(57)【要約】【課題】遅延値が、電源電圧、抵抗値及び容量値のバラツキの影響を受けない遅延回路を提供する。【解決手段】遅延回路１０は、参照電圧ＶＤＤ／２を定電流Ｉｃｋに変換する抵抗を有する定電流源１５と、定電流Ｉｃｋが流される負荷容量Ｃｌとを備える遅延回路において、上記抵抗がスイッチトキャパシタ等価抵抗Ｒｅｑである。上記構成によれば、定電流源１５は、スイッチトキャパシタ等価抵抗Ｒｅｑにより、電源電圧ＶＤＤに基づき生成されて定電流源１５に入力される参照電圧ＶＤＤ／２を定電流Ｉｃｋに変換し、負荷容量Ｃｌに出力する。これにより、遅延回路１０の遅延値は、電源電圧ＶＤＤ、遅延回路１０が有する抵抗の抵抗値、及び遅延回路１０が有する容量の容量値のバラツキの影響を受けない遅延回路を提供することが可能となる。【選択図】図２
2010098446.tif 000002
【特許請求の範囲】
【請求項１】
参照電圧を定電流に変換する抵抗を有する定電流源と、上記定電流が流される負荷容量とを備える遅延回路において、
上記抵抗がスイッチトキャパシタ等価抵抗であることを特徴とする遅延回路。
【請求項２】
参照電圧を定電流に変換する抵抗を有する定電流源と、上記定電流が流される負荷容量とを備え、
上記定電流源は、
電源電圧と分圧抵抗とにより生成される上記参照電圧が、非反転入力端子に印加される差動増幅器と、
ゲートが上記差動増幅器の出力に接続され、ドレイン−ソース間に上記定電流が流れるトランジスタと、
上記トランジスタのドレインに一端が接続され、上記負荷容量の一端が出力に接続されるインバーターに他端が接続され、上記インバーターに上記定電流を流すカレントミラーとを備える遅延回路において、
上記定電流源が、スイッチトキャパシタ等価抵抗と安定化容量とを備え、
上記スイッチトキャパシタ等価抵抗は、
一端が上記差動増幅器の反転入力端子に接続される第１スイッチと、
一端が上記第１スイッチの他端に接続され、他端が電気的に接地されるサンプリング容量と、
一端が上記サンプリング容量の一端に接続され、他端が電気的に接地される第２スイッチと、
入力されたクロック信号の極性を反転した反転クロック信号を上記第１スイッチに入力する第１反転手段と、
入力された上記反転クロック信号の極性を反転した上記クロック信号を上記第２スイッチに入力する第２反転手段とを有し、
上記安定化容量は、上記反転入力端子に一端が接続され、他端が電気的に接地されることを特徴とする遅延回路。
【請求項３】
請求項２に記載の遅延回路において、上記サンプリング容量の容量値、上記クロック信号の周波数、上記負荷容量の容量値、上記参照電圧、または上記カレントミラーの比それぞれを、独立に任意の値に設定することを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延回路に関するものである。
【背景技術】
【０００２】
遅延同期ループやクロック再生回路には遅延回路が使用される。図４は、特許文献１のＦｉｇ．１と同様に従来から用いられている、定電流源１０２を用いた遅延回路１０１を示す回路図である。
【０００３】
遅延回路１０１は、定電流源１０２、インバーター１０３、インバーター１０３に電流Ｉを流すための、ＰＭＯＳカレントミラー１０４及びＮＭＯＳカレントミラー１０５、並びに負荷容量Ｃを備えている。
【０００４】
負荷容量Ｃに、定電流源１０２、ＰＭＯＳカレントミラー１０４及びＮＭＯＳカレントミラー１０５により電流Ｉが流し込まれる。この時、遅延値τｅは以下に示す（１）式で表される。遅延回路１０１では、定電流源１０２の電流の値Ｉを変化させることで遅延値τｅを制御できる。なお、（１）式におけるＶＤＤは電源電圧である。
【０００５】
【数１】
2010098446.tif 000003
【０００６】
なお、（１）式のＲ１０１は、遅延回路１０１の出力端子１０６に接続され、出力電圧ＶＯＵＴが印加されるトランジスタのオン抵抗である。
【特許文献１】米国特許第６，５２９，０５８号公報（２００３年５月４日特許）
【非特許文献１】Behzad Razavi “アナログCMOS集積回路の設計”、丸善株式会社、2003
【非特許文献２】谷口 研二“ＣＭＯＳアナログ回路入門”、ＣＱ出版社、2005
【非特許文献３】R.Jacob Baker “CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULATION” WILEY-INTERSCHIENCE 2005
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図４の定電流源１０２を用いた遅延回路１０１において、定電流源１０２を実現する方法は、参照電圧及び抵抗を用いることである。
【０００８】
図５は、安定化電源１１１及び抵抗Ｒ１０２を用いて電流源を構成した従来の遅延回路１１０の回路図である。
【０００９】
遅延回路１１０において、差動増幅器ＡＭＰ１には安定化電源１１１からの電圧ＶＲＥＦが印加される。差動増幅器ＡＭＰ１の利得が十分大きければ、ノードＶＲＥＦ＿ＣＯＰＹの電圧は、仮想短絡により電圧ＶＲＥＦとなる。
【００１０】
従って、抵抗Ｒ１０２には、以下の（２）式で示される電流ＩＲが流れる。
【００１１】
【数２】
2010098446.tif 000004
【００１２】
電流ＩＲは、ＭＯＳトランジスタＭＰ１，ＭＰ２でカレントミラーされ、続いて、ＭＯＳトランジスタＭＮ１，ＭＮ２でカレントミラーされる。この結果、電流ＩＲが負荷容量Ｃに流れる。
【００１３】
遅延回路１１０の遅延値τＲは、（１）式におけるＩがＩＲとなるので、以下に示す（３）式で表される。遅延回路１１０では、安定化電源１１１から差動増幅器ＡＭＰ１に印加される電圧ＶＲＥＦを変化させることで遅延値τＲを制御できる。
【００１４】
【数３】
2010098446.tif 000005
【００１５】
ここで非特許文献１によると、集積回路上に作りこまれる抵抗素子Ｒ、および容量Ｃの絶対値は、ウェハー間、あるいはロット間で約２０％バラつく。
【００１６】
図５の遅延回路１１０において、（３）式で示される遅延値τＲは、電源電圧ＶＤＤの変動、抵抗Ｒ１０２の抵抗値のバラツキの影響、及び負荷容量Ｃの容量値のバラツキの影響を受ける。
【００１７】
抵抗Ｒ１０２の抵抗値及び負荷容量Ｃの容量値は、それぞれ２０％のバラツキが生じる。よって、抵抗Ｒ１０２の抵抗値及び負荷容量Ｃの容量値が、共に定格値の８０％であれば、０．８×０．８＝０．６４となり、遅延値τＲが所望値の０．６４倍となる。
【００１８】
同様に、抵抗Ｒ１０２の抵抗値及び負荷容量Ｃの容量値が、共に定格値の１２０％であれば、１．２×１．２＝１．４４となり、遅延値τＲが所望値の１．４４倍となる。
【００１９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、遅延値が、電源電圧、抵抗値及び容量値のバラツキの影響を受けない遅延回路を提供する事にある。
【課題を解決するための手段】
【００２０】
本発明の遅延回路は、上記課題を解決するために、参照電圧を定電流に変換する抵抗を有する定電流源と、上記定電流が流される負荷容量とを備える遅延回路において、上記抵抗がスイッチトキャパシタ等価抵抗であることを特徴とする。
【００２１】
上記発明によれば、上記定電流源は、上記スイッチトキャパシタ等価抵抗により、電源電圧に基づき生成されて上記定電流源に入力される上記参照電圧を上記定電流に変換し、上記負荷容量に出力する。これにより、上記遅延回路の遅延値は、電源電圧、上記遅延回路が有する抵抗の抵抗値、及び上記遅延回路が有する容量の容量値のバラツキの影響を受けない遅延回路を提供することが可能となる。
【００２２】
また、本発明の遅延回路は、上記課題を解決するために、参照電圧を定電流に変換する抵抗を有する定電流源と、上記定電流が流される負荷容量とを備え、上記定電流源は、電源電圧と分圧抵抗とにより生成される上記参照電圧が、非反転入力端子に印加される差動増幅器と、ゲートが上記差動増幅器の出力に接続され、ドレイン−ソース間に上記定電流が流れるトランジスタと、上記トランジスタのドレインに一端が接続され、上記負荷容量の一端が出力に接続されるインバーターに他端が接続され、上記インバーターに上記定電流を流すカレントミラーとを備える遅延回路において、上記定電流源が、スイッチトキャパシタ等価抵抗と安定化容量とを備え、上記スイッチトキャパシタ等価抵抗は、一端が上記差動増幅器の反転入力端子に接続される第１スイッチと、一端が上記第１スイッチの他端に接続され、他端が電気的に接地されるサンプリング容量と、一端が上記サンプリング容量の一端に接続され、他端が電気的に接地される第２スイッチと、入力されたクロック信号の極性を反転した反転クロック信号を上記第１スイッチに入力する第１反転手段と、入力された上記反転クロック信号の極性を反転した上記クロック信号を上記第２スイッチに入力する第２反転手段とを有し、上記安定化容量は、上記反転入力端子に一端が接続され、他端が電気的に接地されることを特徴とする。
【００２３】
上記発明によれば、上記定電流源は、上記スイッチトキャパシタ等価抵抗により、上記非反転入力端子に印加される参照電圧を上記定電流に変換し、上記カレントミラーにより上記負荷容量に出力する。
【００２４】
上記遅延回路において、上記スイッチトキャパシタ等価抵抗を用いて、上記トランジスタのドレイン−ソース間に流れる上記定電流を生成する場合、電圧保持のための上記安定化容量を接続することによって、上記反転入力端子の電圧レベルを常に一定に保つことができるようになる。
【００２５】
上記遅延回路において、上記電源電圧、上記分圧抵抗の抵抗値、または上記サンプリング容量と上記負荷容量との容量値がバラついた場合の遅延値への影響を考える。
【００２６】
まず、上記電源電圧のバラツキの影響は、上記遅延値の算出式の、分子と分母とで相殺されるため、上記遅延値は上記電源電圧の影響を受けない。
【００２７】
次に、上記遅延値に対する上記分圧抵抗の抵抗値のバラツキの影響に関しては、上記分圧抵抗の抵抗値の比のみが問題となり、遅延値への影響は小さい。
【００２８】
最後に、上記遅延値に対する各容量の容量値のバラツキの影響に関しては、上記遅延値の算出式、分子の上記負荷容量の容量値と分母の上記サンプリング容量の容量値とで相殺されるため、遅延値は影響を受けない。
【００２９】
従って、上記遅延値が、電源電圧、抵抗値及び容量値のバラツキの影響を受けない遅延回路、即ちプロセスバラつきの影響を低減する遅延回路を提供することが可能となる。
【００３０】
上記遅延回路では、上記サンプリング容量の容量値、上記クロック信号の周波数、上記負荷容量の容量値、上記参照電圧、または上記カレントミラーの比それぞれを、独立に任意の値に設定してもよい。これにより、上記遅延値を任意に設定出来る。
【発明の効果】
【００３１】
本発明の遅延回路は、以上のように、抵抗がスイッチトキャパシタ等価抵抗であるもののである。
【００３２】
また、本発明の遅延回路は、以上のように、定電流源が、スイッチトキャパシタ等価抵抗と安定化容量とを備え、上記スイッチトキャパシタ等価抵抗は、一端が差動増幅器の反転入力端子に接続される第１スイッチと、一端が上記第１スイッチの他端に接続され、他端が電気的に接地されるサンプリング容量と、一端が上記サンプリング容量の一端に接続され、他端が電気的に接地される第２スイッチと、入力されたクロック信号の極性を反転した反転クロック信号を上記第１スイッチに入力する第１反転手段と、入力された上記反転クロック信号の極性を反転した上記クロック信号を上記第２スイッチに入力する第２反転手段とを有し、上記安定化容量は、上記反転入力端子に一端が接続され、他端が電気的に接地されるものである。
【００３３】
それゆえ、遅延値が、電源電圧、抵抗値及び容量値のバラツキの影響を受けない遅延回路を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下、発明を実施するための最良の形態を添付図面を参照して説明する。なお、以下に説明する図面および後述する内容は、本発明の好適な実施形態を説明しようとするものであって、本発明を実施し得る唯一の形態を表すものではない。
【００３５】
〔実施の形態１〕
本発明の一実施形態について図１及び図２に基づいて説明すれば、以下の通りである。
【００３６】
図１（ａ）は、本発明の実施形態に係るスイッチトキャパシタ１を示す回路図である。スイッチトキャパシタ１は、容量Ｃｔ、２つのスイッチＳＷ１、ＳＷ２及びインバーター２，３を備えている。
【００３７】
スイッチトキャパシタ１において、スイッチＳＷ１の一端には、電圧源４から出力される電圧Ｖｔが印加される。スイッチＳＷ１の他端は、スイッチＳＷ２の一端および容量Ｃｔの一端に接続されている。電圧原４の入力、容量Ｃｔの他端及びスイッチＳＷ１の他端は、電気的に接地されている。
【００３８】
インバーター２の入力には、発振器５により、周波数がｆｔであるクロック信号ＣＫが入力される。インバーター２の出力は、インバーター３の入力に接続されている。インバーター２の出力からは、クロック信号ＣＫを反転した反転クロック信号ＣＫＢが出力され、スイッチＳＷ１は、反転クロック信号ＣＫＢに基づいて開閉を制御される。
【００３９】
インバーター３の出力からは、反転クロック信号ＣＫＢを再度反転したクロック信号ＣＫが出力され、スイッチＳＷ２は、クロック信号ＣＫに基づいて開閉を制御される。
【００４０】
上述したように、クロック信号ＣＫの周波数がｆｔである場合、容量Ｃｔが電荷Ｑ＝Ｃｔ＊Ｖｔを１／ｆｔ秒に一回転送する。このため、容量Ｃｔから流れ出す電流Ｉｃは、Ｉｃ＝ｆｔ＊Ｃｔ＊Ｖｔとなる。
【００４１】
オームの法則より、以下に示す（４）式が成立し、スイッチトキャパシタ１は、図１（ｂ）に示されるスイッチトキャパシタ等価抵抗Ｒｅｑに置き換えることが出来る。
【００４２】
【数４】
2010098446.tif 000006
【００４３】
即ち、図１（ａ）のスイッチトキャパシタ１が電圧Ｖｔと接地（グランド）との間に挿入されていることは、Ｒｅｑなる抵抗が電圧Ｖｔと接地（グランド）との間に挿入されていることに等しい。
【００４４】
スイッチトキャパシタ等価抵抗Ｒｅｑに流れる電流Ｉｅｑは、図１（ａ）のスイッチトキャパシタ１において容量Ｃｔから流れ出す電流Ｉｃに等しく、Ｉｅｑ＝ｆｔ＊Ｃｔ＊Ｖｔとなる。
【００４５】
図２は、本発明の実施形態に係るスイッチトキャパシタ等価抵抗Ｒｅｑを備える遅延回路１０の回路図である。遅延回路１０は、スイッチトキャパシタ等価抵抗Ｒｅｑ、抵抗Ｒ１，Ｒ２、差動増幅器ＡＭＰ１、安定化容量Ｃｂｉｇ、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４、負荷容量Ｃｌ及び出力端子１１を備えている。スイッチトキャパシタ等価抵抗Ｒｅｑは、容量Ｃｔ、２つのスイッチＳＷ１、ＳＷ２及びインバーター２，３を有している。抵抗Ｒ１，Ｒ２の抵抗値はＲである。
【００４６】
遅延回路１０において、抵抗Ｒ１，Ｒ２、差動増幅器ＡＭＰ１、安定化容量Ｃｂｉｇ、ＮＭＯＳトランジスタＭＮ４、スイッチトキャパシタ等価抵抗Ｒｅｑ、及び発振器５は、定電流源１５を構成する。
【００４７】
ＰＭＯＳトランジスタＭＰ１，ＭＰ３とＰＭＯＳトランジスタＭＰ２とは、カレントミラー６を構成している。また、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とは、カレントミラー７を構成している。さらに、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ３とは、インバーター８を構成している。
【００４８】
遅延回路１０において、抵抗Ｒ１の一端、ＰＭＯＳトランジスタＭＰ１のソース、ＰＭＯＳトランジスタＭＰ３のソース、及びＰＭＯＳトランジスタＭＰ２のソースには、電源電圧ＶＤＤが印加される。
【００４９】
抵抗Ｒ１の他端は、差動増幅器ＡＭＰ１の非反転入力端子（＋）及び抵抗Ｒ２の他端に接続されている。差動増幅器ＡＭＰ１の出力は、ＮＭＯＳトランジスタＭＮ４のゲートに接続されている。
【００５０】
ＰＭＯＳトランジスタＭＰ１のゲートは、ＰＭＯＳトランジスタＭＰ３のゲート、ＰＭＯＳトランジスタＭＰ２のゲート、ＰＭＯＳトランジスタＭＰ１のドレイン、及びＮＭＯＳトランジスタＭＮ４のドレインに接続されている。
【００５１】
ＮＭＯＳトランジスタＭＮ４のソースは、スイッチトキャパシタ等価抵抗Ｒｅｑ、差動増幅器ＡＭＰ１の反転入力端子（−）及び安定化容量Ｃｂｉｇの一端に接続されている。スイッチトキャパシタ等価抵抗Ｒｅｑの内部の接続は先に述べているので、ここでの説明は省略する。
【００５２】
ＰＭＯＳトランジスタＭＰ３のドレインは、ＮＭＯＳトランジスタＭＮ１のドレイン、ＮＭＯＳトランジスタＭＮ１のゲート及びＮＭＯＳトランジスタＭＮ２のゲートに接続されている。
【００５３】
ＰＭＯＳトランジスタＭＰ２のドレインは、ＰＭＯＳトランジスタＭＰ４のソースに接続され、ＰＭＯＳトランジスタＭＰ４のドレインは、ＮＭＯＳトランジスタＭＮ３のドレイン、負荷容量Ｃｌの一端及び出力端子１１に接続されている。出力端子１１から出力電圧ＶＯＵＴが出力される。ＮＭＯＳトランジスタＭＮ３のソースは、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。
【００５４】
ＰＭＯＳトランジスタＭＰ４のゲート及びＮＭＯＳトランジスタＭＮ３のゲートには、入力電圧ＶＩＮが印加される。
【００５５】
そして、抵抗Ｒ２の他端、安定化容量Ｃｂｉｇの他端、負荷容量Ｃｌの他端、ＮＭＯＳトランジスタＭＮ１のソース及びＮＭＯＳトランジスタＭＮ２のソースは、電気的に接地されている。
【００５６】
遅延回路１０において、スイッチトキャパシタ等価抵抗Ｒｅｑを用いて、ＮＭＯＳトランジスタＭＮ４のドレイン−ソース間に流れる定電流Ｉｃｋを生成する場合、ＶＲＥＦ＿ＣＯＰＹノードに対して、電圧保持のための安定化容量Ｃｂｉｇを接続することによって、ＶＲＥＦ＿ＣＯＰＹノードの電圧レベルを常に一定に保つことができるようになる。
【００５７】
遅延回路１０では、電源電圧ＶＤＤを２つの抵抗Ｒ１，Ｒ２で分圧したＶＤＤ／２が参照電圧となる。よって、遅延回路１０の遅延値（遅延時間）τＳＷは、（３）式における参照電圧ＶＲＥＦがＶＤＤ／２になり、以下に示す（５）式で表される。
【００５８】
【数５】
2010098446.tif 000007
【００５９】
（５）式に（４）式を代入することにより以下に示す（６）式が得られる。
【００６０】
【数６】
2010098446.tif 000008
【００６１】
ここで、非特許文献２によると、同一チップ上における２つのキャパシタンスの、容量値の比は、０．５％以下のバラツキに抑えることができる。このバラツキの誤差は、スイッチトキャパシタが有し、集積回路上に作製されたキャパシタ絶対値のバラツキの誤差と比較して、圧倒的に小さい。遅延回路１０では、容量値の比Ｃｌ／Ｃｔのバラツキは、容量値Ｃｌのみに含まれる誤差、または容量値Ｃｔのみに含まれる誤差と比較して、圧倒的に小さい。
【００６２】
また、非特許文献３によると、同一チップ上における抵抗値の比のバラツキも、コモンセントロイドレイアウトを行うことで、非常に小さくすること出来る。
【００６３】
遅延回路１０において、電源電圧ＶＤＤ、抵抗Ｒ１，Ｒ２の抵抗値Ｒ、または容量Ｃｔと負荷容量Ｃｌとの容量値がバラついた場合を考える。
【００６４】
まず、（５）式を見れば分かるように、電源電圧ＶＤＤのバラツキの影響は分子と分母で相殺されるため、遅延値は電源電圧ＶＤＤの影響を受けない。
【００６５】
次に、遅延値τＳＷに対する抵抗値のバラツキの影響に関しては、参照電圧ＶＤＤ／２を生成する抵抗Ｒ１，Ｒ２の抵抗値の比のみが問題となり、遅延値への影響は小さい。
【００６６】
最後に、遅延値τＳＷに対する容量値のバラツキの影響に関しては、分子の負荷容量Ｃｌの容量値と分母の容量Ｃｔの容量値とで相殺されるため、遅延値は影響を受けない。
【００６７】
従って、遅延値τＳＷが、電源電圧、抵抗値及び容量値のバラツキの影響を受けない遅延回路１０、即ちプロセスバラつきの影響を低減する遅延回路１０を提供することが可能となる。
【００６８】
なお、本実施の形態において、遅延値τＳＷの式を簡略化するために、遅延回路１０におけるカレントミラー６，７のカレントミラー比は、１：１としているが、これに限定されず、１：ｐ（ｐは２以上の整数）としてもよい。カレントミラー比を変更しても、遅延値τＳＷには影響を及ぼさない。
【００６９】
〔実施の形態２〕
本発明の他の実施形態について図３に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００７０】
図３は、本発明の他の実施形態に係る遅延回路２０の回路図である。遅延回路２０は、実施の形態１の遅延回路１０に対して以下の変更を行っている。
【００７１】
ＮＭＯＳトランジスタＭＮ４のソースは、スイッチＳＷ＿ｎの一端に接続され、スイッチＳＷ＿ｎの他端は、スイッチトキャパシタ等価抵抗Ｒｅｑ＿ｎが有するスイッチＳ１＿１〜Ｓ１＿ｎのいずれか１つと接続される。
【００７２】
スイッチトキャパシタ等価抵抗Ｒｅｑ＿ｎは、実施の形態１のスイッチトキャパシタ等価抵抗Ｒｅｑにおいて、スイッチＳＷ１、スイッチＳＷ２及び容量Ｃｔを一組とした場合に、上記組を複数有している。
【００７３】
即ち、スイッチトキャパシタ等価抵抗Ｒｅｑ＿ｎは、スイッチＳＷ１＿１〜ＳＷ１＿ｎ、スイッチＳＷ２＿１〜ＳＷ２＿ｎ、容量Ｃｓ＿１〜Ｃｓ＿ｎ、及びインバーター２，３を有している。
【００７４】
スイッチＳＷ１＿１の一端は、容量Ｃｓ＿１の一端と、スイッチＳＷ２＿１の一端とに接続される。スイッチＳＷ１＿２の一端は、容量Ｃｓ＿２の一端と、スイッチＳＷ２＿２の一端とに接続される。スイッチＳＷ１＿３〜ＳＷ１＿ｎについても同様である。
【００７５】
スイッチＳＷ＿ｎの他端は、スイッチＳＷ１＿１〜ＳＷ１＿ｎの他端の内、１つまたは複数との接続が可能である。例えば、スイッチＳＷ＿ｎの他端とスイッチＳＷ１＿１の他端とを接続しても良く、スイッチＳＷ＿ｎの他端と、スイッチＳＷ１＿１の他端と、スイッチＳＷ１＿３の他端と、スイッチＳＷ１＿ｎの他端とを接続してもよい。
【００７６】
抵抗Ｒ１，Ｒ２を設ける代わりに、抵抗Ｒ＿１、Ｒ＿２、...、Ｒ＿ｋ及びスイッチＳＷ＿ｋを設けている。抵抗Ｒ＿１、Ｒ＿２、...、Ｒ＿ｋは、電源電圧ＶＤＤとＧＮＤとの間に直列に接続されている。抵抗Ｒ＿１の一端に電源電圧ＶＤＤが印加され、抵抗Ｒ＿ｋの一端が電気的に接地されている。抵抗Ｒ＿１、Ｒ＿２、...、Ｒ＿ｋの抵抗値は、全てＲである。
【００７７】
スイッチＳＷ＿ｋは、抵抗Ｒ１の一端、抵抗Ｒ＿１、Ｒ＿２、...、Ｒ＿ｋの内連続する２つの接続点、または抵抗Ｒ＿ｋの他端と、差動増幅器ＡＭＰ１の非反転入力端子（＋）とを接続する。
【００７８】
発振器５を設ける代わりに、発振器５＿１〜５＿ｏを設けている。スイッチＳＷ＿ｏは、発振器５＿１〜５＿ｏの他端の内のいずれか１つとインバーター２の入力とを接続可能である。これにより、インバーター２には周波数ｆｃｋ＿１〜ｆｃｋ＿ｏのクロック信号の内のいずれか１つが入力される、即ち周波数ｆｃｋ＿ｘのクロック信号が入力される。
【００７９】
負荷容量Ｃｌを設ける代わりに、負荷容量Ｃｌ＿１〜Ｃｌ＿ｎを設けている。負荷容量Ｃｌ＿１〜Ｃｌ＿ｎの一端は、電気的に接地されている。スイッチＳＷ＿ｍは、負荷容量Ｃｌ＿１〜Ｃｌ＿ｎの他端の内、１つまたは複数と、出力端子１１とを接続可能である。
これにより、出力端子１１とグランドとの間には、負荷容量Ｃｌ＿１〜Ｃｌ＿ｎの１つまたは複数が接続される。例えば、出力端子１１とグランドとの間に負荷容量Ｃｌ＿２のみを接続しても良く、出力端子１１とグランドとの間に、負荷容量Ｃｌ＿１，Ｃｌ＿４，Ｃｌ＿７を接続しても良い。
【００８０】
ＰＭＯＳトランジスタＭＰ１，ＭＰ３とＰＭＯＳトランジスタＭＰ４とのカレントミラー比は、１：ｐであり、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とのカレントミラー比は、１：ｐである。
【００８１】
遅延回路２０において、抵抗Ｒ＿１、Ｒ＿２、...、Ｒ＿ｋ、差動増幅器ＡＭＰ１、安定化容量Ｃｂｉｇ、ＮＭＯＳトランジスタＭＮ４、スイッチトキャパシタ等価抵抗Ｒｅｑ＿ｎ、発振器５＿１〜５＿ｏ、及びスイッチＳＷ＿ｋ，ＳＷ＿ｎ，ＳＷ＿ｏは、定電流源２５を構成する。
【００８２】
遅延回路２０では、複数の容量Ｃｓ＿１〜Ｃｓ＿ｎを有することで、任意のスイッチトキャパシタ等価抵抗Ｒｅｑ＿ｎを得ることが可能である。また、スイッチＳＷ＿ｎによる選択次第で、サンプリング容量Ｃｓ＿ｘの値を任意に設定可能である。サンプリング容量Ｃｓ＿ｘは、容量Ｃｓ＿１〜Ｃｓ＿ｎの内、スイッチＳＷ＿ｎを介してＮＭＯＳトランジスタＭＮ４のソースに接続される容量の合成容量である。
【００８３】
また、スイッチＳＷ＿ｏを用いて、インバーター２に入力されるクロック信号の周波数を、複数の周波数ｆｃｋ＿１〜ｆｃｋ＿ｏから任意に選択することが可能となる。これにより、任意のスイッチトキャパシタ等価抵抗Ｒｅｑ＿ｎを得ることが可能となる。
【００８４】
負荷容量（サンプリング容量）Ｃｌ＿ｘを複数の負荷容量Ｃｌ＿１〜Ｃｌ＿ｍで構成することで、任意の負荷容量を得ることが可能となる。スイッチＳＷ＿ｍによる選択次第でサンプリング容量Ｃｌ＿ｘの値を任意に設定可能である。負荷容量Ｃｌ＿ｘは、負荷容量Ｃｌ＿１〜Ｃｌ＿ｍの内、スイッチＳＷ＿ｍを介して出力端子１１に接続される負荷容量の合成容量である。
【００８５】
遅延回路２０おけるカレントミラー比は、ＰＭＯＳトランジスタＭＰ１，ＭＰ３及びＮＭＯＳトランジスタＭＮ１，ＭＮ４により構成されるバイアス回路と比べて１:ｐとなっている。ＭＯＳトランジスタにより構成されるカレントミラーと、抵抗Ｒ＿１、Ｒ＿２、...、Ｒ＿ｋ、差動増幅器ＡＭＰ１、安定化容量Ｃｂｉｇ、及びスイッチトキャパシタ等価抵抗Ｒｅｑ＿ｎにより構成される定電流源とにより、負荷容量Ｃｌ＿ｘにｐ＊Ｉｃｋの電流を流し込むこと可能となる。
【００８６】
電源電圧ＶＤＤのラインとグランドとの間に複数の抵抗Ｒ＿１、Ｒ＿２、...、Ｒ＿ｋを挿入し、スイッチＳＷ＿ｋにより抵抗間のノードを選択する。これにより、差動増幅器ＡＭＰ１の非反転入力端子（＋）とグランドとの間に接続される抵抗の抵抗値Ｒ＿ｘを、任意に設定することが可能である。
【００８７】
以下に示す（７）式が成立するように変数ａを設定すると、差動増幅器ＡＭＰ１の非反転入力端子（＋）に入力される参照電圧ＶＲＥＦは、ＶＲＥＦ＝ａ＊ＶＤＤととなる。変数ａは、抵抗値Ｒ＿ｘにより任意に設定することが可能である。
【００８８】
【数７】
2010098446.tif 000009
【００８９】
遅延回路２０の遅延値（遅延時間）τＳＷは、（３）式における参照電圧ＶＲＥＦがａ＊ＶＤＤになり、以下に示す（８）式で表される。（８）式に基づいて、遅延値τＳＷを任意に変化させることが出来る。
【００９０】
【数８】
2010098446.tif 000010
【００９１】
〔実施形態の総括〕
本発明の実施形態に係る遅延回路１０は、参照電圧ＶＤＤ／２を定電流Ｉｃｋに変換する抵抗を有する定電流源１５と、定電流Ｉｃｋが流される負荷容量Ｃｌとを備える遅延回路において、上記抵抗がスイッチトキャパシタ等価抵抗Ｒｅｑである。
【００９２】
上記構成によれば、定電流源１５は、スイッチトキャパシタ等価抵抗Ｒｅｑにより、電源電圧ＶＤＤに基づき生成されて定電流源１５に入力される参照電圧ＶＤＤ／２を定電流Ｉｃｋに変換し、負荷容量Ｃｌに出力する。これにより、遅延回路１０の遅延値は、電源電圧、遅延回路１０が有する抵抗の抵抗値、及び遅延回路１０が有する容量の容量値のバラツキの影響を受けない遅延回路を提供することが可能となる。
【００９３】
また、本発明の実施形態に係る遅延回路１０は、参照電圧ＶＤＤ／２を定電流Ｉｃｋに変換する抵抗を有する定電流源１５と、定電流Ｉｃｋが流される負荷容量Ｃｌとを備え、定電流源１５は、電源電圧ＶＤＤと抵抗Ｒ１，Ｒ２とにより生成される参照電圧ＶＤＤ／２が、非反転入力端子に印加される差動増幅器ＡＭＰ１と、ゲートが差動増幅器ＡＭＰ１の出力に接続され、ドレイン−ソース間に定電流Ｉｃｋが流れるＮＭＯＳトランジスタＭＮ４と、ＮＭＯＳトランジスタＭＮ４のドレインに一端が接続され、負荷容量Ｃｌの一端が出力に接続されるインバーター８に他端が接続され、インバーター８に定電流Ｉｃｋを流すカレントミラー６とを備える遅延回路において、定電流源１５が、スイッチトキャパシタ等価抵抗Ｒｅｑと安定化容量Ｃｂｉｇとを備え、スイッチトキャパシタ等価抵抗Ｒｅｑは、一端が差動増幅器ＡＭＰ１の反転入力端子に接続されるスイッチＳＷ１と、一端がスイッチＳＷ１の他端に接続され、他端が電気的に接地される容量Ｃｔと、一端が容量Ｃｔの一端に接続され、他端が電気的に接地されるスイッチＳＷ２と、入力されたクロック信号の極性を反転した反転クロック信号ＣＫＢをスイッチＳＷ１に入力するインバーター２と、入力された反転クロック信号ＣＫＢの極性を反転したクロック信号ＣＫをスイッチＳＷ２に入力するインバーター３とを有し、安定化容量Ｃｂｉｇは、上記反転入力端子に一端が接続され、他端が電気的に接地されることを特徴とする。
【００９４】
上記構成によれば、定電流源１５は、スイッチトキャパシタ等価抵抗Ｒｅｑにより、上記非反転入力端子に印加される参照電圧ＶＤＤ／２を定電流Ｉｃｋに変換し、カレントミラー６により負荷容量Ｃｌに出力する。
【００９５】
遅延回路１０において、スイッチトキャパシタ等価抵抗Ｒｅｑを用いて、ＮＭＯＳトランジスタＭＮ４のドレイン−ソース間に流れる定電流Ｉｃｋを生成する場合、電圧保持のための安定化容量Ｃｂｉｇを接続することによって、上記反転入力端子の電圧レベルを常に一定に保つことができるようになる。
【００９６】
遅延回路１０において、電源電圧ＶＤＤ、抵抗Ｒ１，Ｒ２の抵抗値Ｒ、または容量Ｃｔと負荷容量Ｃｌとの容量値がバラついた場合の遅延値τＳＷへの影響を考える。
【００９７】
まず、電源電圧ＶＤＤのバラツキの影響は、遅延値τＳＷの算出式である（５）式において、分子と分母とで相殺されるため、遅延値τＳＷは電源電圧ＶＤＤの影響を受けない。
【００９８】
次に、遅延値τＳＷに対する抵抗Ｒ１，Ｒ２の抵抗値Ｒのバラツキの影響に関しては、抵抗Ｒ１，Ｒ２の抵抗値Ｒの比のみが問題となり、遅延値τＳＷへの影響は小さい。
【００９９】
最後に、遅延値τＳＷに対する各容量の容量値のバラツキの影響に関しては、遅延値τＳＷの算出式である（６）式において、分子の負荷容量Ｃｌの容量値と分母の容量Ｃｔの容量値とで相殺されるため、遅延値τＳＷは影響を受けない。
【０１００】
従って、遅延値τＳＷが、電源電圧ＶＤＤ、抵抗値Ｒ及び容量値のバラツキの影響を受けない遅延回路１０、即ちプロセスバラつきの影響を低減する遅延回路１０を提供することが可能となる。
【０１０１】
遅延回路２０では、サンプリング容量Ｃｓ＿ｘの容量値、クロック信号の周波数ｆｃｋ＿ｘ、負荷容量Ｃｌ＿ｘの容量値、参照電圧ＶＲＥＦ、またはカレントミラー６の比それぞれを、独立に任意の値に設定してもよい。これにより、遅延値τＳＷを任意に設定出来る。
【産業上の利用可能性】
【０１０２】
本発明の遅延回路は、遅延値が、電源電圧、抵抗値及び容量値のバラツキの影響を受けないので、遅延同期ループやクロック再生回路等に好適に用いることが出来る。
【図面の簡単な説明】
【０１０３】
【図１】（ａ）は、本発明の実施形態に係るスイッチトキャパシタを示す回路図であり、（ｂ）は、（ａ）のスイッチトキャパシタを等価抵抗で表した場合の等価回路図である。
【図２】本発明の実施形態に係るスイッチトキャパシタ等価抵抗を備える遅延回路の回路図である。
【図３】本発明の他の実施形態に係る遅延回路の回路図である。
【図４】従来から用いられている、定電流源を用いた遅延回路を示す回路図である。
【図５】安定化電源及び抵抗を用いて電流源を構成した従来の遅延回路の回路図である。
【符号の説明】
【０１０４】
１  スイッチトキャパシタ
２  インバーター（第１反転手段）
３  インバーター（第２反転手段）
４  電圧原
５  発振器
６  カレントミラー（カレントミラー）
７  カレントミラー
８  インバーター（インバーター）
１０  遅延回路
１１  出力端子
１５，２５  定電流源
２０  遅延回路
差動増幅器  ＡＭＰ１
Ｃｌ、Ｃｌ＿ｘ  負荷容量（負荷容量）
Ｃｌ＿１〜Ｃｌ＿ｎ  負荷容量
Ｃｓ＿１〜Ｃｓ＿ｎ  容量
Ｃｔ  容量（サンプリング容量）
ＣＫ  クロック信号
ＣＫＢ  反転クロック信号
Ｃｂｉｇ  安定化容量
Ｃｓ＿ｘ  サンプリング容量（サンプリング容量）
Ｉｃ，Ｉｅｑ  電流
Ｉｃｋ  定電流
ＭＮ１〜ＭＮ３  ＮＭＯＳトランジスタ
ＭＮ４  ＮＭＯＳトランジスタ（トランジスタ）
ＭＰ１〜ＭＰ４  ＰＭＯＳトランジスタ
Ｑ  電荷
Ｒ１、Ｒ２、Ｒｋ、Ｒ＿１、Ｒ＿２、Ｒ＿ｋ  抵抗
Ｒｅｑ、Ｒｅｑ＿ｎ  スイッチトキャパシタ等価抵抗
ＳＷ１  スイッチ（第１スイッチ）
ＳＷ２  スイッチ（第２スイッチ）
Ｓ１＿１〜Ｓ１＿ｎ、ＳＷ１＿１〜ＳＷ１＿ｎ、ＳＷ２＿１〜ＳＷ２＿ｎ、スイッチＳＷ＿ｋ、スイッチＳＷ＿ｍ、スイッチＳＷ＿ｎ、スイッチＳＷ＿ｏ  スイッチ
ＶＤＤ  電源電圧
ＶＩＮ  入力電圧
ＶＯＵＴ  出力電圧
ＶＤＤ／２，ＶＲＥＦ  参照電圧
Ｖｔ  電圧
ａ  変数
ｆｃｋ＿１〜ｆｃｋ＿ｏ、ｆｔ  周波数
τＳＷ  遅延値
【図１】
2010098446.tif 000011
【図２】
2010098446.tif 000012
【図３】
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【図４】
2010098446.tif 000014
【図５】
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