(57)【要約】【課題】誘導結合による通信を行う半導体チップのテストを容易に行うことのできる電子回路およびその検査方法を実現する。【解決手段】第１基板と、前記第１基板上に設けられた、配線により形成され信号を送信する第１送信コイルと、前記第１送信コイルに信号を出力する第１送信回路と、前記第１送信コイルと誘導結合する位置に配線により形成されて前記第１送信コイルからの信号を受信する第１受信コイルと、前記第１受信コイルからの信号を入力する第１受信回路と、前記第１送信回路に入力したデータと前記第１受信回路から出力されるデータを比較する第１判定回路と、を備える。【選択図】図１
2010103148.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板上に設けられた、
配線により形成され信号を送信する第１送信コイルと、
前記第１送信コイルに信号を出力する第１送信回路と、
前記第１送信コイルと誘導結合する位置に配線により形成されて前記第１送信コイルからの信号を受信する第１受信コイルと、
前記第１受信コイルからの信号を入力する第１受信回路と、
前記第１送信回路に入力したデータと前記第１受信回路から出力されるデータを比較する第１判定回路と、を備えることを特徴とする電子回路。
【請求項２】
第２基板と、
前記第２基板上に設けられた、
前記第１送信コイルと誘導結合する位置に配線により形成されて前記第１送信コイルからの信号を受信する第２受信コイルと、
前記第２受信コイルから信号を入力する第２受信回路と、を備えることを特徴とする請求項１記載の電子回路。
【請求項３】
第２基板と、
前記第２基板上に設けられた、
前記第１受信コイルと誘導結合する位置に配線により形成されて前記第１受信コイルへ信号を送信する第２送信コイルと、
前記第２送信コイルに信号を出力する第２送信回路と、を備えることを特徴とする請求項１記載の電子回路。
【請求項４】
第２基板と、
前記第２基板上に設けられた、
前記第１送信コイルと誘導結合する位置に配線により形成されて前記第１送信コイルからの信号を受信する第２受信コイルと、
前記第２受信コイルから信号を入力する第２受信回路と、
前記第１受信コイルと誘導結合する位置に配線により形成されて前記第１受信コイルへ信号を送信する第２送信コイルと、
前記第２送信コイルに信号を出力する第２送信回路と、を備えることを特徴とする請求項１記載の電子回路。
【請求項５】
請求項２ないし請求項４のいずれかに記載の電子回路において、
前記第１送信回路は、前記第１送信コイルに流す電流の時間変化率δを任意の値に設定できることを特徴とする電子回路。
【請求項６】
請求項５記載の電子回路にて行われる通信機能検査方法であって、
テスト時には、前記第１送信コイルに流す電流の時間変化率δtestを、前記第１基板から前記第２基板に通信するときに前記第１送信コイルに流す電流の時間変化率δに比べて、〔（ｋ12／ｋ11）×｛√（ＬR2／ＬR1）｝〕（ここで、ｋ11は前記第１送信コイルと前記第１受信コイルとの間の誘導結合係数、ｋ12は前記第１送信コイルと前記第２受信コイルとの間の誘導結合係数、ＬR1は前記第１受信コイルのインダクタンス、ＬR2は前記第２受信コイルのインダクタンス）倍に設定し、前記第１送信回路で送信した信号と前記第１受信回路で受信した信号を前記第１判定回路で比較することで、前記第１基板と第２基板の間の通信機能を検査する通信機能検査方法。
【請求項７】
請求項５記載の電子回路にて行われる通信機能検査方法であって、
テスト時には、前記第１送信コイルに流す電流の時間変化率δtestを、前記第１基板から前記第２基板に通信するときに前記第１送信コイルに流す電流の時間変化率δと等しく設定して、前記第１送信回路で送信した信号と前記第１受信回路で受信した信号を前記第１判定回路で比較することで、前記第１基板と第２基板の間の通信機能を検査する通信機能検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップや電子回路基板などのデバイスを、複数、同一装置内に多層に積層し、誘導結合を用いてデバイス間で通信を行うことができる積層型半導体装置に関し、不良デバイスが実装されることを防ぐために、デバイスを積層実装する前に、デバイス間での通信が正常動作するか否かをテストする通信機能検査方法と、該方法に適した電子回路に関するものである。
【背景技術】
【０００２】
近年、複数の半導体メモリを積層することで外部から１つの半導体メモリと同様に制御できる大容量の積層型半導体メモリ装置が開発されている。例えば磁気ハードディスクに代えて不揮発性メモリを用いたSolid State Drive（ＳＳＤ）では、同一のフラッシュメモリチップを複数枚積層することで記憶容量を増大できる。
【０００３】
１ＧＢのＮＡＮＤフラッシュメモリを６４枚とコントロールチップを同一パッケージ内に積層すれば、６４ＧＢのＮＡＮＤフラッシュメモリとして外部からアクセスできる。同様にして、３２枚のＤＲＡＭチップを積層することで、ＤＲＡＭの記憶容量を３２倍に増大できる。また、マイクロプロセッサチップを８枚積層してマルチコアプロセッサの数を８倍に増やすことも考えられる。
【０００４】
上記のような積層型半導体装置内に多層に積層されたデバイス間を無線接続する技術として、本発明者らは、半導体チップ上や電子回路基板上に、配線により形成されるコイルを設け、誘導結合による通信を行う技術を提案している（特許文献１〜７、非特許文献１〜８参照）。特許文献７においては、同一種類の複数の半導体チップを積層し、従来のワイヤボンディングで各半導体チップに電源を供給し、誘導結合で半導体チップ間のデータ通信を行うことを提案している。
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０５０３５４号公報
【特許文献４】特開２００６−０６６４５４号公報
【特許文献５】特開２００６−１０５６３０号公報
【特許文献６】特開２００６−１７３９８６号公報
【特許文献７】特開２００６−１７３４１５号公報
【非特許文献１】D. Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling (IIS)," IEEE International Solid-State Circuits Conference (ISSCC'04), Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004.
【非特許文献２】N. Miura et al, "Analysis and Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chip Wireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp. 246-249, Jun. 2004.
【非特許文献３】N. Miura et al, "Cross Talk Countermeasures in Inductive Inter-Chip Wireless Superconnect," in Proc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, Oct. 2004.
【非特許文献４】N. Miura, D. Mizoguchi, M. Inoue, H. Tsuji, T. Sakurai, and T. Kuroda,"A 195Gb/s 1.2W 3D-Stacked Inductive Inter-Chip Wireless Superconnect with Transmit Power Control Scheme,"IEEE International Solid-State Circuits Conference (ISSCC'05), Dig. Tech. Papers, pp. 264-265, Feb. 2005.
【非特許文献５】N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T. Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State Circuits Conference (ISSCC'06), Dig. Tech. Papers, pp. 424-425, Feb. 2006.
【非特許文献６】N. Miura, H. Ishikuro, T. Sakurai, and T. Kuroda, "A 0.14pJ/b Inductive-Coupling Inter-Chip Data Transceiver with Digitally-Controlled Precise Pulse Shaping," IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.264-265, Feb. 2007.
【非特許文献７】H. Ishikuro, S. Iwata, and T. Kuroda, "An Attachable Wireless Chip Access Interface for Arbitrary Data Rate by Using Pulse-Based Inductive-Coupling through LSI Package,"IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.360-361,608, Feb. 2007.
【非特許文献８】N. Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda,"An 11Gb/s Inductive-Coupling Link with Burst Transmission,"IEEE International Solid-State Circuits Conference (ISSCC08), Dig. Tech. Papers, pp.298-299, Feb. 2008.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
積層型半導体装置を構成するデバイスの不良率がＤ（０以上で１以下）であるとすると、Ｎ枚のデバイスを積層した積層型半導体装置の不良率は１−（１−Ｄ）Nであり、デバイス数Ｎの増大に伴って不良率は指数関数的に高くなる。例えばＤが３％でＮが６４の場合、装置の不良率は８６％になる。
【０００６】
そこで、積層実装前にチップをテストして不良チップの混入を招かないことが強く求められる。いわゆるKnown Good Die（ＫＧＤ）問題と呼ばれる課題がある。
【０００７】
従来は、半導体チップをダイソートする前にウェハーに針を当ててテストを行うテスターを用いて良品チップを選別していた。誘導結合による通信を行う半導体チップの、誘導結合による無線通信の機能のテストには、誘導結合による誘導結合した一対の送受信器が必要となり、従来のテスト方法、テスターではテストすることができなかった。
【０００８】
本発明は上述した課題に鑑みてなされたものであって、誘導結合による通信を行う半導体チップのテストを容易に行うことのできる電子回路およびその検査方法を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の電子回路は、第１基板と、
前記第１基板上に設けられた、
配線により形成され信号を送信する第１送信コイルと、
前記第１送信コイルに信号を出力する第１送信回路と、
前記第１送信コイルと誘導結合する位置に配線により形成されて前記第１送信コイルからの信号を受信する第１受信コイルと、
前記第１受信コイルからの信号を入力する第１受信回路と、
前記第１送信回路に入力したデータと前記第１受信回路から出力されるデータを比較する第１判定回路と、を備えることを特徴とする。
【００１０】
この場合、第２基板と、
前記第２基板上に設けられた、
前記第１送信コイルと誘導結合する位置に配線により形成されて前記第１送信コイルからの信号を受信する第２受信コイルと、
前記第２受信コイルから信号を入力する第２受信回路と、を備えることとしてもよい。
【００１１】
また、第２基板と、
前記第２基板上に設けられた、
前記第１受信コイルと誘導結合する位置に配線により形成されて前記第１受信コイルへ信号を送信する第２送信コイルと、
前記第２送信コイルに信号を出力する第２送信回路と、を備えることとしてもよい。
【００１２】
また、第２基板と、
前記第２基板上に設けられた、
前記第１送信コイルと誘導結合する位置に配線により形成されて前記第１送信コイルからの信号を受信する第２受信コイルと、
前記第２受信コイルから信号を入力する第２受信回路と、
前記第１受信コイルと誘導結合する位置に配線により形成されて前記第１受信コイルへ信号を送信する第２送信コイルと、
前記第２送信コイルに信号を出力する第２送信回路と、を備えることとしてもよい。
【００１３】
上記のいずれかに記載の電子回路において、
前記第１送信回路は、前記第１送信コイルに流す電流の時間変化率δを任意の値に設定できることとしてもよい。
【００１４】
本発明の通信機能検査方法は、上記の前記第１送信コイルに流す電流の時間変化率δを設定できる前記第１送信回路を備える電子回路で行われる通信機能検査方法であって、
テスト時には、前記第１送信コイルと前記第１受信コイルとを誘導結合させ、前記第１送信コイルに流す電流の時間変化率δtestを、前記第１基板から前記第２基板に通信するときに前記第１送信コイルに流す電流の時間変化率δに比べて、〔（ｋ12／ｋ11）×｛√（ＬR2／ＬR1）｝〕（ここで、ｋ11は前記第１送信コイルと前記第１受信コイルとの間の誘導結合係数、ｋ12は前記第１送信コイルと前記第２受信コイルとの間の誘導結合係数、ＬR1は前記第１受信コイルのインダクタンス、ＬR2は前記第２受信コイルのインダクタンス）倍に設定し、前記第１送信回路で送信した信号と前記第１受信回路で受信した信号を前記第１判定回路で比較することで、前記第１基板と第２基板の間の通信機能を検査する。
【００１５】
本発明の他の形態による通信機能検査方法は、
テスト時には、前記第１送信コイルと前記第１受信コイルとを誘導結合させ、前記第１送信コイルに流す電流の時間変化率δtestを、前記第１基板から前記第２基板に通信するときに前記第１送信コイルに流す電流の時間変化率δと等しく設定して、前記第１送信回路で送信した信号と前記第１受信回路で受信した信号を前記第１判定回路で比較することで、前記第１基板と第２基板の間の通信機能を検査する。
【発明の効果】
【００１６】
（１）チップをウェハー上で検査して良品チップを選別できるので、積層実装後の装置の不良率を低減できる。
（２）テスト用のコイルや送受信器の追加を必要とせずに送受信器をテストすることができ、チップのコストを低減できる。
（３）複数の送受信回路を一括でテストできる。
（４）いろいろな条件でテストができる。
（５）実際の通信に即した条件でテストができる。
（６）送信回路にテスト用の追加を必要とせず、チップのコストを低減できる。
【発明を実施するための最良の形態】
【００１７】
次に、図面を参照して、本発明の実施形態について説明する。
【００１８】
実施例１
図１は、本発明による電子回路の第１の実施形態の要部構成を示すブロック図である。
【００１９】
本実施形態は、基板１０と基板２０から構成されている。基板１０には、送信コイル１１、受信コイル１２、送信回路１３、受信回路１４、および、判定回路１５が搭載され、基板２０には、受信回路２１、送信回路２２、受信コイル２３、および、送信コイル２４が搭載されている。これらの他に、基板１０には、信号入力端子、信号出力端子が設けられ、基板２０には、メモリなどのデバイスとして機能する部分（ともに不図示）が設けられている。
【００２０】
送信回路１３は、入力端子に入力された送信データＴｘｄａｔａに応じて送信コイル１１に流す電流ＩTを変化させる。送信コイル１１は、受信コイル１２とはｋ11の強さで誘導結合し、受信コイル２３とはｋ12の強さで誘導結合している。
【００２１】
送信コイル１１に流れる電流ＩTにより、受信コイル１２、受信コイル２３に誘導電圧信号が発生する。
【００２２】
受信回路２１は、コンパレータ機能を備えるもので、送信コイル１１に流れる電流ＩTにより受信コイル２３に発生した誘導電圧信号ＶRを所定の閾値と比較することにより、送信データと同様の受信データＲｘｄａｔａを生成する。
【００２３】
送信回路２２は入力信号に応じて送信コイル２４へ流す電流を変化させる。送信コイル２４は受信コイル１２と誘導結合しており、送信コイル２４に流れる電流により、受信コイル１２に誘導電圧信号が発生する。
【００２４】
受信回路１４は、コンパレータ機能を備えるもので、受信コイル１２に発生した誘導電圧信号を所定の閾値と比較することにより、受信データＲｘｄａｔａと同様の信号を生成する。
【００２５】
判定回路１５は、送信データＴｘｄａｔａと、送信コイル１１と受信コイル１２との誘導結合により受信回路１４が生成した信号を比較することにより、基板１０に搭載される送信回路１３、受信回路１４、送信コイル１１および受信コイル１２が正常であるかを判定し、その結果を示す信号を出力端子より出力する。
【００２６】
上記のようにして、基板１０に搭載されている誘導結合による無線通信の機能のテストが行われる。
【００２７】
図２は、図１に示した基板１０に設けられる、送信コイル１１と受信コイル１２の位置関係を示す図である。
【００２８】
図２（ａ）に示すように、受信コイル１２の内側に送信コイル１１が配置された場合、送信コイル１１と受信コイル１２の間の誘導結合の強さを表す結合係数ｋ11は１に近い値になる。従って、送信回路１３が送信しているときには、受信回路１４は受信することはできない。
【００２９】
一方、図２（ｂ）に示すように、送信コイル１１と受信コイル１２が離れて設置された場合、送信コイル１１と受信コイル１２の間の結合係数ｋ11は０に近い値になる。従って、送信回路１３が送信しているときであっても、受信回路１２は受信することが可能となる。
【００３０】
図３は、図１中の送信コイル１１、受信コイル２３、送信回路１３、受信回路２１の具体的な構成を示す回路図であり、図４は図３に示される回路の各部の動作波形図である。
【００３１】
送信回路１３は、トランジスタ１１１〜１１４により構成されている。各トランジスタは送信データＴｘｄａｔａにより直接駆動され、送信データＴｘｄａｔａと同様の波形形状の送信電流ＩTを送信コイル１１に流す。送信コイル１１と誘導結合する受信コイル２３は、正負のパルス電圧ＶRが発生する。
【００３２】
受信回路２１は、トランジスタ１２２〜１２７により構成されている。受信コイル２３は電源電圧の半分程度の電圧ＶBにバイアスされており、この電圧を中心に送信データＴｘｄａｔａがローからハイに変化する際には正のパルス電圧が発生し、送信データＴｘｄａｔａがハイからローに変化する際には負のパルス電圧が発生する。
【００３３】
受信回路２１は、ヒステリシス比較器を構成しており、ゲイン回路とラッチ回路から構成されている。ゲイン回路はトランジスタ１２２とトランジスタ１２４、および、トランジスタ１２５とトランジスタ１２７から構成されるインバータであって、受信コイル２３の両端子がゲートに接続され、入力されるパルス電圧ＶRを増幅する。パルス電圧ＶRが一定の閾値を超えると受信データＲｘｄａｔａが反転する。
【００３４】
ラッチ回路はインバータの出力にゲートが接続された、クロスカップルのＰＭＯＳ１２３、１２６により構成されている。ラッチ回路は受信データＲｘｄａｔａを保持する機能を有するもので、パルス電圧ＶRからディジタルデータを正しく復元することを可能としている。
【００３５】
ラッチ回路は保持しているデータに応じて入力インバータの閾値を変化させる。図４中のパルス電圧ＶR波形中に点線で示されているのは、トランジスタ１２２と１２４からなるインバータの閾値の変化を表わすものである。初期状態において、受信データＲｘｄａｔａとしてローを保持していたラッチ回路は、インバータの閾値を＋Ｖthだけ高くする。入力に正のパルスが入力されてこの閾値を超えると、受信データＲｘｄａｔａが反転し、ハイとなる。この後、ラッチ回路により、インバータの閾値を−Ｖthだけ低いものとし、次に、閾値を超える負のパルス電圧が入力されるまでは受信データＲｘｄａｔａを保持する。この繰り返しにより、正負のパルス電圧からディジタルデータを正しく復元することが可能となる。
【００３６】
受信コイル２３の受信電圧信号ＶR2は、次式で与えられる。
【００３７】
【数１】
2010103148.tif 000003
【００３８】
ここで、δは送信コイル１１に流す電流ＩTの時間変化率である。代表的な値は、ｋ12＝０．２、ＬT1＝ＬR2＝１０ｎＨ、δ＝１０ｍＡ／１００ｐｓｅｃであり、このときＶR2＝０．２となる。
【００３９】
誘導結合を用いた無線通信を積層前にテストするときは、送信コイル１１と受信コイル１２の誘導結合を用いる。受信コイル１２の受信電圧信号ＶR1は次式で与えられる。
【００４０】
【数２】
2010103148.tif 000004
【００４１】
ここで、δtestは、テスト時に送信コイル１２に流す電流ＩTの時間変化率である。
【００４２】
実際に基板間で無線通信をするときと同じ受信信号ＶR1を受信コイル１２で得るためには、ＶR1=ＶR2より以下の条件が求められる。
【００４３】
【数３】
2010103148.tif 000005
【００４４】
従って、例えば受信コイル１２と受信コイル２３が同一形状の場合（ＬR1＝ＬR2）、送信コイル１１に流す電流ＩTの時間変化率をテスト時は通信時のｋ12／ｋ11倍にすれば、通信時に受信コイル２３に誘起される受信電圧信号ＶR2と等しい電圧の受信信号ＶR1を受信コイル１２で得ることができる。ｋ12の代表的な値は０．２である。図２（ａ）に示す場合だと、ｋ11は１に近い。従って、テスト時は通信時の１／５程度の時間変化率δで送信コイル１１に流す電流ＩTを変化させれば良い。
【００４５】
実際には、製造ばらつきや、チップ積層時の位置合わせの誤差、電源電圧や温度の変動、回路からのノイズ、などの誘導結合の品質を下げる要因があるので、その分を考慮して設計マージンを入れておくことが一般である。同様の思想から、テストも少し厳しい条件でテストをすることが一般的である。特に課題で述べたような多数のチップを積層する場合は、チップの不良率を少しでも下げることが装置の不良率を下げる上で有効である。従って、ＶR1 <ＶR2の条件から以下の式でテストをすることもある。
【００４６】
【数４】
2010103148.tif 000006
【００４７】
実施例２
図５は、送信回路１３の他の構成例を示す回路図である。本例は、テスト時における送信コイル１１に流す電流ＩTの時間変化率を通信時のそれと比べて正確に設定する。
【００４８】
通信時は、Ｔｅｓｔにローが入力して、トランジスタＭ３がオンする。トランジスタＭ２は常にオンしているので、ＴｘｄａｔａがハイになってノードＮ１がハイになると、３つのトランジスタＭ１、Ｍ２、Ｍ３がオンして、送信コイル１１に電流ＩTを流す。
【００４９】
一方、テスト時は、Ｔｅｓｔにハイが入力して、トランジスタＭ３がオフする。トランジスタＭ２は常にオンしているので、ＴｘｄａｔａがハイになってノードＮ１がハイになると、２つのトランジスタＭ１とＭ２がオンして、送信コイル１１に電流ＩTを流す。例えば、各トランジスタのチャネル幅を、Ｍ１が２０μｍ、Ｍ２が２μｍ、Ｍ３が２０μｍとすると、ＩTの値はテスト時に通信時の約１／５に設定できる。
【００５０】
なぜなら、仮に、２０μｍのときのトランジスタのオン抵抗を５０Ωとすると、通信時は５０Ωと５００Ωの並列抵抗に更に５０Ωが直列接続されているので全体でおよそ９５Ωになり、電源電圧が１Ｖのときにおよそ１０ｍＡの電流ＩTを流す。
【００５１】
一方、テスト時は５００Ωの抵抗と５０Ωの抵抗が直列接続されるので、全体で５５０Ωとなり、電源電圧が１Ｖのときにおよそ２ｍＡの電流ＩTを流す。従って、テスト時の電流ＩTは通信時に比べて約１／５となる。この計算はトランジスタの非線形効果やコイルの抵抗を無視した近似計算であるが、回路シミュレータを用いれば正確に比を設計することは容易である。
【００５２】
一方、電流ＩTの時間変化率は、ノードＮ１がローからハイになる時間（代表的には１００ｐｓｅｃ）にも関係する。通信時もテスト時も、ノードＮ１がローからハイになるときにトランジスタＭ１がオフからオンになるので、ノードＮ１の容量は同じになる。従って、ノードＮ１がローからハイになる時間は同じである。
【００５３】
以上から、トランジスタＭ１、Ｍ２、Ｍ３のチャネル幅を設計することで、第１送信コイルに流す電流ＩTの時間変化率がテスト時に通信時のｋ12／ｋ11倍になるように設計できる。例えば、トランジスタのしきい値電圧がチップごとにばらついても、あるいは、電源電圧が時々刻々と変化しても、そのことによって電流ＩTの時間変化率の比は影響を受けにくい。
【００５４】
実施例３
図６は、送信回路１３の他の構成例を示す回路図である。Ｔｅｓｔにローが入力して、トランジスタＭ３がオンして、トランジスタＭ４がオフする。ＴｘｄａｔａがハイになってノードＮ１がハイになると、２つのトランジスタＭ１とＭ３がオンして、送信コイル１１に電流ＩTを流す。
【００５５】
一方、テスト時は、Ｔｅｓｔにハイが入力して、トランジスタＭ４がオンして、トランジスタＭ３がオフする。ＴｘｄａｔａがハイになってノードＮ１がハイになると、２つのトランジスタＭ２とＭ４がオンして、送信コイル１１に電流ＩTを流す。
【００５６】
例えば、各トランジスタのチャネル幅を、Ｍ１が２０μｍ、Ｍ２が４μｍ、Ｍ３が２０μｍ、Ｍ４が４μｍとすると、ＩTの値はテスト時に通信時の約１／５に設定できる。
【００５７】
しかしながら、この回路では、ノードＮ１がローからハイになる時間がテスト時と通信時で異なる。通信時は、Ｍ４がオフしているのでＭ２はオンしない。トランジスタがオフしてチャネルが形成されないと、ゲートと半導体基板の間にはゲート絶縁膜の容量に加えて空乏層の容量が直列で加わるので、ゲート容量はトランジスタがオンしているときよりも減少する。つまりＭ２のゲート容量はテスト時よりも減少する。
【００５８】
一方、テスト時は、Ｍ３がオフしているのでＭ１はオンしない。従ってＭ１のゲート容量は通信時よりも減少する。このように、ノードＮ１の容量が通信時とテスト時で異なるので、電流ＩTの時間変化率を正確に設計するのが容易ではない。つまり、図５に示した回路は、図６に示した回路に比べて、この点で利点を有する。
【００５９】
実施例４
図７は、図１中の送信コイル１１、受信コイル２３、送信回路１３、受信回路２１の他の具体的な構成を示す回路図であり、図８は図７に示される回路の各部の動作波形図である。
【００６０】
送信回路１３は、送信データＴｘｄａｔａの変化を検出し、パルスを発生する回路（エッジ検出・パルス発生回路）が送信コイル１１の一端の電位を変動し、送信コイル１１の他端は電源（ＶＤＤもしくはＶＳＳ）に接続された構成である。
【００６１】
受信回路２１は、受信コイル２３の両端がヒステリシス比較器に入力し、ヒステリシス比較器の出力信号の立ち上がりエッジ（ローからハイへの変化時点）もしくは立下りエッジ（ハイからローへの変化時点）にディジタルデータを反転させる分周回路を介して受信データＲｘｄａｔａを出力している。
【００６２】
エッジ検出・パルス発生回路は、例えば、２入力Ｅｘｃｌｕｓｉｖｅ  ＯＲ（排他的論理和）ゲートの２つの入力にτの時間差を付けて送信データＴｘｄａｔａを入力して、時間差τの幅のパルス信号を出力する。その結果、τの時間だけ出力段のＮＭＯＳトランジスタ（Ｎ０）がオンして送信コイル１１に電流ＩTを流すが、その後トランジスタＮ０がオフし、その後も送信コイル１１のインダクタンスでしばらくは電流を流し続けるが、電流ＩTは減少して、やがてゼロになる。
【００６３】
出力段はＮＭＯＳトランジスタだけで構成することもできるが、ＮＭＯＳトランジスタがオフした後に、送信コイル１１のインダクタンスと寄生キャパシタンスで送信コイル１１が電位ＶRや電流ＩTにより共振して送受信動作の妨げとなることがある。その場合にはＰＭＯＳトランジスタ（Ｐ０）も加えたインバータ回路とするとトランジスタＮ０がオフのときにはトランジスタＰ０がオンするので、共振は起こらない。トランジスタＰ０のチャネル幅は送信コイル１１が共振を起こさない程度に小さくすればよい。
【００６４】
ヒステリシス比較器は、図８に示すように送信データＴｘｄａｔａが変化するたびにパルス信号を出力する。このパルス信号の幅はおよそ０．５τである。このパルスの立ち上がりエッジもしくは立下りエッジに合わせて交互に反転するディジタルデータを作れば、送信データＴｘｄａｔａを復元することができる。
【００６５】
実施例５
図９は、送信回路１３の他の構成例を示す回路図である。
【００６６】
通信時は、Ｔｅｓｔにローが入力して、トランジスタＭ３がオンする。トランジスタＭ２は常にオンしているので、ＴｘｄａｔａがハイになってノードＮ１がハイになると、３つのトランジスタＭ１、Ｍ２、Ｍ３がオンして、送信コイル１１に電流ＩTを流す。
【００６７】
テスト時は、Ｔｅｓｔにハイが入力して、トランジスタＭ３がオフする。トランジスタＭ２は常にオンしているので、ＴｘｄａｔａがハイになってノードＮ１がハイになると、２つのトランジスタＭ１とＭ２がオンして、送信コイル１１に電流ＩTを流す。
【００６８】
実施例６
図１０および図１１は、図１に示した基板１０に設けられる、送信コイルと受信コイルの他の例を示す図である。
【００６９】
図２（ａ）に示す場合には、ｋ11は１に近く、図２（ｂ）に示す場合には、ｋ11は０に近い。従ってｋ12／ｋ11は１よりも大きな値になる。例えばｋ11が０．０２の場合、ｋ12が０．２だと、ｋ12／ｋ11は１０になる。従ってテスト時には、送信時よりも１０倍大きな電流の変化を与えなければならず、そのために回路が大きなチップ面積を使いチップのコストを上げる要因となる。
【００７０】
また、このような大電流を供給する回路を必ずしも実現できるとも限らない。その場合は、テスト用のコイルと送受信回路を近くに追加して設置する。すわなち、図１０（ａ）に示すように、送信コイル１１の傍に、新たにテスト用の受信コイル１２’と受信回路１４’を設置する、あるいは、図１０（ｂ）に示すように、受信コイル１２の傍に、新たにテスト用の送信コイル１１’と送信回路１３’を設置して、受信器と送信器を個別にテストする。
【００７１】
また、そもそも送信器だけしかない、あるいは受信器だけしかない場合は、テスト用の受信器、あるいは送信器だけを追加してテストする。あるいは、図１１に示すように。送信コイル１１と受信コイル１２の間に、新たにテスト用の送信コイル１１”と送信回路１３”、受信コイル１２”と受信回路１４”を接続して、受信器と送信器を一度にテストすることもできる。
【００７２】
実施例７
図１２は、本発明の他の実施例の構成を示すブロック図である。
【００７３】
本実施例は、複数の送受信器のテストを一括して行うものである。基板１００には、図１に示した基板１０に相当する複数の磁界結合送受信器１１０1〜１１０nがシリアルに接続されて搭載されている。基板２００には、図１に示した基板２０に相当し、磁界結合送受信器１１０1〜１１０nのそれぞれと個別に磁界結合を行う複数の被測定部２２０1〜２２０nが搭載されている。
【００７４】
基板１００には、磁界結合送受信器１１０1〜１１０nの他に、テストデータ発生器１２０および比較器１３０が搭載されている。
【００７５】
磁界結合送受信器１１０1〜１１０nは、いずれも同様の構成とされているため、これらの内部構成について、磁界結合送受信器１１０1を例として説明する。
【００７６】
磁界結合送受信器１１０1には、図１に示した送信コイル１１、受信コイル１２、送信回路１３および受信回路１４と同様に動作する、送信コイル１１１1、受信コイル１１２1、送信回路１１３1および受信回路１１４1が搭載され、また、切替回路１１６1が搭載されている。
【００７７】
切替回路１１６1は、テスト時に使用される、テストデータ発生器１２０からの信号を入力するテストデータ入力、テスト結果を出力するテストデータ出力、一般的な通信動作を行う際に使用されるデータ入力、データ出力、の各端子を備え、また、テスト時に活性化されるテストイネーブル端子が接続されている。
【００７８】
テストデータ出力端子は、次段の磁界結合送受信器（磁界結合送受信器１１０1の場合には磁界結合送受信器１１０2）のテストデータ出力端子に接続され、これにより、複数の磁界結合送受信器をシリアルに接続することが図られている。最終段の磁界結合送受信器１１０nのテストデータ出力端子は比較器１３０の一方の入力に接続されている、比較器１３０の他方の入力にはテストデータ発生器１２０の出力が入力されており、比較器１３０は各入力を比較して一致するかを判定し、その結果をテスト結果出力とする。
【００７９】
上記のように構成される本実施例では、複数の磁界結合送受信器をシリアルに接続することで、複数の磁界結合送受信器１１０1〜１１０nおよび被測定部２２０1〜２２０nの全ての送受信機能が正常であるか否かを一括してテストすることができる。本実施例は、上述した各実施例のいずれの場合にでも適用できる。
【００８０】
本実施例におけるテストデータ発生器１２０としては、擬似ランダムデータ発生回路などを用いることができる。切替回路や比較器１３０もデジタルＣＭＯＳ回路で簡単に実現できる。また、図５、６、９に示した送信回路のＴｅｓｔ端子をテストイネーブルと接続すれば、テスト動作時と通信動作時で時間変化率δを切替えることができる。
【００８１】
実施例８
実施例１で示したとおり、基板間で誘導結合による通信をするときと同じ受信信号ＶR1をテスト時に第１受信コイルで得るためには、ＶR1=ＶR2の条件から式（３）が必要であった。
【００８２】
テストでは実際の通信時よりも緩い条件でテストする場合もある。条件としては、
【００８３】
【数５】
2010103148.tif 000007
【００８４】
である。図２（ａ）に示した例の場合だと、テスト時のδが通信時のδの０．２倍よりも大きい場合である。テスト時も通信時と同じ送信回路を使うと、従ってこの条件を満たすことになる。この実施例の利点は、特に新たな回路の追加を送信回路にしなくても良いことである。しかし、この実施例で見つかる不良は、配線のオープンやショートや、トランジスタのゲート酸化膜の破壊などの、機能欠陥の不良だけである。
【図面の簡単な説明】
【００８５】
【図１】本発明による電子回路の第１の実施形態の要部構成を示すブロック図である。
【図２】（ａ），（ｂ）のそれぞれは、図１に示した基板１０に設けられる、送信コイル１１と受信コイル１２の位置関係を示す図である
【図３】図１中の送信コイル１１、受信コイル２３、送信回路１３、受信回路２１の具体的な構成を示す回路図である。
【図４】図３に示される回路の各部の動作波形図である。
【図５】送信回路１３の他の構成例を示す回路図である。
【図６】送信回路１３の他の構成例を示す回路図である。
【図７】図１中の送信コイル１１、受信コイル２３、送信回路１３、受信回路２１の他の具体的な構成を示す回路図である。
【図８】図７に示される回路の各部の動作波形図である。
【図９】送信回路１３の他の構成例を示す回路図である。
【図１０】（ａ），（ｂ）のそれぞれは、図１に示した基板１０に設けられる、送信コイルと受信コイルの他の例を示す図である。
【図１１】図１に示した基板１０に設けられる、送信コイルと受信コイルの他の例を示す図である。
【図１２】本発明の他の実施例の構成を示すブロック図である。
【符号の説明】
【００８６】
１１，２２    送信コイル
１２，２３    受信コイル
１３，２１    送信回路
１４，２１    受信回路
１５    判定回路
【図１】
2010103148.tif 000008
【図２】
2010103148.tif 000009
【図３】
2010103148.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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