(57)【要約】【課題】実動作時の素子間の特性劣化量の差による動作不良の発生を抑制し、設計マージンを削減できる半導体集積回路を提供する。【解決手段】複数のバッファ１４を介してクロック信号ＣＳが与えられ、前記クロック信号に同期して、遷移頻度が所定値以下のデータ信号Ｓ１を保持して出力する第１のフリップフロップ１２と、前記第１のフリップフロップの出力信号が与えられ、所定の演算を行って出力する回路ブロック１１と、複数の第２のバッファ１４を介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップ１３と、前記第１のバッファ又は前記第２のバッファに接続され、モード切り替え信号ＭＳに基づいて前記クロック信号の伝播に要する時間を切り替える遅延調整回路１５と、を備える。【選択図】図１
2010098351.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号が与えられ、前記第１の信号に基づいて所定の処理を行い第１の処理結果を出力する第１の回路ブロックと、
第２の信号が与えられ、前記第２の信号に基づいて所定の処理を行い第２の処理結果を出力し、前記第１の回路ブロックよりストレス負荷が小さい第２の回路ブロックと、
前記第１の処理結果及び前記第２の処理結果が与えられ、所定の演算を行う第３の回路ブロックと、
前記第１の信号の信号線、前記第２の信号の信号線、前記第１の回路ブロックと前記第２の回路ブロックの間、及び前記第２の回路ブロックと前記第３の回路ブロックの間の少なくともいずれか１つに設けられ、入力信号を出力するまでの時間を切り替え可能な遅延調整回路と、
を備える半導体集積回路。
【請求項２】
複数の第１のバッファを介してクロック信号が与えられ、前記クロック信号に同期して、遷移頻度が所定値以下のデータ信号を保持して出力する第１のフリップフロップと、
前記第１のフリップフロップの出力信号が与えられ、所定の演算を行って出力する回路ブロックと、
複数の第２のバッファを介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップと、
前記第１のバッファ又は前記第２のバッファに接続され、モード切り替え信号に基づいて前記クロック信号の伝播に要する時間を切り替える遅延調整回路と、
を備える半導体集積回路。
【請求項３】
前記モード切り替え信号はバーンインテストの実行前は第１のモードを示し、実行後は第２のモードを示し、
前記遅延調整回路は、前記モード切り替え信号が前記第１のモードを示している時は前記クロック信号の伝播に要する時間を第１の時間とし、前記モード切り替え信号が前記第２のモードを示している時は前記クロック信号の伝播に要する時間を前記第１の時間と異なる第２の時間とすることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
複数の第１のバッファを介してクロック信号が与えられ、前記クロック信号に同期して、遷移頻度が所定値以下の第１の信号を保持して出力する第１のフリップフロップと、
ストレス印加制御信号に基づいて、前記第１のフリップフロップの出力信号及び前記第１の信号より遷移頻度の高い第２の信号のいずれか一方を選択して出力するマルチプレクサと、
前記マルチプレクサの出力信号が与えられ、所定の演算を行って出力する回路ブロックと、
複数の第２のバッファを介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップと、
を備える半導体集積回路。
【請求項５】
複数の第１のバッファを介してクロック信号が与えられ、前記クロック信号に同期して入力信号を保持して出力する第１のフリップフロップと、
前記第１のフリップフロップの出力信号を反転して出力するインバータ回路と、
ストレス印加制御信号に基づいて、遷移頻度が所定値以下のデータ信号及び前記インバータ回路の出力信号のいずれか一方を選択し、前記第１のフリップフロップの前記入力信号として出力するマルチプレクサと、
前記第１のフリップフロップの出力信号が与えられ、所定の演算を行って出力する回路ブロックと、
複数の第２のバッファを介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップと、
を備える半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
トランジスタの微細化に伴うチャネル長の縮小により、デバイス内部に生じた高電界による加速などのために高エネルギーになった電子及び正孔（ホットキャリア）がゲート酸化膜に注入される。注入されたホットキャリアの一部は界面に捕獲され、トランジスタの閾値電圧や相互コンダクタンスなどのデバイス特性の経時変化を生じさせる。この現象はホットキャリア効果と呼ばれる。
【０００３】
また、ＰＭＯＳトランジスタをオン状態にした際に、ゲート絶縁膜とシリコン基板との界面が劣化し、トランジスタの閾値電圧が負側にシフトするＮＢＴＩ（Negative Bias Temperature Instability：負バイアス温度不安定性）という現象も生じる（例えば特許文献１参照）。
【０００４】
ホットキャリア効果やＮＢＴＩによるトランジスタの特性劣化の早さは使用頻度等によって異なるため、使用中（出荷後）の集積回路には、使用頻度が高く特性劣化が進んだ素子と、使用頻度が低く特性劣化があまり進んでいない素子とが混在する。トランジスタの特性劣化度の違いは、クロック・スキュー量を増大させ、ホールドエラーやセットアップエラー等の回路動作不良を発生させるおそれがある。
【０００５】
実使用中（劣化後）の特性において動作保証した回路設計を行うことで、このような回路動作不良の発生を抑制することが考えられる。しかし、このような回路設計を行うと、半導体集積回路の出荷前に行われる高温環境下での通電テスト（バーンインテスト）において、使用頻度の高い素子に想定した特性劣化が起こっていないため、動作不良とみなされ、歩留まりが低下するという問題があった。
【０００６】
また、テスト時の動作と実使用時（出荷後）の動作とを両立するためには、設計マージンを大きくする必要があるため、回路設計コストが増大するという問題があった。
【特許文献１】米国特許出願公開第２００８／００９４０９２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、実動作時の素子間の特性劣化量の差による動作不良の発生を抑制し、設計マージンを削減できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体集積回路は、第１の信号が与えられ、前記第１の信号に基づいて所定の処理を行い第１の処理結果を出力する第１の回路ブロックと、第２の信号が与えられ、前記第２の信号に基づいて所定の処理を行い第２の処理結果を出力し、前記第１の回路ブロックよりストレス負荷が小さい第２の回路ブロックと、前記第１の処理結果及び前記第２の処理結果が与えられ、所定の演算を行う第３の回路ブロックと、前記第１の信号の信号線、前記第２の信号の信号線、前記第１の回路ブロックと前記第２の回路ブロックの間、及び前記第２の回路ブロックと前記第３の回路ブロックの間の少なくともいずれか１つに設けられ、入力信号を出力するまでの時間を切り替え可能な遅延調整回路と、を備えるものである。
【０００９】
本発明の一態様による半導体集積回路は、複数の第１のバッファを介してクロック信号が与えられ、前記クロック信号に同期して、遷移頻度が所定値以下のデータ信号を保持して出力する第１のフリップフロップと、前記第１のフリップフロップの出力信号が与えられ、所定の演算を行って出力する回路ブロックと、複数の第２のバッファを介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップと、前記第１のバッファ又は前記第２のバッファに接続され、モード切り替え信号に基づいて前記クロック信号の伝播に要する時間を切り替える遅延調整回路と、を備えるものである。
【００１０】
本発明の一態様による半導体集積回路は、複数の第１のバッファを介してクロック信号が与えられ、前記クロック信号に同期して、遷移頻度が所定値以下の第１の信号を保持して出力する第１のフリップフロップと、ストレス印加制御信号に基づいて、前記第１のフリップフロップの出力信号及び前記第１の信号より遷移頻度の高い第２の信号のいずれか一方を選択して出力するマルチプレクサと、前記マルチプレクサの出力信号が与えられ、所定の演算を行って出力する回路ブロックと、複数の第２のバッファを介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップと、を備えるものである。
【００１１】
本発明の一態様による半導体集積回路は、複数の第１のバッファを介してクロック信号が与えられ、前記クロック信号に同期して入力信号を保持して出力する第１のフリップフロップと、前記第１のフリップフロップの出力信号を反転して出力するインバータ回路と、ストレス印加制御信号に基づいて、遷移頻度が所定値以下のデータ信号及び前記インバータ回路の出力信号のいずれか一方を選択し、前記第１のフリップフロップの前記入力信号として出力するマルチプレクサと、前記第１のフリップフロップの出力信号が与えられ、所定の演算を行って出力する回路ブロックと、複数の第２のバッファを介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップと、を備えるものである。
【発明の効果】
【００１２】
本発明によれば、実動作時の素子間の特性劣化量の差による動作不良の発生を抑制し、設計マージンを削減できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体集積回路の概略構成を示す。半導体集積回路は回路ブロック１〜３及び遅延調整回路４を備える。回路ブロック１は信号Ａが入力し、信号Ａに基づいて所定の処理を行って処理結果を回路ブロック３へ出力する。
【００１５】
回路ブロック２は遅延調整回路４を介して信号Ｂが入力し、信号Ｂに基づいて所定の処理を行って、処理結果を回路ブロック３へ出力する。回路ブロック３は回路ブロック１の処理結果及び回路ブロック２の処理結果を用いて所定の演算を行う。
【００１６】
この半導体集積回路は、回路ブロック３に回路ブロック１の処理結果及び回路ブロック２の処理結果がそれぞれ所望のタイミングで入力されるように設計される。
【００１７】
遅延調整回路４は信号Ｂが入力し、これを回路ブロック２へ出力する。遅延調整回路４は制御信号Ｃが与えられ、制御信号Ｃに基づいて信号Ｂが入力してから出力するまでの時間を切り替えることができる。
【００１８】
ここで、回路ブロック１と回路ブロック２はストレス負荷が異なり、回路ブロック１を構成するトランジスタの特性（ドレイン電流や閾値電圧等）と、回路ブロック２を構成するトランジスタの特性は、経時変化の度合いが異なるものとする。回路ブロックのストレス負荷の違いとは例えば、回路ブロックを構成するトランジスタがオンしている時間の違いや、入力信号の遷移頻度（単位時間当たりの遷移回数）の違いに基づく演算量の違いである。
【００１９】
従って、時間経過に伴い、回路ブロック３が回路ブロック１からの処理結果を受け取るタイミングと回路ブロック２からの処理結果を受け取るタイミングとにずれが生じる。このずれが回路設計時の許容範囲を超えると、回路ブロック３は正常な演算が出来なくなる。また、このずれの許容範囲を大きくとることは回路設計のコストを増加させる。
【００２０】
遅延調整回路４はこのタイミングのずれを小さくするものである。例えば、回路ブロック１のストレス負荷が回路ブロック２より大きく、時間経過に伴い回路ブロック１が回路ブロック３へ処理結果を出力するタイミングが遅くなる場合、遅延調整回路４は信号Ｂを受け取ってから回路ブロック２へ出力するまでの時間（遅延時間）を長くする。
【００２１】
これにより、回路ブロック２が回路ブロック３へ処理結果を出力するタイミングも遅くなるため、回路ブロック３が回路ブロック１からの処理結果を受け取るタイミングと回路ブロック２からの処理結果を受け取るタイミングとのずれが小さくなり、正常な演算を行うことが出来る。
【００２２】
遅延調整回路４の遅延時間を長くするように切り替える制御信号Ｃは、制御部（図示せず）が所定時間後に出力してもよく、また、出荷時（バーンインテスト後）に出力してもよい。また、バーンインテストを実行したことを記憶部（図示せず）に記憶しておき、この記憶部の記憶情報を制御信号Ｃとしてもよい。
【００２３】
遅延調整回路４を回路ブロック２と回路ブロック３との間に設け、回路ブロック２の処理結果が回路ブロック３に入力されるまでの時間を調整するようにしてもよい。
【００２４】
また、遅延調整回路４をストレス負荷の大きい回路ブロック１側に設けるようにしてもよい。この場合、遅延調整回路４は当初は遅延時間を長く設定しておき、時間経過に伴い回路ブロック１の処理速度が低下したら遅延時間を短くする。
【００２５】
このように、動作時の素子間の特性劣化量が異なる２つの回路ブロックのいずれか一方の入力信号（又は出力信号）の遅延時間を切り替えることで、動作不良の発生を抑制することができる。また、動作時の素子間の特性劣化量が異なる２つの回路ブロックのいずれか一方に遅延調整回路を設けることで、２つの回路ブロックの出力タイミングのずれの許容範囲を大きくとる必要がなくなり、設計マージンを削減できる。
【００２６】
（第２の実施形態）図２に本発明の第２の実施形態に係る半導体集積回路の概略構成を示す。半導体集積回路は回路ブロック１１、フリップフロップ１２及び１３を備える。フリップフロップ１２及び１３には複数のバッファ１４を介してクロック信号ＣＳが与えられる。フリップフロップ１２のクロックラインには遅延調整回路１５が設けられている。
【００２７】
フリップフロップ１２は、遅延調整回路１５及びバッファ１４を介して与えられるクロック信号ＣＳの立ち上がりに同期して、データ信号Ｓ１の値を保持・出力する。ここでデータ信号Ｓ１は値の変動が少なく、フリップフロップ１２は保持・出力する値の遷移頻度が低いもの（単位時間当たりの遷移回数が所定値以下）とする。
【００２８】
回路ブロック１１は、フリップフロップ１２の出力信号が与えられ、所定の演算を行い、演算結果をフリップフロップ１３へ出力する。
【００２９】
フリップフロップ１３は、バッファ１４を介して与えられるクロック信号ＣＳの立ち上がりに同期して、回路ブロック１１から出力される演算結果を保持・出力する。
【００３０】
遅延調整回路１５はモード切り替え信号ＭＳが与えられ、モード切り替え信号ＭＳに基づいて伝播するクロック信号ＣＳの遅延時間を調整する。例えばモード切り替え信号ＭＳが第１のモードを示している時は遅延時間が短く、第２のモードを示している時は遅延時間を長くする。
【００３１】
遅延調整回路１５の構成の一例を図３に示す。遅延調整回路１５はバッファ１６及びマルチプレクサ１７を有する。マルチプレクサ１７はモード切り替え信号ＭＳに基づいて、バッファ１６を通過する信号と通過しない信号のいずれか一方を選択して出力する。
【００３２】
モード切り替え信号ＭＳが第１のモードを示している場合、マルチプレクサ１７は、バッファ１６を通過しない信号を選択し、遅延時間は短くなる。一方、モード切り替え信号ＭＳが第２のモードを示している場合、マルチプレクサ１７は、バッファ１６を通過する信号を選択し、遅延時間は長くなる。
【００３３】
モード切り替え信号ＭＳの値は、例えば出荷前のバーンインテストを行ったか否かで切り替える。例えばバーンインテストを行ったことを記憶部（図示せず）に記憶し、制御部（図示せず）がこれを読み出して、モード切り替え信号ＭＳとして遅延調整回路１５へ出力する。記憶部には電気的プログラム可能なヒューズ素子（ｅＦｕｓｅ素子）やレジスタ等を用いることができる。
【００３４】
フリップフロップ１２の遷移頻度が低いため、回路ブロック１１の使用頻度（ストレス負荷）は低くなる。一方、フリップフロップ１２、１３のクロックライン上に設けられているバッファ１４には常にクロック信号ＣＳが与えられているために、使用頻度（ストレス負荷）が高い。
【００３５】
従って、回路ブロック１１とバッファ１４は、出荷前（バーンインテスト前）と出荷後（バーンインテスト後）とにおける特性変動（劣化）の度合いが異なる。ここでトランジスタの特性とは例えばドレイン電流値である。
【００３６】
具体的には、回路ブロック１１はストレス負荷が低いため、遅延増加量は小さいが、バッファ１４はストレス負荷が高いため、遅延増加量が大きくなり、スキュー量が増加する。遅延調整回路１５はこのスキュー量の増加を抑制するためのものである。
【００３７】
例えば、バーンインテスト前のバッファ１４の特性が変動（劣化）していない状態では遅延調整回路１５の遅延時間を短くしておき、バーンインテスト後のバッファ１４の特性が変動（劣化）している状態では遅延調整回路１５の遅延時間を長くするように制御部がモード切り替え信号ＭＳを出力する。このようなモード切り替えを行うことで、フリップフロップ１３にクロックが入力する前に、回路ブロック１１の演算結果が出力されるデータの突き抜け（ホールドエラー）の発生が防止できる。
【００３８】
このように、本実施形態による半導体集積回路では、実動作時の素子間の特性劣化量の差による動作不良の発生が抑制される。
【００３９】
上記第２の実施形態では、バーンインテスト後に遅延調整回路１５の遅延時間を長くするようにしていたが、逆に短くなるようにしてもよい。例えば、予めバーンインテストによる特性変動を考慮して回路設計を行う場合、テスト前（テスト時）とテスト後での動作を両立するには過剰な設計マージンが必要となり、設計は困難である。
【００４０】
従って、テスト前（テスト時）は遅延調整回路１５の遅延時間を長くしておき、バッファ１４の特性が変動（劣化）した場合と同様のクロック遅延を実現し、テスト後はバッファ１４の特性が変動（劣化）しているため遅延調整回路１５の遅延時間を短くする。これにより、テスト後の特性（変動後の特性）において動作保証した回路設計を行っても、バーンインテスト時に動作不良が発生することが防止され、歩留まりの低下を抑制できる。
【００４１】
また、遅延調整回路１５が遅延時間を切り替えることで、テスト時の動作と実動作時の動作を両立するために必要な設計マージンを削減することができる。
【００４２】
上記第２の実施形態では、遅延調整回路１５を回路ブロック１１の前段のフリップフロップ１２のクロックライン上に設けているが、図４に示すように回路ブロック１１の後段のフリップフロップ１３のクロックライン上に設けるようにしてもよい。
【００４３】
また、図５に示すように、回路ブロック１１の前段にそれぞれ遷移頻度の低いデータ信号Ｓ１ａ〜Ｓ１ｃが与えられる複数のフリップフロップ１２ａ〜１２ｃが設けられている場合、フリップフロップ１２ａ〜１２ｃの各々のクロックラインの接続点（クロックラインの分岐点）より上流側に遅延調整回路１５を設け、フリップフロップ１２ａ〜１２ｃに与えられるクロック信号ＣＳの遅延を一律に調整するようにしてもよい。
【００４４】
また、同様に、回路ブロック１１の後段に複数のフリップフロップが設けられている場合も、これらのフリップフロップのクロックラインの接続点より上流側に遅延調整回路１５を設け、クロック信号ＣＳの遅延を一律に調整するようにし得る。
【００４５】
上記第２の実施形態ではクロックライン上に遅延調整回路１５を設け、クロック信号ＣＳの伝播に要する時間を変えることで、特性変動の度合いが異なることによるスキュー量増加を抑制していたが、遅延調整回路１５をデータ信号Ｓ１のデータライン上（例えば回路ブロック１１内）に設けるようにしてもよい。これにより、データ信号Ｓ１の伝播（回路ブロック１１の演算結果の出力）に要する時間を、例えばバーンインテストの前後で切り替えることができるようになる。このような構成によっても、素子間の特性劣化量の差によるスキュー量増加を抑制でき、動作不良の発生を防止できる。
【００４６】
（第３の実施形態）図６に本発明の第２の実施形態に係る半導体集積回路の概略構成を示す。半導体集積回路は回路ブロック２１、フリップフロップ２２、２３、及びマルチプレクサ２５を備える。フリップフロップ２２及び２３には複数のバッファ２４を介してクロック信号ＣＳが与えられる。
【００４７】
フリップフロップ２２は、バッファ２４を介して与えられるクロック信号ＣＳの立ち上がりに同期して、データ信号Ｓ１の値を保持・出力する。ここでデータ信号Ｓ１は値の変動が少なく、フリップフロップ２２は保持・出力する値の遷移頻度が低いもの（単位時間当たりの遷移回数が所定値以下）とする。
【００４８】
マルチプレクサ２５はフリップフロップ２２の出力信号と信号Ｓ２とが与えられ、ストレス印加制御信号ＳＳに基づいていずれか一方を選択して出力する。
【００４９】
信号Ｓ２はデータ信号Ｓ１よりも遷移頻度の高い信号であり、例えばクロック信号ＣＳやクロック信号ＣＳを分周した信号を用いることができる。ストレス印加制御信号ＳＳは制御部２６から出力される。制御部２６は、例えば電源投入（パワーオンリセット）時に所定時間マルチプレクサ２５から信号Ｓ２が出力され、それ以外はマルチプレクサ２５からフリップフロップ２２の出力信号が出力されるように、ストレス印加制御信号ＳＳを出力する。
【００５０】
回路ブロック２１は、マルチプレクサ２５の出力信号が与えられ、所定の演算を行い、演算結果をフリップフロップ２３へ出力する。
【００５１】
フリップフロップ２３は、バッファ２４を介して与えられるクロック信号ＣＳの立ち上がりに同期して、回路ブロック２１から出力される演算結果を保持・出力する。
【００５２】
フリップフロップ２２の遷移頻度が低いため、マルチプレクサ２５からフリップフロップ２２の出力が選択・出力されている間の回路ブロック２１の使用頻度（ストレス負荷）は低くなる。一方、フリップフロップ２２、２３のクロックライン上に設けられているバッファ２４には常にクロック信号ＣＳが与えられているために、使用頻度（ストレス負荷）が高い。
【００５３】
従って、回路ブロック２１とバッファ２４は、出荷前（バーンインテスト前）と出荷後（バーンインテスト後）とにおける特性変動（劣化）の度合いが異なる。具体的には、回路ブロック２１はストレス負荷が低いため、遅延増加量は小さいが、バッファ２４はストレス負荷が高いため、遅延増加量が大きくなり、スキュー量が増加し、動作不良が発生するおそれがある。
【００５４】
そこで、マルチプレクサ２５が電源投入時等にストレス印加制御信号ＳＳに基づいて信号Ｓ２を選択して出力する。これにより、回路ブロック２１のストレス負荷が増大し、回路ブロック２１とバッファ２４との特性変動（劣化）の度合いの差が低減される。
【００５５】
図７に回路ブロック２１を構成するトランジスタとバッファ２４を構成するトランジスタの特性の変遷の一例を示す。図７（ａ）はマルチプレクサ２５が定期的に信号Ｓ２を選択・出力して回路ブロック２１にストレス負荷を与える場合を示し、図７（ｂ）は回路ブロック２１への定期的なストレス負荷を与えない場合を示す。また、実線が回路ブロック２１を構成するトランジスタを示し、破線がバッファ２４を構成するトランジスタを示す。
【００５６】
図７からわかるように、回路ブロック２１に定期的にストレス負荷を与えない場合は、時間経過に伴い回路ブロック２１とバッファ２４のトランジスタの特性値の差が大きくなる。一方、回路ブロック２１に定期的にストレス負荷を与えると、回路ブロック２１とバッファ２４のトランジスタの特性値の差を小さく保つことができ、クロック・スキュー量増加が抑制され、動作不良の発生を防止できる。
【００５７】
このように、本実施形態による半導体集積回路では、使用頻度の少ない回路を定期的に強制動作させる（ストレス負荷を与える）ことで、実動作時の素子間の特性劣化量の差を低減し、動作不良の発生を抑制できる。また、マルチプレクサ２５の選択・出力する信号を定期的に切り替えるだけなので、設計マージンを削減できる。
【００５８】
上記第３の実施形態において、使用時間を計測するタイマーをさらに設け、制御部２６がタイマーにより計測された使用時間に基づいて、ストレス印加制御信号ＳＳを出力するようにしてもよい。
【００５９】
回路ブロック２１にストレス負荷を与える回路構成は図６に示す例に限定されず、例えば図８に示すような構成にしてもよい。マルチプレクサ２５はデータ信号Ｓ１及びインバータ２７の出力信号が与えられ、制御部２６から出力されるストレス印加制御信号ＳＳに基づいていずれか一方を選択して出力する。
【００６０】
フリップフロップ２２は、バッファ２４を介して与えられるクロック信号ＣＳの立ち上がりに同期して、マルチプレクサ２５の出力信号を保持・出力する。インバータ２７はフリップフロップ２２の出力が与えられ、これを反転して出力する。
【００６１】
従って、マルチプレクサ２５がインバータ２７の出力信号を選択・出力する場合、フリップフロップ２２の保持・出力する値の遷移頻度は高くなり、回路ブロック２１にストレス負荷を与えることができる。
【００６２】
上記第３の実施形態における回路ブロック２１へのストレス印加の有無を切り替えるマルチプレクサ２５は、遷移頻度の低いデータパス上に設けることが好ましい。
【００６３】
また、ＰＭＯＳトランジスタではＮＢＴＩ（負バイアス温度不安定性）が発生することが知られている。従って、ＰＭＯＳトランジスタの寄与の大きい回路ブロック２１が設けられたデータパス上にマルチプレクサ２５を設けるようにしてもよい。
【００６４】
ＰＭＯＳトランジスタの寄与の大きい回路ブロックとは、例えば、直列接続されたＰＭＯＳトランジスタを含むＮＯＲゲートを多く有するものである。
【００６５】
また、回路設計時のＳＴＡ（Static Timing Analysis：静的タイミング解析）でＰＭＯＳトランジスタの影響をみるようにしてもよい。
【００６６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体集積回路の概略構成図である。
【図２】本発明の第２の実施形態に係る半導体集積回路の概略構成図である。
【図３】遅延調整回路の構成例を示す図である。
【図４】変形例による半導体集積回路の概略構成図である。
【図５】変形例による半導体集積回路の概略構成図である。
【図６】本発明の第３の実施形態に係る半導体集積回路の概略構成図である。
【図７】トランジスタ特性の変遷の一例を示すグラフである。
【図８】変形例による半導体集積回路の概略構成図である。
【符号の説明】
【００６８】
１〜３、１１  回路ブロック
１２、１３  フリップフロップ
１４、１６  バッファ
４、１５  遅延調整回路
１７  マルチプレクサ
【図１】
2010098351.tif 000003
【図２】
2010098351.tif 000004
【図３】
2010098351.tif 000005
【図４】
2010098351.tif 000006
【図５】
2010098351.tif 000007
【図６】
2010098351.tif 000008
【図７】
2010098351.tif 000009
【図８】
2010098351.tif 000010