(57)【要約】      （修正有）【課題】信号入力端子が天絡、地絡した場合に、スピーカに流れる過大電流によって生じる劣化や破損を未然に防止することができるＤ級電力増幅器を提供する。【解決手段】Ｄ級電力増幅器２００はＰＷＭ変調回路２４０及びＤＣ検出回路２５０を有する。ＰＷＭ変調回路の出力端子２４４から出力されたＰＷＭ信号Ｐは、信号導出線２４６を介してＤＣ検出回路２５０の第１の入力端子２５０ａ及びインバータ２４７を介して第２の入力端子２５０ｂに入力される。ＰＷＭ変調回路からは信号導出線２４５を介して図示しないクロックパルスが入力される。ＤＣ検出回路は出力端子２４４に生じたデューティ比が０％又は１００％のローレベル又はハイレベルの直流（ＤＣ）電圧が所定時間を越えたことを検出して作動し、ＰＷＭ信号Ｐが所定時間の間ローレベル又はハイレベルを維持したときに制御信号を生成してＤ級ドライバー２６０の回路動作をオフにする。【選択図】図１
2010098623.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をローレベル及びハイレベルの２値化信号に変調するパルス幅変調回路を備えたＤ級電力増幅器であって、前記パルス幅変調回路から出力された前記２値化信号の前記ハイレベル又は前記ローレベルが所定時間維持されたときに前記パルス幅変調回路の後段に接続された回路動作をオフにすることを特徴とするＤ級電力増幅器。
【請求項２】
前記パルス幅変調回路の後段に接続される回路はデッドタイム生成回路であることを特徴とする請求項１に記載のＤ級電力増幅器。
【請求項３】
三角波信号生成回路又は矩形波パルスを生成する発振器を有し、前記三角波信号又は前記矩形波パルスを基にして生成されたクロックパルスを入力信号とし、前記２値化信号をリセット信号として作動する第１のカウンター及び第２のカウンターを有し、前記第１のカウンターは前記パルス幅変調回路から出力された前記２値化信号の前記ローレベルが前記所定時間維持されたときに作動し、前記第２のカウンターは前記パルス幅変調回路から出力された前記２値化信号の前記ハイレベルが前記所定時間維持されたときに作動して、前記第１のカウンター又は前記第２のカウンターが作動したときに前記デッドタイム生成回路の回路動作をオフにすることを特徴とする請求項２に記載のＤ級電力増幅器。
【請求項４】
前記第１及び第２のカウンターは各別にＮ（Ｎは零を除く整数）段のフリップフロップを有し、前記Ｎ段のフリップフロップは前段の分周信号が次段の入力信号となるよう縦続接続されており、前記第１及び第２のカウンターの初段の前記フリップフロップには前記クロックパルスが入力され前記第１及び第２のカウンターの前記Ｎ段目のフリップフロップの出力信号は前記クロックパルスの周期を２のＮ乗倍に拡張された分周信号を出力することを特徴とする請求項３に記載のＤ級電力増幅器。
【請求項５】
前記第１のカウンター及び前記第２のカウンターは同じ段数のフリップフロップを有し互いに同じ分周比に設定されていることを特徴とする請求項４に記載のＤ級電力増幅器。
【請求項６】
前記第1のカウンターの前記Ｎ段の各フリップフロップから出力される各分周信号は第１の論理積（ＡＮＤ）回路又は第１の否定論理積（ＮＡＮＤ）回路に入力され、前記第２のカウンターの前記Ｎ段の各フリップフロップから出力される各出力信号は第２の論理積（ＡＮＤ）回路又は第２の否定論理積（ＮＡＮＤ）回路に入力され、前記第１の論理積回路又は否定論理積回路から出力された第１の制御信号は論理和回路の第１の入力端子に入力され、前記第２の論理積回路又は否定論理積回路から出力された第２の制御信号は前記論理和回路の第２の入力端子に入力され、前記論理和回路から出力される前記第１の制御信号又は前記第２の制御信号はラッチ回路を介して前記デッドタイム生成回路の回路をオフさせることを特徴とする請求項４に記載のＤ級電力増幅器。
【請求項７】
前記クロックパルスの周期を２のＮ乗倍に拡張された分周信号の周期は２５ｍｓ以上であることを特徴とする請求項４に記載のＤ級電力増幅器。
【請求項８】
前記分周信号の周期は３２ｍｓ〜６６ｍｓの範囲であることを特徴とする請求項７に記載のＤ級電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ級電力増幅器に関し、特にＤ級電力増幅器の信号入力端子が不意に天絡、地絡に陥った場合にスピーカに流れる直流（ＤＣ）電流や過大電流によって生じるスピーカの劣化や破損を未然に防止することができるＤ級電力増幅器に関する。
【背景技術】
【０００２】
ＴＶ、パーソナルコンピュータ、ＡＶレシーバ及びカーオーディオ等に使用される電力増幅器の最終段にはインピーダンスがたとえば４Ω、６Ω、８Ω又は１６Ωという具合に比較的低いインピーダンスのスピーカが接続される。このため通常の使用条件下においてもパワートランジスタ及びそれに接続されるスピーカには比較的大きな負荷電流が流れる。また、電力増幅器は常に正規の使用条件下に置かれて作動するという保証はなく、何らかの状況の変化によって、通常の動作状態から逸脱した状態に置かれるということも少なくない。たとえば、電力増幅器を取り扱うユーザが電力増幅器の信号入力端子又は信号出力端子を電源電圧端子や接地端子に不意に接触させてしまうという不具合が生じ得る。
【０００３】
電力増幅器の１つとしてブリッジ接続負荷タイプのＤ級電力増幅器が知られている。ブリッジ接続負荷は一般的にＢＴＬ（Bridge-Tied Load）とも称される。一般的に「Ｄ級」と称される電力増幅器の中にはいくつかの方式が知られている。たとえば、他励発振型ＰＷＭ方式のＤ級電力増幅器が知られている。他励発振型ＰＷＭ方式のＤ級電力増幅器は、アナログ信号を変調するためのキャリア信号として三角波信号が用いられる。このため三角波信号生成回路を用意しなければならない。他励発振型ＰＷＭ方式のＤ級電力増幅器では、アナログ信号をパルス幅が時間とともに変化するパルス信号に変換し（これをＰＷＭという：Pulse Width Modulation）、そのパルス信号によってパワートランジスタをオン／オフさせ、パワートランジスタから出力された信号をローパスフィルタによって積分し、スピーカを直接駆動する。他励発振型ＰＷＭ方式と同じようによく知られた自励発振型ＰＷＭ方式のＤ級電力増幅器は三波波信号生成回路を用いずに直接発振させる発振器を有する。こうしたＰＷＭ方式の他にはデルタシグマ変調方式を用いたＤ級電力増幅器もよく知られている。
【０００４】
図７はＢＴＬ方式のＤ級電力増幅器を簡便に表示したブロック回路図である。Ｄ級電力増幅器１００は主回路部１１０及びその外付電子部品で構成される。主回路部１１０は、信号入力端子１２０、プリアンプ１３０、ＰＷＭ変調回路１４０、第１のＤ級ドライバー１５０、第２のＤ級ドライバー１６０、第１の信号出力端子１５２及び第２の信号出力端子１６２を有する。外付電子部品は、インダクタＬ１,Ｌ２、キャパシタＣ１,Ｃ２,Ｃ０及び負荷ＲＬから成る。負荷ＲＬはスピーカに相当する。
【０００５】
信号入力端子１２０にアナログ入力信号Ｓｉｎが入力されると、そのアナログ入力信号Ｓｉｎはプリアンプ１３０に入力される。プリアンプ１３０又はその後段には利得調整機能をもたせたたとえば利得調整回路を設けてもよい。プリアンプ１３０から出力されたアナログ信号はＰＷＭ変調回路１４０に入力される。ＰＷＭ変調回路１４０にはたとえば三角波信号をキャリア信号として用い、このキャリア信号によってアナログ信号を変調するいわゆる他励発振型のＰＷＭ方式を用いることができる。ＰＷＭ変調回路１４０の第１の出力端子１４１には周期Ｔ０、ハイレベルの期間Ｔ１であるパルス幅変調信号（以下、ＰＷＭ信号と称す）Ｐ１が出力される。ＰＷＭ変調回路１４０の第２の出力端子１４２にはＰＷＭ信号Ｐ１とは極性が反転された、すなわちＰＷＭ信号Ｐ１と相補的な関係をもったＰＷＭ信号Ｐ２が出力される。ＰＷＭ信号Ｐ１，Ｐ２のデューティ比ＰｄはＰｄ＝Ｔ１／Ｔ０で表示される。デューティ比Ｐｄは０％〜１００の範囲である。ＰＷＭ変調回路１４０には電源電圧Ｅ１が供給される。電源電圧Ｅ１はたとえば５Ｖである。もちろん、他励発振型のＰＷＭ方式ではなく、自励発振型ＰＷＭ方式のＤ級電力増幅器を用いることもできる。
【０００６】
第１の出力端子１４１及び第２の出力端子１４２から各別に出力されたＰＷＭ信号Ｐ１及びＰＷＭ信号Ｐ２は第１のＤ級ドライバー１５０及び第２のＤ級ドライバー１６０に各別に入力される。第１及び第２のＤ級ドライバー１５０，１６０には電源電圧Ｅ２が供給される。電源電圧Ｅ２はたとえば１０Ｖ〜３０Ｖであり、ＰＷＭ変調回路１４０に供給される電源電圧Ｅ１よりも大きく設定されるのが一般的である。
【０００７】
第１のＤ級ドライバー１５０の第１の信号出力端子１５２にはＰＷＭ信号Ｐ１ａが、第２のＤ級ドライバー１６０の第２の信号出力端子１６２にはＰＷＭ信号Ｐ２ａが各別に出力される。ＰＷＭ信号Ｐ１ａとＰＷＭ信号Ｐ２ａは互いに極性が反転された信号であり、これらは互いに相補的な関係を有する。ＰＷＭ信号Ｐ１ａはＰＷＭ信号Ｐ１と同じ極性であるがそれらの振幅値は異なる。一般的にそれらの振幅値は電源電圧Ｅ１，Ｅ２にほぼ等しい。ＰＷＭ信号Ｐ２ａとＰＷＭ信号Ｐ２の関係についても同じことが言える。
【０００８】
第１の信号出力端子１５２にはインダクタＬ１の一端が接続され、その他端にはキャパシタＣ１,Ｃ０及び負荷ＲＬの一端が接続されている。インダクタＬ１とキャパシタＣ０はローパスフィルタを構成し、このローパスフィルタによってＰＷＭ信号Ｐ１ａはアナログ出力信号Ｓｏｕｔ１として復調される。キャパシタＣ１はハイパスフィルタの機能を有する。負荷ＲＬはスピーカに相当し、このスピーカはボイスコイルを有する。
【０００９】
第２の信号出力端子１６２にはインダクタＬ２の一端が接続され、その他端にはキャパシタＣ２,Ｃ０及び負荷ＲＬの他端が接続されている。インダクタＬ２とキャパシタＣ０はローパスフィルタを構成し、このローパスフィルタによってＰＷＭ信号Ｐ２ａはアナログ出力信号Ｓｏｕｔ２として復調される。キャパシタＣ２はハイパスフィルタの機能を有する。アナログ出力信号Ｓｏｕｔ２とアナログ出力信号Ｓｏｕｔ１とは互いに相補的な関係を有する。
【００１０】
図８は、図７に示すＤ級電力増幅器１００の信号入力端子１２０が天絡又は地絡した場合を模式的に示す。信号入力端子１２０が、端子１２１に接続又は接触され、信号入力端子１２０に電源電圧Ｖｃｃが印加された場合には天絡の状態に置かれる。信号入力端子１２０が端子１２２に接続又は接触し、信号入力端子１２０に接地電位が印加された場合には地絡の状態に置かれる。
【００１１】
図８において、信号入力端子１２０が何らかの操作の不具合によって端子１２１に電気的に接続又は接触された場合、すなわち天絡した場合には、信号入力端子１２０には通常の動作電圧から大きく逸脱した電源電圧Ｖｃｃが印加される。これによって、プリアンプ１３０及びＰＷＭ変調回路１４０の回路動作は通常状態から大きく逸脱してしまい、ＰＷＭ変調回路１４０の第１の出力端子１４１にはデューティ比が１００％に維持されたままのＰＷＭ信号Ｐ１が生じる。デューティ比が１００％に維持されたＰＷＭ信号Ｐ１はＰＷＭ変調回路１４０に供給される直流（ＤＣ）電源電圧Ｅ１にほぼ等しくハイレベルに維持された状態に置かれる。
【００１２】
信号入力端子１２０が天絡したときにＰＷＭ変調回路１４０の第２の出力端子１４２にはＰＷＭ信号Ｐ２が生じる。ＰＷＭ信号Ｐ２はＰＷＭ信号Ｐ１とは逆極性すなわち相補的な信号であるのでデューティ比が０％に維持されたままの接地電位にほぼ等しいローレベルの直流（ＤＣ）電圧が生じる。
【００１３】
信号入力端子１２０が天絡したときに、ＰＷＭ変調回路１４０の第１の出力端子１４１及び第２の出力端子１４２に生じる電源電圧Ｅ１及び接地電位（ＧＮＤ）は、第１のＤ級ドライバー１５０及び第２のＤ級ドライバー１６０に各別に伝達され、第１の信号出力端子１５２及び第２の信号出力端子１６２から各別に導出される。このため、信号入力端子１２０が天絡したときには、第１の信号出力端子１５２と第２の信号出力端子１６２との間の電位差は第１のＤ級ドライバー１５０に供給される電源電圧Ｅ２にほぼ等しくなり、負荷ＲＬすなわちスピーカには直流（ＤＣ）成分の過大電流ｉｐが第１の信号出力端子１５２から第２の信号出力端子１６２に向かって流れる。過大電流ｉｐによって、負荷ＲＬ（スピーカ）は劣化又は破損に至るという不具合が生じ得る。
【００１４】
上述は信号入力端子１２０が天絡した場合であるが、次に信号入力端子１２０が地絡した場合について簡単に述べる。図８において、信号入力端子１２０が端子１２２（ＧＮＤ）に接続又は接触した場合には地絡の状態に置かれる。信号入力端子１２０が地絡した場合には天絡の場合とは電気的に逆の動作状態が起こる。すなわち、ＰＷＭ変調回路１４０の第１の出力端子１４１には接地電位（ＧＮＤ）にほぼ等しいローレベルの電圧が、第２の出力端子１４２にはＰＷＭ変調回路１４０の電源電圧Ｅ１にほぼ等しいハイレベルの直流（ＤＣ）電圧がそれぞれ生じる。
【００１５】
ＰＷＭ変調回路１４０の出力側に生じたこうした直流（ＤＣ）電圧は、第１のＤ級ドライバー１５０及び第２のＤ級ドライバー１６０に伝達され、第１の信号出力端子１５２及び第２の信号出力端子１６２から各別に導出される。第１の信号出力端子１５２にはローレベルのＤＣ電圧が第２の信号出力端子１６２には第２のＤ級ドライバー１６０に供給される電源電圧Ｅ２とほぼ等しい直流（ＤＣ）電圧が生じる。第１のＤ級ドライバー１５０と第２のＤ級ドライバー１６０には同じ大きさの電源電圧Ｅ２が供給されているので、信号入力端子１２０が地絡した場合に流れる過大電流ｉｐは、天絡した状態とは逆の方向、すなわち、第２の信号出力端子１６２から第１の信号出力端子１５２に向かって流れる。いずれにしても信号入力端子１２０が地絡した場合にも負荷（スピーカ）ＲＬには天絡した場合と同様の過大電流ｉｐが流れる。これによって、負荷ＲＬ（スピーカ）は劣化又は破損に至るという不具合が生じ得る。
【００１６】
特許文献１は、入力ショートに起因するスピーカの破壊や焼損を防止する電力増幅回路を提案する。すなわち、信号入力端子が地絡した場合、スピーカの劣化及び破損を未然に防止するための電力増幅回路を提案する。その段落番号００１８を参照すると、ＢＴＬ増幅回路の入力端がショートされると電力増幅回路の出力にオフセットが常に発生するようになること、また、ショートによりＢＴＬ増幅回路はあたかも負の過大入力が印加されたような状態になり、ＢＴＬ増幅器において出力電流が（−）出力端子から負荷を介して（＋）出力端子に流れることを示唆する。
【００１７】
特許文献２は、ＤＣ出力がスピーカに印加されることを防止するためのＤ級増幅器を提案する。その段落番号０００５を参照すると、増幅器からＤＣ出力がスピーカに印加され、スピーカのコーン紙がＤＣ的に駆動された状態が継続すると、スピーカが破損するおそれがある旨指摘する。
【００１８】
特許文献２は、アナログ入力信号をパルス幅変調してアナログ信号の信号レベルに応じてデューティ比が相補的に変化する第１及び第２のパルス信号を生成して出力するように構成されたＤ級電力増幅器であって、第１及び第２パルス信号をアナログ入力信号の信号レベルに応じて相補的に所定レベルとなる第１及び第2信号に変換する信号変換部と、第１及び第２信号の何れかが所定時間にわたって所定レベルを維持したことを検出するための計時部とを備える。ここで、「所定レベル」とは所定時間以上にわたって維持されるローレベル又はハイレベルを指す。また、「所定時間」とは計時部で計時されるたとえば２５ｍｓといった具合の時間である。所定時間のたとえば２５ｍｓは周波数が４０Ｈｚの周期に当たるとしている。
【００１９】
特許文献２に開示された技術的思想の特徴は特に信号変換部と計時部とを備えることにあるものと思料する。計時部に関する技術的思想は後述の本発明と少し類似していることをあらかじめ申し添えておく。
【特許文献１】特開２０００−１５１２９７号公報
【特許文献２】特開２００８−１７３５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明のＤ級電力増幅器は、上記各特許文献に提起された各種の問題点や不具合を克服するものであり信号入力端子が天絡、地絡した場合に、スピーカに流れる過大電流によって生じる劣化や破損を未然に防止することができるＤ級電力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明のＤ級電力増幅器は、アナログ信号をローレベル及びハイレベルの２値化信号に変調するパルス幅変調回路を備えたＤ級電力増幅器であって、パルス幅変調回路から出力された２値化信号の前記ハイレベル又はローレベルが所定時間維持されたときにパルス幅変調回路の後段に接続された回路動作をオフにする。これによって、Ｄ級電力増幅器の信号出力端子をローレベルに維持し、信号出力端子に接続されるスピーカに流れる電流を零に設定することがきるのでスピーカの劣化や破損を未然に防止することができる。
【００２２】
本発明の別のＤ級電力増幅器は、パルス幅変調回路の後段に接続される回路はデッドタイム生成回路である。こうした回路構成によれば、デッドタイム生成回路は一般的にパルス幅変調回路と同じ大きさの電源電圧が供給されるので両者の回路接続が容易となる。
【００２３】
本発明の別のＤ級電力増幅器は、三角波信号生成回路又は矩形波パルスを生成する発振器を有し、三角波信号又は矩形波パルスを基にして生成されたクロックパルスを入力信号とし、２値化信号をリセット信号として作動する第１のカウンター及び第２のカウンターを有し、第１のカウンターはパルス幅変調回路から出力された２値化信号のローレベルが所定時間維持されたときに作動し、第２のカウンターはパルス幅変調回路から出力された２値化信号の前記ハイレベルが所定時間維持されたときに作動して、第１のカウンター又は第２のカウンターが作動したときにデッドタイム生成回路の回路動作をオフにする。これによれば、本来、三角波信号は他励発振型ＰＷＭ変調方式のＤ級電力増幅器には不可欠な構成要件であるから、回路規模をあまり増大させることなくＤ級電力増幅器を提供することができる。
【発明の効果】
【００２４】
本発明のＤ級電力増幅器は、信号入力端子が天絡、地絡した場合に、ＰＷＭ信号のデューティ比が１００％又は０％になることを検出し、あらかじめ設定された所定時間の間デューティ比が１００％又は０％維持された場合にＰＷＭ変調回路の後段に接続されるＤ級電力増幅器を構成する回路をオフさせてスピーカに過大電流が流れることを未然に防止するものであるから、スピーカの劣化や破損を未然に防止することができる。
【発明を実施するための最良の形態】
【００２５】
図１に本発明の一実施の形態にかかるＤ級電力増幅器２００のブロック回路図を示す。本発明にかかる技術的思想の特徴を端的に述べるならば、デューティ比が０％又は１００％のＰＷＭ信号が所定時間の間維持された場合に作動するＤＣ検出回路２５０を設け、ＤＣ検出回路２５０によって、ＰＷＭ変調回路２４０の後段に接続される回路の動作をオフにすることである。すなわち、アナログ信号をパルス幅変調した場合、デューティ比が０％又は１００％に変調されたＰＷＭ信号が出力されるのは通常の動作状態の範疇ではあるが、それらの状態が所定時間維持された場合は正常状態から逸脱した、いわゆる異常状態であると判定する。正常状態から逸脱した異常状態は、たとえば信号入力端子が天絡、すなわち、信号入力端子が不意に電源電圧端子に接触又は接続された場合である。又、信号入力端子が地絡、すなわち、信号入力端子が不意に接地電位に接触又は接続された場合も正常状態から逸脱した異常状態であると判定する。こうした異常状態の場合はＰＷＭ変調回路の出力にはデューティ比が０％又は１００％、すなわち、ローレベルとハイレベルの直流（ＤＣ）電圧が生じる。本発明はＰＷＭ変調回路が異常状態に陥った場合に、ＰＷＭ変調回路の後段に接続される回路動作をオフさせ、スピーカに直流電流が流れ続けるという不具合を未然に防止するというものである。
【００２６】
なお、図１に示すＤ級ドライバー２６０は従前のＤ級電力増幅器に設けられているものであって、本発明の特有の構成要件ではないことを申し添える。
【００２７】
図１に示すＤ級電力増幅器２００は、Ｄ級増幅部２１０を主回路として構成されている。Ｄ級増幅部２１０は、ＰＷＭ変調回路２４０、ＤＣ検出回路２５０、Ｄ級ドライバー２６０及び信号出力端子２９５を有する。Ｄ級ドライバー２６０はデッドタイム生成回路２７０、レベルシフト回路２８０、ハイサイドゲートドライバー２９０Ｈ、ローサイドゲートドライバー２９０Ｌ、パワートランジスタＴＲ１、パワートランジスタＴＲ２及び信号出力端子２９５を有する。信号出力端子２９５には図示しないスピーカが接続される。
【００２８】
ＰＷＭ変調回路２４０、ＤＣ検出回路２５０及びデッドタイム生成回路２７０に供給される電源電圧Ｅ１は相等しくたとえば５Ｖに設定される。レベルシフト回路２８０、ハイサイドゲートドライバー２９０Ｈ、ローサイドゲートドライバー２９０Ｌ、パワートランジスタＴＲ１及びパワートランジスタＴＲ２に供給される電源電圧Ｅ２は電源電圧Ｅ１よりも一般的に大きく設定されている。なお、説明の都合上、レベルシフト回路２８０、ハイサイドゲートドライバー２９０Ｈ、ローサイドゲートドライバー２９０Ｌ、パワートランジスタＴＲ１及びパワートランジスタＴＲ２には同じ電源電圧Ｅ２が供給されるものとして示したが、こうした電源電圧の条件は１つの実施の形態に過ぎないことを申し添える。したがって、たとえばレベルシフト回路２８０とパワートランジスタＴＲ１に供給する電源電圧が互いに相違する場合もあり得る。
【００２９】
図１に示すＤ級電力増幅器２００はいわゆるシングルエンドタイプのものであって、ＢＴＬ方式の電力増幅器を構成する場合は別のもう１つのＤ級電力増幅器２００を用意し、これら２つのＤ級電力増幅器２００の信号出力端子２９５の間に図示しないスピーカを接続することになる。
【００３０】
図１において、信号入力端子１２０にアナログ入力信号Ｓｉｎが入力されると、そのアナログ入力信号Ｓｉｎはプリアンプ１３０に入力される。プリアンプ１３０の後段には利得調整機能をもたせたたとえば利得調整回路を設けてもよい。プリアンプ１３０から出力されたアナログ信号はＰＷＭ変調回路２４０に入力される。ＰＷＭ変調回路２４０には図示しないたとえば三角波信号を生成する三角波信号生成回路が設けられている。三角波信号によってアナログ信号を変調する方式は他励発振型ＰＷＭ方式として知られている。他励発振型ＰＷＭ方式のほかには自励発振型ＰＷＭ方式も知られている。自励発振型ＰＷＭ方式は他励発振型ＰＷＭ方式と異なり三角波信号生成回路を用意する必要がなく、積分増幅器の出力側から三角波信号を出力することができる。また、他励発振型ＰＷＭ方式ではコンパレータが用意されるが自励発振型ＰＷＭ方式はたとえばシュミットトリガ回路が用意される。
【００３１】
図１において通常動作時は、ＰＷＭ変調回路２４０の出力端子２４４には周期Ｔ０、ハイレベルの期間Ｔ１であるＰＷＭ信号Ｐが出力される。ＰＷＭ信号Ｐのデューティ比ＰｄはＰｄ＝Ｔ１／Ｔ０で表すことができる。通常動作時とは信号入力端子１２０が天絡又は地絡していない状態である。
【００３２】
ＤＣ検出回路２５０はＰＷＭ変調回路２４０及びＤ級ドライバー２６０との間で信号の授受を行う。ＤＣ検出回路２５０の第１の入力端子２５０ａにはＰＷＭ変調回路２４０の出力端子２４４から出力されたＰＷＭ信号Ｐが信号導出線２４６を介して入力される。第２の入力端子２５０ｂにはＰＷＭ信号Ｐがインバータ２４７によって極性反転されたＰＷＭ信号が入力される。したがって、第１の入力端子２５０ａ及び第２の入力端子２５０ｂには互いに極性が反転されたすなわち、相補的な関係をもったＰＷＭ信号が各別に入力される。第２の入力端子２５０ｂにはインバータ２４７を介さずにＰＷＭ変調回路２４０に図示しない出力端子を設け、この出力端子からＰＷＭ信号Ｐと極性が反転された図示しない別のＰＷＭ信号を取り出してこのＰＷＭ信号を入力するようにしてもよい。
【００３３】
ＤＣ検出回路２５０には、ＰＷＭ変調回路２４０から信号導出線２４５を介して図示しないクロックパルスが入力される。クロックパルスはＤＣ検出回路２５０に内蔵されたカウンターの回路動作の基準となる信号となる。クロックパルスはＰＷＭ変調回路２４０に設けた三角波信号生成回路を矩形波パルスに波形整形して生成することができる。なお、信号導出線２４５の信号経路に分周器を設けてＤＣ検出回路２５０を作動させるに好適なクロックパルスに波形整形してもよい。たとえば、ＰＷＭ変調回路２４０に用いるキャリア信号の周波数は通常、百数十ＫＨｚから１ＭＨｚであり周期に置き換えると１０μｓ〜１μｓとなり比較的周期は小さなものになってしまうが、分周器を用いてこれらの周期の数十倍から数百倍の大きさのたとえば周期を２５６μｓまで大きくしてもよい。
【００３４】
なお、本発明にかかるＤ級電力増幅器２００の通常動作状態においては、ＤＣ検出回路２５０は作動しないような回路構成と適切な信号処理がなされる。
【００３５】
図２は図１に示したＤ級増幅部２１０，２１０Ａを２つ用意し、ＢＴＬ方式Ｄ級電力増幅器４００を構成した一実施の形態を示す。ＢＴＬ方式Ｄ級電力増幅器４００は、図１に示すシングルエンドタイプのＤ級電力増幅器２００と同様に、信号入力端子１２０及びプリアンプ１３０を有する。信号入力端子１２０にはアナログ入力信号Ｓｉｎが入力される。プリアンプ１３０から出力される図示しないアナログ信号はＤ級増幅部２１０に直接入力されるとともに、インバータ１３５を介してもう１つのＤ級増幅部２１０Ａに入力される。Ｄ級増幅部２１０及び２１０Ａはほぼ同じ回路構成と同じ回路機能を有する。Ｄ級増幅部２１０及び２１０Ａの出力側には信号出力端子２９５及び２９５Ａが各別に接続されている。
【００３６】
信号出力端子２９５にはインダクタＬ１の一端が接続され、その他端にはキャパシタＣ１,Ｃ０及び負荷ＲＬの一端が接続されている。インダクタＬ１とキャパシタＣ０はローパスフィルタを構成し、このローパスフィルタによってＰＷＭ信号Ｐ１はアナログ出力信号Ｓｏｕｔ１に復調される。キャパシタＣ１はハイパスフィルタの機能を有する。負荷ＲＬはスピーカに相当し、このスピーカはボイスコイルを有する。
【００３７】
信号出力端子２９５ＡにはインダクタＬ２の一端が接続され、その他端にはキャパシタＣ２,Ｃ０及び負荷ＲＬの他端が接続されている。インダクタＬ２とキャパシタＣ０はローパスフィルタを構成し、このローパスフィルタによってＰＷＭ信号Ｐ２はアナログ出力信号Ｓｏｕｔ２に復調される。キャパシタＣ２はハイパスフィルタの機能を有する。アナログ出力信号Ｓｏｕｔ２とアナログ出力信号Ｓｏｕｔ１とは互いに逆極性の関係に置かれている。
【００３８】
図３は、図２に示す本発明にかかるＢＴＬ方式Ｄ級電力増幅器４００が天絡又は地絡される場合を模式的に示す。図３に示すＤ級増幅部２１０及び２１０Ａは図２に示すものに対応し、両者には同じ回路が内蔵されている。たとえば、Ｄ級増幅部２１０のＰＷＭ変調回路２４０はＤ級増幅部２１０ＡのＰＷＭ変調回路２４０Ａと同じである。同様にインバータ２４７はインバータ２４７Ａと同じである。以下同様に、同じ回路機能を有する構成要件を括弧内に併記すると次のとおりになる。ＤＣ検出回路２５０（２５０ＡＡ）、Ｄ級ドライバー２６０（２６０Ａ）、レベルシフト回路２８０（２８０Ａ）、ハイサイドゲートドライバー２９０Ｈ（２９０ＨＡ）、ローサイドゲートドライバー２９０Ｌ（２９０ＬＡ）、パワートランジスタＴＲ１（ＴＲ１Ａ）、パワートランジスタＴＲ２(ＴＲ２Ａ)、信号出力端子２９５（２９５Ａ）となる。
【００３９】
図３において、信号入力端子１２０が端子１２１に接続又は接触し、信号入力端子１２０に電源電圧Ｖｃｃが印加された場合には天絡の状態に置かれる。信号入力端子１２０が端子１２２に接続又は接触し、信号入力端子１２０が接地電位ＧＮＤに接続又は接触した場合には地絡の状態に置かれる。
【００４０】
図３において、信号入力端子１２０が何らかの操作の不具合によって端子１２１に接触又は接続された場合、すなわち天絡した場合には、信号入力端子１２０には通常の動作電圧から大きく逸脱した電源電圧Ｖｃｃが印加される。これによって、プリアンプ１３０及びＰＷＭ変調回路２４０，２４０Ａの回路動作状態は通常の回路動作状態から大きく逸脱してしまい、ＰＷＭ変調回２４０，２４０Ａの出力端子２４４，２４４Ａにはそれぞれデューティ比が１００％，０％に維持されたままのＰＷＭ信号Ｐ1及びＰ２が各別に生じる。
【００４１】
信号入力端子１２０が天絡したときであって、ＤＣ検出回路２５０，２５０ＡＡが作動していない場合、ＰＷＭ変調回路２４０，２４０Ａの出力端子２４４，２４４Ａに生じたハイレベル及びローレベルの直流（ＤＣ）電圧はそのまま伝達される。すなわち、Ｄ級ドライバー２６０の信号出力端子２９５にハイレベルのＤＣ（直流）電圧が、Ｄ級ドライバー２６０Ａの信号出力端子２９５Ａにはローレベルの直流（ＤＣ）電圧がそれぞれ生じる。このため信号出力端子２９５と信号出力端子２９５Ａの間の電位差は電源電圧Ｅ２に等しくなり、負荷ＲＬ、すなわちスピーカには直流（ＤＣ）成の分過大電流ｉｐが流れ、この過大電流ｉｐによってスピーカは劣化又は破損に至るという不具合が生じ得る。
【００４２】
上述は信号入力端子１２０が天絡した場合であるが、次に信号入力端子１２０が地絡した場合について簡単に述べる。図３において、信号入力端子１２０が端子１２２に接続又は接触した場合には地絡の状態に置かれる。信号入力端子１２０が地絡した場合には天絡の場合とは電気的に逆の動作状態が起こる。すなわち、ＰＷＭ変調回路２４０の出力端子２４４には接地電位（ＧＮＤ）にほぼ等しいローレベルの電圧が生じ、ＰＷＭ変調回路２４０Ａの出力端子２４４Ａにはハイレベルの直流（ＤＣ）電圧Ｅ１が生じる。
【００４３】
ＰＷＭ変調回路２４０の出力端子２４４がローレベルに維持されＰＷＭ変調回路２４０Ａの出力端子２４４Ａがハイレベルに維持されたときであって、ＤＣ検出回路２５０,２５０ＡＡが作動していない場合にはＤ級ドライバー２６０の信号出力端子２９５はローレベルに、Ｄ級ドライバー２６０Ａの信号出力端子２９５Ａはハイレベルの状態にそれぞれ置かれる。すなわち、信号入力端子１２０が天絡したときとは電気的に逆転した状態に置かれる。このため、負荷ＲＬ、すなわちスピーカに流れる直流（ＤＣ）成分の過大電流ｉｐは信号出力端子２９５Ａから信号出力端子２９５に向かって流れる。この過大電流ｉｐによってスピーカは劣化又は破損に至るという不具合が生じ得る。
【００４４】
ＢＴＬ方式のＤ級電力増幅器において、信号入力端子１２０が天絡又は地絡したときにスピーカ（ＲＬ）に流れる電流の向きは逆転するが、いずれにしても前の状態と同じ程度の過大電流ｉｐが流れるという異常状態に置かれる。本発明にかかるＤＣ検出回路２５０，２５０ＡＡはこうした不具合を排除するために設けられている。
【００４５】
ＤＣ検出回路２５０，２５０ＡＡは、ＰＷＭ変調回路２４０，２４０Ａの信号入力端子１２０が天絡又は地絡したときに、ＰＷＭ変調回路２４０，２４０Ａの出力端子２４４及び出力端子２４４Ａに出力されるローレベル及びハイレベルのＤＣ電圧によって作動するカウンターを有する。このカウンターにおいてＤＣ電圧（ローレベル，ハイレベル）を検出するための所定時間を設定し、ＤＣ電圧が所定時間まで維持されたとき、すなわち所定時間に達したときに初めてＤＣ検出回路２５０，２５０ＡＡが作動する。
【００４６】
図３において、ＤＣ検出回路２５０,２５０ＡＡが作動すると、ＰＷＭ変調回路２４０の後段に接続されたＤ級ドライバー２６０の回路動作をオフにする。とりわけ、Ｄ級電力増幅器においてはＰＷＭ変調回路２４０，２４０Ａのすぐ後段には、ＰＷＭ変調回路２４０，２４０Ａ及びＤＣ検出回路２５０，２５０ＡＡと同じ電源電圧Ｅ１が供給されるデッドタイム生成回路２７０，２７０Ａが接続されているのが一般的である。こうしたことに鑑み本発明の一実施の形態にいては、デッドタイム生成回路２７０の回路動作をオフさせるというものである。電源電圧が同じであればそれらの間の信号授受は比較的容易となる。デッドタイム生成回路２７０がオフされるとその後続のレベルシフト回路２８０，２８０Ａ、ハイサイドゲートドライバー２９０Ｈ，２９０ＨＡ、パワートランジスタＴＲ１，ＴＲ１Ａ及びパワートランジスタＴＲ２，ＴＲ２Ａのすべてをオフさせることができる。これによって、信号出力端子２９５，２９５Ａの電位はローレベルとなり、負荷ＲＬ、すなわちスピーカに印加される電位差は零となり、過大電流ｉｐはもちろんのこと、電流の流れをほぼ零にすることができ、スピーカの劣化や破損を未然に防止することができる。
【００４７】
図４は本発明の一実施の形態にかかるＤ級電力増幅器２００の主要回路部を示す。特にＤＣ検出回路２５０の具体的な回路構成を表す。なお、図４の主要部の信号波形については後述の図５に示す。
【００４８】
プリアンプ１３０から出力されたアナログ信号はＰＷＭ変調回路２４０に入力される。前にも述べたが、本発明にかかるＤ級電力増幅器２００のＰＷＭ変調方式は、周波数が固定され周期が変わらない三角波信号をキャリア信号とする他励発振型ＰＷＭ変調方式を採用している。もちろん、本発明にかかるＤ級電力増幅器２００には前にも述べたが自励発振型ＰＷＭ方式を用いることもできる。
【００４９】
ＰＷＭ変調回路２４０は、積分回路２４１、ＶＣＯ２４２及びコンパレータ２４３を有する。積分回路２４１の主回路は図示しない演算増幅器と積分用キャパシタとで構成されている。ＶＣＯ２４２は、積分回路２４１から出力されるアナログ信号をＰＷＭ信号に変調するためのいわゆるキャリア信号としての三角波信号Ｐｓ及び矩形波パルスＰｒを生成する。三角波信号Ｐｓは他励発振型ＰＷＭ変調回路には用意しなければならない信号源ではあるが、矩形波パルスＰｒは後述のＤＣ検出回路２５０を作動させるために用意されている。本発明においてＶＣＯ２４２は電圧制御型発振器だけを指すのではなく汎用性のある一般的によく知られた発振器であると理解すべきである。当業者には三角波信号を矩形波パルスに波形整形することは比較的容易なことであり、又この逆の波形整形操作も比較的容易なことである。したがって、矩形波パルスＰｒは用意されているが三角波信号Ｐｓを生成するための三角波生成回路が用意されていない場合には、矩形波パルスＰｒを信号源としてたとえば、スイッチング回路、電流源及びキャパシタ等を用意して、三角波信号Ｐｓを生成することは当業者にとっては容易なことである。
【００５０】
本発明の一実施の形態において三角波信号Ｐｓの周波数は５００ＫＨｚとし、その振幅値は３Ｖに設定した。三角波信号Ｐｓの周波数は可聴音声信号の周波数帯域である２０Ｈｚ〜２０ＫＨｚよりも十分に大きなたとえば、２０ＫＨｚの２０倍以上の周波数に設定されるのが一般的である。また、その振幅値の設定においてはＰＷＭ変調回路２４０に供給される電源電圧Ｅ１の大きさ及びＰＷＭ変調回路２４０の電圧利得を考慮して決定するのが一般的である。本発明においてはＰＷＭ変調回路２４０に供給する電源電圧Ｅ１は５Ｖとし、ダイナミックレンジ及び電源電圧Ｅ１が１２ＶのときのＰＷＭ変調回路２４０の電圧利得を４倍（１２Ｖ／３Ｖ＝４）に設定するために三角波信号の振幅値は３Ｖの大きさに設定するものとした。
【００５１】
コンパレータ２４３は積分回路２４１から入力されたアナログ信号を三角波信号Ｐｓによってパルス幅変調するために用意されている。コンパレータ２４３から出力されパルス幅変調された２値化信号のデューティ比は０％から１００％の範囲である。デューティ比が０％のときに２値化信号はほぼ完全にローレベルとなり、このローレベルはほぼ接地電位すなわち０Ｖに相当する。デューティ比が１００％のときに２値化信号は完全にハイレベルとなり、このハイレベルはほぼ電源電圧Ｅ１に等しい。２値化信号にパルス幅変調されたＰＷＭ信号ＰはＤ級ドライバー２６０に入力される。Ｄ級ドライバー２６０は前にも述べたように従前よく知られたデッドタイム生成回路２７０、レベルシフト回路２８０及びハイサイドドライバー２９０Ｈ、ローサイドドライバー２９０Ｌ、パワートランジスタＴＲ１及びパワートランジスタＴＲ２を有する。
【００５２】
パワートランジスタＴＲ１,ＴＲ２はそれぞれハイサイドドライバー２９０Ｈ、ローサイドドライバー２９０Ｌによってそれぞれ駆動される。パワートランジスタＴＲ１はハイサイドトランジスタに相当しトランジスタＴＲ２はローサイドのトランジスタに相当する。これら両者トランジスタは縦続接続されている。パワートランジスタＴＲ１及びＴＲ２の２つのトランジスタを同じタイミングでオンからオフ、オフからオンに切り替えると両トランジスタがどちらもオンになる期間が生じる。このため、ハイサイド及びローサイドの両トランジスタをどちらもオフする期間を設ける必要があるが、この期間をデッドタイムと称している。デッドタイムの期間を生成するのがデッドタイム生成回路２７０である。
【００５３】
レベルシフト回路２８０はハイサイドトランジスタ、すなわちパワートランジスタＴＲ1のゲートに印加する電圧を、ソース電位を基準とする振幅電圧を生成するために用意されている。ローサイドゲートドライバー２９０Ｌ及びローサイドトランジスタであるパワートランジスタＴＲ２側には不要な回路である。
【００５４】
パワートランジスタＴＲ１及びＴＲ２は前にも述べたように縦続接続されており、両トランジスタの共通接続点は信号出力端子２９５に接続されている。信号出力端子２９５にはローパスフィルタを介してスピーカが接続される。
【００５５】
本発明の特徴の１つであるＤＣ検出回路２５０は通常動作状態では作動しないような回路構成を採用し、かつ、そのための信号処理が行われる。ここで、「通常動作状態」とは、ＰＷＭ変調回路２４０にデューティ比が０％〜１００％の２値化信号が所定時間の範囲で出力されている場合を指す。もちろんアナログ信号が何ら入力されていない、すなわち無信号時の場合はデューティ比が５０％の２値化信号出力されるから「通常動作状態」である。「通常動作状態」から逸脱した場合、すなわち異常状態とは、デューティ比が０％又は１００％の状態が所定時間以上続く場合である。その多くは、信号入力端子１２０が電源端子又は接地端子に接続された場合に生じる。信号入力端子１２０が電源端子又は接地端子に所定時間を越えて接続されると、ＰＷＭ変調回路２４０の回路動作点は正常状態から大きく逸脱し、ＰＷＭ変調回路２４０の出力にはデューティ比が０％又は１００％の直流（ＤＣ）電圧が長時間に渡って維持された状態が続く。こうした直流（ＤＣ）電圧が所定時間を越えて出力される場合が「通常動作状態」から逸脱した状態、すなわち異常状態であり、天絡又は地絡された状態である。
【００５６】
本発明にかかるＤＣ検出回路２５０の回路機能は概括的に述べると２つの回路機能を有する。１つは、「通常動作状態」と「異常動作状態」とを判別するために「所定時間」なるものを設定することである。すなわち、ＤＣ検出回路２５０はこの「所定時間」を設定するためのいわば「所定時間」を設定するための回路機能を有する。もう１つはこの「所定時間」を越えたときにＰＷＭ変調回路２４０の後段に接続された回路部の回路動作をオフさせるための制御信号を生成する制御信号生成部としての回路機能を有する。
【００５７】
図４を正視して、ＤＣ検出回路２５０はほぼ中央部から下半部にかけて配置されている。ＤＣ検出回路２５０は、フリップフロップＣＮ０１〜ＣＮ０８で構成された第１のカウンターＣｄ０と、フリップフロップＣＮ１１〜ＣＮ１８で構成された第２のカウンターＣｄ１００を有する。第１のカウンターＣｄ０は図４を正視して下半部に配置されている。第１のカウンターＣｄ０はＰＷＭ変調回路２４０の出力端子２４４に出力された２値化信号のローレベルが所定時間維持されたときに作動する。ローレベルはデューティ比がほぼ０％のときに生じる。「通常動作状態」において、第１のカウンターＣｄ０の回路動作は常時オフに置かれている。
【００５８】
第１のカウンターＣｄ０の初段のフリップＣＮ０１の入力端子ＣＰにはＶＣＯ２４２で生成された矩形波パルスＰｒが分周器２４８によって分周された、クロックパルスＣＬＫが入力される。フリップフロップＣＮ０１のＱバー出力は次段のフリップフロップの入力端子ＣＰに入力されている。フリップフロップＣＮ０１のＤ端子はそのＱバー端子と共通接続され、その共通接続点は次段のフリップフロップＣＮ０２の入力端子ＣＰに接続されている。
【００５９】
フリップフロップＣＮ０１のＱ出力及びＱバー出力にはその入力端子ＣＰに入力されたクロックパルスＣＬＫを１／２に分周した分周信号が出力される。したがって、クロックパルスＣＬＫの周期Ｔｃｌｋがたとえば２５６μｓとすればフリップフロップＣＮ０１のＱ出力及びＱバー出力には周期が５２６μｓの分周信号が出力される。フリップフロップＣＮ０１のＱ出力は分周信号Ｑ０１として出力され、否定論理積（ＮＡＮＤ）回路２５１の１つの入力端に入力される。なお、否定論理積（ＮＡＮＤ）回路２５１は論理積（ＡＮＤ）回路で構成することもできる。同様にフリップフロップＣＮ０２〜ＣＮ０８も順次同様の分周動作を行い、最終段のフリップフロップＣＮ０８のＱ出力及びＱバー出力にはクロックパルスＣＬＫを２の８乗倍、すなわち、クロックパルスＣＬＫの周期Ｔｃｌｋを基準にするとその２５６倍の大きさに分周した分周信号Ｑ０８が出力される。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、フリップフロップＣＮ０８の分周信号Ｑ０８の周期Ｔｗは、Ｔｗ＝２５６×２５６＝６５．５３６ｍｓとなる。この周期Ｔｗは上述の「所定時間」に相当する。
【００６０】
フリップフロップＣＮ０１〜ＣＮ０８のリセット端子は共通接続されている。それらの端子の表示は文字「Ｒ」の上部に線（バー）を付したいわゆるＲバー端子として表示する。フリップフロップのリセット端子がＲバーで表示されている場合は、リセット端子がローレベルのときにフリップフロップがリセットされる回路構成であることを表す。フリップフロップＣＮ０１〜ＣＮ０８のＲバー端子にはインバータ２３６を介してＰＷＭ変調回路２４０の出力端子２４４に生じたＰＷＭ信号Ｐが入力される。ＰＷＭ信号Ｐはデューティ比が０％〜１００％の範囲でパルス幅変調され、ローレベル及びハイレベルが繰り返された信号であるので、フリップフロップＣＮ０１〜ＣＮ０８は通常動作状態ではリセット状態に置かれ、第１のカウンターＣｄ０の回路動作は常時オフしている。
【００６１】
第１のカウンターＣｄ０が作動するのは、出力端子２４４に出力されるＰＷＭ信号Ｐのデューティ比が０％になったときである。すなわち、出力端子２４４がローレベルになると、そのローレベルはインバータ２３６によって反転されてハイレベルとなり、フリップフロップＣＮ０１〜ＣＮ０８のリセット端子にはハイレベルが印加されリセット状態が解除された状態すなわちセット状態に入る。セット状態に入ると、非同期式で作動する第１のカウンターＣｄ０は所期の分周動作を行う。
【００６２】
フリップフロップＣＮ０１，ＣＮ０２，ＣＮ０３及びＣＮ０４の各分周信号Ｑ０１，ＱＮ０２，ＱＮ０３及びＱＮ０４は否定論理積回路（ＮＡＮＤ）２５１に設けられた４つの入力端に各別に入力されている。同様にフリップフロップＣＮ０５，ＣＮ０６，ＣＮ０７及びＣＮ０８の各分周信号Ｑ０５，ＱＮ０６，ＱＮ０７及びＱＮ０８は否定論理積（ＮＡＮＤ）回路２５２に設けられた４つの入力端に各別に入力されている。入力端の数の関係上、否定論理積（ＮＡＮＤ）回路を２つ用いたが、フリップフロップの段数だけの入力端が確保できるならば１つの否定論理積（ＮＡＮＤ）回路又は論理積（ＡＮＤ）回路を用意すれば足りる。
【００６３】
否定論理積（ＮＡＮＤ）回路２５１，２５２の出力は否定論理和（ＮＯＲ）回路２５６の２つの入力端に入力されている。否定論理積（ＮＡＮＤ）回路２５１の出力端及び否定論理和（ＮＯＲ）回路２５６の一方の入力端はノードＮ１で表示され、否定論理積（ＮＡＮＤ）回路２５２の出力端及び否定論理和（ＮＯＲ）回路２５６の他方の入力端はノードＮ２で表示されている。否定論理和（ＮＯＲ）回路２５６の出力端は論理和（ＯＲ）回路２５８の一方の入力端と共通接続され、この共通接続点にはノードＮ３が表示されている。なお、否定論理積（ＮＡＮＤ）回路２５１，２５２を論理積（ＡＮＤ）回路で構成し、否定論理和（ＮＯＲ）回路２５６，２５７を論理和（ＯＲ）回路で構成してもよい。論理和（ＯＲ）回路２５８の出力端にはノードＮ７が表示され、ノードＮ７に出力される制御信号は信号導出線２５９を介してラッチ回路２７５に入力されている。
【００６４】
第２のカンウターＣｄ１００は図４を正視するとほぼ真ん中に配置されている。第２のカンウターＣｄ１００は第１のカウンターＣｄ０と基本的に同じ回路動作を行う。第２のカウンターＣｄ１００は、フリップフロップＣＮ１１〜ＣＮ１８の８段のフリップフロップで構成されている。初段のフリップＣＮ１１の入力端子ＣＰにはＶＣＯ２４２で生成された矩形波パルスＰｒが分周器２４８によって分周されたてクロックパルスＣＬＫが入力されている。フリップフロップＣＮ１１のＱ出力は否定論理積（ＮＡＮＤ）回路２５３の１つの入力端に入力されている。フリップフロップＣＮ１１のＱバー出力は次段のフリップフロップＣＮ１２の入力端子ＣＰに入力されている。フリップフロップＣＮ１１のＤ端子はそのＱバー端子と共通接続され、共通接続点は次段のフリップフロップＣＮ１２の入力端子ＣＰに接続されている。
【００６５】
フリップフロップＣＮ１１のＱ出力及びＱバー出力には入力端子ＣＰに入力されたクロックパルスＣＬＫを１／２に分周した分周信号が出力される。したがって、クロックパルスＣＬＫの周期Ｔｃｌｋがたとえば２５６μｓとすればフリップフロップＣＮ１１のＱ出力及びＱバー出力には周期が５２６μｓの分周信号が出力される。同様にフリップフロップＣＮ１２〜ＣＮ１８も順次同様の分周動作を行うので、最終段のフリップフロップＣＮ１８のＱ出力及びＱバー出力にはクロックパルスＣＬＫを２の８乗倍、すなわち、クロックパルスＣＬＫの周期Ｔｃｌｋを基準にするとその２５６倍の大きさの分周信号が出力される。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、フリップフロップＣＮ０８の分周出力Ｑ０８の周期Ｔｗは、Ｔｗ＝２５６×２５６＝６５．５３６ｍｓとなる。この周期Ｔｗは本明細書において「所定時間」に相当する。
【００６６】
フリップフロップＣＮ１１〜ＣＮ１８のリセット端子は共通接続されている。それらの端子の表示は文字「Ｒ」の上部に線（バー）を付したいわゆるＲバー端子としている。フリップフロップのリセット端子がＲバーで表示される場合は、リセット端子がローレベルのときにフリップフロップがリセットされる回路構成であることを表す。フリップフロップＣＮ１１〜ＣＮ１８のＲバー端子にはＰＷＭ変調回路２４０の出力端子２４４に生じたＰＷＭ信号Ｐが入力される。ＰＷＭ信号Ｐはデューティ比が０％〜１００％のパルス幅変調された、ローレベル及びハイレベルが繰り返された信号であるので、フリップフロップＣＮ１１〜ＣＮ１８は、ＰＷＭ変調回路２４０が通常に動作しているときはリセット状態に置かれ、第２のカウンターＣｄ１００の回路動作はオフされている。
【００６７】
第２のカウンターＣｄ１００が作動するのは、ＰＷＭ変調回路２４０の出力端子２４４に出力されたＰＷＭ信号Ｐのデューティ比が１００％になったときである。すなわち、出力端子２４４がハイレベルになると、フリップフロップＣＮ１１〜ＣＮ１８のリセット端子であるＲバー端子にはハイレベルの信号が印加されてリセット状態が解除されセット状態に入る。セット状態に入ると、非同期式で作動する第２のカウンターＣｄ１００は所期の分周動作を行う。
【００６８】
フリップフロップＣＮ１１，ＣＮ１２，ＣＮ１３及びＣＮ１４の各分周信号Ｑ１１，ＱＮ１２，ＱＮ１３及びＱＮ１４は否定論理積（ＮＡＮＤ）回路２５３に設けられた４つの入力端に各別に入力されている。同様にフリップフロップＣＮ１５，ＣＮ１６，ＣＮ１７及びＣＮ１８の各分周信号Ｑ１５，ＱＮ１６，ＱＮ１７及びＱＮ１８は否定論理積（ＮＡＮＤ）回路２５４に設けられた４つの入力端に各別に入力されている。入力端の数の関係上、否定論理積（ＮＡＮＤ）回路を２つ用いたが、フリップフロップの段数だけの入力端が確保できるならば１つの否定論理積（ＮＡＮＤ）回路を用意すれば足りる。
【００６９】
否定論理積（ＮＡＮＤ）回路２５３，２５４の出力は否定論理和（ＮＯＲ）回路２５７の２つの入力端に各別に入力されている。否定論理積（ＮＡＮＤ）回路２５３の出力端及び否定論理和（ＮＯＲ）回路２５７の一方の入力端はノードＮ４で表示され、否定論理積（ＮＡＮＤ）回路２５４の出力端及び否定論理和（ＮＯＲ）回路２５７の他方の入力端はノードＮ５で表示されている。なお、否定論理積（ＮＡＮＤ）回路２５３，２５４を論理積（ＡＮＤ）回路で構成し、否定論理和（ＮＯＲ）回路２５７を論理和（ＯＲ）回路で構成してもよい。否定論理和（ＮＯＲ）回路２５７の出力端は論理和（ＯＲ）回路２５８の他方の入力端と共通接続され、この共通接続点にはノードＮ６が表示されている。論理和（ＯＲ）回路２５８の出力端にはノードＮ７が表示され、ノードＮ７に出力される制御信号は信号導出線２５９を介してラッチ回路２７５に入力されている。
【００７０】
論理和（ＯＲ）回路２５８の一方側の入力、すなわちノードＮ３には第１のカウンターＣｄ０から出力された制御信号Ｐｃｄ０が、論理和（ＯＲ）回路２５８の他方側すなわちノードＮ６には第２のカウンターＣｄ１００から出力された制御信号Ｐｃｄ１００が入力されている。したがって、論理和（ＯＲ）回路２５８の出力には、第１のカウンターＣｄ０又は第２のカウンターＣｄ１００から出力された制御信号のいずれかがハイレベルのときにハイレベルの制御信号が出力される。論理和（ＯＲ）回路２５８の出力にいずれかの制御信号が出力されると、その制御信号によってラッチ回路２７５が作動し、Ｄ級ドライバー２６０の回路動作を完全にオフさせる。Ｄ級ドライバー２６０にはいくつかの回路機能が内蔵されている。回路動作をオフにする対象としてはＰＷＭ変調回路２４０のすぐ後段に接続されているデッドタイム生成回路２７０が適切である。その理由は２つあり、１つはデッドタイム生成回路２７０に供給される電源電圧は一般的にＰＷＭ変調回路２４０、ＤＣ検出回路２５０及びラッチ回路２７５に供給される電源電圧Ｅ１と同じであるので回路接続又は信号の授受が容易になるからである。
【００７１】
図５は本発明の一実施の形態にかかるＤ級ドライバー２６０を少し詳しく表したブロック回路図である。特にラッチ回路２７５と、Ｄ級ドラーバー２６０の中のデッドタイム生成回路２７０との回路接続を詳しく表す。なお、ＤＣ検出回路２５０については説明に必要な回路部分だけを表示し、その他の回路部は割愛している。前に述べた説明と一部重複するが再度これらの回路動作について説明する。
【００７２】
図５において、プリアンプ１３０から出力されたアナログ信号はＰＷＭ変調回路２４０に入力される。前にも述べたが、本発明にかかるＤ級電力増幅器２００にはＰＷＭ変調方式が、周波数を固定し周期が変わらない三角波信号をキャリア信号とする他励発振型ＰＷＭ変調方式を採用している。なお、本発明にかかるＤＣ検出回路２５０を自励発振型ＰＷＭ変調方式に採用する場合は、少なくとも矩形波パルスＰｒを生成するための発振器を用意するとよい。
【００７３】
ＰＷＭ変調回路２４０は、積分回路２４１、ＶＣＯ２４２及びコンパレータ２４３を有する。積分回路２４１の主回路は図示しない演算増幅器と積分用キャパシタとで構成する。ＶＣＯ２４２は、積分回路２４１から出力されるアナログ信号をＰＷＭ信号に変調するためのいわゆるキャリア信号としての三角波信号Ｐｓ及び矩形波パルスＰｒを生成する。本発明においてＶＣＯ２４２は電圧制御型発振器だけではなく一般的によく知られた発振器を指すものとして理解されるべきである。当業者には三角波信号を矩形波パルスに波形整形することは比較的容易なことであり、又この逆の波形整形も比較的容易なことである。
【００７４】
本発明の一実施の形態において三角波信号Ｐｓ及び矩形波パルスＰｒの周波数は５００ＫＨｚとし、矩形波パルスＰｒはデューティ比が５０％で周期は２μｓである。ちなみに三角波信号Ｐｓの振幅値は３Ｖに設定した。三角波信号Ｐｓ及び矩形波パルスＰｒの周波数は可聴音声信号の周波数帯域である２０Ｈｚ〜２０ＫＨｚよりも十分に大きなたとえば、数百ＫＨｚ〜１ＭＨｚに設定されるのが一般的である。また、その振幅値の大きさはＰＷＭ変調回路２４０に供給される電源電圧の大きさとともに、ＰＷＭ変調回路２４０の電圧利得の設定に関わってくるが、本発明においてはＰＷＭ変調回路２４０に供給する電源電圧は５Ｖを採用し、ダイナミックレンジも考慮して三角波信号の振幅値は設計的事項の１つではあるがその振幅値は３Ｖの大きさとしてみた。
【００７５】
コンパレータ２４３は積分回路２４１から入力されたアナログ信号を三角波信号Ｐｓにパルス幅変調するために用意されている。コンパレータ２４３から出力されたＰＷＭ信号ＰはＤ級ドライバー２６０に入力される。Ｄ級ドライバー２６０は前にも述べたように、従前よく知られたデッドタイム生成回路２７０、レベルシフト回路２８０、ハイサイドゲートドライバー２９０Ｈ、ローサイドゲートドライバー２９０Ｌ、パワートランジスタＴＲ１及びパワートランジスタＴＲ２を有する。
【００７６】
ＶＣＯ２４２で生成された矩形波パルスＰｒは分周器２４８によって分周される。分周器２４８は必ずしも必須の構成要件ではない。しかし、ＰＷＭ変調回路２４０に採用される三角波信号Ｐｓの周波数は前にも述べたように比較的高く、その周期は短いものであること、そして、第１のカウンターＣｄ０及び第２のカウンターＣｄ１００は所定時間の周期に設定された分周信号を生成しなければならないので分周器２４８を本発明の一実施の形態の１つとして加えてみた。分周器２４８から出力されるクロックパルスＣＬＫはこの他に音声信号をミュートするためのいわゆるミュート信号として用いることもできる。
【００７７】
分周器２４８の分周比の設定は設計的事項の１つではあるが、三角波信号Ｐｓ及び矩形波パルスＰｒの周波数がたとえば、５００ＫＨｚであればその周期は２μｓであり、それをたとえば、２５６μｓまで拡張させるためには１２８倍、すなわち、フリップフロップを７段用意しこれらのフリップフロップで分周回路を構成すればよい
【００７８】
第１のカウンターＣｄ０はフリップフロップＣＮ０１〜ＣＮ０８から成る８段で構成されている。これにより、第１のカウンターＣｄ０の最終段のフリップＣＮ０８のＱ出力には２５６μｓ×２８＝２５６×２５６＝６５．５３６ｍｓ、すなわちほぼ６６ｍｓの周期の分周信号が出力される。
【００７９】
また、第２のカウンターＣｄ１００はフリップフロップＣＮ１１〜ＣＮ１８から成る８段で構成されている。これにより、第２のカウンターＣｄ１００の最終段のフリップＣＮ１８のＱ出力には２５６μｓ×２８＝２５６×２５６＝６５．５３６ｍｓ、すなわちほぼ６６ｍｓの周期の分周信号が出力される。
【００８０】
論理和（ＯＲ）回路２５８の一方の入力端、すなわちノードＮ３には、第１のカウンターＣｄ０で生成された制御信号Ｐｃｄ０が入力されている。論理和回路（ＯＲ）２５８の他方の入力端、すなわちノードＮ６には第２のカウンターＣｄ１００で生成された制御信号Ｐｃｄ１００が入力されている。論理和（ＯＲ）回路２５８の出力端、すなわちノードＮ７に出力された制御信号Ｐｃｄは信号導出線２５９を介してラッチ回路２７５に入力される。ラッチ回路２７５はノードＮ７に制御信号Ｐｃｄが出力されたときに作動する。ＰＷＭ変調回路２４０が通常動作状態、すなわち、信号入力端子１２０が天絡又は地絡されていない場合にはノードＮ７はローレベルであり、ラッチ回路２７５の回路動作はオフの状態を維持する。ラッチ回路２７５にはラッチ状態を解除するために信号導出線２７１を介して図示しないラッチ解除信号が入力される。
【００８１】
ラッチ回路２７５によってデッドタイム生成回路２７０の回路動作が制御される。デッドタイム生成回路２７０は、インバータ２７２、否定論理積（ＮＡＮＤ）回路２７４，２７６で構成されている。ＰＷＭ信号Ｐは否定論理積（ＮＡＮＤ）回路２７４の一方の入力端２７４ａに入力されるとともに、インバータ２７２によって極性が反転されたＰＷＭ変調信号Ｐが否定論理積（ＮＡＮＤ）回路２７４の一方の入力端２７４ａに入力されている。否定論理積（ＮＡＮＤ）回路２７４，２７６の他方の入力端２７４ｂ及び２７６ｂは共通接続され信号導出線２７３を介して、ラッチ回路２７５の出力に接続されている。
【００８２】
いまラッチ回路２７５がオンされると、否定論理積回路（ＮＡＮＤ）２７４，２７６の一方の入力端２７４ａ，２７６ａに入力される信号の状態に関わらず、否定論理積（ＮＡＮＤ）回路２７４，２７６の出力端２７４ｃ及び２７６ｃはローレベルに固定される。
【００８３】
否定論理積（ＮＡＮＤ）回路２７４，２７６の出力端２７４ｃ及び２７６ｃがローレベルに固定されると、それらに接続されるハイサイドゲートドライバー２９０Ｈ及びローサイドゲートドライバー２９０Ｌの入力側はいずれもローレベルに固定される。なお、前にも述べたが否定論理積（ＮＡＮＤ）回路２７４の出力端２７４ｃとハイサイドゲートドライバー２９０Ｈとの間にレベルシフト回路２８０が設けられている。ハイサイドゲートドライバー２９０Ｈ及びローサイドゲートドライバー２９０Ｌが共にローレベルに固定されると、それらに接続されるパワートランジスタＴＲ１及びＴＲ２のゲート側に生じる電圧はローレベルとなる。この結果、信号出力端子２９５はローレベルに固定され、信号出力端子２９５に接続される図示しないスピーカに交流電流及び直流電流が流れるという不具合を未然に防止することができる。これによりスピーカが劣化又は破損するという不具合を排除することができる。
【００８４】
なお、ラッチ回路２７５が一度作動すると、何らかの解除処理を施さない限り信号出力端子２９５の出力電圧はローレベルのままである。このため、通常のＰＷＭ信号の受信状態に戻すにはラッチ回路２７５の回路動作を解除しなければならない。この解除操作はユーザが信号導出線２７１を介して図示しないラッチ解除信号をラッチ回路２７５に供給することによって成される。
【００８５】
図６は図４に示すＤ級電力増幅器２００の要部のタイミングチャートである。図６（ａ）はクロックパルスＣＬＫを示す。クロックパルスＣＬＫは分周器２４８から出力された信号であり、このクロックパルスＣＬＫはフリップフロップＣＮ０１，ＣＮ１１の入力端子ＣＰに各別に入力される。クロックパルスＣＬＫの周波数はＶＣＯ２４２で生成された矩形波パルスＰｒを分周器２４８で分周したものである。矩形波パルスＰｒの周波数をたとえば５００ＫＨｚとし、分周器２４８の分周比をたとえば１／１２８とすると矩形波パルスＰｒの周期は２μｓであるが、分周器２４８によって周期の大きさは１２８倍されるのでクロックパルスＣＬＫの周期Ｔｃｌｋは２５６μｓとなる。矩形波パルスＰｒの周波数が１ＭＨｚに調整された場合には分周器２４８の分周比が固定されているとすればクロックパルスＣＬＫの周期Ｔｃｌｋは１２８μｓとなる。なお、クロックパルスＣＬＫの周期Ｔｃｌｋは設計的事項の１つであるが、後述の第１のカウンターＣｄ０及び第２のカウンターＣｄ１００を構成するフリップフロップの段数等も勘案して決めるとよい。
【００８６】
図６（ｂ）は、第１のカウンターＣｄ０及び第２のカウンターＣｄ１００の初段目を構成するフリップフロップＣＮ０１，ＣＮ１１のＱ端子に出力された分周信号Ｑ０１，Ｑ１１を表す。これらのＱ端子に出力される分周信号は、クロックパルスＣＬＫを１／２に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｂ）に示される分周信号の周期は５１２μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、周期は２５６μｓとなる。
【００８７】
図６（ｃ）は、第１のカウンターＣｄ０及び第２のカウンターＣｄ１００の２段目を構成するフリップフロップＣＮ０２，ＣＮ１２のＱ端子に出力された分周信号Ｑ０２，Ｑ１２を表す。これらのＱ端子に出力される分周信号は、クロックパルスＣＬＫを１／４に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｂ）に示される分周信号の周期は１０２４μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、分周信号の周期は５１２μｓとなる。
【００８８】
図６（ｄ）は、第１のカウンターＣｄ０及び第２のカウンターを構成する３段目のフリップフロップＣＮ０３，ＣＮ１３のＱ端子に出力された分周信号Ｑ０３，Ｑ１３を表す。これらのＱ端子に出力された分周信号は、クロックパルスＣＬＫを１／８に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｄ）に示される分周信号の周期は２０４８μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、分周信号の周期は１０２４μｓとなる。
【００８９】
図６（ｅ）は、第１のカウンターＣｄ０及び第２のカウンターを構成する４段目のフリップフロップＣＮ０４，ＣＮ１４のＱ端子に出力された分周信号Ｑ０４，Ｑ１４を表す。これらのＱ端子に出力された分周信号は、クロックパルスＣＬＫを１／１６に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｅ）に示される分周信号の周期は４０９６μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、分周信号の周期は２０４８μｓとなる。
【００９０】
図６（ｆ）は、第１のカウンターＣｄ０及び第２のカウンターを構成する５段目のフリップフロップＣＮ０５，ＣＮ１５のＱ端子に出力された分周信号Ｑ０５，Ｑ１５を表す。これらのＱ端子に出力された分周信号は、クロックパルスＣＬＫを１／３２に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｆ）に示される分周信号の周期は８１９２μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、分周信号の周期は４０９６μｓとなる。
【００９１】
図６（ｇ）は、第１のカウンターＣｄ０及び第２のカウンターを構成する６段目のフリップフロップＣＮ０６，ＣＮ１６のＱ端子に出力された分周信号Ｑ０６，Ｑ１６を表す。これらのＱ端子に出力された分周信号は、クロックパルスＣＬＫを１／６４に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｇ）に示される分周信号の周期は１６３８４μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、分周信号の周期は８１９２μｓとなる。
【００９２】
図６（ｈ）は、第１のカウンターＣｄ０及び第２のカウンターを構成する７段目のフリップフロップＣＮ０７，ＣＮ１７のＱ端子に出力された分周信号Ｑ０７，Ｑ１７を表す。これらのＱ端子に出力された分周信号は、クロックパルスＣＬＫを１／１２８に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｈ）に示される分周信号の周期は３２７６８μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、分周信号の周期は１６３８４μｓとなる。
【００９３】
図６（ｉ）は、第１のカウンターＣｄ０及び第２のカウンターを構成する８段目のフリップフロップＣＮ０８，ＣＮ１８のＱ端子に出力された分周信号Ｑ０８，Ｑ１８を表す。本発明の一実施の形態において、８段目のフリップフリップは最終段としている。これらのＱ端子に出力された分周信号は、クロックパルスＣＬＫを１／２５６に分周したものに等しい。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｉ）に示される分周信号の周期は６５５３６μｓとなる。また、クロックパルスＣＬＫの周期Ｔｃｌｋ＝１２８μｓとすると、分周信号の周期は３２５４８μｓとなる。
【００９４】
図６（ｉ）に示す分周信号Ｑ０８，Ｑ１８の周期Ｔｗの大きさの設定については本発明の技術的思想をＤ級電力増幅器２００及びＢＴＬ方式のＤ級電力増幅器に反映させるために極めて重要なことである。なぜならば分周信号Ｑ０８，Ｑ１８の周期Ｔｗの設定はＤＣ検出回路２５０が作動する基準となるいわゆる「所定時間」を設定することになるからである。信号入力端子１２０が天絡又は地絡したか否かの判定はまず第１にＰＷＭ変調回路２４０の出力端子２４４に出力されるＰＷＭ信号のデューティ比が０％であるか又は１００％であるかによって検出する。しかし、端にデューティ比が０％であるか又は１００％のＰＷＭ信号が出力されただけではＤＣ検出回路２５０を作動させることはない。それらの状態が「所定時間」の間維持されて初めて天絡，地絡の状態が生じたものと判定するのである。この「所定時間」が周期Ｔｗの設定によって決定される。周期Ｔｗは第１のカウンターＣｄ０及び第２のカウンターＣｄ１００が天絡、地絡であるか否かを判定するための所要時間であり、又、制御信号Ｐｃｄ０，Ｐｃｄ１００及びｐｃｄを出力するための待機時間に相当する。すなわち、この所定時間（待機時間）の間、第１のカウンターＣｄ０及び第２のカウンターＣｄ１００は出力信号を出力することを待ち続ける。さらに、第１のカウンターＣｄ０及び第２のカウンターＣｄ１００の少なくともいずれから一方から信号が出力された場合には、否定論理積（ＮＡＮＤ）回路２５１，２５２，２５３，２５４及び否定論理和（ＮＯＲ）回路２５６，２５７、及び論理和（ＯＲ）回路２５８によって構成されたいわゆる制御信号生成回路によって制御信号Ｐｃｄ０，Ｐｃｄ１００及びＰｃｄが出力される。
【００９５】
図６（ｊ）は、ノードＮ１，Ｎ４、すなわち否定論理積（ＮＡＮＤ）回路２５１，２５３の出力信号である。ノードＮ１の出力信号は、フリップフロップＣＮ０１〜ＣＮ０４の分周信号Ｑ０１〜Ｑ０４のいずれもがハイレベルのときの期間にローレベルが出力される。このため、実質的には分周信号Ｑ０４の周期に同期した分周信号Ｑ０１が出力される。分周信号Ｑ０１のパルス幅Ｔｑ０１はクロックパルスＣＬＫの２倍となるから、結果的にはクロックパルスＣＬＫの周期Ｔｃｌｋに等しくなる。たとえば、クロックパルスＣＬＫの周期Ｔｃｌｋ＝２５６μｓとすると、図６（ｊ）に示すパルスのパルス幅は２５６μｓとなる。
【００９６】
図６（ｋ）は、ノードＮ２，Ｎ５、すなわち否定論理積（ＮＡＮＤ）回路２５２，２５４の出力信号である。ノードＮ２の出力信号は、フリップフロップＣＮ０５〜ＣＮ０８の分周信号Ｑ０５〜Ｑ０８のいずれもがローレベルからハイレベルに遷移するときに、ハイレベルからローレベルに遷移した信号が出力される。
【００９７】
図６（ｌ）は、ノードＮ３，Ｎ６、すなわち否定論理和（ＮＯＲ）回路２５６，２５７の出力信号である。ノードＮ３の出力信号は、ノードＮ１，Ｎ２の両者がローレベルのときにハイレベルが出力される。このため図６（ｉ）に示すフリップフロップＣＮ０８，ＣＮ１８の分周出力Ｑ０８，Ｑ１８がハイレベルからローレベルに遷移する直前の期間にフリップフロップＣＮ０１，ＣＮ１８の分周出力Ｑ０１，Ｑ１１に対応した分周信号が出力された制御信号Ｐｃｄ０，Ｐｃｄ１００が出力される。制御信号Ｐｃｄ０，Ｐｃｄ１００のパルス幅はクロックパルスＣＬＫの周期Ｔｃｌｋに等しい。
【００９８】
図６（ｍ）は、ノードＮ７、すなわち論理和（ＯＲ）回路２５８の出力信号である。ノードＮ７の出力信号は、ノードＮ３及びＮ６の少なくともいずれか一方がハイレベルのときにハイレベルとなる。ノードＮ３，Ｎ６には同じ制御信号Ｐｃｄ０，Ｐｃｄ１００が出力されるので、ノードＮ７には図６（ｌ）に示したものと同じとなる。
【００９９】
図６（ｎ）は、ノードＮ７の出力信号である。図６（ｍ）に示したノードＮ７の制御信号Ｐｃｄ０，Ｐｃｄ１００はＤＣ検出回路２５０が作動した場合、すなわち、信号入力端子１２０が天絡又は地絡された場合である。これに対して図６（ｎ）に示したノードＮ７に出力される制御信号Ｐｃｄ０，Ｐｃｄ１００はＤＣ検出回路２５０の回路動作が停止している場合である。ＤＣ検出回路２５０はＰＷＭ変調回路２４０が通常に作動している場合は常時オフ状態に置かれている。
【０１００】
本発明の一実施の形態において周期Ｔｗは三角波信号Ｔｓが５００ＫＨｚのときに６５５３６μｓ、すなわち、Ｔｗ＝６５．５３ｍｓに設定されることは前に述べたとおりである。また、第１のカウンターＣｄ０及び第２のカウンターＣｄ１００が作動するのはＰＷＭ変調回路２４０の出力端子２４４にデューティ比が０％又は１００％であってローレベル又はハイレベルのＤＣ電圧が６５．５３６ｍｓ、すなわちほぼ６６ｍｓの時間の間維持された場合であることも前に述べたとおりである。
【０１０１】
ここで重要なことは周期Ｔｗの大きさは信号入力端子１２０に入力される可聴音声信号の周波数の範囲を考慮して決定することである。信号入力端子１２０に２０Ｈｚ〜２０ＫＨｚの音声信号が入力されるとすれば、ＰＷＭ変調回路２４０には周期が５０ｍｓ〜５０μｓのアナログ信号が入力される。したがって、信号入力端子１２０にたとえば２０Ｈｚの過大な音声アナログ信号が入力された場合にはＰＷＭ変調回路２４０の出力端子２４４には周期が５０ｍｓの矩形波パルスが出力されることになる。特に低周波数の過大入力信号が入力された場合、ＰＷＭ信号と区別することができなくなる。このために仮に周期Ｔｗを５０ｍｓよりも小さく設定したとすると、低い周波数の音声アナログ信号が入力されたときに天絡、地絡との区別が困難となり、ＤＣ検出回路２５０はデッドタイム生成回路２７０をオフしてしまうという不具合が生じ得る。こうした不具合を排除するために周期Ｔｗ、すなわち、第１のカウンターＣｄ０及び第２のカウンターＣｄ１００が作動するまでの待機時間を信号入力端子１２０に入力される最低の周波数の周期よりも大きくなるよう設定することが重要となる。
【０１０２】
なお、可聴音声周波数の最小値を仮に２０Ｈｚとみなすと、その周期は５０ｍｓとなるが、ハイレベル及びローレベルのそれぞれの時間はその１／２であるから周波数２０Ｈｚを基準にする場合には、２５ｍｓの時間を基準にして周期Ｔｗの大きさを設定すればよい。したがって、ＤＣ検出回路２５０は信号入力端子１２０が２５ｍｓ以上天絡又は地絡された場合に作動させるとよい。
【０１０３】
なお、本発明の一実施の形態においてＤＣ検出回路２５０が作動する待機時間はほぼ６６ｍｓという具合に２５ｍｓに比べて十分に大きな値に設定した。これは三角波信号Ｐｓの周波数が１ＭＨｚで使用される場合を考慮したものである。すなわち、三角波信号Ｐｓ＝１ＭＨｚに設定された場合、分周器２４８の設定がＰｓ＝５００ＫＨｚのときと同じとするならば、クロックパルスＣＬＫはＰｓ＝５００ＫＨｚのときの１／２となる。したがって、フリップフロップＣＮ０８，ＣＮ１８の各Ｑ端子に出力される分周信号Ｑ０８，Ｑ１８の周期ＴｗはＴｗ＝３２．７６８ｍｓとなり、Ｐｓ＝５００ＫＨｚの１／２となってしまう。しかし、本発明の一実施の形態ではＰｓ＝１ＭＨｚに設定された場合であっても２５ｍｓよりも大きな３２．７６８ｍｓになるよう設定している。
【０１０４】
また、周期Ｔｗを可変するにはいくつかの手段が考えられるが、クロックパルスＣＬＫの周波数（周期）及び第１のカウンターＣｄ０及び第２のカウンターＣｄ１００を構成するフリップフロップの段数を可変することによって比較的容易に得られる。
【０１０５】
なお、ＤＣ検出回路２５０が作動する待機時間をＰｓ＝５００ＫＨｚのときに６５．５３６ｍｓではなく、さらに大きな大きさに設定してもよいが、この時間が長くなればなるほど天絡又は地絡の状態に置かれる時間は長くなり、その分直流（ＤＣ）電流がスピーカに流れる時間も長くなることを配慮しなければならない。仮にパワートランジスタＴＲ１，ＴＲ２に供給する電源電圧Ｅ２が比較的低く、かつ、信号出力端子２９５に接続されるスピーカのインピーダンスが比較的大きな低電力タイプのＤ級電力増幅器である場合は所定時間（待機時間）Ｔｗをできるだけ大きく設定するとよい。
【産業上の利用可能性】
【０１０６】
以上説明したように本発明のＤ級電力増幅器は信号入力端子が何らかの操作の不具合によって天絡又は地絡された場合、ＰＷＭ変調回路の変調出力信号のデューティ比が０％又は１００％になることを検出し、かつ、この状態が所定時間維持されたときにＰＷＭ変調回路の後段に接続される回路をオフさせ、スピーカが接続される信号出力端子に出力される直流電位をローレベルに維持するので、スピーカに流れる電流をオフにしスピーカの劣化や破損を未然に防止することができるのでその産業上の利用可能性は高い。
【図面の簡単な説明】
【０１０７】
【図１】本発明の一実施の形態にかかるＤ級電力増幅器を示す回路図である。
【図２】本発明の一実施の形態にかかるＢＴＬ形式のＤ級電力増幅器のブロック回路である
【図３】本発明の一実施の形態にかかるＢＴＬ形式のＤ級電力増幅器の信号入力端子が天絡及び地絡した状態を模式的に表したブロック回路図である。
【図４】本発明の一実施の形態にかかるＤＣ検出回路の具体的な回路図である。
【図５】本発明の一実施の形態にかかるＤＣ検出回路がＤ級ドライバーをオフにする回路動作を説明するための回路図である。
【図６】図５に示したＤＣ検出回路要部のタイミングチャートである。
【図７】従来のＢＴＬ方式のＤ級電力増幅回路を示す図である。
【図８】従来のＢＴＬ方式のＤ級電力増幅回路の信号入力端子が天絡又は地絡したときに負荷（スピーカ）に流れる過大電流の流れを模式的に示す回路図である。
【符号の説明】
【０１０８】
１００,２００  Ｄ級電力増幅器
１１０  主回路部
１２０  信号入力端子
１２１,１２２  端子
１３０  プリアンプ
１３５,２３６,２４７，２４７Ａ，２７２  インバータ
１４０,２４０,２４０Ａ  ＰＷＭ変調回路
１４１,２５０ａ,２５ａＡ  第１の出力端子
１４２,２５０ｂ,２５ｂＡ  第２の出力端子
１５０  第１のＤ級ドライバー
１５２  第１の信号出力端子
１６０  第２のＤ級ドライバー
１６２  第２の信号出力端子
２１０,２１０Ａ  Ｄ級増幅部
２４１  積分回路
２４２  ＶＣＯ
２４３  コンパレータ
２４４,２４４Ａ  出力端子
２４５，２４６，２５９，２７１，２７３  信号導出線
２４８  分周器
２５０,２５０ＡＡ  ＤＣ検出回路
２５０ａ，２５０ａＡ  第１の端子
２５０ｂ，２５０ｂＡ  第２の端子  
２５１,２５２,２５３,２５４，２７４，２７６  否定論理積（ＮＡＮＤ）回路
２５６，２５７  否定論理和（ＮＯＲ）回路
２５８  論理和（ＯＲ）回路
２６０，２６０Ａ  Ｄ級ドライバー
２７０,２７０Ａ  デッドタイム生成回路
２７５  ラッチ回路
２８０,２８０Ａ  レベルシフト回路
２９０Ｈ,２９０ＨＡ  ハイサイドゲートドライバー
２９０Ｌ,２９０ＬＡ  ローサイドゲートドライバー
２９５，２９５Ａ  信号出力端子
４００  ＢＴＬ方式Ｄ級電力増幅器
Ｃｄ０  第１のカウンター
Ｃｄ１００  第２のカウンター      
ＣＮ０１,ＣＮ０２, ＣＮ０３,ＣＮ０４, ＣＮ０５,ＣＮ０６, ＣＮ０７,ＣＮ０８  フリップフロップ
ＣＮ１１,ＣＮ１２, ＣＮ１３,ＣＮ１４, ＣＮ１５,ＣＮ１６, ＣＮ１７,ＣＮ１８  フリップフロップ
Ｃ０,Ｃ１,Ｃ２  キャパシタ
Ｌ１,Ｌ２  インダクタ
ＲＬ  負荷（スピーカ）
Ｐ  ＰＷＭ信号
Ｐ１  第１のＰＷＭ信号
Ｐ２  第２のＰＷＭ信号
ＴＲ１,ＴＲ２，ＴＲ１Ａ，ＴＲ２Ａ  パワートランジスタ
Ｔｗ  所定時間（待機時間）
【図１】
2010098623.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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