(57)【要約】【課題】雑音特性を向上させるＡ／Ｄ変換器、及びそれを備えた固体撮像装置を提供すること。【解決手段】第１アナログ信号電圧と第２アナログ信号電圧とを入力とし、該第１アナログ電圧より大きな第１基準電圧から該第１アナログ電圧より小さな電圧まで一定の傾きで降下する第１比較電圧と、該第２アナログ電圧より大きな第２基準電圧から該第２アナログ電圧より小さな電圧まで該第１比較電圧と同じ傾きで降下する第２比較電圧とを参照電圧とするＡ／Ｄ変換器であって、前記第１比較電圧が前記第１基準電圧から前記第１アナログ信号電圧と等電位となるまでに費やした時間を複数回カウントし、この複数回のカウント結果に応じたデジタル値の累積結果を第１結果とし、前記第２比較電圧が前記第２基準電圧から前記第２アナログ信号電圧と等電位となるまでに費やした時間を複数回カウントし、この複数回のカウント結果に応じたデジタル値の累積結果を第２結果とし、前記第１結果及び前記第２結果との差分をデジタル値として出力する。【選択図】図４
2010103913.tif 000002
【特許請求の範囲】
【請求項１】
第１アナログ信号電圧と第２アナログ信号電圧とを入力とし、該第１アナログ電圧より大きな第１基準電圧から該第１アナログ電圧より小さな電圧まで一定の傾きで降下する第１比較電圧と、該第２アナログ電圧より大きな第２基準電圧から該第２アナログ電圧より小さな電圧まで該第１比較電圧と同じ傾きで降下する第２比較電圧とを参照電圧とするＡ／Ｄ変換器であって、前記第１比較電圧が前記第１基準電圧から前記第１アナログ信号電圧と等電位となるまでに費やした時間を複数回カウントし、この複数回のカウント結果に応じたデジタル値の累積結果を第１結果とし、前記第２比較電圧が前記第２基準電圧から前記第２アナログ信号電圧と等電位となるまでに費やした時間を複数回カウントし、この複数回のカウント結果に応じたデジタル値の累積結果を第２結果とし、前記第１結果及び前記第２結果との差分をデジタル値として出力することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第１比較電圧と前記第１アナログ信号電圧とを比較し、且つ前記第２比較電圧と前記第２アナログ信号電圧とを比較するコンパレータと、
クロック信号に基づき、前記第１比較電圧と前記第１アナログ信号電圧とが一致するまでの期間をカウントし、これを前記第１結果として出力し、且つ前記第２比較電圧と前記第２アナログ信号電圧とが一致するまでの期間をカウントし、これを前記第２結果として出力するカウンタと、
前記カウンタから出力される前記第１結果と前記第２結果との差分を算出する演算器と、
前記カウンタから出力された前記第１結果を一時的に保持して、これを前記演算器に出力すると共に、前記演算器で算出された前記差分を保持するレジスタと
を備え、前記コンパレータは、前記第１比較電圧と前記第１アナログ信号電圧とを複数回比較し、その後前記第２比較電圧と前記第２アナログ信号電圧とを複数回比較し、それぞれの比較結果を前記カウンタへ出力し、
前記カウンタは、前記コンパレータから出力された複数の前記比較結果の各々につき、それぞれ前記第１結果、前記第２結果を出力し、
前記演算器は、前記カウンタから出力された前記第１結果を前記レジスタへと出力した後、前記カウンタから前記第２結果が出力されると、該第２結果と、前記レジスタから読み出した前記第１結果との差分を演算し、
前記レジスタは、前記演算器を介して前記カウンタから出力された前記第１結果を保持した後、前記演算器から出力された前記差分を保持すると共に、該差分を前記第１アナログ信号電圧と前記第２アナログ信号電圧との差分のデジタル値として出力する
ことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記第１比較電圧が前記第１基準電圧から前記第１アナログ信号電圧と等電位となるまでに費やした時間、及び前記第２比較電圧が前記第２基準電圧から前記第２アナログ信号電圧と等電位となるまでに費やした時間を、それぞれ同一回数カウントする
ことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項４】
前記第１比較電圧と前記第１アナログ信号電圧とを比較し、且つ前記第２比較電圧と前記第２アナログ信号電圧とを比較するコンパレータと、
前記第１アナログ信号電圧及び前記第２アナログ信号電圧の一方にはアップカウンタとして機能し、他方にはダウンカウンタとして機能するカウンタであって、
クロック信号に基づき、前記第１比較電圧と前記第１アナログ信号電圧とが一致するまでの期間をカウントし、これを前記第１結果として出力し、且つ前記第１結果を初期値として前記第２比較電圧と前記第２アナログ信号電圧とが一致するまでの期間をカウントし、これを前記第２結果として出力するカウンタと
を備え、前記コンパレータは、前記第１比較電圧と前記第１アナログ信号電圧とを複数回比較し、その後前記第２比較電圧と前記第２アナログ信号電圧とを複数回比較し、それぞれの比較結果を前記カウンタへ出力し、
前記カウンタは、前記コンパレータから出力された複数の前記比較結果の各々につき、それぞれ前記第１結果、前記第２結果を出力し、前記第２結果を前記第１アナログ信号電圧と前記第２アナログ信号電圧との差分のデジタル値として出力する
ことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項５】
請求項１記載のＡ／Ｄ変換器と、
リセット信号を前記第１アナログ信号電圧として発生し、映像信号を前記第２アナログ信号電圧として発生する画素部と、
前記第１比較電圧と前記第２比較電圧とを発生する電圧発生回路と、
前記電圧発生回路に対して、前記リセット信号と前記映像信号の各々につき前記第１比較電圧と前記第２比較電圧を複数回発生するよう命令する制御部と
を具備することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器、及びそれを備えた固体撮像装置に関する。
【背景技術】
【０００２】
従来からＣＭＯＳイメージセンサにおける画素信号をアナログ−デジタル変換（以下、Ａ／Ｄ変換と呼ぶ）する方式として、画素部から出力された電圧と、基準電圧発生回路により発生され、時間の経過と共にスロープ状に変化する電圧とが同一の値となるまでカウントすることで、画素部から出力された映像信号をＡ／Ｄ変換する手段が知られている。具体的には、画素部が出力した映像信号と該映像信号の基準となるリセット電圧の電位差をＡ／Ｄ変換していた。しかし、上記手法によると上記電位差をサンプリングする際に熱雑音が生じる。
【０００３】
そこで、上記問題に鑑み基準電圧発生回路が出力する電圧によりリセット電圧をＡ／Ｄ変換した後、同様に基準電圧発生回路が出力する電圧により映像信号をＡ／Ｄ変換する。そして、それぞれのＡ／Ｄ変換結果の差分を最終的なＡ／Ｄ変換値、すなわちデジタル値とする手法がある（非特許文献１参照）。
【０００４】
しかし、上記解決手段は２回のＡ／Ｄ変換結果の差分をデジタル値とするため、固体撮像装置が備える画素部、基準電圧発生回路、及び比較器において発生する熱雑音が２回足しこまれる欠点があった。
【非特許文献１】W.Yanget 他著.,”An Integrated 800x600 CMOS Imaging System,” ISSCC Digest of Technical Papers, 1999年2月 pp.304-305
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、雑音特性を向上させるＡ／Ｄ変換器、及びそれを備えた固体撮像装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＡ／Ｄ変換器は、第１アナログ信号電圧と第２アナログ信号電圧とを入力とし、該第１アナログ電圧より大きな第１基準電圧から該第１アナログ電圧より小さな電圧まで一定の傾きで降下する第１比較電圧と、該第２アナログ電圧より大きな第２基準電圧から該第２アナログ電圧より小さな電圧まで該第１比較電圧と同じ傾きで降下する第２比較電圧とを参照電圧とするＡ／Ｄ変換器であって、前記第１比較電圧が前記第１基準電圧から前記第１アナログ信号電圧と等電位となるまでに費やした時間を複数回カウントし、この複数回のカウント結果に応じたデジタル値の累積結果を第１結果とし、前記第２比較電圧が前記第２基準電圧から前記第２アナログ信号電圧と等電位となるまでに費やした時間を複数回カウントし、この複数回のカウント結果に応じたデジタル値の累積結果を第２結果とし、前記第１結果及び前記第２結果との差分をデジタル値として出力する。
【０００７】
また、この発明の一態様に係る固体撮像装置は、上記Ａ／Ｄ変換器と、リセット信号を前記第１アナログ信号電圧として発生し、映像信号を前記第２アナログ信号電圧として発生する画素部と、前記第１比較電圧と前記第２比較電圧とを発生する電圧発生回路と、前記電圧発生回路に対して、前記リセット信号と映像信号の各々につき前記第１比較電圧と前記第２比較電圧を複数回発生するよう命令する制御部とを具備する。
【発明の効果】
【０００８】
本発明によれば、雑音特性を向上させるＡ／Ｄ変換器、及びそれを備えた固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
[第１の実施形態]  
この発明の第１の実施形態に係るＡ／Ｄ変換器、及びそれを備えた固体撮像装置について図１を用いて説明する。図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示したものである。なお、ここでは、ＣＭＯＳ型イメージセンサを例に挙げて説明する。
【００１１】
図１に示すように、固体撮像装置１は、クロック制御回路１０（以下、ＶＣＯＰＬＬ１０と呼ぶ）、シリアルコマンド入出力部１２、シリアルインターフェース１３、映像信号処理回路１４（以下、ＩＳＰ１４と呼ぶ）、データ出力インターフェース１５（以下、ＤＯＵＴ１５と呼ぶ）、基準タイミング発生回路１６（以下、ＴＧ１６と呼ぶ）、センサ駆動タイミング発生回路１７（以下、ＳＴ１７と呼ぶ）、ＲＡＭＰ波発生回路１８、センサコア部１９、及びレンズ２０を備える。また、センサコア部１９は、画素部３０と、この画素部３０の側部に設けられたＡＤ変換回路３１（以下、ＡＤＣ部３１と呼ぶ）を備える。以下、各部の詳細について説明する。
【００１２】
ＶＣＯＰＬＬ１０は、マスタークロックＭＣＫに基づいて、固体撮像装置１の内部クロック（以下、クロック信号ＣＬＫと呼ぶ）を生成する。マスタークロックＭＣＫは固体撮像装置１の外部に設けられた例えば、時計（以下、外部時計と呼ぶ）を基準として得られるクロック信号ＣＬＫである。なお、内部クロックの周波数は、ＶＣＯＰＬＬ１０により制御される。
【００１３】
シリアルインターフェース１３は、ＩＳＰ１４を含む固体撮像装置１全体のシステムを動作させるための制御データＤＡＴＡを外部から受け取る。制御データＤＡＴＡは、例えば、コマンドや、全体を動作させるための動作タイミングなどである。そして、シリアルインターフェース１３は、外部から受け取った制御データをシリアルコマンド入出力部１２へと与える。
【００１４】
シリアルコマンド入出力部１２は、シリアルインターフェース１３から受け取った制御データを、それぞれＶＣＯＰＬＬ１０、ＴＧ１６、ＩＳＰ１４、ＤＯＵＴ１５に出力する。
【００１５】
ＴＧ１６は、シリアルコマンド入出力部１２から供給された制御データＤＡＴＡに基づいて、ＳＴ１７、及びＩＳＰ１４に指示を与え、センサコア部１９、及びＩＳＰ１４の動作をそれぞれ制御する。つまり、ＴＧ１６は、映像信号処理を駆動させるＩＳＰ１４と、センサコア部１９の動作タイミングを制御するＳＴ１７とに対し、それぞれ動作タイミングを指示する。すなわち、ＴＧ１６は、ＳＴ１７に、センサコア部１９が受光した電荷を蓄積した後、該電荷を読み出すタイミング、読み出された映像信号をＡ／Ｄ変換するタイミング、そして該映像信号をＩＳＰ１４に転送するタイミングなどの指示を与える。そして、同時にＴＧ１６は、ＩＳＰ１４に、センサコア部１９から映像信号が転送されるタイミング、及び映像信号をＤＯＵＴ１５へ出力するタイミングなどを供給する。
【００１６】
ＳＴ１７は、ＴＧ１６から与えられた上記動作タイミングに応じて、センサコア部１９に、検出部リセットパルス（以下、信号ＲＥＳＥＴと呼ぶ）、信号読み出しパルス（以下、信号ＲＥＡＤと呼ぶ）を供給する。そして信号ＲＥＳＥＴ、及び信号ＲＥＡＤは例えば、‘Ｌ’レベルまたは‘Ｈ’レベルいずれかを取りうるデジタル信号である。
【００１７】
またＳＴ１７は、ＲＡＭＰ波発生回路１８に対し、ＲＡＭＰ波を発生させる動作タイミング及びその回数をそれぞれ指示する。
【００１８】
ＲＡＭＰ波発生回路１８は、ＳＴ１７から供給された動作タイミングに基づいて、ＲＡＭＰ波を発生させ、ＡＤＣ部３１へと供給する。具体的にはＲＡＭＰ波発生回路１８は、後述するセンサコア部１９から読み出された１つの映像信号及びリセット電圧に対し、それぞれ複数回のＲＡＭＰ波を出力する。
【００１９】
センサコア部１９はマトリクス状に配置された複数の画素（以下、ピクセルと呼ぶ）を備えている。つまり、画素部３０では、ＳＴ１７から供給された信号ＲＥＳＥＴ、及び信号ＲＥＡＤに基づいて、複数配置されたピクセルに対し、リセット動作、そしてピクセルに対する映像信号の読み出し動作が行われる。なお、リセット動作により、画素部３０からリセットレベルが、ＡＤＣ部３１へと供給される。また、リセットレベルについては後述する。
【００２０】
ＡＤＣ部３１は、ＲＡＭＰ波発生回路１８から出力されるＲＡＭＰ波のレベルに応じて、画素部３０から供給されたアナログのリセット電圧及び映像信号それぞれにつきＡ／Ｄ（Analog-to-Digital）変換した後、それらデジタル信号の差分を出力する。このとき、ＡＤＣ部３１は、アナログのリセット電圧及び映像信号を例えば１０２４値のデジタル値へと変換する。その結果、ＡＤＣ部３１は例えば映像信号の１０ビットのデジタル信号を得る。その後、得られたデジタル信号がＡＤＣ部３１より読み出される。
【００２１】
ＩＳＰ１４は、センサコア部１９から与えられた映像信号のデジタル信号に対し、ＴＧ１６から供給されたタイミングに基づいて、ホワイトバランス処理、広ダイナミックレンジ処理、ノイズ低減処理、及び不良画素補正処理などの映像信号処理を行う。そして、ＩＳＰ１４は、上記映像信号処理が実行されたデジタル信号を、ＤＯＵＴ１５へと出力する。
【００２２】
ＤＯＵＴ１５は、ＩＳＰ１４において映像信号処理が実行されたデジタル信号を固体撮像装置１の外部へと出力する。
【００２３】
レンズ２０は外部からの光を集光し、該集光した光を、分解フィルターを通したのち画素部３０へと供給する。なお、フィルターはＲＧＢ毎に光を分解する。
【００２４】
＜センサコア部１９の詳細について＞  
次に、上記センサコア部１９の詳細について、図２を用いて説明する。図２は、センサコア部１９の回路図である。
【００２５】
＜画素部３０について＞  
図示するように、画素部３０には、複数の垂直信号線ＶＬＩＮの各々にそれぞれ接続され、且つ垂直方向に（ｍ＋１）個設けられたピクセル４０が配置されている。すなわち、画素部３０は、マトリクス状に配置された複数のピクセル４０を備える。そして、各垂直信号線ＶＬＩＮには、それぞれに対応したＭＯＳトランジスタＴＬとＡＤＣ部３１を構成する各々とが接続されている。なお、以下では、垂直信号線ＶＬＩＮ１に着目し、また垂直信号線ＶＬＩＮに直交する水平方向の第１ライン上に配置されたピクセル４０について説明をする。
【００２６】
ピクセル４０は、ＭＯＳトランジスタＴｂ、Ｔｃ、Ｔｄ、及びフォトダイオードＰＤを備える。ＭＯＳトランジスタＴｃのゲートにはＳＴ１７から与えられた信号ＲＥＳＥＴ１が与えられ、ドレイン端には電圧ＶＤＤ（例えば、２．８Ｖ）が供給され、ソース端は接続ノードＮ１に接続されている。すなわちＭＯＳトランジスタＴｃはフォトダイオードＰＤから読み出された映像信号の基準電圧となるリセット電圧を生成するリセットトランジスタとして機能する。ＭＯＳトランジスタＴｄのゲートにはＳＴ１７から供給された信号ＲＥＡＤ１が与えられ、ドレイン端は接続ノードＮ１に接続され、ソース端は、フォトダイオードＰＤのカソードが接続されている。すなわち、ＭＯＳトランジスタＴｄは、信号電荷読み出し用トランジスタとして機能する。またフォトダイオードＰＤのアノードは接地されている。
【００２７】
ＭＯＳトランジスタＴｂのゲートには接続ノードＮ１が接続され、ドレイン端には電圧ＶＤＤが供給され、ソース端には垂直信号線ＶＬＩＮ１が接続されている。すなわち、ＭＯＳトランジスタＴｂのゲートと、ＭＯＳトランジスタＴｃのソース端と、ＭＯＳトランジスタＴｄのドレイン端とが接続ノードＮ１で共通接続されている。そして、接続ノードＮ１を電位の検出を行うノードとする。なお、ＭＯＳトランジスタＴｂは、映像信号を増幅する増幅用トランジスタとして機能する。
【００２８】
なお、信号ＲＥＳＥＴ１、及び信号ＲＥＡＤ１をそれぞれ伝達する信号線は、垂直信号線ＶＬＩＮに直交する水平方向の第１ライン上に配置されたピクセル４０で共通接続されている。すなわち、信号線は、垂直信号線ＶＬＩＮに直交する水平方向の第１ラインであって、垂直信号線ＶＬＩＮ１〜垂直信号線ＶＬＩＮ（ｎ＋１）のそれぞれに接続されたピクセル４０に対しそれぞれ共通接続されている。なお、垂直信号線ＶＬＩＮに直交する水平方向の第２乃至第（ｍ＋１）ラインについても同様である。
【００２９】
また、同一列に配置された上記ピクセル４０は、ＭＯＳトランジスタＴｂのソース端を介して、垂直信号線ＶＬＩＮ１〜垂直信号線ＶＬＩＮ（ｎ＋１）のいずれかに共通接続される。以下、垂直信号線ＶＬＩＮ１〜垂直信号線ＶＬＩＮ（ｎ＋１）を区別しない場合には、単に垂直信号線ＶＬＩＮと呼ぶ。なお、ｎは自然数である。
【００３０】
また、同一行にあるピクセル４０には、信号ＲＥＳＥＴ１〜信号ＲＥＳＥＴ（ｍ＋１）、信号ＲＥＡＤ１〜信号ＲＥＡＤ（ｍ＋１）のいずれかの信号が共通に与えられる。以下、信号ＲＥＳＥＴ１〜信号ＲＥＳＥＴ（ｍ＋１）、信号ＲＥＡＤ１〜信号ＲＥＡＤ（ｍ＋１）に関しても、区別しない場合には、単に信号ＲＥＳＥＴ、信号ＲＥＡＤと呼ぶ。なお、ｍは自然数である。
【００３１】
ＭＯＳトランジスタＴＬのドレインには垂直信号線ＶＬＩＮの一端が接続され、ゲートには電圧発生回路４１で発生された電圧ＶＬＬが与えられ、ソース端は接地されている。なお、電圧発生回路４１が出力する電圧ＶＬＬは、垂直信号線ＶＬＩＮ１〜垂直信号線ＶＬＩＮ（ｎ＋１）に対応する全てのＭＯＳトランジスタＴＬのゲートに与えられる。そして、ＭＯＳトランジスタＴＬとＭＯＳトランジスタＴｂとでソースフォロワ回路が形成される。
【００３２】
＜ＡＤＣ部３１の構成について＞  
次に、ＡＤＣ部３１の構成の詳細について説明する。ＡＤＣ部３１は、垂直信号線ＶＬＩＮ毎にコンパレータ５０、カウンタ５１、演算器５３、及びレジスタ５２を備えている。コンパレータ５０の反転入力端子には、ＭＯＳトランジスタＴＬのドレイン端が接続され、正入力端子にはＲＡＭＰ波発生回路１８からの出力端が接続される。すなわち、共通するＭＯＳトランジスタＴＬのドレイン端と垂直信号線ＶＬＩＮの一端とがコンパレータ５０の正入力端子に接続されている。そして、コンパレータ５０は反転入力端子及び正入力端子に入力された信号を比較し、その比較結果をカウンタ５１へと出力する。
【００３３】
カウンタ５１には、上記コンパレータ５０からの比較結果、及びクロック信号ＣＬＫが与えられる。なお、クロック信号ＣＬＫはＳＴ１７から与えられても良いし、ＶＣＯＰＬＬ１０から直接与えられても良い。そして、カウンタ５１は、コンパレータ５０から与えられる信号に応じてクロック信号ＣＬＫに基づきカウントを行う。つまり、カウンタ５１はコンパレータ５０から‘Ｈ’レベルが供給されるとクロック信号ＣＬＫに基づきカウントを行い、‘Ｌ’レベルが供給されるとカウントをストップする。すなわち、カウンタ５１は、ＲＡＭＰ波が初期値から垂直信号線の電位まで低下するのに掛かる時間を、カウント値によって計測する。そしてカウンタ５１はカウントした値を演算器５３に出力したのち、必要に応じてそれまでのカウント値をリセットする。また、ＡＤＣ部３１において例えばｌビットのＡ／Ｄ変換を行う場合、カウンタ５１は少なくとも２ｌまでカウントする。例えばｌ＝１０ビットである場合、カウンタ５１は少なくとも１０２４値カウントする（ｌは自然数）。
【００３４】
演算器５３は、カウンタ５１から出力されたカウント値をレジスタ５２に出力する。また、演算器５３は、カウンタ５１から出力されたカウント値と事前にレジスタ５２が保持していたカウント値とを減算する。
【００３５】
レジスタ５２には演算器５３から出力されたカウント値が与えられる。そして、レジスタ５２は、そのカウント値を保持すると共に、演算器５３に該カウント値を出力する。その後、レジスタ５２は演算器５３が上記減算したカウント値を格納する。そしてレジスタ５２に格納されたデジタル信号は、該レジスタ５２の動作によって、ＩＳＰ１４を経て出力される。なお、レジスタ５２からＩＳＰ１４に転送されるデジタル信号は、垂直信号線ＶＬＩＮ１乃至（ｎ＋１）に直交する水平方向の１ライン上にそれぞれ配置されたピクセル４０により得られた映像信号である。すなわち、レジスタ５２はＩＳＰ１４に、垂直信号線ＶＬＩＮに直交し、水平方向に（ｎ＋１）個設けられたピクセル４０から読み出された映像信号を一括して転送する。
【００３６】
＜ＡＤＣ部３１の動作について＞  
次に、本実施形態に係る固体撮像装置においてアナログのリセット電圧及び映像信号をそれぞれデジタル変換する際の動作について、図３Ａ及び図３Ｂを用いて説明する。図３Ａ及び図３Ｂはそれぞれ固体撮像装置がアナログ信号のリセット信号及び映像信号をそれぞれデジタル変換する動作の流れを示すフローチャートである。
【００３７】
まず、ＳＴ１７はカウンタ５１にカウント値をリセットするよう命令する。これにより、カウンタ５１はカウント値を‘０’とする（図３Ａ、ステップＳ０）。その後、画素部３０からリセット信号を読み出し、該リセット信号はコンパレータ５０の反転入力端子へと入力される（Ｓ１）。また、ＲＡＭＰ波発生回路１８はコンパレータ５０に出力するリセット信号用のＲＡＭＰ波を発生させる。これによりコンパレータ５０はリセット信号とリセット信号用のＲＡＭＰ波とを比較する（Ｓ２）。次に、たとえばＳＴ１７からクロック信号ＣＬＫがカウンタ５１へと与えられる（Ｓ３）。そして、カウンタ５１はクロック信号ＣＬＫに同期してカウントを行う（Ｓ４）。すなわちコンパレータ５０から出力される信号ＥＮが‘Ｈ’レベルであれば（Ｓ５、ＹＥＳ）、カウンタ５１はクロック信号ＣＬＫに同期してカウントアップを行う（Ｓ４）。そして、コンパレータ５０からの与えられる信号ＥＮが‘Ｌ’レベルとなれば、デジタル変換（Ａ／Ｄ変換）を停止する（Ｓ６）。従ってカウンタ５１はカウントアップを停止する。そしてＳＴ１７は、リセット信号のＡ／Ｄ変換回数がＮ回に達したかを確認する（Ｓ７）。ステップＳ７において、リセット信号のＡ／Ｄ変換回数がＮ回に達していない場合（Ｓ７、ＮＯ）、ステップＳ２へ戻り、所定の動作を繰り返す。そして、ステップＳ７において、リセット信号のＡ／Ｄ変換がＮ回を満たした場合（Ｓ７、ＹＥＳ）、ＳＴ１７は、それまでカウンタ５１に保持されているカウント値をレジスタ５２に保持させる（Ｓ８）。その後、ＳＴ１７は、カウンタ５１が保持しているカウント値をリセットするよう命令する。これによりカウンタ５１のカウント値を‘０’とする（図３Ｂ、Ｓ９）。
【００３８】
次に、画素部３０から映像信号を読み出し、該映像信号はコンパレータ５０の反転入力端子へと入力される（Ｓ１０）。また、ＲＡＭＰ波発生回路１８はコンパレータ５０に出力する映像信号用のＲＡＭＰ波を発生させる。これによりコンパレータ５０は映像信号と映像信号用のＲＡＭＰ波とを比較する（Ｓ１１）。次に、たとえばＳＴ１７からクロック信号ＣＬＫがカウンタ５１へと与えられる（Ｓ１２）。そして、カウンタ５１はクロック信号ＣＬＫに同期してカウントを行う（Ｓ１３）。すなわちコンパレータ５０から出力される信号ＥＮが‘Ｈ’レベルであれば（Ｓ１４、ＹＥＳ）、カウンタ５１はクロック信号ＣＬＫに同期してカウントアップを行う（Ｓ１３）。そして、コンパレータ５０からの与えられる信号ＥＮが‘Ｌ’レベルとなれば、Ａ／Ｄ変換を停止する（Ｓ１５）。従ってカウンタ５１はカウントアップを停止する。そしてＳＴ１７は、映像信号のＡ／Ｄ変換回数がＮ回に達したかを確認する（Ｓ１６）。ステップＳ１６において、リセット信号のＡ／Ｄ変換回数がＮ回に達していない場合（Ｓ１６、ＮＯ）、ステップＳ１１へ戻り、所定の動作を繰り返す。そして、ステップＳ１６において、映像信号のＡ／Ｄ変換がＮ回（Ｎ：自然数）を満たした場合（Ｓ１６、ＹＥＳ）、すなわち、リセット信号のＡ／Ｄ変換回数が一致すれば、演算器５３はカウンタ５１のカウント値と、それまでレジスタ５２に保持されていた値とを減算する（Ｓ１７）。そして、レジスタ５２はこの減算結果を一時的に保持し、減算結果を出力する（Ｓ１８）。
【００３９】
＜本実施形態に係る固体撮像装置の動作について＞  
次に上記ＡＤＣ部３１を備えた固体撮像装置における動作を、図４を用いて説明する。図４は、画素部３０からＡＤＣ部３１に供給されたアナログのリセット電圧及び映像信号の有する電圧（以下、映像信号電圧）をそれぞれデジタル変換する様子を示したタイミングチャートである。そして、縦軸にＲＡＭＰ波発生回路１８の出力、画素部３０から供給されるリセット電圧及び映像信号電圧（図中、Ａ／Ｄ変換入力電圧と表記）、ＶＣＯＰＬＬ１０のクロック信号ＣＬＫ、カウンタ５１からの出力、及びレジスタ５２が保持する映像信号のデジタル値を取り、横軸に時間を取る。なお、本実施形態に係るＡＤＣ部３１では画素部３０から供給された映像信号電圧とリセット電圧との差分を１２ビットのデジタル値に変換する。リセット電圧または映像信号電圧に対し１回のＲＡＭＰ波が出力される毎に１０ビットのデジタル変換がなされるものとすると、該リセット電圧及び該映像信号電圧に対しそれぞれ４回ＲＡＭＰ波を出力することで１２ビットのＡ／Ｄ変換が実現される。また、ＲＡＭＰ波発生回路１８はＳＴ１７により制御され、該ＲＡＭＰ波発生回路１８が出力するＲＡＭＰ波はリセット電圧及び映像信号電圧振幅範囲よりも大きな値から小さな値までを有する。具体的には、リセット電圧に対するＲＡＭＰ波はリセット電圧を基準として−ａ〜ａ[Ｖ]までの振幅をとり、映像信号電圧に対するＲＡＭＰ波はリセット電圧を基準として−ｂ〜ａ[Ｖ]までの振幅をとるものとする。またｂ＞ａなる関係となる。
【００４０】
また、ＲＡＭＰ波発生回路１８により出力されるＲＡＭＰ波の傾き及びクロック信号ＣＬＫの周波数は、リセット電圧検出時及び映像信号電圧検出時に対し常に一定である。
【００４１】
まず、時刻ｔ０において、画素部３０からリセット電圧が読み出され、またＲＡＭＰ波発生回路１８がＲＡＭＰ波を発生する。そして、ＡＤＣ部３１において、リセット電圧のＡ／Ｄ変換が行われる。すなわち、図３で説明したステップＳ０からＳ８までの処理が実行される。そして、時刻ｔ０では、ＳＴ１７からリセット命令を受けたことによって、カウンタ５１のカウント値は‘０’にリセットされる。また、ＲＡＭＰ波発生回路１８の出力はリセット電圧より大きい振幅ａ[Ｖ]の電圧をとる。これによりコンパレータ５０は、該コンパレータ５０の正入力端子に入力されるＲＡＭＰ波と反転入力端子に入力されるリセット電圧とを比較し、カウンタ５１に信号ＥＮとして‘Ｈ’レベルを出力する。このためカウンタ５１はクロック信号ＣＬＫに同期してカウントアップを行う。そして、時刻ｔ０からスロープ状に減少するＲＡＭＰ波は、時刻ｔ１になるとリセット電圧と電位が一致する。そしてリセット電圧よりもＲＡＭＰ波が小さくなるとコンパレータ５０はカウンタ５１に信号ＥＮとして‘Ｌ’レベルを出力する。これによりカウンタ５１はカウントをストップする。なお、この時のカウンタ５１のカウント値を‘２０’とする。そして、時刻ｔ２になるとＲＡＭＰ波発生回路１８は一回目のスイープを終えＲＡＭＰ波の振幅は−ａ[Ｖ]となり、またカウンタ５１に供給されるクロック信号ＣＬＫがストップする。これにより、リセット電圧のＡ／Ｄ変換が完了する。
【００４２】
そして同時刻ｔ２において、ＳＴ１７によりＲＡＭＰ波発生回路１８が出力する電圧は−ａ[Ｖ]からａ[Ｖ]に切り替わる。そして、時刻ｔ２から時刻ｔ３までＳＴ１７によりＲＡＭＰ波発生回路１８は一定の振幅ａ[Ｖ]の電圧を出力する。
【００４３】
その後、上記時刻ｔ０からｔ３までの動作（時刻ｔ０からｔ１の期間においてアナログのリセット電圧をデジタル値に変換している）が複数回、例えば３回繰り返される。すなわち時刻ｔ３〜ｔ１１の間、前述した時刻ｔ０〜ｔ３までと同様、ＳＴ１７によりＲＡＭＰ波発生回路１８はリセット電圧に対しＲＡＭＰ波を３回出力する。すなわちＳＴ１７により、ＲＡＭＰ波発生回路１８はＲＡＭＰ波のスイープを３回行う。そして、カウンタ５１はＲＡＭＰ波がリセット電圧の振幅と一致するまでのそれぞれの期間、クロック信号ＣＬＫに基づきカウントし続ける。すなわち、カウンタ５１はそれまでカウントしたカウント値をリセットせず累積させる。つまり、カウンタ５１はコンパレータ５０が‘Ｈ’レベルを出力する時刻ｔ０〜ｔ１、時刻ｔ３〜ｔ４、時刻ｔ６〜ｔ７、時刻ｔ９〜ｔ１０までそれぞれ‘２０’ずつカウントを行う。その結果、時刻ｔ１０におけるカウンタ５１のカウント値は‘８０’となる。なお、ＳＴ１７は、リセット電圧に対する１回目のＡ／Ｄ変換の際にはカウンタ５１のカウント値をリセットする命令を発行するが、それ以降のリセット電圧に対するＡ／Ｄ変換の際には発行しない。
【００４４】
また、同時刻ｔ１１においてＳＴ１７によりＲＡＭＰ波発生回路１８が出力する電圧は−ａ[Ｖ]からａ[Ｖ]に切り替わる。そして、時刻ｔ１１から時刻ｔ１３までＳＴ１７によりＲＡＭＰ波発生回路１８は一定の振幅ａ[Ｖ]の電圧を出力する。
【００４５】
次に時刻ｔ１２において、ＳＴ１７により画素部３０から読み出された映像信号がコンパレータ５０の反転入力端子に供給される。すると、ＳＴ１７は、それまでカウンタ５１が累積したカウント値‘８０’をレジスタ５２に出力させる。これにより、Ａ／Ｄ変換部３１において、映像信号のＡ／Ｄ変換が開始される。すなわち図３で説明したステップＳ９からＳ１６までの処理が実行される。また、カウンタ５１がそれまで蓄積したカウント値をレジスタ５２に出力した後、カウンタ５１はそれまでカウントしていた値をリセットする。
【００４６】
時刻ｔ１３においてＲＡＭＰ波発生回路１８は映像信号よりも大きい振幅ａ[Ｖ]の電圧を出力する。これによりコンパレータ５０は、該コンパレータ５０の正入力端子に入力されるＲＡＭＰ波と反転入力端子に入力される映像信号とを比較し、カウンタ５１に信号ＥＮとして‘Ｈ’レベルを出力する。これによりカウンタ５１はクロック信号ＣＬＫに基づいて再度‘０’からカウントアップを行う。そして、ＳＴ１７により時刻ｔ１３からＲＡＭＰ波は減少し、時刻ｔ１４になると映像信号との電位が一致する。そしてリセット電圧よりもＲＡＭＰ波が小さくなると、コンパレータ５０はカウンタ５１に与える信号ＥＮを‘Ｌ’レベルに切り替える。これによりカウンタ５１はカウントをストップする。なお、この時のカウンタ５１のカウント値は‘７６’となる。そして、時刻ｔ１５になるとＲＡＭＰ波発生回路１８はスイープを終えＲＡＭＰ波の振幅は−ｂ[Ｖ]となり、またカウンタ５１に供給されるクロック信号ＣＬＫがストップする。
【００４７】
そして同時刻ｔ１５において、ＳＴ１７によりＲＡＭＰ波発生回路１８が出力する電圧は−ｂ[Ｖ]からａ[Ｖ]に切り替わる。そして、時刻ｔ１６から時刻ｔ１７までＳＴ１７によりＲＡＭＰ波発生回路１８は一定の振幅ａ[Ｖ]の電圧を出力する。
【００４８】
その後、上記時刻ｔ１３からｔ１６までの動作（時刻ｔ１３からｔ１４の期間においてアナログの映像信号電圧をデジタル値に変換している）が複数回、例えば３回繰り返される。すなわち時刻ｔ１６〜ｔ２４の間、前述した時刻ｔ１３〜ｔ１６までと同様、ＲＡＭＰ波発生回路１８は映像信号に対しＲＡＭＰ波を３回出力する。そして、カウンタ５１はＲＡＭＰ波が映像信号電圧の振幅よりも大きいそれぞれの期間、クロック信号ＣＬＫに基づいてカウントし続ける。すなわち、カウンタ５１はそれまでカウントしたカウント値をリセットせず累積させる。つまり、カウンタ５１はコンパレータ５０が‘Ｈ’レベルを出力する時刻ｔ１３〜ｔ１４、時刻ｔ１６〜ｔ１７、時刻ｔ１９〜ｔ２０、時刻ｔ２２〜ｔ２３までそれぞれ‘７６’ずつカウントを行う。そしてその後カウンタ５１は累積したカウント値‘３０４’を演算器５３に出力する。なお、ＳＴ１７は、映像信号の１回目のＡ／Ｄ変換の際にはカウンタ５１のカウント値をリセットする命令を発行するが、それ以降映像信号のＡ／Ｄ変換の際には発行しない。
【００４９】
その後時刻ｔ２５において演算器５３は、カウンタ５１から供給されたカウント値‘３０４’から、レジスタ５２に保持していたリセット電圧のデジタル値‘８０’を減算し、減算結果‘２２４’をレジスタ５２に格納する。そして、レジスタ５２はこの減算結果‘２２４’を、像信号のデジタル値として出力する。なお、上記ＲＡＭＰ波が、リセット電圧及び映像信号電圧をそれぞれデジタル変換する手法をデジタルダブルサンプリングと呼び、本実施形態のようにデジタル変換を４回ずつ行う場合を４多重デジタルダブルサンプリングと呼ぶ。
【００５０】
＜本実施形態に係る効果＞  
上記本実施形態に係るＡ／Ｄ変換器、及びそれを備えた固体撮像装置であると以下の効果を得ることが出来る。
【００５１】
（１）ノイズ特性を向上することができる。
【００５２】
本実施形態に係る効果を、比較例を挙げて説明する。比較例として、図４において、ＲＡＭＰ波発生回路１８がリセット信号、及び映像信号に対しそれぞれ１回ＲＡＭＰ波を出力した場合を挙げる。すなわち、比較例におけるＡＤＣ部３１の動作は、図４において、時刻ｔ３〜ｔ１１までの動作、並びに時刻ｔ１６〜ｔ２４はない。なお、この場合もＳＴ１７によりＲＡＭＰ波発生回路１８が制御される。換言すれば、デジタルダブルサンプリングを比較例とする。
【００５３】
まず、固体撮像装置が備える各構成が動作する際、多様な雑音が発生する。この多様な雑音のうち、固体撮像装置におけるリセット電圧及び映像信号が有する熱雑音、ＲＡＭＰ波発生回路１８内で発生する熱雑音、及びコンパレータ５０の動作時に発生する熱雑音が特に顕著となることがある。そしてこれら熱雑音を含む信号をＡ／Ｄ変換した結果の標準偏差をσ[ＬＳＢ]とする。すなわち、カウンタ５１がコンパレータ５０からの出力に応じてカウントを行い、その結果カウント値を‘１０’としたい場合であっても、このσ分だけバラつきを有する為、カウンタ５１のカウント値は‘１０’とならないことがある。
【００５４】
そこで比較例に係るＡＤＣ部３１であると、ＡＤＣ部３１はリセット電圧及び映像信号に対しそれぞれ１回ずつ、すなわち２回Ａ／Ｄ変換を行い、その結果の差分を計算している為、最終的なＡ／Ｄ変換結果に含まれる熱雑音の成分は２１／２×σとなる。これは、雑音が無相関であるため、Ａ／Ｄ変換した回数をルートした値に比例する。そして、前述したようにリセット電圧及び映像信号電圧に対し、１回のＲＡＭＰ波が出力される毎に１０ビットのデジタル変換がなされるものとすると、最終的な映像信号電圧とリセット電圧の差分に対するＡ／Ｄ変換結果は１０ビットのデジタル値となる。すなわち、１０２４値の信号となる。ここでＳ（Signal）／Ｎ（Noise）比は、１０２４／２１／２×σとなる。
【００５５】
この点につき、本実施形態に係るＡ／Ｄ変換器、及びそれを備えた固体撮像装置であると、上記熱雑音を低下させ、更にはＳ／Ｎ比を向上することができる。以下詳細に説明する。前述したように本実施形態では、ＲＡＭＰ波発生回路１８はＲＡＭＰ波を４回、同一のリセット電圧及び映像信号電圧に対してそれぞれ出力する。すなわち、合計で８回のＡ／Ｄ変換を行っている。つまり、このとき発生する熱雑音のＡ／Ｄ変換換算値は８１／２×σとなる。また、前述と同様に１回のＲＡＭＰ波が出力される毎に１０ビットのデジタル変換がなされるものとすると、最終的なＡ／Ｄ変換結果は１２ビットのデジタル値となる。すなわち、４０９６値の信号となる。このとき、最終的なＡ／Ｄ変換結果に含まれる熱雑音の成分を１０ビット換算すると、１０２４／４０９６×８１／２×σ＝２１／２×σ／２となる。つまり、熱雑音が比較例と比べて１／２小さくなる。つまり、σを１／２にすることができる。換言すれば、ＡＤＣ部３１が４多重デジタルダブルサンプリングを行うことで、熱雑音の影響を軽減することが出来る。そしてこれにより、カウンタ５１がカウントすることで得られたカウント値のバラつきを抑圧することができる。
【００５６】
また、Ｓ／Ｎ比は４０９６／８１／２×σ＝２０４８／２１／２×σとなり、比較例と比べて２倍大きくなる。
【００５７】
＜変形例＞  
＜本実施形態の変形例に係る固体撮像装置の動作について＞  
次に変形例に係る上記ＡＤＣ部３１を備えた固体撮像装置の動作を、図５を用いて説明する。図５は、図４と同様４多重デジタルダブルサンプリングを示し、画素部３０からＡＤＣ部３１に供給されたアナログのリセット電圧及び映像信号をそれぞれデジタル変換する様子を示したタイミングチャートである。そして、縦軸にＲＡＭＰ波発生回路１８の出力、画素部３０から供給されるリセット電圧及び映像信号（図中、Ａ／Ｄ変換入力電圧と表記）、ＶＣＯＰＬＬ１０のクロック信号ＣＬＫ、カウンタ５１からの出力、及びレジスタ５２が保持する映像信号のデジタル値を取り、横軸に時間を取る。以下、図４で説明した固体撮像措置と異なる動作についてのみ説明する。
【００５８】
本実施形態の変形例に係るＡＤＣ部３１は、リセット電圧及び映像信号電圧に対しＡ／Ｄ変換をｋ回繰り返すことで、映像信号電圧とリセット電圧の差分をｌビットのデジタル値に変換する。この場合カウンタ５１は、１回のＲＡＭＰ波が出力される毎に、リセット電圧に対してはｍ値 (ｍは自然数)、映像信号電圧に対してはｍ＋２ｌ／ｋ値カウントされる（ｋは自然数）。例えば画素部３０から供給されたリセット電圧及び映像信号電圧に対しＲＡＭＰ波をそれぞれ４回出力することで、最終的に１０ビットのデジタル値に変換する場合、１回のＲＡＭＰ波出力において、リセット電圧に対しｍ値、映像信号電圧に対し（ｍ＋２５６）値のデジタル値に変換を行う。
【００５９】
つまり、時刻ｔ０から時刻ｔ３まで、リセット電圧に対する１回目のＡ／Ｄ変換を行う。その結果、コンパレータ５０による信号ＥＮが‘Ｌ’レベルとなる時刻ｔ１までカウンタ５１は‘５’までカウントアップする。つまり、本実施形態の変形例に係るＡＤＣ部３１では、１回のＡ／Ｄ変換で２５６値のデジタル信号に変換しているため、カウンタ５１は第１の実施形態に係るＡＤＣ部３１に比べて１／４の値を取る。これにより、リセット電圧のＡ／Ｄ変換が完了する。
【００６０】
その後、上記時刻ｔ０からｔ３までの動作（時刻ｔ０からｔ１の期間においてアナログのリセット電圧をデジタル値に変換している）が複数回、例えば３回繰り返される。すなわち、時刻ｔ０から時刻ｔ３と同様に、時刻ｔ３から時刻ｔ１１までＲＡＭＰ波発生回路１８はリセット電圧に対しスロープ状のＲＡＭＰ波を３回出力し、リセット電圧に対するＡ／Ｄ変換を３回繰り返す。すなわち、カウンタ５１はＲＡＭＰ波がリセット電圧の振幅よりも大きいそれぞれの期間、クロック信号ＣＬＫに基づいてカウントし続ける。そして、カウンタ５１はそれまでカウントしたカウント値をリセットせず累積させる。つまり、カウンタ５１はコンパレータ５０が‘Ｈ’レベルを出力する時刻ｔ０〜ｔ１、時刻ｔ３〜ｔ４、時刻ｔ６〜ｔ７、時刻ｔ９〜ｔ１０までそれぞれ‘５’ずつカウントを行う。そして画素部３０から映像信号が読み出されると、カウンタ５１は累積したカウント値‘２０’をレジスタ５２に出力する。なお上記以外、変形例に係る固体撮像装置の動作は、上記図４に示した固体撮像装置の動作と同一である。
【００６１】
映像信号電圧についても同様である。すなわち、時刻ｔ１３から時刻ｔ１６まで、映像信号に対する１回目のＡ／Ｄ変換を行う。その結果、コンパレータ５０による信号ＥＮが‘Ｌ’レベルとなる時刻ｔ１４までカウンタ５１は‘１９’までカウントアップを行う。また、上記同様、本実施形態の変形例に係るＡＤＣ部３１は、１回のカウント動作で２５６値のデジタル信号に変換しているため、カウンタ５１は第１の実施形態に係るＡＤＣ部３１に比べて１／４の値を取る。これにより、映像信号電圧のＡ／Ｄ変換が完了する。そして時刻ｔ１６〜ｔ２４の間、前述した時刻ｔ１３〜ｔ１６までと同様、ＳＴ１７によりＲＡＭＰ波発生回路１８は映像信号電圧に対しＲＡＭＰ波を３回出力する。そして、カウンタ５１はＲＡＭＰ波が映像信号電圧の振幅よりも大きいそれぞれの期間、クロック信号ＣＬＫに基づいてカウントアップをし続ける。すなわち、カウンタ５１はそれまでカウントアップしたカウント値をリセットせず累積させる。つまり、カウンタ５１はコンパレータ５０が信号ＥＮとして‘Ｈ’レベルを出力する時刻ｔ１３〜ｔ１４、時刻ｔ１６〜ｔ１７、時刻ｔ１９〜ｔ２０、時刻ｔ２２〜ｔ２３までそれぞれ‘１９’ずつカウントを行う。そしてその後カウンタ５１は累積したカウント値‘７６’をレジスタ５２に出力する。
【００６２】
その後、時刻ｔ２５においてレジスタ５２は、カウンタ５１から供給されたカウント値‘７６’から、保持していたリセット電圧のデジタル値‘２０’を減算器にて減算することで映像信号のデジタル値‘５６’を得る。
【００６３】
＜変形例に係る効果＞
上記本実施形態の変形例に係るＡ／Ｄ変換器、及びそれを備えた固体撮像装置であると上記（１）の効果に加え、以下効果を併せて得ることが出来る。
【００６４】
（２）処理速度を向上、または、消費電力を低下できる。
【００６５】
変形例に係るＡ／Ｄ変換器、及びそれを備えた固体撮像装置においてもＲＡＭＰ波発生回路１８はＲＡＭＰ波を４回、同一のリセット電圧及び映像信号電圧に対してそれぞれ出力する。すなわち、合計で８回のＡ／Ｄ変換を行っている。そして、変形例に係るＡＤＣ部３１における、クロック信号ＣＬＫのカウント量が上記実施形態及び比較例よりも少ない。すなわち、１回当たりのＡ／Ｄ変換でカウンタ５１がクロック信号ＣＬＫに基づいてカウントするカウント値は‘５’、‘１９’である。このため、リセット電圧及び映像信号に対しそれぞれ４回Ａ／Ｄ変換することでそれぞれカウント値は‘２０’、‘７６’となる。このとき、１回のＡ／Ｄ変換で発生する熱雑音は上記実施形態及び比較例と比べて１／４の大きさとなる。つまり、σ／４となる。そしてＡＤＣ部３１は計８回のＡ／Ｄ変換を行っているため、熱雑音は８１／２×σ／４となる。つまり、上記比較例よりも１／２小さくなる。また、Ｓ／Ｎ比においても１０２４／（８１／２×σ／４）＝２０４８／２１／２×σとなり、上記比較例と比べて２倍大きくなる。ただし、この関係は、熱雑音が量子化雑音に対して十分大きい場合にのみ成り立つ。
【００６６】
そして、変形例に係るＡＤＣ部３１であると画素部３０から読み出されたリセット電圧及び映像信号電圧を１回のサンプリングで２５６値のデジタル信号へと変換している。つまり、カウンタ５１に入力されるクロック信号ＣＬＫは各々のカウント毎において２５６カウント行う。すなわち、１クロックに必要とする時間が、上記第１の実施形態におけるＡＤＣ部３１と同じであれば、ＡＤＣ部３１がリセット信号及び映像信号電圧をそれぞれ４回Ａ／Ｄ変換するまでの時間は短くなる。これにより、処理速度が上がるといった効果を奏することもできる。
【００６７】
また、ＶＣＯＰＬＬにより１クロックに必要とする時間を長くし、リセット電圧及び映像信号電圧のＡ／Ｄ変換に時間を掛けることで固体撮像装置の消費電力を低下させることもできる。
【００６８】
[第２の実施形態]  
次に、この発明の第２の実施形態に係るＡ／Ｄ変換器、及びそれを備えた固体撮像装置について説明する。なお、本実施形態においてもＣＭＯＳ型イメージセンサを例に挙げて説明する。本実施形態は、上記第１の実施形態において図２に示したＡＤＣ部３１の構成を代えたものである。以下、上記第１の実施形態に係る固体撮像装置と異なる構成のみについて図６を用いて説明する。なお、同一の構成については同一の参照符号を付す。
【００６９】
図６は本実施形態に係るＡＤＣ部３１のブロック図である。図示するように、ＡＤＣ部３１はレジスタ５２、及び減算部５３を廃し、カウンタ５１をアップダウンカウンタ５４に代えたものである。すなわち、コンパレータ５０の比較結果が信号ＥＮとしてアップダウンカウンタ５４へと出力される。そして、アップダウンカウンタ５４からリセット電圧と映像信号電圧の差分に対するデジタル値が出力される。すなわち、アップダウンカウンタ５４は演算器及びレジスタとしての機能も有する。
【００７０】
また、上記第１の実施形態に係るカウンタ５１と異なる機能として、アップダウンカウンタ５４はダウンカウントモード、またはアップカウントモードいずれかのモードを取り、コンパレータ５０からの比較結果として信号ＥＮが‘Ｈ’レベルである場合アップカウント、またはダウンカウントいずれかのカウントを行う。
【００７１】
そして、例えば本実施形態においてリセット電圧の読み出し時にコンパレータ５０から‘Ｈ’レベルが出力された場合には、ダウンカウントを行ない、映像信号電圧の読み出し時にコンパレータ５０から‘Ｈ’レベルが出力された場合には、アップカウントを行う。これにより、アップダウンカウンタ５４の最終値は、リセット電圧と映像信号電圧の差分に対するＡ／Ｄ変換値となる。
【００７２】
＜ＡＤＣ部３１の動作＞  
次に、本実施形態に係る固体撮像装置においてアナログのリセット電圧及び映像信号をそれぞれデジタル変換する際の動作について、図７Ａ及び図７Ｂを用いて説明する。図７Ａ及び図７Ｂはそれぞれ固体撮像装置においてアナログ信号のＡ／Ｄ変換を行う場合における動作の流れを示すフローチャートである。
【００７３】
まず、ＳＴ１７はアップダウンカウンタ５４にカウント値をリセットするよう命令する。これにより、アップダウンカウンタ５４はカウント値を‘０’とする（図７Ａ、ステップＳ２０）。その後、画素部３０からリセット信号を読み出し、該リセット信号はコンパレータ５０の反転入力端子へと入力される（Ｓ２１）。また、ＲＡＭＰ波発生回路１８はコンパレータ５０に出力するリセット信号用のＲＡＭＰ波を発生させる。これによりコンパレータ５０はリセット信号とリセット信号用のＲＡＭＰ波とを比較する（Ｓ２２）。次に、たとえばＳＴ１７からクロック信号ＣＬＫがアップダウンカウンタ５４へと与えられる（Ｓ２３）。そして、アップダウンカウンタ５４は、ダウンカウンタとして機能し、クロック信号ＣＬＫに同期してカウントダウンを行う（Ｓ２４）。すなわちコンパレータ５０から出力される信号ＥＮが‘Ｈ’レベルであれば（Ｓ２５、ＹＥＳ）、アップダウンカウンタ５４はクロック信号ＣＬＫに同期してカウントダウンを行う（Ｓ２４）。そして、コンパレータ５０からの与えられる信号ＥＮが‘Ｌ’レベルとなれば、Ａ／Ｄ変換を停止する（Ｓ２６）。従ってアップダウンカウンタ５４はカウントダウンを停止する。そしてＳＴ１７は、リセット信号のＡ／Ｄ変換回数がＮ回に達したかを確認する（Ｓ２７）。ステップＳ２７において、リセット信号のＡ／Ｄ変換回数がＮ回に達していない場合（Ｓ２７、ＮＯ）、ステップＳ２２へ戻り、所定の動作を繰り返す。そして、ステップＳ２７において、リセット信号のＡ／Ｄ変換がＮ回を満たした場合（Ｓ２７、ＹＥＳ）、ＳＴ１７は、それまでアップダウンカウンタ５４がカウントしたカウント値をリセットせず保持させる（Ｓ２８）。
【００７４】
次に、画素部３０から映像信号を読み出す。これにより、該映像信号はコンパレータ５０の反転入力端子へと入力される（図７Ｂ、Ｓ２９）。また、ＲＡＭＰ波発生回路１８はコンパレータ５０に出力する映像信号用のＲＡＭＰ波を発生させる。これによりコンパレータ５０は映像信号と映像信号用のＲＡＭＰ波とを比較する（Ｓ３０）。次に、たとえばＳＴ１７からクロック信号ＣＬＫがアップダウンカウンタ５４へと与えられる（Ｓ３１）。そして、アップダウンカウンタ５４はアップカウンタとして機能し、クロック信号ＣＬＫに同期してカウントアップを行う（Ｓ３２）。すなわちコンパレータ５０から出力される信号ＥＮが‘Ｈ’レベルであれば（Ｓ３３、ＹＥＳ）、アップダウンカウンタ５４はクロック信号ＣＬＫに同期してカウントアップを行う（Ｓ３２）。そして、コンパレータ５０からの与えられる信号ＥＮが‘Ｌ’レベルとなれば、Ａ／Ｄ変換を停止する（Ｓ３４）。従ってアップダウンカウンタ５４はカウントアップを停止する。そしてＳＴ１７は、映像信号のＡ／Ｄ変換回数がＮ回に達したかを確認する（Ｓ３５）。ステップＳ３５において、リセット信号のＡ／Ｄ変換回数がＮ回に達していない場合（Ｓ３５、ＮＯ）、ステップＳ３０へ戻り、所定の動作を繰り返す。そして、ステップＳ３５において、映像信号のＡ／Ｄ変換がＮ回を満たした場合（Ｓ３５、ＹＥＳ）、すなわち、リセット信号のＡ／Ｄ変換回数が一致すれば、ＳＴ１７は、アップダウンカウンタ５４にカウントしたカウント値を映像信号のデジタル信号として出力する（Ｓ３６）。
【００７５】
＜固体撮像装置の動作について＞  
次に上記ＡＤＣ部３１を備えた固体撮像装置の動作について、図８を用いて説明する。図８は上記第１の実施形態の変形例で説明した図４と同様、画素部３０からＡＤＣ部３１に供給されたアナログのリセット電圧及び映像信号電圧をそれぞれ４回ずつデジタル変換する様子を示したタイミングチャートである。すなわち本実施形態に係るＡＤＣ部３１では、画素部３０から供給された映像信号電圧及びリセット電圧に対しＲＡＭＰ波をそれぞれ４回出力することでそれぞれ８ビットのデジタル値に変換する。つまり、ＡＤＣ部３１は４多重デジタルダブルサンプリングを行う。また、縦軸にＲＡＭＰ波発生回路１８の出力、画素部３０から供給されるリセット電圧及び映像信号（図中、Ａ／Ｄ変換入力電圧と表記）、ＶＣＯＰＬＬ１０のクロック信号ＣＬＫ、アップダウンカウンタ５４からの出力を取り、横軸に時間を取る。以下、図４で説明した固体撮像装置と異なる動作についてのみ説明する。
【００７６】
本実施形態に係る固体撮像装置では、上記図６において説明したＡＤＣ部３１を備える。このため、コンパレータ５０から‘Ｈ’を受信するとアップダウンカウンタ５４は必要に応じてカウントアップまたはカウントダウンを行う。
【００７７】
図示するように、まず、時刻ｔ０において、画素部３０からリセット電圧が読み出され、またＲＡＭＰ波発生回路１８がＲＡＭＰ波を発生する。そして、ＡＤＣ部３１において、リセット電圧のＡ／Ｄ変換が行われる。図７で説明したステップＳ２０からＳ２８までの処理が実行される。すなわち、時刻ｔ０では、アップダウンカウンタ５４はダウンカウンタとして機能し、ＳＴ１７からリセット命令を受けたことによって、カウンタ５１のカウント値は‘０’にリセットされた後、時刻ｔ０から時刻ｔ３まで、リセット電圧に対する１回目のＡ／Ｄ変換を行う。その結果、コンパレータ５０による信号ＥＮが‘Ｌ’レベルとなる時刻ｔ１までアップダウンカウンタ５４は‘−５’までカウントダウンを行う。これにより、リセット電圧のＡ／Ｄ変換が完了する。
【００７８】
その後、上記時刻ｔ０からｔ３までの動作（時刻ｔ０からｔ１の期間においてアナログのリセット電圧をデジタル値に変換している）が複数回、例えば３回繰り返される。すなわち時刻ｔ０から時刻ｔ１と同様に、時刻ｔ３〜ｔ１１の間、前述した時刻ｔ０〜ｔ３までと同様、ＳＴ１７によりＲＡＭＰ波発生回路１８はリセット電圧に対しＲＡＭＰ波を３回出力する。すなわちＳＴ１７により、ＲＡＭＰ波発生回路１８はＲＡＭＰ波のスイープを３回行う。そして、アップダウンカウンタ５４はＲＡＭＰ波がリセット電圧の振幅と一致するまでのそれぞれの期間、クロック信号ＣＬＫに基づきカウントを行う。すなわち、アップダウンカウンタ５４はそれまでカウントダウンしたカウント値をリセットせず累積させる。つまり、アップダウンカウンタ５４はコンパレータ５０が‘Ｈ’レベルを出力する時刻ｔ０〜ｔ１、時刻ｔ３〜ｔ４、時刻ｔ６〜ｔ７、時刻ｔ９〜ｔ１０までそれぞれ‘−５’ずつダウンカウントを行う。その結果、アップダウンカウンタ５４は時刻ｔ１０におけるカウント値は‘−２０’となる。
【００７９】
その後、アップダウンカウンタ５４はそれまでカウントしたカウント値‘−２０’をリセットせず、映像信号に対しアップカウンタとして機能する。すなわち、コンパレータ５０により‘Ｈ’レベルの信号を受信するとアップダウンカウンタ５４は‘−２０’を初期値として‘１９’ずつアップカウントを行う。以下、時刻ｔ１２以降においてＳＴ１７により画素部３０から映像信号電圧が読み出された場合について説明する。
【００８０】
時刻ｔ１２において、画素部３０から映像信号電圧が読み出され、またＲＡＭＰ波発生回路１８がＲＡＭＰ波を発生する。そして、ＡＤＣ部３１において、映像信号電圧のＡ／Ｄ変換が行われる。図７で説明したステップＳ２９からＳ３６までの処理が実行される。すなわち、時刻ｔ１３においてＳＴ１７によりＲＡＭＰ波は減少し、時刻ｔ１４になると映像信号との電位が一致する。そしてリセット電圧よりもＲＡＭＰ波が小さくなると、コンパレータ５０は信号ＥＮとして‘Ｌ’レベルをアップダウンカウンタ５４に与える。これによりアップダウンカウンタ５４はアップカウントをストップする。前述したように、アップダウンカウンタ５４は‘−２０’を初期値として‘１９’だけカウントアップしたため、アップダウンカウンタ５４のカウント値は‘−１’となる。これにより、Ａ／Ｄ変換部３１において、映像信号電圧のＡ／Ｄ変換が完了する。
【００８１】
その後、時刻ｔ１３から時刻ｔ１６までの動作（時刻ｔ１３からｔ１４の期間においてアナログの映像信号電圧をデジタル値に変換している）が複数回、例えば３回繰り返される。すなわち時刻ｔ１６〜ｔ２４の間、ＲＡＭＰ波発生回路１８は映像信号電圧に対しＲＡＭＰ波を３回出力する。そして、アップダウンカウンタ５４はＲＡＭＰ波が映像信号電圧の振幅よりも大きいそれぞれの期間、クロック信号ＣＬＫに基づきそれぞれアップカウントを行う。すなわち、アップダウンカウンタ５４はそれまでアップカウントしたカウント値をリセットせず累積させる。つまり、アップダウンカウンタ５４はコンパレータ５０が‘Ｈ’レベルを出力する時刻ｔ１３〜ｔ１４、時刻ｔ１６〜ｔ１７、時刻ｔ１９〜ｔ２０、時刻ｔ２２〜ｔ２３までそれぞれ‘１９’ずつアップカウントを行う。そしてその後アップダウンカウンタ５４は累積したカウント値‘５６’を映像信号のデジタル値として出力する。なお、本実施形態に係る固体撮像装置が備えるＡＤＣ部３１は、カウント数が‘−２０’、及び‘７６’ずつカウントされる場合にも適用可能であるため、説明を省略する。
【００８２】
＜本実施形態に係る効果＞  
本実施形態に係るＡ／Ｄ変換器、及びそれを備えた固体撮像装置であっても上記（１）及び（２）と同様に熱雑音及びＳ／Ｎ比を向上することができる。更には、本実施形態に係るＡＤＣ部３１であると、上記第１の実施形態で説明したＡＤＣ部３１が備えるレジスタ５２及び演算器５３を廃し、カウンタ５１をアップダウンカウンタ５４とすることで回路規模縮小、回路制御の単純化が可能となる。
【００８３】
またなお、上記ＡＤＣ部３１において、リセット電圧と映像信号電圧に対して同一回数サンプリングを行っている場合について説明したが、リセット信号及び映像信号電圧に対してＲＡＭＰ波発生回路１８は同一回数ＲＡＭＰ波を出力する必要はない。例えば、リセット電圧に対して１回、映像信号に対して４回でもよい。この場合、リセット信号に対してサンプリングして得られたデジタル信号を４倍する必要がある。
【００８４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００８５】
【図１】この発明の第１の実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の構成例のブロック図。
【図２】この発明の第１の実施形態に係るセンサコア部の回路図。
【図３Ａ】この発明の第１の実施形態に係るＡＤＣ部の動作を示したフローチャート。
【図３Ｂ】この発明の第１の実施形態に係るＡＤＣ部の動作を示したフローチャート。
【図４】この発明の第１の実施形態に係る固体撮像装置の動作を示したタイミングチャート。
【図５】この発明の第１の実施形態の変形例に係る固体撮像装置の動作を示したタイミングチャート。
【図６】この発明の第２の実施形態に係るＡＤＣ部の回路図。
【図７Ａ】この発明の第２の実施形態に係るＡＤＣ部の動作を示したフローチャート。
【図７Ｂ】この発明の第２の実施形態に係るＡＤＣ部の動作を示したフローチャート。
【図８】この発明の第２の実施形態に係る固体撮像装置の動作を示したタイミングチャート。
【符号の説明】
【００８６】
１…固体撮像装置、１０…クロック制御回路（ＶＣＯＰＬＬ）、１２…コマンド入出力部、１３…シリアルインターフェース、１４…映像処理装置回路（ＩＳＰ）、１５…データ出力インターフェース（ＤＯＵＴ）、１６…基準タイミング発生回路（ＴＧ）、１７…センサ駆動タイミング発生回路（ＳＴ）、１８…基準電圧発生回路、１９…センサコア部、２０…レンズ、３０…画素部、３１…ＡＤ変換回路（ＡＤＣ部）、４０…画素（ピクセル）、４１…バイアス発生回路
【図１】
2010103913.tif 000003
【図２】
2010103913.tif 000004
【図３Ａ】
2010103913.tif 000005
【図３Ｂ】
2010103913.tif 000006
【図４】
2010103913.tif 000007
【図５】
2010103913.tif 000008
【図６】
2010103913.tif 000009
【図７Ａ】
2010103913.tif 000010
【図７Ｂ】
2010103913.tif 000011
【図８】
2010103913.tif 000012