(57)【要約】【課題】ランダムばらつきをオンチップでモニターして、ＭＯＳＦＥＴのしきい値電圧ばらつきを減らすように基板電圧、電源電圧にフィードバックをかけることを可能とする。【解決手段】ソースフォロアに接続された複数のペアトランジスタ１０と、複数のペアトランジスタ１０が接続され複数のペアトランジスタ１０の一つを選択する選択回路２１と、選択回路２１に接続されたラッチ回路２２と、ラッチ回路２２に入力すると同時にある一定の幅を持ったパルスが発振されるパルス発生回路２３と、ラッチ回路２２から出力される値と、パルス発生回路２３から出力される値が同じであるか否かによってペアトランジスタの差分の有無を判定する判定回路２４と、判定回路２４で差分があると判定された回数をカウントするカウンタ回路２６と、カウンタ回路２６で加算された値ｍと設定値ｋとを比較し、電源電圧もしくは基板電圧にフィードバックする比較回路２７とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソースフォロアに接続された複数のペアトランジスタと、
前記複数のペアトランジスタが接続されていて前記複数のペアトランジスタの一つを選択する選択回路と、
前記選択回路に接続されているラッチ回路と、
前記ラッチ回路に入力すると同時にある一定の幅を持ったパルスが発振されるパルス発生回路と、
前記ラッチ回路から出力される値と、前記パルス発生回路から出力される値が同じであるか異なるかによって前記ペアトランジスタの差分の有無を判定する判定回路と、
前記判定回路で前記差分があると判定された回数をカウントするカウンタ回路と、
前記カウンタ回路で加算された値ｍと設定値ｋとを比較し、ｍ＞ｋか否かを判定し、ｍ≦ｋの場合、電源電圧もしくは基板電圧を調整する指示を出し、前記比較回路でｍ＞ｋの場合、電源電圧および基板電圧の各設定値を変更しない指示を出す比較回路とを有する
半導体装置。
【請求項２】
前記比較回路に接続されていて電源電圧を変更する電源電圧制御回路を有する
請求項１記載の半導体装置。
【請求項３】
前記比較回路に接続されていて基板電圧を変更する基板電圧制御回路を有する
請求項１記載の半導体装置。
【請求項４】
ソースフォロアに接続された複数のペアトランジスタから一つのペアトランジスタを順次選択して、前記選択したペアトランジスタのしきい値電圧の差分を検出し、
前記差分があると判定された回数をカウントし、
前記カウントした回数ｍとランダムばらつきを判定する基準となる設定値ｋとを比較してｍ＞ｋか否かを判定し、
ｍ＞ｋの場合、前記複数のペアトランジスタのしきい値電圧を調整する指示を出し、
ｍ≦ｋの場合、前記複数のペアトランジスタのしきい値電圧を変更しない指示を出す
半導体装置の特性ばらつきのフィードバック方法。
【請求項５】
前記複数のペアトランジスタのしきい値の差分があると判定される回数の検出は、
前記選択したペアトランジスタのしきい値の差分が入力されるラッチ回路と、
前記ラッチ回路に前記差分を入力すると同時にある一定の幅を持ったパルスが発振されるパルス発生回路と、
前記ラッチ回路から出力される値と、前記パルス発生回路から出力される値が同じであるか異なるかによって前記ペアトランジスタの差分の有無を判定する判定回路と、
前記判定回路で前記差分があると判定された回数をカウントするカウンタ回路とで行う
請求項４記載の半導体装置の特性ばらつきのフィードバック方法。
【請求項６】
ｍ＞ｋの場合、電源電圧を上げる指示を出して前記複数のペアトランジスタのしきい値電圧の差分を小さくし、
ｍ≦ｋの場合、電源電圧の設定値を変更しない指示を出す
請求項４記載の半導体装置の特性ばらつきのフィードバック方法。
【請求項７】
ｍ＞ｋの場合、基板電圧を印加する指示を出して前記複数のペアトランジスタのしきい値電圧の差分を小さくし、
ｍ≦ｋの場合、基板電圧の設定値を変更しない指示を出す
請求項４記載の半導体装置の特性ばらつきのフィードバック方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその特性ばらつきのフィードバック方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳプロセスの微細化によりチップ内のばらつきが設計に大きな影響を及ぼすことが問題となっている。
【０００３】
チップ内のばらつきをオンチップでモニターする手法は、リングオシレーターをチップ内に埋め込むことにより、動作速度を評価することが行われている。リングオシレーターは、奇数段のインバータがリング形状につながったものであり、得られる周波数のばらつきは、これらのつながったＭＯＳＦＥＴのばらつきを平均化したものとなる（例えば、非特許文献１参照。）。
非特許文献１では、しきい値電圧Ｖthが異なる複数種類のトランジスタを搭載したＬＳＩにおいて、小面積で最適な電源電圧を算出できる回路技術が開示されている。従来の模擬回路に相当する部分を、製造ばらつきの測定回路（プロセスセンサ）と、その結果から最適な電源電圧を算出する回路（Ｐ−Ｖテーブル）に分離して実現している。
【０００４】
しかしながら、非特許文献に開示された技術で検出するチップ内ばらつきは、システマティックばらつきであり、ランダムばらつきではない。すなわち、ランダムばらつきを検出することができない。一方、ＭＯＳトランジスタが微細化されることにより、ランダムばらつきはより一層深刻となる。このようなランダムばらつきのオンチップモニターを可能することが求められている。
【０００５】
また、通常チップ内のランダムばらつきを評価するには、ペアＭＯＳＦＥＴのＤＣ特性を評価し、オン電流Ｉonやしきい値電圧Ｖthといったパラメータを算出することにより得る手法が開示されている（例えば、非特許文献２参照。）。
【０００６】
通常、ＤＣ特性は、プロセス開発段階や、製品同梱の段階では、スクライブライン上にＴＥＧを配置することにより、ぺアＭＯＳＦＥＴの特性からランダムばらつきを算出できる。しかしながら、実際の製品であるチップの中にこのようなＴＥＧをいれることはなく、入れたとしてもオンチップでこの結果からフィードバックをかけることは困難である。
【０００７】
【非特許文献１】Hiroshi Okano et.al,. “Supply Voltage Adjustment Technique for Low Power Consumption and its Application to SOCs with Multiple Threshold Voltage CMOS” 2006 Symposium on VLSI circuits Digest of Technical Papers （２００６）
【非特許文献２】Marcsl J.M. Pelgrom、“Matching Properties of MOS Transistors”ＩＥＥＥ Journal of solid state circuits Vol.24 No.5, 1433 （１９８９）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、ＭＯＳトランジスタが微細化されることにより、ランダムばらつきはより一層深刻となるが、ランダムばらつきをオンチップでモニターすることが困難な点である。
【０００９】
本発明は、ランダムばらつきをオンチップでモニターして、ＭＯＳトランジスタのしきい値電圧ばらつきを減らすように基板電圧や、電源電圧を制御するフィードバックをかけることを可能とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、ソースフォロアに接続された複数のペアトランジスタＴｒと、
前記複数のペアトランジスタが接続されていて前記複数のペアトランジスタの一つを選択する選択回路と、
前記選択回路に接続されているラッチ回路と、
前記ラッチ回路に入力すると同時にある一定の幅を持ったパルスが発振されるパルス発生回路と、
前記ラッチ回路から出力される値と、前記パルス発生回路から出力される値が同じであるか異なるかによって前記ペアトランジスタの差分の有無を判定する判定回路と、
前記判定回路で前記差分があると判定された回数をカウントするカウンタ回路と、
前記カウンタ回路で加算された値ｍと設定値ｋとを比較し、ｍ＞ｋか否かを判定し、ｍ≦ｋの場合、電源電圧もしくは基板電圧を調整する指示を出し、前記比較回路でｍ＞ｋの場合、電源電圧および基板電圧の各設定値を変更しない指示を出す比較回路とを有する。
【００１１】
本発明の半導体装置では、ラッチ回路における差分電圧依存性により、ペアトランジスタのしきい値電圧の差分の値があるしきい値電圧以上か以下かを判定する。そしてペアトランジスタの差分のばらつきは、ランダムばらつきであり、正規分布であることから、この正規分布によりばらつきの幅を知る。
また、しきい値電圧ばらつきを減らすように基板電圧の印加や、電源電圧を制御することで、ペアトランジスタのしきい値電圧にフィードバックをかける。
【００１２】
本発明の半導体装置の特性ばらつきのフィードバック方法は、ソースフォロアに接続された複数のペアトランジスタから一つのペアトランジスタを順次選択して、前記選択したペアトランジスタのしきい値電圧の差分を検出し、
前記差分があると判定された回数をカウントし、
前記カウントした回数ｍとランダムばらつきを判定する基準となる設定値ｋとを比較してｍ＞ｋか否かを判定し、
ｍ＞ｋの場合、前記複数のペアトランジスタのしきい値電圧を調整する指示を出し、
ｍ≦ｋの場合、前記複数のペアトランジスタのしきい値電圧を変更しない指示を出す。
【００１３】
本発明の半導体装置の特性ばらつきのフィードバック方法では、ペアトランジスタのしきい値電圧の差分を検出し、その差分があると判定された回数をカウントする。カウントした回数ｍとランダムばらつきを判定する基準となる設定値ｋを比較し、ランダムばらつきが正規分布であることから、ばらつきの幅を知る。
そして、しきい値電圧ばらつきを減らすように、例えば基板電圧の印加や、電源電圧を制御することで、ペアトランジスタのしきい値電圧にフィードバックをかけることが可能となる。
【発明の効果】
【００１４】
本発明の半導体装置は、ペアトランジスタのしきい値電圧にフィードバックをかけることが可能となるので、ランダムばらつきに対してより安定的な設計が可能になるという利点がある。
【００１５】
本発明の半導体装置の特性ばらつきのフィードバック方法は、ペアトランジスタのしきい値電圧にフィードバックをかけることが可能となるので、ランダムばらつきに対してより安定的な設計が可能になるという利点がある。
【発明を実施するための最良の形態】
【００１６】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
【００１７】
＜１．第１の実施の形態＞
［半導体装置の構成例:電源電圧にフィードバックする例］
本発明の第１実施の形態に係る半導体装置の構成の一例を、図１〜図３の回路ブロック図によって説明する。
【００１８】
図１および図２に示すように、ソースフォロアにして接続された複数（例えばＸ個）のペアトランジスタ１０（ペアＭＯＳＦＥＴ１、２…、Ｎ…、Ｘ）が備えられている。
この複数のペアトランジスタ１０には、複数のペアトランジスタ１０のうちの一つのペアトランジスタ１０（例えば、ペアＭＯＳＦＥＴＮ）を選択する選択回路２１が接続されている。
上記選択回路２１には、ラッチ回路（差動増幅回路）２２が接続されている。
また、上記選択されたペアＭＯＳＦＥＴＮのＶｇ−Ｖｇｓ１とＶｇ−Ｖｇｓ２を上記ラッチ回路２２に入力すると同時に、ある一定の幅（パルス幅Ｔ）を持ったパルスが発振されるパルス発生回路２３が備えられている。
上記パルス発生回路２３からパルスが発生されると同時に上記ラッチ回路２２が入力から出力に切り替えられる。すなわち、パルス幅Ｔの時間、ラッチ回路２２が立ち上がっている。
そして、上記ラッチ回路２２から出力される値と、上記パルス発生回路２３から出力される値が同じであるか異なるかによって上記ペアトランジスタの差分の有無を判定する判定回路２４が、上記ラッチ回路２２と上記パルス発生回路２３に接続されている。
上記判定回路２４には、上記判定回路２４で「ペアトランジスタの差分がある」と判定された回数を記憶するメモリ２５が接続されている。この判定回路２４では、例えば、「０」か「１」かの判定になる。例えば、差があれば「１」を出力し、差がなければ「０」を出力する。
【００１９】
上記メモリ２５には、上記メモリ２５に記憶された上記判定回路２４で上記差分がある、すなわち「１」と判定された回数をカウントするカウンタ回路２６が接続されている。
上記カウンタ回路２６には、上記カウンタ回路２６に加算された、上記差分があると判定された回数の値ｍと、予め設定されたランダムばらつきを判定する設定値ｋとを比較し、ｍ＞ｋか否かを判定する比較回路２７が接続されている。いま、電源電圧に着目すれば、上記比較回路２７では、ｍ≦ｋの場合、電源電圧を調整する指示を出し、一方、ｍ＞ｋの場合、電源電圧の設定値を変更しない指示を出す。
【００２０】
さらに、上記比較回路２７には、電源電圧を変更する電源電圧制御回路２８が接続されている。上記電源電圧制御回路２８は、上記比較回路２７から出された電源電圧を調整する指示に基づいて、上記複数のペアトランジスタ１０のしきい値電圧の差分が小さくなるように電源電圧を調整する。例えば、電源電圧を高める。
上記のように半導体装置が構成されている。
【００２１】
［半導体装置の構成例:基板電圧にフィードバックする例］
または、図３に示すように、上記メモリ２５（前記図１参照）には、上記メモリ２５に記憶された上記判定回路２４（前記図１参照）で上記差分があると判定された回数をカウントするカウンタ回路２６が接続されている。
上記カウンタ回路２６には、上記カウンタ回路２６に加算された、上記差分があると判定された回数の値ｍと、予め設定されたランダムばらつきを判定する設定値ｋとを比較し、ｍ＞ｋか否かを判定する比較回路２７が接続されている。いま、基板電圧に着目すれば、上記比較回路２７では、ｍ≦ｋの場合、基板電圧を調整する指示を出し、一方、ｍ＞ｋの場合、基板電圧の設定値を変更しない指示を出す。
【００２２】
さらに、上記比較回路２７には、電源電圧を変更する基板電圧制御回路２８が接続されている。上記基板電圧制御回路２８は、上記比較回路２７から出された基板電圧を調整する指示に基づいて、上記複数のペアトランジスタ１０のしきい値電圧の差分が小さくなるように基板電圧を調整する。例えば、バックバイアスを基板に印加する。
上記のように半導体装置が構成されている。
【００２３】
また、図４に示すように、上記ラッチ回路２２は、４つのトランジスタで構成され、一方において、入力線Ｖｉｎ１と出力線Ｖｏｕｔ１が切り替えられるようになっている。また他方において、入力線Ｖｉｎ２と出力線Ｖｏｕｔ２が切り替えられるようになっている。そして、上記パルス発生回路２３（前記図１参照）からパルスが発生されると同時に出力線Ｖｏｕｔ１、Ｖｏｕｔ２に切り替えられる。すなわち、パルス幅Ｔの時間、ラッチ回路が立ち上がっている。
【００２４】
また、図５に示すように、上記判定回路２４は構成されている。上記判定回路２４は、例えば、ラッチ回路２２からの出力Ｖｏｕｔ１とパルス発生回路２３からのパルスが入力されるＮＡＮＤ回路Ａと、ラッチ回路２２からの出力Ｖｏｕｔ２とパルス発生回路２３からのパルスが入力されるＮＡＮＤ回路Ｂを備えている。ある一定時間内にラッチしている場合には、上記ＮＡＮＤ回路Ａと上記ＮＡＮＤ回路Ｂは、必ず異なる値となる。しかしながら、一定時間内にラッチしていない場合には、上記ＮＡＮＤ回路Ａと上記ＮＡＮＤ回路Ｂは同じ値となる。これをＮＡＮＤ回路Ａ、上記ＮＡＮＤ回路Ｂの出力側に接続されているＸＯＲ回路で判別する。
【００２５】
図６に示すように、上記ペアトランジスタ１０のゲート電極１０Ｇ１、１０Ｇ２との間隔ｄが１μｍより大きい場合には、ペアトランジスタ１０のしきい値ばらつきはシステマティックばらつきになる。上記間隔ｄが１μｍ以内の場合には、ペアトランジスタ１０のしきい値ばらつきはランダムばらつきになる。
このペアトランジスタ１０を、前記図１によって説明したように、ソースフォロアにして接続する。このとき、図７のＬｏｇＩｄｓ−Ｖｇｓ図に示すように、ＭＯＳＦＥＴのペア性によりシステマティックばらつきは同じである。またペアトランジスタ１０の一方のＭＯＳＦＥＴではＶｇ−Ｖｇｓ１であり、他方のＭＯＳＦＥＴではＶｇ−Ｖｇｓ２であるので、この差分ΔＶgsは例えばＶｇｓ１−Ｖｇｓ２となり、ランダムばらつきとなることがわかる。
したがって、この差分ΔＶgsの大きさのばらつきを求めることができれば、ランダムばらつきの大きさを算出することが可能となる。
【００２６】
ここでは、ランダムばらつきは、正規分布となるという性質を利用する。
正規分布においてσ値を算出するには、あるしきい値電圧に対して、このしきい値電圧を越える頻度がわかれば、σ値を算出することができる。またこの算出値においては、母数が大きければ大きいほどよい。
図８に示すように、例えばしきい値をＡｓｅｃとして、１００個のペアトランジスタ１０（前記図１参照）の各差分のラッチされるまでの時間がＡｓｅｃを越えるものが例えば６８個あったとすると、σ値はＡとなる。
今、ラッチ回路２２（前記図５参照）のスタートと同時にパルス発生回路２３（前記図１、図５参照）よりパルスを発振する。このとき上記しきい値Ａに相当するものとしてパルス幅Ｔとして設定しておく。そして、ラッチ回路２２を通過したものをＸ、パルス発生回路２３より発振された自動判定パルスをＹとすると、ＸとＹの０と１の状態を判断しうる。
例えば、ある周波数を有するパルスに対して差動電圧が大きいと、そのパルス幅Ｔ内でＶＨは十分に立ち上がる。すなわち、ある周波数において、ＶＨが立ち上がっているか、否かを判定する。その判定の結果、パルス幅Ｔにおいて、母数Ａに対するＶＨが立ち上がらなかった回数から、ＶＨが立ち上がらなかった確率を求めることができるので、σ値を算出することが可能になる。
すなわち、このような回路を例えば１００個ほど設置することにより、しきい値電圧Ｖthやオン電流Ｉonの差分はランダムばらつきなので正規分布となることから、上記σ値を算出することができる。実際には、１００個ほども設置する面積的余裕がないので、上記図１によって説明したように選択回路２１を用いる。
【００２７】
したがって、図９（１）に示すように、複数のペアトランジスタ１０に、上記図１および図２によって説明した選択回路２１、ラッチ回路２２、パルス発生回路２３、判定回路２４、メモリ２５、カウンタ回路２６、比較回路２７、電源電圧制御回路２８等からなるばらつき判定回路３１によって電源電圧をフィードバックして、ペアトランジスタのしきい値電圧の差を小さくすることができる。
【００２８】
また、図９（２）に示すように、ペアトランジスタ１０に、上記図１および図３によって説明した選択回路２１、ラッチ回路２２、パルス発生回路２３、判定回路２４、メモリ２５、カウンタ回路２６、比較回路２７、基板電圧制御回路２９等からなるばらつき判定回路３２によって電源電圧をフィードバックして、ペアトランジスタのしきい値電圧の差を小さくすることができる。
【００２９】
本発明の半導体装置では、複数のペアトランジスタ１０のしきい値電圧の差分を抽出し、ラッチ回路２２における差分電圧依存性により、その差分の値があるしきい値以上か以下かを判定する。ラッチ回路２２は、差動電圧が高ければ高いほどラッチされるタイミングが早くなる。そしてペアトランジスタ１０のしきい値電圧の差分のばらつきは、ランダムばらつきであり、このランダムばらつきが正規分布であるということから、この正規分布によりばらつきの幅であるσ値を知ることができる。
また、しきい値電圧ばらつきを減らすように基板電圧の印加や、電源電圧を制御することで、ペアトランジスタ１０のしきい値電圧にフィードバックをかけることが可能となる。
よって、ペアトランジスタのしきい値電圧にフィードバックをかけることが可能となるので、ランダムばらつきに対してより安定的な設計が可能になるという利点がある。
【００３０】
また、上記ばらつき判定回路３１または上記ばらつき判定回路３２を製品チップ内に設けることにより、ＡＣ特性からチップ内のランダムばらつきを算出することも可能になる。
さらに、ランダムばらつきに基づいて電源電圧や基板電圧にフィードバックがかけられるので、消費電力が低い回路の動作速度が速い安定的な製品を供給することが可能となる。
【００３１】
また、通常、差動増幅回路は複数のＭＯＳＦＥＴで構成されているので、例えばＴＦＴアレイ基板に形成された複数の差動増幅回路の特性ばらつきを、このＴＦＴアレイ基板に配線を形成する前に予め検査することもできる。
【００３２】
なお、オンチップにおいて特性ばらつきを評価する手法として、特開２００７-１８３１９２号公報に記載されているものがある。
すなわち、差動増幅回路ＳＡｉｊは、第１信号線の組ＸＬ１およびＸＬ２のそれぞれに対応して異なるタイミングで第１信号線の組ＸＬ１およびＸＬ２のそれぞれと導通している。この差動増幅回路ＳＡｉｊ毎に第１出力信号ＯＰｂの電位の差である出力電圧が差動増幅回路ＳＡｉｊ毎に検出される。そして出力電圧が検査用電圧に比べて増幅されているか否かを判定することによって、差動増幅回路ＳＡｉｊが正常に動作しているか否かが判定される。これによって、差動増幅回路に含まれるペアＴＦＴのしきい値電圧の差が複数の差動増幅回路間で相互にばらついているか否かが間接的に判明するというものである。
【００３３】
上記オンチップにおいて特性ばらつきを評価する手法は、アレイＴＥＧを用いてばらつきを把握している。そのため、差動増幅回路が増幅できる最低電圧のばらつきを評価することにより差動増幅回路の一対のトランジスタのしきい値電圧Ｖthの差分を評価することができる。この手法でランダムばらつきを算出することも可能ではあるが、ペアＭＯＳＦＥＴが差動増幅回路内のものに限定される。
また、ペアトランジスタに対して差動増幅回路が１ユニットとなるので、少なくとも４つのＭＯＳＦＥＴを必要とすることから、占有面積が大きくなるという欠点がある。
一方、本発明の半導体装置では、ペアトランジスタはラッチ回路外にあるので、半導体装置内のペアトランジスタの全てがランダムばらつきの判定対象になるという利点がある。
また、本発明の半導体装置では、複数のペアトランジスタを選択回路によって選択してランダムばらつきを判定するので、ラッチ回路は一つでよく、回路面積が小さくてすむ。
【００３４】
＜２．第２の実施の形態＞
［半導体装置の特性ばらつきのフィードバック方法の一例］
次に、本発明の第２実施の形態に係る半導体装置の特性ばらつきのフィードバック方法の一例を、図１０のフローチャートによって説明する。
【００３５】
本発明の半導体装置の特性ばらつきのフィードバック方法は、まず、ソースフォロアに接続された複数のペアトランジスタから一つのペアトランジスタを順次選択して、上記選択したペアトランジスタのしきい値電圧の差分を検出する。
すなわち、図１０および前記図１、図２（または図３）に示すように、「始め」Ｓ１によってフローを開始する。まず「Ｎ番目のペアＭＯＳＦＥＴの選択」Ｓ２により、しきい値電圧の差分を検出するペアトランジスタ１０を選択する。
そして「ラッチ回路の切り替え」Ｓ３によって、パルス発生器２３からパルスが発生されたと同時にラッチ回路２２を入力から出力に切り替える。
そして「差分の有無の判定」Ｓ４によって、判定回路２４によって、差分があるか否かを判定し、差分がある場合には、例えば判定回路２４中のＸＯＲ回路（前記図５参照）から「１」として出力される。
一方、差分がない場合には、例えばＮ＋１番目をＮ番目とする「Ｎ＝Ｎ＋１」Ｓ１１を行い、上記「Ｎ番目のペアＭＯＳＦＥＴの選択」Ｓ２以降を繰り返す。
【００３６】
上記出力「１」は、「差分がある回数のカウント」Ｓ５によって、上記差分があると判定された回数として、カウンタ回路２６でカウントされる。
次に、「ランダムばらつきの判定：ｍ＞ｋか否か」Ｓ６によって、上記カウントした回数ｍとランダムばらつきを判定する基準となる設定値ｋとを比較してｍ＞ｋか否かを、比較回路２７で判定する。上記設定値は、例えばサンプル数（ペアトランジスタの数）の１００個の場合、例えばサンプル数の１／２の５０とする。
上記判定でｍ＞ｋの場合、「しきい値電圧の調整」Ｓ７によって、上記複数のペアトランジスタのしきい値電圧を調整する。
そして、上記「Ｎ番目のペアＭＯＳＦＥＴの選択」Ｓ２以降を繰り返す。
一方、ｍ≦ｋの場合、上記複数のペアトランジスタのしきい値電圧を変更せず、「終了」Ｓ８によって、終了する。
【００３７】
上記しきい値電圧の調整は、前記図２、図３によって説明したように、例えば電源電圧を調整して対応する。例えば電源電圧を上昇させる。もしくは下降させる。
または、複数のペアトランジスタが形成されている半導体基板にバックバイアスを印加することで、基板電圧を調整する。
以上のようにして、しきい値電圧を調整する。
【００３８】
本発明の半導体装置の特性ばらつきのフィードバック方法では、複数のペアトランジスタ１０のしきい値電圧の差分を抽出し、
その差分があると判定された回数をカウントし。カウントした回数ｍとランダムばらつきを判定する基準となる設定値ｋとを比較してｍ＞ｋか否かを判定する。このペアトランジスタの差分のばらつきは、ランダムばらつきであり、このランダムばらつきが正規分布であるということから、この正規分布によりばらつきの幅であるσ値を知ることができる。
そして、しきい値電圧ばらつきを減らすように、例えば基板電圧の印加や、電源電圧を制御することで、ペアトランジスタのしきい値電圧にフィードバックをかけることが可能となる。
また、しきい値電圧ばらつきを減らすように基板電圧の印加や、電源電圧を制御することで、ペアトランジスタのしきい値電圧にフィードバックをかけることが可能となる。
よって、ランダムばらつきに対してより安定的な設計が可能になるという利点がある。
なお、ペアＭＯＳトランジスタのサンプリング数を多くすればするほど、フィードバックの精度は高められる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施の形態に係る半導体装置の構成の一例を示した回路ブロック図である。
【図２】本発明の第１実施の形態に係る半導体装置の構成の一例を示した回路ブロック図である。
【図３】本発明の第１実施の形態に係る半導体装置の構成の一例を示した回路ブロック図である。
【図４】ラッチ回路の一例を示した回路図である。
【図５】判定回路の一例を示した回路ブロック図である。
【図６】ペアトランジスタを示した平面レイアウト図である。
【図７】ペアトランジスタのＬｏｇＩｄｓ−Ｖｇｓ曲線を示した図である。
【図８】ランダムばらつきの算出方法を示したラッチ回路の出力図、パルス発生回路のパルスの一例を示したタイミング図、およびランダムばらつきの正規分布図である。
【図９】フィードバックを示したブロック図である。
【図１０】本発明の第２実施の形態に係る半導体装置の特性ばらつきのフィードバック方法の一例を示したフローチャートである。
【符号の説明】
【００４０】
１０…ペアトランジスタ、２１…選択回路、２２…ラッチ回路、２３…パルス発生回路、２４…判定回路、２６…カウンタ回路、２７…比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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