(57)【要約】【課題】ドレインーソース間の容量、ドレインーゲート間の容量を抑制した高耐圧、低オン抵抗の縦型半導体装置及び縦型半導体装置の製造方法を提供する。【解決手段】一方の面にドレイン電極が隣接する第一導電型ドリフト層（１）と、離散的に形成される複数のゲート電極（７）と、前記ゲート電極（７）を覆うソース電極（８）と、一方の面に前記ゲート電極（７）と前記ソース電極（８）とが隣接する第二導電型ベース層（２）と、第一導電型ドリフト層（１）の他方の面と第二導電型ベース層（２）の他方の面との間に不純物濃度が前記第二導電型ベース層（２）の不純物濃度よりも低く形成される拡張第二導電型ベース層（１３）とを備える。【選択図】                    図１
2010080809.tif 000002
【特許請求の範囲】
【請求項１】
一方の面にドレイン電極が隣接する第一導電型ドリフト層（１）と、
離散的に形成される複数のゲート電極（７）と、
前記ゲート電極（７）を覆うソース電極（８）と、
一方の面に前記ゲート電極（７）と前記ソース電極（８）とが隣接する第二導電型ベース層（２）と、
第一導電型ドリフト層（１）の他方の面と第二導電型ベース層（２）の他方の面との間に不純物濃度が前記第二導電型ベース層（２）の不純物濃度よりも低く形成される拡張第二導電型ベース層（１３）とを備える
ことを特徴とする縦型半導体装置。
【請求項２】
前記ゲート電極（７）は、その端部が前記第二導電型ベース層（２）の一方の面に隣接し、その中央部が前記拡張第二導電型ベース層（１３）に隣接し、そのゲート長（Ｌｇ）がゲート間隔（Ｌｓ）よりも長い、板状に形成されると共に酸化膜（６）で覆われ、
前記拡張第二導電型ベース層（１３）は、スレッショールド電圧以下で第二導電型から第一導電型に反転する反転領域（１６）が生ずる厚さ（Ｔ）に形成され、
前記第二導電型ベース層（２）は、拡張第二導電型ベース層（１３）の他方の面に形成されると共に、前記第二導電型ベース層（２）の厚さ（Ｔｐ）が前記拡張第二導電型ベース層（１３）の厚さ（Ｔ）よりも薄く形成される
ことを特徴とする請求項１に記載の縦型半導体装置。
【請求項３】
前記ゲート電極（７）直下に形成され、不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも低い第二導電型低濃度層（１８）を備える
ことを特徴とする請求項１に記載の縦型半導体装置。
【請求項４】
前記ゲート電極（７）と前記拡張第二導電型ベース層（１３）との間に形成されるゲート下第一導電型層（１７）を備える
ことを特徴とする請求項１に記載の縦型半導体装置。
【請求項５】
縦型半導体装置の製造方法であって、
一方の面にドレイン電極が隣接する第一導電型ドリフト層（１）を形成するステップ、
一方の面が前記第一導電型ドリフト層（１）の他方の面に接合する拡張第二導電型ベース層（１３）を形成するステップ、
前記拡張第二導電型ベース層（１３）の他方の面に、不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも高い第二導電型ベース層（２）を形成するステップ、
前記第二導電型ベース層（２）に隣接するゲート電極（７）とソース電極（８）とを形成するステップ、を備える
ことを特徴とする縦型半導体装置の製造方法。
【請求項６】
縦型半導体装置の製造方法であって、
一方の面にドレイン電極が隣接する第一導電型ドリフト層（１）を形成するステップ、
前記第一導電型ドリフト層（１）の他方の面にレジスト（２１）を形成するステップ、
前記レジスト表面側からのイオン注入により、一方の面が前記第一導電型ドリフト層（１）の他方の面に接合される拡張第二導電型ベース層（１３）を形成するステップ、
前記レジスト（２１）を除去し、この前記レジスト（２１）が除去された領域の直下に不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも低い第二導電型低濃度層（１８）を形成するステップ、
前記拡張第二導電型ベース層（１３）の他方の面に、不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも高い第二導電型ベース層（２）を形成し、前記第二導電型ベース層（２）に隣接するゲート電極（７）とソース電極（８）とを形成するステップ、を備える
ことを特徴とする縦型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧の縦型半導体装置及び縦型半導体装置の製造方法に関し、特に、半導体リレーに使用される縦型半導体装置及び縦型半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体リレー（ＳＳＲ）には、一般的に、縦型二重拡散ＭＯＳＦＥＴ（縦型ＤＭＯＳＦＥＴ）が用いられる。
【０００３】
図９は、従来の縦型ＤＭＯＳＦＥＴの構成図（断面図）である。
このような、縦型ＤＭＯＳＦＥＴは、例えば、基板であるｎ−型ドリフト層１に形成されたｐ型ベース層２とｎ型層１２とを備える。
【０００４】
そして、この縦型ＤＭＯＳＦＥＴは、ドレインーソース間容量Ｃｄｓ、ドレインーゲート間容量Ｃｄｇを備える。ドレインーソース間容量Ｃｄｓ、ドレインーゲート間容量Ｃｄｇは、素子のスイッチングスピードに影響を及ぼす。
【０００５】
そして、ドレインーソース間容量Ｃｄｓは、ｐ型ベース層２とｎ−型ドリフト層１との間の接合容量Ｃｄｓ１と、ｐ型ベース層２とｎ型層１２との間の接合容量Ｃｄｓ２との和（Ｃｄｓ１＋Ｃｄｓ２）でほぼ決まる。
また、ドレインーゲート間容量Ｃｄｇは、ゲート電極（ゲートＰｏｌｙ−Ｓｉ）７とｎ−型ドリフト層１との間の容量でほぼ決まる。
【０００６】
このような、縦型ＤＭＯＳＦＥＴのｎ−型ドリフト層の濃度やｎ型層の濃度は、素子の耐圧やオン抵抗で決定される。
【０００７】
【特許文献１】特開平７−２２１２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の縦型ＤＭＯＳＦＥＴは、ドレインーソース間容量Ｃｄｓが大きいという課題がある。また、ドレインーゲート間容量Ｃｄｇが大きいという課題がある。そして、素子のドレインーソース間の容量、ドレインーゲート間の容量は、縦型ＤＭＯＳＦＥＴの構造で定まるという事情がある。
【０００９】
本発明の目的は、以上説明した課題を解決するものであり、ドレインーソース間の容量、ドレインーゲート間の容量を抑制した高耐圧、低オン抵抗の縦型半導体装置及び縦型半導体装置の製造方法を提供することにある。
【００１０】
本願発明は、本願出願人の出願に係る特願２００７−１７０７３２号、特願２００８−００５９９２号、特願２００８−１０３７３２号、特願２００８−２０８８９６号に記載された発明に関係する発明である。
【課題を解決するための手段】
【００１１】
このような目的を達成する本発明は、次の通りである。
｛１｝一方の面にドレイン電極が隣接する第一導電型ドリフト層（１）と、離散的に形成される複数のゲート電極（７）と、前記ゲート電極（７）を覆うソース電極（８）と、一方の面に前記ゲート電極（７）と前記ソース電極（８）とが隣接する第二導電型ベース層（２）と、第一導電型ドリフト層（１）の他方の面と第二導電型ベース層（２）の他方の面との間に不純物濃度が前記第二導電型ベース層（２）の不純物濃度よりも低く形成される拡張第二導電型ベース層（１３）とを備えることを特徴とする縦型半導体装置。
｛２｝前記ゲート電極（７）は、その端部が前記第二導電型ベース層（２）の一方の面に隣接し、その中央部が前記拡張第二導電型ベース層（１３）に隣接し、そのゲート長（Ｌｇ）がゲート間隔（Ｌｓ）よりも長い、板状に形成されると共に酸化膜（６）で覆われ、前記拡張第二導電型ベース層（１３）は、スレッショールド電圧以下で第二導電型から第一導電型に反転する反転領域（１６）が生ずる厚さ（Ｔ）に形成され、前記第二導電型ベース層（２）は、拡張第二導電型ベース層（１３）の他方の面に形成されると共に、前記第二導電型ベース層（２）の厚さ（Ｔｐ）が前記拡張第二導電型ベース層（１３）の厚さ（Ｔ）よりも薄く形成されることを特徴とする｛１｝に記載の縦型半導体装置。
｛３｝前記ゲート電極（７）直下に形成され、不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも低い第二導電型低濃度層（１８）を備えることを特徴とする｛１｝に記載の縦型半導体装置。
｛４｝前記ゲート電極（７）と前記拡張第二導電型ベース層（１３）との間に形成されるゲート下第一導電型層（１７）を備えることを特徴とする｛１｝に記載の縦型半導体装置。
｛５｝縦型半導体装置の製造方法であって、一方の面にドレイン電極が隣接する第一導電型ドリフト層（１）を形成するステップ、一方の面が前記第一導電型ドリフト層（１）の他方の面に接合する拡張第二導電型ベース層（１３）を形成するステップ、前記拡張第二導電型ベース層（１３）の他方の面に、不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも高い第二導電型ベース層（２）を形成するステップ、前記第二導電型ベース層（２）に隣接するゲート電極（７）とソース電極（８）とを形成するステップ、を備えることを特徴とする縦型半導体装置の製造方法。
｛６｝縦型半導体装置の製造方法であって、一方の面にドレイン電極が隣接する第一導電型ドリフト層（１）を形成するステップ、前記第一導電型ドリフト層（１）の他方の面にレジスト（２１）を形成するステップ、前記レジスト表面側からのイオン注入により、一方の面が前記第一導電型ドリフト層（１）の他方の面に接合される拡張第二導電型ベース層（１３）を形成するステップ、前記レジスト（２１）を除去し、この前記レジスト（２１）が除去された領域の直下に不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも低い第二導電型低濃度層（１８）を形成するステップ、前記拡張第二導電型ベース層（１３）の他方の面に、不純物濃度が前記拡張第二導電型ベース層（１３）の不純物濃度よりも高い第二導電型ベース層（２）を形成し、前記第二導電型ベース層（２）に隣接するゲート電極（７）とソース電極（８）とを形成するステップ、を備えることを特徴とする縦型半導体装置の製造方法。
【発明の効果】
【００１２】
本発明によれば次のような効果がある。
本発明によれば、ドレインーソース間の容量、ドレインーゲート間の容量を抑制した高耐圧、低オン抵抗の縦型半導体装置及び縦型半導体装置の製造方法を提供できる。
【００１３】
本発明によれば、工業計測器に好適な、低容量、高耐圧、低オン抵抗、高速、小形、低損失、低価格の縦型半導体装置及び縦型半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図であり、素子の断面図である。図９の従来例と同等の構成には同等の符号を付す。図１の実施例はｎチャネル縦型ＤＭＯＳＦＥＴである。
【００１５】
図１の実施例の特徴は、拡張ｐ型ベース層（拡張第二導電型ベース層）１３を備える点にある。
【００１６】
図１の実施例において、記号「ｎ」が記載される領域は、ｎ導電型であり、電子が多数キャリアの領域である。また、記号「ｐ」が記載される領域は、ｐ導電型であり、正孔が多数キャリアの領域である。さらに、記号「＋」が記載される領域は高不純物濃度であり、記号「−」が記載される領域は低不純物濃度である。
【００１７】
基板であるｎ−型ドリフト層（第一導電型ドリフト層）１はｎ導電型で形成される。第一導電型ドリフト層１の一方の面には、ｎ＋型層５が形成され、ドレイン電極９が形成される。よって、ｎ−型ドリフト層１の一方の面にドレイン電極９が隣接している。また、ｎ−型ドリフト層１の他方の面側には、ゲート電極７とソース電極８とが形成される。
【００１８】
ゲート電極７は、複数個形成され、それらは離散的に配置される。詳しくは、ゲート電極７はポリシリコンで板状に形成する。ゲート電極７は酸化膜（絶縁物質）６で覆われる。ゲート電極７の面が第一導電型ドリフト層１の面に対向するように配置され、規則的に配置される。例えば、ゲート電極７を等間隔に格子状に形成する（図示せず）。
【００１９】
ソース電極８はゲート電極７及び酸化膜６を覆うように一体に形成される。ソース電極８は、ゲート電極７及び酸化膜６の面の隙間を埋めるように形成される。
【００２０】
ｐ型ベース層（第二導電型ベース層）２はｐ導電型で形成される。ｐ型ベース層２の一方の面にはゲート電極７及び酸化膜６とソース電極８とが形成される。ｐ型ベース層２は、複数個形成され、等間隔に規則的に配置される。
【００２１】
詳しくは、ｐ型ベース層２の一方の面には、高濃度のｐ＋型層３と高濃度のｎ＋型層４とが形成される。ｐ＋型層３は、ｐ型ベース層２の一方の面の中央部に形成され、ソース電極８に隣接する。ｎ＋型層４は、ｐ＋型層３を取り囲むように形成され、ｐ型ベース層２から取り囲まれる。ｎ＋型層４は、ソース電極８とゲート電極７及び酸化膜６とに隣接する。
【００２２】
また、ｐ型ベース層２の厚さ（Ｔｐ）は、ＰＮ接合１４からの空乏層１１の伸びを遮らない程度に薄く（浅く）形成することが好適である。ｐ型ベース層２の長さは、ゲート間隔Ｌｓよりも長い。
【００２３】
そして、ゲート電極７、ソース電極８、ｐ型ベース層２の規則的な繰り返しは、縦型ＤＭＯＳＦＥＴの繰り返しの単位（セル）を形成する。
【００２４】
拡張ｐ型ベース層（拡張第二導電型ベース層）１３はｐ導電型で形成される。拡張ｐ型ベース層１３は、ｎ−型ドリフト層１の他方の面とｐ型ベース層２の他方の面との間に形成される。つまり、拡張ｐ型ベース層１３の一方の面はｎ−型ドリフト層１の他方の面に隣接し、拡張ｐ型ベース層１３の他方の面はｐ型ベース層２の他方の面とゲート電極７及び酸化膜６とに隣接する。
【００２５】
ＰＮ接合１４が、拡張ｐ型ベース層１３の一方の面とｎ−型ドリフト層１の他方の面との接合面に形成される。
【００２６】
また、拡張ｐ型ベース層１３はｐ型ベース層２の他方の面全体を覆う（囲む）。つまり、ｐ型ベース層２には、ｐ導電型の拡張ｐ型ベース層１３が隣接し、ｎ導電型の領域は隣接しない。ゲート電極７の中央部の直下の領域において、拡張ｐ型ベース層１３とゲート電極７及び酸化膜６とは隣接する。
【００２７】
そして、拡張ｐ型ベース層１３の不純物濃度は、ｐ型ベース層２不純物濃度よりも低く形成される。また、拡張ｐ型ベース層１３の不純物濃度と厚さＴとは、スレッショールド電圧以下の電圧をゲート電極７に印加したとき、拡張ｐ型ベース層１３の特性がｐ導電型からｎ導電型に反転する程度の不純物濃度と厚さＴとの組み合わせにする。つまり、拡張ｐ型ベース層１３の不純物濃度は十分低く、拡張ｐ型ベース層１３の厚さＴは薄い。
【００２８】
さらに、図１の実施例において、ｐ型ベース層２は、拡張ｐ型ベース層１３の他方の面に、不純物拡散等により、形成される。つまり、図１の実施例は、拡張ｐ型ベース層１３の一部分にｐ型ベース層２が形成される構成である。また、ｐ型ベース層２の厚さＴｐは、拡張ｐ型ベース層１３の厚さＴよりも十分に薄い。
【００２９】
さらにまた、ゲート電極７の端部は、ｐ型ベース層２の一方の面に隣接する。ゲート電極７の中央部は、拡張ｐ型ベース層１３に隣接する。ゲート電極７のゲート長Ｌｇは、ゲート電極７同士のゲート間隔Ｌｓよりも長い。
【００３０】
このような図１の実施例の動作を説明する。
図１の実施例がオフ状態にあるとき、ＰＮ接合１４近傍に空乏層１１が生じる。図１の実施例では、拡張ｐ型ベース層１３の不純物濃度が十分に低いため、空乏層１１が拡張ｐ型ベース層１３の内部に広がる。ｐ型ベース層２とｎ−型ドリフト層１とは幅広い空乏層１１で隔てられる。ゲート電極７及び酸化膜６とｎ−型ドリフト層１とは幅広い空乏層１１で隔てられる。
【００３１】
このため、図１の実施例のドレインーソース間容量Ｃｄｓは大変小さな値となる。また、図１の実施例のドレインーゲート間容量Ｃｄｇは大変小さな値となる。
【００３２】
図２は、図１の実施例が導通状態にあるときの構造図であり、素子の断面図である。図１の実施例と同等の要素には同一符号を付し、説明を省略する。
【００３３】
ゲート電極７にスレッショールド電圧以上の電圧が印加される。このとき、ｎ導電型のチャネル１５が、ゲート電極７の直下の領域に形成される。
【００３４】
また、ゲート電極７の直下の拡張ｐ型ベース層１３は、ｐ導電型からｎ導電型へ反転し、反転領域１６となる。拡張ｐ型ベース層１３の不純物濃度が低く、拡張ｐ型ベース層１３の厚みが薄いため、反転領域１６は、表面のみではなく、内部まで形成される。つまり、反転領域１６の一方の面はｎ−型ドリフト層１の他方の面に隣接し、反転領域１６の他方の面はチャネル１５、ゲート電極７及び酸化膜６に隣接する。
【００３５】
反転領域１６には電子が充満する。そして、ｐ型ベース層２、チャネル１５、反転領域１６、ｎ−型ドリフト層１を繋ぐキャリアパスが生じ、ソース電極Ｓとドレーン電極Ｄとの間に電流が流れる。
【００３６】
ゲート長Ｌｇが短いと、反転領域１６が小さくなり、反転領域１６の抵抗が大きくなる。また、ゲート長Ｌｇが長いと、縦型ＤＭＯＳＦＥＴの繰り返しの単位（セル）が大きくなり、デバイス単位面積あたりのセル数が減少し、チャネル１５の抵抗が大きくなる。よって、好適なゲート長Ｌｇは、ソースＳとドレインＤとの間の抵抗値（オン抵抗）に基づいて決まる。
【００３７】
このようなことから、図１の実施例の構成は、ゲート長Ｌｇを長くし、反転領域１６を大きくし、反転領域１６の抵抗を小さくし、チャネル１５の抵抗がバルクの抵抗に対して影響しないデバイスに好適である。つまり、図１の実施例の構成は、例えば、３０００Ｖ級の高耐圧デバイスに好適である。
【００３８】
図１の実施例の構造でのオン抵抗及び素子耐圧が、図９の従来例の構造でのオン抵抗及び素子耐圧と同等となるように設計した場合、図１の実施例の構造のドレインーソース間容量Ｃｄｓ、ドレインーゲート間容量Ｃｄｇは、図９の従来例の構造のドレインーソース間容量Ｃｄｓ、ドレインーゲート間容量Ｃｄｇよりもそれぞれ大幅に小さい。
【００３９】
このとき、図１の実施例の構造でのゲート長Ｌｇは、例えば、図９の従来例の構造でのゲート長Ｌｇ’の１０倍以上となるときに好適な特性が得られる。また、図１の実施例は、ゲート長Ｌｇを長くすることで、ドレインーソース間容量Ｃｄｓ、ドレインーゲート間容量Ｃｄｇを一層小さくできる。
【００４０】
図１の実施例の製造方法を説明する。
図３は、図１の実施例の製造方法を示す工程図である。図１の実施例と同等の要素には同一符号を付し、説明を省略する。
【００４１】
まず、ｎ導電型の基板であるｎ−型ドリフト層１を形成するステップを実施する（図示せず）。また、ｎ−型ドリフト層１の他方の面の全面に酸化膜２２を形成するステップを実施する（図示せず）。
【００４２】
次に、酸化膜２２表面側からのイオン注入により、ｐ導電型の拡張ｐ型ベース層１３を形成するステップを実施する。
図３（ａ）は、このイオン注入の工程を示す。拡張ｐ型ベース層１３がｎ−型ドリフト層１の他方の面に形成される。
図３（ｂ）は、所定の拡張ｐ型ベース層１３が形成された工程を示す。
【００４３】
最後に、拡張ｐ型ベース層１３の他方の面にｐ導電型のｐ型ベース層２を形成するステップを実施する（図示せず）。このとき、ｐ型ベース層２の不純物濃度は、拡張ｐ型ベース層１３の不純物濃度よりも高くなるようにする。そして、ゲート電極７とソース電極８とを形成するステップを実施する。また、ドレイン電極９を形成する（図示せず）。
【００４４】
図３（ｃ）は、ゲート電極７とソース電極８とが形成された工程を示す。この最後の工程は、通常の縦型ＤＭＯＳＦＥＴの製造工程と同様の工程である。
【００４５】
図４は、本発明の他の実施例を示す構成図であり、素子の断面図である。図１の実施例と同等の要素には同一符号を付し、説明を省略する。
【００４６】
図４の実施例の特徴は、拡張ｐ型ベース層１３を備えると共に、ゲート下ｎ−型層１７を備える点にある。ゲート下ｎ−型層１７は、ゲート電極７と拡張ｐ型ベース層１３との間に形成される。
【００４７】
詳しくは、ゲート下ｎ−型層１７は、拡張ｐ型ベース層１３の他方の面（シリコン表面）に形成され、ゲート電極７の中央部の直下の領域に形成される。ゲート下ｎ−型層１７の一方の面は酸化膜６を介してゲート電極７に隣接される。ゲート下ｎ−型層１７の他方の面は拡張ｐ型ベース層１３に隣接し、拡張ｐ型ベース層１３で覆われる。
【００４８】
ゲート下ｎ−型層１７の長さＬｎは、ゲート長Ｌｇよりも短く、ゲート間隔Ｌｓよりも長い。ゲート下ｎ−型層１７の厚さＴｎは、ｐ型ベース層２の厚さＴｐよりも薄い。ゲート下ｎ−型層１７は、薄く、不純物濃度が低い。
【００４９】
図４の実施例の製造方法は、図１の実施例の製造方法とほぼ同等である。
【００５０】
ゲート下ｎ−型層１７は、リン（Ｐ）が酸化膜６の界面に偏析し、ボロン（Ｂ）が酸化膜６に取り込まれる（食われる）性質がある。このため、図１の実施例の製造方法において、シリコン表面はｎ型化し、ゲート下ｎ−型層１７が生ずる。
【００５１】
図４の実施例は、図１の実施例よりも簡便に製造できる。詳しくは、図４の実施例の製造における拡張ｐ型ベース層１３の濃度条件は、図１の実施例の製造における拡張ｐ型ベース層１３の濃度条件よりも広くなる。なお、ゲート下ｎ−型層１７が生じないようにするためには、厳格な濃度管理が必要である。
【００５２】
また、このような、ゲート下ｎ−型層１７は、素子のオン抵抗を若干下げる。さらに、ゲート下ｎ−型層１７は、素子の出力容量を若干増加させる。
【００５３】
ゲート下ｎ−型層１７は、図４の実施例のデバイス特性に大きな影響を及ぼさない。このため、図４の実施例のデバイス特性は、図１の実施例のデバイス特性とほぼ同等となる。図４の実施例の効果も、図１の実施例の効果とほぼ同様になる。
【００５４】
図５は、本発明の他の実施例を示す構成図であり、素子の断面図である。図１の実施例と同等の要素には同一符号を付し、説明を省略する。
【００５５】
図５の実施例の特徴は、拡張ｐ型ベース層１３を備えると共に、ｐ−−型低濃度層（第二導電型低濃度層）１８を備える点にある。
【００５６】
ｐ−−型低濃度層（第二導電型低濃度層）１８はｐ導電型で形成される。ｐ−−型低濃度層１８は、ゲート電極７の中央部の直下の領域に形成される。また、ｐ−−型低濃度層１８は、一方のｐ型ベース層２と他方のｐ型ベース層２との間（ほぼ中央部分）に形成される。
【００５７】
さらに、図１の実施例において、ｐ−−型低濃度層１８は、拡張ｐ型ベース層１３の一部分に形成される。ｐ−−型低濃度層１８の一方の面はｎ−型ドリフト層１の他方の面に隣接し、ｐ−−型低濃度層１８の他方の面はチャネル１５、ゲート電極７及び酸化膜６に隣接する。
【００５８】
ｐ−−型低濃度層１８の長さＬｐは、ゲート長よりも短くする。ｐ−−型低濃度層１８の厚さＴは、例えば、拡張ｐ型ベース層１３の厚さＴと同じにする。
【００５９】
そして、ｐ−−型低濃度層１８の不純物濃度は、拡張ｐ型ベース層１３の不純物濃度よりも一層低く形成される。なお、ｐ−−型低濃度層１８は、例えば、真性半導体で形成してもよい。また、ｐ−−型低濃度層１８近傍の拡張ｐ型ベース層１３の濃度を、ｐ型ベース層２近傍の拡張ｐ型ベース層１３の濃度よりも低く形成してもよい。
【００６０】
また、ｐ−−型低濃度層１８の不純物濃度と厚さＴとは、スレッショールド電圧以下の電圧をゲート電極７に印加したとき、ｐ−−型低濃度層１８の特性がｐ導電型からｎ導電型に反転する程度の不純物濃度と厚さＴとの組み合わせにする。つまり、ｐ−−型低濃度層１８の不純物濃度は十分低く、ｐ−−型低濃度層１８の厚さＴは薄い。
【００６１】
このような図５の実施例の動作を説明する。
図５の実施例がオフ状態にあるとき、図１の実施例がオフ状態にあるときと同様に、ｐ型ベース層２とｎ−型ドリフト層１とは幅広い空乏層１１で隔てられる。ゲート電極７及び酸化膜６とｎ−型ドリフト層１とは幅広い空乏層１１で隔てられる。
【００６２】
このため、図５の実施例のドレインーソース間容量Ｃｄｓは大変小さな値となる。また、図５の実施例のドレインーゲート間容量Ｃｄｇは大変小さな値となる。
【００６３】
図６は、図５の実施例が導通状態にあるときの構造図であり、素子の断面図である。図５の実施例と同等の要素には同一符号を付し、説明を省略する。
【００６４】
ゲート電極７にスレッショールド電圧以上の電圧が印加される。このとき、ｎ導電型のチャネル１５が、ゲート電極７の直下の領域に形成される。
【００６５】
また、ｐ−−型低濃度層１８の全体が、ｐ導電型からｎ導電型へ反転する。ｐ−−型低濃度層１８には電子が充満する。そして、ｐ型ベース層２、チャネル１５、ｐ−−型低濃度層１８、ｎ−型ドリフト層１を繋ぐキャリアパスが生じ、ソース電極Ｓとドレーン電極Ｄとの間に電流が流れる。
【００６６】
したがって、図５の実施例の動作は図１の実施例の動作と同等になり、図５の実施例の効果は図１の実施例の効果と同等になる。
【００６７】
図５の実施例の製造方法を説明する。
図７は、図５の実施例の製造方法を示す工程図である。図５の実施例と同等の要素には同一符号を付し、説明を省略する。
【００６８】
まず、ｎ導電型の基板であるｎ−型ドリフト層１を形成するステップを実施する（図示せず）。また、ｎ−型ドリフト層１の他方の面の全面に酸化膜２２を形成するステップを実施する（図示せず）。
【００６９】
次に、ｎ−型ドリフト層１の他方の面の一部分にレジスト２１を形成するステップを実施する（図示せず）。レジスト２１の形状は、ｐ−−型低濃度層の形状に関係する。
【００７０】
次に、レジスト２１表面側からのイオン注入により、ｐ導電型の拡張ｐ型ベース層１３を形成するステップを実施する。
【００７１】
図７（ａ）は、このイオン注入の工程を示す。拡張ｐ型ベース層１３の一方の面がｎ−型ドリフト層１の他方の面に形成される。レジスト２１の直下の領域は、イオンが打ち込まれないため、拡張ｐ型ベース層１３は形成されない。
【００７２】
次に、レジスト２１を除去するステップを実施する。
また、レジスト２１が除去された領域の直下部分に、ｐ−−型低濃度層１８を形成するステップを実施する。拡散により、拡張ｐ型ベース層１３を繋げ、ｐ−−型低濃度層１８を形成する。
【００７３】
図７（ｂ）は、レジスト２１が除去され、ｐ−−型低濃度層１８が形成された工程を示す。
【００７４】
最後に、拡張ｐ型ベース層１３の他方の面にｐ導電型のｐ型ベース層２を形成するステップを実施する（図示せず）。このとき、ｐ型ベース層２の不純物濃度は、拡張ｐ型ベース層１３の不純物濃度よりも高くなるようにする。そして、ゲート電極７とソース電極８とを形成するステップを実施する。また、ドレイン電極９を形成する（図示せず）。
【００７５】
図７（ｃ）は、ゲート電極７とソース電極８とが形成された工程を示す。この最後の工程は、通常の縦型ＤＭＯＳＦＥＴの製造工程と同様の工程である。
【００７６】
図８は、本発明の他の実施例を示す構成図であり、素子の断面図である。図５の実施例と同等の要素には同一符号を付し、説明を省略する。
【００７７】
図８の実施例の特徴は、ゲート下ｎ−型層１７を備える点にある。図８の実施例と図５の実施例との対応関係は、図４の実施例と図１の実施例との対応関係と同じである。
【００７８】
ゲート下ｎ−型層１７は、ゲート電極７と拡張ｐ型ベース層１３との間に形成される。また、ゲート下ｎ−型層１７は、ゲート電極７とｐ−−型低濃度層１８との間に形成される。
【００７９】
詳しくは、ゲート下ｎ−型層１７は、拡張ｐ型ベース層１３の他方の面（シリコン表面）に形成され、ゲート電極７の中央部の直下の領域に形成される。ゲート下ｎ−型層１７の一方の面は酸化膜６を介してゲート電極７に隣接され、ゲート下ｎ−型層１７の他方の面は拡張ｐ型ベース層１３とｐ−−型低濃度層１８とにそれぞれ隣接する。
【００８０】
ゲート下ｎ−型層１７の長さＬｎは、ゲート長Ｌｇよりも短く、ゲート間隔Ｌｓよりも長く、ｐ−−型低濃度層１８の長さＬｐよｒも長い。ゲート下ｎ−型層１７の厚さＴｎは、ｐ型ベース層２の厚さＴｐよりも薄い。ゲート下ｎ−型層１７は、薄く、不純物濃度が低い。
【００８１】
図８の実施例の製造方法は、図５の実施例の製造方法とほぼ同等である。
【００８２】
図８の実施例は、図５の実施例よりも簡便に製造できる。詳しくは、図８の実施例の製造における拡張ｐ型ベース層１３の濃度条件は、図５の実施例の製造における拡張ｐ型ベース層１３の濃度条件よりも広くなる。
【００８３】
また、このような、図８の実施例のゲート下ｎ−型層１７は、図４の実施例と同様に、素子のオン抵抗を若干下げる。また、ゲート下ｎ−型層１７は、素子の出力容量を若干増加させる。
【００８４】
ゲート下ｎ−型層１７は、図８の実施例のデバイス特性に大きな影響を及ぼさない。このため、図８の実施例のデバイス特性は、図５の実施例のデバイス特性とほぼ同等となる。図８の実施例の効果も、図５の実施例の効果とほぼ同様になる。
【００８５】
本発明は、ｎ型のＭＯＳＦＥＴだけでなく、ｐ型のＭＯＳＦＥＴについても同等の構成を適用できる。具体的は、図１〜図８の実施例において、ｎ型とｐ型とを置換しても、同等の構成となり、同等の作用効果を得ることができる。
【００８６】
本発明は、縦型ＭＯＳＦＥＴ以外の素子に同等の構成を適用できる。具体的には、ＩＧＢＴに適用しても、同等の構成となり、同等の作用効果を得ることができる。
【００８７】
本発明は、シリコンに限定されるものではない。シリコン以外の半導体に適用しても、同等の構成となり、同等の作用効果を得ることができる。
【００８８】
また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【００８９】
例えば、図１、４の実施例では、ｎ−型ドリフト層１の他方の面が全て拡張ｐ型ベース層１３で覆われるものであったが、これとは別に、図７（ａ）の構造のように、拡張ｐ型ベース層１３を複数に分割して形成することもできる。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施例を示す構成図（断面図）である。
【図２】図１の実施例が導通状態にあるときの構造図（断面図）である。
【図３】図１の実施例の製造方法を示す工程図である。
【図４】本発明の他の実施例を示す構成図（断面図）である。
【図５】本発明の他の実施例を示す構成図（断面図）である。
【図６】図５の実施例が導通状態にあるときの構造図（断面図）である。
【図７】図５の実施例の製造方法を示す工程図である。
【図８】本発明の他の実施例を示す構成図（断面図）である。
【図９】従来の縦型ＤＭＯＳＦＥＴの構成図（断面図）である。
【符号の説明】
【００９１】
１  ｎ−型ドリフト層（第一導電型ドリフト層）
２  ｐ型ベース層（第二導電型ベース層）
３  ｐ＋型層
４  ｎ＋型層
５  ｎ＋型層
６，１０，２２  酸化膜（絶縁物質）
７  ゲート電極（ゲートＰｏｌｙ−Ｓｉ）
８  ソース電極
９  ドレイン電極
１１  空乏層
１２  ｎ型層
１３  拡張ｐ型ベース層（拡張第二導電型ベース層）
１４  ＰＮ接合
１５  チャネル
１６  反転領域
１７  ゲート下ｎ−型層（ゲート下第一導電型層）
１８  ｐ−−型低濃度層（第二導電型低濃度層）
２１  レジスト
Ｇ  ゲート
Ｓ  ソース
Ｄ  ドレイン
Ｌｇ  ゲート長
Ｌｓ  ゲート間隔
Ｌｐ  ｐ−−型低濃度層の長さ（第二導電型低濃度層の長さ）
Ｌｎ  ゲート下ｎ−型層の長さ（ゲート下第一導電型層の長さ）
Ｔ  拡張ｐ型ベース層の厚さ（拡張第二導電型ベース層の厚さ）
Ｔｐ  ｐ型ベース層の厚さ（第二導電型ベース層の厚さ）
Ｔｎ  ゲート下ｎ−型層の厚さ（ゲート下第一導電型層の厚さ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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