(57)【要約】【課題】多結晶シリコン膜上に成膜されたシリコンナイトライド膜を除去する際に、多結晶シリコン膜にシリコンダストが付着することを防止する。【解決手段】  本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜４、多結晶シリコン膜５、親水性を有する膜２２、シリコンナイトライド膜２３およびシリコン酸化膜２４を積層形成し、シリコン酸化膜２４とシリコンナイトライド膜２３と親水性を有する膜２２を加工し、シリコン酸化膜をマスクにして多結晶シリコン膜５を加工し、シリコン酸化膜をマスクにしてゲート絶縁膜４およびシリコン基板１を加工して素子分離溝２０を形成し、素子分離溝２０内に素子分離絶縁膜２１を埋め込み、ウエットエッチングによりシリコンナイトライド膜２３を除去することを特徴とする。【選択図】図９
2010080603.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上に親水性を有する膜を形成する工程と、
前記親水性を有する膜上にシリコンナイトライド膜を形成する工程と、
前記シリコンナイトライド膜上にシリコン酸化膜を形成する工程と、
レジストパターンをマスクにしてＲＩＥ法により前記シリコン酸化膜と前記シリコンナイトライド膜と前記親水性を有する膜を加工する工程と、
レジストを除去し、前記シリコン酸化膜をマスクにして前記多結晶シリコン膜を加工する工程と、
前記シリコン酸化膜をマスクにして前記ゲート絶縁膜および前記シリコン基板を加工して、前記シリコン基板中に素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込む工程と、
ウエットエッチングにより前記シリコンナイトライド膜を除去する工程と、
前記親水性を有する膜を除去する工程と
を備えて成る半導体装置の製造方法。
【請求項２】
前記親水性を有する膜は、シリコン酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ウエットエッチングは、リン酸処理であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコン膜上に成膜されたシリコンナイトライド膜をリン酸処理によって除去する工程を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置の製造方法として、例えばＮＯＲ型フラッシュメモリの製造方法が知られており、このＮＯＲ型フラッシュメモリの製造方法の一例が特許文献１に記載されている。ここで、ＮＯＲ型フラッシュメモリの製造方法について、簡単に説明する。
【０００３】
まず、シリコン基板上にゲート絶縁膜を形成し、次に、減圧ＣＶＤ（chemical vapor deposition）法により、多結晶シリコン膜とシリコンナイトライド膜とシリコン酸化膜を堆積する。そして、通常の光蝕刻法によりフォトレジストを所望のパターンに加工し、それをマスクにしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜とシリコンナイトライド膜を加工した後、フォトレジストを除去する。続いて、シリコン酸化膜をマスクにして多結晶シリコン膜を加工する。
【０００４】
次に、シリコン酸化膜をマスクにして、ゲート絶縁膜およびシリコン基板を加工し、シリコン基板中に溝を形成する。この後、溝の内壁にシリコン酸化膜を形成する。次いで、ＨＤＰ(high density plasma)法により埋め込み用のシリコン酸化膜を堆積する。そして、ＣＭＰ(chemical mechanical polish)法によりシリコンナイトライド膜をストッパとしてシリコン酸化膜を平坦化する。続いて、ＲＩＥ法によりシリコン酸化膜を加工してその高さを落とし込んだ後、リン酸処理によりシリコンナイトライド膜を除去する。
【０００５】
さて、上記構成の場合、リン酸処理によりシリコンナイトライド膜を除去する際に、リン酸中においてシリコンが析出することでシリコンダスト（析出ダスト）が発生し、加工後の多結晶シリコン膜にシリコンダストが付着することがあった。シリコンダストが付着すると、隣接するセルとの間が短絡するという問題点が発生する。これに対して、多結晶シリコン膜に付着したシリコンダストを超音波洗浄により除去する方法があり、従来より、この除去方法が用いられている。しかし、近年、微細化が進行し、配線幅がより一層狭くなると、超音波洗浄時に超音波振動により電極が折れるという不具合が発生した。そこで、多結晶シリコン膜にシリコンダストが付着することを防止して、超音波洗浄を不要にすることが望まれている。
【特許文献１】特開２００６−３０３００９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、多結晶シリコン膜上に成膜されたシリコンナイトライド膜を除去する際に、多結晶シリコン膜にシリコンダストが付着することを防止できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に親水性を有する膜を形成する工程と、前記親水性を有する膜上にシリコンナイトライド膜を形成する工程と、前記シリコンナイトライド膜上にシリコン酸化膜を形成する工程と、レジストパターンをマスクにしてＲＩＥ法により前記シリコン酸化膜と前記シリコンナイトライド膜と前記親水性を有する膜を加工する工程と、レジストを除去し、前記シリコン酸化膜をマスクにして前記多結晶シリコン膜を加工する工程と、前記シリコン酸化膜をマスクにして前記ゲート絶縁膜および前記シリコン基板を加工して、前記シリコン基板中に素子分離溝を形成する工程と、前記素子分離溝内に素子分離絶縁膜を埋め込む工程と、ウエットエッチングにより前記シリコンナイトライド膜を除去する工程と、前記親水性を有する膜を除去する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、多結晶シリコン膜上に成膜されたシリコンナイトライド膜を除去する際に、多結晶シリコン膜にシリコンダストが付着することを防止できる。
【発明を実施するための最良の形態】
【０００９】
（第１実施形態）
以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した場合の第１実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、ＮＯＲ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。図２は、図１のＮＯＲ型フラッシュメモリ装置のメモリセルアレイの一部のレイアウトパターンを示す模式的な平面図である。
【００１１】
図１および図２に示すＮＯＲ型フラッシュメモリ装置のメモリセルアレイは、半導体基板としてのシリコン基板１の表層部に形成されたウェル領域上にメモリセルトランジスタＴｒｍが行列状（行方向：Ｘ方向、列方向：Ｙ方向）に配列されて構成されている。各メモリセルトランジスタＴｒｍは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）２を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート構造（フローティングゲートの上にゲート間絶縁膜を介してコントロールゲートが形成された構造）を有するゲート電極ＭＧを備えている。
【００１２】
上記ＮＯＲ型のメモリセルアレイでは、隣り合う２個で１組をなすメモリセルトランジスタＴｒｍがそれぞれのドレイン領域Ｄを共有し、隣り合う２組のメモリセルトランジスタＴｒｍがそれぞれのソース領域Ｓを共有し、メモリセルトランジスタＴｒｍのＹ方向に並んだ各列の間がトレンチ型の素子分離領域であるＳＴＩ（shallow trench isolation）領域３で分離されている。
【００１３】
そして、セルアレイ上で同一行のメモリセルトランジスタＴｒｍのコントロール電極に共通に連なるように複数のワード線ＷＬがＸ方向（行方向）に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる共通ソース線としての複数のローカルソース線ＬＳがＸ方向（行方向）に配設されている。
【００１４】
また、セルアレイ上で同一列のメモリセルトランジスタＴｒｍのドレイン領域Ｄに共通にコンタクトするように金属配線からなる複数のビット線ＢＬがＹ方向（列方向）に配設され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）ＭＳがビット線ＢＬ配列内で間欠的にＹ方向（列方向）に配設されている。
【００１５】
上記したように隣り合う２個のメモリセルトランジスタＴｒｍで共有するドレインＤは、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。また、隣り合う２個のメモリセルトランジスタＴｒｍで共有するソースＳは、ワード線ＷＬ間でワード線ＷＬと平行して存在するローカルソース線ＬＳに繋がっており、このローカルソース線ＬＳはソース線コンタクトを介して低抵抗のメインソース線ＭＳに繋がり、セルアレイ外部から電位が与えられる。
【００１６】
上記構成のＮＯＲ型フラッシュメモリ装置は、メモリセルトランジスタにデータを書き込むためにチャネルホットエレクトロン注入を用いて浮遊ゲート電極へ電子注入を行う時、メモリセルトランジスタＴｒｍのソースＳとウェル領域には接地電位を与える。そして、制御ゲートとドレインＤに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線ＷＬとビット線ＢＬを介して外部回路から与える。
【００１７】
図３は図２中のＡ−Ａ線で示す部分の縦断面を示すもので、活性領域２の長手方向に沿った部分のゲート電極ＭＧ、ドレインコンタクトＤＣおよびローカルソース線ＬＳの断面を示している。シリコン基板１の表面にはゲート絶縁膜としてのシリコン酸化膜４を介してゲート電極ＭＧが所定間隔で形成されている。ゲート電極ＭＧは、下層から浮遊ゲート電極用の多結晶シリコン膜５、ゲート間絶縁膜としてのＯＮＯ（oxide nitride oxide）膜６、制御ゲート電極用の多結晶シリコン膜７およびＷＳｉ（タングステンシリサイド）膜８、キャップ膜としてのシリコン酸化膜９が順次積層された構成である。
【００１８】
シリコン基板１の表層には、ドレイン領域Ｄに対応して不純物拡散領域１ａが形成され、ソース領域Ｓに対応して不純物拡散領域１ｂが形成されている。ドレイン領域ＤはＬＤＤ（lightly doped drain）構造を採用している。
【００１９】
ゲート電極ＭＧの側面にはサイドウオール酸化膜１０が形成されている。ゲート電極ＭＧの上面、側面、ゲート電極ＭＧ間のシリコン酸化膜４の上にシリコン窒化膜１１が形成されている。シリコン窒化膜１１は、コンタクト形成用のストッパ膜として機能する。ゲート電極ＭＧの上面およびゲート電極ＭＧ間にはシリコン酸化膜１２が埋め込み形成されており、その上にはシリコン酸化膜１３が形成され、更にその上にはシリコン酸化膜１４が形成されている。シリコン酸化膜１４の上にはビット線ＢＬが形成されている。
【００２０】
シリコン酸化膜１２、１３には、シリコン基板１のソース領域Ｓの部分に対応してローカルソース線ＬＳ（ソースコンタクト）が形成されていると共に、ドレイン領域Ｄの部分に対応してドレインコンタクトＤＣが形成されている。
【００２１】
ローカルソース線ＬＳは、チタン（Ｔｉ）によるバリアメタル膜１６およびその内側を埋めるように形成されたタングステン（Ｗ）膜１７から構成される。ドレインコンタクトＤＣは、同様に、チタン（Ｔｉ）によるバリアメタル膜１６およびその内側を埋めるように形成されたタングステン（Ｗ）膜１７から構成される。
【００２２】
シリコン酸化膜１４には、ドレインヴィアプラグＤＶがビット線ＢＬとドレインコンタクトＤＣを電気的に接続するように設けられている。ドレインヴィアプラグＤＶは、タングステン（Ｗ）膜１８と、タングステン（Ｗ）膜１８の下面および側面を覆うように形成されたチタン（Ｔｉ）によるバリアメタル膜１９とから構成される。
【００２３】
また、図２中のＢ−Ｂ線で示す部分の縦断面を示す図４において、シリコン基板１には、素子分離溝２０を形成して素子分離絶縁膜２１を埋め込むことでＳＴＩ領域３を形成しており、シリコン基板１を複数の活性領域２に分離形成している。素子分離絶縁膜２１は、シリコン基板１の表面より上方に突出している。
【００２４】
図４に示すように、ＯＮＯ膜６は、浮遊ゲート電極を構成している多結晶シリコン膜５の上面に沿うように形成され、これが制御ゲート電極と対向するゲート間絶縁膜として機能する。制御ゲート電極は、多結晶シリコン膜７、ＷＳｉ膜８を積層した部分により構成される。この上に、シリコン酸化膜９、シリコン窒化膜１１、シリコン酸化膜１３およびシリコン酸化膜１４が形成され、その上にビット線ＢＬが形成されている。
【００２５】
次に、上記構成の製造工程について、図５ないし図８を参照して説明する。尚、図５（ａ）ないし図８（ａ）は図２中のＢ−Ｂ線に沿った断面を示し、図５（ｂ）ないし図８（ｂ）は図２中のＡ−Ａ線に沿った断面を示している。
【００２６】
まず、図５（ａ）、（ｂ）に示すように、シリコン基板１上に膜厚が１０ｎｍの第１のシリコン酸化膜（ゲート絶縁膜）４を形成する。続いて、減圧ＣＶＤ法により、膜厚が２００ｎｍの多結晶シリコン膜５と、膜厚が５０ｎｍの第２のシリコン酸化膜（親水性を有する膜）２２と、膜厚が６０ｎｍのシリコンナイトライド膜２３と、膜厚が２５０ｎｍの第３のシリコン酸化膜２４を堆積する。この後、通常の光蝕刻法によりフォトレジストを所望のパターンに加工し、それをマスクにしてＲＩＥ法により第３のシリコン酸化膜２４とシリコンナイトライド膜２３と第２のシリコン酸化膜２２を加工する。そして、フォトレジストを除去し、第３のシリコン酸化膜２４をマスクにして多結晶シリコン膜５を加工する（図５（ａ）、（ｂ）参照）。
【００２７】
次に、第３のシリコン酸化膜２４をマスクにして、第１のシリコン酸化膜４およびシリコン基板１を加工し、シリコン基板１中に溝（素子分離溝）２０を形成する(図６（ａ）、（ｂ）参照)。続いて、溝２０の内壁に膜厚が１０ｎｍの第４のシリコン酸化膜２５を形成する。この後、ＨＤＰ法により膜厚が１０００ｎｍの第５のシリコン酸化膜（素子分離絶縁膜）２１を堆積する(図６（ａ）、（ｂ）参照)。
【００２８】
次いで、ＣＭＰ法により、第５のシリコン酸化膜２１を平坦化する。そして、ＲＩＥ法により第５のシリコン酸化膜２１を加工してその高さを落とし込む(図７（ａ）、（ｂ）参照)。
【００２９】
続いて、リン酸処理によりシリコンナイトライド膜２３を除去した後、希薄なフッ酸（dilute ＨＦ）溶液で第２のシリコン酸化膜２２を５０ｎｍエッチングして除去する。これにより、図８（ａ）、（ｂ）に示す構成が得られる。この後は、周知の製造工程とほぼ同じ製造工程を適宜実行することにより、図３および図４に示す構成が得られる。
【００３０】
さて、上記した製造工程において、リン酸処理によりシリコンナイトライド膜２３を除去する場合に、シリコンナイトライド膜２３と多結晶シリコン膜５との間に、親水性を有するシリコン酸化膜２２を形成したので、図９に示すように、リン酸処理により析出したシリコンダスト２６がシリコン酸化膜２２（即ち、多結晶シリコン膜５）の上面に付着することを防止できる。
【００３１】
ここで、シリコン酸化膜２２に析出ダスト（シリコンダスト）が付着し難い理由は、シリコン酸化膜が親水性を有する膜であるためである。これに対して、多結晶シリコン膜は疎水性を有する膜であるため、析出ダストが付着すると取れ難いという特性がある。この結果、隣接するセル間の短絡、即ち、多結晶シリコン膜５（浮遊ゲート電極）上のシリコンダスト起因のビット線ＢＬのショートが発生するという問題点を解消することができる。尚、第２のシリコン酸化膜２２は、リン酸処理の後、除去される。
【００３２】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
まず、上記実施形態では、多結晶シリコン膜５の上に第２のシリコン酸化膜２２を形成するに際し、減圧ＣＶＤ法により堆積させるように構成したが、多結晶シリコン膜５の上面をケミカル酸化したり、熱酸化したりして形成しても良い。また、上記実施形態では、本発明をＮＯＲ型フラッシュメモリ装置に適用したが、ＮＡＮＤ型フラッシュメモリ装置に適用しても良い。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態を示すもので、メモリセル領域の一部の電気的構成図
【図２】メモリセル領域の一部を模式的に示す平面図
【図３】図２中Ａ−Ａ線に沿う断面図
【図４】図２中Ｂ−Ｂ線に沿う断面図
【図５】製造途中の一段階における断面構造を模式的に示す図（その１）
【図６】製造途中の一段階における断面構造を模式的に示す図（その２）
【図７】製造途中の一段階における断面構造を模式的に示す図（その３）
【図８】製造途中の一段階における断面構造を模式的に示す図（その４）
【図９】作用説明用の断面構造を模式的に示す図
【符号の説明】
【００３４】
図面中、１はシリコン基板（半導体基板）、２は活性領域、３はＳＴＩ領域、４はシリコン酸化膜（ゲート絶縁膜）、５は多結晶シリコン膜、２０は素子分離溝、２１は素子分離絶縁膜、２２はシリコン酸化膜（親水性を有する膜）、２３はシリコンナイトライド膜、２４はシリコン酸化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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