(57)【要約】【課題】クロスコネクト装置において、実回線容量が小さい場合に無駄な消費電力を低減することを目的とする。【解決手段】伝送路から供給された信号をインタフェース部でチャネル毎に複数パスに分割して複数のクロスコネクト部に供給し、前記複数のクロスコネクト部でクロスコネクト処理を行った各パスを前記インタフェース部で多重して元のチャネルに戻し前記伝送路に送出するクロスコネクト装置であって、前記伝送路から供給される実回線容量に応じて前記インタフェース部での分割パス数とクロスコネクト処理を行うクロスコネクト部を指示する動作モードを決定し前記インタフェース部を制御すると共に、クロスコネクト処理を行わないクロスコネクト部の動作を停止させるコントロール部を有する。【選択図】  図５
2010098434.tif 000002
【特許請求の範囲】
【請求項１】
伝送路から供給された信号をインタフェース部でチャネル毎に複数パスに分割して複数のクロスコネクト部に供給し、前記複数のクロスコネクト部でクロスコネクト処理を行った各パスを前記インタフェース部で多重して元のチャネルに戻し前記伝送路に送出するクロスコネクト装置であって、
前記伝送路から供給される実回線容量に応じて前記インタフェース部での分割パス数とクロスコネクト処理を行うクロスコネクト部を指示する動作モードを決定し前記インタフェース部を制御すると共に、クロスコネクト処理を行わないクロスコネクト部の動作を停止させるコントロール部を
有することを特徴とするクロスコネクト装置。
【請求項２】
請求項１記載のクロスコネクト装置において、
前記インタフェース部は、
前記動作モードに応じて分割パス数を変更する第１ビットスライス部と、
前記動作モードに応じて分割したパスそれぞれを出力するクロスコネクト部の方路を変更する第１ポートチェンジ部と、
前記動作モードに応じてパスを入力するクロスコネクト部の方路を変更する第２ポートチェンジ部と、
前記動作モードに応じて多重するパス数を変更する第２ビットスライス部とを
有することを特徴とするクロスコネクト装置。
【請求項３】
請求項２記載のクロスコネクト装置において、
前記インタフェース部と前記複数のクロスコネクト部と前記コントロール部を、現用系と予備系で二重化し、
前記現用系のコントロール部と前記予備系のコントロール部を同期させ、
前記動作モードを変更する際に、前記予備系の動作モードを変更し、前記現用系と予備系の切替えを行い、前記現用系の動作モードを変更する
ことを特徴とするクロスコネクト装置。
【請求項４】
請求項２又は３記載のクロスコネクト装置において、
前記コントロール部は、前記クロスコネクト処理を行わないクロスコネクト部の電源を遮断して動作を停止させる
ことを特徴とするクロスコネクト装置。
【請求項５】
伝送路から供給された信号をインタフェース部でチャネル毎に複数パスに分割して複数のクロスコネクト部に供給し、前記複数のクロスコネクト部でクロスコネクト処理を行った各パスを前記インタフェース部で多重して元のチャネルに戻し前記伝送路に送出するクロスコネクト方法であって、
前記伝送路から供給される実回線容量に応じて前記インタフェース部での分割パス数とクロスコネクト処理を行うクロスコネクト部を指示する動作モードを決定し前記インタフェース部を制御すると共に、クロスコネクト処理を行わないクロスコネクト部の動作を停止させる
ことを特徴とするクロスコネクト方法。
【請求項６】
請求項５記載のクロスコネクト方法において、
前記動作モードに応じて分割パス数を変更し、
前記動作モードに応じて分割したパスそれぞれを出力するクロスコネクト部の方路を変更し、
前記動作モードに応じてパスを入力するクロスコネクト部の方路を変更し、
前記動作モードに応じて多重するパス数を変更する
ことを特徴とするクロスコネクト方法。
【請求項７】
請求項６記載のクロスコネクト方法において、
前記インタフェース部と前記複数のクロスコネクト部と前記コントロール部を、現用系と予備系で二重化し、
前記現用系のコントロール部と前記予備系のコントロール部を同期させ、
前記動作モードを変更する際に、前記予備系の動作モードを変更し、前記現用系と予備系の切替えを行い、前記現用系の動作モードを変更する
ことを特徴とするクロスコネクト方法。
【請求項８】
請求項５又は６記載のクロスコネクト方法において、
前記クロスコネクト処理を行わないクロスコネクト部の電源を遮断して動作を停止させる
ことを特徴とするクロスコネクト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロスコネクト部でクロスコネクト処理を行うクロスコネクト方法及びクロスコネクト装置に関する。
【背景技術】
【０００２】
ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）又はＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）においては、ネットワークのプロテクション構成として、例えばＵＰＳＲ（Ｕｎｉｄｉｒｅｃｔｉｏｎａｌ  Ｐａｔｈ  Ｓｗｉｔｃｈｅｄ  Ｒｉｎｇ：単方向パス切替えリング）等のリングネットワーク構成とすることが広く行われている。
【０００３】
図１に、ＳＯＮＥＴのリングネットワークの一例の構成図を示す。同図中、伝送装置１ａ〜１ｅは光伝送路２ａ〜２ｅによってリング状に接続されて、リングネットワークを構成している。
【０００４】
伝送装置１ａ内には多数のインタフェースカードが設けられており、このうちインタフェースカード（ＯＣ−Ｎカード）３ａ，３ｂはそれぞれ光伝送路２ａ，２ｅに接続されている。各インタフェースカード３ａ，３ｂ等は、現用系のスイッチカード４ａと予備系のスイッチカード４ｂに接続され、また、スイッチカード４ａ，４ｂにはアッド／ドロップ用のインタフェースカード５ａ，５ｂが接続されている。
【０００５】
図１に示すようなＵＰＳＲ形態では、リングネットワーク上で各ノード間通信に割当てられる信号チャネル（同期転送モジュールＳＴＳ−１×ｎ）が全体でＮチャネル分の回線容量に相当する。伝送装置内の回線設定（クロクコネクト）、及び各種プロテクション切替え処理を担うスイッチカード４ａ，４ｂ上では、支流側（Ａｄｄ／Ｄｒｏｐ）からネットワーク側（ＵＰＳＲ）方向に回線設定する際にＥａｓｔ側（伝送路２ａ側）、Ｗｅｓｔ側（伝送路２ｂ側）に各々同一チャネル信号を割当てることで、リングネットワーク上の異なる経路で伝送される冗長構成をとり、当該チャネル信号の終端側の伝送装置ではネットワーク側から支流側方向へ回線設定すると同時に、各パスアラーム等の検出状況から回線品質の良い方をパスレベルで選択している。
【０００６】
このようなＳＯＮＥＴ／ＳＤＨ用の光伝送装置において、クロスコネクト処理機能としては、複数チップ（デバイス）による分割処理構成とすることで、装置の回線処理容量の拡大化を実現している。
【０００７】
クロスコネクト処理については、同じ回線設定情報に従ってクロスコネクト処理単位としているチャネル（例えばＳＴＳ−１等）毎に接続処理を必要とするため、複数チップによる分割処理方式では、１バイト（８ビット）情報をニブル（４ビット）又はダイビット（２ビット）又はビット単位のパスに分割処理することになり、それに見合うチップ構成となる。
【０００８】
すなわち、ニブルでは２チップ構成、ダイビットでは４チップ構成、ビットでは８チップ構成となる。伝送装置が収容し得る全回線容量に対してクロスコネクト処理するためには、コアとなるクロスコネクト処理を行うデバイスの処理能力に依存することになるが、１チップの処理能力では処理しきれないような場合には、例えば図２に示すような２分割処理とすることで実現させている。
【０００９】
図２は、従来のスイッチカードの一例のブロック構成図を示す。同図中、インタフェースカード２１−１〜２１−ｎそれぞれはネットワーク側又は支流側に接続されている。各インタフェースカード２１−１〜２１−ｎは光電変換及び電光変換を行っている。各インタフェースカードはネットワーク側又は支流側から受光した光信号を光電変換し、バックプレーン２２を介してスイッチカード２３のバックプレーンインタフェース２４に供給する。
【００１０】
バックプレーンインタフェース部２４では信号の２分割処理（フォーマット変換及びビット配列変換）を行ってクロスコネクト部（ＴＳＩ）２５ａ，２５ｂに供給する。クロスコネクト部２５ａ，２５ｂではクロスコネクト処理を行ってバックプレーンインタフェース部２４に供給する。
【００１１】
バックプレーンインタフェース部２４はクロスコネクト部２５ａ，２５ｂから供給される信号の多重処理（フォーマット逆変換及びビット配列逆変換）を行う。多重処理された信号はバックプレーン２２を介してインタフェースカード２１−１〜２１−ｎに供給され、電光変換されてネットワーク側又は支流側に出力される。
【００１２】
クロスコネクト処理動作は、図３に示すように２チップのクロスコネクト部２５ａ，２５ｂに対して信号チャネル毎に１バイト情報を２分割（ニブル単位）にしたパスで供給し、コントローラ２７からクロスコネクト部２５ａ，２５ｂに同じ回線設定用制御信号を供給して、同一チャネルに対する接続処理が同時に行われる。通常のクロスコネクト処理では、チャネル毎にバイト（８ｂｉｔ）単位で処理されることに対し、２分割処理構成としたクロスコネクト部２５ａ，２５ｂにて、ニブル単位に連動した処理動作を行うことで、仮想的なバイト処理を実現している。
【００１３】
また、信号配列表記はクロスコネクト分割処理時の信号並び（バイト／ニブル変換）、クロスコネクト処理の流れを示している。各信号ａ７−０〜ｇ７−０はクロスコネクト処理単位のチャネルを表現しており、バックプレーン２２側より供給された信号を各々バイトからニブルに並び替えた後、ＭＳＢ側とＬＳＢ側とをクロスコネクト部２５ａ，２５ｂで分割してクロスコネクト処理し、バックプレーンインタフェース部２４で再び元のバイト並びに戻すことで、バックプレーン２２に対しチャネル単位のクロスコネクト処理を行っている。
【００１４】
また、図４には、クロスコネクト部２５ａ，２５ｂによる分割処理構成としているために、チップ毎に見ると、個々の処理能力に空き容量（余裕）が出ていることを示している。
【００１５】
ところで、主信号を伝送するために必須の機能と、そうでない補助機能を持つ伝送装置で、補助機能部を停止する手段を設け、装置の消費電力を低減する技術が知られている（例えば特許文献１参照）。
【００１６】
また、大容量のクロスコネクトを複数の架から構成され、更に冗長系を構成する場合に現用のクロスコネクト手段と予備のクロスコネクト手段を１：１の関連でなく、１：Ｎとすることで予備系を減らし全体システムの消費電力を低減する技術が知られている（例えば特許文献２参照）。
【特許文献１】特開平８−２２３２４１号公報
【特許文献２】特開平１０−２５７５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
最大処理容量を見据えて複数チップによるクロスコネクト分割処理構成をとった場合に、実際のフィールド上で顧客が使用する回線容量は、伝送装置許容範囲の半分にも満たない場合がある。この場合、クロスコネクト分割処理構成で稼動しているクロスコネクト部２５ａ，２５ｂの両者が少なからず動作してしまうことで、無駄な消費電力が発生することになる。
【００１８】
また、処理容量の異なる数種のスイッチカードを実回線設定状態に対応して提供するには、余分な設備費用を顧客に要求することになり、更に、回線状態に合わせたカードの交換（差換え）など余分な作業を抱えることにもなってしまう。
【００１９】
従来のクロスコネクト処理方式では、図３に示すように、クロスコネクト部２５ａ，２５ｂを２チップ分割処理構成とした場合に、１バイト情報をニブル単位処理として前段の対向デバイス側で分離処理が施され、更に、クロスコネクト処理後のニブル情報をバイト並びに多重化している。
【００２０】
しかしながら、上記処理方式は伝送装置の最大容量に応じたクロスコネクト分割処理を行うものであって、１チップ処理（バイト単位）で可能な実回線容量である場合であっても、図４に示すように２チップでの分割処理動作となってしまうことで、１チップ単体処理回路に比べて余分な電力を消費することになってしまう。
【００２１】
昨今の微細化、低電圧化が一層進んだＣＭＯＳデバイス（クロスコネクト部２５ａ，２５ｂ）では、実際に回路動作していない静的状態においても発生するリーク電流が指数関数的に増加し、全体に占めるリーク電流の割合が半分程にも到達する。こうした中では、処理容量に見合って回路動作率が減少した場合であっても、複数チップのＣＭＯＳデバイスが常時動作状態であるため、同じ処理容量が満足できる１チップによるクロスコネクト処理構成に比べて無駄な消費電力を発生させてしまうという問題があった。
【００２２】
開示の装置は、実回線容量が小さい場合に無駄な消費電力を低減することを目的とする。
【課題を解決するための手段】
【００２３】
開示の一実施態様によるクロスコネクト装置は、前記伝送路から供給された信号をインタフェース部でチャネル毎に複数パスに分割して複数のクロスコネクト部に供給し、前記複数のクロスコネクト部でクロスコネクト処理を行った各パスを前記インタフェース部で多重して元のチャネルに戻し前記伝送路に送出するクロスコネクト装置であって、
前記伝送路から供給される実回線容量に応じて前記インタフェース部での分割パス数とクロスコネクト処理を行うクロスコネクト部を指示する動作モードを決定し前記インタフェース部を制御すると共に、クロスコネクト処理を行わないクロスコネクト部の動作を停止させるコントロール部を有する。
【００２４】
また、開示の一実施態様によるクロスコネクト方法は、伝送路から供給された信号をインタフェース部でチャネル毎に複数パスに分割して複数のクロスコネクト部に供給し、前記複数のクロスコネクト部でクロスコネクト処理を行った各パスを前記インタフェース部で多重して元のチャネルに戻し前記伝送路に送出するクロスコネクト方法であって、
前記伝送路から供給される実回線容量に応じて前記インタフェース部での分割パス数とクロスコネクト処理を行うクロスコネクト部を指示する動作モードを決定し前記インタフェース部を制御すると共に、クロスコネクト処理を行わないクロスコネクト部の動作を停止させる。
【発明の効果】
【００２５】
本実施形態によれば、実回線容量が小さい場合に無駄な消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面に基づいて実施形態を説明する。
【００２７】
＜スイッチカードの構成＞
図５は、スイッチカードの第１実施形態のブロック構成図を示す。同図中、インタフェースカード３１−１〜３１−ｎそれぞれはネットワーク側又は支流側に接続されている。各インタフェースカード３１−１〜３１−ｎは光電変換及び電光変換を行っている。各インタフェースカードはネットワーク側又は支流側から受光した光信号を光電変換し、バックプレーン３２を介してスイッチカード３３のバックプレーンインタフェース３４に供給する。
【００２８】
バックプレーンインタフェース部３４は、コントローラ３７から指示されるクロスコネクト処理モード（ニブルモード又はバイトモード）に従って、信号の２分割処理（フォーマット変換及びビット配列変換）を行ってクロスコネクト部（ＴＳＩ）３５ａ，３５ｂに供給する、又は、信号の２分割処理を行わず、例えばクロスコネクト部３５ａに供給する。
【００２９】
クロスコネクト部３５ａ，３５ｂは、コントローラ３７から指示されるクロスコネクト処理モードに従ってクロスコネクト処理を行い、バックプレーンインタフェース部３４に供給する。
【００３０】
バックプレーンインタフェース部３４はクロスコネクト部３５ａ，３５ｂから供給される信号の多重処理（フォーマット逆変換及びビット配列逆変換）を行う。多重処理された信号はバックプレーン３２を介してインタフェースカード３１−１〜３１−ｎに供給され、電光変換されてネットワーク側又は支流側に出力される。
【００３１】
ニブルモードにおけるクロスコネクト処理動作は、２チップのクロスコネクト部３５ａ，３５ｂに対して信号チャネル毎に１バイト情報を２分割（ニブル単位）にした状態で、各クロスコネクト部３５ａ，３５ｂにコントローラ３７より同じ回線設定用制御信号を供給して、同一チャネルに対する接続処理が同時に行われる。
【００３２】
バックプレーンインタフェース部３４とクロスコネクト部３５ａ，３５ｂ間のプリント基板上のパターン配線数については、全チャネル（回線容量）に対するデバイス間伝送レート（信号速度）で確定するものであり、２分割処理構成の図５では、全体配線数ｎとした場合に、クロスコネクト部３５ａ，３５ｂそれぞれに対して各ｎ／２の配線数となる接続構成を表している。
【００３３】
コントローラ３７は、全インタフェースカード３１−１〜３１−ｎからバックプレーンインタフェース部３４に供給される実回線容量から、実回線容量が２チップのクロスコネクト部３５ａ，３５ｂを必要とする回線容量であるか、又は、実回線容量が１チップのクロスコネクト部３５ａ又は３５ｂで処理可能な回線容量であるかを判断する。そして、２チップを必要とする場合にニブルモード、１チップで処理可能な場合にバイトモードをクロスコネクト処理モードに設定し、設定したクロスコネクト処理モードをバックプレーンインタフェース部３４に供給する。また、コントローラ３７はバイトモード及びニブルモードでオンを指示する（例えばハイレベルの）制御信号を生成してスイッチ４０に供給し、ニブルモードでのみオンを指示する（例えばハイレベルの）制御信号を生成してスイッチ４１に供給する。
【００３４】
スイッチ４０，４１は、電源回路４２からの電源をクロスコネクト部３５ａ，３５ｂに供給するものであり、スイッチ４０はバイトモード及びニブルモードでオンとなり、スイッチ４１はニブルモードでのみオンとなる。
【００３５】
なお、パワーオンリセット部４３は、電源投入を検出してから所定時間だけローレベルのパワーオンリセット信号を生成して、バックプレーンインタフェース部３４，クロスコネクト部３５ａ，３５ｂそれぞれのリセット端子に供給する。クロスコネクト部３５ａ，３５ｂそれぞれはローレベルのパワーオンリセット信号を供給されると動作を停止して初期化される。
【００３６】
このように、実回線容量が１チップのクロスコネクト部で処理可能な場合には、バイトモードとして一方のクロスコネクト部３５ａでクロスコネクト処理を行い、他方のクロスコネクト部３５ｂへの電源供給を停止することにより、スイッチカード３３の消費電力を低減することができる。
【００３７】
＜ニブルモード／バイトモード切替え＞
クロスコネクト処理動作は、図６に示すように、バックプレーンインタフェース部３４から２チップのクロスコネクト部３５ａ，３５ｂに対して信号チャネル毎に１バイト情報を２分割（ニブル単位）にしたパスで供給し、コントローラ３７からクロスコネクト部３５ａ，３５ｂに同じ回線設定用制御信号を供給することで、同一チャネルに対する接続処理が同時に行われる。バックプレーン３２側より供給された信号を各々バイト／ニブルに並び替えた後、ＭＳＢ側とＬＳＢ側とをクロスコネクト部３５ａ，３５ｂで分割してクロスコネクト処理し、バックプレーンインタフェース部３４で再び元のバイト並びに多重して戻すことで、バックプレーン３２に対しチャネル単位のクロスコネクト処理を行っている。
【００３８】
図６に示すように、実際のフィールド上で顧客が使用する回線容量が伝送装置のニブルモードにおける許容範囲の半分にも満たない場合には、コントローラ３７は、クロスコネクト処理モードとしてバイトモードを設定する。
【００３９】
これにより、図７に示すように単独のクロスコネクト部３５ａに対して信号チャネル毎に１バイト情報が分割されることなくクロスコネクト部３５ａに供給されてクロスコネクト処理される。そして、クロスコネクト部３５ｂへの電源供給を停止するため、スイッチカード３３の消費電力を低減することができる。
【００４０】
＜ダイビットモード／ニブルモード切替え＞
上記実施形態では、ニブルモードとバイトモードとの切替えを説明しているが、同様の切替えはダイビットモードとニブルモードとの切替えでも同様に行うことができる。
【００４１】
図８に示すように、バックプレーンインタフェース部３４にて、４チップのクロスコネクト部３５ａ，３５ｂ，３５ｃ，３５ｄに対して信号チャネル毎に１バイト情報を４分割（ダイビット単位）にしたパスで供給し、クロスコネクト部３５ａ，３５ｂ，３５ｃ，３５ｄにコントローラ３７より同じ回線設定用制御信号を供給することで、同一チャネルに対する接続処理が同時に行われる。
【００４２】
実際のフィールド上で顧客が使用する回線容量が伝送装置のダイビットモードにおける許容範囲の半分にも満たない場合には、コントローラ３７は、クロスコネクト処理モードとしてニブルモードを設定する。
【００４３】
これにより、図９に示すように２チップのクロスコネクト部３５ａ，３５ｃに対して信号チャネル毎に１バイト情報を２分割（ニブル単位）にしたパスで供給し、クロスコネクト部３５ａ，３５ｃにコントローラ３７より同じ回線設定用制御信号を供給することで、同一チャネルに対する接続処理が同時に行われる。そして、クロスコネクト部３５ｂ，３５ｄへの電源供給を停止することにより、スイッチカード３３の消費電力を低減することができる。
【００４４】
更に、上記ダイビットモードとニブルモードとの切替えと同様にして、ビットモードとダイビットモードとの切替えも同様に行うことができる。この場合、ビットモードではバックプレーンインタフェース部３４にて、８チップのクロスコネクト部に対して信号チャネル毎に１バイト情報を８分割（ビット単位）にしたパスで供給し、８チップのクロスコネクト部にコントローラ３７より同じ回線設定用制御信号を供給することで、同一チャネルに対する接続処理を同時に行う。
【００４５】
実際のフィールド上で顧客が使用する回線容量が伝送装置のビットモードにおける許容範囲の半分にも満たない場合には、コントローラ３７は、クロスコネクト処理モードとしてダイビットモードを設定する。これにより、４チップのクロスコネクト部に対して信号チャネル毎に１バイト情報を４分割（ダイビット単位）にしたパスで供給し、４チップのクロスコネクト部にコントローラ３７より同じ回線設定用制御信号を供給することで、同一チャネルに対する接続処理を同時に行う。そして、残りの４チップのクロスコネクト部への電源供給を停止することにより、スイッチカード３３の消費電力を低減することができる。
【００４６】
＜スイッチカードの他の構成＞
図１０は、スイッチカードの第２実施形態のブロック構成図を示す。同図中、図５と同一部分には同一符号を付す。図１０では、電源回路４２からの電源をクロスコネクト部３５ａ，３５ｂに直接供給し、また、コントローラ３７からのバイトモード及びニブルモードでオンを指示する（例えばハイレベルの）制御信号をクロスコネクト部３５ａに供給し、ニブルモードでのみオンを指示する（例えばハイレベルの）制御信号をクロスコネクト部３５ｂに供給する。
【００４７】
クロスコネクト部３５ａ，３５ｂは、イネーブル端子にハイレベルを供給されたときに動作を行い、イネーブル端子にローレベルを供給されたときにスリープモードとなって低消費電力状態となる半導体チップ（デバイス）である。
【００４８】
この変形例においても、実回線容量が１チップのクロスコネクト部で処理可能な場合には、バイトモードとして、一方のクロスコネクト部３５ａでクロスコネクト処理を行い、他方のクロスコネクト部３５ｂの低消費電力状態とすることにより、スイッチカード３３の消費電力を低減することができる。
【００４９】
図１１は、スイッチカードの第３実施形態のブロック構成図を示す。同図中、図５と同一部分には同一符号を付す。図１１では、電源回路４２からの電源をクロスコネクト部３５ａ，３５ｂに直接供給し、また、コントローラ３７からのバイトモード及びニブルモードでオンを指示する（例えばローレベルの）制御信号をアンド回路４５の反転入力端子に供給し、ニブルモードでのみオンを指示する（例えばローレベルの）制御信号をアンド回路４６の反転入力端子に供給する。
【００５０】
アンド回路４５，４６はパワーオンリセット部４３からのパワーオンリセット信号と上記制御信号のアンド演算結果をクロスコネクト部３５ａ，３５ｂそれぞれのリセット端子に供給する。これにより、ニブルモードではクロスコネクト部３５ｂのリセット端子にはローレベルの信号が供給されてクロスコネクト部３５ｂはリセット状態となって動作を停止することで消費電力が低減する。
【００５１】
この変形例においても、実回線容量が１チップのクロスコネクト部で処理可能な場合にはバイトモードとして、一方のクロスコネクト部３５ａでクロスコネクト処理を行い、他方のクロスコネクト部３５ｂの消費電力を低減させることにより、スイッチカード３３の消費電力を低減することができる。
【００５２】
＜スイッチカードの詳細構成＞
図１２は、スイッチカードの第４実施形態の回路構成図を示す。同図中、図５等と同一部分には同一符号を付す。ここで、バックプレーン３２に接続されたスイッチカード３３Ａ，３３Ｂは前述のスイッチカード３３と同一構成である。スイッチカード３３Ａは現用系として、スイッチカード３３Ｂは予備系として互いに同期して同一の動作を行う。
【００５３】
また、スイッチカード３３Ａ，３３Ｂは、ニブルモードでの２分割処理構成、ダイビットモードによる４分割処理構成の切替え動作を行う。なお、ビットモードによる８分割処理構成においても同様の切替え動作を行うように構成を変更することも可能である。
【００５４】
スイッチカード３３Ａのバックプレーンインタフェース部３４では、各ネットワーク回線（伝送路）に対する送受信処理を担うインタフェースカード３１−１〜３１−ｎよりバックプレーン３２を介して、全クロスコネクト対象の主信号を収集し、伝送装置の機能としてクロスコネクト処理以外に必要な各種冗長切替え（ライン又はパス）を含めた多様な処理機能を有している。
【００５５】
バックプレーンインタフェース部３４内のＳＥＲＤＥＳ部５１はバックプレーン３２から供給されるクロスコネクト対象の主信号をシリアル／パラレル変換してＦＩＦＯ部５２に供給する。ＦＩＦＯ部５２はシリアル信号を内部クロックに同期させてスキューを吸収しフレーマ部５３に供給する。
【００５６】
フレーマ部５３はシリアル信号を後段のビットスライス部５４に見合うフォーマットに変換してビットスライス部５４に供給する。ビットスライス部５４はチャネル毎にバイト／ニブル変換、又はバイト／ダイビット変換、又は無変換を行って、得られたパスをポートチェンジ部５５に供給する。ポートチェンジ部５５は分割処理のためにパスを出力する方路の切替えを行ってフレーマ部５６に供給する。
【００５７】
フレーマ部５６は信号をシリアル伝送するのに適したフォーマットに変換してバッファ５７に供給する。バッファ５７はシリアル伝送を行うためのクロックタイミング乗換えを行ってＳＥＲＤＥＳ部５８に供給する。ＳＥＲＤＥＳ部５８はシリアル伝送を行うためにパラレル／シリアル変換し、クロスコネクト部３５ａ〜３５ｄに向けて送出する。
【００５８】
ＳＥＲＤＥＳ部５９はクロスコネクト部３５ａ〜３５ｄから受信した信号をシリアル／パラレル変換してＦＩＦＯ部６０に供給する。ＦＩＦＯ部６０はシリアル信号を内部クロックに同期させスキューを吸収してフレーマ部６１に供給する。
【００５９】
フレーマ部６１はシリアル信号を後段のビットスライス部６３に見合うフォーマットに変換してポートチェンジ部６２に供給する。ポートチェンジ部６２は多重処理のためにパスを出力する方路の切替えを行ってビットスライス部６３に供給する。ビットスライス部６３はチャネル毎にバイト／ニブル逆変換、又はバイト／ダイビット逆変換、又は無変換を行って多重しフレーマ部６４に供給する。
【００６０】
フレーマ部６４は信号をインタフェースカード３１−１〜３１−ｎそれぞれに伝送するのに適したフォーマットに変換してバッファ６５に供給する。バッファ６５は伝送を行うためのクロックタイミング乗換えを行ってＳＥＲＤＥＳ部６６に供給する。ＳＥＲＤＥＳ部６６は各インタフェースカードにシリアル伝送を行うためにパラレル／シリアル変換し、インタフェースカード３１−１〜３１−ｎに向けて送出する。
【００６１】
クロスコネクト部３５ａ〜３５ｄそれぞれにおいて、ＳＥＲＤＥＳ部６７はバックプレーンインタフェース部３４から供給される信号をシリアル／パラレル変換してＦＩＦＯ部６８に供給する。ＦＩＦＯ部６８はシリアル信号を内部クロックに同期させてフレーマ部６９に供給する。
【００６２】
フレーマ部６９はシリアル信号をクロスコネクト見合うフォーマットに変換してクロスコネクト回路７０に供給する。クロスコネクト回路７０は信号のクロスコネクト処理を行いフレーマ部７１に供給する。
【００６３】
フレーマ部７１は信号をバックプレーンインタフェース部３４に伝送するのに適したフォーマットに変換してバッファ７２に供給する。バッファ７２は伝送を行うためのクロックタイミング乗換えを行ってＳＥＲＤＥＳ部７３に供給する。ＳＥＲＤＥＳ部６６は各インタフェースカードにシリアル伝送を行うためにパラレル／シリアル変換し、バックプレーンインタフェース部３４に向けて送出する。
【００６４】
なお、バックプレーンインタフェース部３４，クロスコネクト部３５ａ〜３５ｄそれぞれのデバイスの受信部に設けられたＦＩＦＯ５２，６０，６２は、伝送スキューの他、クロスコネクト処理モード毎に異なるレイテンシー（クロスコネクト部３５ａ〜３５ｄ上の伝搬遅延時間）を吸収する。また、各デバイスの送信部に設けられたバッファ５７，６５，７２はクロック乗換えを行うために設けられている。
【００６５】
コントローラ３７において、カウンタ（ＣＴＲ）８１はスイッチカード３３Ａ及びバックプレーン３２の各部で使用する各種タイミング信号を生成してスイッチカード３３Ａ及びバックプレーン３２の各部に供給する。
【００６６】
なお、現用系スイッチカード３３Ａ内のコントローラ３７は、予備系スイッチカード３３Ｂ内のコントローラ３７にタイミング信号を供給することで、スイッチカード３３Ａ，３３Ｂの同期をとっている。この場合、現用系スイッチカード３３Ａのカウンタ８１は自走状態であり、予備系スイッチカード３３Ｂのカウンタ８１は従属同期状態である。
【００６７】
制御部８２は、各種の制御信号を生成してバックプレーンインタフェース部３４及びクロスコネクト部３５ａ〜３５ｄそれぞれに供給する。
【００６８】
モード決定部８３は、回線設定部８４からの回線設定情報に基づいて、クロスコネクト処理モードをバイトモード、ニブルモード、ダイビットモードのいずれかに決定してバックプレーンインタフェース部３４のビットスライス部５４，６３，ポートチェンジ部５５，６２、及びクロスコネクト部３５ａ〜３５ｄそれぞれに指示する。なお、モード決定部８３は伝送装置内の制御部であるＣＰＵカード３１−ｐからの指示によりクロスコネクト処理モードを決定する構成であっても良い。
【００６９】
クロスコネクト部３５ａ〜３５ｄそれぞれはクロスコネクト処理モードに基づいて電源のオン／オフを制御する。例えばバイトモードではクロスコネクト部３５ｂ〜３５ｄは電源をオフし、クロスコネクト部３５ａは電源をオンする。ニブルモードではクロスコネクト部３５ｂ，３５ｄは電源をオフし、クロスコネクト部３５ａ，３５ｃは電源をオンする。ダイビットモードではクロスコネクト部３５ａ〜３５ｄは全て電源をオンする。
【００７０】
また、回線設定部８４は、ＣＰＵカード３１−ｐからクロスコネクト部３５ａ〜３５ｄそれぞれの回線設定情報を設定され、この回線設定情報をクロスコネクト部３５ａ〜３５ｄそれぞれに通知する。
【００７１】
実回線容量が低下して、クロスコネクト処理モードをニブルモードからバイトモードに変更して１チップ単独のクロスコネクト処理部３５ａで処理する場合には、ビットスライス部５４でバイト／ニブル変換の解除（無変換）、並びにポートチェンジ部５５でクロスコネクト部３５ａに出力するための方路切替えを行うことで、クロスコネクト部３５ｂ〜３５ｄの処理動作を停止させ、これらの消費電力を低減する。
【００７２】
モード決定部８３によるクロスコネクト処理モードの切替え制御は、コントローラ３７内の回線設定部８４から通知される回線設定情報から実回線容量を判断する。もしくは、伝送装置内の制御部であるＣＰＵカード３１−ｐからの指示によって切替えを行う。
【００７３】
＜制御処理＞
図１３は、コントローラ３７が実行する制御処理のフローチャートを示す。同図中、ステップＳ１で回線設定部８４から回線設定情報を読み取り、ステップＳ２で上記回線設定情報から実際の回線容量を算出する。
【００７４】
そして、ステップＳ３で実際の回線容量からクロスコネクト処理モードを決定し、ステップＳ４で決定したクロスコネクト処理モードに基づいてビットスライス部５４，６３及びポートチェンジ部５５，６２の制御を行う。
【００７５】
次に、ステップＳ５，Ｓ６，Ｓ７で決定したクロスコネクト処理モードがバイトモードか、ニブルモードか、ダイビットモードかを判別する。この結果、バイトモードであればステップＳ８でクロスコネクト部３５ａの電源オン、かつ、３５ｂ，３５ｃ，３５ｄの電源オフのパワー制御を行う。
【００７６】
また、ニブルモードであればステップＳ９でクロスコネクト部３５ａ，３５ｃの電源オン、かつ、３５ｂ，３５ｄの電源オフのパワー制御を行う。また、ダイビットモードであればステップＳ１０でクロスコネクト部３５ａ〜３５ｄ全ての電源オンのパワー制御を行う。その後、ステップＳ２に進む。
【００７７】
図１４は、ステップＳ３のクロスコネクト処理モードを決定する処理のフローチャートを示す。同図中、ステップＳ２１で回線設定部８４からの回線設定情報を読み取り、ステップＳ２２で上記回線設定情報から実際に使用していない未使用チャネル数Ｐを算出する。そして、ステップＳ２３で伝送装置がクロスコネクト可能な最大チャネル数Ｍと未使用チャネル数Ｐとの比ｅ（＝Ｐ／Ｍ）を求める。
【００７８】
次に、ステップＳ２４，Ｓ２５，Ｓ２６において、０．５≦ｅ＜０．７５であるか、０．７５≦ｅ＜０．８７５であるか、０．８７５≦ｅであるかを判別する。この結果、０．５≦ｅ＜０．７５であればステップＳ２７でクロスコネクト処理モードをダイビットモードに決定する。
【００７９】
また、０．７５≦ｅ＜０．８７５であればステップＳ２８でクロスコネクト処理モードをニブルモードに決定する。０．８７５≦ｅであればステップＳ２９でクロスコネクト処理モードをバイトモードに決定する。
【００８０】
ここで、チャネル単位にクロスコネクト処理を行うスイッチカード３３Ａでは、クロスコネクト処理をニブルモードにて２チップで分割処理する場合には、ビットスライス部５４でチャネル毎にバイト／ニブル変換し、ポートチェンジ部５５でクロスコネクト部３５ａ，３５ｃに出力するための方路切替えを行う。なお、ポートチェンジ部６２とビットスライス部６３についても同様である。
【００８１】
ところで、インサービス状態においてクロスコネクト処理モードを切替える際には、ビットスライス部５４，６３及びポートチェンジ部５５，６２を含むクロスコネクト処理の切替え動作によるビット位相変動に伴い、そのままでは運用回線上で瞬断（ヒット）が生じてしまう。
【００８２】
しかしながら、現用系のスイッチカード３３Ａに追従して、予備系のスイッチカード３３Ｂがタイミング同期して同一動作をしており、かつ、インタフェースカード３１−１〜３１−ｎから見た場合、スイッチカード３３Ａ，３３Ｂの出力タイミングが一致していることで、冗長切替え動作時に瞬断なし（ヒットレス）の切替えが可能となる。
【００８３】
このため、現用系のスイッチカード３３Ａのコントローラ３７は図１５に示すようにして、クロスコネクト処理モードを切替える。
【００８４】
図１５において、ステップＳ３０で予備系のスイッチカード３３Ｂのクロスコネクト処理モードを切替えるよう予備系のスイッチカード３３Ｂのコントローラ３７に指示する。この時点では、バックプレーン３２は現用系のスイッチカード３３Ａでクロスコネクト処理された信号をインタフェースカード３１−１〜３１−ｎに出力している。
【００８５】
次に、ステップＳ３１でバックプレーン３２に予備系のスイッチカード３３Ｂでクロスコネクト処理された信号を選択するよう指示する。
【００８６】
次に、ステップＳ３２で現用系のスイッチカード３３Ａのクロスコネクト処理モードを切替える。
【００８７】
次に、ステップＳ３３でバックプレーン３２に、現用系のスイッチカード３３Ａでクロスコネクト処理された信号を選択するよう指示する。これにより、瞬断なしのクロスコネクト処理モード切替えを実現できる。
【００８８】
上記実施形態によれば、実回線容量に見合うクロスコネクト処理モードに切替え制御し、更に、クロスコネクト処理を行わないデバイスの電源供給を停止することで、装置の消費電力の削減が可能となる。また、実際の回線設定状態に対応したスイッチカード上のハード構成をダイナミックに切替え制御することができる。
（付記１）
伝送路から供給された信号をインタフェース部でチャネル毎に複数パスに分割して複数のクロスコネクト部に供給し、前記複数のクロスコネクト部でクロスコネクト処理を行った各パスを前記インタフェース部で多重して元のチャネルに戻し前記伝送路に送出するクロスコネクト装置であって、
前記伝送路から供給される実回線容量に応じて前記インタフェース部での分割パス数とクロスコネクト処理を行うクロスコネクト部を指示する動作モードを決定し前記インタフェース部を制御すると共に、クロスコネクト処理を行わないクロスコネクト部の動作を停止させるコントロール部を
有することを特徴とするクロスコネクト装置。
（付記２）
付記１記載のクロスコネクト装置において、
前記インタフェース部は、
前記動作モードに応じて分割パス数を変更する第１ビットスライス部と、
前記動作モードに応じて分割したパスそれぞれを出力するクロスコネクト部の方路を変更する第１ポートチェンジ部と、
前記動作モードに応じてパスを入力するクロスコネクト部の方路を変更する第２ポートチェンジ部と、
前記動作モードに応じて多重するパス数を変更する第２ビットスライス部とを
有することを特徴とするクロスコネクト装置。
（付記３）
付記２記載のクロスコネクト装置において、
前記インタフェース部と前記複数のクロスコネクト部と前記コントロール部を、現用系と予備系で二重化し、
前記現用系のコントロール部と前記予備系のコントロール部を同期させ、
前記動作モードを変更する際に、前記予備系の動作モードを変更し、前記現用系と予備系の切替えを行い、前記現用系の動作モードを変更する
ことを特徴とするクロスコネクト装置。
（付記４）
付記２又は３記載のクロスコネクト装置において、
前記コントロール部は、前記クロスコネクト処理を行わないクロスコネクト部の電源を遮断して動作を停止させる
ことを特徴とするクロスコネクト装置。
（付記５）
伝送路から供給された信号をインタフェース部でチャネル毎に複数パスに分割して複数のクロスコネクト部に供給し、前記複数のクロスコネクト部でクロスコネクト処理を行った各パスを前記インタフェース部で多重して元のチャネルに戻し前記伝送路に送出するクロスコネクト方法であって、
前記伝送路から供給される実回線容量に応じて前記インタフェース部での分割パス数とクロスコネクト処理を行うクロスコネクト部を指示する動作モードを決定し前記インタフェース部を制御すると共に、クロスコネクト処理を行わないクロスコネクト部の動作を停止させる
ことを特徴とするクロスコネクト方法。
（付記６）
付記５記載のクロスコネクト方法において、
前記動作モードに応じて分割パス数を変更し、
前記動作モードに応じて分割したパスそれぞれを出力するクロスコネクト部の方路を変更し、
前記動作モードに応じてパスを入力するクロスコネクト部の方路を変更し、
前記動作モードに応じて多重するパス数を変更する
ことを特徴とするクロスコネクト方法。
（付記７）
付記６記載のクロスコネクト方法において、
前記インタフェース部と前記複数のクロスコネクト部と前記コントロール部を、現用系と予備系で二重化し、
前記現用系のコントロール部と前記予備系のコントロール部を同期させ、
前記動作モードを変更する際に、前記予備系の動作モードを変更し、前記現用系と予備系の切替えを行い、前記現用系の動作モードを変更する
ことを特徴とするクロスコネクト方法。
（付記８）
付記５又は６記載のクロスコネクト方法において、
前記クロスコネクト処理を行わないクロスコネクト部の電源を遮断して動作を停止させる
ことを特徴とするクロスコネクト方法。
（付記９）
付記２又は３記載のクロスコネクト装置において、
前記コントロール部は、前記クロスコネクト処理を行わないクロスコネクト部を低消費電力状態として動作を停止させる
ことを特徴とするクロスコネクト装置。
（付記１０）
付記２又は３記載のクロスコネクト装置において、
前記コントロール部は、前記クロスコネクト処理を行わないクロスコネクト部をリセット状態として動作を停止させる
ことを特徴とするクロスコネクト装置。
【図面の簡単な説明】
【００８９】
【図１】リングネットワークの一例の構成図である。
【図２】従来のスイッチカードの一例のブロック構成図である。
【図３】クロスコネクト処理動作を説明するための図である。
【図４】クロスコネクト処理動作を説明するための図である。
【図５】スイッチカードの第１実施形態のブロック構成図である。
【図６】クロスコネクト処理動作を説明するための図である。
【図７】クロスコネクト処理動作を説明するための図である。
【図８】クロスコネクト処理動作を説明するための図である。
【図９】クロスコネクト処理動作を説明するための図である。
【図１０】スイッチカードの第２実施形態のブロック構成図である。
【図１１】スイッチカードの第３実施形態のブロック構成図である。
【図１２】スイッチカードの第４実施形態の回路構成図である。
【図１３】制御処理のフローチャートである。
【図１４】クロスコネクト処理モードを決定する処理のフローチャートである。
【図１５】クロスコネクト処理モードの切替えを説明するための図である。
【符号の説明】
【００９０】
３１−１〜３１−ｎ  インタフェースカード
３２  バックプレーン
３３，３３Ａ，３３Ｂ  スイッチカード
３４  バックプレーンインタフェース部
３５ａ〜３５ｄ  クロスコネクト部
３７  コントローラ
４０，４１  スイッチ
４２  電源回路
５１，５８，６６，６７，７３  ＳＥＲＤＥＳ部
５２，６０，６８  ＦＩＦＯ部
５３，５６，６１，６４，６９，７１  フレーマ部
５４，６３  ビットスライス部
５５，６２  ポートチェンジ部
５７，６５，７２  バッファ
７０  クロスコネクト回路
８１  カウンタ
８２  制御部
８３  モード決定部
８４  回線設定部
【図１】
2010098434.tif 000003
【図２】
2010098434.tif 000004
【図３】
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【図４】
2010098434.tif 000006
【図５】
2010098434.tif 000007
【図６】
2010098434.tif 000008
【図７】
2010098434.tif 000009
【図８】
2010098434.tif 000010
【図９】
2010098434.tif 000011
【図１０】
2010098434.tif 000012
【図１１】
2010098434.tif 000013
【図１２】
2010098434.tif 000014
【図１３】
2010098434.tif 000015
【図１４】
2010098434.tif 000016
【図１５】
2010098434.tif 000017