(57)【要約】【課題】微細な活性層上にひずみ半導体素子を形成しても、活性層のひずみの緩和を抑制することを可能にする。【解決手段】基板１と、基板上にメサ状に形成されひずみを有する第１半導体層であって、離間して設けられる第１導電型のソースおよびドレイン領域と、ソース領域とドレイン領域との間に設けられる第１導電型と異なる第２導電型のチャネル領域と、を有する第１半導体層３と、ソースおよびドレイン領域上に第１導電型の不純物を含むように形成され、第１半導体層のひずみを制御する第２および第３半導体層４ａと、チャネル領域上に形成されたゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１２と、を備えている。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上にメサ状に形成されひずみを有する第１半導体層であって、離間して設けられる第１導電型のソースおよびドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられる前記第１導電型と異なる第２導電型のチャネル領域と、を有する第１半導体層と、
前記ソースおよびドレイン領域上に前記第１導電型の不純物を含むように形成され、前記第１半導体層のひずみを制御する第２および第３半導体層と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第２および第３半導体層は、前記チャネル領域における前記第１半導体層の格子定数の±１０％以下の格子定数を有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体層と前記基板との間に絶縁層が設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１半導体層はひずみＳｉ層であり、前記第２および第３半導体層はＳｉＧｅ層であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１半導体層はひずみＳｉＧｅ層であり、前記第２および第３半導体層はＳｉ層であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
基板上にひずみを有する第１半導体層を形成する工程と、
前記第１半導体層のひずみを制御する第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層および第１半導体層をメサ状にパターニングするとともに、前記メサ状の前記第２半導体層をパターニングして離間した第１および第２の半導体領域に分割する工程と、
前記第１半導体領域と前記第２半導体領域との間の前記第１半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
少なくとも前記第１および第２半導体領域に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項７】
基板上にひずみを有する第１半導体層を形成する工程と、
前記第１半導体層のゲート形成予定領域上に選択的に保護膜を形成する工程と、
前記保護膜が形成された領域以外の前記第１半導体層上に、第１半導体層のひずみを制御する第２半導体層を形成する工程と、
前記保護膜および前記第２半導体層ならびに前記第１半導体層をメサ状にパターニングするとともに、前記保護膜を除去する工程と、
前記保護膜が除去された前記第１半導体層の領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
少なくとも前記第２半導層に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項８】
前記基板は上面に絶縁層が形成され、前記第１半導体層は前記絶縁層上に形成されることを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第２半導体層は、前記チャネル領域における前記第１半導体層の格子定数の±１０％以下の格子定数を有していることを特徴とする請求項６乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体層はひずみＳｉ層であり、前記第２半導体層はＳｉＧｅ層であることを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第１半導体層はひずみＳｉＧｅ層であり、前記第２半導体層はＳｉ層であることを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ひずみ半導体層を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
Ｓｉ−ＬＳＩ半導体素子、とりわけＳｉ−ＭＯＳＦＥＴの性能は、ＬＳＩ技術の進歩と共に年々向上している。しかしながら近年、プロセス技術の観点からはリソグラフィ技術の限界が、素子物理の観点からはキャリア移動度の飽和が指摘されており、Ｓｉ−ＬＳＩ半導体素子の高性能化への困難度が増している。
【０００３】
近年、Ｓｉ−ＭＯＳＦＥＴの高性能化の指標の１つである電子移動度を向上させる方法として、素子形成のための活性層に「ひずみ」を印加する技術が注目されている。活性層にひずみを印加すると、活性層のバンド構造が変化し、チャネル中でのキャリアの散乱が抑制されるため、キャリア（電子、ホール）の移動度が向上する。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度２０％のひずみ緩和ＳｉＧｅ混晶層（以下単にＳｉＧｅ層と記す）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差に起因するひずみが印加されたひずみＳｉ層が形成される。そして、このようなひずみＳｉ層をチャネルに用いると、無ひずみＳｉ層をチャネルに用いた場合の約１．７６倍という、大幅な電子移動度の向上を達成できることが報告されている。
【０００４】
また、ひずみＳｉチャネルをＳＯＩ（Semiconductor On Insulator）構造上に形成する方法として、Ｓｉ基板上の埋込酸化層（Buried Oxide Layer：ＢＯＸ層）上に形成されているＳｉＧｅ層上に、ひずみＳｉ層を形成する方法が知られている。このような構造により、ＭＯＳＦＥＴのショートチャネル効果（Short Channel Effect：ＳＣＥ）が抑制され、高性能な半導体素子が実現される。
【０００５】
また、微細化の進展と共に半導体素子の更なる高性能化を実現するには、更なるひずみ制御技術が必要となる。そして近年、上記の様な基板の活性層にひずみを均等に加えた、通称グローバル基板上に作製されるＭＯＳＦＥＴであって、このＭＯＳＦＥＴのソース／ドレイン方向に平行なゲート長方向（以下、Ｌｇ方向とも云う）および垂直なゲート幅方向（以下、Ｗｇ方向とも云う）に均等なひずみが印加された、いわゆる「２軸ひずみ」チャネル層を有するＭＯＳＦＥＴが知られている。しかし、この「２軸ひずみ」チャネル層に代わり、所望の方向にひずみが印加された結果Ｌｇ方向とＷｇ方向のひずみが異なる、いわゆる「１軸ひずみ」チャネル層を用いることで、従来以上に半導体素子の特性が向上し得ることが示されている。
【０００６】
ところで、素子性能の向上と共に小さくなり、上記のひずみ半導体素子が利用される可能性の高い「ｈｐ４５世代」以降の半導体素子では、チャネルにおけるキャリア移動方向のゲート長Ｌｇが５０ｎｍ以下になると考えられている。この場合、素子形成のためにソース／ドレイン領域やゲート領域を形成するいわゆる活性層のサイズも集積度の向上に伴い、ますます小さくなる。例えば、代表的なメモリーであるＳＲＡＭに使用されるセルサイズは０．１μｍ２を下回っている。即ち、６個のトランジスタが０．１μｍ２という小さな領域の中に形成されており、各トランジスタに許容される活性層のサイズは目安として一片が０．５μｍ＝５００ｎｍよりも小さな長さとなる。この活性層は、上記のグローバルひずみ基板をメサ分離して形成するため、活性層のひずみがそのパターンサイズ、形状、厚み、あるいは基板依存性などによって緩和する可能性があり、系統的な検討が必要である。即ち、ひずみチャネルを最先端のＭＯＳＦＥＴに有効に適用するためには、活性層中のひずみを如何に制御するかが重要である。
【０００７】
ひずみ半導体素子の特性を評価するのに有用で、現在最も広範に使用されているひずみ測定法の１つにラマン（Ｒａｍａｎ）測定法がある。しかし、ラマン測定法で用いられるレーザー光のスポット径は通常サブμｍ程度（現在の実験レベルで５００ｎｍ程度）であり、上記の課題を解決するために必要な空間分解能である、およそ１００ｎｍ以下を達成していない。また、ラマン測定法で得られる測定結果は測定領域内の平均的な情報であるため、上記のグローバル基板を用いて形成したひずみ半導体チャネル層内の所望の方向のひずみをラマン測定法によって分離、定量的に評価することも非常に困難である。
【０００８】
このように、ひずみ半導体素子には、チャネル層の微細化や薄膜化によって意図しないひずみ緩和が生じ、ひずみによる素子特性向上効果が得られない可能性があるにも拘わらず、ひずみを正確に直接評価することが容易ではなく、ひずみの制御が困難であるという問題があった。更には、ひずみ印加方向の制御も素子特性の向上のために重要であるにも拘わらず、ひずみの直接評価すら困難であるため、ひずみ分布の制御は望むべくもなかった。
【０００９】
後述する本発明者達の検討結果によれば、ひずみ緩和を生じさせる主な原因は、ひずみを解放させる自由端の形成に大きく依存し、基板上のメサ形状がスクエア型である場合のように自由端でひずみ層が囲われた場合で、かつそのサイズが小さいほど緩和が進み易いことが明らかとなった（例えば、非特許文献１）。
【非特許文献１】K.Usuda et al., ISTDM05, (2006)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記事情を考慮してなされたものであって、微細な活性層上にひずみ半導体素子を形成しても、ひずみの緩和を抑制することのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様による半導体装置は、基板と、前記基板上にメサ状に形成されひずみを有する第１半導体層であって、離間して設けられる第１導電型のソースおよびドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられる前記第１導電型と異なる第２導電型のチャネル領域と、を有する第１半導体層と、前記ソースおよびドレイン領域上に前記第１導電型の不純物を含むように形成され、前記第１半導体層のひずみを制御する第２および第３半導体層と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えていることを特徴とする。
【００１２】
また、本発明の第２の態様による半導体装置の製造方法は、基板上にひずみを有する第１半導体層を形成する工程と、前記第１半導体層のひずみを制御する第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層および第１半導体層をメサ状にパターニングするとともに、前記メサ状の前記第２半導体層をパターニングして離間した第１および第２の半導体領域に分割する工程と、前記第１半導体領域と前記第２半導体領域との間の前記第１半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、少なくとも前記第１および第２半導体領域に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、を備えていることを特徴とする。
【００１３】
また、本発明の第３の態様による半導体装置の製造方法は、基板上にひずみを有する第１半導体層を形成する工程と、前記第１半導体層のゲート形成予定領域上に選択的に保護膜を形成する工程と、前記保護膜が形成された領域以外の前記第１半導体層上に、前記第１半導体層のひずみを制御する第２半導体層を形成する工程と、前記保護膜および前記第２半導体層ならびに前記第１半導体層をメサ状にパターニングするとともに、前記保護膜を除去する工程と、前記保護膜が除去された前記第１半導体層の領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、少なくとも前記第２半導層に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、を備えていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、微細な活性層上にひずみ半導体素子を形成しても、ひずみの緩和を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１６】
まず、本発明者達は、ひずみ半導体素子の微細化に伴うひずみが印加された活性層のひずみ緩和を検討するため、ひずみ活性層のメサエッチングによるパターン形成後のひずみ緩和を、メサ形状を１μｍ以下のサイズまで変えながら系統的に実験を行った。ひずみ基板として、約４０ｎｍ厚の圧縮ひずみＳＧＯＩ基板を準備した。このＳＧＯＩ基板のＳＧＯＩ層のＧｅの組成比ｘは、ｘ＝０．２３であった。そして、ＳＧＯＩ基板上のメサ形状は、１）元の基板、２）ＭＯＳＦＥＴを作製する場合に典型的に用いられるＨ型、３）孤立したスクエア型の３種類であって、それぞれの幅Ｗｇは、最小値が０．３μｍとした。ひずみの評価には、空間分解能が１０ｎｍと小さく、かつ０．１％のひずみ測定精度を有するＮＢＤ（nano-beam electron-diffraction）法を適用した。このＮＢＤ法は、典型的に％オーダのひずみを有するグローバルひずみ基板のひずみ緩和評価に適している。
【００１７】
この実験の結果、メサ形成前の基板では試料のひずみが変わらず緩和が生じていない一方で、ＭＯＳＦＥＴを作製する際に用いられることの多いＨ型のメサ形状では、中央の幅の狭い領域にて変化が観測された（図１（ａ）、１（ｂ））。即ち、ソース／ドレイン方向に平行なゲート長方向、すなわちＬｇ方向のひずみは僅かな緩和に留まっているのに対して、ゲート長方向に垂直なゲート幅方向、すなわちＷｇ方向のひずみ緩和が顕著で、いわゆる一軸ひずみ緩和が生じた。これはメサのエッチングでひずみ層にエッジ端が形成された結果、ひずみがその端部で解放されたことによる。更に、スクエア型の孤立したメサでは、サイズが小さくなるにつれメサの総面積におけるエッジ緩和の割合が大きくなり、サイズが３００ｎｍ程度のスクエア型のメサでは、大きなひずみ緩和が生じた（図１（ｃ））。即ち、ひずみ緩和を生じさせる主な原因は、ひずみを解放させる自由端の形成に大きく依存し、スクエア型のメサのように自由端でひずみ層が囲われた場合で、かつそのサイズが小さいほど緩和が進み易いことが明らかとなった。なお、図１（ａ）、１（ｂ）、１（ｃ）において、Δｄ／ｄ０はひずみ緩和率であって、ひずみがないときの格子定数をｄ０、ひずみが生じたときの格子定数をｄ１とすると、Δｄはｄ１−ｄ０で与えられる。
【００１８】
加えて、この傾向は、従来のＭＯＳＦＥＴを更に発展させた次世代用トランジスタの有力候補であるＦｉｎ−ＦＥＴでも同様である。図２には、Ｆｉｎ幅が最小で５０ｎｍと細い場合のひずみ緩和率をラマン測定法で評価した結果を示す。図２において、「ライン」と記した測定結果は、ソース／ドレイン方向：ライン方向（ゲート長方向）の長さが十分に長いフィン（Ｆｉｎ）の試料の測定結果を示し、この試料は、Ｗ方向にのみ緩和に寄与するメサのエッジが存在する。このため、Ｗ方向には緩和が生じるが、長手方向のひずみはほぼ維持され、ラマン測定結果では約４０％の緩和となる。一方、Ｗ方向とともにＬ方向も同じサイズにメサエッチングを行ったスクエア型の試料（図２では「スクエア」と記してある）では、四方に緩和が生じるメサエッジで囲まれているため、ひずみ緩和率は、「ライン」のそれに比べて非常に大きく、１００ｎｍ以下のサイズでは８０％以上のひずみ緩和率となった。
【００１９】
これらの結果から、ひずみ緩和は、ひずみ緩和を生じせしめる自由端の形成が主な原因で生じ、自由端からの緩和が及ぶ数百ｎｍよりも小さなサイズのひずみ層においては、その緩和が顕著に生じることが明らかとなった。従って、先に記した様に、次世代以降の微細な素子において、グローバルひずみ基板上にひずみチャネルを有する素子を形成するにためには、ひずみの緩和を抑制するように制御することが不可避である。
【００２０】
そこで、本発明者達は、鋭意研究に努めた結果、微細な活性層上にひずみ半導体素子を形成しても、ひずみの緩和を抑制することのできる半導体装置およびその製造方法を得ることができた。これを以下に実施形態として図面を参照して詳細に説明する。
【００２１】
（第１実施形態）
本発明の第１実施形態による半導体装置を図３（ａ）、３（ｂ）を参照して説明する。図３（ａ）、３（ｂ）は、本実施形態の半導体装置の製造工程を示す断面図である。図３（ａ）に示すように、本実施形態の半導体装置は、Ｓｉ（シリコン）基板１上に、ＳｉＯ２の埋め込み酸化層２、ひずみＳｉ層（第１半導体層）３、およびひずみＳｉ層３のひずみを維持するように制御するＳｉＧｅ（シリコンゲルマニウム）のひずみ制御層（第２半導体層）４が、この順序で形成されている。本実施形態の半導体装置の形成には、ひずみＳｉ層３上にひずみ制御層４が予め形成された基板を用いても良いし、素子を作製する前に、ひずみＳｉ層３上にひずみ制御層４を形成しても良い。
【００２２】
ひずみＳｉ層３が形成された基板１上にひずみ制御層４を形成する場合は、その形成方法として、通常ＭＢＥ（分子線エピタキシ）、ＣＶＤ（化学気相成長）、スパッタ、液層成長、プリント技術などの各プロセスが適用できる。一例としてＣＶＤ法で形成する場合は、予めひずみＳｉ層３の表面の自然酸化層を希ＨＦ溶液などで除去する。その後、例えば室温、あるいは室温〜１０００℃程度に加熱したＳｉＨ４、Ｓｉ２Ｈ６、ジクロルシラン、トリクロルシラン、ＧｅＨ４、Ｇｅ２Ｈ６などのガスを表面に導入して形成する。例えば、本実施形態では、ひずみＳｉ層３のひずみは約１％の引っ張りひずみとする。そして、ひずみＳｉ層３上に形成されるＳｉＧｅのひずみ制御層４のＧｅ組成は２３％である。したがって、ＳｉＧｅのひずみ制御層４は、あたかも格子定数が同じ下層上の緩和ＳｉＧｅ層として形成される。本構造は、その製造方法がＳｉＯ２の埋め込み酸化層２の上面、内部、下面のいずれかを貼り合わせ面とするいわゆる貼り合わせ法で形成する基板の場合であれば、ＳｉＧｅのひずみ制御層４がひずみＳｉ層３の上に形成された構造の基板を利用することもできる。
【００２３】
上記の例では、貼り合わせ法で作製された基板の例について示したが、例えば、ひずみＳｉＧｅ層を上記のひずみＳｉ層３の代わりに形成する場合は、例えばＳｉ基板と、絶縁層と、Ｓｉ層と、を具備するＳＯＩ基板を用意し、摂氏５５０度に加熱したこのＳＯＩ基板上に、Ｓｉの原材料ガスとＧｅの原材料ガスとを使用してＳｉＧｅ層を形成し、濃縮法（例えば、T. Tezuka et al., IEDM Tech. Dig., 946(2001)参照）に代表される酸素雰囲気下で、酸化を行うことで、Ｓｉ基板と、絶縁層と、ひずみＳｉＧｅ層とを具備するＳＯＩ基板を形成することができる。このひずみＳｉＧｅ層上に上述した方法で、例えばＳｉ層をひずみ制御層として形成しても良い。
【００２４】
また、上記のようなＳＯＩ構造の基板ではなく、Ｓｉ基板上に、例えば厚い緩和ＳｉＧｅのバッファ層を形成した上にひずみＳｉ層を形成した場合の様に、Ｓｉ基板に代表される所謂従来のバルク基板上でも、本実施形態と同様の効果は得られる。
【００２５】
このようにして得られた基板上に、図３（ｂ）に示すように、半導体装置を作製するための活性層の形成を行う。まず、予めひずみ制御層４上に形成したマスク（図示せず）を用いて、ひずみ制御層４と、ひずみＳｉ層３を、例えばＲＩＥ（リアクティブイオンエッチング）法を用いてパターニングし、ひずみＳｉ層３ａとひずみ制御層４ａとの積層構造を有する活性層５を形成する。その他のパターニング方法としては、ウェットエッチングやＦＩＢ（フォーカスイオンビーム）を用いて行うことも可能である。このようにして得られたメサ形成用ひずみＳｉ層３ａは、上部に残るメサ形成用のひずみ制御層４ａの存在によって、ひずみ緩和を抑止することが期待される。
【００２６】
このことを確かめるために、典型的な例として、およそ０．８％の引っ張りひずみが印加された厚さが５０ｎｍのＳＳＯＩ（strained Si on insulator）層を有する基板の上部に、厚みの異なる、Ｇｅ濃度がおよそ２４％のＳｉＧｅ層を形成し、その後、上述した方法を用いて、ＳＳＯＩ層までエッチングし、孤立したメサ形状（スクエア型）のひずみ層を有する試料を作製した。このひずみ層は、ＳＳＯＩ層と、ＳｉＧｅ層との積層構造を有している。用意した試料は、ＳｉＧｅ層が形成されない厚さが５０ｎｍのＳＳＯＩ基板からなる第１試料、厚さが５０ｎｍのＳＳＯＩ基板上に厚さが３５ｎｍのＳｉＧｅ層のメサが形成された第２試料、および厚さが５０ｎｍのＳＳＯＩ基板上に厚さが７０ｎｍのＳｉＧｅ層のメサが形成された第３試料の３種類である。なお、第１試料に関しては、メサはＳＳＯＩ層のみからなっている。そして、これらの３種類の試料に対してメサのサイズを変えたものを用意した。そして、これらの試料に対してラマン測定を行い、ひずみ緩和の評価結果を図４示す。ラマン測定は約１μｍのスポット径の光を用いて、試料の中央のひずみを測定した。従って、使用した光のスポット径よりも大きなサイズのメサ試料では、試料の中央のみのひずみ緩和が、そして小さな試料では試料全体のひずみ緩和が評価される。その結果、メサのサイズが１μｍ以上と大きな場合は、上部のひずみ制御層の厚みに拘わらずひずみ緩和率は小さいことが示された。一方、メサのサイズが小さくなるにつれて、ひずみ制御層の厚さの違いによる差が顕著となり、特に、メサのサイズが２μｍ以下と小さい場合に、ひずみ制御層の厚みが厚いほど、ひずみ緩和率の増加が抑えられることが初めて示された。
【００２７】
また、厚さが１８ｎｍのＳＳＯＩ層を有する基板上に厚さが３５ｎｍのＳｉＧｅ層のメサが形成された試料を作製し、メサのサイズを変えたものを用意して、ラマン測定法を行い、ひずみ緩和を調べた結果を図５に示す。なお、図５は、図４に示した結果も表記している。図５からわかるように、メサのサイズが小さくなるにつれて緩和の抑制が明確になる点は図４に示す場合１と同じであるが、サイズが１μｍ以下のメサにおいて、ひずみ緩和率が僅かに１０％オーダと小さく抑えられる。すなわち、ひずみ層の厚さをひずみ制御層の厚さに比べて薄くすることにより、ひずみ緩和を更に抑制することが可能であることがわかった。
【００２８】
実際の半導体素子を形成する場合は、素子の設計要求により、ひずみ層、ひずみ制御層の厚み、ひずみ量（Ｇｅの組成）はそれぞれ千差万別であるが、メサのサイズがおよそ１０μｍ以下であれば、本実施形態と同様にひずみ緩和を抑制することができる。
【００２９】
図３（ｂ）に示した後の工程は、後述の実施形態で説明するように、ひずみＳｉ層３ａと、ひずみ制御層４ａとの積層構造を有する活性層５のチャネルとなる領域（その上にゲートが形成される領域）におけるひずみ制御層４ａを除去する。なお、活性層５のソースおよびドレインとなる領域では、ひずみ制御層４ａは除去されないで残っている。そして、このひずみ制御層４ａが除去されたチャネルとなる領域にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成する。その後、ソースおよびドレインとなる領域の活性層５に不純物を導入してソース領域およびドレイン領域を形成して半導体装置を完成する。
【００３０】
本実施形態の半導体装置においては、Ｓｉ系の基板を例にとって説明したが、他の基板でも同様の効果が得られる。例えば、ＩＶ族結晶（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ）、ＩＩＩ−Ｖ族結晶（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）の少なくとも１元素、あるいはガラス、ポリマー、プラスチック、金属のいずれかから成る場合に適用が可能である。即ち、Ｓｉ以外では、ＢＮ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＮ、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｓ、ＩｎＧａＡｌ、ＩｎＧａＡｌＡｓ、ＩｎＳｂ、ＴｉＮを用いることができる。
【００３１】
なお、典型的には図６に示すように、基板１００の上に絶縁層１０２を設け、更にその上に活性層１０４を形成する構造が一般的であるが、図７に示すように、基板１０１が絶縁性の材料であれば、活性層１０４は基板１０１上に直接形成することできる。また、基板が金属のように導電性の場合は、図６に示すように、活性層１０４と基板１００との間に、例えばＳｉＯ２層やＳｉＮ層などの絶縁層１０２を設けることが望ましい。
【００３２】
一方、活性層となる半導体としては、ＩＶ族結晶（Ｃ、Ｓｉ、Ｇｅ、Ｉｎ、Ｔｉ）、ＩＩＩ−Ｖ族結晶（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）のいずれかまたはその組み合わせを用いることができる。即ち、Ｓｉ以外では、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｓ、ＩｎＧａＡｌ、ＩｎＧａＡｌＡｓ、ＩｎＳｂ、ＩｎＳｅが好ましい活性層となる。
【００３３】
以上説明したように、本実施形態では、基板上に形成された素子の活性層となる半導体層に、予め上記半導体層のひずみを可及的に維持するように制御するためのひずみ制御層を設けることで、活性層のひずみの緩和を抑制することが可能となる。これにより、本実施形態では、意図しないひずみ緩和による素子特性の悪化を防止することができるとともに、緩和に伴う結晶起因の特性劣化の抑制を行うことができる。
【００３４】
（第２実施形態）
次に、本発明の第２実施形態の半導体装置を図８（ａ）乃至図８（ｄ）を参照して説明する。本実施形態の半導体装置はＭＯＳＦＥＴであって、このＭＯＳＦＥＴの製造工程を図８（ａ）乃至図８（ｄ）に示す。
【００３５】
まず、図８（ａ）に示すように、埋め込み酸化層２が形成されたＳｉ基板１上にひずみＳｉ層３と、ひずみ制御層４とが順次形成された基板を用意する。続いて、図８（ｂ）に示すように、図示しないマスクを用いて、ひずみ制御層４と、ひずみＳｉ層３とをパターニングし、ひずみＳｉ層３ａと、ひずみ制御層４ａとの積層構造を有する活性層を形成する。続いて、ＭＯＳＦＥＴのチャネルとなる領域（その上にゲートが形成される領域）におけるひずみ制御層４ａを除去する。このとき、活性層５のソースおよびドレインとなる領域では、ひずみ制御層４ａは除去されないで残っている。
【００３６】
続いて、図８（ｃ）に示すように、ひずみ制御層が除去されたチャネルとなる領域にゲート絶縁膜１０を形成し、このゲート絶縁膜１０上にゲート電極１２を形成する。その後、図８（ｄ）に示すように、ソースおよびドレインとなる領域の活性層（ひずみＳｉ層３ａおよびひずみ制御層４ａ）に不純物を導入し、活性化アニールを行うことにより、ソース領域１４ａおよびドレイン領域１４ｂを形成する。なお、ひずみＳｉ層３ａおよびひずみ制御層４ａは、薄膜であるため、活性層への不純物の導入は、ひずみ制御層４ａにのみ導入し、その後の不純物の活性化のための高温熱処理による拡散によって、不純物をひずみＳｉ層３ａに導入するようにしてもよい。
【００３７】
次に、図８（ｅ）に示すように、ゲート電極１０、ソース領域１４ａ、およびドレイン領域１４ｂを覆うように、層間絶縁膜１６を堆積する。そして、ゲート電極１０、ソース領域１４ａ、およびドレイン領域１４ｂに通じる開口を層間絶縁膜１６に形成し、これらの開口をメタルで埋め込み、引き出し用メタル電極１８、２０ａ、２０ｂを形成し、ＭＯＳＦＥＴを完成する。
【００３８】
このようにして形成された本実施形態のＭＯＳＦＥＴは、ＭＯＳＦＥＴを微細化しても、ソース領域およびドレイン領域には、ひずみＳｉ層３ａ上に、ひずみＳｉ層３のひずみを維持するように制御するひずみ制御層４ａが形成されているため、チャネルとなる領域におけるひずみの緩和を抑制することが可能となる。このため、第１実施形態と同様に、意図しないひずみ緩和による素子特性の悪化を防止することができるとともに、緩和に伴う結晶起因の特性劣化の抑制を行うことができる。
【００３９】
（比較例１）
次に、本実施形態の比較例１によるＭＯＳＦＥＴの製造方法を図９（ａ）、９（ｂ）を参照して説明する。この比較例によるＭＯＳＦＥＴの製造方法は、図９（ａ）に示すように、Ｓｉ基板１上には、ＳｉＯ２の埋め込み酸化層２が形成されたＳｉ基板を用意する。その後、図示しないマスクを用いて、ひずみＳｉ層３をパターニングし、ひずみＳｉ層３ａからなる活性層を形成する（図９（ｂ））。その後、活性層３ａ上にゲート絶縁膜１０を形成し、このゲート絶縁膜１０上にゲート電極１２を形成する（図９（ｂ））。その後、ソースおよびドレイン領域の低抵抗化のための追加成長ＳｉＧｅ層１３をＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。ここに、ひずみＳｉ層３ａのひずみが小さい場合は、ＳｉＧｅ層１３の代わりにＳｉ層を形成しても良い。その後は、追加成長ＳｉＧｅ層１３に、あるいは追加ＳｉＧｅ層とひずみＳｉ層３ａとにソースおよびドレイン領域形成のための不純物を導入し、活性化アニールを行い、図８（ｄ）に示す本実施形態の場合と同様にソース領域１４ａおよびドレイン領域１４ｂを形成する。続いて、図８（ｅ）に示す本実施形態と同様に、層間絶縁膜１６を堆積し、ゲート電極１０、ソース領域１４ａ、およびドレイン領域１４ｂに通じる開口を層間絶縁膜１６に形成し、これらの開口をメタルで埋め込み、引き出し用メタル電極１８、２０ａ、２０ｂを形成し、ＭＯＳＦＥＴを完成する。
【００４０】
この比較例においては、ひずみＳｉ層３がパターニングされた後に、ＳｉＧｅ層１３が形成される。そして、本実施形態と異なり、パターニングされた直後のひずみＳｉ層３ａには、ひずみＳｉ層３のひずみを維持するように制御するためのひずみ制御層が設けられていないため、パターニングされたひずみＳｉ層３ａにひずみ緩和が生じ、ひずみ緩和が生じたひずみＳｉ層３ａ上にＳｉＧｅ層１３が形成されることになる。これにより、比較例においては、ソース領域とドレイン領域との間のチャネルとなる活性層の領域もひずみ緩和が生じ、素子特性の悪化を防止することができない。
【００４１】
なお、本実施形態の半導体装置の製造方法は、比較例に比べて、ひずみ制御層４を予め形成する工程と、ひずみ制御層４をパターニングする工程との２工程が追加されているのみである。そして、ひずみ制御層４を予め形成する工程は、ひずみ制御層４が予め形成された基板を基板メーカーから購入すれば、素子を製造するメーカーにとっては、ひずみ制御層４をパターニングする工程が増加するだけである。すなわち、本実施形態においては、最小の工程の追加で、所望のひずみ制御が可能となる。
【００４２】
（比較例２）
次に、本実施形態の比較例２によるＭＯＳＦＥＴを図１０に示す。この比較例２によるＭＯＳＦＥＴは、図１０に示すように、緩和したチャネルにひずみを局所的に印加するために、バルクＳｉ基板１００のソースおよびドレインとなる領域をエッチングで除去し、チャネルであるＳｉよりも格子定数の大きなＳｉＧｅ層などを埋め込んでソース領域１１ａおよびドレイン領域１１ｂとした構成となっている。ソース領域およびドレイン領域に埋め込みＳｉＧｅ層を形成する場合は、元々緩和したＳｉチャネルにひずみを充分に加えることが目的であり、埋め込みＳｉＧｅ層１１ａ、１１ｂのＧｅ濃度は望ましくはより高く、かつ深さ方向に一定であるのが通例であり、かつ埋め込みＳｉＧｅ層１１ａ、１１ｂはチャネルの表面と同じ高さに形成されている。
【００４３】
これに対して、本実施形態のＭＯＳＦＥＴにおいては、予め活性層の上にひずみ制御層を形成するため、本実施形態で説明した方法で作製されたソース／ドレイン領域の表面は、チャネルの表面よりも高く、また上述した活性化アニールによって、上層のＳｉＧｅ層４ａより下層のひずみＳｉ層３ａへＧｅが拡散する（図８（ｄ））。このため、ソース領域１４ａおよびドレイン領域１４ｂにおいては、上部の方（基板と反対側）でＧｅ濃度が高く、かつ下部の方（基板側）でＧｅ濃度が低い、濃度勾配を有することになる可能性がある。または、例えば活性化アニールの時間が短い場合には、大凡Ｇｅの拡散が無くＳｉＧｅ／Ｓｉヘテロ構造が元のまま維持される場合もある。いずれにしても比較例２とはソースおよびドレイン領域のＧｅの分布とチャネル表面に対する位置が異なる。
【００４４】
（比較例３）
また、本実施形態の比較例３によるＭＯＳＦＥＴを図１１に示す。この比較例３によるＭＯＳＦＥＴは、埋め込み酸化層２０２を有するＳＯＩ基板２００のソースおよびドレイン領域の寄生抵抗低減のために、ゲート絶縁膜１０およびゲート電極１２の形成後にソースおよびドレイン領域の厚みを増す追加結晶成長によるせり上げ（elevated）ソースおよびドレイン１５ａ、１５ｂまたは積み増し（additional）ソースおよびドレイン１５ａ、１５ｂを形成した構成となっている。せり上げまたは積み増しソースおよびドレイン１５ａ、１５ｂを形成した後は、層間絶縁膜１６を形成し、この層間絶縁膜１６に、ゲート電極１２、ソースおよびドレイン１５ａ、１５ｂに通じる開口を形成し、これらの開口をメタルで埋め込み、引き出し用メタル電極１８、２０ａ、２０ｂを形成する。
【００４５】
この比較例３においては、せり上げソース／ドレインまたは積み増しソースおよびドレイン１５ａ、１５ｂとして、結晶成長の容易さから、通常はＳｉ基板で有ればＳｉ層を用いるのが一般的であり、よしんばＳｉＧｅ層を用いても、ゲートの形成後の追加結晶成長であるので、本実施形態のように、ゲートの形成前のひずみＳｉ層のひずみ緩和を抑制することはできない。
【００４６】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置の製造方法を図１２（ａ）乃至図１２（ｅ）を参照して説明する。
【００４７】
本実施形態の製造方法は、図８（ａ）乃至図８（ｅ）に示す第２実施形態の半導体装置の製造方法とは、以下の点で異なっている。ひずみＳｉ層３上にひずみ制御層４を形成する前に、ひずみＳｉ層３のゲートを形成する領域上に保護酸化膜を形成し、続いて、ソースおよびドレインとなる領域にひずみ制御層４を形成する。その後、保護酸化膜を除去する工程が異なっている。
【００４８】
すなわち、図１２（ａ）に示すように、埋め込み酸化層２が形成されたＳｉ基板１上にひずみＳｉ層３が形成された基板を用意する。続いて、図１２（ａ）に示すように、ひずみＳｉ層３のゲートを形成する領域上に選択的にＳｉＯ２の保護酸化膜６を形成する。続いて、ソースおよびドレインとなる領域にひずみ制御層４を形成する（図１２（ａ））。
【００４９】
次に、図１２（ｂ）に示すように、図示しないマスクを用いて、ひずみ制御層４と、ひずみＳｉ層３とをパターニングし、ひずみＳｉ層３ａと、ひずみ制御層４ａとの積層構造を有する活性層を形成する。その後、保護酸化膜を除去する（図１２（ｂ））。このとき、活性層５のソースおよびドレインとなる領域では、ひずみ制御層４ａは除去されないで残っている。
【００５０】
続いて、図１２（ｃ）に示すように、保護酸化膜６が除去されたチャネルとなる領域にゲート絶縁膜１０を形成し、このゲート絶縁膜１０上にゲート電極１２を形成する。その後、図１２（ｄ）に示すように、ソースおよびドレインとなる領域の活性層（ひずみＳｉ層３ａおよびひずみ制御層４ａ）に不純物を導入し、活性化アニールを行うことにより、ソース領域１４ａおよびドレイン領域１４ｂを形成する。なお、ひずみＳｉ層３ａおよびひずみ制御層４ａは、薄膜であるため、活性層への不純物の導入は、ひずみ制御層４ａにのみ導入し、その後の不純物の活性化のための高温熱処理による拡散によって、不純物をひずみＳｉ層３ａに導入するようにしてもよい。
【００５１】
次に、図１２（ｅ）に示すように、ゲート電極１０、ソース領域１４ａ、およびドレイン領域１４ｂを覆うように、層間絶縁膜１６を堆積する。そして、ゲート電極１０、ソース領域１４ａ、およびドレイン領域１４ｂに通じる開口を層間絶縁膜１６に形成し、これらの開口をメタルで埋め込み、引き出し用メタル電極１８、２０ａ、２０ｂを形成し、ＭＯＳＦＥＴを完成する。
【００５２】
このようにして形成された本実施形態のＭＯＳＦＥＴも、第２実施形態と同様に、ＭＯＳＦＥＴを微細化しても、ソース領域およびドレイン領域には、ひずみＳｉ層３ａ上にひずみの緩和を抑制するように制御するひずみ制御層４ａが形成されているため、チャネルとなる領域におけるひずみの緩和を抑制することが可能となる。このため、第２実施形態と同様に、意図しないひずみ緩和による素子特性の悪化を防止することができるとともに、緩和に伴う結晶起因の特性劣化の抑制を行うことができる。
【００５３】
更に、上述したように、本実施形態においては、ひずみＳｉ層３のゲートが形成される領域に保護酸化膜６を形成し、その後にひずみ制御層４を形成している。このため、ひずみ制御層４をパターニングする際に、チャネルとなるひずみＳｉ層３の表面がダメージを受けトランジスタの特性劣化が生じる可能性を、保護酸化膜６を形成したことによって低減することができる。すなわち、図８（ｂ）に示すように、ひずみ制御層４のパターニングにおいては、チャネルの表面を完全に露出するために、少なからずオーバーエッチングされる、即ちチャネルの表面の除去が不可避である。オーバーエッチング量を最小にするためには、原子サイズのオーダのエッチング量の制御が必要である。例えばＳｉのＲＩＥエッチングでは毎秒数ｎｍ程度であり、現実的にはチャネルの表面のエッチングが生じるのを避けることができない。その結果、上述のチャネルのダメージに加えて、例えばオーバーエッチングによって生じる端部における電界集中やゲート絶縁膜１０の変性などの素子不良の原因となる可能性が生じる。このため、本実施形態のように、素子不良の原因の発生を抑制するために保護酸化膜を形成することは有効である。
【００５４】
なお、本実施形態においては、チャネルの表面に形成された保護酸化膜６は、ゲート積層構造１０、１２を形成する直前までに気相、あるいは液相エッチングによって除去できる膜厚であることが好ましく、その厚みは典型的には１ｎｍ〜５０ｎｍ程度であることが好ましい。本実施形態では保護酸化膜６としてＳｉＯ２膜を用いたが、実際にはそれ以外の膜であっても、ゲート積層構造１０、１２を形成する前に除去可能でありかつ、チャネルの表面となるひずみＳｉ層３ａの表面のダメージが抑制可能な材料で有れば、用いることができる。
【００５５】
また、図８（ａ）乃至図８（ｅ）に示す第２実施形態および図１２（ａ）乃至図１２（ｅ）に示す第３実施形態におけるゲート絶縁膜１０は、典型的にはＳｉＯ２膜の他に、ＳｉＮ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ２膜などを用いることができ、あるいはＳｉ、Ｎ、Ｇｅ、Ｈｆ、Ｚｒ、Ｌａ、Ｐｒ、Ｔｉ、Ａｌの少なくともいずれか１種類以上を用いた酸化膜が用いられる。
【００５６】
また、第１乃至第３実施形態における、ひずみ制御層４は、微細化により緩和が懸念される既にチャネルに印加されているひずみの維持と、緩和したチャネルへの積極的なひずみ印加との、主に２つの役割がある。この点では、典型的なＣＭＯＳデバイスにおけるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴに対する、好ましいひずみ印加の組み合わせを図１３に示す。第１実施形態で説明したように、引っ張りひずみのＳｉチャネルの緩和を防ぐために（ひずみの維持のために）、ＳｉＧｅのひずみ制御層４が必要である。この場合は、ひずみ制御層４は、ひずみチャネルの格子定数と同等か、チャネルの格子定数の±１０％以下に相当するひずみ、またはチャネルの格子定数の±１０％以下の格子定数をひずみ制御層が有していることが好ましく、典型的には、チャネルの格子定数の±４％以下のひずみ、またはチャネルの格子定数の±４％以下の格子定数を有していることが更に好ましい。
【００５７】
一方、引っ張りひずみのＳｉチャネルの実現方法としては、ひずみ緩和Ｓｉ層に対して高濃度のＧｅ組成を有するＳｉＧｅやＧｅのひずみ制御層をひずみ緩和Ｓｉ層に対して形成し、ひずみをひずみ制御層から印加することも可能である。この場合でも格子定数の異なる層を接合することによる結晶性が劣化することを抑制するために、チャネルの格子定数の±１０％以下に相当するひずみまたは格子定数をひずみ制御層が有すれば、そのひずみでチャネルに新たにひずみを印加せしめることが可能となる。この場合、ひずみ制御層が有するひずみまたは格子定数は、典型的には、チャネルの格子定数の１％以上で±１０％以下であることが望ましい。
【００５８】
他方、圧縮ひずみを有するＧｅまたはＳｉＧｅのチャネルを実現するためには予め圧縮ひずみのＧＯＩ（Ge on Insulator）基板やＳＧＯＩ（SiGe on Insulator）基板を用いても良いし、緩和ひずみＧｅまたはＳｉＧｅ層に対してＳｉのひずみ制御層を形成してひずみをひずみ制御層から印加してもよい。
【００５９】
チャネルは、典型的には（００１）面上の＜１１０＞軸方向に平行にソースおよびドレイン方向（すなわちチャネル長さ方向）を形成する。ここに、更なる素子特性の向上を目的に、平面型ＭＯＳＦＥＴであればｎ−ＭＯＳＦＥＴの場合は（００１）面に、ｐ−ＭＯＳＦＥＴの場合は（１１０）面に対して作製されると高性能なデバイスが実現可能である。即ち、面方位とひずみの向きの組み合わせで特性を改善させることが可能であり、一基板上に、異なる面方位で、場合によっては異なる軸方向のチャネルが形成された、いわゆるハイブリッド基板であっても、本発明を適用することができる。即ち、面方位は任意に選択が可能であって、平面型ＭＯＳＦＥＴに限らず、今後適用が期待されるＦｉｎ、ω、π、ナロウ−ワイヤ、バリスティックそしてＧＡＡ（gate-all-around）構造の３次元ＭＯＳＦＥＴデバイス、あるいはＭＥＭＳセンサーやアクチュエータに対しても等しく本発明を適用することが可能である。本発明は、これらの選択が、素子の仕様に対して任意に、かつ別個に適用することが可能である点も特徴である。
【００６０】
（第４実施形態）
次に、本発明の第４実施形態の半導体装置を、図１４を参照して説明する。図１４は、本実施形態の半導体装置を示す断面図である。本実施形態の半導体装置は、第１乃至第３実施形態と異なり、Ｓｉ基板１上には絶縁層２を設けずに、Ｓｉ基板上にひずみ半導体層を直接形成した構成となっている。第１乃至第３実施形態では、Ｓｉが引っ張りひずみ層であったのに対して、図１４に示す本実施形態では、Ｓｉ基板１００上のＳｉＧｅ層１２０が圧縮ひずみ層となる。この場合も、やはりＳｉ基板１００上のひずみ層１２０を小さなサイズにメサ状に形成すると顕著な緩和が生じる。そこで、圧縮ひずみを有するＳｉＧｅ層１２０の上に、Ｓｉ層１２４をひずみ制御層として形成した後に、ＳｉＧｅ層１２０をメサ形状に形成すると、ひずみ緩和を抑制した圧縮ひずみを有するＳｉＧｅ層１２０が得られる。この後は、第２乃至第３実施形態で説明した方法を用いて、ＭＯＳＦＥＴを形成することができる。
【００６１】
本実施形態によれば、微細な活性層上にひずみ半導体素子を形成しても、ひずみ緩和を抑制することができる。
【００６２】
なお、本実施形態においては、ひずみ制御層としてＳｉ層を用いたが、ひずみ制御層４としては、ＳｉＧｅ層１２０の格子定数と同等か、ＳｉＧｅ層１２０の格子定数の±１０％以下に相当するひずみ、またはＳｉＧｅ層１２０の格子定数の±１０％以下の格子定数をひずみ制御層が有していることが好ましく、典型的には、ＳｉＧｅ層１２０の格子定数の±４％以下のひずみ、またはＳｉＧｅ層１２０の格子定数の±４％以下の格子定数を有していることが更に好ましい。
【００６３】
本実施形態の変形例による半導体装置としては、Ｓｉ基板１００上のＳｉＧｅ層１２０との間に絶縁層を設けた構成としてもよい。この変形例の半導体装置は、第２実施形態の半導体装置において、絶縁層２上のひずみＳｉ層３ａの代わりひずみＳｉＧｅ層１２０を用い、ひずみ制御層４ａの代わりにＳｉのひずみ制御層１２４を設けた構成となる。
【００６４】
この変形例も第４実施形態と同様に、微細な活性層上にひずみ半導体素子を形成しても、ひずみ緩和を抑制することができる。
【００６５】
次に、上記第１乃至第４実施形態の半導体装置を実際に形成することが可能であることを、図１５を参照して説明する。図１５は、第１実施形態で説明したと同じ試料を用いて、ひずみ緩和に関する、ひずみ制御層４ａの厚さとチャネルとなるひずみＳｉ層３ａの厚さとの比の依存性を調べた結果を示す図である。すなわち、図１５は、ひずみ制御層４ａの厚さと、チャネルとなるひずみＳｉ層３ａの厚さとの比を横軸に、ひずみ緩和率を縦軸に取ってプロットした図である。各試料は、ひずみＳｉ層３ａの格子定数が、ひずみ制御層４ａのそれとほぼ同じ場合である。図１４からわかるように、チャネルとなるひずみＳｉ層３ａのひずみ緩和率を、素子形成後も１０％程度に抑えるためには、ひずみ制御層４ａは、ひずみＳｉ層３ａの倍の厚みが必要である。これは、ひずみ制御層４ａの厚みと、ひずみＳｉ層３ａの厚みとの比をｔとすると、ひずみ緩和率（残留ひずみ率）は、下記の式
１−ｅｘｐ（−ｔ）
で表され、この式から求められる。例えば、この実験に用いた試料として、チャネルとなるひずみＳｉチャネル層３ａの厚さが５０ｎｍで、ひずみ制御層４ａであるＳｉＧｅ層の組成が２４％程度である場合、ひずみ制御層４ａの厚みが１００ｎｍ程度で有れば、ひずみＳｉ層３ａのひずみ緩和率をおよそ１％程度に抑制することが可能となることを示している。通常、追加成長で形成するソースおよびドレインの厚みは１０ｎｍ〜１０００ｎｍ程度であるので、第１乃至第３実施形態のひずみ制御層４ａを追加成長で形成することが実現可能であることを示している。
【００６６】
以上説明したように、本発明の各実施形態によれば、素子を微細化しても、チャネルのひずみの緩和を抑制することが可能となり、高性能な半導体装置を実現することができる。そして、この半導体装置を製造する工程として、たかだか通常のプロセスに対して２工程程度の追加で、微細化した半導体素子におけるチャネルのひずみの緩和を抑制することが可能であり、高品質で高性能な半導体装置を、工程数を大幅に増やさずに、かつ従来のプロセス技術の流用することで開発コストをも抑えつつ実現することが可能となる。
【図面の簡単な説明】
【００６７】
【図１】ひずみの評価結果を示す図。
【図２】ひずみの他の評価結果を示す図。
【図３】本発明の第１実施形態による半導体装置の製造方法を説明する断面図。
【図４】ひずみ緩和の素子サイズ依存性を説明する図。
【図５】ひずみ緩和の素子サイズの依存性を説明する図。
【図６】第１実施形態の一変形例による半導体装置を説明する断面図。
【図７】第１実施形態の他の変形例による半導体装置を説明する断面図。
【図８】本発明の第２実施形態による半導体装置の製造方法を説明する断面図。
【図９】第２実施形態の比較例１による半導体装置を説明する断面図。
【図１０】第２実施形態の比較例２による半導体装置を説明する断面図。
【図１１】第２実施形態の比較例３による半導体装置を説明する断面図。
【図１２】本発明の第３実施形態による半導体装置の製造方法を説明する断面図。
【図１３】ｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴの好ましいひずみ印加の組み合わせを示す図。
【図１４】第３実施形態の一変形例による半導体装置を説明する断面図。
【図１５】ひずみ緩和率に関する、ひずみ制御層の厚さと、チャネルとなるひずみＳｉ層の厚さとの比の依存性を示す図。
【符号の説明】
【００６８】
１  Ｓｉ（シリコン）基板
２  ＳｉＯ２の埋め込み酸化層
３  ひずみＳｉ層
３ａ  ひずみＳｉ層
４  ＳｉＧｅ（シリコンゲルマニウム）のひずみ制御層
４ａ  ひずみ制御層
５  活性層
６  保護酸化膜
１０  ゲート酸化膜
１２  ゲート電極
１８  引き出し用メタル電極（ゲート電極用）
２０ａ  引き出し用メタル電極（ソース領域用）
２０ｂ  引き出し用メタル電極（ドレイン領域用）
【図２】
2010080487.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１】
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