(57)【要約】【課題】ＬＳＩの低電圧駆動への移行に柔軟に対応できて高速化を可能にするレベルシフタ回路を提供すること。【解決手段】内部回路用の電源ＶＤＤ１と、外部回路とのインターフェース用の電源ＶＤＤ２はＶＤＤ１＜ＶＤＤ２の関係にある。比較回路５は電源ＶＤＤ１の電圧に基づき入力信号ＩＮの電圧レベルと出力信号ＯＵＴの電圧レベルとの一致・不一致を判定する。不一致の期間は入力信号ＩＮの立ち上がり時であれば出力信号ＯＵＴの電圧レベルが電源ＶＤＤ１の電圧レベルを超えるまでの期間である。基板バイアス回路６は比較回路５が不一致と判定している期間内ＮＭＯＳトランジスタ３，４の基板端子の電圧をＧＮＤ〜ＶＤＤ１の間の電圧に昇圧する。その期間内ＮＭＯＳトランジスタ３，４の閾値電圧が低下してＰＭＯＳトランジスタ１，２を駆動する能力が高まり、レベルシフト動作が高速化される。【選択図】        図１
2010187122.tif 000002
【特許請求の範囲】
【請求項１】
各ソースが回路グランドに接続される２つのＮＭＯＳトランジスタの各ゲートが第１の電源で動作する内部回路にて生成された相補関係にある２つの信号のそれぞれが入力される入力端子となり、各ソースが前記第１の電源よりも高い電圧の第２の電源に接続される２つのＰＭＯＳトランジスタの相互間で一方のゲートと他方のドレインとが接続され、前記２つのＮＭＯＳトランジスタと前記２つのＰＭＯＳトランジスタとの各ドレイン同士接続端の一方が、前記２つの入力端子の一方に入力される前記第１の電源による信号に対応した前記第２の電源による信号を出力する出力端子となるレベルシフタ回路において、
前記第１の電源で動作し、前記２つの入力端子の一方への入力信号の電圧レベルと前記出力端子からの出力信号の電圧レベルとの一致・不一致を判定する比較回路と、
前記第１の電源または前記第２の電源で動作し、前記比較回路が不一致と判定している期間内、前記２つのＮＭＯＳトランジスタの各基板端子の電圧を、回路グランド電位よりも高い電圧に昇圧する基板バイアス回路と、
を備えたことを特徴とするレベルシフタ回路。
【請求項２】
前記出力端子と前記比較回路の対応する入力端子との間に、前記第１の電源で動作し、前記出力端子に出力される前記第２の電源による信号の電圧レベルを前記第１の電源による信号の電圧レベルへ変換する降圧回路が設けられていることを特徴とする請求項１に記載のレベルシフタ回路。
【請求項３】
前記比較回路と前記基板バイアス回路とが有するＭＯＳトランジスタは、前記内部回路が有するＭＯＳトランジスタと同様に、第１のゲート酸化膜を有するＭＯＳトランジスタで構成され、前記降圧回路が有するＭＯＳトランジスタと前記２つのＮＭＯＳトランジスタおよび２つのＰＭＯＳトランジスタは、第２のゲート酸化膜を有するＭＯＳトランジスタで構成されていることを特徴とする請求項２に記載のレベルシフタ回路。
【請求項４】
前記基板バイアス回路は、前記第１の電源または前記第２の電源と回路グランドとの間に配置される、スイッチとして動作するＭＯＳトランジスタを含む複数のＭＯＳトランジスタの組み合わせ回路で構成されていることを特徴とする請求項１に記載のレベルシフタ回路。
【請求項５】
前記基板バイアス回路は、前記第１の電源または前記第２の電源と回路グランドとの間に配置される、スイッチとして動作するＭＯＳトランジスタを含む複数の抵抗素子の組み合わせ回路で構成されていることを特徴とする請求項１に記載のレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタ回路に関するものである。
【背景技術】
【０００２】
外部回路よりも低い電圧で動作する大規模半導体集積回路（ＬＳＩ）は、内部回路用の低い電圧の電源ＶＤＤ１と、外部回路とのインターフェース用の高い電圧の電源ＶＤＤ２とが供給される。そして、低い電圧の電源ＶＤＤ１で動作する内部回路で生成した信号を高い電圧の電源ＶＤＤ２で動作する外部回路へ出力するインターフェース回路に、電圧レベルを変換（昇圧）するレベルシフタ回路が設けられている。
【０００３】
このレベルシフタ回路は、一般に、高い電圧の電源ＶＤＤ２と回路グランドＧＮＤ（以降、単に「ＧＮＤ」と記す）との間に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの直列回路の２つを並列に設け、ＧＮＤ側の２つのＮＭＯＳトランジスタを差動対として各ゲートに、低い電圧の電源ＶＤＤ１による相補関係にある２つの信号のそれぞれを印加し、電源ＶＤＤ２側の２つのＰＭＯＳトランジスタの相互間で一方のゲートと他方のドレインとをそれぞれ接続し、差動対の一方に入力される電源ＶＤＤ１による信号に対応した電源ＶＤＤ２による信号を一方の前記直列回路のドレイン同士接続端から出力するように構成される（例えば、特許文献１参照）。
【０００４】
ところで、このレベルシフタ回路は、電源ＶＤＤ１の電圧が下がり、入力信号の信号振幅（電圧レベル）が下がると、差動対を構成する２つのＮＭＯＳトランジスタが２つのＰＮＯＳトランジスタを駆動する能力が低下し、入出力間の伝播遅延が増加する。そして、信号振幅が閾値付近になると伝播特性が指数関数的に遅くなるという特性を有している。この遅延特性は、２つのＮＭＯＳトランジスタの閾値電圧を下げれば改善できるが、そうすると、リーク電流の増加を招来し、また閾値電圧を下げるためのプロセス工程増加により製造コストの増加を招来するなどの問題がある。
【０００５】
近年のＬＳＩでは、微細化や低消費電力化の要求により、内部回路の電源電圧（ＶＤＤ１）は低下の一途を辿っている。一方、ＬＳＩ外部とのインターフェース電圧（ＶＤＤ２）は、規格等で定められている等の理由から、全く下がっていない。そのため、内部回路の電源電圧（ＶＤＤ１）とＬＳＩ外部とのインターフェース電圧（ＶＤＤ２）との電位差は世代が進むにつれて広がり、上記した遅延特性の劣化問題はさらに深刻化する傾向にある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】２０００−１７４６１０号公報（図１３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記に鑑みてなされたものであり、ＬＳＩの低電圧駆動への移行に柔軟に対応できて高速化を可能にするレベルシフタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、各ソースが回路グランドに接続される２つのＮＭＯＳトランジスタの各ゲートが第１の電源で動作する内部回路にて生成された相補関係にある２つの信号のそれぞれが入力される入力端子となり、各ソースが前記第１の電源よりも高い電圧の第２の電源に接続される２つのＰＭＯＳトランジスタの相互間で一方のゲートと他方のドレインとが接続され、前記２つのＮＭＯＳトランジスタと前記２つのＰＭＯＳトランジスタとの各ドレイン同士接続端の一方が、前記２つの入力端子の一方に入力される前記第１の電源による信号に対応した前記第２の電源による信号を出力する出力端子となるレベルシフタ回路において、前記第１の電源で動作し、前記２つの入力端子の一方に入力される信号の電圧レベルと前記出力端子から出力される信号の電圧レベルとの一致・不一致を判定する比較回路と、前記第１の電源または前記第２の電源で動作し、前記比較回路が不一致と判定している期間内、前記２つのＮＭＯＳトランジスタの各基板端子を、回路グランド電位よりも高い電圧に昇圧する基板バイアス回路とを備えたレベルシフタ回路が提供される。
【発明の効果】
【０００９】
本発明によれば、ＬＳＩの低電圧駆動への移行に柔軟に対応できて高速化を可能にするレベルシフタ回路を提供できるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１の実施の形態にかかるレベルシフタ回路の構成を示す回路図である。
【図２】図２は、図１に示すレベルシフタ回路における比較回路および基板バイアス回路の具体的な構成例を示す回路図である。
【図３】図３は、図１に示すレベルシフタ回路の動作を従来回路と比較して示す入出力波形図である。
【図４】図４は、図１に示すレベルシフタ回路での遅延特性を従来回路と比較して示す特性図である。
【図５】図５は、本発明の第２の実施の形態にかかるレベルシフタ回路の構成を示す回路図である。
【図６】図６は、図５に示すレベルシフタ回路における比較回路、基板バイアス回路および降圧回路の具体的な構成例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかるレベルシフタ回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるレベルシフタ回路の構成を示す回路図である。図１において、電源ＶＤＤ１は、内部回路用の電源であり、電源ＶＤＤ２は、外部回路とのインターフェース用の電源であり、両電源電圧の大小関係は、ＶＤＤ１＜ＶＤＤ２である。
【００１３】
まず、本発明の理解を容易にするため、図１を用いて従来のレベルシフタ回路の構成を説明する。図１において、従来のレベルシフタ回路は、高い電圧の電源ＶＤＤ２に各ソースが接続される２つのＰＭＯＳトランジスタ１，２と、ＧＮＤに各ソースが接続される２つのＮＭＯＳトランジスタ３，４の各ドレイン同士を接続するとともに、２つのＰＭＯＳトランジスタ１，２の相互間で一方のゲートと他方のドレインとを接続した構成である。このとき、従来のレベルシフタ回路では、２つのＰＭＯＳトランジスタ１，２の基板端子は、図１に示すように、それぞれソースと共に電源ＶＤＤ２に接続されるが、２つのＮＭＯＳトランジスタ３，４の基板端子は、図１とは異なり、それぞれソースと共にＧＮＤに接続される。
【００１４】
この構成では、ＧＮＤ側の２つのＮＭＯＳトランジスタ３，４は、差動対として各ゲートが差動の入力端子を構成し、相補関係にある２つの信号が入力される。そして、２つのドレイン同士接続端が差動のラッチ出力端となるが、そのうちの一方のドレイン同士接続端を、差動対の一方に入力される電源ＶＤＤ１による信号に対応した電源ＶＤＤ２による信号を出力する出力端子としている。
【００１５】
図１に示す例では、２つのＮＭＯＳトランジスタ３，４の各ゲートには、低い電圧の電源ＶＤＤ１で動作する内部回路の出力側に存する直列２段のインバータ回路７，８が生成する相補関係にある２つの信号のそれぞれが印加される。具体的には、内部回路からの入力信号ＩＮは、インバータ回路７にて論理反転されてＮＭＯＳトランジスタ４のゲートに印加され、次のインバータ回路８にて元の論理に戻されてＮＭＯＳトランジスタ３のゲートに印加される。
【００１６】
したがって、図１に示す例では、２つのドレイン同士接続端のうち、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ４のドレイン同士接続端が出力端子９となっている。この出力端子９には、電源ＶＤＤ１による電圧レベルの入力信号ＩＮが電源ＶＤＤ２による電圧レベルの出力信号ＯＵＴに変換（昇圧）されて出力される。
【００１７】
さて、本第１の実施の形態にかかるレベルシフタ回路は、このような従来のレベルシフタ回路において、低い電圧の電源ＶＤＤ１で動作する比較回路５および基板バイアス回路６を追加して設けるとともに、ＧＮＤ側の２つのＮＭＯＳトランジスタ３，４の各基板端子を図１に示すようにＧＮＤから切り離し、追加した基板バイアス回路６の出力端子１０に接続した構成である。
【００１８】
比較回路５には、低い電圧の電源ＶＤＤ１で動作するインバータ回路７への入力信号ＩＮと、出力端子９からの高い電圧の電源ＶＤＤ２による出力信号ＯＵＴとが入力される。比較回路５は、インバータ回路７への入力信号ＩＮの電圧レベル、つまりＮＭＯＳトランジスタ３のゲート入力の電圧レベルと、出力端子９からの出力信号ＯＵＴの電圧レベルとの一致・不一致を判定し、一致と不一致との期間をそれぞれ示す２値レベルの判定信号を追加した基板バイアス回路６に出力する。
【００１９】
なお、比較回路５は、電源ＶＤＤ１の電圧に基づき比較判定動作を行うので、入力信号ＩＮがＧＮＤレベルから電源ＶＤＤ１の電圧レベルに立ち上がり、出力信号ＯＵＴがＧＮＤレベルから電源ＶＤＤ２の電圧レベルに立ち上がる場合は、出力信号ＯＵＴの電圧レベルがＧＮＤレベルから上昇して電源ＶＤＤ１の電圧レベルを超えるまでは、両者は不一致と判定され、出力信号ＯＵＴの電圧レベルが電源ＶＤＤ１の電圧レベルを超えると、両者は一致と判定される。また、入力信号ＩＮが電源ＶＤＤ１の電圧レベルからＧＮＤレベルに立ち下がり、出力信号ＯＵＴが電源ＶＤＤ２の電圧レベルからＧＮＤレベルに立ち下がる場合は、出力信号ＯＵＴの電圧レベルが降下して電源ＶＤＤ１の電圧レベルを下回るまでは、両者は不一致と判定され、出力信号ＯＵＴの電圧レベルが電源ＶＤＤ１の電圧レベルを下回ると、両者は一致と判定される。
【００２０】
基板バイアス回路６は、図１に示す例では、低い電圧の電源ＶＤＤ１で動作するので、比較回路５からの判定信号が不一致を示す信号レベルである期間内、２つのＮＭＯＳトランジスタ３，４の各基板端子の電圧を、ＧＮＤの電位から、ＧＮＤの電位と電源ＶＤＤ１の電圧との間の電圧に昇圧する。そして、基板バイアス回路６は、比較回路５からの判定信号が不一致を示す信号レベルから一致を示す信号レベルに変化すると、２つのＮＭＯＳトランジスタ３，４の各基板端子の電圧をＧＮＤの電位に設定する動作を行う。
【００２１】
次に、図２は、図１に示すレベルシフタ回路における比較回路５および基板バイアス回路６の具体的な構成例を示す回路図である。図２に示すように、比較回路５は、例えば、電源ＶＤＤ１の電圧に基づき一致判定を行うイクスクルーシブ・ノア（exclusive-nor）回路５ａで構成することができる。イクスクルーシブ・ノア回路５ａは、入力信号ＩＮの信号レベルと出力信号ＯＵＴの信号レベルとが一致していると、出力を高レベルにし、不一致であると、出力を低レベルにする。
【００２２】
また、図２に示すように、基板バイアス回路６は、例えば、電源ＶＤＤ１とＧＮＤとの間に、２つのＰＭＯＳトランジスタ６ａ，６ｂと１つのＮＭＯＳトランジスタ６ｃとを直列に配置して構成することができる。ソースが電源ＶＤＤ１に接続されるＰＭＯＳトランジスタ６ａは、ゲートが回路グランドＧＮＤに接続され、常時オン動作して導通状態である。ソースがＧＮＤに接続されるＮＭＯＳトランジスタ６ｃは、ゲートが電源ＶＤＤ１に接続され、常時オン動作して導通状態である。ＰＭＯＳトランジスタ６ｂは、ソースがＰＭＯＳトランジスタ６ａのドレインに接続され、ゲートがイクスクルーシブ・ノア回路５ａの出力端子に接続されている。そして、ＰＭＯＳトランジスタ６ｂのドレインは、ＮＭＯＳトランジスタ６ｃのドレインに接続されるとともに、出力端子１０として、ＮＭＯＳトランジスタ３，４の各基板端子に接続されている。
【００２３】
図２に示す基板バイアス回路６の構成では、イクスクルーシブ・ノア回路５ａの出力が高レベルであるときは、ＰＭＯＳトランジスタ６ｂがオフ動作するので、出力端子１０に接続されるＮＭＯＳトランジスタ３，４の各基板端子がＮＭＯＳトランジスタ６ｃを通してＧＮＤに接続される。一方、イクスクルーシブ・ノア回路５ａの出力が低レベルであるときには、ＰＭＯＳトランジスタ６ｂがオン動作するので、２つのＰＭＯＳトランジスタ６ａ，６ｂとＮＭＯＳトランジスタ６ｃとの直列回路が形成する抵抗分圧回路にて、電源ＶＤＤ１の電圧を、ＧＮＤの電位と電源ＶＤＤ１の電圧との間の電圧に分圧した電圧が生成され、その分圧電圧が出力端子１０に出力される。これによって、出力端子１０に接続されるＮＭＯＳトランジスタ３，４の各基板端子がＧＮＤの電位と電源ＶＤＤ１の電圧との間の電圧に昇圧される。
【００２４】
このように、ＰＭＯＳトランジスタ６ｂは、ＮＭＯＳトランジスタ３，４の各基板端子の電圧を、ＧＮＤの電位に保持するか、ＧＮＤの電位から、ＧＮＤの電位と電源ＶＤＤ１の電圧との間の電位に昇圧するかを切り替えるスイッチとして動作する。
【００２５】
なお、基板バイアス回路６は、電源ＶＤＤ１の電圧を分圧する場合を示したが、電源ＶＤＤ２の電圧を分圧するように構成して、２つのＮＭＯＳトランジスタ３，４の基板端子の電圧を、ＧＮＤレベルから、ＧＮＤレベルと電源ＶＤＤ２の電圧レベルとの間の電圧に昇圧するようにしてもよい。加えて、基板バイアス回路６は、スイッチとして動作するＭＯＳトランジスタ６ｂを含む複数のＭＯＳトランジスタ６ａ，６ｃの組み合わせで構成した場合を示したが、スイッチとして動作するＭＯＳトランジスタを含む複数の抵抗素子の組み合わせ回路で構成してもよい。
【００２６】
次に、図３を参照して、図１に示した本第１の実施の形態にかかるレベルシフタ回路の動作について説明する。なお、図３は、図１に示すレベルシフタ回路の動作を従来回路と比較して示す入出力波形図である。
【００２７】
図３（１）は、従来技術によるレベルシフタ回路の入出力波形図である。従来技術によるレベルシフタ回路は、前記したように、比較回路５と基板バイアス６とが無く、２つのＮＭＯＳトランジスタ３，４の各基板端子をＧＮＤに接続した構成である。この従来技術によるレベルシフタ回路での変換動作は、次のようにして行われる。
【００２８】
入力信号ＩＮがＧＮＤレベルから電源ＶＤＤ１の電圧レベルに立ち上がると、ＮＭＯＳトランジスタ３はゲート入力電圧が閾値電圧を超えた時点でオン動作を行い、一方、ＮＭＯＳトランジスタ４はゲート入力電圧が閾値電圧を下回った時点でオフ動作を行う。ＮＭＯＳトランジスタ３がオン動作して導通状態になると、ＰＭＯＳトランジスタ２は、ゲート電位がＧＮＤレベルに引き込まれるので、オン動作して導通状態になり、出力端子９の電圧レベルがＧＮＤレベルから電源ＶＤＤ２の電圧レベルに立ち上がる。同時に、ＰＭＯＳトランジスタ１は、ゲート電位が電源ＶＤＤ２の電圧レベルになるので、オフ動作して非導通状態になる。この状態が、入力信号ＩＮの電圧レベルが電源ＶＤＤ１の電圧レベルである期間内維持され、出力端子９から電源ＶＤＤ２の電圧レベルの信号が保持出力される。
【００２９】
また、入力信号ＩＮが電源ＶＤＤ１の電圧レベルからＧＮＤレベルに立ち下がると、上記とは逆に、ＮＭＯＳトランジスタ３はゲート入力電圧が閾値電圧を下回った時点でオフ動作を行い、一方、ＮＭＯＳトランジスタ４はゲート入力電圧が閾値電圧を超えた時点でオン動作を行う。ＮＭＯＳトランジスタ４がオン動作して導通状態になると、出力端子９の電圧が電源ＶＤＤ２の電圧レベルからＧＮＤレベルに立ち下がる。同時に、ＰＭＯＳトランジスタ１は、ゲート電位がＧＮＤレベルに引き込まれるので、オン動作して導通状態になる。ＰＭＯＳトランジスタ１が導通状態になると、ＰＭＯＳトランジスタ２は、ゲート電位が電源ＶＤＤ２の電圧レベルになるので、オフ動作して非導通状態になる。この状態が、入力信号ＩＮがＧＮＤレベルである期間内維持され、出力端子９から同様にＧＮＤレベルの信号が保持出力される。
【００３０】
ここで、図３（１）において、入力信号ＩＮがＧＮＤレベルから電源ＶＤＤ１の電圧レベルに立ち上がった時点から出力信号ＯＵＴがＧＮＤレベルから電源ＶＤＤ２の電圧レベルに立ち上がる時点までの期間、つまり、遅延時間は、入力信号ＩＮの電圧レベルが「（電源ＶＤＤ１の電圧）／２」に到達した時点から出力信号ＯＵＴの電圧レベルが「（電源ＶＤＤ２の電圧）／２」に到達した時点までの期間ｔ１１として定義される。同様に、期間ｔ２１は、入力信号ＩＮが電源ＶＤＤ１の電圧レベルからＧＮＤレベルに立ち下がった時から出力信号ＯＵＴが電源ＶＤＤ２の電圧レベルからＧＮＤレベルに立ち下がる時までの遅延時間を定義に従って示したものである。
【００３１】
さて、図３（２）は、本第１の実施の形態によるレベルシフタ回路の入出力波形図である。本第１の実施の形態によるレベルシフタ回路での変換動作は、次のようにして行われる。図２を参照して説明する。ここでは、内部回路用の電源ＶＤＤ１の電圧は、図３（１）にて説明した従来回路と同じであるとする。
【００３２】
入力信号ＩＮがＧＮＤレベルから電源ＶＤＤ１の電圧レベルに立ち上がる場合、出力信号ＯＵＴの電圧レベルが上昇して電源ＶＤＤ１の電圧レベルを通過するまでの期間１２内は、比較回路５の２つの入力信号は不一致となるので、比較回路５を構成するイクスクルーシブ・ノア回路５ａは、出力を低レベル（ＧＮＤレベル）にする。イクスクルーシブ・ノア回路５ａの出力が低レベルである期間内、基板バイアス回路６内のＰＭＯＳトランジスタ６ｂがオン動作状態になり、基板バイアス回路６の出力端子１０にＧＮＤレベルと電源ＶＤＤ１の電圧との間の所定電圧１３が生ずる。これによって、２つのＮＭＯＳトランジスタ３，４の各基板端子の電圧がその所定電圧１３に昇圧される。
【００３３】
２つのＮＭＯＳトランジスタ３，４は、各基板端子の電圧が所定電圧１３に昇圧されることによって、その閾値電圧が低下し、ＰＭＯＳトランジスタ１，２に対する駆動能力が増加する。すなわち、今の例では、ＰＭＯＳトランジスタ２のゲート電位のＧＮＤレベルへの引き込みが高速に行われ、出力端子９から電源ＶＤＤ２の電圧レベルの信号が従来回路の場合よりも早く出力される。つまり、従来回路での遅延時間ｔ１１がそれよりも短い遅延時間ｔ１２となり、本第１の実施の形態によるレベルシフタ回路では、立ち上がり時の遅延時間が、両者の差分である期間ｔ３１だけ、従来回路よりも高速化される。
【００３４】
出力信号ＯＵＴの電圧レベルが電源ＶＤＤ１の電圧を超えると、比較回路５の２つの入力信号は、一致するので、その一致している期間１４内、比較回路５を構成するイクスクルーシブ・ノア回路５ａは、出力を高レベル（電源ＶＤＤ１の電圧レベル）にする。イクスクルーシブ・ノア回路５ａの出力が高レベルである期間内、基板バイアス回路６内のＰＭＯＳトランジスタ６ｂがオフ動作状態になり、基板バイアス回路６の出力端子１０はＧＮＤレベルになり、２つのＮＭＯＳトランジスタ３，４の各基板端子の電圧がＧＮＤレベル１５に設定される。これによって、リーク電流の発生を極力少なくすることができる。
【００３５】
そして、入力信号ＩＮが電源ＶＤＤ１の電圧レベルからＧＮＤレベルに立ち下がる場合は、出力信号ＯＵＴの電圧レベルが降下して電源ＶＤＤ１の電圧レベルを下回るまでの期間１６内は、比較回路５の２つの入力信号は不一致となるので、比較回路５を構成するイクスクルーシブ・ノア回路５ａは、出力を低レベル（ＧＮＤレベル）にする。イクスクルーシブ・ノア回路５ａの出力が低レベルである期間内、基板バイアス回路６内のＰＭＯＳトランジスタ６ｂがオン動作状態になり、基板バイアス回路６の出力端子１０にＧＮＤレベルと電源ＶＤＤ１の電圧との間の所定電圧１７が生ずる。これによって、２つのＮＭＯＳトランジスタ３，４の各基板端子の電圧がその所定電圧１７に昇圧される。
【００３６】
２つのＮＭＯＳトランジスタ３，４は、各基板端子の電圧が所定電圧１７に昇圧されることによって、その閾値電圧が低下し、ＰＭＯＳトランジスタ１，２に対する駆動能力が増加する。すなわち、今の例では、ＰＭＯＳトランジスタ１のゲート電位のＧＮＤレベルへの引き込みが高速に行われ、出力端子９からＧＮＤレベルの信号が従来回路の場合よりも早く出力される。つまり、従来回路での遅延時間ｔ２１がそれよりも短い遅延時間ｔ２２となり、本第１の実施の形態によるレベルシフタ回路では、立ち下がり時の遅延時間が両者の差分である期間ｔ３２だけ、従来回路よりも高速化される。
【００３７】
次に、図４は、図１に示すレベルシフタ回路での遅延特性を従来回路と比較して示す特性図である。図４において、横軸は内部回路用の電源ＶＤＤ１の電圧［Ｖ］であり、縦軸は入力信号ＩＮが出力信号ＯＵＴまで信号が伝播する遅延時間Ｔｐｄ［ｐｓ］である。図４では、インターフェース用の電源ＶＤＤ２の電圧が３．３Ｖである場合に、内部回路用の電源ＶＤＤ１の電圧を、１．２Ｖから０．１Ｖ刻みに０．６Ｖまで順次低下させた場合の従来回路での遅延特性（１）と本第１の実施の形態によるレベルシフタ回路での遅延特性（２）とが示されている。
【００３８】
図４に示すように、従来回路での遅延特性（１）は、電源ＶＤＤ１の電圧が０．８Ｖ付近に低下するまでは、遅延時間が１０００［ｐｓ］に向かって緩やかに増大しているが、電源ＶＤＤ１の電圧が０．８Ｖ以下に低下すると、指数関数的に増大する特性を示している。これに対して、本第１の実施の形態によるレベルシフタ回路での遅延特性（２）は、電源ＶＤＤ１の電圧が０．８Ｖを過ぎて０．６Ｖ付近に低下するまでは、遅延時間が１０００［ｐｓ］に向かって緩やかに増大する特性を示している。
【００３９】
このように、本第１の実施の形態によるレベルシフタ回路では、内部回路用の電源ＶＤＤ１の電圧が低下した場合でも、従来回路に比べて、遅延の劣化は緩やかであり、遅延特性が大幅に改善されることが解る。
【００４０】
斯くして、本第１の実施の形態によれば、ＬＳＩの低電圧駆動への移行に柔軟に対応できて高速化を可能にするレベルシフタ回路を提供することができる。
【００４１】
（第２の実施の形態）
図５は、本発明の第２の実施の形態にかかるレベルシフタ回路の構成を示す回路図である。図６は、図５に示すレベルシフタ回路における比較回路、基板バイアス回路および降圧回路の具体的な構成例を示す回路図である。なお、図５、図６では、図１、図２（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第２の実施の形態に関わる部分を中心に説明する。
【００４２】
第１の実施の形態にて説明したように、比較回路５は、内部回路用の低い電圧の電源ＶＤＤ１で動作するが、ＬＳＩの低電圧駆動への移行程度によっては、２つの入力信号間の電位差が相当に大きくなる。そうすると、比較回路５を構成するＭＯＳトランジスタ（図２に示す例で言えば、イクスクルーシブ・ノア回路５ａを構成するＭＯＳトランジスタ）の耐圧が問題になる。
【００４３】
そこで、図５に示すように、本第２の実施の形態にかかるレベルシフタ回路では、図１（実施の形態１）に示した構成において、出力端子９と比較回路５の対応する入力端子との間に、電源ＶＤＤ１で動作する降圧回路２０を介在させてある。
【００４４】
降圧回路２０は、例えば図６に示すように、電源ＶＤＤ１で動作する直列２段のインバータ回路２０ａ，２０ｂで構成することができる。この構成によれば、出力端子９からの電源ＶＤＤ２の電圧レベルの信号がインバータ回路２０ａにて、ＧＮＤレベルの信号に論理反転され、それが次のインバータ回路２０ｂにて、電源ＶＤＤ１の電圧レベルの信号に論理反転されて比較回路５（イクスクルーシブ・ノア回路５ａ）に入力されるので、耐圧の問題を回避することができる。
【００４５】
ここで、耐圧の問題を考慮して、降圧回路２０を構成するＭＯＳトランジスタのゲート酸化膜は、ＰＭＯＳトランジスタ１，２、およびＮＭＯＳトランジスタ３，４と同様に、厚い膜厚に形成してある。一方、比較回路５と基板バイアス回路６を構成するＭＯＳトランジスタのゲート酸化膜は、インバータ回路７，８など内部回路を構成するＭＯＳトランジスタと同様に、薄い膜厚に形成してある。
【００４６】
このように、本第２の実施の形態によれば、簡易な構成で、耐圧の問題を回避することができ、一層、ＬＳＩの低電圧駆動への移行に柔軟に対応できるようになる。
【符号の説明】
【００４７】
１，２  ＰＭＯＳトランジスタ、３，４  ＮＭＯＳトランジスタ、５  比較回路、６  基板バイアス回路、２０  降圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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