(57)【要約】      （修正有）【課題】読み出しのアクセス時間が短い不揮発性半導体記憶装置およびその読み出し方法を提供する。【解決手段】選択されたメモリセルに対して、読み出し電位を供給する読み出し動作を行い、現れる電位を記憶素子の第１の読み出しデータとして記憶するステップと、その後、選択されたメモリセルに対して、第１および第２の書き込み電位の一方を供給する書き込み動作を行い、この書き込み動作中に現れる電位を記憶素子の第２の読み出しデータとし、第１の読み出しデータと第２の読み出しデータと比較し、この比較結果に基づいて読み出し動作を行う前の、記憶素子に記憶された情報を読み出しデータとして確定するステップと、書き込み動作時に書き込んだデータと、確定された読み出しデータとが異なる場合に、確定された読み出しデータを記憶素子に書き込むステップと、を備えている。【選択図】図７
2010080009.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の記憶素子を有する少なくとも１個のメモリセルと、
前記記憶素子の一端が接続される第１の配線と、
前記記憶素子の他端が接続される第２の配線と、
第１のトランジスタを有し、第１の書き込み電位を前記第１のトランジスタを介して前記第１の配線に供給する第１の書き込み回路と、
第２のトランジスタを有し、第２の書き込み電位を前記第２のトランジスタを介して前記第２の配線に供給する第２の書き込み回路と、
第３のトランジスタを有し、前記第１の書き込み回路と対となって動作するように制御され第３の書き込み電位を前記第３のトランジスタを介して前記第２の配線に供給する第３の書き込み回路と、
第４のトランジスタを有し、前記第２の書き込み回路と対となって動作するように制御され第４の書き込み電位を前記第４のトランジスタを介して前記第１の配線に供給する第４の書き込み回路と、
第５のトランジスタを有し、前記第４の書き込み回路と対となって動作するように制御され読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し回路と、
前記第２の配線の電位を増幅して出力する増幅回路と、
前記読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し動作によって前記記憶素子から前記第２の配線に読み出される第１の電位を前記増幅回路によって増幅した第２の電位を保持する保持部を有し、前記第１の書き込み電位および前記第２の書き込み電位の一方を前記第１または第２のトランジスタを介して前記第１および第２の配線の一方に供給する書き込み動作中に前記第２の配線に現れる第３の電位と、前記保持部に保持された第２の電位と、を比較する比較回路と、
前記比較回路による比較結果に基づいて、前記読み出し動作前の前記記憶素子に記憶された情報に対応したデータを読み出しデータとして出力する読み出しデータ出力部と、
を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記増幅回路は、前記第２の配線の電位をｎ倍に増幅して出力する差動増幅器であって、
前記第１の電位のうち高い方の電位をＶｒＨとし、低い方の電位をＶｒＬとし、
前記第３の電位のうち低い方の電位をＶｗＬとしたとき、
前記ｎは、
ＶｗＬ／ＶｒＨ  ＜  ｎ  ＜  ＶｗＬ／ＶｒＬ
の条件を満たすことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは複数個であってマトリクス状に配列され、
前記第１および第２の配線、前記増幅回路、前記比較回路、および前記読み出しデータ出力回路は、同一行のメモリセルに共通に設けられていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記記憶素子の一端と前記第１の配線との間、又は前記記憶素子の他端と前記第２の配線との間に設けられるトランジスタと、前記トランジスタのゲートに接続されるワード線とを更に備えたことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記読み出し動作によって読み出される前記第１の電位を読み出し、前記読み出しデータ出力部よりも速く読み出しデータとして出力する読み出し回路を更に備えていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記記憶素子は、スピン注入型の磁気抵抗効果素子であることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記記憶素子は、抵抗変化型記憶素子であることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
不揮発性の記憶素子を有する少なくとも１個のメモリセルと、
前記記憶素子の一端が接続される第１の配線と、
前記記憶素子の他端が接続される第２の配線と、
第１のトランジスタを有し、第１の書き込み電位を前記第１のトランジスタを介して前記第１の配線に供給する第１の書き込み回路と、
第２のトランジスタを有し、第２の書き込み電位を前記第２のトランジスタを介して前記第２の配線に供給する第２の書き込み回路と、
第３のトランジスタを有し、前記第１の書き込み回路と対となって動作するように制御され第３の書き込み電位を前記第３のトランジスタを介して前記第２の配線に供給する第３の書き込み回路と、
第４のトランジスタを有し、前記第２の書き込み回路と対となって動作するように制御され第４の書き込み電位を前記第４のトランジスタを介して前記第１の配線に供給する第４の書き込み回路と、
第５のトランジスタを有し、前記第４の書き込み回路と対となって動作するように制御され読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し回路と、
を備えた不揮発性半導体記憶装置の読み出し方法であって、
前記メモリセルを選択するステップと、
前記選択されたメモリセルに対して、前記読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し動作を行い、前記第２の配線に現れる電位を増幅して前記記憶素子の第１の読み出しデータとして記憶するステップと、
その後、前記選択されたメモリセルに対して、前記第１の書き込み電位および第２の書き込み電位の一方を前記第１または第２のトランジスタを介して前記第１および第２の配線の一方に供給する書き込み動作を行い、この書き込み動作中に前記第２の配線に現れる電位を前記記憶素子の第２の読み出しデータとし、前記第１の読み出しデータと前記第２の読み出しデータとを比較し、この比較結果に基づいて前記読み出し動作を行う前の、前記記憶素子に記憶された情報を読み出しデータとして確定するステップと、
前記書き込み動作時に書き込んだデータと、確定された前記読み出しデータとが異なる場合に、前記確定された読み出しデータを前記記憶素子に書き込むステップと、
を備えたことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項９】
前記第１の読み出しデータを読み出しデータとして外部に出力するステップを更に備えたことを特徴とする請求項８記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１０】
前記記憶素子の一端と前記第１の配線との間、又は前記記憶素子の他端と前記第２の配線との間に設けられるトランジスタと、前記トランジスタのゲートに接続されるワード線とを更に備えたことを特徴とする請求項８または９記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１１】
前記記憶素子は、スピン注入型の磁気抵抗効果素子であることを特徴とする請求項８乃至１０のいずれかに記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１２】
前記記憶素子は、抵抗変化型記憶素子であることを特徴とする請求項８乃至１０のいずれかに記載の不揮発性半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその読み出し方法に関する。
【背景技術】
【０００２】
磁気トンネル接合(以下、ＭＴＪ（Magnetic Tunnel junction)とも云う）を有するメモリセルから成る磁気ランダムアクセスメモリ(以下、ＭＲＡＭ（Magneto resistive Random Access Memory）ともいう)は、不揮発、書き換え耐性無限大、高速動作という優れた特徴を持つことからユニバーサルメモリとしての応用が期待されている。しかし、メモリセル間のばらつきが大きいため大容量化が困難となっている。
【０００３】
ＭＲＡＭはＭＴＪの形状などに起因するセル間の抵抗値のばらつきが大きく、全セルの低抵抗値の分布と高抵抗値の分布が重なり合うことがある。その場合、高抵抗値の平均値と低抵抗値の平均値の間に設けた、複数のセルで共通の参照抵抗値を基準とし、この参照抵抗値と読み出した抵抗値とを比較する読み出し方法では読み出しエラーが発生する。
【０００４】
このような問題を解決するために、参照抵抗値を用いることなく、抵抗値のばらついたセルを読み出す方法として、最初に読んだ値と、書き込みを行った後に読んだ値とを比較し、セルの抵抗が変化したかまたはしないかを判定する、自己参照読み出しと言われる読み出しを行う方式が、特許文献１に開示されている。この方法においては、一連の読み出し動作は、選択されたメモリセルの読み出しを行う第１のステップと、データ“０”の書き込みを行った後に読み出しを行う第２のステップと、データ“１”の書き込み後に読み出しを行う第３のステップと、第１のステップ乃至第３のステップの結果から読み出しデータを確定する第４のステップと、読み出しデータを書き戻す第５のステップとを備えた一連の動作から成り、読み出しアクセス時間が長いという問題がある。なお、読み出しデータの確定は、第２および第３のステップで得られたデータ“０”およびデータ“１”の読み出し電圧から中間の電圧を作成し、この中間の電圧と第１のステップの読み出しで得られた電圧とを比較することにより行う。
【０００５】
この読み出しのアクセス時間が長いという問題を解決する例として、所定データの書き込み後に読み出しを連続的に実行することにより読み出しアクセス時間を短縮する回路が特許文献２に開示されている。しかし、この回路においても、所定データの書き込み動作後に読み出し動作に切り替えるといった手順が必要となり、依然として読み出しのアクセス時間が長いという問題が残っている。
【特許文献１】米国特許第６，３１７，３７６号明細書
【特許文献２】米国特許第６，８４２，３６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたものであって、読み出しのアクセス時間が可及的に短い不揮発性半導体記憶装置およびその読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による不揮発性半導体記憶装置は、不揮発性の記憶素子を有する少なくとも１個のメモリセルと、前記記憶素子の一端が接続される第１の配線と、前記記憶素子の他端と接続される第２の配線と、第１のトランジスタを有し、第１の書き込み電位を前記第１のトランジスタを介して前記第１の配線に供給する第１の書き込み回路と、第２のトランジスタを有し、第２の書き込み電位を前記第２のトランジスタを介して前記第２の配線に供給する第２の書き込み回路と、第３のトランジスタを有し、前記第１の書き込み回路と対となって動作するように制御され第３の書き込み電位を前記第３のトランジスタを介して前記第２の配線に供給する第３の書き込み回路と、第４のトランジスタを有し、前記第２の書き込み回路と対となって動作するように制御され第４の書き込み電位を前記第４のトランジスタを介して前記第１の配線に供給する第４の書き込み回路と、第５のトランジスタを有し、前記第４の書き込み回路と対となって動作するように制御され読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し回路と、前記第２の配線の電位を増幅して出力する増幅回路と、前記読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し動作によって前記記憶素子から前記第２の配線に読み出される第１の電位を前記増幅回路によって増幅した第２の電位を保持する保持部を有し、前記第１の書き込み電位および第２の書き込み電位の一方を前記第１または第２のトランジスタを介して前記第１および第２の配線の一方に供給する書き込み動作中に前記第２の配線に現れる第３の電位と、前記保持部に保持された第２の電位と、を比較する比較回路と、前記比較回路による比較結果に基づいて、前記読み出し動作前の前記記憶素子に記憶された情報に対応したデータを読み出しデータとして出力する読み出しデータ出力部と、を備えていることを特徴とする。
【０００８】
また、本発明の第２の態様による不揮発性半導体記憶装置の読み出し方法は、不揮発性の記憶素子を有する少なくとも１個のメモリセルと、前記記憶素子の一端が接続される第１の配線と、前記記憶素子の他端が接続される第２の配線と、第１のトランジスタを有し、第１の書き込み電位を前記第１のトランジスタを介して前記第１の配線に供給する第１の書き込み回路と、第２のトランジスタを有し、第２の書き込み電位を前記第２のトランジスタを介して前記第２の配線に供給する第２の書き込み回路と、第３のトランジスタを有し、前記第１の書き込み回路と対となって動作するように制御され第３の書き込み電位を前記第３のトランジスタを介して前記第２の配線に供給する第３の書き込み回路と、第４のトランジスタを有し、前記第２の書き込み回路と対となって動作するように制御され第４の書き込み電位を前記第４のトランジスタを介して前記第１の配線に供給する第４の書き込み回路と、第５のトランジスタを有し、前記第４の書き込み回路と対となって動作するように制御され読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し回路と、を備えた不揮発性半導体記憶装置の読み出し方法であって、前記メモリセルを選択するステップと、前記選択されたメモリセルに対して、前記読み出し電位を前記第５のトランジスタを介して前記第２の配線に供給する読み出し動作を行い、前記第２の配線に現れる電位を増幅して前記記憶素子の第１の読み出しデータとして記憶するステップと、その後、前記選択されたメモリセルに対して、前記第１の書き込み電位および第２の書き込み電位の一方を前記第１または第２のトランジスタを介して前記第１および第２の配線の一方に供給する書き込み動作を行い、この書き込み動作中に前記第２の配線に現れる電位を前記記憶素子の第２の読み出しデータとし、前記第１の読み出しデータと前記第２の読み出しデータと比較し、この比較結果に基づいて前記読み出し動作を行う前の、前記記憶素子に記憶された情報を読み出しデータとして確定するステップと、前記書き込み動作時に書き込んだデータと、確定された前記読み出しデータとが異なる場合に、前記確定された読み出しデータを前記記憶素子に書き込むステップと、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、読み出しのアクセス時間が可及的に短い不揮発性半導体記憶装置およびその読み出し方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を以下に図面を参照して説明する。
【００１１】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置を図１乃至図８を参照して説明する。
【００１２】
本実施形態の不揮発性半導体記憶装置を図１に示す。本実施形態の不揮発性半導体記憶装置は、ＭＲＡＭであって、少なくとも１個のメモリセル１０と、増幅回路２０と、比較回路３０と、ラッチ回路（読み出しデータ出力回路）４０と、書き込み電源回路１０１〜１０４と、読み出し電源回路１０５と、制御回路１２０とを備えている。
【００１３】
メモリセル１０は、ＭＴＪを有する記憶素子となる磁気抵抗効果素子１２と、この磁気抵抗効果素子１２と直列に接続された選択トランジスタ１４と、を備えている。磁気抵抗効果素子１２および選択トランジスタ１４からなる直列回路の一端はビット線ＢＬＡに接続され、他端はビット線ＢＬＢに接続される。また、選択トランジスタ１４のゲートはワード線ＷＬに接続される。すなわち、図５においては、磁気抵抗効果素子１２の一端がビット線ＢＬＡに接続され、他端が選択トランジスタ１４の一端に接続され、選択トランジスタ１４の他端がビット線ＢＬＢに接続されている。しかし、図５に示す場合と異なり、選択トランジスタ１４の一端がビット線ＢＬＡに接続され、他端が磁気抵抗効果素子１２の一端に接続され、磁気抵抗効果素子１２の他端がビット線ＢＬＢに接続されるように構成してもよい。
【００１４】
このメモリセル１０の斜視図を図２に示す。磁気抵抗効果素子１２は、図２に示すように、磁化の向きが可変の記録層１２ａと、バリア層１２ｂと、磁化の向きが固定された固定層１２ｃとを備え、スピン偏極した電流を注入することによって記録層１２ａの磁化が反転し、磁気抵抗効果素子１２の抵抗値が変化する。なお、本実施形態においては、記録層１２ａおよび固定層１２ｃは、磁化の向きが膜面に略垂直な方向、すなわち磁化容易軸方向が膜面に略垂直な方向となっているが、膜面に略平行な方向、すなわち磁化容易軸方向が膜面に略平行な方向となっていてもよい。また、記録層１２ａと、バリア層１２ｂと、固定層１２ｃとの積層順序が逆となっていてもよい。そして、記録層１２ａとビット線ＢＬＡとの間に第１の電極（図４（ａ）、４（ｂ）の１５ａ）が設けられていてもよいし、固定層１２ｃとビット線ＢＬＢとの間に第２の電極（図４（ａ）、４（ｂ）の１５ｂ）が設けられていてもよい。また、本実施形態においては、磁気抵抗効果素子１２は、図２に示すように、記録層１２ａ、バリア層１２ｂ、固定層１２ｃの三層積層構造を有しているが、例えば図３に示すように、固定層１３ａ、スペーサー層（非磁性層）１３ｂ、記録層１３ｃ、バリア層１３ｄ、参照層１３ｅが積層されたデュアル接合と呼ばれる磁気抵抗効果素子１３であってもよい。この場合も、固定層１３ａ、記録層１３ｃ、参照層１３ｅは、磁化容易軸が膜面に略垂直となっている。
【００１５】
スピン注入型磁気抵抗効果素子１２は、流す電流の向きによって記録状態の書換えが行われる。この磁気抵抗効果素子１２への書き込みは、ワードラインＷＬで選択トランジスタ１４をオン状態にし、磁気抵抗効果素子１２に記録信号が印加されるように、ビットラインＢＬＡとビットラインＢＬＢとの間に書き込み電圧Ｖｗｒｉｔｅまたは書き込み電流Ｉｗｒｉｔｅを印加することによって行われる。
【００１６】
図４（ａ）、４（ｂ）にスピン注入型磁気抵抗効果素子１２の記録状態を示す。記録層１２ａと固定層１２ｃのスピンの向きが平行である場合、磁気抵抗効果素子１２の抵抗値は低く（図４（ａ）参照）、逆にスピンの向きが互いに逆向き（反平行）である場合、素子の抵抗値は高い（図４（ｂ）参照）。本実施形態においては、以後、説明を簡単にするために、抵抗値が低い場合をデータ“０”、抵抗値が高い場合をデータ“１”として説明する。なお、抵抗値が低い場合をデータ“１”、抵抗値が高い場合をデータ“０”としてもよい。
【００１７】
本実施形態のＭＲＡＭの具体的な回路構成を図５に示す。書き込み電源回路１０１は、データ“１”を書き込む書き込み電圧Ｖ１ｗｒｉｔｅを発生する電源１０１ａと、ソースが電源１０１ａに接続され、ドレインがビット線ＢＬＡに接続され、ゲートに制御回路１２０からの制御信号Ｅ１を受けるｐチャネルＭＯＳＦＥＴ１０１ｂと、を備え、ｐチャネルＭＯＳＦＥＴ１０１ｂがオンすることにより、書き込み電圧Ｖ１ｗｒｉｔｅがビット線ＢＬＡに出力される。
【００１８】
書き込み電源回路１０２は、ドレインがビット線ＢＬＡに接続され、ソースが接地され、ゲートに制御回路１２０からの制御信号Ｅ２を受けるｎチャネルＭＯＳＦＥＴ１０２ａを備え、ｎチャネルＭＯＳＦＥＴ１０２ａがオンすることにより書き込み電圧ＧＮＤ（＝０Ｖ）がビット線ＢＬＡに出力される。
【００１９】
書き込み電源回路１０３は、データ“０”を書き込む書き込み電圧Ｖ０ｗｒｉｔｅを発生する電源１０３ａと、ソースが電源１０３ａに接続され、ドレインがビット線ＢＬＢに接続され、ゲートに制御回路１２０からの制御信号Ｅ３を受けるｐチャネルＭＯＳＦＥＴ１０３ｂと、を備え、ｐチャネルＭＯＳＦＥＴ１０３ｂがオンすることにより書き込み電圧Ｖ０ｗｒｉｔｅがビット線ＢＬＢに出力される。
【００２０】
書き込み電源回路１０４は、ドレインがビット線ＢＬＢに接続され、ソースが接地され、ゲートに制御回路１２０からの制御信号Ｅ４を受けるｎチャネルＭＯＳＦＥＴ１０４ａを備え、ｎチャネルＭＯＳＦＥＴ１０４ａがオンすることにより書き込み電圧ＧＮＤがビット線ＢＬＢに出力される。
【００２１】
読み出し電源回路１０５は、読み出し電圧Ｖｒｅａｄを発生する電源１０５ａと、ソースが電源１０５ａに接続され、ドレインがビット線ＢＬＢに接続され、ゲートに制御回路１２０からの制御信号Ｅ５を受けるｐチャネルＭＯＳＦＥＴ１０５ｂと、を備え、ｐチャネルＭＯＳＦＥＴ１０５ｂがオンすることにより、ビット線ＢＬＢに読み出し電圧Ｖｒｅａｄが出力される。メモリセル１０への書き込みは、データ“１”の書き込みの場合は書き込み電圧Ｖ１ｗｒｉｔｅとＧＮＤ、データ“０”の書き込みの場合は書き込み電圧Ｖ０ｗｒｉｔｅとＧＮＤ、といった組み合わせで書き込み電源回路が選択され、メモリセル１０の磁気抵抗効果素子１２にそれぞれ互いに逆方向の電流が流れるように書込みが行われる。記録状態の読み出しは、磁気抵抗効果素子１２へのディスターブが起こりにくいよう、例えば磁気抵抗効果素子１２に流れる電流の向きが“０”書き込み方向となる読み出し電圧ＶｒｅａｄとＧＮＤが選択される。
【００２２】
増幅回路２０は、例えば図５に示すように、オペアンプ２１と、直列に接続された抵抗素子Ｒ１、Ｒ２とを備え、ｎ倍増幅回路となっている。ノードＮ１にオペアンプ２１の出力端子が接続され、抵抗素子Ｒ１、Ｒ２からなる直列回路の一端はノードＮ１に接続され、他端が接地される。オペアンプ２１の反転入力端子はビット線ＢＬＢに接続され、非反転入力端子は、抵抗素子Ｒ１と抵抗素子Ｒ２との共通接続ノードに接続される。この増幅回路２０として、例えば、０．２５μｍのＣＭＯＳプロセスでｎ＝２．９のｎ倍増幅回路を作製する場合、オペアンプ２１は基本的な差動増幅器とし、非反転入力端子の電圧を０．７Ｖとすると、作動増幅器を構成するｐチャネルＭＯＳトランジスタの電源電圧は２．５Ｖ、ｎチャネルＭＯＳトランジスタの電源電圧は０Ｖ、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのサイズはチャネル長Ｌが０．２４μｍ、チャネル幅Ｗが５μｍ、抵抗素子Ｒ１の抵抗値が２０ｋΩ、抵抗素子Ｒ２の抵抗値が５ｋΩというように構成される。
【００２３】
比較回路３０は、例えば図５に示すように、トランスファーゲート３１，３２と、キャパシタ３３と、オペアンプ３４と、ｎチャネルＭＯＳトランジスタ３５とを備えている。トランスファーゲート３１は、一端がノードＮ１に接続され、他端がノードＮ２に接続されている。また、トランスファーゲート３２は、一端がビット線ＢＬＢに接続され、他端がノードＮ２に接続されている。トランスファーゲート３１は、制御回路１２０から送られてくる制御信号Ｓ１およびその反転制御信号ｂＳ１に基づいて動作する。トランスファーゲート３２は、制御回路１２０から送られてくる制御信号Ｓ２およびその反転制御信号ｂＳ２に基づいて動作する。キャパシタ３３は一端がノードＮ２に接続され、他端がノードＮ３に接続される。オペアンプ３４の反転入力端子Ｎ３はノードＮ３に接続され、非反転入力端子は接地される。また、オペアンプ３４の出力はｎチャネルＭＯＳトランジスタ３５を介してオペアンプ３４の反転入力端子にフィードバックされる。なお、ＭＯＳトランジスタ３５のゲートには制御回路１２０からの制御信号Ｓ３が印加され、この制御信号に基づいて動作する。
【００２４】
ラッチ回路（読み出しデータ出力回路）４０は、オペアンプ３４の出力をラッチし、読み出しデータとして出力する。
【００２５】
本実施形態においては、磁気抵抗効果素子（記憶素子）１２は、例えば文献“S. Ikegawa et. al., Journal of Applied Physics 101, 09B504 (2007)”に開示されているように、抵抗値は電圧に依存して変化する。図６にビット線ＢＬＢの電位と記憶素子１２の抵抗値の関係を示す。読み出し電圧Ｖｒｅａｄが選択された場合のビット線ＢＬＢの電位Ｖｒは、記憶素子１２が高抵抗の場合Ｖｒ＝ＶｒＨ、低抵抗の場合Ｖｒ＝ＶｒＬとなる。データ“０”の書き込み電圧Ｖ０ｗｒｉｔｅが選択された場合のビット線ＢＬＢの電位Ｖ０ｗは、記憶素子１２が高抵抗の場合ＶｗＨ、低抵抗の場合ＶｗＬとなり、その大小関係はＶｒＬ＜ＶｒＨ＜ＶｗＬ＜ＶｗＨとなる。これらの具体的な値は図５に示すメモリセル１０と同様の条件で作製されたテストセルの特性を測定することにより求めることができる。
【００２６】
また、本実施形態のＭＲＡＭにおいては、後述するように、読み出し方法は、まず、第一の読み出しを行い、この第一の読み出しにおいて、読み出し電圧Ｖｒｅａｄが選択されたときのビット線ＢＬＢに現れる電位Ｖｒを増幅回路２０によってｎ倍し、このｎ倍された値ｎＶｒを比較回路３０のキャパシタ３３に保持する。次に、第二の読み出しを行い、この第二の読み出しにおいて、書き込み電圧Ｖｗｒｉｔｅが選択されたときのビット線ＢＬＢに現れる電位Ｖ０ｗと、値ｎＶｒとを比較し、ｎＶｒがＶ０ｗ以下かそれより大きいかを判定して読み出しデータを確定する。このため、増幅回路２０の増幅度ｎは読み出しデータの判定のため
ＶｗＬ／ＶｒＨ  ＜  ｎ  ＜  ＶｗＬ／ＶｒＬ
の範囲で設定することが好ましい。
【００２７】
次に、このように構成された本実施形態のＭＲＡＭの読み出し動作を図７および図８を参照して説明する。本実施形態のＭＲＡＭの読み出し動作のフローチャートを図７に示し、この読み出し動作中の第一の読み出しと第二の読み出しのタイミング波形図を図８に示す。本実施形態のＭＲＡＭの読み出し動作は、３段階からなっている。まず、データを読み出すべきメモリセル１０の選択が行われる。この選択は、制御回路１２０がワード線ＷＬと、ビット線ＢＬＡ、ＢＬＢを選択することによって行われる。
【００２８】
１）まず、第１段階として、選択されたメモリセル１０に対して第一の読み出しが行われる（図７のステップＳ１参照）。この第一の読み出しは、選択されたメモリセル１０に対して記憶素子１２の初期状態の読み出し動作を行う。この初期状態の読み出しは、ワードラインＷＬの電位を「Ｈ」にすることにより選択トランジスタ１４をオン状態とする。続いて、制御回路１２０が制御信号Ｅ５を「Ｌ」すなわちその反転制御信号ｂＥ５（図８参照）を「Ｈ」にするとともに制御信号Ｅ２を「Ｈ」にすることにより、ＭＯＳトランジスタ１０５ｂとＭＯＳトランジスタ１０２ａをオン状態にする。すなわち、読み出し電圧ＶｒｅａｄとＧＮＤが選択され、ビット線ＢＬＢの電位はＶｒとなり、記憶素子１２が高抵抗状態の場合Ｖｒ＝ＶｒＨ、低抵抗状態の場合Ｖｒ＝ＶｒＬとなる。読み出し電圧の印加と同時に、比較回路３０のトランスファーゲート３１と、ＭＯＳトランジスタ３５はオン状態（信号Ｓ１、Ｓ３はＨ）、トランスファーゲート３２はオフ状態（信号Ｓ２はＬ）にすることによって、キャパシタ３３にＶｒＨまたはＶｒＬのｎ倍の電位で充電が行われ、ノードＮ２の電位がｎＶｒＨまたはｎＶｒＬ、ノードＮ３の電位が０Ｖとなる。第一の読み出しではさらにＭＯＳトランジスタ３５をオフ状態にし、続いてトランスファーゲート３１をオフ状態として終了する。これにより、読み出された第一の読み出しデータは、比較回路３０のキャパシタ３３に保持される。
【００２９】
２）次に第２段階として、第二の読み出し動作が行われる（図７のステップＳ２参照）。この第二の読み出しは、選択されたメモリセル１０に対して記憶素子１２に所定状態の書き込み動作を行い、書き込み動作中の記憶素子１２の情報を読み出し、この読み出された情報（第二の読み出しデータ）を前述のキャパシタ３３に保持された情報と比較し、読み出しデータを確定する。記憶素子１２に対する所定状態の書き込み動作は、本実施形態においては、例えばデータ“０”の書き込み動作とする。本実施形態では、このデータ“０”の書き込み動作時に同時に読み出し動作を行うことが特徴となっている。このような読み出し方法は、書き込みと読み出しを同じ配線ＢＬＢを使用して行うために可能となる。
【００３０】
まず、制御回路１２０が制御信号Ｅ３を「Ｌ」すなわちその反転制御信号ｂＥ３を「Ｈ」にするとともに制御信号Ｅ２を「Ｈ」にすることにより、ＭＯＳトランジスタ１０３ｂとＭＯＳトランジスタ１０２ａをオン状態にする。すなわち、データ“０”の書き込み電圧Ｖ０ｗｒｉｔｅ、ＧＮＤが選択され、ビット線ＢＬＢの電位は、記憶素子１２が高抵抗状態の場合はＶｗＨ、低抵抗状態の場合はＶｗＬとなる。書き込み電圧の印加と同時に、比較回路３０のトランスファーゲート３２をオン状態（信号Ｓ２はＨ）にすると、ビット線ＢＬＢの電位がそのままノードＮ２へと印加される（信号Ｓ１、Ｓ３はＬ）。
【００３１】
この時、データ“０”の書き込みが行われる前の記憶素子１２の状態、つまり記憶素子１２の初期状態が“０”である場合にはノードＮ３の電位は、ＶｗＬ−ｎＶｒＬとなる。そしてＶｗＬ−ｎＶｒＬ＞０であることから、ノードＮ４には「Ｈ」レベルの信号が出力される。
【００３２】
これに対して、記憶素子１２の初期状態が“１”である場合には、ノードＮ３の電位はＶｗＬ−ｎＶｒＨとなる。そして、ＶｗＬ−ｎＶｒＨ＜０であることから、ノードＮ４には「Ｌ」レベルの信号が出力される。
【００３３】
ノードＮ４に出力されたデータはラッチ回路４０にラッチされる。読み出しデータＤｏｕｔはラッチ回路４０の反転出力端子から出るとすると、記憶素子１２の初期状態が“０”である場合はＤｏｕｔ＝０、初期状態が“１”である場合はＤｏｕｔ＝１が出力される。
【００３４】
３）最後に第３段階として、読み出しデータの書き戻しとして、選択されたメモリセル１０に対して、第２段階における所定状態への書き込みデータと、第２段階において確定された読み出しデータが異なるか否かの判定が制御回路１２０において行われ、異なる場合に、上記確定した読み出しデータの再書込みを行う（図７のステップＳ３参照）。第二の読み出しを行って、ノードＮ４の電位が「Ｌ」レベルとなった場合、初期状態“１”と異なる状態“０”が、選択されたメモリセル１０に書き込まれてしまっている。このため、読み出しデータが“１”と確定された場合、制御回路１２０が制御信号Ｅ１を「Ｌ」すなわちその反転制御信号ｂＥ１を「Ｈ」とするとともに制御信号Ｅ４を「Ｈ」にすることにより、ＭＯＳトランジスタ１０１ｂとＭＯＳトランジスタ１０４ａをオン状態にする。すなわち、データ“１”の書き込み電圧Ｖ１ｗｒｉｔｅとＧＮＤが選択され、記憶素子１２にデータ“１”の再書き込みが行われる。以上で一連の読み出し動作が完了する。
【００３５】
以上説明したように、本実施形態によれば、自己参照方式における書き込み動作中に読み出し動作を行うので、従来の場合のように書き込み動作後に読み出し動作を行う場合に比べて、読み出しのアクセス時間を短縮することができる。
【００３６】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を図９乃至図１２を参照して説明する。本実施形態の不揮発性半導体記憶装置は、ＭＲＡＭであって、その概略の構成を図９に示し、具体的な構成を図１０に示す。本実施形態のＭＲＡＭは、図１および図５に示す第１実施形態のＭＲＡＭにおいて、センスアンプ５２と、切り替え回路６０とを新たに設けた構成となっている。センスアンプ５２は、増幅回路２０および比較回路３０からなる第１の読み出し回路５０と並列に設けられ、第２の読み出し回路を構成する。このセンスアンプ５２は、図１０に示すように、基準電圧Ｖｒｅｆを発生する電源５４と、オペアンプ５６とを備えている。この基準電圧Ｖｒｅｆは、例えば、読み出し電圧Ｖｒｅａｄが選択されたときのビット線ＢＬＢに現れる電位Ｖｒが高い場合（記憶素子１２が高抵抗の場合）の値ＶｒＨの平均値と、ビット線ＢＬＢに現れる電位Ｖｒが低い場合（記憶素子１２が低抵抗の場合）の値ＶｒＬの平均値との中間の値が選択される。オペアンプ５４の反転入力端子はビット線ＢＬＢに接続され、非反転入力端子は電源５４に接続され、出力端子はノードＮ５に接続される。すなわち、オペアンプ５６は、ビット線ＢＬＢの電位と基準電位Ｖｒｅｆとを比較し、ビット線ＢＬＢに読み出された情報が“１”であるかまたは“０”であるかを判定し、ノードＮ５を介して切り替え回路６０に送出する。切り替え回路６０は、例えばマルチプレクサであって、制御回路１２０から送られてくる制御信号Ｘに基づいて、第１および第２の読み出し回路の出力を選択し、ラッチ回路４０に送出する。
【００３７】
次に、本実施形態のＭＲＡＭの読み出し方法を図１１および図１２を参照して説明する。この読み出し方法は、３段階からなっている。
【００３８】
１）まず、第１段階として、選択されたメモリセルの情報を、第１の読み出し回路５０と第２の読み出し回路５２を用いて同時に読み出しを行う。第２の読み出し回路５２による読み出しＡは、選択されたメモリセルに対して記憶素子１２の読み出し動作を行い、読み出しデータＡを確定する（ステップＳ１１参照）。これに対して、第１の読み出し回路５０による第一の読み出しＢは、第１実施形態のステップＳ１と同様に、選択されたメモリセル１０の記憶素子１２の初期状態を示す情報を第一の読み出しＢデータとして読み出し、比較回路３０のキャパシタ３３に保持する（ステップＳ２１参照）。この第１段階において、第２の読み出し回路５２によって読み出されたデータＡが切り替え回路６０およびラッチ回路４０を介して出力される（ステップＳ１２参照）。この場合、制御信号Ｘに基づいて、第２の読み出し回路５２が切り替え回路６０によって選択され、読み出しデータＡがラッチ回路４０にラッチされ、出力される。
【００３９】
２）次に、第２段階として、第二の読み出しＢを行う（ステップＳ２２参照）。この第二の読み出しＢは、第１実施形態のステップＳ２と同様に、選択されたメモリセル１０のメモリ素子１２に対して、所定状態への書き込みを行い、書き込み動作中の記憶素子１２の情報を読み出し、この読み出した情報（第二の読み出しＢデータ）をキャパシタ３３に保持した情報（第一の読み出しＢデータ）と比較し、読み出したデータを確定する（ステップＳ２２参照）。この第２段階で、第１の読み出し回路５０によって読み出されたデータが読み出しデータＢとして切り替え回路６０およびラッチ回路４０を介して出力される（ステップＳ２３参照）。この場合、制御信号Ｘおよびその反転信号Ｘｂに基づいて、第１の読み出し回路５０が切り替え回路６０により選択され、読み出しデータＢがラッチ回路４０にラッチされ、出力される。
【００４０】
３）最後の第３段階として、読み出しデータの書き戻しとして、第１実施形態のステップＳ３と同様に、選択されたセルに対して、第２段階における所定状態への書き込みデータと、第２段階において確定された読み出しデータＢが異なるか否かの判定が制御回路１２０において行われ、異なる場合に、上記確定した読み出しデータＢの再書込みを行う（ステップＳ２４参照）。この場合、第１実施形態と同様に、ノードＮ４の電位が「Ｌ」レベルとなった場合、初期状態“１”と異なる状態“０”が書き込まれてしまっていることから、ＭＯＳトランジスタ１０１ｂとＭＯＳトランジスタ１０４ａをオンにしてデータ“１”の書き込み電圧Ｖ１ｗｒｉｔｅ、ＧＮＤを選択し、記憶素子１２にデータ“１”の再書き込みを行う。以上で一連の読み出し動作が完了する。
【００４１】
第２実施形態では、読み出しＡと読み出しＢを同時に開始し、早く読み出される読み出しデータＡを先に出力し、遅く読みだされる読み出しデータＢでデータＡを置き換えるようにしたことを特徴とする。読み出しＡは読み出しステップが短いことから高速に読み出すことができる方法であるが、読み出しデータは複数のセルで共通の参照電位を用いて判定していることからエラーである可能性がある。読み出しＢは読み出しステップが長いことから読み出しが低速となるが、読み出しエラーを含む可能性が読み出しＡより低く信頼性が高い。よって、第２実施形態では、メモリのユーザーの視点から見ると、エラーが含まれるかもしれないがデータを早く受け取ることができ、その後から、信頼性の高いデータで置き換わるといった用途に有効である。例えば、デジタルカメラの撮影データの再生のような、多少エラーが含まれていてもデータの全体像を早く知りたいといった、見かけ上の読み出しを高速化するような用途に有効である。
【００４２】
本実施形態も第１実施形態と同様に、読み出しのアクセス時間を短縮することができる。
【００４３】
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置を図１３に示す。本実施形態の不揮発性半導体記憶装置は、図５に示す第１実施形態のＭＲＡＭのメモリセル１０をメモリセル１０Ａに置き換えた構成となっている。メモリセル１０Ａは、メモリセル１０の記憶素子である磁気抵抗効果素子１２を、磁気抵抗効果素子と異なる抵抗変化型記憶素子１５に置き換えた構成となっている。
【００４４】
近年、磁気抵抗効果素子以外にも抵抗変化型の二端子の記憶素子の開発が進んでいる。その中には磁気抵抗効果素子と同様に電気信号を与える条件によって抵抗変化型記憶素子の抵抗値が変化するものもある。報告が為されている抵抗変化型記憶素子のうち、多くは磁気抵抗効果素子よりも抵抗変化比（ここでは高抵抗値／低抵抗値とする）が大きく、２値メモリとして使用する場合には抵抗変化型記憶素子の低抵抗値の分布と高抵抗値の分布が重なり合う可能性は低い。
【００４５】
しかし、文献”Y. Watanabe et. al., Applied Physics Letters, vol.78, no.23 (2001)”に記載されているように、ＣｒがドープされたＳｒＴｉＯ３からなる抵抗変化型記憶素子は、電気信号を与える条件によっては高抵抗値が約６ｋΩ、低抵抗値が約４ｋΩ、と抵抗変化比１．５倍程度と小さい場合もある。その場合、抵抗値のばらつきが大きいと、低抵抗値の分布と高抵抗値の分布が重なり合う可能性がある。
【００４６】
このように、ばらつきのある抵抗変化比の低い抵抗変化型記憶素子を有するメモリセルの読み出しには、自己参照読み出しのような方法が必要になってくる。そのような場合にも、第１実施形態で説明した読み出し方法を適用することができ、そして、例えばプログラミングに極性の異なる電気信号を必要とする記憶装置の場合、図１３に示すような構成となる。動作は第１実施形態と同様となる。
【００４７】
本実施形態も第１実施形態と同様に、読み出しのアクセス時間を短縮することができる。
【００４８】
（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体記憶装置を図１４に示す。本実施形態の不揮発性半導体記憶装置は、本実施形態の不揮発性半導体記憶装置は、図１０に示す第２実施形態のＭＲＡＭのメモリセル１０をメモリセル１０Ａに置き換えた構成となっている。メモリセル１０Ａは、メモリセル１０の記憶素子である磁気抵抗効果素子１２を、磁気抵抗効果素子と異なる抵抗変化型記憶素子１５に置き換えた構成となっている。
【００４９】
第３実施形態で説明したと同様に、本実施形態も読み出しのアクセス時間を短縮することができる。
【００５０】
（第５実施形態）
本発明の第５実施形態による不揮発性半導体記憶装置を図１５に示す。本実施形態の不揮発性半導体記憶装置は、第１実施形態のＭＲＡＭにおいて、メモリセルをマトリクス状に配置した構成となっている。すなわち、複数のメモリセル１０１〜１０４がマトリクス状に配列されている。各メモリセル１０ｉ（ｉ＝１，・・・，４）は、直列に接続された磁気抵抗効果素子１２ｉおよび選択トランジスタ１４ｉを有している。そして、同一行のメモリセルは同一のビット線対に接続される。例えば、同一行のメモリセル１０１、１０２は同一のビット線対ＢＬＡ１、ＢＬＢ１に接続され、メモリセル１０３、１０４は同一のビット線対ＢＬＡ２、ＢＬＢ２に接続される。なお、メモリセル１０１、１０２の磁気抵抗効果素子１２１、１２２の一端がビット線ＢＬＡ１に接続され、メモリセル１０１、１０２の選択トランジスタ１４１、１４２の一端がビット線ＢＬＢ１に接続される。そして、メモリセル１０３、１０４の磁気抵抗効果素子１２３、１２４の一端がビット線ＢＬＡ２に接続され、メモリセル１０３、１０４の選択トランジスタ１４３、１４４の一端がビット線ＢＬＢ２に接続される。
【００５１】
また、同一列のメモリセルは同一のワード線に接続される。例えば、同一列のメモリセル１０１、１０３の選択トランジスタ１４１、１４３のゲートは同一のワード線ＷＬ１に接続され、メモリセル１０２、１０４の選択トランジスタ１４２、１４４のゲートは同一のワード線ＷＬ２に接続される。
【００５２】
各ビット線ＢＬＢｉ（ｉ＝１，２）には、第１実施形態と同様に、増幅回路２０ｉ、比較回路３０ｉ、ラッチ回路４０ｉが接続される。増幅回路２０ｉ、比較回路３０ｉ、ラッチ回路４０ｉは、第１実施形態における増幅回路２０、比較回路３０、ラッチ回路４０とそれぞれ同一の構成となっている。すなわち、増幅回路２０ｉ、比較回路３０ｉ、ラッチ回路４０ｉからなる読み出し回路は、同一行のメモリセルで共有される。
【００５３】
本実施形態の不揮発性半導体記憶装置も第１実施形態と同じ読み出し方法を適用することが可能となり、読み出しのアクセス時間を短縮することができる。
【００５４】
なお、本実施形態において、各メモリセルの記憶素子となる磁気抵抗効果素子を、磁気抵抗効果素子と異なる、例えば、第３実施形態で説明した抵抗変化型記憶素子に置き換えてもよい。
【００５５】
（第６実施形態）
本発明の第６実施形態による不揮発性半導体記憶装置を図１６に示す。本実施形態の不揮発性半導体記憶装置は、第２実施形態のＭＲＡＭにおいて、メモリセルをマトリクス状に配置した構成となっている。すなわち、複数のメモリセル１０１〜１０４がマトリクス状に配列されている。各メモリセル１０ｉ（ｉ＝１，・・・，４）は、直列に接続された磁気抵抗効果素子１２ｉおよび選択トランジスタ１４ｉを有している。そして、同一行のメモリセルは同一のビット線対に接続される。例えば、同一行のメモリセル１０１、１０２は同一のビット線対ＢＬＡ１、ＢＬＢ１に接続され、メモリセル１０３、１０４は同一のビット線対ＢＬＡ２、ＢＬＢ２に接続される。なお、メモリセル１０１、１０２の磁気抵抗効果素子１２１、１２２の一端がビット線ＢＬＡ１に接続され、メモリセル１０１、１０２の選択トランジスタ１４１、１４２の一端がビット線ＢＬＢ１に接続される。そして、メモリセル１０３、１０４の磁気抵抗効果素子１２３、１２４の一端がビット線ＢＬＡ２に接続され、メモリセル１０３、１０４の選択トランジスタ１４３、１４４の一端がビット線ＢＬＢ２に接続される。
【００５６】
また、同一列のメモリセルは同一のワード線に接続される。例えば、同一列のメモリセル１０１、１０３の選択トランジスタ１４１、１４３のゲートは同一のワード線ＷＬ１に接続され、メモリセル１０２、１０４の選択トランジスタ１４２、１４４のゲートは同一のワード線ＷＬ２に接続される。
【００５７】
各ビット線ＢＬＢｉ（ｉ＝１，２）には、第２実施形態と同様に、増幅回路２０ｉ、比較回路３０ｉ、およびラッチ回路４０ｉからなる第１の読み出し回路と、センスアンプからなる第２の読み出し回路５２ｉが接続される。増幅回路２０ｉ、比較回路３０ｉ、ラッチ回路４０ｉ、およびセンスアンプ５２ｉは、第２実施形態における増幅回路２０、比較回路３０、ラッチ回路４０、およびセンスアンプ５２と、それぞれ同一の構成となっている。すなわち、増幅回路２０ｉ、比較回路３０ｉ、およびラッチ回路４０ｉからなる第１の読み出し回路と、センスアンプからなる第２の読み出し回路とは、同一行のメモリセルで共有される。
【００５８】
本実施形態の不揮発性半導体記憶装置も第２実施形態と同じ読み出し方法を適用することが可能となり、読み出しのアクセス時間を短縮することができる。
【００５９】
また、第２実施形態と同様に、メモリのユーザーの視点から見ると、エラーが含まれるかもしれないがデータを早く受け取ることができ、その後から、信頼性の高いデータで置き換わるといった用途に有効である。例えば、デジタルカメラの撮影データの再生のような、多少エラーが含まれていてもデータの全体像を早く知りたいといった、見かけ上の読み出しを高速化するような用途に有効である。
【００６０】
なお、本実施形態において、各メモリセルの記憶素子となる磁気抵抗効果素子を、磁気抵抗効果素子と異なる例えば、第３実施形態で説明した抵抗変化型記憶素子に置き換えてもよい。
【００６１】
また、上記第１乃至第６実施形態においては、メモリセルには選択トランジスタが設けられていたが、選択トランジスタが設けられないクロスポイント型のメモリセルであってもよい。その場合、第５実施形態においては図１７、第６実施形態においては図１８に示すようにビット線ＢＬＡ１、ＢＬＡ２がワード線ＷＬ１、ＷＬ２の役割も兼ねるように構成される。また、各メモリセルにおいて、磁気抵抗効果素子にダイオードを直列に接続してもよい。
【図面の簡単な説明】
【００６２】
【図１】第１実施形態の不揮発性半導体記憶装置を示すブロック図。
【図２】第１実施形態にかかるメモリセルを示す斜視図。
【図３】磁気抵抗効果素子の他の構成を示す断面図。
【図４】磁気抵抗効果素子の記録状態を説明する図。
【図５】第１実施形態による不揮発性半導体記憶装置の具体的な一例を示す回路図。
【図６】磁気抵抗効果素子の電圧−抵抗特性を示す図。
【図７】第１実施形態の不揮発性半導体記憶装置を読み出し方法を説明するフローチャート。
【図８】第１実施形態の不揮発性半導体記憶装置の読み出し方法を説明するタイミングチャート。
【図９】第２実施形態の不揮発性半導体記憶装置を示すブロック図。
【図１０】第２実施形態による不揮発性半導体記憶装置の具体的な一例を示す回路図。
【図１１】第２実施形態の不揮発性半導体記憶装置を読み出し方法を説明するフローチャート。
【図１２】第２実施形態の不揮発性半導体記憶装置の読み出し方法を説明するタイミングチャート。
【図１３】第３実施形態による不揮発性半導体記憶装置の具体的な一例を示す回路図。
【図１４】第４実施形態による不揮発性半導体記憶装置の具体的な一例を示す回路図。
【図１５】第５実施形態による不揮発性半導体記憶装置の具体的な一例を示す回路図。
【図１６】第６実施形態による不揮発性半導体記憶装置の具体的な一例を示す回路図。
【図１７】本発明の一実施形態によるクロスポイント型の不揮発性半導体記憶装置の具体的な一例を示す回路図。
【図１８】本発明の一実施形態によるクロスポイント型の不揮発性半導体記憶装置の具体的な他の例を示す回路図。
【符号の説明】
【００６３】
１０  メモリセル
１０１〜１０４  メモリセル
１２  磁気抵抗効果素子
１２１〜１２４  磁気抵抗効果素子
１３  抵抗変化型記憶素子
１４  選択トランジスタ
１４１〜１４４  選択トランジスタ
２０  増幅回路
２０１〜２０２  増幅回路
２１  オペアンプ
３０  比較回路
３０１〜３０２  比較回路
３１  トランスファーゲート
３２  トランスファーゲート
３３  キャパシタ
３４  オペアンプ
３５  ＭＯＳトランジスタ
４０  ラッチ回路
４０１〜４０２  ラッチ回路
５０  第１の読み出し回路
５２  センスアンプ
１０１  書き込み電源回路
１０１ａ  電源
１０１ｂ  ＭＯＳトランジスタ
１０２  書き込み電源回路
１０２ａ  ＭＯＳトランジスタ
１０３  書き込み電源回路
１０３ａ  電源
１０３ｂ  ＭＯＳトランジスタ
１０４  書き込み電源回路
１０４ａ  ＭＯＳトランジスタ
１０５  読み出し電源回路
１０５ａ  電源
１０５ｂ  ＭＯＳトランジスタ
【図１】
2010080009.tif 000003
【図２】
2010080009.tif 000004
【図３】
2010080009.tif 000005
【図４】
2010080009.tif 000006
【図５】
2010080009.tif 000007
【図６】
2010080009.tif 000008
【図７】
2010080009.tif 000009
【図８】
2010080009.tif 000010
【図９】
2010080009.tif 000011
【図１０】
2010080009.tif 000012
【図１１】
2010080009.tif 000013
【図１２】
2010080009.tif 000014
【図１３】
2010080009.tif 000015
【図１４】
2010080009.tif 000016
【図１５】
2010080009.tif 000017
【図１６】
2010080009.tif 000018
【図１７】
2010080009.tif 000019
【図１８】
2010080009.tif 000020