(57)【要約】【課題】プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる半導体試験装置および半導体試験装置の校正方法を実現する。【解決手段】複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力する半導体試験装置において、基準校正部と、基準校正部によってタイミング校正されるサブ基準ピンと、サブ基準ピンに基準校正部またはサブ基準ピン以外の複数のドライバのいずれかを接続させる経路選択部と、予め補正データが記憶された補正データ記憶部と、経路選択部の接続を切り替えさせて、基準校正部によってサブ基準ピンのタイミングを校正させた後に、サブ基準ピンによってドライバから出力されるドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して補正データ記憶部の補正データで補正を行うタイミング制御部とを設ける。【選択図】  図１
2010025916.tif 000002
【特許請求の範囲】
【請求項１】
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。
【請求項２】
ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のコンパレータのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。
【請求項３】
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力し、前記ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。
【請求項４】
前記複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とする請求項１または３に記載の半導体試験装置。
【請求項５】
前記複数のコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とする請求項２または３に記載の半導体試験装置。
【請求項６】
複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの２つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。
【請求項７】
複数のドライバおよびコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力して前記ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの２つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。
【請求項８】
前記補正データ記憶部は、ピン毎に前記補正データを記憶し、
前記タイミング制御部は、前記補正データで前記校正値をピン毎に補正することを特徴とする請求項１〜７のいずれかに記載の半導体試験装置。
【請求項９】
前記補正データ記憶部は、前記補正データとしてＩＣ端用の補正データと出力端用の補正データの２種類を記憶し、
前記タイミング制御部は、前記ＩＣ端用の補正データと前記出力端用の補正データの２種類の補正データで前記校正値を補正することを特徴とする請求項１〜８のいずれかに記載の半導体試験装置。
【請求項１０】
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンによって同ピンのコンパレータを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記複数のドライバを校正させるステップと
を有することを特徴とする半導体試験装置の校正方法。
【請求項１１】
ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンのドライバによって前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とする半導体試験装置の校正方法。
【請求項１２】
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力し、前記ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
校正された前記サブ基準ピンのドライバによって同ピンの前記ストローブ信号のタイミングを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記サブ基準ピン以外の前記複数のドライバを校正させるステップと、
このサブ基準ピン以外のドライバで同ピンの前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とする半導体試験装置の校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力し、前記ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置および半導体試験装置の校正方法に関し、詳しくは、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことが可能な半導体試験装置および半導体試験装置の校正方法に関するものである。
【背景技術】
【０００２】
一般に、半導体試験装置は、被試験デバイス（以下、ＤＵＴ（Device Under Test）と略す）に信号を印加し、ＤＵＴから出力される信号を期待値データと比較してＤＵＴの機能試験を行う。この機能試験において、ＤＵＴに印加する信号やＤＵＴから出力される信号を期待値データと比較する際に使用されるストローブ信号は、例えば、１０ｐｓ（pico-second）の時間分解能でタイミングが設定される。
【０００３】
このような高速領域になると、リレーやコネクタ等の部品およびプリント基板のパターン長（伝送路長）等により、信号の遅延量が問題となる。すなわち、半導体試験装置の信号発生部から同一時刻に信号を発生させ、ＤＵＴの複数のピンにそれぞれ印加する場合であっても、それぞれのピンに至るまでの伝送路長や通過する部品により遅延量が異なるので、実際にＤＵＴのそれぞれのピンに到達する信号のタイミングは異なってしまう。
【０００４】
同様に、ＤＵＴの複数のピンから同一時刻に信号が出力されたとしても、この信号を比較判定する判定回路までの経路でそれぞれ異なる遅延量が存在すると、ＤＵＴから異なったタイミングで信号の出力があったと判定されてしまう。
【０００５】
従って、信号発生部からＤＵＴに至るまでの伝送経路により発生する遅延量の校正、および、ＤＵＴから判定回路に至るまでの伝送経路により発生する遅延量の校正が必要となる。これらの校正をタイミング校正という。
【０００６】
また、半導体試験装置の校正にかかる時間（以下、校正時間と略す）は短くするようにユーザからの要請がある。これは、半導体試験装置の校正を行っている間はデバイスの試験を行うことができず、デバイスの生産が止まってしまうためである。
【０００７】
図４は従来の半導体試験装置の一例を示した構成図である。
図４において、テストヘッド２００は、ピンエレクトロニクスカード（以下、ＰＥカードと略す）１０１〜１０３を有し、各ＰＥカードはタイミング制御部１およびピン２１〜２ｎ（ｎは整数）を有している。
【０００８】
タイミング制御部１は、ＣＰＵ（Central Processing Unit）等から構成され、ＰＥカードに実装されているハードウェアを統括的に制御する。
【０００９】
ピン２１〜２ｎ（ｎは２以上の整数）は、それぞれタイミング発生部（Timing Generator：以下、ＴＧと略す）２１ａ〜２ｎａ、ドライバ２１ｂ〜２ｎｂ、コンパレータ２１ｃ〜２ｎｃおよび判定部２１ｄ〜２ｎｄから構成される。ピン２１〜ピン２ｎは、信号を出力するピンとして動作する場合と信号が入力されるピンとして動作する場合がある。
【００１０】
ＴＧ２１ａ〜２ｎａは、ドライバ２１ｂ〜２ｎｂから出力されるドライブ信号のエッジのタイミングやコンパレータ２１ｃ〜２ｎｃの出力信号と期待値データを比較するタイミングを決める信号（以下、ストローブ信号と略す）のタイミングを発生させる。ドライバ２１ｂ〜２ｎｂは、ＴＧ２１ａ〜２ｎａから入力される入力信号の電圧レベルを予め設定された値に変換してＤＵＴの端子それぞれにドライブ信号として出力する。
【００１１】
コンパレータ２１ｃ〜２ｎｃは、予め設定されている上限電圧（ＶＯＨ）および下限電圧（ＶＯＬ）とＤＵＴからの入力信号を比較した結果の信号（以下、比較結果信号と略す）を出力する。判定部２１ｄ〜２ｎｄは、コンパレータ２１ｃ〜２ｎｃからの比較結果信号とＴＧ２１ａ〜２ｎａからのストローブ信号がそれぞれ入力され、ストローブ信号のタイミングでコンパレータからの比較結果信号と期待値データを比較してＰＡＳＳ／ＦＡＩＬ（一致／不一致）を判定する。なお、期待値データは半導体試験装置のパターン発生部（図示せず）から入力される。
【００１２】
校正用パフォーマンスボード（以下、校正用ＰＦＢと略す）３は経路選択部３ａ、基準ドライバ３ｂおよび基準コンパレータ３ｃを有し、各ＰＥカード１０１〜１０３のピン２１〜２ｎにそれぞれ接続され、各ＰＥカード１０１〜１０３のドライバ２１ｂ〜２ｎｂから出力されるドライブ信号のエッジのタイミングおよび判定部２１ｄ〜２ｎｄで使用されるストローブ信号のエッジのタイミングを校正するために使用される。
【００１３】
経路選択部３ａは、半導体試験装置の制御部（図示せず）からの指示により、ＰＥカード１０１〜１０３のピン２１〜２ｎの中から１つを選択し、選択したピンと基準ドライバ３ｂ、基準コンパレータ３ｃとを電気的に接続する。基準ドライバ３ｂは、抵抗および経路選択部３ａを介してＰＥカード１０１〜１０３に信号を出力する。基準コンパレータ３ｃは、ＰＥカード１０１〜１０３からの信号が経路選択部３ａを介して入力される。
【００１４】
このような装置の動作を説明する。
まず、ドライバ側のタイミング校正について説明する。校正用ＰＦＢ３の経路選択部３ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１０１のドライバ２１ｂと基準コンパレータ３ｃを接続する。ドライバ２１ｂはドライブ信号を出力し、基準コンパレータ３ｃがこのドライブ信号を受信する。
【００１５】
基準コンパレータ３ｃは、例えば、ドライバ２１ｂから出力されるドライブ信号の振幅の５０％の電圧レベルで比較する。基準コンパレータ３ｃの出力がハイレベル（Ｈレベル）からローレベル（Ｌレベル）、または、ＬレベルからＨレベルへ変化したポイントがドライバ２１ｂから出力されるドライブ信号のエッジ位置となる。
【００１６】
基準コンパレータ３ｃでドライバ２１ｂから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部１はＴＧ２１ａの遅延量を調整する。具体的には、基準コンパレータ３ｃの出力と期待値データを比較判定する簡易的な判定部（図示せず）が校正用ＰＦＢ３上にあり、この判定部（図示せず）では一定のタイミングで基準コンパレータ３ｃからの出力と期待値データを比較してＰＡＳＳ／ＦＡＩＬ（一致／不一致）を判定している。
【００１７】
半導体試験装置の制御部（図示せず）がこのＰＡＳＳ／ＦＡＩＬ情報をモニタし、このＰＡＳＳ／ＦＡＩＬ情報に基づいてタイミング制御部１を制御する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でＰＥカード１０１のピン２１のドライバ２１ｂのタイミング校正が終了する。
【００１８】
そして、校正用ＰＦＢ３の経路選択部３ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１０１のドライバ２２ｂと基準コンパレータ３ｃを接続する。ドライバ２２ｂからドライブ信号を出力し、基準コンパレータ３ｃで受信する。以下、ドライバ２１ｂと同様にタイミングの校正を実行する。
【００１９】
ドライバ２１ｂおよびドライバ２２ｂの校正と同様の方法でドライバ２ｎｂまで順次タイミング校正を実行する。この校正をＰＥカード１０２およびＰＥカード１０３に実装されているドライバ２１ｂ〜２ｎｂに対しても実行し、半導体試験装置の全てのピンのドライバのタイミングを校正する。
【００２０】
次に、コンパレータ側のタイミング校正について説明する。校正用ＰＦＢ３の経路選択部３ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１０１のコンパレータ２１ｃと基準ドライバ３ｂを接続する。基準ドライバ３ｂから信号を出力し、コンパレータ２１ｃで受信する。
【００２１】
コンパレータ２１ｃは、例えば、基準ドライバ３ｂから出力される信号の振幅の５０％の電圧レベルで比較する。コンパレータ２１ｃの出力がＨレベルからＬレベル、または、ＬレベルからＨレベルへ変化したポイントが基準ドライバ３ｂから出力される信号のエッジ位置となる。
【００２２】
そして、タイミング制御部１は、判定部２１ｄの結果をモニタしながら、判定部２１ｄでこのエッジ位置が検出されるまで、ＰＥカード１０１のＴＧ２１ａから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でＰＥカード１０１のピン２１のドライバ２１ｃのタイミング校正が終了する。
【００２３】
そして、校正用ＰＦＢ３の経路選択部３ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１０１のコンパレータ２２ｃと基準ドライバ３ｂを接続する。基準ドライバ３ｂから信号を出力し、コンパレータ２２ｃで受信する。以下、コンパレータ２１ｃと同様にタイミングの校正を実行する。
【００２４】
コンパレータ２１ｃおよびコンパレータ２２ｃの校正と同様の方法でコンパレータ２ｎｃまで順次タイミング校正を実行する。この校正をＰＥカード１０２およびＰＥカード１０３に実装されているコンパレータ２１ｃ〜２ｎｃに対しても実行し、半導体試験装置の全てのピンのコンパレータのタイミングを校正する。
【００２５】
半導体試験装置の制御部（図示せず）は、全てのピンの校正終了時に、タイミング校正で取得した校正値を半導体試験装置のハードディスク等の校正値記憶部（図示せず）に記憶する。そして、半導体試験装置の制御部（図示せず）は、半導体試験装置の起動時に、校正値記憶部（図示せず）からこの校正値を読み出し、各ＰＥカード１０１〜１０３のタイミング制御部１へ送信する。各ＰＥカード１０１〜１０３のタイミング制御部１は、受信した校正値に基づいて、ドライバ２１ｂ〜２ｎｂから出力されるドライブ信号のエッジのタイミングと判定部２１ｄ〜２ｎｄで使用されるストローブ信号のエッジのタイミングをそれぞれ補正する。
【００２６】
図５は従来の半導体試験装置の一例を示した構成図である。ここで、図４と同一のものは同一符号を付し、説明を省略する。図５において、テストヘッド２１０は、ＰＥカード１１１〜１１３を有し、各ＰＥカードはタイミング制御部１、ピン２１〜２ｎ（ｎは整数）および経路選択部４を有している。経路選択部４は、半導体試験装置の制御部（図示せず）からの指示により、ピン２１〜２ｎの中から１つを選択する。
【００２７】
基準校正部５は経路選択部５ａ、基準ドライバ５ｂおよび基準コンパレータ５ｃを有し、各ＰＥカード１１１〜１１３のドライバ２１ｂ〜２ｎｂから出力されるドライブ信号のエッジのタイミングおよび判定部２１ｄ〜２ｎｄで使用されるストローブ信号のエッジのタイミングを校正するために使用される。
【００２８】
経路選択部５ａは、半導体試験装置の制御部（図示せず）からの指示により、ＰＥカード１１１〜１１３の中から１つを選択する。基準ドライバ５ｂは、抵抗および経路選択部５ａを介して選択されたＰＥカードに信号を出力する。基準コンパレータ５ｃは、選択されたＰＥカードからの信号が経路選択部５ａを介して入力される。
【００２９】
このような装置の動作を説明する。
まず、ドライバ側のタイミング校正について説明する。基準校正部５の経路選択部５ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１１１のドライバ２１ｂと基準コンパレータ５ｃを接続する。ドライバ２１ｂはドライブ信号を出力し、基準コンパレータ５ｃがこのドライブ信号を受信する。
【００３０】
基準コンパレータ５ｃは、例えば、ドライバ２１ｂから出力されるドライブ信号の振幅の５０％の電圧レベルで比較する。基準コンパレータ５ｃの出力がハイレベル（Ｈレベル）からローレベル（Ｌレベル）、または、ＬレベルからＨレベルへ変化したポイントがドライバ２１ｂから出力されるドライブ信号のエッジ位置となる。
【００３１】
基準コンパレータ５ｃでドライバ２１ｂから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部１はＴＧ２１ａの遅延量を調整する。具体的には、基準コンパレータ５ｃの出力と期待値データを比較判定する判定部（図示せず）が基準校正部５上にあり、この判定部（図示せず）では一定のタイミングで基準コンパレータ５ｃからの出力と期待値データを比較してＰＡＳＳ／ＦＡＩＬ（一致／不一致）を判定している。
【００３２】
半導体試験装置の制御部（図示せず）がこのＰＡＳＳ／ＦＡＩＬ情報をモニタし、このＰＡＳＳ／ＦＡＩＬ情報に基づいてタイミング制御部１を制御する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でＰＥカード１１１のピン２１のドライバ２１ｂのタイミング校正が終了する。
【００３３】
そして、基準校正部５の経路選択部５ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１１１のドライバ２２ｂと基準コンパレータ５ｃを接続する。ドライバ２２ｂからドライブ信号を出力し、基準コンパレータ５ｃで受信する。以下、ドライバ２１ｂと同様にタイミングの校正を実行する。
【００３４】
ドライバ２１ｂおよびドライバ２２ｂの校正と同様の方法でドライバ２ｎｂまで順次タイミング校正を実行する。この校正をＰＥカード１１２およびＰＥカード１１３に実装されているドライバ２１ｂ〜２ｎｂに対しても実行し、半導体試験装置の全てのピンのドライバのタイミングを校正する。
【００３５】
次に、コンパレータ側のタイミング校正について説明する。校正用ＰＦＢ３の経路選択部５ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１１１のコンパレータ２１ｃと基準ドライバ５ｂを接続する。基準ドライバ５ｂから信号を出力し、コンパレータ２１ｃで受信する。
【００３６】
コンパレータ２１ｃは、例えば、基準ドライバ５ｂから出力される信号の振幅の５０％の電圧レベルで比較する。コンパレータ２１ｃの出力がＨレベルからＬレベル、または、ＬレベルからＨレベルへ変化したポイントが基準ドライバ５ｂから出力される信号のエッジ位置となる。
【００３７】
そして、タイミング制御部１は、判定部２１ｄの結果をモニタしながら、判定部２１ｄでこのエッジ位置が検出されるまで、ＰＥカード１１１のＴＧ２１ａから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でＰＥカード１１１のピン２１のコンパレータ２１ｃのタイミング校正が終了する。
【００３８】
そして、基準校正部５の経路選択部５ａは、半導体試験装置の制御部（図示せず）の指示により、ＰＥカード１１１のコンパレータ２２ｃと基準ドライバ５ｂを接続する。基準ドライバ５ｂから信号を出力し、コンパレータ２２ｃで受信する。以下、コンパレータ２１ｃと同様にタイミングの校正を実行する。
【００３９】
コンパレータ２１ｃおよびコンパレータ２２ｃの校正と同様の方法でコンパレータ２ｎｃまで順次タイミング校正を実行する。この校正をＰＥカード１１２およびＰＥカード１１３に実装されているコンパレータ２１ｃ〜２ｎｃに対しても実行し、半導体試験装置の全てのピンのコンパレータのタイミングを校正する。
【００４０】
半導体試験装置の制御部（図示せず）は、全てのピンの校正終了時に、タイミング校正で取得した校正値を半導体試験装置のハードディスク等の校正値記憶部（図示せず）に記憶する。そして、半導体試験装置の制御部（図示せず）は、半導体試験装置の起動時に、校正値記憶部（図示せず）からこの校正値を読み出し、各ＰＥカード１１１〜１１３のタイミング制御部１へ送信する。各ＰＥカード１１１〜１１３のタイミング制御部１は、受信した校正値に基づいて、ドライバ２１ｂ〜２ｎｂから出力されるドライブ信号のエッジのタイミングと判定部２１ｄ〜２ｎｄで使用されるストローブ信号のエッジのタイミングをそれぞれ補正する。
【先行技術文献】
【特許文献】
【００４１】
【特許文献１】特開平１１−３３７６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００４２】
図４に示す従来例のように、校正用ＰＦＢ３を使用した場合、ＰＥカード１０１〜１０３やテストヘッド２００に校正用のパス（伝送経路）を持たないので、特性インピーダンスや誘電損等のＰＥカード１０１〜１０３のそれぞれのプリント基板の特性のばらつきに影響されることなくタイミング校正を行うことができる。
【００４３】
しかしながら、各ＰＥカードのピン２１〜２ｎと校正用ＰＦＢ３の基準ドライバ３ｂまたは基準コンパレータ３ｃが１対１で接続されてタイミング校正が行われるため、半導体試験装置のピン数が増えると校正時間が長くなるという問題があった。
【００４４】
また、図５に示す従来例は校正用ＰＦＢが無くなるという利点があるが、テストヘッド２１０内に基準校正部５を設けた場合、ＰＥカード１１１〜１１３のそれぞれの校正用パス、すなわち、プリント基板上のパターンの特性インピーダンスや誘電損等の特性のばらつきに影響されるため、タイミング校正の誤差要因になるという問題があった。
【００４５】
また、基準校正部５までの伝送経路で、ＰＥカード１１１〜１１３のそれぞれに実装されたドライバ２１ｂ〜２ｎｂの出力波形がなまり、タイミング校正の誤差要因になるという問題があった。
【００４６】
そこで本発明の目的は、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる半導体試験装置および半導体試験装置の校正方法を実現することにある。
【課題を解決するための手段】
【００４７】
請求項１記載の発明は、
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項２記載の発明は、
ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のコンパレータのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項３記載の発明は、
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力し、前記ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項４記載の発明は、請求項１または３に記載の発明において、
前記複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とするものである。
請求項５記載の発明は、請求項２または３に記載の発明において、
前記複数のコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とするものである。
請求項６記載の発明は、
複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの２つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項７記載の発明は、
複数のドライバおよびコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力して前記ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの２つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項８記載の発明は、請求項１〜７のいずれかに記載の発明において、
前記補正データ記憶部は、ピン毎に前記補正データを記憶し、
前記タイミング制御部は、前記補正データで前記校正値をピン毎に補正することを特徴とするものである。
請求項９記載の発明は、請求項１〜８のいずれかに記載の発明において、
前記補正データ記憶部は、前記補正データとしてＩＣ端用の補正データと出力端用の補正データの２種類を記憶し、
前記タイミング制御部は、前記ＩＣ端用の補正データと前記出力端用の補正データの２種類の補正データで前記校正値を補正することを特徴とするものである。
請求項１０記載の発明は、
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンによって同ピンのコンパレータを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記複数のドライバを校正させるステップと
を有することを特徴とするものである。
請求項１１記載の発明は、
ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンのドライバによって前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とするものである。
請求項１２記載の発明は、
複数のドライバそれぞれからＤＵＴの各端子にドライブ信号を出力し、前記ＤＵＴの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
校正された前記サブ基準ピンのドライバによって同ピンの前記ストローブ信号のタイミングを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記サブ基準ピン以外の前記複数のドライバを校正させるステップと、
このサブ基準ピン以外のドライバで同ピンの前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とするものである。
【発明の効果】
【００４８】
本発明によれば、以下のような効果がある。
基準校正部によってサブ基準ピンのタイミングを校正させた後に、サブ基準ピンを基準としてサブ基準ピン以外のピンを同時に校正することができ、記憶部に予め記憶された補正データを用いて特性インピーダンスや誘電損等のＰＥカードのプリント基板の特性のばらつきによる影響を補正することができる。これにより、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施例を示した構成図である。
【図２】本装置の第１の実施例の動作を説明したフローチャートである。
【図３】本発明の第２の実施例を示した構成図である。
【図４】従来の半導体試験装置の一例を示した構成図である。
【図５】従来の半導体試験装置の一例を示した構成図である。
【発明を実施するための最良の形態】
【００５０】
以下、図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。ここで、図５と同一のものは同一符号を付し、説明を省略する。図１において、テストヘッド２２０は、ＰＥカード１２１〜１２３を有し、ＰＥカード１２１〜１２３は図５に示すＰＥカード１１１〜１１３に対して補正データ記憶部６が新たに設けられ、通常ピンの代わりにサブ基準ピン７、経路選択部４の代わりに経路選択部８がそれぞれ設けられる。
【００５１】
補正データ記憶部６は、ＲＯＭ（Read Only Memory）やフラッシュメモリ等で構成され、タイミング校正で取得された校正値に対して補正を行う時に使用される補正データが予め記憶されている。この補正データは、ＰＥカードのプリント基板の特性インピーダンスや誘電損等の特性のばらつきを補正するデータであり、ＰＥカードの検査時に補正データ記憶部６に書き込まれる。さらに、補正データは、ＩＣ端用と出力端用の２種類があり、２種類とも補正データ記憶部６に書き込まれる。
【００５２】
サブ基準ピン７は、ピン２１〜２ｎと同等の機能を持つピンであり、ＴＧ７ａ、ドライバ７ｂ、コンパレータ７ｃおよび判定部７ｄから構成される。サブ基準ピン７は、信号を出力するピンとして動作する場合と信号が入力されるピンとして動作する場合がある。
【００５３】
ＴＧ７ａは、ドライバ７ｂから出力されるドライブ信号のエッジのタイミングやコンパレータ７ｃの出力信号と期待値データを比較する際に使用するストローブ信号のタイミングを発生させる。ドライバ７ｂは、ＴＧ７ａから入力される入力信号の電圧レベルを予め設定された値に変換してドライブ信号として出力する。
【００５４】
コンパレータ７ｃは、予め設定されている上限電圧（ＶＯＨ）および下限電圧（ＶＯＬ）と入力信号を比較し、比較結果信号を出力する。判定部７ｄは、コンパレータ７ｃからの比較結果信号とＴＧ７ａからのストローブ信号がそれぞれ入力され、ストローブ信号のタイミングでコンパレータからの比較結果信号と期待値データを比較してＰＡＳＳ／ＦＡＩＬ（一致／不一致）を判定する。なお、期待値データは半導体試験装置のパターン発生部（図示せず）から入力される。
【００５５】
経路選択部８は、図５に示す経路選択部４とは異なる機能を持つ。経路選択部４がピン２１〜２ｎの中から１つを選択して基準校正部５と接続するのに対し、経路選択部８は、半導体試験装置の制御部（図示せず）からの指示により、基準校正部５とサブ基準ピン７、または、ピン２１〜２ｎの中の１つのピンとサブ基準ピン７を接続する。
【００５６】
このような装置の動作を図２を用いて説明する。
図２は、本装置の動作を説明したフローチャートである。フローチャートに示す動作は、サブ基準ピンのタイミング校正と各ピンのタイミング校正の大きく２つに分けられる。まず、基準校正部５の経路選択部５ａは、半導体試験装置の制御部（図示せず）からの指示により、ＰＥカード１２１を選択する。ＰＥカード１２１の経路選択部８は、タイミング制御部１からの指示により、ＰＥカード１２１のサブ基準ピン７を選択する。これにより、基準校正部５とＰＥカード１２１のサブ基準ピン７が接続される（Ｓ００１）。
【００５７】
そして、サブ基準ピン７のドライバ７ｂはドライブ信号を出力し、基準校正部５の基準コンパレータ５ｃがこのドライブ信号を受信する。基準コンパレータ５ｃは、例えば、ドライバ７ｂから出力されるドライブ信号の振幅の５０％の電圧レベルで比較する。基準コンパレータ５ｃの出力がハイレベル（Ｈレベル）からローレベル（Ｌレベル）、または、ＬレベルからＨレベルへ変化したポイントがドライバ７ｂから出力されるドライブ信号のエッジ位置となる。
【００５８】
基準コンパレータ５ｃでドライバ７ｂから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部１はサブ基準ピン７のＴＧ７ａの遅延量を調整する。具体的には、基準コンパレータ５ｃの出力と期待値データを比較判定する簡易的な判定部（図示せず）が基準校正部５上にあり、この簡易的な判定部（図示せず）では一定のタイミングで基準コンパレータ５ｃからの出力と期待値データを比較してＰＡＳＳ／ＦＡＩＬ（一致／不一致）を判定している。
【００５９】
半導体試験装置の制御部（図示せず）がこのＰＡＳＳ／ＦＡＩＬ情報をモニタし、このＰＡＳＳ／ＦＡＩＬ情報に基づいてタイミング制御部１を制御する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う（Ｓ００２）。
【００６０】
ＰＥカード１２１のドライバ７ｂから出力されるドライブ信号のタイミング校正が終わった後に、経路選択部５ａは、半導体試験装置の制御部（図示せず）からの指示により、ＰＥカード１２２を選択する。ＰＥカード１２２の経路選択部８は、タイミング制御部１からの指示により、ＰＥカード１２２のサブ基準ピン７を選択する。これにより、基準校正部５とＰＥカード１２２のサブ基準ピン７が接続される。以下、ＰＥカード１２１のドライバ７ｂと同様の方法でＰＥカード１２２のドライバ７ｂのタイミング校正を行う。そして、全てのＰＥカード１２１〜１２３のサブ基準ピン７のドライバ７ｂのタイミング校正を行う（Ｓ００３）。
【００６１】
全てのＰＥカード１２１〜１２３のサブ基準ピン７のドライバ７ｂのタイミング校正が終わった後に、各ＰＥカードのタイミング制御部１は、補正データ記憶部６からＩＣ端用補正データを読み出す。各ＰＥカードのタイミング制御部１は、ドライバ７ｂのタイミング校正で得られた校正値に対して、ＩＣ端用補正データを用いて補正を行う（Ｓ００４）。この補正は、各ＰＥカードで同時に行われる。
【００６２】
ここで、補正について詳細に説明する。例えば、各ＰＥカードのサブ基準ピン７のドライバ７ｂから基準校正部５の基準コンパレータ５ｃまでの経路（以下、校正経路と略す）が理想的である場合、ドライバ７ｂのスルーレートに依存されずに、タイミング校正が行える。しかし、校正経路が理想的でない場合、すなわち、特性インピーダンスや誘電損等にばらつきがある場合、ドライバ７ｂから出力されたドライブ信号の波形は基準コンパレータ５ｃに到達するまでに校正経路の減衰により、なまってしまう。
【００６３】
この波形のなまりの程度はドライバ７ｂのスルーレートに依存するので、補正データとしてドライバ７ｂのスルーレート値が補正データ記憶部６に記憶されている。ＩＣ端用補正データはドライバ７ｂの出力端でのスルーレート値であり、出力端用補正データは半導体試験装置の出力端（ポゴピン端またはコネクタ端）でのスルーレート値である。
【００６４】
図２のフローチャートに戻り、動作の説明を続ける。各ＰＥカードのドライバ７ｂの補正が終わった後に、このドライバ７ｂと同じサブ基準ピン７にあるコンパレータ７ｃのタイミング校正を行う。具体的には、ドライバ７ｂからドライブ信号を出力し、サブ基準ピン７内で折り返してコンパレータ７ｃがこのドライブ信号を受信する。
【００６５】
コンパレータ７ｃは、例えば、ドライバ７ｂから出力される信号の振幅の５０％の電圧レベルで比較する。コンパレータ７ｃの出力がＨレベルからＬレベル、または、ＬレベルからＨレベルへ変化したポイントがドライバ７ｂから出力される信号のエッジ位置となる。
【００６６】
そして、タイミング制御部１は、判定部７ｄの結果をモニタしながら、判定部７ｄでこのエッジ位置が検出されるまで、ＴＧ７ａから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。コンパレータ７ｃのタイミング校正は、各ＰＥカードで同時に行われる（Ｓ００５）。ステップＳ００１〜Ｓ００５によって、サブ基準ピン７のタイミング校正が完了する。
【００６７】
全てのＰＥカード１２１〜１２３のサブ基準ピン７のコンパレータ７ｃのタイミング校正が終わった後に、各ＰＥカードの経路選択部８は、タイミング制御部１からの指示により、ピン２１とサブ基準ピン７を接続する。これにより、ピン２１のドライバ２１ｂとサブ基準ピン７のコンパレータ７ｃが接続される（Ｓ００６）。
【００６８】
ピン２１のドライバ２１ｂはドライブ信号を出力し、サブ基準ピン７のコンパレータ７ｃがこのドライブ信号を受信する。コンパレータ７ｃは、例えば、ドライバ２１ｂから出力されるドライブ信号の振幅の５０％の電圧レベルで比較する。コンパレータ７ｃの出力がハイレベル（Ｈレベル）からローレベル（Ｌレベル）、または、ＬレベルからＨレベルへ変化したポイントがドライバ２１ｂから出力されるドライブ信号のエッジ位置となる。
【００６９】
コンパレータ７ｃでドライバ２１ｂから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部１はピン２１のＴＧ２１ａの遅延量を調整する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う（Ｓ００７）。
【００７０】
そして、ピン２１のコンパレータ２１ｃのタイミング校正が終わった後に、経路選択部８は、タイミング制御部１からの指示により、ピン２２とサブ基準ピン７を接続する。これにより、ピン２２のドライバ２２ｂとサブ基準ピン７のコンパレータ７ｃが接続される。以下、コンパレータ２１ｃと同様に、コンパレータ２２ｃのタイミング校正を行う。
【００７１】
以下同様に、順次、経路選択部８で経路を切り替えてコンパレータ２ｎまでタイミング校正を行う（Ｓ００８）。ドライバ２１ｂ〜２ｎｂのタイミング校正は、各ＰＥカードで同時に行われる。
【００７２】
全てのＰＥカード１２１〜１２３のそれぞれのピン２１〜２ｎのドライバ２１ｂ〜２ｎｂのタイミング校正が終わった後に、各ＰＥカードのタイミング制御部１は、補正データ記憶部６からＩＣ端用補正データを読み出す。各ＰＥカードのタイミング制御部１は、ドライバ２１ｂ〜２ｎｂのタイミング校正で得られた校正値に対して、ＩＣ端用補正データを用いて補正を行う（Ｓ００９）。この補正は、各ＰＥカードで同時に行われる。
【００７３】
各ＰＥカードのドライバ２１ｂ〜２ｎｂの補正が終わった後に、このドライバと同じピンにあるコンパレータのタイミング校正を行う。具体的には、ドライバ２ｎｂからドライブ信号を出力し、ピン２ｎ内で折り返してコンパレータ２ｎｃがこのドライブ信号を受信する。
【００７４】
コンパレータ２ｎｃは、例えば、ドライバ２ｎｂから出力される信号の振幅の５０％の電圧レベルで比較する。コンパレータ２ｎｃの出力がＨレベルからＬレベル、または、ＬレベルからＨレベルへ変化したポイントがドライバ２ｎｂから出力される信号のエッジ位置となる。
【００７５】
そして、タイミング制御部１は、判定部２ｎｄの結果をモニタしながら、判定部２ｎｄでこのエッジ位置が検出されるまで、ＴＧ２ｎａから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。コンパレータ２ｎｃのタイミング校正は、各ＰＥカードの各ピンで同時に行われる（Ｓ０１０）。
【００７６】
全てのピンのコンパレータのタイミング校正が終わった後に、各ＰＥカードのタイミング制御部１は、補正データ記憶部６から出力端用補正データを読み出す。各ＰＥカードのタイミング制御部１は、コンパレータ２１ｃ〜２ｎｃのタイミング校正で得られた校正値に対して、出力端用補正データを用いて補正を行う（Ｓ０１１）。この補正は、各ＰＥカードで同時に行われる。
【００７７】
半導体試験装置の制御部（図示せず）は、補正された校正値を半導体試験装置のハードディスク等の校正値記憶部（図示せず）に記憶する。そして、半導体試験装置の制御部（図示せず）は、半導体試験装置の起動時に、校正値記憶部（図示せず）からこの補正された校正値を読み出し、各ＰＥカード１２１〜１２３のタイミング制御部１へ送信する。各ＰＥカード１２１〜１２３のタイミング制御部１は、受信した校正値に基づいて、ドライバ２１ｂ〜２ｎｂから出力されるドライブ信号のエッジのタイミングと判定部２１ｄ〜２ｎｄで使用されるストローブ信号のエッジのタイミングをそれぞれ補正する。
【００７８】
このように、サブ基準ピン７のドライバ７ｂを基準コンパレータ５ｃで校正して補正データ記憶部６に予め記憶されているドライバ端補正データを用いて補正し、校正されたドライバ７ｂでサブ基準ピン７のコンパレータ７ｃを校正する。そして、校正されたコンパレータ７ｃでサブ基準ピン以外のピンのドライバを校正してドライバ端補正データを用いて補正し、校正された各ピンのドライバで同じピンのコンパレータを校正し、得られた校正値に対して、出力端用補正データを用いて補正を行う。これにより、各ＰＥカードのサブ基準ピンを基準として各ＰＥカード毎に同時にサブ基準ピン以外のピンを校正することができ、特性インピーダンスや誘電損等のＰＥカードのプリント基板の特性のばらつきによる影響を補正することができる。従って、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる。
【００７９】
［第２の実施例］
図３は、本発明の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図３において、経路選択部９は、経路選択部８の代わりに設けられ、半導体試験装置の制御部（図示せず）からの指示により、ピン２１〜２ｎの中の１つのピンとサブ基準ピン７を接続する。時間測定部１０は、基準校正部５の代わりに設けられ、ＰＥカード１２１〜１２３の各サブ基準ピン７のドライバ７ｂからのドライブ信号から任意の２つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する。
【００８０】
このような装置の動作を説明する。
図１に示す第１の実施例と異なる点は、第１の実施例ではサブ基準ピン７のタイミング校正を基準校正部５を用いて行っていたが、第２の実施例ではＰＥカード１２１〜１２３のうち任意のＰＥカードを選択し、選択されたＰＥカードのサブ基準ピン７のタイミングを基準として（本実施例ではＰＥカード１２１のサブ基準ピン７を基準としている）、その他のＰＥカードのサブ基準ピンとの時間差を時間測定部１０を用いて測定し、その時間差を遅延量として調整することでサブ基準ピン７のタイミング校正を行っている。
【００８１】
時間測定部１０は、半導体試験装置の制御部（図示せず）からの指示により、ＰＥカード１２１のサブ基準ピン７とＰＥカード１２２のサブ基準ピン７を選択する。ＰＥカード１２１のサブ基準ピン７のドライバ７ｂとＰＥカード１２２のサブ基準ピン７のドライバ７ｂはそれぞれドライブ信号を出力し、時間測定部１０がこれらのドライブ信号を受信する。
【００８２】
そして、時間測定部１０は、ＰＥカード１２１のサブ基準ピン７のドライバ７ｂからのドライブ信号を基準にしてＰＥカード１２２のサブ基準ピン７のドライバ７ｂからのドライブ信号との時間差を測定する。測定された時間差に基づいて、ＰＥカード１２２のタイミング制御部１は、ＰＥカード１２２のサブ基準ピン７のＴＧ７ａの遅延量を調整し、ＰＥカード１２１のサブ基準ピン７のドライバ７ｂとＰＥカード１２２のサブ基準ピン７のドライバ７ｂからそれぞれ出力されるドライブ信号の時間差を予め設定された許容範囲内に収めてタイミング校正を行う。
【００８３】
通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う
【００８４】
そして、時間測定部１０は、半導体試験装置の制御部（図示せず）からの指示により、ＰＥカード１２１のサブ基準ピン７とＰＥカード１２３のサブ基準ピン７を選択する。ＰＥカード１２１のサブ基準ピン７のドライバ７ｂとＰＥカード１２３のサブ基準ピン７のドライバ７ｂはそれぞれドライブ信号を出力し、時間測定部１０がこれらのドライブ信号を受信する。
【００８５】
時間測定部１０は、ＰＥカード１２１のサブ基準ピン７のドライバ７ｂからのドライブ信号を基準にしてＰＥカード１２３のサブ基準ピン７のドライバ７ｂからのドライブ信号との時間差を測定する。測定された時間差に基づいて、ＰＥカード１２３のタイミング制御部１は、ＰＥカード１２３のサブ基準ピン７のＴＧ７ａの遅延量を調整し、ＰＥカード１２１のサブ基準ピン７のドライバ７ｂとＰＥカード１２３のサブ基準ピン７のドライバ７ｂからそれぞれ出力されるドライブ信号の時間差を予め設定された許容範囲内に収めてタイミング校正を行う。
【００８６】
以下、第１の実施例と同様にタイミング校正を行う。具体的には、図２に示すフローチャートのステップＳ００４〜ステップＳ０１１を行う。この場合、ピン２１〜ピン２ｎとサブ基準ピン７の接続は、タイミング制御部１からの指示により、経路選択部９を用いて行う。
【００８７】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
図１および図３に示す実施例において、サブ基準ピンをＰＥカード毎に１ピンとする構成を示したが、ＰＥカード毎に複数ピンあってもよい。
【００８８】
図１および図３に示す実施例において、タイミング制御部１がＩＣ端用補正データと出力端用補正データの２種類の補正データを用いて校正値を補正する構成を示したが、どちらか一方の補正で補正後のタイミングが仕様を満たすのであれば、どちらか一方の補正データを用いて補正するようにしてもよい。
【００８９】
図１および図３に示す実施例において、ＩＣ端用補正データと出力端用補正データをＰＥカード毎にそれぞれ１つとする構成を示したが、ＩＣ端用補正データと出力端用補正データをピン毎にそれぞれ１つとしてもよい。
【００９０】
図１および図３に示す実施例において、予め補正データが記憶された補正データ記憶部６をＰＥカードにのみ用意した構成を示したが、ＰＥカード以外の基板で校正経路が通っている場合、この基板にも予め補正データが記憶された記憶部を用意してタイミング校正におけるこの基板の校正経路での影響を補正するようにしてもよい。例えば、ＰＥカードと基準校正部がバックプレーンを介して接続される場合、このバックプレーン上に予め補正データが記憶された記憶部を用意し、バックプレーン上の校正経路のでの影響を補正する。
【００９１】
図１および図３に示す実施例において、ピン２１〜２ｎおよびサブ基準ピン７がドライバとコンパレータの両方を持つ構成を示したが、コンパレータのみを持つ構成でもよい。この場合には、ドライバ２１ｂ〜２ｎｂは削除される。
【００９２】
また、ピン２１〜２ｎがコンパレータのみを持つ場合には、サブ基準ピン７のコンパレータ７ｃと判定部７ｄは無くてもよく、図２に示すフローチャートでステップＳ００６〜Ｓ００９が省略される。この場合、ステップＳ０１０のコンパレータ２１ｃ〜２ｎｃのタイミング校正は経路選択部８または経路選択部９を介してサブ基準ピン７のドライバ７ｂにコンパレータ２１ｃ〜２ｎｃが順次接続されて行われる。そして、コンパレータ２１ｃ〜２ｎｃのタイミング校正終了後にＩＣ端用補正データを用いて補正を行い、ステップＳ０１１へ進む。
【００９３】
図１に示す実施例において、ピン２１〜２ｎおよびサブ基準ピン７がドライバとコンパレータの両方を持つ構成を示したが、ドライバのみを持つ構成でもよい。この場合には、コンパレータ２１ｃ〜２ｎｃと判定部２１ｄ〜２ｎｄは削除される。
【００９４】
また、ピン２１〜２ｎがドライバのみを持つ場合には、サブ基準ピン７のドライバ７ｂは無くてもよく、図２に示すフローチャートでステップＳ０１０が省略される。この場合、サブ基準ピン７のコンパレータ７ｃのタイミング校正は基準校正部５の基準ドライバ５ｂを用いて行われる。
【００９５】
また、サブ基準ピン７は、自身が実装されるＰＥカードのドライバまたはコンパレータをタイミング校正の対象とし、自身が実装されない他のＰＥカードのドライバまたはコンパレータをタイミング校正の対象としない。
【符号の説明】
【００９６】
１  タイミング制御部
３  校正用パフォーマンスボード（校正用ＰＦＢ）
３ａ，４，５ａ，８，９  経路選択部
３ｂ，５ｂ  基準ドライバ
３ｃ，５ｃ  基準コンパレータ
５  基準校正部
６  補正データ記憶部
７  サブ基準ピン
１０  時間測定部
２１，２２，２ｎ  ピン
２１ａ，２２ａ，２ｎａ  タイミング発生部（ＴＧ）
２１ｂ，２２ｂ，２ｎｂ  ドライバ
２１ｃ，２２ｃ，２ｎｃ  コンパレータ
２１ｄ，２２ｄ，２ｎｄ  判定部
１０１〜１０３，１１１〜１１３，１２１〜１２３  ピンエレクトロニクスカード（ＰＥカード）
２００，２１０，２２０  テストヘッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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