(57)【要約】【課題】    歪み技術を用いたＭＯＳトランジスタにおいて、リーク電流を抑える。【解決手段】    半導体装置は、第１の格子定数を有する第１の半導体で形成された半導体基板に形成され、活性領域を画定する素子分離領域と、活性領域の中間位置を横断して、半導体基板上方にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極側壁上に形成されたサイドウォールスペーサとを含むゲート電極構造と、ゲート電極構造両側の活性領域と素子分離領域との界面が半導体基板の表面に表出した境界の一部を覆って半導体基板の表面上方に配置された他のゲート電極構造であって、他のゲート電極と該他のゲート電極の側壁上に形成された他のサイドウォールスペーサとを含む他のゲート電極構造と、ゲート電極構造と他のゲート電極構造の間の活性領域をエッチして形成されたリセスと、リセスを埋めてエピタキシャル成長され、第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層と、を有する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１の格子定数を有する第１の半導体で形成された半導体基板と、
前記半導体基板に形成され、活性領域を画定する素子分離領域と、
前記活性領域上方に形成されたゲート電極構造と、
前記ゲート電極構造両側の前記活性領域と前記素子分離領域との境界の一部を覆って前記半導体基板の表面上方に配置された他のゲート電極構造と、
前記ゲート電極構造と前記他のゲート電極構造の間の前記活性領域をエッチして形成されたリセスと、
前記リセスを埋めてエピタキシャル成長され、前記第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層と、
を有することを特徴とする半導体装置。
【請求項２】
前記他のゲート電極構造の他のゲート電極が、前記境界の一部を覆い、前記他のゲート電極構造は回路機能を有さないダミー構造である請求項１に記載の半導体装置。
【請求項３】
前記他のゲート電極構造の前記ゲート電極構造側の他のサイドウォールスペーサが、前記境界の一部を覆い、前記他のゲート電極は前記素子分離領域上に配置されている請求項１に記載の半導体装置。
【請求項４】
前記活性領域が第１の対向辺と、第２の対向辺で画定される矩形形状を有し、前記ゲート電極構造が前記第１の対向辺と交差して配置され、前記他のゲート電極構造が前記第２の対向辺の少なくとも一方を覆って配置されている請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記他のゲート電極構造が前記第１の対向辺の一部を覆う部分を有する請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の半導体はシリコンであり、前記第２の半導体は、ＳｉＧｅ、ＳｉＧｅＣまたはＳｉＣである請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体層と前記素子分離領域との離間距離が、５ｎｍ〜１００ｎｍである請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
第１の格子定数を有する第１の半導体で形成された半導体基板に、第１の対向辺と第２の対向辺で画定される矩形形状を有する活性領域を画定する素子分離領域を形成する工程と、
前記半導体基板上方に配置され、前記活性領域の中間位置を横断して前記第１の対向辺と交差するゲート電極構造と、前記第２の対向辺の少なくとも一部を覆う他のゲート電極構造を形成する工程であって、
前記活性領域表面上にゲート絶縁膜を形成するサブ工程と、
前記ゲート絶縁膜を覆ってゲート電極層を形成するサブ工程と、
前記ゲート電極層をエッチングして、ゲート電極と他のゲート電極をパターニングするサブ工程と、
前記ゲート電極および前記他のゲート電極の側壁上にサイドウォールスペーサを形成するサブ工程と、
を含むゲート電極構造と他のゲート電極構造を形成する工程と、
前記ゲート電極構造と前記他のゲート電極構造との間の前記活性領域をエッチングしてリセスを形成する工程と、
前記リセスを埋め込んで、前記第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層をエピタキシャル成長する工程と、
を含む半導体装置の製造方法。
【請求項９】
前記半導体層をエピタキシャル成長する工程後、前記サイドウォールスペーサを除去する工程と、
前記ゲート電極、前記他のゲート電極をマスクとして、不純物を前記活性領域にイオン注入し、ソース・ドレインエクステンション領域を形成する工程と、
前記ゲート電極、前記他のゲート電極の側壁上に他のサイドウォールスペーサを形成する工程と、
前記ゲート電極、前記他のゲート電極、前記他のサイドウォールスペーサをマスクとして、不純物を前記活性領域に、前記ソース・ドレインエクステンション領域より深くイオン注入し、ソース・ドレイン領域を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート電極と他のゲート電極をパターニングするサブ工程と前記ゲート電極および前記他のゲート電極の側壁上にサイドウォールスペーサを形成するサブ工程の間に、前記ゲート電極、前記他のゲート電極をマスクとして、不純物を前記活性領域にイオン注入し、ソース・ドレインエクステンション領域を形成する工程と、
前記ゲート電極および前記他のゲート電極の側壁上にサイドウォールスペーサを形成するサブ工程後に、不純物を前記活性領域に、前記ソース・ドレインエクステンション領域より深くイオン注入し、ソース・ドレイン領域を形成する工程と、
をさらに含む請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを高集積化した半導体装置及びその製造方法に関し、特に歪み技術を適用した半導体装置およびその製造方法に関する。
【０００２】
なお、ゲート絶縁膜を介してゲート電極を形成した絶縁ゲート型電界効果トランジスタをＭＩＳトランジスタと呼ぶ。特にゲート絶縁膜が酸化シリコン膜を基本としている場合には、ＭＯＳトランジスタと呼ぶ。ゲート絶縁膜は酸化シリコン膜に限らず、酸化窒化シリコン膜や酸化窒化シリコン膜上にＨｆＳｉＯ膜等の高誘電率膜を積層した構造でもよい。ゲート電極はポリシリコン膜に限らず、アモルファスシリコン膜、ポリシリコン膜上にシリサイド膜を積層したポリサイド膜や金属膜であってもよい。
【背景技術】
【０００３】
従来、スケーリング則に従ってＭＯＳトランジスタを微細化することにより、ＭＯＳトランジスタを高速化してきた。スケーリング則に従ってゲート酸化膜を薄くするとリーク電流が大きくなるようになった。リーク電流を抑えようとすると、ＭＯＳトランジスタの微細化が高速化に繋がらないようになってきた。
【０００４】
微細化に拠らずに高速化を図るための技術として、いわゆる歪み技術（ストレインドシリコン  ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ等とも呼ばれる）が注目されている。歪み技術とは、何らかの方法によってチャネルに圧縮応力または引張応力を加えてキャリアの移動度を向上させる手法である。例えば、シリコン（Ｓｉ）基板を用いて形成するｐチャネル型ＭＯＳ電界効果トランジスタ（ｐＭＯＳＦＥＴ）のソース・ドレイン領域の一部に、Ｓｉより格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）層を埋め込み、チャネル領域に圧縮応力を発生させて正孔の移動度を向上させる技術が提案されている（特許文献１参照）。
【０００５】
ｎチャネル型ＭＯＳ電界効果トランジスタ（ｎＭＯＳＦＥＴ）の場合は、ソース・ドレイン領域の一部に、Ｓｉより格子定数の小さいシリコンカーボン（ＳｉＣ）層を埋め込み、チャネル領域に引張応力を発生させて電子の移動度を向上させることができる。
【０００６】
【特許文献１】特開２００６−１８６２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ソース・ドレインに基板と異なる格子定数の材料を埋め込むと、大きな接合リーク電流を伴なうことがあり、特に素子分離領域と活性領域の境界で接合リークが顕著であることが判った。
【０００８】
本発明の目的は、歪み技術を用いたＭＯＳトランジスタにおいて、リーク電流を抑えることである。 
【課題を解決するための手段】
【０００９】
本発明の１観点によれば、
第１の格子定数を有する第１の半導体で形成された半導体基板と、
前記半導体基板に形成され、活性領域を画定する素子分離領域と、
前記活性領域の中間位置を横断して配置され、前記活性領域上方に形成されたゲート電極と、前記ゲート電極側壁上に形成されたサイドウォールスペーサとを含むゲート電極構造と、
前記ゲート電極構造両側の前記活性領域と前記素子分離領域との界面が前記半導体基板の表面に表出した境界の一部を覆って前記半導体基板の表面上方に配置された他のゲート電極構造であって、他のゲート電極と該他のゲート電極の側壁上に形成された他のサイドウォールスペーサとを含む他のゲート電極構造と、
前記ゲート電極構造と前記他のゲート電極構造の間の前記活性領域をエッチして形成されたリセスと、
前記リセスを埋めてエピタキシャル成長され、前記第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層と、
を有することを特徴とする半導体装置
が提供される。
【００１０】
本発明の他の観点によれば、
（ａ）第１の格子定数を有する第１の半導体で形成された半導体基板に、第１の対向辺と第２の対向辺で画定される矩形形状を有する活性領域を画定する素子分離領域を形成する工程と、
（ｂ）前記半導体基板上方に配置され、前記活性領域の中間位置を横断して前記第１の対向辺と交差するゲート電極構造と、前記第２の対向辺の少なくとも一部を覆う他のゲート電極構造を形成する工程であって、
（ｂ−１）前記活性領域表面上にゲート絶縁膜を形成するサブ工程と、
（ｂ−２）前記ゲート絶縁膜を覆ってゲート電極層を形成するサブ工程と、
（ｂ−３）前記ゲート電極層をエッチングして、ゲート電極と他のゲート電極をパターニングするサブ工程と、
（ｂ−４）前記ゲート電極および前記他のゲート電極の側壁上にサイドウォールスペーサを形成するサブ工程と、
を含むゲート電極構造と他のゲート電極構造を形成する工程と、
（ｃ）前記ゲート電極構造と前記他のゲート電極構造との間の前記活性領域をエッチングしてリセスを形成する工程と、
（ｄ）前記リセスを埋め込んで、前記第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層をエピタキシャル成長する工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【００１１】
半導体基板と異なる格子定数の埋込エピタキシャル層を、素子分離領域から離間して形成することにより、リーク電流が抑制されることが判った。埋め込みエピタキシャル層が素子分離領域から離間して形成された部分を有することにより、同様の効果が期待される。
【００１２】
ゲート電極と同時に他のゲート電極をパターニングし、サイドウォールスペーサを形成し、他のゲート電極とその側壁上のサイドウォールスペーサで構成される他のゲート電極構造が、活性領域と素子分離領域との境界の一部を覆った状態で、基板をエッチングしてリセスを形成することにより、追加工程なしで、リセスを素子分離領域の一部から離間させることができる。リセス内に成長したエピタキシャル層は素子分離領域から離間される。ゲート電極と他のゲート電極を同時にパターニングすることで、パターニングの位置ずれによるバラツキも抑制することができる。
【発明を実施するための最良の形態】
【００１３】
シャロートレンチアイソレーション（ＳＴＩ）によって活性領域を画定した、シリコン基板にＳｉ−Ｇｅ混晶エピタキシャル層を埋め込んだ構成において、ＳｉとＳｉ−Ｇｅとのヘテロ界面がＳＴＩに接するとリーク電流が増大することが考えられる。そこで、ヘテロ界面がＳＴＩ領域に接する従来構造のサンプルと、ヘテロ界面を素子分離領域から離したサンプルとを作成してリーク電流を測定した。
【００１４】
図１Ａ、１Ｂは、従来構造のサンプルＳ１の構造を概略的に示す断面図、および平面図である。シリコン基板２１に、ＳＴＩによる酸化シリコン膜の素子分離領域２２を形成し、活性領域２３，２４を画定する。素子分離領域２２より深くｎ型不純物をイオン注入し、ｎ型ウェル２５を形成する。活性領域２３，２４は電気的に連続したｎ型領域となる。活性領域２４をマスクで覆い、活性領域２３にｐ型不純物をイオン注入し、ｐ型領域２６を形成する。ｐ型領域２６を中間深さまでエッチングし、素子分離領域２２に囲まれたリセスを形成する。リセス内にＳｉＧｅ混晶をエピタキシャル成長し、ＳｉＧｅエピタキシャル層２８を形成する。全ての活性領域２４，２８の表面にニッケルシリサイド層２９を形成する。但し、図１Ｂではこのニッケルシリサイド層２９は図示していない。ｐ型領域２８，２６とｎ型領域２５とがダイオードを形成する。ｐ型ＳｉＧｅ領域２８とｐ型Ｓｉ領域２６との間のヘテロ界面は活性領域表面とほぼ平行に形成され、素子分離領域２２に終端する。
【００１５】
図１Ｃ，１Ｄは、ヘテロ界面を素子分離領域から離したサンプルＳ２の構造を概略的に示す断面図、および平面図である。ＳＴＩによる酸化シリコン膜の素子分離領域２２形成（活性領域２３，２４画定）、素子分離領域２２より深くｎ型不純物をイオン注入するｎ型ウェル２５の形成、ｐ型領域２６のイオン注入までは図１Ａ，１Ｂのサンプルと同様である。活性領域２４、および活性領域２８と素子分離領域２２との境界を覆うマスクを用いて素子分離領域２２から離間したｐ型領域２６の中央部のみにリセスを形成し、リセス内にＳｉＧｅ混晶をエピタキシャル成長し、ＳｉＧｅエピタキシャル層２８を形成する。全ての活性領域２４，２６、２８の表面にニッケルシリサイド層２９を形成する。但し、図１Ｂではこのニッケルシリサイド層２９は図示していない。ｐ型ＳｉＧｅ領域２８とｐ型Ｓｉ領域２６との間のヘテロ界面は、活性領域２３表面に終端し、素子分離領域２２から離間される。離間距離は、２０ｎｍに設定した。
【００１６】
図１Ｅは、サンプルＳ１とＳ２のリーク電流と累積確率の関係を示すグラフである。横軸はリーク電流（Ａ／μｍ２）を、縦軸は累積確率（％）を示す。サンプルＳ１は、１×１０−１４（１Ｅ−１４のように表記する）Ａ／μｍ２程度のリーク電流のものも１０％程度存在するが、約５０％のリーク電流は２Ｅ−１４Ａ／μｍ２以上であり、１０％以上のリーク電流が１Ｅ−１３Ａ／μｍ２以上である。サンプルＳ２のリーク電流は、２Ｅ−１５Ａ／μｍ２弱でほぼ一定である。従来技術のサンプルＳ１に比べて、サンプルＳ２は約１桁から２桁リーク電流が低いことが判る。Ｓｉ領域とＳｉＧｅ領域とのヘテロ界面が素子分離領域に終端するとリーク電流が大きくなるが、ヘテロ界面を素子分離領域から離間させると、リーク電流が大幅に抑制できると考えられる。ヘテロ界面が素子分離領域の一部から離間される場合も、離間した分リーク電流の抑制が期待できる。以下、この実験結果を利用した実施例を説明する。
【００１７】
図２Ａ，２Ｂは、実施例１による半導体装置を概略的に示す断面図、および平面図である。
【００１８】
図２Ａに示すように、Ｓｉ基板等の単結晶半導体基板２に、公知のシャロートレンチアイソレーション（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ、ＳＴＩ）により素子分離領域３が形成され、活性領域ＡＲが画定される。第１導電型の不純物を導入したウェル４が形成される。活性領域ＡＲの表面上に、酸化シリコン膜等のゲート絶縁膜５を介して、ポリシリコン（ポリシリコン）等を用いてゲート電極６を形成する。ゲート電極６と同時に、素子分離領域と活性領域の境界上にダミーゲート電極１５を形成する。ゲート電極６、ダミーゲート電極１５をマスクとして、活性領域ＡＲに、第１導電型と逆の第２導電型のドーパント不純物を浅く導入し、ソース・ドレインエクステンション（ｓｏｕｒｃｅ  ｄｒａｉｎ  ｅｘｔｅｎｓｉｏｎ、ＳＤＥ）領域８を形成する。
【００１９】
ゲート電極６、ダミーゲート電極１５の側壁上に、酸化シリコン膜等の絶縁膜からなるサイドウォールスペーサ７を形成し、ゲート電極６、ダミーゲート電極１５と共にゲート電極構造ＧＳ、ダミーゲート電極構造ＤＧＳを形成する。
【００２０】
図２Ｂは、ゲート電極構造ＧＳ、ダミーゲート電極構造ＤＧＳを形成した状態を示す半導体基板の平面図である。活性領域ＡＲは、第１の対向辺と、第２の対向辺が画定する矩形形状を有する。ゲート電極６は、活性領域ＡＲを縦方向に横断し、第１の対向辺と交差する。ダミーゲート電極１５は、ゲート電極の長手方向と平行に配置され、第２の対向辺を覆っている。ゲート電極６とダミーゲート電極はラインアンドスペースパターンで形成できる。サイドウォールスペーサ７が、ゲート電極６、ダミーゲート電極１５の両側の側壁上に形成され、所定幅の基板表面を覆う。
【００２１】
ゲート電極構造ＧＳ、ダミーゲート電極構造ＤＧＳ間の領域に、ソース・ドレインエクステンション領域８より深い領域まで第２導電型のドーパント不純物を導入したソース・ドレイン（ｓｏｕｒｃｅ  ｄｒａｉｎ、ＳＤ）領域９が形成されている。ゲート電極構造ＧＳとダミーゲート電極構造ＤＧＳの間の活性領域ＡＲに、サイドウォールスペーサ７の下部に入り込んだリセスが形成され、半導体基板２と格子定数が異なる半導体エピタキシャル層１０が埋め込まれている。ゲート電極６、ＳＤ領域９および半導体層１０の各表面には、ニッケルシリサイド（ＮｉＳｉ）やコバルトシリサイド（ＣｏＳｉ２）等のシリサイド層１１が形成されている。このようにして、ＭＯＳＦＥＴ１が形成されている。ＳＤとして機能する領域に、半導体基板２と格子定数が異なる半導体層１０が埋め込まれていることにより、ゲート電極６直下に画定されるチャネル領域に応力が発生し、そのチャネル領域を移動するキャリアの移動度の向上が図られる。
【００２２】
例えば、半導体基板２にＳｉ基板を用いた場合、第２導電型がｐ型で、ＭＯＳＦＥＴ１がｐチャネルＭＯＳトランジスタである場合、半導体層１０は、チャネル領域に圧縮応力を発生させるＳｉＧｅ層あるいはＳｉＧｅＣ層とすることができる。ＭＯＳＦＥＴ１がｎチャネルＭＯＳトランジスタである場合は、半導体層１０は、チャネル領域に引っ張り応力を発生させるＳｉＣ層とすることができる。ＳｉＧｅ層、ＳｉＧｅＣ層、ＳｉＣ層は、さらに別の元素を含んでもよい。
【００２３】
半導体層１０は、素子分離領域と活性領域の境界上のダミーゲート電極構造ＤＧＳによって、素子分離領域と活性領域の境界から離間して形成されるため、接合リークが抑制される。
【００２４】
図３Ａ−３Ｏを参照して、図２Ａ，２Ｂに示すＭＯＳトランジスタを有する半導体装置の製造方法を説明する。
【００２５】
図３Ａに示すように、Ｓｉ基板５１に、ｐＭＯＳＦＥＴを形成する活性領域（「ｐＭＯＳ形成領域」と呼ぶ）３０およびｎＭＯＳＦＥＴを形成する活性領域（「ｎＭＯＳ形成領域」と呼ぶ）４０を画定する素子分離領域５２を形成する。素子分離領域５２は、公知のＳＴＩにより形成する。
【００２６】
例えばスピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィにより、ｎＭＯＳ形成領域４０を露出する開口を有するフォトレジストパターンを形成する。フォトレジストパターンをマスクとして、ｎＭＯＳ形成領域４０にボロン等のｐ型の不純物をイオン注入することにより、ｎＭＯＳ形成領域４０にｐ型ウェル５３を形成する。その後、フォトレジストパターンは除去する。新たに、ｐＭＯＳ形成領域３０を露出するフォトレジストパターンを形成し、ｐＭＯＳ形成領域３０にリン等のｎ型の不純物をイオン注入して、ｐＭＯＳ形成領域３０にｎ型ウェル５４を形成する。その後、フォトレジストパターンは除去する。例えば活性領域３０，４０表面を熱酸化して膜厚１．２ｎｍの酸化シリコン膜を成長し、ゲート絶縁膜５５を形成する。ゲート絶縁膜は、酸化シリコン膜の他、これをさらにプラズマ窒化した酸化窒化シリコン膜や、酸化シリコン膜や酸化窒化シリコン膜上に高誘電率のハフニウム（Ｈｆ）を含む膜を積層したものでもよい。   
【００２７】
基板全面に膜厚１００ｎｍのポリシリコン膜５６を堆積し、その上に、エッチングマスクとなる窒化シリコン膜５７を形成する。フォトリソグラフィ技術を用い、窒化シリコン膜５７をダミーゲート電極を含むゲート電極形状にパターニングする。
【００２８】
図３Ｂにしめすように、パターニングした窒化シリコン膜５７ａ，５７ｂ，５７ｃをマスクにポリシリコン膜５６およびゲート絶縁膜５５を、例えば異方性エッチングする。ｐＭＯＳ形成領域３０とｎＭＯＳ形成領域４０とにそれぞれ、ゲート絶縁膜５５ａ，５５ｂ，５５ｃを介してゲート電極６ａ，６ｂ，６ｃが形成された構造が得られる。ゲート電極６ｃは素子分離領域と活性領域との境界上方に形成され、図２Ｂに示すダミーゲート電極１５となる。ここで、ゲート電極６ａ，６ｂ，６ｃ上の窒化シリコン膜５７ａ，５７ｂ，５７ｃは、以後に行われる工程でゲート電極６ａ，６ｂ，６ｃを保護するため、除去せずに残しておくことが望ましい。
【００２９】
なお、ゲート電極材料としてはポリシリコンのほか、アモルファスシリコンや、金属、チタンナイトライド（ＴｉＮ）のような金属窒化物、タンタルカーバイド（ＴａＣ）のような金属炭化物およびこれらの合金でも良い。
【００３０】
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図３Ｃに示すように、熱ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により、基板全面上に酸化シリコン膜、窒化シリコン膜を形成する。例えば、ガスソースとしてテトラエトキシシラン（ＴＥＯＳ）を用い、成膜温度を５５０℃〜７００℃で５ｎｍ〜３０ｎｍの酸化シリコン膜５８を堆積する。酸化シリコン膜５８上に、例えば、ガスソースとしてジクロロシラン（ＳｉＨ２Ｃｌ２）を用い、成膜温度を６００℃〜８００℃で１０ｎｍ〜６０ｎｍの窒化シリコン膜５９を堆積する。   
【００３１】
図３Ｄに示すように、例えばスピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｐＭＯＳ形成領域３０に開口６０ａを有するフォトレジストパターン６０を形成する。この開口６０ａは、後に説明するＳｉＧｅ層のエピタキシャル成長対象領域に相当する。フォトレジストパターン６０をマスクにして、ｐＭＯＳ形成領域３０の窒化シリコン膜５９および酸化シリコン膜５８を、例えば、エッチングガスとしてハイドロフルオロカーボンを用いて異方性エッチングし、ｐＭＯＳ形成領域３０のゲート電極６ａおよびダミーゲート電極６ｃ（１５）の側壁上に、酸化シリコン膜５８と窒化シリコン膜５９の積層構造で構成されたサイドウォールスペーサ（「第１のサイドウォールスペーサ」と呼ぶ）７を形成する。図２Ｂに示すゲート電極構造ＧＳ，ダミーゲート電極構造ＤＧＳが得られる。   
【００３２】
図３Ｅに示すように、ゲート電極構造ＧＳ，ダミーゲート電極構造ＤＧＳをマスクにして、ｐＭＯＳ形成領域３０のＳｉ基板５１に対して選択的エッチング（「第１のエッチング」と呼ぶ）を行ない、リセス６２を形成する。第１のエッチングは、例えば、エッチングガスに臭化水素（ＨＢｒ）を用いた反応性イオンエッチング（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ、ＲＩＥ）等により行う。リセス６２の深さは、例えば５０ｎｍ程度とする。第１のエッチング後、フォトレジストパターン６０を剥離する。次に、フッ酸（ＨＦ）を用いたウェット処理を行ない、リセス６２の表面を清浄化する。
【００３３】
図３Ｆに示すように、酸化シリコン膜５８および窒化シリコン膜５９をマスクにして、リセス６２に対してケミカルドライエッチング（「第２のエッチング」と呼ぶ）を行ない、表面のダメージ層を除去し、サイドウォールスペーサ７の下方に入り込むリセス６２ａを形成する。この第２のエッチングは、例えば、６００℃〜９００℃で、塩化水素（ＨＣｌ）ガスあるいは塩素（Ｃｌ2）ガス等を用いて行なう。掘り込む深さは、例えば２０ｎｍ程度とする。第２のエッチングを行なうことで、リセスの形状を制御し、結晶性のよい表面を露出して良好なエピタキシャル成長を可能にする。図示した断面において、ダミーゲート構造ＤＧＳの存在によって、リセス６２ａの端部は、素子分離領域５２から所定距離離間される。
【００３４】
なお、リセス６２ａの形成は、ウェットエッチングによって行なうことも可能である。ケミカルドライエッチングを行った場合には、リセス６２ａの形成に続いて後述の選択エピタキシャル成長を行うことが可能で、エッチング後の表面状態の制御が容易であるという利点がある。  
【００３５】
図３Ｇに示すように、例えば減圧熱ＣＶＤ法により、リセス６２ａにＳｉＧｅ層６３を選択的にエピタキシャル成長させる。成長条件としては、例えば、ソースとしてジクロルシランＳｉＨ2Ｃｌ2、ゲルマンＧｅＨ4、塩化水素ＨＣｌおよび水素Ｈ2の混合ガスを用い、成膜温度を５００℃〜８００℃、チャンバー内の圧力を１００Ｐａ〜５０００Ｐａとする。ガス流量については、例えば、ＳｉＨ2Ｃｌ2の流量を５０ｓｃｃｍ〜３００ｓｃｃｍ、ＧｅＨ4の流量を５０ｓｃｃｍ〜３００ｓｃｃｍ、ＨＣｌの流量を３０ｓｃｃｍ〜３００ｓｃｃｍとする。
【００３６】
ＳｉＧｅ層６３に替えてＳｉＧｅＣ層を形成することも可能である。その場合、ソースとして例えば上記混合ガス中にさらに流量２ｓｃｃｍ〜５０ｓｃｃｍのメチルシランＳｉＣＨ6を添加する。ＳｉＧｅ層６３あるいはＳｉＧｅＣ層を形成する場合、その原料として、ＳｉＨ2Ｃｌ2に替えてシランＳｉＨ4、ジシランＳｉ2Ｈ6、トリシランＳｉ3Ｈ8、ヘキサクロロトリシランＳｉ3Ｃｌ6を用いてもよく、ＧｅＨ4に替えてジクロロゲルマンＧｅＨ2Ｃｌ2を用いてもよく、また、ＨＣｌに替えてＣｌ2を用いてもよい。   
【００３７】
前述のように、活性領域と素子分離領域５２の境界の一部を覆うようにダミーゲート電極構造ＤＧＳを配置しているため、ＳｉＧｅ層６３が素子分離領域５２から離間して形成されるようになる。 素子分離領域５２からＳｉＧｅ層６３までの距離は、ダミーゲート電極６ｃ（１５）の配置箇所とサイドウォールスペーサ７の幅によって決まる。この距離を５ｎｍ〜１００ｎｍとし、望ましくは１０ｎｍ〜５０ｎｍとする。５ｎｍを下回る場合には、図３Ｂに示すゲート電極のパターニングの際、フォトリソグラフィの位置ずれが生じたときに、ＳｉＧｅ層６３を素子分離領域５２から所望の部分で所定距離離間させることができなくなる。１００ｎｍを上回る場合には、ｐＭＯＳ形成領域３０に占めるＳｉＧｅ層６３の体積が小さくなり、チャネル領域に十分な応力を掛けることが困難になりやすい。
【００３８】
図３Ｈに示すように、ゲート電極６ａ，６ｂ，６ｃの側壁に形成されていた窒化シリコン膜５９および酸化シリコン膜５８で構成される第１のサイドウォールスペーサ７を除去する。窒化シリコン膜５９はリン酸（Ｈ3ＰＯ4）等を用いて、また、酸化シリコン膜５８はＨＦ等を用いて除去する。 
【００３９】
図３Ｉに示すように、例えばスピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｎＭＯＳ形成領域４０に開口６４ａを有するフォトレジストパターン６４を形成する。フォトレジストパターン６４をマスクにして、例えばイオン注入法により、ゲート電極６ｂの両側のｐ型ウェル５３の比較的深い領域に、例えばインジウム（Ｉｎ）等のｐ型不純物を加速エネルギー５０ｋｅＶ、総ドーズ量を５×１０13ｃｍ-2で導入し、ｐ型のポケット領域Ｐｋｐを形成する。ポケット領域Ｐｋｐは、ウェル５３と同導電型なので、以後図示は省略する。フォトレジストパターン６４をマスクにして、例えばイオン注入法により、ゲート電極６ｂの両側のＳｉ基板５１の浅い領域に、例えばヒ素（Ａｓ）等のｎ型不純物を加速エネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2で導入し、ＳＤＥ領域６５ｂを形成する。その後、フォトレジストパターン６４を除去する。 
【００４０】
図３Ｊに示すように、例えばスピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｐＭＯＳ形成領域３０に開口６５ａを有するフォトレジストパターン６５を形成する。フォトレジストパターン６５をマスクにして、例えばイオン注入法により、ゲート電極６ａとダミーゲート電極６ｃの間のｎ型ウェル５４の比較的深い領域に、例えばＡｓ等のｎ型不純物を加速エネルギー４０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2で導入し、ｎ型のポケット領域Ｐｋｎを形成する。ポケット領域Ｐｋｎは、ウェル５４と同導電型なので、以後図示は省略する。フォトレジストパターン６５をマスクにして、例えばイオン注入法により、ゲート電極６ａとダミーゲート電極６ｃの間のｎ型ウェル５４の浅い領域に、例えばボロン（Ｂ）等のｐ型不純物を加速エネルギーを０．５ｋｅＶ、ドーズ量を２×１０1４ｃｍ-2で導入し、ＳＤＥ領域６５ａを形成する。その後、フォトレジストパターン６５を除去する。 
【００４１】
図３Ｋに示すように、熱ＣＶＤ法により、全面に５０ｎｍ〜１００ｎｍの酸化シリコン膜を形成した後、異方性エッチングを行い、ゲート電極６ａ，６ｂ，６ｃの側壁上に酸化シリコン膜からなるサイドウォールスペーサ（「第２のサイドウォールスペーサ」と呼ぶ）７ｒａ，７ｒｂ，７ｒｃを形成する。この酸化シリコン膜形成時のソースとしては、例えば、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）と酸素（Ｏ2）を用い、成膜温度を５００℃〜５８０℃とする。第１のサイドウォールスペーサ７を除去し、第２のサイドウォールスペーサ７ｒを形成するが、共にゲート電極 ６ａ，６ｂ，６ｃの側壁上に形成されるため、膜厚による幅の差は生じても、両側のサイドウォールスペーサの中心位置は変わらない。リセス６２ａ、半導体エピタキシャル層６３は、再度形成されたゲート電極構造ＧＳとダミーゲート電極構造ＤＧＳとの間の領域に配置される。
【００４２】
図３Ｌに示すように、例えばスピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｐＭＯＳ形成領域３０に開口６８ａを有するフォトレジストパターン６８を形成する。フォトレジストパターン６８をマスクにして、例えばイオン注入法により、ｎ型ウェル５３に、例えばＢ等のｐ型不純物を、加速エネルギー８ｋｅＶ、ドーズ量を５×１０15ｃｍ-2で導入し、ＳＤＥ領域６５ａより深いＳＤ領域６９ａを形成する。ＳＤ領域６９ａの形成後、フォトレジストパターン６８は除去する。
【００４３】
図３Ｍに示すように、例えばスピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｎＭＯＳ形成領域４０に開口７０ａを有するフォトレジストパターン７０を形成する。フォトレジストパターン７０をマスクにして、例えばイオン注入法により、ｐ型ウェル５３に、例えばリン（Ｐ）等のｎ型不純物を、加速エネルギー６ｋｅＶ、ドーズ量を８×１０15ｃｍ-2で導入し、ＳＤＥ領域６５ｂより深いＳＤ領域６９ｂを形成する。ＳＤ領域６９ｂの形成後、フォトレジストパターン７０は除去する。
【００４４】
ＳＤ領域６９ａ，６９ｂの形成後、例えばＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  aｎｎｅａｌｉｎｇ）法により、導入した不純物を活性化させる熱処理を行なう。熱処理は、例えば１０００℃以上の短時間とする。 
【００４５】
図３Ｎに示すように、公知のＳＡＬＩＣＩＤＥ（ｓｅｌｆ  ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）法によるシリサイド形成を行なう。例えば、スパッタリング法により、厚さ５ｎｍ〜２０ｎｍ程度のニッケル（Ｎｉ）膜を全面に堆積する。熱処理を行なうことにより、ＮｉとＳｉ（Ｓｉ基板５１とゲート電極のポリシリコンの表面が露出している部分）とを反応させる。この熱処理は、例えば、Ｎ2やＡｒ等の不活性雰囲気において１００℃〜５００℃で行なう。Ｓｉとの反応に使われなかった余剰Ｎｉを、例えば、塩酸と過酸化水素水の混合薬液によって除去する。必要に応じて、第２の熱処理を、例えば、Ｎ2やＡｒ等の不活性雰囲気において２００℃〜５００℃で行なう。これにより、ゲート電極６ａ，６ｂ，６ｃ、ＳＤ領域６９ａ，６９ｂおよびＳｉＧｅ層６３の各表層部に、ニッケルシリサイド（ＮｉＳｉ）膜７１が１０ｎｍ〜４０ｎｍ程度で形成される。
【００４６】
図３Ｏに示すように、下層層間絶縁膜ＩＬ１を基板全面上に堆積し、ＭＯＳトランジスタに接続する導電性プラグＰＬを埋め込む。下層層間絶縁膜ＩＬ１の上に、層間絶縁膜ＩＬ２を堆積し、配線溝をエッチングしてシングルダマシン銅配線ＳＤを埋め込む。以降、層間絶縁膜ＩＬ３，ＩＬ４，ＩＬ５堆積、デュアルダマシン配線溝形成、デュアルダマシン銅配線ＤＤ１，ＤＤ２，ＤＤ３埋込を所望回繰り返し、金属多層配線を形成し、ＵＬＳＩ半導体装置を製造する。
【００４７】
上記の実施例においては、図２Ｂに示すように、第１の対向辺と第２の対向辺とが画定する矩形活性領域に対して、活性領域を横断し、第１の対向辺と交差するゲート電極、第２の対向辺を覆うダミーゲート電極を形成し、ダミーゲート電極構造によって半導体エピタキシャル層を素子分離領域から離間して形成した。ダミーゲート電極の配置はこれに限らない。
【００４８】
図４Ａ，４Ｂ，４Ｃはダミーゲート電極構造の他の配置形状を示す平面図である。
【００４９】
図４Ａに示すように、矩形活性領域の第２の対向辺を覆い、さらに第１の対向辺の一部を覆うようにダミーゲート電極１５を形成する。素子分離領域と活性領域の境界の大部分を覆ってダミーゲート電極構造を形成できるので、リーク電流抑制効果が大きくなる。回路設計上、ダミーゲート電極構造の配置に制限があることもある。このような場合は、可能な範囲で、ダミーゲート電極を配置すればよい。
【００５０】
図４Ｂに示すように、図２Ｂの配置における一方のダミーゲート電極構造ＤＧＳを省略してもよい。
【００５１】
図４Ｃに示すように、図４Ａの配置における一方のダミーゲート電極構造ＤＧＳを省略してもよい。
【００５２】
図２Ｂ，４Ａ−４Ｃに示したいずれの構成を選択するかは、そのＭＯＳＦＥＴの寸法、レイアウト、要求特性等に基づいて決めればよい。これらの配置においては、ダミーゲート電極が活性領域上方にも配置される。ダミーゲート電極の下方にチャネルを誘起すると、予期せぬ悪影響を生じる可能性があるので、ダミーゲート電極は回路機能を有さない純然たるダミーとするのが好ましい。
【００５３】
活性領域と素子分離領域との境界から、半導体エピタキシャル層を離間させる構造は、上記の構造に限らない。他のゲート電極を素子分離領域上に形成し、他のゲート電極の側壁上のサイドウォールスペーサによって境界の一部を覆うことによっても、半導体エピタキシャル層を境界から離間させることは可能である。
【００５４】
図５Ａ−５Ｃは、他のゲート電極の側壁上のサイドウォールスペーサが活性領域と素子分離領域の境界の一部を覆う実施例２を示す断面図、平面図である。他のゲート電極を素子分離領域上に形成し、他のゲート電極の側壁上に形成される絶縁膜からなるサイドウォールスペーサが素子分離領域と活性領域の境界上にくるように他のゲート電極を配置する。便宜上、他のゲート電極をダミーゲート電極と読んで説明するが、他のゲート電極はダミーである必要はない。他のゲート電極の位置以外は図２Ａ，２Ｂに示す構成と同じである。実施例２の製造工程は、実施例１の製造工程と同様でよい。
【００５５】
図５Ａに示すように、シリコン基板５１に素子分離領域５２を形成し、ｎ型ウェル５４、ｐ型ウェル５３を形成する。活性領域表面にゲート絶縁膜５５を形成し、その上にポリシリコンゲート電極層６、絶縁マスク層５７を形成し、ゲート電極６ａ、６ｂ、６ｃをパターニングする。ゲート電極６ｃは素子分離領域５２上に形成され、ダミーゲート電極１５として機能する。酸化シリコン膜５８、窒化シリコン膜５９を堆積し、ｐ型ウェル５３を覆うフォトレジストパターン６０を形成する。フォトレジストパターン６０をマスクとして、異方性エッチングを行って、ゲート電極６ａ、６ｃの側壁上にサイドウォールスペーサ７を形成する。ダミーゲート電極６ｃの側壁上に形成されるサイドウォールスペーサ７は、素子分離領域５２からｎ型ウェル５４上に延在し、素子分離領域５２とｎ型ウェル５４の境界から所定距離ｎ型ウェル５４を覆う。
【００５６】
図５Ｂはサイドウォールスペーサ７を形成した状態の基板の平面図である。活性領域ＡＲは、第１の対向辺と、第２の対向辺が画定する矩形形状を有する。ゲート電極６は、活性領域ＡＲを縦方向に横断し、第１の対向辺と交差する。ダミーゲート電極１５は、素子分離領域５２上に形成されている。ダミーゲート電極１５の内側側面上のサイドウォールスペーサ７は、第２の対向辺を覆うように形成され、素子分離領域と活性領域の間の境界のうち、ゲート電極の長手方向と平行な境界を覆っている。図５Ａ，５Ｂの状態は、図３Ｄの状態に相当する。
【００５７】
図３Ｅ−３Ｇに示す工程と同様の工程で、ｎ型ウェル５４にリセスをエッチングし、リセスを埋め込んでＳｉＧｅエピタキシャル層を成長する。図３Ｈ−３Ｊに示す工程と同様の工程で、サイドウォールスペーサ７を除去し、エクステンション領域をイオン注入する。図３Ｋ−３Ｎに示す工程と同様の工程で、サイドウォールスペーサを形成し、ＳＤ領域をイオン注入し、サリサイド工程を行う。
【００５８】
図５Ｃに示すように、ゲート電極構造ＧＳとダミーゲート電極構造ＤＧＳとの間の領域において、リセスが形成され、リセスを埋め込んで半導体エピタキシャル層６３が成長されている。ＳＤＥ領域、ＳＤ領域が半導体エピタキシャル層を囲むように形成されている。他のゲート電極を素子分離領域上に配置し、他のゲート電極の側壁上に形成されるサイドウォールスペーサが活性領域と素子分離領域の境界を覆う配置は、図５Ｂに示すものに限らない。
【００５９】
図６Ａ−６Ｃは、他のゲート電極が素子分離領域上に配置され、他のゲート電極の側壁上のサイドウォールスペーサが活性領域と素子分離領域の境界の一部を覆う他の配置を示す平面図である。
【００６０】
図６Ａに示すように、活性領域ＡＲは、第１の対向辺と、第２の対向辺が画定する矩形形状を有し、ゲート電極構造ＧＳは、活性領域ＡＲを縦方向に横断し、第１の対向辺と交差する。矩形活性領域の第２の対向辺、および第１の対向辺の一部の外側に他のゲート電極１５が配置される。他のゲート電極の側壁上にサイドウォールスペーサ７を形成したダミーゲート電極構造ＤＧＳは、第２の対向辺を覆い、さらに第１の対向辺の一部を覆うように配置されている。素子分離領域と活性領域の境界の大部分を覆ってダミーゲート電極構造を形成できるので、リーク電流抑制効果が大きくなろう。回路設計上、ダミーゲート電極構造の配置に制限があることもある。このような場合は、可能な範囲で、ダミーゲート電極を配置すればよい。
【００６１】
図６Ｂに示すように、図５Ｂの配置における一方のダミーゲート電極構造ＤＧＳを省略してもよい。
【００６２】
図６Ｃに示すように、図６Ａの配置における一方のダミーゲート電極構造ＤＧＳを省略してもよい。
【００６３】
なお、半導体エピタキシャル層を素子分離領域から離間して形成する構成の例は、これまでに例示したものに限定されない。活性領域内の半導体エピタキシャル層が、素子分離領域の少なくとも一部と離間して形成されていれば（離間している部分が点在しているような場合を含む）、一定のリーク電流抑制効果を得ることが可能である。素子分離領域上に形成され、ダミーゲート電極と呼んだ他のゲート電極は、電圧を印加しても寄生チャネルを誘起しない。従って、他のＭＯＳトランジスタのゲート電極を他のゲート電極として利用することもできる。
【００６４】
図７に示すように、隣接する２つのｐＭＯＳＦＥＴ３０ａ，３０ｂとｎＭＯＳＦＥＴ４０が配置されている。ｎＭＯＳＦＥＴ４０ｂのゲート電極６ｂが延在して、ｐＭＯＳＦＥＴ３０ｂの他のゲート電極を構成する。他のゲート電極６ｂの側壁上のサイドウォールスペーサ７が、ｐＭＯＳＦＥＴ３０ｂと素子分離領域の境界を覆っている。また、隣接する２つのｐＭＯＳＦＥＴ３０a、３０ｂの間に１つのダミーゲート電極６ｃが形成され、その両側のサイドウォールスペーサ７が離間領域５１ａを形成している。この例のように他のＭＯＳＦＥＴのゲート電極のサイドウォールスペーサを使用して離間領域を構成することが可能である。また、複数の離間領域を１つのダミーゲート電極で同時に形成することも可能である。
【００６５】
前述の実施例では、ＳＤＥ領域の形成より前にＳｉＧｅエピタキシャル層を形成した。エピタキシャル成長の加熱工程後に、エクステンションを形成するので、浅いエクステンション形成が容易になる。しかし、一旦形成した第１のサイドウォールスペーサを除去し、エクステンション形成後第２のサイドウォールスペーサを形成することが必要で、工程数が多くなる。ＳＤＥ領域を形成した後にＳｉＧｅエピタキシャル層を形成してもよい。
【００６６】
図８Ａ−８Ｎは、ＳＤＥ領域、ＳＤ領域形成後に、半導体エピタキシャル層を埋め込む製造方法の主要工程を示す半導体基板の断面図である。
【００６７】
図８Ａに示すように、Ｓｉ基板５１に、ｐＭＯＳ形成領域３０およびｎＭＯＳ形成領域４０を画定する素子分離領域５２を形成する。素子分離領域５２は、ＳＴＩにより形成する。フォトレジストパターンで活性領域を切り分け、ｎＭＯＳ形成領域４０にボロン等のｐ型の不純物をオン注入することにより、ｎＭＯＳ形成領域４０にｐ型ウェル５３を形成する。同様に、ｐＭＯＳ形成領域３０についても、リン等のｎ型の不純物を導入して、ｐＭＯＳ形成領域３０にｎ型ウェル５４を形成する。活性領域全面に膜厚１．２ｎｍのゲート絶縁膜５５を、例えば熱酸化法により形成する。ゲート絶縁膜は、酸化シリコン膜の他、これをさらにプラズマ窒化した酸化窒化シリコン膜や、高誘電率のハフニウム（Ｈｆ）を含む膜を使用してもよい。ゲート絶縁膜を覆って基板全面上に膜厚１００ｎｍのポリシリコン膜６を堆積する。
【００６８】
図８Ｂに示すように、例えばスピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｎＭＯＳ形成領域４０に開口１０１aを有するフォトレジストパターン１０１を形成する。フォトレジストパターン１０１をマスクにして、ポリシリコン膜５６に、例えばイオン注入法によりリン（Ｐ）等のｎ型不純物を、加速エネルギー１０ｋｅＶ、ドーズ量を８×１０15ｃｍ-2で導入する。その後、フォトレジストパターン１０１を除去する。ｐＭＯＳＦＥＴ領域に開口を有するフォトレジストパターンを形成して、例えばイオン注入法により、ポリシリコン膜５６に、例えばボロン（Ｂ）等のｐ型不純物を、加速エネルギー５ｋｅＶ、ドーズ量を５×１０15ｃｍ-2で導入する。ゲート電極形状を有するフォトレジストパターンを形成し、ポリシリコン膜５６およびゲート絶縁膜５５を、例えば異方性エッチングによりパターニングする。
【００６９】
図８Ｃに示すように、ｐＭＯＳ形成領域３０とｎＭＯＳ形成領域４０にそれぞれ、ゲート絶縁膜５５ａ，５５ｂを介してゲート電極６ａ，６ｂが形成され、ｐＭＯＳ形成領域と素子分離領域の境界上にゲート絶縁膜５５ｃを介してダミーゲート電極６ｃが形成された構造が得られる。
【００７０】
図８Ｄに示すように、スピンコート法により、基板全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｎＭＯＳ形成領域４０に開口６４ａを有するフォトレジストパターン６４を形成する。フォトレジストパターン６４をマスクにして、例えばイオン注入法により、ゲート電極６ｂの両側のｐ型ウェル５３の比較的深い領域に、例えばインジウム（Ｉｎ）等のｐ型不純物を加速エネルギー５０ｋｅＶ、総ドーズ量を５×１０13ｃｍ-2で導入し、ｐ型のポケット領域Ｐｋｐを形成する。続いて、フォトレジストパターン６４をマスクに、例えばイオン注入法により、ゲート電極６ｂの両側のｐ型ウェル５３の浅い領域に、例えばヒ素（Ａｓ）等のｎ型不純物を加速エネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2で導入し、ＳＤＥ領域６５ｂを形成する。その後、フォトレジストパターン６４を除去する。なお、ポケット領域はＰｋｐｐ型ウェル５３と同導電型なので、以後図示を省略する。 
【００７１】
図８Ｅに示すように、スピンコート法により、全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｐＭＯＳ形成領域３０に開口６５ａを有するフォトレジストパターン６５を形成する。フォトレジストパターン６５をマスクにして、例えばイオン注入法により、ゲート電極６ａとダミーゲート電極６ｃの間のｎ型ウェル５４の比較的深い領域に、例えばＡｓ等のｎ型不純物を加速エネルギー４０ｋｅＶ、総ドーズ量を２×１０13ｃｍ-2で導入し、ｎ型のポケット領域Ｐｋｎを形成する。フォトレジストパターン６５をマスクに、例えばイオン注入法により、ゲート電極６ａとダミーゲート電極６ｃの間のｎ型ウェル５４の浅い領域に、例えばボロン（Ｂ）等のｐ型不純物を加速エネルギーを０．５ｋｅＶ、ドーズ量を２×１０1４ｃｍ-2で導入し、ＳＤＥ領域６５ａを形成する。その後、フォトレジストパターン６５を除去する。
【００７２】
図８Ｆに示すように、例えばＣＶＤ法により、例えば膜厚１０ｎｍの酸化シリコン膜１０２を形成し、続いて、例えば膜厚８０ｎｍの窒化シリコン膜１０３を形成する。その後、例えばＲＩＥ法により、窒化シリコン膜１０３および酸化シリコン膜１０２を異方性エッチングし、ゲート電極６ａ、６ｂ、６ｃの側壁上に、酸化シリコン膜１０２と窒化シリコン膜１０３の積層構造で構成されたサイドウォールスペーサ７を形成する。ゲート電極とそのサイドウォールスペーサをあわせてゲート電極構造と呼び、ダミーゲート電極とそのサイドウォールスペーサをあわせてダミーゲート電極構造と呼ぶことがある。  
【００７３】
図８Ｇに示すように、フォトレジストパターンで活性領域を切り分け、ｎＭＯＳ形成領域には、例えばＡｓ等のｎ型不純物を加速エネルギー１０ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入しＳＤＥ領域をさらに低抵抗化させる領域１０５ｂを形成し、ｐＭＯＳ形成領域には、例えばＢ等のp型不純物を加速エネルギー２ｋｅＶ、ドーズ量を１×１０1５ｃｍ-2でイオン注入し、ＳＤＥ領域をさらに低抵抗化する領域１０５ａを形成する。なお本工程は、ＭＯＳＦＥＴの寄生抵抗を削減するための補助的なものであり、省略してもよい。
【００７４】
図８Ｈに示すように、例えばＣＶＤ法により、基板全面に膜厚４０ｎｍの酸化シリコン膜１０６を形成し、例えばＲＩＥ法により、酸化シリコン膜１０６を異方性エッチングして、サイドルウォールスペーサ７の側壁上に、酸化シリコン膜から成るサイドウォールスペーサ１０６を形成する。
【００７５】
図８Ｉに示すように、フォトレジストパターンで活性領域を切り分け、ｎＭＯＳ形成領域には、例えばP等のｎ型不純物を加速エネルギー８ｋｅＶ、ドーズ量８×１０1５ｃｍ-2でイオン注入してＳＤ領域６９ｂを形成し、ｐＭＯＳ形成領域には、例えばＢ等のp型不純物を加速エネルギー５ｋｅＶ、ドーズ量５×１０1５ｃｍ-2でイオン注入してＳＤ領域６９ａを形成する。
【００７６】
ＳＤ領域６９ａ，６９ｂの形成後、例えばＲＴＡ法により、導入した不純物を活性化させる熱処理を行なう。熱処理は、例えば９００℃以上の短時間とする。その後、サイドウォールスペーサ１０６をウェットエッチングにより除去する。
【００７７】
図８Ｋに示すように、基板全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍの酸化シリコン膜１０７を形成する。全面にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて、ｐＭＯＳ形成領域３０に開口１０８ａを有するフォトレジストパターン１０８を形成する。フォトレジストパターン１０８をマスクにして、ｐＭＯＳ形成領域３０の酸化シリコン膜１０７を、エッチングで除去する。
【００７８】
図８Ｌに示すように、例えばＲＩＥ法によって、ｐＭＯＳ形成領域３０のゲート電極構造ＧＳとダミーゲート電極構造ＤＧＳの間のＳｉ基板５１に対して選択的エッチングを行ない、例えば深さ５０ｎｍのリセスを形成する。この時、ｐＭＯＳ形成領域３０のゲート電極６ａ、６ｃの上部もエッチングされる。フッ酸（ＨＦ）を用いたウェット処理を行ない、リセスの表面を清浄化する。続いて、リセスに対してケミカルドライエッチングを行ない、図に示すようなサイドウォールスペーサの下方に入り込むリセス６２ａを形成する。エッチング後、フォトレジストパターン１０８を除去する。
【００７９】
図８Ｍに示すように、例えば減圧熱ＣＶＤ法により、リセス６２ａおよびゲート電極６ａ、６ｃの上部にＳｉＧｅ層６３を選択的にエピタキシャル成長させる。
【００８０】
図８Ｎに示すように、ｎＭＯＳ形成領域４０上の酸化シリコン膜１０７を例えばフッ酸処理により除去する。
【００８１】
このように、ダミーゲート電極構造ＤＧＳによって、ＳｉＧｅ層６３が素子分離領域５２から離間して形成されるようになる。後は、公知のＳＡＬＩＣＩＤＥ法および多層配線技術を用いて、ＵＬＳＩ半導体装置を製造する。
【００８２】
上記の説明では、主に、ｐＭＯＳＦＥＴのチャネル領域に応力を発生させるための半導体エピタキシャル層としてＳｉＧｅ層を成長する場合を例にして述べたが、ＳｉＧｅ層に替えてＳｉＧｅＣ層を成長するようにしてもよい。また、ｎＭＯＳＦＥＴのチャネル領域に応力を発生させるために半導体エピタキシャル層を形成することも可能である。そのような半導体エピタキシャル層としては、例えばＳｉＣ層を用いることができる。ｎＭＯＳＦＥＴにそのような半導体エピタキシャル層を形成する場合においても、素子分離領域の少なくとも一部から離間して形成するようにする。 
【００８３】
以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００８４】
【図１−１】、および
【図１−２】図１Ａ、１Ｂは、従来構造のサンプルＳ１の構造を概略的に示す断面図、および平面図、図１Ｃ，１Ｄは、ヘテロ界面を素子分離領域から離したサンプルＳ２の構造を概略的に示す断面図、および平面図、図１Ｅは、サンプルＳ１とＳ２のリーク電流と累積確率の関係を示すグラフである。
【図２】図２Ａ，２Ｂは、実施例１による半導体装置を概略的に示す断面図、および平面図である。
【図３−１】、
【図３−２】、
【図３−３】、
【図３−４】、および
【図３−５】図３Ａ−３Ｏは、半導体エピタキシャル層を埋め込んだ後、ＳＤＥ領域、ＳＤ領域を形成して、図２Ａ，２Ｂに示すＭＯＳトランジスタを含む半導体装置を製造する製造方法の主要工程を示す半導体基板の断面図である。
【図４】図４Ａ，４Ｂ，４Ｃはダミーゲート電極構造の他の配置形状を示す平面図である。
【図５】図５Ａ、５Ｂ，５Ｃは、サイドウォールスペーサが活性領域と素子分離領域の境界の一部を覆う実施例２による半導体装置を概略的に示す断面図、平面図である。
【図６】図６Ａ、６Ｂ，６Ｃは、他のゲート電極が素子分離領域上に配置され、他のゲート電極の側壁上のサイドウォールスペーサが活性領域と素子分離領域の境界の一部を覆う他の配置を示す平面図である。
【図７】図７は、他のゲート電極構造の変形例を示す半導体基板の平面図である。
【図８−１】、
【図８−２】、
【図８−３】、
【図８−４】、および
【図８−５】図８Ａ−８Ｎは、ＳＤＥ領域、ＳＤ領域形成後に、半導体エピタキシャル層を埋め込んで、図２Ａ，２Ｂに示すＭＯＳトランジスタを含む半導体装置を製造する製造方法の主要工程を示す半導体基板の断面図である。
【符号の説明】
【００８５】
１    ＭＯＳＦＥＴ，
２    半導体基板、
３    素子分離領域、
４    ウェル、
５    ゲート絶縁膜、
６    ゲート電極、
６ａ    ゲート電極、
６ｃ    ダミーゲート電極、
７    サイドウォールスペーサ、
８    ソース・ドレインエクステンション領域、
９    ソース・ドレイン領域、
１０    半導体エピタキシャル層、
１１    シリサイド層、
１５    ダミーゲート電極、
ＧＳ    ゲート電極構造、
ＤＧＳ    ダミーゲート電極構造。
【図１−１】
2010003812.tif 000003
【図１−２】
2010003812.tif 000004
【図２】
2010003812.tif 000005
【図３−１】
2010003812.tif 000006
【図３−２】
2010003812.tif 000007
【図３−３】
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【図３−４】
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【図３−５】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図８−４】
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【図８−５】
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