(57)【要約】【課題】ヒューズ素子などの不揮発性記憶素子から記憶内容を低消費電流で読み出す。【解決手段】ヒューズ素子３１と、外部リセット信号ＲＥＳＥＴ＃の遷移に応答して活性化する内部リセット信号ＲＥＳＥＴ１に応答してヒューズ素子３１の記憶内容を読み出す読み出し回路ＲＤと、読み出し回路ＲＤによって読み出された記憶内容を保持し、外部リセット信号ＲＥＳＥＴ＃の活性化期間に基づいて活性化する第２の内部リセット信号ＲＥＳＥＴ２によってリセットされるラッチ回路Ｌ１とを備える。これにより、外部リセット信号ＲＥＳＥＴ＃の活性化期間が長くても、ヒューズ素子３１に電流が流れる時間は僅かとなるため、リセット時における消費電流を低減することが可能となる。【選択図】図４
2010192042.tif 000002
【特許請求の範囲】
【請求項１】
外部リセット信号の遷移に応答して第１の内部リセット信号を活性化させ、前記外部リセット信号の活性化期間に基づいて第２の内部リセット信号を活性化させるタイミング制御回路と、
不揮発性記憶素子と、
前記第１の内部リセット信号に応答して前記不揮発性記憶素子の記憶内容を読み出す読み出し回路と、
前記読み出し回路によって読み出された記憶内容を保持し、前記第２の内部リセット信号によってリセットされる第１のラッチ回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記読み出し回路は、前記不揮発性記憶素子から読み出した記憶内容を保持する第２のラッチ回路を含んでおり、
前記第１のラッチ回路は、前記第２のラッチ回路に保持された前記記憶内容に基づいてセットされ、前記第２の内部リセット信号によってリセットされるＳＲラッチ回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記読み出し回路は、
互いに並列接続されるとともにいずれも前記不揮発性記憶素子に対して直列接続された第１及び第２のトランジスタと、
前記第１及び第２のトランジスタと前記不揮発性記憶素子との接続点に入力端が接続され、前記第２のトランジスタの制御電極に出力端が接続されたインバータと、を含み、
前記第１のトランジスタの制御電極に前記第１の内部リセット信号が供給され、
前記第２のトランジスタ及び前記インバータによって前記第２のラッチ回路が構成されている、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
電源電圧の投入に応答してパワーオンリセット信号を生成するパワーオンリセット信号生成回路をさらに備え、
前記タイミング制御回路は、前記外部リセット信号の遷移にかかわらず、前記パワーオンリセット信号の活性化に応答して前記第１の内部リセット信号を活性化させることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
任意の動作モードが設定されるモード設定回路をさらに備え、
前記モード設定回路は、前記第２の内部リセット信号によってリセットされることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記不揮発性記憶素子は情報を不可逆的に記憶し、前記モード設定回路は設定された動作モードを可逆的に記憶することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記外部リセット信号は、少なくとも電源電圧の投入時に活性化されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記外部リセット信号は、電源投入後の定常状態においても活性化されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
請求項１乃至６のいずれか一項に記載の半導体装置と、前記半導体装置に対して前記外部リセット信号を発行するコントローラとを備え、
前記コントローラは、少なくとも前記半導体装置への電源投入時に前記外部リセット信号を活性化させることを特徴とするデータ処理システム。
【請求項１０】
前記コントローラは、前記半導体装置が電源投入後の定常状態である場合においても、前記外部リセット信号を活性化させることを特徴とする請求項９に記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ヒューズなどの不揮発性記憶素子に記憶された内容によって動作が制御される半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体装置では、不良アドレスの置換や内部動作の切り替えを行うために不揮発性記憶素子が用いられている。不揮発性記憶素子としては、電気的にプログラム可能なアンチヒューズや、レーザービームにより切断可能なレーザーヒューズがある。不揮発性記憶素子の情報は読み出し信号により読み出され、その情報はラッチ回路に記憶される（特許文献１参照）。
【０００３】
一方、ＤＤＲ３型のＤＲＡＭなど一部の半導体装置には、外部端子としてリセット端子が設けられていることがある。リセット端子は外部リセット信号が入力される端子であり、外部リセット信号が活性化すると上述したラッチ回路がリセットされるとともに、不揮発性記憶素子に記憶された情報の読み出し動作が行われる。これにより、ラッチ回路には不揮発性記憶素子に記憶された情報が正しく取り込まれ、その後、半導体装置の初期化動作が実行される。リセット信号は、起動時に活性化される場合と、動作中の任意のタイミングで活性化される場合とがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−９６５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このようなリセット端子を備える半導体装置に対して、特許文献１に記載のヒューズ回路を適用すると、次のような問題がある。
【０００６】
特許文献１では、ＡＴＤ信号発生回路２からの信号ＹＲＤの活性化に応じてフリップフロップ４をリセットし、信号ＹＲＤＢが活性化している期間に亘って、選択されたヒューズＦの読み出しが行われる。特許文献１では、信号ＹＲＤＢが活性化している期間、常にヒューズＦの読み出し動作が行われる。この際に、選択されたヒューズが導通状態であれば、その期間、電源からグランドに対して電流が流れ続ける。
【０００７】
このため、リセット端子を備える半導体装置に対して特許文献１に記載のヒューズ回路を適用すると、外部リセット信号がアクティブである期間に亘り、未切断のヒューズ素子に電流が流れ続けることになる。その結果、例えば、ＤＲＡＭのディープパワーダウンモードのように低消費電流が求められる状態で外部リセット信号を活性化させると、消費電流値が規定値を超えてしまうという問題があった。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、外部リセット信号の遷移に応答して第１の内部リセット信号を活性化させ、前記外部リセット信号の活性化期間に基づいて第２の内部リセット信号を活性化させるタイミング制御回路と、不揮発性記憶素子と、前記第１の内部リセット信号に応答して前記不揮発性記憶素子の記憶内容を読み出す読み出し回路と、前記読み出し回路によって読み出された記憶内容を保持し、前記第２の内部リセット信号によってリセットされる第１のラッチ回路とを備えることを特徴とする。
【０００９】
本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置に対して前記外部リセット信号を発行するコントローラとを備え、前記コントローラは、少なくとも前記半導体装置への電源投入時に前記外部リセット信号を活性化させることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、不揮発性記憶素子への読み出し動作を外部リセット信号の遷移に応答して行っていることから、外部リセット信号の活性化期間が長くても、不揮発性記憶素子に電流が流れる時間は僅かとなる。このため、リセット時における消費電流を低減することが可能となる。
【００１１】
しかも、不揮発性記憶素子から読み出された記憶内容を保持するラッチ回路は、外部リセット信号の活性化期間に基づいてリセットされることから、ラッチ回路の出力が不定となる期間は最小限となる。このため、ラッチ回路の出力を利用する他の内部回路が誤動作を起こすおそれもなくなる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態によるデータ処理システムの構成を示すブロック図である。
【図２】第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図３】タイミング制御回路２０の回路図である。
【図４】ヒューズ回路３０の回路図である。
【図５】半導体装置１０の動作を説明するためのタイミング図である。
【図６】比較例によるヒューズ回路３０ａの回路図である。
【図７】ヒューズ回路３０ａを用いた場合の動作を示すタイミング図である。
【図８】別の比較例によるヒューズ回路３０ｂの回路図である。
【図９】ヒューズ回路３０ｂを用いた場合の動作を示すタイミング図である。
【図１０】第２の実施形態による半導体装置１０ａの構成を示すブロック図である。
【図１１】タイミング制御回路２０ａの回路図である。
【図１２】半導体装置１０ａの動作を説明するためのタイミング図である。
【図１３】タイミング制御回路２０ｂの回路図である。
【図１４】第３の実施形態による半導体装置の動作を説明するためのタイミング図である。
【図１５】第４の実施形態による半導体装置１０ｂの構成を示すブロック図である。
【図１６】第５の実施形態による半導体装置１０ｃの構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態によるデータ処理システムの構成を示すブロック図である。
【００１５】
図１に示すデータ処理システムは、半導体装置１０とこれを制御するコントローラ１２によって構成されている。特に限定されるものではないが、半導体装置１０はＤＤＲ３（Double Data Rate 3）型のＤＲＡＭ（Dynamic Random Access Memory）である。コントローラ１２は、バス１４を介してアドレス、コマンド、クロックなどの信号をＤＲＡＭである半導体装置１０に供給するとともに、ライトデータの出力及びリードデータの入力を行う。
【００１６】
コントローラ１２が発行するコマンドの一つに、外部リセット信号ＲＥＳＥＴ＃が含まれる。外部リセット信号ＲＥＳＥＴ＃は、半導体装置１０をリセットするための信号であり、本実施形態ではローレベルが活性状態である。したがって、通常の動作時においては外部リセット信号ＲＥＳＥＴ＃はハイレベルに保つ必要があり、電源投入時やリスタート時において一定期間だけローレベルに活性化される。外部リセット信号ＲＥＳＥＴ＃は、アクティブコマンドやリードコマンドなど、複数の信号（ＲＡＳ，ＣＡＳなど）の組み合わせによって表現される信号ではなく、専用の配線１６を介してコントローラ１２から半導体装置１０に供給される単一の信号である。
【００１７】
コントローラ１２が外部リセット信号ＲＥＳＥＴ＃を活性化させるタイミングとしては、少なくとも半導体装置１０への電源投入時が挙げられる。但し、電源投入時だけでなく、半導体装置１０が電源投入後の定常状態である場合においても、コントローラ１２は外部リセット信号ＲＥＳＥＴ＃を任意のタイミングで活性化させることにより、半導体装置１０をリスタートさせることができる。
【００１８】
図２は、第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１９】
図２に示すように、本実施形態による半導体装置１０は、主回路４０の他にタイミング制御回路２０及びヒューズ回路３０を備えている。主回路４０とは、当該半導体装置１０の主たる機能を実現するための回路ブロックであり、本実施形態のように半導体装置１０がＤＲＡＭであれば、メモリコアやその周辺回路が該当する。周辺回路とは、アドレスバッファ、アドレスデコーダ、コマンドデコーダ、リフレッシュカウンタ、クロック制御回路、データ入出力回路などの回路ブロックを指す。
【００２０】
タイミング制御回路２０は、外部リセット信号ＲＥＳＥＴ＃を受けるリセット端子１６ａに接続されており、これに基づいて内部リセット信号ＰＲＥＳＥＴ１、ＰＲＥＳＥＴ２を生成する回路である。生成された内部リセット信号ＰＲＥＳＥＴ１、ＰＲＥＳＥＴ２は、ヒューズ回路３０に供給される。
【００２１】
ヒューズ回路３０は、内部リセット信号ＰＲＥＳＥＴ１、ＰＲＥＳＥＴ２に基づいて、制御信号ＦＬＯＡＤ３を生成する回路である。制御信号ＦＬＯＡＤ３は主回路４０に供給され、主回路４０はこれに基づいて動作モードが指定される。ヒューズ回路３０の設定は、仕様などに基づき半導体装置１０の製造時に行われる。つまり、ヒューズ回路３０の設定内容は不可逆的なものであり、実使用時に変更することはできない。
【００２２】
その他、半導体装置１０には、外部端子として電源端子１８ａ，１８ｂが設けられている。電源端子１８ａは電源電圧ＶＤＤが供給される端子であり、電源端子１８ａに印加された電源電圧ＶＤＤは、主回路４０に含まれる各種回路に直接、或いは、電源回路によって昇圧又は降圧された後に供給される。また、電源端子１８ｂは電源電圧ＶＤＤＱが供給される端子である。電源電圧ＶＤＤＱとは、主回路４０に含まれる出力バッファ（図示せず）の動作電圧として用いられる。
【００２３】
図３は、タイミング制御回路２０の回路図である。
【００２４】
図３に示すように、タイミング制御回路２０は、内部リセット信号ＰＲＥＳＥＴを遅延させるディレイ回路２１と、ディレイ回路２１の反転出力と内部リセット信号ＰＲＥＳＥＴを受けるＮＡＮＤ回路２２とを有している。内部リセット信号ＰＲＥＳＥＴとは、リセット端子１６ａに供給された外部リセット信号ＲＥＳＥＴ＃の内部信号であり、外部リセット信号ＲＥＳＥＴ＃よりもやや位相の遅れた信号である。ＮＡＮＤ回路２２の出力は、偶数段のインバータ列２３を経由することにより、内部リセット信号ＰＲＥＳＥＴ１として出力される。また、内部リセット信号ＰＲＥＳＥＴは、偶数段の別のインバータ列２４を経由することにより、内部リセット信号ＰＲＥＳＥＴ２として出力される。
【００２５】
図４は、ヒューズ回路３０の回路図である。
【００２６】
図４に示すように、ヒューズ回路３０は、ヒューズ素子３１と、読み出し回路ＲＤと、ラッチ回路Ｌ１とを有している。ヒューズ素子３１は、レーザービームの照射によって切断することが可能な不揮発性記憶素子（レーザーヒューズ）である。したがって、レーザービームを照射する前は導通状態であり、レーザービームを照射した後は絶縁状態となる。かかる変化は不可逆的であり、一旦絶縁状態に変化させたヒューズ素子３１を元の導通状態に戻すことはできない。特に限定されるものではないが、レーザービームの照射は半導体装置１０の製造時においてウェハ状態で行われる。
【００２７】
読み出し回路ＲＤは、内部リセット信号ＰＲＥＳＥＴ１に応答してヒューズ素子３１の記憶内容を読み出す回路である。読み出し回路ＲＤは、互いに並列接続されるとともにいずれもヒューズ素子３１に対して直列接続されたトランジスタＴｒ１，Ｔｒ２と、トランジスタＴｒ１，Ｔｒ２とヒューズ素子３１との接続点Ａに入力端が接続され、トランジスタＴｒ２のゲート電極（制御電極）に出力端が接続されたインバータＩＮＶ１とを有している。トランジスタＴｒ１，Ｔｒ２は、いずれもＰチャンネルＭＯＳトランジスタである。トランジスタＴｒ１のゲート電極には内部リセット信号ＰＲＥＳＥＴ１が供給されている。
【００２８】
かかる構成により、内部リセット信号ＰＲＥＳＥＴ１がローレベルに活性化すると、トランジスタＴｒ１がオンし、ヒューズ素子３１に電圧が印加される。このため、ヒューズ素子３１が導通状態（レーザービームによって切断されていない状態）であれば、トランジスタＴｒ１のオン電流がヒューズ素子３１を介してグランドに流れることから、接続点Ａの電位はローレベルとなる。これに対し、ヒューズ素子３１が絶縁状態（レーザービームによって切断された状態）であれば、トランジスタＴｒ１がオンしてもヒューズ素子３１には電流が流れないことから、接続点Ａの電位はハイレベルとなる。接続点Ａの論理レベルは、トランジスタＴｒ２及びインバータＩＮＶ１からなるラッチ回路Ｌ２によって保持され、インバータＩＮＶ２を介して出力される。図４において、読み出し回路ＲＤの出力は制御信号ＦＬＯＡＤ１と表記されている。
【００２９】
ラッチ回路Ｌ１は、２つのＮＡＮＤ回路Ｇ１，Ｇ２が循環接続されてなるＳＲラッチ回路であり、そのリセット入力端Ｒには制御信号ＦＬＯＡＤ２が供給される。制御信号ＦＬＯＡＤ２は、内部リセット信号ＰＲＥＳＥＴ２と同じ信号であるが、信号伝搬により生じる遅延により、内部リセット信号ＰＲＥＳＥＴ２よりもやや位相が遅れている。
【００３０】
したがって、内部リセット信号ＰＲＥＳＥＴ２がローレベルに活性化すると、インバータＩＮＶ３を介したラッチ回路Ｌ１の出力は強制的にローレベルとなる。一方、ラッチ回路Ｌ１のセット入力端Ｓには、読み出し回路ＲＤの出力が供給される。これにより、内部リセット信号ＰＲＥＳＥＴ１が活性化してない状態（ハイレベル）で読み出し回路ＲＤの出力がローレベルになると、インバータＩＮＶ３を介したラッチ回路Ｌ１の出力である制御信号ＦＬＯＡＤ３はハイレベルとなる。ラッチ回路Ｌ１にラッチされた情報は、制御信号ＦＬＯＡＤ２が活性化するまで保持される。
【００３１】
以上が本実施形態による半導体装置１０の構成である。次に、本実施形態による半導体装置１０の動作について説明する。
【００３２】
図５は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。図５に示す例は、電源投入時であるＣＡＳＥ１と、電源投入後の定常状態であるＣＡＳＥ２において外部リセット信号ＲＥＳＥＴ＃がそれぞれ活性化した場合の動作を示している。
【００３３】
図５に示すように、外部リセット信号ＲＥＳＥＴ＃は、電源投入時であるＣＡＳＥ１においては２００μｓｅｃ以上の期間に亘り活性化し、電源投入後の定常状態であるＣＡＳＥ２においては１００ｎｓｅｃ以上の期間に亘り活性化する。電源投入時であるＣＡＳＥ１において外部リセット信号ＲＥＳＥＴ＃の活性化期間を長く設定しているのは、電源投入時においては電源電圧ＶＤＤ，ＶＤＤＱが安定しておらず、正しくリセット動作を行うためには十分な時間が必要だからである。これに対し、電源投入後の定常状態においては、電源電圧ＶＤＤ，ＶＤＤＱが安定していることから、短期間で確実にリセット動作を行うことが可能である。
【００３４】
ＣＡＳＥ１，２のいずれにおいても、外部リセット信号ＲＥＳＥＴ＃がローレベルに活性化すると、これに連動して、内部リセット信号ＰＲＥＳＥＴ及びＰＲＥＳＥＴ２も活性化する。もちろん、図３に示したインバータ列２４の経由などによる所定の伝搬時間が存在することから、内部リセット信号ＰＲＥＳＥＴの位相は外部リセット信号ＲＥＳＥＴ＃に対してやや遅れ、内部リセット信号ＰＲＥＳＥＴ２の位相は内部リセット信号ＰＲＥＳＥＴに対してやや遅れる。
【００３５】
これに対し、内部リセット信号ＰＲＥＳＥＴ１は、内部リセット信号ＰＲＥＳＥＴの立ち上がりエッジに応答して、所定期間Ｔ１だけローレベルに活性化する。所定期間Ｔ１は、図３に示したディレイ回路２１のディレイ量によって定められる。所定期間Ｔ１としては、外部リセット信号ＲＥＳＥＴ＃の活性化期間よりも十分に短く設計され、定常状態における外部リセット信号ＲＥＳＥＴ＃の活性化期間が１００ｎｓｅｃ以上であるとすれば、所定期間Ｔ１は１ｎｓｅｃ程度に設定することが好ましい。但し、所定期間Ｔ１が短すぎると、読み出し回路ＲＤによる読み出し動作が正しく行われないおそれがあることから、２ｎｓｅｃ以上の時間となるよう、設計することが好ましい。
【００３６】
これにより、外部リセット信号ＲＥＳＥＴ＃が活性化すると、外部リセット信号ＲＥＳＥＴ＃の活性化期間と同じ期間に亘り内部リセット信号ＰＲＥＳＥＴ２（＝制御信号ＦＬＯＡＤ２）が活性化し、その後、外部リセット信号ＲＥＳＥＴ＃が活性状態から非活性状態に遷移すると、これに応答して内部リセット信号ＰＲＥＳＥＴ１が所定期間Ｔ１だけ活性化することになる。
【００３７】
その結果、制御信号ＦＬＯＡＤ２の活性化期間中は、ヒューズ回路３０に含まれるラッチ回路Ｌ１が強制的にリセットされるため、ヒューズ回路３０の出力である制御信号ＦＬＯＡＤ３はローレベルに固定される。その後、内部リセット信号ＰＲＥＳＥＴ１が所定期間Ｔ１だけ活性化すると、読み出し回路ＲＤはヒューズ素子３１の記憶内容の読み出しを行い、その結果に応じて制御信号ＦＬＯＡＤ１の論理レベルが定められる。これにより、ヒューズ素子３１が切断されていれば制御信号ＦＬＯＡＤ１はローレベルとなり、ラッチ回路Ｌ１はセットされるため、ヒューズ回路３０の出力である制御信号ＦＬＯＡＤ３はハイレベルに変化する。一方、ヒューズ素子３１が切断されていなければ、制御信号ＦＬＯＡＤ１はハイレベルとなることから、ヒューズ回路３０の出力である制御信号ＦＬＯＡＤ３はローレベルを維持する。尚、図５に示す例では、ヒューズ素子３１が切断されている場合の波形を示している。
【００３８】
以上の動作により、外部リセット信号ＲＥＳＥＴ＃が活性化するとヒューズ素子３１の記憶内容が読み出され、これに基づいてヒューズ回路３０の出力である制御信号ＦＬＯＡＤ３の論理レベルが定められる。
【００３９】
この時、本実施形態では、ヒューズ素子３１に電流を流す期間Ｔ１は、外部リセット信号ＲＥＳＥＴ＃の活性化期間とは関係なく、内部リセット信号ＰＲＥＳＥＴ１の活性化期間によって定められることから、ヒューズ素子３１への通電による消費電流を抑制することが可能となる。特に、電源投入時であるＣＡＳＥ１のように、外部リセット信号ＲＥＳＥＴ＃の活性化期間が長い場合であっても、ヒューズ素子３１に電流が流れる期間はあくまで所定期間Ｔ１に固定されることから、電源投入時における消費電流を大幅に抑制することが可能となる。
【００４０】
しかも、本実施形態では、外部リセット信号ＲＥＳＥＴ＃が活性化すると、ラッチ回路Ｌ１を直ちにリセットしていることから、ヒューズ回路３０の出力である制御信号ＦＬＯＡＤ３が不定となる期間は最小限に抑えられる。このため、制御信号ＦＬＯＡＤ３の不定出力によって主回路４０が誤動作するおそれもなくなる。
【００４１】
図６は、比較例によるヒューズ回路３０ａの回路図である。
【００４２】
図６に示すヒューズ回路３０ａは、ラッチ回路Ｌ１のリセット入力端に内部リセット信号ＰＲＥＳＥＴ２が供給されている点において、図４に示したヒューズ回路３０と相違している。したがって、内部リセット信号ＰＲＥＳＥＴ１は用いられていない。
【００４３】
図７は、比較例によるヒューズ回路３０ａを用いた場合の動作を示すタイミング図である。
【００４４】
図７に示すように、比較例によるヒューズ回路３０ａを用いた場合、内部リセット信号ＰＲＥＳＥＴ２の活性化期間に亘ってヒューズ素子３１には電流が流れ続ける。このため、特に電源投入時であるＣＡＳＥ１のように、外部リセット信号ＲＥＳＥＴ＃の活性化期間が長い場合、ヒューズ素子３１には電流が長時間流れ続けるため、消費電流が増大してしまう。
【００４５】
これに対し、上述した第１の実施形態では、外部リセット信号ＲＥＳＥＴ＃の遷移（立ち上がりエッジ）に応答して所定期間Ｔ１だけヒューズ素子３１に電流を流していることから、図６及び図７を用いて説明した問題が生じることはない。
【００４６】
図８は、別の比較例によるヒューズ回路３０ｂの回路図である。
【００４７】
図８に示すヒューズ回路３０ｂは、ラッチ回路Ｌ１のリセット入力端に内部リセット信号ＰＲＥＳＥＴ１が供給されている点において、図４に示したヒューズ回路３０と相違している。したがって、内部リセット信号ＰＲＥＳＥＴ２は用いられていない。
【００４８】
図９は、比較例によるヒューズ回路３０ｂを用いた場合の動作を示すタイミング図である。
【００４９】
図９に示すように、比較例によるヒューズ回路３０ｂを用いた場合、上述した第１の実施形態と同様、ヒューズ素子３１に電流が流れるのは、内部リセット信号ＰＲＥＳＥＴ１が活性化する所定期間Ｔ１に限定される。しかしながら、内部リセット信号ＰＲＥＳＥＴ１が活性化するのは、外部リセット信号ＲＥＳＥＴ＃が非活性化した後である。したがって、電源投入時においては、外部リセット信号ＲＥＳＥＴ＃が非活性化するまでの期間（すなわち２００μｓｅｃ以上の期間）、制御信号ＦＬＯＡＤ３の出力は不定となる。このため、制御信号ＦＬＯＡＤ３を利用する主回路４０が誤動作するおそれが生じる。
【００５０】
これに対し、上述した第１の実施形態では、外部リセット信号ＲＥＳＥＴ＃が活性化すると直ちに制御信号ＦＬＯＡＤ３をローレベルに固定していることから、図８及び図９を用いて説明した問題が生じることはない。
【００５１】
以上説明したように、本実施形態による半導体装置１０によれば、消費電流を抑制しつつ主回路４０の誤動作を防止することが可能となる。
【００５２】
次に、本発明の好ましい第２の実施形態について説明する。
【００５３】
図１０は、第２の実施形態による半導体装置１０ａの構成を示すブロック図である。
【００５４】
図１０に示すように、本実施形態による半導体装置１０ａは、パワーオンリセット信号生成回路５０を備えるとともに、タイミング制御回路２０がタイミング制御回路２０ａに置き換えられている点において、上述した第１の実施形態による半導体装置１０と相違している。その他の点については、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５５】
パワーオンリセット信号生成回路５０は電源端子１８ａ，１８ｂに接続されており、これら電源端子に供給される電源電圧ＶＤＤ，ＶＤＤＱの投入を検出する回路である。パワーオンリセット信号生成回路５０の出力であるパワーオンリセット信号ＰＯＮは、電源投入直後においてはハイレベル（上昇中の電源電圧とほぼ同じ値）であるが、電源電圧が一定値以上に上昇するとローレベルに変化し、その後はローレベルに固定される。パワーオンリセット信号ＰＯＮは、タイミング制御回路２０ａに供給される。
【００５６】
図１１は、タイミング制御回路２０ａの回路図である。
【００５７】
図１１に示すように、タイミング制御回路２０ａは、ディレイ回路２１の反転出力と内部リセット信号ＰＲＥＳＥＴを受けるＡＮＤ回路２５と、ＡＮＤ回路２５の出力とパワーオンリセット信号ＰＯＮを受けるＮＯＲ回路２６とを有している。ＮＯＲ回路２６の出力は、内部リセット信号ＰＲＥＳＥＴ１として出力される。その他の点については、図３に示したタイミング制御回路２０と同一である。
【００５８】
図１２は、本実施形態による半導体装置１０ａの動作を説明するためのタイミング図である。
【００５９】
図１２に示すように、本実施形態においては、外部リセット信号ＲＥＳＥＴ＃がハイレベルに遷移した場合だけでなく、パワーオンリセット信号ＰＯＮがハイレベルとなっている期間においても、内部リセット信号ＰＲＥＳＥＴ１がローレベルに活性化する。これにより、電源投入時に外部リセット信号ＲＥＳＥＴ＃が活性化されると、パワーオンリセット信号ＰＯＮの活性化期間にトランジスタＴｒ１がオンし、読み出し回路ＲＤに含まれるラッチ回路Ｌ２にヒューズ素子３１の記憶内容がラッチされる。その結果、読み出し回路ＲＤに含まれるラッチ回路Ｌ２は、直ちに不定状態から記憶内容の保持状態となることから、より安定した動作を確保することが可能となる。
【００６０】
本実施形態では、パワーオンリセット信号ＰＯＮに応答してヒューズ素子３１の記憶内容が読み出されるため、電源投入時においては、外部リセット信号ＲＥＳＥＴ＃の遷移に応答して内部リセット信号ＰＲＥＳＥＴ１を活性化させる必要は本来ない。しかしながら、パワーオンリセット信号ＰＯＮはある程度不安定な信号であり、場合によっては電源投入を行ってもパワーオンリセット信号ＰＯＮが発生しないこともあり得る。このような状況を考慮し、本実施形態では、パワーオンリセット信号ＰＯＮに応答してヒューズ素子３１の記憶内容が読み出した後も、外部リセット信号ＲＥＳＥＴ＃の遷移に応答して再度の読み出しを行うことで、確実な読み出し動作を担保している。
【００６１】
次に、本発明の好ましい第３の実施形態について説明する。
【００６２】
本実施形態による半導体装置は、タイミング制御回路２０ａがタイミング制御回路２０ｂに置き換えられている点において、上述した第２の実施形態による半導体装置１０ａと相違している。このため、本実施形態による半導体装置の全体構成を示すブロック図については省略する。
【００６３】
図１３は、第３の実施形態にて用いるタイミング制御回路２０ｂの回路図である。
【００６４】
図１３に示すように、タイミング制御回路２０ｂは、図１１に示したＡＮＤ回路２５がＮＯＲ回路２７に置き換えられている。その他の点については、図１１に示したタイミング制御回路２０ａと同一である。
【００６５】
図１４は、本実施形態による半導体装置の動作を説明するためのタイミング図である。
【００６６】
図１４に示すように、本実施形態においては、外部リセット信号ＲＥＳＥＴ＃がローレベルに遷移した場合に、内部リセット信号ＰＲＥＳＥＴ１が所定期間Ｔ１だけ活性化する。つまり、上記第１及び第２の実施形態では、外部リセット信号ＲＥＳＥＴ＃が活性状態から非活性状態に遷移した場合に内部リセット信号ＰＲＥＳＥＴ１を発生させていたが、本実施形態では、外部リセット信号ＲＥＳＥＴ＃が非活性状態から活性状態に遷移したことに応答して内部リセット信号ＰＲＥＳＥＴ１を発生させている。
【００６７】
但し、電源投入時においては、外部リセット信号ＲＥＳＥＴ＃が非活性状態から活性状態に遷移することがない。つまり、電源投入時における外部リセット信号ＲＥＳＥＴ＃は、不定状態から活性状態となり、その後非活性状態に遷移するのみである。このため、本実施形態においても、パワーオンリセット信号ＰＯＮに応答して内部リセット信号ＰＲＥＳＥＴ１を活性化させている。
【００６８】
本実施形態によれば、ラッチ回路Ｌ１のリセットと読み出し回路ＲＤによる読み出し動作が並行して行われることから、一連の動作に要する時間を短縮することが可能となる。
【００６９】
次に、本発明の好ましい第４の実施形態について説明する。
【００７０】
図１５は、第４の実施形態による半導体装置１０ｂの構成を示すブロック図である。
【００７１】
図１５に示すように、本実施形態による半導体装置１０ｂは、モード設定回路６０を備える点において、上述した第１の実施形態による半導体装置１０と相違している。その他の点については、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
モード設定回路６０は、主回路４０の動作モードを指定するためのレジスタである。つまり、主回路４０の動作モードは、ヒューズ回路３０及びモード設定回路６０の両方によって指定されるが、ヒューズ回路３０による動作モードの指定は不可逆的であり、仕様などに基づき製造段階で決定される。これに対し、モード設定回路６０による動作モードの指定は可逆的であり、ユーザ側で任意に変更しうる。モード設定回路６０への書き込みは、半導体装置１０ｂのリセット時において行われる。一例として、いわゆるモードレジスタがモード設定回路６０に該当する。
【００７３】
図１５に示すように、モード設定回路６０には内部リセット信号ＰＲＥＳＥＴ２が供給されており、モード設定回路６０の設定内容は、内部リセット信号ＰＲＥＳＥＴ２の活性化に応答してリセットされる。これにより、外部リセット信号ＲＥＳＥＴ＃が活性化すると、ヒューズ回路３０からの情報の読み出しが行われるだけでなく、モード設定回路６０のリセットも同時に行われることになる。これにより、半導体装置１０ｂを完全にリセットすることが可能となる。
【００７４】
次に、本発明の好ましい第５の実施形態について説明する。
【００７５】
図１６は、第５の実施形態による半導体装置１０ｃの構成を示すブロック図である。
【００７６】
図１６に示すように、本実施形態による半導体装置１０ｃは、モード設定回路６０を備える点において、上述した第２又は第３の実施形態による半導体装置１０ａと相違している。その他の点については、第２又は第３の実施形態による半導体装置１０ａと同一である。図１６に示すように、本実施形態においても、モード設定回路６０の設定内容は、内部リセット信号ＰＲＥＳＥＴ２の活性化に応答してリセットされる。これにより、外部リセット信号ＲＥＳＥＴ＃が活性化すると、半導体装置１０ｃを完全にリセットすることが可能となる。
【００７７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７８】
例えば、上記各実施形態では、不揮発性記憶素子として、レーザービームの照射によって切断可能なヒューズ素子３１を用いているが、不揮発性記憶素子がレーザーヒューズに限定されるものではない。したがって、大電流による溶断が可能なヒューズ素子であっても構わないし、高電圧の印加により絶縁状態から導通状態へ不可逆的に変化させることが可能なアンチヒューズ素子であっても構わない。さらには、各種のＲＯＭ素子又はＲＯＭ回路であっても構わない。ＲＯＭ素子又はＲＯＭ回路を用いる場合であっても、情報を不可逆的に記憶する素子又は回路である必要はなく、例えば、ＥＥＰＲＯＭのように情報を可逆的に記憶する素子又は回路であっても構わない。
【符号の説明】
【００７９】
１０，１０ａ，１０ｂ，１０ｃ    半導体装置
１２      コントローラ
１４      バス
１６      配線
１６ａ    リセット端子
１８ａ，１８ｂ    電源端子
２０，２０ａ，２０ｂ    タイミング制御回路
３０，３０ａ，３０ｂ    ヒューズ回路
３１      ヒューズ素子
４０      主回路
５０      パワーオンリセット信号生成回路
６０      モード設定回路
Ｌ１      ラッチ回路（第１のラッチ回路）
Ｌ２      ラッチ回路（第２のラッチ回路）
Ｒ        読み出し回路
Ｔｒ１    トランジスタ（第１のトランジスタ）
Ｔｒ２    トランジスタ（第２のトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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