(57)【要約】【課題】スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックを基本タイルとし、この基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路において、ロジック機能を有する基本タイルの割合と、入出力機能を有する基本タイルの割合を柔軟に設定することができる再構成可能集積回路を提供する。【解決手段】スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックの基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路は、機能ブロックは少なくとも再構成可能なロジック回路および入出力回路の両方を有しており、ロジック機能を利用する基本タイルの割合と入出力機能を利用する基本タイルの割合とを用途に合わせて所定の割合で構成し、前記ロジック回路または入出力回路のいずれかを使用して前記基本タイルをロジック機能または入出力機能のいずれかで使用する。【選択図】図２
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【特許請求の範囲】
【請求項１】
スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックの基本タイルをアレイ状に配置した構造の再構成可能集積回路であって、
前記機能ブロックは少なくとも再構成可能なロジック回路および入出力回路の両方を有しており、
ロジック機能を利用する基本タイルの割合と入出力機能を利用する基本タイルの割合とを用途に合わせて所定の割合で構成し、前記ロジック回路または入出力回路のいずれかまたは両回路を使用して前記基本タイルをロジック機能または入出力機能のいずれかまたは両機能で使用する
ことを特徴とした再構成可能集積回路。
【請求項２】
請求項１に記載の再構成可能集積回路において、
前記機能ブロックは、基本タイルへ入力される信号または基本タイルから出力される信号を、ロジック回路および入出力回路、入出力回路のみ、または、ロジック回路のみに対して選択的に伝搬する伝搬経路と、前記伝搬経路の経路を設定する回路構成情報を記憶する記憶素子とを有する
ことを特徴とした再構成可能集積回路。
【請求項３】
請求項１に記載の再構成可能集積回路において、
前記基本タイルが再構成可能集積回路のアレイの任意の場所に配置され、
前記アレイの任意の場所に配置された基本タイルの入出力回路が、集積回路パッケージの入出力ピンと電気的に接続される、
ことを特徴とした再構成可能集積回路。
【請求項４】
請求項１に記載の再構成可能集積回路において、
前記基本タイルが再構成可能集積回路のアレイの任意の場所に配置された再構成可能集積回路のシリコンダイの複数個を積層し、
積層したシリコンダイ上の基本タイルの入出力回路が電気的に他のシリコンダイ上の基本タイルの入出力回路と接続され、
積層したシリコンダイ上の基本タイルの入出力回路が集積回路パッケージの入出力ピンと電気的に接続される、
ことを特徴とした再構成可能集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路により構成される再構成可能集積回路に関し、特に、スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックの基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路に関するものである。
【背景技術】
【０００２】
ＦＰＧＡ（Ｆｉｌｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）に代表される再構成可能集積回路は、デバイスに内蔵された記憶素子に回路構成情報を蓄積することによって、ルーティング配線の結線状態やロジックブロックにおける論理機能、ルーティング配線とロジックブロックの相互接続状態を自由かつ柔軟に変更することが可能なデバイスである。
【０００３】
ＦＰＧＡは、一般的にルーティング配線とスイッチマトリックス（ＳＭ）と論理機能を提供する機能ブロック（Ｆｕｎｃｔｉｏｎａｌ  Ｂｌｏｃｋ）を内蔵する回路ブロックをタイル構造とし、これを基本単位として基板上にアレイ状に並べた構成をとる。
【０００４】
スイッチマトリックスや、論理機能を提供する機能ブロックは、結線状態を制御するための複数の記憶素子を内蔵しており、これらの記憶素子に回路構成情報を記憶することによって、スイッチマトリックスは複数のルーティング配線同士の結線の状態を設定する。同様に、機能ブロックは、任意の論理関数を回路構成情報により提供し、チップ内部から外部へ、もしくはチップ外部から内部への選択的な信号の伝搬の機能についても回路構成情報により提供する。
【０００５】
ユーザは、再構成可能集積回路の半導体集積回路チップに対して、回路構成情報を書き込むことによって、記憶素子に回路構成情報が記憶された状態となり、回路構成情報にしたがって、所望の規模、所望の機能を有する論理回路装置を構成することができる。
【０００６】
ところで、ＦＰＧＡを利用するユーザは、ソフトウェアのプログラムを実装するアプリケーションのロジック回路の規模と入出力回路の規模を、ＦＰＧＡ専用の配置・配線・性能予測ソフトウェアによってシミュレーションし、事前に予測したロジック回路の規模と入出力回路の規模に適したＦＰＧＡを、ロジック回路規模と入出力回路規模が異なる様々な品種のＦＰＧＡの中から選び、利用することになる。
【０００７】
その一方で、ＦＰＧＡのロジック回路の割合と入出力回路の割合については、タイルをアレイ状に配置して、チップを製造した段階で固定的に決定されている。
【０００８】
これは、ＦＰＧＡを構成する回路ブロックの基本タイルが、ロジック回路を含むロジック専用タイル、入出力回路を含む入出力専用タイルのように、大きく二つに分別されて構成されているためである。
【０００９】
ＦＰＧＡの基本タイルは、ルーティング配線、スイッチマトリックス、機能ブロックを内蔵するが、機能ブロックは、任意の論理関数を実現できるロジック回路か、または、チップ内部から外部へもしくはチップ外部から内部への信号の伝搬を制御する入出力回路を排他的に含んだ構成とされている。
【００１０】
図８〜図１２は、従来の再構成可能集積回路の構造を説明する図である。図８は再構成可能集積回路の全体の構造を説明する図である。図８に示すように、再構成可能集積回路１１０３は、複数の入出力専用タイル１１０１およびロジック専用タイル１１０２のタイルをアレイ状に配置している構造となっており、このアレイ状のタイル配置の例では、ロジック専用タイル１１０２がアレイ構造で形成されて中央部に配置され、その周りに入出力専用タイル１１０１が配置されている。
【００１１】
図９は、従来の再構成可能集積回路の回路ブロックの一つの入出力専用タイルの構造を説明する図である。再構成可能集積回路の入出力専用タイル１１０１は、横方向ルーティング配線１１１２、縦方向ルーティング配線１１１３、スイッチマトリックス１１１４、機能ブロック１２０１から構成されている。ここでの機能ブロック１２０１は、入出力回路１１１５のみを備えた構成とされている。
【００１２】
図１０は、従来の再構成可能集積回路の回路ブロックの一つのロジック専用タイルの構造を説明する図である。入出力専用タイル１１０１と同様に、再構成可能集積回路のロジック専用タイル１１０２は、横方向ルーティング配線１１１２、縦方向ルーティング配線１１１３、スイッチマトリックス１１１４、機能ブロック１２０２から構成されている。機能ブロック１２０２は、回路構成情報により論理機能が再構成可能なロジック回路１１１６のみを備えた構成されている。ここでは、機能ブロック１２０２は、複数個のロジック回路１１１６を備えたものとして構成されている。
【００１３】
図１１は、再構成可能集積回路のロジック専用タイルの詳細な構造の一例を説明する図である。機能ブロック１２０２に設けられる第１のロジック回路１１１６および第２のロジック回路１１１７には、それぞれインターナル配線を介して、スイッチマトリックスから信号が入力されており、第１のロジック回路１１１６および第２のロジック回路１１１７からの出力は、それぞれにインターナル配線を介して、スイッチマトリックスへ伝搬される。
【００１４】
図１２は、再構成可能集積回路の入出力専用タイルの詳細な構造の一例を説明する図である。機能ブロック１２０１に設けられる入出力回路１１１５には、インターナル配線を介して、スイッチマトリックスから信号が入力されており、入出力回路１１１５からの出力は、インターナル配線を介してスイッチマトリックスへ伝搬される。また、入出力回路１１１５は、入出力配線を介して他の回路もしくはチップのピンとの信号のやりとりを行う。
【００１５】
ＦＰＧＡにおける、ロジック回路を含むロジック専用タイルと入出力回路を含む入出力専用タイルの二種類の基本タイルの配置の例としては、特許文献１、特許文献２、特許文献３に記載のものが参照できる。
【特許文献１】特表２００７−５２７６１３号公報
【特許文献２】特開２００２−３３６５４号公報
【特許文献３】特開平８−５１３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、従来のＦＰＧＡチップにおいて、特許文献１に記載の縦列アーキテクチャによる構造では、ロジック専用タイルや入出力専用タイルを列ごとに集約して、アレイ状に配置しており、特許文献２に記載のプログラマブルロジックデバイスや特許文献３に記載のフィールド・プログラマブルゲートアレイでは、ロジック専用タイルを基本タイルアレイの中央部分に配置し、これらのロジック専用タイルアレイを囲むように入出力専用タイルを配置している。このように、従来のＦＰＧＡチップにおいて、ロジック専用タイルと入出力専用タイルの配置方法は様々であるが、内蔵するロジック専用タイルと入出力専用タイルの数、言い換えると、実装可能なロジック数と入出力数はチップごとに固定的であった。
【００１７】
実装可能なロジック数と入出力数が固定的である従来のＦＰＧＡチップに対してアプリケーションを実装する場合、ユーザは、まず、ＦＰＧＡ専用ソフトウェアを使用することで、実装予定のアプリケーションの回路規模をあらかじめ把握する。次にユーザは、この情報をもとに、ロジック数や入出力数の異なるいくつかの品種のＦＰＧＡチップの中から、アプリケーションの実装が可能な必要最小限のロジック数と入出力数を有するＦＰＧＡチップを選択し、使用していた。
【００１８】
ここで、前記のＦＰＧＡチップ上に実装したアプリケーションに対して、新たな機能を追加実装する場合、アプリケーション全体の回路規模は拡大する一方で、ＦＰＧＡチップの実装可能なロジック数と入出力数が固定的であり、尚且つ、新機能実装以前のアプリケーションに対して必要最小限の規模のＦＰＧＡチップを選択しているために、ロジック数や入出力数といったハードウェア資源の不足を招く可能性がある。その結果、ユーザは新機能を追加したアプリケーションに適したＦＰＧＡチップを新たに入手し直す必要があり、余分なコストを消費しなければならないという問題があった。
【００１９】
本発明は、上記のような問題を解決するためになされたものであり、本発明の目的は、スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックを基本タイルとし、この基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路において、ロジック機能を有する基本タイルの割合と入出力機能を有する基本タイルの割合を柔軟に設定することができる再構成可能集積回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記のような目的を達成するため、第１の態様として、本発明による再構成可能集積回路は、スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックの基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路であって、前記機能ブロックは少なくとも再構成可能なロジック回路および入出力回路の両方を有しており、ロジック機能を利用する基本タイルの割合と入出力機能を利用する基本タイルの割合とを用途に合わせて所定の割合で構成し、前記ロジック回路または入出力回路のいずれかまたは両回路を使用して前記基本タイルをロジック機能または入出力機能のいずれかまたは両機能で使用することを特徴とするものである。
【００２１】
また、別の態様として、本発明による再構成可能集積回路において、前記機能ブロックは、基本タイルへ入力される信号または基本タイルから出力される信号を、ロジック回路および入出力回路、入出力回路のみ、または、ロジック回路のみに対して選択的に伝搬する伝搬経路と、前記伝搬経路の経路を設定する回路構成情報を記憶する記憶素子とを有することを特徴とするものである。
【００２２】
さらに別の態様として、本発明による再構成可能集積回路において、前記基本タイルが再構成可能集積回路のアレイの任意の場所に配置され、前記アレイの任意の場所に配置された基本タイルの入出力回路が、集積回路パッケージの入出力ピンと電気的に接続されることを特徴とするものである。
【００２３】
さらに別の態様として、本発明による再構成可能集積回路において、前記基本タイルが再構成可能集積回路のアレイの任意の場所に配置された再構成可能集積回路のシリコンダイの複数個を積層し、積層したシリコンダイ上の基本タイルの入出力回路が電気的に他のシリコンダイ上の基本タイルの入出力回路と接続され、積層したシリコンダイ上の基本タイルの入出力回路が半導体パッケージの入出力ピンと電気的に接続されることを特徴とするものである。
【発明の効果】
【００２４】
本発明の再構成可能集積回路によれば、基本タイルへ入力される信号、もしくは基本タイルから出力される信号をロジック回路と入出力回路、もしくは、入出力回路のみ、もしくは、ロジック回路のみに対して選択的に伝搬する機能を有しており、基本タイルへ入力される信号、もしくは基本タイルから出力される信号の、ロジック回路と入出力回路への選択的な伝搬経路を記憶する記憶素子を有しており、この記憶素子に適切な回路構成情報を記憶することによって、信号の伝搬経路の再構成することができる。
【００２５】
また、本発明の再構成可能集積回路によれば、基本タイルをアレイの任意の場所に配置し、基本タイルの入出力回路が、電気的にチップの入出力ピンと接続されるように構成されており、これにより、チップ外部との信号の伝搬を行わない場合に、基本タイルをロジック専用タイルとして、論理動作を行うことができるほか、基本タイルを入出力専用タイルとして、チップ外部との信号の伝搬のみを行うこともできる。また、チップ外部からの信号を入出力回路で受けた直後に同一タイル内にあるロジック回路で論理動作を行うこともできる。
【００２６】
さらに、本発明の再構成可能集積回路は、基本タイルをアレイの任意の場所に配置された再構成可能集積回路のシリコンダイの複数個を積層したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）においても適応ができる。積層したシリコンダイ上の入出力回路を電気的に他のシリコンダイ上の入出力回路と接続し、また、積層したシリコンダイ上の入出力回路を電気的にチップの入出力ピンと接続する目的に対して、ロジック回路と入出力回路を同時に有する機能ブロックを含む基本タイルを使用することができる。
【００２７】
したがって、本発明の再構成可能集積回路によれば、機能ブロックにおける論理機能、機能ブロックの相互接続状態を自由かつ柔軟に変更することができる再構成可能集積回路が提供され、ロジック機能を有する基本タイルの割合と入出力機能を有する基本タイルの割合を柔軟に設定することができる
【発明を実施するための最良の形態】
【００２８】
以下に、本発明を実施する実施例の一形態について図面を参照して説明する。図１は再構成可能集積回路の全体の構造を説明する図である。図１に示すように、再構成可能集積回路１０３は、複数の入出力専用に用いる第１の基本タイル１０１およびロジック専用に用いる第２の基本タイル１０２のそれぞれの基本タイルをアレイ状に配置する構造となっており、このアレイ状のタイル配置の例では、ロジック専用として用いる第２の基本タイル１０２が基板上の中央部にアレイ構造を形成し、その周りに入出力専用に用いる第１の基本タイル１０１が配置されている。
【００２９】
図２は、再構成可能集積回路の構成の一部のアレイ構造の要素である第１の基本タイルの構造を説明する図である。再構成可能集積回路の第１の基本タイル１０１は、横方向ルーティング配線２０２、縦方向ルーティング配線２０３、スイッチマトリックス２０４、機能ブロック２０５から構成されている。機能ブロック２０５は、第１のロジック回路２０６、第２のロジック回路２０７、入出力回路２０８から構成されている。ここでは２個のロジック回路２０６およびロジック回路２０７と、１個の入出力回路２０８が設けられた構成であるが、これらの個数は任意である。
【００３０】
図３は、再構成可能集積回路の構成の一部のアレイ構造の要素である第２の基本タイルの構造を説明する図である。再構成可能集積回路の第２の基本タイル１０２は、横方向ルーティング配線２０２、縦方向ルーティング配線２０３、スイッチマトリックス２０４、機能ブロック２０５から構成されている。機能ブロック２０５は、第１のロジック回路２０６、第２のロジック回路２０７から構成されている。ここでは２個のロジック回路２０６およびロジック回路２０７が設けられた構成である。これらの個数は任意である。この機能ブロック２０５には、入出力回路は設けられていない。これは、第２の基本タイル１０２は、基板上の周辺部でなく、主に基板上の中央部にアレイ構造を形成して配置されるためであるが、入出力回路が設けられる構成とされてもよい。その場合には、第１の基本タイル１０１と区別されない。
【００３１】
図４は、再構成可能集積回路の基本タイルの詳細な構造の例を説明する図である。第１のロジック回路２０６および第２のロジック回路２０７には、それぞれインターナル配線２０９およびインターナル配線２１０を介して、スイッチマトリックス２０４から信号が入力されており、第１のロジック回路２０６および第２のロジック回路２０７からの出力は、それぞれインターナル配線２１１およびインターナル配線２１２を介して、スイッチマトリックス２０４へ伝搬される。入出力回路２０８は入出力配線３０８を介して他の回路もしくはチップのピンとの信号のやりとりを行う。
【００３２】
入出力回路２０８から出力される信号は、インターナル配線３０７を介してマルチプレクサ回路３０１およびマルチプレクサ回路３０２に入力される。これらのマルチプレクサ回路３０１およびマルチプレクサ回路３０２の選択機能により、第１のロジック回路２０６および第２のロジック回路２０７に入力される信号の一つは、スイッチマトリックス２０４からの信号か、入出力回路２０８からの信号のどちらかが選択される。
【００３３】
また、第１のロジック回路２０６および第２のロジック回路２０７から出力される信号は、それぞれインターナル配線２１１およびインターナル配線２１２を介して、マルチプレクサ回路３０３に入力される。マルチプレクサ回路３０３の機能により、第１のロジック回路２０６および第２のロジック回路２０７から出力される信号は、選択的に入出力回路２０８に伝搬される。
【００３４】
この基本タイルでは、第１のロジック回路２０６または第２のロジック回路２０７のいずれかを、または第１のロジック回路２０６および第２のロジック回路２０７の両方を用いて信号の論理処理を行うことができる。また、第１のロジック回路２０６または第２のロジック回路２０７のいずれかで、または第１のロジック回路２０６および第２のロジック回路２０７の両方で信号の論理処理を行った後に、入出力回路２０８へ信号を送り、その後、入出力回路２０８が信号を、他の回路もしくはチップのピンへ伝搬するように回路構成することができる。
【００３５】
基本タイル外部の他の回路もしくはチップのピンからの信号は入出力回路と少なくとも一つのロジック回路を介してスイッチマトリックスへと伝搬し、逆に、基本タイルから外部の他の回路もしくはチップのピンへの信号は、少なくとも一つのロジック回路と入出力回路を介して伝搬する。
【００３６】
以上に説明したように、第１のロジック回路２０６、第２のロジック回路２０７および入出力回路２０８への信号の選択的な伝搬の経路は、マルチプレクサ回路３０１、マルチプレクサ回路３０２およびマルチプレクサ回路３０３にそれぞれに接続されている記憶回路３０４、記憶回路３０５および記憶回路３０６に適切な情報（回路構成情報）を記憶することにより設定される。
【００３７】
図５は、再構成可能集積回路の基本タイルの構造の他の例を説明する図である。この基本タイルの例は、入出力回路２０８からの信号が、インターナル配線３０７を介して、マルチプレクサ回路３０１およびマルチプレクサ回路３０２だけでなく、マルチプレクサ回路４０１およびマルチプレクサ回路４０２の入力へ伝搬する経路が設けられている。第１のロジック回路２０６の出力信号と入出力回路２０８からの信号は、それぞれインターナル配線２１１およびインターナル配線３０７を介してマルチプレクサ回路４０１へ入力され、選択的にスイッチマトリックス２０４へ伝搬することができる。これと同様に、第２のロジック回路２０７の出力信号と入出力回路２０８からの信号は、それぞれインターナル配線２１２およびインターナル配線３０７を介してマルチプレクサ回路４０２へ入力され、選択的にスイッチマトリックス２０４へ伝搬することができる。
【００３８】
この例の基本タイルの構造では、さらに、スイッチマトリックス２０４からの信号を、インターナル配線４０５を介してマルチプレクサ回路３０３へ入力する信号伝搬経路を有する。このような信号の伝搬経路を有することによって、この基本タイルの構造では、図４により説明した機能に加えて、外部の他の回路もしくはチップのピンから基本タイルへ入力される信号は、入出力回路２０８を介して選択的に直接にスイッチマトリックス２０４へ入力することが可能であり、また、基本タイルから出力する信号は、スイッチマトリックス２０４から選択的に直接に入出力回路２０８を介して外部の他の回路もしくはチップのピンへ伝搬することができる。
【００３９】
また、ここで説明した選択的な信号の伝搬経路は、図４で説明した信号伝搬経路に加えて、マルチプレクサ回路４０１およびマルチプレクサ回路４０２にそれぞれ接続される記憶回路４０３および記憶回路４０４に適切な情報（回路構成情報）を記憶することにより設定される。
【００４０】
図６は再構成可能集積回路の構成の別の一例を説明する図である。この例では、再構成可能集積回路１０３において、アレイ状に配置するタイル構造として、第１の基本タイル１０１および第２の基本タイル１０２の配置を、各機能に応じて、それぞれの列ごとに集約した形として配置する。つまり、ロジック専用に用いる第２の基本タイル１０２の列に対応して、入出力専用に用いる第１の基本タイル１０１の列を設けて、第１の基本タイル１０１の列が、ロジック専用に用いる第２の基本タイル１０２の列からの信号の入出力を行えるような配置としている。この再構成可能集積回路の第１の基本タイル１０１とロジック専用に用いる第２の基本タイル１０２の数は任意である。これらの第１の基本タイル１０１及び第２の基本タイル１０２は混合されてもよい。このような配置のタイル構造とすることにより、再構成可能なロジック回路の回路構成の自由度が高くなる
【００４１】
図１により説明した再構成可能集積回路１０３の基本タイルの配置では、ロジック専用として用いる第２の基本タイル１０２が基板上の中央部にアレイ構造を形成し、その周りに入出力専用に用いる第１の基本タイル１０１が配置されている。ここで用いる第２の基本タイル１０２としては、従来のロジック専用タイル１１０２をそのまま用いることができる。
【００４２】
また、本発明の再構成可能集積回路においては、本発明にかかる第１の基本タイル１０１と従来のロジック専用タイル１１０２をアレイ状に配置することによっても、そのまま再構成可能集積回路１０３を構成することができる。従来の再構成可能集積回路における入出力専用タイル１１０１を、本発明の再構成可能集積回路の第１の基本タイル１０１で置き換えることによって、基本タイル全体におけるロジック機能と入出力機能の割合を、アプリケーションによって、ユーザが自由に変更することが可能となる。
【００４３】
図７は、本発明の再構成可能集積回路の構成のさらに別の一例を説明する図である。この例は、再構成可能集積回路の回路ブロックの第１の基本タイル６０１、…、６０４と、複数のロジック専用の第２の基本タイル６０９をアレイ状に配置した構成の再構成可能集積回路を実装したシリコンダイ６１１と、再構成可能集積回路の回路ブロックの第１の基本タイル６０５、…、６０８と、複数のロジック専用の第２の基本タイル６１０をアレイ状に配置した構成の再構成可能集積回路を実装したシリコンダイ６１２とを積層したものである。
【００４４】
図７に示すように、シリコンダイ６１１の第１の基本タイル６０１とシリコンダイ６１２の第１の基本タイル６０５とを導電体６１３で接続し、シリコンダイ６１１の第１の基本タイル６０２とシリコンダイ６１２の第１の基本タイル６０６とを導電体６１４で接続し、シリコンダイ６１１の第１の基本タイル６０３とシリコンダイ６１２の第１の基本タイル６０７とを導電体６１５で接続し、また、シリコンダイ６１１の第１の基本タイル６０４とシリコンダイ６１２の第１の基本タイル６０８とを導電体６１６で接続することにより、再構成可能集積回路を実装したシリコンダイ６１１とシリコンダイ６１２とをそれぞれ積層した場合に、それぞれのシリコンダイ間での信号の相互伝搬を可能となる。この場合に、それぞれのシリコンダイに実装した再構成可能集積回路の基本タイルの一部は、チップのピンと接続してもよく、また、シリコンダイ６１１とシリコンダイ６１２の再構成可能集積回路は複数の入出力専用タイルを混合してもよい。積層するシリコンダイは、再構成可能集積回路のみならず、様々な半導体集積回路を含む。積層するシリコンダイの数は任意である。
【図面の簡単な説明】
【００４５】
【図１】再構成可能集積回路の全体の構造を説明する図である。
【図２】再構成可能集積回路の構成の一部のアレイ構造の要素である第１の基本タイルの構造を説明する図である。
【図３】再構成可能集積回路の構成の一部のアレイ構造の要素である第２の基本タイルの構造を説明する図である。
【図４】再構成可能集積回路の基本タイルの詳細な構造の例を説明する図である。
【図５】再構成可能集積回路の基本タイルの構造の他の例を説明する図である。
【図６】再構成可能集積回路の構成の別の一例を説明する図である。
【図７】本発明の再構成可能集積回路の構成のさらに別の一例を説明する図である。
【図８】従来の再構成可能集積回路の全体の構造を説明する図である。
【図９】従来の再構成可能集積回路の回路ブロックの一つの入出力専用タイルの構造を説明する図である。
【図１０】従来の再構成可能集積回路の回路ブロックの一つのロジック専用タイルの構造を説明する図である。
【図１１】再構成可能集積回路のロジック専用タイルの詳細な構造の一例を説明する図である。
【図１２】再構成可能集積回路の入出力専用タイルの詳細な構造の一例を説明する図である。
【符号の説明】
【００４６】
１０１  第１の基本タイル
１０２  第２の基本タイル
１０３  再構成可能集積回路
２０２  横方向ルーティング配線
２０３  縦方向ルーティング配線
２０４  スイッチマトリックス
２０５  機能ブロック
２０６  第１のロジック回路
２０７  第２のロジック回路
２０８  入出力回路
２０９−２１２  インターナル配線
３０１−３０３  マルチプレクサ回路
３０４−３０６  記憶回路
３０７  インターナル配線
３０８  入出力配線
４０１−４０２  マルチプレクサ回路
４０３−４０４  記憶回路
４０５−４０６  インターナル配線
６０１−６０８  第１の基本タイル
６０９−６１０  第２の基本タイル
６１１−６１２  再構成可能集積回路
６１３−６１６  導電体
【図１】
2010080870.tif 000003
【図２】
2010080870.tif 000004
【図３】
2010080870.tif 000005
【図４】
2010080870.tif 000006
【図５】
2010080870.tif 000007
【図６】
2010080870.tif 000008
【図７】
2010080870.tif 000009
【図８】
2010080870.tif 000010
【図９】
2010080870.tif 000011
【図１０】
2010080870.tif 000012
【図１１】
2010080870.tif 000013
【図１２】
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