(57)【要約】【課題】ＤＵＴピンの接続先を高速ＡＴＥピンにするのか低速ＡＴＥピンにするのかを正確に見極めて、ＤＵＴピンとＡＴＥピンとの適切な接続案を算出する。【解決手段】ピン接続算出装置は、被試験対象が有するＤＵＴピン毎に、ＤＵＴピンに入力される試験信号又はＤＵＴピンから出力される出力信号の波形が所定の基準速度よりも早い速度で変化するか否かを判断する速度判断部１７と、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化すると判断されたＤＵＴピンに対して、所定の基準速度よりも早い速度で波形が変化する信号の取り扱いが可能な高速ＡＴＥピンを割り当て、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化しないと判断されたＤＵＴピンに対して、所定の基準速度以下の遅い速度で波形が変化する信号のみの取り扱いが可能な低速ＡＴＥピンを割り当てるピン割当部１８とを備える。【選択図】図１
2010078536.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象の良否を判定する半導体試験装置が有する複数のＡＴＥピンと前記被試験対象が有する複数のＤＵＴピンとの接続関係を算出するピン接続算出装置であって、
ＤＵＴピン毎に、ＤＵＴピンに入力される試験信号又はＤＵＴピンから出力される出力信号の波形が所定の基準速度よりも早い速度で変化するか否かを判断する速度判断部と、
前記試験信号又は前記出力信号の波形が所定の基準速度よりも早い速度で変化すると前記速度判断部によって判断されたＤＵＴピンに対して、前記所定の基準速度よりも早い速度で波形が変化する信号の取り扱いが可能な高速ＡＴＥピンを割り当て、前記試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化しないと前記速度判断部によって判断されたＤＵＴピンに対して、前記所定の基準速度以下の遅い速度で波形が変化する信号のみの取り扱いが可能な低速ＡＴＥピンを割り当てるピン割当部と
を備えることを特徴とするピン接続算出装置。
【請求項２】
前記速度判断部は、
高速テストレートを算出するテストレート算出部と、
前記試験信号又は前記出力信号の波形の変化間隔が前記高速テストレート幅の２倍以上である場合、所定の基準速度よりも早い速度で変化しないと判断し、前記試験信号又は前記出力信号の波形の変化間隔が前記高速テストレート幅の２倍未満である場合、所定の基準速度よりも早い速度で変化すると判断するピン速度判断部と
を備えることを特徴とする請求項１に記載のピン接続算出装置。
【請求項３】
被試験対象の良否を判定する半導体試験装置が有する複数のＡＴＥピンと前記被試験対象が有する複数のＤＵＴピンとの接続関係を算出するピン接続算出装置であって、
ＤＵＴピン毎に、ＤＵＴピンに入力される試験信号の波形変化が所定の規則性を満たしているか否かを判断する規則性判断部と、
前記試験信号の波形変化が所定の規則性を満たしていると前記規則性判断部によって判断された複数のＤＵＴピンに対して、所定の外付け回路を介してＡＴＥピンを接続する接続案を算出するピン接続案算出部と
を備えることを特徴とするピン接続算出装置。
【請求項４】
前記所定の規則性には、前記試験信号が一定の数値の加算又は減算により求められる数値データの羅列からなる規則性が含まれることを特徴とする請求項３に記載のピン接続算出装置。
【請求項５】
前記所定の規則性には、前記試験信号が一定の数値の乗算又は除算により求められる数値データの羅列からなる規則性が含まれることを特徴とする請求項３に記載のピン接続算出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速信号の出力が可能な高速ＡＴＥピンと低速信号に対応する低速ＡＴＥピンとが混在する半導体試験装置と被試験対象との間のピン接続案を算出するピン接続算出装置に関する。
【背景技術】
【０００２】
半導体試験装置は、ＩＣやＬＳＩなどを被試験対象に試験信号を与え、被試験対象から出力される出力信号に基づいて被試験対象の良否を判定する。これらの試験信号や出力信号は、半導体試験装置側の複数のＡＴＥピンと被試験対象側の複数のＤＵＴピンとの間を接続する配線上を伝送される。
【０００３】
また、半導体試験装置には、総てのＡＴＥピンが等しいドライバ機能及びコンパレータ機能を備えている「対称構造」の機種と、総てのＡＴＥピンが等しいドライバ機能とコンパレータ機能を備えていない「非対称構造」の機種とがある。対称構造の半導体試験装置は総てのＡＴＥピンのスペックが等しいので、各ＤＵＴピンの接続先としてＡＴＥピンを任意に選択することができる。
【０００４】
これに対して、非対称構造の半導体試験装置は、コストを削減するために、高速で変化する信号の出力が可能な高速ＡＴＥピンと、低速で変化する信号のみを出力する低速ＡＴＥピンとを有している。高速で変化する信号が入出力されるＤＵＴピンに対して高速ＡＴＥピンを接続し、低速で変化する信号が入出力されるＤＵＴピンに対して低速ＡＴＥピンを接続することにより、被試験対象の試験を低コストで行うことができる（例えば、特許文献１及び２参照）。
【特許文献１】特開２００６−７１２８８号公報
【特許文献２】特開２００７−１０３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、非対称構造の半導体試験装置において、ＡＴＥピンとＤＵＴピンとを適切に接続することができなければ、被試験対象の試験を実施することができない。例えば、高速信号が入力されるＤＵＴピンに低速ＡＴＥピンを接続してしまうと、半導体試験装置は、このＤＵＴピンに正確な信号を入力することができない。高速ＡＴＥピンの数には制限があり、ＤＵＴピンを総て高速ＡＴＥピンに接続することはできない。また、高速ＡＴＥピン数の増加は非対称構造の半導体試験装置のコスト上昇を招き、低コストで被試験対象の試験を行うことができなくなる。
【０００６】
従来、エンジニアがＤＵＴピンの仕様からＡＴＥピンとＤＵＴピンとの接続案を提案していた。例えば、エンジニアは自己の経験に基づいて、ＤＵＴピンがデータピンやアドレスピンであれば高速ＡＴＥピンを割り当て、ＤＵＴピンがコントロールピンであれば低速ＡＴＥピンを割り当てていた。
【０００７】
しかし、ＤＵＴピンの仕様がＤＵＴピンに入力される実際の試験波形の変化速度に正確に対応しているとは限らないので、エンジニアの経験に基づく判断基準では、ＤＵＴピンの接続先を高速ＡＴＥピンにするのか低速ＡＴＥピンにするのかを正確に見極めることができない。よって、ＤＵＴピンの仕様だけで接続するＡＴＥピンの種類を判断するのは必ずしも適切ではない。
【０００８】
本発明は、上記問題点に鑑みて成されたものであり、その目的は、ＤＵＴピンの接続先を高速ＡＴＥピンにするのか低速ＡＴＥピンにするのかを正確に見極めて、ＤＵＴピンとＡＴＥピンとの適切な接続案を算出するピン接続算出装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の特徴は、被試験対象の良否を判定する半導体試験装置が有する複数のＡＴＥピンと被試験対象が有する複数のＤＵＴピンとの接続関係を算出するピン接続算出装置であって、当該装置が、ＤＵＴピン毎に、ＤＵＴピンに入力される試験信号又はＤＵＴピンから出力される出力信号の波形が所定の基準速度よりも早い速度で変化するか否かを判断する速度判断部と、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化すると速度判断部によって判断されたＤＵＴピンに対して、所定の基準速度よりも早い速度で波形が変化する信号の取り扱いが可能な高速ＡＴＥピンを割り当て、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化しないと速度判断部によって判断されたＤＵＴピンに対して、所定の基準速度以下の遅い速度で波形が変化する信号のみの取り扱いが可能な低速ＡＴＥピンを割り当てるピン割当部とを備えることである。
【００１０】
第１の特徴によれば、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化すると判断されたＤＵＴピンに対して高速ＡＴＥピンを割り当て、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化しないと判断されたＤＵＴピンに対して低速ＡＴＥピンを割り当てることにより、ＤＵＴピンの接続先を高速ＡＴＥピンにするのか低速ＡＴＥピンにするのかを正確に見極めることができるので、ピン接続算出装置はＤＵＴピンとＡＴＥピンとの適切な接続案を算出することができる。
【００１１】
本発明の第２の特徴は、被試験対象の良否を判定する半導体試験装置が有する複数のＡＴＥピンと被試験対象が有する複数のＤＵＴピンとの接続関係を算出するピン接続算出装置であって、当該装置が、ＤＵＴピン毎に、ＤＵＴピンに入力される試験信号の波形変化が所定の規則性を満たしているか否かを判断する規則性判断部と、試験信号の波形変化が所定の規則性を満たしていると規則性判断部によって判断された複数のＤＵＴピンに対して、所定の外付け回路を介してＡＴＥピンを接続する接続案を算出するピン接続案算出部とを備えることである。
【００１２】
第２の特徴によれば、試験信号の波形変化が所定の規則性を満たしていると判断された複数のＤＵＴピンに対して、所定の外付け回路を介してＡＴＥピンを接続する接続案を算出することにより、ＡＴＥピンの数がＤＵＴピンの数よりも少ない場合、或いは同時に複数の被試験対象の試験を同時に行う場合であっても、ＡＴＥピンの数が不足してしまうことなく、ＤＵＴピンとＡＴＥピンとの適切な接続案を算出することができる。
【発明の効果】
【００１３】
本発明に係わるピン接続算出装置によれば、ＤＵＴピンの接続先を高速ＡＴＥピンにするのか低速ＡＴＥピンにするのかを正確に見極めて、ＤＵＴピンとＡＴＥピンとの適切な接続案を算出することができる。
【発明を実施するための最良の形態】
【００１４】
以下図面を参照して、本発明の実施の形態を説明する。なお、図面の記載において同一部分には同一符号を付して説明を省略する。
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態に係わるピン接続算出装置の構成を説明する。本発明の第１の実施の形態に係わるピン接続算出装置は、ＩＣやＬＳＩなどの被試験対象の良否を判定する半導体試験装置が有する複数のＡＴＥピンと被試験対象が有する複数のＤＵＴピンとの接続関係を算出する装置であって、一連の接続案算出作業を実行する
ための機能手段を備えた処理演算部１１と、接続案算出作業に必要なデータや算出された接続案情報を格納するデータ記憶部１２と、接続案算出プログラムを格納したプログラム記憶部１３とから少なくとも構成されている。処理演算部１１は、通常のコンピュータシステムの中央処理装置（ＣＰＵ）の一部を構成している。データ記憶部１２及びプログラム記憶部１３はＣＰＵの内部の主記憶装置で構成しても良く、このＣＰＵに接続された半導体ＲＯＭや半導体ＲＡＭなどの半導体メモリ、或いは磁気ディスク装置などの記憶装置で構成してもよい。
【００１５】
処理演算部１１は、ＤＵＴピン毎に、ＤＵＴピンに入力される試験信号又はＤＵＴピンから出力される出力信号の波形が所定の基準速度よりも早い速度で変化するか否かを判断する速度判断部１７と、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化すると速度判断部１７によって判断されたＤＵＴピンに対して、所定の基準速度よりも早い速度で波形が変化する信号の取り扱いが可能な高速ＡＴＥピンを割り当て、試験信号又は出力信号の波形が所定の基準速度よりも早い速度で変化しないと速度判断部１７によって判断されたＤＵＴピンに対して、所定の基準速度以下の遅い速度で波形が変化する信号のみの取り扱いが可能な低速ＡＴＥピンを割り当てるピン割当部１８とを備える。速度判断部１７、ピン割当部１８はそれぞれ専用のハードウェアで構成しても良く、通常のコンピュータシステムのＣＰＵを用いて、ソフトウェアで実質的に等価な機能を有する機能手段としてそれぞれを構成してもよい。
【００１６】
速度判断部１７は、高速テストレートを算出するテストレート算出部１９と、試験信号又は出力信号の波形の変化間隔が高速テストレート幅の２倍以上である場合、所定の基準速度よりも早い速度で変化しないと判断し、試験信号又は出力信号の波形の変化間隔が高速テストレート幅の２倍未満である場合、所定の基準速度よりも早い速度で変化すると判断するピン速度判断部２０とを備える。
【００１７】
テストレート算出部１９は、高速テストレートの一例としてクロック周期を検出する。例えば、被試験対象のシミュレーション波形を、半導体試験装置が被試験対象に対して入力する試験信号の波形（テストパターン）に変換する際に、時間軸上で連続しているテストパターンはテストレート毎に分割される。この時に、テストレート算出部１９は、クロック周期を高速テストレートの一例として検出する。
【００１８】
ピン速度判断部２０については、図３を参照して後述する。
【００１９】
また、ピン接続算出装置は、接続案算出作業に必要な情報を入力する為の入力装置１６と、作成された接続案などを出力する出力装置１５と、出力装置１５及び入力装置１６と処理演算部１１との間のデータ送受信を制御する入出力制御部１４とを更に有する。
【００２０】
図２は、半導体試験装置３１のＡＴＥピンと被試験対象（ＬＳＩ）３２のＤＵＴピンとの間の接続例を示す。半導体試験装置３１は、複数（ここではＬ個）のＡＴＥピンATE_p1〜ATE_pLを備える。被試験対象３２は、複数（ここではＮ個）のＤＵＴピンDUT_p1〜DUT_pNを備える。
【００２１】
ＡＴＥピンには、前述したように、所定の基準速度よりも早い速度で波形が変化する信号の取り扱いが可能な高速ＡＴＥピンと、所定の基準速度以下の遅い速度で波形が変化する信号のみの取り扱いが可能な低速ＡＴＥピンとが含まれている。換言すれば、半導体試験装置３１は、総てのＡＴＥピンが等しいドライバ機能とコンパレータ機能を備えていない「非対称構造」の半導体試験装置である。
【００２２】
第１の実施の形態において、ＡＴＥピンとＤＵＴピンの間は１対１に接続され、ＡＴＥ
ピンとＤＵＴピンを接続する配線は、プリント基板、回路ボードなどのインターフェースガード３３上に形成される。よって、ピン接続算出装置は、複数のＡＴＥピンと複数のＤＵＴピンとの接続関係を算出することにより、インターフェースガード３３上の配線を設計することができる。例えば、複数のＡＴＥピンと複数のＤＵＴピンとの接続関係を図１のデータ記憶部１２に保存し、外部のプリント基板ＣＡＤツールへ転送することによりＡＴＥピンとＤＵＴピンとを接続するプリント基板の設計に役立てることができる。
【００２３】
図３（ａ）は、所定の基準速度に対して低速で変化する試験信号の波形の一例を示し、図３（ｂ）は、所定の基準速度に対して高速で変化する試験信号の波形の一例を示し、図３（ｃ）は、クロック信号の波形を示す。
【００２４】
ピン速度判断部２０は、テストレート算出部１９が算出した図３（ｃ）のクロック信号の周期を所定の基準速度として、図３（ａ）及び図３（ｂ）に示した試験信号の各々を、所定の基準速度よりも早い速度で波形が変化する信号なのか否かを判断する。例えば、図３（ａ）に示す試験信号の波形の変化間隔は高速テストレート（クロック周期）幅の２倍以上であるので、ピン速度判断部２０は、所定の基準速度よりも早い速度で変化しないと判断する。一方、図３（ｂ）に示す試験信号の波形の変化間隔は高速テストレート（クロック周期）幅の２倍未満であるので、ピン速度判断部２０は、所定の基準速度よりも早い速度で変化すると判断する。
【００２５】
図１のピン割当部１８は、波形が所定の基準速度よりも早い速度で変化すると速度判断部１７によって判断された試験信号が入力されるＤＵＴピンに対して高速ＡＴＥピンを割り当て、接続する接続案を作成し、波形が所定の基準速度よりも早い速度で変化しないと速度判断部１７によって判断された試験信号が入力されるＤＵＴピンに対して低速ＡＴＥピンを割り当てる。このようにして、ピン接続算出装置は、高速で波形が変化する試験信号が入力されるＤＵＴピンに対して高速ＡＴＥピンを接続し、低速で波形が変化する試験信号が入力されるＤＵＴピンに対して低速ＡＴＥピンを接続する接続案を作成することができる。
【００２６】
なお、通常、半導体試験装置が１つの被試験対象に対して行う試験には複数の種類が有り、１つのＤＵＴピンに対して入力される試験信号の波形は試験の種類毎に異なる。よって、各ＤＵＴピンを高速ＡＴＥピンに接続するか低速ＡＴＥピンに接続するかの判断は、これらの複数の試験における試験信号の波形の変化速度を考慮して行うことが望ましい。
【００２７】
次に、図４を参照して、図１に示したピン接続算出装置を用いたピン接続算出方法の一例について説明する。
【００２８】
（イ）まずＳ０１段階において、ＤＵＴピンDUT_pnを特定するための変数ｎとしてｎ＝１を初期設定する。Ｓ０３段階に進み、特定の被試験対象３２に対して半導体試験装置３１が実施する試験TESTmを特定するための変数ｍとしてｍ＝１を初期設定する。なおここ
では、全部でＭ個の試験TEST1〜TESTMを特定の被試験対象３２に対して実施する場合について説明する。
【００２９】
（ロ）Ｓ０５段階に進み、テストレート算出部１９は、試験TEST1における高速テスト
レートの一例としてクロック周期を検出する。Ｓ０７段階に進み、ピン速度判断部２０は、試験TEST1においてＤＵＴピンDUT_p1に入力される試験信号の波形の変化間隔は高速テ
ストレート（クロック周期）幅の２倍以上であるか否かを判断する。クロック周期幅の２倍以上である場合（Ｓ０７でＹＥＳ）、当該試験信号は所定の基準速度よりも早い速度で波形が変化しない信号であると判断され、Ｓ０９段階に進み、ピン割当部１８は、ＤＵＴピンDUT_p1に対して低速ＡＴＥピンを割当候補とする。その後、Ｓ１３段階に進む。
【００３０】
（ハ）一方、クロック周期幅の２倍以上でない場合（Ｓ０７でＮＯ）、当該試験信号は所定の基準速度よりも早い速度で波形が変化する信号であると判断され、Ｓ１１段階に進み、ピン割当部１８は、ＤＵＴピンDUT_p1に対して高速ＡＴＥピンを割当候補とする。その後、Ｓ１３段階に進む。
【００３１】
（ニ）Ｓ１３段階において、ｍ＝Ｍであるか否かを判断する。ｍ＝Ｍでない場合（Ｓ１３でＮＯ）、Ｓ１５段階に進み、ｍを１だけインクリメントしてＳ０５段階に戻り、特定の被試験対象に対して実施する残りの総ての試験TEST2〜TESTmについて、Ｓ０５段階〜Ｓ１１段階を繰返し実施する。ｍ＝Ｍである場合（Ｓ１３でＹＥＳ）、Ｓ１７段階に進み、処理演算部１１は、総ての試験TEST1〜TESTmにおいて、ＤＵＴピンDUT_p1に対して高速ＡＴＥピンを割当候補としたか否かを判断する。
【００３２】
（ホ）総ての試験TEST1〜TESTmにおいて高速ＡＴＥピンを割当候補とした場合（Ｓ１７でＹＥＳ）、Ｓ２１段階に進み、総ての試験TEST1〜TESTmにおいて高速ＡＴＥピンを割当候補としなかった場合（Ｓ１７でＮＯ）Ｓ１９段階に進む。
【００３３】
（へ）Ｓ１９段階において、処理演算部１１は、ＤＵＴピンDUT_p1に対して高速ＡＴＥピンを割当候補とした試験TESTの数が所定のしきい値よりも多いか否かを判断する。試験TESTの数が所定のしきい値よりも多い場合（Ｓ１９でＹＥＳ）、Ｓ２１段階に進み、ピン割当部１８は、ＤＵＴピンDUT_p1に対して高速ＡＴＥピンを割り当てることを決定する。その後、Ｓ２５段階に進む。
【００３４】
（ト）一方、試験TESTの数が所定のしきい値以下である場合（Ｓ１９でＮＯ）、Ｓ２３段階に進み、ピン割当部１８は、ＤＵＴピンDUT_p1に対して低速ＡＴＥピンを割り当てることを決定する。その後、Ｓ２５段階に進む。
【００３５】
（チ）Ｓ２５段階において、ｎ＝Ｎであるか否かを判断する。ｎ＝Ｎでない場合（Ｓ２５でＮＯ）、Ｓ２７段階に進み、ｎを１だけインクリメントしてＳ０３段階に戻り、特定の被試験対象が有する残りの総てのＤＵＴピンDUT_p2〜DUT_pNについて、Ｓ０３段階〜Ｓ２３段階を繰返し実施して、高速ＡＴＥピン又は低速ＡＴＥピンのいずれかを割り当てることを決定する。ｎ＝Ｎである場合（Ｓ２５でＹＥＳ）、図４のフローチャートは終了する。
【００３６】
なお、上述したピン接続算出方法は、時系列的につながった一連の処理又は操作、即ち「手順」として表現することができる。従って、このピン接続算出方法を、コンピュータシステムを用いて実行するために、コンピュータシステム内のプロセッサーなどが果たす複数の機能を特定するコンピュータプログラム（接続案算出プログラム）として構成することができる。また、このコンピュータプログラムは、コンピュータ読み取り可能な記録媒体に保存することができる。この記録媒体をコンピュータシステムによって読み込ませ、前記プログラムを実行してコンピュータを制御しながら上述したピン接続算出方法を実現することができる。ここで、前記記録媒体としては、メモリ装置、磁気ディスク装置、光ディスク装置、その他のプログラムを記録することができるような装置が含まれる。コンピュータシステムに読み込まれた接続案算出プログラムはプログラム記憶部１３に格納される。
【００３７】
以上説明したように、本発明の第１の実施の形態によれば、試験信号の波形が所定の基準速度よりも早い速度で変化すると判断されたＤＵＴピンDUT_p1〜DUT_pNに対して高速ＡＴＥピンを割り当て、試験信号の波形が所定の基準速度よりも早い速度で変化しないと判断されたＤＵＴピンDUT_p1〜DUT_pNに対して低速ＡＴＥピンを割り当てることにより、Ｄ
ＵＴピンDUT_p1〜DUT_pNの接続先を高速ＡＴＥピンにするのか低速ＡＴＥピンにするのかを正確に見極めることができるので、ピン接続算出装置はＤＵＴピンとＡＴＥピンとの適切な接続案を算出することができる。
【００３８】
また、算出されたＤＵＴピンとＡＴＥピンとの接続案に基づいて、被試験対象のシミュレーション波形から低速で変化する波形の変化間隔と高速テストレートとの比例関係を算出することができるので、高速ＡＴＥピンと低速ＡＴＥピンが混在した半導体試験装置用のテストパターンを変換することができる。
【００３９】
なお、第１の実施の形態では、ＡＴＥピンからＤＵＴピンに試験信号が入力される場合を例に取り説明したが、本発明はこれに限定されない。これとは逆に、この試験信号に対して被試験対象のＤＵＴピンから出力信号がＡＴＥピンへ出力される場合においても、出力信号の波形について同様な解析処理を行い、接続するＡＴＥピンの種類を判断することができる。
（第２の実施の形態）
ＡＴＥピンの数がＤＵＴピンの数よりも少ない場合、或いは同時に複数の被試験対象の試験を同時に行う場合、ＡＴＥピンの数が不足してしまい、総てのＤＵＴピンに対してＡＴＥピンを１対１で接続することができない。半導体試験装置が備えるＡＴＥピンの数を増やすと装置のコストが上昇してしまう。
【００４０】
ＤＵＴピンの中には、例えばアドレスＢｕｓピン等のＢｕｓピンが多数含まれている。これらのＢｕｓピンに入力される試験信号は共通する規則性を満たしている場合が多い。例えば、アドレスＢｕｓピンは一般的に０，１，２，・・・の昇順で変化する。特に、システム・オン・チップ（ＳｏＣ）からなる被試験対象は、このような共通した規則性を満たす複数のＢｕｓピンを有している場合が多い。
【００４１】
そこで、第２の実施の形態では、所定の規則性を満たしている複数のＤＵＴピンに対して、所定の外付け回路を介してＡＴＥピンを接続する接続案を算出するピン接続算出装置について説明する。
【００４２】
図５を参照して、本発明の第２の実施の形態に係わるピン接続算出装置の構成を説明する。本発明の第２の実施の形態に係わるピン接続算出装置は、ＩＣやＬＳＩなどの被試験対象の良否を判定する半導体試験装置が有する複数のＡＴＥピンと被試験対象が有する複数のＤＵＴピンとの接続関係を算出する装置であって、一連の接続案算出作業を実行するための機能手段を備えた処理演算部５１と、接続案算出作業に必要なデータや算出された接続案情報を格納するデータ記憶部５２と、接続案算出プログラムを格納したプログラム記憶部５３とから少なくとも構成されている。
【００４３】
処理演算部５１は、ＤＵＴピン毎に、ＤＵＴピンに入力される試験信号の波形変化が所定の規則性を満たしているか否かを判断する規則性判断部５７と、試験信号の波形変化が所定の規則性を満たしていると規則性判断部５７によって判断された複数のＤＵＴピンに対して、所定の外付け回路を介してＡＴＥピンを接続する接続案を算出するピン接続案算出部５８とを備える。
【００４４】
入出力制御装置５４、出力装置５５及び入力装置５６は、図１のピン接続算出装置と同じであるため、説明を省略する。
【００４５】
図６は、半導体試験装置３１のＡＴＥピンと被試験対象（ＬＳＩ）３２のＤＵＴピンとの間の接続例を示す。半導体試験装置３１は、複数（ここではＬ個）のＡＴＥピンATE_p1〜ATE_pLを備える。被試験対象３２は、複数（ここではＮ個）のＤＵＴピンDUT_p1〜DUT_
pNを備える。
【００４６】
第２の実施の形態において、プリント基板、回路ボードなどのインターフェースガード３３ｂ上には、ＡＴＥピンとＤＵＴピンを接続する配線と、外付け回路３４とが実装されている。
【００４７】
外付け回路３４は、ＦＰＧＡ（Field Programmable Gate Array）からなるカウンタ回
路及びシフタ回路を備え、半導体試験装置３１のＡＴＥピンからクロック信号やリセット信号などのコントロール信号を受け、ＤＵＴピンへ所定の規則性を満たしている試験信号を伝送する。
【００４８】
図７（ａ）〜図７（ｄ）を参照して、図５の規則性判断部５７が判断する所定の規則性の例を説明する。図７（ａ）に示す信号は、ＤＵＴピンに入力される試験信号が一定の数値（ここでは１）の加算により求められる数値データの羅列（０、１、２、・・・）からなる第１の規則性を満たしている。図７（ｂ）に示す信号は、ＤＵＴピンに入力される試験信号が一定の数値（ここでは１）の減算により求められる数値データの羅列（５、４、３、・・・）からなる第２の規則性を満たしている。
【００４９】
図７（ｃ）に示す信号は、ＤＵＴピンに入力される試験信号が一定の数値（ここでは２）の乗算により求められる数値データの羅列（１、２、４、・・・）からなる第３の規則性を満たしている。図７（ｄ）に示す信号は、ＤＵＴピンに入力される試験信号が一定の数値（ここでは２）の除算により求められる数値データの羅列（１６、８、４、・・・）からなる第４の規則性を満たしている。
【００５０】
規則性判断部５７は、ＤＵＴピン毎に、ＤＵＴピンに入力される試験信号の波形変化が図７（ａ）〜図７（ｄ）に示す第１〜第４の規則性を満たしているか否かを判断する。
【００５１】
ピン接続案算出部５８は、試験信号の波形変化が図７（ａ）〜図７（ｄ）に示す第１〜第４の規則性のいずれかを満たしていると規則性判断部５７によって判断された複数のＤＵＴピンに対して、図６に示した外付け回路３４を介してＡＴＥピンを接続する接続案を算出する。
【００５２】
図７（ａ）及び図７（ｂ）に示した一定の数値の加算又は減算により求められる数値データの羅列からなる試験信号は、外付け回路３４が備えるカウンタ回路が生成する。また、図７（ｃ）及び図７（ｄ）に示した一定の数値の乗算又は除算により求められる数値データの羅列からなる試験信号は、外付け回路３４が備えるシフタ回路が生成する。カウンタ回路及びシフタ回路の動作モードはＡＴＥピンから入力される制御信号によって制御することができる。
【００５３】
次に、図８を参照して、図５に示したピン接続算出装置を用いたピン接続算出方法の一例について説明する。以下の説明は、図５の処理演算部５１の処理動作を示す。
【００５４】
（イ）先ず、Ｓ５１段階において、ＤＵＴのシミュレーション波形や試験信号のテストパターンファイルなどから、被試験対象が備えるＤＵＴピンの中からＢｕｓピンを検出する。Ｓ５３段階に進み、検出したＢｕｓピンの中に入力Ｂｕｓピンがあるか否かを判断する。入力Ｂｕｓピンがない場合（Ｓ５３でＮＯ）、所定の規則性を満たすＤＵＴピンが無いと判断して図８のフローチャートは終了する。
【００５５】
（ロ）一方、入力Ｂｕｓピンがある場合（Ｓ５３でＹＥＳ）、Ｓ５５段階に進み、入力Ｂｕｓピンを特定するための変数ｒとしてｒ＝１を初期設定する。なおここでは、入力Ｂ
ｕｓピンの総数がＲ個である場合について説明を続ける。Ｓ５７段階に進み、入力ＢｕｓピンBus_p1に入力される試験信号の波形変化が図７（ａ）〜図７（ｄ）に示す第１〜第４の規則性のいずれかを満たしているか否かを判断する。
【００５６】
（ハ）第１〜第４の規則性のいずれかを満たしている場合（Ｓ５７でＹＥＳ）、Ｓ５９段階に進み、入力ＢｕｓピンBus_p1が満たす規則性を図５のデータ記憶部５２に記憶する。その後、Ｓ６１段階に進む。一方、第１〜第４の規則性のいずれも満たしていない場合（Ｓ５７でＮＯ）、Ｓ６１段階に直接進む。
【００５７】
（ニ）Ｓ６１段階に進み、ｒ＝Ｒであるか否かを判断する。ｒ＝Ｒでない場合（Ｓ６１でＮＯ）、Ｓ６３段階に進み、ｒを１だけインクリメントしてＳ５７段階に戻り、特定の被試験対象が有する残りの総ての入力ＢｕｓピンBus_p2〜Bus_pRについて、Ｓ５７段階を繰返し実施して、入力ＢｕｓピンBus_p2〜Bus_pRが第１〜第４の規則性のいずれかを満たすか否かを判断する。ｒ＝Ｒである場合（Ｓ６１でＹＥＳ）、Ｓ６５段階に進み、データ記憶部５２から、入力Ｂｕｓピンと入力Ｂｕｓピンが満たす規則性との関係を示すデータを出力装置５５から出力する。以上の手順を経て、図８のフローチャートは終了する。
【００５８】
以上説明したように、本発明の第２の実施の形態によれば、試験信号の波形変化が所定の規則性を満たしていると判断された複数のＤＵＴピンに対して、所定の外付け回路３４を介してＡＴＥピンを接続する接続案を算出することにより、ＡＴＥピンの数がＤＵＴピンの数よりも少ない場合、或いは同時に複数の被試験対象の試験を行う場合であっても、ＡＴＥピンの数が不足してしまうことなく、ＤＵＴピンとＡＴＥピンとの適切な接続案を算出することができる。これにより、半導体試験装置は、外付け回路３４を用いて、少数のＡＴＥピンを用いて特徴のある多数のＤＵＴピンを測ることができるようになる。
【００５９】
上記のように、本発明は、２つの実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。すなわち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係わるピン接続算出装置の構成を示すブロック図である。
【図２】半導体試験装置３１のＡＴＥピンと被試験対象（ＬＳＩ）３２のＤＵＴピンとの接続例を示す模式図である。
【図３】図３（ａ）は所定の基準速度に対して低速で変化する試験信号の波形の一例を示し、図３（ｂ）は所定の基準速度に対して高速で変化する試験信号の波形の一例を示し、図３（ｃ）はクロック信号の波形を示す。
【図４】図１に示したピン接続算出装置を用いたピン接続算出方法の一例を示すフローチャートである。
【図５】本発明の第２の実施の形態に係わるピン接続算出装置の構成を示すブロック図である。
【図６】半導体試験装置３１のＡＴＥピンと被試験対象（ＬＳＩ）３２のＤＵＴピンとの接続例を示す模式図である。
【図７】図７（ａ）〜図７（ｄ）は、図５の規則性判断部５７が判断する所定の規則性の例を示す模式図である。
【図８】図５に示したピン接続算出装置を用いたピン接続算出方法の一例を示すフローチャートである。
【符号の説明】
【００６１】
１１、５１…処理演算部
１２、５２…データ記憶部
１３、５３…プログラム記憶部
１４、５４…入出力制御部
１５、５５…出力装置
１６、５６…入力装置
１７…速度判断部
１８…ピン割当部
１９…テストレート算出部
２０…ピン速度判断部
３１…半導体試験装置
３２…被試験対象（ＬＳＩ）
３３、３３ｂ…インターフェースガード
３４…外付け回路
５７…規則性判断部
５８…ピン接続案算出部
ATE_p1〜ATE_pL…ＡＴＥピン
Bus_p1〜Bus_pR…Ｂｕｓピン
DUT_p1〜DUT_pN…ＤＵＴピン
TEST1〜TESTM…試験
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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