(57)【要約】【課題】半導体試験装置内のＣＰＵからの書き込みアクセスの増大を抑制して、ＣＰＵの性能低下を抑える。【解決手段】半導体試験装置が被試験対象に入力する信号波形のタイミングデータを転送するタイミングデータ転送回路であって、タイミングデータ転送回路が、バスを介してアクセス可能であり、且つ第１のタイミングデータを記憶する第１のタイミングデータ記憶部１１と、テスタチャンネル間のタイミングのバラツキを示すスキューデータを記憶するスキューデータ記憶部１２と、第１のタイミングデータ記憶部１１に記憶されている第１のタイミングデータとスキューデータ記憶部１２に記憶されているスキューデータとを加算する加算部１３と、フォアグランド状態においてリアルタイムにアクセス可能であり、且つ加算部により加算された第２のタイミングデータを記憶する第２のタイミングデータ記憶部１４とを少なくとも備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体試験装置が被試験対象に入力する信号波形のタイミングデータを転送するタイミングデータ転送回路において、
バスを介してアクセス可能であり、且つ第１のタイミングデータを記憶する第１のタイミングデータ記憶部と、
テスタチャンネル間のタイミングのバラツキを示すスキューデータを記憶するスキューデータ記憶部と、
前記第１のタイミングデータ記憶部に記憶されている第１のタイミングデータと前記スキューデータ記憶部に記憶されているスキューデータとを演算する演算部と、
フォアグランド状態においてリアルタイムにアクセス可能であり、且つ前記演算部により演算された第２のタイミングデータを記憶する第２のタイミングデータ記憶部と
を備えることを特徴とするタイミングデータ転送回路。
【請求項２】
前記第２のタイミングデータ記憶部に、実際のユーザーレートでのテストを行うための半導体試験装置に必要なダミーレートパターン中又は当該テストの待ち時間において、前記第２のタイミングデータが書き込まれることを特徴とする請求項１に記載のタイミングデータ転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置のテスタチャンネル毎のタイミングデータを転送する回路に関し、特に、テスタチャンネル毎のタイミングデータとテスタチャンネル間のスキューデータを演算する際のタイミングデータ転送回路に関する。
【背景技術】
【０００２】
半導体試験装置は、ＩＣやＬＳＩなどの被試験対象（ＤＵＴ）に入力する信号波形のタイミングエッジをテスタチャンネル毎に生成する。信号波形のタイミングエッジは、テスタチャンネル毎のタイミングデータ及びテスタチャンネル間のタイミングのバラツキを示すスキューデータ（DESKEW値）に対して所定の演算を行い、演算されたデータに基づいて生成される（例えば、特許文献１参照）。
【０００３】
図３に示すように、スキューデータは、スキューデータ記憶部６２に書き込まれる。加算部６３は、前記した所定の演算の一例として、半導体試験装置内のＣＰＵからバスを介して転送されたタイミングデータに対してスキューデータ記憶部６２に記憶されているスキューデータを加算する。この加算処理によって得られたテスタチャンネル毎のタイミングデータがタイミングデータ記憶部６４に書き込まれる。
【０００４】
従来から、加算部６３による加算処理を、バックグラウンド処理区間で行い、半導体試験装置のオン・ザ・フライ（リアルタイムに演算処理を行う状態）時に行わないようにして、回路構成時にタイミング設計の難易度を軽減する仕組みを採用していた。
【特許文献１】特開平１１−３８０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図３に示す従来例において、テスタチャンネル毎のタイミングデータは、常にスキューデータを加算してから、タイミングメモリへ書き込まれていた。したがって、チャンネル間校正後のスキューデータを書き換えたい場合、書き換えたスキューデータをテスタチャンネル毎のタイミングに反映させるために、再度タイミングデータをＣＰＵからバスを介して転送して加算処理を行い、タイミングデータ記憶部６４へ書き込む必要があった。よって、スキューデータを書替えるためだけにタイミングデータのリードモディファイライトを行う等、ＣＰＵからの書き込みアクセスが増大し、ＣＰＵの性能が低下していた。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、半導体試験装置内のＣＰＵからの書き込みアクセスの増大を抑制して、ＣＰＵの性能低下を抑えるタイミングデータ転送回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の特徴は、半導体試験装置が被試験対象に入力する信号波形のタイミングデータを転送するタイミングデータ転送回路であって、タイミングデータ転送回路が、バスを介してアクセス可能であり、且つ第１のタイミングデータを記憶する第１のタイミングデータ記憶部と、テスタチャンネル間のタイミングのバラツキを示すスキューデータを記憶するスキューデータ記憶部と、第１のタイミングデータ記憶部に記憶されている第１のタイミングデータとスキューデータ記憶部に記憶されているスキューデータとを演算する演算部と、フォアグランド状態においてリアルタイムにアクセス可能であり、且つ演算部により演算された第２のタイミングデータを記憶する第２のタイミングデータ記憶部とを少なくとも備えることである。
【０００８】
本発明の特徴によれば、タイミングデータ記憶部を、バスを介してアクセス可能な第１のタイミングデータ記憶部と、フォアグランド状態においてリアルタイムにアクセス可能な第２のタイミングデータ記憶部とに分離して、演算部により演算された第２のタイミングデータを第２のタイミングデータ記憶部に書き込むことにより、チャンネル間校正後のスキューデータを書き換えたい場合、書き換えたスキューデータをテスタチャンネル毎のタイミングに反映させるために、再度タイミングデータをＣＰＵからバスを介して転送して第１のタイミングデータ記憶部へ書き込む必要がなくなり、ＣＰＵからの書き込みアクセスの増大を抑制することができるので、ＣＰＵの性能低下を抑えることができる。
【発明の効果】
【０００９】
本発明のタイミングデータ転送回路によれば、半導体試験装置内のＣＰＵからの書き込みアクセスの増大を抑制して、ＣＰＵの性能低下を抑えることができる。
【発明を実施するための最良の形態】
【００１０】
以下図面を参照して、本発明の実施の形態を説明する。なお、図面の記載において同一部分には同一符号を付して説明を省略する。
【００１１】
先ず、図１を参照して、本発明の実施の形態に係わるタイミングデータ転送回路の構成を説明する。本発明の実施の形態に係わるタイミングデータ転送回路は、半導体試験装置がＩＣやＬＳＩなどのＤＵＴに入力する信号波形のタイミングデータを転送する回路であって、バスを介してアクセス可能であり、且つ第１のタイミングデータを記憶する第１のタイミングデータ記憶部１１と、テスタチャンネル間のタイミングのバラツキを示すスキューデータを記憶するスキューデータ記憶部１２と、第１のタイミングデータ記憶部１１に記憶されている第１のタイミングデータとスキューデータ記憶部１２に記憶されているスキューデータとを加算する加算部１３と、フォアグランド状態においてリアルタイムにアクセス可能であり、且つ加算部１３により演算された第２のタイミングデータを記憶する第２のタイミングデータ記憶部１４とを少なくとも備える。
【００１２】
半導体試験装置内のＣＰＵは、バスを介して第１のタイミングデータ記憶部１１にアクセスし、第１のタイミングデータ記憶部１１に第１のタイミングデータを書き込む。同様にして、半導体試験装置内のＣＰＵは、バスを介してスキューデータ記憶部１２にアクセスし、スキューデータ記憶部１２にスキューデータを書き込む。
【００１３】
ここで、「第１のタイミングデータ」及び「第２のタイミングデータ」とは、それぞれ、ＤＵＴの各入出力ピンに対して入力する信号波形のタイミングエッジの出力タイミングに関するデータである。また、「スキューデータ」は、テスタチャンネル間のタイミングのバラツキを示し、第１のタイミングデータに対して補正を加える為のデータである。第１のタイミングデータは、ＣＰＵから入力される補正前のタイミングデータであり、第２のタイミングデータは、補正後のタイミングデータである。
【００１４】
加算部１３は、第１のタイミングデータとスキューデータとを加算し、その演算結果として第２のタイミングデータを出力する。ＣＰＵは、加算部１３から出力された第２のタイミングデータを第２のタイミングデータ記憶部１４に書き込む。
【００１５】
第２のタイミングデータはデジタルカウンタ１５へ送信され、デジタルカウンタ１５は、第２のタイミングデータに示されたタイミングでエッジを発生させるために必要なテスタレートの数をカウントする。可変遅延回路１６は、テスタレートでは補えない微小な時間差を補う。これにより、第２のタイミングデータに示されたタイミングでエッジを発生させることができる。
【００１６】
総てのエッジ１〜エッジｎについて上記と同様な処理を行った後、フォーマット部１７はエッジ毎のタイミングでフォーマットを行い、チャンネル波形を生成する。生成されたチャンネル波形はＤＵＴに印加される。
【００１７】
第１のタイミングデータ記憶部１１及び第２のタイミングデータ記憶部１４は、それぞれ、例えばランダム・アクセス・メモリ（ＲＡＭ）を用いて構成すればよい。また、スキューデータ記憶部１２は、例えばレジスタとして構成すればよい。
【００１８】
次に、図２を参照して、図１のタイミングデータ転送回路の動作の一例を説明する。ここでは、ＤＵＴの一例として、アドレスにより特定される複数の記憶セルを備えるメモリ装置について説明する。
【００１９】
（イ）先ず、Ｓ０１段階において、半導体試験装置内のＣＰＵは、バスを介して第１のタイミングデータ記憶部１１にアクセスし、最初のアドレス（０アドレス目）について、第１のタイミングデータ記憶部１１に第１のタイミングデータを書き込む。つまり、テストレート（ユーザーレート）毎のエッジタイミング設定を第１のタイミングデータに書き込む。
【００２０】
（ロ）Ｓ０３段階に進み、アドレスをインクリメントし、Ｓ０５段階において、メモリ装置の総てのアドレスについてＳ０１段階の書き込みが完了したか否かを判断する。総てのアドレスについて完了していなければ（Ｓ０５でＮＯ）、Ｓ０１段階に戻り、インクリメントされた次のアドレスについて第１のタイミングデータを第１のタイミングデータ記憶部１１に書き込む。このようにして、第１のタイミングデータをアドレス方向に書き込むことができる。総てのアドレスについて完了していなければ（Ｓ０５でＹＥＳ）、Ｓ０７段階に進む。
【００２１】
（ハ）Ｓ０７段階に進み、ＣＰＵは、バスを介してスキューデータ記憶部１２にアクセスし、スキューデータ記憶部１２にスキューデータを書き込む。ここで書き込まれるスキューデータには、例えば、テスタチャンネル間及びエッジ間の校正後に取得したスキューデータが含まれる。
【００２２】
（ニ）Ｓ０９段階に進み、メモリ装置のテストに必要な各種のレジスタ設定を行い、Ｓ１１段階において、各種のレジスタ設定が完了したか否かを判断する。総てのレジスタが完了するまで（Ｓ１１でＹＥＳ）、Ｓ０９段階とＳ１１段階とを繰返し実施する。なお、Ｓ０１〜Ｓ０５段階と、Ｓ０７段階と、Ｓ０９〜Ｓ１１段階とは、図２に示す順番で実施する場合に限らず、任意の順序にて実施可能である。
【００２３】
（ホ）総てのレジスタが完了した場合（Ｓ１１でＹＥＳ）、Ｓ１３段階に進み、ＣＰＵは、第１のタイミングデータ記憶部１１及び第２のタイミングデータ記憶部１４に対してバスアクセス切替え信号を発行する。
【００２４】
このバスアクセス切替え信号の発行により、ＣＰＵからのバスアクセスを行うことによりテストに必要な処理を行うバックグラウンド（ＢＧ）処理状態から、実際のテストを行う際のテストレート（ユーザーレート）で処理を行うフォアグラウンド（ＦＧ）状態へ移行する。なお、フォアグラウンド（ＦＧ）状態では、先ず、実際のユーザーレートでのテストを行うための半導体試験装置に必要なダミーレートパターンの期間及び当該テストのための待ち時間（Wait時間）があり、その後、実際のテストを行うためのテストレート（ユーザーレート）が始まる。図２のＳ１５〜Ｓ２５段階の処理は、バスアクセス切替え信号の発行後におけるダミーレートパターン中又は待ち時間において実施される。
【００２５】
（へ）Ｓ１５段階において、第１のタイミングデータ記憶部１１から０アドレス目の第１のタイミングデータを読み出す。Ｓ１７段階に進み、第１のタイミングデータ記憶部１１のアドレスをインクリメントし、Ｓ１９段階において、加算部１３は、０アドレス目の第１のタイミングデータとスキューデータとを加算し、その演算結果として０アドレス目の第２のタイミングデータを出力する。
【００２６】
（ト）Ｓ２１段階に進み、第２のタイミングデータ記憶部１４の０アドレス目を指定して、加算部１３が出力する０アドレス目の第２のタイミングデータを第２のタイミングデータ記憶部１４へ書き込む。その後、Ｓ２３段階に進み、第２のタイミングデータ記憶部１４のアドレスをインクリメントする。
【００２７】
（チ）Ｓ２５段階に進み、メモリ装置の総てのアドレスについてＳ２１段階の書き込みが完了したか否かを判断する。総てのアドレスについて完了していなければ（Ｓ２５でＮＯ）、Ｓ１５段階に戻り、インクリメントされた次のアドレスについて、第１のタイミングデータの読み出し（Ｓ１５）、第１のタイミングデータとスキューデータとの加算（Ｓ１９）、第２のタイミングデータの書き込み（Ｓ２１）を繰返し実施する。第１のタイミングデータ記憶部１１と第２のタイミングデータ記憶部１４のアドレス方向の深さが同じである場合、最後のアドレスに到達するまでアドレスをインクリメントしてＳ１５〜Ｓ２５を繰返し実施する。総てのアドレスについて完了した場合（Ｓ２５でＹＥＳ）、図２のフローチャートは終了する。
【００２８】
その後、第２のタイミングデータ記憶部１４に書き込まれた第２のタイミングデータは、ＦＧ状態でのタイミングスプリットアドレスをオン・ザ・フライに指定され、エッジ毎のタイミングでフォーマットされてチャンネル波形を生成し、チャンネル波形がＤＵＴに印加される。
【００２９】
以上説明したように、本発明の実施の形態に係わるタイミングデータ転送回路によれば、以下に示す作用効果が得られる。
【００３０】
タイミングデータ記憶部を、バスを介してアクセス可能な第１のタイミングデータ記憶部１１と、フォアグランド状態においてリアルタイムにアクセス可能な第２のタイミングデータ記憶部１４とに分離して、加算部１３により演算された第２のタイミングデータを第２のタイミングデータ記憶部１４に書き込むことにより、チャンネル間校正後のスキューデータを書き換えたい場合、書き換えたスキューデータをテスタチャンネル毎のタイミングに反映させるために、再度タイミングデータをＣＰＵからバスを介して転送して第１のタイミングデータ記憶部１１へ書き込む必要がなくなり、ＣＰＵからの書き込みアクセスの増大を抑制することができるので、ＣＰＵの性能低下を抑えることができる。
【００３１】
図３の従来例では、先ず、スキューデータをスキューデータ記憶部６２に設定し、その後、スキューデータとタイミングデータを加算しながら、タイミングデータ記憶部６４にタイミングデータを書き込む必要があったが、本発明の実施の形態によれば、タイミングデータとスキューデータは独立に設定が可能となり、従来での設定シーケンスを意識することなく書き込みが可能となる。例えば、図２のＳ０１〜Ｓ０５段階と、Ｓ０７段階と、Ｓ０９〜Ｓ１１段階とは、図２に示す順番で実施する場合に限らず、任意の順序にて実施可能となる。
【００３２】
図２のフローチャートに示したように、第２のタイミングデータは、実際のユーザーレートでのテストを行うための半導体試験装置に必要なダミーレートパターン中又は当該テストの待ち時間において、第２のタイミングデータ記憶部１４に書き込まれる。これによ
り、加算部１３は、実際のユーザーレートにおいて、第１のタイミングデータとスキューデータとを加算する必要がなくなり、回路構成時におけるタイミング設計の難易を軽減することができる。
【００３３】
なお、図３の従来例と同様に、ＦＧ中の実際のユーザーレートでのタイミングデータとスキューデータをオン・ザ・フライで加算する必要はなく、回路構成時にタイミング設計の難易度を軽減することが可能である。オン・ザ・フライの加算を実現するために高価なデバイスを使用しなくても、回路のタイミング制約を容易にして安価なデバイスでの設計を行うことができる。
【００３４】
上記のように、本発明は、１つの実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３５】
第１のタイミングデータ記憶部１１及び第２のタイミングデータ記憶部１４を、それぞれＲＡＭを用いて構成する場合を示したが、本発明はこれに限定されるものでなく、第１のタイミングデータ記憶部１１及び第２のタイミングデータ記憶部１４をＲＡＭの代わりにレジスタを用いて構成しても構わない。同様に、スキューデータ記憶部１２は、レジスタ以外に、ＲＡＭなどの他の記憶装置を用いて構成しても構わない。
【００３６】
バスアクセス切替え信号を発行する度に第２のタイミングデータ記憶部１４への書き込みを行っていたが、第１のタイミングデータ記憶部１１若しくはスキューデータ記憶部１２にアクセスがあったか否かの履歴に基づいて第２のタイミングデータ記憶部１４への書き込みを監視する機能を更に加えても構わない。
【００３７】
第２のタイミングデータ記憶部への書き込み処理（Ｓ２１）は、バスアクセス切替え信号の発行後におけるダミーレートパターン中又はテストの待ち時間以外の時間において実施しても構わない。
【００３８】
第１のタイミングデータ記憶部１１及び第２のタイミングデータ記憶部１４へのライト／リードアドレス指定は、インクリメントに限定せず、ランダム性を持たせても良い。
【００３９】
図１には、第１のタイミングデータとスキューデータを加算する加算部１３について説明したが、第１のタイミングデータとスキューデータとの演算は加算以外であってもよい。
【００４０】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係わるタイミングデータ転送回路の構成を示すブロック図である。
【図２】図１のタイミングデータ転送回路の動作の一例を示すフローチャートである。
【図３】従来技術に係わるタイミングデータ転送回路の構成を示すブロック図である。
【符号の説明】
【００４２】
１１…第１のタイミングデータ記憶部
１２、６２…スキューデータ記憶部
１３、６３…加算部
１４…第２のタイミングデータ記憶部
１５…デジタルカウンタ
１６…可変遅延回路
１７…フォーマット部
６４…タイミングデータ記憶部
【図１】
2010054396.tif 000003
【図２】
2010054396.tif 000004
【図３】
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