(57)【要約】【課題】従来よりも耐圧性を高め、高利得帯域かつ広出力範囲である半導体集積回路を提供する。【解決手段】第１の電源電圧で動作する回路と、第１の電源電圧より高い第２の電源電圧ＶＤＤで動作する回路と、が混在して形成された半導体集積回路であって、第１の電源電圧までの耐電圧を有する第１のスイッチング素子Ｍ０，Ｍ１（Ｍ６），Ｍ４（Ｍ９），Ｍ５（Ｍ１０）と、第２の電源電圧ＶＤＤまでの耐電圧を有し、第１のスイッチング素子よりも低いトランスコンダクタンスを有する第２のスイッチング素子Ｍ２（Ｍ７），Ｍ３（Ｍ８）と、を直列に接続した回路要素を含み、第２の電源電圧ＶＤＤによって動作させられる回路を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電源電圧で動作する回路と、前記第１の電源電圧より高い第２の電源電圧で動作する回路と、が混在して形成された半導体集積回路であって、
前記第１の電源電圧までの耐電圧を有する第１のスイッチング素子と、
前記第２の電源電圧までの耐電圧を有し、前記第１のスイッチング素子よりも低いトランスコンダクタンスを有する第２のスイッチング素子と、
を直列に接続した回路要素を含み、前記第２の電源電圧によって動作させられる回路を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記第１のスイッチング素子に前記第１の電源電圧より小さい電圧が印加されるように、前記第１のスイッチング素子及び前記第２のスイッチング素子のトランスコンダクタンスが設定されていることを特徴とする半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路であって、
前記第１のスイッチング素子及び前記第２のスイッチング素子との直列接続を含むアンプを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧性を高めた半導体集積回路に関する。
【背景技術】
【０００２】
電子機器の高機能化、高速処理化に伴い、デジタル回路のみならず、オペアンプ等の動作にも広帯域化が求められてきている。半導体集積回路の高速処理を実現するためには、半導体集積回路の製造プロセスの微細化が行われている。
【０００３】
しかしながら、製造プロセスの微細化に伴って、トランジスタの耐圧性が低下し、それに合わせて電源電圧も低下させる必要がある。このため、トランジスタの組み合わせからなるオペアンプ等も低電源電圧で動作させる必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、半導体集積回路の高速化を実現するために回路の微細化を進めるには高トランスコンダクタンスである高速動作可能なトランジスタで回路を構成する必要がある。このようなトランジスタを用いた場合、回路の特性としては高利得帯域を実現することが可能となるが、一方で出力電圧範囲を確保することが困難である。
【０００５】
このため、半導体集積回路の高速化に伴って、高利得帯域かつ広出力範囲の回路を設計することが困難となる。
【０００６】
本発明は、上記課題を鑑み、耐圧性を高めた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの態様は、第１の電源電圧で動作する回路と、前記第１の電源電圧より高い第２の電源電圧で動作する回路と、が混在して形成された半導体集積回路であって、前記第１の電源電圧までの耐電圧を有する第１のスイッチング素子と、前記第２の電源電圧までの耐電圧を有し、前記第１のスイッチング素子よりも低いトランスコンダクタンスを有する第２のスイッチング素子と、を直列に接続した回路要素を含み、前記第２の電源電圧によって動作させられる回路を備えることを特徴とする半導体集積回路である。
【０００８】
ここで、前記第１のスイッチング素子に前記第１の電源電圧より小さい電圧が印加されるように、前記第１のスイッチング素子及び前記第２のスイッチング素子のトランスコンダクタンスが設定されていることが好適である。
【０００９】
例えば、前記第１のスイッチング素子及び前記第２のスイッチング素子との直列接続を含むアンプを含むことが好適である。
【００１０】
また、例えば、前記第１のスイッチング素子及び前記第２のスイッチング素子との直列接続を含むアナログ／デジタル変換回路を備えることが好適である。
【発明の効果】
【００１１】
本発明によれば、従来よりも耐圧性を高め、高利得帯域かつ広出力範囲である半導体集積回路を提供するができる。
【発明を実施するための最良の形態】
【００１２】
本発明における半導体集積回路を説明するために、本実施の形態では図１に示すオペアンプを例に説明する。
【００１３】
オペアンプ１００は、図２に示すように、トランジスタＭ０〜Ｍ１０、アンプＡＭＰ１，ＡＭＰ２を含んで構成される。オペアンプ１００は、パイプライン型高速アナログ／デジタル変換器のスイッチドキャパシタアンプである。
【００１４】
オペアンプ１００は、それぞれ複数のトランジスタＭ１〜Ｍ５及びＭ６〜Ｍ１０のカスコード接続で構成される。トランジスタＭ０，Ｍ１，Ｍ２，Ｍ６，Ｍ７はＮチャネル電界効果トランジスタであり、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ８，Ｍ９，Ｍ１０はＰチャネル電界効果トランジスタである。
【００１５】
トランジスタＭ５のソースには電源電圧ＶＤＤが印加され、ドレインにはトランジスタＭ４のソースが接続される。トランジスタＭ４のドレインにはトランジスタＭ３のソースが接続される。トランジスタＭ３のドレインにはトランジスタＭ２のドレインが接続される。トランジスタＭ２のソースにはトランジスタＭ１のドレインが接続される。さらに、トランジスタＭ１のソースは電流制御用のトランジスタＭ０のドレインに接続される。また、トランジスタＭ１のソースとトランジスタＭ２のドレインとの接続点はアンプＡＭＰ１を介してトランジスタＭ２のゲートに接続される。このようにして、トランジスタＭ１〜Ｍ５によってオペアンプ１００の一方のカスコード接続が構成される。
【００１６】
トランジスタＭ１０のソースには電源電圧ＶＤＤが印加され、ドレインにはトランジスタＭ９のソースが接続される。トランジスタＭ９のドレインにはトランジスタＭ８のソースが接続される。トランジスタＭ８のドレインにはトランジスタＭ７のドレインが接続される。トランジスタＭ７のソースにはトランジスタＭ６のドレインが接続される。さらに、トランジスタＭ６のソースは電流制御用のトランジスタＭ０のドレインに接続される。また、トランジスタＭ７のソースとトランジスタＭ６のドレインとの接続点はアンプＡＭＰ２を介してトランジスタＭ７のゲートに接続される。このようにして、トランジスタＭ６〜Ｍ１０によってオペアンプ１００の他方のカスコード接続が構成される。
【００１７】
２つのカスコード接続において、トランジスタＭ５のゲートとトランジスタＭ１０のゲートは接続されて制御電圧Ｖｂ５が印加される。また、トランジスタＭ４のゲートとトランジスタＭ９のゲートは接続されて制御電圧Ｖｂ４が印加される。さらに、トランジスタＭ３のゲートとトランジスタＭ８のゲートは接続されて制御電圧Ｖｂ３が印加される。また、トランジスタＭ０のソースは接地され、ゲートには電流制御電圧Ｖｂ０が印加される。
【００１８】
トランジスタＭ１及びＭ６のゲートをそれぞれ入力端子ＩＮＭ，ＩＮＰとする。また、トランジスタＭ３のドレインとトランジスタＭ２のドレインとの接続点及びトランジスタＭ８のドレインとトランジスタＭ７のドレインとの接続点はそれぞれ出力端子ＯＵＴＰ，ＯＵＴＭとされる。
【００１９】
オペアンプ１００において、入力端子ＩＮＰに印加される入力電圧ＶＩＮＰが入力端子ＩＮＭに印加される入力電圧ＶＩＮＭより大きければ、入力電圧ＶＩＮＰと入力端子ＩＮＭに印加される入力電圧ＶＩＮＭとの差に応じて出力端子ＯＵＴＭに出力端子ＯＵＴＰより高い電圧が出力される。逆に、入力端子ＩＮＭに印加される入力電圧ＶＩＮＭが入力端子ＩＮＰに印加される入力電圧ＶＩＮＰより大きければ、入力電圧ＶＩＮＰに印加される入力電圧ＶＩＮＰと入力端子ＩＮＭに印加される入力電圧ＶＩＮＭとの差に応じて出力端子ＯＵＴＰに出力端子ＯＵＴＭより高い電圧が出力される。
【００２０】
ここで、本実施の形態におけるオペアンプ１００では、微細化された低耐圧トランジスタと微細化されていない高耐圧トランジスタとを組み合わせて回路を構成する。一般的に、半導体集積回路の製造プロセスにおいて微細化を進めた場合にも、回路のインターフェース機能を担う回路部分には微細化されていない高耐圧トランジスタが組み込まれる。インターフェース機能を担う回路部分は、半導体集積回路の他の部分よりも高い電源電圧で駆動される。本実施の形態におけるオペアンプ１００は、そのような半導体集積回路に組み込まれて形成される。そのような半導体集積回路において、高耐圧トランジスタを形成するプロセスを利用して微細化された低耐圧トランジスタと微細化されていない高耐圧トランジスタとを組み合わせたオペアンプ１００を構成する。
【００２１】
例えば、０．９Ｖ〜１．８Ｖの電源電圧に対応する製造プロセスによって形成された微細化される低耐圧トランジスタと、３．３Ｖの電源電圧に対応する製造プロセスによって形成される微細化がそれほど進められていない高耐圧トランジスタと、を直列接続して、低耐圧トランジスタに印加される電圧がその耐電圧を下回る状態を維持するように回路を構成する。これにより、低耐圧トランジスタの高トランスコンダクタンスと高耐圧トランジスタの耐圧特性との利点が組み合わされて、高利得帯域かつ広出力範囲を確保することができる。
【００２２】
具体的には、オペアンプ１００のＰチャネル側の３段カスコード接続では電源電圧ＶＤＤ側の２段のトランジスタＭ４，Ｍ５は低耐圧トランジスタとし、出力端子ＯＵＴＰに接続されている３段目のトランジスタＭ３は高耐圧トランジスタとする。これによって、３段目のトランジスタＭ３の耐圧特性を利用して、２段のトランジスタＭ４，Ｍ５に印加される電圧をその耐電圧を下回るようにする。同様に、他方のＰチャネル側の３段カスコード接続では電源電圧ＶＤＤ側の２段のトランジスタＭ９，Ｍ１０は低耐圧トランジスタとし、出力端子ＯＵＴＰに接続されている３段目のトランジスタＭ８は高耐圧トランジスタとする。このような構成とすることによって、３段目のトランジスタＭ８の耐圧特性を利用して、２段のトランジスタＭ９，Ｍ１０に印加される電圧をその耐電圧を下回るようにする。ここで、電源電圧ＶＤＤは、半導体集積回路のインターフェース部等の微細化されていない回路部分で用いられる電圧とする。
【００２３】
同様に、オペアンプ１００のＮチャネル側も接地側の２段のトランジスタＭ０，Ｍ１は低耐圧トランジスタとし、ゲインブーストされる３段目のトランジスタＭ２は高耐圧トランジスタとする。これによって、３段目のトランジスタＭ２の耐圧特性を利用して、２段のトランジスタＭ０，Ｍ１に印加される電圧をその耐電圧を下回るようにする。同様に、他方のＮチャネル側も接地側の２段のトランジスタＭ０，Ｍ６は低耐圧トランジスタとし、ゲインブーストされる３段目のトランジスタＭ７は高耐圧トランジスタとする。このような構成とすることによって、３段目のトランジスタＭ７の耐圧特性を利用して、２段のトランジスタＭ０，Ｍ６に印加される電圧をその耐電圧を下回るようにする。
【００２４】
図２におけるａ点，ｂ点，ｃ点，ｄ点の電圧Ｖａ，Ｖｂ，Ｖｃは以下の数式で表される。ただし、トランジスタＭ１（Ｍ６），Ｍ２（Ｍ７），Ｍ３（Ｍ８），Ｍ４（Ｍ９）のトランスコンダクタンスをそれぞれｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４とし、トランジスタＭ１（Ｍ６），Ｍ２（Ｍ７），Ｍ３（Ｍ８），Ｍ４（Ｍ９），Ｍ５（Ｍ１０）のオン抵抗をそれぞれｒｏ１，ｒｏ２，ｒｏ３，ｒｏ４，ｒｏ５、電源電圧ＶＤＤとする。
【００２５】
【数１】
2010098517.tif 000003
【００２６】
すなわち、トランジスタＭ３（Ｍ８），Ｍ４（Ｍ９）を調整することによって電圧Ｖａ，Ｖｂの絶対値をトランジスタＭ５，Ｍ４の耐電圧を下回るようにすることができる。また、電圧ＶｃはアンプＡＭＰ１（又はＡＭＰ２）の特性を調整することによってトランジスタＭ１の耐電圧を下回るようにすることができる。
【００２７】
また、トランジスタＭ１及びＭ６のゲート電圧となる入力電圧ＶＩＮＭ，ＶＩＮＰは、オペアンプ１００が差動構成であるため、入力端子ＩＮＭ及びＩＮＰはイマジナリーショートの状態にあるので直流バイアスとなる。このバイアス電圧によりトランジスタＭ１及びＭ６のゲート電圧となる入力電圧ＶＩＮＭ，ＶＩＮＰを耐電圧以下に制限することができる。
【００２８】
このように構成されたオペアンプ１００のゲインＡｖは次式で表される。ただし、アンプＡＭＰ１，ＡＭＰ２の利得をＡ１とする。
【００２９】
【数２】
2010098517.tif 000004
【００３０】
トランジスタＭ１，Ｍ４は微細化されており、そのトランスコンダクタンスは高く、微細化されていない高耐圧トランジスタと微細化されている低耐圧トランジスタとのトランスコンダクタンスの比はｇｍ（低耐圧）／ｇｍ（高耐圧）＝（１／ｔｏｘ（低耐圧））／（１／ｔｏｘ（高耐圧））＝ｔｏｘ（高耐圧）／ｔｏｘ（低耐圧）となる。ここで、ｔｏｘ（低耐圧）及びｔｏｘ（高耐圧）は、それぞれ低耐圧トランジスタ及び高耐圧トランジスタのゲート絶縁膜の膜厚である。したがって、ゲインＡｖもｔｏｘ（高耐圧）／ｔｏｘ（低耐圧）倍となる。
【００３１】
以上のように、本実施の形態におけるオペアンプ１００は、従来に比べて耐圧が高く、高利得帯域かつ広出力範囲とすることができる。なお、微細化されている低耐圧トランジスタと微細化されていない高耐圧トランジスタとを組み合わせる技術はオペアンプ１００に限定されるものではなく、他の回路構成に対しても適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態における半導体集積回路を示す図である。
【図２】本発明の実施の形態におけるオペアンプの構成を示す図である。
【符号の説明】
【００３３】
１００  オペアンプ、ＡＭＰ１，ＡＭＰ２  アンプ、Ｍ０〜Ｍ１０  トランジスタ。
【図１】
2010098517.tif 000005
【図２】
2010098517.tif 000006