(57)【要約】【課題】半導体装置をテスターに接続して検査する際、半導体装置の入出力端子にテスター負荷容量が付加されても、テスター負荷容量による出力信号遅延の影響を回避し、検査が高速に、かつ安定して実施する。【解決手段】検査モード信号を切り替えることで、レベルシフタ回路２０の出力と出力バッファ回路３０の出力とを短絡/開放させることができる短絡スイッチ５０による経路を設け、検査時は検査モード信号を切り替えて出力バッファ回路３０の出力端子とレベルシフタ回路２０の出力端子とを短絡し、それぞれの出力信号を並列にスイッチングすることにより、テスター負荷容量による信号遅延の影響に充分に対応できる、大きな駆動能力を得る。【選択図】図１
2010054271.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電圧を第１の電源電圧レベルから第２の電源電圧レベルに変更するレベルシフタ回路と、
前記レベルシフタ回路の出力端子が入力端子に接続され、出力端子がパッドに接続されて、前記レベルシフタ回路の出力信号と同じ極性の信号を出力する出力バッファ回路と、
前記レベルシフタ回路の出力端子と前記出力バッファ回路の出力端子との間に接続されて制御信号の状態に応じてオン／オフする短絡スイッチとを備えた半導体装置。
【請求項２】
前記出力バッファ回路が入力信号を反転して出力する構成であって、前記レベルシフタ回路の出力端子と前記出力バッファ回路の入力端子との間に、入力信号を反転して出力するゲート回路を設けた請求項１記載の半導体装置。
【請求項３】
請求項１または２に記載の半導体装置の駆動能力を向上させる半導体装置の駆動能力向上方法であって、
制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって前記半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、
前記レベルシフタ回路の出力信号と前記出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む半導体装置の駆動能力向上方法。
【請求項４】
請求項１または２に記載の半導体装置を検査する半導体装置の検査方法であって、
半導体装置の検査時に制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって前記半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、
前記レベルシフタ回路の出力信号と前記出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその検査方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置の高速動作を保証するために、テスターを用いた検査が実施されている。具体的には、半導体装置の入出力端子とテスターとを接続し、予め作成しておいたテスト・パターンに基づいてテスターから半導体装置の所定の入力端子に信号を入力し、所望の周波数で半導体装置を動作させ、半導体装置の所定の出力端子から演算結果を信号として出力する。そして、上記半導体装置の所定の出力端子を、テスターに内蔵されるコンパレータに接続しておき、上記半導体装置の所定の出力端子から出力された演算結果を、上記テスト・パターンで予め設定しておいた期待値に基づき合否の判定を行うことで、検査を実施している。
【０００３】
しかしながら、半導体装置をテスターに接続することで、半導体装置の入出力端子にテスター負荷容量が付加されるという問題がある。テスター負荷容量の値はテスターの構成によって様々であるが、おおよそ１００ｐＦである。そのため、検査すべき半導体装置は、実際の２０〜３０倍の負荷が付いた状態で検査される。従って、半導体装置を検査する際は、テスター負荷容量による信号遅延の影響に充分に対応できる、大きな駆動能力を備えた高出力バッファが半導体装置に必要となる。
【０００４】
この問題に対して、従来の半導体装置は、図３に示す構成、または図４に示すような構成を有していた。
【０００５】
図３に示す従来の第１の半導体装置は、最終段の出力バッファ回路を駆動する構成として、前段の回路出力１が、後段の一つのボンディングパッド２が出力端子に接続された出力バッファ回路３のみを駆動していた。
【０００６】
また、図４に示す従来の第２の半導体装置は、最終段の出力バッファ回路を駆動する構成として、前段の回路出力１が、後段の共通の一つのボンディングパッド４が出力端子に接続された複数の出力バッファ回路（図４では、３個並列の出力バッファ回路５、６および７）を駆動していた。
【０００７】
しかし、図３に示す従来の第１の半導体装置においては、所定の出力バッファ駆動能力を確保するために出力バッファの駆動能力を大きくしようとすると、出力バッファ回路を構成するトランジスタサイズを大きくする必要があり、出力バッファ回路のサイズが大きくなることによりチップ面積が増大し、また出力バッファ回路の消費電力が増大するという問題がある。
【０００８】
一方、図４に示す従来の第２の半導体装置は、所定の出力バッファ駆動能力を確保すると共に、同時スイッチング・ノイズ特性を改善するため、一つの出力バッファ回路の駆動能力を下げ、ＣＲの時定数によりスイッチングのタイミングを一定時間遅らせ、スイッチング・ノイズの発生を抑制するという効果を狙ったものである。しかしながら、図４に示す従来の第２の半導体装置で、所定の出力バッファ駆動能力を確保するために出力バッファの駆動能力を大きくしようとすると、図３に示す従来の第１の半導体装置と同様に、出力バッファ回路を構成するトランジスタサイズを大きくする必要があり、出力バッファ回路のサイズが大きくなることによりチップ面積が増大し、また出力バッファ回路の消費電力が増大するという問題がある。
【０００９】
図３および図４に示した第１および第２の従来例の問題を解消することを目的とするものとして、特開平６−３３８７７９号公報に示す第３の半導体装置（第３の従来例）が提案されている。この半導体装置は、図５に示すように、最終段の出力バッファ回路８、９、１０を並列に配置して、前段の回路出力１を、出力バッファ回路８、９、１０の入力端子にそれぞれ共通に接続し、出力バッファ回路８、９、１０の出力を並列に配置したボンディングパッド１１、１２、１３にそれぞれ個別に出力する構造を備えている。そして、パッケージングする際は、ボンディングパッド１１、１２、１３のいずれか１つ、または２つを、パッケージの同一リード１４にワイヤー１５、１６で接続した構成を有する。符号１７、１８は他のリードである。
【００１０】
上記の構成を持つ半導体装置では、パッケージング前はボンディングパッド１１、１２、１３を同一信号としてテスターに接続し、すなわちボンディングパッド１１、１２、１３全てをプロービングし、同一信号としてテスターに接続し、半導体装置の所望の高速動作を保証するための検査を実施する。これにより、テスター負荷容量に充分に対応できる大きな駆動能力を備えた出力バッファ回路で検査を実施することができる。また、製品化のためのパッケージングをする際には、必要に応じてボンディングパッド１１、１２、１３のいずれか１つ、または２つを選択し、リード１４にワイヤー１５、１６で接続することで、ワイヤー接続されない出力バッファ回路（この例では、出力バッファ回路１０）のスイッチング時の充放電電流を抑えて、所望の出力を備えたバッファ回路を構成する。上記の構成にすることで、製品時は従来のように不必要に高出力バッファとなることがないため、上記出力バッファ回路の消費電力を大幅に低減することができる。
【特許文献１】特開平６−３３８７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特開平６−３３８７７９号公報による手法では、パッケージング後は出力バッファ回路の駆動能力が下がるため、パッケージ状態での高速動作を保証する検査では、テスター負荷容量による信号遅延の影響が大きくなり、検査が不安定になるという問題がある。また、出力バッファ回路の駆動能力を上げるために配置する出力バッファ回路の数だけボンディングパッドを並列に配置しなければならないため、ボンディングパッド数を増やした分、チップ面積が増大するという問題がある。
【００１２】
近年、半導体装置の低電力化、低価格化は同時並行して進む傾向にあり、上記背景技術を踏まえた、出力バッファ回路の低電力化、チップ面積縮小によるチップ単価の低価格化といった問題を同時に解決する技術の発明が、今後ますます望まれる。
【００１３】
したがって、本発明は、このような従来の問題点を解決することを目的とするものであり、半導体装置の高速動作を保証する検査をテスターで実施する際、テスター負荷容量に充分に対応できる高駆動能力の出力バッファ回路を実現しつつ、出力バッファ回路の消費電力の抑制、チップ面積の抑制を同時に満たすことのできる半導体装置及びその検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の半導体装置は、入力信号の電圧を第１の電源電圧レベルから第２の電源電圧レベルに変更するレベルシフタ回路と、レベルシフタ回路の出力端子が入力端子に接続され、出力端子がパッドに接続されて、レベルシフタ回路の出力信号と同じ極性の信号を出力する出力バッファ回路と、レベルシフタ回路の出力端子と出力バッファ回路の出力端子との間に接続されて制御信号の状態に応じてオン／オフする短絡スイッチとを備えている。
【００１５】
この構成によれば、制御信号の状態を切り替えて、短絡スイッチを導通させることにより、レベルシフタ回路の出力信号と、レベルシフタ回路の後段にある出力バッファ回路の出力信号とを並行してスイッチングすることが可能となり、レベルシフタ回路の出力信号と出力バッファ回路の出力信号との両方で、パッドに接続されるテスターなどの負荷を駆動することが可能となる。その結果、短絡スイッチがオフのときは、出力バッファ回路の駆動能力を使用するだけであるが、短絡スイッチをオンにすると、レベルシフタ回路の駆動能力をも合わせて使用することが可能となり、パッドに接続されるテスターなどの負荷を駆動する駆動能力を向上させることができる。したがって、消費電力の増加、チップ面積の増加を生じさせることなく、パッドに接続される負荷の駆動能力の向上や検査速度の向上を図ることができる。
【００１６】
上記本発明の半導体装置においては、出力バッファ回路が入力信号を反転して出力する構成である場合には、レベルシフタ回路の出力端子と出力バッファ回路の入力端子との間に、入力信号を反転して出力するゲート回路を設けることが必要となる。
【００１７】
本発明の半導体装置の駆動能力向上方法は、上記構成の半導体装置の駆動能力を向上させる方法であり、制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む。
【００１８】
この方法によれば、制御信号の状態を切り替えて、短絡スイッチを導通させることにより、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングすることが可能となり、レベルシフタ回路の出力信号と出力バッファ回路の出力信号との両方で、パッドに接続されるテスターなどの負荷を駆動することが可能となる。その結果、短絡スイッチがオフのときは、出力バッファ回路の駆動能力を使用するだけであるが、短絡スイッチをオンにすると、レベルシフタ回路の駆動能力をも合わせて使用することが可能となり、パッドに接続されるテスターなどの負荷を駆動する駆動能力を向上させることができる。したがって、消費電力の増加、チップ面積の増加を生じさせることなく、パッドに接続される負荷の駆動能力の向上を図ることができる。
【００１９】
本発明の半導体装置の検査方法は、上記本発明の半導体装置を検査する半導体装置の検査方法であって、制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む。
【００２０】
この方法によれば、制御信号の状態を切り替えて、短絡スイッチを導通させることにより、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングすることが可能となり、レベルシフタ回路の出力信号と出力バッファ回路の出力信号との両方で、パッドに接続されるテスターを駆動することが可能となる。その結果、短絡スイッチがオフのときは、出力バッファ回路の駆動能力を使用するだけであるが、半導体装置の検査時において短絡スイッチをオンにすると、レベルシフタ回路の駆動能力をも合わせて使用することが可能となり、パッドに接続されるテスターを駆動する駆動能力を向上させることができる。したがって、消費電力の増加、チップ面積の増加を生じさせることなく、検査速度の向上を図ることができる。
【発明の効果】
【００２１】
本発明の半導体装置によれば、制御信号（検査モード信号）の状態を切り替えることで、レベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡／開放させることができる経路を設ける。なお出力バッファ回路の出力信号とレベルシフタ回路の出力信号とは、理論上、同一の信号レベルを出力する構成をとる。この構成で、検査時は制御信号（検査モード信号）を切り替えて出力バッファ回路の出力端子とレベルシフタ回路の出力端子とを短絡し、それぞれの出力信号を並列にスイッチングさせることにより、例えばテスター負荷容量による信号遅延の影響に充分に対応できる、大きな駆動能力を備えた出力バッファ回路を実現することができる。
【００２２】
ここで、従来の半導体装置に対する、本発明の半導体装置の優位点を述べる。図３および図４に示す従来の半導体装置で、本発明の半導体装置と同じ駆動能力を備えた出力バッファ回路を実現するには、出力バッファ回路を構成するトランジスタサイズを大きくする必要があるが、これに伴って出力バッファ回路の消費電力が、本発明の出力バッファ回路の消費電力と比べ増大してしまう。これに対し、本発明の半導体装置は、製品として使用する際、レベルシフタ回路の出力端子と出力バッファ回路の出力端子とを開放しているため、スイッチングによる消費電力は、出力バッファ回路の消費電力のみとなる。従って、本発明の半導体装置は、図３および図４に示す従来の半導体装置に比べ、スイッチングによる消費電力の点で勝っている。
【００２３】
また、図５に示す従来の半導体装置は、製品で使用する際、任意で出力バッファ回路の駆動能力を小さくして出力バッファ回路のスイッチングによる消費電力を抑えることができるため、製品使用時のスイッチングによる消費電力の点では、本発明の半導体装置と同等である。しかし、図５に示す従来の半導体装置は、上述したとおり、出力バッファ回路の駆動能力を上げるために配置する出力バッファ回路の数だけボンディングパッドを並列に配置しなければならないため、ボンディングパッド数を増やした分、チップ面積が増大する。従って、本発明の半導体装置は、図５に示す従来の半導体装置に比べ、チップ面積の点で勝っている。
【００２４】
さらに本発明は、プロービング状態とパッケージ状態とで半導体素子の回路構成を変えることなく、検査モード信号切り替えによって出力バッファ回路の駆動能力を制御することができるため、上記半導体装置がプロービング状態、あるいはパッケージ状態であるにかかわらず適用できる。
【発明を実施するための最良の形態】
【００２５】
［実施の形態１]
本発明の実施の形態１の半導体装置について、図１を用いて説明する。図１において、符号２０はレベルシフタ回路を示す。符号３０は出力反転型の出力バッファ回路を示す。符号４０は入力信号を反転して出力するゲートを示す。符号５０は短絡スイッチを示す。
【００２６】
レベルシフタ回路２０の出力端子がゲート４０の入力端子に接続され、ゲート４０の出力端子が出力バッファ回路３０の入力端子に接続され、出力バッファ回路３０の出力端子がパッド４１と接続される。そして、レベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子との間に短絡スイッチ５０が接続される。この短絡スイッチ５０は、出力バッファ回路３０の入力端子と出力端子とを短絡するものであり、検査モード信号入力端子５１に入力される検査モード信号に応じて短絡状態か開放状態かに切り替えられる。
【００２７】
また、第１の電源電圧端子４２には高電位電圧ＶＤＤＨが印加され、第２の電源電圧端子４３には低電位電圧ＶＤＤＬが印加され、接地端子４４には接地電位ＶＳＳが印加される。
【００２８】
そして、前段の回路出力１がレベルシフタ回路２０に入力信号ＶＩＮとして入力されると、レベルシフタ回路２０の出力端子には、入力信号ＶＩＮに対応した出力信号ＬＳＯＵＴが現れる。この出力信号ＬＳＯＵＴは入力信号ＶＩＮに対してレベルシフトされている。具体的には、入力信号ＶＩＮは、ハイレベルが低電位電圧ＶＤＤＬでローレベルが接地電位ＶＳＳであり、レベルシフタ回路２０の出力信号ＬＳＯＵＴは、ハイレベルが高電位電圧ＶＤＤＨでローレベルが接地電位ＶＳＳとなる。
【００２９】
レベルシフタ回路２０の出力信号ＬＳＯＵＴがゲート４０に入力されると、ゲート４０の出力端子には、レベルシフタ回路２０の出力信号ＬＳＯＵＴを反転した出力信号ＧＯＵＴが現れる。
【００３０】
ゲート４０の出力信号ＧＯＵＴが出力バッファ回路３０に入力されると、出力バッファ回路３０の出力端子には、ゲート４０の出力信号ＧＯＵＴを反転した出力信号ＩＯＯＵＴが現れ、パッド４１へ送られる。この出力バッファ回路３０の出力信号ＩＯＯＵＴは、結局レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性になる。言い換えると、出力バッファ回路３０の出力信号をレベルシフタ回路２０の出力信号と同じ極性にするために、レベルシフタ回路４０と出力バッファ回路３０との間にゲート４０を挿入している。
【００３１】
レベルシフタ回路２０は、ＮＭＯＳトランジスタ２１、２３、２４、２７と、ＰＭＯＳトランジスタ２２、２５、２６、２８とから構成されている。
【００３２】
出力バッファ回路３０は、ＮＭＯＳトランジスタ３１と、ＰＭＯＳトランジスタ３２とから構成されている。
【００３３】
短絡スイッチ５０の例としては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並行に接続して構成される、トランスミッション・ゲートが挙げられる。
【００３４】
ここで、出力バッファ回路３０の出力端とレベルシフタ回路２０の出力端との短絡時のスイッチング動作について説明する。出力バッファ回路３０は、ゲート４０を介して動作するため、レベルシフタ回路２０の動作よりも遅れて動作する。そのため、パッド４１に出力される信号の立ち上がり／立下り波形に若干影響が出る。パッド４１に出力される信号の立ち上がり／立下りの始めは、レベルシフタ回路２０の出力バッファ駆動能力に応じたスピードで変化する。しばらくすると出力バッファ回路３０も動作し、先ほどのレベルシフタ回路２０の出力バッファ駆動能力に出力バッファ回路３０の駆動能力が加算された状態でスイッチングされる。これにより、パッド４１に出力される信号の変化スピードは徐々に速くなる。
【００３５】
この種の半導体装置では、電源電圧の低消費電力化に伴って、前段の回路出力１からの入力信号のＨレベルを第２の電源電圧の低電位電圧レベルとし、出力信号では第１の電源電圧の高電位電圧レベルに変更するレベルシフタ回路２０が用いられており、上記の図１の構成において、出力バッファ回路３０の前段にレベルシフタ回路２０を設けることは、従来から半導体装置の一般的な構成である。
【００３６】
本発明では、このレベルシフタ回路を課題解決のために有効に利用するものである。そのため、上記の構成に加え、本実施例の半導体装置では、検査モード信号入力端子５１からの入力信号によってＯＮ／ＯＦＦする短絡スイッチ５０を備える。すなわち、レベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子との間に短絡スイッチ５０を設け、検査モード信号入力端子５１へ入力される検査モード信号がアクティブ（例えば、ハイレベル）となることによって短絡スイッチ５０がＯＮし、それによってレベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子とが短絡するように回路を構成する。また、出力バッファ回路３０の出力信号ＩＯＯＵＴは、レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性の信号になるようにゲート４０を構成する。以上が、図１に示す回路構成である。
【００３７】
図１に示す回路の動作波形のタイミングチャートを図２に示す。ここでは説明を簡素化するため、トランジスタのスイッチングによる遅延を考慮に入れない理想的な動作波形を示している。図２に示す動作波形は、レベルシフタ回路２０の入力である、前段の回路出力１からの入力信号ＶＩＮが時刻ｔ０でＬレベルからＨレベルに変化し、時刻ｔ１でＨレベルからＬレベルに変化する時の信号ＶＧ１、ＶＧ２、ＬＳＯＵＴ、ＩＯＯＵＴの電圧波形をそれぞれ表している。なお、信号ＶＧ１はＮＭＯＳトランジスタ２３のゲート電圧であり、信号ＶＧ２はＮＭＯＳトランジスタ２４のゲート電圧である。
【００３８】
以下に図１および図２を参照しながらその動作を説明する。さしあたり、短絡スイッチ５０はＯＦＦ状態、すなわち開放しているとする。まずは時刻ｔ０で前段の回路出力１からの入力信号ＶＩＮがＬレベルからＨレベルに変化するときの動作説明をする。時刻ｔ０において、入力信号ＶＩＮがＬレベルからＨレベルに変化すると、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２はＬレベルからＨレベルに変化する。また、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１は、ＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２で構成されるインバータを介して、ＨレベルからＬレベルに切り替わる。
【００３９】
ここで、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１とＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２とは、第２の電源電圧端子４３から印加される低電位電圧ＶＤＤＬをＨレベルとする入力信号ＶＩＮにより、ＮＭＯＳトランジスタ２３をＯＦＦ、ＮＭＯＳトランジスタ２４をＯＮにさせるので、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１がＬレベル、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２がＨレベルのとき、ＮＭＯＳトランジスタ２４はＯＮしてＰＭＯＳトランジスタ２５のゲート電圧をＬレベルに下げ、ＰＭＯＳトランジスタ２５をＯＮさせる。この時、ＮＭＯＳトランジスタ２３はＯＦＦしているのでＰＭＯＳトランジスタ２５のドレイン電圧ＶＤ１は、第１の電源電圧端子４２から印加される高電位電圧ＶＤＤＨになり、ＰＭＯＳトランジスタ２６のゲート電圧をＨレベルに上げることができるため、ＰＭＯＳトランジスタ２６はＯＦＦし、ＰＭＯＳトランジスタ２６のドレイン電圧ＶＤ２は、接地端子４４から印加される接地電位ＶＳＳとなる。
【００４０】
この動作により、レベルシフタ回路２０の出力信号ＬＳＯＵＴは、ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８で構成されるインバータを介してＬレベルからＨレベルに変化し、出力信号ＬＳＯＵＴを入力とするゲート４０と、ゲート４０の出力信号ＧＯＵＴを入力とする出力バッファ回路３０を介して、出力バッファ回路３０の出力信号ＩＯＯＵＴの信号レベルを切り替える。
【００４１】
ここで、出力バッファ回路３０の出力信号ＩＯＯＵＴは、レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性の信号になるようにゲート４０を構成する。図１に示す回路では、ゲート４０をインバータで構成している。上記の構成により、出力信号ＬＳＯＵＴがＬレベルからＨレベルに変化するのに対して、ゲート４０の出力信号ＧＯＵＴは、ＨレベルからＬレベルに変化し、また出力バッファ回路３０の出力信号ＩＯＯＵＴはＬレベルからＨレベルに変化する。このように、出力信号ＬＳＯＵＴと出力信号ＩＯＯＵＴは、理想的には同じ極性の信号となる。
【００４２】
つぎに、時刻ｔ１で前段の回路出力１からの入力信号ＶＩＮがＨレベルからＬレベルに変化するときの動作説明をする。時刻ｔ１において、入力信号ＶＩＮがＨレベルからＬレベルに変化すると、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２はＨレベルからＬレベルに変化する。また、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１は、ＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２で構成されるインバータを介して、ＬレベルからＨレベルに切り替わる。
【００４３】
ここで、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１とＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２とは、第２の電源電圧端子４３から印加される低電位電圧ＶＤＤＬをＨレベルとする入力信号ＶＩＮにより、ＮＭＯＳトランジスタ２３をＯＮ、ＮＭＯＳトランジスタ２４をＯＦＦにさせるので、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１がＨレベル、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２がＬレベルのとき、ＮＭＯＳトランジスタ２４はＯＦＦしてＰＭＯＳトランジスタ２５のゲート電圧を第１の電源電圧端子４２から印加される高電位電圧ＶＤＤＨまで上げ、ＰＭＯＳトランジスタ２５をＯＦＦさせる。この時、ＮＭＯＳトランジスタ２３はＯＮしているので、ＰＭＯＳトランジスタ２５のドレイン電圧ＶＤ１は、接地端子４４から印加される接地電位ＶＳＳになり、ＰＭＯＳトランジスタ２６のゲート電圧をＬレベルに下げることができるため、ＰＭＯＳトランジスタ２６はＯＮし、ＰＭＯＳトランジスタ２６のドレイン電圧ＶＤ２を、第１の電源電圧端子４２から印加される高電位電圧ＶＤＤＨにすることができる。
【００４４】
この動作により、レベルシフタ回路２０の出力信号ＬＳＯＵＴは、ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８で構成されるインバータを介してＨレベルからＬレベルに変化し、出力信号ＬＳＯＵＴを入力とするゲート４０と、ゲート４０の出力信号ＧＯＵＴを入力とする出力バッファ回路３０を介して、出力バッファ回路３０の出力信号ＩＯＯＵＴの信号レベルを切り替える。
【００４５】
ここで、前述したとおり、出力バッファ回路３０の出力信号ＩＯＯＵＴは、レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性の信号になるようにゲート４０を構成してあるため、図１に示す構成により、出力信号ＬＳＯＵＴがＨレベルからＬレベルに変化するのに対して、ゲート４０の出力信号ＧＯＵＴはＬレベルからＨレベルに変化し、また出力バッファ回路３０の出力信号ＩＯＯＵＴはＨレベルからＬレベルに変化する。このように、出力信号ＬＳＯＵＴと出力信号ＩＯＯＵＴは、理想的には同じ極性の信号となる。
【００４６】
以上の回路動作を踏まえて、検査時、検査モード信号入力端子５１から入力される検査モード信号（入力信号）を切り替えて短絡スイッチ５０をＯＮ状態、すなわちレベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子とを短絡させた状態にするとき、前段の回路出力１からの入力信号ＶＩＮが切り替わり、図２のタイミングチャートに示すとおりの回路動作をしてレベルシフタ回路２０の出力信号ＬＳＯＵＴと出力バッファ回路３０の出力信号ＩＯＯＵＴが切り替わると、パッド４１からみた出力バッファの駆動能力は、理論上、ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８とで構成されるレベルシフタ回路２０の出力回路の駆動能力と、ＮＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３２とで構成される出力バッファ回路３０の駆動能力との合計値となる。すなわち、ＰＭＯＳトランジスタ２８とＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ２７とＮＭＯＳトランジスタ３１のそれぞれが、同じ極性で並列動作することによって、パッド４１からみた出力バッファ回路の駆動能力を上げることができる。仮にＮＭＯＳトランジスタ２７、３１と、ＰＭＯＳトランジスタ２８、３２がそれぞれ同じサイズである場合、パッド４１からみた出力バッファの駆動能力は、短絡スイッチ５０がＯＦＦのときと比べて、理論上、２倍となる。
【００４７】
なお、本実施例では、レベルシフタ回路２０を構成するトランジスタ、ゲート４０を構成するトランジスタ、および出力バッファ回路３０を構成するトランジスタは、半導体装置の仕様に応じたサイズに設計して配置することにより、所望の出力バッファ駆動能力を実現することができる。また、短絡スイッチ５０のＯＮ／ＯＦＦを切り替える検査モード信号入力端子５１は、半導体装置の内部回路に接続して半導体装置の内部回路からの出力信号で制御するのみならず、パッドに接続して半導体装置外部に端子を出すことで、上記半導体装置外部からの入力信号で制御することも可能となる。
【００４８】
また、出力バッファ回路３０が入力信号を反転しないで同じ極性で出力する構成の場合には、レベルシフタ回路２０の出力信号と出力バッファ回路３０の出力信号の極性を合わせるためのゲートは不要である。
【００４９】
また、この上記実施の形態では、レベルシフタ回路とゲートと出力バッファ回路とは一組だけ図示をしたが、１組に限らず、半導体装置の構成に応じて、２組以上設けられる場合があるのは、いうまでもない。
【産業上の利用可能性】
【００５０】
本発明にかかる半導体装置およびその検査方法は、従来の半導体装置のように出力バッファ回路を構成するトランジスタサイズを大きくすることなく、テスター負荷容量による信号遅延の影響に充分に対応できる、大きな駆動能力を備えた出力バッファ回路を実現することができ、詰まるところ、トランジスタサイズの抑制による出力バッファ回路の消費電力の抑制、またはチップ面積の増大の抑制を実現しつつ、上記半導体装置の高速動作を保証する検査を安定化することができる。さらに本発明は、プロービング状態とパッケージ状態とで半導体素子の回路構成を変えることなく、検査モード信号切り替えによって出力バッファ回路の駆動能力を制御することができるため、上記半導体装置がプロービング状態、あるいはパッケージ状態であるにかかわらず適用できる。以上の効果により、本発明は半導体素子の検査に有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す回路図である。
【図２】図１の半導体装置の回路動作を説明するためのタイミングチャートである。
【図３】従来の第１の半導体装置の構成を示す回路図である。
【図４】従来の第２の半導体装置の構成を示す回路図である。
【図５】従来の第３の半導体装置の構成を示す回路図である。
【符号の説明】
【００５２】
１    前段の回路出力
２    ボンディングパッド
３    出力バッファ回路
４    ボンディングパッド
６    出力バッファ回路
７    出力バッファ回路
８    出力バッファ回路
９    出力バッファ回路
１０    出力バッファ回路
１１    出力バッファ回路
１３    ボンディングパッド
１４    ボンディングパッド
１５    ボンディングパッド
１６    リード
２０    レベルシフタ回路
２１    ＮＭＯＳトランジスタ
２２    ＰＭＯＳトランジスタ
２３    ＮＭＯＳトランジスタ
２４    ＮＭＯＳトランジスタ
２５    ＰＭＯＳトランジスタ
２６    ＰＭＯＳトランジスタ
２７    ＮＭＯＳトランジスタ
２８    ＰＭＯＳトランジスタ
３０    出力バッファ回路
３１    ＮＭＯＳトランジスタ
３２    ＰＭＯＳトランジスタ
４０    ゲート
４１    パッド
４２    第１の電源電圧端子
４３    第２の電源電圧端子
４５    接地端子
５０    短絡スイッチ
５１    検査モード信号入力端子
ＶＤＤＨ    第１の電源電圧端子から印加される高電位電圧
ＶＤＤＬ    第２の電源電圧端子から印加される低電位電圧
ＶＩＮ    前段の回路出力からの入力信号
ＶＳＳ    接地電位
ＶＧ１    ＮＭＯＳトランジスタ２３のゲート電圧
ＶＧ２    ＮＭＯＳトランジスタ２３のゲート電圧
ＶＤ１    ＰＭＯＳトランジスタ２５のドレイン電圧
ＶＤ２    ＰＭＯＳトランジスタ２６のドレイン電圧
ＬＳＯＵＴ    レベルシフタ回路２０の出力信号
ＩＯＯＵＴ    出力バッファ回路３０の出力信号
ｔ０    タイミングチャートにおける時刻
ｔ１    タイミングチャートにおける時刻
【図１】
2010054271.tif 000003
【図２】
2010054271.tif 000004
【図３】
2010054271.tif 000005
【図４】
2010054271.tif 000006
【図５】
2010054271.tif 000007