(57)【要約】【課題】ＳＯＩ構造を有するＲＣ型トランジスタにおいて、しきい値電圧の低下を防止でき、さらに、しきい値電圧の制御や調整が容易にできる。【解決手段】電界効果トランジスタを備えた半導体装置であって、電界効果トランジスタは、半導体基板１に形成された素子分離領域３によって仕切られた拡散層領域と、その拡散層領域と交差するように設けられ、少なくとも一部が半導体基板１に形成されたゲート溝内に埋め込まれたゲート電極５と、拡散層領域内において、一方の側面がゲート電極５のうちゲート溝内に埋め込まれた部分と対向し、他方の側面が素子分離領域３の側面と接触するように形成されたＳＯＩ構造のチャネル層４とを有し、ソース・ドレイン領域として機能する不純物拡散層５がチャネル層４よりも上部に配置され、不純物拡散層５とチャネル層４とが離間して形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
電界効果トランジスタを備えた半導体装置であって、
前記電界効果トランジスタは、
半導体基板に形成された素子分離領域によって仕切られた拡散層領域と、
前記拡散層領域と交差するように設けられ、少なくとも一部が前記半導体基板に形成されたゲート溝内に埋め込まれたゲート電極と、
前記拡散層領域内において、一方の側面が前記ゲート電極のうち前記ゲート溝内に埋め込まれた部分と対向し、他方の側面が前記素子分離領域の側面と接触するように形成されたＳＯＩ構造のチャネル層とを有し、
前記拡散層領域のうち前記ゲート電極と交差する領域の両側部分で、ソース・ドレイン領域として機能する不純物拡散層が前記チャネル層よりも上部に配置され、前記不純物拡散層と前記チャネル層とが離間して形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネル層と前記不純物拡散層との間に、前記電界効果トランジスタのしきい値電圧を制御するための不純物を導入した層が形成されている半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記半導体基板表面と前記チャネル層の上面との距離が８０〜１２０ｎｍの範囲である半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記ＳＯＩ構造のチャネル層の下面は、ゲート絶縁膜を介して前記ゲート溝内に埋め込まれた前記ゲート電極と対向している半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記電界効果トランジスタのソース・ドレイン領域のいずれか一方と電気的に接続する記憶素子を備えた半導体装置。
【請求項６】
ＳＯＩ構造のチャネル層を有する電界効果トランジスタを備えた半導体装置の製造方法であって、
半導体基板に前記電界効果トランジスタの拡散層領域を形成する部分を残すようにして第１の分離部を形成する第１の工程と、
前記第１の分離部の下に、第２の分離部を形成する第２の工程と、
前記第１の分離部及び前記第２の分離部に絶縁膜を埋め込んで素子分離領域を形成し、該素子分離領域により仕切られた部分を前記拡散層領域とする第３の工程と、
前記半導体基板にゲート電極を埋め込むためのゲート溝の上部を形成する第４の工程と、
前記ゲート溝の上部の下に該ゲート溝の下部を形成し、該ゲート溝の下部によって前記半導体基板から切り離されたＳＯＩ構造のチャネル層を形成する第５の工程と、
前記ゲート溝を含む前記半導体基板の表面全面にゲート絶縁膜を形成し、該ゲート絶縁膜が表面に形成された前記ゲート溝に前記ゲート電極を形成する第６の工程と、
前記拡散層領域のうち前記ゲート電極と交差する領域の両側部分に不純物を導入した不純物拡散層を前記チャネル層よりも上部に形成する第７の工程とを有する半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１の工程は、
前記拡散層領域を形成する部分に第１のマスク層を形成するステップと、
前記第１のマスク層をマスクとして前記半導体基板のエッチングを行うステップとを含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第２の工程は、
前記第１の分離部の側壁に第１のサイドウォールを形成するステップと、
前記第１のマスク層及び前記第１のサイドウォールをマスクとして前記半導体基板のエッチングを行うステップとを含む半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法において、
前記第３の工程は、
前記第１の分離部及び前記第２の分離部を含む前記半導体基板の上方の全面を覆うようにしてシリコン酸化膜を形成するステップと、
前記シリコン酸化膜の上面を平坦化するステップとを含む半導体装置の製造方法。
【請求項１０】
請求項６に記載の半導体装置の製造方法において、
前記第４の工程は、
前記ゲート電極が形成される部分以外の領域に第２のマスク層を形成するステップと、
前記第２のマスク層をマスクとして前記半導体基板のエッチングを行うステップとを含む半導体装置の製造方法。
【請求項１１】
請求項６に記載の半導体装置の製造方法において、
前記第５の工程は、
前記ゲート溝の上部の内側面に第２のサイドウォールを形成するステップと、
前記第２のサイドウォールをマスクとして前記半導体基板の等方性エッチングを行うステップとを含む半導体装置の製造方法。
【請求項１２】
請求項６乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第１の分離部を前記半導体基板表面からの深さが８０〜１２０ｎｍの範囲となるように形成する半導体装置の製造方法。
【請求項１３】
請求項６乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記チャネル層と前記不純物拡散層との間の領域に、前記電界効果トランジスタのしきい値電圧を調整するための不純物導入層を形成する工程を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ構造のＲＣ型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化の進展に伴い、電界効果トランジスタ（以下、トランジスタと記載）のゲート長を短縮せざるを得なくなってきている。トランジスタのゲート長を短縮すると、トランジスタのソースとドレインが接近し、ドレインの効果がソースにまで及ぶこととなり、その結果、トランジスタのしきい値電圧の低下という問題が発生する。そこで、トランジスタのゲート長を短縮した場合でも、しきい値電圧の低下を抑制しつつ、オン電流はできるだけ大きくした高性能なトランジスタの必要性が増し、そのような高性能なトランジスタを実現するための技術が特許文献１に開示されている。なお、トランジスタのしきい値電圧の低下等、 HYPERLINK "http://anzenmon.jp/page/199370" ゲート長の短縮に伴って顕在化してくる電気特性の劣化のことを短チャネル効果という。
【０００３】
特許文献１には、半導体デバイスの微細化に対応するための高性能なトレンチゲート型トランジスタとして、ゲート電極用の溝の側面部分にチャネル層を設けた構造のものが開示されている。これにより、チャネル層の幅を広げることができ、低いゲート電圧でも十分なオン電流を流すことができるようになっている。なお、トレンチゲート型トランジスタとは、半導体基板に形成した溝にゲート電極を埋め込んだトランジスタのことである。
【０００４】
以下、上述したようなゲート電極用の溝の側面部分にチャネル層を設けたトレンチゲート型トランジスタのことをＲＣ型（Recessed Channel）トランジスタということとする。
【０００５】
ＲＣ型トランジスタにおいて、チャネル層をＳＯＩ（Silicon On Insulator）構造とすることで、トランジスタの電気特性を改善する技術が特許文献２に開示されている。
【０００６】
以下に、特許文献２に開示されている技術を利用したＳＯＩ構造を有するＲＣ型トランジスタについて説明する。
【０００７】
図２１は、電気特性を改善する技術が盛り込まれたＳＯＩ構造を有するＲＣ型トランジスタの平面図である。電極の引き出し用の配線層等については記載を省略している。
【０００８】
図２１に示すＳＯＩ構造を有するＲＣ型トランジスタは、シリコン等からなる半導体基板（不図示）に形成された素子分離領域１０３によって仕切られ、不純物を導入して形成された拡散層領域１０１と、ゲート電極１０２とを備えている。
【０００９】
拡散層領域１０１のうち、ゲート電極１０２に対向しない両側部分は、トランジスタのソース・ドレイン領域として機能する。
【００１０】
図２２は、図２１に示したＳＯＩ構造を有するＲＣ型トランジスタの断面図であり、（ａ）は図２１に示したＡ−Ａ’断面図、（ｂ）は図２１に示したＢ−Ｂ’断面図である。
【００１１】
図２１に平面図を示したＳＯＩ構造を有するＲＣ型トランジスタは、図２２に示すように半導体基板１００と、ゲート電極１０２と、素子分離領域１０３と、ソース・ドレイン領域用のＮ型不純物拡散層１０４と、ゲート絶縁膜１０５と、チャネル層１１１とを備えている。
【００１２】
ゲート電極１０２は、半導体基板１００内に形成された溝に埋め込まれている。ゲート電極１０２のうち、半導体基板１００の溝に埋め込まれた半導体基板１００の表面よりも下の部分に着目すると、その下部であるゲート電極下部１０２−２は、上部であるゲート電極上部１０２−１よりも幅が広くなるように形成されている。したがって、半導体基板１００内に形成された溝も、その下部の幅は、上部の幅よりも広くなっている。
【００１３】
素子分離領域１０３は、シリコン酸化膜（ＳｉＯ２）からなり、Ｐ型のシリコンからなる半導体基板１００に対してＳＴＩ（Shallow Trench Isolation）形成法を行うことにより形成されている。
【００１４】
図２２（ｂ）に示すように、半導体基板１００内において、ゲート電極上部１０２−１と対向する部分には、ゲート絶縁膜１０５を介して薄膜状のＰ型シリコンからなるチャネル層１１１が形成されている。また、チャネル層１１１において、ゲート電極１０２と対向していない方の側面は、素子分離領域１０３と接触している。また、チャネル層１１１の底部は、ゲート絶縁膜１０５を介してゲート電極下部１０２−２と対向している。
【００１５】
また、図２２（ｂ）に示すように、ゲート電極下部１０２−２と素子分離領域１０３とは、間にゲート絶縁膜１０５が介在しており、直接接触していない。これによりチャネル層１１１がＳＯＩ構造となっている。
【００１６】
ソース・ドレイン領域用のＮ型不純物拡散層１０４は、それぞれチャネル層１１１と直接接触しており、トランジスタがオン状態の時にはチャネル層１１１の導電型がＮ型に反転することにより、Ｎ型不純物拡散層１０４間でオン電流が流れる。
【特許文献１】特開２００７−１５８２６９号公報
【特許文献２】特開２００７−２５８６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述した特許文献２に開示されている技術では、ＲＣ型トランジスタにおいて、さらにチャネル層をＳＯＩ構造にすることにより、トランジスタの電気特性を改善している。
【００１８】
特許文献２で開示されているＳＯＩ構造を有するＲＣ型トランジスタでは、ソース・ドレイン領域用のＮ型不純物拡散層１０４と薄膜状に形成されたチャネル層１１１とが直接接触している。このため、トランジスタを製造する際に加わる熱の影響で、ソース・ドレイン領域用のＮ型不純物拡散層１０４に存在している不純物がチャネル層１１１へも拡散してしまう。したがって、半導体デバイスの微細化の進展に伴いゲート長が短縮された場合、短チャネル効果により、トランジスタのしきい値電圧が低下し、その制御が難しいという問題点がある。
【００１９】
また、チャネルに薄膜ＳＯＩ構造を有するＲＣ型トランジスタでは、トランジスタ駆動時にＳＯＩ構造部が完全に空乏化するため、薄膜状チャネル層内の不純物濃度を制御することで、しきい値電圧の調整を行うことが困難という問題点がある。
【００２０】
さらに、薄膜上のチャネル層へ不純物を均一に導入するのは容易ではないことから、しきい値電圧がばらつき易いという問題点がある。
【００２１】
本発明は、ＳＯＩ構造を有するＲＣ型トランジスタにおいて、しきい値電圧の低下を防止でき、さらに、しきい値電圧の制御や調整が容易にできる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために本発明は、
電界効果トランジスタを備えた半導体装置であって、
前記電界効果トランジスタは、
半導体基板に形成された素子分離領域によって仕切られた拡散層領域と、
前記拡散層領域と交差するように設けられ、少なくとも一部が前記半導体基板に形成されたゲート溝内に埋め込まれたゲート電極と、
前記拡散層領域内において、一方の側面が前記ゲート電極のうち前記ゲート溝内に埋め込まれた部分と対向し、他方の側面が前記素子分離領域の側面と接触するように形成されたＳＯＩ構造のチャネル層とを有し、
前記拡散層領域のうち前記ゲート電極と交差する領域の両側部分で、ソース・ドレイン領域として機能する不純物拡散層が前記チャネル層よりも上部に配置され、前記不純物拡散層と前記チャネル層とが離間して形成されていることを特徴とする。
【００２３】
また、ＳＯＩ構造のチャネル層を有する電界効果トランジスタを備えた半導体装置の製造方法であって、
半導体基板に前記電界効果トランジスタの拡散層領域を形成する部分を残すようにして第１の分離部を形成する第１の工程と、
前記第１の分離部の下に、第２の分離部を形成する第２の工程と、
前記第１の分離部及び前記第２の分離部に絶縁膜を埋め込んで素子分離領域を形成し、該素子分離領域により仕切られた部分を前記拡散層領域とする第３の工程と、
前記半導体基板にゲート電極を埋め込むためのゲート溝の上部を形成する第４の工程と、
前記ゲート溝の上部の下に該ゲート溝の下部を形成し、該ゲート溝の下部によって前記半導体基板から切り離されたＳＯＩ構造のチャネル層を形成する第５の工程と、
前記ゲート溝を含む前記半導体基板の表面全面にゲート絶縁膜を形成し、該ゲート絶縁膜が表面に形成された前記ゲート溝に前記ゲート電極を形成する第６の工程と、
前記拡散層領域のうち前記ゲート電極と交差する領域の両側部分に不純物を導入した不純物拡散層を前記チャネル層よりも上部に形成する第７の工程とを有する。
【発明の効果】
【００２４】
本発明は以上説明したように構成されているので、
短チャネル効果によるトランジスタのしきい値電圧の低下を防止し、しきい値電圧の制御を容易にする。
【００２５】
また、トランジスタのしきい値電圧のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２７】
ここでは、トランジスタがＮチャネル型の場合について説明するが、後に示すようにＰチャネル型とすることも可能である。
（第１の実施の形態）
図１は、本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの平面図である。電極を引き出すための配線層等については記載を省略している。
【００２８】
図１に示すように本形態のＳＯＩ構造を有するＲＣ型トランジスタは、シリコン等からなる半導体基板（不図示）に形成された素子分離領域３と、素子分離領域３により仕切られた拡散層領域（活性領域）２と、ゲート電極５と、コンタクトプラグ１１とを備えている。
【００２９】
拡散層領域２のうち、ゲート電極５に対向しない両側部分は、トランジスタのソース・ドレイン領域として機能する。
【００３０】
コンタクトプラグ１１は、ソース・ドレイン領域と、その上層に設けられる配線層（不図示）とを接続する。
【００３１】
図２は、図１に示したＳＯＩ構造を有するＲＣ型トランジスタの断面図であり、（ａ）は図１に示したＡ−Ａ’断面図、（ｂ）は図１に示したＢ−Ｂ’断面図である。
【００３２】
図２（ａ）において、半導体基板１はシリコンからなる半導体基板で、不純物が導入されてＰ型となっている。
【００３３】
ゲート電極５は、多結晶シリコン（Poly-Si）７と、その上部に形成されたタングステン（Ｗ）等の低抵抗導電層６とから形成されている。
【００３４】
また、ゲート電極５は、半導体基板１内に形成された溝に埋め込まれている。ゲート電極５のうち、半導体基板１の溝に埋め込まれた半導体基板１の表面よりも下の部分に着目すると、その下部であるゲート電極下部５−２は、上部であるゲート電極上部５−１よりも幅が広くなるように形成されている。したがって、半導体基板１内に形成された溝も、その下部の幅は、上部の幅よりも広くなっている。
【００３５】
素子分離領域３は、シリコン酸化膜（ＳｉＯ２）等からなり、半導体基板１に対してＳＴＩ（Shallow Trench Isolation）形成法を行うことにより形成されている。
【００３６】
Ｎ型不純物拡散層９は、図１に示した拡散層領域２にＮ型の不純物を導入して形成したＮ型不純物拡散層で、ソース・ドレイン領域として機能する。
【００３７】
また、ゲート電極５を覆うようにして、シリコン酸化膜等からなる層間絶縁膜１０が形成されており、コンタクトプラグ１１を用いて、ソース・ドレイン領域とその上層に設けた配線層（不図示）との導通が得られる。
【００３８】
図２（ｂ）に示すように、半導体基板１内において、溝を充填するように形成されたゲート電極５の一部である多結晶シリコン７の側面には、Ｐ型シリコンからなるサイドウォール状の薄膜のチャネル層４が形成されている。
【００３９】
チャネル層４は、半導体基板１の表面から深さＤの位置に形成されており、Ｎ型不純物拡散層９（図２（ａ）参照）からなるソース・ドレイン領域とは直接接触していない。また、チャネル層４は、トランジスタがオン状態の時に電流が流れるチャネル領域として機能する。
【００４０】
また、図２（ｂ）に示すように、チャネル層４の底部とゲート電極下部５−２とは、間にゲート絶縁膜８が介在しており、直接接触していない。
【００４１】
以下に、上記のように構成された本形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を詳細に説明する。
【００４２】
図３は、Ｐ型のシリコンからなる半導体基板の平面図である。
【００４３】
まず、図３に示すように、Ｐ型のシリコンからなる半導体基板１上に、拡散層領域２（図１参照）を形成するためのマスク層２１を形成する。
【００４４】
図４は、本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図であり、（ａ）は図１、図３に示したＡ−Ａ’断面図、（ｂ）は図１、図３に示したＢ−Ｂ’断面図である。また、以下の説明において参照する図５〜９は、いずれも本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための図であり、（ａ）は図１、図３に示したＡ−Ａ’断面図、（ｂ）は図１、図３に示したＢ−Ｂ’断面図である。
【００４５】
次に、図４（ａ），（ｂ）に示すように、まず、半導体基板１の上に厚さ９ｎｍ程度のシリコン酸化膜２１−１を熱酸化法等で形成し、その後、厚さ１２０ｎｍ程度の第１のマスク層であるシリコン窒化膜（Ｓｉ３Ｎ４）２１−２を形成する。そして、拡散層領域２（図１参照）を形成する部分を残すようにドライエッチングによりパターニングすることでマスク層（図３参照）が形成されている。パターニングに際しては、フォトレジスト膜（不図示）を用いて所望のパターンを形成すればよい。
【００４６】
次に、シリコンのドライエッチングにより、図５（ａ），（ｂ）に示すように、半導体基板１のシリコン窒化膜２１−２（図４参照）で形成されているマスク層２１（図３参照）以外の領域に深さ１２０ｎｍ程度の第１の分離部２２を形成する。ドライエッチングを行う際の具体的な条件としては、例えば、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）、酸素（Ｏ２）等を混合したガスを用い、圧力１０〜５０ｍＴｏｒｒの雰囲気下で行うことができる。また、第１の分離部２２の側壁が鉛直方向となす角度（テーパー角）は、エッチングガスの流量等を変化させることによって調節することができるが、ここでは概略垂直（テーパー角０度）となるようにする。
【００４７】
次に、厚さ３０ｎｍ程度のシリコン酸化膜をＣＶＤ法で形成した後に、マスク層を用いずに全面ドライエッチングを行うことにより、図６（ａ），（ｂ）に示すように、第１の分離部２２の側壁部分に第１のサイドウォールであるサイドウォール２３を形成する。
【００４８】
次に、シリコン窒化膜２１−２（図４〜６参照）で形成されているマスク層２１（図３参照）及びサイドウォール２３（図６参照）をマスクとして、再度シリコンのドライエッチングを行い、図７（ａ），（ｂ）に示すように、サイドウォール２３の下に深さ１２０ｎｍ程度の第２の分離部２４を形成する。第２の分離部２４の側壁が鉛直方向となす角度は、エッチング条件を変更することにより、所望のトランジスタ特性に応じて設定することが可能である。
【００４９】
次に、ＣＶＤ法を用い、図８（ａ），（ｂ）に示すように、半導体基板１の上方の全面を覆うようにシリコン酸化膜２５を形成する。先に形成したサイドウォール２３は（図６、図７参照）、同じシリコン酸化膜で形成されているので、図８以降の図においては、シリコン酸化膜２５とサイドウォール２３との境界線は簡略化のために記載しない。
【００５０】
次に、ＣＭＰ（Chemical Mechanical Polishing)法を用いてシリコン酸化膜２５（図８参照）の表面の平坦化を行う。そして、図９（ａ），（ｂ）に示すように、シリコン窒化膜２１−２（図４〜８参照）で形成されているマスク層２１（図３参照）の残存部分を熱リン酸等の薬液を用いて除去する。これにより、半導体基板１に設けた第１の分離部２２及び第２の分離部２４（図８参照）にのみシリコン酸化膜が残存し、その残存部分により図１及び図２に示した素子分離領域３が形成される。そして、半導体基板１の素子分離領域３の間の領域が、図１に示した拡散層領域（活性領域）２となる。
【００５１】
ここで、マスク層２１の残存部分を除去した後、フッ酸等の薬液を用いたウエットエッチングを行い、素子分離領域３の表面の近傍部分のシリコン酸化膜を除去することで、半導体基板１の表面と素子分離領域３との高さを合わせるように加工してもよい。このような加工を行った場合には、先に形成したシリコン酸化膜２１−１（図４〜８参照）も除去されるので、再度熱酸化等を行ってシリコンが露出している部分に厚さ９ｎｍ程度のシリコン酸化膜を新たに形成すればよい。
【００５２】
次に、半導体基板１上に厚さ１２０ｎｍ程度のシリコン窒化膜を形成し、ゲート電極５（図１及び図２参照）の領域を開口するように、ドライエッチングにてパターニングを行う。
【００５３】
図１０は、Ｐ型のシリコンからなる半導体基板１の平面図であり、半導体基板1上に第２のマスク層であるシリコン窒化膜２６を形成し、ゲート電極５の領域を開口するように、ドライエッチングにてパターニングを行った後の状態を示している。
【００５４】
図１１は、本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図であり、（ａ）は図１０に示した半導体基板１のＡ−Ａ’断面図、（ｂ）は図１０に示した半導体基板１のＢ−Ｂ’断面図である。また、以下の説明において参照する図１１〜１８は、いずれも本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための図であり、（ａ）は図１、図３、図１０に示したＡ−Ａ’断面図、（ｂ）は図１、図３、図１０に示したＢ−Ｂ’断面図である。
【００５５】
シリコン窒化膜２６のドライエッチングを行う際の具体的なエッチングガスとしては、例えば、ＣＦ４（四フッ化炭素）、ＣＨＦ２、アルゴン（Ａｒ）の混合ガスを用いることができる。この場合、先に形成したシリコン酸化膜２１−１（図４〜９参照）は、膜厚が９ｎｍと非常に薄いので、シリコン窒化膜２６のエッチング時に除去されて、図１１（ａ），（ｂ）に示すように半導体基板１のシリコンの表面が露出される。
【００５６】
一方、素子分離領域３のシリコン酸化膜は膜厚が十分に厚いので、表面のシリコン酸化膜が多少削られるだけで、素子分離用の絶縁膜としての機能には影響しない。
【００５７】
次に、シリコン窒化膜２６及び素子分離領域３を形成しているシリコン酸化膜に対して高い選択比を有する条件にて、シリコンの異方性エッチングを行う。具体的なエッチングガスとしては、例えば塩素（Ｃｌ２）と臭化水素（ＨＢｒ）と酸素（Ｏ２）との混合ガスを用いることができる。
【００５８】
このエッチングにより、露出していた半導体基板１のシリコンの表面のシリコンが除去されて、図１２（ａ），（ｂ）に示すように、第１のゲート溝２７が形成される。この第１のゲート溝２７の内側面（シリコン面）は垂直形状となるようにする。
【００５９】
この場合、素子分離領域３のシリコン酸化膜がマスクとなるため、図１２（ｂ）に示すように薄膜のチャネル層４が形成される。このチャネル層４は、トランジスタのチャネル領域として機能する。
【００６０】
ここで、チャネル層４の最上部の半導体基板１の表面からの深さＤは８０〜１２０ｎｍ程度、また、チャネル層４の最上部の第１のゲート溝２７の底部からの高さＨは３０〜６０ｎｍ程度となるようにする。
【００６１】
チャネル層４の最上部の半導体基板１の表面からの深さＤは、第１の分離部２２（図５〜８参照）の半導体基板１の表面からの深さと同じになるため、第１の分離部２２を形成する際のエッチング条件を調整することで調節することができる。また、チャネル層４の最上部の第１のゲート溝２７の底部からの高さＨは、所望のトランジスタ特性に応じて決定すればよい。
【００６２】
また、チャネル層４の幅は、先に形成したサイドウォール２３（図６、図７参照）の膜厚によって決定されるため、所望のトランジスタ特性に応じて、サイドウォール２３を形成する際の膜厚を調整すればよい。
【００６３】
次に、熱酸化を行ってシリコンの表面が露出している部分に厚さ１０ｎｍ程度のシリコン酸化膜を形成した後、異方性のドライエッチングを行い、図１３（ａ），（ｂ）に示すように第１のゲート溝２７内に第２のサイドウォールであるサイドウォール２８を形成する。
【００６４】
次に、アンモニア過酸化水素水混合液（ＡＰＭ）等の薬液を用いてシリコンに対して選択的に等方性エッチングを行うことにより、図１４（ａ），（ｂ）に示すように、第１のゲート溝２７の下に第２のゲート溝２９を形成する。
【００６５】
この場合、図１４（ｂ）に示すように、第２のゲート溝２９の横方向のエッチングによるシリコンの除去領域が素子分離領域３のシリコン酸化膜に到達するように、エッチング時間を調節する。第２のゲート溝２９が素子分離領域３に接触することにより、チャネル層４の底部は半導体基板１から切り離される。これによりチャネル層４は、ＳＯＩ構造となる。
【００６６】
次に、ウエットエッチングを行い、サイドウォール２８（図１３、図１４参照）、マスクとして使用したシリコン窒化膜２６（図１１〜１４参照）及びシリコン酸化膜２１−１（図４〜９及び図１１〜１４参照）を除去してシリコンの表面を露出させる。そして、図１５（ａ），（ｂ）に示すように、第１のゲート溝２７及び第２のゲート溝を含めた露出したシリコンの表面全面に厚さ３〜８ｎｍのゲート絶縁膜８を形成する。
【００６７】
ゲート絶縁膜８としては、シリコン酸化膜やシリコン窒化膜とシリコン酸化膜の積層膜の他に、高誘電率を有するＨｉｇｈ−Ｋ膜（例えば、ＨｆＳｉＯＮ膜等）も用いることができる。
【００６８】
次に、ＣＶＤ法を用い、図１５（ａ），（ｂ）に示すように、第1のゲート溝２７（図１２〜図１４参照）及び第２のゲート溝２９（図１４参照）の内部を充填するように、ゲート絶縁膜８の上に、不純物としてリンを導入した厚さ１００ｎｍ程度の多結晶シリコン膜７を形成する。
【００６９】
次に、多結晶シリコン膜７を貫通するように、５０〜８０ＫｅＶのエネルギーでボロン（Ｂ）のイオン注入を行い、図１５（ａ）に示すような不純物導入層３０を形成する。不純物導入層３０に注入するボロンの濃度（イオン注入のドーズ量）を調節することにより、トランジスタのしきい値電圧を所望の値に調節することができる。
【００７０】
なお、実際には不純物導入層３０の濃度は連続的に変化するため半導体基板１との境界線は明確ではない。また、不純物導入層３０の一部がチャネル層４内に到達しても問題ない。
【００７１】
素子分離領域３の中に注入されたボロンについては、トランジスタの動作に無関係なので図１５（ａ），（ｂ）では記載を省略している。また、図１５（ｂ）において不純物導入層３０の記載は省略している。
【００７２】
次に、多結晶シリコン膜７の上に低抵抗導電層を形成する。低抵抗導電層としては、具体的には、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等の高融点金属膜や、それらを含んだシリサイド化合物（ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ）等を用いることができる。あるいは、高融点金属の窒化物（ＷＮ、ＴｉＮ等）をバリヤ膜として、上記の高融点金属膜と積層して用いてもよい。
【００７３】
次に、図１及び図２に示したゲート電極５の領域のみを残すように、フォトレジスト膜（不図示）をマスクとしてパターニングを行う。
【００７４】
このパターニングにより、図１６（ａ），（ｂ）に示すように、図１５（ａ），（ｂ）に示した多結晶シリコン膜７はゲート電極５の下部となり、多結晶シリコン膜７上に形成された低抵抗導電層６はゲート電極５の上部となる。
【００７５】
次に、リン（Ｐ）をエネルギー１０〜２０ＫｅＶ、ドーズ量１ｘ１０12〜１ｘ１０13 ions/ｃｍ2でイオン注入し、図１７（ａ）に示すようなＮ型不純物拡散層９を形成する。Ｎ型不純物拡散層９はチャネル層４（図１２（ｂ）〜図１７（ｂ）参照）よりも上部に形成されるようにイオン注入のエネルギーを調整する。Ｎ型不純物拡散層９は、トランジスタのソース・ドレイン領域として機能する。
【００７６】
次に、図１７（ａ），（ｂ）に示すように、ゲート電極５を覆うようにシリコン酸化膜等で層間絶縁膜１０を形成する。
【００７７】
次に、図１７（ａ）に示したソース・ドレイン領域用のＮ型不純物拡散層９と、その上層に設けられる配線層（不図示）とを接続するコンクトプラグ１１（図１及び図２参照）を形成する。ゲート電極５についても同様に、引き出し用のコンタクトプラグ（不図示）を形成すればよい。
【００７８】
この後に、コンタクトプラグ１１と接続する配線層（不図示）をタングステンやアルミニウム（Ａｌ）、銅（Ｃｕ）等を用いて形成すれば、図１及び図２に示した本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタが完成する。なお、図２においては、しきい値電圧調整用の不純物導入層３０の記載は省略している。
【００７９】
ここで、図１８（ａ），（ｂ）を参照して、ソース・ドレイン領域用のＮ型不純物拡散層９と、チャネル層４と、しきい値電圧を調整するための不純物導入層３０との位置関係について説明する。
【００８０】
図１８（ｂ）に示すチャネル層４は、半導体基板１の表面から深さＤの位置に、高さＪとなるように設けられている。
【００８１】
図１８（ａ）に示すように、ソース・ドレイン領域用のＮ型不純物拡散層９は、半導体基板１の表面近傍から上記の深さＤよりも浅くなるように設けられている。したがって、ソース・ドレイン領域とチャネル層４とは直接接触していない。トランジスタがオン状態の際には、ソース・ドレイン領域用のＮ型不純物拡散層９と図１８（ｂ）に示すチャネル層４との間のシリコン領域Ｃのうちゲート電極５と対向している部分の導電型がＰ型からＮ型に反転することにより、Ｎ型不純物拡散層９からチャネル層４に至る電流パスが形成される。この場合、シリコン領域Ｃとしきい値電圧を調整するための不純物導入層３０とが重なるように設けられているため、電流パスが形成されるためのしきい値電圧（トランジスタのしきい値電圧）を不純物導入層３０の濃度によって調整することが可能となる。なお、不純物導入層３０とＮ型不純物拡散層９とは接触するように設けられていても問題ない。
【００８２】
このように、本形態のＳＯＩ構造を有するＲＣ型トランジスタにおいては、ソース・ドレイン領域とチャネル層とが離れるように形成されているので、微細化によりゲート長Ｌが短縮された場合でも、短チャネル効果を抑制し、安定した特性のトランジスタを形成することが可能となる。
【００８３】
また、チャネル層とソース・ドレイン領域との間の半導体基板に導入する不純物の濃度を変更することにより、トランジスタのしきい値電圧を調整できるので、チャネル層を形成している薄膜部分に均一に不純物を導入してしきい値を制御する必要が無い。したがって、トランジスタのしきい値電圧を所望の値に設定することが容易となり、さらに、しきい値電圧のばらつきも抑制することが可能となる。
【００８４】
上述した形態においては、Ｎチャネル型トランジスタを形成する場合について説明したが、Ｐチャネル型トランジスタの場合にも不純物の導電型を変更することにより、同様にして形成することができる。すなわち、Ｐチャネル型トランジスタを形成する場合には、あらかじめＮ型の半導体基板を形成しておき、そのＮ型の半導体基板中にＲＣ型トランジスタを形成する。ソース・ドレイン領域の形成には、ボロン又はフッ化ボロン（ＢＦ２）を注入して、Ｐ型不純物拡散層を形成すればよい。
【００８５】
Ｐチャネル型トランジスタの場合にも、上述したＮチャネル型トランジスタと同様に、ソース・ドレイン領域と薄膜状のチャネル層との間のシリコン領域に注入した不純物の濃度と導電型を制御することによりトランジスタのしきい値電圧を調整することができる。
（第２の実施の形態）
以下に、第１の実施の形態において製造方法を説明したＳＯＩ構造を有するＲＣ型トランジスタをＤＲＡＭ（Dynamic  Random  Access  Memory）のメモリセルに適用した場合について説明する。
【００８６】
図１９は、ＤＲＡＭのメモリセルの一部を模式的に示した平面図であり、第１の実施の形態において製造方法を説明したＳＯＩ構造を有するＲＣ型トランジスタを適用したメモリセルを示している。ここでは、説明をわかりやすくするため、トランジスタに関係した部分のみを記載している。
【００８７】
図１９に示すように、半導体基板（不図示）上には、複数の拡散層領域（活性領域）２０４が規則正しく配置されている。
【００８８】
複数の拡散層領域２０４は、それぞれ複数の素子分離領域２０３により複数の部分に分けられている。
【００８９】
素子分離領域２０３は、上述した第１の実施の形態で示した方法により形成されている。また、拡散層領域２０４と交差するように複数のゲート電極２０６が配置されている。
【００９０】
ゲート電極２０６は、ＤＲＡＭのワード線として機能する。拡散層領域２０４のうち、ゲート電極２０６に対向しない部分にはリン等の不純物がイオン注入されており、Ｎ型の不純物拡散層を形成している。このＮ型不純物拡散層は、トランジスタのソース・ドレイン領域として機能する。
【００９１】
図１９において、破線Ｆで囲んだ部分が１つのＳＯＩ構造を有するＲＣ型トランジスタを形成しており、半導体基板内に設けられた溝（不図示）は、第１の実施の形態に示したような固有の構造を有している。すなわち、破線Ｆ内の太線Ｓで示した部分の下部に、チャネル層４（図２（ｂ）及び図１２（ｂ）〜１８（ｂ）参照）が形成されている。他のすべての拡散層領域２０４についても同様である。
【００９２】
また、図１９に示すように、各拡散層領域２０４の中央部には、コンタクトプラグ２０７が設けられ、拡散層領域２０４の表面のＮ型不純物拡散層と接触している。また、各拡散層領域２０４の両端には、コンタクトプラグ２０８，２０９が設けられ、拡散層領域２０４の表面のＮ型拡散層領域と接触している。コンタクトプラグ２０７〜２０９については、説明のために異なる符号としたが、実際の製造に際しては同時に形成することが可能である。
【００９３】
また、図１９に示すメモリセルは、メモリセルを高密度に配置するために、隣接する２つのトランジスタにおいて、１つのコンタクトプラグ２０７を共有するように配置されている。
【００９４】
また、図１９に示すメモリセルの製造工程においては、コンタクトプラグ２０７と接触しゲート電極２０６と直交する、Ｇ−Ｇ’線で示した方向に配線層（不図示）が形成される。この配線層はＤＲＡＭのビット線として機能する。さらに、コンタクトプラグ２０８、２０９にはそれぞれ、キャパシター素子（不図示）が接続される。
【００９５】
なお、第１の実施の形態で製造方法を説明したＳＯＩ構造を有するＲＣ型トランジスタでは、ゲート電極と拡散層領域とは直交していた。しかし、図１９に示すようにゲート電極２０６と拡散層領域２０４とが斜めに交差するようなレイアウトにおいても、第１の実施の形態で製造方法を説明したＳＯＩ構造を有するＲＣ型トランジスタは、問題なく適用可能であり、その製造工程においても何ら不具合は生じない。
【００９６】
図２０は、図１９に示したＤＲＡＭのメモリセルの断面図であり、図１９に示したＥ−Ｅ’断面図である。
【００９７】
図２０に示すメモリセルは、Ｐ型シリコンからなる半導体基板２００上に、ＲＣ型トランジスタ２０１が構成されている。ＲＣ型トランジスタ２０１の詳細な構造は第１の実施の形態で説明したものと同じである。
【００９８】
ゲート電極２０６は、ＤＲＡＭのメモリセルのワード線として機能する。
【００９９】
図１９に示した拡散層領域２０４のうち、ゲート電極２０６に対向しない部分の表面にはＮ型不純物拡散層２０５が形成されており、このＮ型不純物拡散層２０５がコンタクトプラグ２０７〜２０９と接触している。
【０１００】
コンタクトプラグ２０７〜２０９の材料としては、リンを導入した多結晶シリコンを用いることができる。
【０１０１】
コンタクトプラグ２０７は、別に設けたコンタクトプラグ２１１を介し、ビット線として機能する配線層２１２に接続している。配線層２１２の材料としてはタングステンを用いることができる。また、コンタクトプラグ２０８，２０９は、それぞれ、別に設けたコンタクトプラグ２１４，２１５を介してキャパシター素子２１７と接続している。
【０１０２】
層間絶縁膜２１０は、ＲＣ型トランジスタ２０１上に設けられ、その上層にある配線層を絶縁する。
【０１０３】
層間絶縁膜２１３，２１６，２１８は、各配線層間を絶縁する。
【０１０４】
キャパシター素子２１７は、公知の手段により、２つの電極間に酸化ハフニウム（ＨｆＯ）等の絶縁膜を挟んで形成されている。
【０１０５】
配線層２１９は、アルミ等を用いて形成された上層に位置する配線層である。
【０１０６】
上記のように構成されたメモリセルは、ＲＣ型トランジスタ２０１をオン状態にすることで、キャパシター素子２１７に蓄積した電荷の有無の判定をビット線（配線層２１２）を介して行うことができ、情報の記憶動作が可能なＤＲＡＭとして動作する。
【０１０７】
上述したように、本発明のＳＯＩ構造を有するＲＣ型トランジスタにおいては、ゲート長Ｌが短縮された場合でも、安定した特性を得ることが可能である。したがって、本発明のＳＯＩ構造を有するＲＣ型トランジスタをＤＲＡＭのメモリセルに用いた場合、メモリセルの面積を低減し、集積度の高いＤＲＡＭを容易に製造することが可能となる。
【０１０８】
また、本発明のＳＯＩ構造を有するＲＣ型トランジスタは、しきい値電圧の調整が容易であるため、このＳＯＩ構造を有するＲＣ型トランジスタをＤＲＡＭのメモリセルに適用した場合、所望の動作特性を備えたＤＲＡＭを容易に製造することが可能となる。
【０１０９】
また、本発明のＳＯＩ構造を有するＲＣ型トランジスタは、ＤＲＡＭのメモリセル以外においても使用可能である。例えば、キャパシター素子の代りに抵抗値の変化を利用した記憶素子と組み合わせることにより、相変化メモリ（ＰＲＡＭ）や抵抗メモリ（ＲｅＲＡＭ）のメモリセルを形成することができる。具体的には、相変化メモリのメモリセルを形成する場合、相変化により抵抗値が変化するカルコゲナイド材料（ＧｅＳｂＴｅ等）を用いて公知の手段で形成した記憶素子を、本発明のＳＯＩ構造を有するＲＣ型トランジスタのソース・ドレイン領域の何れか一方に接続してメモリセルとすればよい。この場合、トランジスタをオン状態にした際に流れる電流値により、記憶素子の状態（抵抗値）を判定することができる。
【０１１０】
また、メモリセルを有しないロジック品等の一般の半導体デバイスにおいても、ＭＯＳ型トランジスタを使用するデバイスであれば、本発明を適用可能である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの平面図である。
【図２】図１に示したＳＯＩ構造を有するＲＣ型トランジスタの断面図である。
【図３】Ｐ型のシリコンからなる半導体基板の平面図である。
【図４】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図５】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図６】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図７】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図８】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図９】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１０】Ｐ型のシリコンからなる半導体基板の平面図であり、半導体基板上にシリコン窒化膜を形成し、ゲート電極の領域を開口するように、ドライエッチングにてパターニングを行った後の状態を示す図である。
【図１１】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１２】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１３】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１４】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１５】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１６】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１７】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１８】本発明の一実施形態に係るＳＯＩ構造を有するＲＣ型トランジスタの製造方法を説明するための断面図である。
【図１９】ＤＲＡＭのメモリセルの一部を模式的に示した平面図である。
【図２０】図１９に示したＤＲＡＭのメモリセルの断面図である。
【図２１】電気特性を改善する技術が盛り込まれたＳＯＩ構造を有するＲＣ型トランジスタの平面図である。
【図２２】図２１に示したＳＯＩ構造を有するＲＣ型トランジスタの断面図である。
【符号の説明】
【０１１２】
１，１００，２００    半導体基板
２，１０１，２０４    拡散層領域
３，１０３，２０３    素子分離領域
４，１１１    チャネル層
５，１０２，２０６    ゲート電極
５−１，１０２−１    ゲート電極上部
５−２，１０２−２    ゲート電極下部
６    低抵抗導電層
７    多結晶シリコン
８，１０５    ゲート絶縁膜
９，１０４，２０５    Ｎ型不純物拡散層
１０，２１０，２１３，２１６，２１８    層間絶縁膜
１１，２０７〜２０９，２１１，２１４，２１５    コンタクトプラグ
２１    マスク層
２１−１，２５    シリコン酸化膜
２１−２，２６    シリコン窒化膜
２２    第１の分離部
２３，２８    サイドウォール
２４    第２の分離部
２７    第１のゲート溝
２９    第２のゲート溝
３０    不純物導入層
２０１    ＲＣ型トランジスタ
２１２，２１９    配線層
２１７    キャパシター素子
２２０    表面保護膜
【図１】
2010003916.tif 000003
【図２】
2010003916.tif 000004
【図３】
2010003916.tif 000005
【図４】
2010003916.tif 000006
【図５】
2010003916.tif 000007
【図６】
2010003916.tif 000008
【図７】
2010003916.tif 000009
【図８】
2010003916.tif 000010
【図９】
2010003916.tif 000011
【図１０】
2010003916.tif 000012
【図１１】
2010003916.tif 000013
【図１２】
2010003916.tif 000014
【図１３】
2010003916.tif 000015
【図１４】
2010003916.tif 000016
【図１５】
2010003916.tif 000017
【図１６】
2010003916.tif 000018
【図１７】
2010003916.tif 000019
【図１８】
2010003916.tif 000020
【図１９】
2010003916.tif 000021
【図２０】
2010003916.tif 000022
【図２１】
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【図２２】
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