(57)【要約】【課題】配線抵抗の影響が小さく、ノイズの混入の影響が小さく、簡便に配線でき、ＬＳＩに好適なバイアス電流供給回路を提供する。【解決手段】ドレインが電流源に接続され、ゲートが所定の電圧に接続される第１のＮチャネルトランジスタと、ドレインが共通電位に接続され、ソースが前記第１のＮチャネルトランジスタのソースに接続され、ゲートが共通電位に接続される第１のＰチャネルトランジスタと、ドレインがバイアス電流を供給し、ゲートが前記第１のＮチャネルトランジスタのゲートに接続される第２のＮチャネルトランジスタと、ドレインが前記第１のＰチャネルトランジスタのドレインに接続され、ソースが前記第２のＮチャネルトランジスタのソースに接続され、ゲートが前記第１のＰチャネルトランジスタのゲートに接続される第２のＰチャネルトランジスタとを備える。【選択図】                    図１
2010080563.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが電流源に接続され、ゲートが所定の電圧に接続される第１のＮチャネルトランジスタと、
ドレインが共通電位に接続され、ソースが前記第１のＮチャネルトランジスタのソースに接続され、ゲートが共通電位に接続される第１のＰチャネルトランジスタと、
ドレインがバイアス電流を供給し、ゲートが前記第１のＮチャネルトランジスタのゲートに接続される第２のＮチャネルトランジスタと、
ドレインが前記第１のＰチャネルトランジスタのドレインに接続され、ソースが前記第２のＮチャネルトランジスタのソースに接続され、ゲートが前記第１のＰチャネルトランジスタのゲートに接続される第２のＰチャネルトランジスタとを備える
ことを特徴とするバイアス電流供給回路。
【請求項２】
前記第１のＮチャネルトランジスタのソースと前記第１のＰチャネルトランジスタのソースとの間に抵抗を備え、
前記第１のＮチャネルトランジスタのドレインと前記第１のＰチャネルトランジスタのドレインとの間にコンデンサを備え、
前記第２のＮチャネルトランジスタのソースと前記第２のＰチャネルトランジスタのソースとの間に抵抗を備える
ことを特徴とする請求項１に記載のバイアス電流供給回路。
【請求項３】
ドレインが所定の電圧に接続され、ソースが前記第１のＮチャネルトランジスタのゲートに接続され、ゲートが前記第１のＮチャネルトランジスタのドレインに接続される第３のＮチャネルトランジスタと、
ドレインが前記第１のＮチャネルトランジスタのゲートに接続され、ゲートが前記第１のＮチャネルトランジスタのゲートに接続される第４のＮチャネルトランジスタと、
ドレインが前記第１のＰチャネルトランジスタのドレインに接続され、ソースが前記第４のＮチャネルトランジスタのソースに接続され、ゲートが前記第１のＰチャネルトランジスタのゲートに接続される第３のＰチャネルトランジスタとを備える
ことを特徴とする請求項１に記載のバイアス電流供給回路。
【請求項４】
ドレインが所定の電圧に接続され、ゲートが所定の電圧に接続される第１のＮチャネルトランジスタと、
ドレインが電流源に接続され、ソースが前記第１のＮチャネルトランジスタのソースに接続され、ゲートが所定の電圧に接続される第１のＰチャネルトランジスタと、
ドレインが前記第１のＮチャネルトランジスタのドレインに接続され、ゲートが前記第１のＮチャネルトランジスタのゲートに接続される第２のＮチャネルトランジスタと、
ドレインがバイアス電流を供給し、ソースが前記第２のＮチャネルトランジスタのソースに接続され、ゲートが前記第１のＰチャネルトランジスタのゲートに接続される第２のＰチャネルトランジスタとを備える
ことを特徴とするバイアス電流供給回路。
【請求項５】
コレクタが電流源に接続され、ベースが所定の電圧に接続される第１のＮＰＮトランジスタと、
コレクタが共通電位に接続され、エミッタが前記第１のＮＰＮトランジスタのエミッタに接続され、ベースが共通電位に接続される第１のＰＮＰトランジスタと、
コレクタがバイアス電流を供給し、ベースが前記第１のＮＰＮトランジスタのベースに接続される第２のＮＰＮトランジスタと、
コレクタが前記第１のＰＮＰトランジスタのコレクタに接続され、エミッタが前記第２のＮＰＮトランジスタのエミッタに接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続される第２のＰＮＰトランジスタとを備える
ことを特徴とするバイアス電流供給回路。
【請求項６】
コレクタが所定の電圧に接続され、ベースが所定の電圧に接続される第１のＮＰＮトランジスタと、
コレクタが電流源に接続され、エミッタが前記第１のＮＰＮトランジスタのエミッタに接続され、ベースが所定の電圧に接続される第１のＰＮＰトランジスタと、
コレクタが前記第１のＮＰＮトランジスタのコレクタに接続され、ベースが前記第１のＮＰＮトランジスタのベースに接続される第２のＮＰＮトランジスタと、
コレクタがバイアス電流を供給し、エミッタが前記第２のＮＰＮトランジスタのエミッタに接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続される第２のＰＮＰトランジスタとを備える
ことを特徴とするバイアス電流供給回路。
【請求項７】
ドレインが共通電位に接続される一方のトランジスタと、ソースが前記一方のトランジスタのソースに接続される他方のトランジスタとから成り、前記一方のトランジスタのゲート電圧と前記他方のトランジスタのゲート電圧とに基づき前記他方のトランジスタのドレインからバイアス電流を供給するブロックを備え、
前記一方のトランジスタのゲート配線と前記他方のトランジスタのゲート配線とが並走して配線される
ことを特徴とするバイアス電流供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるバイアス電流供給回路に関し、特に、多数の供給先を有する大規模集積回路（ＬＳＩ）に好適なバイアス電流供給回路に関する。
【背景技術】
【０００２】
半導体集積回路において、バイアス電流供給回路はカレントミラーによって構成される。基準電流が入力されるカレントミラー入力部と、バイアス電流分配先のそれぞれの回路ブロック内に具備されるカレントミラー出力部よりなる（図示せず）。カレントミラー出力部は、バイアス電流分配先の複数の回路ブロックに接続され、各々の回路ブロック内に基準電流に基づくバイアス電流を供給する。
【０００３】
各回路ブロック部間には共通電位間の寄生の配線抵抗が有り、この寄生の配線抵抗にはそれぞれバイアス電流に基づく電圧が生じる。また、バイアス電流分配の配線には、バイアス電流供給回路以外の回路の信号（他信号）が寄生容量を介して結合している。
【０００４】
【特許文献１】特開２００４−３３４１２４号公報
【特許文献２】特開２００５−０４９６３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような、従来のバイアス電流供給回路は、各回路ブロック間の寄生の配線抵抗によって、各回路ブロックの動作の基準となる電圧が変動し、各回路ブロックのバイアス電流に誤差が発生する課題がある。つまり、バイアス電流の電流値が、寄生の配線抵抗に生ずる電圧に影響を受けるという課題がある。
【０００６】
また、バイアス電流分配の配線に、バイアス電流供給回路以外の回路の信号が混入し、各回路ブロックのバイアス電流に誤差が発生する課題がある。つまり、バイアス電流の電流値が、ノイズの混入に影響を受けるという課題がある。
【０００７】
本発明の目的は、以上説明した課題を解決するものであり、配線抵抗の影響が小さく、ノイズの混入の影響が小さく、簡便に配線でき、ＬＳＩに好適なバイアス電流供給回路を提供することにある。
【課題を解決するための手段】
【０００８】
このような目的を達成する本発明は、次の通りである。
（１）ドレインが電流源（ＩＲＥＦ）に接続され、ゲートが所定の電圧（ｗｎ）に接続される第１のＮチャネルトランジスタ（Ｍｎ０）と、
ドレインが共通電位（ＣＯＭ）に接続され、ソースが前記第１のＮチャネルトランジスタ（Ｍｎ０）のソースに接続され、ゲートが共通電位（ＣＯＭ）に接続される第１のＰチャネルトランジスタ（Ｍｐ０）と、
ドレインがバイアス電流（ｉｂ１、ｉｂ２、・・・、ｉｂｎ）を供給し、ゲートが前記第１のＮチャネルトランジスタ（Ｍｎ０）のゲートに接続される第２のＮチャネルトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）と、
ドレインが前記第１のＰチャネルトランジスタ（Ｍｐ０）のドレインに接続され、ソースが前記第２のＮチャネルトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）のソースに接続され、ゲートが前記第１のＰチャネルトランジスタ（Ｍｐ０）のゲートに接続される第２のＰチャネルトランジスタ（Ｍｐ１、Ｍｐ２、・・・、Ｍｐｎ）とを備える
ことを特徴とするバイアス電流供給回路。
（２）前記第１のＮチャネルトランジスタ（Ｍｎ０）のソースと前記第１のＰチャネルトランジスタ（Ｍｐ０）のソースとの間に抵抗（Ｒ１０）を備え、
前記第１のＮチャネルトランジスタ（Ｍｎ０）のドレインと前記第１のＰチャネルトランジスタ（Ｍｐ０）のドレインとの間にコンデンサ（Ｃ１０）を備え、
前記第２のＮチャネルトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）のソースと前記第２のＰチャネルトランジスタ（Ｍｐ１、Ｍｐ２、・・・、Ｍｐｎ）のソースとの間に抵抗（Ｒ１１、Ｒ１２、・・・、Ｒ１ｎ）を備える
ことを特徴とする（１）に記載のバイアス電流供給回路。
（３）ドレインが所定の電圧（Ｖｄ）に接続され、ソースが前記第１のＮチャネルトランジスタ（Ｍｎ０）のゲートに接続され、ゲートが前記第１のＮチャネルトランジスタ（Ｍｎ０）のドレインに接続される第３のＮチャネルトランジスタ（Ｍｎ０ｂ）と、
ドレインが前記第１のＮチャネルトランジスタ（Ｍｎ０）のゲートに接続され、ゲートが前記第１のＮチャネルトランジスタ（Ｍｎ０）のゲートに接続される第４のＮチャネルトランジスタ（Ｍｎ０ａ）と、
ドレインが前記第１のＰチャネルトランジスタ（Ｍｐ０）のドレインに接続され、ソースが前記第４のＮチャネルトランジスタ（Ｍｎ０ａ）のソースに接続され、ゲートが前記第１のＰチャネルトランジスタ（Ｍｐ０）のゲートに接続される第３のＰチャネルトランジスタ（Ｍｐ１ａ）とを備える
ことを特徴とする（１）に記載のバイアス電流供給回路。
（４）ドレインが所定の電圧（Ｖｃ）に接続され、ゲートが所定の電圧（Ｖｃ）に接続される第１のＮチャネルトランジスタ（Ｍｎ０）と、
ドレインが電流源（ＩＲＥＦ）に接続され、ソースが前記第１のＮチャネルトランジスタ（Ｍｎ０）のソースに接続され、ゲートが所定の電圧（ｗｐ）に接続される第１のＰチャネルトランジスタ（Ｍｐ０）と、
ドレインが前記第１のＮチャネルトランジスタ（Ｍｎ０）のドレインに接続され、ゲートが前記第１のＮチャネルトランジスタ（Ｍｎ０）のゲートに接続される第２のＮチャネルトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）と、
ドレインがバイアス電流（ｉｂ１、ｉｂ２、・・・、ｉｂｎ）を供給し、ソースが前記第２のＮチャネルトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）のソースに接続され、ゲートが前記第１のＰチャネルトランジスタ（Ｍｐ０）のゲートに接続される第２のＰチャネルトランジスタ（Ｍｐ１、Ｍｐ２、・・・、Ｍｐｎ）とを備える
ことを特徴とするバイアス電流供給回路。
（５）コレクタが電流源（ＩＲＥＦ）に接続され、ベースが所定の電圧（ｗｎ）に接続される第１のＮＰＮトランジスタ（Ｍｎ０）と、
コレクタが共通電位（ＣＯＭ）に接続され、エミッタが前記第１のＮＰＮトランジスタ（Ｍｎ０）のエミッタに接続され、ベースが共通電位（ＣＯＭ）に接続される第１のＰＮＰトランジスタ（Ｍｐ０）と、
コレクタがバイアス電流（ｉｂ１、ｉｂ２、・・・、ｉｂｎ）を供給し、ベースが前記第１のＮＰＮトランジスタ（Ｍｎ０）のベースに接続される第２のＮＰＮトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）と、
コレクタが前記第１のＰＮＰトランジスタ（Ｍｐ０）のコレクタに接続され、エミッタが前記第２のＮＰＮトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）のエミッタに接続され、ベースが前記第１のＰＮＰトランジスタ（Ｍｐ０）のベースに接続される第２のＰＮＰトランジスタ（Ｍｐ１、Ｍｐ２、・・・、Ｍｐｎ）とを備える
ことを特徴とするバイアス電流供給回路。
（６）コレクタが所定の電圧（Ｖｃ）に接続され、ベースが所定の電圧（Ｖｃ）に接続される第１のＮＰＮトランジスタ（Ｍｎ０）と、
コレクタが電流源（ＩＲＥＦ）に接続され、エミッタが前記第１のＮＰＮトランジスタ（Ｍｎ０）のエミッタに接続され、ベースが所定の電圧（ｗｐ）に接続される第１のＰＮＰトランジスタ（Ｍｐ０）と、
コレクタが前記第１のＮＰＮトランジスタ（Ｍｎ０）のコレクタに接続され、ベースが前記第１のＮＰＮトランジスタ（Ｍｎ０）のベースに接続される第２のＮＰＮトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）と、
コレクタがバイアス電流（ｉｂ１、ｉｂ２、・・・、ｉｂｎ）を供給し、エミッタが前記第２のＮＰＮトランジスタ（Ｍｎ１、Ｍｎ２、・・・、Ｍｎｎ）のエミッタに接続され、ベースが前記第１のＰＮＰトランジスタ（Ｍｐ０）のベースに接続される第２のＰＮＰトランジスタ（Ｍｐ１、Ｍｐ２、・・・、Ｍｐｎ）とを備える
ことを特徴とするバイアス電流供給回路。
（７）ドレインが共通電位に接続される一方のトランジスタと、ソースが前記一方のトランジスタのソースに接続される他方のトランジスタとから成り、前記一方のトランジスタのゲート電圧と前記他方のトランジスタのゲート電圧とに基づき前記他方のトランジスタのドレインからバイアス電流を供給するブロックを備え、
前記一方のトランジスタのゲート配線と前記他方のトランジスタのゲート配線とが並走して配線される
ことを特徴とするバイアス電流供給回路。
【発明の効果】
【０００９】
本発明によれば次のような効果がある。
本発明によれば、多数のバイアス電流分配が可能となり、ＬＳＩに好適なバイアス電流供給回路を提供できる。
【００１０】
また、本発明によれば、配線抵抗の影響が小さく、電流値が安定したバイアス電流供給回路を提供できる。さらに、本発明によれば、バイアス電流供給回路以外の回路の信号が寄生容量を介して混入しにくく、ノイズの混入の影響が小さいバイアス電流供給回路を提供できる。また、本発明によれば、少ない配線本数、小さな占有面積で配置配線ができる。さらに、本発明によれば、簡単な回路構成であるため、簡便に配線ができる。
【発明を実施するための最良の形態】
【００１１】
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。
【００１２】
図１の実施例の特徴は、Ｎチャネル金属酸化膜形電界効果トランジスタＭｎ０と、Ｐチャネル金属酸化膜形電界効果トランジスタＭｐ０と、Ｎチャネル金属酸化膜形電界効果トランジスタＭｎ１、Ｍｎ２、・・・、Ｍｎｎと、Ｐチャネル金属酸化膜形電界効果トランジスタＭｐ１、Ｍｐ２、・・・、Ｍｐｎとの構成にある。
【００１３】
基準電流源ＩＲＥＦは、所定の電圧Ｖｃに接続され、基準電流値ｉ０の電流を出力する。
【００１４】
分配元ブロックＢ０は、基準電流源ＩＲＥＦの出力端に接続され、共通電位ＣＯＭに接続される。また、分配元ブロックＢ０は、Ｎチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｎ０と、Ｐチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｐ０とから構成される。
【００１５】
ＮチャネルトランジスタＭｎ０のドレインは、基準電流源ＩＲＥＦに接続される。また、ＮチャネルトランジスタＭｎ０のゲートは、基準電流源ＩＲＥＦに接続される。
【００１６】
ＰチャネルトランジスタＭｐ０のドレインは、共通電位ＣＯＭに接続される。また、ＰチャネルトランジスタＭｐ０のソースは、ＮチャネルトランジスタＭｎ０のソースに接続される。さらに、ＰチャネルトランジスタＭｐ０のゲートは、共通電位ＣＯＭに接続される。
【００１７】
ここで、分配元ブロックＢ０は、ＮチャネルトランジスタＭｎ０のソースとＰチャネルトランジスタＭｐ０のソースとの接続点の電圧Ｖ０を備える。そして、分配元ブロックＢ０は、基準電流値ｉｏに基づき、ＮチャネルトランジスタＭｎ０のゲートの電圧ｗｎと、ＰチャネルトランジスタＭｐ０のゲートの電圧ｗｐとを出力する。電圧ｗｎと電圧ｗｐとは、電圧Ｖｃと基準電流値ｉ０とによって、所定の電圧に定まり、フローティングでない。
【００１８】
また、分配先ブロックＢ１は、寄生の配線抵抗ｒ１を介して、共通電位ＣＯＭ（ＰチャネルトランジスタＭｐ０のドレイン）に接続される。分配先ブロックＢ１は、Ｎチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｎ１と、Ｐチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｐ１とから構成される。そして、分配先ブロックＢ１は、バイアス電流ｉｂ１を供給する。
【００１９】
ＮチャネルトランジスタＭｎ１のドレインは、内部回路１（図示せず）にバイアス電流ｉｂ１を供給する。また、ＮチャネルトランジスタＭｎ１のゲートは、ＮチャネルトランジスタＭｎ０のゲート（電圧ｗｎ）に接続される。
【００２０】
ＰチャネルトランジスタＭｐ１のドレインは、寄生の配線抵抗ｒ１を介して、ＰチャネルトランジスタＭｐ０のドレインに接続される。また、ＰチャネルトランジスタＭｐ１のソースは、ＮチャネルトランジスタＭｎ１のソースに接続される。さらに、ＰチャネルトランジスタＭｐ１のゲートがＰチャネルトランジスタＭｐ０のゲート（電圧ｗｐ）に接続される。
【００２１】
ここで、分配先ブロックＢ１は、ＮチャネルトランジスタＭｎ１のソースとＰチャネルトランジスタＭｐ１のソースとの接続点の電圧Ｖ１を備える。
【００２２】
さらに、分配先ブロックＢ２は、寄生の配線抵抗ｒ１と配線抵抗ｒ２とを介して、共通電位ＣＯＭ（ＰチャネルトランジスタＭｐ０のドレイン）に接続される。また、分配先ブロックＢ２は、Ｎチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｎ２と、Ｐチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｐ２とから構成される。そして、分配先ブロックＢ２は、バイアス電流ｉｂ２を供給する。
【００２３】
ＮチャネルトランジスタＭｎ２のドレインは、内部回路２（図示せず）にバイアス電流ｉｂ２を供給する。また、ＮチャネルトランジスタＭｎ２のゲートは、ＮチャネルトランジスタＭｎ０のゲート（電圧ｗｎ）に接続される。
【００２４】
ＰチャネルトランジスタＭｐ２のドレインは、寄生の配線抵抗（ｒ１＋ｒ２）を介して、ＰチャネルトランジスタＭｐ０のドレインに接続される。また、ＰチャネルトランジスタＭｐ２のソースは、ＮチャネルトランジスタＭｎ２のソースに接続される。さらに、ＰチャネルトランジスタＭｐ２のゲートがＰチャネルトランジスタＭｐ０のゲート（電圧ｗｐ）に接続される。
【００２５】
ここで、分配先ブロックＢ２は、ＮチャネルトランジスタＭｎ２のソースとＰチャネルトランジスタＭｐ２のソースとの接続点の電圧Ｖ２を備える。
【００２６】
同様にして、分配先ブロックＢｎは、寄生の配線抵抗ｒ１、配線抵抗ｒ２、・・・、配線抵抗ｒｎとを介して、共通電位ＣＯＭ（ＰチャネルトランジスタＭｐ０のドレイン）に接続される。また、分配先ブロックＢｎは、Ｎチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｎｎと、Ｐチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｐｎとから構成される。そして、分配先ブロックＢｎは、バイアス電流ｉｂｎを供給する。
【００２７】
ＮチャネルトランジスタＭｎｎのドレインは、内部回路ｎ（図示せず）にバイアス電流ｉｂｎを供給する。また、ＮチャネルトランジスタＭｎｎのゲートは、ＮチャネルトランジスタＭｎ０のゲート（電圧ｗｎ）に接続される。
【００２８】
ＰチャネルトランジスタＭｐｎのドレインは、寄生の配線抵抗（ｒ１＋ｒ２＋・・・＋ｒｎ）を介して、ＰチャネルトランジスタＭｐ０のドレインに接続される。また、ＰチャネルトランジスタＭｐｎのソースは、ＮチャネルトランジスタＭｎｎのソースに接続される。さらに、ＰチャネルトランジスタＭｐｎのゲートがＰチャネルトランジスタＭｐ０のゲート（電圧ｗｐ）に接続される。
【００２９】
ここで、分配先ブロックＢｎは、ＮチャネルトランジスタＭｎｎのソースとＰチャネルトランジスタＭｐｎのソースとの接続点の電圧Ｖｎを備える。
【００３０】
つまり、分配先ブロックＢ１〜Ｂｎは、電圧ｗｎ及び電圧ｗｐに基づき、それぞれ、バイアス電流（ｉｂ１、ｉｂ２、・・・、ｉｂｎ）を供給する。そして、図１の実施例は、ＮチャネルトランジスタとＰチャネルトランジスタとの直列接続から成るカレントミラーを構成する。
【００３１】
ＮチャネルトランジスタＭｎ０、Ｍｎ１、・・・、Ｍｎｎの電流伝達係数βｎは全て等しく、ＮチャネルトランジスタＭｎ０、Ｍｎ１、・・・、Ｍｎｎの閾電圧Ｖｔｈｎは全て等しいとする。つまり、ＮチャネルトランジスタＭｎ０、Ｍｎ１、・・・、Ｍｎｎの特性パラメータは、全て等しいとする。
【００３２】
ＰチャネルトランジスタＭｐ０、Ｍｐ１、・・・、Ｍｐｎの電流伝達係数βｐは全て等しく、ＰチャネルトランジスタＭｐ０、Ｍｐ１、・・・、Ｍｐｎの閾電圧Ｖｔｈｐは全て等しいとする。つまり、ＰチャネルトランジスタＭｐ０、Ｍｐ１、・・・、Ｍｐｎの特性パラメータは、全て等しいとする。
【００３３】
以下に、基準電流値ｉ０と、バイアス電流（ｉｂ１、ｉｂ２、・・・、ｉｂｎ）の値（ｉｂ１、ｉｂ２、・・・、ｉｂｎ）との関係を詳細に説明する。
【００３４】
ＮチャネルトランジスタＭｎ０のゲート・ソース間電圧値ＶＧＳｎ０と、ＰチャネルトランジスタＭｐ０のゲート・ソース間電圧値ＶＧＳｐ０とは以下の式（１）、（２）を満足する。
ＶＧＳｎ０＝ｗｎ−Ｖ０    （１）
ＶＧＳｐ０＝Ｖ０−ｗｐ    （２）
【００３５】
ＮチャネルトランジスタＭｎ１のゲート・ソース間電圧値ＶＧＳｎ１と、ＰチャネルトランジスタＭｐ１のゲート・ソース間電圧値ＶＧＳｐ１とは以下の式（３）、（４）を満足する。
ＶＧＳｎ１＝ｗｎ−Ｖ１    （３）
ＶＧＳｐ１＝Ｖ１−ｗｐ    （４）
【００３６】
電圧ｗｎと電圧ｗｐとの電位差ＶＧｎｐは以下の式（５）を満足する。
ＶＧｎｐ＝ｗｎ−ｗｐ＝ＶＧＳｎ０＋ＶＧＳｐ０＝ＶＧＳｎ１＋ＶＧＳｐ１    （５）
【００３７】
また、基準電流値ｉ０は以下の式（６）を満足する。
ｉ０＝βｎ×（ＶＧＳｎ０−Ｖｔｈｎ）2＝βｐ×（ＶＧＳｐ０−Ｖｔｈｐ）2  （６）
【００３８】
バイアス電流ｉｂ１の電流値ｉｂ１は以下の式（７）を満足する。
ｉｂ１＝βｎ×（ＶＧＳｎ１−Ｖｔｈｎ）2＝βｐ×（ＶＧＳｐ１−Ｖｔｈｐ）2  （７）
【００３９】
式（５）、（６）より以下の式（８）、（９）、（１０）を満足する。
ＶＧＳｎ０＝√（ｉ０／βｎ）―Ｖｔｈｎ    （８）
ＶＧＳｐ０＝√（ｉ０／βｐ）―Ｖｔｈｐ    （９）
ＶＧｎｐ＝√ｉ０×（１／√βｎ＋１／√βｐ）−（Ｖｔｈｎ＋Ｖｔｈｐ）  （１０）
【００４０】
式（５）、（７）より以下の式（１１）、（１２）、（１３）を満足する。
ＶＧＳｎ１＝√（ｉ１／βｎ）―Ｖｔｈｎ    （１１）
ＶＧＳｐ１＝√（ｉ１／βｐ）―Ｖｔｈｐ    （１２）
ＶＧｎｐ＝√ｉ１×（１／√βｎ＋１／√βｐ）−（Ｖｔｈｎ＋Ｖｔｈｐ）  （１３）
【００４１】
式（１０）、（１３）より以下の式（１４）を満足する。
ｉｂ１＝ｉ０    （１４）
【００４２】
即ち、電流値ｉｂ１と基準電流値ｉ０とは等しくなる。そして、分配先ブロックＢ１は、電位差ＶＧｎｐに基づいて、電流値ｉｂ１のバイアス電流ｉｂ１を出力する。
【００４３】
同様に、バイアス電流ｉｂｎの電流値ｉｂｎは以下の式（１５）を満足する。
ｉｂ１＝Ｉｂ２＝・・・＝ｉｂｎ＝ｉ０    （１５）
【００４４】
そして、分配先ブロックＢ１、Ｂ２、・・・、Ｂｎは、電位差ＶＧｎｐの差圧電圧伝送に基づいて、バイアス電流ｉｂ１、ｉｂ２、・・・、ｉｂｎをそれぞれ出力する。よって、バイアス電流ｉｂ１、ｉｂ２、・・・、ｉｂｎは、寄生の配線抵抗ｒ１、ｒ２、・・・、ｒｎに生ずる電圧に基づく誤差・ばらつきはない。
【００４５】
図１の実施例において、電圧Ｗｎの配線と電圧ｗｐのバイアス分配配線には、電流が流れない。よって、図１の実施例において、Ｗｎの配線抵抗と電圧ｗｐの配線抵抗とに基づく、バイアス電流ｉｂ１、ｉｂ２、・・・、ｉｂｎの誤差・ばらつきはない。
【００４６】
図１の実施例は、差動電圧伝送であることから、電流性ノイズ耐性の強化を容易におこなうことができる。
【００４７】
詳しくは、図１の実施例において、電圧Ｗｎの（ゲート）配線と電圧ｗｐの（ゲート）配線とを並走させて配置配線すれば、バイアス電流供給回路以外の回路の信号（他信号）が寄生容量を介して電圧Ｗｎの配線に結合する程度と、バイアス電流供給回路以外の回路の信号（他信号）が寄生容量を介して電圧Ｗｐの配線に結合する程度とがほぼ同じになる。このため、バイアス電流ｉｂ１、ｉｂ２、・・・、ｉｂｎは、ノイズの混入の影響が小さく、安定となる。
【００４８】
図２は、本発明の他の実施例を示す構成図である。図１の実施例と同等な要素には同等の符号を付し、説明を省略する。
【００４９】
図２の実施例の特徴は、抵抗Ｒ１０と、コンデンサＣ１０と、抵抗Ｒ１１、Ｒ１２、・・・、Ｒ１ｎとを備える点にある。
【００５０】
抵抗Ｒ１０の一端はＮチャネルトランジスタＭｎ０のソースに接続され、抵抗Ｒ１０の他端はＰチャネルトランジスタＭｐ０のソースに接続される。つまり、抵抗Ｒ１０は、ＮチャネルトランジスタＭｎ０のソースとＰチャネルトランジスタＭｐ０のソースとの間に接続される。
【００５１】
コンデンサＣ１０の一端はＮチャネルトランジスタＭｎ０のドレイン（ゲート）に接続され、コンデンサＣ１０の他端はＰチャネルトランジスタＭｐ０のドレイン（ゲート）に接続される。つまり、コンデンサＣ１０は、ＮチャネルトランジスタＭｎ０のドレイン（ゲート）とＰチャネルトランジスタＭｐ０のドレイン（ゲート）との間に接続される。
【００５２】
抵抗Ｒ１１の一端はＮチャネルトランジスタＭｎ１のソースに接続され、抵抗Ｒ１１の他端はＰチャネルトランジスタＭｐ１のソースに接続される。つまり、抵抗Ｒ１１は、ＮチャネルトランジスタＭｎ１のソースとＰチャネルトランジスタＭｐ１のソースとの間に接続される。
【００５３】
同様に、抵抗Ｒ１２は、ＮチャネルトランジスタＭｎ２のソースとＰチャネルトランジスタＭｐ２のソースとの間に接続される。抵抗Ｒ１ｎは、ＮチャネルトランジスタＭｎｎのソースとＰチャネルトランジスタＭｐｎのソースとの間に接続される。
【００５４】
このような図２の実施例の構成は図１の実施例の構成と同等であり、図２の実施例の動作は図１の実施例の動作と同等になり、図２の実施例の効果は図１の実施例の効果と同等となる。
【００５５】
抵抗Ｒ１０と抵抗Ｒ１１、Ｒ１２、・・・、Ｒ１ｎとは、ＮチャネルトランジスタＭｎ０、Ｍｎ１、・・・、Ｍｎｎの特性パラメータのばらつき・ミスマッチングと、ＰチャネルトランジスタＭｐ０、Ｍｐ１、・・・、Ｍｐｎの特性パラメータのばらつき・ミスマッチングとに基づく、バイアス電流ｉｂ１、ｉｂ２、・・・、ｉｂｎの誤差・ばらつきを抑制する。
【００５６】
また、コンデンサＣ１０はパスコンとして作用し、図２の実施例のノイズ耐性を向上させる。よって、図２の実施例は、安定したバイアス電流を供給する。
【００５７】
図３は、本発明の他の実施例を示す構成図である。図１の実施例と同等な要素には同等の符号を付し、説明を省略する。
【００５８】
図３の実施例は、図１の実施例にウィルソンカレントミラーを適用したものである。
【００５９】
分配元ブロックＢ０’は、基準電流源ＩＲＥＦの出力端に接続され、共通電位ＣＯＭに接続される。また、分配元ブロックＢ０’は、Ｎチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｎ０’と、Ｐチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｐ０と、Ｎチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｎ０ａ、Ｍｎ０ｂと、Ｐチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｐ１ａと、から構成される。
【００６０】
ＮチャネルトランジスタＭｎ０’のドレインは、基準電流源ＩＲＥＦに接続される。
【００６１】
ＮチャネルトランジスタＭｎ０ｂのドレインは所定の電圧Ｖｄに接続される。ＮチャネルトランジスタＭｎ０ｂのソースはＮチャネルトランジスタＭｎ０’のゲートに接続される。ＮチャネルトランジスタＭｎ０ｂのゲートはＮチャネルトランジスタＭｎ０’のドレインに接続される。
【００６２】
ＮチャネルトランジスタＭｎ０ａのドレインはＮチャネルトランジスタＭｎ０’のゲートに接続される。ＮチャネルトランジスタＭｎ０ａのゲートは、ＮチャネルトランジスタＭｎ０’のゲートに接続される。
【００６３】
ＰチャネルトランジスタＭｐ１ａのドレインはＰチャネルトランジスタＭｐ０のドレインに接続される。ＰチャネルトランジスタＭｐ１ａのソースはＮチャネルトランジスタＭｎ０ａのソースに接続される。ＰチャネルトランジスタＭｐ１ａのゲートはＰチャネルトランジスタＭｐ０のゲートに接続される。
【００６４】
ＮチャネルトランジスタＭｎ０’Ｍｎ０ｂ、Ｍｎ０ａ、Ｍｎ１、・・・、Ｍｎｎの特性パラメータは、全て等しいとする。ＰチャネルトランジスタＭｐ０、Ｍｐ１ａ、Ｍｐ１、・・・、Ｍｐｎの特性パラメータは、全て等しいとする。
【００６５】
ここで、分配元ブロックＢ０は、ＮチャネルトランジスタＭｎ０のソースとＰチャネルトランジスタＭｐ０のソースとの接続点の電圧Ｖ０’を備える。そして、分配元ブロックＢ０は、基準電流値ｉｏに基づき、ＮチャネルトランジスタＭｎ０’のゲートの電圧ｗｎと、ＰチャネルトランジスタＭｐ０のゲートの電圧ｗｐとを出力する。電圧ｗｎと電圧ｗｐとは、電圧Ｖｃと基準電流値ｉ０とによって、所定の電圧に定まり、フローティングでない。
【００６６】
このような図３の実施例の構成は図１の実施例の構成と同等であり、図３の実施例の動作は図１の実施例の動作と同等になり、図３の実施例の効果は図１の実施例の効果と同等となる。
【００６７】
また、図３の実施例は、ウィルソンカレントミラーを適用したことにより、高出力抵抗となる。
【００６８】
図４は、本発明の他の実施例を示す構成図である。図１の実施例と同等な要素には同等の符号を付し、説明を省略する。
【００６９】
図４の実施例は、図１の実施例のトランジスタの極性を反転させた実施例である。よって、図４の実施例の構成は図１の実施例の構成と同等であり、図４の実施例の動作は図１の実施例の動作と同等になり、図４の実施例の効果は図１の実施例の効果と同等となる。
【００７０】
図５は、本発明の他の実施例を示す構成図である。図２の実施例と同等な要素には同等の符号を付し、説明を省略する。
【００７１】
図５の実施例は、図２の実施例のトランジスタの極性を反転させた実施例である。よって、図５の実施例の構成は図２の実施例の構成と同等であり、図５の実施例の動作は図２の実施例の動作と同等になり、図５の実施例の効果は図２の実施例の効果と同等となる。
【００７２】
図１〜図５の実施例において、ＮチャネルトランジスタＭｎ１、・・・、Ｍｎｎ、ＰチャネルトランジスタＭｐ１、・・・、Ｍｐｎのトランジスタサイズを変更することにより、一般的なカレントミラー回路（図示せず）の場合と同様に、所定の比率でバイアス電流ｉｂ１、ｉｂ２、・・・、ｉｂｎを分配することができる。
【００７３】
図１〜図５の実施例は、Ｎチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）とＰチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）とで構成されたものであったが、これとは別に、図１〜図５の実施例のＮチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）をとＮＰＮ（バイポーラ）トランジスタに置換し、Ｐチャネル金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）をＰＮＰ（バイポーラ）トランジスタに置換にしても、同等の構成となり、同等の作用効果がある。
【００７４】
また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の他の実施例を示す構成図である。
【図３】本発明の他の実施例を示す構成図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】本発明の他の実施例を示す構成図である。
【符号の説明】
【００７６】
ＩＲＥＦ  （基準）電流源
Ｍｎ０、Ｍｎ１、・・・、Ｍｎｎ  Ｎチャネルトランジスタ
Ｍｐ０、Ｍｐ１、・・・、Ｍｐｎ  Ｐチャネルトランジスタ
ＩＲＥＦ  電流源
Ｖｃ、Ｖｄ  電圧源
ＣＯＭ  共通電位
Ｂ０  分配元ブロック
Ｂ１、Ｂ２、・・・、Ｂｎ  分配先ブロック
ｒ１、ｒ１、・・・、ｒｎ  寄生の配線抵抗
Ｒ１０、Ｒ１１、・・・、Ｒ１ｎ  抵抗
Ｃ１０  コンデンサ
【図１】
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【図２】
2010080563.tif 000004
【図３】
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【図４】
2010080563.tif 000006
【図５】
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