(57)【要約】【課題】高速駆動時、ＡＦＥへの過電圧を回避するとともに、供給電源のシーケンスに対する制約をなくす。【解決手段】原稿からの反射光を光電変換するＣＣＤ４と、ＣＣＤ４の駆動信号を発生するタイミング信号発生部（ＴＧ）３と、ＣＣＤ４を駆動するＣＣＤ駆動ドライバ（ＤＲＶ）６と、サンプル・ホールド信号ＳＨＤ及び光電変換後の画像信号ＳＩＧが入力され、サンプル・ホールド及び前記画像信号のＡ／Ｄ変換処理を行うＡＦＥ５と、を備え、ＡＦＥ５に入力されるサンプル・ホールド信号ＳＨＤがＣＣＤ駆動ドライバ６を介して供給される画像読み取り装置において、装置の電源ＯＮ時、前記サンプル・ホールド信号ＳＨＤをＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦするＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９を備えた。【選択図】図３
2010161565.tif 000002
【特許請求の範囲】
【請求項１】
原稿からの反射光を光電変換する光電変換素子と、
前記光電変換素子の駆動信号を発生するタイミング発生回路と、
前記光電変換素子を駆動する駆動回路と、
サンプル・ホールド信号及び光電変換後の画像信号が入力され、サンプル・ホールド及び前記画像信号のＡ／Ｄ変換処理を行う信号処理回路と、
を備え、
前記信号処理回路に入力されるサンプル・ホールド信号が前記駆動回路を介して供給される画像読み取り装置であって、
電源ＯＮ時、前記サンプル・ホールド信号をＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦする制御回路を備えていること
を特徴とする画像読み取り装置。
【請求項２】
請求項１記載の画像読み取り装置であって、
前記制御回路は、前記駆動回路及び前記信号処理回路に供給される各電源の入力状態に基づいて前記サンプル・ホールド信号のＯＮ／ＯＦＦを制御すること
を特徴とする画像読み取り装置。
【請求項３】
請求項１又は２記載の画像読み取り装置であって、
前記制御回路は前記駆動回路の前段又は後段に接続されること
を特徴とする画像読み取り装置。
【請求項４】
請求項１又は２記載の画像読み取り装置であって、
前記制御回路は、前記サンプル・ホールド信号のＯＮ／ＯＦＦを前記駆動回路の出力制御端子を用いて制御すること
を特徴とする画像読み取り装置。
【請求項５】
請求項１記載の画像読み取り装置であって、
前記制御回路は、前記信号処理回路の電源が入力され、当該電源から前記サンプル・ホールド信号のＯＮ／ＯＦＦを制御する制御信号を作成し、前記駆動回路の出力制御端子から入力すること
を特徴とする画像読み取り装置。
【請求項６】
請求項５記載の画像読み取り装置であって、
前記光電変換素子の任意の駆動信号が２つ以上の駆動ゲートを並列接続した信号であり、この信号は前記サンプル・ホールド信号のＯＮ／ＯＦＦによって制御される信号と制御されない信号によって構成されていることを特徴とする画像読み取り装置。
【請求項７】
請求項１ないし６のいずれか１項に記載の画像読み取り装置であって、
前記制御回路は、低電力モードから復帰時に前記電源ＯＮ時と同様に前記サンプル・ホールド信号をＯＮし、通常電力モードから低電力モードへの移行時に前記電源ＯＦＦ時と同様に前記サンプル・ホールド信号をＯＦＦすること
を特徴とする画像読み取り装置。
【請求項８】
請求項１ないし７のいずれか１項に記載の画像読み取り装置を備えていることを特徴とする画像形成装置。
【請求項９】
原稿からの反射光を光電変換する光電変換素子と、
前記光電変換素子の駆動信号を発生するタイミング発生回路と、
前記光電変換素子を駆動する駆動回路と、
サンプル・ホールド信号及び光電変換後の画像信号が入力され、サンプル・ホールド及び前記画像信号のＡ／Ｄ変換処理を行う信号処理回路と、
を備え、
前記信号処理回路に入力されるサンプル・ホールド信号が前記駆動回路を介して供給されるサンプル・ホールド制御方法であって、
電源ＯＮ時、前記駆動回路及び前記信号処理回路に供給される各電源の入力状態に基づいて、前記サンプル・ホールド信号をＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦすること
を特徴とするサンプル・ホールド制御方法。
【請求項１０】
原稿からの反射光を光電変換する光電変換素子と、
前記光電変換素子の駆動信号を発生するタイミング発生回路と、
前記光電変換素子を駆動する駆動回路と、
サンプル・ホールド信号及び光電変換後の画像信号が入力され、サンプル・ホールド及び前記画像信号のＡ／Ｄ変換処理を行う信号処理回路と、
を備え、
前記信号処理回路に入力されるサンプル・ホールド信号が前記駆動回路を介して供給されるサンプル・ホールド制御方法であって、
前記信号処理回路の駆動電源から前記サンプル・ホールド信号のＯＮ／ＯＦＦを制御する制御信号を作成し、
前記駆動回路の出力制御端子から前記制御信号を入力し、
電源ＯＮ時、前記サンプル・ホールド信号をＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦすること
を特徴とするサンプル・ホールド制御方法。
【請求項１１】
請求項９又は１０記載のサンプル・ホールド制御方法であって、
低電力モードから復帰時に前記電源ＯＮ時と同様に前記サンプル・ホールド信号をＯＮし、通常電力モードから低電力モードへの移行時に前記電源ＯＦＦ時と同様に前記サンプル・ホールド信号をＯＦＦすること
を特徴とする画像読み取り装置のサンプル・ホールド制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原稿画像を光学的に読み取る画像読み取り装置、特に、高速駆動可能なＡＦＥ（Ａｎａｌｏｇ−Ｆｒｏｎｔ−Ｅｎｄ）を備えた画像読み取り装置、この画像読み取り装置を備えたデジタル複写機、ファクシミリ、デジタル複合機などの画像形成装置、並びに前記画像読み取り装置及び画像形成装置で実行されるサンプル・ホールド制御方法に関する。
【背景技術】
【０００２】
デジタル複写機などの画像形成装置に対する高画質化、高速化の要求に伴い、画像形成装置に設けられる画像読取装置においても画像読み取り時の高画素密度化及び高速化が求められている。このような高画質化・高速化の要求に伴い、画像読取装置（スキャナ）は近年、高画素密度化・高速化の傾向にあり、スキャナ内のＣＣＤ（Charge Coupled Device)やＡＦＥ（Analog-Front-End）の高速駆動化が要求されている。ＣＣＤでは原稿反射光を光電変換し、変換後の画像信号はＡＦＥに入力されサンプル・ホールド等を行いＡ／Ｄ変換される。ここで、ＣＣＤ及びＡＦＥを高速に駆動させる場合、ＣＣＤから出力される画像信号とＡＦＥでのサンプル・ホールドを制御するサンプル・ホールド信号（以下、単にＳＨＤとも称す）のタイミングを確保する必要がある。
【０００３】
そこで、このようなサンプル・ホールド信号のタイミングに関する技術として、例えば特許文献１に記載された発明が公知である。この発明は、原稿の画像が縮小投影されるＣＣＤと、３個のサンプル・ホールド回路を有し、これらＣＣＤ及びサンプル・ホールド回路は同一基板上に実行し、ＣＣＤ駆動クロック及びサンプル・ホールド信号は同一のドライバを介して供給するもので、ＣＣＤからの画像信号がＣＣＤ駆動信号に依存していることに着目し、ＣＣＤ駆動信号とＳＨＤを同じ駆動ドライバを介して供給するものであり、これによってＣＣＤ駆動信号とＳＨＤ、ひいてはＣＣＤからの画像信号とＳＨＤのタイミングスキューを低減し、高速駆動下においてもタイミングを確保できるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１７７７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＣＣＤは一般的に５Ｖ駆動であるのに対しＡＦＥは３．３Ｖ駆動であるため、駆動ドライバの出力を直接ＳＨＤとして使用することはできず、分圧などで振幅を減衰して使用している。このとき、ＡＦＥから見れば振幅に拘わらず異電源のＩ／Ｆを持つことになる。すなわち、ＡＦＥとは無関係にＳＨＤが入力されることになるため、電源シーケンス、例えば駆動ドライバ電源（５Ｖ）からＡＦＥ電源（３．３Ｖ）の順で立ち上がるような場合はＡＦＥに過電圧がかかり、故障や特性劣化を招き、最悪にはデバイスの破壊に至る場合もある。このとき、ＳＨＤとＡＦＥ電源の間にダイオードを挿入することで回避することができるが、ダイオードの逆バイアス容量のバラツキは大きいため高速駆動そのものが困難になってしまう。
【０００６】
図１０は従来から実施されているスキャナ１１１のＣＣＤ４、タイミング信号発生部（以下、単にＴＧとも称す）３、ＣＣＤ駆動ドライバ（ＤＲＶ）６、及びＡＦＥ５周辺の構成を示すブロック図である。ＴＧ３ではＣＣＤ駆動信号（ＣＣＤ＿ＣＬＫ）とＡＦＥ駆動信号（ＳＨＤ、ＭＣＬＫ）を発生し、ＣＣＤ＿ＣＬＫとＳＨＤについてはＤＲＶ６を介してＣＣＤ４又はＡＦＥ５に駆動信号を供給する。ＡＦＥ駆動信号であるＭＣＬＫはＤＲＶ６から供給されるＡＦＥ駆動信号（サンプル・ホールド信号ＳＨＤ）とのタイミングを確保する必要があるが、タイミング確保は比較的容易であることから図１０ではＣＣＤ駆動ドライバＤＲＶ６を介していない。一方、ＣＣＤ４からは画像信号（ＳＩＧ）が出力され、エミッタフォロワで構成された出力バッファ（ＥＦ）７でバッファされ、ＡＣ結合８を介してＡＦＥ５に入力される。
【０００７】
図１１は図１０に示したＴＧ３、ＣＣＤ４、ＡＦＥ５の周辺の回路構成の詳細を示す図である。同図において、ＡＦＥ５のサンプル・ホールド信号（ＳＨＤ）はＤＲＶ電源（ＤＲＶ＿ＶＣＣ、５Ｖ）からＡＦＥ電源（ＡＦＥ＿ＶＣＣ、３．３Ｖ）になるよう分圧している（図４ではＳＩＧは省略している）。
【０００８】
図１２は図１１の回路構成におけるＡＦＥ５のサンプル・ホールド信号（ＳＨＤ）、ＤＲＶ電源（ＤＲＶ＿ＶＣＣ、５Ｖ）、及びＡＦＥ電源（ＡＦＥ＿ＶＣＣ、３．３Ｖ）の関係を示す図である。このとき、図１２から分かるように、装置の電源ＯＮ時、ＤＲＶ＿ＶＣＣからＡＦＥ＿ＶＣＣの順で立ち上がり、電源ＯＦＦ時はＡＦＥ＿ＶＣＣからＤＲＶ＿ＶＣＣの順で立ち下がるようなシーケンスの場合、
ＡＦＥ＿ＶＣＣ：ＯＦＦ
ＤＲＶ＿ＶＣＣ：ＯＮ
となる状態が存在する。そのため、立ち上がりと立ち下がりの時間差（Ｔｌａｇ＿ｏｎ、Ｔｌａｇ＿ｏｆｆ）の期間は、ＳＨＤによってＡＦＥ５に過電圧がかかる期間となり、ＡＦＥ５の入力定格、例えば、ＶＣＣ＋０．５Ｖを満足できなくなる。なお、本明細書において、電源ＯＮ時、電源ＯＦＦ時とは、画像読み取り装置あるいは画像形成装置の電源ＯＮ時、及び電源ＯＦＦ時を意味する。
【０００９】
そこで、本発明が解決しようとする課題は、高速駆動時、ＡＦＥへの過電圧を回避するとともに、供給電源のシーケンスに対する制約をなくすことにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するため、第１の手段は、原稿からの反射光を光電変換する光電変換素子と、前記光電変換素子の駆動信号を発生するタイミング発生回路と、前記光電変換素子を駆動する駆動回路と、サンプル・ホールド信号及び光電変換後の画像信号が入力され、サンプル・ホールド及び前記画像信号のＡ／Ｄ変換処理を行う信号処理回路と、を備え、前記信号処理回路に入力されるサンプル・ホールド信号が前記駆動回路を介して供給される画像読み取り装置であって、電源ＯＮ時、前記サンプル・ホールド信号をＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦする制御回路を備えていることを特徴とする。
【００１１】
第２の手段は、第１の手段において、前記制御回路は、前記駆動回路及び前記信号処理回路に供給される各電源の入力状態に基づいて前記サンプル・ホールド信号のＯＮ／ＯＦＦを制御することを特徴とする。
【００１２】
第３の手段は、第１又は第２の手段において、前記制御回路は前記駆動回路の前段又は後段に接続されることを特徴とする。
【００１３】
第４の手段は、第１又は第２の手段において、前記制御回路は、前記サンプル・ホールド信号のＯＮ／ＯＦＦを前記駆動回路の出力制御端子を用いて制御することを特徴とする。
【００１４】
第５の手段は、第１の手段において、前記制御回路は、前記信号処理回路の電源が入力され、当該電源から前記サンプル・ホールド信号のＯＮ／ＯＦＦを制御する制御信号を作成し、前記駆動回路の出力制御端子から入力することを特徴とする。
【００１５】
第６の手段は、第５の手段において、前記光電変換素子の任意の駆動信号が２つ以上の駆動ゲートを並列接続した信号であり、この信号は前記サンプル・ホールド信号のＯＮ／ＯＦＦによって制御される信号と制御されない信号によって構成されていることを特徴とする。
【００１６】
第７の手段は、第１ないし第６のいずれかの手段において、前記制御回路は、低電力モードから復帰時に前記電源ＯＮ時と同様に前記サンプル・ホールド信号をＯＮし、通常電力モードから低電力モードへの移行時に前記電源ＯＦＦ時と同様に前記サンプル・ホールド信号をＯＦＦすることを特徴とする。
【００１７】
第８の手段は、第１ないし第７のいずれかの手段に係る画像読み取り装置を画像形成装置が備えていることを特徴とする。
【００１８】
第９の手段は、原稿からの反射光を光電変換する光電変換素子と、前記光電変換素子の駆動信号を発生するタイミング発生回路と、前記光電変換素子を駆動する駆動回路と、サンプル・ホールド信号及び光電変換後の画像信号が入力され、サンプル・ホールド及び前記画像信号のＡ／Ｄ変換処理を行う信号処理回路と、を備え、前記信号処理回路に入力されるサンプル・ホールド信号が前記駆動回路を介して供給されるサンプル・ホールド制御方法であって、電源ＯＮ時、前記駆動回路及び前記信号処理回路に供給される各電源の入力状態に基づいて、前記サンプル・ホールド信号をＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦすることを特徴とする。
【００１９】
第１０の手段は、原稿からの反射光を光電変換する光電変換素子と、前記光電変換素子の駆動信号を発生するタイミング発生回路と、前記光電変換素子を駆動する駆動回路と、サンプル・ホールド信号及び光電変換後の画像信号が入力され、サンプル・ホールド及び前記画像信号のＡ／Ｄ変換処理を行う信号処理回路と、を備え、前記信号処理回路に入力されるサンプル・ホールド信号が前記駆動回路を介して供給されるサンプル・ホールド制御方法であって、前記信号処理回路の駆動電源から前記サンプル・ホールド信号のＯＮ／ＯＦＦを制御する制御信号を作成し、前記駆動回路の出力制御端子から前記制御信号を入力し、電源ＯＮ時、前記サンプル・ホールド信号をＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦすることを特徴とする。
【００２０】
第１１の手段は、第９又は第１０の手段において、低電力モードから復帰時に前記電源ＯＮ時と同様に前記サンプル・ホールド信号をＯＮし、通常電力モードから低電力モードへの移行時に前記電源ＯＦＦ時と同様に前記サンプル・ホールド信号をＯＦＦすることを特徴とする。
【００２１】
なお、後述の実施形態では、光電変換素子はＣＣＤ４に、タイミング発生回路はタイミング信号発生部（ＴＧ）３に、駆動回路はＣＣＤ駆動ドライバ（ＤＲＶ）６に、サンプル・ホールド信号はＳＨＤに、画像信号はＳＩＧに、信号処理回路はＡＦＥ５に、画像読み取り装置はスキャナ１１１に、制御回路はＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９に、駆動回路の出力制御端子６ｃｔｌに、画像形成装置は符号１００に、それぞれ対応する。
【発明の効果】
【００２２】
本発明によれば、電源ＯＮ時、前記サンプル・ホールド信号をＯＮし、電源ＯＦＦ時、前記サンプル・ホールド信号をＯＦＦすることが可能なので、高速駆動時、ＡＦＥへの過電圧を回避するとともに、供給電源のシーケンスに対する制約をなくすことができる。
【図面の簡単な説明】
【００２３】
【図１】本実施形態における実施例１に係る画像読み取り装置（スキャナ）のハード構成を示す概略図である。
【図２】図１に示したスキャナを搭載した画像形成装置の概略構成を示す図である。
【図３】実施例１におけるスキャナのＣＣＤ、タイミング信号発生部（ＴＧ）、ＣＣＤ駆動ドライバ（ＤＲＶ）、及びＡＦＥ周辺の回路構成を示すブロック図である。
【図４】実施例１におけるＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）の具体的な回路構成を示す図である。
【図５】実施例１におけるＳＨＤのＯＮ期間におけるＳＨＤ＿ＥＮ、ＡＦＥ＿ＶＣＣ及びＤＲＶ＿ＶＣＣの関係を示すタイミングチャートである。
【図６】実施例２におけるＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）の回路構成を示す図である。
【図７】実施例３におけるＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）の回路構成を示す図である。
【図８】従来例における複数の駆動ドライバ（ゲート）を並列に接続してＣＣＤの点灯制御を行う制御回路の回路構成を示す図である。
【図９】実施例４における複数の駆動ドライバ（ゲート）を並列に接続してＣＣＤの点灯制御を行う制御回路の回路構成を示す図である。
【図１０】従来例におけるスキャナのＣＣＤ、タイミング信号発生部（ＴＧ）、ＣＣＤ駆動ドライバ（ＤＲＶ）、及びＡＦＥ周辺の構成を示すブロック図である。
【図１１】図１０に示したタイミング信号発生部（ＴＧ）、ＣＣＤ、ＡＦＥの周辺の回路構成の詳細を示す図である。
【図１２】図１１の回路構成におけるＡＦＥのサンプル・ホールド信号（ＳＨＤ）、ＤＲＶ＿ＶＣＣ、及びＡＦＥ＿ＶＣＣの関係を示すタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照し、本発明の実施形態について実施例を挙げて説明する。
【実施例１】
【００２５】
図１は本実施形態における実施例１に係る画像読み取り装置（スキャナ）のハード構成を示す概略図である。このスキャナ１１１はフラットベッド方式のもので、本体上面に原稿が載置されるコンタクトガラス１０１が設置されている。コンタクトガラス１０１の下方には、第１キャリッジ１０６と第２キャリッジ１０７が２対１の速度で矢印Ａ方向（副走査方向）に移動するように配置されている。第１キャリッジ１０６には光源としてのハロゲンランプ１０２と第１ミラー１０３が搭載され、第２キャリッジ１０７には第２ミラー１０４及び第３ミラー１０５が搭載されている。ハロゲンランプ１０２によって照射された原稿から反射光は第１ミラー１０３、第２ミラー１０４及び第３ミラー１０５によって反射されて結像レンズに１０８に入射し、結像レンズ１０８で集光され、ＣＣＤ（リニアイメージセンサ）４の結像面に結像し、ＣＣＤ４で光電変換されたアナログ電気信号がセンサボード１１０でデジタル電気信号に変換され、後段に送られる。なお、第１及び第２キャリッジ１０６，１０７が２対１の速度で副走査方向に移動するのは、原稿面からＣＣＤイメージセンサ１０９の結像面までの光路長を一定に保持するためであり、ＣＣＤ４はセンサボード１１０上に搭載されている。
【００２６】
また、コンタクトガラス１０１の上面を覆うように圧板１１２が開閉可能に設けられ、コンタクトガラス１０１上に原稿が載置されたとき、外部からの光がＣＣＤ４に入射しないようにしている。なお、圧板１１２に代えてＡＤＦあるいはＡＲＤＦなどを設け、原稿を自動的に給送することができるように構成することも可能である。また、圧板１１２の第１及び第２キャリッジ１０６，１０７のホームポジション側には基準白板１１３が設けられ、シェーディング補正に使用される。
【００２７】
図２は、図１に示したスキャナを搭載した画像形成装置の概略構成を示す図である。画像形成装置１００は、スキャナ１１１とプリンタ１２０を備えている。スキャナ１１１は、後述するがタイミング信号発生部（ＴＧ）３、ＣＣＤ（イメージセンサ）４、ＡＦＥ５を備え、ＡＦＥ５から１０ビットのＤＯＵＴ信号がＬＶＤＳ（Low Voltage Differential Signaling）１０９に送られる。なお、スキャナ１１１の制御回路は後述する。
【００２８】
一方、プリンタ１２０はプリンタエンジン１２１と、このプリンタエンジン１２１を制御する制御部（プリンタコントローラ）１２２とを有し、両者はＩ／Ｆ１２３により接続されている。制御部１２２はＣＰＵ１２４、画像処理部１２５及びＬＶＤＳ１２６を備え、ＣＰＵ１２４はＴＧ３と相互に通信可能に接続され、ＬＶＤＳ１２６を介して入力された画像信号に基づいてプリンタエンジン１２１を制御し、記録紙に画像を形成させる。プリンタエンジン１２１の画像形成プロセスは種々あり、いずれの形式のプリンタエンジンでも使用できるので、プリンタエンジンに関する説明は省略する。
【００２９】
また、前記スキャナ１１１とプリンタ１２０を備えた画像形成装置は、複写機あるいは単機能のプリンタの他に、コピー機能、プリンタ機能、ファクシミリ機能など複数の機能を備えたデジタル複合機（ＭＦＰ−Multi Function Peripheral）に適用され、これらの機器は、ネットワーク接続し、ネットワーク端末装置からの指示に基づいて画像出力も可能である。
【００３０】
なお、ＣＰＵ１２４は図示しないＲＯＭに格納されたプログラムを読み出して図示しないＲＡＭに展開し、当該ＲＡＭをワークエリアとして使用しながら前記プログラムを実行し、プリンタエンジン１２１の制御を実行し、画像形成に必要な処理を行う。プログラムは、例えばＦＤ、ＣＤ、ＤＶＤなどの記録媒体に書き込まれ、当該記録媒体を読み込むことによりダウンロードされ、あるいはネットワークを介してダウンロードされ、使用される。
【００３１】
図３は、本実施例におけるスキャナ１１１のＣＣＤ４、タイミング信号発生部（ＴＧ）３、ＣＣＤ駆動ドライバ（ＤＲＶ）６、及びＡＦＥ５周辺の回路構成を示すブロック図である。図３では、従来例として示した図１０の回路構成に対して、ＤＲＶ６からＡＦＥ５に出力される出力経路１０にＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９を設け、このＳＨＤ制御部９でサンプル・ホールド信号（ＳＨＤ）をＯＮ／ＯＦＦするようにした。
【００３２】
すなわち、図３において、ＴＧ３から出力されるサンプル・ホールド信号（ＳＨＤ）はＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９に入力され、ＡＦＥ＿ＶＣＣが立ち上がっていない場合（ＡＦＥに電源が入っていない場合）はサンプル・ホールド信号（ＳＨＤ）をＯＦＦ（Ｌｏｗ）とし、ＡＦＥ＿ＶＣＣが立ち上がった後にＯＮ（Ｈｉｇｈ）とする。ＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９はＳＨＤ＿ＥＮ信号によってＯＮ／ＯＦＦ制御する。これによって過電圧を防止することが可能となる。なお、図３に示した例では、ＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９をＤＲＶ６とＡＦＥ５の間に配置しているが、ＴＧ３とＤＲＶ６間に配置しても同様である。
【００３３】
図４はＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９の具体的な回路構成を示す図である。ＤＲＶ６の出力端側にはスイッチ（ＳＷ）９ａが設けられ、このスイッチ（ＳＷ）９ａによってＳＨＤ信号の入力を制御する。ＳＷ制御信号となるＳＨＤ＿ＥＮ９ｂはＤＲＶ＿ＶＣＣ９ｃ、ＡＦＥ＿ＶＣＣ９ｄ、及び２つのスイッチングトランジスタ９ｅ，９ｆから構成される。このＤＲＶ＿ＶＣＣ９ｃとＡＦＥ＿ＶＣＣ９ｄをスイッチングトランジスタ９ｅ，９ｆによってスイッチング動作させることによって、ＤＲＶ＿ＶＣＣ９ｃとＡＦＥ＿ＶＣＣ９ｄ間で図１２に示す時間差（Ｔｌａｇ＿ｏｎ、Ｔｌａｇ＿ｏｆｆ）があった場合でも、図５に示すようにＡＦＥ５が立ち上がってないときにはＳＨＤ：ＯＦＦ、ＡＦＥ５が立ち上がった後にはＳＨＤ：ＯＮとすることができる。これにより、ＡＦＥ５への過電圧を防止することが可能となる。すなわち、図５から分かるようにＳＨＤ＿ＥＮがＨｉｇｈのとき、ＳＨＤのＯＮ期間ＰSHDONとなり、この期間ＤＲＶ＿ＶＣＣ９ｃとＡＦＥ＿ＶＣＣ９ｄはともに立ち上がった状態となっている。なお、図４に図示していないが、ＳＨＤをＯＮ／ＯＦＦするタイミングを調整する場合は、ＤＲＶ＿ＶＣＣ９ｃやＡＦＥ＿ＶＣＣ９ｄを分圧した電圧、又は、ＲＣ回路で遅延させた電圧をスイッチングトランジスタ９ｅ，９ｆのベースに入力すればよい。また、図４において、スイッチ（ＳＷ）９ａがＯＦＦしている場合のＳＨＤの論理（Ｌｏｗ）は分圧抵抗Ｒｄ２で決まる。
【００３４】
このように本実施例によれば、ＣＣＤ４の駆動ドライバ（ＤＲＶ）６とＡＦＥ５の電源によってＳＨＤ出力を制御するので、高速駆動時、ＡＦＥ５への過電圧を回避するとともに、供給電源のシーケンスに対する制約をなくすことが可能となり、機種（製品モデル）間でのスキャナ（又は制御基板）の共通化を図ることができる。
【００３５】
また、電源ＯＮ時はＡＦＥ５が立ち上がるまで、電源ＯＦＦ時はＡＦＥ５が立ち下がった後、確実にサンプル・ホールド信号（ＳＨＤ）をＯＦＦしておくことができる。
【実施例２】
【００３６】
実施例１における図４の回路では、スイッチＳＷ９ａをＯＮ／ＯＦＦすることによってサンプル・ホールド信号（ＳＨＤ）のＯＮ／ＯＦＦを制御したが、スイッチＳＷ９ａをＣＣＤ駆動ドライバ（ＤＲＶ）６に対して直列に接続するとＯＮ抵抗及びそのバラツキが影響して信号タイミングを確保することが困難となる。そこで、本実施例では、スイッチ（ＳＷ）９ａを外付けする代わりに、ＣＣＤ駆動ドライバ（ＤＲＶ）６の出力制御端子６ctlを用いるようにした。これにより、タイミングの確保を困難にすることなく、図５に示した制御を実現することができる。
【００３７】
図６は、ＣＣＤ駆動ドライバ（ＤＲＶ）６の出力制御端子６ctlを用いてＯＮ／ＯＦＦ制御する実施例２におけるＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９の回路構成を示す図である。この実施例２においてもＳＨＤ＿ＥＮ９ｂの生成は図４と同様であるが、ＤＲＶ出力にはスイッチＳＷ９ａを接続する必要がなくなる。なお、ＳＨＤ＿ＥＮがＬｏｗアクティブ（一般に出力制御端子はＬｏｗアクティブ）となるため、図６の例では、１個のスイッチングトランジスタ９ｇで構成することができる。
【００３８】
その他、特に説明しない各部は実施例１と同等に構成され、同等に機能する。
【００３９】
本実施例によれば、実施例１におけるスイッチＳＷ９ａを不要として、実施例１と同様の効果を奏することができる。
【実施例３】
【００４０】
ＣｃＤ駆動ドライバ（ＤＲＶ）６内の信号割付は、図１１の従来例に示したようにタイミング制約の厳しい信号同士を同一ドライバ（ＤＲＶ）６−１，６−２，６−３とするなど駆動の容易性を考慮した割付となるが、図１１から分かるように割り付けられた各ドライバ（ＤＲＶ）６−１，２，３に余りゲートが存在する場合も少なくない。また、ＳＨＤ＿ＥＮ信号９ｂはＤＲＶ＿ＶＣＣ９ｃ（５Ｖ）によって生成する必要があることを考えると、ＳＨＤ信号と同じドライバ（ゲート）を用いてＳＨＤ＿ＥＮの反転信号９ｂ’を生成すれば、部品を追加することなく簡素な構成でＳＨＤ制御が可能となる。
【００４１】
図７は実施例３におけるＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９の回路構成を示す図である。図７において、ＣＣＤ駆動ドライバ（ＤＲＶ１）６はＳＨＤを駆動するドライバであり、出力制御ドライバ（ＤＲＶ２）９ｈはＳＨＤ＿ＥＮ反転信号９ｂ’生成用のドライバである。出力制御ドライバ（ＤＲＶ２）９ｈにＡＦＥ＿ＶＣＣ９ｄを入力させることによって、ＡＦＥ５が立ち上がっておらず、ＤＲＶ＿ＶＣＣ９ｃが立ち上がっている場合には出力制御ドライバ（ＤＲＶ２）９ｈの出力はＨｉｇｈとなり、ＣＣＤ駆動ドライバ（ＤＲＶ１）６−１の出力はＨｉ−ｚとなる。ＡＦＥ＿ＶＣＣ９ｄが立ち上がると出力制御ドライバ（ＤＲＶ２）９ｈの出力はＬｏｗとなり、ＣＣＤ駆動ドライバ（ＤＲＶ１）６−１は出力が有効となる。
【００４２】
以上のように、サンプル・ホールド信号（ＳＨＤ）を制御することで、ＡＦＥ５が立ち上がってない場合にＳＨＤが入力するのを防ぐことが可能となる。
【００４３】
その他、特に説明しない各部は実施例１と同等に構成され、同等に機能する。
【００４４】
本実施例によれば、ＳＨＤ信号と同じドライバ（ゲート）を用いてＳＨＤ＿ＥＮの反転信号９ｂ’を生成することにより、部品を追加することなく、実施例１及び２と同等の効果を得ることができる。
【実施例４】
【００４５】
実施例３では、出力制御ドライバ（ＤＲＶ２）９ｈにＡＦＥ＿ＶＣＣ９ｄを入力させることによって図５に示すようにＤＲＶ＿ＶＣＣ（５Ｖ）がＨｉｇｈ、かつＡＦＥ＿ＶＣＣ（３．３Ｖ）がＨｉｇｈのときに、サンプル・ホールド信号（ＳＨＤ）がＯＮになるように構成している。これに対し、ＣＣＤ４やＡＦＥ５を高速で駆動させる場合、ＣＣＤ駆動ドライバ（ＤＲＶ）６の出力抵抗のバラツキを抑制する目的で複数の駆動ドライバ（ゲート）を並列に接続する場合がある（図８）。このとき、ＣＣＤ駆動ドライバ（ＤＲＶ）６は一般に１つの出力制御端子６ctlで複数のゲートの出力を制御するため、図８に示すように（ＳＨＤ−ｆｒｏｍ  ＴＧ  ｔｏ  ＡＦＥで示される出力回路１０参照）、出力制御端子６ctlでサンプル・ホールド信号（ＳＨＤ）を制御する場合に、本来制御したくない他の信号までもＯＮ／ＯＦＦしてしまうことになる（ＣＰ  ｆｒｏｍ  ＴＧ  ｔｏ  ＣＣＤの出力回路１１参照）。
【００４６】
このとき、出力回路１３及び１４によって点灯駆動されるＣＣＤ４は、ＳＨＤ＿ＥＮ反転信号９ｂ’がＨｉｇｈでもＬｏｗでも、出力制御ドライバ（ＤＲＶ３）からのＳＨＤ＿ＥＮ反転信号９ｂ’が出力制御端子６ctlに入力されないので、駆動信号がＯＮの場合には、ＣＣＤは全てＯＮ（点灯）する。一方、出力回路１１によって点灯駆動されるＣＣＤは、出力制御端子６ctlにＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９からＨｉｇｈのＳＨＤ＿ＥＮ反転信号９ｂ’が入力されると、本来ＯＮとなり、点灯して欲しいのに、ＯＦＦとなり点灯しない。
【００４７】
そこで、本実施例では、ＣＣＤ駆動ドライバ（ＤＲＶ２）６ｂの出力が、図８のように複数並列駆動の場合、図９に示すようにＳＨＤ制御によって出力が制御されないゲートを少なくとも１つ含ませる回路構成とする。すなわち、図９の例では、出力回路１１（ＣＰ  ｆｒｏｍ  ＴＧ  ｔｏ  ＣＣＤの回路）のゲートについては、ＣＣＤ駆動ドライバ（ＤＲＶ１）６ａの余ったゲートに並列に接続するようにした。
【００４８】
このようにすれば、ＣＣＤ駆動ドライバ（ＤＲＶ２）６ｂの出力制御端子６ctlにＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）９からＨｉｇｈのＳＨＤ＿ＥＮ反転信号９ｂ’が入力されたとしてもＯＦＦとならず、ＣＣＤ駆動ドライバ（ＤＲＶ１）６ａのゲートの出力に基づいてＯＮとなり、ＣＣＤは点灯する。このように構成することにより、図８に示した例のようにＳＨＤ制御部９からの制御信号によって他の信号までも一緒にＯＦＦしてしまい、ＣＣＤに入力しない駆動信号が存在するといった状態を避けることができる。
【００４９】
なお、ＣＣＤに対し駆動状態を規定しないと（例えばＣＰは入力せず他の信号は入力しているような状態であると）、ＣＣＤとしての動作が規定されず出力が不安定となり過電圧を出力する虞がある。そのため、図９のように駆動状態を規定した上で、ＣＣＤの点灯を制御する必要がある。
【００５０】
その他、特に説明しない各部は実施例１及び３と同等に構成され、同等に機能する。
【００５１】
本実施例によれば、サンプル・ホールド信号（ＳＨＤ）のＯＮ／ＯＦＦ制御によって他の駆動信号がＣＣＤ４に供給されずにＣＣＤ出力が不安定になることを防止することができる。
【実施例５】
【００５２】
実施例１ないし４では、電源ＯＮ／ＯＦＦ時の過電圧を問題としていたが、近年のスキャナ／複写機では低電力モード（省エネモード）を備えるシステムも多い。その場合は電源ＯＮ／ＯＦＦを行う頻度より、低電力モード移行／復帰を行う頻度の方が圧倒的に多く、このときにも同様の過電圧の問題が発生し、頻度が多くなる分だけより深刻となる。
【００５３】
そこで、本実施例では、実施例１ないし４で説明した電源ＯＮ及びＯＦＦにおけるシーケンスを省エネ移行時及び復帰時のシーケンスに置き換える。すなわち、実施例１及び２におけるＳＨＤ制御部９のＤＲＶ＿ＶＣＣ９ｃ、ＡＦＥ＿ＶＣＣ９ｄのＨｉｇｈの入力、実施例３及び４におけるＡＦＥ＿ＶＣＣのＨｉｇｈの入力は、省エネ復帰時の駆動用の電源ＯＮに対応し、Ｌｏｗの入力は省エネ移行時の駆動用の電源ＯＦＦに対応する。
【００５４】
これにより、省エネモード（低電力モード）への移行及び省エネモードからの復帰時に適用する過電圧の抑制効果は、電源のＯＮ／ＯＦＦに比べて回数が多いことから、飛躍的に向上させることができる
なお、本発明は本実施形態に限定されるものではなく、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが対象となる。
【産業上の利用可能性】
【００５５】
本発明は、光電変換素子によって画像を読み取り、読み取った画像信号をＡＦＥによって高速で処理する画像読み取り装置（スキャナ）、及びこの画像読み取り装置を備えたデジタル複写機、ファクシミリ、デジタル複合機などの画像形成装置全般に適用することができる。
【符号の説明】
【００５６】
３  タイミング信号発生部（ＴＧ）
４  ＣＣＤ
５  ＡＦＥ
６  ＣＣＤ駆動ドライバ（ＤＲＶ）
６ｃｔｌ  出力制御端子
９  ＳＨＤ制御部（ＳＨＤ＿ＣＴＬ）
９ａ  スイッチ（ＳＷ）
９ｂ  ＳＨＤ＿ＥＮ
９ｂ’  ＳＨＤ＿ＥＮ反転信号
ＳＨＤ  サンプル・ホールド信号
ＳＩＧ  画像信号
１００  画像形成装置
１１１  スキャナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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