(57)【要約】 【課題】電荷を蓄積する半導体粒子の電荷トラップサイトを増大させることにより、大容量化または微細化が可能な不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法を提供する。【解決手段】第１導電型の半導体基板と、半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間に形成されるチャネル領域と、チャネル領域上に形成される第１絶縁膜と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、半導体粒子上に形成される第２絶縁膜と、第２絶縁膜上に形成される制御ゲート電極と、を有することを特徴とする不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法。【選択図】図１
2010080827.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域間に形成されるチャネル領域と、
前記チャネル領域上に形成される第１絶縁膜と、
前記第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、
前記半導体粒子上に形成される第２絶縁膜と、
前記第２絶縁膜上に形成される制御ゲート電極と、
を有することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記半導体粒子表面に、前記半導体粒子の酸化層が形成されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記第２絶縁膜は、前記半導体粒子に含有される前記元素の酸化物であることを特徴とする請求項１または請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記半導体粒子の粒径が３ｎｍ以上１０ｎｍ以下であり、前記半導体粒子に含有される前記元素の原子密度が２×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であることを特徴とする請求項１ないし請求項３いずれか一項に記載の不揮発性半導体メモリ。
【請求項５】
前記半導体粒子がＳｉ粒子であることを特徴とする請求項１ないし請求項４いずれか一項に記載の不揮発性半導体メモリ。
【請求項６】
第１導電型の半導体基板と、
前記半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域間に形成されるチャネル領域と、
前記チャネル領域上に形成される第１絶縁膜と、
前記第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、
前記半導体粒子上に形成され、前記半導体粒子に含有される前記元素の酸窒化物である第２絶縁膜と、
前記第２絶縁膜上に形成される第３絶縁膜と、
前記第３絶縁膜上に形成される制御ゲート電極と、
を有することを特徴とする不揮発性半導体メモリ。
【請求項７】
第１導電型の半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に半導体粒子を形成する工程と、
前記半導体粒子表面にＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する金属層を形成する工程と、
前記金属層に含有される前記元素を熱処理により前記半導体粒子中に拡散する工程と、
前記金属層を酸化することで第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に制御ゲート電極を形成する工程と、
前記半導体基板にソース・ドレイン領域を形成する工程と、
を有することを特徴とする不揮発性半導体メモリの製造方法。
【請求項８】
前記第２絶縁膜を形成する工程において、前記半導体粒子表面に、前記半導体粒子の酸化層を形成することを特徴とする請求項７記載の不揮発性半導体メモリの製造方法。
【請求項９】
前記熱処理が不活性ガス雰囲気中で行われることを特徴とする請求項７または請求項８記載の不揮発性半導体メモリの製造方法。
【請求項１０】
前記金属層を形成する工程において前記元素を前記第１絶縁膜に導入し、
前記熱処理により前記元素を前記半導体基板と前記第１絶縁膜との界面まで拡散させること
を特徴とする請求項７ないし請求項９いずれか一項に記載の不揮発性半導体メモリの製造方法。
【請求項１１】
前記半導体粒子がＳｉ粒子であることを特徴とする請求項７ないし請求項１０いずれか一項に記載の不揮発性半導体メモリの製造方法。
【請求項１２】
第１導電型の半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に半導体粒子を形成する工程と、
前記半導体粒子表面にＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する金属層を形成する工程と、
前記金属層に含有される前記元素を熱処理により前記半導体粒子中に拡散する工程と、
前記金属層を酸窒化することで第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に第３絶縁膜を形成する工程と、
前記第３絶縁膜の上に制御ゲート電極を形成する工程と、
前記半導体基板にソース・ドレイン領域を形成する工程と、
を有することを特徴とする不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体粒子に電荷を蓄積する不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルとして、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型のメモリセルの研究開発が盛んである。ＭＯＮＯＳ型のメモリセルとは、半導体基板（Ｓｉｌｉｃｏｎ）上にトンネル絶縁膜（Ｏｘｉｄｅ）と電荷トラップ膜（Ｎｉｔｒｉｄｅ）を形成し、さらにその上に電荷ブロック膜（Ｏｘｉｄｅ）を介して制御ゲート電極（Ｍｅｔａｌ）を形成したスタック構造を有する半導体素子である。ＭＯＮＯＳ型不揮発性半導体メモリ装置のメモリセルでは、トンネル絶縁膜に高電圧を印加して、シリコン基板側から電荷トラップ膜に電子を注入することで生じる閾値電圧のシフトを情報の記憶に用いている。
【０００３】
更なる、近年のメモリの大容量化に伴いＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）の薄膜化が必須であり、従来の電荷トラップ膜であるＳｉＮの代わりに単結晶もしくは多結晶のＳｉやＧｅのナノクリスタル（ＮＣ）のような半導体粒子（以下、半導体ナノ粒子ともいう）に電荷を蓄積するメモリ（以下、ＮＣメモリともいう）が検討されている（例えば、特許文献１）。
【０００４】
また、ＨｆをＳｉに添加することで、Ｓｉのミッドギャップよりも価電子帯上端側に４つの欠陥準位および伝導帯下端側に６つの欠陥準位が形成されることが、ＤＬＴＳ測定により調べられている（非特許文献１）。
【特許文献１】特開２００６−１２０６６３号公報
【非特許文献１】Ｒ．  Ｓａｃｈｄｅｖａ  ｅｔ  ａｌ，  Ｐｈｙｓｉｃａ  Ｂ  ３７６−３７７，４２０ (２００６)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
現状の単結晶もしくは多結晶のＳｉやＧｅなどの半導体ＮＣを用いたＮＣメモリにおいては、１個のＮＣにトラップされる平均的な電子の数は約１個であり、従来のＳｉＮを電荷トラップ層に用いたＭＯＮＯＳ型のメモリに比べてトラップサイトが少ないことが課題となっている。
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、電荷を蓄積する半導体粒子の電荷トラップサイトを増大させることにより、大容量化または微細化が可能な不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の態様の不揮発性半導体メモリは、第１導電型の半導体基板と、前記半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域間に形成されるチャネル領域と、前記チャネル領域上に形成される第１絶縁膜と、前記第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、前記半導体粒子上に形成される第２絶縁膜と、前記第２絶縁膜上に形成される制御ゲート電極と、を有することを特徴とする。
【０００８】
ここで、第１の態様の不揮発性半導体メモリにおいて、前記半導体粒子表面に、前記半導体粒子の酸化層が形成されることが望ましい。
【０００９】
ここで、第１の態様の不揮発性半導体メモリにおいて、前記第２絶縁膜は、前記半導体粒子に含有される前記元素の酸化物であることが望ましい。
【００１０】
ここで、第１の態様の不揮発性半導体メモリにおいて、前記半導体粒子の粒径が３ｎｍ以上１０ｎｍ以下であり、前記半導体粒子に含有される前記元素の原子密度が２×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であることが望ましい。
【００１１】
ここで、第１の態様の不揮発性半導体メモリにおいて、前記半導体粒子がＳｉ粒子であるが望ましい。
【００１２】
本発明の第２の態様の不揮発性半導体メモリは、第１導電型の半導体基板と、前記半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域間に形成されるチャネル領域と、前記チャネル領域上に形成される第１絶縁膜と、前記第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、前記半導体粒子上に形成され、前記半導体粒子に含有される前記元素の酸窒化物である第２絶縁膜と、前記第２絶縁膜上に形成される第３絶縁膜と、前記第３絶縁膜上に形成される制御ゲート電極と、を有することを特徴とする。
【００１３】
本発明の第３の態様の不揮発性半導体メモリの製造方法は、第１導電型の半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に半導体粒子を形成する工程と、前記半導体粒子表面にＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する金属層を形成する工程と、前記金属層に含有される前記元素を熱処理により前記半導体粒子中に拡散する工程と、前記金属層を酸化することで第２絶縁膜を形成する工程と、前記第２絶縁膜の上に制御ゲート電極を形成する工程と、前記半導体基板にソース・ドレイン領域を形成する工程と、を有することを特徴とする。
【００１４】
ここで、第３の態様の不揮発性半導体メモリの製造方法において、前記第２絶縁膜を形成する工程において、前記半導体粒子表面に、前記半導体粒子の酸化層を形成することが望ましい。
【００１５】
ここで、第３の態様の不揮発性半導体メモリの製造方法において、前記熱処理が不活性ガス雰囲気中で行われることが望ましい。
【００１６】
ここで、第３の態様の不揮発性半導体メモリの製造方法において、前記金属層を形成する工程において前記元素を前記第１絶縁膜に導入し、前記熱処理により前記元素を前記半導体基板と前記第１絶縁膜との界面まで拡散させることが望ましい。
【００１７】
ここで、第３の態様の不揮発性半導体メモリの製造方法において、前記半導体粒子がＳｉ粒子であることが望ましい。
【００１８】
本発明の第４の態様の不揮発性半導体メモリの製造方法は、第１導電型の半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に半導体粒子を形成する工程と、前記半導体粒子表面にＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する金属層を形成する工程と、前記金属層に含有される前記元素を熱処理により前記半導体粒子中に拡散する工程と、前記金属層を酸窒化することで第２絶縁膜を形成する工程と、前記第２絶縁膜の上に第３絶縁膜を形成する工程と、前記第３絶縁膜の上に制御ゲート電極を形成する工程と、前記半導体基板にソース・ドレイン領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、電荷を蓄積する半導体粒子の電荷トラップサイトを増大させることにより、大容量化または微細化が可能な不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施の形態について説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態の不揮発性半導体メモリは、第１導電型の半導体基板と、半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間に形成されるチャネル領域と、チャネル領域上に形成される第１絶縁膜と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、半導体粒子上に形成される第２絶縁膜と、第２絶縁膜上に形成される制御ゲート電極と、を有する。
【００２２】
ここでは、電荷を蓄積する半導体粒子としてナノオーダーサイズの単結晶もしくは多結晶のＳｉ粒子（以下、Ｓｉナノ粒子ともいう）を有するＮＡＮＤ型不揮発性メモリを例に説明する。ＮＡＮＤ型不揮発性半導体メモリは、ビット線と、ビット線に接続される選択ゲートトランジスタと、選択ゲートトランジスタと直列に複数のメモリセルが配置されることで構成される。
【００２３】
図１は、本実施の形態の不揮発性半導体メモリのメモリセルの断面図である。図１（ａ）はビット線に平行な方向の断面図、図１（ｂ）はワード線に平行な方向の断面図であり、図１（ａ）と図１（ｂ）とは互いに直交する断面を示している。
【００２４】
図１（ａ）に示すように、ｐ型シリコン基板１０中には、互いに離間してソース・ドレイン領域１２が形成されている。ｐ型シリコン基板１０中のｎ型ソース・ドレイン領域１２間に形成されるチャネル領域１４上には、トンネル絶縁膜１６として例えばＳｉＯ２、ＳｉＯＮが形成される。ここで、トンネル絶縁膜１６は、ＳｉＯ２、ＳｉＮ、ＳｉＯ２の積層膜（以下、ＯＮＯ膜と呼ぶ）でも構わない。
【００２５】
トンネル絶縁膜１６上には、電荷蓄積層として複数のＳｉナノ粒子１８が形成されている。そして、各々のＳｉナノ粒子１８中には、Ｈｆが含有される。また、Ｓｉナノ粒子１８の表面には、Ｓｉナノ粒子１８の酸化層１８ａ、すなわちＳｉＯ２が形成されている。
【００２６】
Ｓｉナノ粒子１８の上には、Ｓｉナノ粒子１８中に含まれるＨｆの酸化物ＨｆＯ２で構成されるブロック絶縁膜２０が形成される。ブロック絶縁膜２０の上には、チャネル領域１４とＳｉナノ粒子１８との間の電子・正孔の流れを制御するための、例えばＴａＮで構成される制御ゲート電極２２と、マスク材２４が順次積層される。なお、マスク材２４は必ずしも必須ではない。
【００２７】
トンネル絶縁膜１６は、メモリセルの書き込み・消去時には、トンネリング現象によりチャネル領域とＳｉナノ粒子との間での電子・正孔移動経路として機能する。また、読み出し時・待機時にはそのバリアハイトにより、チャネル領域とＳｉナノ粒子との間での電子・正孔移動を抑制する機能を有する。また、ブロック絶縁膜２０は、電荷蓄積層となるＳｉナノ粒子１８と制御ゲート電極２２との間の電子・正孔の流れをブロックする機能を有している。
【００２８】
これらの積層体の最上面および側面は電極側壁酸化膜と呼ばれるシリコン酸化膜２６で覆われている。さらに、全面を覆うように層間絶縁膜２８が形成されている。また、図１（ｂ）に示すように、隣り合うメモリセルのチャネル領域１４、トンネル絶縁膜１６からブロック絶縁膜２０までの積層部分は、互いにシリコン酸化膜で構成される素子分離領域３０によって隔てられている。ワード線方向に並ぶ各メモリセルは制御ゲート電極２２が共通であり、これらは素子分離領域３０上に延在している。
【００２９】
ＨｆがＳｉ結晶のバルクに入り込むとエネルギーギャップ中にＨｆに起因した複数の局在準位が形成される。こうした、エネルギーギャップ中の準位には電荷を捕獲することが可能である。したがって、本実施の形態のように、Ｓｉナノ粒子にＨｆを添加することで、ＥＯＴを増加させることなく、電荷捕獲効率を増加させることができる。
【００３０】
上述のように、ＨｆをＳｉに添加することで、Ｓｉのミッドギャップよりも価電子帯上端側に４つの欠陥準位および伝導帯下端側に６つの欠陥準位が形成されることがＤＬＴＳ（Ｄｅｅｐ  Ｌｅｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定により明らかにされている。
【００３１】
また、一般的に、価電子帯上端近傍および伝導帯下端近傍の準位はそれぞれ正孔および電子に対するトラップ準位として機能することから、Ｈｆが添加されたＳｉナノ粒子１８においては、電子と正孔の共存が可能である。ここで、ＭＯＮＯＳやＮＣメモリなどのトラップ型フラッシュメモリにおいては、電子に対して十分少ない正孔を共存させると、電荷保持特性が向上する。このメカニズムは、一度トラップされた電子が絶縁膜を介して抜けたとき、正孔も同様に抜けることで、電荷が補償されるためである。
【００３２】
よって、本実施の形態においても、ＨｆをＳｉナノ粒子１８に添加することで、電荷捕獲効率が上がり電荷保持特性を向上させることが可能である。また、Ｈｆ添加による正孔のトラップサイトの存在によって、消去側での閾値ウィンドウが大きくなるという効果も得られる。
【００３３】
また、本実施の形態においては、Ｓｉナノ粒子１８表面にＳｉＯ２である酸化層１８ａが形成されている。第一原理計算の結果によると、ＳｉＯ２中のＨｆは正のエネルギーを持ち不安定である一方、Ｓｉ中では負のエネルギーを持ち、ＳｉＯ２中よりも安定に存在できる。したがって、このＳｉＯ２層は例えばソース・ドレイン活性化アニールなどの熱処理によって、ＨｆがＳｉナノ粒子１８から外方拡散するのを防ぐ役割をもつ。よって、ＨｆはＳｉナノ粒子１８の内部に存在するとともに、Ｓｉナノ粒子１８とＳｉＯ２層界面にもパイルアップする。
【００３４】
図２は、ＳｉＯ２とＳｉ界面にＨｆがパイルアップした場合の、Ｓｉのミッドギャップエネルギー以下の領域における、電子のエネルギーＥに対する界面準位密度Ｄｉｔの分布を示す図である。横軸が、電子のエネルギー、縦軸が界面準位密度Ｄｉｔを示す。Ｓｉナノ粒子１８表面のＳｉとＳｉＯ２層との界面では、図２に示すような局在準位に電荷をトラップさせることが可能である。以上より、本実施の形態において、ＨｆをＳｉナノ粒子１８に添加し、Ｓｉナノ粒子１８表面にＳｉＯ２の酸化層１８ａを形成することで、Ｓｉナノ粒子１８バルクおよびＳｉＯ２層との界面の両方にトラップサイトが形成されることになる。
【００３５】
なお、このように、Ｓｉナノ粒子１８表面に、Ｓｉナノ粒子１８の酸化層であるＳｉＯ２が形成されることが好ましい。しかし、酸化層がなくとも、Ｓｉナノ粒子１８バルクにトラップサイトがあることから、本実施の形態において、必ずしも、Ｓｉナノ粒子１８の酸化層であるＳｉＯ２が存在することが必須ではない。
【００３６】
Ｓｉナノ粒子の粒径は、ナノオーダーであれば必ずしも限定されるものではないが、３ｎｍ以上１０ｎｍ以下であることが望ましい。なお、ここでＳｉナノ粒子の粒径とは、平面ＴＥＭならびにＡＦＭにより、１００ｎｍ角の領域に存在する個々の粒子の長径と短径の平均値を求め、その値をさらに全ての粒子に対して平均化した値と定義する。
【００３７】
３ｎｍ未満になると、室温でクローンブロッケード現象が顕著になり、Ｓｉナノ粒子中に電子がトラップされなくなる恐れがあるからである。また１０ｎｍを超えると、現在使われているＭＯＮＯＳよりもＥＯＴが増加するため、ＮＣメモリのＭＯＮＯＳよりも微細化可能であるという特徴が損なわれてしまう。
【００３８】
そして、Ｓｉナノ粒子に含有されるＨｆの原子密度が２×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であることが望ましい。Ｈｆの原子密度は、ＴＥＭと組み合わせたエネルギー分散型Ｘ線（ＥＤＸ）分析により測定可能である。高分解能ＴＥＭで観測される単一のナノ粒子に電子線を照射することで得られるＥＤＸスペクトルからナノ粒子中のＨｆの原子密度を求め、これを複数のナノ粒子に対して繰り返し、その平均の組成を求める。
【００３９】
一般的に、Ｓｉ−ＮＣメモリでは、Ｓｉナノ粒子一個につき平均１つの電子がトラップされる。よって、ＨｆをＳｉナノ粒子に添加することによる電荷のトラップ密度増加の効果を得るには、Ｓｉナノ粒子１個につきトラップされる電子が１個以上増加することが望ましい。そのために必要なＨｆの量を概算するためには、Ｈｆ原子を一個添加することによるトラップ可能な電荷量の増加を計算する必要がある。
【００４０】
ＨｆのＳｉ中におけるサイトによってバンドギャップ中に形成される局在準位の数および一つの局在準位が収容可能な電子・正孔の数が異なるため、Ｈｆ原子一個に対するトラップ可能な電荷量も異なる。ここではＨｆ原子一個に対し少なくとも一つの電子をトラップすることが可能であるという効果に対して概算する。Ｓｉナノ粒子の直径を１０ｎｍとした場合には、原子密度２×１０１８ｃｍ−３のＨｆを添加することでＳｉナノ粒子に対して一個以上の電子をトラップする効果が表れる。よって、Ｓｉナノ粒子に含有されるＨｆの原子密度が２×１０１８ｃｍ−３以上であることが望ましい。原子密度が７×１０１９ｃｍ−３以上であれば、直径３ｎｍのＳｉナノ粒子に対して一個以上の電子をトラップする効果が表れるためより望ましい。
【００４１】
Ｈｆの添加量を増加させることで電荷のトラップサイトを増加させることが可能である。後述のように、本実施の形態のプロセスにおいては、熱処理によりＨｆをＳｉ中へ拡散させている。したがって、添加量がある程度まで増加するとＨｆとＳｉの固相反応により、Ｓｉナノ粒子の一部がシリサイド化する可能性がある。
【００４２】
固相反応によるシリサイド化においては、Ｓｉナノ粒子全体を均一にシリサイド化させることは困難であり、ボイドが発生する可能性が高い。また、Ｈｆシリサイドは、ＨｆリッチなＨｆ２Ｓｉ相からＳｉリッチなＨｆＳｉ２相までをとる可能性があり、固相反応では単一の構造のみを形成するのは困難である。よって、現実的なＨｆシリサイドにおいては、いくつかの相が交じり合った状態になると考えられる。それぞれの相における仕事関数は大きく異なるため、電荷のトラップされやすさが各Ｓｉナノ粒子によって異なることになり、全てのＳｉナノ粒子に均一に書き込みを行うことが困難になる。
【００４３】
したがって、Ｈｆ添加に際しては、シリサイド化によってナノ粒子のバンド構造を変えない程度にＨｆ原子を孤立させる必要がある。この観点から、Ｓｉナノ粒子に含有されるＨｆの原子密度が１×１０２０ｃｍ−３以下であることが望ましい。
【００４４】
次に、本実施の形態の不揮発性半導体メモリの製造方法について説明する。本実施の形態の不揮発性半導体メモリの製造方法は、第１導電型の半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜の上に半導体粒子を形成する工程と、半導体粒子表面にＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する金属層を形成する工程と、金属層に含有される元素を熱処理により半導体粒子中に拡散する工程と、金属層を酸化することで第２絶縁膜を形成する工程と、第２絶縁膜の上に制御ゲート電極を形成する工程と、半導体基板にソース・ドレイン領域を形成する工程と、を有する。
【００４５】
ここでは、図１に示す不揮発性半導体メモリの製造方法を例に説明する。図３から図８は、本実施の形態のメモリセルの製造工程を示す断面図である。なお、図５から図８においては、図１と同様（ａ）はビット線に平行な方向の断面図、（ｂ）はワード線に平行な方向の断面図を示している。
【００４６】
まず、図３に示すように、ｐ型シリコン基板１０の表面に、トンネル絶縁膜１６となる熱酸化ＳｉＯ２膜を３〜１０ｎｍ形成する。ここで、トンネル絶縁膜１６は、ＣＶＤ法などで形成されるＥＯＴ：３〜１０ｎｍのＳｉＯＮあるいはＯＮＯ膜であっても構わない。
【００４７】
次に、トンネル絶縁膜１６上に、ＬＰＣＶＤ法などにより直径が３ｎｍ〜１０ｎｍのＳｉナノ粒子１８を面密度：１×１０１２ｃｍ−２以上で形成する。Ｓｉナノ粒子１８の面密度は、１００ｎｍ角の領域で平面ＴＥＭ像を観察し、粒子の数をカウントした上で、面密度に換算することで求める。次にスパッタ法やＰＶＤ法、もしくは電子ビーム蒸着法などによりＳｉナノ粒子１８の上に０．５ｎｍのＨｆメタル層（Ｈｆ金属層）３２を形成する。
【００４８】
次に、図４に示すように、窒素雰囲気などの不活性ガス雰囲気中で７００℃〜１０００℃、１０〜６０秒のアニールを施す。ここでは、例えば８００℃３０秒の熱処理を施す。上述の第一原理計算の結果で示したように、ＨｆはＳｉ中へは拡散しやすいが、ＳｉＯ２中へは比較的拡散しにくい性質をもつため、この熱処理により、Ｓｉナノ粒子１８上のＨｆメタル層３２の大部分は、Ｓｉナノ粒子１８内部に拡散する。次に酸化性雰囲気での熱処理により余剰のＨｆメタル層３２を完全に酸化することで、ＨｆＯ２層２０ａが形成される。同時に、Ｓｉナノ粒子１８がＨｆＯ２層２０ａ越しに酸化され、酸化層１８ａとしてＳｉＯ２が形成される。酸化層１８ａの存在により、その後の熱処理工程を経ても、ＨｆはＳｉナノ粒子１８の内部に閉じ込められる。
【００４９】
続いて、図５に示すように、ＨｆＯ２層２０ａの上に１０〜２０ｎｍのＨｆＯ２膜をＡＬＤ法やスパッタ法、電子ビーム法などで形成し、ＨｆＯ２層２０ａと合わせてブロック絶縁膜２０が形成される。ここで、ＨｆＯ２層２０ａの上に成膜する絶縁膜はＳｉＯ２膜、Ａｌ２Ｏ３膜でも構わず、この場合にはブロック絶縁膜２０はＨｆＯ２層２０ａとの積層膜になる。
【００５０】
次に、素子分離のためのマスク材３４をＣＶＤ法により堆積し、その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材３４、ブロック絶縁２０、Ｓｉナノ粒子１８、トンネル絶縁膜１６を順次エッチング加工し、さらにシリコン基板１０の露出領域をエッチングして、深さ６０ｎｍ程度の素子分離溝３６を形成する。
【００５１】
次に、図６に示すように、全面に素子分離領域となるシリコン酸化膜３８を堆積して、素子分離溝３６を完全に埋め込み、その後、表面部分のシリコン酸化膜３８をＣＭＰ法で除去して、表面を平坦化する。このとき、素子分離領域３０に用いる材料はシリコン酸化膜に限定するものではなく、シリコンと酸素を含む絶縁体であれば良く、例えば、シリコン酸窒化膜であっても良い。
【００５２】
次に、図７に示すように、露出したマスク材３４を選択的にエッチング除去した後、シリコン酸化膜３８の露出表面を希フッ酸溶液でエッチング除去し、シリコン酸化膜３８とブロック絶縁膜２０の表面を平坦化する。平坦面を形成後、制御ゲート電極２２として、全面にｎ＋ポリシリコンもしくはＴａＮなどのメタルをスパッタ法などにより１００ｎｍ形成する。続いて、素子分離のためのマスク材２４をＣＶＤ法により堆積する。
【００５３】
この後、図８に示すように、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材２４、制御ゲート電極２２、ブロック絶縁膜２０、Ｓｉナノ粒子１８、トンネル絶縁膜１６を順次エッチング加工して、ワード線に沿った方向のスリット部４０を形成する。
【００５４】
最後に、図１に示したように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜２６をＣＶＤ法で形成後、シリコン基板１０に対してイオン注入法を用いてｎ型のソース・ドレイン領域１２を形成し、さらに、全面を覆うように層間絶縁膜２８をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する。
【００５５】
なお、Ｈｆメタル層３２を形成する際に、Ｈｆをトンネル絶縁膜１６中に導入し、その後、ＨｆをＳｉナノ粒子１８に拡散させる熱処理により、Ｈｆをシリコン基板１０とトンネル絶縁膜１６との界面まで拡散させることが望ましい。Ｈｆをトンネル絶縁膜１６中に導入することは、例えば、Ｈｆメタル層３２を電子ビーム蒸着法で形成する際のエネルギーを制御することで可能である。また、Ｈｆをシリコン基板１０とトンネル絶縁膜１６との界面まで拡散させることは熱処理条件の調整により可能となる。熱的に不安定なトンネル絶縁膜１６中のＨｆはシリコン基板１０まで熱処理により拡散しやすい。また、Ｈｆメタル層３２中の一部のＨｆも熱処理条件の調整により、トンネル酸化膜２０越しにシリコン基板１０方向に拡散する。
【００５６】
このＨｆのシリコン基板１０への拡散により、製造される不揮発性メモリの信頼性を向上させることが可能となる。
【００５７】
一般に、トンネル絶縁膜を構成するＳｉＯ２やＳｉＯＮとＳｉ基板の界面には、Ｐｂセンターと呼ばれる欠陥が存在する。通常のメモリ形成プロセスにおいては、例えば、電極側壁酸化膜や層間絶縁膜形成などの工程において、ＣＶＤプロセスを用いるため、Ｐｂセンターが水素で終端されている。一方、メモリセルへの書き込み・消去の繰り返しにより、Ｐｂセンターから外れた水素がトンネル膜に欠陥サイトを形成し、ＳＩＬＣ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）の原因となることが問題となっている。
【００５８】
図９はＳｉ基板上に厚さ４ｎｍのＳｉＯ２膜を形成し、その上に電子ビーム蒸着法により０．５ｎｍのＨｆを成膜した試料およびその後窒素中で８００℃３０秒の成膜後熱処理を施した試料のＳＩＭＳプロファイルである。熱処理を施すことで、Ｓｉ基板およびＳｉＯ２中のＨｆは減少している。上述の第一原理計算の結果を合わせて考慮すると、Ｓｉ基板中のＨｆはＨｆの存在しないＳｉ基板裏面側に拡散する一方、ＳｉＯ２中のＨｆは不安定なのでＳｉ基板側もしくはＳｉＯ２表面側に拡散したと考えられる。
【００５９】
図１０にトンネル絶縁膜とＳｉ基板界面にＨｆが存在する場合としない試料を電子スピン共鳴法（ＥＳＲ）により観測したときの、Ｐｂセンターのシグナルを示す。Ｈｆが存在しないときに観測されるＰｂセンターは、界面にＨｆを導入することでほぼ消失することが分かる。したがって、Ｈｆを界面に拡散させることで、界面においてＨが吸着可能なサイトが減少する。結果として、界面におけるＨの量が減少し、ＳＩＬＣを抑制することが可能である。よって、不揮発性メモリの信頼性を向上させることが可能となる。
【００６０】
本実施の形態においては、Ｓｉナノ粒子に含有させる元素としてＨｆを例に説明した。しかし、Ｓｉナノ粒子に含有させる元素はＨｆに限るものではなく、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙといったｄ軌道を有し、かつｄ軌道を占有する電子数がＨｆと近い金属元素であれば、Ｈｆと比較的近い性質を有するため、同等の作用・効果が得られると考えられる。
【００６１】
また、本実施の形態においては、半導体粒子としてＳｉナノ粒子を例に説明したが、Ｇｅ粒子あるいはＳｉｘＧｅ１−ｘ（０＜ｘ＜１）粒子を適用しても、同等の作用・効果が得られると考えられる。
【００６２】
（第２の実施の形態）
本発明の第２の実施の形態の不揮発性半導体メモリは、電荷蓄積層として、Ｓｉナノ粒子と、ＭＯＮＯＳ等で用いられる電荷トラップ膜、例えば、Ｈｆの酸窒化物であるＨｆＯＮとを組み合わせた膜とを有することを特徴とする。
【００６３】
図１１は、本実施の形態の不揮発性半導体メモリのＳｉ−ＮＣメモリセルの断面図である。図１１（ａ）はビット線に平行な方向の断面図、図１１（ｂ）はワード線に平行な方向の断面図であり、図１１（ａ）と図１１（ｂ）とは互いに直交する断面を示している。
【００６４】
第１の実施の形態と異なり、Ｓｉナノ粒子１８上に、ブロック絶縁膜２０との間にＨｆＯＮで構成される電荷トラップ膜４２が形成されている。この構成により、Ｓｉナノ粒子１８単独での電荷トラップに対し、電荷捕獲効率をさらに増加させることが可能である。
【００６５】
図１１のメモリセルの製造方法に関しては、基本的には、第１の実施の形態の製造方法（図３〜図８）で説明したプロセスを適用できる。以下では、第１の実施の形態の製造方法とは異なる部分のみを示す。第１の実施の形態と同様に、図３のＨｆメタル層３２を酸化して図４に示したＨｆＯ２層２０ａを形成したのち、ＨｆＯ２層２０ａを窒化することで電荷トラップ膜４２としてＨｆＯＮ膜が得られる。すなわち、Ｈｆメタル層３２を酸窒化することで、Ｈｆの酸窒化物を形成する。その後は、電荷トラップ膜４２上にブロック絶縁膜２０を形成し、第１の実施の形態の製造方法と同様の方法で図１１に示すメモリセルを製造することが可能である。
【００６６】
（第３の実施の形態）
本発明の第３の実施の形態の不揮発性半導体メモリは、トンネル絶縁膜の最上面をＨｆＳｉＯ膜とすることを特徴とする。第１および第２の実施形態においては、トンネル絶縁膜はＳｉＯ２膜、ＳｉＯＮあるいはＯＮＯ膜である場合を説明したが、ＳｉＯ２膜およびＯＮＯ膜に限ってはその上にＨｆＳｉＯ（ハフニウムシリケート）膜が積層されていても構わない。
【００６７】
図１２は、本実施の形態の不揮発性半導体メモリのメモリセルの断面図である。図１２（ａ）はビット線に平行な方向の断面図、図１２（ｂ）はワード線に平行な方向の断面図であり、図１２（ａ）と図１２（ｂ）とは互いに直交する断面を示している。
【００６８】
第１の実施の形態と異なり、トンネル絶縁膜１６の最上面がＨｆＳｉＯ膜４４となっている。ＳｉＯ２膜およびＯＮＯ膜の最上面をＨｆＳｉＯ膜化することで、伝導帯上端のエネルギーが低下するため、電子に対するバリアハイトが低下し、トンネル膜の書き込み効率を上昇させる効果が得られる。
【００６９】
図１２のメモリセルの製造方法に関しては、基本的には、第１の実施の形態の製造方法（図３〜図８）で説明したプロセスを適用できる。以下では、第１の実施の形態の製造方法とは異なる部分のみを示す。トンネル絶縁膜１６としては、ＳｉＯ２膜あるいはＯＮＯ膜を形成する。その後、第１の実施の形態と同様に図３に示したＨｆメタル層３２までを形成する。
【００７０】
この時点では、トンネル絶縁膜１６上層のＳｉＯ２にはＨｆが存在している。したがって、この後、酸素中で８００℃３０秒の熱処理を施すことで、トンネル絶縁膜１６中のＳｉＯ２層中に存在するＨｆがＳｉＯ２層とシリケート化反応を起こし、ＨｆＳｉＯ膜４４が形成される。このとき同時に、Ｓｉナノ粒子１８の表面が酸化され、またＨｆメタル層３２はＨｆＯ２層２０ａに変化する。その後は、第１の実施の形態の製造方法と同様の方法で図１２に示すメモリセルを製造することが可能である。
【００７１】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００７２】
【図１】第１の実施の形態のメモリセルの断面図。
【図２】電子のエネルギーＥに対する界面準位密度Ｄｉｔの分布を示す図。
【図３】第１の実施の形態のメモリセルの製造工程を示す断面図。
【図４】第１の実施の形態のメモリセルの製造工程を示す断面図。
【図５】第１の実施の形態のメモリセルの製造工程を示す断面図。
【図６】第１の実施の形態のメモリセルの製造工程を示す断面図。
【図７】第１の実施の形態のメモリセルの製造工程を示す断面図。
【図８】第１の実施の形態のメモリセルの製造工程を示す断面図。
【図９】ＳＩＭＳプロファイルを示す図。
【図１０】電子スピン共鳴法による測定結果を示す図。
【図１１】第２の実施の形態のメモリセルの断面図。
【図１２】第３の実施の形態のメモリセルの断面図。
【符号の説明】
【００７３】
１０      シリコン基板
１２      ソース・ドレイン領域
１４      チャネル領域
１６      トンネル絶縁膜
１８      Ｓｉナノ粒子
１８ａ    酸化層
２０      ブロック絶縁膜
２０ａ    ＨｆＯ２層
２２      制御ゲート電極
２４      マスク材
２６      シリコン酸化膜
２８      層間絶縁膜
３０      素子分離領域
３２      Ｈｆメタル層
３４      マスク材
３６      素子分離溝
３８      シリコン酸化膜
４０      スリット部
４２      電荷トラップ膜
４４      ＨｆＳｉＯ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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