(57)【要約】【課題】メモリウィンドウが広い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置１において、半導体基板１１上にトンネル絶縁膜１２及びブロック絶縁膜１３を設け、その上に制御ゲート電極１８を設ける。そして、トンネル絶縁膜１２とブロック絶縁膜１３との間に、電荷蓄積粒１５を分散させる。電荷蓄積粒１５は、シリコン窒化物からなる窒化部１６と、窒化部１６に接し、シリコンからなるシリコン部１７とにより構成する。電荷蓄積粒１５は、シリコン窒化膜の表面上にシリコンを堆積させることにより、複数のシリコン粒子を形成した後、シリコン窒化膜をシリコン粒子毎に分断することによって形成されたものである。【選択図】図１
2010161154.tif 000002
【特許請求の範囲】
【請求項１】
半導体部材と、
前記半導体部材上に設けられた絶縁膜と、
前記絶縁膜上に設けられた制御ゲート電極と、
前記絶縁膜中に分散された複数の電荷蓄積粒と、
を備え、
前記電荷蓄積粒は、
シリコン及び窒素を含有する窒化部と、
前記窒化部に接し、シリコンを含有するシリコン部と、
を有することを特徴とする半導体記憶装置。
【請求項２】
半導体部材と、
前記半導体部材上に設けられた絶縁膜と、
前記絶縁膜上に設けられた制御ゲート電極と、
前記絶縁膜中に分散された複数の電荷蓄積粒と、
を備え、
前記半導体部材の上面における前記電荷蓄積粒の直下域は、前記電荷蓄積粒に近づく方向に突出していることを特徴とする半導体記憶装置。
【請求項３】
前記絶縁膜の上面における前記電荷蓄積粒の直上域は、前記電荷蓄積粒から遠ざかる方向に突出していることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体部材と、
前記半導体部材上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に設けられた制御ゲート電極と、
前記トンネル絶縁膜中に分散され、バンドギャップが前記トンネル絶縁膜を形成する材料のバンドギャップよりも狭い材料からなる狭ギャップ粒と、
を備えたことを特徴とする半導体記憶装置。
【請求項５】
シリコン窒化膜の表面上にシリコンを堆積させることにより、複数のシリコン粒子を形成する工程を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、電荷を蓄積することによってデータを記憶する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性の半導体記憶装置においては、電荷蓄積部が設けられており、メモリセル毎に電荷を蓄積することによってデータを記憶している。しかしながら、複数のメモリセルを横断するように電荷蓄積部が設けられた半導体記憶装置の場合、構造の微細化に伴い、電荷蓄積部に蓄積された電荷がメモリセル間で移動してしまい、データを読み出す際のしきい値が変動するという問題がある。
【０００３】
そこで、このような電荷の移動に起因するしきい値の変動を抑制するために、電荷蓄積部としてナノドットと呼ばれる粒子を離散的に形成したＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）型メモリが提案されている。特に、シリコン（Ｓｉ）のようなバンドギャップが小さい材料によって電荷蓄積部を形成すれば、良好な電荷保持特性が期待できる。例えば、特許文献１には、トンネル絶縁膜として形成したシリコン酸化膜上に、シリコンナノドットを形成する技術が開示されている。
【０００４】
しかしながら、本発明者等の検討によれば、特許文献１に記載の技術では、シリコンナノドットの分布密度を十分に高くすることができず、十分なメモリウィンドウが得られないことが判明した。すなわち、単位面積当たりのシリコンナノドットの個数が少ないため、各メモリセルに蓄積される電荷量が少なく、従って、電荷の有無によるメモリセルのしきい値の差が小さく、データの読み出しが困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２０６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、メモリウィンドウが広い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体部材と、前記半導体部材上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極と、前記絶縁膜中に分散された複数の電荷蓄積粒と、を備え、前記電荷蓄積粒は、シリコン及び窒素を含有する窒化部と、前記窒化部に接し、シリコンを含有するシリコン部と、を有することを特徴とする半導体記憶装置が提供される。
【０００８】
本発明の他の一態様によれば、半導体部材と、前記半導体部材上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極と、前記絶縁膜中に分散された複数の電荷蓄積粒と、を備え、前記半導体部材の上面における前記電荷蓄積粒の直下域は、前記電荷蓄積粒に近づく方向に突出していることを特徴とする半導体記憶装置が提供される。
【０００９】
本発明の更に他の一態様によれば、半導体部材と、前記半導体部材上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極と、前記トンネル絶縁膜中に分散され、バンドギャップが前記トンネル絶縁膜を形成する材料のバンドギャップよりも狭い材料からなる狭ギャップ粒と、を備えたことを特徴とする半導体記憶装置が提供される。
【００１０】
本発明の更に他の一態様によれば、シリコン窒化膜の表面上にシリコンを堆積させることにより、複数のシリコン粒子を形成する工程を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、メモリウィンドウが広い半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の動作を例示する断面図であり、（ａ）は書込動作を示し、（ｂ）は消去動作を示す。
【図４】第１の実施形態の比較例に係る半導体記憶装置を例示する断面図である。
【図５】（ａ）〜（ｃ）は、それぞれ、第１の実施形態の具体例を例示する断面図である。
【図６】（ａ）〜（ｃ）は、それぞれ、第１の実施形態の具体例を例示する断面図である。
【図７】（ａ）〜（ｃ）は、それぞれ、第１の実施形態の具体例を例示する断面図である。
【図８】本発明の第２の実施形態に係る半導体記憶装置を例示する断面図である。
【図９】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）〜（ｃ）は、それぞれ、第２の実施形態の具体例を例示する断面図である。
【図１１】（ａ）〜（ｃ）は、それぞれ、第２の実施形態の具体例を例示する断面図である。
【図１２】（ａ）〜（ｃ）は、それぞれ、第２の実施形態の具体例を例示する断面図である。
【図１３】本発明の第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図１４】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】（ａ）〜（ｃ）は、第３の実施形態の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】（ａ）〜（ｃ）は、それぞれ、第３の実施形態の具体例を例示する断面図である。
【図１７】本発明の第４の実施形態に係る半導体記憶装置を例示する断面図である。
【図１８】第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１９】第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２０】第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２１】第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２２】第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２３】（ａ）〜（ｃ）は、それぞれ、第４の実施形態の具体例を例示する断面図である。
【図２４】（ａ）〜（ｃ）は、それぞれ、第４の実施形態の具体例を例示する断面図である。
【図２５】（ａ）〜（ｃ）は、それぞれ、第４の実施形態の具体例を例示する断面図である。
【図２６】（ａ）〜（ｃ）は、それぞれ、第４の実施形態の変形例を例示する断面図である。
【図２７】（ａ）〜（ｃ）は、それぞれ、第４の実施形態の変形例を例示する断面図である。
【図２８】（ａ）〜（ｃ）は、それぞれ、第４の実施形態の変形例を例示する断面図である。
【図２９】（ａ）〜（ｃ）は、それぞれ、第４の実施形態の変形例を例示する断面図である。
【図３０】本発明の第５の実施形態に係る半導体記憶装置を例示する断面図である。
【図３１】（ａ）及び（ｂ）は、第５の実施形態の動作を例示するバンドギャップ図であり、（ａ）は書込動作時を示し、（ｂ）は消去動作時を示す。
【図３２】（ａ）〜（ｃ）は、それぞれ、第５の実施形態の具体例を例示する断面図である。
【図３３】（ａ）〜（ｃ）は、それぞれ、第５の実施形態の具体例を例示する断面図である。
【図３４】（ａ）〜（ｃ）は、それぞれ、第５の実施形態の具体例を例示する断面図である。
【図３５】（ａ）〜（ｃ）は、それぞれ、第５の実施形態の変形例を例示する断面図である。
【図３６】（ａ）〜（ｃ）は、それぞれ、第５の実施形態の変形例を例示する断面図である。
【図３７】（ａ）〜（ｃ）は、それぞれ、第５の実施形態の変形例を例示する断面図である。
【図３８】（ａ）〜（ｃ）は、それぞれ、第５の実施形態の変形例を例示する断面図である。
【図３９】本発明の第６の実施形態に係る半導体記憶装置を例示する断面図である。
【図４０】第６の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４１】第６の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４２】第６の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４３】（ａ）〜（ｃ）は、それぞれ、第６の実施形態の具体例を例示する断面図である。
【図４４】（ａ）〜（ｃ）は、それぞれ、第６の実施形態の具体例を例示する断面図である。
【図４５】（ａ）〜（ｃ）は、それぞれ、第６の実施形態の具体例を例示する断面図である。
【図４６】（ａ）〜（ｃ）は、それぞれ、第６の実施形態の変形例を例示する断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する断面図である。
なお、図１は、半導体記憶装置の中の１つのメモリセルにおけるチャネル長方向の断面を示している。また、図示の便宜上、電荷蓄積粒は他の構成要素と比較して大きめに描いている。後述する他の図においても同様である。
【００１４】
図１に示すように、本実施形態に係る半導体記憶装置１においては、半導体部材として、例えば不純物が導入されたシリコン（Ｓｉ）からなる半導体基板１１が設けられている。半導体基板１１上には、例えばシリコン酸化物（ＳｉＯ２）からなるトンネル絶縁膜１２が設けられている。トンネル絶縁膜１２上には、例えばシリコン酸化物からなるブロック絶縁膜１３が設けられている。
【００１５】
トンネル絶縁膜１２とブロック絶縁膜１３との間には、複数の電荷蓄積粒１５が相互に離隔して設けられている。すなわち、複数の電荷蓄積粒１５は、トンネル絶縁膜１２、ブロック絶縁膜１３及びそれらの間のシリコン酸化膜からなる絶縁膜１４中に離散的に分散されている。各電荷蓄積粒１５は、シリコン窒化物（Ｓｉ３Ｎ４）からなる窒化部１６と、シリコン（Ｓｉ）からなるシリコン部１７とから構成されており、窒化部１６とシリコン部１７とは相互に接している。各電荷蓄積粒１５においては、窒化部１６はトンネル絶縁膜１２側に配置されており、シリコン部１７はブロック絶縁膜１３側に配置されている。従って、シリコン部１７は窒化部１６よりも上方に配置されている。
【００１６】
ブロック絶縁膜１３上には、例えば不純物が導入されたポリシリコン等の導電材料からなる制御ゲート電極１８が設けられている。制御ゲート電極１８はチャネル長方向に沿って周期的に配列されている。制御ゲート電極１８間には、例えばシリコン酸化物等の絶縁材料からなる層間絶縁膜１９が設けられている。層間絶縁膜１９の下端部は半導体基板１１まで到達しており、半導体基板１１と層間絶縁膜１９との間には絶縁膜１４及び電荷蓄積粒１５は介在していない。更にまた、半導体基板１１の上層部分における層間絶縁膜１９の直下域には、拡散領域２０が形成されている。拡散領域２０には不純物が導入されており、その導電型は半導体基板１１における拡散領域２０以外の部分の導電型とは異なっている。
【００１７】
そして、半導体基板１１の上面における電荷蓄積粒１５の直下域は、上方、すなわち、電荷蓄積粒１５に近づく方向に突出しており、凸部１１ａとなっている。また、制御ゲート電極１８の下面における電荷蓄積粒１５の直上域は、上方、すなわち、電荷蓄積粒１５から遠ざかる方向に窪んでおり、凹部１８ａとなっている。つまり、ブロック絶縁膜１３の上面における電荷蓄積粒１５の直上域は、電荷蓄積粒１５から遠ざかる方向に突出している。
【００１８】
以下、各部の寸法の好適範囲について説明する。
上下方向、すなわち、半導体基板１１から制御ゲート電極１８に向かう方向において、窒化部１６の厚さは０．５ｎｍ以上であることが望ましい。また、十分な書込特性を得るために、シリコン部１７の上下方向の厚さ及び水平方向の幅は、それぞれ０．５ｎｍ以上であることが望ましい。従って、電荷蓄積粒１５の厚さは１ｎｍ以上であることが好ましい。更に、電荷蓄積粒１５の面密度は１×１０１１ｃｍ−２以上であることが望ましい。更にまた、トンネル絶縁膜１２の厚さは２〜８ｎｍであることが望ましい。更にまた、十分な電荷ブロック性能を得るために、ブロック絶縁膜１３の厚さは５ｎｍ以上であることが望ましい。なお、上述の厚さは、全て物理膜厚である。
【００１９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図２（ａ）に示すように、例えば単結晶のシリコンからなる半導体基板１１を用意する。そして、半導体基板１１上にシリコン酸化物からなるトンネル絶縁膜１２を形成する。例えば、トンネル絶縁膜１２は、半導体基板１１の上面を温度が８００〜１１００℃程度の酸化性雰囲気に曝し、半導体基板１１の上面を熱酸化することにより形成する。
【００２０】
次に、トンネル絶縁膜１２上に、シリコン窒化膜２３を形成する。例えば、シリコン窒化膜２３は、ジクロルシラン（SiH2Cl2）及びアンモニア（NH3）を原料ガスとして、温度を３００〜７００℃としたＡＬＤ（Atomic Layer Deposition：原子層蒸着)法、又は温度を６００〜８５０℃としたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長法）により成膜する。
【００２１】
次に、シリコン窒化膜２３の上面上に、シリコンを堆積させる。このときの堆積量は、堆積されたシリコンが連続膜を形成せず、凝集して複数の粒子となるような量とする。例えば、このシリコンの堆積は、温度が６００℃以上の高温雰囲気中で、３ＤＭＡＳ（トリスジメチルアミノシラン（Si[N(CH3)2]3H））、ＢＴＢＡＳ（ビスターシャルブチルアミノシラン）及びジクロルシラン等の原料ガスを半導体基板１１の上面に対して供給することにより実施する。これにより、シリコン窒化膜２３を下地としてシリコンが堆積して凝集し、多数のシリコン粒子（シリコンナノドット）が形成される。このとき、シリコン粒子の分布密度は例えば１×１０１１ｃｍ−２以上となる。また、各シリコン粒子の直径は０．５ｎｍ以上となる。このシリコン粒子がシリコン部１７となる。
【００２２】
次に、図２（ｂ）に示すように、酸化処理を行う。この酸化処理は、例えば、雰囲気を温度が６００℃以上の酸化性雰囲気とすることによるラジカル酸化処理としてもよく、通常の熱酸化処理としてもよい。この酸化処理は、シリコン窒化膜２３におけるシリコン部１７の直下域に位置する部分が酸化されずに残り、それ以外の部分が酸化されるような程度とする。
【００２３】
これにより、粒子状のシリコン部１７の表面が酸化されると共に、シリコン窒化膜２３におけるシリコン部１７の直下域以外の領域に位置する部分が酸化されて、シリコン酸化膜２４となる。この結果、シリコン窒化膜２３はシリコン部１７の直下域のみに残留し、シリコン酸化膜２４によって分断される。このようにしてシリコン部１７の直下域に残留し分断されたシリコン窒化膜２３が、窒化部１６となる。そして、１つのシリコン部１７及びその直下域の窒化部１６により、１つの電荷蓄積粒１５が形成される。
【００２４】
また、この酸化処理により、酸素が電荷蓄積粒１５の間からシリコン酸化膜２４内を通過してトンネル絶縁膜１２内に拡散し、トンネル絶縁膜１２を通過して半導体基板１１に到達し、半導体基板１１の上層部分を酸化させる。このとき、半導体基板１１においては、電荷蓄積粒１５の直下域以外の部分が先行して酸化されるため、半導体基板１１の上面における電荷蓄積粒１５の直下域は周囲の領域に対して相対的に突出し、凸部１１ａが形成される。
【００２５】
次に、図２（ｃ）に示すように、トンネル絶縁膜１２上に、電荷蓄積粒１５を覆うように、例えばシリコン酸化物からなるブロック絶縁膜１３を形成する。このとき、ブロック絶縁膜１３の形状は電荷蓄積粒１５を反映して湾曲し、ブロック絶縁膜１３の上面における電荷蓄積粒１５の直上域は、その周囲の領域に対して上方に向けて突出する。
【００２６】
ブロック絶縁膜１３は、例えば、温度を６００〜８００℃とし、原料ガスとしてジクロルシラン及び亜酸化窒素を用いたＬＰＣＶＤ法により形成してもよく、又は、温度を４００〜７００℃とし、原料ガスとして３ＤＭＡＳ、ＢＴＢＡＳ及びオゾンを用いたＡＬＤ法により形成してもよい。
【００２７】
次に、ブロック絶縁膜１３上に、例えば、不純物がドープされたポリシリコンを堆積させ、パターニングすることにより、制御ゲート電極１８を形成する。このとき、制御ゲート電極１８の下面全体がブロック絶縁膜１３の上面に接するため、制御ゲート電極１８の下面にはブロック絶縁膜１３の上面に対応する凹凸、すなわち、電荷蓄積粒１５に対応する凹凸が形成される。この結果、制御ゲート電極１８の下面における電荷蓄積粒１５の直上域は、上方、すなわち、電荷蓄積粒１５から遠ざかる方向に窪み、凹部１８ａが形成される。
【００２８】
次に、図１に示すように、制御ゲート電極１８をマスクとしてドライエッチングを施すことにより、制御ゲート電極１８間の領域の直下域から、ブロック絶縁膜１３、電荷蓄積粒１５及びトンネル絶縁膜１２を除去する。次に、制御ゲート電極１８をマスクとして半導体基板１に対して不純物をイオン注入することにより、半導体基板１１の上層部分における制御ゲート電極１８間の部分の直下域に、拡散領域２０を形成する。次に、制御ゲート電極１８を覆うように絶縁材料、例えばシリコン酸化物を堆積させて、層間絶縁膜１９を形成する。層間絶縁膜１９は制御ゲート電極１８間及びその直下域にも埋め込まれる。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００２９】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の動作を例示する断面図であり、（ａ）は書込動作を示し、（ｂ）は消去動作を示す。
【００３０】
本実施形態においては、図２（ａ）に示す工程において、シリコン窒化膜２３上にシリコン粒子を凝集させ、その後、シリコン窒化膜２３を選択的に酸化することにより、電荷蓄積粒１５を形成している。シリコン窒化膜上にシリコン粒子を凝集させると、シリコン酸化膜上にシリコン粒子を凝集させた場合と比較して、シリコン粒子の分布密度を高くすることができる。これにより、シリコン酸化物からなる絶縁膜１４中に、電荷蓄積粒１５を高い分布密度で分散させることができる。また、各電荷蓄積粒１５を、シリコン窒化物からなる窒化部１６とシリコンからなるシリコン部１７により構成することができる。
【００３１】
ここで、シリコン窒化物のバンドギャップはシリコン酸化物のバンドギャップよりも狭く、シリコン窒化物の電子親和力はシリコン酸化物の電子親和力よりも大きい。また、シリコンのバンドギャップはシリコン窒化物のバンドギャップよりも狭く、シリコンの電子親和力はシリコン窒化物の電子親和力よりも大きい。従って、窒化部１６及びシリコン部１７からなる電荷蓄積粒１５は、周囲の絶縁膜１４よりもバンドギャップが狭い狭ギャップ粒となる。また、シリコン部１７は窒化部１６よりもバンドギャップが狭く、捕獲した電子の保持特性が良好である。一方、窒化部１６はシリコン部１７よりも電子の捕獲効率が高い。
【００３２】
図３（ａ）に示すように、データの書込動作時においては、制御ゲート電極１８に対して、半導体基板１１よりも高い電位を印加する。これにより、半導体基板１１からトンネル絶縁膜１２内に電子ｅが進入する。このとき、半導体基板１１の上面における電荷蓄積粒１５の直下域には凸部１１ａが形成されており、電荷蓄積粒１５に近づく方向に突出しているため、半導体基板１１から電荷蓄積粒１５に向かって強い電界が印加される。これにより、半導体基板１１から電荷蓄積粒１５に電子ｅが注入され易く、書込が容易である。
【００３３】
そして、半導体基板１１からトンネル絶縁膜１２内に進入した電子ｅは、窒化部１６によって高い捕獲効率で捕獲される。窒化部１６に捕獲された電子ｅは、窒化部１６に接しており窒化部１６よりもバンドギャップが狭いシリコン部１７に移動し、シリコン部１７において安定的に保持される。また、絶縁膜１４内において、電荷蓄積粒１５同士は離散的に配置されているため、窒化部１６に蓄積された電子も、安定的に保持される。
【００３４】
一方、図３（ｂ）に示すように、データの消去動作においては、制御ゲート電極１８に対して、半導体基板１１よりも低い電位を印加する。これにより、半導体基板１１からトンネル絶縁膜１２を介して電荷蓄積粒１５に正孔ｈが注入され、電荷蓄積粒１５内に保持された電子と対消滅し、書き込まれたデータが消去される。このとき、半導体基板１１の上面における電荷蓄積粒１５の直下域には凸部１１ａが形成されているため、半導体基板１１から電荷蓄積粒１５に向かって強い電界が印加され、正孔ｈが注入され易い。
【００３５】
また、制御ゲート電極１８の下面における電荷蓄積粒１５の直上域には凹部１８ａが形成されており、電荷蓄積粒１５から遠ざかる方向に窪んでいるため、制御ゲート電極１８と電荷蓄積粒１５との間の電界は緩和される。これにより、制御ゲート電極１８に負電位を印加しても、制御ゲート電極１８から電荷蓄積粒１５に対する電子の注入、いわゆるバックトンネリングを抑制できる。この結果、消去動作を効率的に実行することが可能となる。そして、トンネル絶縁膜１２内に進入した正孔は、捕獲効率が高い窒化部１６によって効率的に捕獲され、バンドギャップが狭いシリコンからなるシリコン部１７によって安定して保持される。
【００３６】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、シリコン窒化膜２３の表面上にシリコンを堆積させることにより複数のシリコン粒子（シリコン部１７）を形成した後、シリコン窒化膜２３をシリコン粒子毎に分断することにより窒化部１６を形成し、電荷蓄積粒１５を形成している。このように、シリコン窒化膜２３上にシリコン粒子を形成することにより、シリコン粒子の分布密度を高くし、電荷蓄積粒１５の分布密度を高めることができる。これにより、１つのメモリセルに蓄積可能な電荷量を確保し、メモリウィンドウを広げることができる。この結果、メモリセルの微細化が可能となる。
【００３７】
また、各電荷蓄積粒１５は、シリコン窒化物からなる窒化部１６及びシリコンからなるシリコン部１７により構成されている。これにより、電子及び正孔の捕獲効率が高い窒化部１６によって電子及び正孔を効率的に捕獲し、捕獲した電子及び正孔をよりバンドギャップが狭いシリコン部１７に移動させて安定的に保持させることができる。この結果、メモリウィンドウをより一層広げることができる。また、シリコン部１７を利用して窒化部１６を自己整合的に形成しているため、窒化部１６及びシリコン部１７からなる電荷蓄積粒１５を容易に形成することができる。
【００３８】
更に、本実施形態においては、電荷蓄積粒１５が絶縁膜１４内において相互に離隔して分散されているため、電荷蓄積粒１５を伝わって電荷が移動することがない。このため、本実施形態に係る半導体記憶装置１は、電荷の保持特性が高く、また、メモリセル間における電荷の移動に起因したしきい値の変動を抑制できる。
【００３９】
更に、本実施形態においては、半導体基板１１の上面における電荷蓄積粒１５の直下域に、電荷蓄積粒１５に近づく方向に突出した凸部１１ａが形成されているため、半導体基板１１と電荷蓄積粒１５との間に強い電界が印加される。この結果、半導体基板１１から電荷蓄積粒１５に対して電子及び正孔が注入されやすくなり、データの書込及び消去が容易になる。
【００４０】
更にまた、本実施形態においては、制御ゲート電極１８の下面における電荷蓄積粒１５の直上域に、電荷蓄積粒１５から遠ざかる方向に窪んだ凹部１８ａが形成されているため、制御ゲート電極１８と電荷蓄積粒１５との間の電界が緩和される。これにより、消去動作時において制御ゲート電極１８から電荷蓄積粒１５に電子が注入され、正孔の注入による消去効果を打ち消してしまうことを抑制できる。この結果、消去がより容易になる。
【００４１】
なお、本実施形態においては、トンネル絶縁膜１２をシリコン酸化物により形成する例を示したが、トンネル絶縁膜１２はシリコン酸窒化物により形成してもよい。又は、トンネル絶縁膜１２を、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜がこの順に積層された積層膜、いわゆるＯＮＯ構造トンネル絶縁膜としてもよい。これにより、消去特性を向上させることができる。
【００４２】
トンネル絶縁膜１２をシリコン酸窒化膜とする場合は、例えば、シリコンからなる半導体基板１１の上面を８００〜１１００℃程度の酸化性雰囲気に曝して熱酸化膜を形成した後、この熱酸化膜を一酸化窒素ガス雰囲気、アンモニアガス雰囲気又は窒素プラズマ雰囲気に曝して窒化処理を施し、シリコン酸窒化膜を形成すればよい。
【００４３】
また、トンネル絶縁膜１２としてＯＮＯ構造トンネル絶縁膜を用いる場合は、例えば、上述の方法によりシリコン酸化膜を形成した後、以下の方法によりシリコン窒化膜及びシリコン酸化膜を積層させればよい。すなわち、シリコン窒化膜はＡＬＤ法、ＬＰＣＶＤ法又はプラズマ窒化法を用いて形成する。ＡＬＤ法においては温度を３００〜７００℃とし、ＬＰＣＶＤ法においては温度を６００〜８５０℃とし、いずれの方法でも原料ガスとしてジクロルシラン及びアンモニアを用いる。また、シリコン酸化膜は、温度を６００〜８００℃とし、原料ガスをジクロルシラン及び亜酸化窒素としたＬＰＣＶＤ法により、又は、温度を４００〜７００℃とし、原料ガスを３ＤＭＡＳ又はＢＴＢＡＳ等の有機ソースとオゾンとしたＡＬＤ法により、成膜する。
【００４４】
また、本実施形態においては、ブロック絶縁膜１３をシリコン酸化膜により形成する例を示したが、ブロック絶縁膜１３はアルミナ膜等の高誘電率絶縁膜としてもよい。ブロック絶縁膜１３としてアルミナ膜を形成する場合は、例えば、トリメチルアルミニウム及びオゾン又は水蒸気を原料ガスとし、温度を５００〜８００℃としたＭＯＣＶＤ法、又は、温度を２００〜４００℃としたＡＬＤ法によって形成すればよい。
【００４５】
更に、本実施形態においては、制御ゲート電極１８を不純物が導入されたポリシリコンにより形成する例を示したが、制御ゲート電極１８は、例えばタンタルナイトライド等によって形成してもよい。
【００４６】
次に、本実施形態の比較例について説明する。
図４は、本比較例に係る半導体記憶装置を例示する断面図である。
図４に示すように、本比較例に係る半導体記憶装置１０１においても、前述の第１の実施形態に係る半導体記憶装置１と同様に、半導体基板１１１が設けられており、半導体基板１１１上にはトンネル絶縁膜１１２、ブロック絶縁膜１１３及び制御ゲート電極１１８が設けられている。そして、トンネル絶縁膜１１２とブロック絶縁膜１１３との間には、複数の電荷蓄積粒１１５が離散的に設けられている。
【００４７】
但し、本比較例においては、第１の実施形態とは異なり、電荷蓄積粒１１５にはシリコン窒化物からなる窒化部がなく、全体がシリコンにより形成されている。このため、電子及び正孔の捕獲効率が低い。また、電荷蓄積粒１１５を構成するシリコン粒は、シリコン酸化物からなるトンネル絶縁膜１１２を下地として形成されたものであるため、十分な分布密度で形成することができない。例えば、１×１０１０ｃｍ−２台の分布密度しか実現することができないことがわかった。これらの理由により、本比較例に係る半導体記憶装置１０１においては、各メモリセルにおいて蓄積可能な電荷量が少なく、メモリウィンドウが狭い。
【００４８】
また、本比較例においては、半導体基板１１１の上面が平坦である。このため、電荷蓄積粒１１５に対して電界を集中させることができず、半導体基板１１１と電荷蓄積粒１１５との間に強い電界を形成することができない。この結果、前述の第１の実施形態と比較して、電荷蓄積粒１１５に対する電子及び正孔の注入が困難である。
【００４９】
更に、本比較例においては、制御ゲート電極１１８の下面も平坦である。このため、制御ゲート電極１１８と電荷蓄積粒１１５との間の電界を緩和することができず、前述の第１の実施形態と比較して、消去動作時に制御ゲート電極１１８から電荷蓄積粒１１５に対して電子が注入されやすい。この結果、第１の実施形態と比較して、消去特性が劣る。
【００５０】
次に、前述の第１の実施形態の具体例について説明する。
図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）は、それぞれ、第１の実施形態の具体例を例示する断面図である。
【００５１】
シリコン部１７の形状は、図５（ａ）、図６（ａ）、図７（ａ）に示すように、窒化部１６側が広がり、窒化部１６との接触面が平坦面となった形状でもよく、図５（ｂ）、図６（ｂ）、図７（ｂ）に示すように、球体の一部をなし、窒化部１６との接触面が平坦面となった形状でもよく、図５（ｃ）、図６（ｃ）、図７（ｃ）に示すように、ほぼ球体であってもよい。又は、球体ではなく、楕円球体又は偏心球体であってもよい。
【００５２】
上述のシリコン部１７の各形状は、図２（ａ）に示す工程において、シリコン窒化膜２３上に堆積されたシリコンの凝集過程を、どの時点で停止させるかによって作り分けることができる。すなわち、凝集過程の初期においては、図５（ａ）、図６（ａ）、図７（ａ）に示すように、シリコン部１７の形状は窒化部１６（シリコン窒化膜２３）との接触角が小さく、比較的平坦な山状の形状となる。これに対して、凝集過程を進行させると、図５（ｂ）、図６（ｂ）、図７（ｂ）に示すように、シリコン部１７の形状は窒化部１６との接触角が増加して球体に近くなる。そして、凝集過程を十分に進行させると、図５（ｃ）、図６（ｃ）、図７（ｃ）に示すように、接触角が更に増加して、シリコン部１７の形状は球体に近くなる。
【００５３】
また、窒化部１６の断面形状は、図５（ａ）〜（ｃ）に示すように、下辺、すなわち、半導体基板１１側の端縁の長さが、上辺、すなわち、シリコン部１７側の端縁の長さよりも長い台形状であってもよく、図６（ａ）〜（ｃ）に示すように、下辺の長さと上辺の長さがほぼ等しい長方形状であってもよく、図７（ａ）〜（ｃ）に示すように、下辺の長さが上辺の長さよりも短い台形状であってもよい。
【００５４】
上述の窒化部１６の各形状は、図２（ｂ）に示す工程において、酸化処理の強度を調整することによって作り分けることができる。すなわち、酸化処理が相対的に弱いと、図５（ａ）〜（ｃ）に示すように、シリコン窒化膜２３の下面側が上面側に比べて酸化されず、窒化部１６の形状は下辺が上辺よりも長い台形状になる。一方、酸化処理が相対的に強いと、図７（ａ）〜（ｃ）に示すように、酸素がシリコン窒化膜２３におけるシリコン部１７の直下域にも回り込み、窒化部１６の形状は下辺が上辺よりも短い台形状になる。そして、酸化処理の強度がこれらの中間であると、窒化部１６の断面形状は、図６（ａ）〜（ｃ）に示すような長方形状となる。
これらの具体例における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００５５】
次に、本発明の第２の実施形態について説明する。
図８は、本実施形態に係る半導体記憶装置を例示する断面図である。
なお、図８は、半導体記憶装置の中の１つのメモリセルにおけるチャネル長方向の断面を示している。
【００５６】
図８に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、半導体基板１１の上面が平坦である点が異なっている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００５７】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図９（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００５８】
先ず、図９（ａ）に示すように、前述の第１の実施形態と同様な方法により、半導体基板１１上にトンネル絶縁膜１２及びシリコン窒化膜２３を形成し、その上にシリコン粒子を凝集させてシリコン部１７を形成する。
【００５９】
次に、図９（ｂ）に示すように、全面にエッチングを施す。このエッチングは、シリコン及びシリコン酸化物のエッチングレートと比較して、シリコン窒化物のエッチングレートが高くなるようなエッチングとする。例えば、希釈フッ酸溶液によるウェットエッチングを施す。また、このエッチングにおいては、シリコン窒化膜２３におけるシリコン部１７の直下域に位置する部分が残留し、それ以外の部分が除去されるように、エッチング条件、例えば、希釈フッ酸溶液の濃度、温度及びエッチング時間を調節する。これにより、シリコン窒化膜２３におけるシリコン部１７の直下域が残留して窒化部１６となり、シリコン部１７と共に電荷蓄積粒１５を形成する。なお、このとき、シリコン酸化物からなるトンネル絶縁膜１２はほとんどエッチングされず、半導体基板１１の上面は平坦なままである。
【００６０】
以後の工程は、前述の第１の実施形態と同様である。すなわち、図９（ｃ）に示すように、トンネル絶縁膜１２上に電荷蓄積粒１５を覆うようにブロック絶縁膜１３を形成し、その上に制御ゲート電極１８を形成する。このとき、制御ゲート電極１８の下面には電荷蓄積粒１５に対応する凹凸が形成される。すなわち、制御ゲート電極１８の下面における電荷蓄積粒１５の直上域には、電荷蓄積粒１５から遠ざかる方向に窪んだ凹部１８ａが形成される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００６１】
本実施形態においては、前述の第１の実施形態の効果のうち、半導体基板１１における電荷蓄積粒１５の直下域を電荷蓄積粒１５に向けて突出させて、半導体基板１１と電荷蓄積粒１５との間の電界を強化する効果は得られないものの、第１の実施形態におけるそれ以外の効果は得ることができる。すなわち、シリコン窒化膜を下地としてシリコンを凝集させることにより電荷蓄積粒の分布密度を高くすることができ、電荷蓄積粒に窒化部及びシリコン部を設けることにより電荷を効率的に捕獲して確実に保持することができ、制御ゲート電極の下面における電荷蓄積粒の直上域を電荷蓄積粒から遠ざかるように凹ませることによりバックトンネリングを抑制することができ、これらの効果によってメモリウィンドウを拡大することができる。
【００６２】
次に、本第２の実施形態の具体例について説明する。
図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）は、それぞれ、第２の実施形態の具体例を例示する断面図である。
図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）に示す各具体例の特徴は、前述の第１の実施形態の具体例（図５、図６、図７参照）と同様である。これらの具体例において、シリコン部１７の形状は、シリコンの凝集過程をどの段階で停止させるかによって制御する。また、窒化部１６の形状は、シリコン窒化物のエッチング条件を調整することによって制御する。シリコン窒化物のエッチングは、例えば、高温の希釈フッ酸溶液を用いたウェットエッチングにより行う。
【００６３】
次に、本発明の第３の実施形態について説明する。
図１３は、本実施形態に係る半導体記憶装置を例示する断面図である。
なお、図１３は、半導体記憶装置の中の１つのメモリセルにおけるチャネル長方向の断面を示している。
図１３に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、電荷蓄積粒１５に窒化部１６（図１参照）が設けられていない点が異なっている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００６４】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１４（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００６５】
先ず、図１４（ａ）に示すように、半導体基板１１上に、原料ガスとしてヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ３）を用い、温度を７００℃以下としたＬＰＣＶＤ法により、シリコン窒化膜３３を形成する。シリコン窒化膜３３の膜厚は、例えば２〜８ｎｍとする。ヘキサクロロジシラン及びアンモニアを用いて成膜したシリコン窒化膜３３は、前述の第１の実施形態のようにジクロルシラン及びアンモニアを用いて成膜したシリコン窒化膜２３（図２（ａ）参照）と比較して、膜密度が粗である。
【００６６】
次に、前述の第１の実施形態と同様な方法により、シリコン窒化膜３３上にシリコンを堆積させ、凝集させて、シリコン粒からなるシリコン部１７を形成する。このとき、前述の第１の実施形態と同様に、シリコン窒化膜３３を下地としてシリコン粒を形成するため、シリコン粒の分布密度を高くすることができる。
【００６７】
次に、図１４（ｂ）に示すように、酸化処理を行う。このとき、ヘキサクロロジシランを用いて成膜したシリコン窒化膜３３は膜密度が粗であり酸化されやすいため、シリコン窒化膜３３の全体が酸化されてシリコン酸化膜となり、トンネル絶縁膜１２となる。また、前述の第１の実施形態と同様に、半導体基板１１におけるシリコン部１７間の領域の直下域は、シリコン部１７の直下域よりも強く酸化されるため、半導体基板１１の上面におけるシリコン部１７の直下域には、シリコン部１７に向けて突出した凸部１１ａが形成される。
【００６８】
次に、図１４（ｃ）に示すように、前述の第１の実施形態と同様な方法により、トンネル絶縁膜１２上にブロック絶縁膜１３を形成し、その上に制御ゲート電極１８を形成する。このとき、ゲート絶縁膜１８の下面におけるシリコン部１７の直上域には、シリコン部１７から遠ざかる方向に凹んだ凹部１８ａが形成される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００６９】
本実施形態においては、前述の第１の実施形態の効果のうち、電荷蓄積粒に窒化部を設けることにより電子及び正孔を効率的に捕獲するトラップアシスト効果は得られないものの、第１の実施形態におけるそれ以外の効果は得ることができる。すなわち、シリコン窒化膜を下地としてシリコンを凝集させることにより電荷蓄積粒の分布密度を高くすることができ、半導体基板の上面における電荷蓄積粒の直下域に電荷蓄積粒に向かって突出した凸部を形成することにより半導体基板と電荷蓄積粒との間の電界を強化することができ、制御ゲート電極の下面における電荷蓄積粒の直上域を電荷蓄積粒から遠ざかるように凹ませることによりバックトンネリングを抑制することができ、これらの効果によってメモリウィンドウを拡大することができる。
【００７０】
次に、本実施形態の変形例について説明する。
図１５（ａ）〜（ｃ）は、本変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
本変形例においては、前述の第３の実施形態と比較して、半導体記憶装置の製造方法が異なっている。
【００７１】
先ず、図１５（ａ）に示すように、前述の第１の実施形態と同様な方法により、半導体基板１１上にトンネル絶縁膜１２及びシリコン窒化膜２３を形成し、その上にシリコン粒を凝集させてシリコン部１７を形成する。すなわち、シリコン窒化膜２３は、第３の実施形態とは異なり、ジクロルシラン及びアンモニアを用いて成膜するため、膜密度は密となる。
【００７２】
次に、図１５（ｂ）に示すように、第１の実施形態において実施した酸化処理よりも強い酸化処理を施し、シリコン窒化膜２３の全体を酸化する。このとき、半導体基板１１の上面には凸部１１ａが形成される。
【００７３】
次に、図１５（ｃ）に示すように、前述の第１の実施形態と同様な方法により、ブロック絶縁膜１３及び制御ゲート電極１８を形成する。このとき、ゲート絶縁膜１８の下面には凹部１８ａが形成される。本変形例における上記以外の製造方法は、前述の第３の実施形態と同様である。本変形例に係る製造方法によっても、前述の第３の実施形態に係る半導体記憶装置を製造することができる。
【００７４】
次に、第３の実施形態の具体例について説明する。
図１６（ａ）〜（ｃ）は、それぞれ、第３の実施形態の具体例を例示する断面図である。
図１６（ａ）〜（ｃ）に示す各具体例の特徴及び製造方法は、前述の第１の実施形態の具体例（図５、図６、図７参照）と同様である。
【００７５】
次に、本発明の第４の実施形態について説明する。
図１７は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１７に示すように、本実施形態に係る半導体記憶装置４は、積層型の記憶装置である。すなわち、半導体記憶装置４においては、半導体基板４０が設けられており、半導体基板４０上には、制御ゲート電極４１及び層間絶縁膜４２が交互に積層されて、積層体４３が構成されている。例えば、半導体基板４０は不純物が導入された単結晶シリコンにより形成されており、制御ゲート電極４１は不純物が導入されたポリシリコンにより形成されており、層間絶縁膜４２はシリコン酸化物により形成されている。
【００７６】
積層体４３には、積層方向に延びる貫通ホール４４が形成されている。貫通ホール４４は複数本形成されており、積層方向から見て、例えばマトリクス状に配列されている。貫通ホール４４の側面上には、ブロック絶縁膜４５及びトンネル絶縁膜４６がこの順に積層されている。例えば、ブロック絶縁膜４５及びトンネル絶縁膜４６は、共にシリコン酸化物により形成されている。また、貫通ホール４４の内部には、半導体部材として、例えばポリシリコンからなるシリコンピラー５０が埋め込まれている。シリコンピラー５０はトンネル絶縁膜４６に接しており、チャネルとして機能する。
【００７７】
そして、ブロック絶縁膜４５とトンネル絶縁膜４６との間には、複数の電荷蓄積粒５１が相互に離隔して配置されている。すなわち、電荷蓄積粒５１は、ブロック絶縁膜４５及びトンネル絶縁膜４６からなる絶縁膜４７内に離散的に埋め込まれている。従って、半導体部材であるシリコンピラー５０の側から見ると、シリコンピラー５０上に絶縁膜４７が設けられており、絶縁膜４７上に制御ゲート電極４１が設けられており、絶縁膜４７中に複数の電荷蓄積粒５１が分散されている。
【００７８】
各電荷蓄積粒５１においては、シリコン窒化物からなる窒化部５２と、シリコンからなるシリコン部５３とが設けられている。窒化部５２は、ブロック絶縁膜４５側、すなわち、制御ゲート電極４１及び層間絶縁膜４２側に配置されており、シリコン部５３は、トンネル絶縁膜４６側、すなわち、シリコンピラー５０側に配置されている。
【００７９】
また、貫通ホール４４の側面における制御ゲート電極４１によって構成されている領域においては、電荷蓄積粒５１に対応する位置に電荷蓄積粒５１に向かって突出した凸部４１ａが形成されており、シリコンピラー５０の側面においては、電荷蓄積粒５１に対応する位置に電荷蓄積粒５１から遠ざかるような凹部５０ａが形成されている。
【００８０】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１８〜図２２は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
以下に説明する各処理の条件は、前述の第１の実施形態と同様である。
【００８１】
先ず、図１８に示すように、半導体基板４０（図１７参照）上に、例えばシリコン酸化物からなる層間絶縁膜４２と、例えば不純物が導入されたポリシリコンからなる制御ゲート電極４１とを交互に成膜して、積層体４３を形成する。
次に、図１９に示すように、積層体４３に対してドライエッチングを施し、積層体４３を貫通する貫通ホール４４を形成する。
【００８２】
次に、図２０に示すように、貫通ホール４４の側面上に例えばシリコン酸化物を堆積させて、ブロック絶縁膜４５を形成する。次に、ブロック絶縁膜４５上にシリコン窒化膜５５を形成する。そして、シリコン窒化膜５５上にシリコンを堆積させ、凝集させることにより、多数のシリコン粒子を形成する。このシリコン粒子が電荷蓄積粒５１のシリコン部５３となる。
【００８３】
次に、図２１に示すように、酸化処理を施し、シリコン窒化膜５５におけるシリコン部５３によって覆われていない部分を酸化し、シリコン酸化膜５６とする。これにより、シリコン窒化膜５５がシリコン部５３毎に分断され、窒化部５２となる。窒化部５２及びこれに接するシリコン部５３により、電荷蓄積粒５１が構成される。
【００８４】
また、このとき、酸素が電荷蓄積粒５１の間からシリコン酸化膜５６を介してブロック絶縁膜４５内に拡散し、制御ゲート電極４１に到達して、制御ゲート電極４１を選択的に酸化する。これにより、電荷蓄積粒５１に対応する領域は周囲の領域に対して相対的に突出し、凸部４１ａが形成される。
【００８５】
次に、図２２に示すように、貫通ホール４４の側面上に電荷蓄積粒５１を覆うようにシリコン酸化物を堆積させ、トンネル絶縁膜４６を形成する。このとき、トンネル絶縁膜４６の表面には電荷蓄積粒５１を反映した凹凸が形成され、電荷蓄積粒５１に対応する領域が凸状になる。次に、貫通ホール４４の内部にポリシリコンを埋め込み、シリコンピラー５０を形成する。このとき、シリコンピラー５０の側面にはトンネル絶縁膜４６の表面の凹凸に一致する凹凸が形成され、電荷蓄積粒５１に対応する領域に凹部５０ａが形成される。このようにして、本実施形態に係る半導体記憶装置４が製造される。
【００８６】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
半導体記憶装置４においては、シリコンピラー５０と制御ゲート電極４１との交差部分毎にメモリセルが形成される。そして、制御ゲート電極４１にシリコンピラー５０よりも高い電位を印加すると、シリコンピラー５０からトンネル絶縁膜４６を介して電荷蓄積粒５１に電子が注入される。これにより、このメモリセルにデータが書き込まれる。また、制御ゲート電極４１にシリコンピラー５０よりも低い電位を印加すると、シリコンピラー５０からトンネル絶縁膜４６を介して電荷蓄積粒５１に正孔が注入され、電荷蓄積粒５１に蓄積されている電子と対消滅する。これにより、データが消去される。また、電荷蓄積粒５１に電荷が蓄積されているか否かによって、メモリセルを構成するトランジスタのしきい値が異なるため、シリコンピラー５０にセンス電流を流すことにより、メモリセルに書き込まれたデータを読み出すことができる。
【００８７】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置においては、メモリセルを３次元的に配列させることにより、記憶容量を増大させることができる。また、貫通ホール４４を一括で形成し、その内部にブロック絶縁膜４５、電荷蓄積粒５１、トンネル絶縁膜４６及びシリコンピラー５０をそれぞれ一括で形成しているため、メモリセルの積層数が増加しても工程数が増加することがなく、製造コストを抑えることができる。
【００８８】
また、上述の如く、本実施形態においては、貫通ホール４４の側面上にシリコン窒化膜５５を形成し、この上にシリコンを堆積させることにより、シリコン粒を形成している。これにより、電荷蓄積粒５１の分布密度を高めることができ、メモリウィンドウを広げることができる。
【００８９】
更に、本実施形態においては、電荷蓄積粒５１が絶縁膜４７中に離散的に含まれている。これにより、メモリセル間において電荷が移動することを防止できる。更に、電荷蓄積粒５１は窒化部５２及びシリコン部５３から構成されているため、窒化部５２によって電子及び正孔を効率的に捕獲し、捕獲した電子及び正孔をシリコン部５３において確実に保持することができる。これによっても、メモリウィンドウを広げることができる。また、メモリセル間の電荷の移動によってしきい値が変動することを抑制できる。
【００９０】
次に、本第４の実施形態の具体例及び変形例について説明する。
図２３（ａ）〜（ｃ）、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）は、それぞれ、第４の実施形態の具体例を例示する断面図であり、
図２６（ａ）〜（ｃ）、図２７（ａ）〜（ｃ）、図２８（ａ）〜（ｃ）、図２９（ａ）〜（ｃ）は、それぞれ、第４の実施形態の変形例を例示する断面図である。
【００９１】
図２３（ａ）〜（ｃ）、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）に示す各具体例の特徴及び製造方法は、前述の第１の実施形態の具体例（図５、図６、図７参照）と同様である。
また、図２６（ａ）〜（ｃ）、図２７（ａ）〜（ｃ）、図２８（ａ）〜（ｃ）、図２９（ａ）〜（ｃ）に示す各変形例の特徴及び製造方法は、前述の第２の実施形態及び第３の実施形態と同様である。すなわち、図２６（ａ）〜（ｃ）、図２７（ａ）〜（ｃ）、図２８（ａ）〜（ｃ）に示す各変形例は、前述の第２の実施形態の具体例（図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）参照）と同様に、絶縁膜４７の下地面を平坦とし、電荷蓄積粒５１の窒化部５２及びシリコン部５３の形状をそれぞれ変化させた例である。また、図２９（ａ）〜（ｃ）に示す各変形例は、前述の第３の実施形態の具体例（１６（ａ）〜（ｃ）参照）と同様に、窒化部を設けずにシリコン部５３のみを設け、シリコン部５３の形状を変化させた例である。
【００９２】
次に、本発明の第５の実施形態について説明する。
図３０は、本実施形態に係る半導体記憶装置を例示する断面図である。
図３０に示すように、本実施形態に係る半導体記憶装置５においては、電荷蓄積部としてシリコン窒化物からなる連続膜である電荷蓄積膜６１が設けられている。また、トンネル絶縁膜１２中には狭ギャップ粒６５が分散されている。狭ギャップ粒６５を形成する材料のバンドギャップは、トンネル絶縁膜１２を形成する材料のバンドギャップよりも狭い。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００９３】
すなわち、半導体記憶装置５においては、半導体基板１１上にトンネル絶縁膜１２、電荷蓄積膜６１及びブロック絶縁膜１３がこの順に積層されており、ブロック絶縁膜１３上には、複数の制御ゲート電極１８が設けられている。また、制御ゲート電極１８間には層間絶縁膜１９が設けられており、半導体基板１１における層間絶縁膜１９の直下域には、拡散領域２０が形成されている。電荷蓄積膜６１は、例えばシリコン窒化物又はシリコンリッチのシリコン窒化物からなる連続膜である。
【００９４】
そして、トンネル絶縁膜１２は、それぞれシリコン酸化物からなる下層膜１２ａ及び上層膜１２ｂが積層されて構成されており、下層膜１２ａと上層膜１２ｂとの間には、複数の狭ギャップ粒６５が相互に離隔して配置されている。なお、トンネル絶縁膜１２全体の膜厚は、例えば２〜８ｎｍであることが好ましい。狭ギャップ粒６５の構成は、前述の第１の実施形態における電荷蓄積粒１５（図１参照）の構成と同様である。すなわち、狭ギャップ粒６５は、シリコン窒化物からなる窒化部６６と、シリコンからなるシリコン部６７とにより構成されている。窒化部６６は下層膜１２ａ側に配置されており、シリコン部６７は上層膜１２ｂ側に配置されている。
【００９５】
また、半導体基板１１の上面における狭ギャップ粒６５の直下域は、上方、すなわち、狭ギャップ粒６５に近づく方向に突出しており、凸部１１ａとなっている。一方、制御ゲート電極１８の下面における狭ギャップ粒６５の直上域は、上方、すなわち、狭ギャップ粒６５から遠ざかる方向に窪んでおり、凹部１８ａとなっている。
【００９６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
先ず、半導体基板１１上に、例えばシリコン酸化物からなる下層膜１２ａを形成し、その上にシリコン窒化膜を形成する。次に、このシリコン窒化膜上にシリコンを堆積させ凝集させて、シリコン粒子を成長させる。このシリコン粒子がシリコン部６７となる。次に、酸化処理を行い、シリコン窒化膜を選択的に酸化して分断する。これにより、シリコン部６７の直下域に残留したシリコン窒化膜が窒化部６６となり、シリコン部６７及び窒化部６６により狭ギャップ粒６５が形成される。また、このとき、半導体基板１１の上面が不均一に酸化され、狭ギャップ粒６５の直下域に凸部１１ａが形成される。
【００９７】
次に、下層膜１２ａ上に、狭ギャップ粒６５を覆うようにシリコン酸化物を堆積させて、上層膜１２ｂを形成する。これにより、シリコン酸化物からなり、狭ギャップ粒６５が分散されたトンネル絶縁膜１２が形成される。トンネル絶縁膜１２の上面には、狭ギャップ粒６５の分布を反映した凹凸が形成される。
【００９８】
次に、トンネル絶縁膜１２上にシリコン窒化物を堆積させて電荷蓄積膜６１を形成する。電荷蓄積膜６１は、例えば、原料ガスとしてジクロルシラン及びアンモニアを使用し、温度を３００〜７００℃としたＡＬＤ法、又は、原料ガスとしてジクロルシラン及びアンモニアを使用し、温度を６００〜８５０℃としたＬＰＣＶＤ法により形成することができる。
【００９９】
次に、電荷蓄積膜６１上にシリコン酸化物又はアルミナを堆積させて、ブロック絶縁膜１３を形成する。そして、ブロック絶縁膜１３上に、例えば不純物が導入されたポリシリコン又はタンタルナイトライドを堆積させ、この堆積膜をチャネル長方向に沿って分断することにより、制御ゲート電極１８を形成する。このとき、制御ゲート電極１８の下面における狭ギャップ粒６５の直上域には凹部１８ａが形成される。その後、前述の第１の実施形態と同様な方法により、拡散領域２０及び層間絶縁膜１９を形成する。これにより、本実施形態に係る半導体記憶装置５が製造される。上述の製造方法の各工程における処理条件は、前述の第１の実施形態において説明したとおりである。
【０１００】
次に、本実施形態の動作について説明する。
図３１（ａ）及び（ｂ）は、本実施形態の動作を例示するバンドギャップ図であり、（ａ）は書込動作時を示し、（ｂ）は消去動作時を示す。
図３１（ａ）に示すように、半導体記憶装置５のメモリセルにデータを書き込む場合には、半導体基板１１から電荷蓄積層６１に電子ｅを注入する。また、図３１（ｂ）に示すように、メモリセルからデータを消去する場合には、半導体基板１１から電荷蓄積層６１に正孔ｈを注入する。いずれの場合も、トンネル絶縁膜１２は電子ｅ及び正孔ｈに対するバリアとなる。
【０１０１】
このとき、シリコン酸化物及びシリコンからなる狭ギャップ粒６５のバンドギャップは、シリコン酸化物からなるトンネル絶縁膜１２のバンドギャップよりも狭いため、図３１（ａ）及び（ｂ）に実線で示すように、トンネル絶縁膜１２中に狭ギャップ粒６５が含まれていると、破線で示すように、トンネル絶縁膜１２が狭ギャップ粒６５を含んでいない単一のシリコン酸化膜である場合と比較して、バリアハイトが低くなる。このため、トンネル絶縁膜１２中に狭ギャップ粒６５が分散されていると、電子及び正孔が注入されやすくなり、書込特性及び消去特性が向上する。
【０１０２】
また、半導体基板１１の上面における狭ギャップ粒６５の直下域に凸部１１ａが形成されていることにより、バリアハイトが低い狭ギャップ粒６５の配置領域に強い電界がかかりやすくなり、書込特性及び消去特性がより一層向上する。
【０１０３】
次に、本実施形態の効果について説明する。
本実施形態によれば、上述の如く、トンネル絶縁膜１２中に狭ギャップ粒６５を分散させることにより、書込特性及び消去特性を向上させることができる。これにより、メモリウィンドウを広げることができる。
【０１０４】
また、半導体基板１１の上面における狭ギャップ粒６５の直下域に凸部１１ａを形成することにより、書込特性及び消去特性をより一層向上させることができる。
【０１０５】
更に、本実施形態においては、トンネル絶縁膜１２の下層膜１２ａを形成した後、一旦シリコン窒化膜を成膜し、このシリコン窒化膜を下地としてシリコン粒を形成しているため、狭ギャップ粒６５を高い分布密度で形成することができる。例えば、狭ギャップ粒６５の面密度を１×１０１１ｃｍ−２以上とすることが可能である。これに対して、シリコン酸化物からなる下層膜１２ａ上に直接シリコン粒を形成しようとすると、シリコン粒を高密度に分布させることができず、書込特性及び消去特性がそれほど向上しない。
【０１０６】
次に、本第５の実施形態の具体例及び変形例について説明する。
図３２（ａ）〜（ｃ）、図３３（ａ）〜（ｃ）、図３４（ａ）〜（ｃ）は、それぞれ、第５の実施形態の具体例を例示する断面図であり、
図３５（ａ）〜（ｃ）、図３６（ａ）〜（ｃ）、図３７（ａ）〜（ｃ）、図３８（ａ）〜（ｃ）は、それぞれ、第５の実施形態の変形例を例示する断面図である。
【０１０７】
図３２（ａ）〜（ｃ）、図３３（ａ）〜（ｃ）、図３４（ａ）〜（ｃ）に示す各具体例の特徴及び製造方法は、前述の第１の実施形態の具体例（図５、図６、図７参照）と同様である。
また、図３５（ａ）〜（ｃ）、図３６（ａ）〜（ｃ）、図３７（ａ）〜（ｃ）、図３８（ａ）〜（ｃ）に示す各変形例の特徴及び製造方法は、前述の第２の実施形態及び第３の実施形態と同様である。すなわち、図３５（ａ）〜（ｃ）、図３６（ａ）〜（ｃ）、図３７（ａ）〜（ｃ）に示す各変形例は、前述の第２の実施形態の具体例（図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）参照）と同様に、半導体基板１１の上面を平坦とし、狭ギャップ粒６５の窒化部６６及びシリコン部６７の形状をそれぞれ変化させた例である。また、図３８（ａ）〜（ｃ）に示す各変形例は、前述の第３の実施形態の具体例（１６（ａ）〜（ｃ）参照）と同様に、窒化部を設けずにシリコン部６７のみを設け、シリコン部６７の形状を変化させた例である。
【０１０８】
次に、本発明の第６の実施形態について説明する。
図３９は、本実施形態に係る半導体記憶装置を例示する断面図である。
本実施形態は、前述の第５の実施形態において説明したトンネル絶縁膜中に狭ギャップ粒を分散させる技術を、前述の第４の実施形態において説明した積層型の半導体記憶装置に適用した例である。
【０１０９】
図３９に示すように、本実施形態に係る半導体記憶装置６は、前述の第４の実施形態に係る半導体記憶装置４（図１７参照）と比較して、トンネル絶縁膜４６中に狭ギャップ粒６５が分散されている点、電荷蓄積粒５１（図１７参照）の代わりに電荷蓄積膜６８が設けられている点、及び貫通ホール４４の側面における制御ゲート電極４１によって構成されている領域が平坦である点が異なっている。電荷蓄積膜６８はシリコン窒化膜が狭ギャップ粒６５毎に分断されたものである。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
【０１１０】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４０〜図４２は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
以下に説明する各処理の条件は、前述の第１の実施形態において説明した条件と同様である。
【０１１１】
先ず、図４０に示すように、前述の第４の実施形態と同様な方法により、半導体基板４０（図３９参照）上に積層体４３を形成し、貫通ホール４４を形成する。次に、貫通ホール４４の側面上に、シリコン酸化物又はアルミナ等からなるブロック絶縁膜４５を形成する。そして、ブロック絶縁膜４５上に、例えばシリコン窒化物からなる電荷蓄積膜６８を成膜する。
【０１１２】
次に、図４１に示すように、電荷蓄積膜６８上にシリコン酸化物を堆積させて、トンネル絶縁膜４６の外層膜４６ａを形成する。次に、外層膜４６ａ上にシリコン窒化膜６９を形成する。そして、シリコン窒化膜６９上にシリコンを堆積させて、シリコン粒子を形成する。このシリコン粒子が狭ギャップ粒６５のシリコン部６７となる。このとき、シリコン粒子はシリコン窒化膜６９を下地として形成するため、高い分布密度で形成することができる。例えば、シリコン粒の分布密度を１×１０１１ｃｍ−２以上とすることができる。
【０１１３】
次に、図４２に示すように、酸化処理を行い、シリコン窒化膜６９及び電荷蓄積膜６８におけるシリコン部６７間に対応する部分を酸化する。このとき、シリコン窒化膜６９及び電荷蓄積膜６８におけるシリコン部６７に対応する部分は、シリコン窒化膜のまま残留する。これにより、シリコン窒化膜６９がシリコン部６７毎に分断されて狭ギャップ粒６５の窒化部６６となる。また、電荷蓄積膜６８もシリコン部６７毎に分断される。なお、この酸化処理により、シリコン部６７の表面も酸化される。
【０１１４】
その後、図３９に示すように、貫通ホール４４の側面上にシリコン酸化物を堆積させて、トンネル絶縁膜４６の内層膜４６ｂを形成する。次に、貫通ホール４４内に例えば不純物が導入されたポリシリコンを埋め込み、シリコンピラー５０を形成する。このようにして、本実施形態に係る半導体記憶装置６が製造される。
【０１１５】
次に、本実施形態の動作及び効果について説明する。
本実施形態においても、前述の第５の実施形態と同様に、トンネル絶縁膜４６中に狭ギャップ粒６５を分散させることにより、書込特性及び消去特性を向上させることができる。これにより、メモリウィンドウを広げることができる。また、電荷蓄積膜６８が分断されているため、メモリセル間の電荷の移動を抑制することができ、メモリセルのしきい値の変動を抑制することができる。
【０１１６】
次に、本第６の実施形態の具体例及び変形例について説明する。
図４３（ａ）〜（ｃ）、図４４（ａ）〜（ｃ）、図４５（ａ）〜（ｃ）は、それぞれ、第６の実施形態の具体例を例示する断面図であり、
図４６（ａ）〜（ｃ）は、それぞれ、第６の実施形態の変形例を例示する断面図である。
【０１１７】
図４３（ａ）〜（ｃ）、図４４（ａ）〜（ｃ）、図４５（ａ）〜（ｃ）に示す各具体例の特徴及び製造方法は、前述の第１の実施形態の具体例（図５、図６、図７参照）と同様である。
また、図４６（ａ）〜（ｃ）に示す各変形例の特徴及び製造方法は、前述の第３の実施形態と同様である。
なお、本実施形態においても、前述の第４の実施形態と同様に、貫通ホール４４の側面における制御ゲート電極４１によって構成されている領域において、電荷蓄積粒５１に対応する位置に、電荷蓄積粒５１に向かって突出した凸部が形成されていてもよい。
【０１１８】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１１９】
１、２、３、４、５、６  半導体記憶装置、１１  半導体基板、１１ａ  凸部、１２  トンネル絶縁膜、１２ａ  下層膜、１２ｂ  上層膜、１３  ブロック絶縁膜、１４  絶縁膜、１５  電荷蓄積粒、１６  窒化部、１７  シリコン部、１８  制御ゲート電極、１８ａ  凹部、１９  層間絶縁膜、２０  拡散領域、２３  シリコン窒化膜、２４  シリコン酸化膜、３３  シリコン窒化膜、４０  半導体基板、４１  制御ゲート電極、４１ａ  凸部、４２  層間絶縁膜、４３  積層体、４４  貫通ホール、４５  ブロック絶縁膜、４６  トンネル絶縁膜、４６ａ  外層膜、４６ｂ  内層膜、４７  絶縁膜、５０  シリコンピラー、５０ａ  凹部、５１  電荷蓄積粒、５２  窒化部、５３  シリコン部、５５  シリコン窒化膜、５６  シリコン酸化膜、６１  電荷蓄積膜、６５  狭ギャップ粒、６６  窒化部、６７  シリコン部、６８  電荷蓄積膜、６９  シリコン窒化膜、１０１  半導体記憶装置、１１１  半導体基板、１１２  トンネル絶縁膜、１１３  ブロック絶縁膜、１１５  電荷蓄積粒、１１８  制御ゲート電極、ｅ  電子、ｈ  正孔
【図１】
2010161154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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