(57)【要約】【課題】キャップ膜としてのランタン酸化膜の膜厚の増加を抑えつつ、閾値電圧の低減化を図れる、窒化チタン膜を含むメタルゲート電極／Ｈｆを含有するゲート絶縁膜のゲートスタック構造を有するＭＯＳＦＥＴを備えた半導体装置を適用すること。【解決手段】Ｐ型半導体領域１０５を含む半導体基板１０１と、Ｐ型半導体領域１０１に形成されたＮチャネルＭＯＳＦＥＴとを具備してなり、前記ＮチャネルＭＯＳトランジスタは、半導体基板１０１上に形成され、ハフニウムを含有するゲート絶縁膜１０８と、ゲート絶縁膜１０９上に形成され、膜厚が所定値以下のランタン酸化膜１０９と、ランタン酸化膜１０９上に形成され、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜１１０を含むゲート電極とを具備してなることを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
Ｐ型半導体領域を含む半導体基板と、
前記Ｐ型半導体領域に形成されたＮチャネルＭＯＳＦＥＴと
を具備してなり、
前記ＮチャネルＭＯＳＦＥＴは、前記半導体基板上に形成されたシリコン酸化膜またはシリコン酸窒化膜の絶縁膜と、前記絶縁膜上に形成されたハフニウムを含有するゲート絶縁膜と、前記ゲート絶縁膜と前記絶縁膜との間に形成され、一定値以下の膜厚を有するランタン酸化膜と、前記ゲート絶縁膜上に形成され、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜を含むゲート電極とを具備してなることを特徴とする半導体装置。
【請求項２】
前記一定値は、１ｎｍであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板はさらにＮ型半導体領域を含み、前記Ｎ型半導体領域にはＰチャネルＭＯＳＦＥＴが形成され、前記ＰチャネルＭＯＳＦＥＴは、ハフニウムを含有するゲート絶縁膜と、前記ゲート絶縁膜上に形成され、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜を含むゲート電極とを具備してなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＰチャネルＭＯＳＦＥＴの前記ゲート電極は、Ｎ／Ｔｉ原子数比が１以上の窒化チタン膜をさらに含み、前記Ｎ／Ｔｉ原子数比が１以上の窒化チタン膜は、前記Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜の下に選択的に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
Ｎ型半導体領域およびＰ型半導体領域を含む半導体基板上に、シリコン酸化膜またはシリコン酸窒化膜の絶縁膜を形成する工程と、
前記絶縁膜上にハフニウムを含有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に一定値以下の膜厚を有するランタン酸化膜を選択的に形成し、その後、前記Ｎ型半導体領域上の前記ランタン酸化膜を選択的に除去する工程と、
前記Ｐ型半導体領域上の前記ランタン酸化膜、および、前記Ｎ型半導体領域上の前記ゲート絶縁膜の上に、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜を含むゲート電極を形成する工程と、
熱処理により、前記ランタン酸化膜を構成するランタン酸化物を、前記絶縁膜と前記ゲート絶縁膜との間に拡散させ、前記絶縁膜と前記ゲート絶縁膜との間に、一定値以下の膜厚を有するランタン酸化膜を選択的に形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極／高誘電率（High-k）ゲート絶縁膜のゲートスタック構造を有するＭＯＳＦＥＴを備えた半導体装置およびその製造方法に係わり、特に、窒化チタン膜を含むメタルゲート電極／Ｈｆ（ハフニウム）を含有するゲート絶縁膜のゲートスタック構造を有するＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
大規模集積回路の微細化に伴いゲート絶縁膜の薄膜化が要求されている。３２ｎｍノード以降のＣＭＯＳ(Complementary Metal Oxide Semiconductor)では、ＳｉＯ2 換算膜厚で０．９ｎｍ以下のゲート絶縁膜が必要となる。
【０００３】
一方、ゲート電極としては、従来より、多結晶シリコン(Poly-Si)ゲート電極が用いられている。Poly-Siゲート電極はその半導体特性より空乏化を生じる。このPoly-Siゲート電極の空乏化は、ゲート絶縁膜の実効的な膜厚を増加させ、ゲート絶縁膜の薄膜化を阻害している。したがって、Poly-Siゲート電極の空乏化を抑制するために、メタルゲート電極の導入が求められている。
【０００４】
メタルゲート電極には、トランジスタの閾値電圧(Ｖth)の低減のために、Ｓｉバンド端近傍の実効仕事関数(EWF)が求められている。具体的には、ＮＭＯＳＦＥＴ(N Channel Metal Oxide Semiconductor Field Effect Transistor)では、Ｓｉ伝導帯端（４．０５ｅＶ）近傍のＥＷＦが求められており、一方、ＰＭＯＳＦＥＴ(P Channel Metal Oxide Semiconductor Field Effect Transistor)では、Ｓｉ価電子帯端（５．１７ｅＶ）近傍のＥＷＦが求められている。Ｓｉバンド端のＥＷＦを実現させることで、Ｖthを低減し所望のＣＯＭＳの駆動力を得ることができる。
【０００５】
現在、メタルゲート電極の候補材料として、熱的安定性や、ゲート加工の容易さの観点から、窒化チタン(TiN)が広く検討されている。ＴｉＮは、High-k絶縁膜上でＳｉバンドギャップのミッドギャップ近傍のＥＷＦを持つことが知られており、この技術だけでは低Ｖth化は実現できない。
【０００６】
そこで、ＮＭＯＳＦＥＴ領域では、ＴｉＮ電極/High-kゲート絶縁膜の界面にランタン酸化膜（キャップ膜）を選択的に導入することにより、フラットバンド電圧(VFB)を負側にシフトさせ、つまり、ＥＷＦを低減させ、Ｖthを低減させる技術を採用している（特許文献１）。また、ランタン酸化膜の膜厚の増加に伴い、ＶＦＢの負側のシフト量が増加して、ＥＷＦをＳｉ伝導帯端近傍まで低減させ、所望のＶthを得ることができることが知られている。
【０００７】
しかしながら、ＮＭＯＳＦＥＴとして、ＴｉＮ電極/ランタン酸化膜/ＨｆＳｉＯＮ膜の積層構造（ゲートスタック構造）を用いた場合に、従来の組成の制御されていないＴｉＮ膜では、膜厚が１ｎｍ以下のランタン酸化膜と組み合わせてもＥＷＦをＳｉ伝導帯端近傍まで低減させることができない可能性がある。逆に、ランタン酸化膜の膜厚を１ｎｍよりも厚くすると、ＰＭＯＳ側のランタン酸化膜を選択的に剥離するプロセスにおいて、局所的なランタン酸化膜の剥離残りの問題、(High-kまたはHfSiON)高誘電率ゲート絶縁膜の膜減りおよびそのサイドエッチングの問題がさらに深刻になることが予測される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２７０８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、キャップ膜としてのランタン酸化膜の膜厚の増加を抑えつつ、閾値電圧の低減化を図れる、窒化チタン膜を含むメタルゲート電極／Ｈｆを含有するゲート絶縁膜の積層構造を有するＭＯＳトランジスタを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置は、Ｐ型半導体領域を含む半導体基板と、前記Ｐ型半導体領域に形成されたＮチャネルＭＯＳＦＥＴとを具備してなり、前記ＮチャネルＭＯＳＦＥＴは、前記半導体基板上に形成されたシリコン酸化膜またはシリコン酸窒化膜の絶縁膜と、前記絶縁膜上に形成されたハフニウムを含有するゲート絶縁膜と、前記ゲート絶縁膜と前記絶縁膜との間に形成され、一定値以下の膜厚を有するランタン酸化膜と、前記ゲート絶縁膜上に形成され、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜を含むゲート電極とを具備してなることを特徴とする。
【００１１】
本発明の一態様による半導体装置の製造方法は、Ｎ型半導体領域およびＰ型半導体領域を含む半導体基板上に、シリコン酸化膜またはシリコン酸窒化膜の絶縁膜を形成する工程と、前記絶縁膜上にハフニウムを含有するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に一定値以下の膜厚を有するランタン酸化膜を選択的に形成し、その後、前記Ｎ型半導体領域上の前記ランタン酸化膜を選択的に除去する工程と、前記Ｐ型半導体領域上の前記ランタン酸化膜、および、前記Ｎ型半導体領域上の前記ゲート絶縁膜の上に、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜を含むゲート電極を形成する工程と、熱処理により、前記ランタン酸化膜を構成するランタン酸化物を、前記絶縁膜と前記ゲート絶縁膜との間に拡散させ、前記絶縁膜と前記ゲート絶縁膜との間に、一定値以下の膜厚を有するランタン酸化膜を選択的に形成する工程とを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、キャップ膜としてのランタン酸化膜の膜厚の増加を抑えつつ、閾値電圧の低減化を図れる、窒化チタン膜を含むメタルゲート電極／Ｈｆを含有するゲート絶縁膜のゲートスタック構造を有するＭＯＳトランジスタを備えた半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図２】図１に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図３】図２に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図４】図３に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図５】図４に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図６】図５に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図７】図６に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図８】Poly-Si/TiN/LaxOy/HfSiON/SiO2/Si積層構造を持つＭＯＳキャパシタにおけるLaxOy膜添加によるＶＦＢの負側へのシフト量の成膜時のＴｉＮ膜１１０中のＮ／Ｔｉ原子数比依存性を示す図。
【図９】Poly-Si/TiN/HfSiON/SiO2/Si積層構造を持つＭＯＳキャパシタにおけるTaccの成膜時のＴｉＮ中のＮ／Ｔｉ原子数比依存性を示す図。
【図１０】第２の実施形態の半導体装置を説明するための断面図。
【図１１】Poly-Si/TiN/HfSiON/SiO2/Si積層構造を持つＭＯＳキャパシタにおけるＶＦＢの成膜時のＴｉＮ膜中のＮ／Ｔｉ原子数比依存性を示す図。
【図１２】第２の実施形態の半導体装置の製造方法を説明するための断面図。
【図１３】図１２に続く第２の実施形態の半導体装置の製造方法を説明するための断面図。
【図１４】図１３に続く第２の実施形態の半導体装置の製造方法を説明するための断面図。
【図１５】第３の実施形態の半導体装置を説明するための断面図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
図１−図７は第１の実施形態の半導体装置の製造方法を説明するための断面図であり、ＭＯＳＦＥＴのチャネル長方向の断面図を示している。
【００１６】
［図１］
周知の方法により、シリコン基板１０１に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１０２、犠牲酸化膜１０３、Ｎ型拡散層（Ｎ型半導体領域）１０４およびＰ型拡散層（Ｐ型半導体領域）１０５を形成する。
【００１７】
［図２］
Ｐ型拡散層１０５を覆うレジスト（不図示）をマスクとして、ＮＨ4 Ｆ水溶液または希フッ酸を用いて、Ｎ型拡散層１０４上の犠牲酸化膜を除去し、Ｎ型拡散層１０４上にＳｉＧｅを選択的にエピタキシャル成長させ、チャネルＳｉＧｅ層１０６を形成し、さらに、チャネルＳｉＧｅ層１０６上にＳｉ膜（不図示）を形成する。上記レジスト（不図示）を剥離し、Ｐ型拡散層１０５上の犠牲酸化膜をＮＨ4 Ｆ水溶液または希フッ酸を用いて剥離し、その後、ＮおよびＰ型拡散層１０４,１０５上に共にケミカルＳｉＯ2 膜(シリコン酸化膜)１０７を形成する。
【００１８】
ここでは、界面層としてケミカルＳｉＯ2 膜(シリコン酸化膜)１０７を形成したが、その代わりにシリコン酸窒化膜（ＳｉＯＮ膜）を形成しても構わない。シリコン酸窒化膜の形成方法は、例えば、ケミカルＳｉＯ2 膜を形成する工程と、該ケミカルＳｉＯ2 膜を窒化（例えばプラズマ窒化）する工程と、窒化したケミカルＳｉＯ2 膜を酸化（例えば酸素アニール酸化）する工程とを含む。
【００１９】
［図３］
ＭＯＣＶＤ法を用いて、図示しないＨｆＳｉＯ膜(ハフニウム珪酸化膜)を全面に形成する。上記の図示しないＨｆＳｉＯ膜を窒素プラズマ雰囲気中で処理した後に熱処理を行って、上記の図示しないＨｆＳｉＯ膜を、ＨｆＳｉＯＮ膜(ハフニウム珪酸窒化膜)１０８に改質する。さらに、１ｎｍ以下の膜厚のランタン酸化膜をＰＶＤ法で全面に堆積して、図示しないレジストをマスクとしてＮ型拡散層１０４側のランタン酸化膜をエッチングにより除去する。このようにしてＰ型拡散層１０５側にキャップ層としてのランタン酸化膜１０９が選択的に形成される。その後、上記図示しないレジストを剥離する。
【００２０】
［図４］
ＴｉＮ(窒化チタン)膜１１０をＴｉターゲットの反応性スパッタ法で全面に成膜する。その際、成膜中のＮ2 ／Ａｒ流量比を制御し、Ｎ／Ｔｉ原子数比が０．６７以上１．００未満の範囲のＴｉＮ膜１１０を形成する。スパッタ法の代わりに、ＣＶＤ法やＡＬＤ法でＮ／Ｔｉ原子数比を制御してＴｉＮ膜１１０を成膜しても構わない。
【００２１】
［図５］
ＴｉＮ膜１１０上にＳｉ膜１１１を形成する。
【００２２】
［図６］
図示しないハードマスクを用いて、Ｓｉ膜１１１、ＴｉＮ膜１１０をＲＩＥ加工し、さらに、Ｎ型拡散領域においてはＨｆＳｉＯＮ膜１０８およびＳｉＯ2 膜１０７をエッチングし、Ｐ型拡散領域においてはランタン酸化膜１０９、ＨｆＳｉＯＮ膜１０８およびＳｉＯ2 膜１０７をエッチングする。
【００２３】
［図７］
次に、全面にシリコン酸化膜またはシリコン窒化膜の絶縁膜をＣＶＤ法で堆積し、その堆積した絶縁膜をＲＩＥ法を用いてエッチングすることにより、オフセットスペーサー１１２を形成する。さらに、シリコン酸化膜またはシリコン窒化膜からなるサイドウォールスペーサー（不図示）をＣＶＤ法およびＲＩＥ法で形成する。
【００２４】
図示しないレジストをマスクに用いてＢをＮ型拡散層１０４にイオン注入し、同様に図示しないレジストをマスクに用いてＰ型拡散層１０５にＰまたはＡｓをイオン注入し、その後、熱処理を行うことにより、Ｐ型ソース／ドレイン拡散層１１３とＮ型ソース／ドレイン拡散層１１４を形成する。
【００２５】
上記の図示しないサイドウォールスペーサを除去し、その後、図示しないレジストをマスクに用いてＢをＮ型拡散層１０４にイオン注入し、同様にレジストマスクを用いてＰ型拡散層１０５にＰまたはＡｓをイオン注入し、熱処理を行うことにより、Ｐ型エクステンション拡散層１１５とＮ型エクステンション拡散層１１６を形成する。
【００２６】
この時の拡散層１１５,１１６の形成時の熱処理により、ＴｉＮ膜１１０中の窒素がＨｆＳｉＯＮ膜（High-kゲート絶縁膜）１０８中へ拡散し、最終的にＮ／Ｔｉ原子数比が１未満のＴｉＮ電極（メタルゲート電極）１１７が形成される。
【００２７】
さらに、上記熱処理によって、図３の工程で形成したランタン酸化膜１０９を構成するランタン酸化物は、シリコン酸化膜１０７とＨｆＳｉＯＮ膜１０８との間に拡散し、最終的な構造としては、これら１０７,１０８の間に一定値以下の膜厚を有するランタン酸化膜１０９’が形成されることになる。ランタン酸化膜１０９’の膜厚はランタン酸化膜１０９の膜厚以下となる。
【００２８】
なお、ランタン酸化膜１０９’を形成するための熱処理は、ランタン酸化膜１０９の形成後に行われる熱処理であれば特に限定されるものではない。また、ランタン酸化膜１０９’を形成することを目的とする最適化された熱処理を別途付加しても構わない。
【００２９】
ＣＶＤ法およびＲＩＥ法を用いて、ＳｉＯ2 膜１１８とシリコン窒化膜１１９からなる２層のサイドウォールスペーサを形成する。周知のサリサイドプロセスにより、ソース／ドレイン拡散層１１３,１１４およびＳｉ膜１１１の表面にシリサイド膜１２０を自己整合的に形成する。その結果、ＮＭＯＳ側には、シリサイド／Ｓｉ／メタルゲート／の積層構造を有するゲート電極１２０,１１１,１０９が形成される。
【００３０】
この後は、従来のトランジスタで用いられているように、層間絶縁膜の形成、コンタクトホールの開口および埋め込み、配線形成等を行うことによって、ＣＭＯＳＦＥＴを備えた半導体集積回路を形成することができる。
【００３１】
図８に、Poly-Si/TiN/LaxOy/HfSiON/SiO2/Si積層構造を持つＭＯＳキャパシタにおける０．６および１．０ｎｍのLaxOy膜添加によるフラットバンド電圧(VFB)の負側へのシフト量（ＶＦＢ負シフト量）の成膜時のＴｉＮ膜１１０中のＮ／Ｔｉ原子数比依存性を示す。
【００３２】
図８から、ＴｉＮ（ＴｉＮ膜１１０に相当）中のＮ／Ｔｉ原子数比の減少に伴い、同膜厚のLaxOy（ランタン酸化膜１０９に相当）の添加によるＶＦＢの負シフト量が増大する傾向にあることが分かる。この理由は以下のように考えられる。
【００３３】
Ｎ／Ｔｉ原子数比が減少すると、ＴｉＮ中からＨｆＳｉＯＮ（ＨｆＳｉＯＮ膜１０８に相当）中へ拡散する窒素の量が減少する。この窒素の量の減少は、実施形態のデバイスで言えば、例えば、拡散層１１５,１１６の形成時の熱処理によって起こる。
【００３４】
ここで、ＨｆＳｉＯＮ中の窒素は、ＬａのＨｆＳｉＯＮ中の拡散を阻害する。したがって、Ｎ／Ｔｉ原子数比が減少し、ＨｆＳｉＯＮ中に拡散する窒素の量が減少すると、ＨｆＳｉＯＮ中のＬａの拡散量が増加し、ＨｆＳｉＯＮ／ＳｉＯ2 の界面におけるＬａの量が増加する。このようなＬａは、ＨｆＳｉＯＮ／ＳｉＯ2 の界面においてダイポール（Ｌａ界面ダイポール）を形成する。Ｌａ界面ダイポールは、ＶＦＢの負シフト量を増大するように寄与する。したがって、Ｎ／Ｔｉ原子数比の減少によってＶＦＢの負シフト量が増大する理由は、Ｎ／Ｔｉ原子数比の減少によってＬａ界面ダイポールが増大することにあると考えられる。
【００３５】
また、図８より、ＶＦＢの負シフト量はLaxOy膜厚およびＨｆＳｉＯＮ膜厚にも依存することが分かるが、ＨｆＳｉＯＮ膜厚が２．０〜２．５ｎｍの領域でLaxOy膜厚が１．０ｎｍ以下で３００ｍＶ以上のＶＦＢの負シフト量（デバイスで必要な性能）を実現するためには、Ｎ／Ｔｉ原子数比が１未満のＴｉＮ膜１１０を用いれば十分であることが分かる。
【００３６】
図９に、Poly-Si/TiN/HfSiON/SiO2/Si積層構造を持つＭＯＳキャパシタにおける蓄積容量換算膜厚(Tacc)の成膜時のＴｉＮ中のＮ／Ｔｉ原子数比依存性を示す。図９から、Ｎ／Ｔｉ原子数比の低減に伴い、Ｔａｃｃが増加している傾向があることが分かる。これはＮ／Ｔｉ原子数比の減少により、ＴｉＮ自体の熱的な安定性が低下したためである。したがって、ＴｉＮ膜の熱的安定性を考慮すると、成膜時のＮ／Ｔｉ原子数比が０．６７〜１．００の範囲のＴｉＮ膜１１０を用いれば十分であるといえる。ＴｉＮ膜１１０のＮ／Ｔｉ原子数比は、ラザフォード後方散乱法（ＲＢＳ）を用いた計測により確認することができる。
【００３７】
本実施形態では、ＴｉＮの組成を意図的に制御してＮ／Ｔｉ原子数比を１未満にしている。意図的に変えないと安定はＮ／Ｔｉ原子数比である１になってしまうので、本願の解題は解決されない。
【００３８】
（第２の実施形態）
図１０は、第２の実施形態の半導体装置を説明するための断面図である。なお、図１０以降において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。また、既出の図と対応する部分であっても、説明の上で符号が不要な部分もしくは符号がなくても特に誤解がない場合には符号は付していない。
【００３９】
第１の実施形態の場合では、ＮＭＯＳおよびＰＭＯＳ側共にＮ／Ｔｉ原子数比が０．６７以上１未満の範囲のＴｉＮ膜を形成した。
【００４０】
これに対して本実施形態では、ＰＭＯＳ側には、Ｎ／Ｔｉ原子数比が１より大きいＴｉＮ膜１１０ａをさらに選択的に形成する。このＴｉＮ膜１１０ａ上には、第１の実施形態と同じ範囲のＮ／Ｔｉ原子数比のＴｉＮ膜１１７を形成している。
【００４１】
ＰＭＯＳ側のＴｉＮ膜のＮ／Ｔｉ原子数比を、１以上にする理由について説明する。図１１は、Poly-Si/TiN/HfSiON/SiO2/Si積層構造を持つＭＯＳキャパシタにおけるＶＦＢの成膜時のＴｉＮ膜中のＮ／Ｔｉ原子数比依存性を示す。図１１から、Ｎ／Ｔｉ原子数比の減少に伴い、ＶＦＢは負側にシフトしていく傾向があることが分かる。そこで、本実施形態では、ＰＭＯＳ側のＶＦＢをできるだけ大きくするため、Ｎ／Ｔｉ原子数比が１以上のＴｉＮ膜を形成する。
【００４２】
図１２−図１４は、第２の実施形態の半導体装置の製造方法を説明するための断面図である。
【００４３】
［図１２］
第１の実施形態と同様に、シリコン基板１０１に、素子分離領域１０２、Ｎ型拡散層１０４、Ｐ型拡散層１０５、チャネルＳｉＧｅ層１０６およびＨｆＳｉＯＮ膜１０８を形成する。
【００４４】
［図１３］
ＨｆＳｉＯＮ膜１０８上にＮ／Ｔｉ原子数比が１以上のＴｉＮ膜を形成し、続いて、図示しないレジストをマスクに用いてＮＭＯＳ側のＴｉＮ膜をエッチングすることにより、ＰＭＯＳ側のＨｆＳｉＯＮ膜１０８上にＮ／Ｔｉ原子数比が１以上のＴｉＮ膜１１０ａ（第１の窒化チタン膜）を選択的に残置させる。
【００４５】
［図１４］
全面にランタン酸化膜をＰＶＤ法により形成し、続いて、図示しないレジストをマスクに用いてＰＭＯＳ側のランタン酸化膜をエッチングし、ＮＭＯＳ側のＨｆＳｉＯＮ膜１０８上にランタン酸化膜１０９を選択的に残置させる。全面（ＮＭＯＳ側のランタン酸化膜１０９、ＰＭＯＳ側のＴｉＮ膜１１０ａ）にＮ／Ｔｉ原子数比が０．６７以上１未満の範囲のＴｉＮ膜１１０（第２の窒化チタン膜）を形成する。
【００４６】
その後、第１の実施形態の同様の工程（図５以降の工程）を経て、図１０に示した半導体装置が得られる。
【００４７】
（第３の実施形態）
図１５は、第３の実施形態の半導体装置を示す断面図である。
【００４８】
第２の実施形態の場合では、ＮＭＯＳ側にはランタン酸化膜は存在するが、ＰＭＯＳ側にはランタン酸化膜は存在していない。
【００４９】
これに対して本実施形態では、ＮＭＯＳおよびＰＭＯＳ側共にランタン酸化膜１０９が存在する。これにより、第２の実施形態の図１４においては必要であった、ＰＭＯＳ側のランタン酸化膜のエッチング工程（除去工程）がなくなるので、工程数を減らすことができ、スループットを高められる。
【００５０】
また、本実施形態の場合、ＰＭＯＳ側にランタン酸化膜１０９を残しても、ランタン酸化膜１０９とＨｆＳｉＯＮ膜１０８との間にはＴｉＮ膜１１０ａが介在している。このＴｉＮ膜１１０ａは、ランタン酸化膜１０９中のＬａがＨｆＳｉＯＮ膜１０８中に拡散することを抑制する。したがって、ＰＭＯＳ側に残したランタン酸化膜１０９からＨｆＳｉＯＮ膜１０８へのＬａ拡散によるＶＦＢシフトの心配ない。
【００５１】
なお、本発明は、上記実施形態に限定されるものではない。
【００５２】
例えば、上記実施形態では、ソース／ドレイン拡散を形成した後に、サイドウォールスペーサを除去してエクステンション拡散層を形成したが、オフセットスペーサの形成直後にエクステンション拡散層を形成し、その後、サイドウォールスペーサを形成してからソース／ドレイン拡散層を形成しても構わない。
【００５３】
また、上記実施形態は本発明をＣＭＯＳ（ＮおよびＰチャネルＭＯＳＦＥＴ）に適用した例であるが、本発明はＮチャネルＭＯＳＦＥＴのみに適用しても構わない。
【００５４】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【符号の説明】
【００５６】
１０１…シリコン基板、１０２…素子分離領域、１０３…犠牲酸化膜、１０４…Ｎ型拡散層、１０５…Ｐ型拡散層、１０６…チャネルＳｉＧｅ層、１０７…シリコン酸化膜（シリコン酸化膜またはシリコン酸窒化膜の絶縁膜）、１０８…ＨｆＳｉＯＮ膜、１０９,１０９’…ランタン酸化膜、１１０…ＴｉＮ膜,１１０ａ…ＴｉＮ膜、１１１…Ｓｉ膜（ゲート電極）、１１２…オフセットスペーサ、１１３…Ｐ型ソース／ドレイン拡散層、１１４…Ｎ型ソース／ドレイン拡散層、１１５…Ｐ型エクステンション拡散層、１１６…Ｎ型エクステンション拡散層、１１７…ＴｉＮ電極（ゲート電極）、１１８…ＳｉＯ2 膜（サイドウォールスペーサ）、１１９…シリコン窒化膜（サイドウォールスペーサー）、１２０…シリサイド膜（ゲート電極）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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