(57)【要約】【課題】含境界部分における金属シリサイド層の厚さに関係なく、金属シリサイド層の抵抗値を自由に調整することができる半導体装置を提供する。【解決手段】半導体基板１２に形成されたＮチャネル型トランジスタ形成領域１４と、Ｐチャネル型トランジスタ形成領域１６と、Ｎチャネル型トランジスタ形成領域１４とＰチャネル型トランジスタ形成領域１６とに跨って延在し、Ｎチャネル型トランジスタ形成領域１４とＰチャネル型トランジスタ形成領域１６との境界線Ｌを含む領域に形成された含境界部分および境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層２８と、導電性シリコン層２８表面に形成され、含境界部分における厚さおよび無境界部分における厚さが異なる金属シリサイド層３０（３０Ａ，３０Ｂ）と、を備えるゲート電極と、を備えた半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたＮチャネル型トランジスタ形成領域と、
前記半導体基板に形成され、前記Ｎチャネル型トランジスタ形成領域に隣り合って配置されたＰチャネル型トランジスタ形成領域と、
前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域とに跨って延在し、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域との境界線を含む領域に形成された含境界部分および前記境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層と、該導電性シリコン層表面に形成され、前記含境界部分における厚さおよび前記無境界部分における厚さが異なる金属シリサイド層と、を備えるゲート電極と、
を備えた半導体装置。
【請求項２】
前記含境界部分における前記金属シリサイド層の厚さが前記無境界部分における前記金属シリサイド層の厚さよりも厚い請求項１に記載の半導体装置。
【請求項３】
前記含境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚が、前記無境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚に対して７０％以上１３０％以下である請求項１または請求項２に記載の半導体装置。
【請求項４】
Ｎチャネル型トランジスタ形成領域およびＰチャネル型トランジスタ形成領域を有する半導体基板の、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域に跨って、導電性シリコン層を形成する導電性シリコン層形成工程と、
前記半導体基板の前記導電性シリコン層が形成された側の表面全面に第１のＳｉＯ２を含んでなる層を形成すると共に、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域との境界線を含む領域における前記第１のＳｉＯ２を含んでなる層を除去する第１のＳｉＯ２層形成工程と、
前記半導体基板の前記第１のＳｉＯ２を含んでなる層が形成された側の表面全面に第１の金属層を形成する第１の金属層形成工程と、
前記境界線を含む領域にて、前記第１の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第１の低温熱処理工程と、
前記境界線を含む領域以外の領域における前記第１の金属層を除去する第１の金属層除去工程と、
前記境界線を含む領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ含境界部分における金属シリサイド層を形成するよう、前記第１の低温熱処理工程よりも高い温度で熱処理を行う第１の高温熱処理工程と、
前記半導体基板の前記含境界部分における金属シリサイド層が形成された側の表面全面に第２のＳｉＯ２を含んでなる層を形成すると共に、前記境界線を含む領域以外の領域における前記第１のＳｉＯ２を含んでなる層および第２のＳｉＯ２を含んでなる層を除去する第２のＳｉＯ２層形成工程と、
前記半導体基板の前記第２のＳｉＯ２を含んでなる層が形成された側の表面全面に、前記第１の金属層とは厚さが異なる第２の金属層を形成する第２の金属層形成工程と、
前記境界線を含む領域以外の領域にて、前記第２の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第２の低温熱処理工程と、
前記境界線を含む領域における前記第２の金属層を除去する第２の金属層除去工程と、
前記境界線を含む領域以外の領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ無境界部分における金属シリサイド層を形成するよう、前記第２の低温熱処理工程よりも高い温度で熱処理を行う第２の高温熱処理工程と、
前記境界線を含む領域における前記第２のＳｉＯ２を含んでなる層を除去する第２のＳｉＯ２層除去工程と、
を有する半導体装置の製造方法。
【請求項５】
前記第１の金属層の厚さが前記第２の金属層の厚さよりも厚い請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルゲート構造を有し、且つ導電性シリコン層の表面に金属シリサイド層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の軽薄短小化、高性能化に伴い、これらの電子機器に使用される半導体装置は、小型化、高機能化が要求されている。
【０００３】
図１２（Ａ）に示すようなＮ型導電層とＰ型導電層とを有するゲート電極からなるデュアルゲート構造を有する半導体装置１００の場合、小型化に対応させるためには、Ｎ型トランジスタ形成領域１０２とＰ型トランジスタ形成領域１０４に渡って設けられたゲート電極１０６のゲート幅を小さくして、レイアウト面積（Ｎ型トランジスタ形成領域１０２およびＰ型トランジスタ形成領域１０４の面積）を小さくする必要がある。
【０００４】
しかし、ゲート電極１０６のゲート幅を小さくすると、ゲート電極１０６を形成する金属シリサイド層が、局所的に（Ｎ型トランジスタ形成領域１０２とＰ型トランジスタ形成領域１０４の境界線Ｌ近傍で）剥離、凝集するなどして、金属シリサイド層欠損領域が発生する。これにより、ゲート電極１０６の抵抗が異常に高くなるという問題が発生していた。
【０００５】
この問題を解決するため、図１２（Ｂ）に示す平面構造を有する半導体装置１１０が提案されている（例えば、特許文献１参照）。
【０００６】
特許文献１の半導体装置１１０のゲート電極１１６は、Ｎ型トランジスタ形成領域１１２とＰ型トランジスタ形成領域１１４の境界線Ｌ近傍において、ゲート幅が広くされた構成となっている。これにより、ゲート電極１１６のゲート幅全体を大きくすることなく、ゲート電極１１６のゲート幅が広がるので、ゲート電極１１６を構成する金属シリサイド層が剥離、凝集せず、金属シリサイド層の欠損を抑制する。
【０００７】
しかし、レイアウト面積は、実質的に境界近傍におけるゲート電極１１６のゲート幅によって決定されてしまうため、ゲート電極１１６の境界線Ｌ近傍を広げると、レイアウト面積の増大を引き起こしてしまい、半導体装置１１０の大型化が避けられない。
【０００８】
また、低抵抗の電極や配線を有する半導体装置を実現するため、ｐ型不純物、ｎ型不純物、（ｐ+ｎ）不純物がそれぞれ導入された領域を有する半導体層において、熱処理による、これらの各領域上の不純物析出層を除去した後、金属材料を成膜して熱処理することにより、半導体層上にシリサイド膜を形成する方法、あるいは、前記不純物析出層に不純物を導入し、この後この上に金属材料膜を成膜し、熱処理してシリサイド膜を形成する方法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−７７２１０号公報
【特許文献２】特開２００６−１８６２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は以下の課題を解決することを目的とする。即ち、本発明の目的は、含境界部分における金属シリサイド層の厚さに関係なく、ゲート電極の抵抗値が自由に調整された半導体装置、並びに該半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１に記載の半導体装置は、半導体基板に形成されたＮチャネル型トランジスタ形成領域と、前記半導体基板に形成され、前記Ｎチャネル型トランジスタ形成領域に隣り合って配置されたＰチャネル型トランジスタ形成領域と、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域とに跨って延在し、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域との境界線を含む領域に形成された含境界部分および前記境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層と、該導電性シリコン層表面に形成され、前記含境界部分における厚さおよび前記無境界部分における厚さが異なる金属シリサイド層と、を備えるゲート電極と、を備えたことを特徴とする。
【００１２】
請求項１に記載の半導体装置では、半導体基板に、Ｎチャネル型トランジスタ形成領域とＰチャネル型トランジスタ形成領域とが設けられている。また、半導体基板には、Ｎチャネル型トランジスタ形成領域とＰチャネル型トランジスタ形成領域に跨るようにして延在するゲート電極が設けられ、デュアルゲート構造とされている。このゲート電極は、Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域との境界線を含む領域に形成された「含境界部分」と、前記境界線を含まない領域に形成された「無境界部分」を有する。また上記ゲート電極は、導電性シリコン層を有し、且つ該導電性シリコン層表面に、前記含境界部分と前記無境界部分とで厚さが異なった金属シリサイド層を有する。即ち、前記金属シリサイド層は、前記境界線（ＮＰ接合部）付近での厚さと該境界線（ＮＰ接合部）以外の部分での厚さとが異なっている。
【００１３】
ここで、請求項１に記載の半導体装置の作用を説明する。
Ｎチャネル型トランジスタ形成領域と、該Ｎチャネル型トランジスタ形成領域に隣り合って配置されたＰチャネル型トランジスタ形成領域と、この両者に跨って延在して配置されるゲート電極とを有する半導体装置では、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域との境界線付近での抵抗異常を抑制するため、前記ゲート電極における金属シリサイド層の厚さをある程度厚くすることが求められる場合がある。しかし一方で、前記ゲート電極を抵抗素子として用いる場合などには、金属シリサイド層の厚さによってその抵抗が異なるために、求められる抵抗値に応じて金属シリサイド層の厚さを調整することも求められていた。
【００１４】
これに対し請求項１に記載の半導体装置では、前述の通り、含境界部分（即ち境界線（ＮＰ接合部）付近）における金属シリサイド層の厚さと、無境界部分（即ち境界線（ＮＰ接合部）付近以外の部分）における金属シリサイド層の厚さと、が異なる。即ち、境界線付近における金属シリサイド層の厚さとその他の部分における金属シリサイド層の厚さとを、それぞれ自由に調整することができる。これにより、前記含境界部分における金属シリサイド層の厚さに関係なく、ゲート電極の抵抗値を自由に調整することができる。
【００１５】
請求項２に記載の半導体装置は、請求項１の構成において、前記含境界部分における前記金属シリサイド層の厚さが前記無境界部分における前記金属シリサイド層の厚さよりも厚いことを特徴とする。
【００１６】
請求項２に記載の半導体装置では、前記ゲート電極において、前記含境界部分における金属シリサイド層の厚さが前記無境界部分における金属シリサイド層の厚さよりも厚く形成されている。即ち、前記金属シリサイド層は、前記境界線（ＮＰ接合部）付近での厚さが該境界線（ＮＰ接合部）以外の部分での厚さよりも厚く形成されている。
【００１７】
ここで、請求項２に記載の半導体装置の作用を説明する。
まず、図１３は、図１２（Ａ）に示したゲート電極１０６のゲート幅に対するゲート電極１０６の抵抗値の累積確率を示したグラフである。尚、この例では、金属シリサイド材料としてＣｏシリサイドを使用している。図１３のグラフから、ゲート電極１０６のゲート幅が小さくなると（図１３では０．１８μｍ以下となると）、前記境界線Ｌ付近におけるゲート電極１０６に抵抗異常が発生することがわかる。
【００１８】
また、同様の観点から、前記境界線Ｌ付近での抵抗異常は、形成する金属シリサイド層の厚さが薄くなるほど生じやすくなる。即ち、金属シリサイド層の厚さを厚くするほど前記抵抗異常の発生を抑制することができる。しかしながら、一方では、金属シリサイド層の厚さを厚くするほどシート抵抗が小さくなる為、例えば前記境界線Ｌ付近の領域以外のゲート電極層を抵抗素子として用いる場合などには、必要な抵抗が得られなくなる事態が生じる。
【００１９】
これに対し、請求項２に記載の半導体装置では、含境界部分（即ち境界線（ＮＰ接合部）付近）における金属シリサイド層の厚さがより厚く形成されていることから、金属シリサイド層の剥離、凝集の発生を抑制することができる。したがって、ゲート電極のゲート幅を物理的に大きくしなくても、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線上のゲート電極で電流が流れにくくなる抵抗異常の発生を抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極のゲート幅を大きくする必要性が低減でき、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の面積が大きくなることを抑え、半導体装置全体として大型化することを低減できる。
【００２０】
また、無境界部分における金属シリサイド層の厚さがより薄く形成されていることから、ゲート電極における抵抗の低下が抑制される。従って、境界線付近の領域以外のゲート電極を、例えば抵抗素子として用いる場合などにおいても、必要な抵抗が得られなくなる事態が防止される。
【００２１】
請求項３に記載の半導体装置は、請求項１または請求項２の構成において、前記含境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚が、前記無境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚に対して７０％以上１３０％以下であることを特徴とする。
【００２２】
ここで、請求項３に記載の半導体装置の作用を説明する。
ゲート電極において、金属シリサイド層や導電性シリコン層を形成する際には、その厚さに多少の誤差が生じることがあり、その誤差は一般的に７０％以上１３０％以下の範囲である。従って、請求項３において、金属シリサイド層と導電性シリコン層とを合わせた厚さが含境界部分と無境界部分とで上記の範囲内に制御されていることは、即ち、金属シリサイド層と導電性シリコン層とを合わせた厚さが含境界部分と無境界部分とで等しい（誤差の範囲に収まっている）ことを表している。
【００２３】
金属シリサイド層と導電性シリコン層とを合わせた厚さが含境界部分と無境界部分とで等しいとは、即ち、金属シリサイド層の厚さが含境界部分と無境界部分とで異なっている分を、導電性シリコン層で調整していることを表す。従って、含境界部分と無境界部分とで金属シリサイド層の厚さが厚くなっている方の総厚み（金属シリサイド層と導電性シリコン層の総厚み）が厚くなってしまう分を導電性シリコン層の厚みによって調整し、上記総厚みをより薄くすることができる。これにより、半導体装置全体として大型化することを低減できる。
【００２４】
請求項４に記載の半導体装置の製造方法は、Ｎチャネル型トランジスタ形成領域およびＰチャネル型トランジスタ形成領域を有する半導体基板の、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域に跨って、導電性シリコン層を形成する導電性シリコン層形成工程と、前記半導体基板の前記導電性シリコン層が形成された側の表面全面に第１のＳｉＯ２を含んでなる層を形成すると共に、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域との境界線を含む領域における前記第１のＳｉＯ２を含んでなる層を除去する第１のＳｉＯ２層形成工程と、前記半導体基板の前記第１のＳｉＯ２を含んでなる層が形成された側の表面全面に第１の金属層を形成する第１の金属層形成工程と、前記境界線を含む領域にて、前記第１の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第１の低温熱処理工程と、前記境界線を含む領域以外の領域における前記第１の金属層を除去する第１の金属層除去工程と、前記境界線を含む領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ含境界部分における金属シリサイド層を形成するよう、前記第１の低温熱処理工程よりも高い温度で熱処理を行う第１の高温熱処理工程と、前記半導体基板の前記含境界部分における金属シリサイド層が形成された側の表面全面に第２のＳｉＯ２を含んでなる層を形成すると共に、前記境界線を含む領域以外の領域における前記第１のＳｉＯ２を含んでなる層および第２のＳｉＯ２を含んでなる層を除去する第２のＳｉＯ２層形成工程と、前記半導体基板の前記第２のＳｉＯ２を含んでなる層が形成された側の表面全面に、前記第１の金属層とは厚さが異なる第２の金属層を形成する第２の金属層形成工程と、前記境界線を含む領域以外の領域にて、前記第２の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第２の低温熱処理工程と、前記境界線を含む領域における前記第２の金属層を除去する第２の金属層除去工程と、前記境界線を含む領域以外の領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ無境界部分における金属シリサイド層を形成するよう、前記第２の低温熱処理工程よりも高い温度で熱処理を行う第２の高温熱処理工程と、前記境界線を含む領域における前記第２のＳｉＯ２を含んでなる層を除去する第２のＳｉＯ２層除去工程と、を有することを特徴とする。
【００２５】
請求項４に記載の半導体装置の製造方法によれば、上記第２の金属層形成工程において前記第１の金属層とは厚さが異なる第２の金属層を形成していることから、第１の低温熱処理工程および第１の高温熱処理工程によって形成される含境界部分における金属シリサイド層と、第２の低温熱処理工程および第２の高温熱処理工程によって形成される無境界部分における金属シリサイド層と、において厚さが異なる金属シリサイド層が形成され、請求項１に記載の半導体装置を製造することができる。
【００２６】
また、導電性シリコン層形成工程において形成する導電性シリコン層を、含境界部分と無境界部分とで等しい（誤差の範囲に収まっている）厚さに制御することにより、第１の低温熱処理工程および第１の高温熱処理工程によって第１の金属層と前記導電性シリコン層とを反応させて含境界部分における金属シリサイド層を形成し、一方、第２の低温熱処理工程および第２の高温熱処理工程によって第２の金属層と前記導電性シリコン層とを反応させて無境界部分における金属シリサイド層を形成していることから、金属シリサイド層と導電性シリコン層とを合わせた総厚が含境界部分と無境界部分とで等しい（誤差の範囲に収まっている）、請求項３に記載の半導体装置を製造することができる。
【００２７】
請求項５に記載の半導体装置の製造方法は、請求項４の構成において、前記第１の金属層の厚さが前記第２の金属層の厚さよりも厚いことを特徴とする。
【００２８】
請求項５に記載の半導体装置の製造方法によれば、上記第１の金属層形成工程において前記第２の金属層よりも厚さが厚い第１の金属層を形成していることから、第１の低温熱処理工程および第１の高温熱処理工程によって形成される含境界部分における金属シリサイド層が、第２の低温熱処理工程および第２の高温熱処理工程によって形成される無境界部分における金属シリサイド層よりも厚さが厚い金属シリサイド層が形成され、請求項２に記載の半導体装置を製造することができる。
【発明の効果】
【００２９】
本発明によれば、含境界部分における金属シリサイド層の厚さに関係なく、金属シリサイド層の抵抗値が自由に調整された半導体装置、並びに該半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に係る半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は側面断面図である。
【図２】（Ａ）は図１（Ａ）におけるＸ−Ｘ間の断面図であり、（Ｂ）は図１（Ａ）におけるＹ−Ｙ間の断面図であり、（Ｃ）は図１（Ａ）におけるＺ−Ｚ間の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法において、導電性シリコン層形成工程における状態を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法において、第１のＳｉＯ２層形成工程における状態を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法において、第１の金属層形成工程および第１の低温熱処理工程における状態を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法において、第１の金属層除去工程および第１の高温熱処理工程における状態を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法において、第２のＳｉＯ２層形成工程における状態を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法において、第２の金属層形成工程および第２の低温熱処理工程における状態を示す断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法において、第２の金属層除去工程、第２の高温熱処理工程および第２のＳｉＯ２層除去工程における状態を示す断面図である。
【図１０】本発明の実施形態に係る半導体装置の他の態様を示す図であり、（Ａ）は平面図であり、（Ｂ）は側面断面図である。
【図１１】本発明の実施形態に係る半導体装置の他の態様におけるゲート電極の一部を示す平面図である。
【図１２】従来例における半導体装置を示す平面図である。
【図１３】従来例における半導体装置を構成するゲート電極の、ゲート幅のサイズに対するゲート電極の抵抗値の累積確率を示したグラフである。
【発明を実施するための形態】
【００３１】
＜半導体装置＞
以下に、本発明の半導体装置１０について説明する。
【００３２】
図１（Ａ）および図１（Ｂ）に示すように、半導体装置１０は、半導体基板１２を備えており、半導体基板１２の一方の領域にＮチャネル型トランジスタ形成領域１４（以下、Ｎ型領域と称する）が設けられ、他方の領域にＰチャネル型トランジスタ形成領域１６（以下、Ｐ型領域と称する）が設けられている。なお、本発明の例としては、Ｎチャネル型トランジスタ形成領域１４は、第１導電型不純物領域であるＰウェル（あるいはＰ型半導体基板）のようなＰ型基体の領域であり、Ｐチャネル型トランジスタ形成領域１６は、第２導電型不純物領域であるＮウェル（あるいはＮ型半導体基板）のようなＮ型基体の領域である。
【００３３】
Ｎ型領域１４およびＰ型領域１６には、それぞれ、第１の拡散層であるソース拡散層１８および第２の拡散層であるドレイン拡散層２０が設けられ、このソース拡散層１８とドレイン拡散層２０との間はチャネル領域２２となる。Ｎ型領域１４に形成される拡散層はＮ型不純物を注入することで形成され、Ｐ型領域に形成される拡散層はＰ型不純物を注入して形成される。なお、図中では、導電型が異なるが、説明の簡略化のため、Ｎ型領域１４のソース拡散層とドレイン拡散層とＰ型領域１６のソース拡散層とドレイン拡散層を同じ符号を付して記載している。
【００３４】
半導体基板１２のチャネル領域２２上には、チャネル領域２２に流れる電流を制御するためのゲート電極２４が設けられている。
【００３５】
ゲート電極２４は、半導体基板１２上に形成された絶縁膜であるゲート酸化膜２６上に設けられ、ゲート酸化膜２６上に積層された導電性シリコン層としてのポリシリコン２８と、このポリシリコン２８の上に積層された金属シリサイド層３０で構成されている。また、ゲート酸化膜２６、ポリシリコン２８および金属シリサイド層３０を取り囲むようにして、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２等からなる絶縁膜３２が形成されている。
【００３６】
また、ゲート電極２４は、Ｎ型領域１４とＰ型領域１６の境界線Ｌを跨いだ状態で、Ｎ型領域１４のチャネル領域２２と、Ｐ型領域１６のチャネル領域２２に渡って連続的に設けられている。
【００３７】
このように、Ｎ型領域１４に形成されたソース拡散層１８およびドレイン拡散層２０と、ソース拡散層１８およびドレイン拡散層２０の間のチャネル領域２２の上方に配置されたゲート電極２４で構成されるＮチャネル型ＭＯＳトランジスタと、Ｐ型領域１６に形成されたソース拡散層１８およびドレイン拡散層２０と、ソース拡散層１８およびドレイン拡散層２０の間のチャネル領域２２の上方に配置されたゲート電極２４で構成されるＰチャネル型ＭＯＳトランジスタとが、ゲート電極２４を共通としている。Ｎ型領域１４内のゲート電極２４の導電層（ポリシリコン２８）は、Ｎ型の不純物が導入されたＮ型導電層であり、Ｐ型領域１６内のゲート電極２４の導電層（ポリシリコン２８）は、Ｐ型の不純物が導入されたＰ型導電層である。また、Ｎ型領域１４とＰ型領域１６の境界線Ｌと、その近傍に位置するゲート電極２４の導電層は、Ｐ型不純物とＮ型不純物とが相互拡散して真性状態となり、高抵抗となっている。このようにしてデュアルゲート型のＣＭＯＳトランジスタが構成されている。
【００３８】
ここで、本実施形態におけるゲート電極２４の構造について図を用いて説明する。尚、図２（Ａ）は図１（Ａ）におけるＸ−Ｘ間の断面図を、図２（Ｂ）は図１（Ａ）におけるＹ−Ｙ間の断面図を、図２（Ｃ）は図１（Ａ）におけるＺ−Ｚ間の断面図を表す。
ゲート電極２４は、Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域との境界線（ＮＰ接合部）Ｌを含む領域に形成された含境界部分と、前記境界線（ＮＰ接合部）を含まない領域に形成された無境界部分と、を有している。図２（Ａ）〜図２（Ｃ）に示すように、含境界部分に形成された金属シリサイド層３０Ａは、無境界部分に形成された金属シリサイド層３０Ｂに比べて厚さがより厚く形成されている。即ち、前記金属シリサイド層３０は、前記境界線（ＮＰ接合部）Ｌ付近での厚さが該境界線（ＮＰ接合部）Ｌ付近以外の部分での厚さより厚くなっている。
【００３９】
これにより、金属シリサイド層３０（特に含境界部分に形成された金属シリサイド層３０Ａ）の剥離、凝集の発生を抑制することができる。その結果、ゲート電極２４のゲート幅を物理的に大きくしなくても、Ｎ型領域１４とＰ型領域１６の境界線Ｌ上のゲート電極２４で電流が流れにくくなる抵抗異常の発生を抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極２４のゲート幅を大きくする必要性が低減でき、Ｎ型領域１４とＰ型領域１６の面積が大きくなることを抑え、半導体装置１０全体として大型化することを低減できる。
【００４０】
また、無境界部分（即ち、境界線（ＮＰ接合部）Ｌ付近以外の部分）での厚さがより薄く形成されていることから、ゲート電極２４における抵抗の低下が抑制される。従って、境界線Ｌ近傍の領域以外のゲート電極２４を、例えば抵抗素子として用いる場合などにおいても、必要な抵抗が得られなくなる事態が防止される。
【００４１】
更に、本実施形態におけるゲート電極２４では、含境界部分における金属シリサイド層３０Ａの厚さと含境界部分における導電性シリコン層としてのポリシリコン２８の厚さとを合わせた総厚が、無境界部分における金属シリサイド層３０Ｂの厚さと無境界部分における導電性シリコン層としてのポリシリコン２８の厚さとを合わせた総厚と等しくなるよう形成されている。
【００４２】
即ち、金属シリサイド層３０Ａの厚さが厚くなっている含境界部分においても、ポリシリコン２８の厚さを薄く形成することによって、金属シリサイド層３０とポリシリコン２８との総厚みが調整され、該総厚みが厚くなってしまうことが抑制される。これにより、半導体装置１０全体として大型化することを低減できる。
【００４３】
尚、金属シリサイド層３０やポリシリコン２８等における前記「厚さ」とは半導体基板１２に対して垂直方向の長さを表す。また、ゲート幅等における前記「幅」とは半導体基板１２に対して平行方向であって且つ短手方向の長さを表す。
【００４４】
＜半導体装置の製造方法＞
次に、上記本実施形態に係る半導体装置１０の製造方法について説明する。
【００４５】
本実施形態に係る半導体装置の製造方法は以下の各工程を有する。
（１）導電性シリコン層形成工程
（２）第１のＳｉＯ２層形成工程
（３）第１の金属層形成工程
（４）第１の低温熱処理工程
（５）第１の金属層除去工程
（６）第１の高温熱処理工程
（７）第２のＳｉＯ２層形成工程
（８）第２の金属層形成工程
（９）第２の低温熱処理工程
（１０）第２の金属層除去工程
（１１）第２の高温熱処理工程
（１２）第２のＳｉＯ２層除去工程
【００４６】
以下、本実施形態に係る半導体装置の製造方法の上記各工程について、図を用いて説明する。図３〜図９は本実施形態に係る半導体装置の製造方法の各工程における状態を示す断面図である。尚、以下においては、金属シリサイド層３０（３０Ａ，３０Ｂ）としてＣｏシリサイド層を形成する場合を例に説明する。
【００４７】
（１）導電性シリコン層形成工程
まず、図３に示すように、Ｎ型領域１４およびＰ型領域１６を有する半導体基板１２の表面に、前記Ｎ型領域１４とＰ型領域１６に跨るように、導電性シリコン層としてのポリシリコン２８を形成する。尚、ポリシリコン２８はゲート酸化膜２６を介して半導体基板１２表面に形成される。
半導体基板１２表面へのゲート酸化膜２６の形成、およびゲート酸化膜２６表面へのポリシリコン２８の形成は、特に限定されることなく従来公知の方法によって形成することができる。
【００４８】
（２）第１のＳｉＯ２層形成工程
次いで、半導体基板１２のポリシリコン２８が形成された側の表面全面に第１のＳｉＯ２層（ＳｉＯ２を含む層）５０３Ａを形成し、その後図４に示すように、境界線Ｌを含む領域（含境界部分）における前記第１のＳｉＯ２層５０３Ａを除去する。
第１のＳｉＯ２層５０３Ａの形成は、特に限定されることなく従来公知の方法によって形成することができる。
また、第１のＳｉＯ２層５０３Ａの除去は、フォトリソグラフ法やエッチング法（ドライエッチング、ウェットエッチング）等、特に限定されることなく従来公知の方法によって行うことができる。
【００４９】
（３）第１の金属層形成工程
次いで、図５に示すように、半導体基板１２の第１のＳｉＯ２層５０３Ａが形成された側の表面全面に第１の金属層としてのＣｏ層５０４Ａを形成する。
尚、本例では前述の通り金属シリサイド層３０としてＣｏシリサイド層を形成する場合について説明しているため、第１の金属層としてＣｏ層５０４Ａを形成するが、例えば、Ｔｉ層であればチタンシリサイド層を、Ｎｉ層であればニッケルシリサイド層を形成することができる。
【００５０】
（４）第１の低温熱処理工程
次いで、熱処理を行うことにより、図５に示すように、前記境界線Ｌを含む領域（含境界部分）にてＣｏ層５０４Ａとポリシリコン２８とが反応しＣｏモノシリサイド（ＣｏＳｉ）層３００Ａを形成する。Ｃｏモノシリサイド層３００Ａは、Ｃｏ層５０４Ａとポリシリコン２８とが直接接する部分、即ち前記第１のＳｉＯ２層５０３Ａが除去された境界線Ｌを含む領域（含境界部分）においてのみ形成される。
【００５１】
尚、境界線Ｌ近傍のゲート電極２４において抵抗異常の発生を抑制し、即ち境界線Ｌを含む領域（含境界部分）における金属シリサイド層３０Ａにおける剥離、凝集の発生が抑制される厚さとなるよう、前記第１の金属層形成工程におけるＣｏ層５０４Ａの厚さが制御される。
【００５２】
上記熱処理の方法としては、急速加熱装置（ＲＴＡ：Rapid Thermal Annealing）を用いる方法など、公知の方法によって行うことができる。尚、第１の低温熱処理工程における熱処理の温度は、Ｃｏモノシリサイド（ＣｏＳｉ）が生成し、且つＣｏダイシリサイド（ＣｏＳｉ２）が極力生成されない温度に設定することが好ましく、例えば５５０℃以下が好ましい。
【００５３】
（５）第１の金属層除去工程
その後、図６に示すように、前記境界線Ｌを含む領域（含境界部分）以外の領域に残存している前記第１の金属層としてのＣｏ層５０４Ａを除去する。Ｃｏ層５０４Ａの除去は、アンモニアと過酸化水素との混合液などの薬液を用いた薬液処理等、従来公知の方法によって行うことができる。
【００５４】
（６）第１の高温熱処理工程
境界線Ｌを含む領域（含境界部分）以外の領域に残存しているＣｏ層５０４Ａが除去された後、更に前記第１の低温熱処理工程よりも高い温度で熱処理を行うことにより、図６に示すように、前記境界線Ｌを含む領域（含境界部分）にて前記金属モノシリサイド（ＣｏＳｉ）層３００Ａは、更にポリシリコン２８と反応して金属ダイシリサイド（ＣｏＳｉ２）が生成し、含境界部分に金属シリサイド層３０Ａが形成される。
【００５５】
上記熱処理の方法としては、第１の低温熱処理工程と同様の方法を用いることができる。尚、第１の高温熱処理工程における熱処理の温度は、Ｃｏモノシリサイド（ＣｏＳｉ）からＣｏダイシリサイド（ＣｏＳｉ２）への変化が充分に行われる温度に設定することが好ましく、例えば７００℃以上が好ましい。
【００５６】
（７）第２のＳｉＯ２層形成工程
境界線Ｌを含む領域（含境界部分）に金属シリサイド層３０Ａが形成された後、半導体基板１２の該金属シリサイド層３０Ａが形成された側の表面全面に第２のＳｉＯ２層（ＳｉＯ２を含む層）５０３Ｂを形成する。尚、図７に示すように、第２のＳｉＯ２層５０３Ｂは、元々形成されていた第１のＳｉＯ２層５０３Ａ（図６参照）と一体となって層を形成する。
その後、図８に示すように、境界線Ｌを含む領域（含境界部分）以外の領域における前記第２のＳｉＯ２層５０３Ｂを除去する（元々形成されていた第１のＳｉＯ２層５０３Ａも同時に除去する）。
第２のＳｉＯ２層５０３Ｂの形成、および第２のＳｉＯ２層５０３Ｂの除去は、前記第１のＳｉＯ２層形成工程と同様の方法を用いることができる。
【００５７】
尚、第２のＳｉＯ２層５０３Ｂを形成する領域は、含境界部分の既に金属シリサイド層３０Ａが形成されている領域であることが好ましいが、既に金属シリサイド層３０Ａが形成されている領域よりもやや狭い範囲であってもよい。具体的には、第２のＳｉＯ２層５０３Ｂが形成される領域は、既に形成された金属シリサイド層３０Ａよりも、ゲート電極２４の長手方向（図８における左右方向）においてやや内側の範囲であってもよい。当該構成とすることにより、後述の第２の金属層形成工程において形成される第２の金属層としてのＣｏ層５０４Ｂが、既に形成されている金属シリサイド層３０Ａとオーバーラップして形成され、最終的に形成される含境界部分における金属シリサイド層３０Ａと無境界部分における金属シリサイド層３０Ｂとが不連続となることが防止される。
【００５８】
（８）第２の金属層形成工程
次いで、境界線Ｌを含む領域（含境界部分）以外の領域における前記第２のＳｉＯ２層５０３Ｂが除去されて、境界線Ｌを含む領域（含境界部分）にのみ第２のＳｉＯ２層５０３Ｂが残存した半導体基板１２の表面全面に、第２の金属層としてのＣｏ層５０４Ｂを形成する。
【００５９】
尚、境界線Ｌを含む領域（含境界部分）以外の領域に、境界線Ｌを含む領域（含境界部分）よりも厚さの薄い金属シリサイド層３０Ｂを形成する本実施形態においては、Ｃｏ層５０４Ｂの厚さを、前記第１の金属層形成工程におけるＣｏ層５０４Ａの厚さよりも薄くなるよう制御する。
また、求められるシート抵抗が得られる厚さの金属シリサイド層３０Ｂが形成されるよう、Ｃｏ層５０４Ａの厚さを制御する。
【００６０】
（９）第２の低温熱処理工程
次いで、熱処理を行うことにより、図８に示すように、前記境界線Ｌを含む領域（含境界部分）以外の領域にてＣｏ層５０４Ｂとポリシリコン２８とが反応しＣｏモノシリサイド（ＣｏＳｉ）層３００Ｂを形成する。Ｃｏモノシリサイド層３００Ｂは、Ｃｏ層５０４Ｂとポリシリコン２８とが直接接する部分、即ちポリシリコン２８が形成された領域であって、第２のＳｉＯ２層５０３Ｂが残存していない、境界線Ｌを含む領域（含境界部分）以外の領域（無境界部分）においてのみ形成される。
【００６１】
上記熱処理の方法としては、前記第１の低温熱処理工程と同様の方法を用いることができる。また、第２の低温熱処理工程における熱処理の温度は、Ｃｏモノシリサイド（ＣｏＳｉ）が生成し、且つＣｏダイシリサイド（ＣｏＳｉ２）が極力生成されない温度に設定することが好ましく、例えば５５０℃以下が好ましい。
【００６２】
（１０）第２の金属層除去工程
その後、図９に示すように、前記境界線Ｌを含む領域（含境界部分）に残存している前記第２の金属層としてのＣｏ層５０４Ｂ、およびポリシリコン２８が形成されていない領域に残存している前記第２の金属層としてのＣｏ層５０４Ｂを除去する。
Ｃｏ層５０４Ｂの除去は、前記第１の金属層除去工程と同様の方法を用いることができる。
【００６３】
（１１）第２の高温熱処理工程
境界線Ｌを含む領域（含境界部分）等に残存しているＣｏ層５０４Ａが除去された後、更に前記第２の低温熱処理工程よりも高い温度で熱処理を行うことにより、図９に示すように、前記境界線Ｌを含む領域（含境界部分）以外の領域にて前記金属モノシリサイド（ＣｏＳｉ）層３００Ｂは、更にポリシリコン２８と反応して金属ダイシリサイド（ＣｏＳｉ２）が生成し、無境界部分に金属シリサイド層３０Ｂが形成される。
【００６４】
上記熱処理の方法としては、第２の低温熱処理工程と同様の方法を用いることができる。尚、第２の高温熱処理工程における熱処理の温度は、Ｃｏモノシリサイド（ＣｏＳｉ）からＣｏダイシリサイド（ＣｏＳｉ２）への変化が充分に行われる温度に設定することが好ましく、例えば７００℃以上が好ましい。
【００６５】
（１２）第２のＳｉＯ２層除去工程
その後、図９に示すように、前記境界線Ｌを含む領域（含境界部分）に残存している前記第２のＳｉＯ２層５０３Ｂを除去する。
第２のＳｉＯ２層５０３Ｂの除去は、特に限定されることなく従来公知の方法によって行うことができる。
【００６６】
その後、公知の方法によりＳｉＮ、ＳｉＯＮ、ＳｉＯ２等からなる絶縁膜３２を形成することにより、図２（Ａ）に示す本実施形態に係る半導体装置が製造される。
【００６７】
尚、本実施形態に係る半導体装置の製造方法によれば、上記第１の金属層形成工程において前記第２の金属層としてのＣｏ層５０４Ｂよりも厚さが厚い第１の金属層としてのＣｏ層５０４Ａを形成していることから、第１の低温熱処理工程および第１の高温熱処理工程によって形成される含境界部分における金属シリサイド層３０Ａが、第２の低温熱処理工程および第２の高温熱処理工程によって形成される無境界部分における金属シリサイド層３０Ｂよりも厚さが厚く形成される。
【００６８】
また、導電性シリコン層形成工程において形成する導電性シリコン層としてのポリシリコン２８を、含境界部分と無境界部分とで等しい（誤差の範囲に収まっている）厚さに制御することにより、第１の低温熱処理工程および第１の高温熱処理工程によって第１の金属層としてのＣｏ層５０４Ａと前記ポリシリコン２８とを反応させて含境界部分における金属シリサイド層３０Ａを形成し、一方、第２の低温熱処理工程および第２の高温熱処理工程によって第２の金属層としてのＣｏ層５０４Ｂと前記導電性シリコン層としてのポリシリコン２８とを反応させて無境界部分における金属シリサイド層３０Ｂを形成していることから、金属シリサイド層３０とポリシリコン２８とを合わせた総厚が含境界部分と無境界部分とで等しく（誤差の範囲に収まっている）形成される。
【００６９】
さらに、図２（Ａ）に示すような、含境界部分における金属シリサイド層３０Ａの厚さが無境界部分における金属シリサイド層３０Ｂの厚さよりも厚い構成は、図１０（Ａ）に示すような、境界線Ｌを基準として図１０（Ａ）の時計方向に４５度傾いた状態で、境界線Ｌを斜めに横切るようにしてゲート電極２４が設けられた構成においても有効となる。
【００７０】
尚、ゲート電極２４が境界線Ｌを基準として傾いた構成とすることにより、図１１に示すように、ゲート電極２４の幅（以下、ゲート幅と称することもある）をｄとしたとき、Ｎ型領域１４とＰ型領域１６の境界線Ｌとゲート電極２４が交差する領域（ＮＰバッティング部）の領域幅（ＮＰバッティング部に対する実効ゲート幅）は√２ｄとなる。
【００７１】
したがって、図１２（Ａ）に示すように、ゲート電極１０６をＮ型トランジスタ形成領域１０２とＰ型トランジスタ形成領域１０４の境界線Ｌに対して直交するように配置した場合と比較して、ゲート電極２４のＮＰバッティング部に対する実効ゲート幅を約１．４倍にできる。
【００７２】
したがって、ゲート電極２４のゲート幅を大きくしなくとも、実効ゲート幅を大きくできるので、Ｎ型領域１４とＰ型領域１６の境界線Ｌ上のゲート電極２４で、電流が流れにくくなる抵抗異常の発生をより抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極２４のゲート幅を大きくする必要性が更に低減できるので、Ｎ型領域１４とＰ型領域１６の面積を大きくすることが抑えられ、半導体装置１０が全体として大型化することを更に低減できる。
【００７３】
なお、上記の態様では、Ｎ型領域１４とＰ型領域１６の境界線Ｌを基準として、図の時計方向に４５度傾けた状態でゲート電極２４を設ける構成としたが、ゲート電極２４は境界線Ｌを斜めに横切った状態とされていればよく、境界線Ｌを基準としてゲート電極２４を傾ける角度は、必ずしも４５度である必要はない。しかし、境界線Ｌを基準としてゲート電極２４を傾ける角度を４５度よりも大きくすると、ゲート電極２４の実効ゲート幅を、ゲート電極２４に抵抗異常を発生させないサイズとするためには、ゲート電極２４のゲート幅を角度に応じた分大きくする必要性が生じる。また、境界線Ｌを基準としてゲート電極２４を傾ける角度を４５度よりも小さくすると、ゲート電極２４を境界線Ｌに沿って長くなり、場合によってはレイアウト的にＮ型領域１４とＰ型領域１６のサイズを大きくする必要性が生じる。
【００７４】
これらの点を鑑みて、Ｎ型領域１４とＰ型領域１６の境界線Ｌを基準として、ゲート電極２４を傾ける角度を４５度とすることが、半導体装置１０の小型化およびゲート電極２４の抵抗異常の発生の抑制の観点からは好ましいものと言える。
【００７５】
また、ゲート電極２４を傾ける角度が４５度と極端に角度が変わらない程度であって、マスクずれによる実際に形成されるゲート電極と境界線Ｌとの交差角度のずれを考慮すれば、実際に形成されるゲート電極と境界線Ｌとの交差角度は４５度の±５度の範囲（４０度〜５０度）であれば、上述したような懸念も無視できる程度である。なお、レイアウト的にゲート幅を大きくすることができる許容範囲内で、ゲート電極と境界線Ｌとの交差角度を４５度より大きくしても構わないし、レイアウト的にＮ型領域とＰ型領域のサイズを大きくせずとも、ゲート電極と境界線Ｌとの交差角度を４５度より小さくできるのであればそのようにしてもよい。
【符号の説明】
【００７６】
１０  半導体装置
１２  半導体基板
１４  Ｎ型領域（Ｎチャネル型トランジスタ形成領域）
１６  Ｐ型領域（Ｐチャネル型トランジスタ形成領域）
１８  ソース拡散層
２０  ドレイン拡散層
２２  チャネル領域
２４  ゲート電極
２６  ゲート酸化膜
２８  ポリシリコン（導電性シリコン層）
３０，３０Ａ，３０Ｂ，３０Ｃ  金属シリサイド層
３２  絶縁膜
４０  ＭＯＳ型半導体装置（半導体装置）
４２  Ｎ型ＭＯＳトランジスタ形成領域（Ｎ型領域）
４４  Ｐ型ＭＯＳトランジスタ形成領域（Ｐ型領域）
５０  ゲート電極
３００Ａ，３００Ｂ  モノシリサイド層
５０３Ａ  第１のＳｉＯ２層（ＳｉＯ２を含む層）
５０３Ｂ  第２のＳｉＯ２層（ＳｉＯ２を含む層）
５０４Ａ  第１の金属層としてのＣｏ層
５０４Ｂ  第２の金属層としてのＣｏ層
【図１】
2010192523.tif 000003
【図２】
2010192523.tif 000004
【図３】
2010192523.tif 000005
【図４】
2010192523.tif 000006
【図５】
2010192523.tif 000007
【図６】
2010192523.tif 000008
【図７】
2010192523.tif 000009
【図８】
2010192523.tif 000010
【図９】
2010192523.tif 000011
【図１０】
2010192523.tif 000012
【図１１】
2010192523.tif 000013
【図１２】
2010192523.tif 000014
【図１３】
2010192523.tif 000015