(57)【要約】【課題】半導体装置を実装した際に他の電子機器に悪影響を及ぼすアウトガスの発生を防止する。  【解決手段】半導体基板１と、絶縁層１２と、回路素子配線１３と、前記配線と前記絶縁層とを被覆する金属膜１４とを備えてなる半導体装置１であって、前記回路素子配線１３が形成されている領域下にのみ前記絶縁層１２が形成されており、互いに隣接する回路素子配線１３間の短絡を防止する欠損部１７が前記金属膜１４に設けられていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の一面に形成された絶縁層と、
該絶縁層上に形成された回路素子配線と、
該回路素子配線と前記絶縁層とを被覆する金属膜と、を備え、
前記回路素子配線が形成されていない領域の前記絶縁層が除去されており、
該領域を被覆する前記金属膜に、前記回路素子配線の形成パターンに沿った欠損部が設けられていることを特徴とする半導体装置。
【請求項２】
前記回路素子配線は複数回周回されて形成されてなるインダクターであることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に集積回路が形成されてパッケージングされる半導体装置に関する。
【背景技術】
【０００２】
近年、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような要望に対応するための半導体装置のパッケージ構造（封止構造）として、集積回路が形成された半導体基板（半導体チップ）の寸法とパッケージの外形寸法とをほぼ等しくすることができるチップサイズパッケージ（Chip Size Package、以下、ＣＳＰと略記する）が知られている。
【０００３】
中でも、ウエハーレベル−チップサイズパッケージ（Wafer Level-CSP、以下、Ｗ−ＣＳＰと略記する）が注目されている。このＷ−ＣＳＰは再配線技術を利用したものであり、ウエハー状態のままの半導体基板に複数の集積回路を形成、パッケージングした後にチップ化した超小型のＣＳＰの製造方法、およびそれによって得られるチップ本体のことを指し、既に種々の構成が提案されている。
【０００４】
例えば、特許文献１には、半導体基板に形成された回路素子上に保護層を介して再配線を設けたＣＳＰにおいて、回路素子と再配線との間にクロストークを発生させないように、保護層上にバリア層を設けた構成が開示されている。
また、特許文献２には、半導体基板上にスパイラルインダクターが形成されたＣＳＰにおいて、配線を多層構造にしたために引き起こされる品質係数Ｑ値（インダクタンスと抵抗値との比）の低下を防止する目的で、コンタクトパッドを用いた接続構造が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２３５９７９号公報
【特許文献２】特開２００６−１１４８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
Ｗ−ＣＳＰにおいては、半導体装置のほぼ全面に封止材料として絶縁樹脂を塗布するが、Ｗ−ＣＳＰを他の半導体装置と共にパッケージ内に実装した際に熱が加わると、絶縁樹脂からのアウトガスの発生が懸念される。例えば、Ｗ−ＣＳＰをＳＡＷ（Surface Acoustic Wave）デバイスと共に実装する場合には、このアウトガスが発振特性に悪影響を及ぼすことが考えられるので、何らかの対策が必要とされていた。しかし、アウトガスの発生を考慮したものは殆どなく、対策が充分になされていないという問題があった。
本発明は、上記の課題を解決するためになされたものであって、アウトガスの発生が低減可能なＷ−ＣＳＰを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明の半導体装置は、半導体基板と、該半導体基板の片側表面に形成された絶縁層と、該絶縁層上に形成された回路素子配線と、該回路素子配線と前記絶縁層とを被覆する金属膜と、を備え、前記回路素子配線が形成されていない領域の前記絶縁層が除去されており、該領域を被覆する前記金属膜に、前記回路素子配線の形成パターンに沿った欠損部が設けられていることを特徴とする。
【０００８】
本発明に係る半導体装置では、回路素子配線が形成されていない領域の絶縁層が除去されているために、半導体装置の総体積中における絶縁層の占める割合が従来品に比べて小さくなるので、樹脂から発生するアウトガスの総量が減る。また、絶縁層がアウトガスを透過し難い金属膜によって被覆されているために、アウトガスの発生が十分に低減でき、他の実装部品へ影響を与えることがない。また、金属膜はアウトガスのみならず他のガスや湿気等に対しても不透過性を有するので、保護膜としても作用し、種々の環境変化による回路素子配線の劣化を防止することができる。
【０００９】
さらに、本発明に係る半導体装置では、回路素子配線が金属膜によって被覆されることで金属膜が回路配線と同様に導電部となるが、回路素子配線が形成されていない領域の金属膜に欠損部が設けられたことにより、隣接する回路素子配線間での短絡が発生することがない。
【００１０】
本発明に係る半導体装置では、回路素子配線が形成されていない領域の絶縁層が除去されているので、絶縁層を形成する樹脂の硬化時の収縮で発生する応力が大きくならない。この応力による歪を、絶縁層の除去部分で緩和できるので、半導体装置に反りが発生することがない。
【００１１】
本発明の半導体装置は、前記回路素子配線は複数回周回されて形成されてなるインダクターであることが好ましい。
本発明に係る半導体装置では、回路素子配線が金属膜で被覆されており、導電部となり、回路素子配線の断面積が大きくなる。これにより、インダクターの配線抵抗が低くなるので、インダクタンスと抵抗値との比で示される品質係数であるＱ値が高くなる。加えて、回路素子配線は絶縁層上に形成されているので、半導体装置とのカップリングが小さくなり、これによってもＱ値を高くすることができる。よって、利用周波数領域の自己共振周波数が高められ、利用周波数領域の広いインダクターとなる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る半導体装置の一実施形態の概略平面図。
【図２】図１に示した実施形態のＸ−Ｘ線矢視における概略断面図。
【図３】本発明に係る半導体装置の実装の一実施形態の概略構成図。
【図４】本発明に係る半導体装置を製造する工程断面図。
【発明を実施するための形態】
【００１３】
本発明の半導体装置１の一実施形態について、図面を参照して説明する。図１は本実施形態に係る半導体装置１の概略平面図であり、図２は図１のＸ―Ｘ線矢視における断面図である。
本実施形態に係る半導体装置１は、図１および図２に示すように、表面に熱酸化膜等の絶縁膜１８が形成されたシリコン基板（半導体基板）１１と、このシリコン基板１１の一方の面１１ａに形成された絶縁層１２と、この絶縁層１２上に形成された矩形のスパイラル状のインダクター（回路素子配線）１３と、このインダクター１３を被覆、封止する金属膜１４とを備えている。
【００１４】
絶縁層１２とインダクター１３と金属膜１４とは、略同一形状にパターニングされている。インダクター１３が形成されていない領域の絶縁層１２は除去されており、溝部１５が形成されている。金属膜１４は絶縁層１２と、これに積層されたインダクター１３を被覆しているが、絶縁層１２の除去領域である溝部１５は被覆していない。換言すると、溝部１５の上層に相当する領域の金属膜１４は除去されており、欠損部１７となっている。金属膜１４はインダクター１３を被覆することでインダクター１３とともに導電部となるが、この欠損部１７を設けることにより、隣接するスパイラル間でのショートが起きることはない。
【００１５】
インダクター１３は、所定の幅、間隔及び巻き数でスパイラル状に形成されている。インダクター１３の始端部（インダクター１３の周回外側の端部）１３ａには入力側配線２１が一体形成されている。インダクター１３の終端部１３ｂ（インダクター１３の周回中心側に配された端部）には、絶縁層１２の厚み方向に貫通するスルーホール（貫通孔）２２が形成されている。この貫通孔２２の内部には、インダクター１３の終端部１３ｂと電気的に接続された導電部が設けられており、引き出し配線２４と電気的に接続されている。
【００１６】
引き出し配線２４はインダクター１３の周回中心側から外側に向かって引き出されており、インダクター１３との交差領域２５においては、絶縁層１２の下側に配設される。この交差領域２５において、引き出し配線２４は金属膜１４とも交差するので、この領域の金属膜１４にはスパイラル間に設けたと同様の欠損部１７が形成されており、配線間のショートを防止している。
【００１７】
絶縁層１２を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）等やシリコン酸化物の無機材料等、絶縁性がある材料であれば良い。
【００１８】
インダクター１３の形成材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。
【００１９】
金属膜１４の形成材料としては、金（Ａｕ）、銅（Ｃｕ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）等の導電性と耐腐食性とに優れた金属が挙げられる。
【００２０】
次に上記半導体装置１の作用および効果を説明する。
本実施形態に係る半導体装置１にあっては、インダクター１３が形成されていない領域の絶縁層１２が除去されて溝部１５が形成されている。これにより、絶縁層１２の形成時の収縮で発生する応力を緩和するので、半導体装置１に歪が発生し難くなる。特に、溝部１５をインダクター１３のほぼ全面に亙って形成することで、インダクター１３領域内における小さな歪をも防ぐことができる。よって半導体基板１１を薄くした際にも基板に反りが発生することがなく、より小型化、薄型化できる。
【００２１】
また、絶縁層１２を除去して溝部１５を形成することで、半導体装置１の総体積中での樹脂の占める割合が従来品に比べて小さくなるので、樹脂から発生するアウトガスの総量が減る。そして、絶縁層１２がアウトガスを透過し難い金属膜１４によって被覆されているために、アウトガスの発生が低減され、他の実装部品へ影響を与えることがない。また、金属膜１４はアウトガスのみならず他のガスや湿気等に対しても不透過性を有するので、保護膜としても作用し、種々の環境変化によるインダクター１３の劣化を防止することができる。
【００２２】
また、インダクター１３を金属膜１４で被覆すると、金属膜１４も導電部となって導電部全体の断面積が大きくなり、インダクターの配線抵抗が低くなる。また、絶縁層１２に溝部１５を設けることで誘電率の高い絶縁層１２の体積が少なくなり、配線間の寄生容量も小さくなる。よって、インダクタンスと抵抗値との比で示されるＱ値が高くなる。加えて、インダクター１３を絶縁層１２上に形成することで、半導体基板１１とのカップリングが小さくなり、これによってもＱ値を高くすることができ、利用周波数領域の自己共振周波数が高められ、利用周波数領域の広いインダクター１３となる。
【００２３】
また、インダクター１３を金属膜１４で被覆すると金属膜１４も導電部となるが、溝部１５を被覆する金属膜１４に欠損部１７を設けることにより、互いに隣接するインダクター１３の配線間でのショートが発生することはない。
【００２４】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
本実施形態の半導体装置１はインダクターであるが、本発明はこれに限定されるものではなく、他の回路素子、例えば櫛歯状の電極の配線からなる薄膜ＳＡＷ（Surface Acoustic Wave）フィルターなどであってもよい。
【００２５】
本実施形態の半導体装置１は、他の回路素子類が形成されていない半導体基板１１上にインダクター１３を形成してなるものであるが、本発明に係る半導体装置１はこれに限定されるものではなく、絶縁層１２の下層に各種の半導体素子、ＩＣ等が形成されたものであってもよい。その場合には、この回路素子を被覆するようにパッシベーション膜が形成されている。パッシベーション膜は、厚さ０．１〜０．５μｍのＳｉＮ、ＳｉＯ２等からなる絶縁膜であり、例えばＬＰ−ＣＶＤ法等で形成できる。
【００２６】
次に、上記半導体装置１の実装例を説明する。図３は、上記半導体装置１をＳＡＷ発信器６０にインダクターとして実装した概略構成図である。
半導体装置１は、インダクター１３が形成された面を上側に向けて、基板６１に載置されている。基板６１上には図示しない配線が形成されており、インダクター１３の入力側配線と引き出し配線とがそれぞれ接続されている。また、基板６１上には、水晶発振子６３が接着剤で接着されており、ＩＣ等に代表される他の集積回路６４と接続されている。基板６１は、その上面をガラス基板などで封止されることで筐体とされ、ＳＡＷ発信器６０が構成される。
また、基板６１に形成された電極６２により、図示しない外部基板との接続が可能な構成となっている。
【００２７】
このように、本実施形態に係る半導体装置１にあっては、インダクター１３が形成されていない領域の絶縁層１２が除去されており、絶縁層１２は金属膜１４で被覆されているので、水晶発振子６３と共に筐体内に密封状態で実装しても、発振特性がアウトガスによって影響を受けることがなくなる。
【００２８】
本実施形態に係る半導体装置１はＷ−ＣＳＰ法によって得られる。Ｗ−ＣＳＰ法は、半導体ウエハーを用意し、この表面に複数個の半導体装置をマトリックス状に区画形成した後にダイシングして、各半導体装置毎に分割するものである。
【００２９】
図４（ａ）〜（ｇ）は本発明の半導体装置の製造方法の各工程を示した概略図である。以下、図面を参照して各工程を説明する。
図４（ａ）に示したように、表面に熱酸化膜等の絶縁膜１８が形成された半導体ウエハー１００を用意する。この半導体ウエハー１００の表面に何らかの半導体回路が形成されている場合には、ＳｉＯ２またはＳｉＮ等からなるパッシベーション膜を形成する。
【００３０】
次に、図４（ｂ）に示したように、感光性を有する絶縁樹脂を半導体ウエハー１００の表面に塗布、プリキュアして薄膜化した後に、インダクター１３が形成される領域以外をフォトリソグラフィーによって除去して、溝部１５を有する絶縁層１２をパターニングする。絶縁樹脂の塗布にはラミネート法、スピンコート法などを利用できる。フォトリソグラフィーでは、使用する絶縁樹脂の種類および露光の種類によってネガ型、ポジ型を選択できるが、配線層と略同一形状のパターンを形成するマスクを用意し、これを露光して絶縁樹脂を硬化させた後に、現像液で洗浄することで、所望厚さで所望パターンを有する絶縁層１２を形成することができる。
【００３１】
図４（ｃ）に示したように、シード層１６を絶縁層１２上にスパッタリング等により形成した後、さらに、このシード層１６上にインダクター１３の引き出し配線２４となるＣｕ線（図示せず）を積層する。より具体的には、シード層１６も引き出し配線２４も共にスパッタリングによって形成し、シード層１６は膜厚５００ｎｍのＴｉＷ膜、引き出し配線２４は膜厚１μｍのＣｕ膜等とする。
【００３２】
図４（ｄ）に示したように、電解めっきによりＣｕ薄膜のインダクター１３を形成する。めっきによる膜厚は、インダクターの配線厚よりも若干厚く形成しておき、後に表面をエッチングして所定厚にする。例えば７μｍの膜厚で形成した後、その表面を１μｍエッチングして、配線厚が６μｍのインダクター１３とする。
図４（ｅ）に示したように、インダクター１３の下層部以外のシード層１６をエッチング除去する。
【００３３】
図４（ｆ）に示したように、絶縁層１２、インダクター１３、溝部１５を被覆するように、金属膜１４を形成する。金属膜１４の形成方法は特に限定されるものではないが、緻密な成膜が可能なスパッタリングにより形成することが好ましい。これにより、絶縁層１２からのアウトガスの発生を遮蔽することができると共に、インダクター１３の配線を外環境から保護することができる。
【００３４】
図４（ｇ）に示したように、インダクター１３の隣接する配線間に形成された金属膜１４をエッチングで除去して欠損部１７とする。これにより、絶縁層１２とインダクター１３と樹脂封止層１４とが、ほぼ同一形状のパターンで積層された半導体ウエハー１００が得られる。
この後、各インダクター１３毎に半導体ウエハー１００をダイシングすることで、図１および図２に示した本実施形態の半導体装置１とすることができる。
【符号の説明】
【００３５】
１、６０…半導体装置、１１…シリコン基板、１２…絶縁層、１３…インダクター、１４…金属膜、１７…欠損部、１００…半導体ウエハー
【図１】
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【図２】
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【図３】
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【図４】
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