(57)【要約】【課題】電荷保持特性の向上を図る。【解決手段】フラッシュメモリは半導体基板１１と半導体基板内に形成された素子分離絶縁膜２１と半導体基板上に形成された第１の絶縁膜１２と第１の絶縁膜上に形成された第２の絶縁膜１３と第２の絶縁膜上に形成された第３の絶縁膜１４と第２の絶縁膜における第１の方向の第１の両側面及び第１の方向と交差する第２の方向の第２の両側面のうち少なくとも一方に形成された第４の絶縁膜１９及び２４とを有し、第２の絶縁膜は第１及び第３の絶縁膜よりも正孔に対するバリアハイトが低い第１のトンネル絶縁膜２０と第１のトンネル絶縁膜上に形成された第１の電荷蓄積層１５と第１の電荷蓄積層上に形成された第１のブロック絶縁膜１６と第１のブロック絶縁膜上に形成され、第１の方向に延在された第１の制御ゲート電極２２とを具備する。【選択図】      図１７
2010098124.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された素子分離絶縁膜と、
前記半導体基板上に形成された第１の絶縁膜と前記第１の絶縁膜上に形成された第２の絶縁膜と前記第２の絶縁膜上に形成された第３の絶縁膜と前記第２の絶縁膜における第１の方向の第１の両側面及び前記第１の方向と交差する第２の方向の第２の両側面のうち少なくとも一方に形成された第４の絶縁膜とを有し、前記第２の絶縁膜は前記第１及び第３の絶縁膜よりも正孔に対するバリアハイトが低い第１のトンネル絶縁膜と、
前記第１のトンネル絶縁膜上に形成された第１の電荷蓄積層と、
前記第１の電荷蓄積層上に形成された第１のブロック絶縁膜と、
前記第１のブロック絶縁膜上に形成され、前記第１の方向に延在された第１の制御ゲート電極と、
を具備することを特徴とするフラッシュメモリ。
【請求項２】
前記半導体基板上に形成された第５の絶縁膜と前記第５の絶縁膜上に形成された第６の絶縁膜と前記第６の絶縁膜上に形成された第７の絶縁膜と前記第６の絶縁膜における前記第１の方向の第３の両側面及び前記第２の方向の第４の両側面のうち少なくとも一方に形成された第８の絶縁膜とを有する第２のトンネル絶縁膜と、
前記第２のトンネル絶縁膜上に形成された第２の電荷蓄積層と、
前記第２の電荷蓄積層上に形成された第２のブロック絶縁膜と、
前記第２のブロック絶縁膜上に形成され、前記第１の方向に延在された第２の制御ゲート電極と、
をさらに具備し、
前記第１及び第５の絶縁膜は、前記第２の方向で連続する同一の層で形成され
前記第３及び第７の絶縁膜は、前記第２の方向で連続する同一の層で形成され、
前記第４及び第８の絶縁膜は、前記第２の方向で連続する同一の層で形成されることを特徴とする請求項１記載のフラッシュメモリ。
【請求項３】
前記第１の制御ゲート電極の前記第２の方向の幅は、前記第１の電荷蓄積層の前記第２の方向の幅より狭いことを特徴とする請求項１記載のフラッシュメモリ。
【請求項４】
前記第２の絶縁膜は、前記第４の絶縁膜よりも前記正孔に対する前記バリアハイトが低いことを特徴とする請求項３記載のフラッシュメモリ。
【請求項５】
前記第１、第３及び第４の絶縁膜は、シリコン酸化膜であり、
前記第２の絶縁膜は、シリコン窒化膜又はシリコン酸窒化膜であることを特徴とする請求項１乃至４のいずれか１項記載のフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３層構造のトンネル絶縁膜を有するフラッシュメモリに関する。
【背景技術】
【０００２】
電荷蓄積層に電荷を蓄積するフラッシュメモリでは、半導体基板からトンネル絶縁膜を介して電荷蓄積層に正孔を注入する。この正孔を注入する効率を向上するために、トンネル絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜という３層に積層する構造が提案されている（例えば、特許文献１参照。）。
【０００３】
しかしながら、上記構造のフラッシュメモリにおいては、メモリセルトランジスタの電荷保持特性が劣化する。
【特許文献１】特開２００６−２１６２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電荷保持特性の向上を図ることが可能なフラッシュメモリを提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によるフラッシュメモリは、半導体基板と、前記半導体基板内に形成された素子分離絶縁膜と、前記半導体基板上に形成された第１の絶縁膜と前記第１の絶縁膜上に形成された第２の絶縁膜と前記第２の絶縁膜上に形成された第３の絶縁膜と前記第２の絶縁膜における第１の方向の第１の両側面及び前記第１の方向と交差する第２の方向の第２の両側面のうち少なくとも一方に形成された第４の絶縁膜とを有し、前記第２の絶縁膜は前記第１及び第３の絶縁膜よりも正孔に対するバリアハイトが低い第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に形成された第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成された第１のブロック絶縁膜と、前記第１のブロック絶縁膜上に形成され、前記第１の方向に延在された第１の制御ゲート電極と、を具備する。
【発明の効果】
【０００６】
本発明によれば、電荷保持特性の向上を図ることが可能なフラッシュメモリを提供できる。
【発明を実施するための最良の形態】
【０００７】
従来のフラッシュメモリでは、上述するように、電荷蓄積層に正孔を注入するときの効率を向上するために、トンネル絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造が提案されていた。
【０００８】
ところが、本発明者が、実際に３層構造のトンネル絶縁膜をフラッシュメモリに適用したところ、次のような問題が起こることが分かった。
【０００９】
まずは、図１（ａ）及び（ｂ）を用いて、３層構造のトンネル絶縁膜を有するフラッシュメモリにおけるメモリセルトランジスタの構造について簡単に説明する。
【００１０】
ここで、図１（ａ）は、メモリセルトランジスタのワード線（ＷＬ）方向における断面図を示す。図１（ｂ）は、メモリセルトランジスタのビット線（ＢＬ）方向における断面図を示す。
【００１１】
図１（ａ）に示すように、ワード線方向の断面においては、半導体基板１１内に素子分離絶縁膜２１が形成されている。この素子分離絶縁膜２１に挟まれた領域は、メモリセルトランジスタのチャネル領域ＣＨとなる。このチャネル領域ＣＨ上には、トンネル絶縁膜１０、電荷蓄積層１５、ブロック絶縁膜１６及び電極層１７が順に積層されている。そして、電極層１７及び素子分離絶縁膜２１上に制御ゲート電極２２が形成されている。また、図１（ｂ）に示すように、ビット線方向の断面においては、半導体基板１１表面にソース／ドレイン層Ｓ／Ｄが形成され、このソース／ドレイン層Ｓ／Ｄに挟まれた領域がチャネル領域ＣＨとなる。チャネル領域ＣＨ上には、トンネル絶縁膜１０、電荷蓄積層１５、ブロック絶縁膜１６、電極層１７及び制御ゲート電極２２が順に積層されている。ここで、トンネル絶縁膜１０は、第１のシリコン酸化膜１２／シリコン窒化膜１３／第２のシリコン酸化膜１４の３層構造を有している。
【００１２】
しかし、上記従来のメモリセルトランジスタにおいては、図２（ａ）及び（ｂ）に示すように、シリコン窒化膜１３はエッチング時に損傷を受け、ワード線方向及びビット線方向におけるシリコン窒化膜１３の端部に欠陥２３が生じる。すると、電荷蓄積層１５に蓄積した電子がこの欠陥２３を介して半導体基板１１へ抜けてしまい、電荷保持特性が劣化してしまうという問題が生じる。
【００１３】
また、図３に示すように、エッチング加工により、電極層１７及び制御ゲート電極２２のビット線方向の幅が、電荷蓄積層１５のビット線方向の幅より狭くなる場合がある。この場合、制御ゲート電極２２に負バイアスを印加し、消去状態にするとき、チャネル領域ＣＨの中央部Ａでは、メモリセルトランジスタはオフ状態なので、チャネル電流は流れない。しかし、チャネル領域ＣＨの端部Ｂでは、制御ゲート電極２２に負バイアスを印加しても電界がかからず、メモリセルトランジスタのオン状態が維持される。このため、チャネル領域ＣＨの端部Ｂにおいて、チャネル電流が流れ、結果として、図４に示すように、メモリセルトランジスタＭＴがオフ時のチャネル電流が増加してしまい、メモリセルトランジスタＭＴの動作不良が生じる。
【００１４】
以上のように、３層構造のトンネル絶縁膜１０をフラッシュメモリに適用した場合、トンネル絶縁膜１０を構成するシリコン窒化膜１３におけるワード線方向及びビット線方向の端部に欠陥２３が生じ、電荷保持特性が劣化する。また、電極層１７及び制御ゲート電極２２のビット線方向の幅が、電荷蓄積層１５のビット線方向の幅より狭くなることで、メモリセルトランジスタのオフ電流が増加してしまう。
【００１５】
そこで、本発明は、電荷蓄積層１５に正孔を注入する効率を向上できる３層構造のトンネル絶縁膜を用いるだけでなく、さらに、上述する本発明者が発見した３層構造のトンネル絶縁膜を用いることによる問題も回避可能なフラッシュメモリを提供する。尚、本実施形態のフラッシュメモリは、ＮＡＮＤ型でもＮＯＲ型でもよく、特にＭＯＮＯＳ構造において適用されるものである。
【００１６】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
［第１の実施形態］
第１の実施形態は、トンネル絶縁膜が第１のシリコン酸化膜（第１の絶縁膜）、シリコン窒化膜（第２の絶縁膜）、第２のシリコン酸化膜（第３の絶縁膜）の３層で形成され、シリコン窒化膜におけるワード線方向の端部に第３のシリコン酸化膜（第４の絶縁膜）が形成される例である。
【００１８】
図５は、本発明の第１の実施形態に係るフラッシュメモリのメモリセルトランジスタの平面図を示す。図６は、図５のVI−VI線に沿ったワード線方向の断面図を示す。尚、図６においては、図５のビット線ＢＬの図示を省略する。以下に、第１の実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。
【００１９】
図５に示すように、ビット線ＢＬ及び制御ゲート電極２２が交差するように配置され、これらの交差領域にメモリセルトランジスタＭＴ１、ＭＴ２が形成されている。このメモリセルトランジスタＭＴ１、ＭＴ２のトンネル絶縁膜２０は、第１のシリコン酸化膜１２／シリコン窒化膜１３／第２のシリコン酸化膜１４の３層構造を有している。ここで、シリコン窒化膜１３は図５の斜線部分に形成され、シリコン窒化膜１３のワード線方向（チャネル幅方向）の両側面には第３のシリコン酸化膜１９が形成されている。第３のシリコン酸化膜１９のワード線方向の各幅Ｗ２及びＷ３は、シリコン窒化膜１３のワード線方向の幅Ｗ１の例えば２０％程度である。
【００２０】
図６に示すように、ワード線方向の断面においては、半導体基板１１内に素子分離絶縁膜２１が設けられ、この素子分離絶縁膜２１の間に挟まれた半導体基板１１表面にチャネル領域ＣＨが形成されている。このチャネル領域ＣＨ上にトンネル絶縁膜２０が形成され、このトンネル絶縁膜２０上に金属酸化膜（例えばアルミニウム酸化膜）で構成される電荷蓄積層１５が形成されている。この電荷蓄積層１５上に例えばシリコン酸化膜で構成されるブロック絶縁膜１６が形成されている。このブロック絶縁膜１６上に例えばＰ添加非結晶又は多結晶シリコンで構成される電極層１７が素子分離絶縁膜２１と同じ高さまで形成されている。そして、メモリセルトランジスタＭＴ１、ＭＴ２の書き込み、消去、読み出しのために制御電圧が印加される制御ゲート電極２２は、電極層１７及び素子分離絶縁膜２１上に形成されている。
【００２１】
ここで、トンネル絶縁膜２０は、第１のシリコン酸化膜１２、シリコン窒化膜１３、第２のシリコン酸化膜１４、及び第３のシリコン酸化膜１９で形成されている。第１のシリコン酸化膜１２は、半導体基板１１上に形成されている。シリコン窒化膜１３は、第１のシリコン酸化膜１２上に形成されている。第２のシリコン酸化膜１４は、シリコン窒化膜１３上に形成されている。第３のシリコン酸化膜１９は、シリコン窒化膜１３におけるワード線方向の両側面を覆うように形成されている。この第３のシリコン酸化膜１９は、チャネル領域ＣＨのワード線方向における両端部の上方部分に位置し、シリコン窒化膜１３及び素子分離絶縁膜２１の間に配置されている。従って、シリコン窒化膜１３のワード線方向における両側面は素子分離絶縁膜２１に直接接しておらず、第３のシリコン酸化膜１９が素子分離絶縁膜２１に直接接している。このようなトンネル絶縁膜２０は、ワード線方向において、シリコン窒化膜１３の幅は第１及び第２のシリコン酸化膜１２及び１４の幅よりも狭くなっている。
【００２２】
尚、トンネル絶縁膜２０の材料は、種々に変更可能である。例えば、符号１３の絶縁膜（以下、絶縁膜１３と称す。）は、符号１２の絶縁膜（以下、絶縁膜１２と称す。）及び符号１４の絶縁膜（以下、絶縁膜１４と称す。）よりも正孔に対するバリアハイトが低い膜であることが望ましく、さらに、符号１９の絶縁膜（以下、絶縁膜１９と称す。）よりも正孔に対するバリアハイトが低い膜であることが望ましい。ここで、絶縁膜１２、１４は、同じ材料であっても、異なる材料であってもよい。具体的な材料の組み合わせとしては、絶縁膜１２／絶縁膜１３／絶縁膜１４／絶縁膜１９は、シリコン酸化膜／シリコン酸窒化膜／シリコン酸化膜／シリコン酸化膜、シリコン酸化膜又はシリコン酸窒化膜／シリコン窒化膜／シリコン酸化膜又はシリコン酸窒化膜／シリコン酸化膜又はシリコン酸窒化膜等が挙げられる。また、正孔に対するバリアハイトが高い膜とは、例えば、誘電率の高い膜（ｈｉｇｈ−ｋ膜）が挙げられる。
【００２３】
図６乃至図１０は、本発明の第１の実施形態に係るフラッシュメモリの２つのメモリセルトランジスタにおけるワード線方向の製造工程の断面図を示す。以下に、第１の実施形態に係るメモリセルトランジスタの製造工程について説明する。
【００２４】
まず、図７に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１１（例えばシリコン基板）上に第１のシリコン酸化膜１２が形成される。このＣＶＤ法による第１のシリコン酸化膜１２の成膜条件は、例えば、原料ガスとしてジクロルシラン及び亜酸化窒素ガスを用い、成膜温度は６００℃から８５０℃である。尚、第１のシリコン酸化膜１２は、酸化性雰囲気ガスによる熱酸化膜で形成されてもよい。
【００２５】
次に、ＣＶＤ法により、第１のシリコン酸化膜１２上にシリコン窒化膜１３が形成される。このＣＶＤ法によるシリコン窒化膜１３の成膜条件は、例えば、原料ガスとしてジクロルシランとアンモニアを用い、５００℃から８５０℃に熱した炉において行われる。ここで、第１のシリコン酸化膜１２上には、シリコン窒化膜１３の代わりにシリコン酸窒化膜が形成されてもよい。
【００２６】
次に、ＣＶＤ法により、シリコン窒化膜１３上に第２のシリコン酸化膜１４が形成される。このＣＶＤ法による第２のシリコン酸化膜１４の成膜条件は、第１のシリコン酸化膜１２と同様である。
【００２７】
次に、第２のシリコン酸化膜１４上に電荷蓄積層１５が形成される。この電荷蓄積層１５の成膜条件は、例えば、原料ガスとしてトリメチルアルミニウム及び水蒸気を用い、成膜温度は６００℃前後である。上記条件によりアルミニウム酸化膜からなる電荷蓄積層１５が形成される。
【００２８】
次に、ＣＶＤ法により、電荷蓄積層１５上にブロック絶縁膜１６が形成される。このＣＶＤ法によるブロック絶縁膜１６の成膜条件は、例えば、原料ガスとしてジクロルシラン及び亜酸化窒素ガスを用い、６００℃から８５０℃に熱した炉において行われる。上記条件によりシリコン酸化膜からなるブロック絶縁膜１６が形成される。
【００２９】
次に、ＣＶＤ法により、ブロック絶縁膜１６上に電極層１７が形成される。このＣＶＤ法による電極層１７の成膜条件は、例えば、原料ガスとしてフォスフィンとシランガスを用い、成膜温度は４００℃から７００℃である。上記条件によりＰ添加非晶質または多結晶シリコン膜からなる電極層１７が形成される。
【００３０】
次に、図８に示すように、フォトリソグラフィや加工マスク材を用いてドライエッチングにより、図１０の素子分離絶縁膜２１を埋め込むトレンチ１８が形成される。上記トレンチ１８は、ドライエッチングにより、電極層１７、ブロック絶縁膜１６、電荷蓄積層１５、第２のシリコン酸化膜１４、シリコン窒化膜１３、第１のシリコン酸化膜１２、及び半導体基板１１を順次加工することで、ビット線方向に沿って形成される。これにより、トレンチ１８に接したシリコン窒化膜１３におけるワード線方向の端部が露出される。この際、シリコン窒化膜１３におけるワード線方向の端部に欠陥２３が生じる場合がある。
【００３１】
次に、図９に示すように、露出されたシリコン窒化膜１３におけるワード線方向の端部が熱処理により酸化され、シリコン窒化膜１３におけるワード線方向の端部を覆うように第３のシリコン酸化膜１９が形成される。この熱処理は、例えば、酸化性雰囲気ガスにより５００℃から１１００℃で行われる。この熱処理により、シリコン窒化膜１３におけるワード線方向の端部に第３のシリコン酸化膜１９が形成されることで、欠陥２３が修復される。このように、トレンチ１８に接して露出した部分のトンネル絶縁膜２０はすべてシリコン酸化膜１２、１４、１９となる。尚、酸化性ラジカル雰囲気にさらせば、室温から６００℃という低温でもシリコン窒化膜１３の端部が酸化され、同様に第３のシリコン酸化膜１９が形成される。
【００３２】
次に、図１０に示すように、例えばテトラエトキシシランガスを用いて５００℃から８００℃でＣＶＤ法により、トレンチ１８内にシリコン酸化膜が堆積される。その後、電極層１７が露出するまでシリコン酸化膜が平坦化され、このシリコン酸化膜からなる素子分離絶縁膜２１が形成される。
【００３３】
最後に、図６に示すように、電極層１７及び素子分離絶縁膜２１上に制御ゲート電極２２が形成される。
【００３４】
以上のように、第１のシリコン酸化膜１２、シリコン窒化膜１３、第２のシリコン酸化膜１４、及び第３のシリコン酸化膜１９でトンネル絶縁膜２０が形成され、このトンネル絶縁膜２０を有するメモリセルトランジスタＭＴ１、ＭＴ２が形成される。
【００３５】
尚、上述するメモリセルトランジスタＭＴ１、ＭＴ２の各層は、上記の材料に限定されず、種々変更可能である。
【００３６】
上記第１の実施形態によれば、トレンチ１８を形成するためのエッチング時にシリコン窒化膜１３のワード線方向における両側面に欠陥２３が生じた場合であっても、その後、このシリコン窒化膜１３における露出された両側面を酸化することで、この部分に第３のシリコン酸化膜１９が形成される。これにより、シリコン窒化膜１３のワード線方向における両側面のエッチングによる欠陥２３を減らすことができる。従って、電荷蓄積層１５に蓄積した電子がこの欠陥２３部分を介して半導体基板１１へ抜けてしまうことを抑制できる。このため、シリコン窒化膜１３の端部におけるリーク電流を抑制でき、メモリセルトランジスタＭＴ１、ＭＴ２の電荷保持特性を向上できる。
【００３７】
また、本実施形態のトンネル絶縁膜２０の中央部は、第１のシリコン酸化膜１２／シリコン窒化膜１３／第２のシリコン酸化膜１４からなる３層構造である。シリコン窒化膜１３は、シリコン酸化膜１２、１４と比べて、正孔に対するバリアハイトが低いという特性がある。このため、シリコン窒化膜１３が第１のシリコン酸化膜１２及び第２のシリコン酸化膜１４の間に形成されることで、半導体基板１１からトンネル絶縁膜２０を介して正孔を電荷蓄積層１５に注入するとき、正孔を注入する効率の向上を図ることができる。
【００３８】
［第２の実施形態］
上記第１の実施形態では、トンネル絶縁膜中のシリコン窒化膜において、ワード線方向の端部のみが酸化され、この部分にシリコン酸化膜が形成された。これに対し、第２の実施形態では、シリコン窒化膜におけるビット線方向の端部のみが酸化され、この部分にシリコン酸化膜が形成される例である。尚、ここでは、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。
【００３９】
図１１は、本発明の第２の実施形態に係るフラッシュメモリのメモリセルトランジスタの平面図を示す。図１２は、図１１のXII−XII線に沿ったビット線方向の断面図を示す。尚、図１２においては、図１１のビット線ＢＬの図示を省略する。以下に、第２の実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。
【００４０】
図１１及び図１２に示すように、第２の実施形態において、第１の実施形態と異なる点は、第３のシリコン酸化膜２４が、シリコン窒化膜１３におけるビット線方向（チャネル長方向）の両側面を覆うように形成されている点である。従って、本実施形態では、シリコン窒化膜１３のワード線方向の両側面と素子分離絶縁膜２１との間にはシリコン酸化膜は形成されていない。
【００４１】
ここで、図１１に示すように、第３のシリコン酸化膜２４のビット線方向の各幅Ｗ５及びＷ６は、シリコン窒化膜１３のビット線方向の幅Ｗ４の例えば２０％程度である。
【００４２】
また、図１２に示すように、ビット線方向の断面において、半導体基板１１内にソース／ドレイン層Ｓ／Ｄが設けられ、このソース／ドレイン層Ｓ／Ｄの間に挟まれた半導体基板１１表面にチャネル領域ＣＨが形成されている。このチャネル領域ＣＨ上にトンネル絶縁膜２０が形成されている。このトンネル絶縁膜２０は、第１のシリコン酸化膜１２、シリコン窒化膜１３、第２のシリコン酸化膜１４、及び第３のシリコン酸化膜２４で形成されている。第１のシリコン酸化膜１２は、半導体基板１１上に形成されている。シリコン窒化膜１３は、第１のシリコン酸化膜１２上に形成されている。第２のシリコン酸化膜１４は、シリコン窒化膜１３上に形成されている。第３のシリコン酸化膜２４は、シリコン窒化膜１３におけるビット線方向の両側面に形成され、チャネル領域ＣＨにおけるビット線方向の両端部の上方部分に位置する。このようなトンネル絶縁膜２０は、ビット線方向において、シリコン窒化膜１３の幅は第１及び第２のシリコン酸化膜１２及び１４の幅よりも狭くなっている。
【００４３】
尚、トンネル絶縁膜２０の材料は、上記第１の実施形態と同様、種々に変更可能である。
【００４４】
図１２乃至図１５は、本発明の第２の実施形態に係るフラッシュメモリの２つのメモリセルトランジスタにおけるビット線方向の製造工程の断面図を示す。以下に、第２の実施形態に係るメモリセルトランジスタの製造工程について説明する。
【００４５】
まず、第２の実施形態においても、第１の実施形態の製造工程と同様に、図７及び図８の工程が行われる。ここで、第２の実施形態において、第１の実施形態と異なる点は、図９のようにシリコン窒化膜１３におけるワード線方向の両側面が酸化されずに、トレンチ１８内に素子分離絶縁膜２１が堆積される点である。これにより、ビット線方向に沿ってアクティブエリアごとに素子分離される。以上の工程により、第２の実施形態をビット線方向の断面からみると、図１３のような構造となる。
【００４６】
次に、図１４に示すように、ＣＶＤ法により、電極層１７上に制御ゲート電極２２が形成される。このＣＶＤ法による制御ゲート電極２２の成膜条件は、例えば、原料ガスとしてフォスフィンとシランガスを用い、成膜温度は４００℃から７００℃である。上記条件によりＰ添加非晶質または多結晶シリコン膜からなる制御ゲート電極２２が形成される。
【００４７】
次に、図１５に示すように、フォトリソグラフィや加工マスク材を用いてドライエッチングにより、ワード線方向に沿って制御ゲート電極２２、電極層１７、ブロック絶縁膜１６、電荷蓄積層１５、第２のシリコン酸化膜１４、シリコン窒化膜１３及び第１のシリコン酸化膜１２が順次加工される。これにより、シリコン窒化膜１３におけるビット線方向の端部が露出される。この際、シリコン窒化膜１３におけるビット線方向の端部に欠陥２３が生じる場合がある。
【００４８】
次に、図１２に示すように、露出されたシリコン窒化膜１３のビット線方向における端部が熱処理により酸化され、シリコン窒化膜１３におけるビット線方向の端部を覆うように第３のシリコン酸化膜２４が形成される。この熱処理は、例えば、酸化性雰囲気ガスにより５００℃から１１００℃で行われる。この熱処理により、シリコン窒化膜１３におけるビット線方向の端部に第３のシリコン酸化膜２４が形成されることで、欠陥２３が修復される。このように、ビット線方向の露出したトンネル絶縁膜２０の端部はすべてシリコン酸化膜１２、１４、２４となる。尚、酸化性ラジカル雰囲気にさらせば、室温から６００℃という低温でもシリコン窒化膜１３が酸化され、同様に第３のシリコン酸化膜２４が形成される。
【００４９】
以上のように、第１のシリコン酸化膜１２、シリコン窒化膜１３、第２のシリコン酸化膜１４、及び第３のシリコン酸化膜２４でトンネル絶縁膜２０が形成され、このトンネル絶縁膜２０を有するメモリセルトランジスタＭＴ１、ＭＴ３が形成される。
【００５０】
尚、上述するメモリセルトランジスタＭＴ１、ＭＴ３の各層は、上記の材料に限定されず、種々変更可能である。
【００５１】
上記第２の実施形態によれば、メモリセルトランジスタＭＴ１、ＭＴ３を加工するためのエッチング時にシリコン窒化膜１３のビット線方向における両側面に欠陥２３が生じた場合であっても、その後、このシリコン窒化膜１３における露出された両側面を酸化することで、この部分に第３のシリコン酸化膜２４が形成される。これにより、シリコン窒化膜１３のビット線方向における両側面のエッチングによる欠陥２３を減らすことができる。従って、第１の実施形態と同様に、電荷蓄積層１５に蓄積した電子がこの欠陥２３部分を介して半導体基板１１へ抜けてしまうことを抑制できるため、メモリセルトランジスタＭＴ１、ＭＴ３の電荷保持特性を向上できる。
【００５２】
また、第２の実施形態のトンネル絶縁膜２０の中央部は、第１のシリコン酸化膜１２／シリコン窒化膜１３／第２のシリコン酸化膜１４からなる３層構造である。このため、第１の実施形態と同様、半導体基板１１からトンネル絶縁膜２０を介して正孔を電荷蓄積層１５に注入するとき、正孔を注入する効率の向上を図ることができる。
【００５３】
［第３の実施形態］
上記第１の実施形態では、トンネル絶縁膜中のシリコン窒化膜において、ワード線方向の端部のみが酸化され、この部分にシリコン酸化膜が形成された。また、上記第２の実施形態では、トンネル絶縁膜中のシリコン窒化膜において、ビット線方向の端部のみが酸化され、この部分にシリコン酸化膜が形成された。これらに対し、第３の実施形態では、トンネル絶縁膜中のシリコン窒化膜におけるワード線方向及びビット線方向の端部がいずれも酸化され、シリコン窒化膜の側面全体にシリコン酸化膜が形成される例である。尚、ここでは、上記第１及び第２の実施形態と同様の点については説明を省略し、異なる点について詳説する。
【００５４】
図１６は、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの平面図を示す。図１７（ａ）は、図１６のXVIIA−XVIIA線に沿ったワード線方向の断面図を示す。図１７（ｂ）は、図１６のXVIIB−XVIIB線に沿ったビット線方向の断面図を示す。尚、図１７（ａ）及び（ｂ）においては、図１６のビット線ＢＬの図示を省略する。以下に、第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。
【００５５】
図１６、図１７（ａ）及び（ｂ）に示すように、第３の実施形態において、第１及び第２の実施形態と異なる点は、第３のシリコン酸化膜１９及び２４が、シリコン窒化膜１３におけるワード線方向及びビット線方向の端部をいずれも覆うように形成されている点である。従って、シリコン窒化膜１３の側面の周囲の全てには、シリコン酸化膜１９、２４が形成されている。
【００５６】
尚、トンネル絶縁膜２０の材料は、上記第１の実施形態と同様、種々に変更可能である。
【００５７】
図１７（ａ）及び（ｂ）乃至図２３（ａ）及び（ｂ）は、本発明の第３の実施形態に係るフラッシュメモリの２つのメモリセルトランジスタにおけるワード線方向及びビット線方向の断面図を同じ製造工程ごとに示す。以下に、第３の実施形態に係るメモリトランジスタの製造工程について説明する。
【００５８】
まず、図１８（ａ）及び（ｂ）乃至図２０（ａ）及び（ｂ）に示すように、第１の実施形態の製造工程（図７乃至図９）と同様に、トレンチ１８によって露出されたシリコン窒化膜１３のワード線方向の端部が熱処理により酸化され、シリコン窒化膜１３におけるワード線方向の端部を覆うように第３のシリコン酸化膜１９が形成される。この熱処理により、シリコン窒化膜１３におけるワード線方向の端部に生じたエッチングによる欠陥２３が修復される。
【００５９】
次に、図２１（ａ）及び（ｂ）に示すように、ＣＶＤ法により、トレンチ１８内にシリコン酸化膜が堆積される。その後、電極層１７が露出するまでシリコン酸化膜が平坦化され、このシリコン酸化膜からなる素子分離絶縁膜２１が形成される。
【００６０】
次に、図２２（ａ）及び（ｂ）に示すように、ＣＶＤ法により、電極層１７上に制御ゲート電極２２が形成される。
【００６１】
次に、図２３（ａ）及び（ｂ）に示すように、フォトリソグラフィや加工マスク材を用いてドライエッチングにより、ワード線方向に沿って制御ゲート電極２２、電極層１７、ブロック絶縁膜１６、電荷蓄積層１５、第２のシリコン酸化膜１４、シリコン窒化膜１３及び第１のシリコン酸化膜１２が順次加工される。これにより、シリコン窒化膜１３におけるビット線方向の端部が露出される。このため、シリコン窒化膜１３におけるビット線方向の端部に欠陥２３が生じる場合がある。
【００６２】
次に、図１７（ａ）及び（ｂ）に示すように、第２の実施形態の製造工程（図１２）と同様に、露出されたシリコン窒化膜１３のビット線方向における端部が熱処理により酸化され、シリコン窒化膜１３におけるビット線方向の端部を覆うように第３のシリコン酸化膜２４が形成される。この熱処理により、シリコン窒化膜１３におけるビット線方向の端部に生じたエッチングによる欠陥２３が修復される。
【００６３】
以上のように、シリコン窒化膜１３の側面全体にシリコン酸化膜１９、２４が形成されたトンネル絶縁膜２０を有するメモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３が形成される。
【００６４】
尚、上述するメモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３の各層は、上記の材料に限定されず、種々変更可能である。
【００６５】
上記第３の実施形態によれば、トレンチ１８を形成するためのエッチング時にシリコン窒化膜１３のワード線方向における両側面に欠陥２３が生じた場合であっても、その後、このシリコン窒化膜１３における露出された両側面を酸化することで、この部分に第３のシリコン酸化膜１９が形成される。また、メモリセルトランジスタを加工するためのエッチング時にシリコン窒化膜１３のビット線方向における両側面に欠陥２３が生じた場合であっても、その後、このシリコン窒化膜１３における露出された両側面を酸化することで、この部分に第３のシリコン酸化膜２４が形成される。つまり、シリコン窒化膜１３のワード線方向及びビット線方向の両方の端部において、エッチングによる欠陥２３を減らすことができる、従って、第１及び第２の実施形態に比べて、電荷蓄積層１５に蓄積した電子がこの欠陥２３部分を介して半導体基板１１へ抜けてしまうことの抑制効果を高めることができるため、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３の電荷保持特性をさらに向上できる。
【００６６】
また、第３の実施形態のトンネル絶縁膜２０の中央部は、第１のシリコン酸化膜１２／シリコン窒化膜１３／第２のシリコン酸化膜１４からなる３層構造である。このため、第１及び第２の実施形態と同様、半導体基板１１からトンネル絶縁膜２０を介して正孔を電荷蓄積層１５に注入するとき、正孔を注入する効率の向上を図ることができる。
【００６７】
［第４の実施形態］
第４の実施形態は、第３の実施形態の変形例であり、ビット線方向において隣り合うメモリセルトランジスタ間のソース／ドレイン層上でトンネル絶縁膜が連続し、かつトンネル絶縁膜中のシリコン窒化膜におけるソース／ドレイン層上及びチャネル領域の両端部の上方部分をシリコン酸化膜で覆う例である。尚、ここでは、上記各実施形態と同様の点については説明を省略し、異なる点について詳説する。
【００６８】
図２４（ａ）及び（ｂ）は、本発明の第４の実施形態に係るフラッシュメモリの２つのメモリセルトランジスタにおけるワード線方向及びビット線方向の断面図を示す。以下に、第４の実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。
【００６９】
図２４（ａ）及び（ｂ）に示すように、第４の実施形態において、第３の実施形態と異なる点は、ビット線方向において隣接するメモリセルトランジスタＭＴ１、ＭＴ３間のソース／ドレイン層Ｓ／Ｄ上でメモリセルトランジスタＭＴ１、ＭＴ３のトンネル絶縁膜２０が連続している点である。
【００７０】
具体的には、メモリセルトランジスタＭＴ１の第１のシリコン酸化膜１２とメモリセルトランジスタＭＴ３の第１のシリコン酸化膜１２は、同一の層で形成され、メモリセルトランジスタＭＴ１及びＭＴ３で共有するソース／ドレイン層Ｓ／Ｄ上で分断されることなく連続的に形成されている。メモリセルトランジスタＭＴ１の第２のシリコン酸化膜１４とメモリセルトランジスタＭＴ３の第２のシリコン酸化膜１４は、同一の層で形成され、メモリセルトランジスタＭＴ１及びＭＴ３で共有するソース／ドレイン層Ｓ／Ｄ上で分断されることなく連続的に形成されている。メモリセルトランジスタＭＴ１のメモリセルトランジスタＭＴ３側の第３のシリコン酸化膜２４とメモリセルトランジスタＭＴ３のメモリセルトランジスタＭＴ１側の第３のシリコン酸化膜２４は、同一の層で形成され、メモリセルトランジスタＭＴ１及びＭＴ３で共有するソース／ドレイン層Ｓ／Ｄ上で分断されることなく連続的に形成されている。従って、メモリセルトランジスタＭＴ１及びＭＴ３間のソース／ドレイン層Ｓ／Ｄ上には、トンネル絶縁膜２０の第１のシリコン酸化膜１２、第３のシリコン酸化膜２４、第２のシリコン酸化膜１４が順に積層されている。換言すると、このメモリセルトランジスタＭＴ１及びＭＴ３間のソース／ドレイン層Ｓ／Ｄ上には、トンネル絶縁膜２０のシリコン窒化膜１３は存在せず、このシリコン窒化膜１３の端部は第３のシリコン酸化膜２４で覆われている。
【００７１】
尚、本実施形態は、第２の実施形態のように、ビット線方向のシリコン窒化膜１３の端部のみにシリコン酸化膜２４を形成する構造にも適用できる。
【００７２】
図２５（ａ）及び（ｂ）は、本発明の第４の実施形態に係るフラッシュメモリの２つのメモリセルトランジスタにおけるワード線方向及びビット線方向の製造工程の断面図を示す。以下に、第４の実施形態に係るメモリセルトランジスタの製造工程について説明する。
【００７３】
まず、第４の実施形態においても、ワード線方向において、第３の実施形態の製造工程と同様に図１８（ａ）及び（ｂ）乃至図２２（ａ）及び（ｂ）の工程が行われる。
【００７４】
その後、図２５（ａ）及び（ｂ）に示すように、フォトリソグラフィや加工マスク材を用いてドライエッチングにより、ワード線方向に制御ゲート電極２２、電極層１７、ブロック絶縁膜１６及び電荷蓄積層１５が順次加工される。このとき、第１のシリコン酸化膜１２、シリコン窒化膜１３、第２のシリコン酸化膜１４は加工されず、ソース／ドレイン層Ｓ／Ｄ上で連続的に残される。
【００７５】
次に、図２４（ａ）及び（ｂ）に示すように、シリコン窒化膜１３のビット線方向におけるチャネル領域ＣＨの両端部の上方部分及びソース／ドレイン層Ｓ／Ｄの上方部分が熱処理により酸化され、第３のシリコン酸化膜２４が形成される。
【００７６】
この熱処理は、例えば、５００℃から１２００℃程度にした反応容器内に水素と酸素を混合することにより、酸化性ラジカル雰囲気ガスを発生させ、この酸化性ラジカル雰囲気ガスを用いて行われる。酸化性ラジカル雰囲気ガスで酸化すると、酸化性ラジカル雰囲気ガスは酸化膜中で失活してしまう。これにより、図２４（ｂ）に示すように、ソース／ドレイン層Ｓ／Ｄの上方部分やチャネル領域ＣＨの両端部の上方部分のシリコン窒化膜１３は酸化されるが、チャネル領域ＣＨの中央部のシリコン窒化膜１３は酸化されずに残る。
【００７７】
尚、酸化性雰囲気による熱処理ではなく、例えばマイクロ波などで酸素ラジカル雰囲気ガスを発生させ、酸素ラジカル雰囲気ガスを用いて室温〜６００℃という低温でもシリコン窒化膜１３が酸化されるので、同様の膜構造を得ることが可能である。
【００７８】
以上のように、隣接したメモリセルトランジスタＭＴ１及びＭＴ３の間で連続するトンネル絶縁膜２０を有し、かつ、その領域において、トンネル絶縁膜２０中のシリコン窒化膜１３が第３のシリコン酸化膜２４で覆われたメモリセルトランジスタＭＴ１及びＭＴ３が形成される。
【００７９】
尚、上述するメモリセルトランジスタの各層ＭＴ１、ＭＴ２、ＭＴ３は、上記の材料に限定されず、種々変更可能である。
【００８０】
上記第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【００８１】
さらに、第４の実施形態では、ビット線方向において、隣接したメモリセルトランジスタＭＴ１、ＭＴ３間のソース／ドレイン層Ｓ／Ｄ上でトンネル絶縁膜２０が連続し、かつソース／ドレイン層Ｓ／Ｄ上及びチャネル領域ＣＨの両端部の上方部分にはシリコン窒化膜１３は存在しない。一般的に、シリコン酸化膜は、シリコン窒化膜より誘電率が小さいという特性がある。これにより、本実施形態は、メモリセルトランジスタＭＴ１及びＭＴ３間のトンネル絶縁膜２０中にシリコン窒化膜１３が存在する場合と比較して、素子間の寄生容量が小さくなり、メモリセルトランジスタＭＴ１及びＭＴ３間の干渉が低減できるという利点がある。
【００８２】
［第５の実施形態］
第５の実施形態は、第３の実施形態の変形例であり、ビット線方向において、電極層及び制御ゲート電極の幅が電荷蓄積層の幅より狭い場合の例である。尚、ここでは、上記各実施形態と同様の点については説明を省略し、異なる点について詳説する。また、本実施形態は、他の実施形態にも適用が可能である。
【００８３】
図２６は、本発明の第５の実施形態に係るフラッシュメモリの２つのメモリセルトランジスタにおけるビット線方向の断面図を示す。以下に、第５の実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。
【００８４】
図２６に示すように、第５の実施形態において、第３の実施形態と異なる点は、ビット線方向において、加工時のドライエッチングによる特性によって、電極層１７及び制御ゲート電極２２の幅が電荷蓄積層１５の幅より狭くなっている点である。そして、ブロック絶縁膜１６及び電荷蓄積層１５の側面には、上面から底面に向かって広がるような傾斜が形成されている。
【００８５】
ところで、上述したように、電極層１７及び制御ゲート電極２２の幅が電荷蓄積層１５の幅より狭くなることで、メモリセルトランジスタのチャネル領域ＣＨの端部に電界がかからず、データの消去時にトランジスタのオフ電流が増加してしまうという問題がある（図３及び図４参照）。
【００８６】
しかし、第５の実施形態では、トンネル絶縁膜２０中のシリコン窒化膜１３のビット線方向の幅を、電極層１７及び制御ゲート電極２２のビット線方向の幅と等しい、又はこの幅よりも狭くしている。これにより、データ消去時のオフ電流の増加を防ぐことができる。この理由について、以下に、図２７乃至図２９を用いて説明する。
【００８７】
図２７に示すように、書き込み状態は、電荷蓄積層１５に電子が蓄積された状態になる。その後、制御ゲート電極２２に負バイアスの電圧を印加して消去状態へ移行させる。このとき、シリコン酸化膜１２、１４よりも正孔に対するバリアハイトが低いシリコン窒化膜１３が存在する領域において、正孔がシリコン窒化膜１３を介して電荷蓄積層１５に注入され、消去状態となる。しかし、図２８に示すように、シリコン窒化膜１３が存在しないトンネル絶縁膜２０の端部においては、正孔が電荷蓄積層１５に注入されないので書き込み状態が維持される。この状態において、制御ゲート電極２２にメモリセルトランジスタがオフとなるような負バイアスの電圧を印加したとき、電極層１７及び制御ゲート電極２２の幅が電荷蓄積層１５の幅より狭いため、電荷蓄積層１５の端部には電界がかからない。しかし、上述するように、電荷蓄積層１５の端部には、正孔が注入されないので電子が残り、書き込み状態が維持されている。このため、チャネル電流は流れない。これにより、図２９に示すように、メモリセルトランジスタＭＴのオフ電流の増加を抑制することができる。
【００８８】
以上のように、本発明の第５の実施形態では、第３の実施形態と同様の効果が得られるだけでなく、メモリセルトランジスタの端部の書き込み状態を維持することで、メモリセルトランジスタのオフ電流の増加を抑制し、トランジスタ特性を改善することができる。
【００８９】
尚、本実施形態に係るメモリセルトランジスタは、図３０に示すように、電極層１７及び制御ゲート電極２２の幅が電荷蓄積層１５の幅より狭く、ブロック絶縁膜１６の側面のみが傾斜する場合にも適用できる。また、図３１に示すように、電極層１７及び制御ゲート電極２２の幅が電荷蓄積層１５の幅より狭く、電荷蓄積層１５の側面のみが傾斜する場合にも適用できる。
【００９０】
［第６の実施形態］
第６の実施形態は、第１乃至第５の実施形態の変形例であり、ワード線方向において、素子分離絶縁膜を介して隣接したメモリセルトランジスタ間で電極層、ブロック絶縁膜、及び電荷蓄積層が連続的に形成される例である。
【００９１】
図３２乃至図３４は、本発明の第６の実施形態に係るフラッシュメモリの２つのメモリセルトランジスタにおけるワード線方向の断面図を示す。以下に、第６の実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。
【００９２】
第１乃至第５の実施形態では、ワード線方向において、隣接したメモリセルトランジスタＭＴ１及びＭＴ２は素子分離絶縁膜２１で分離されるが、制御ゲート電極２２だけは電極層１７及び素子分離絶縁膜２１上で連続的に形成される。
【００９３】
これに対し、第６の実施形態において、図３２の例は、ワード線方向において、隣接したメモリセルトランジスタＭＴ１及びＭＴ２間の素子分離絶縁膜２１上で、制御ゲート電極２２だけでなく、電極層１７も連続的に形成される。
【００９４】
また、図３３の例は、ワード線方向において、隣接したメモリセルトランジスタＭＴ１及びＭＴ２間の素子分離絶縁膜２１上で、制御ゲート電極２２だけでなく、電極層１７及びブロック絶縁膜１６も連続的に形成される。
【００９５】
さらに、図３４の例は、ワード線方向において、隣接したメモリセルトランジスタＭＴ１及びＭＴ２間の素子分離絶縁膜２１上で、制御ゲート電極２２だけでなく、電極層１７、ブロック絶縁膜１６及び電荷蓄積層１５も連続的に形成される。ここで、図３４に示す例では、隣接したメモリセルトランジスタＭＴ１及びＭＴ２間で電荷蓄積層１５が連続であるために、メモリセルトランジスタＭＴ１及びＭＴ２間で電荷が移動する可能性があるが、例えば金属酸化物などで電荷蓄積層１５を構成することで、電荷の移動は抑制できる。
【００９６】
次に、本発明の第６の実施形態に係るフラッシュメモリのメモリセルトランジスタＭＴ１、ＭＴ２の製造工程について、各実施形態と異なる点について説明する。
【００９７】
図３２に示す例において、第１乃至第５の実施形態と異なる点は、電荷蓄積層１５上にブロック絶縁膜１６が形成された後に、エッチングによりトレンチ１８が形成される点である。
【００９８】
また、図３３に示す例において、第１乃至第５の実施形態と異なる点は、第２のシリコン酸化膜１４上に電荷蓄積層１５が形成された後に、エッチングによりトレンチ１８が形成される点である。
【００９９】
さらに、図３３に示す例において、第１乃至第５の実施形態と異なる点は、シリコン窒化膜１３上に第２のシリコン酸化膜が形成された後に、エッチングによりトレンチ１８が形成される点である。
【０１００】
以上のように、エッチングによりトレンチ１８を形成する工程の順を代えることで、ワード線方向において、隣接したメモリセルトランジスタＭＴ１及びＭＴ２間で電極層１７、ブロック絶縁膜１６、及び電荷蓄積層１５が連続するフラッシュメモリが形成される。
【０１０１】
上記第６の実施形態によれば、図３２乃至図３４のいずれかの構造を第１乃至第５の実施形態のいずれかに適用することで、適用した実施形態と同様の効果を得ることができる。
【０１０２】
さらに、図３２の場合、ワード線方向において隣接したメモリセルトランジスタＭＴ１及びＭＴ２間で、電極層１７を連続して形成する。これにより、トランジスタ間にも電界が加わるため、トランジスタ端部におけるトンネル絶縁膜２０に印加される電界が強くなるという効果が得られる。
【０１０３】
また、図３３の場合、ワード線方向において隣接したメモリセルトランジスタＭＴ１及びＭＴ２間で、ブロック絶縁膜１６を連続して形成する。ブロック絶縁膜１６に誘電率の高い膜（ｈｉｇｈ−ｋ膜）を適用した場合、トランジスタ端部におけるトンネル絶縁膜２０に印加される電界が図３２の場合よりもさらに強くなるという効果が得られる。さらに、製造工程でブロック絶縁膜１６をエッチングする工程が必要なくなるため、エッチング工程が容易になる。
【０１０４】
さらに、図３４の場合、ワード線方向において隣接したメモリセルトランジスタＭＴ１及びＭＴ２間で、電荷蓄積層１５を連続して形成する。これにより、トランジスタ端部におけるトンネル絶縁膜２０に印加される電界が図３３の場合よりもさらに強くなるという効果が得られる。さらに、ブロック絶縁膜１６と電荷蓄積層１５をエッチングする工程が必要なくなるため、図３３の場合よりもエッチング工程が容易になる。
【０１０５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０６】
【図１】図１（ａ）は、本発明の各実施形態に関連するフラッシュメモリを示すワード線方向における断面図、図１（ｂ）は、本発明の各実施形態に関連するフラッシュメモリを示すビット線方向における断面図。
【図２】図２（ａ）は、本発明の各実施形態に関連するフラッシュメモリの問題を説明するためのワード線方向における断面図、図２（ｂ）は、本発明の各実施形態に関連するフラッシュメモリの問題を説明するためのビット線方向における断面図。
【図３】本発明の各実施形態に関連するフラッシュメモリの消去状態を示すビット線方向における断面図。
【図４】本発明の各実施形態に関連するフラッシュメモリのオフ電流の関係を示す図。
【図５】本発明の第１の実施形態に係るフラッシュメモリのメモリセルトランジスタを示す平面図。
【図６】図５のVI−VI線に沿ったワード線方向における断面図。
【図７】本発明の第１の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図。
【図８】図７に続く、本発明の第１の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図。
【図９】図８に続く、本発明の第１の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図。
【図１０】図９に続く、本発明の第１の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図。
【図１１】本発明の第２の実施形態に係るフラッシュメモリのメモリセルトランジスタを示す平面図。
【図１２】図１１のXII−XII線に沿ったビット線方向における断面図。
【図１３】本発明の第２の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図１６】本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタを示す平面図。
【図１７】図１７（ａ）は、図１６のXVIIA−XVIIA線に沿ったワード線方向における断面図、図１７（ｂ）は、図１６のXVIIB−XVIIB線に沿ったビット線方向における断面図。
【図１８】図１８（ａ）は、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図、図１８（ｂ）は、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図１９】図１９（ａ）は、図１８（ａ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図、図１９（ｂ）は、図１８（ｂ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図２０】図２０（ａ）は、図１９（ａ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図、図２０（ｂ）は、図１９（ｂ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図２１】図２１（ａ）は、図２０（ａ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図、図２１（ｂ）は、図２０（ｂ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図２２】図２２（ａ）は、図２１（ａ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図、図２２（ｂ）は、図２１（ｂ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図２３】図２３（ａ）は、図２２（ａ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すワード線方向における断面図、図２３（ｂ）は、図２２（ｂ）に続く、本発明の第３の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図２４】図２４（ａ）は、本発明の第４の実施形態に係るフラッシュメモリのメモリセルトランジスタを示すワード線方向における断面図、図２４（ｂ）は、本発明の第４の実施形態に係るフラッシュメモリのメモリセルトランジスタを示すビット線方向における断面図。
【図２５】図２５（ａ）は、本発明の第４の実施形態に係るフラッシュメモリのメモリセルトランジスタを示すワード線方向における断面図、図２５（ｂ）は、本発明の第４の実施形態に係るフラッシュメモリのメモリセルトランジスタの製造工程を示すビット線方向における断面図。
【図２６】本発明の第５の実施形態に係るフラッシュメモリのメモリセルトランジスタを示すビット線方向における断面図。
【図２７】本発明の第５の実施形態に係るフラッシュメモリの効果を説明するためのビット線方向における断面図。
【図２８】本発明の第５の実施形態に係るフラッシュメモリの効果を説明するためのビット線方向における断面図。
【図２９】本発明の第５の実施形態に係るフラッシュメモリのオフ電流の関係を示す図。
【図３０】本発明の第５の実施形態に係るフラッシュメモリのメモリセルトランジスタの変形例を示すビット線方向における断面図。
【図３１】本発明の第５の実施形態に係るフラッシュメモリのメモリセルトランジスタの変形例を示すビット線方向における断面図。
【図３２】本発明の第６の実施形態に係るフラッシュメモリのメモリセルトランジスタを示すビット線方向における断面図。
【図３３】本発明の第６の実施形態に係るフラッシュメモリのメモリセルトランジスタを示すビット線方向における断面図。
【図３４】本発明の第６の実施形態に係るフラッシュメモリのメモリセルトランジスタを示すビット線方向における断面図。
【符号の説明】
【０１０７】
１０，２０…トンネル絶縁膜、１１…半導体基板、１２，１４，１９，２４…シリコン酸化膜、１３…シリコン窒化膜、１５…電荷蓄積層、１６…ブロック絶縁膜、１７…電極層、１８…トレンチ、２１…素子分離絶縁膜、２２…制御ゲート電極、２３…欠陥、Ｓ／Ｄ…ソース／ドレイン層、ＣＨ…チャネル領域。
【図１】
2010098124.tif 000003
【図２】
2010098124.tif 000004
【図３】
2010098124.tif 000005
【図４】
2010098124.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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