(57)【要約】【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。【選択図】図１２
2010192921.tif 000002
【特許請求の範囲】
【請求項１】
互いに隣接するメモリ用の第１電界効果トランジスタ、及び、メモリセル選択用の第２電界効果トランジスタを持つ不揮発性メモリセルを有する半導体装置の製造方法において、
（ａ）半導体基板に第２不純物を導入することにより、前記第２電界効果トランジスタのチャネル形成領域となる第２導電型の第２半導体領域を形成する工程、
（ｂ）前記第２半導体領域上に、前記第２電界効果トランジスタの第２ゲート絶縁膜を形成する工程、
（ｃ）前記第２ゲート絶縁膜上に、前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｄ）前記第２ゲート電極と隣接する領域の前記半導体基板をエッチングする工程、
（ｅ）前記（ｄ）工程後に、前記半導体基板に第１不純物を導入することにより、前記隣接する領域に、前記第１電界効果トランジスタのチャネル形成領域となり、且つ、前記第２導電型とは反対の導電型である第１導電型の第１半導体領域を形成する工程、
（ｆ）前記（ｅ）工程後に、前記第２ゲート電極の側壁上、及び、前記第１半導体領域上に、データ記憶に寄与する電荷を蓄積する電荷蓄積層を有する前記第１電界効果トランジスタの第１ゲート絶縁膜を形成する工程、
（ｇ）前記第１ゲート絶縁膜上に、前記第１電界効果トランジスタの第１ゲート電極を形成する工程を有し、
前記（ｄ）工程にて、前記隣接する領域に形成されている前記第２半導体領域が除去されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１ゲート電極の一部が、前記第２ゲート電極上に乗り上げるように前記第１ゲート電極をパターニングする工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記電荷蓄積層は離散的なトラップ準位を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記電荷蓄積層が窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項５】
互いに隣接するメモリ用の第１電界効果トランジスタ、及び、メモリセル選択用の第２電界効果トランジスタを持つ不揮発性メモリセルを有する半導体装置において、
半導体基板に形成され、且つ、前記第２電界効果トランジスタのチャネル形成領域となる第２導電型の第２半導体領域と、
前記第２半導体領域上に形成された前記第２電界効果トランジスタの第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板に形成され、前記第１電界効果トランジスタのチャネル形成領域となり、且つ、前記第２導電型とは反対の導電型である第１導電型の第１半導体領域と、
前記第２ゲート電極の側壁上、及び、前記第１半導体領域上に形成され、且つ、データ記憶に寄与する電荷を蓄積する電荷蓄積層を有する前記第１電界効果トランジスタの第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された前記第１電界効果トランジスタの第１ゲート電極と、
を有し、
前記第１電界効果トランジスタの前記第１半導体領域の表面は、前記第２電界効果トランジスタの前記第２半導体領域の表面よりも低くなるように形成されており、
前記第１半導体領域が形成された領域は、前記第２半導体領域が除去されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１ゲート電極は、前記第２ゲート電極上に乗り上げている構成を有することを特徴とする半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
前記電荷蓄積層は離散的なトラップ準位を含むことを特徴とする半導体装置。
【請求項８】
請求項５〜７のいずれか１項に記載の半導体装置において、
前記電荷蓄積層が窒化シリコンからなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
EEPROM（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能になるほか、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、MPU（Micro Processing Unit）とEEPROM（またはフラッシュメモリ）とを内蔵したマイコンへのニーズが大きい。電気的に書き換え可能な不揮発性メモリとしては、通常のポリシリコンをフローティング電極としたEEPROMが主に使用されている。しかし、この構造のEEPROMでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００３】
そこで、近年は、窒化膜（Ｓｉ３Ｎ４等）を電荷蓄積層とするＭＮＯＳ(Metal Nitride Oxide Semiconductor)構造またはＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造が注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００４】
メモリセルの構成としては、単一トランジスタ構造のメモリセルが提案されている。書込／消去方式としては、半導体基板からの全面ＦＮ(Fowler Nordheim)トンネリング注入による書き込み、半導体基板へのＦＮトンネリング電流による消去を行う方式の他、ホットエレクトロン注入による書き込み、半導体基板もしくはソース、ドレイン領域へのＦＮトンネリング電流による消去を行う方式が提案されている。さらに、ＭＯＮＯＳ型単一トランジスタセル構造の場合、EEPROMセル構造と比べてディスターブの影響を受け易いので、コントロールゲート電極を設けた２トランジスタ構成のスプリットゲート型メモリセル構造も提案されている。この種のスプリットゲート型メモリセル構造には、そのいずれかのゲート電極が他方のゲート電極に乗り上げるプロセスの違いにより、コントロールゲート電極乗り上げ型、メモリゲート電極乗り上げ型およびサイドウォール方式を用いたメモリゲート電極乗り上げ型等が実現可能である。
【０００５】
なお、例えば特開平６−８５２５１号公報には、メモリセルではないがＭＯＳ・ＦＥＴのゲート電極を形成した後、そのゲート電極の両側に位置する半導体基板の表層部分をエッチングし、チャネル領域とソース・ドレイン領域とで段差を形成する技術が開示されている（例えば特許文献１）。
【０００６】
また、例えば特開平５−２６７２５０号公報には、フラッシュメモリの製造工程において隣接するゲート電極（フローティングゲート）の側面にサイドウォールを形成した後、そのゲート電極およびサイドウォールをマスクとして、下層のフィールド絶縁膜および半導体基板を部分的にエッチングし、溝を形成する技術が開示されている（例えば特許文献２）。
【０００７】
また、例えば特開２０００−９１４５２号公報には、ＭＯＮＯＳ構造の不揮発性メモリの動作時に、選択されたメモリセルトランジスタに隣接する非選択のメモリセルトランジスタに対してデータの書き込みや読み出しが行われないように、メモリセルトランジスタのソースおよびドレイン用の埋込領域上の絶縁膜パターンのチャネル側側面にオフセットサイドウォールを設け、メモリセルトランジスタのチャネルが拡大し難いようにする構成が開示されている（例えば特許文献３）。
【０００８】
また、例えば特開平６−１２５０９４号公報には、メモリセルトランジスタのＯＮＯ膜およびゲート電極と、ソース領域との間にオフセット領域を設ける構成が開示されている（例えば特許文献４）。
【０００９】
また、例えば特開２００１−１６８２１９号公報には、ＭＯＮＯＳ型のメモリセルトランジスタのチャネルに段差を設け、この段差を通じてチャネルホットエレクトロン注入を行う構成が開示されている。また、この公報の段落番号００３８には、ＦＮトンネル電流を用いて電荷を引き抜くことで消去を行うメモリセルトランジスタのゲート電極が、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコンからなる旨が記載されている（例えば特許文献５）。
【００１０】
また、例えば特開２００２−２９８５９１号公報には、EEPROMの読み出し動作を繰り返すことにより、非選択のメモリセルのしきい値電圧が上昇しデータが破壊されるのを抑制または防止するために、メモリセルのしきい値電圧を、データ読み出し時にソースおよびドレインに印加される電圧のうちの低い方の電圧よりも高くし、データ読み出し時にゲート電極に印加される電圧よりも低くする構成が開示されている（例えば特許文献６）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−８５２５１号公報
【特許文献２】特開平５−２６７２５０号公報
【特許文献３】特開２０００−９１４５２号公報
【特許文献４】特開平６−１２５０９４号公報
【特許文献５】特開２００１−１６８２１９号公報
【特許文献６】特開２００２−２９８５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、上記のようにスプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリは新しい構造であり、その不揮発性メモリを有する半導体装置においては、如何にして電気的特性の向上を図るかが重要課題の一つとなっている。
【００１３】
本発明の目的は、スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明は、互いに隣接するように配置された第１、第２電界効果トランジスタを持つ不揮発性メモリセルを半導体基板に有するものにおいて、前記半導体基板に既に形成されている前記第１電界効果トランジスタの第１導電型の第１半導体領域のうち、前記第２電界効果トランジスタの形成領域に配置されている部分をエッチングした後、そのエッチング領域に、前記第２電界効果トランジスタの第１導電型とは反対の第２導電型の第２半導体領域を形成するものである。
【００１７】
また、本発明は、互いに隣接するように配置された第１、第２電界効果トランジスタを持つ不揮発性メモリセルを半導体基板に有するものにおいて、前記第１電界効果トランジスタの第１ゲート電極下の第１導電型の第１半導体領域のうち、前記第２電界効果トランジスタ側の端部が、前記第２電界効果トランジスタの第２ゲート電極下にはみ出すか、または第２ゲート電極端部に一致するように、前記第２電界効果トランジスタの第２ゲート電極下に第１導電型とは反対の第２導電型の第２半導体領域を形成するものである。
【００１８】
また、本発明は、ゲート電極と、電荷蓄積層とを有する不揮発性メモリセルを有するものにおいて、前記ゲート電極を加工した後、前記電荷蓄積層の端部をその端部側面が前記ゲート電極の端部側面下に位置されるようにオーバーエッチングするものである。
【００１９】
また、本発明は、互いに隣接するように配置された第１、第２電界効果トランジスタの第１、第２ゲート電極の一方のゲート電極が他方のゲート電極に乗り上げるような構造を持つ不揮発性メモリセルを半導体基板に有するものにおいて、前記一方のゲート電極形成用の導体膜を堆積する前に、前記他方のゲート電極の側面側であって、前記一方のゲート電極が乗り上げない側の半導体基板の主面上に、保護膜を形成しておくものである。
【００２０】
また、本発明は、電荷蓄積層に蓄えられた電荷をｎ型のゲート電極側に引き抜くことでデータの消去を行う不揮発性メモリセルを有するものにおいて、前記ｎ型のゲート電極中の前記電荷蓄積層側の第１領域のｎ型不純物の濃度を、前記ｎ型のゲート電極中の前記第１領域以外の第２領域のｎ型不純物の濃度よりも低くするものである。
【００２１】
また、本発明は、電荷蓄積層に蓄えられた電荷をゲート電極側に引き抜くことでデータの消去を行う不揮発性メモリセルを有するものにおいて、書き込みレベルの最も少ない状態が前記不揮発性メモリセルの初期のしきい値電圧よりも高い状態とするものである。
【発明の効果】
【００２２】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００２３】
すなわち、互いに隣接するように配置された第１、第２電界効果トランジスタを持つ不揮発性メモリセルを半導体基板に有する半導体装置の電気的特性を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態である半導体装置のメモリセルの回路図である。
【図２】図１のメモリセルのデバイス基本構造例の要部断面図である。
【図３】図１および図２のメモリセルのデータの読み出し動作、消去動作および書き込み動作時の各部への印加電圧値の一例の説明図である。
【図４】図１のメモリセルのデバイス基本構造の他の例の要部断面図である。
【図５】図１のメモリセルのデバイス基本構造のさらに他の例の要部断面図である。
【図６】図１のメモリセルの形成工程で生じる不具合を説明するための半導体装置の製造工程中の要部断面図である。
【図７】図１のメモリセルの形成工程で生じる不具合を説明するための半導体装置の製造工程中の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図１のメモリセルの形成工程で生じる他の不具合を説明するための半導体装置の製造工程中の要部断面図である。
【図３３】図３２の領域Ｂの拡大断面図である。
【図３４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８の領域Ｄの拡大断面図である。
【図４０】本発明の他の実施の形態である半導体装置の要部拡大断面図である。
【図４１】図１のメモリセルの形成工程で生じる他の不具合を説明するための半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５６に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５７に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５８に続く半導体装置の製造工程中の要部断面図である。
【図６０】図５９に続く半導体装置の製造工程中の要部断面図である。
【図６１】図６０に続く半導体装置の製造工程中の要部断面図である。
【図６２】本発明の他の実施の形態である半導体装置のメモリ領域の一例の要部平面図である。
【図６３】図１のメモリセルの形成工程で生じる他の不具合を説明するための半導体装置の製造工程中の要部断面図である。
【図６４】図６３に続く半導体装置の製造工程中の要部断面図である。
【図６５】図６４の要部拡大断面図である。
【図６６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図６７】図６６に続く半導体装置の製造工程中の要部断面図である。
【図６８】図６７に続く半導体装置の製造工程中の要部断面図である。
【図６９】図６８の半導体装置のメモリセルの要部拡大断面図である。
【図７０】本発明の他の実施の形態である半導体装置のメモリセルの要部拡大断面図である。
【図７１】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図７２】図７１に続く半導体装置の製造工程中の要部断面図である。
【図７３】図７２に続く半導体装置の製造工程中の要部断面図である。
【図７４】図７３に続く半導体装置の製造工程中の要部断面図である。
【図７５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図７６】図７５に続く半導体装置の製造工程中の要部断面図である。
【図７７】図７６に続く半導体装置の製造工程中の要部断面図である。
【図７８】図７７に続く半導体装置の製造工程中の要部断面図である。
【図７９】図１のメモリセルの形成工程で生じる他の不具合を説明するための図であり、消去動作のメモリゲート電極中の不純物濃度依存性を示すグラフ図である。
【図８０】メモリゲート電極およびその近傍の電荷蓄積層のエネルギーバンド図である。
【図８１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図８２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図８３】本発明の他の実施の形態である半導体装置の要部断面図である。
【図８４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図８５】本発明のさらに他の実施の形態である半導体装置の書き込みおよび消去状態の説明図である。
【発明を実施するための形態】
【００２５】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００２６】
窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。なお、ＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor FET）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。
【００２８】
（実施の形態１）
本発明者が検討したのは、EEPROMまたはフラッシュメモリ等のような不揮発性メモリを有する半導体装置であって、その不揮発性メモリの複数のメモリセルの各々が、例えば２トランジスタ構造のスプリットゲート電極構造を備え、かつ、その一方のトランジスタ側に、窒化膜（窒化シリコン膜等）をデータ記憶用の電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を備える半導体装置である。ＭＯＮＯＳ構造とした場合、単一トランジスタメモリセルでは、EEPROM構造の場合に比べてディスターブの影響を受け易いので、これを防ぐべく、２トランジスタ構造のスプリットゲート電極構造を採用している。また、上述したスプリットゲート型のメモリセル構造はいずれも消去時に半導体基板から電荷蓄積層にホールを注入、もしくは電荷蓄積層から半導体基板に電子を引き抜くため、メモリゲート電極に負電圧を印加する負電源回路が必要となり、メモリ占有率が低下して製造歩留りが低下してしまう。また、ＦＮトンネリング電流で書き込みを行う場合、書込みの高速化が難しいという問題もある。従って、データ書き込み時はホットエレクトロン注入により半導体基板から電荷蓄積用の窒化膜中に電子を注入することで書き込み時間の高速化を図る一方、データ消去時はメモリゲート電極側に正の電圧を印加して電荷蓄積用の窒化膜中の電子をメモリゲート電極側に引き抜く動作とすることで電源回路の簡素化が可能になる。しかし、これまで上記のような回路動作を行うメモリセル構造については詳細に検討されていない。そこで、本実施の形態では、上記のような回路動作を行うメモリセル構成に適用した場合について説明するが、以下の実施の形態は、上記のような回路動作のメモリセル構造に適用することに限定されるものではなく種々の回路動作のメモリセルに適用することができるものも含んでいる。
【００２９】
図１は、上記メモリセルＭＣの回路図を示している。メモリセルＭＣは、メモリセルＭＣのドレイン電極Ｄと、ソース電極Ｓとの間に、例えばメモリセル選択用のｎＭＩＳＱｎｃ（以下、単に選択用のｎＭＩＳＱｎｃという）と、メモリ用のｎＭＩＳＱｎｍとの２つのトランジスタを有している。選択用のｎＭＩＳＱｎｃはコントロールゲート電極ＣＧを有し、メモリ用のｎＭＩＳＱｎｍはメモリゲート電極ＭＧおよび上記電荷蓄積層ＣＳＬを有している。符号のＶｄはドレイン電圧、Ｖｃｇはコントロールゲート電圧、Ｖｍｇはメモリゲート電圧、Ｖｓはソース電圧、Ｖｓｕｂは基板電圧を示している。
【００３０】
図２は、上記メモリセルＭＣの基本的なデバイス断面の一例を示している。ここでは、コントロールゲート電極乗り上げ型のメモリセルＭＣ１（ＭＣ）を例示している。半導体基板（以下、単に基板という）１Subは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス形成面）にはメモリセルＭＣ１の選択用のｎＭＩＳＱｎｃと、メモリ用のｎＭＩＳＱｎｍとが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えばｎ−型の半導体領域２ａと、その半導体領域２ａよりも不純物濃度の高いｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａは、メモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域２ｂはメモリセルＭＣのチャネル領域側からｎ−型の半導体領域２ａ分だけ離れた位置に配置されている。このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の基板１Subの主面上には、上記選択用のｎＭＩＳＱｎｃのコントロールゲート電極ＣＧと、上記メモリ用のｎＭＩＳＱｎｍのメモリゲート電極ＭＧとが隣接して配置されている。
【００３１】
コントールゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばｎ型の低抵抗なポリシリコンからなる。コントロールゲート電極ＣＧの一部はメモリゲート電極ＭＧ側に乗り上げている。コントロールゲート電極ＣＧと基板１Subの主面との間には、例えば厚さ２〜３ｎｍ程度の薄い酸化シリコン（ＳｉＯ２等）からなるゲート絶縁膜３が設けられている。このゲート絶縁膜３の下方の基板１Subの主面には、ｐ型の半導体領域４が形成されている。この半導体領域４は、選択用のｎＭＩＳＱｎｃのチャネル形成用の半導体領域であり、この半導体領域４により選択用のｎＭＩＳＱｎｃのしきい値電圧が所定の値に設定されている。半導体領域４は、選択用のｎＭＩＳＱｎｃのしきい値電圧を上げる機能を有している。半導体領域４には、ホウ素（Ｂ）が導入されている。
【００３２】
一方、メモリゲート電極ＭＧと基板１Subの主面との間には、上記電荷蓄積層ＣＳＬが、その上下の絶縁膜５ｔ，５ｂに挟まれた状態で設けられている。電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５０ｎｍ以下である。ただし、電荷蓄積層ＣＳＬは窒化シリコンに限定されるものではなく種々変更可能であり、例えばアルミナ（Ａｌ２Ｏ３）等のように絶縁性のトラップ準位を形成できるような材料を用いることができる。絶縁膜５ｂ，５ｔは、例えば酸化シリコン等からなる。絶縁膜５ｂの厚さは、例えば２〜６ｎｍ程度、絶縁膜５ｔの厚さは、例えば１０〜１７ｎｍ程度である。絶縁膜５ｔを酸窒化シリコン（ＳｉＯＮ）で形成しても良い。
【００３３】
また、絶縁膜５ｂ、５ｔを、それぞれ窒素を含有した酸化シリコン膜として形成することもできる。これは、メモリ用のｎＭＩＳＱｎｍを形成した後に、選択用のｎＭＩＳＱｎｃまたはメモリセル周辺のＭＩＳ形成領域に形成されるＭＩＳのゲート絶縁膜として酸化シリコン膜を形成する酸化工程において、シリコンからなる基板１Subと多結晶シリコンからなるメモリゲート電極ＭＧが酸化され、それによって絶縁膜５ｂ、５ｔの端部における膜厚が増加してしまうという問題がある。本実施の形態のようなメモリ用のｎＭＩＳＱｎｍでは、基板１Subから電荷蓄積層ＣＳＬへ電子を注入して書き込み動作を行ない、電荷蓄積層ＣＳＬからメモリゲート電極ＭＧへ電子を引き抜くことで消去動作を行なうため、このようなメモリゲート電極ＭＧ端部での絶縁膜５ｂ、５ｔ膜厚の増加は、誤書き込み・誤消去の原因となる。したがって、絶縁膜５ｂ、５ｔを、それぞれ窒素を含有した酸化シリコン膜とすることで、絶縁膜５ｂ、５ｔの端部における過剰な酸化シリコン膜の形成を防止することが可能となる。
【００３４】
具体的な実施方法としては、絶縁膜５ｂ形成後に、例えば、酸窒化（ＮＯ）アニールを行ない、絶縁膜５ｂの基板１Sub側に窒素を導入する。これにより、他の酸化工程時に絶縁膜５ｂ端部の膜厚の増加を防ぐことが可能となる。また、絶縁膜５ｔ形成後に窒素プラズマ処理を行なうか、またはメモリゲート電極ＭＧとなる導電膜の堆積後に酸窒化（ＮＯ）アニールを行なうことによって、絶縁膜５ｔの導電膜側に窒素を導入することができる。これにより、他の酸化工程時に絶縁膜５ｔ端部の膜厚の増加を防ぐことが可能となる。
【００３５】
更に、選択用のｎＭＩＳＱｎｃまたはメモリセル周辺のＭＩＳのゲート絶縁膜（酸化シリコン膜）をＣＶＤ法によって形成することで、熱酸化工程に比べて成膜温度を低くすることができるので、絶縁膜５ｂ、５ｔの端部における過剰な酸化シリコン膜の形成を、より阻害することが可能となる。
【００３６】
上記絶縁膜５ｂの下方、ｐ型の半導体領域４とソース領域Ｓｒｍとの間の基板１Subの主面には、ｎ型の半導体領域６が形成されている。この半導体領域６は、メモリ用のｎＭＩＳＱｎｍのチャネル形成用の半導体領域であり、この半導体領域６によりメモリ用のｎＭＩＳＱｎｍのしきい値電圧が所定の値に設定されている。半導体領域６は、メモリ用のｎＭＩＳＱｎｍのしきい値電圧を下げる機能を有している。半導体領域６には、例えばヒ素（Ａｓ）またはリン（Ｐ）が導入されている。メモリゲート電極ＭＧの上面には、例えば酸化シリコンからなる絶縁膜７が設けられている。
【００３７】
また、メモリゲート電極ＭＧ、絶縁膜５ｔ，５ｂおよび電荷蓄積層ＣＳＬの側面には、例えば酸化シリコンからなるサイドウォール８が形成されており、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの絶縁がなされている。このようなメモリセルＭＣ１のコントロールゲート電極ＣＧの両側面、絶縁膜７の上面一部およびソース領域Ｓｒｍ側のサイドウォール８の表面には、これを覆うようにサイドウォール９が形成されている。このサイドウォール９は、例えば酸化シリコンからなり、主として上記ｎ−型の半導体領域２ａを形成するための部材である。
【００３８】
このようなメモリセルＭＣ１において、データの記憶に寄与する電荷は、ホットエレクトロン注入により矢印Ａで示す位置等で基板１Subから電荷蓄積層ＣＳＬ中のトラップ準位に注入される。この電荷は離散的に蓄積されるため、電荷蓄積層ＣＳＬを取り囲む酸化膜（絶縁膜５ｂ，５ｔやサイドウォール８）のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層ＣＳＬ中の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることができる。そして、このため、電荷蓄積層ＣＳＬの上下の絶縁膜５ｂ，５ｔを薄膜化できるので、書き込みおよび消去動作の低電圧化を図ることができる。また、データの書き込み時はホットエレクトロン注入により基板１Subから電荷蓄積層ＣＳＬ中に電子を注入するので、電子注入効率に優れ、高速、低電流の書き込みができる。一方、データの消去時はメモリゲート電極ＭＧ側に正の電圧を印加して電荷蓄積層ＣＳＬ中の電子をメモリゲート電極ＭＧ側に引き抜く方式とするので、書き込みおよび消去動作の制御が容易であり、電源回路や周辺回路の簡素化（小規模化）が可能である。
【００３９】
図３は、図１および図２のメモリセルＭＣのデータの読み出し動作Ｒｅ、消去動作Ｅｒおよび書き込み動作Ｗｒ時の各部への印加電圧値の一例を示している。
【００４０】
データの読み出し動作Ｒｅに際しては、選択したメモリセルＭＣのドレイン電極Ｄ（ドレイン領域Ｄｒｍ）に、例えば１Ｖ程度、コントロールゲート電極ＣＧに、例えば１．５Ｖ程度、選択したメモリセルＭＣのソース電極Ｓ（ソース領域Ｓｒｍ）、メモリゲート電極ＭＧおよび基板１Subに、例えば０（零）Ｖを印加して、メモリセルＭＣの選択用のｎＭＩＳＱｎｃをオンする。この時、メモリ用のｎＭＩＳＱｎｍの電荷蓄積層ＣＳＬ中の電子の有無によりメモリ用のｎＭＩＳＱｎｍのしきい値電圧が変化し、ドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間に電流が流れたり、流れなかったりするので、これにより、記憶データを読み出す。
【００４１】
また、データの消去動作Ｅｒに際しては、選択したメモリセルＭＣのドレイン電極Ｄ（ドレイン領域Ｄｒｍ）、ソース電極Ｓ（ソース領域Ｓｒｍ）および基板１Subに、例えば０（零）Ｖ、コントロールゲート電極ＣＧに、例えば１．５Ｖ程度、メモリゲート電極ＭＧに、例えば１４Ｖ程度を印加する。これにより、電荷蓄積層ＣＳＬ中の電子をトンネル放出によりメモリゲート電極ＭＧ側に逃がし、データを消去する。
【００４２】
さらに、データの書き込みは、ソースサイド・ホットエレクトロン注入方式を採用している。データの書き込み動作Ｗｒに際しては、選択したメモリセルＭＣのドレイン電極Ｄ（ドレイン領域Ｄｒｍ）および基板１Subに、例えば０（零）Ｖ、コントロールゲート電極ＣＧに、例えば１．５Ｖ程度、メモリゲート電極ＭＧに、例えば１２Ｖ程度、選択したメモリセルＭＣのソース電極Ｓ（ソース領域Ｓｒｍ）に、例えば６Ｖ程度を印加する。これにより、メモリセルＭＣのチャネルで発生したホットエレクトロンを電荷蓄積層ＣＳＬに注入し、データを書き込む。
【００４３】
図４および図５は、スプリットゲート電極型のメモリセルＭＣの基本的なデバイス断面の他の例を示している。図４はメモリゲート電極乗り上げ型のメモリセルＭＣ２（ＭＣ）を例示し、図５はサイドウォール方式メモリゲート電極乗り上げ型のメモリセルＭＣ３（ＭＣ）を例示している。図４および図５のメモリセルＭＣ２，ＭＣ３では、メモリゲート電極ＭＧの一部がコントロールゲート電極ＣＧ側に乗り上げているが、コントロールゲート電極ＣＧ上面上の酸化シリコン等からなる絶縁膜１０、絶縁膜５ｂ，５ｔおよび電荷蓄積層ＣＳＬ等によりコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。この場合もデータの読み出し、書き込みおよび消去動作は上記したのと同じなので説明を省略する。以上のようなメモリセルを有する半導体装置は、例えばＩＣ（Integrated circuit）カード（メモリカード）に使用されている。
【００４４】
次に、上記図２、図４および図５に示したスプリットゲート型のメモリセルＭＣ（ＭＣ１〜ＭＣ３）について本発明者が初めて見出した課題を図６および図７により説明する。
【００４５】
図６は上記図２のスプリットゲート電極型のメモリセルＭＣ１の形成工程中の基板１Subの要部断面図を示している。この基板１Sub（この段階では平面略円形状のウエハ）の主面には、ｎ型の半導体領域６が形成されている。また、この基板１Subの主面には、絶縁膜５ｂ、電荷蓄積層ＣＳＬ、絶縁膜５ｔ、メモリゲート電極ＭＧおよび絶縁膜７の積層パターンが形成されている。そして、その積層パターンの側面には、例えば酸化シリコンからなるサイドウォール８が形成されている。上記メモリセルＭＣ１の形成工程では、まず、このような基板１Subの主面上に、図７に示すように、選択用のｎＭＩＳＱｎｃ（図２参照）の形成領域が露出され、それ以外の領域が覆われるようなフォトレジストパターン（以下、単にレジストパターンという）ＰＲ１を形成する。続いて、そのレジストパターンＰＲ１、サイドウォール８およびメモリゲート電極ＭＧの一部をマスクとして、例えばホウ素（Ｂ）をイオン注入法により基板１Subの主面に導入する。これにより、基板１Subの主面にｐ型の半導体領域４をメモリゲート電極ＭＧに対して自己整合的に形成する。この時、メモリセルＭＣ１の動作安定性の観点からは選択用のｎＭＩＳＱｎｃのしきい値電圧を高く保ちたいので、ホウ素の導入量を、既に基板１Subの主面に形成されている上記ｎ型の半導体領域６の導電型が打ち消される程度に導入する必要がある。このため、ｐ型の半導体領域４には多量の不純物が打ち込まれることになるので、その半導体領域４での総合の不純物濃度（半導体領域４，６の各々の形成用の不純物濃度の和）が高くなる。
【００４６】
このように、図２、図４および図５のスプリットゲート電極型のメモリセルＭＣ１〜ＭＣ３では、選択用のｎＭＩＳＱｎｃとメモリ用のｎＭＩＳＱｎｍとが隣接しているため、ｎＭＩＳＱｎｃ，Ｑｎｍのチャネル形成用の半導体領域を形成するには、そのいずれか一方のチャネル形成用の半導体領域を形成するための不純物を基板１Subに打ち込んだ後に、それを打ち消すように反対導電型の不純物を打ち込むことにより他方のチャネル形成用の半導体領域を形成する必要がある。このため、どちらかのチャネル形成用の半導体領域には多量の不純物が打ち込まれることになるので、その多量の不純物が打ち込まれたチャネル形成用の半導体領域の総合の不純物濃度が高くなる。その結果、キャリアの移動度の低下（ドレイン電流Ｉｄｓの低下）やしきい値電圧のばらつきの増大等のような電気的特性の劣化が生じる。
【００４７】
そこで、本実施の形態１では、選択用のＭＩＳとメモリ用のＭＩＳとの２つのＭＩＳを有するスプリットゲート電極型のメモリセルＭＣの形成工程において、一方のＭＩＳのチャネル形成用の半導体領域をエッチングしてから、他方のＭＩＳのチャネル形成用の半導体領域を形成する。これにより、他方のＭＩＳのチャネル形成用の半導体領域の不純物濃度を下げることができるので、キャリアの移動度を向上させることができ、メモリセルＭＣでのドレイン電流Ｉｄｓを増大させることができる。したがって、スプリットゲート電極型のメモリセルＭＣの動作速度（データの読み出し速度）を向上させることができる。また、しきい値電圧のバラツキを低減できるので、スプリットゲート型のメモリセルＭＣの動作信頼性を向上させることができる。
【００４８】
この具体例を図８〜図１９の半導体装置の製造工程中におけるメモリ領域の基板１Subの要部断面図により説明する。ここでは、図２のメモリセルＭＣ１への適用例を説明する。
【００４９】
まず、図８に示すように、例えばｐ型のシリコン（Ｓｉ）単結晶からなる基板１Sub（この段階では平面略円形状の半導体ウエハ）の主面に、例えばヒ素（Ａｓ）をイオン注入法により導入する。これにより、基板１Subの主面に、メモリ用のｎＭＩＳＱｎｍ（図２参照）のチャネル形成用のｎ型の半導体領域６を形成する。本実施の形態１では、後述する工程で基板１Subの主面を若干エッチングしてｎ型の半導体領域６を部分的に除去するエッチング工程があるが、上記半導体領域６を形成するための不純物イオンがあまり深い位置まで打ち込まれていると、上記エッチング工程時に基板１Subのエッチング量を大きくせざるを得なくなってしまうので、半導体領域６を形成するための不純物イオンの打ち込み深さを浅くした方が好ましい。この時の不純物イオンの打ち込みエネルギーは、例えば２０〜４０ｋｅＶ程度である。また、この時の不純物イオンの打ち込み深さ（不純物濃度が最も高くなる深さ）は、例えば１０〜２０ｎｍ程度である。また、不純物イオンのドーズ量は、例えば１×１０１４／ｃｍ２程度である。不純物としてリンを用いることもできるが、ヒ素を用いたのは、リンよりも原子量（質量）の重いヒ素を用いることにより、同じ打ち込みエネルギーでも基板１Subの浅い位置に半導体領域６を形成でき、浅い位置に半導体領域６を形成するのが容易だからである。
【００５０】
次いで、図９に示すように、基板１Subの主面上に、例えば酸化シリコンからなる絶縁膜５ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬ、酸化シリコンからなる絶縁膜５ｔ、低抵抗ポリシリコンからなるメモリゲート形成用の導体膜１１および酸化シリコンからなる絶縁膜７を酸化、もしくはＣＶＤ（Chemical Vapor Deposition）法により下層から順に堆積した後、これら積層膜をフォトリソグラフィ（以下、単にリソグラフィという）技術およびエッチング技術によりパターニングすることにより、図１０に示すように、絶縁膜５ｂ、電荷蓄積層ＣＳＬ、絶縁膜５ｔ、メモリゲート電極ＭＧ（１１）および絶縁膜７の積層パターンを形成する。続いて、基板１Subの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、図１１に示すように、上記積層パターンの側面にサイドウォール８を形成する。
【００５１】
次いで、図１２に示すように、基板１Subの主面上に、選択用のｎＭＩＳ形成領域側が露出されるようなレジストパターンＰＲ２を形成した後、レジストパターンＰＲ２、サイドウォール８および絶縁膜８をエッチングマスクとして、サイドウォール８の材料と基板１Subの材料とのエッチング選択比が大きくなるような条件でエッチング処理を施すことにより、選択用のｎＭＩＳ形成領域の基板１Subの主面を部分的にエッチングして窪み１３を形成する。これにより、選択用のｎＭＩＳ形成領域のｎ型の半導体領域６を除去する。この時、サイドウォール８をエッチングマスクとしているので、基板１Subの一部を位置合わせ良く選択的に除去することができる。この時のエッチング方法としては、例えばドライエッチング法を用いている。ただし、ウエットエッチング法を用いても良い。ウエットエッチングを用いた場合、基板１Subにあまり損傷を与えることなく基板１Subの一部を除去できる。また、ドライエッチング処理を施した後、若干のウエットエッチング処理を施すことにより、ドライエッチング時に生じた基板１Subの損傷層を除去しても良い。これにより、選択用のｎＭＩＳの電気的特性を向上させることができる。窪み１３の深さは、あまり深いと段差の原因となるので、例えば５０ｎｍ以下が好ましく、具体的には、例えば２０ｎｍ程度とされている。
【００５２】
次いで、図１３に示すように、レジストパターンＰＲ２、サイドウォール８およびメモリゲート電極ＭＧをマスクとして、基板１Subの主面に、例えば二フッ化ホウ素（ＢＦ２）をイオン注入することにより、選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域４を形成する。この時の不純物イオンの打ち込みエネルギーは、例えば４０〜１００ｋｅＶ程度である。本実施の形態１では、選択用のｎＭＩＳ形成領域の基板１Subの主面が削られｎ型の半導体領域６が除去されているので、窪み１３を形成しない場合と比較して、選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域４の不純物濃度を下げることができる。このため、キャリア（電子）の移動度を向上させることができ、メモリセルＭＣ１でのドレイン電流Ｉｄｓを増大させることができる。したがって、スプリットゲート電極型のメモリセルＭＣ１の動作速度（データの読み出し速度）を向上させることができる。また、選択用のｎＭＩＳのしきい値電圧のバラツキを低減できるので、スプリットゲート電極型のメモリセルＭＣ１の動作信頼性を向上させることができる。
【００５３】
次いで、図１４に示すように、基板１Subに対して酸化処理を施すことにより、基板１Subの主面上に、例えば酸化シリコンからなるゲート絶縁膜３を形成した後、その基板１Subの主面上に、例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ法により堆積し、さらにその導体膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、コントロールゲート電極ＣＧを形成する。続いて、図１５に示すように、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１Subの主面にイオン注入することにより、基板１Subの主面にｎ−型の半導体領域２ａをコントールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。
【００５４】
次いで、基板１Subの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、図１６に示すように、コントロールゲート電極ＣＧの両側面、絶縁膜７上およびサイドウォール８の表面上に、サイドウォール９を形成する。続いて、図１７に示すように、サイドウォール９およびコントロールゲート電極ＣＧをマスクとして、例えばヒ素またはリンを基板１Subの主面にイオン注入することにより、基板１Subの主面にｎ＋型の半導体領域２ｂをコントールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。このようにしてメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを形成し、選択用のｎＭＩＳＱｎｃおよびメモリ用のｎＭＩＳＱｎｍを形成する。その後、図１８に示すように、基板１Subの主面部およびコントロールゲート電極ＣＧの上面部に、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層１４をサリサイド（Salicide：Self Align silicide）プロセスにより形成する。
【００５５】
次いで、図１９に示すように、基板１Subの主面上に、例えば酸化シリコンからなる絶縁膜１５をＣＶＤ法により堆積した後、絶縁膜１５にコンタクトホールＣＮＴを形成する。続いて、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜からなる薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステン（Ｗ）またはアルミニウム（Ａｌ）等からなる相対的厚い導体膜とを有している。その後、絶縁膜１５上に、例えばタングステンまたはアルミニウム（Ａｌ）等からなる第１層配線Ｍ１を形成する。これ以降は、通常の半導体装置の製造工程を経て不揮発性メモリを有する半導体装置を製造する。
【００５６】
（実施の形態２）
本実施の形態２では、前記実施の形態１の変形例であって、メモリゲート電極の両側の基板１Sub部分をエッチングする例を、図２０〜図２２の半導体装置の製造工程中の基板１Subの要部断面図により説明する。
【００５７】
まず、前記実施の形態１の図８〜図１１で説明した工程を経た後、前記図１２で説明したのと同様のエッチング処理を基板１Subに施すことにより、図２０に示すように、メモリゲート電極ＭＧおよびサイドウォール８の形成領域から露出される基板１Subの主面部に窪み１３を形成する。ここでは、メモリゲート電極ＭＧおよびサイドウォール８の形成領域の両側を除去する。すなわち、メモリセルのソース領域の形成部分の半導体領域６も除去してしまう。続いて、図２１に示すように、基板１Subの主面上に、選択用のｎＭＩＳ形成領域側が露出されるようなレジストパターンＰＲ２を形成した後、レジストパターンＰＲ２、サイドウォール８および絶縁膜８をマスクとして、基板１Subの主面に、例えば二フッ化ホウ素（ＢＦ２）をイオン注入することにより、選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域４を形成する。この時の条件は、前記図１３で説明したのと同じである。また、本実施の形態２でも、前記図１３で説明したのと同様の効果を得ることができる。その後、前記実施の形態１と同様にして、図２２に示すように、メモリセルＭＣ１（ＭＣ）を形成する。
【００５８】
本実施の形態２では、メモリセルＭＣ１のソース領域Ｓｒｍの形成部分でも窪み１３を形成し、ｎ型の半導体領域６の層を除去しているので、ドレイン領域Ｄｒｍおよびソース領域Ｓｒｍのｎ−型の半導体領域２ａおよびｎ＋型の半導体領域２ｂの不純物濃度も低減できる。また、窪み１３を形成しない場合と比較して、ｎ−型の半導体領域２ａおよびｎ＋型の半導体領域２ｂの濃度調整を容易にすることができる。
【００５９】
（実施の形態３）
前記実施の形態１，２の方法は、前記図４および図５のメモリセルＭＣ２，ＭＣ３にも適用できる。そこで、本実施の形態３では、前記図４のメモリセルＭＣ２に前記実施の形態２の方法を適用した例を図２３〜図３１の半導体装置の製造工程中の要部断面図により説明する。
【００６０】
まず、図２３に示すように、例えばｐ型のシリコン（Ｓｉ）単結晶からなる基板１Sub（前記半導体ウエハ）の主面に、例えば二フッ化ホウ素（ＢＦ２）をイオン注入法により導入する。これにより、基板１Subの主面に、選択用のｎＭＩＳＱｎｃ（図４参照）のチャネル形成用のｐ型の半導体領域４を形成する。本実施の形態３では、後述する工程で基板１Subの主面を若干エッチングしてｐ型の半導体領域４を部分的に除去するエッチング工程があるので、前記実施の形態１のｎ型の半導体領域６と同様の理由から、ｐ型の半導体領域４を形成するための不純物イオンの打ち込み深さを浅くした方が好ましい。この時の不純物イオンの打ち込みエネルギーは、例えば４０〜１００ｋｅＶ程度である。また、この時の不純物イオンの打ち込み深さ（不純物濃度が最も高くなる深さ）は、例えば４０〜１００ｎｍ程度である。また、不純物イオンのドーズ量は、例えば１×１０１４／ｃｍ２程度である。不純物としてホウ素を用いることもできるが、二フッ化ホウ素を用いたのは、ホウ素よりも原子量（質量）の重い二フッ化ホウ素を用いることにより、同じ打ち込みエネルギーでも基板１Subの浅い位置に半導体領域４を形成でき、浅い位置に半導体領域４を形成するのが容易だからである。
【００６１】
続いて、図２４に示すように、基板１Subに対して酸化処理を施すことにより、基板１Subの主面上に、例えば酸化シリコンからなるゲート絶縁膜３を形成した後、その基板１Subの主面上に、例えば低抵抗ポリシリコンからなる導体膜１７をＣＶＤ法により堆積し、さらにその導体膜１７上に、例えば酸化シリコンからなる絶縁膜１０をＣＶＤ法により堆積する。その後、ゲート絶縁膜３、導体膜１７および絶縁膜１０の積層膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図２５に示すように、コントロールゲート電極ＣＧを形成する。
【００６２】
次いで、前記図１２で説明したのと同様のエッチング処理を基板１Subに施すことにより、図２６に示すように、コントロールゲート電極ＣＧの形成領域から露出される基板１Subの主面部に窪み１３を形成する。ここでは、コントロールゲート電極ＣＧの形成領域の両側の基板１Subの表層を除去する。すなわち、メモリセルのメモリ用のｎＭＩＳ形成領域、ソース領域およびドレイン領域の形成部分のｐ型の半導体領域４も除去してしまう。続いて、図２７に示すように、コントロールゲート電極ＣＧをマスクとして、基板１Subの主面に、例えばヒ素またはリンをイオン注入することにより、メモリ用のｎＭＩＳのチャネル形成用のｎ型の半導体領域６を形成する。この時の不純物イオンの打ち込みエネルギーは、例えば２０〜４０ｋｅＶ程度である。本実施の形態３では、メモリ用のｎＭＩＳ形成領域の基板１Subの主面が削られｐ型の半導体領域４が除去されているので、メモリ用のｎＭＩＳのチャネル形成用のｎ型の半導体領域６の不純物濃度を下げることができる。このため、キャリア（電子）の移動度を向上させることができ、メモリセルＭＣ２でのドレイン電流Ｉｄｓを増大させることができる。したがって、スプリットゲート電極型のメモリセルＭＣ２の動作速度（データの読み出し速度）を向上させることができる。また、窪み１３を形成しない場合と比較して、メモリ用のｎＭＩＳのしきい値電圧のバラツキを低減できるので、スプリットゲート型のメモリセルＭＣ２の動作信頼性を向上させることができる。
【００６３】
次いで、図２８に示すように、基板１Subの主面上に、前記絶縁膜５ｂ、電荷蓄積層ＣＳＬ絶縁膜５ｔおよびメモリゲート形成用の導体膜１１をＣＶＤ法により下層から順に堆積した後、これら積層膜をリソグラフィ技術およびエッチング技術によりパターニングすることにより、図２９に示すように、絶縁膜５ｂ、電荷蓄積層ＣＳＬ、絶縁膜５ｔおよびメモリゲート電極ＭＧ（１１）の積層パターンを形成する。続いて、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１Subの主面にイオン注入することにより、基板１Subの主面にｎ−型の半導体領域２ａをコントールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。その後、基板１Subの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、図３０に示すように、コントロールゲート電極ＣＧの片側面、絶縁膜１０上およびメモリゲート電極ＭＧの両側面に、サイドウォール９を形成する。続いて、サイドウォール９およびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１Subの主面にイオン注入することにより、基板１Subの主面にｎ＋型の半導体領域２ｂをコントールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。このようにしてメモリセルＭＣ２のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを形成し、選択用のｎＭＩＳＱｎｃおよびメモリ用のｎＭＩＳＱｎｍを形成する。その後、図３１に示すように、前記実施の形態１と同様に、サリサイドプロセスを経て基板１Subの主面部およびコントロールゲート電極ＣＧの上面部にシリサイド層１４を形成し、絶縁膜１５を堆積し、コンタクトホールＣＮＴを形成し、プラグＰＬＧを形成し、第１層配線Ｍ１を形成する。
【００６４】
本実施の形態３では、メモリセルＭＣ２のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍの形成部分でも窪み１３を形成し、ｐ型の半導体領域４の層を除去しているので、ドレイン領域Ｄｒｍおよびソース領域Ｓｒｍのｎ−型の半導体領域２ａおよびｎ＋型の半導体領域２ｂの不純物濃度も低減できる。また、窪み１３を形成しない場合と比較して、そのｎ−型の半導体領域２ａおよびｎ＋型の半導体領域２ｂの濃度調整を容易にすることができる。
【００６５】
（実施の形態４）
本実施の形態４は、前記スプリットゲート電極型のメモリセルについて本発明者が初めて見出した他の問題を解決するための一例を説明するものである。その問題は、メモリセルの選択用のＭＩＳのソース・ドレイン用の半導体領域がコントロールゲート電極に対してオフセットになるという問題である。
【００６６】
まず、その問題を図３２および図３３により説明する。図３２はメモリセルＭＣ１の要部断面図、図３３は図３２の破線で囲んだ領域Ｂの拡大断面図を示している。メモリセルＭＣ１の場合、選択用のｎＭＩＳＱｎｃのチャネル形成用のｐ型の半導体領域４を、メモリ用のｎＭＩＳＱｎｍのチャネル形成用のｎ型の半導体領域６の形成後に形成するので、選択用のｎＭＩＳＱｎｍとメモリ用のｎＭＩＳＱｎｍとの境界領域では、ｐ型の半導体領域４の一部がｎ型の半導体領域６側に拡散する。そのｐ型の半導体領域４がｎ型の半導体領域６側に拡散した領域Ｃでは、本来、ｎ型であった領域が、ｐ型またはｐ型に近い導電型に変わってしまう場合がある。その結果、選択用のｎＭＩＳＱｎｃのコントロールゲート電極ＣＧから見ると、選択用のｎＭＩＳＱｎｃのソース・ドレイン領域となるｎ型の半導体領域６が長さＬ１だけ離れてしまったような形となる。すなわち、ドレイン電流Ｉｄｓを律則するコントロールゲート電極ＣＧがゲート絶縁膜３を介して平面的に重ならない部分（領域Ｃ）が生じる。このようなオフセット領域が生じると、ドレイン電流Ｉｄｓが低下し、メモリセルＭＣ１の動作速度が低下する問題が生じる。
【００６７】
そこで、本実施の形態４では、選択用のＭＩＳのチャネル形成用の半導体領域の端部が、メモリ用のＭＩＳのメモリゲート電極の側面に形成されたサイドウォールの側面から離れるようなスペーサを、メモリゲート電極の側面のサイドウォールの側面に形成した後に、選択用のＭＩＳのチャネル形成用の半導体領域を形成するための不純物を基板１Subに導入する。これにより、選択用のＭＩＳのソース・ドレイン領域となる半導体領域（メモリ用のＭＩＳのチャネル形成用の半導体領域）の端部がコントロールゲート電極下で確実に重なるようにすることができるので、スプリットゲート型のメモリセルのドレイン電流Ｉｄｓを向上させることができる。したがって、スプリットゲート型のメモリセルの動作速度（データの読み出し速度）を向上させることができる。この具体例を図３４〜図３９の半導体装置の製造工程中におけるメモリ領域の基板１Subの要部断面図により説明する。
【００６８】
まず、前記実施の形態１の図８〜図１１で説明した工程を経た後、図３４に示すように、基板１Sub（半導体ウエハ）の主面上に、上記スペーサ用の絶縁膜１９を堆積する。絶縁膜１９は、例えば酸化シリコンからなり、その厚さは、例えば３０ｎｍ程度である。本実施の形態４では、この絶縁膜１９を、例えばＴＥＯＳ（Tetraethoxysilane）と酸素（Ｏ２）との混合ガスを用いたＣＶＤ法等により堆積した。また、下層の絶縁膜７およびサイドウォール８形成用の酸化シリコン膜は、例えばモノシラン（ＳｉＨ４）と酸素（Ｏ２）との混合ガスを用いたＣＶＤ法により堆積した後、その酸化シリコン膜の緻密化のためにアニール処理を施すことで形成されている。このようにすることで、後述するように絶縁膜１９をウエットエッチング処理により除去するときに、絶縁膜１９のエッチングレートを、同じ酸化シリコンからなる絶縁膜７およびサイドウォール８の２倍程度にまでできるので、絶縁膜１９を選択的に除去することができる。ただし、絶縁膜１９の材料として窒化シリコンを用いても良い。この場合も絶縁膜１９をエッチング除去するときに酸化シリコンとのエッチング選択比を高くとることができる。
【００６９】
続いて、図３５に示すように、基板１Subの主面上に、前記実施の形態１と同様にレジストパターンＰＲ２を形成した後、前記実施の形態１の図１３で説明したのと同様に、例えば二フッ化ホウ素（ＢＦ２）またはホウ素（Ｂ）をイオン注入することにより、選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域４を形成する。この時、本実施の形態４では、選択用のｎＭＩＳ形成領域側のサイドウォール８の側面に被着された絶縁膜１９がマスクとなり、ｐ型の半導体領域４のメモリゲート電極ＣＧ側の端部が、選択用のｎＭＩＳ形成領域側のサイドウォール８の側面から絶縁膜１９の厚さ分だけ離れたところに位置するようになる。
【００７０】
その後、レジストパターンＰＲ２を除去後、絶縁膜１９を、図３６に示すように、ウエットエッチング法により選択的に除去する。続いて、図３７に示すように、前記実施の形態１と同様に、ゲート絶縁膜３およびコントロールゲート電極ＣＧを形成した後、例えばヒ素またはリンを基板1Subにイオン注入してｎ−型の半導体領域２ａを形成する。その後、図３８および図３９に示すように、前記実施の形態１と同様に、選択用のｎＭＩＳＱｎｃおよびメモリ用のｎＭＩＳＱｎｍを形成し、スプリットゲート電極型のメモリセルＭＣ１を形成する。
【００７１】
本実施の形態４では、図３９に示すように、ｎ型の半導体領域６の端部がサイドウォール８の側面から長さＬ２だけコントロールゲート電極ＣＧ下側に突き出すように延在している。すなわち、メモリセルＭＣ１の電流を律則するコントロールゲート電極ＣＧがゲート絶縁膜３を介して確実にｎ型の半導体領域６（選択用のｎＭＩＳＱｎｃのソース・ドレイン領域）の端部に重なるようにすることができる。したがって、スプリットゲート電極型のメモリセルＭＣ１のドレイン電流Ｉｄｓを向上させることができるので、スプリットゲート電極型のメモリセルＭＣ１の動作速度（データの読み出し速度）を向上させることができる。長さＬ２は、上記絶縁膜１９の厚さで制御できる。したがって、コントロールゲート電極ＣＧがゲート絶縁膜３を介してｎ型の半導体領域６の端部に重なる重なり量を比較的容易に設定することができる。長さＬ３は絶縁膜１９の厚さを示している。長さＬ３から長さＬ２を引いた長さＬ４は、ｐ型の半導体領域４がｎ型の半導体領域６側に拡散した長さを示している。
【００７２】
ただし、本実施の形態４では、ｎ型の半導体領域６がコントロールゲート電極ＣＧ下に突き出しコントロールゲート電極ＣＧがゲート絶縁膜３を介してｎ型の半導体領域６の端部に重なっている場合について説明したが、本実施の形態４は、選択用のｎＭＩＳＱｎｃのソース・ドレイン領域であるｎ型の半導体領域６の端部がコントロールゲート電極ＣＧの端部から離れていなければ良く、図４０に示すように、コントロールゲート電極ＣＧがゲート絶縁膜３を介してｎ型の半導体領域６の端部と重なっていないが、ｎ型の半導体領域６の端部がサイドウォール８の側面位置とほぼ一致しており、コントロールゲート電極ＣＧの端部から離れていない構造を排除するものではない。なお、図４０の長さＬ５は、絶縁膜１９の厚さであり、また、ｐ型の半導体領域４がｎ型の半導体領域６側に拡散した長さでもある。
【００７３】
また、本実施の形態４と前記実施の形態１，２とを組み合わせても良い。すなわち、基板１Subの主面に窪み１３を形成した後、絶縁膜１９を堆積し、その後、ｐ型の半導体領域４を形成するための不純物を導入する。
【００７４】
また、前記絶縁膜１９を他の工程で用いる絶縁膜と兼用しても良い。この場合、工程の兼用ができるので、半導体装置の製造時間の短縮およびコストの低減が可能となる。
【００７５】
（実施の形態５）
本実施の形態５は、前記スプリットゲート電極型のメモリセルについて本発明者が初めて見出した他の問題を解決するための一例を説明するものである。その問題は、乗り上げている側のゲート電極をパターニングする工程で、乗り上げていないゲート電極の側面に、乗り上げている側のゲート電極の一部が残され、それを除去する際に基板の主面をエッチングしてしまうという問題である。
【００７６】
まず、その問題を図４１〜図４３により説明する。図４１〜図４３はコントロールゲート電極のパターニング工程中の基板１Subの要部断面図を示している。図４１に示すように、基板１Subの主面にゲート絶縁膜３を形成した後、基板１Subの主面上に、コントロールゲート電極形成用の低抵抗ポリシリコン等からなる導体膜２１をＣＶＤ法等によって堆積し、さらにその上にコントロールゲート電極形成用のレジストパターンＰＲ３を形成する。続いて、レジストパターンＰＲ３をエッチングマスクとして異方性のドライエッチング処理を施すことにより、図４２に示すように、コントロールゲート電極ＣＧを形成する。この時、メモリゲート電極ＭＧ側面のサイドウォール８の側面に導体膜２１ａが残される場合がある。そこで、その残された導体膜２１ａを除去するため、図４３に示すように、導体膜２１ａが露出されるようなレジストパターンＰＲ４を形成し、エッチング処理により導体膜２１ａを除去する。ところが、この時、導体膜２１ａはポリシリコンからなるので、下層のシリコンからなる基板１Subの主面も部分的にエッチングされ、基板１Subの主面が荒れてしまう結果、メモリセルのドレイン電流Ｉｄｓが低下する場合がある。
【００７７】
そこで、本実施の形態５では、ゲート電極が乗り上げない側の基板上に保護膜を形成する工程を有するものである。これにより、乗り上げる側のゲート電極の加工時に生じたエッチ残りを除去する際に、上記保護膜により基板１Subの主面が保護されるので、基板１Subの主面がエッチングされるのを防止できる。この具体例を図４４〜図５２の半導体装置の製造工程中におけるメモリ領域の基板１Subの要部断面図により説明する。
【００７８】
まず、前記実施の形態１の図８〜図１１で説明した工程を経た後、図４４に示すように、基板１Sub（半導体ウエハ）の主面上に、レジストパターンＰＲ２を形成し、例えば二フッ化ホウ素（ＢＦ２）またはホウ素（Ｂ）をイオン注入することにより、ｐ型の半導体領域４を形成する。続いて、レジストパターンＰＲ２を除去した後、図４５に示すように、基板１Subの主面上に、例えば酸化シリコンまたは窒化シリコンからなる厚さ２０ｎｍ程度の絶縁膜２３を形成する。その後、絶縁膜２３上に、上記ｐ型の半導体領域４の形成時に用いたレジストパターン２と同じレジストパターンＰＲ５を形成した後、これをエッチングマスクとして絶縁膜２３をエッチングすることにより、図４６に示すように、絶縁膜２３のパターンを形成する。絶縁膜２３のパターンは、絶縁膜７の上面の一部と片側のサイドウォール８の表面と、メモリセルのソース領域側の基板１Subの上面とを覆うように形成されている。
【００７９】
次いで、図４７に示すように、基板１Subの主面上に、上記ゲート絶縁膜３を形成した後、その上に、例えば低抵抗ポリシリコンからなる導体膜２１をＣＶＤ法等によって堆積する。続いて、導体膜２１上に、コントロールゲート電極形成用のレジストパターンＰＲ３を形成した後、これをエッチングマスクとして、導体膜２１をパターニングすることにより、図４８に示すように、コントロールゲート電極ＣＧを形成する。この時、メモリゲート電極ＭＧの片側側面のサイドウォール８の側面下部側に導体膜２１ａが残される。本実施の形態５では、導体膜２１ａが上記絶縁膜２３上に残される。そこで、基板１Subの主面上に、導体膜２１ａを除去するためのレジストパターンＰＲ４をリソグラフィ技術により形成した後、これをエッチングマスクとして、エッチング処理を施すことにより、導体膜２１ａを図４９に示すように除去する。この時、本実施の形態５では、ポリシリコンと絶縁膜２３とのエッチング選択比を大きくとり、ポリシリコンの方が絶縁膜２３よりもエッチングされ易い条件でエッチング処理を施す。この時、ポリシリコンからなるエッチ残りの導体膜２１ａの下層（導体膜２１ａと基板１Subとの間）に、ゲート絶縁膜３よりも厚い絶縁膜２３が設けられているので、基板１Subの主面が保護され、基板１Subの主面がエッチングされないようにすることができる。すなわち、エッチ残りの導体膜２ａの除去に起因する基板１Subの荒れを防止できる。したがって、スプリットゲート電極型のメモリセルのドレイン電流Ｉｄｓの低下を防止できるので、スプリットゲート電極型のメモリセルの高速動作（データの高速読み出し）を維持できる。
【００８０】
次いで、レジストパターンＰＲ４を除去後、図５０に示すように、基板１Subに、例えばリンまたはヒ素等のような不純物をイオン注入して、ｎ−型の半導体領域２ａをコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。続いて、図５１に示すように、前記実施の形態１と同様に、サイドウォール９を形成した後、基板１Subの主面にｎ＋型の半導体領域２ｂをコントールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。このようにしてメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを形成し、選択用のｎＭＩＳＱｎｃおよびメモリ用のｎＭＩＳＱｎｍを形成する。その後、図５２に示すように、前記実施の形態１と同様に、サリサイドプロセスによりシリサイド層１４を形成した後、絶縁膜１５の堆積工程、コンタクトホールＣＮＴの形成工程、プラグＰＬＧの形成工程、第１層配線Ｍ１の形成工程を経て半導体装置を製造する。
【００８１】
本実施の形態５と前記実施の形態１，２とを組み合わせても良い。すなわち、基板１Subの主面に窪み１３を形成した後、ｐ型の半導体領域４を形成する。続いて、絶縁膜２３を堆積した後、コントロールゲート電極ＣＧを形成する。
【００８２】
また、本実施の形態５と前記実施の形態４とを組み合わせても良い。この場合、絶縁膜１９，２３を別々に堆積して各々の目的を達成させるようにしても良いが、保護用の絶縁膜２３を前記実施の形態４のｐ型の半導体領域４を形成する際のスペーサ用の絶縁膜１９として用いても良い。すなわち、図８〜図１１の工程後、基板１Subの主面上に絶縁膜２３を堆積し、さらに、前記実施の形態４と同様に不純物を導入してｐ型の半導体領域４を形成する。これ以降は上記図４５以降で説明したのと同じである。この場合、保護用の絶縁膜２３とスペーサ用の絶縁膜１９とを別々に堆積する場合に比べて半導体装置の製造工程を低減でき、半導体装置の製造時間の短縮およびコストの低減が可能となる。
【００８３】
（実施の形態６）
本実施の形態６は、前記実施の形態５の変形例であって、前記保護用の絶縁膜２３を同一基板上の他のＭＩＳのゲート絶縁膜により形成する場合の一例を説明する。本実施の形態６によれば、工程の兼用ができるので、半導体装置の製造時間の短縮およびコストの低減が可能となる。
【００８４】
図５３〜図６１は、本実施の形態６の半導体装置の製造工程中の基板１Subの要部断面図であって、各図の左側はメモリ領域の要部断面図を示し、右側は周辺回路用の高耐圧ｎＭＩＳ形成領域の要部断面図を示している。
【００８５】
図５３は、前記図８〜図１１で説明した工程後、前記図４４で説明した工程を経た後の基板１Sub（半導体ウエハ）の要部断面図を示している。また、図５３の右側において、基板１Subの主面には、例えばＳＧＩ（Shallow Groove Isolation）と称する溝型の分離部２５が形成されている。この分離部２５は、基板１Subに掘られた溝内に、例えば酸化シリコン膜が埋め込まれることで形成されている。この分離部２５により活性領域が規定されている。
【００８６】
まず、このような基板１Subに対して酸化処理を施すことにより、図５４に示すように、高耐圧ｎＭＩＳのゲート絶縁膜２３ａを基板１Subの主面に形成する。ゲート絶縁膜２３ａは、例えば厚さ２〜８ｎｍ程度の酸化シリコンからなり、高耐圧ｎＭＩＳ形成領域のみならず、メモリ領域の基板１Subの主面にも形成されている。続いて、図５５に示すように、基板１Subの主面上に、例えば厚さ１３ｎｍ程度の酸化シリコンからなる絶縁膜２３ｂをＣＶＤ法等により堆積した後、絶縁膜２３ｂの膜質を向上させるべくアニール処理を施す。絶縁膜２３ａ，２３ｂは、高耐圧ｎＭＩＳのゲート絶縁膜となる。絶縁膜２３ｂを堆積することにより、高耐圧ｎＭＩＳのゲート絶縁耐圧を向上させることができる。その後、基板１Subの主面上に、メモリ領域の選択用のｎＭＩＳ形成領域が露出され、高耐圧ｎＭＩＳ形成領域を覆うようなレジストパターンＰＲ６をリソグラフィ技術により形成した後、これをエッチングマスクとしてエッチング処理を施すことにより、図５６に示すように、絶縁膜２３ａ，２３ｂをパターニングする。メモリ領域の選択用のｎＭＩＳ形成領域では、絶縁膜２３ａが除去され、基板１Subの主面が露出される。この後、前記実施の形態１のように選択用のｎＭＩＳ形成領域の基板１Subの主面を部分的にエッチングして窪み１３を形成してもよいのは勿論である。
【００８７】
次いで、図５７に示すように、基板１Subに対して酸化処理を施すことにより、基板１Subの主面上に、例えば酸化シリコンからなるゲート絶縁膜３を形成する。このゲート絶縁膜３は、選択用のｎＭＩＳ等のような低耐圧のＭＩＳのゲート絶縁膜となる。ゲート絶縁膜３の厚さは、上記高耐圧ｎＭＩＳのゲート絶縁膜２３ａ，２３ｂよりも薄く、例えば２〜５ｎｍ程度である。続いて、基板１Subの主面上に、例えば低抵抗ポリシリコンからなる導体膜２１をＣＶＤ法等により堆積した後、その上にレジストパターンＰＲ７をリソグラフィ技術により形成する。レジストパターンＰＲ７は、メモリ領域のコントロールゲート電極形成領域と、高耐圧ｎＭＩＳ形成領域のゲート電極形成領域を覆い、それ以外が露出されるようなパターンとされている。その後、レジストパターンＰＲ７をエッチングマスクとして、エッチング処理により導体膜２１をパターニングすることにより、図５８に示すように、メモリセルの選択用のｎＭＩＳのコントロールゲート電極ＣＧおよび周辺回路の高耐圧ｎＭＩＳのゲート電極ＨＧを形成する。この時、メモリゲート電極ＭＧの片側側面のサイドウォール８の側面下部側に導体膜２１ａが残される。本実施の形態５では、導体膜２１ａが上記絶縁膜２３ａ，２３ｂ上に残される。そこで、導体膜２１ａを除去するため、基板１Subの主面上に、導体膜２１ａが露出され、それ以外の領域が覆われるようなレジストパターンＰＲ８を形成した後、これをエッチングマスクとして、前記実施の形態５の導体膜２１ａの除去処理と同様のエッチング処理を施すことにより、導体膜２１ａを図５９に示すように除去する。これにより、ポリシリコンからなるエッチ残りの導体膜２１ａの下層（導体膜２１ａと基板１Subとの間）にゲート絶縁膜３よりも厚い絶縁膜２３ａ，２３ｂの積層膜が設けられているので、基板１Subの主面が保護され、基板１Subの主面がエッチングされないようにすることができる。したがって、スプリットゲート電極型のメモリセルのドレイン電流Ｉｄｓの低下を防止できるので、スプリットゲート電極型のメモリセルの高速動作（データの高速読み出し）を維持できる。
【００８８】
次いで、レジストパターンＰＲ８を除去した後、図６０に示すように、絶縁膜２３ａ，２３ｂは残したまま、例えばヒ素をイオン注入法等により基板１Subに導入することにより、メモリセル用および高耐圧ｎＭＩＳ用のｎ−型の半導体領域２ａを同時に形成する。続いて、基板１Subの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、図６１に示すように、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの側面側と、高耐圧ｎＭＩＳのゲート電極ＨＧの側面にサイドウォール９を同時に形成する。この時、サイドウォール９から露出する絶縁膜２３ａ，２３ｂも除去してしまう。その後、例えばリンをイオン注入法等により基板１Subに導入することにより、メモリセル用および高耐圧ｎＭＩＳ用のｎ＋型の半導体領域２ｂを同時に形成する。このようにしてメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍと、高耐圧ｎＭＩＳＱｎｈのドレイン領域Ｄｒｈおよびソース領域Ｓｒｈとを同時に形成する。
【００８９】
このように本実施の形態６では、保護用の絶縁膜２３ａ，２３ｂを高耐圧ｎＭＩＳＱｎｈのゲート絶縁膜２３ａ，２３ｂで形成することにより、工程の兼用が可能となるので、半導体装置の製造時間の短縮およびコストの低減が可能となる。
【００９０】
上記本実施の形態６では、エッチ残りの導体膜２１ａを除去する時の保護用の絶縁膜を酸化法で形成された絶縁膜２３ａとＣＶＤ法で形成された絶縁膜２３ｂとの積層膜で形成した場合について説明したが、保護用の絶縁膜を、絶縁膜２３ａ，２３ｂのいずれか一方で形成しても良い。
【００９１】
（実施の形態７）
前記実施の形態５，６の保護用の絶縁膜をＣＶＤ法で形成する場合は、メモリセルの最初に形成されるゲート電極上が保護用の絶縁膜で覆われるので、そのゲート電極上にシリサイド層を形成することができない。
【００９２】
そこで、本実施の形態７では、最初に形成されるゲート電極のうち、第１層配線等のような配線が接触し接続されるコンタクトホール部分にシリサイド層を形成する。これにより、最初に形成されるゲート電極と第１層配線等の配線との接触抵抗を低減できる。
【００９３】
図６２は、本実施の形態７の具体的な一例のメモリ領域の要部平面図を示している。図６２のＸ１−Ｘ１線の断面図に相当する箇所が、前記実施の形態５の図４４〜図５２または前記実施の形態６の図５３〜図６１の左側の断面図である。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上面において、サリサイドプロセスによりシリサイド層１４が形成された箇所に斜線のハッチングを付す。後から形成されるコントロールゲート電極ＣＧの上面には全てシリサイド層１４が形成されている。一方、最初に形成されるメモリゲート電極ＭＧの上面は、コンタクトホールＣＮＴが配置される領域のみにシリサイド層１４が形成されている。これにより、コンタクトホールＣＮＴ内のプラグＰＬＧとメモリゲート電極ＭＧとの接触抵抗を低減できる。なお、コンタクトホールＣＮＴは第１層配線と電気的に接続されている。
【００９４】
このような構成を形成するには、前記図４５および図４６で説明した工程の中で、図４５のレジストパターンＰＲ５のパターン形状を、メモリゲート電極ＭＧの上記コンタクトホールＣＮＴが配置される領域の保護用の絶縁膜２３部分も露出されるようなパターン形状とし、エッチング処理により、そのメモリゲート電極ＭＧの上記コンタクトホールＣＮＴが配置される領域の保護用の絶縁膜２３部分および絶縁膜７部分も除去しておく。そして、前記図５１で説明した工程後、コントロールゲート電極ＣＧの上面と、メモリゲート電極ＭＧの上記コンタクトホールＣＮＴが配置される領域とが露出された状態でサリサイドプロセスを施すことにより、コントロールゲート電極ＣＧの上面全ておよびメモリゲート電極ＭＧの上面の上記コンタクトホールＣＮＴが配置される領域にシリサイド層１４を形成する。なお、このような方法は前記実施の形態６に本実施の形態７を適用する場合も同様である。
【００９５】
なお、シリサイド層１４の形成方法としては、基板１Subの主面上の全面に、例えば、コバルト（Ｃｏ）膜、チタン（Ｔｉ）膜またはニッケル（Ｎｉ）等の高融点金属膜をスパッタ法で形成し、その後、熱処理を施してコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの多結晶シリコン膜と高融点金属膜とを反応させる。その後、未反応の高融点金属膜を除去し、金属・半導体反応層であるシリサイド層１４が形成される。
【００９６】
また、本実施の形態７および前記実施の形態５，６は、前記図４および図５のスプリットゲート型のメモリセルにも適用できる。
【００９７】
（実施の形態８）
本実施の形態８は、前記スプリットゲート電極型のメモリセルについて本発明者が初めて見出した他の問題を解決するための一例を説明するものである。その問題は、電荷蓄積層ＣＳＬの幅（短方向寸法）がメモリゲート電極の幅（短方向寸法）よりも大きくなる結果、消去動作が困難になる、という問題である。
【００９８】
まず、その問題を図６３〜図６５により説明する。図６３は、メモリゲート電極ＭＧの形成工程後の基板１Subの要部断面図を示している。この工程では、通常、低抵抗ポリシリコン等からなるメモリゲート電極ＭＧをドライエッチング法で形成した後、電荷蓄積層ＣＳＬをウエットエッチングで選択的にエッチングして形成している。ここでは、メモリゲート電極ＭＧの幅方向（基板１Subの主面に沿う方向、短方向）端部と、電荷蓄積層ＣＳＬの幅方向端部とが一致またはほぼ一致するような状態でエッチングが行われている。しかし、このような状態でその後の酸化工程を経ると、図６４および図６５に示すように、メモリゲート電極ＭＧの幅方向両端部が酸化されてしまう（図６５の矢印参照）一方で電荷蓄積層ＣＳＬは窒化シリコンからなるので酸化されず残される結果、メモリゲート電極ＭＧの実質的な幅（短方向寸法）が電荷蓄積層ＣＳＬの幅よりも短くなり、電荷蓄積層ＣＳＬの幅方向両端部がメモリゲート電極ＭＧの幅方向外側にはみ出したような形になる。このような電荷蓄積層ＣＳＬの両端のはみ出し部分Ｅは、メモリゲート電極ＭＧからの物理的な距離が遠くなるので、メモリゲート電極ＭＧからの電界の影響を受け難くなる。このため、メモリセルＭＣの消去動作の際、電荷蓄積層ＣＳＬの両端のはみ出し部分Ｅに蓄積された電荷を引き抜き難くなる、という問題が生じる。この問題は、メモリセルＭＣの消去動作に際して、電荷蓄積層ＣＳＬの電荷を引き抜く方向によらない。すなわち、本実施の形態においてはメモリゲート電極ＭＧに電子を引き抜くことで消去動作を行なっているが、基板１Subに電子を引き抜くようなメモリセルにおいても同様の問題が発生する。なお、この問題は、前記図４および図５のメモリセルでも生じる。
【００９９】
そこで、本実施の形態８では、上記電荷蓄積層をオーバーエッチングして上部のメモリゲート電極よりも小さくする工程を有するものである。これにより、最終的にメモリゲート電極の外側に電荷蓄積層の一部がはみ出さないようにすることができる。すなわち、データの消去（電荷の引き抜き）が難しくなるような部分が電荷蓄積層に形成されないようにすることができる。したがって、スプリットゲート電極型のメモリセルの動作速度（データの消去速度）を向上させることができる。また、消去動作不良の発生率を低減できるので、半導体装置の歩留りを向上させることができる。この具体例を図６６〜図７０の半導体装置の製造工程中におけるメモリ領域の基板１Subの要部断面図により説明する。
【０１００】
まず、メモリセルのメモリゲート電極の形成工程では、電荷蓄積層（窒化シリコン）とメモリゲート電極（ポリシリコン）とを同時にエッチングするのが難しいので、２段階でエッチング処理を行う。すなわち、前記実施の形態１の図８および図９で説明した工程を経た後、図６６に示すように、レジストパターンＰＲ９をエッチングマスクとしたドライエッチング法により、メモリゲート電極ＭＧおよび絶縁膜５ｔをパターニングする。この時は、ポリシリコンと窒化シリコンとのエッチング選択比を大きくとり、ポリシリコンの方がエッチングされ易い条件でエッチング処理を行う。
【０１０１】
続いて、レジストパターンＰＲ９を除去した後、基板１Subに対して熱りん酸等を用いたウエットエッチング処理を施すことにより、図６７に示すように、電荷蓄積層ＣＳＬを選択的にエッチングする。この時、本実施の形態８では、電荷蓄積層ＣＳＬの幅方向両端の露出側面が、メモリゲート電極ＭＧの幅方向両端の露出側面よりも内側に位置するようにオーバーエッチング処理を施す。これにより、その後の酸化処理工程でメモリゲート電極ＭＧの幅方向両端の側面部分が酸化されることに起因して電荷蓄積層ＣＳＬの幅方向両端部の側面がメモリゲート電極の幅方向両端の側面の外側に位置してしまうような不具合を防止することができる。このような電荷蓄積層ＣＳＬのサイドエッチング量（アンダーカット量またはオーバーエッチング量）は、熱りん酸によるウエットエッチング時間を調節ことで変えることができる。
【０１０２】
その後、前記実施の形態１で説明したのと同様の工程を経て、図６８および図６９に示すように、スプリットゲート型のメモリセルＭＣ１を形成する。図６９は、図６８の要部拡大断面図を示している。本実施の形態８の場合も、図６８および図６９に示すように、電荷蓄積層ＣＳＬのパターニング後の酸化処理によりメモリゲート電極ＭＧの側面部分が酸化され、メモリゲート電極ＭＧの幅方向寸法が設計値より若干小さくなっている。上記のように本実施の形態８では、メモリゲート電極ＭＧが酸化により小さくなってしまうのを見越して電荷蓄積層ＣＳＬの幅方向寸法を小さくしてあるので、最終的に、電荷蓄積層ＣＳＬの幅方向両端部の側面が、メモリゲート電極ＭＧの幅方向両端部の側面とほぼ一致しており、メモリゲート電極ＭＧの外側に、はみ出さないようにされている。このため、スプリットゲート型のメモリセルＭＣ１の消去動作に際して、電荷の引き抜き難い箇所が電荷蓄積層ＣＳＬに存在しないので、データの消去速度を向上させることができる。また、電荷の引き抜き難い箇所が電荷蓄積層ＣＳＬに存在しないので、消去動作不良の発生率を低減でき、半導体装置の歩留りを向上させることができる。
【０１０３】
以上の説明では、最終的に電荷蓄積層ＣＳＬの幅方向両端部が、メモリゲート電極ＭＧの幅方向両端部とほぼ一致している場合について説明したが、本実施の形態８は、電荷蓄積層ＣＳＬがメモリゲート電極ＭＧの外側にはみ出していなければ良く、図７０のメモリセルの要部拡大断面図に示すように、最終的に電荷蓄積層ＣＳＬの幅がメモリゲート電極ＭＧの幅よりも小さく、電荷蓄積層ＣＳＬの幅方向両端部が、メモリゲート電極ＭＧの幅方向両端部よりも内側に位置している構造を排除するものではない。この構造の場合は、電荷蓄積層ＣＳＬの平面全域が、メモリゲート電極ＭＧの平面全域に内包されるようになる。このため、消去時の電荷の引き抜きの確実性を向上させることができる。
【０１０４】
（実施の形態９）
本実施の形態９は、前記実施の形態８の変形例であって、前記図４のスプリットゲート電極型のメモリセルＭＣ２の形成方法に前記実施の形態８の方法を適用した場合の一例を説明する。
【０１０５】
まず、前記図２３〜図２５で説明した工程を経た後、図７１に示すように、コントロール電極ＣＧをマスクとして自己整合的にｎ型の半導体領域６を基板１Subに形成する。続いて、絶縁膜５ｂ、電荷蓄積層ＣＳＬ、絶縁膜５ｔおよび導体膜１１をＣＶＤ法等により下層から順に基板１Sub上に堆積した後、その上に、メモリゲート電極形成用のレジストパターンＰＲ１０をリソグラフィ技術により形成する。その後、そのレジストパターンＰＲ１０をエッチングマスクとして、そこから露出する導体膜１１および絶縁膜５ｔを前記実施の形態８と同様にエッチングした後、レジストパターンＰＲ１０を除去し、図７２に示すように、メモリゲート電極ＭＧおよび絶縁膜５ｔをパターニングする。
【０１０６】
次いで、前記実施の形態８と同様に、電荷蓄積層ＣＳＬをウエットエッチング処理により選択的にエッチングすることにより、図７３に示すように、電荷蓄積層ＣＳＬをパターニングする。この時、本実施の形態９でも、電荷蓄積層ＣＳＬの露出両側面が、メモリゲート電極ＭＧの露出側面よりも内側に位置するようにオーバーエッチング処理を施す。これにより、電荷蓄積層ＣＳＬの幅方向両端部の側面がメモリゲート電極ＭＧの幅方向両端部の側面の外側に位置してしまうような不具合を前記実施の形態８と同様に防止することができる。
【０１０７】
その後、前記実施の形態３で説明したのと同様の工程を経て、図７４に示すように、スプリットゲート電極型のメモリセルＭＣ２を形成する。本実施の形態９の場合も、図７４に示すように、電荷蓄積層ＣＳＬのパターニング後の酸化処理によりメモリゲート電極ＭＧの側面部分が酸化され、メモリゲート電極ＭＧの幅方向寸法が設計値より若干小さくなっているが、上記のように本実施の形態９でも、それを見越して電荷蓄積層ＣＳＬの幅方向寸法を小さくしてあるので、最終的に、電荷蓄積層ＣＳＬの幅方向両端部の側面が、メモリゲート電極ＭＧの幅方向両端部の側面とほぼ一致しており、メモリゲート電極ＭＧの外側に、はみ出さないようにされている。これにより、スプリットゲート型のメモリセルＭＣ２の消去動作に際して、前記実施の形態８と同様にデータの消去速度を向上させることができる。また、消去動作不良の発生率を低減でき、半導体装置の歩留りを向上させることができる。もちろん本実施の形態９でも図７０で説明したように最終的に電荷蓄積層ＣＳＬの両端部が、メモリゲート電極ＭＧの両端部よりも内側に位置するようにしても良い。
【０１０８】
（実施の形態１０）
本実施の形態１０は、前記実施の形態８の変形例であって、前記図５のスプリットゲート電極型のメモリセルＭＣ３の形成方法に前記実施の形態８の方法を適用した場合の一例を説明する。
【０１０９】
まず、前記実施の形態９と同様に前記図７１の導体膜１１の堆積工程までを経た後、その導体膜１１を異方性のドライエッチング処理によりエッチバックすることにより、図７５に示すように、コントロールゲート電極ＣＧの側面側に、導体膜１１のサイドウォール１１ａを形成する。続いて、図７６に示すように、基板１Subの主面上に、メモリゲート電極ＭＧ形成用のレジストパターンＰＲ１１をリソグラフィ技術により形成する。その後、そのレジストパターンＰＲ１１をエッチングマスクとして、そこから露出する導体膜１１ａおよび絶縁膜５ｔを前記実施の形態８，９と同様にエッチングしてメモリゲート電極ＭＧ（１１ａ）および絶縁膜５ｔをパターニングする。
【０１１０】
次いで、レジストパターンＰＲ１１を除去した後、前記実施の形態８，９と同様に、電荷蓄積層ＣＳＬをウエットエッチング処理により選択的にエッチングすることにより、図７７に示すように、電荷蓄積層ＣＳＬをパターニングする。この時、本実施の形態１０では、電荷蓄積層ＣＳＬの露出両側面が、絶縁膜５ｔの下に入り込み窪むようにオーバーエッチング処理を施す。これにより、電荷蓄積層ＣＳＬの幅方向片端部の側面がメモリゲート電極ＭＧの幅方向片端部の側面の外側に位置してしまうような不具合を前記実施の形態８，９と同様に防止することができる。
【０１１１】
その後、前記実施の形態３で説明したのと同様の工程を経て、図７８に示すように、スプリットゲート型のメモリセルＭＣ３を形成する。本実施の形態１０の場合も、図７８に示すように、電荷蓄積層ＣＳＬのパターニング後の酸化処理によりメモリゲート電極ＭＧの表面部分が酸化され、メモリゲート電極ＭＧの幅方向寸法が設計値より若干小さくなっているが、上記のように本実施の形態１０でも、それを見越して電荷蓄積層ＣＳＬの幅方向寸法を小さくしてあるので、最終的に、電荷蓄積層ＣＳＬの幅方向片端部の側面が、メモリゲート電極ＭＧの幅方向片端部の側面とほぼ一致しており、メモリゲート電極ＭＧの外側に、はみ出さないようにされている。これにより、スプリットゲート型のメモリセルＭＣ３の消去動作に際して、前記実施の形態８，９と同様にデータの消去速度を向上させることができる。また、消去動作不良の発生率を低減でき、半導体装置の歩留りを向上させることができる。もちろん本実施の形態１０でも図７０で説明したように最終的に電荷蓄積層ＣＳＬの片端部の側面が、メモリゲート電極ＭＧの片端部の側面よりも内側に位置するようにしても良い。
【０１１２】
（実施の形態１１）
本実施の形態１１は、前記スプリットゲート型のメモリセルについて本発明者が初めて見出した他の問題を解決するための一例を説明するものである。その問題は、メモリゲート電極の不純物濃度が高いとデータの消去時間が遅くなる、という問題である。
【０１１３】
図７９は、スプリットゲート電極型のメモリセルの消去特性がメモリゲート電極の不純物濃度にどのように依存するかを示している。メモリゲート電極材料は、例えばｎ型の低抵抗ポリシリコンを用いた。また、データ記憶に寄与する電荷は電子とされている。図７９中の矢印で示すように、メモリゲート電極への不純物イオンの打ち込み濃度を増加していくと、消去速度が遅くなることが分かる。これは、メモリゲート電極側にデータ記憶に寄与する電子を引き抜く消去方式の場合、電子の引き抜きによる効果と、メモリゲート電極側から注入された正孔との再結合による効果との両方が消去動作に影響を与えているためと想定される。図８０にエネルギーバンド図を例示する。白丸が正孔、黒丸が電子を示している。消去速度が変わるのは、メモリゲート電極ＭＧから注入される正孔が電荷蓄積層ＣＳＬから引き抜かれた電子と再結合して電子・正孔対を生成したり、電荷蓄積層ＣＳＬ中の電子がメモリゲート電極ＭＧの近傍の絶縁膜５ｔ中の欠陥準位を介してメモリゲート電極ＭＧ側に流れたり（トンネル現象）すること等に起因すると考えられる。したがって、メモリゲート電極ＭＧの絶縁膜５ｔとの界面を空乏化させることにより消去速度を制御することが可能である。
【０１１４】
具体例として前記実施の形態１〜１０のメモリセルＭＣのメモリゲート電極ＭＧをｎ型のポリシリコンで形成し、そのメモリゲート電極ＭＧ中のｎ型の不純物の濃度を下げる。または、前記実施の形態１〜１０のメモリセルＭＣのメモリゲート電極ＭＧをｎ型のポリシリコンで形成し、メモリゲート電極ＭＧの絶縁膜５ｔとの界面領域の不純物濃度を、同じメモリゲート電極ＭＧの他の領域の不純物濃度よりも低くする。すなわち、同じメモリゲート電極ＭＧ中に意図的に不純物濃度差が形成されており、そのメモリゲート電極ＭＧの電荷蓄積層ＣＳＬ側の一領域（第１領域）の不純物濃度がそれ以外の領域（第２領域）に比較して相対的に低くなっている。このような構成にすることにより、電荷蓄積層ＣＳＬ中の電子の引き抜きと、メモリゲート電極ＭＧ側からの正孔の注入が生じてデータ記憶に寄与する電子と再結合することとの両方の作用によりデータ消去が進められるので、消去速度を速くすることが可能となる。また、この場合も消去動作不良の発生率を低減できるので、半導体装置の歩留りを向上させることができる。
【０１１５】
本発明者の検討によれば、メモリゲート電極ＭＧの全体または上記絶縁膜５ｔとの界面領域のｎ型不純物の濃度は、例えば１×１０１８／ｃｍ３〜２×１０２０／ｃｍ３程度、好ましくは８×１０１９／ｃｍ３〜１．５×１０２０／ｃｍ３程度とされている。この下限値より低いと空乏化したり、メモリゲート電極ＭＧの抵抗値が増えたりして、消去を含めた他の動作上の問題が生じるためであり、上記上限値よりも高いと上記消去動作上の問題が生じるからである。
【０１１６】
また、本発明者が検討した一般的なスプリットゲート電極型のＭＯＮＯＳ構造のメモリセルでは、そのメモリゲート電極を、周辺回路等を構成する他のＭＩＳのゲート電極と同工程で形成しているので、そのメモリゲート電極中に含まれるｎ型不純物の濃度が、例えば２．５×１０２０／ｃｍ３以上であり本実施の形態１１よりも高くなっている。これに対して、本実施の形態１１では、メモリゲート電極ＭＧと上記他のＭＩＳのゲート電極とを別々に形成する。そして、メモリゲート電極ＭＧの不純物濃度を上記のように低くする。具体的にはメモリゲート電極ＭＧとなる相対的に低濃度のｎ型の不純物が導入された多結晶シリコン膜と、上記他のＭＩＳのゲート電極となる相対的に高濃度のｎ型の不純物が導入された多結晶シリコン膜とを別々にＣＶＤ法によって形成し、その後、パターニングすることで形成する。もちろん、メモリゲート電極ＭＧと同一基板上の上記他のＭＩＳのゲート電極とを同時にパターニングし、後ほどの工程でイオン注入法等により他のＭＩＳのゲート電極側にｎ型不純物を導入し、その他のＭＩＳのゲート電極中のｎ型不純物の濃度を相対的に高くするようにしても良い。このイオン注入法による形成法の方が、上述の別々にＣＶＤ法で形成するよりも、上記他のＭＩＳのゲート電極の不純物濃度の制御が容易であるというメリットがある。いずれにしても、本実施の形態１１では、メモリセルＭＣのメモリゲート電極ＭＧのｎ型不純物の濃度と、同一基板上に形成された上記他のＭＩＳのゲート電極のｎ型不純物の濃度とが意図的に異なっており、メモリゲート電極ＭＧのｎ型不純物の濃度の方が、上記他のＭＩＳのゲート電極のｎ型不純物の濃度よりも意図的に低くなっている。
【０１１７】
また、同様の考えから、前記実施の形態１〜１０のメモリセルＭＣのメモリゲート電極ＭＧをｐ型にすることにより、上記と同様の作用により消去速度を速くすることが可能となる。本発明者の検討によれば、メモリゲート電極ＭＧをｐ型とした場合、メモリゲート電極ＭＧのｐ型不純物の濃度は、例えば１×１０１８／ｃｍ３程度以上とすることが好ましい。したがって、この場合も同一基板に形成された他のＭＩＳにｐ型のゲート電極を持つＭＩＳがある場合に、メモリセルＭＣのメモリゲート電極ＭＧ中のｐ型不純物の濃度の方が、上記他のＭＩＳのｐ型のゲート電極中のｐ型不純物の濃度よりも意図的に高くなるような場合もある。
【０１１８】
（実施の形態１２）
本実施の形態１２では、前記実施の形態１１で説明した、同じメモリゲート電極ＭＧ中に意図的に不純物濃度差が形成されており、そのメモリゲート電極ＭＧの電荷蓄積層ＣＳＬ側の一領域の不純物濃度が相対的に低くなっている場合を説明する。
【０１１９】
図８１は、本実施の形態１２のメモリセルＭＣ１の要部断面図の一例を示している。ここでは、メモリゲート電極ＭＧが、導体層１１ａ，１１ｂの積層構成を有している。導体層１１ａ，１１ｂはいずれもｎ型の低抵抗ポリシリコンからなるが、その不純物濃度が意図的に異なっており、下層側、すなわち、絶縁膜５ｔに接する側の導体層（第１領域）１１ａのｎ型不純物の濃度の方が、その上の導体層（第２領域）１１ｂのｎ型不純物の濃度よりも低くなっている。これにより、前記実施の形態１１と同様に消去速度を速くすることができる。また、半導体装置の歩留りを向上させることができる。さらに、本実施の形態１２によれば、前記実施の形態１１ではメモリゲート電極ＭＧ全体が低濃度のｎ型不純物からなる導電膜で構成されている場合も例示したが、メモリゲート電極ＭＧに不純物濃度の高い導体層１１ｂが設けられているので、メモリゲート電極ＭＧの抵抗や配線との接触抵抗を低減できる。
【０１２０】
このような導体層１１ａ，１１ｂを形成するには、例えば次の第１、第２の方法を挙げることができる。第１の方法は、導体膜１１ａ，１１ｂをＣＶＤ法により別々に堆積する方法である。すなわち、図９等で説明した導体膜１１の堆積工程の時に、導体膜１１ａ，１１ｂを下層から順に堆積する。この時、導体膜１１ａ，１１ｂ中の各々のｎ型不純物の濃度を調節する。その後、導体膜１１ｂ上に絶縁膜７を堆積後、その積層膜を前記と同様にパターニングすることにより、メモリゲート電極ＭＧを形成する。第２の方法は、イオン注入法により不純物濃度分布を形成する方法である。すなわち、図９等で説明したように導体膜１１を堆積した後、その導体膜１１にイオン注入法等によりｎ型不純物を導入する際に、そのイオン打ち込みエネルギーおよびドーズ量等の条件を変えて導入することにより、導体膜１１中にｎ型不純物濃度の異なる導体層１１ａ，１１ｂを形成する。その後、導体膜１１上に絶縁膜７を堆積後、その積層膜を前記と同様にパターニングすることにより、メモリゲート電極ＭＧを形成する。このイオン注入法を採用した場合、各々の導体層１１ａ，１１ｂの不純物濃度や形成位置を制御し易いので、導体層１１ａ，１１ｂを、より狙いに近い状態で形成することができる。
【０１２１】
本実施の形態１２も導体層１１ａ，１１ｂをｐ型の低抵抗ポリシリコンで形成しても良い。この場合、絶縁膜５ｔに接する下層側の導体膜１１ａのｐ型不純物の濃度の方が、上層側の導体膜１１ｂのｐ型不純物の濃度よりも高くされている。
【０１２２】
（実施の形態１３）
本実施の形態１３では、前記実施の形態１２の変形例を説明する。
【０１２３】
図８２は、本実施の形態１３のメモリセルＭＣ１の要部断面図の一例を示している。ここでは、メモリゲート電極ＭＧが、導体層１１ａ，１１ｂ，１１ｃの３層の積層構成を有している。導体層１１ａ，１１ｂ，１１ｃはいずれもｎ型の低抵抗ポリシリコンからなるが、その不純物濃度が意図的に異なっており、最下層（すなわち、絶縁膜５ｔに接する側）の導体層（第１領域）１１ａと、最上層の導体層１１ｃのｎ型不純物の濃度の方が、中間の導体層（第２領域）１１ｂのｎ型不純物の濃度よりも低くなっている。導体膜１１ａ，１１ｃのｎ型不純物の濃度は同じでも異なっていても良い。これにより、前記実施の形態１１，１２と同様に消去速度を速くすることができる。また、半導体装置の歩留りを向上させることができる。
【０１２４】
最上の導体層１１ｃの濃度を低減した理由は、最上に高濃度のポリシリコン層が存在すると、洗浄処理後に高濃度のポリシリコン層の表面にウォーターマークが残ったり、高濃度のポリシリコン層に異常酸化が生じたりする場合があるので、それを回避するためである。すなわち、本実施の形態１３によれば、最上の導体層１１ｃの不純物濃度を低くしたことにより、半導体装置の製造工程中の不具合を回避できるので、半導体装置の信頼性および歩留りを向上させることができる。
【０１２５】
上記導体層１１ａ，１１ｂ，１１ｃの形成方法は、前記実施の形態１２と同じなので説明を省略する。
【０１２６】
本実施の形態１３も導体層１１ａ，１１ｂ，１１ｃをｐ型の低抵抗ポリシリコンで形成しても良い。この場合、絶縁膜５ｔに接する下層側の導体膜１１ａのｐ型不純物の濃度の方が、上層側の導体膜１１ｂ，１１ｃのｐ型不純物の濃度よりも高くされている。
【０１２７】
（実施の形態１４）
本実施の形態１４では、前記実施の形態１２の変形例を説明する。
【０１２８】
図８３は、本実施の形態１４のメモリセルＭＣ１の要部断面図の一例を示している。ここでは、メモリゲート電極ＭＧが、導体層１１とシリサイド層１４との積層構成を有している。導体膜１１は、例えばｎ型の低抵抗ポリシリコンからなり、そのｎ型不純物の濃度が前記実施の形態１１，１２で説明したように低くされている。シリサイド層１４は、例えばコバルトシリサイドまたはタングステンシリサイド等からなる。このように、導体膜１１中のｎ型不純物の濃度を前記実施の形態１１，１２で記載したように低くしたとしても、導体膜１１上に低抵抗なシリサイド層１４を設けることにより、メモリゲート電極ＭＧの総抵抗を低く抑えることができる。ただし、本実施の形態１４でも、導体膜１１をｐ型のポリシリコンで形成し、その上にシリサイド層１４を設ける構造としても良い。
【０１２９】
（実施の形態１５）
本実施の形態１５では、前記実施の形態１２のさらに他の変形例を説明する。
【０１３０】
図８４は、本実施の形態１５のメモリセルＭＣ１の要部断面図の一例を示している。ここでは、メモリゲート電極ＭＧが、導体層１１と、バリアメタル層２８と、メタル層２９との３層の積層構成を有している。導体膜１１は、例えばｎ型の低抵抗ポリシリコンからなり、そのｎ型不純物の濃度が前記実施の形態１１，１２で説明したように低くされている。バリアメタル層２８は、例えば窒化タングステン（ＷＮ）等からなる。また、メタル層２９は、例えばタングステン等からなる。このように、導体膜１１中のｎ型不純物の濃度を前記実施の形態１１，１２で記載したように低くしたとしても、導体膜１１上に低抵抗なメタル層２９を設けることにより、メモリゲート電極ＭＧの総抵抗を大幅に低くすることができる。ただし、本実施の形態１５でも、導体膜１１をｐ型のポリシリコンで形成し、その上にバリアメタル層２８を介してメタル層２９を設ける構造としても良い。
【０１３１】
（実施の形態１６）
本実施の形態１６は、前記スプリットゲート電極型のメモリセルについて本発明者が初めて見出したさらに他の問題を解決するための一例を説明するものである。その問題は、メモリセルのドレイン電流の劣化が生じ易い、という問題である。
【０１３２】
電荷蓄積層ＣＳＬまたは絶縁膜５ｔの材料として特に酸窒化シリコン（ＳｉＯＮ）を使用するＭＯＮＯＳ構造のメモリセルでは、消去動作により界面準位が形成された書き換え動作を行うとメモリセルのドレイン電流Ｉｄｓが低下する場合がある。このため、メモリセルがオン状態となる時の電流劣化を考慮してメモリセルを設計する必要がある。
【０１３３】
すなわち、本実施の形態１６では、電荷蓄積層に蓄えられた電荷をメモリゲート電極側に引き抜く動作によりデータの消去を行うスプリットゲート電極型のメモリセルにおいて、書き込みレベルの最も少ない状態が、メモリセルの初期しきい値電圧Ｖｔｈよりも高い状態となるようにする。これにより、データの書込および消去に伴うドレイン電流の劣化を許容できる。したがって、メモリセルのデータの書き換え補償回数を向上でき、メモリセルの寿命を向上させることが可能となる。
【０１３４】
本実施の形態１６のメモリセルの構造（読み出し、書き込みおよび消去動作を含む）は、前記実施の形態１〜１５で説明したのと同じである。図８５は、本実施の形態１６のメモリセルの書き込みおよび消去状態を示している。初期状態Ｉｎは、しきい値電圧Ｖｔｈが低い状態であるが、一度書き込んだ後の消去状態を初期状態Ｉｎと同じ状態にせず、それよりも高い状態とする。多値記憶の場合には、最も書き込みレベルの低い状態が、初期状態Ｉｎよりも高い状態とする方式である。この方式の場合、書き換え等の劣化によりドレイン電流Ｉｄｓが減少した場合でも、深く消し込む余裕があるために、半導体装置の動作上の劣化が見えない状態とすることができる。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
例えば前記実施の形態１〜１６では、ＭＯＮＯＳ構造のメモリセルに適用した場合について説明したが、例えば基板上に、酸化シリコン膜、電荷蓄積用の窒化シリコン膜（または酸窒化シリコン膜）および低抵抗ポリシリコン膜（または上記と同様のポリサイドやポリメタル構造の膜）を下層から順に積層した構成を有する、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)構造のメモリセルに適用することもできる。
【０１３７】
また、前記実施の形態１〜１０は、消去動作に際してデータ記憶に寄与する電荷をメモリゲート電極に引き抜くメモリセル構造とした場合について説明したが、これに限定されるものではなく、消去動作に際してデータ記憶に寄与する電荷を基板側に引き抜くメモリセル構造のものにも適用できる。
【０１３８】
また、前記実施の形態１〜１６では、電荷蓄積層を窒化膜で形成した場合について説明したが、これに限定されるものではなく、例えば酸化シリコン膜中にドット状に形成された複数のナノ結晶を有する構成としても良い。上記ナノ結晶は、一般的な不揮発性メモリの浮遊ゲート電極と同様に、データに寄与する電荷が捕獲される部分である。各ナノ結晶は、例えばＣＶＤ法により形成されている。各ナノ結晶は、物理的に離れた状態で形成されている（すなわち、離散的なトラップ準位を有する）ので、データの保持時にリークパスがあっても一部の電荷しか失われず、データ保持特性に優れている。また、データの消去および書き込み時においても、特性が多くのナノ結晶間で平均化されるので、ナノ結晶の直径や絶縁膜などの構造ばらつき、あるいは確率的振る舞いの影響を受け難いため、このメモリセルを有する半導体装置の歩留まりを向上させることができる。
【０１３９】
また、前記実施の形態１〜１６の各々を、他の実施の形態の一つまたは２つ以上の複数個と組み合わせてもよいのは勿論である。
【０１４０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカードに適用した場合について説明したが、それに限定されるものではなく、例えば携帯電話等のような移動体通信機器やパーソナルコンピュータ等のような情報処理装置に内蔵されるメモリにも適用できる。
【産業上の利用可能性】
【０１４１】
本発明は、半導体装置の製造方法および半導体装置技術に適用して有効である。
【符号の説明】
【０１４２】
１Sub  半導体基板
２ａ  半導体領域
２ｂ  半導体領域
３  ゲート絶縁膜
４  半導体領域
５ｂ，５ｔ  絶縁膜
６  半導体領域
７  絶縁膜
８  サイドウォール
９  サイドウォール
１０  絶縁膜
１１  導体膜
１１ａ  導体層
１１ｂ  導体層
１３  窪み
１４  シリサイド層
１５  絶縁膜
１７  導体膜
１９  絶縁膜
２１  導体膜
２１ａ  導体膜
２３  絶縁膜
２３ａ，２３ｂ  絶縁膜
２５  分離部
２８  バリアメタル層
２９  メタル層
ＭＣ，ＭＣ１〜ＭＣ３  メモリセル
Ｄ  ドレイン電極
Ｄｒｍ  ドレイン領域
Ｓ  ソース電極
Ｓｒｍ  ソース領域
ＣＧ  コントロールゲート電極
ＭＧ  メモリゲート電極
ＣＳＬ  電荷蓄積層
Ｑｎｃ  ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｎｍ  ｎチャネル型のＭＩＳ・ＦＥＴ
ＰＲ１〜ＰＲ１１  フォトレジストパターン
ＣＮＴ  コンタクトホール
ＰＬＧ  プラグ
Ｍ１  第１層配線
ＨＧ  ゲート電極
【図１】
2010192921.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010192921.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４３】
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【図４４】
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【図４８】
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【図４９】
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【図５０】
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【図５９】
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【図６０】
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【図６１】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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