(57)【要約】【課題】洗浄処理によるダメージを検査するためのＴＥＧを有する半導体装置において、倒壊しやすいパターンを有するＴＥＧを提供し、洗浄処理によるダメージ検査の結果を半導体装置の製造に反映する。【解決手段】洗浄処理によるダメージ検査用のＴＥＧとして、シリコン基板１の主面上にコの字型にパターニングされた、熱酸化膜２および導電膜３からなる倒壊パターン６を形成することにより、超音波や水溶液による洗浄処理を行なったウエハが受けたダメージを、倒壊パターン６の倒壊状況をＳＥＭで観察することで調べることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の半導体基板に洗浄によるダメージ検査のためのＴＥＧを形成する工程と、第２の半導体基板に前記ＴＥＧと同一構造のパターンを形成する工程を有する半導体装置の製造方法において、
（ａ）前記第１の半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後、前記第１の半導体基板の主面上に膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記膜をパターニングして前記ＴＥＧを形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１の半導体基板を洗浄処理する工程と、
（ｅ）前記（ｄ）工程の後、前記ＴＥＧが前記洗浄処理工程で倒壊しているかどうかを評価する工程と、
（ｆ）前記（ｅ）工程の後、前記第２の半導体基板に前記ＴＥＧと同一の構造を持つパターンを形成する工程と、
（ｇ）前記（ｆ）工程の後、前記（ｅ）工程の評価に基づいて前記第２の半導体基板を洗浄処理する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｂ）工程において、前記ＴＥＧは前記第１の半導体基板の主面上に絶縁膜と導電膜を順次積層した後にドライエッチングおよびウェットエッチングによりパターニングし、前記絶縁膜は前記導電膜より幅を狭く形成して、前記（ｄ）工程の洗浄処理の際に倒壊しやすく構成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｂ）工程において、前記膜は上方から見てコの字型にパターニングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記洗浄処理は、超音波洗浄であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、倒壊しやすいパターンを含むＴＥＧを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体デバイスに使用する材料の特性が半導体デバイスのデザインに影響を与えるか否か等、半導体デバイスに発生する設計上または製造上の問題を見つけ出すための評価用素子として、ＴＥＧ（Test Element Group）が知られている。ＴＥＧはテスト構造（test structure）とも呼ばれ、その形状はウエハ形状やチップ形状など様々である。
【０００３】
半導体デバイスのプロセス開発、設計、製造などの各種段階で発生する問題点の要因を究明する際、半導体デバイスを構成する素子や構造の一部を切り出したり、原因の究明に適した専用の回路を構成して作製したＴＥＧを使用することで、早期に原因を究明することができる。
【０００４】
近年では高密度実装技術の発達に伴い、微細な素子が洗浄処理によりダメージを受ける可能性が高くなっており、洗浄処理により半導体装置が受けるダメージを検査するＴＥＧの需要が益々高まっている。
【０００５】
ＴＥＧのパターンの倒壊に関しては、倒壊防止を目的とする半導体装置の製造技術が知られている（たとえば、特許文献１ないし特許文献５）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６―３１０７５５号公報
【特許文献２】特開平１１―３４５９４４号公報
【特許文献３】特開平１１―３３０３９９号公報
【特許文献４】特開平１１―１５４６３４号公報
【特許文献５】特開平０５―３２６３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
洗浄する対象物を純水または水溶液に浸した状態で、波動の物理的な力を利用して微小粒子を効率良く除去することができる超音波（メガソニック）洗浄処理や、洗浄液などを用いた水洗処理において、ダメージ評価を目的とした倒壊しやすいパターンを有するＴＥＧの需要が生じてきている。従来は倒壊しやすいパターンを有するＴＥＧのニーズが無かったために、そのようなＴＥＧは存在しなかった。
【０００８】
本発明の目的は、ウエハ洗浄処理によるダメージ評価用のＴＥＧにおいて、倒壊しやすいパターンを有するＴＥＧを、半導体前工程を適用して簡便に製造する技術を提供することにある。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願の一発明による半導体装置の製造方法は、
第１の半導体基板に洗浄によるダメージ検査のためのＴＥＧを形成する工程と、第２の半導体基板に前記ＴＥＧと同一構造のパターンを形成する工程を有する半導体装置の製造方法において、
（ａ）前記第１の半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後、前記第１の半導体基板の主面上に膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記膜をパターニングして前記ＴＥＧを形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１の半導体基板を洗浄処理する工程と、
（ｅ）前記（ｄ）工程の後、前記ＴＥＧが前記洗浄処理工程で倒壊しているかどうかを評価する工程と、
（ｆ）前記（ｅ）工程の後、前記第２の半導体基板に前記ＴＥＧと同一の構造を持つパターンを形成する工程と、
（ｇ）前記（ｆ）工程の後、前記（ｅ）工程の評価に基づいて前記第２の半導体基板を洗浄処理する工程と、
を有することを特徴とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
半導体前工程において半導体基板上に倒壊しやすいパターンを簡便に作製し、ウエハの洗浄工程において半導体基板が受けるダメージを検査することが可能なＴＥＧを提供し、洗浄処理によるダメージ検査の結果を半導体装置の製造に反映することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である半導体装置を示す平面図である。
【図２】図１のＡ−Ａ線に沿った要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の半導体装置の実施例を示す平面図である。
【図９】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００１９】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２１】
（実施の形態１）
本実施の形態は、半導体装置の製造方法に適用したものであり、図１および図２に、本実施の形態における半導体装置の構造を示す。図１は、本実施の形態における半導体装置の上面平面図、図２は図１のＡ−Ａ線に沿った断面図である。
【００２２】
図２において、シリコン基板（以下単に基板という）１の主面上にパターニングされた熱酸化膜２が形成され、熱酸化膜上には熱酸化膜２より幅が広くパターニングされた導電膜３が形成されており、図１に示すように熱酸化膜（図示しない）および導電膜は、コの字型にパターニングされたものが前後左右それぞれの向きに配置されている。
【００２３】
本実施の形態によれば、たとえば純水による洗浄処理を行なった後に、コの字型にパターニングされた倒壊パターン６が倒壊しているかをＳＥＭ（Scanning Electron Microscope）を使用して確認することにより、洗浄処理がウエハにおよぼすダメージを調べることができる。
【００２４】
なお、ここでいう倒壊とは、水溶液などの水の力により倒壊パターン６の一部が欠けたり、倒壊パターン６全体が基板１上から剥がれることを意味する。
【００２５】
次に、本実施の形態の半導体装置の製造方法について、図３〜図８を用いて説明する。
【００２６】
まず、図３に示すように、基板１上に、熱酸化膜２を形成する。
【００２７】
次に、図４に示すように、熱酸化膜２上に、ポリシリコンからなる導電膜３、ＣＶＤ酸化膜４、レジスト５を順次形成し、レジスト５をパターニングする。
【００２８】
次に、図５に示すように、レジスト５をマスクにして、ドライエッチングにより、ＣＶＤ酸化膜４を一部除去する。
【００２９】
次に、図６に示すように、レジスト５をアッシングにより除去した後、ＣＶＤ酸化膜４をマスクにして、ドライエッチングにより導電膜３および熱酸化膜２を加工する。
【００３０】
次に、図７に示すように、ウェットエッチングによりＣＶＤ酸化膜４を除去した後、ウェットエッチングにより熱酸化膜２を一部除去することで、倒壊パターン６を完成する。ここで、ウェットエッチング処理の時間を制御することで、熱酸化膜２の幅Ｌ２を導電膜３の幅Ｌ３の範囲内で制御することができる。熱酸化膜２の幅Ｌ２を狭めることで、より倒壊しやすいパターンとすることもでき、逆に幅Ｌ２を広めることで倒壊しにくいパターンとすることも可能である。
【００３１】
また、倒壊パターン６の大小、熱酸化膜２の厚さＨ２、導電膜３の厚さＨ３を変更することによっても、倒壊パターン６の倒壊しやすさを制御することができ、要求されるＴＥＧに合わせて倒壊パターン６の耐久性を調整することが可能である。
【００３２】
さらに、本実施の形態の倒壊パターンはＭＯＳＦＥＴ(Metal Oxide Semiconductor Field-Effect Transistor)構造と同じく絶縁膜と導電膜からなるため、半導体前工程プロセスにおいてＭＯＳＦＥＴと同じ工程で形成することができ、簡便に、優れた加工精度で作製することができる。このため、新たな装置や工程を追加することもなく、極微小な洗浄処理によるダメージ評価に適用することが可能である。
【００３３】
倒壊パターン６が完成したＴＥＧは、その後洗浄装置内で洗浄し、ＳＥＭを用いて倒壊パターンの倒壊状況を確認することによって、半導体ウエハが洗浄処理によって受けるダメージを評価する。
【００３４】
次に、ダメージ評価によって得られた情報に基づき、別の半導体基板に倒壊パターン６と同様の構造を有するＭＯＳＦＥＴを形成する。倒壊パターン６が倒壊していた場合は、ＭＯＳＦＥＴを形成する工程における洗浄処理の条件を変えて洗浄し、素子を形成する。
【００３５】
なお、図１に示すように、倒壊パターン６をコの字型のパターンとし、前後左右それぞれの向きに配置することで、より倒れやすいパターンを作製することができるが、倒壊パターン６の形状はコの字型に限らず、図８の（ａ）、（ｂ）、（ｃ）のそれぞれに示すように、Ｔ字型、Ｌ字型、直線状などの形状でも構わない。
【００３６】
また、倒壊パターン６の寸法としては、図７に示すように、導電膜３の幅Ｌ３を５０ｎｍ〜１５０ｎｍ、厚さＨ３を５０ｎｍ〜５００ｎｍ、熱酸化膜２の厚さＨ２を５ｎｍ〜５０ｎｍの範囲で形成する。熱酸化膜２の幅Ｌ２は、導電膜３の幅Ｌ３以下の幅で形成する。
【００３７】
さらにまた、本実施の形態の倒壊パターン６を有するＴＥＧを実際に製造する際は、通常、図１もしくは図８の（ａ）、（ｂ）または（ｃ）に示すような構造を一つの区画の構造として、それを一枚のウエハの全面に並べたものをＴＥＧとして使用する。
【００３８】
（実施の形態２）
実施の形態１で述べたように、本発明におけるＴＥＧは、倒壊パターンのみをウエハの上面の全面に形成することを主な製造方法としているが、従来のＭＯＳＦＥＴと同じ工程での製造が可能であるため、ウエハ上にＭＯＳＦＥＴ素子と倒壊パターンが混在する状態でＴＥＧとして使用することも可能である。本実施の形態は、ＭＯＳＦＥＴ素子と倒壊パターンが混在するＴＥＧの製造方法に適用したものであり、その製造工程について図９〜図１５を用いて説明する。
【００３９】
まず、図９に示すように、基板１の主面上に熱酸化膜２およびポリシリコンからなる導電膜３を形成する。
【００４０】
次に、図１０に示すように、導電膜３上に形成されパターニングされたレジスト１３をマスクとして、ドライエッチングによって導電膜３および熱酸化膜２を一部加工し、熱酸化膜２からなるゲート絶縁膜７および導電膜３からなるゲート電極８を形成する。
【００４１】
次に、図１１に示すように、レジスト１３をアッシングして除去した後、基板１の主面上にＣＶＤ酸化膜４を堆積する。
【００４２】
次に、図１２に示すように、ＣＶＤ酸化膜４上の一部にパターニングされたレジスト５を形成した後、ドライエッチングにより、レジスト５の下部と、導電膜３および熱酸化膜２の側面と、ゲート電極８およびゲート絶縁膜７の側面以外の領域のＣＶＤ酸化膜４を除去する。これにより、熱酸化膜２および導電膜３の側面と、ゲート絶縁膜７およびゲート電極８の側面にはＣＶＤ酸化膜４からなるサイドウォール９、１０がそれぞれ形成され、ゲート絶縁膜７、ゲート電極８、サイドウォール１０を含むダミーＭＯＳＦＥＴ１１が形成される。
【００４３】
なお、本実施の形態で作製するＴＥＧは、洗浄処理によるダメージを観察することが目的であるため、ダミーＭＯＳＦＥＴ１１はソース・ドレイン領域を含まず、ＭＯＳＦＥＴとしての電気的機能を有していない。
【００４４】
次に、図１３に示すように、レジスト５をアッシングにより除去した後、基板１の主面上に、ダミーＭＯＳＦＥＴ１１を覆うようにパターニングされたレジスト１２を形成する。
【００４５】
次に、図１４に示すように、ＣＶＤ酸化膜４をマスクにして、ドライエッチングにより、導電膜３および熱酸化膜２を加工した後、ウェットエッチングによりＣＶＤ酸化膜４およびサイドウォール９を除去する。
【００４６】
次に、図１５に示すように、ウェットエッチングにより熱酸化膜２を一部除去することで、熱酸化膜２および導電膜３からなる倒壊パターン６を形成する。その後、アッシングによりレジスト１２を除去することで、本実施の形態のＴＥＧを完成する。
【００４７】
ここで、実施の形態１と同様に、倒れやすい倒壊パターン６を形成することで、超音波または水溶液などによる洗浄処理によってウエハが受けるダメージを観察することができる。半導体前工程においてダミーＭＯＳＦＥＴ１１と平行して倒壊パターン６を形成することができることからもわかるように、倒壊パターン６はＭＯＳ構造と同構造をとることから、従来適用している半導体前工程の製造プロセスを適用して製造することができる。
【００４８】
倒壊パターン６が完成したＴＥＧは、その後洗浄装置内で洗浄し、ＳＥＭを用いて倒壊パターンの倒壊状況を確認することによって、半導体ウエハが洗浄処理によって受けるダメージを評価する。
【００４９】
次に、ダメージ評価によって得られた情報に基づき、別の半導体基板に倒壊パターン６と同様の構造を持つパターンを有するＭＯＳＦＥＴを形成する。
【００５０】
なお、倒壊パターン６のパターン形状は、図１及び図８に示すように、コの字型やＴ字型など求めるダメージ評価によって様々なデザインにすることが可能である。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００５２】
本発明の半導体装置の製造方法は、洗浄処理または超音波装置によるダメージ評価に使用するＴＥＧ構造を有する半導体装置の製造に幅広く利用されるものである。
【符号の説明】
【００５３】
１  基板（シリコン基板）
２  熱酸化膜
３  導電膜
４  ＣＶＤ酸化膜
５  レジスト
６  倒壊パターン
７  ゲート絶縁膜
８  ゲート電極
９  サイドウォール
１０  サイドウォール
１１  ダミーＭＯＳＦＥＴ
１２  レジスト
１３  レジスト
【図１】
2010192768.tif 000003
【図２】
2010192768.tif 000004
【図３】
2010192768.tif 000005
【図４】
2010192768.tif 000006
【図５】
2010192768.tif 000007
【図６】
2010192768.tif 000008
【図７】
2010192768.tif 000009
【図８】
2010192768.tif 000010
【図９】
2010192768.tif 000011
【図１０】
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【図１１】
2010192768.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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