(57)【要約】【課題】信頼性の高い半導体装置を効率良く製造すること。【解決手段】シリコン基板１上に強誘電体キャパシタ３１を形成する際、第２電極膜２５上にハードマスクとして第１保護膜２７を形成する。第１保護膜２７をマスクにして第２電極膜２５をエッチングして上部電極２８を形成する。この後、第１保護膜２７を除去せずに、第１保護膜２７を膜表面側から酸化させる。これによって、第１保護膜２７は、積層方向上側の上部領域の酸素濃度が他の領域に比べて高くなり、水素や水などの還元性物質が強誘電体キャパシタ３１に透過することを防止する拡散防止膜となる。【選択図】図１Ｆ
2010003741.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極
を有する強誘電体キャパシタと、
前記強誘電体キャパシタの積層方向において前記上部電極の上方に設けられ、膜厚方向
に酸素濃度の分布が異なる部分を有する第１保護膜と、
前記第１保護膜の上方、及び前記強誘電体キャパシタの側壁を含む領域に設けられる第
２保護膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１保護膜は、膜厚方向の上部領域より下部領域の前記酸素濃度が低い部分を有す
ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１保護膜は、膜厚方向の上部領域及び下部領域より膜中心となる部分の前記酸素
濃度が低い部分を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の上方に下部導電膜、強誘電体膜、上部導電膜を積層する工程と、
前記上部電極の上に第１保護膜を形成する工程と、
前記第１保護膜及び前記上部導電膜をパターニングすることにより、前記導電膜からキ
ャパシタの上部電極を形成する工程と、
前記強誘電体膜及び前記第１保護膜を酸素雰囲気中で加熱することにより、前記第１保
護膜中で酸素濃度が膜厚方向に異なる部分を形成する熱処理工程と、
前記強誘電体膜及び前記下部導電膜をパターニングすることにより、前記下部導電膜か
ら前記キャパシタの下部電極を形成する工程と、
前記第１保護膜及び前記キャパシタを覆う第２保護膜を形成する工程と、
を有する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の上方に下部導電膜、強誘電体膜、及び上部導電膜を順に積層する工程と、
前記上部導電膜の上に第１のハードマスク及び第２のハードマスクを順番に形成する工
程と、
前記第１及び第２のハードマスクを用いて、前記下部導電膜、前記強誘電体膜、及び前
記上部導電膜をパターニングして強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを形成した後に、前記第１のハードマスクを残して前記第２の
ハードマスクを除去する工程と、
前記強誘電体キャパシタ及び前記第１のハードマスクを酸素雰囲気中で加熱し、前記第
１のマスクの少なくとも一部を酸化させ膜厚方向で酸素濃度の分布が異なる部分を有する
第１保護膜を形成する熱処理工程と、
前記第１保護膜及び前記強誘電体キャパシタを覆う第２保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置及びその製造方法に関し、特に強誘
電体キャパシタとメモリセルトランジスタとを備えた半導体装置及びその製造方法に関す
る。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って大容量のデータを高速に処理したり、保存したりす
ることが行われており、電子機器等に使用される半導体装置の高集積化及び高性能化が要
求されている。例えば、半導体装置の一例である半導体記憶装置においては、ＤＲＡＭ（
Dynamic Random Access Memory）を高集積化することが行われている。このようなＤＲＡ
Ｍに使用されるキャパシタの容量絶縁膜としては、従来の珪素酸化物又は珪素窒化物に代
えて、強誘電体材料又は高誘電率材料が用いられている。また、より低電圧、且つ高速で
の書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、自発分極特性
を有する強誘電体膜を容量絶縁膜に用いている。このような半導体記憶装置は、一般に強
誘電体メモリ（ＦｅＲＡＭ）と呼ばれている。
【０００３】
ＦｅＲＡＭは、一対の電極間のキャパシタ誘電体として強誘電体膜を配した強誘電体キ
ャパシタを有し、強誘電体膜のヒステリシス特性を利用して情報を記憶する。強誘電体膜
は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する性
質を持つ。印加電圧の極性を反転させれば自発分極の極性も反転するので、自発分極を検
出すれば情報を読み出すことが出来る。このようなＦｅＲＡＭは、高速動作が可能で、消
費電力が小さく、書き込み／読み出しの耐久性に優れている等の特徴を有し、今後の更な
る発展が見込まれている。
【０００４】
しかしながら、従来の強誘電体キャパシタは、水素ガスや水分によって特性が変化し易
かった。ここで、標準的な強誘電体キャパシタの場合、例えば、Ｐｔ膜からなる下部電極
と、ＰＺＴ膜（ＰｂＺｒ１−ＸＴｉＸＯ３膜）よりなる強誘電体膜と、Ｐｔ膜からなる上
部電極とを順次積層した構成を有する。このような標準的な強誘電体キャパシタは、水素
分圧が４０Ｐａ程度の雰囲気中で２００℃程度に加熱すると、ＰＺＴ膜の強誘電性はほぼ
失われてしまうことが知られている。
【０００５】
また、強誘電体キャパシタに水分が吸着した状態、或いは水分が強誘電体キャパシタの
近傍に存在する状態で熱処理を行うと、強誘電体キャパシタの強誘電体膜の強誘電性が著
しく劣化してしまうことが知られている。
【０００６】
このため、従来のＦｅＲＡＭの製造工程で強誘電体膜を形成した後のプロセスは、可能
な限り水分の発生が少なく、且つ低温のプロセスが選択されている。また、層間絶縁膜を
成膜するプロセスには、例えば、水素の発生量が比較的少ない原料ガスを用いたＣＶＤ（
Chemical Vapor Deposition）法等が選択されている。
【０００７】
さらに、水素や水分による強誘電体膜の劣化を防止する技術として、強誘電体キャパシ
タを覆うように酸化アルミニウム膜を形成する技術や、強誘電体キャパシタ上に形成され
た層間絶縁膜上に酸化アルミニウム膜を形成する技術が提案されている。酸化アルミニウ
ム膜は、水素や水分の拡散を防止する機能を有している。このため、酸化アルミニウム膜
を形成することで水素や水分が強誘電体膜に達することが防止され、水素や水分による強
誘電体膜の劣化を防止できる。また、強誘電体メモリでは、強誘電体キャパシタを直接覆
う酸化アルミニウム膜を水素拡散防止膜として形成させて強誘電体キャパシタへの水素拡
散を防止していた。
【０００８】
一方、強誘電体キャパシタの上部電極を成膜するとき、或いは強誘電体キャパシタを形
成するときには、強誘電体膜が主として高エネルギのスパッタリング粒子による物理的ダ
メージを受ける。このような物理的ダメージによって強誘電体膜の結晶構造の一部が破壊
されてしまうと、強誘電体キャパシタの特性が劣化してしまう。
【０００９】
そこで、従来では、このような強誘電体キャパシタの特性劣化を元の状態に回復させる
ために、以下に説明するような種々の処理を実施していた。
【００１０】
例えば、上部電極膜をパターニングした後、酸素雰囲気中で熱処理を行い、その後に強
誘電体膜をパターニングしてから酸素雰囲気中で熱処理を再度行う。さらに、下部電極を
パターニングした後にも酸素雰囲気中で熱処理を行う。その後、水素拡散防止膜、例えば
、酸化アルミニウム、酸化チタン、ＰＬＺＴ、ＰＺＴを形成する。このような従来技術に
ついては、例えば特許文献１に開示されている。その他にも、上部電極膜及び強誘電体膜
をパターニングした後、或いは、パターニングにより強誘電体キャパシタを形成した後に
酸素雰囲気中で熱処理を行うことが知られている。これらの処理では、酸素によって強誘
電体膜の結晶性が回復させられる。
【００１１】
また、キャパシタの上面および側面に水素バリア膜として酸化アルミニウムを形成する
ことが知られている。より詳細には、誘電体膜を加工した後、誘電体膜の全面に酸化アル
ミニウムを形成する。さらに、酸化アルミニウムと下部電極をエッチングしてから全面に
酸化アルミニウムを形成してキャパシタを保護する。このような従来技術については、例
えば特許文献２や、特許文献３、特許文献４に開示されている。
【００１２】
水素雰囲気中で熱処理をしたときに強誘電体膜が水素と反応して劣化することを防ぐた
めに、キャパシタにパターンを形成した後、層間膜を堆積させ、その上に水素バリア膜と
してＴｉＮ膜を形成してからさらに層間膜を堆積させることが知られている。このような
従来技術については、例えば特許文献５に開示されている。
【００１３】
誘電体キャパシタの側壁部の水素バリア膜が薄く、バリア性能が低下したり、膜が剥が
れたりすることを防止するためには、誘電体キャパシタを形成した後、Ｔａ２Ｏ５、Ｙ２
Ｏ３、ＣｅＯ２又はＨｆＯ２の絶縁膜で被覆することが知られている。この場合、さらに
その上にＡｌ２Ｏ３膜を形成して、被覆させることも知られている。このような従来技術
については、例えば特許文献６に開示されている。
【００１４】
また、誘電体キャパシタが水素や汚染物によって劣化しないようにするために、誘電体
キャパシタを形成した後、酸化アルミニウムの保護膜を形成した上から窒化シリコン膜を
形成することが知られている。このような従来技術については、例えば特許文献７に開示
されている。しかしながら、この方法では、誘電体キャパシタの側壁の傾斜度が低いとき
には、集積度が低減してしまう。傾斜度が高い場合は、側壁の水素バリア膜が薄くなるの
で、水素バリア性能が低下する。
【００１５】
さらに、強誘電体膜の劣化を高い効率で回復することを目的として強誘電体キャパシタ
を形成した後、酸化アルミニウム保護膜を形成してから回復アニールを行い、さらに第２
層の酸化アルミニウム保護膜を形成する方法が検討されている。このような従来技術につ
いては、例えば特許文献８に開示されている。
【００１６】
同様の目的を実現するための従来技術としては、ＰＺＴ強誘電体キャパシタを炭素含有
量が異なる酸化アルミニウムで二重に覆う方法も知られている。このような従来技術につ
いては、例えば特許文献９に開示されている。
【００１７】
また、集積回路素子においては、下部電極、誘電体膜、上部電極を含むキャパシタの誘
電体膜の露出部に、第１の密度を有する金属酸化膜と、第１の密度より大きい第２密度を
有する第２の金属酸化膜とを配した構成が知られている。このような集積回路素子の製造
工程では、キャパシタを形成した後、酸素と反応性があるアルミニウム前駆ガス及び不活
性ガスを各々パルシングガス及びパージガスとして原子層蒸着を行う。これにより、誘電
体膜の側面には酸化アルミニウムのみが形成される。この酸化アルミニウムは水素バリア
膜となる。この後、熱処理を行って強誘電体膜の劣化を回復させると、キャパシタと水素
バリア膜の上にカプセル膜酸化アルミニウムが形成される。このような従来技術について
は、例えば特許文献１０に開示されている。
【００１８】
また、半導体装置においては、下部水素バリア膜上に形成したキャパシタを覆い、かつ
キャパシタの周縁部で下部水素バリア膜を露出させるように第１層間絶縁膜を形成し、下
部水素バリア膜の露出部分を上部水素バリア膜で覆う構成が知られている。なお、上部水
素バリア膜は下部水素バリア膜に接触するように形成され、上部水素バリア膜の側面は下
部水素バリア膜の上面と鈍角をなすように配置される。このような従来技術については、
例えば特許文献１１や、特許文献１２に開示されている。
【００１９】
また、強誘電体膜の劣化を防止する従来技術としては、強誘電体キャパシタの上に拡散
バリア膜を形成し、さらに拡散バリア膜で被覆することが知られている。水素バリア膜と
しては、Ａｌの酸化物、Ａｌの窒化物、Ａｌの窒化酸化物、Ｔａの酸化物、Ｔａの酸化窒
化物、Ｔｉの酸化物、Ｚｒの酸化物のうちの少なくともいずれか一つが使用される。この
ような従来技術については、例えば特許文献１３に開示されている。
【００２０】
不純物拡散によるキャパシタ誘電体の劣化を防止する従来技術としては、キャパシタの
全表面にブロッキング膜とキャパシタ保護膜を積層させることが知れている。キャパシタ
保護膜は、水素がキャパシタ誘電膜に拡散することを防止する。ブロッキング膜はキャパ
シタ保護膜下部に形成されて、ブロッキング膜の下部に形成された物質膜とキャパシタ保
護膜とが相互反応することを防止、及び/又はキャパシタ誘電膜の揮発を防止する。例え
ば、ＡＬＤ（Atomic LayerDeposition）法で成膜した酸化アルミニウム膜はカバレッジが
非常に良くなるが、成膜時にキャパシタの強誘電体膜にダメージを与えたり、誘電体膜と
反応したりしてキャパシタの性能を劣化させることがある。これを防ぐために、キャパシ
タの直上にブロッキング膜が成膜されていた。このような従来技術については、例えば特
許文献１４に開示されている。
【００２１】
また、エッチング工程には、高温一括エッチング方法を採用することが知られている。
このような従来技術については、例えば特許文献１５や、引用文献１６に開示されている
。
【００２２】
さらに、貴金属電極等の難エッチング材料をエッチングした後、エッチングマスク層の
側壁に再付着する不揮発性の反応生成物を除去する方法としては、Ｉｒ層上に、有機物質
膜、ハードマスクとなるＴｉＮ層を順に積層し、フォトレジスト膜をマスクとしてこの積
層膜をドライエッチングすることが知られている。この場合、Ｉｒ層のドライエッチング
は酸素を含んだガスを用いて行われる。エッチング時に有機物質膜がサイドエッチされる
ため、反応生成物からなる側壁再付着層は有機物質膜層の側壁には生じない。この後、ア
ッシング処理を行えば、有機物質膜層のみがエッチングされ、マスクの役割を果たしたＴ
ｉＮ層は容易に除去され、パターニングされた被エッチング材だけが残される。このよう
な従来技術については、例えば特許文献１７に開示されている。
【００２３】
なお、ハードマスクの表面及びその付近においてＡｌや、Ｔｉが幾分酸化してＡｌＯｘ
（たとえば、Ａｌ２Ｏ３）やＴｉＯｘ（たとえば、ＴｉＯ２）を形成するが、Ｏ２中にお
いて４５０℃でアニールすると除去されることが知られている。このような従来技術につ
いては、例えば特許文献１８に開示されている。
【００２４】
また、キャパシタの保護膜をＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯｘ、ＴａＯｘ、
ＳｉＮ及びＡｌＮから成る群から選択される材料で作製し、下部電極及び強誘電体層の側
壁、上部電極の側壁の下部をその保護膜で被覆することが知られている。このような従来
技術については、例えば特許文献１９に開示されている。
【００２５】
そして、シリコン基板上に絶縁膜を介して第１水素バリア膜、下部電極膜、強誘電体膜
、上部電極膜及び第２水素バリア膜を順次堆積させることで水素還元作用による劣化を抑
制することが試みられている。上部電極をパターニングするときには、マスクを用いて水
素バリア膜及び上部電極膜を順次エッチングする。さらに、露出した強誘電体膜を覆う第
３の水素バリア膜を堆積させ、この上に形成したマスクを用いて強誘電体膜及び下部電極
膜を順次エッチングする。これによって、強誘電体膜とこれに自己整合された下部電極の
パターンが形成される。このような従来技術については、例えば特許文献２０，２１，２
２，２３，２４，２５，２６に開示されている。
【特許文献１】特開２００３−３３２５３６号公報
【特許文献２】特開２００５−１１６７５６号公報
【特許文献３】特開２００４−３４９４７４号公報
【特許文献４】特開２００４−９５８６１号公報
【特許文献５】特開平９−２９３８６８号公報
【特許文献６】特開２００３−１１５５４５号公報
【特許文献７】特開２００１−２１０７９８号公報
【特許文献８】特開２００５−１８３８４３号公報
【特許文献９】特開２００３−２７３３３２号公報
【特許文献１０】特開２００２−９３７９７号公報
【特許文献１１】特開２００４−２８２０４１号公報
【特許文献１２】特開２００５−１２９８７５号公報
【特許文献１３】特開２００２−１７６１４９号公報
【特許文献１４】特開２００１−１１１００７号公報
【特許文献１５】特開平９−１６２３１１号公報
【特許文献１６】特開２００２−９４０１６号公報
【特許文献１７】特開２００１−３１３２８２号公報
【特許文献１８】特開２０００−１３３６３３号公報
【特許文献１９】特開２００４−１８６５１８号公報
【特許文献２０】特開２００１−３６０２６号公報
【特許文献２１】特開２００１−１６８２９０号公報
【特許文献２２】特開２００１−３５８３０９号公報
【特許文献２３】特開２００２−４３５４０号公報
【特許文献２４】特開２００２−２８０５２８号公報
【特許文献２５】特開２００３−３２４１５７号公報
【特許文献２６】特許第３２７６３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
強誘電体キャパシタを備えた半導体装置において、強誘電体キャパシタの特性劣化を抑
制するために上記した種々の構造或いは工程が採用されているが、特定劣化をさらに防止
する必要がある。
【００２７】
本発明は、このような事情を鑑みてなされたものであり、信頼性の高い半導体装置を効
率良く製造できるようにすることを主な目的とする。
【課題を解決するための手段】
【００２８】
本願の一観点によれば、半導体基板と、半導体基板の上方に下部導電膜、強誘電体膜、
上部導電膜を積層する工程と、前記上部電極の上に還元性物質の透過を防ぐ第１保護膜を
形成する工程と、前記第１保護膜及び前記上部導電膜をパターニングすることにより上部
電極を形成する工程と、前記強誘電体膜及び前記第１保護膜を酸素雰囲気中で加熱する熱
処理工程と、前記強誘電体膜及び前記下部導電膜をパターニングして強誘電体キャパシタ
を形成する工程と、前記第１保護膜及び前記強誘電体キャパシタを覆う第２保護膜を形成
する工程と、を有し、前記熱処理は、前記第１保護膜中の酸素濃度が異なる部分を形成す
る工程を含むことを特徴とする半導体装置の製造方法とした。
【００２９】
また、本発明の別の観点によれば、半導体基板の上方に下部導電膜、強誘電体膜、上部
導電膜を積層する工程と、前記上部電極の上に第１保護膜を形成する工程と、前記第１保
護膜及び前記上部導電膜をパターニングすることにより、前記導電膜からキャパシタの上
部電極を形成する工程と、前記強誘電体膜及び前記第１保護膜を酸素雰囲気中で加熱する
ことにより、前記第１保護膜中で酸素濃度が膜厚方向に異なる部分を形成する熱処理工程
と、前記強誘電体膜及び前記下部導電膜をパターニングすることにより、前記下部導電膜
から前記キャパシタの下部電極を形成する工程と、前記第１保護膜及び前記キャパシタを
覆う第２保護膜を形成する工程と、を有する工程を含むことを特徴とする半導体装置の製
造方法が提供される。
【００３０】
本発明のさらに別の観点によれば、半導体基板の上方に下部導電膜、強誘電体膜、及び
上部導電膜を順に積層する工程と、前記上部導電膜の上に第１のハードマスク及び第２の
ハードマスクを順番に形成する工程と、前記第１及び第２のハードマスクを用いて、前記
下部導電膜、前記強誘電体膜、及び前記上部導電膜をパターニングして強誘電体キャパシ
タを形成する工程と、前記強誘電体キャパシタを形成した後に、前記第１のハードマスク
を残して前記第２のハードマスクを除去する工程と、前記強誘電体キャパシタ及び前記第
１のハードマスクを酸素雰囲気中で加熱し、前記第１のマスクの少なくとも一部を酸化さ
せ膜厚方向で酸素濃度の分布が異なる部分を有する第１保護膜を形成する熱処理工程と、
前記第１保護膜及び前記強誘電体キャパシタを覆う第２保護膜を形成する工程と、を有す
ることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００３１】
本発明によれば、膜厚方向で酸素濃度が異なる部分を有する第１保護膜をキャパシタ上
部電極の上に設けたので、第１保護膜により強誘電体キャパシタ内への還元性物質の透過
を防止することができ、強誘電体キャパシタの性能劣化を防止できる。
【００３２】
また、第１保護膜をマスクに使用して強誘電体キャパシタの上部電極をパターニングし
た後に、第１保護膜を除去することなく、強誘電体キャパシタに還元性物質の透過を防止
する膜として残すようにしたので、従来のようにマスクを除去する工程が不要になり、微
小異物の発生を防止できる。これにより工程劣化が防止され、しかも半導体装置の歩留ま
りを向上できる。
【発明を実施するための最良の形態】
【００３３】
（第１実施の形態）
本発明の第１実施の形態について図面を参照して詳細に説明する。
【００３４】
図１Ａ〜図１Ｌは、本発明の第１実施形態に係る半導体装置の製造途中の断面図である
。
【００３５】
半導体装置は、プレーナ型のＦｅＲＡＭであって、以下のようにして作製される。
【００３６】
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
【００３７】
まず、半導体基板であるｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性
領域を画定する素子分離絶縁膜２を形成する。この実施の形態では素子分離絶縁層２とし
て、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、シリコン基板
１の素子分離領域に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより
形成される。なお、素子分離絶縁層２は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidat
ion of Silicon）法で形成した絶縁膜であってもよい。
【００３８】
次いで、シリコン基板１のメモリセル領域Ａにおけるトランジスタ活性領域にｐ型不純
物、例えばボロンを導入してｐウェル３を形成する。また、周辺回路領域Ｂにおける所定
の活性領域にｎ型不純物を選択的に導入してｎウェル４を形成する。この後、活性領域の
表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、熱酸化によるシリコン酸化膜が用
いられ、その厚さは約６〜７ｎｍとする。
【００３９】
さらに、シリコン基板１の全面に、非晶質シリコン膜とタングステンシリサイド膜とを
順番に形成し、フォトリソグラフィ技術を用いてパターニングしてゲート電極６Ａ，６Ｂ
，６Ｃを形成する。ゲート電極６Ａ，６Ｂはメモリセル領域Ａに形成される。ゲート電極
６Ｃは周辺回路領域Ｂに形成される。非晶質シリコン膜は例えば厚さ約５０ｎｍとし、タ
ングステンシリサイド膜の厚さは約１５０ｎｍとする。なお、非晶質シリコン膜の代わり
にポリシリコン膜を形成しても良い。
【００４０】
ゲート電極６Ａ，６Ｂは、ｐウェル３上に互いに平行に二つ形成され、その各々がワー
ド線の一部を構成する。さらに、ゲート電極６Ａ，６Ｂをマスクにしたイオン注入により
、ゲート電極６Ａ，６Ｂの両側のシリコン基板１の表層にｎ型不純物、例えばリンを導入
し、第１、第２ソース／ドレインエクステンション８Ａ，８Ｂを形成する。
【００４１】
なお、これと同時に、周辺回路領域Ｂのｐウェル４において、ゲート電極６Ｃの両側の
シリコン基板１にｐ型不純物を導入し、ソース／ドレインエクステンション９を形成する
。ｎ型不純物とｐ型不純物の打ち分けはレジストパターンを使用して行われる。
【００４２】
この後に、ゲート電極６Ａ〜６Ｃを含むシリコン基板１の上側全面に絶縁膜を形成し、
その絶縁膜をエッチバックしてゲート電極６Ａ〜６Ｃの両側部分のみを残して、絶縁性サ
イドウォール１０を形成する。絶縁膜には、例えばＣＶＤ法により形成された酸化シリコ
ン膜が用いられる。
【００４３】
続いて、絶縁性サイドウォール１０とゲート電極６Ａ，６Ｂをマスクにしてシリコン基
板１の表層に砒素等のｎ型不純物を再びイオン注入し、各ゲート電極６Ａ，６Ｂの側方の
シリコン基板１に第１、第２ソース／ドレイン領域１１Ａ，１１Ｂを形成する。
【００４４】
同様に、周辺回路領域Ｂにおいてもイオン注入によってゲート電極６Ｃの側方のシリコ
ン基板１に第１、第２ソース／ドレイン領域１３Ａ，１３Ｂを形成する。
【００４５】
さらに、ゲート電極６Ａ〜６Ｃを含むシリコン基板１の上側全面に金属膜をスパッタ法
により形成する。金属膜は、例えば、コバルト膜等の高融点金属が好ましいが、比較的に
融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させるこ
とにより、ゲート電極６Ａ〜６Ｃの上面と、第１、第２ソース／ドレイン領域１１Ａ，１
１Ｂ，１３Ａ，１３Ｂにおけるシリコン基板１上にそれぞれにコバルトシリサイド層等の
金属シリサイド層１２を形成する。この熱処理によって、各ソース／ドレイン領域１１Ａ
，１１Ｂ，１３Ａ，１３Ｂが活性化されて低抵抗化する。
【００４６】
その後に、素子分離絶縁膜２上などで未反応となっている高融点金属膜をウエットエッ
チングによって除去する。
【００４７】
ここまでの工程で、シリコン基板１の活性領域にゲート絶縁膜５、ゲート電極６Ａ，６
Ｂ、第１、第２ソース／ドレイン領域１１Ａ，１１Ｂ等によって構成されるＭＯＳトラン
ジスタＴ１，Ｔ２が形成される。また、周辺回路領域ＢにもトランジスタＴ３が形成され
る。
【００４８】
次に、ゲート電極６Ａ〜６Ｃを含むシリコン基板１の上側全面に、酸化防止絶縁膜１５
（カバー膜）としてプラズマＣＶＤ法で酸窒化シリコン(ＳｉＯＮ)膜を厚さ約２００ｎｍ
に形成する。さらに、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法
により、酸化防止絶縁膜１５の上に第１層間絶縁膜１６として酸化シリコン(ＳｉＯ２)膜
を厚さ約１０００ｎｍに形成する。なお、ＴＥＯＳを用いてプラズマＣＶＤ法によって形
成されるＳｉＯ２膜を以下ＴＥＯＳ膜という。
【００４９】
そして、第１層間絶縁膜１６の表面をＣＭＰ(Chemical Mechanical Polishing：化学的
機械研磨)法で研磨して平坦化させ、シリコン基板１の表面から第１層間絶縁膜１６の表
面までの膜厚を所定値、例えば、約７８５ｎｍに調整する。
【００５０】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
【００５１】
まず、酸化防止絶縁膜１５と第１層間絶縁膜１６とをフォトリソグラフィ法によってパ
ターニングして、第１コンタクトホール１７Ａ，１７Ｂ，１７Ｃを形成する。第１コンタ
クトホール１７Ａ〜１７Ｃの深さは第１ソース／ドレイン領域１０Ａ〜１０Ｄのそれぞれ
の高融点金属シリサイド層１１に到達するまでとし、その径は例えば０．２５μｍにする
。
【００５２】
そして、第１コンタクトホール１７Ａ〜１７Ｃを用いて第１ソース／ドレイン領域１１
Ａ，１１Ｂ，１３Ａ，１３Ｂに電気的に接続される導電性プラグ１８Ａ〜１８Ｅを形成す
る。具体的には、第１コンタクトホール１７Ａ〜１７Ｃの内面に厚さが３０ｎｍのＴｉ膜
と、厚さが２０ｎｍのＴｉＮ膜とを順番にスパッタ法等により形成し、２層の積層構造を
有する密着膜（グルー膜）１９Ａを作製する。さらに、密着膜１９Ａ上にタングステン（
Ｗ）膜１９ＢをＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜１６上で、例え
ば３００ｎｍとし、Ｗ膜１９Ｂで第１コンタクトホール１７Ａ〜１７Ｃの空隙を埋める。
第１層間絶縁膜１６の上面上に成長した余分なＷ膜１９Ｂは、ＣＭＰ法で除去する。これ
により、コンタクトホール１７Ａ〜１７Ｃには、それぞれ導電性プラグ１８Ａ〜１８Ｃが
形成される。
【００５３】
なお、周辺回路領域Ｂにも同様にして第１コンタクトホール１７Ｄ，１７Ｅを作製し、
それぞれに導電性プラグ１８Ｄ，１８Ｅを形成する。
【００５４】
次に、後の工程の熱アニール時に導電性プラグ１８Ａ〜１８Ｅが酸化されないように、
第１層間絶縁膜１６上及び導電性プラグ１８Ａ〜１８Ｅ上に第２層間絶縁膜２０を形成す
る。第２層間絶縁膜２０は、例えば、ＳｉＯＮ膜を約１００ｎｍの膜厚に形成し、さらに
ＴＥＯＳ膜を約１３０ｎｍの膜厚で堆積させた構成を有する。第２層間絶縁膜２０を形成
した後に、窒素雰囲気中で約６５０℃の温度で３０分間程度アニールして第２層間絶縁膜
２０の脱ガスを行う。
【００５５】
次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
【００５６】
まず、第２層間絶縁膜２０の上に、下部電極密着膜２１として酸化アルミニウム（Ａｌ
２Ｏ３）膜をスパッタ法で２０ｎｍ程度の厚さに形成する。その後、急速加熱処理（ＲＴ
Ａ）により６５０℃の酸素雰囲気中で下部電極密着膜２１を酸化させる。
【００５７】
次に、下部電極密着膜２１の上に、下部電極となる第１導電膜２２（下部導電膜）を形
成する。第１導電膜２２には、例えば、スパッタ法で形成したプラチナ膜が用いられ、そ
の厚さは約１５０ｎｍとする。なお、第１導電膜２２は、プラチナ膜の代りにイリジウム
膜、ルテニウム膜、酸化ルテニウム（ＲｕＯ２）膜、ＳｒＲｕＯ３膜のいずれかの単層膜
、或いはこれらの積層膜でも良い。なお、第１導電膜２２を形成する前に下部電極密着膜
２１を形成しているので、第１導電膜２２と第２層間絶縁膜２０との密着力が高められる
。
【００５８】
次に、第１導電膜２２の上に第１強誘電体膜２３を形成する。第１強誘電体膜２３とし
ては、例えばＰＺＴ(Pb(Zrx, Ti1-x)Ｏ３(0≦x≦1))膜が用いられ、ＰＺＴターゲットを
用いるＲＦ（Radio Frequency）スパッタ法により厚さ約９０ｎｍに形成される。
【００５９】
なお、第１強誘電体膜２３はＰＺＴに限定されない。ＰＺＴにＣａ、Ｓｒ、Ｌａ、Ｎｂ
、Ｔａ、Ｉｒ、Ｗのいずれかを添加した材料から第１強誘電体膜２３を形成しても良い。
さらに、（Ｂｉ１−ｘＲｘ）Ｔｉ３Ｏ１２（Ｒは希土類元素で０＜x＜１）、ＳｒＢｉ２
Ｔａ２Ｏ９（ＳＢＴ）、ＳｒＢｉ４Ｔｉ４Ｏ１５等のＢｉ層状化合物から第１強誘電体膜
２３を形成しても良い。また、第１強誘電体膜２３の成膜方法もスパッタ法に限定されず
、ゾル・ゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ(Metal Organic C
VD)法を採用しても良い。
【００６０】
ところで、第１強誘電体膜２３をスパッタ法で形成すると膜質が非晶質になり、強誘電
体特性が結晶質の場合に比べて劣ることが知られている。そこで、成膜後に結晶化アニー
ルを実施して第１強誘電体膜２３を結晶化させる。
【００６１】
結晶化アニールは、酸素含有雰囲気、例えば酸素濃度が１．２５流量％となるように調
整された酸素＋アルゴンの雰囲気で、ＲＴＡ(Rapid Thermal Anneal)により行われる。基
板温度は例えば６００℃で、処理時間は９０秒とする。これにより、第１強誘電体膜２３
が結晶化して膜中にＰＺＴ結晶粒が多数形成される。なお、ＭＯＣＶＤ法を採用した場合
、第１強誘電体膜２３は成膜の時点で結晶化しているので結晶化アニールは不要になる。
【００６２】
次に、第１強誘電体膜２３の上に、第２強誘電体膜２４として非晶質のＰＺＴ膜をＲＦ
スパッタ法で例えば厚さ１０ｎｍ〜３０ｎｍに形成する。なお、第２強誘電体膜２４はＰ
ＺＴ膜に限定されず、ＰＺＴにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ、Ｗのいずれかを添
加した材料から第２強誘電体膜２４を形成してもよい。さらに、（Ｂｉ１-ｘＲｘ）Ｔｉ
３Ｏ１２（Ｒは希土類元素で０＜x＜１）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）や、ＳｒＢ
ｉ４Ｔｉ４Ｏ１５等のＢｉ層状化合物で第２強誘電体膜２４を形成しても良い。なお、第
２強誘電体膜２４は、第１強誘電体膜２３と同じ材料で形成することが好ましい。
【００６３】
次に、第２強誘電体膜２４の上に第２導電膜２５（上部導電膜）として第１酸化イリジ
ウム膜２５Ａをスパッタ法により、例えば、厚さ約５０ｎｍに形成する。その後に、酸素
含有雰囲気中において第２強誘電体膜２４に対する結晶化アニールを行って非晶質の第２
強誘電体膜２４を結晶化させると共に、第２強誘電体膜２４の下の第１強誘電体膜２３の
結晶性をさらに高める。アニールの条件は、例えば、基板温度７１０℃、処理時間を１２
０秒とする。アニールを行う酸素含有雰囲気には、酸素濃度が１流量％に調整された酸素
ガスとアルゴンガスとの混合雰囲気が用いられる。
【００６４】
第１酸化イリジウム膜２５Ａを形成した後に第２強誘電体膜２４を結晶化することによ
り、膜を構成する酸化イリジウムが第２強誘電体膜２４の結晶粒界に入り込むのを防止で
きる。これによって、酸化イリジウムによって第２強誘電体膜２４にリークパスが形成さ
れることを抑制できる。また、このアニールにより、第１酸化イリジウム膜２５Ａを透過
して酸素が第２強誘電体膜２４に供給され、第２強誘電体膜２４の酸素欠損が補われると
いう利点も有する。
【００６５】
このような利点を得るために、第１酸化イリジウム膜２５Ａの厚さは酸素が透過し易い
ように薄く、例えば１０ｎｍ〜１００ｎｍとするのが好ましい。しかしながら、このよう
に薄い第２導電膜２５を第２強誘電体膜２４上に形成しただけでは、後のエッチング工程
等において第２導電膜２５で吸収しきれなかったダメージが第１、２強誘電体膜２３，２
４に影響を及ぼす可能性がある。
【００６６】
そこで、次の工程で第１、第２強誘電体膜２３，２４を保護するための導電性保護膜と
して、第２酸化イリジウム膜２５Ｂを第１酸化イリジウム膜２５Ａの上にスパッタ法で厚
さ約２００ｎｍに形成する。この第２酸化イリジウム膜２５Ｂ及び第１酸化イリジウム膜
２５Ａとで第２導電膜２５が形成される。
【００６７】
シリコン基板１の背面洗浄を行った後、第２酸化イリジウム膜２５Ｂの上に、水素や水
などの還元性物質の透過を防止する拡散防止膜として機能する第１保護膜２７を形成する
。第１保護膜２７としては、例えばＴｉＮ膜が用いられ、スパッタ法で３０〜１００ｎｍ
の膜厚に形成される。ＴｉＮ膜は、基板温度を２００℃、Ａｒを５０ｓｃｃｍ、Ｎ２を９
０ｓｃｃｍの混合ガス雰囲気中でＴｉのターゲットを用いて成膜する。
【００６８】
第１保護膜２７は、第２導電膜２５をエッチングして上部電極を形成する際のハードマ
スク（第１のマスク）としても使用される。本実施の形態ではＴＩＮ膜の膜厚を５０ｎｍ
とした。なお、第１保護膜２７はＴｉＮ膜に限定されず、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、
ＴｉＡｌ、ＴａＡｌ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＳｉ、Ｔ
ａＳｉのいずれかから形成しても良い。
【００６９】
次に、第１保護膜２７の全面にレジストを塗布してから露光、現像する。これにより、
図１Ｄに示すように、第２のマスクであるフォトレジスト膜３８を所定の平面形状、即ち
強誘電体キャパシタの上部電極の平面形状にパターニングする。そして、フォトレジスト
膜３８のパターンを利用して第２導電膜２５、酸化イリジウム膜２６及び第１保護膜２７
をエッチングする。この際、第１保護膜２７はハードマスク（第１のハードマスク）とし
ても機能し、第２導電膜２５及び第１保護膜２７が確実にエッチングされる。なお、フォ
トレジスト膜３８の代わりに、第２のハードマスクを形成してエッチングを行っても良い
。
【００７０】
これにより、図１Ｅに示すように第２導電膜２５からなる上部電極２８が形成される。
エッチング後、フォトレジスト膜３８は除去する。一方、ハードマスクとして使用した第
１保護膜２７は除去せずに残しておく。
【００７１】
なお、ハードマスクとしても機能する第１保護膜２７の側部はある程度にエッチングさ
れるので、上部領域２７Ａの積層方向に平行な断面積は下部領域２７Ｂの段面積より小さ
くなる。つまり、第１保護膜２７は上面の面積が下面より狭くなっている。
【００７２】
さらに、レジスト除去したシリコン基板１を酸素含有雰囲気中で熱処理する。熱処理の
温度は６００〜７００℃とする。本実施の形態では、その一例として６５０℃で４０分間
熱処理を行った。この熱処理は、プロセス中に強誘電体膜２３，２４が受けたダメージを
回復させるもので、このようなアニールは回復アニールとも呼ばれる。
【００７３】
このとき、第１保護膜２７も表面及び側面から酸化され、第１保護膜２７の表層（上部
領域及び側部領域）のＴｉＮは殆ど酸化される。ＴｉＮの酸化度は膜厚方向、且つ基板方
向に徐々に低くなる。一方、第２酸化イリジウム膜２５Ａ中の酸素はその真上にある第１
保護膜２７の下部領域のＴｉＮへ拡散する。つまり、第１保護膜２７が上下方向及び側方
のそれぞれから酸化されて、酸素が膜中心へ拡散する。これにより、酸化されたＴｉＮ膜
の上部領域及び下部領域並びに側部領域のそれぞれの酸化度が中心より高くなる。
【００７４】
つまり、図２（ａ）に拡大して断面で示すように、第１保護膜２７には、酸素含量が多
い上部領域２７Ａ及び下部領域２７Ｂと、積層方向で上部領域２７Ａ及び下部領域２７Ｂ
に挟まれ、これら２つの領域２７Ａ，２７Ｂよりも酸素濃度が相対的に低い膜中心領域２
７Ｃとが形成される。つまり、第１保護膜２７は、膜厚方向（積層方向）に酸素濃度が異
なる部分を有する。膜厚方向の酸素濃度プロファイルは、例えば、図２（ｂ）に示すよう
に上側が最も高く、次いで下側が高くなっており、中央部分が最も低くなっている。
【００７５】
なお、第１保護膜２７の外周側の表面領域である側部領域は、上部領域２７Ａと一体に
形成され、略同じ酸素濃度になる。即ち、第１保護膜２７は、膜中心領域２７Ｃの酸素濃
度が上部領域２７Ａ及び下部領域２７Ｂ及び側部領域２７Ｄのそれぞれの酸素濃度より低
くなっている。例えば、第１保護膜２７の厚さが約５０ｎｍのとき、上部領域２７Ａの厚
さは約３０ｎｍ、側部領域２７Ｄの幅は約３０ｎｍ、下部領域２７Ｂの厚さは５〜１０ｎ
ｍ程度になっている。特に上部領域２７Ａを最も厚くすることで還元物質の透過を効率的
に防止することが可能になる。
【００７６】
ここで、第１保護膜２７を構成するＴｉＮの酸化度は熱処理雰囲気中の酸素含量で調整
できる。さらに、第１保護膜２７の表面が貴金属膜である場合、第１保護膜２７を表面側
から酸化させたときの酸化度、即ち酸素の組成比は上部領域２７Ａから下部領域２７Ｂに
向かって徐々に低くなる。したがって、この熱処理により、第１保護膜２７が下から順に
（又は上から順に）ＴｉＯｘ、ＴｉＯＮ、ＴｉＯｙ（ｘ＞ｙ）の層構造、又はＴｉＯｘ、
ＴｉＯｙ、ＴｉＯＮ（ｘ＞ｙ）の層構造、又はＴｉＯｘ、ＴｉＯＮ、ＴｉＯｘの層構造を
持つようになる。一般に、ＴｉＮよりもＴｉＯの方が水分や水素を透過し難いことが知ら
れているので、このような構成にすることで、確実に水分等の透過を防止できるようにな
り、強誘電体膜２３，２４の還元が防止される。
【００７７】
なお、酸化処理後の第１保護膜２７はＴｉＯやＴｉＯＮに限定されず、ＴａＮ、ＴａＯ
ｘ、ＴａＯＮ、ＴｉＡｌＯｘ、ＴａＡｌＯｘ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、ＴｉＳｉＯ
Ｎ、ＴａＳｉＯＮ、ＴｉＳｉＯｘ、ＴａＳｉＯｘ、ＡｌＯｘ、ＺｒＯｘなどでも良い。
【００７８】
次に、図１Ｆに示す断面構造を得るまでの工程について説明する。
【００７９】
まず、第１保護膜２７及び第２強誘電体膜２４の全面に、図示を省略するフォトレジス
ト膜を例えばスピンコート法によって形成し、フォトリソグラフィ法によってフォトレジ
スト膜を強誘電体膜２３，２４の平面形状にパターニングする。続いて、パターニングさ
れたフォトレジストマスクを使用して強誘電体膜２３，２４をエッチングする。その後、
フォトレジスト膜を除去する。次いで、酸素雰囲気で例えば３００℃〜４００℃、３０分
間〜１２０分間、熱処理を行う。なお、強誘電体膜２３，２４は、複数の上部電極２８の
下を通る長方形の平面形状を有している。
【００８０】
この後、第１保護膜２７、上部電極２８、強誘電体膜２３，２４、及び第１導電膜２２
の上に第２保護膜３０を例えばスパッタ法又はＣＶＤ法、或いはＡＬＤ法により形成する
。第２保護膜３０としては、例えば膜厚が２０ｎｍ〜５０ｎｍの酸化アルミニウム膜が用
いられる。第２保護膜３０の形成後は酸素雰囲気で熱処理を行う。熱処理条件は、例えば
４００℃〜６００℃、３０分〜１２０分間である。
【００８１】
なお、第２保護膜３０は第１保護膜２７と構成材料が異なるが、第１保護膜２７と同様
に水素又は水が強誘電キャパシタ３１に拡散することを防止する拡散防止膜である。また
、第２保護膜３０は、酸化アルミニウム膜に限定されず、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘ
、ＺｒＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＶＯｘ、ＺｎＯｘ膜や、ＰＺＴからなる群から選択さ
れる材料から形成された膜であっても良い。
【００８２】
さらに、図１Ｇに示す断面構造を得るまでの工程について説明する。
【００８３】
第２保護膜３０の全面にフォトレジスト膜を例えばスピンコート法によって形成する。
フォトリソグラフィ法でフォトレジスト膜を所定の平面形状、即ち強誘電体キャパシタの
下部電極の平面形状にパターニングする。続いて、フォトレジスト膜をマスクにして第２
保護膜３０及び第１導電膜２２及び下部電極密着膜２１をエッチングすることによって第
１導電膜２２からなる下部電極２９を形成する。下部電極２９の平面形状は、複数の上部
電極２８を含む略長方形であり、その端部は誘電体膜２３，２４からはみ出す大きさであ
る。
【００８４】
このようにしてパターニングされた上部電極２８、強誘電体膜２３，２４及び下部電極
２９によって、強誘電体キャパシタ３１が構成される。
【００８５】
第２保護膜３０は、上部電極膜である第２導電膜２５と、強誘電体膜２３，２４を覆う
ように残存する。エッチングが終了したら残ったフォトレジスト膜（不図示）を除去する
。次いで、例えば３００℃〜４００℃の酸素雰囲気で、３０分間〜１２０分間の熱処理を
行う。
【００８６】
強誘電体キャパシタ３１及び第２層間絶縁膜２０の上面に第３保護膜３２を例えばスパ
ッタ法又はＣＶＤ法、或いはＡＬＤ法により形成する。第３保護膜３２は、例えば膜厚が
２０ｎｍの酸化アルミニウム膜からなる。
【００８７】
第３保護膜３２を形成した後、例えば５００℃〜７００℃の酸素雰囲気にて、３０分間
〜１２０分間の熱処理を行う。この結果、強誘電体膜２３，２４に酸素が供給され、強誘
電体キャパシタ３１の電気的特性が回復する
次に、図１Ｈに示す断面構造を得るまでの工程について説明する。
【００８８】
第３保護膜３２の全面に第３層間絶縁膜３３として、例えばＴＥＯＳを用いるプラズマ
ＣＶＤ法により膜厚が１４００ｎｍのシリコン酸化物を形成する。この後、例えばＣＭＰ
法により、第３層間絶縁膜３３の表面を平坦化する。
【００８９】
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５
０℃、２分間の熱処理を行う。熱処理の結果、第３層間絶縁膜３３中の水分が除去される
と共に、第３層間絶縁膜３３の膜質が変化して膜中に水分が入り難くなる。この熱処理に
よって、第３層間絶縁膜３３の表面が窒化されてＳｉＯＮ膜が形成される。
【００９０】
さらに、第３層間絶縁膜３３の全面に、第４保護膜３４を形成する。第４保護膜３４は
、例えばスパッタ法又はＣＶＤ法で成膜した膜厚２０ｎｍ〜５０ｎｍの酸化アルミニウム
膜からなる。さらに、第４保護膜３４の全面に、第４層間絶縁膜３５として例えば膜厚が
３００ｎｍのシリコン酸化物をＴＥＯＳを用いるプラズマＣＶＤ法で形成する。
【００９１】
次に、図１Ｉに示す断面構造を得るまでの工程について説明する。
【００９２】
まず、第４層間絶縁膜３５の上面に図示を省略するフォトレジスト膜を形成し、フォト
レジスト膜をマスクにしてエッチングを行い、第４保護膜３４、第３層間絶縁膜３３、第
３保護膜３２を経て強誘電体キャパシタ３１の上部電極２８まで達する第２コンタクトホ
ール４１を形成する。
【００９３】
この実施の形態では第１保護膜２７が導電性を有しないので、第２コンタクトホール４
１は第１保護膜２７を貫通して上部電極２８に至る深さにしている。しかしながら、第１
保護膜２７が導電性を有する材料から形成され、第１保護膜２７を介して上部電極２８と
電気的な接続が可能な場合には、第２コンタクトホール４１は第１保護膜２７に至る深さ
にすれば良い。
【００９４】
同様に、第４層間絶縁膜３５上に形成したフォトレジスト膜を用いてエッチングを実施
し、強誘電体キャパシタ３１の下部電極２９まで達する第２コンタクトホール４２を形成
する。
【００９５】
次いで、例えば４００℃〜６００℃の酸素雰囲気で、３０分間〜１２０分間の熱処理を
行う。この結果、強誘電体膜２３，２４に酸素が供給され、強誘電体キャパシタ３１の電
気的特性が回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行
っても良い。オゾン雰囲気中で熱処理を行った場合にも、強誘電体膜２３，２４に酸素が
供給されて強誘電体キャパシタ３１の電気的特性が回復する。
【００９６】
次いで、第３及び第４層間絶縁膜３３，３４、第３保護膜３２、第１及び第２層間絶縁
膜１６，２０を貫通し、導電性プラグ１８Ａ〜１８Ｅまで達するビアホール４３Ａ〜４３
Ｅをフォトリソグラフィ及びエッチングにより形成する。
【００９７】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
【００９８】
第２コンタクトホール４１内に例えば膜厚が２０ｎｍのＴｉ膜と、膜厚が５０ｎｍのＴ
ｉＮ膜と順番に例えばスパッタ法により形成する。これらのＴｉ膜及びＴｉＮ膜によって
、第２コンタクトホール４１に密着膜４４Ａが形成される。さらに、密着膜４４Ａ上にＷ
膜４４ＢをＣＶＤ法により成長させ、Ｗ膜４４Ｂで第２コンタクトホール４１，４２、ビ
アホール４３Ａ〜４３Ｅの空隙を埋めて導電性プラグ４５Ａ〜４４Ｇを形成する。第４層
間絶縁膜３５上に形成された余分な密着膜４４Ａ及びＷ膜４４ＢはＣＭＰ法により除去す
る。これにより、各導電性プラグ４５Ｃ〜４５Ｇがその下の導電性プラグ１８Ａ〜１８Ｅ
を介してソース／ドレイン領域１１Ａ，１１Ｂ，１３Ａ，１３Ｂに電気的に接続される。
【００９９】
次いで、プラズマ洗浄を行って導電性プラグ４５Ａ〜４５Ｇの表面の自然酸化膜等を除
去する。プラズマ洗浄には、例えばアルゴンガスが用いられる。
【０１００】
そして、導電性プラグ４５及び第４層間絶縁膜３４の上面に、導体膜４６を形成する。
導体膜４６は、例えば膜厚が１５０ｎｍのＴｉＮ膜と、膜厚が５５０ｎｍのＡｌＣｕ合金
膜と、膜厚が５ｎｍのＴｉ膜と、膜厚が１５０ｎｍのＴｉＮ膜とを順次積層することによ
って形成される。
【０１０１】
図１Ｋに示すように、フォトリソグラフィ及びドライエッチングにより、導体膜４６を
パターニングして第１層目の金属配線層を形成する。これにより、導電体プラグ４５Ａを
介して上部電極２８に電気的に接続された配線４７Ａと、導電体プラグ４５Ｂを介して下
部電極２９に電気的に接続された配線４７Ｂと導電体プラグ１８Ａ〜１８Ｅ，４５Ｃ〜４
５Ｇを介してソース／ドレイン領域１１Ａ，１１Ｂ，１３Ａ，１３Ｂに電気的に接続され
る配線４７Ｃとが形成される。
【０１０２】
図示を省略するが、この後に第１層目の金属配線層の形成とほぼ同様な成膜方法や、パ
ターニング方法によって３層配線や５層配線を行うと、この実施の形態に係る半導体装置
の基本構造が完成する。
【０１０３】
以上、説明したように、この実施の形態における第１保護膜２７は、強誘電体キャパシ
タ３１の回復アニールによって上部領域２７Ａ及び下部領域２７Ｂの酸素濃度が膜中心領
域２７Ｃに比べて高くなるような構造を有する。このような第１保護膜２７は、上部電極
２８をパターニングする際のメタルマスクになると共に、還元性物質の透過を防止する機
能を備える。即ち、強誘電体キャパシタ３１をパターニングした後に、除去されることな
く上部電極２８上に残されて、還元性物質が強誘電体キャパシタ３１に透過することを防
止する還元元素バリア膜として機能する。上部電極２８をパターニングするときの第１保
護膜２７は、酸化前の金属膜の状態であるので、酸化膜に比べてエッチングレートが大き
く、エッチングプロセスに要する時間を短縮できる。
【０１０４】
なお、従来では、ハードマスクを使用して上部電極を形成し、上部電極の上に形成した
ハードマスクをパターニング後に除去していた。ハードマスクの除去はウェットやドライ
エッチングの二種類の方法があるが、ウェット方法で除去する場合、シリコン基板の周辺
やベベル部分に膜剥がれが発生し易くなり、剥がれた膜がシリコン基板に再付着して、コ
ンタクト不良の原因となっていた。
【０１０５】
一方、ドライエッチング方法では、ハードマスクをうまく除去できるが、ドライエッチ
ングすると同時に、微小異物（０．２μｍ以下）が上部電極の表面に残される。上部電極
２８の上に微小異物が残ったままで第２保護膜３０を形成すると、図６の破線で囲まれた
部分に例示するように、微小異物が介在する第２保護膜３０と上部電極２９の密着性が悪
くなったり、膜に欠陥が生じたりしていた。これにより、導電性プラグ４５Ａを形成する
際に、ＷＦ６を含む反応ガスを構成するタングステン、フッ素、水素が第２保護膜３０の
欠陥を通ってキャパシタに侵入し、強誘電体膜２３，２４を劣化するおそれがある。
【０１０６】
この実施の形態では、強誘電体キャパシタ３１のパターニング後に第１保護膜２７を除
去する必要がなくなるので、従来のような微小異物が発生することがない。したがって、
膜剥がれや強誘電体膜の劣化を防止でき、高品質の半導体装置が得られる。さらに、第１
保護膜２７の除去工程が不要になることで、プロセスを簡略化することができ、作業効率
を向上できる。
【０１０７】
ここで、この実施の形態の変形例について説明する。
【０１０８】
図３（ａ）に示すように、第１保護膜２７は、膜厚方向で上側の上部領域２７Ａから中
間領域、下部領域２７の順に徐々に酸素濃度が低下する構成であっても良い。つまり、図
３（ｂ）に膜厚方向の酸素濃度プロファイルの一例を示すように、上部流域２７から下部
領域２７Ｂに向かって酸素濃度が漸次低下するような構成であっても同様の効果が得られ
る。なお、この場合も側部は酸化によって酸素濃度が高められている。
【０１０９】
また、図４Ａに示すように、第２保護膜３０は、第１層３０Ａと第２層３０Ｂと順番に
積層した二層構造でも良い。第２保護膜３０を構成する材料としては、例えばＴｉＯｘ、
ＴａＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＶＯｘ、ＺｎＯｘや、ＰＺＴなど
があげられる。第１層３０Ａと第２層３０Ｂとは、同一成分から構成しても良いし、異な
る成分にしても良い。いずれの場合でも水素や水が強誘電体キャパシタ３１に拡散するこ
とを防止する拡散防止膜として機能する。そして、２層の積層構造を有することから、よ
り確実に水素等の拡散を防止できる。また、第１層３０Ａを第２層３０Ｂより薄くするこ
とにより、第１層３０Ａを形成した後に回復アニールを行えば強誘電体膜２３，２４への
酸素添加が容易になる。
【０１１０】
図４Ｂに示すように、第１保護膜５１は、積層方向に２層構造を有し、上部電極２８に
接する下部領域となる下層保護膜５１Ａと、上部領域になる上層保護膜５１Ｂとからなる
。上層保護膜５１Ｂは酸素含有量が略均一で、下層保護膜５１Ａより高い。下層保護膜５
１Ａは、膜内の酸素含有量の分布が積層方向で異なり、より具体的には上部から下部にか
けて漸次酸素含有量が低下している。このような第１保護膜５１であっても前記と同様の
効果が得られる。なお、上層保護膜５１Ｂは、成膜時に金属酸化膜として形成される。下
層保護膜５１Ａの側部も酸化によって酸素濃度を高められる。また、第１保護膜５１を１
層構造とし、成膜後の熱処理で酸化させることによって下層保護膜５１Ａ及び上層保護膜
５１Ｂを形成しても良い。
【０１１１】
さらに、図５に示すように、上部電極２８の上には、還元性物質の透過を防止する機能
を有する第１保護膜５２が３層構造になっている。具体的には、第１保護膜５２は、積層
方向に順番に積層された下層保護膜５２Ａと、中間保護膜５２Ｂと、上層保護膜５２Ｃと
を有する。下層保護膜５２Ａは下部領域に相当し、中間保護膜５２Ｂは膜中心領域に相当
する。上層保護膜５２Ｃは上部領域に相当する。さらに、第２保護膜５３が第１保護膜５
２の上面及び側面を覆うと共に、上部電極２７を含む強誘電体キャパシタ３１の側面を覆
うように設けられている。
【０１１２】
下層保護膜５２Ａと上層保護膜５２Ｃとは、第１保護膜２７と同様の材料、例えばＴｉ
Ｏｘや、ＴｉＯＮ、ＴａＯｘ、ＴａＯＮ、ＴｉＡｌＯｘ、ＴａＡｌＯｘ、ＴｉＡｌＯＮ、
ＴａＡｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、ＴｉＳｉＯｘ、ＴａＳｉＯｘ、ＡｌＯｘ、
ＺｒＯｘなどから形成される。保護膜５２Ａと上層保護膜５２Ｃとは同じ材料から構成し
ても良い。中間保護膜５２Ｂは、例えば、ＴｉＯＮや、ＴａＯＮ、ＴｉＡｌＯＮ、ＴａＡ
ｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮなどから形成される。中間保護膜５２Ｂは、その直
下の下層保護膜５２Ａ及び直上に上層保護膜５２Ｃのそれぞれより酸素含有量が低い。こ
の第１保護膜５２を作製するときは、下層保護膜５２Ａ、中間保護膜５２Ｂ、上層保護膜
５２Ｃの順番に膜を形成する。中間保護膜５２Ｂの酸素量を相対的に少なくしている理由
は、酸素が少ないほどパターニング時のエッチングレートを速くできるからである。
【０１１３】
このように膜質が異なる保護膜積の積層構造を採用することで水素に対する耐性がさら
に向上される。なお、積層構造を有する第１保護膜５２は、４層以上、でも良い。そのよ
うな場合でも中間保護膜の酸素含有量を下部領域の保護膜及び上部領域の保護膜より低く
することが好ましい。
（第２実施の形態）
本発明の第２実施の形態について図面を参照して詳細に説明する。なお、第１実施の形
態と同じ構成要素には同じ符号を付し、重複する説明は省略する。
【０１１４】
本実施の形態に係る半導体装置は、スタック構造を有する半導体記憶装置（強誘電体メ
モリ）である。
【０１１５】
図７Ａに示す断面構造を得るまでの工程について説明する。
【０１１６】
まず、シリコン基板１の表面に素子分離絶縁膜２によってメモリ領域Ａ内の活性領域同
士、即ちｐウェル３同士を区画し、トランジスタＴ１，Ｔ２を形成する。さらに、各ソー
ス／ドレイン領域１１Ａ，１１Ｂの位置に対応して第１層間絶縁膜１６にコンタクトホー
ル１７Ａ〜１７Ｅを利用した導電性プラグ１８Ａ〜１８Ｃを形成する。ここまでの工程の
詳細は、第１実施の形態と同様である。
【０１１７】
次に、導電性プラグ１８〜１８Ｃを含む第１層間絶縁膜１６の全面に第１酸化防止膜６
１として、ＳｉＯＮ膜を例えばプラズマＣＶＤ法により１３０ｎｍの膜厚に形成する。さ
らに、第１酸化防止膜６１の上に第２層間絶縁膜６２として、シリコン酸化膜を例えばＴ
ＥＯＳを原料とするプラズマＣＶＤ法によって３００ｎｍの膜厚で形成する。なお、Ｓｉ
ＯＮ膜の代わりにＳｉＮ膜やＡｌＯ膜を形成しても良い。
【０１１８】
第２層間絶縁膜６２上にレジストパターンを形成する。レジストパターンはｐウェル３
の両側寄りの導電性プラグ１８Ａ，１８Ｃの上に開口を有している。そして、レジストパ
ターンをマスクに用いて第２層間絶縁膜６２及び第１酸化防止膜６１をドライエッチング
し、第２ソース／ドレイン領域１１Ａ，１１Ｂに達するビアホール６３を形成する。ビア
ホール６３には、導電性プラグ６４Ａ，６４Ｂが埋め込まれる。導電性プラグ６４Ａ，６
４Ｂは、第１の実施の形態と同様のプロセスで作製される密着層６５ＡとＷ層６５Ｂとか
ら形成される。
【０１１９】
第２層間絶縁膜６２の上に形成された余分な密着層６５Ａ及びＷ層６５Ｂは、ＣＭＰ法
による研磨で除去される。ＣＭＰ法では、研磨対象である密着層６５Ａ及びＷ層６５Ｂの
研磨速度が下地の第１絶縁膜よりも速くなるようなスラリ、例えばキャボット・マイクロ
エレクトロニクス社製のＳＳＷ２０００を使用することができる。そして、第１層間絶縁
膜１６上に研磨残を残さないために、このＣＭＰの研磨量は密着層６５Ａ及びＷ層６５Ｂ
の合計膜厚よりも厚く設定する。即ち、ここでのＣＭＰ研磨はオーバー研磨となる。
【０１２０】
その結果、導電性プラグ６４Ａ，６４Ｂの上面高さが第２層間絶縁膜６２の上面よりも
低くなってリセスが発生する。このリセスの深さは２０〜５０ｎｍであり、典型的には約
５０ｎｍ程度である。
【０１２１】
このリセスを解消するために、第２層間絶縁膜６２の表面をＮＨ３プラズマで処理する
ことにより、表面の酸素原子にＮＨ基を結合させる。これによって、第２層間絶縁膜６２
上にＴｉ原子をさらに堆積させてもＴｉ原子が酸素原子に捕獲されてしまうことがなく、
第２層間絶縁膜６２の表面を自在に移動できるようになる。このようにして第２層間絶縁
膜６２上に（００２）配向に自己組織化されたＴｉ膜は、その上面の平坦性が改善される
。
【０１２２】
なお、アンモニアプラズマ処理は、例えばシリコン基板１に対して約９ｍｍ（３５０ｍ
ｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を使いて実施す
る。処理条件は、例えば、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、４００℃の基板温度に保
持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、シリコン基板１
側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また対向電極に３５０ｋＨｚの高
周波を５５Ｗのパワーで、６０秒間供給することにより実行する。
【０１２３】
次に、図７Ｂに示す断面構造を得るまでの工程について説明する。
【０１２４】
例えばシリコン基板１とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中で
、０．１５ＰａのＡｒ雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを
３５秒間供給する。これによって、強い（００２）配向のＴｉ膜が約１００ｎｍの厚さに
形成される。
【０１２５】
さらに、窒素の雰囲気中において基板温度６５０℃で６０秒のＲＴＡを行い、（１１１
）配向のＴｉＮ膜からなる下地導電膜７０を形成する。この下地導電膜７０の厚さは１０
０ｎｍ〜３００ｎｍで、より好ましくは約１００ｎｍである。下地導電膜７０は窒化チタ
ン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜７０
として形成しても良い。但し、結晶性を向上するために、下地導電膜７０はＴｉ膜をアン
モニアプラズマ処理することにより作製したＴｉＮ膜であることが好ましい。
【０１２６】
導電性プラグ６４Ａ，６４Ｂのリセスの影響によって、下地導電膜７０の上面には凹部
が形成されるので、ＣＭＰ法で下地導電膜７０の上面を研磨して平坦化されることで凹部
を除去する。ＣＭＰで使用されるスラリは特に限定されないが、例えば、キャボット・マ
イクロエレクトロニクス社製のＳＳＷ２０００を使用できる。ところで、ＣＭＰ後の下地
導電膜７０の厚さは、研磨誤差に起因して、シリコン基板１の面内や、複数のシリコン基
板１間でばらつきが生じる。そのようなばらつきを考慮して研磨時間を制御すれば、ＣＭ
Ｐ後の下地導電膜７０の厚さの目標値を５０ｎｍ〜１００ｎｍ、より好ましくは５０ｎｍ
にする。
【０１２７】
ところで、下地導電膜７０に対してＣＭＰを行った後では、下地導電膜７０の上面付近
の結晶が研磨によって歪んだ状態となっている。このように結晶に歪を有する下地導電膜
７０の上方にキャパシタの下部電極を形成すると、その歪みの影響が下部電極に及んで下
部電極の結晶性が劣化し、下地導電膜７０の上の強誘電体膜の強誘電体特性が劣化するこ
とがある。
【０１２８】
このような不都合を回避するために、下地導電膜７０の上面を前記したＮＨ３プラズマ
に曝すことで、下地導電膜７０の結晶の歪みを解消させ、これ以降に堆積させる膜に影響
を与えないようにする。
【０１２９】
そして、ＮＨ３プラズマ処理を行って結晶の歪みを解消した下地導電膜７０の上に結晶
性導電密着膜７１としてＴｉ膜をスパッタ法により厚さ約２０ｎｍに形成する。結晶性導
電密着膜７１を形成した後、窒素雰囲気中で６５０℃、６０秒間の処理条件でＲＴＡを行
い、（１１１）配向のＴｉＮ膜を形成する。結晶性導電密着膜７１は、自身の配向の作用
によって、その上に後に堆積される膜の配向を高める機能に加え、密着膜としての機能も
有する。
【０１３０】
なお、結晶性導電密着膜７１は、ＴｉＮに限定されない。例えば、薄い（２０ｎｍが望
ましい)貴金属Ｉｒ、Ｐｔなどでも良い。
【０１３１】
次に、結晶性導電密着膜７１上に導電性酸素バリア膜７２ＡとしてＴｉＡｌＮ膜を形成
する。
【０１３２】
導電性酸素バリア膜７２Ａは、ＴｉとＡｌを合金化させたターゲットを使った反応性ス
パッタにより１００ｎｍの厚さに形成される。成膜条件は、例えばＡｒを４０ＳＣＣＭ及
び窒素を１０ＳＣＣＭの流量で供給した混合雰囲気において、２５３．３Ｐａの圧力、４
００℃の基板温度、１．０ｋＷのスパッタパワーに設定する。
【０１３３】
さらに、導電性酸素バリア膜７２Ａ上に下部電極膜７２ＢしてＩｒ膜をＡｒ雰囲気中、
０．１１Ｐａの圧力下、５００℃の基板温度、０．５ｋＷのスパッタパワーで１００ｎｍ
の厚さに形成する。
【０１３４】
なお、下部電極膜７２Ｂは、Ｉｒ膜の代わりにＰｔなどの白金族の金属、あるいはＰｔ
Ｏや、ＩｒＯｘ、ＳｒＲｕＯ３などの導電性酸化物を用いることもできる。さらに、これ
らの金属あるいは金属酸化物の積層膜でも良い。
【０１３５】
次に、第１強誘電体膜７４としてＰＺＴ膜をＭＯＣＶＤ法により形成する。より具体的
には、Ｐｂ（ＤＰＭ）２、Ｚｒ（ｄｍｈｄ）４およびＴｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２
をＴＨＦ溶媒中に、いずれも０．３ｍｏｌ／ｌの濃度で溶解し、Ｐｂ，ＺｒおよびＴｉの
各液体原料を形成する。さらにこれらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が
０．４７４ｍｌ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ
／分、及び０．２００ｍｌ／分の流量で供給する。
【０１３６】
このような液体が気化することでＰｂ，Ｚｒ及びＴｉの原料ガスが形成される。さらに
、ＭＯＣＶＤ装置中に、６６５Ｐａ（５Ｔｏｒｒ）の圧力下、６２０℃の基板温度で、Ｐ
ｂ，Ｚｒ及びＴｉの原料ガスをＭＯＣＶＤ装置に６２０秒間供給する。これにより、第２
の下部電極膜７２Ｂ上に所望のＰＺＴ膜が、例えば１００ｎｍの厚さに形成される。
【０１３７】
次に、図７Ｃに示す断面構造を得るまでの工程について説明する。
【０１３８】
まず、第１強誘電体膜７４の全面に、アモルファス状の第２強誘電体膜７５を例えばス
パッタ法により形成する。第２強誘電体膜７５は、例えば膜厚が１ｎｍ〜３０ｎｍ（より
好ましくは２０ｎｍ）とする。ＭＯＣＶＤで成膜する場合、鉛（Ｐｂ）供給用の有機ソー
スとしては、Ｐｂ（ＤＰＭ）２（Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２）をＴＨＦ（tetrahydrofu
ran：Ｃ４Ｈ８Ｏ）液に溶かした材が用いられる。また、ジルコニウム（Ｚｒ）供給用の
有機ソースとしては、Ｚｒ（ＤＭＨＤ）４（Ｚｒ（（Ｃ９Ｈ１５Ｏ２）４）をＴＨＦ液に
溶かした材料が用いられる。チタン（Ｔｉ）供給用の有機ソースとしては、Ｔｉ（Ｏ−ｉ
Ｐｒ）２（ＤＰＭ）２（Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２）をＴＨＦ液に溶
かした材料が用いられる。
【０１３９】
次いで、第２強誘電体膜７５上に第１上部電極膜７６Ａを形成する。第１上部電極膜７
６Ａの形成に当たっては、先ず、第２強誘電体膜７５上に、厚さが５０ｎｍで成膜の時点
で結晶化したＩｒＯｘ膜をスパッタ法により形成する。例えば、このときの成膜温度を３
００℃とし、成膜ガスとしてＡｒ及びＯ２を用い、これらの流量をいずれも１００ｓｃｃ
ｍとする。また、スパッタパワーは、例えば１ｋＷ〜２ｋＷ程度とする。
【０１４０】
ついで、ＲＴＡ法で７２５℃、２０ｓｃｃｍの酸素と２０００ｓｃｃｍのＡｒを供給し
た雰囲気中で６０秒間熱処理を行う。この熱処理によって第２強誘電体膜７５が完全に結
晶化すると共に、第１上部電極膜７６Ａのプラズマダメージが回復し、第１強誘電体膜７
４中の酸素欠損が補償される。
【０１４１】
さらに、膜厚が１００ｎｍ〜３００ｎｍの第２上部電極膜７６Ｂとして、ＩｒＯＹ膜を
例えば２００ｎｍ形成する。ＩｒＯＹ膜は、例えば、Ａｒ雰囲気中、且つ０．８Ｐａの圧
力下、１．０ｋＷのスパッタパワーで７９秒間堆積させる。
【０１４２】
この際、工程劣化を抑えるために酸化イリジウム膜をＩｒＯ２の化学量論組成に近い組
成にすると、水素に対して触媒作用を生じることがなく、第２強誘電体膜７５が水素ラジ
カルにより還元される問題が抑制され、キャパシタの水素耐性が向上する。
【０１４３】
なお、第２上部電極７６Ｂの材料として、ＩｒＯ２の代わりにＩｒ、Ｒｕ、Ｒｈ、Ｒｅ
、Ｏｓ、Ｐｄ、これらの酸化物、ＳｒＲｕＯ３などの導電性酸化物や、これらの積層構造
を用いても良い。
【０１４４】
次に、図７Ｄに示す断面構造を得るまでの工程について説明する。
【０１４５】
まず、第２上部電極膜７６上に水素バリア膜７７として、Ｉｒ膜をスパッタにより、Ａ
ｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのスパッタパワーで１００ｎｍの厚さに堆積す
る。なお、水素バリア膜７７は、Ｉｒ膜に限定されず、Ｐｔ膜やＳｒＲｕＯ３膜を使用し
ても良い。
【０１４６】
そして、シリコン基板１の背面を洗浄した後、第１、第２上部電極膜７６Ａ，７６Ｂや
、第１、第２強誘電体膜７４，７５、第１、第２下部電極膜７２Ａ，７２Ｂなどをパター
ニングする際にハードマスクとして用いる第１保護膜７８とマスク材料層７９とを順次形
成する。
【０１４７】
第１保護膜７８は、水素バリア膜７７の上に形成され、スパッタ法により成膜されたＴ
ｉＮからなる。第１保護膜７８は、ＴｉＡｌＮや、ＴａＡｌＮ、ＴａＮ膜及びこれらの積
層膜でも良い。
【０１４８】
マスク材料層７９は、第１保護膜７８の上に形成され、例えばＴＥＯＳガスを使用する
ＣＶＤ法で成膜された酸化シリコン膜からなる。
【０１４９】
この後、マスク材料層７９の上にフォトレジストを塗布し、次いでフォトレジストを露
光、現像してキャパシタ平面形状のレジストパターンを形成する。
【０１５０】
次に、図７Ｅに示すように、エッチングの際には、最初にレジストパターンをマスクに
使用してマスク材料層７９を島状にパターニングし、マスク材料層７９をマスクにして第
１保護膜７８をエッチングする。これにより、マスク材料層７９（第２のマスク）と、第
１保護膜７８（第１のマスク）とからなるハードマスクがキャパシタ形成領域に島状に形
成される。その後、マスク材料層７９上のレジストパターンを除去する。
【０１５１】
次に、図７Ｆに示す断面構造を得るまでの工程について説明する。
【０１５２】
ＨＢｒ、Ｏ２、Ａｒ、及びＣ４Ｆ８の混合ガスをエッチングガスとするプラズマエッチ
ングにより、ハードマスクで覆われていない部分の第１、第２上部電極膜７６Ａ，７６Ｂ
、第１、第２強誘電体膜７４、７５、第２下部電極膜７２Ａ、７２Ｂをドライエッチング
する。
【０１５３】
これによって、上部電極膜７６Ａ，７６Ｂがパターニングされてキャパシタ用の上部電
極８０が形成され、同様に下部電極膜７２Ａ、７２Ｂがパターニングされてキャパシタ用
の下部電極７３が形成される。
【０１５４】
上部電極８０、強誘電体膜７４，７５、及び下部電極７３を有する強誘電体キャパシタ
８１が形成される。
【０１５５】
次に、強誘電体キャパシタ８１で覆われていない部分の結晶性導電密着膜７１、下地導
電膜７０をエッチングにより除去し、これらの膜を強誘電体キャパシタ８１の下のみに島
状に残す。
【０１５６】
なお、エッチング後にハードマスクの内、マスク材料層７９を除去する。その一方で、
第１保護膜７８は除去せずに残される。
【０１５７】
下地導電膜７０及び結晶性導電密着膜７１のエッチングは、例えば、ダウンフロー型プ
ラズマエッチングにより行われる。その条件として、チャンバ内に流量比で５％のＣＦ４
ガスと９５％のＯ２ガスとの混合ガスをエッチングガスとして供給すると共に、チャンバ
の上部電極に周波数２．４５ＧＨｚでパワーが１４００Ｗの高周波電力を供給して、基板
温度を２００℃にする。
【０１５８】
図８に拡大して示すように、第１保護膜７８には、酸素含量が多い上部領域７８Ａ及び
下部領域７８Ｂと、積層方向で上部領域７８Ａ及び下部領域７８Ｂに挟まれ、これら２つ
の領域７８Ａ，７８Ｂよりも酸素濃度が相対的に低い膜中心領域７８Ｃとが形成される。
つまり、第１保護膜７８は、積層方向に酸素濃度が異なる部分を有する。
【０１５９】
なお、第１保護膜７８の外周側の表面領域である側部領域７８Ｄは、上部領域７８Ａと
一体に形成され、略同じ酸素濃度になる。即ち、第１保護膜７８は、側部領域７８Ｄを除
いて、酸素濃度が積層方向に異なる。より詳細には、側部領域７８Ｄを除いて、膜中心領
域７８Ｃの酸素濃度が上部領域７８Ａ及び下部領域７８Ｂのそれぞれの酸素濃度より低く
なっている。各領域の膜厚の割合は第１の実施の形態と同様であることが好ましい。
【０１６０】
これにより、第１保護膜７８が下から順にＴｉＯｘ、ＴｉＯＮ、ＴｉＯｙ（ｘ＞ｙ）の
層構造、又はＴｉＯｘ、ＴｉＯｙ、ＴｉＯＮ（ｘ＞ｙ）の層構造、又はＴｉＯｘ、ＴｉＯ
Ｎ、ＴｉＯｘの層構造を持つようになる。
【０１６１】
なお、第１保護膜７８はＴｉＮ膜に限定されず、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＡ
ｌ、ＴａＡｌ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＳｉ、ＴａＳｉ
のいずれかから形成しても良い。つまり、酸化後の第１保護膜７８は、ＴａＮ、ＴｉＯＮ
、ＴｉＯｘ、ＴａＯｘ、ＴａＯＮ、ＴｉＡｌＯｘ、ＴａＡｌＯｘ、ＴｉＡｌＯＮ、ＴａＡ
ｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、ＴｉＳｉＯｘ、ＴａＳｉＯｘ、ＡｌＯｘ、ＺｒＯ
ｘなどの材料から形成しても良い。
【０１６２】
また、ハードマスクとしても機能する第１保護膜７８の側部はある程度にエッチングさ
れるので、膜厚方向の上部領域の面積が下部領域の面積より小さくなる。
【０１６３】
次に、図７Ｇに示す断面構造を得るまでの工程について説明する。
【０１６４】
強誘電体キャパシタ８１及び第２層間絶縁膜６２を覆う第２保護膜８２としてＡｌ２Ｏ
３をスパッタ法により２０ｎｍの膜厚に形成する。或いは、ＭＯＣＶＤ法又はＡＬＤ法で
２ｎｍ〜５ｎｍのＡｌＯを形成する。
【０１６５】
ここで、強誘電体膜７４，７５のダメージを回復させる目的で、酸素含有雰囲気中で回
復アニールを施す。回復アニールの条件は特に限定されないが、例えば炉内において基板
温度５５０℃〜７００℃で実施する。また、強誘電体膜７４，７５がＰＺＴの場合、６０
０℃酸素の雰囲気中で６０分アニールを行うことが好ましい。この熱処理により、ハード
マスクである第１保護膜７８中のＴｉＮが酸化する。酸化されたＴｉＮ膜の酸素含有量は
、膜の縦方向（積層方向）における上部領域の方が下部領域より多くなる。
【０１６６】
次に、第１保護膜７８及び強誘電体キャパシタ８１を覆うように、第３保護膜８３とし
てＡｌ２Ｏ３をＣＶＤ法により約３８ｎｍの膜厚に形成する。
【０１６７】
第３保護膜８３を構成する酸化アルミニウム膜は、水素や水分等の還元性物質が透過す
ることを阻止する機能に優れている。このため、強誘電体膜７４，７５の強誘電体特性が
還元性物質により劣化されるのを防止する。
【０１６８】
なお、第２、第３絶縁保護膜８２，８３の膜剥がれを防止するために、第３保護膜８３
の形成前に酸素を含む炉内でアニールを行っても良い。アニール条件としては、例えば基
板温度３５０℃、処理時間１時間とする。第３保護膜８３は、酸化アルミニウム以外に、
チタン酸化膜、タンタル酸化膜、ジルコニウム酸化膜、アルミニウム窒化膜、タンタル窒
化膜及びアルミニウム酸窒化膜でも良い。なお、第２、第３保護膜８２，８３は、第１実
施の形態の第２保護膜３０に相当し、同様の材料から形成しても良い。
【０１６９】
次に、第３保護膜８３の全面に、第３層間絶縁膜８５としてシリコン酸化物を例えばプ
ラズマＴＥＯＳＣＶＤ法により膜厚１５００ｎｍで形成する。第３層間絶縁膜８５として
シリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガス
とヘリウムガスとの混合ガスを用いる。なお、第３層間絶縁膜８５として、例えば、絶縁
性を有する無機膜等を形成しても良い。第３層間絶縁膜８５を形成したら、その表面を例
えばＣＭＰで平坦化する。
【０１７０】
続いて、Ｎ２Ｏガス又はＮ２ガス等を用いて発生させたプラズマ雰囲気で、熱処理を行
って第３層間絶縁膜８５中の水分を除去する。この際、第３層間絶縁膜８５の膜質が改善
されて膜中に水分が入り難くなる。
【０１７１】
次に、図７Ｈに示す断面構造を得るまでの工程について説明する。
【０１７２】
まず、第３層間絶縁膜８５の全面に、バリア膜８６を例えばスパッタ法又はＣＶＤ法に
より形成する。バリア膜８６としては、例えば、膜厚が２０ｎｍ〜１００ｎｍの酸化アル
ミニウム膜が用いられる。平坦化された第３層間絶縁膜８５上にバリア膜８６が形成され
るため、バリア膜８６の表面は平坦になる。
【０１７３】
さらに、バリア膜８６の全面に第４層間絶縁膜８７を例えばプラズマＴＥＯＳＣＶＤ法
により形成する。第４層間絶縁膜８７としては、例えば膜厚が８００ｎｍ〜１０００ｎｍ
のシリコン酸化膜が用いられる。なお、第４層間絶縁膜８７として、ＳｉＯＮ膜又はシリ
コン窒化膜等を形成しても良い。第４層間絶縁膜８７を形成したら、その表面を例えばＣ
ＭＰで平坦化する。
【０１７４】
続いて、レジストマスクを用いて第４層間絶縁膜８７中にビアホール８８Ａ，８８Ｂを
形成する。ビアホール８８Ａ，８８Ｂを形成する際には、キャパタ８１の上部電極８０を
覆う水素バリア膜７７を露出させた後、５５０℃で酸素雰囲気中において熱処理を行う。
これによって、ビアホール８８Ａ，８８Ｂの形成時に第１強誘電体膜７４中に生じた酸素
欠損が回復される。また、この後に、ｐウェル３の中央の導電性プラグ１８Ｂの上にビア
ホール８９を形成する。
【０１７５】
次に、図７Ｉに示す断面構造を得るまでの工程について説明する。
【０１７６】
ビアホール８８，８９に導電性プラグ９０Ａ，９０Ｂ，９０Ｃを形成する。まず、ビア
ホール８８，８９の内面にＴｉＮ膜を単層で密着層として形成することが好ましい。なお
、密着層は、Ｔｉ膜をスパッタにより形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形
成した積層構造でも良い。この場合、ＴｉＮ膜から炭素除去を行うため、窒素と水素の混
合ガスプラズマ中での処理が必要になるが、上部電極８０にＩｒよりなる水素バリア膜７
７をそれぞれ形成しているため、上部電極８０の還元は防止される。
【０１７７】
なお、ビアホール８８Ａ，８８Ｂは、第１保護膜７８を貫通して導電性の水素バリア膜
７７に至るまで形成されているが、水素バリア膜７７を絶縁材から形成する場合には、ビ
アホール８８Ａ，８８Ｂは上部電極８０に達する深さに形成する。
【０１７８】
次に、図７Ｊに示す断面構造を得るまでの工程について説明する。
【０１７９】
第４層間絶縁膜８７上に導電性プラグ９０Ａ，９０Ｂ，９０Ｃに対応して配線パターン
を形成する。即ち、例えばスパッタ法により、膜厚が６０ｎｍのＴｉ膜と、膜厚が３０ｎ
ｍのＴｉＮ膜と、膜厚が３６０ｎｍのＡｌＣｕ合金膜と、膜厚が５ｎｍのＴｉ膜と、膜厚
が７０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金
膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜を形成する。
【０１８０】
次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。この結果、積層膜
からなる配線（第１金属配線層）９２Ａ，９２Ｂが形成される。これにより、導電性プラ
グ９０Ａ，９０Ｂを介して強誘電体キャパシタ８１の上部電極膜８０と配線９２Ａとが電
気的に接続される。同様に、導電性プラグ１８Ｂ，９０Ｃを介して第１ソース／ドレイン
領域１１Ａと配線９２Ｂとが電気的に接続される。
【０１８１】
その後、図示を省略するが層間絶縁膜を形成した後、導電性プラグの形成及び下から第
２〜５層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜から
なるカバー膜を形成すると、強誘電体キャパシタを有する強誘電体メモリが完成する。
【０１８２】
以上、述べたように、この実施の形態における第１保護膜７８は、強誘電体キャパシタ
８１の回復アニールによって上部領域７８Ａ及び下部領域７８Ｂの酸素濃度が膜中心領域
７８Ｃに比べて高くなるような構造を有する。このような第１保護膜７８は、上部電極８
０をパターニングする際のメタルマスクになると共に、還元性物質の透過を防止する機能
を備える。即ち、強誘電体キャパシタ８１のパターニングを行った後に、除去されること
なく上部電極８０上に残されて、還元性物質が強誘電体キャパシタ８１に透過することを
防止するバリア膜として機能する。これにより、半導体装置の製造工程を簡略化できると
共に、不良の発生が抑制されて生産効率が向上する。さらに、強誘電体メモリ（半導体装
置）の信頼性を向上できる。
【０１８３】
なお、強誘電体膜７４，７５の形成方法としては、スパッタ法及びＭＯＣＶＤ法の他に
、ゾル−ゲル法や、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition
）法、化学気相蒸着（ＣＶＤ）法、エピタキシャル成長法等があげられる。
【０１８４】
また、強誘電体膜７４，７５としては、例えば、熱処理により結晶構造がＢｉ層状構造
又はペロブスカイト構造となる膜を形成することができる。このような膜としては、ＰＺ
Ｔ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ
並びにＢｉ系層状化合物などの一般式ＡＢＯ３で表される膜が挙げられる。
【０１８５】
また、第１上部電極膜７６Ａを形成する際には、例えば、白金、イリジウム、ルテニウ
ム、ロジウム、レニウム、オスミウム及び／又はパラジウムを含むターゲットを用いたス
パッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。特に、
Ｉｒ酸化膜を形成する場合には、成膜温度を２０℃乃至４００℃、例えば３００℃とする
ことが好ましい。また、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する
酸素ガスの分圧は１０％乃至６０％が好ましい。膜厚さは１０ｎｍ乃至７５ｎｍとするこ
とが好ましい。
【０１８６】
また、第１上部電極膜７６Ａを成膜した後の熱処理温度は、６５０℃乃至７５０℃、例
えば７００℃とすることが好ましく、熱処理雰囲気は酸素含有量を１％乃至５０％とする
ことが好ましい。
【０１８７】
さらに、第１上部電極７６Ａ上に形成される導電膜はＩｒＯｘ膜に限定されるものでは
なく、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レ
ニウム（Ｒｅ）、オスミウム（Ｏｓ）及び／又はパラジウム（Ｐｄ）等の貴金属元素を含
有する金属膜を形成しても良い。さらに、これらの酸化膜、例えばＳｒＲｕＯ３膜を形成
しても良い。また、導電膜として、２層構造以上、の膜を形成しても良い。
【０１８８】
なお、第１保護膜７８の構成を第１の実施の形態と同様、例えば図３、図４Ａ、図４Ｂ
、図５に示すような構造にしても良い。
【０１８９】
以下に、本発明の実施形態についてさらに付記する。
（付記１)  半導体基板と、
前記半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極
を有する強誘電体キャパシタと、
前記強誘電体キャパシタの積層方向において前記上部電極の上方に設けられ、膜厚方向
に酸素濃度の分布が異なる部分を有する第１保護膜と、
前記第１保護膜の上方、及び前記強誘電体キャパシタの側壁を含む領域に設けられる第
２保護膜と、
を有することを特徴とする半導体装置。（請求項１）
（付記２）  前記第１保護膜は、膜厚方向の上部領域より下部領域の前記酸素濃度が低い
部分を有することを特徴とする付記１に記載の半導体装置。（請求項２）
（付記３）  前記第１保護膜は、膜厚方向の上部領域及び下部領域より膜中心となる部分
の前記酸素濃度が低い部分を有することを特徴とする付記１に記載の半導体装置。（請求
項３）
（付記４）  前記第１保護膜は、前記上部領域の少なくとも一部が膜厚方向に均一な高い
前記酸素濃度を有し、前記下部領域が下方へ向かうほど前記酸素濃度が低くなっている部
分を有することを特徴とする付記１乃至付記３のいずれか一項に記載の半導体装置。
（付記５）  前記第１保護膜は、複数の膜を積層させた構成を有し、積層方向で最も下層
に配置される下層保護膜と、最も上側に配置される上層保護膜と、これら２つの膜に挟ま
れる中間保護膜を有し、前記中間保護膜の前記酸素濃度は、前記上層保護膜及び前記下層
保護膜のそれぞれの前記酸素濃度より低いことを特徴とする付記１に記載の半導体装置。
（付記６）  前記第１及び第２保護膜は異なる材料から形成されていることを特徴とする
付記１乃至付記５のいずれか一項に記載の半導体装置。
（付記７）  前記第２保護膜は、同一成分或いは異なる成分を有する複数の膜の積層体で
あることを特徴とする付記１乃至付記６のいずれか一項に記載の半導体装置。
（付記８）  前記第１保護膜は、ＴｉＯｘ、ＴｉＯＮ、ＴａＯｘ、ＴａＯＮ、ＴｉＡｌＯ
ｘ、ＴａＡｌＯｘ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、ＴｉＳ
ｉＯｘ、ＴａＳｉＯｘ、ＡｌＯｘ、ＺｒＯｘ膜からなる群から選択された１種であること
を特徴とする付記５に記載の半導体装置。
（付記９）  前記中間保護膜は、ＴｉＯＮ、ＴａＯＮ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、Ｔ
ｉＳｉＯＮ、ＴａＳｉＯＮ膜からなる群から選択された１種であることを特徴とする付記
５に記載の半導体装置。
（付記１０）  前記第１保護膜は、上面が下面よりの面積が狭いことを特徴とする付記１
乃至付記９のいずれか一項に記載の半導体装置。
（付記１１）  半導体基板の上方に下部導電膜、強誘電体膜、上部導電膜を積層する工程
と、
前記上部電極の上に第１保護膜を形成する工程と、
前記第１保護膜及び前記上部導電膜をパターニングすることにより、前記導電膜からキ
ャパシタの上部電極を形成する工程と、
前記強誘電体膜及び前記第１保護膜を酸素雰囲気中で加熱することにより、前記第１保
護膜中で酸素濃度が膜厚方向に異なる部分を形成する熱処理工程と、
前記強誘電体膜及び前記下部導電膜をパターニングすることにより、前記下部導電膜か
ら前記キャパシタの下部電極を形成する工程と、
前記第１保護膜及び前記キャパシタを覆う第２保護膜を形成する工程と、
を有する工程を含むことを特徴とする半導体装置の製造方法。（請求項４）
（付記１２）  半導体基板の上方に下部導電膜、強誘電体膜、及び上部導電膜を順に積層
する工程と、
前記上部導電膜の上に第１のハードマスク及び第２のハードマスクを順番に形成する工
程と、
前記第１及び第２のハードマスクを用いて、前記下部導電膜、前記強誘電体膜、及び前
記上部導電膜をパターニングして強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを形成した後に、前記第１のハードマスクを残して前記第２の
ハードマスクを除去する工程と、
前記強誘電体キャパシタ及び前記第１のハードマスクを酸素雰囲気中で加熱し、前記第
１のマスクの少なくとも一部を酸化させ膜厚方向で酸素濃度の分布が異なる部分を有する
第１保護膜を形成する熱処理工程と、
前記第１保護膜及び前記強誘電体キャパシタを覆う第２保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。（請求項５）
（付記１３）  前記熱処理を行う工程を、５５０℃乃至７００℃の温度条件下で行うこと
を特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）  前記上部導電膜として、貴金属の酸化物を含有する膜を形成することを特
徴とする付記１２又は付記１３に記載の半導体装置の製造方法。
（付記１５）  前記熱処理は、前記第１のハードマスク中の前記酸素濃度を上部領域より
下部領域が低くなる部分を形成する工程を含むことを特徴とする付記１２に記載の半導体
装置の製造方法。
（付記１６）  前記熱処理は、前記第１のハードマスク中の前記酸素濃度を上部領域及び
下部領域よりも膜中心の方が低くなる部分を形成する工程を含むことを特徴とする付記１
２乃至付記１５のいずれか一項に記載の半導体装置の製造方法。
（付記１７）  前記上部導電膜と前記第１保護膜をパターニングする工程は、前記第１保
護膜の上面を下面の面積より狭くする工程を含むことを特徴とする付記１２乃至付記１６
のいずれか一つに記載の半導体装置の製造方法。
（付記１８）  前記第１保護膜を形成する工程は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＡ
ｌ、ＴａＡｌ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＳｉ、ＴａＳｉ
膜からなる群から選択された１種の膜を形成する工程であることを特徴とする付記１２乃
至付記１７のいずれか一項に記載の半導体装置の製造方法。
（付記１９）  前記第１保護膜を形成する工程は、積層方向で最も下層に配置される下層
保護膜と、前記下層保護膜上に形成される中間保護膜と、最も上側に配置される上層保護
膜とを順番に積層させる工程を含み、
前記中間保護膜は、前記上層保護膜及び前記下層保護膜のそれぞれより前記酸素濃度が
低くなるように形成することを特徴とする付記１２乃至付記１７に記載の半導体装置の製
造方法。
【図面の簡単な説明】
【０１９０】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１Ｊ】図１Ｊは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図２】図２（ａ）は第１保護膜の構成を説明する断面図を示し、図２（ｂ）は膜厚方向の酸素濃度の変化の一例を示すグラフである。
【図３】図３（ａ）は第１保護膜の構成の変形例を説明する断面図を示し、図３（ｂ）は膜厚方向の酸素濃度の変化の一例を示すグラフである。
【図４Ａ】図４Ａは、本発明の第１の実施の形態に係る半導体装置におけるキャパシタ上の第１保護膜の構成の第１変形例を説明する断面図である。
【図４Ｂ】図４Ｂは、本発明の第１の実施の形態に係る半導体装置におけるキャパシタ上の第１保護膜の構成の第２変形例を説明する断面図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体装置におけるキャパシタ上の第１保護膜の構成の第３変形例を説明する断面図である。
【図６】図６は、リファレンスに係る半導体装置のキャパシタを示す断面図である。
【図７Ａ】図７Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図７Ｂ】図７Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図７Ｃ】図７Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図７Ｄ】図７Ｄは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図７Ｅ】図７Ｅは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７Ｆ】図７Ｆは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図７Ｇ】図７Ｇは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図７Ｈ】図７Ｈは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図７Ｉ】図７Ｉは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図７Ｊ】図７Ｊは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図８】図８は、本発明の第２の実施の形態に係る半導体装置におけるキャパシタ上の第１保護膜の構成を説明する断面図である。
【符号の説明】
【０１９１】
１      シリコン基板
１６      第１層間絶縁膜
１１Ａ      第１ソース／ドレイン領域
１１Ｂ      第２ソース／ドレイン領域
１７Ａ，１７Ｂ，１７Ｃ      第１コンタクトホール
１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，４４Ａ，４５Ｂ，４５Ｃ，４５Ｄ，４５Ｅ
，６４Ａ，６４Ｂ，９０Ａ，９０Ｂ，９０Ｃ      導電性プラグ
２０，６２      第２層間絶縁膜
２２      第１導電膜
２３，７５      第１強誘電体膜
２４，７５      第２強誘電体膜
２５      第２導電膜
２６      酸化イリジウム膜
２７，５１，５２，７８      第１保護膜（第１のマスク）
２７Ａ，５１Ｂ，５２Ｃ，７８Ａ      上部領域
２７Ｂ，５１Ａ，５２Ａ，７８Ｂ      下部領域
２７Ｃ，５２Ｂ，７８Ｃ      膜中心領域
２８，８０      上部電極
２９，７３      下部電極
３０      第２保護膜
３０Ａ      第１層
３０Ｂ      第２層
３１，８１      強誘電体キャパシタ
３３，８５      第３層間絶縁膜
３５，８７      第４層間絶縁膜
３８      フォトレジスト膜
４１，４２，４３，８８，８９      コンタクトホール
７２Ａ      第１下部電極膜
７２Ｂ      第２下部電極膜
７６Ａ      第１上部電極膜
７６Ｂ      第２上部電極膜
７９      マスク材料層（第２のマスク）
【図１Ａ】
2010003741.tif 000003
【図１Ｂ】
2010003741.tif 000004
【図１Ｃ】
2010003741.tif 000005
【図１Ｄ】
2010003741.tif 000006
【図１Ｅ】
2010003741.tif 000007
【図１Ｆ】
2010003741.tif 000008
【図１Ｇ】
2010003741.tif 000009
【図１Ｈ】
2010003741.tif 000010
【図１Ｉ】
2010003741.tif 000011
【図１Ｊ】
2010003741.tif 000012
【図１Ｋ】
2010003741.tif 000013
【図２】
2010003741.tif 000014
【図３】
2010003741.tif 000015
【図４Ａ】
2010003741.tif 000016
【図４Ｂ】
2010003741.tif 000017
【図５】
2010003741.tif 000018
【図６】
2010003741.tif 000019
【図７Ａ】
2010003741.tif 000020
【図７Ｂ】
2010003741.tif 000021
【図７Ｃ】
2010003741.tif 000022
【図７Ｄ】
2010003741.tif 000023
【図７Ｅ】
2010003741.tif 000024
【図７Ｆ】
2010003741.tif 000025
【図７Ｇ】
2010003741.tif 000026
【図７Ｈ】
2010003741.tif 000027
【図７Ｉ】
2010003741.tif 000028
【図７Ｊ】
2010003741.tif 000029
【図８】
2010003741.tif 000030