(57)【要約】【課題】多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置及びその製造方法を提供する。【解決手段】基板と、前記基板の上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備え、前記絶縁膜は、圧縮応力及び引張応力のいずれか一方を発現する膜を含み、前記電極膜は、前記圧縮応力及び引張応力のいずれか他方を発現する膜を含むことを特徴とする不揮発性記憶装置が提供される。【選択図】図１
2010080685.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、
前記貫通孔の内部に形成された半導体ピラーと、
少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、
を備え、
前記絶縁膜は、圧縮応力及び引張応力のいずれか一方を発現する膜を含み、
前記電極膜は、前記圧縮応力及び引張応力のいずれか他方を発現する膜を含むことを特徴とする不揮発性記憶装置。
【請求項２】
前記電極膜は、前記いずれか他方を発現する第１電極膜と、前記いずれか一方を発現する第２電極膜と、を含むことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
圧縮応力及び引張応力のいずれか一方を発現する絶縁膜と、いずれか他方を発現する電極膜と、を基板の上に交互に形成し、
前記絶縁膜と前記電極膜とを積層方向に貫通する貫通孔を形成し、
前記貫通孔の内部に設けられた半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を形成することを特徴とする不揮発性記憶装置の製造方法。
【請求項４】
複数の要素メモリ層を積み重ねた不揮発性記憶装置であって、
前記複数の要素メモリ層のそれぞれは、
第１配線と、
前記第１配線に対して非平行に設けられた第２配線と、
前記第１配線と前記第２配線との間に設けられ、記録層と整流素子とを含む積層構造体と、
を有し、
前記整流素子は、
圧縮応力及び引張応力のいずれか一方を発現する第１整流素子膜と、
前記圧縮応力及び引張応力のいずれか他方を発現する第２整流素子膜と、
を含むことを特徴とする不揮発性記憶装置。
【請求項５】
第１配線と、
前記第１配線に対して非平行に設けられた第２配線と、
前記第１配線と前記第２配線との間に設けられ、記録層と整流素子とを含む積層構造体と、
を有する要素メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、
前記整流素子の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第１整流素子膜を形成し、
前記整流素子の別の一部となる、前記いずれか他方を発現する第２整流素子膜を形成することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの高密度化を図るために、セルを多層化する技術が開発されている。例えば、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通孔を形成し、この貫通孔の側面上に電荷を保持する電荷蓄積層を形成し、貫通孔の内部に柱状電極を埋め込む。これにより、各柱状電極と電極膜との交差部分に、メモリセルが３次元的に配列される。そして、最上層の電極膜上に一方向に延びる複数本の選択ゲート線を設け、その上方に他方向に延びる複数本のビット線を設けて柱状電極の上端部に接続することにより、任意の柱状電極が選択可能となる。一方、各電極膜を相互に異なるワード配線に接続することにより、任意の電極膜が選択可能となる。この結果、任意のメモリセルを選択して、データの書き込み、読み出しを行うことができる。
【０００３】
一方、相変化メモリや抵抗変化メモリ等の、抵抗材料の可変抵抗状態を利用する不揮発性記憶装置は、高密度、高信頼性の不揮発性記憶装置として期待されている。この場合も、相変化メモリ部や抵抗変化メモリ部は基板の上に多数積層され、高い記憶密度を実現する。
【０００４】
このように、セルを多層化した電荷蓄積層型の不揮発性記憶装置や、相変化メモリや抵抗変化メモリにおいては、基板上に多数の膜が積層されるため、基板の片面のみに圧縮応力や引張応力を発現する膜が形成され、基板のひずみが増加し、基板が大きく反る。例えば多結晶シリコンとＴＥＯＳ（Tetra ethyl Ortho Silicate）膜との積層膜を３２層積層すると、基板の反りは、凸方向に２００μｍ以上となる。このような大きな反りは、製造工程における精度を劣化させ、また製造装置の安定した稼働を妨げ、また、ウェーハの割れの原因にもなり大きな問題となる。
【０００５】
なお、特許文献１には、ウェーハの反りを低減する技術が公開されている。
【特許文献１】特開２００５−２６４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基板と、前記基板の上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備え、前記絶縁膜は、圧縮応力及び引張応力のいずれか一方を発現する膜を含み、前記電極膜は、前記圧縮応力及び引張応力のいずれか他方を発現する膜を含むことを特徴とする不揮発性記憶装置が提供される。
【０００８】
本発明の別の一態様によれば、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜と、いずれか他方を発現する電極膜と、を基板の上に交互に形成し、前記絶縁膜と前記電極膜とを積層方向に貫通する貫通孔を形成し、前記貫通孔の内部に設けられた半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
【０００９】
本発明の別の一態様によれば、複数の要素メモリ層を積み重ねた不揮発性記憶装置であって、前記複数の要素メモリ層のそれぞれは、第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層と整流素子とを含む積層構造体と、を有し、前記整流素子は、圧縮応力及び引張応力のいずれか一方を発現する第１整流素子膜と、前記圧縮応力及び引張応力のいずれか他方を発現する第２整流素子膜と、を含むことを特徴とする不揮発性記憶装置が提供される。
【００１０】
本発明の別の一態様によれば、第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層と整流素子とを含む積層構造体と、を有する要素メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、前記整流素子の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第１整流素子膜を形成し、前記整流素子の別の一部となる、前記いずれか他方を発現する第２整流素子膜を形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態）
本発明の第１の実施形態に係る不揮発性記憶装置は、絶縁膜と電極膜とを交互に積層し、一括して貫通孔を形成し、この貫通孔の側面に電荷蓄積層が形成される不揮発性記憶装置の例である。  
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。  
図２は、本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。  
図３は、本発明の第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。  
すなわち、図１は、図２のＡ−Ａ’線断面図である。また、図３は、図１のＣ部を拡大した模式的断面図である。  
なお、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分の図示は省略している。また、図１〜図３においては、積層数を実際よりも少なく描いている。
【００１４】
図１、図２に表したように、本発明の第１の実施形態に係る不揮発性記憶装置１０においては、例えば単結晶シリコンからなる基板１１０が設けられている。基板１１０の上層部分における矩形の領域には、不純物が導入されて半導体領域が形成されており、セルソースＣＳとなっている。基板１１０の上におけるセルソースＣＳの直上域には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁層Ｄ１が設けられており、その上には、多結晶シリコンからなる下側選択ゲートＬＳＧが設けられている。
【００１５】
下側選択ゲートＬＳＧの上方には、複数の絶縁膜１２０と電極膜１３０とが交互に積層された積層体１４０が形成されている。電極膜１３０はワード線ＷＬとなっており、絶縁膜１２０は、ワード線ＷＬ同士を絶縁する層間絶縁膜となっている。  
図１〜図３においては、電極膜１３０は、４層描かれているが、本具体例の場合は電極膜１３０の層数は、２０層である。  
そして、本実施形態に係る不揮発性記憶装置１０においては、電極膜１３０は、例えば、第１電極膜１３１と第２電極膜１３２とを有している。具体的には、１層目〜１２層目の電極膜１３０は、第２電極膜１３２であり、１３層目〜２０層目の電極膜１３０は、第１電極膜１３１である。そして、第２電極膜１３２には、圧縮性の応力を発現する多結晶シリコン（ポリシリコン、ｐ−Ｓｉ）が用いられ、第１電極膜１３１には、引張性の応力を発現する非晶質シリコン（アモルファスシリコン、ａ−Ｓｉ）が用いられる。
【００１６】
一方、絶縁膜１２０は、電極膜１３０の総数に対応するだけ設けられる。そして、本実施形態に係る不揮発性記憶装置１０においては、絶縁膜１２０には、例えば、圧縮性の応力を発現するＴＥＯＳ（Tetra ethyl Ortho Silicate）を用いることができる。
【００１７】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１１０の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁膜１２０及び電極膜１３０の積層方向をＺ方向とする。
【００１８】
なお、電極膜１３０は、上層に配置された電極膜１３０ほどＸ方向における長さが短くなっており、上方（＋Ｚ方向）から見て、各電極膜１３０は、それより下方に配置された電極膜１３０、下側選択ゲートＬＳＧ及びセルソースＣＳの内側に配置されている。電極膜１３０から見て±Ｘ方向及び±Ｙ方向の領域には、絶縁層（図示せず）が設けられている。また、積層体１４０は、Ｙ方向に沿って複数個設けられている。
【００１９】
そして、積層体１４０の上には絶縁層Ｄ２が設けられており、その上には、例えば多結晶シリコンからなる上側選択ゲートＵＳＧが設けられており、その上には、絶縁層Ｄ３が設けられている。上側選択ゲートＵＳＧは、例えば多結晶シリコンからなる１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、ワード線ＷＬ及び下側選択ゲートＬＳＧは、積層体１４０ごとに形成されており、それぞれがＸＹ平面に平行な１枚の板状の導電部材となっている。また、セルソースＣＳも分断されておらず、複数の積層体１４０の直下域をつなぐように、ＸＹ平面を構成する１枚の板状の導電部材となっている。
【００２０】
積層体１４０を構成する各絶縁膜１２０及び各電極膜１３０には、積層方向（Ｚ方向）に延びる複数本の半導体ピラー１７０が埋設されている。各半導体ピラー１７０は積層体１４０の全体を貫いており、その直径は例えば９０ｎｍである。また、例えば、半導体ピラー１７０は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、Ｘ方向及びＹ方向のそれぞれにおいて、半導体ピラー１７０の配列周期は一定である。
【００２１】
半導体ピラー１７０は、不純物がドープされた半導体、例えば、多結晶シリコンまたは非晶質シリコンによって形成されている。  
また、図３に表したように、半導体ピラー１７０と、絶縁膜１２０及び電極膜１３０と、の間の円筒状の部分には、外側、すなわち、絶縁膜１２０及び電極膜１３０側から順に、第１絶縁層２５０、電荷蓄積層２６０、第２絶縁層２７０がこの順に積層されている。第１絶縁層２５０及び第２絶縁層２７０には、例えば酸化シリコン（ＳｉＯ２）を用いることができ、電荷蓄積層２６０には、例えば窒化シリコン（ＳｉＮ）を用いることができる。
【００２２】
そして、半導体ピラー１７０が、ソース領域、チャネル領域、及び、ドレイン領域として機能し、ワード線ＷＬがコントロールゲートとして機能し、電荷蓄積層２６０が記憶層として機能することにより、ＮＡＮＤ型フラッシュメモリが構成されて、これがメモリセルとなる。これにより、１本の半導体ピラー１７０及びその周囲には、ワード線ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成されている。また、不揮発性記憶装置１０においては、複数本の半導体ピラー１７０がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元格子状に配列されている。
【００２３】
なお、半導体ピラー１７０の直下には、図示しない下側柱状電極が設けられ、その下側柱状電極は、絶縁層Ｄ１及び下側選択ゲートＬＳＧを貫通しており、その下端はセルソースＣＳに接続され、その上端は半導体ピラー１７０に接続されている。下側柱状電極と絶縁層Ｄ１及び下側選択ゲートＬＳＧとの間には、図示しないゲート絶縁膜が設けられる。
【００２４】
一方、半導体ピラー１７０の直上には、図示しない上側柱状電極が設けられ、その上側柱状電極は、絶縁層Ｄ２、上側選択ゲートＵＳＧ、絶縁層Ｄ３を貫通しており、その下端は半導体ピラー１７０に接続されている。上側柱状電極と、絶縁層Ｄ２、上側選択ゲートＵＳＧ及び絶縁層Ｄ３との間には、図示しないゲート絶縁膜が設けられる。  
下側柱状電極及び上側柱状電極には、不純物がドープされた半導体、例えば、多結晶シリコンまたは非晶質シリコンを用いることができる。
【００２５】
各下側柱状電極、各半導体ピラー１７０及び各上側柱状電極は一体的に連結されており、これにより、１本の柱状の半導体部材が構成されている。そして、上述の如く、上側柱状電極は、上側選択ゲートＵＳＧを貫通し、半導体ピラー１７０は複数のワード線ＷＬを貫通し、下側柱状電極は、下側選択ゲートＬＳＧを貫通している。
【００２６】
また、絶縁層Ｄ３上であって上側選択ゲートＵＳＧが配置されている領域の直上域には、Ｙ方向に延びる複数本のビット配線ＢＬが設けられている。ビット配線ＢＬには、金属、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）等を用いることができる。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。  
ビット配線ＢＬは、半導体ピラー１７０の直上域に設けられており、各ビット配線ＢＬは、Ｙ方向に沿って配列された各列の上側柱状電極の上端部に接続されている。これにより、半導体ピラー１７０は、Ｙ方向に延びる列ごとに、異なるビット配線ＢＬに接続されている。ビット配線ＢＬは、Ｙ方向に配列された複数の積層体１４０の直上域を通過するように連続的に配設されており、各積層体１４０の半導体ピラー１７０に共通接続されている。
【００２７】
さらに、ビット配線ＢＬが配置されている領域の−Ｘ方向側には、Ｘ方向に延びる複数本の上側選択ゲート配線ＵＳＬが設けられている。上側選択ゲート配線ＵＳＬには、金属、例えば、タングステン、アルミニウム及び銅等を用いることができる。上側選択ゲート配線ＵＳＬの本数は、上側選択ゲートＵＳＧの本数と同じであり、各上側選択ゲート配線ＵＳＬが各ビア１８０を介して各上側選択ゲートＵＳＧに接続されている。
【００２８】
また、ビット配線ＢＬが配置されている領域の＋Ｘ方向側には、１つの積層体１４０ごとに、Ｘ方向に延びる複数本のワード配線ＷＬＬ、Ｘ方向に延びる１本の下側選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬには、金属、例えば、タングステン、アルミニウム及び銅を用いることができる。  
１つの積層体１４０に対応するワード配線ＷＬＬの本数は、ワード線ＷＬの枚数と同じであり、各ワード配線ＷＬＬがビア１９０を介して各ワード線ＷＬに接続されている。また、下側選択ゲート配線ＬＳＬはビア２００を介して下側選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２１０を介してセルソースＣＳに接続されている。ビア１９０、２００及びコンタクト２１０は、それらが接続される電極膜１３０の直上域であって、それより上層の電極膜１３０から見て＋Ｘ方向側に外れた領域に形成されている。
【００２９】
ビット配線ＢＬ、上側選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬは、例えば、高さ方向（Ｚ方向）の位置、厚さ、材料が同一であり、例えば、１枚の金属膜がパターニングされて形成されることができる。各配線間は、層間絶縁膜（図示せず）によって絶縁されている。
【００３０】
なお、不揮発性記憶装置１０においては、ビット配線ＢＬを介して上側柱状電極の上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクト２１０及びセルソースＣＳを介して下側柱状電極の下端部に電位を印加するドライバ回路、上側選択ゲート配線ＵＳＬ及びビア１８０を介して上側選択ゲートＵＳＧに電位を印加するドライバ回路、下側選択ゲート配線ＬＳＬ及びビア２００を介して下側選択ゲートＬＳＧに電位を印加するドライバ回路、ワード配線ＷＬＬ及びビア１９０を介して各ワード線ＷＬに電位を印加するドライバ回路（いずれも図示せず）が設けられる。
【００３１】
本実施形態に係る不揮発性記憶装置１０は、既に説明したように、電荷蓄積層２６０を記憶層とする不揮発性記憶装置であり、各メモリセルに対応する電極膜１３０が絶縁膜１２０を介して、基板１１０の上に、複数層積層されている。そして、本具体例においては、１層目〜１２層目の電極膜１３０である第２電極膜１３２に、圧縮性の応力を発現する多結晶シリコンｐ−Ｓｉが用いられ、１３層目〜２０層目の電極膜１３０の第１電極膜１３１に、引張性の応力を発現するａ−Ｓｉが用いられ、絶縁膜１２０には、圧縮性の応力を発現するＴＥＯＳが用いられているので、電極膜１３０と絶縁膜１２０を多数積層しても、電極膜１３０と絶縁膜１２０の互いの応力が相殺され、基板１１０が大きく反ることを回避できる。
【００３２】
図４は、本発明の第１の実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。  
すなわち、同図は、半導体基板の上に、ｐ−Ｓｉ膜（第２電極膜１３２）とＴＥＯＳ膜（絶縁膜１２０）とを交互に積層した後、ａ−Ｓｉ膜（第１電極膜１３１）とＴＥＯＳ膜（絶縁膜１２０）とを交互に積層したときの、基板の反りの変化の実験結果を例示しており、横軸は、電極膜の層数であり、縦軸は基板の反り量である。なお、この実験では、基板として直径が３００ｍｍで厚さが７５０μｍの半導体ウェーハを用い、この上に、ｐ−Ｓｉ膜とＴＥＯＳ膜と交互に１２回積層して成膜した後、ａ−Ｓｉ膜とＴＥＯＳ膜を交互に、累計１３回目〜累計３２回目の積層成膜が行われている。
【００３３】
図４に表したように、ｐ−Ｓｉ膜とＴＥＯＳ膜とを交互に積層する、１層目〜１２層目においては、積層する層数が増えるに従って圧縮方向の反り（ここでは「負の反り」とする。）が大きくなっている。そして、１３層目以降の成膜においては、電極膜１３０として第１電極膜１３１のａ−Ｓｉ膜を用いており、積層する層数が増えるに従って引張方向の反り（ここでは「正の反り」とする。）が大きくなっている。そして、累計で約２０層目のとき、反りはほぼ零となり、それ以上の数の層を積層すると正の反りが大きくなっている。
【００３４】
このように、ｐ−Ｓｉ膜とＴＥＯＳ膜とを交互に積層した場合には、圧縮の反り（負の反り）が発生し、積層の層数と供に負の方向に反りが拡大する。一方、ａ−Ｓｉ膜とＴＥＯＳ膜とを交互に積層した場合には、引張の反り（正の反り）が発生し、積層の層数と供に正の方向の反りが拡大する。
【００３５】
本実施形態に係る不揮発性記憶装置１０においては、電極膜１３０の数は２０であり、ちょうど反りが一番小さくなるように設定されている。すなわち、この時の反りは、約１０μｍである。
【００３６】
このように、本実施形態に係る不揮発性記憶装置１０においては、反りを縮小した不揮発性記憶装置が提供できる。
【００３７】
（第１の比較例）
図５は、第１の比較例の不揮発性記憶装置の特性を例示するグラフ図である。  
すなわち、第１の比較例の不揮発性記憶装置９１においては、電極膜１３０としてｐ−Ｓｉ膜を用い、絶縁膜１２０としてＴＥＯＳ膜を用い、これらを交互に積層した構造を有する。これ以外は、第１の実施形態に係る不揮発性記憶装置１０と同様である。
【００３８】
図５に表したように、第１の比較例の不揮発性記憶装置９１の場合、全ての電極膜１３０としてｐ−Ｓｉ膜が用いられているので、電極膜１３０と絶縁膜１２０との積層の層数が増えるに従って、ほぼ一次関数的に基板の反りは増大している。そして、電極膜１３０の数が２０の時には、約７０μｍの反りとなっている。このように、第１の比較例の不揮発性記憶装置９１では、基板の反りが大きい。
【００３９】
これに対して、図４に例示したように、本実施形態に係る不揮発性記憶装置１０においては、反りは１０μｍと、第１の比較例の不揮発性記憶装置９１の１／７となっている。このように、本実施形態に係る不揮発性記憶装置１０においては、電極膜１３０として、引張性の応力を発現するａ−Ｓｉ膜と、圧縮性の応力を発現するｐ−Ｓｉ膜とを組み合わせることで基板の反りを縮小した不揮発性記憶装置が得られる。
【００４０】
図６は、本発明の第１の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。  
すなわち、同図は、半導体基板の上に、ａ−Ｓｉ膜（第１電極膜１３１）とＴＥＯＳ膜（絶縁膜１２０）とを交互に積層した後、ｐ−Ｓｉ膜（第２電極膜１３２）とＴＥＯＳ膜（絶縁膜１２０）とを交互に積層したときの、基板の反りの変化の実験結果を例示しており、横軸は、電極膜の層数であり、縦軸は基板の反り量である。なお、この実験においても、基板として直径が３００ｍｍで厚さが７５０μｍの半導体ウェーハを用いている。そして、この上に、ａ−Ｓｉ膜とＴＥＯＳ膜と交互に１２回積層して成膜した後、ｐ−Ｓｉ膜とＴＥＯＳ膜を交互に、累計１３回目〜累計３２回目の積層成膜が行われている。  
そして、本実施形態に係る別の不揮発性記憶装置１１においては、電極膜１３０は、３２層積層される構造である。
【００４１】
図６に表したように、ａ−Ｓｉ膜とＴＥＯＳ膜とを交互に積層する、１層目〜１２層目においては、積層する層数が増えるに従って引張方向の反り（正の反り）が大きくなっている。そして、１３層目以降の成膜においては、電極膜１３０として第２電極膜１３２のｐ−Ｓｉ膜を用いており、積層する層数が増えるに従って圧縮方向の反り（負の反り）が大きくなり、反りの絶対値は例に近づいている。そして、累計で３２層目のとき、反りは比較的小さくなり約３０μｍである。
【００４２】
このように、本実施形態に係る別の不揮発性記憶装置１１においては、電極膜１３０の積層数３２のときに反りが小さくなるように設定されている。  
このように、本実施形態に係る別の不揮発性記憶装置１１においては、反りを縮小した不揮発性記憶装置が提供できる。
【００４３】
（第２の比較例）
図７は、第２の比較例の不揮発性記憶装置の特性を例示するグラフ図である。  
すなわち、第２の比較例の不揮発性記憶装置９２においては、電極膜１３０としてａ−Ｓｉ膜を用い、絶縁膜１２０としてＴＥＯＳ膜を用い、これらを交互に積層した構造を有する。これ以外は、第１の実施形態に係る別の不揮発性記憶装置１１と同様である。
【００４４】
図７に表したように、第２の比較例の不揮発性記憶装置９２の場合、全ての電極膜１３０としてａ−Ｓｉ膜が用いられているので、電極膜１３０と絶縁膜１２０との積層の層数が増えるに従って、ほぼ直線的に基板の反りは正の方向に増大している。そして、電極膜１３０の数が３２の時には、約２５０μｍの反りとなっている。このように、第２の比較例の不揮発性記憶装置９２では、基板の反りが大きい。
【００４５】
これに対して、図６に例示したように、本実施形態に係る別の不揮発性記憶装置１１においては、反りは３０μｍと、第２の比較例の不揮発性記憶装置９２の１／８となっている。このように、本実施形態に係る別の不揮発性記憶装置１１においては、電極膜１３０として、圧縮性の応力を発現するｐ−Ｓｉ膜と、引張性の応力を発現するａ−Ｓｉ膜とを組み合わせることで基板の反りを縮小した不揮発性記憶装置が得られる。
【００４６】
図８は、本発明の第１の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。  
すなわち、同図は、半導体基板の上に、ａ−Ｓｉ膜（第１電極膜１３１）とＴＥＯＳ膜（絶縁膜１２０）とを交互に積層した後、ｐ−Ｓｉ膜（第２電極膜１３２）とＴＥＯＳ膜（絶縁膜１２０）とを交互に積層し、さらにその後、ａ−Ｓｉ膜（第１電極膜１３１）とＴＥＯＳ膜（絶縁膜１２０）とを交互に積層したときの、基板の反りの変化の実験結果を例示している。そして、横軸は、電極膜の層数であり、縦軸は基板の反り量を表している。  
なお、この実験では、基板として直径が３００ｍｍで厚さが７５０μｍの半導体ウェーハを用い、この上に、１層目〜１２層目ではａ−Ｓｉ膜とＴＥＯＳ膜とが交互に成膜され、その後、累計１３層目〜５６層目ではｐ−Ｓｉ膜とＴＥＯＳ膜とが交互に積層して成膜され、その後、累計５７層目〜６４層目ではａ−Ｓｉ膜とＴＥＯＳ膜とが積層して成膜されている。  
そして、本実施形態に係る別の不揮発性記憶装置１２においては、電極膜１３０は、６４層積層される構造である。
【００４７】
図８に表したように、ａ−Ｓｉ膜とＴＥＯＳ膜とを交互に積層する、１層目〜１２層目においては、積層する層数が増えるに従って引張方向の反り（正の反り）が大きくなっている。そして、累計１３層目〜累計５６層目においては、電極膜１３０として第１電極膜１３１のｐ−Ｓｉ膜を用いており、積層する層数が増えるに従って圧縮方向の反り（負の反り）が大きくなっている。そして、５７層目〜６４層目においては再びａ−Ｓｉ膜とＴＥＯＳ膜とを交互に積層しており、再び、積層する層数が増えるに従って引張方向の反り（正の反り）が大きくなっている。そして、層数が６４の時に、反りは比較的小さく、約−１０μｍである。
【００４８】
このように、本実施形態に係る別の不揮発性記憶装置１２においては、電極膜１３０の積層数が６４と大きくても反りを縮小した不揮発性記憶装置が実現できる。  
そして、不揮発性記憶装置１２のように、ａ−Ｓｉ膜とＴＯＥＳ膜とを交互に積層する構造と、ｐ−Ｓｉ膜とを交互に積層する構造とを、複数回繰り返すことができる。これにより、電極膜１３０の所望の層数において、反りを縮小した不揮発性記憶装置が得られる。
【００４９】
図８に例示した本具体例の不揮発性記憶装置１２においては、例えば反りの許容最大値（絶対値）が１００μｍ以下である場合が想定されている。このため、反りの絶対値が１００μｍを超えないように、１層目〜１２層目にａ−Ｓｉ膜とＴＥＯＳ膜との積層膜を用い、１３層目〜５６層目をｐ−Ｓｉ膜とＴＥＯＳ膜との積層膜を用い、５７層目〜６４層目に再びａ−Ｓｉ膜とＴＥＯＳ膜との積層膜を用い、すなわち、ａ−Ｓｉ膜とｐ−Ｓｉ膜との切り替えを２回とした。これにより、工程途中の最大の反り（絶対値）を、１００μｍ以下としている。
【００５０】
ただし、本発明はこれに限らず、例えば、反りの許容最大値（絶対値）が１５０μｍ以下の場合は、例えば１層目〜１６層目にａ−Ｓｉ膜とＴＥＯＳ膜との積層膜を用い、１７層目〜６４層目をｐ−Ｓｉ膜とＴＥＯＳ膜との積層膜を用いても良い。この場合も、６４層目で反りを比較的小さく抑えながら、工程途中の最大の反り（絶対値）を、１５０μｍ以下とすることができる。  
逆に、反りの許容最大値（絶対値）が１００μｍよりも小さい場合は、ａ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、ｐ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、の切り替えの回数をより多くすることで、工程途中の最大の反り（絶対値）を、小さくできる。このように、本実施形態に係る不揮発性記憶装置においては、ａ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、ｐ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、の切り替えは、必要とされる反りの許容最大値（絶対値）によって適切に定められる。
【００５１】
さらに、電極膜１３０に用いられるａ−Ｓｉ膜とｐ−Ｓｉ膜の１層あたりの反りの量は、成膜条件や、それぞれの膜の厚さによっても変動するので、ａ−Ｓｉ膜とｐ−Ｓｉ膜の成膜条件や膜厚などによる１層あたりの反りの量に基づいて、ａ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、ｐ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、の切り替えを適切に行うことができる。
【００５２】
また、電極膜１３０と積層される絶縁膜１２０に用いられるＴＥＯＳ膜の１層あたりの反りの量は、その成膜条件や、膜の厚さによっても変動するので、ＴＥＯＳ膜の成膜条件や膜厚などによる１層あたりの反りの量に基づいて、ａ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、ｐ−Ｓｉ膜及びＴＥＯＳ膜の積層膜と、の切り替えを適切に行うことができる。
【００５３】
なお、本実施形態に係る不揮発性記憶装置においては、メモリセルに対応して、電極膜１３０と絶縁膜１２０とが多数積層される構造を有するが、これ以外にも、例えば図１、図２に例示したように、各種の膜が基板１１０の上に設けられる。この時、メモリセルに対応する電極膜１３０と絶縁膜１２０との積層膜と、それ以外の膜とを含めて、反りが所望の許容値にないに収まるように、電極膜１３０と絶縁膜１２０の種類と、電極膜１３０と絶縁膜１２０の数を定めることができる。これにより、メモリセルに対応する電極膜１３０と絶縁膜１２０との積層膜だけでなく、それ以外の膜とを含めた総合的に反りが小さい不揮発性記憶装置を提供することができる。
【００５４】
なお、本実施形態に係る不揮発性記憶装置において、上記のｐ−Ｓｉ膜の代わりに、例えば、圧縮性の応力を発現するＧｅを用いることもできる。この場合も上記と同様の効果によって、多数の積層膜を有する構造においても基板の反りを低減できる。
【００５５】
本実施形態に係る不揮発性記憶装置においては、メモリセルに対応する電極膜１３０と、それぞれの電極膜１３０を相互に絶縁する絶縁膜１２０が多数積層される構造において、反りを低減することができれば良いので、絶縁膜１２０が発現する応力と異なる種類の応力を発現する膜を、電極膜１３０が含んでいれば良い。  
そして、電極膜１３０と絶縁膜１２０との組み合わせが、積層される層数において、反りが低減されるように設定されれば良い。
【００５６】
例えば、絶縁膜１２０は、圧縮応力及び引張応力のいずれか一方を発現する膜を含むことができる。この時、電極膜１３０は、前記いずれかの他方を有する膜を含むことができる。  
すなわち、絶縁膜１２０が、圧縮応力を発現する膜を含むとき、電極膜１３０は、引張応力を発現する膜を含むことができる。  
また、絶縁膜１２０が、引張応力を発現する膜を含むとき、電極膜１３０は、圧縮応力を発現する膜を含むことができる。
【００５７】
上記で説明したＴＥＯＳ膜は圧縮応力を発現する膜である。従って、電極膜１３０には引張応力を発現する膜としてのａ−Ｓｉ膜を含むことができる。
【００５８】
この時、例えば、ａ−Ｓｉ膜の１層あたりの応力の絶対値と、ＴＥＯＳ膜の１層あたりの応力の絶対値の差が比較的小さい場合は、ａ−Ｓｉ膜とＴＥＯＳ膜とを繰り返して積層することで、両者の応力が補償され、相殺されて、反りは小さくできる。
【００５９】
引張応力や圧縮応力を発現する膜として例えば窒化シリコンが挙げられる。この時、プラズマ条件等の成膜条件によって、引張性または圧縮性のいずれかに変化させることができ、また、その応力の大きさも制御することができる。  
また、例えば、ａ−Ｓｉとｐ−Ｓｉの応力差は、膜中の水素原子の量で支配され、例えば、成膜時の条件によって水素原子の量を制御することによって、両者の応力の差を制御することができる。  
また、窒化シリコンや酸化シリコンなどを含め、各種の膜において、それに含まれる不純物の種類やその濃度、水分などによって応力の種類やその大きさが変化する。
【００６０】
このように、上記の具体例は一例であり、本発明においては、用いる材料だけでなく成膜時の条件や含まれる不純物などに基づいて発現される引張性及び圧縮性の膜の組み合わせを用いて、多数の積層膜を有する構造においても基板の反りを縮小させる。
【００６１】
図９は、本発明の第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。  
図１０は、本発明の第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。  
すなわち、図９は、図２のＡ−Ａ’線断面に相当する断面図である。また、図１０は、図９のＣ部を拡大した模式的断面図である。  
図９に表したように、本実施形態に係る不揮発性記憶装置１３においては、電極膜１３０が１種類、すなわち、第１電極膜１３１と第２電極膜１３２の２種ではなく、１種類の電極膜が用いられている。これ以外は、既に説明した不揮発性記憶装置１０と同様なので説明を省略する。
【００６２】
図９、図１０に例示した本実施形態に係る別の不揮発性記憶装置１３では、絶縁膜１２０は圧縮性の応力を発現するＴＥＯＳ膜であり、一方、電極膜１３０には引張性の応力を発現する導電膜が用いられている。そして、本具体例の場合は、絶縁膜１２０に用いるＴＥＯＳ膜の１層あたりの圧縮応力の絶対値と、電極膜１３０に用いる導電膜の１層あたりの引張応力の絶対値とが略同一となっている。すなわち、積層される、電極膜１３０と絶縁膜１２０とが、方向が逆向きで、絶対値がほぼ等しい応力を発現するように設定されている。これにより、電極膜１３０と絶縁膜１２０とを多数積層した場合においても、反りは小さく抑えられる。
【００６３】
このように、本実施形態に係る不揮発性記憶装置１３においても、電極膜１３０と絶縁膜１２とが、方向が逆向きで、絶対値がほぼ等しい応力を発現するように設定されているので、電極膜１３０と絶縁膜１２０とを多数積層した場合においても、反りを縮小した不揮発性記憶装置が得られる。
【００６４】
この時、例えば、電極膜１３０（例えばａ−Ｓｉ膜）の１層あたりの応力の絶対値と、絶縁膜１２０（例えばＴＥＯＳ膜）の１層あたりの応力の絶対値が異なる場合には、電極膜１３０と絶縁膜１２０とを単純に繰り返して積層した場合には、両者の絶対値の差分の応力が蓄積され、積層膜の層数に伴って反りが拡大してしまう。
【００６５】
この時、上記の不揮発性記憶装置１０、１１、１２で説明したように、圧縮性の応力を発現するｐ−Ｓｉ層とＴＥＯＳ膜との積層構造を適宜挿入することで、ａ−Ｓｉ膜とＴＥＯＳ膜との応力の絶対値の差分の応力の蓄積が解消される。
【００６６】
すなわち、電極膜１３０は、圧縮応力及び引張応力のいずれか他方の応力を発現する第１電極膜１３１と、前記少なくとも一方の応力を発現する第２電極膜１３２と、を含むことができる。  
すなわち、絶縁膜１２０が、圧縮応力を発現する膜を含むとき、電極膜１３０は、引張応力を発現する第１電極膜１３１と、圧縮応力を発現する第２電極膜１３２と、を含むことができる。  
また、絶縁膜１２０が、引張応力を発現する膜を含むとき、電極膜１３０は、圧縮応力を発現する第１電極膜１３１と、引張応力を発現する第２電極膜１３２と、を含むことができる。
【００６７】
すなわち、上記で説明した絶縁膜１２０に用いられるＴＥＯＳ膜は圧縮応力を発現する膜であり、この時は、電極膜１３０は、引張応力を発現する第１電極膜１３１（ａ−Ｓｉ膜）と、圧縮応力を発現する第２電極膜１３２（ｐ−Ｓｉ膜）と、を含むことができる。  そして、既に説明した本実施形態に係る不揮発性記憶装置１０、１１、１２のように、第１電極膜１３１（ａ−Ｓｉ膜）と第２電極膜１３２（ｐ−Ｓｉ膜）のそれぞれの数を、積層される層数の時に反りが小さくなるように適切に選択する。これにより反りを縮小した不揮発性記憶装置が得られる。
【００６８】
なお、上記において、電極膜１３０として、第１電極膜１３１と、第１電極膜１３１と逆方向の応力を発現する第２電極膜１３２の２種を用いる例を説明したが、本発明はこれに限らず、第１電極膜１３１は、複数の応力の絶対値を有する複数の膜を含むことができる。さらに、第２電極膜１３２は、複数の応力の絶対値を有する複数の膜を含むことができる。
【００６９】
すなわち、例えば、図４に例示した具体例において、１３層目〜３２層目は、ａ−Ｓｉ膜であり、第１電極膜１３１であるが、図４に表したように、１３層目〜１６層目における層数に対する基板の反りの傾きは、１７層目〜３２層目の傾きと異なっている。すなわち、１３層目〜１６層目のａ−Ｓｉ膜（第１電極膜１３１）と、１７層目〜３２層目のａ−Ｓｉ膜（第１電極膜１３１）と、では、応力の絶対値が異なっている。このように、第１電極膜１３１と、第２電極膜１３２と、は、複数の応力の絶対値を有する複数の膜を含むことができる。
【００７０】
換言すれば、本実施形態に係る不揮発性記憶装置において、電極膜１３０は、第１電極膜１３１と、第１電極膜１３１と逆方向の応力を発現する第２電極膜１３２と、に加えて、第１電極膜１３１と同じ方向または逆方向の応力を発現する第３導電膜を有しても良い。
【００７１】
なお、上記の本実施形態に係る不揮発性記憶装置において、電極膜１３０として、ａ−Ｓｉ膜とｐ−Ｓｉ膜とを混在させて用いた場合、両者の比抵抗の差異によって、不揮発性記憶装置が正常に動作しなくなる、または、正常に動作する設計及び製造条件の範囲が狭まることがある。これに対しては、例えば、ａ−Ｓｉ膜とｐ−Ｓｉ膜のそれぞれにおける不純物の種類や濃度などを適切に制御することによって、ａ−Ｓｉ膜とｐ−Ｓｉ膜との比抵抗の差異を実用的な許容範囲内に納めることができる。これにより、この問題が解決できる。
【００７２】
このように、第１電極膜１３１と第２電極膜１３２との比抵抗は、略同一とすることができる。これにより、本実施形態に係る不揮発性記憶装置において、正常に動作する設計及び製造条件の範囲を適正にすることができる。
【００７３】
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性記憶装置の製造方法は、基板と、前記基板上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備えた不揮発性記憶装置の製造方法である。そして、本実施形態に係る不揮発性記憶装置の製造方法は、上記の絶縁膜と電極膜の製造方法に特徴があるので、絶縁膜と電極膜の製造方法について説明する。
【００７４】
図１１は、本発明の第２の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。  
図１１に表したように、本発明の第２の実施形態に係る不揮発性記憶装置の製造方法においては、まず、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する（ステップＳ１１０）。例えば、既に説明したように、絶縁膜１２０となるＴＥＯＳ膜を形成する。この時、圧縮応力を発現する膜が形成できる。
【００７５】
そして、前記いずれか他方の応力を発現する電極膜を形成する（ステップＳ１２０）。例えば、絶縁膜１２０として、圧縮応力を発現するＴＥＯＳ膜を形成した場合は、電極膜１３０として引張応力を発現するａ−Ｓｉ膜を形成する。
【００７６】
そして、上記のステップＳ１１０とステップＳ１２０とを、層数が所定の数に達するまで繰り返す（ステップＳ１３０）。
【００７７】
これにより、絶縁膜１２０と電極膜１３０のそれぞれの応力を補償し、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置の製造方法が提供できる。
【００７８】
図１２は、本発明の第２の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。  
図１２に表したように、本発明の第２の実施形態に係る別の不揮発性記憶装置においては、まず、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する（ステップＳ１１０）。例えば、既に説明したように、絶縁膜１２０となるＴＥＯＳ膜を形成する。この時、圧縮応力を発現する膜が形成できる。
【００７９】
そして、前記いずれか他方の応力を発現する第１電極膜１３１を形成する（ステップＳ１２０）。例えば、絶縁膜１２０として、圧縮応力を発現するＴＥＯＳ膜を形成した場合は、第１電極膜１３１として引張応力を発現するａ−Ｓｉ膜を形成する。
【００８０】
そして、上記のステップＳ１１０とステップＳ１２０とを、層数が所定の数に達するまで繰り返す（ステップＳ１３０）。
【００８１】
さらに、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する（ステップＳ１１１）。すなわち、例えば、絶縁膜１２０として圧縮応力を発現するＴＥＯＳ膜を形成する。
【００８２】
そして、前記いずれか一方の応力を発現する第２電極膜１３２を形成する（ステップＳ１２１）。例えば、第２電極膜１３２として圧縮応力を発現するｐ−Ｓｉ膜を形成する。
【００８３】
そして、上記のステップＳ１１１とステップＳ１２１とを、層数が所定の数に達するまで繰り返す（ステップＳ１３１）。
【００８４】
これにより、絶縁膜１２０と第１電極膜１３１とに、応力の絶対値に差異がある場合に、第１電極膜１３１と逆方向の応力を発現する第２電極膜１３２を積層することで、この応力の絶対値の差異が縮小できる。
【００８５】
このように、本実施形態に係る不揮発性記憶装置の製造方法によれば、絶縁膜１２０と、電極膜１３０（第１電極膜１３１及び第２電極膜１３２）の応力を補償し、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置の製造方法が提供できる。
【００８６】
なお、上記のステップＳ１１０〜ステップＳ１３０を含むステップＳ１０１と、上記のステップＳ１１１〜ステップＳ１３１を含むステップＳ１０２と、は、順序を入れ替えても良い。また、ステップＳ１０１とステップＳ１０２とをそれぞれ複数回実施しても良い。
【００８７】
図１３は、本発明の第２の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。  
図１３に表したように、本発明の第２の実施形態に係る別の不揮発性記憶装置においては、まず、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する（ステップＳ１１０）。例えば、既に説明したように、絶縁膜１２０となるＴＥＯＳ膜を形成する。この時、圧縮応力を発現する膜が形成できる。
【００８８】
そして、前記いずれか他方を発現する第１電極膜１３１を形成する（ステップＳ１２０）。例えば、絶縁膜１２０として、圧縮応力を発現するＴＥＯＳ膜を形成した場合は、第１電極膜１３１として引張応力を発現するａ−Ｓｉ膜を形成する。
【００８９】
そして、前記のいずれかの一方を発現する絶縁膜を形成する（ステップＳ１１２）。すなわち、絶縁膜１２０となるＴＥＯＳ膜を形成する。
【００９０】
そして、前記いずれかの一方を発現する第２電極膜１３２を形成する（ステップＳ１２１）。例えば、第２電極膜１３２として圧縮応力を発現するｐ−Ｓｉ膜を形成する。
【００９１】
そして、上記のステップＳ１１０〜ステップＳ１２１を、層数が所定の数に達するまで繰り返す（ステップＳ１３２）。
【００９２】
すなわち、図１３に例示した不揮発性記憶装置の製造装置では、互いに逆方向の応力を発現する、第１電極膜１３１と第２電極膜１３２とが、絶縁膜１２０を介して、交互に積層される。
【００９３】
この場合も、絶縁膜１２０と、電極膜１３０（第１電極膜１３１及び第２電極膜１３２）の応力を補償することができ、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置の製造方法が提供できる。
【００９４】
なお、図１２に例示した不揮発性記憶装置の製造方法と、図１３に例示した不揮発性記憶装置の製造方法とを組み合わせて実施することもできる。
【００９５】
（第３の実施の形態）
本発明の第３の実施形態に係る不揮発性記憶装置は、例えば抵抗変化膜からなる記録層と整流素子とが一対の電極に挟まれた構造を、積層してなる不揮発性記憶装置の例である。  
図１４は、本発明の第３の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。  
すなわち、同図（ａ）は模式的斜視図であり、同図（ｂ）は同図（ａ）のＡ−Ａ’線断面図であり、同図（ｃ）は、同図（ａ）のＢ−Ｂ’線断面図である。  
図１５は、本発明の第３の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的斜視図である。  
すなわち、図１５は、不揮発性記憶装置の１つの要素メモリ層を例示している。
【００９６】
図１４に表したように、本発明の第３の実施形態に係る不揮発性記憶装置３０は、第１配線５０と、第１配線５０に対して非平行に設けられた第２配線８０と、第１配線５０と第２配線８０との間に設けられ、記録層６０と整流素子７０とを含む積層構造体６５と、を有する要素メモリ層６６を複数積み重ねた構造を有する。
【００９７】
例えば、不揮発性記憶装置３０の一番下の要素メモリ層６６において、第１配線５０は、ワード線ＷＬ１１、ＷＬ１２、ＷＬ１３であり、第２配線８０は、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３である。また、下から２番目の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ２１、ＷＬ２２、ＷＬ２３であり、第２配線８０は、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３である。さらに、下から３番目の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ２１、ＷＬ２２、ＷＬ２３であり、第２配線８０は、ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３である。さらに、一番上（下から４番目）の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ３１、ＷＬ３２、ＷＬ３３であり、第２配線８０は、ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３である。
【００９８】
不揮発性記憶装置３０の場合は、要素メモリ層６６が４層積み重ねられているが、本実施形態に係る不揮発性記憶装置において、要素メモリ層６６の積層数は任意である。  
なお、このような不揮発性記憶装置は半導体基板の上に設けることができ、その時、要素メモリ層６６の各層は、半導体基板の主面と平行に配置することができる。すなわち、要素メモリ層は、半導体基板の主面に平行に複数積層される。
【００９９】
また、図１４においては、煩雑さを避けるために、各要素メモリ層６６における第１配線５０（ワード線）及び第２配線８０（ビット線）は、３本ずつ例示しているが、本実施形態に係る不揮発性記憶装置３０において、第１配線５０及び第２配線８０の数は、任意であり、また、第１配線５０の数と第２配線８０の数とが異なっていても良い。
【０１００】
そして、隣接する要素メモリ層６６において、第１配線５０（ワード線）及び第２配線（ビット配線）は、兼用されている。  
すなわち、図１４（ｂ）、（ｃ）に表したように、ワード線ＷＬ２１、ＷＬ２２、ＷＬ２３は上下の要素メモリ層で兼用され、また、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３及びビット線ＢＬ２１、ＢＬ２２、ＢＬ２３は、上下の要素メモリ層で兼用されている。ただし、本発明はこれに限らず、積層されたそれぞれの要素メモリ層６６において、ワード線とビット線とをそれぞれ独立して設けても良い。なお、各要素メモリ層６６においてワード線とビット線とをそれぞれ独立して設けた場合、ワード線の延在方向とビット線の延在方向とは、要素メモリ層６６のそれぞれにおいて変えても良い。
【０１０１】
また、ここでは、第１配線５０をワード線とし、第２配線８０をビット線としたが、第１配線５０をビット線とし、第２配線８０をワード線としても良い。すなわち、以下説明する実施形態に係る不揮発性記憶装置及びその製造方法において、ビット線とワード線とは相互に入れ替え可能である。以下では、第１配線５０がワード線であり、第２配線８０がビット線である場合として説明する。
【０１０２】
そして、図１４（ｂ）、（ｃ）に表したように、要素メモリ層６６のそれぞれにおいて、記録層６０と整流素子７０とを含む積層構造体６５が、第１配線５０と第２配線８０とが３次元的に交差する部分（クロスポイント）に設けられており、不揮発性記憶装置３０は、いわゆるクロスポイント型の不揮発性記憶装置である。そして、各クロスポイントにおける記録層６０が１つの記憶単位となり、この記録層６０を含む積層構造体６５が１つのセルとなる。  
なお、後述するように、記録層６０の例えば両側または片側に電極（第１導電層及び第２導電層）が設けられ、記録部となるが、図１４では、これらの電極は省略され、記録層６０のみを例示している。
【０１０３】
なお、図１４（ｂ）、（ｃ）に表した例では、第１配線５０側に整流素子７０が設けられ、第２配線側に記録層６０（及び後述する記録部）が設けられているが、第１配線５０側に記録層６０を設け、第２配線８０側に整流素子７０を設けて良い。さらに、各要素メモリ層６６ごとに、第１配線５０及び第２配線８０に対する整流素子７０及び記録層６０の積層順を変えても良く、このように、整流素子７０及び記録層６０の積層順は、任意である。
【０１０４】
また、図１５に表したように、記録層６０は、第１バリアメタル６１と、記録部６３と、第２バリアメタル６２と、を有することができる。なお、上記の第１、第２バリアメタル６１、６２は必要に応じて設けられる。また、例えば、記録部６３が相変化型素子の場合は、第１、第２バリアメタル６１、６２の少なくともいずれかが、ヒータを兼用することもできる。
【０１０５】
記録層６０の記録部６３は、両端に印加された電圧により、その抵抗状態が変わる抵抗変化材料を用いることができる。すなわち、記録部６３は、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙ、からなる群から選ばれた少なくとも１つを含むことができる。さらには、上記の材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
【０１０６】
さらに、記録層６０の記録部６３は、印加された電圧で発生するジュール熱によりその抵抗状態が変わる例えばカルコゲナイド系の相変化材料を用いることができる。すなわち、記録部６３は、例えば、カルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。さらに、これらの材料からなる層を複数積層した構造を用いることができる。
【０１０７】
一方、整流素子７０は、第１半導体層７１（第１整流素子膜）と、第２半導体層７２（第２整流素子膜）と、を有する。第１半導体層７１には、例えば、ｐ＋型のｐ−Ｓｉ膜を用いることができ、また、第２半導体層７２には、例えば、ｎ＋型のａ−Ｓｉ膜を用いることができる。  
なお、第１半導体層７１と、第２半導体層７２と、の間に第３半導体層７３を設けることができ、第３半導体層７３は、例えば、真性（Intrinsic）半導体を用いることができる。すなわち、整流素子７０として、ｐｉｎダイオードが用いられている。
【０１０８】
このような構成を有する、本実施形態に係る不揮発性記憶装置３０においては、各要素メモリ層６６が多数積層され、すなわち、積層構造体６５の一部である整流素子７０が多数積層される。  
この時、本実施形態に係る不揮発性記憶装置３０においては、整流素子７０のｐｉｎダイオードとなる、第１半導体層７１に圧縮性のｐ−Ｓｉ膜を用い、第２半導体層７２に引張性のａ−Ｓｉ膜を用いることで、各要素メモリ層６６が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。
【０１０９】
すなわち、もし、整流素子７０のｐｉｎダイオードとなる、第１半導体層７１と第２半導体層７２の両方に、ｐ−Ｓｉ膜だけを用いると、ｐ−Ｓｉ膜が有する圧縮性の応力が蓄積され、積層数の増大と伴に、基板の反りが圧縮方向に大きくなってしまう。また、第１半導体層７１と第２半導体層７２の両方に、ａ−Ｓｉ膜だけを用いると、ａ−Ｓｉ膜が有する引張性の応力が蓄積され、積層数の増大と伴に、基板の反りが引張方向に大きくなってしまう。
【０１１０】
これに対して、本実施形態に係る不揮発性記憶装置３０においては、第１半導体層７１に圧縮性のｐ−Ｓｉ膜を用い、第２半導体層７２に引張性のａ−Ｓｉ膜を用いることで、ｐ−Ｓｉ膜とａ−Ｓｉ膜の互いの応力を相殺することができ、基板の反りを小さくできる。
【０１１１】
なお、上記において、第１半導体層７１に引張性のａ−Ｓｉ膜を用い、第２半導体層７２に圧縮性のｐ−Ｓｉ膜を用いても良い。
【０１１２】
また、整流素子７０が第３半導体層７３を有する場合は、第３半導体層７３には、圧縮性または引張性の膜を用いることができ、この時、第１半導体層７１と第２半導体層７２との差分の応力を相殺するような方向の応力を発現する膜を用いることができる。これにより、第１半導体層７１と第２半導体層７２とで、応力の絶対値に差があった場合に、この差をさらに縮小することができ、さらに反りを小さくできる。
【０１１３】
また、上記の具体例では、一例として、第１半導体層７１に、ｐ＋型のｐ−Ｓｉ膜を用い、第２半導体層７２に、ｎ＋型のａ−Ｓｉ膜を用いる例を説明したが、半導体層の導電型は任意であり、また、含有させる不純物の種類も任意である。すなわち、整流素子７０において、第１半導体層７１に圧縮応力を発現する膜が用いられ、第２半導体層７２に引張応力を発現する膜が用いられ、または、第１半導体層７１に引張応力を発現する膜が用いられ、第２半導体層７２に圧縮応力を発現する膜が用いられれば良い。なお、積層される要素メモリ層６６ごとに、第１半導体層７１と第２半導体層７２とに用いられる膜の圧縮または引張の応力が変わっても良い。
【０１１４】
また、整流素子７０は、ＰＩＮ構造を有することが、動作の安定上、より望ましい。この場合には、例えば、ｐ型半導体層及び真性半導体層を圧縮性とし、ｎ型半導体層を引張性とすることができる。または、上記の組み合わせの逆とすることができる。または、ｐ型半導体層を圧縮性とし、真性半導体層及びｎ型半導体層を引張性とすることができる。または、上記の組み合わせの逆とすることができる。
【０１１５】
本実施形態に係る不揮発性記憶装置３０においては、整流素子７０は、圧縮応力及び引張応力のいずれか一方を発現する第１整流素子膜（第１半導体層７１）と、前記いずれか他方を発現する第２整流素子膜（第２半導体層７２）と、を有する。
【０１１６】
これにより、各要素メモリ層６６が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。
【０１１７】
（第４の実施の形態）
本発明の第４の実施形態に係る不揮発性記憶装置の製造方法は、第１配線５０と、第１配線５０に対して非平行に設けられた第２配線８０と、第１配線５０と第２配線８０との間に設けられ、記録層６０と整流素子７０とを含む積層構造体６５と、を有する要素メモリ層６６を複数積み重ねた不揮発性記憶装置の製造方法である。そして、本実施形態に係る不揮発性記憶装置の製造方法は、上記の整流素子７０の形成方法に特徴があるので、まず整流素子７０の形成方法について説明する。
【０１１８】
図１６は、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。  
図１６に表したように、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法においては、まず、整流素子７０の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第１整流素子膜を形成する（ステップＳ２３０）。例えば、既に説明したように、第１整流素子膜（第１半導体層７１）として、例えば、圧縮応力を発現するｐ＋型のｐ−Ｓｉ膜を成膜する。
【０１１９】
そして、整流素子７０の別の一部となる、前記いずれか他方を発現する第２整流素子膜を形成する（ステップＳ２４０）。例えば、第２整流素子膜（第２半導体層７２）として、引張応力を発現するｎ＋型のａ−Ｓｉ膜を成膜する。
【０１２０】
そして、これらステップＳ２３０及びステップＳ２４０が、要素メモリ層６６の所定の層数に達するまで、第１整流素子膜と第２整流素子膜の加工工程を含めて繰り返される。これにより、第１整流素子膜と第２整流素子膜の応力が補償され、反りが軽減される。
【０１２１】
このように、本実施形態に係る不揮発性記憶装置の製造方法によれは、要素メモリ層６６が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。  なお、上記において、ステップＳ２３０とステップＳ２４０の順序は任意である。
【０１２２】
さらに、第１整流素子膜と第２整流素子膜とは、記録層６０と伴に加工されても良い。さらに、第１整流素子膜と第２整流素子膜とは、第１配線５０と第２配線８０のいずれかと伴に加工されても良い。以下、一例を説明する。
【０１２３】
図１７は、本発明の第４の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。  
図１７に表したように、本発明の第４の実施形態に係る別の不揮発性記憶装置の製造方法においては、まず、半導体基板上に、第１配線５０となる第１導電膜を形成する（ステップＳ２１０）。  
そして、記録層６０となる記録層膜を形成する（ステップＳ２２０）。
【０１２４】
そして、整流素子７０の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第１整流素子膜を形成する（ステップＳ２３０）。例えば、第１整流素子膜（第１半導体層７１）として、例えば、圧縮応力を発現するｐ＋型のｐ−Ｓｉ膜を成膜する。
【０１２５】
そして、整流素子７０の別の一部となる、前記いずれか他方を発現する第２整流素子膜を形成する（ステップＳ２４０）。例えば、第２整流素子膜（第２半導体層７２）として、引張応力を発現するｎ＋型のａ−Ｓｉ膜を成膜する。
【０１２６】
そして、第２配線８０となる第２導電膜を形成する（ステップＳ２５０）。  
そして、上記の第１導電膜及び上記の第２導電膜のいずれかと、上記の記録層膜と、上記の第１整流素子膜と、上記の第２整流素子膜と、を加工する（ステップＳ２６０）。  
そして、上記のステップＳ２１０〜Ｓ２６０を繰り返す。
【０１２７】
すなわち、本発明の第４の実施形態に係る別の不揮発性記憶装置の製造方法は、第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層と整流素子とを含む積層構造体と、を有する要素メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、半導体基板上に前記第１配線となる第１導電膜を形成し、前記記録層となる記録層膜を形成し、前記整流素子の一部となる、圧縮応力及び引張応力のいずれか一方を有する第１整流素子膜を形成し、前記整流素子の別の一部となる、前記いずれか他方を発現する第２整流素子膜を形成し、前記第２配線となる第２導電膜を形成し、前記第１導電膜及び前記第２導電膜のいずれかと、前記記録層膜と、前記第１整流素子膜と、前記第２整流素子膜と、を加工することを特徴とする不揮発性記憶装置の製造方法である。
【０１２８】
なお、上記において、ステップＳ２５０とステップＳ２６０の間に、別の要素メモリ層６６を形成するための工程として、例えば、ステップＳ２２０とステップＳ２３０とステップＳ２４０と、を実施することが可能である。
【０１２９】
これにより、第１整流素子膜と第２整流素子膜の応力が補償され、反りが軽減される。  このように、本実施形態に係る不揮発性記憶装置の製造方法によれは、要素メモリ層６６が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。  なお、上記において、ステップＳ２２０と、ステップＳ２３０及びステップＳ２４０と、の順番は任意である。そして、その順番は、要素メモリ層６６のそれぞれで変えても良い。
【０１３０】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１３１】
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１３２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
【図３】本発明の第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。
【図４】本発明の第１の実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。
【図５】第１の比較例の不揮発性記憶装置の特性を例示するグラフ図である。
【図６】本発明の第１の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。
【図７】第２比較例の不揮発性記憶装置の特性を例示するグラフ図である。
【図８】本発明の第１の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。
【図９】本発明の第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
【図１０】本発明の第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
【図１１】本発明の第２の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
【図１２】本発明の第２の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。
【図１３】本発明の第２の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。
【図１４】本発明の第３の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【図１５】本発明の第３の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的斜視図である。
【図１６】本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
【図１７】本発明の第４の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。
【符号の説明】
【０１３４】
１０、１１、１２、１３、３０、９１、９２  不揮発性記憶装置
５０  第１配線
６０  記録層
６１  第１バリアメタル
６２  第２バリアメタル
６３  記録部
６５  積層構造体
６６  要素メモリ
７０  整流素子
７１  第１半導体層（第１整流素子膜）
７２  第２半導体層（第２整流素子膜）
７３  第３半導体層
８０  第２配線
１１０  基板
１２０  絶縁膜
１３０  電極膜
１３１  第１電極膜
１３２  第２電極膜
１４０  積層体
１７０  半導体ピラー
１８０、１９０、２００  ビア
２１０  コンタクト
２５０  第１絶縁層
２６０  電荷蓄積層
２７０  第２絶縁層
ＢＬ  ビット線（ビット配線）
ＣＳ  セルソース
ＣＳＬ  セルソース配線
Ｄ１、Ｄ２、Ｄ３  絶縁層
ＧＬ、ＧＵ  ゲート絶縁膜
ＬＳＧ  下側選択ゲート
ＬＳＬ  下側選択ゲート配線
ＵＳＧ  上側選択ゲート
ＵＳＬ  上側選択ゲート配線
ＷＬ  ワード線
ＷＬＬ  ワード配線
【図１】
2010080685.tif 000003
【図２】
2010080685.tif 000004
【図３】
2010080685.tif 000005
【図４】
2010080685.tif 000006
【図５】
2010080685.tif 000007
【図６】
2010080685.tif 000008
【図７】
2010080685.tif 000009
【図８】
2010080685.tif 000010
【図９】
2010080685.tif 000011
【図１０】
2010080685.tif 000012
【図１１】
2010080685.tif 000013
【図１２】
2010080685.tif 000014
【図１３】
2010080685.tif 000015
【図１４】
2010080685.tif 000016
【図１５】
2010080685.tif 000017
【図１６】
2010080685.tif 000018
【図１７】
2010080685.tif 000019