(57)【要約】【課題】  トランジスタ特性に優れたアモルファス酸化物薄膜トランジスタを提供する。【解決手段】  Ｉｎ又はＺｎの少なくとも一方の元素と水素とを含むアモルファス酸化物半導体であって、前記アモルファス酸化物半導体が１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下の水素原子又は重水素原子を含有しており、かつ、前記アモルファス酸化物半導体中で、過剰な酸素（ＯＥＸ）（ここで、該過剰な酸素とは、前記アモルファス酸化物半導体の一部分の数原子サイズを単位として見た際のミクロな領域において過剰な状態にある酸素である）と水素の結合（ＯＥＸ−Ｈ結合及びＨ−ＯＥＸ−Ｈ結合）を除く、酸素と水素の結合（Ｏ−Ｈ結合）の密度が１×１０１８ｃｍ−３以下であることを特徴とするアモルファス酸化物半導体。【選択図】  図３
2010080936.tif 000002
【特許請求の範囲】
【請求項１】
Ｉｎ又はＺｎの少なくとも一方の元素と水素とを含むアモルファス酸化物半導体であって、
前記アモルファス酸化物半導体が１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下の水素原子又は重水素原子を含有しており、かつ、
前記アモルファス酸化物半導体中で、過剰な酸素（ＯＥＸ）と水素の結合を除く、酸素と水素の結合の密度が１×１０１８ｃｍ−３以下であることを特徴とするアモルファス酸化物半導体。
【請求項２】
チャネル層、ゲート絶縁層、ソース電極、ドレイン電極及びゲート電極を少なくとも有する薄膜トランジスタであって、
前記チャネル層が、請求項１に記載のアモルファス酸化物半導体であることを特徴とする薄膜トランジスタ。
【請求項３】
前記アモルファス酸化物半導体の電気抵抗率は、１０Ωより大きく１ｘ１０６Ωより小さいことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記アモルファス酸化物半導体が、Ｇａ及びＳｎの少なくとも１つをさらに含むことを特徴とする請求項２又は３に記載の薄膜トランジスタ。
【請求項５】
基板上で表示素子の電極と薄膜トランジスタのソース電極又はドレイン電極とが接続されてなる表示装置であって、
前記薄膜トランジスタは、請求項２から４のいずれか１項に記載の薄膜トランジスタであることを特徴とする表示装置。
【請求項６】
前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記表示素子は、液晶セルであることを特徴とする請求項５に記載の表示装置。
【請求項８】
前記基板上に前記表示素子及び前記薄膜トランジスタが二次元状に複数配されてなることを特徴とする請求項５から７のいずれか１項に記載の表示装置。
【請求項９】
基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、
前記チャネル層は成膜ガスに水蒸気を含有するスパッタ法により形成され、
前記チャネル層が形成された後に、１５０℃以上５００℃以下の範囲で熱処理が行なわれることを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
前記成膜ガスの導入水蒸気分圧は、８×１０−４Ｐａ以上であることを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、
前記チャネル層は溶液塗布によって形成され、
前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする薄膜トランジスタの製造方法。
【請求項１２】
基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、
前記チャネル層は電気析出法によって形成され、
前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アモルファス酸化物半導体、該アモルファス酸化物半導体膜を用いた薄膜トランジスタ、及びその製造方法に関する。
【背景技術】
【０００２】
近年、金属酸化物系半導体薄膜を用いた半導体素子が注目されている。上記薄膜は、低温で製膜でき、かつ光学バンドギャップが大きく可視光に対して透明である等の特徴を有しており、プラスチック基板やフィルムなどの基板上にフレキシブルな透明薄膜トランジスタ（ＴＦＴ）等を形成することが可能である（特許文献１）。
【０００３】
従来、ＴＦＴ活性層に用いる酸化物半導体膜は、膜の電気特性を制御するため、酸素ガスを導入した雰囲気中で成膜されるのが一般的である。例えば、特許文献２には、チャネル層にＩｎ−Ｇａ−Ｚｎ−Ｏから構成されるｎ型酸化物半導体を用い、ソース・ドレイン電極としてＩＴＯを用いた薄膜トランジスタ（ＴＦＴ）を形成する方法が開示されており、そこには次のような成膜法が記載されている。すなわち、特許文献２では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ成膜雰囲気中の酸素分圧を制御することでキャリア密度が制御されており、これによって高いキャリア移動度を得ている。
【０００４】
また、特許文献３には、前記酸化物半導体膜をチャネル層に用いた高性能薄膜トランジスタの製造方法として、スパッタ法における雰囲気ガス中に水蒸気を含む技術が開示されている。さらに、特許文献４及び特許文献５には、薄膜トランジスタのチャネル層として用いられる酸化物半導体中に水素を導入することでキャリア密度を制御する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１５０９００号公報
【特許文献２】国際公開第２００５−０８８７２６号パンフレット
【特許文献３】特開２００７−７３６９７号公報
【特許文献４】特開２００７−１０３９１８号公報
【特許文献５】特開２００７−１９４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献に開示されている酸化物半導体膜は、特許文献４及び５に示されるように水素の導入によりキャリア密度を制御する場合においても、酸化物半導体中の水素量はキャリア密度に対して数桁大きいものであった。つまり、膜中水素量のみでキャリア密度を制御できないという問題点があった。さらに、本発明者らがアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系をはじめとするアモルファス酸化物半導体のスパッタ法による形成を検討をしたところ、アモルファス酸化物半導体は非常に水素を取り込みやすいことがわかった。例えば、酸化物半導体スパッタ装置の背圧を２×１０−４Ｐａ以下としても１×１０２０ｃｍ−３以上の水素を含んでいる場合があることがわかった。これらの検討により、水素量が１×１０２０ｃｍ−３以上のアモルファス酸化物半導体を熱処理などの前処理をすることなく室温で低コストに形成し、アモルファス酸化物薄膜トランジスタに適した抵抗率にすることが難しいという課題が判明した。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、トランジスタ特性に優れたアモルファス酸化物薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、Ｉｎ又はＺｎの少なくとも一方の元素と水素とを含むアモルファス酸化物半導体であって、前記アモルファス酸化物半導体が１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下の水素原子又は重水素原子を含有しており、かつ、前記アモルファス酸化物半導体中で、過剰な酸素（ＯＥＸ）（ここで、該過剰な酸素とは、前記アモルファス酸化物半導体の一部分の数原子サイズを単位として見た際のミクロな領域において過剰な状態にある酸素である）と水素の結合（ＯＥＸ−Ｈ結合及びＨ−ＯＥＸ−Ｈ結合）を除く、酸素と水素の結合（Ｏ−Ｈ結合）の密度が１×１０１８ｃｍ−３以下であることを特徴とする。
【０００９】
また、本発明は、基板上で表示素子の電極と薄膜トランジスタのソース電極又はドレイン電極とが接続されてなる表示装置であって、前記薄膜トランジスタは、前記の薄膜トランジスタであることを特徴とする。
【００１０】
また、本発明は、基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、前記チャネル層は成膜ガスに水蒸気を含有するスパッタ法により形成され、前記チャネル層が形成された後に、１５０℃以上５００℃以下の範囲で熱処理が行なわれることを特徴とする。
【００１１】
また、本発明は、基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、前記チャネル層は溶液塗布によって形成され、前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする。
【００１２】
また、本発明は、基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、前記チャネル層は電気析出法によって形成され、前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする。
【発明の効果】
【００１３】
本発明により、アモルファス酸化物半導体をチャネル層に用いたＴＦＴにおいて、キャリア密度を精密に制御し、良好なトランジスタ特性を持つ素子を安価に提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明のアモルファスＩｎＧａＺｎＯ４（ａ−ＩＧＺＯ）構造モデルに構造緩和計算を実施して得られた原子構造を示す図である。
【図２】図１のモデルについてカットオフエネルギー４００ｅＶ、４×５×６  Ｍｏｎｋｈｏｓｔ−Ｐａｃｋ特殊ｋ点メッシュを用いて状態密度（ＤＯＳ）の計算を実施して得られたＤＯＳを示す図である。
【図３】ａ−ＩＧＺＯのホール効果測定によるキャリア密度、ホール移動度、抵抗率とスパッタ成膜時の水蒸気分圧の関係を示す図である。
【図４】本発明の薄膜トランジスタの一実施形態の模式的な断面図である。
【図５】本発明の薄膜トランジスタの一実施形態の伝達特性を示す図である。
【図６】本発明の表示装置の一実施形態の断面図である。
【図７】本発明の表示装置の他の実施形態の断面図である。
【図８】有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の一実施形態の構成を示す図である。
【図９】本発明の薄膜トランジスタの他の実施形態の模式的な断面図である。
【図１０】実施例１で作製したアモルファス酸化物半導体膜中の水素量とスパッタガス中水蒸気分圧の関係を示す図である。
【図１１】実施例２で作製した薄膜トランジスタの伝達特性を示す図である。
【図１２】実施例４で作製した薄膜トランジスタの模式的な断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００１６】
先ず、本発明者らが精力的に研究開発を行ったアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏについて水素とキャリア密度の関係について説明する。
【００１７】
現在、アモルファス酸化物半導体ＴＦＴに用いられるアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜に水素イオンを注入することでその薄膜の電気伝導度が高められ、膜中で水素はドナーとして振舞うことがわかっている（特許文献４参照）。一方、スパッタ法などで成膜されたアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜には、イオン注入などを行わなくとも、〜１ｘ１０２０個ｃｍ−３程度の水素原子が含まれている。これは成膜を行うチャンバー内に存在する、Ｈ２やＨ２Ｏといった水素を含有する分子種の残留ガスに由来する。こうして成膜したアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は、成膜条件にもよるが１ｘ１０１８ｃｍ−３程度以下のキャリア電子密度を有する。膜中の水素原子濃度とキャリア電子密度の差は１ｘ１０２ｃｍ−３程度以上であり、したがって膜中に存在する水素原子の多くはドナーとして機能していないと考えられる。
【００１８】
本発明者が電子構造計算による検討を重ねた結果、膜中に存在する酸素と水素の結合状態によってドナーとして機能しない水素が存在することが明らかになった。以下にその詳細を示す。また、キャリア密度に関与する水素としては、水素原子だけでなく重水素原子も本発明の範囲に入る。
【００１９】
〔計算モデル〕
アモルファスＩｎＧａＺｎＯ４（ａ−ＩＧＺＯ）構造モデルは以下のようにして得た。２０１６原子を含む結晶ＩｎＧａＺｎＯ４セルモデルを古典分子動力学（ＭＤ）によって８０００Ｋ、タイムステップ２ｆ秒で２０ｐ秒間溶融し、８０００Ｋから１２Ｋまで１２５Ｋ／ｐ秒で急冷した後、１Ｋで１００ｐ秒間の古典ＭＤシミュレーションを実施した。こうして古典ＭＤシミュレーション下でのアモルファスａ−ＩＧＺＯの安定構造を得た。このモデルから第一原理計算によって実施可能な原子数８４原子のセルを切り出し、先に述べた条件で再度古典ＭＤシミュレーションによって溶融、急冷し８４原子ａ−ＩＧＺＯモデルを得た。これらの古典ＭＤシミュレーションにはＢｕｃｋｉｎｇｈａｍ型ポテンシャルを用いた。このポテンシャルのパラメータは金属原子の第一近接距離と質量密度の実験値をそれぞれ２％、１０％以内の誤差で再現するように決定した。
【００２０】
得られた８４原子ａ−ＩＧＺＯモデルを単位胞として、平面波基底、ｐｒｏｊｅｃｔｅｄ  ａｒｇｕｍｅｎｔ  ｗａｖｅ法に基づく第一原理バンド計算による構造緩和計算を実施し不純物を含まないａ−ＩＧＺＯモデル（ｐｕｒｅ  ａ−ＩＧＺＯ）の安定構造を得た。以下に述べる第一原理バンド計算法による構造緩和計算は、平面波基底カットオフエネルギー４００ｅＶ、４×４×１  Ｍｏｎｋｈｏｓｔ−ｐａｃｋ特殊ｋ点メッシュを用い、単位胞内で電荷が中性となる条件で実施された。
【００２１】
不純物を含むａ−ＩＧＺＯ構造モデルとして水素原子を１原子加えたもの（ａ−ＩＧＺＯ＋Ｈ）、過剰酸素として酸素原子ＯＥＸを１原子加えたもの（ａ−ＩＧＺＯ＋Ｏ）について構造緩和計算を実施した。これらの原子は図１中のａ−ＩＧＺＯ＋Ｈ及びａ−ＩＧＺＯ＋Ｏの構造モデルに示される酸素Ｏ（Ａ）の近傍の約０．１５ｎｍの位置に配置された。
【００２２】
次に、構造緩和されたａ−ＩＧＺＯ＋Ｏモデルに対して、加えられた酸素原子ＯＥＸの遠方にさらに水素を１原子加えたもの（ａ−ＩＧＺＯ＋ＯＨ（１））又は２原子加えたもの（ａ−ＩＧＺＯ＋ＯＨ２（２））について構造緩和計算を実施した。さらに、この加えられた酸素原子ＯＥＸの近傍にさらに水素を１原子加えたもの（ａ−ＩＧＺＯ＋ＯＥＸＨ（２））又は２原子加えたもの（ａ−ＩＧＺＯ＋ＯＥＸＨ２（２））について構造緩和計算を実施した。
【００２３】
以上の構造緩和計算によって得られた構造モデルに対して、状態密度（ＤＯＳ）の計算を実施した。該構造モデルとは、ａ−ＩＧＺＯ、ａ−ＩＧＺＯ＋Ｈ、ａ−ＩＧＺＯ＋Ｏ、ａ−ＩＧＺＯ＋ＯＨ（１）、ａ−ＩＧＺＯ＋ＯＨ２（１）、ａ−ＩＧＺＯ＋ＯＥＸＨ（２）、ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）のことである。なお、状態密度（ＤＯＳ）の計算にはカットオフエネルギー４００ｅＶ、４×５×６  Ｍｏｎｋｈｏｓｔ−Ｐａｃｋ特殊ｋ点メッシュを用いた。
【００２４】
〔計算結果〕
図１に、構造緩和によって得られた上記モデルの原子構造を示す。ａ−ＩＧＺＯ＋Ｈにおいて不純物として加えられた水素はｐｕｒｅ  ａ−ＩＧＺＯモデルに存在する酸素（図１中Ｏ（Ａ））と結合を形成する。ａ−ＩＧＺＯ＋Ｏにおいて過剰酸素として加えられた酸素ＯＥＸはその近傍に存在するｐｕｒｅ  ａ−ＩＧＺＯモデルの酸素（図１中Ｏ（Ａ））とＯ−ＯＥＸ結合を形成する。ａ−ＩＧＺＯ＋ＯＨ（１）、ａ−ＩＧＺＯ＋ＯＨ２（１）では、過剰酸素はＯ−ＯＥＸ結合を維持しており、加えられた水素はその近傍に存在するｐｕｒｅ  ａ−ＩＧＺＯモデルの酸素と結合を形成する。一方、ａ−ＩＧＺＯ＋ＯＥＸＨ（２）、ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）では、過剰酸素近傍に配置された水素によってＯ−ＯＥＸ結合が破壊され、過剰酸素と水素のＯＥＸ−Ｈ−Ｏ結合あるいはＨ−ＯＥＸ−Ｈ結合を形成する。特に、図１のａ−ＩＧＺＯ＋ＯＥＸＨ２（２）の図からＨ−ＯＥＸ−Ｈは水に類似した構造であることがわかる。
【００２５】
図２に上記モデルについて得られたＤＯＳを示す。また、比較としてｐｕｒｅ  ａ−ＩＧＺＯのＤＯＳを示す。これらの図においては、ｐｕｒｅ  ａ−ＩＧＺＯの価電子帯の頂上のエネルギーを０ｅＶとしている。図中に示す実線はフェルミ準位を表す。ａ−ＩＧＺＯ＋ＨのＤＯＳにおいてそのフェルミ準位は伝導帯中に位置する。これは伝導帯にキャリアとなる電子がドープされることを示しており、水素はドナーとして振舞うという事実に一致する。ａ−ＩＧＺＯ＋ＯのＤＯＳにおいてそのフェルミ準位は伝導帯内には存在しない。また、価電子帯の上にＯ−Ｏ結合に由来する準位のピークが観測される。この準位は電子に完全占有されているので、過剰酸素はｎ型ＴＦＴの電気特性に影響を与えない。ａ−ＩＧＺＯ＋Ｏの構造モデルにおける過剰酸素から遠方に水素を配置したａ−ＩＧＺＯ＋ＯＨ（１）及びａ−ＩＧＺＯ＋ＯＨ２（１）のＤＯＳは、Ｏ−ＯＥＸ結合に由来するピークが価電子帯の上に見られ、そのフェルミ準位は伝導帯に位置する。過剰酸素と水素はそれぞれの特徴を独立に示していることから、過剰な酸素が存在していてもキャリアキラーとして機能しない場合が存在することを示している。一方、ａ−ＩＧＺＯ＋Ｏの構造モデルにおける過剰酸素の近傍に水素を配置したａ−ＩＧＺＯ＋ＯＥＸＨ（２）のＤＯＳはバンドギャップ内に過剰酸素と水素に由来するＯ−Ｈ−ＯＥＸ結合の鋭いピークが見られる。よって、そのフェルミ準位の位置から不完全占有準位であることがわかる。したがって、この準位はキャリア電子を捕捉するトラップとして作用する。ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）のＤＯＳではａ−ＩＧＺＯ＋ＯＥＸＨ（２）において観測されたギャップ内準位は消失し、そのフェルミ準位は伝導帯内に存在せず、ＤＯＳはｐｕｒｅ  ａ−ＩＧＺＯに類似したものである。したがって、この場合はＴＦＴの電気特性に多大な影響を与える不純物とはなり得ない。
【００２６】
以上から、アモルファス酸化物半導体中の水素がドナーとして働くという実験事実がある一方で膜中に存在する水素原子の密度とキャリア電子密度が一致しない理由は、以下のように考えられる。アモルファス酸化物半導体薄膜に水素をイオン注入した場合、上記におけるａ−ＩＧＺＯ＋Ｈの場合に該当し、水素はイオン化してドナーとして働く。一方、酸素分圧あるいは水の分圧を制御して成膜された薄膜では、膜中に存在する水素の多くがドナーとして機能しないことが示唆されている。上記の計算から、ａ−ＩＧＺＯの化学量論比組成からずれて存在する過剰酸素と水素がＯ−Ｈ−ＯＥＸあるいはＯＥＸ−Ｈ２の化学結合を形成した場合、水素はドナーとして機能しない。この場合、Ｏ−Ｈ−ＯＥＸはキャリアトラップとして働き、ＯＥＸ−Ｈ２はＴＦＴ電気特性に影響を与えない。したがって、成膜された膜中で、存在する水素の多くがＯ−Ｈ−ＯＥＸあるいはＯＥＸ−Ｈ２という結合状態で存在するために、ＴＦＴ素子においてｎｏｒｍａｌｌｙ  ｏｆｆが可能なキャリア電子密度が保たれると考えられる。
【００２７】
本発明中での過剰酸素とは、アモルファス酸化物半導体全体での化学量論比から過剰であるか否かではなく、アモルファス酸化半導体の一部分における、ある特定の数原子サイズを単位として見た際のミクロな領域での過剰な状態にある酸素を意味している。そのため、アモルファス酸化物半導体全体では、化学量論比にあったとしても、酸素欠損と過剰酸素の数が等しい数存在するような場合も本件で言う過剰酸素として扱うものとする。
【００２８】
つまり、本来金属元素Ｍ（ここではＭは金属元素であるＩｎ、Ｚｎ、Ｇａを示す）と結合しＭ−Ｏ−Ｍであるところが、Ｍ−Ｏ−Ｏ−ＭとなりＯ−Ｏの結合状態となっているものを指している。この酸素の結合状態をＯ−ＯＥＸ結合と表し、このＯ−ＯＥＸと結合した水素はＯＥＸ−Ｈ結合若しくはＨ−ＯＥＸ−Ｈ結合で表されている。
【００２９】
本発明中でＯ−Ｈ結合とは、前記ａ−ＩＧＺＯ＋ＯＨ（１）結合である。また、金属元素と化学量論比から過剰な酸素と結合した水素で構成するＯＥＸ−Ｈ結合とは、過剰酸素であるＯ−ＯＥＸ結合の間に水素が入り込んだ構成となる前記ａ−ＩＧＺＯ＋ＯＥＸＨ（２）結合のことである。また、過剰な酸素と結合した水素で構成するＨ−ＯＥＸ−Ｈ結合とは、前記ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）結合のことである。
【００３０】
以上の説明の通り、アモルファス酸化物半導体中の水素は、水素近傍の酸素が局所的に過剰な状態にあるとドナーとして働かなくなることが判明した。つまり、水素をキャリア密度に対して過剰に含むアモルファス酸化物半導体においては、キャリア発生源となる前記ａ−ＩＧＺＯ＋ＯＨ（１）結合数が最終的なアモルファス酸化物半導体のキャリア密度を決定することになる。すなわち、Ｏ−Ｈ結合の密度がキャリア密度となる。
【００３１】
また、１×１０２０個ｃｍ−３以上の大量の水素原子がアモルファス酸化物半導体中に含まれる場合には、水素２原子に対して過剰酸素１原子以上の割合でアモルファス酸化物半導体に取り込まれるよう供給することが重要である。こうすることにより過剰酸素が５×１０１９個ｃｍ−３以上含まれ、キャリア密度をＴＦＴのチャネル層半導体として機能するレベルである１×１０１８個ｃｍ−３とすることが可能となる。水素原子数が１×１０２０個ｃｍ−３より少ない場合は、例えば酸素欠損などの水素以外のキャリア生成源からのキャリア密度とＯ−Ｈ結合によるキャリア密度が競合する（密度の差が小さくなる）ため、本発明の関係が成り立たない（Ｏ−Ｈ結合の密度が本発明の範囲外となる）場合が発生するので好ましくない。
【００３２】
さらに、１ｘ１０２１個ｃｍ−３以上の大量の水素原子がアモルファス酸化物半導体中に含まれる場合には、キャリアトラップとなるＯ−Ｈ−ＯＥＸ濃度が増大してしまう。そのトラップ増加抑制のためには、スパッタガスとしてＡｒガスに酸素の添加を行わず水蒸気のみ添加することがより重要となる。その例として、スパッタガスとしてＡｒガスに水蒸気のみを添加して形成することができる。図３に本実施形態で作製したａ−ＩＧＺＯのホール効果測定によるキャリア密度、ホール移動度、抵抗率とスパッタ成膜時の水蒸気分圧の依存性を示す。ガス圧、投入電力密度などのスパッタ成膜条件にも依るが、１ｘ１０−２Ｐａ以上の水蒸気分圧を導入することでａ−ＩＧＺＯの抵抗率を増大することができる。また、キャリア密度を１ｘ１０１８ｃｍ−３以下とすることができる。水素量の上限値は１×１０２２個ｃｍ−３であり、これは、これより多い水素を水蒸気により安定してアモルファス酸化物半導体薄膜に供給することが難しいために設定されている。また、キャリアトラップとして働くＯ−Ｈ−ＯＥＸの密度も大きくなるため、ＴＦＴの閾値が極めて高くなるなどＴＦＴとして動作するための電気特性を得られなくなる。
【００３３】
図４に本実施形態で作製したＴＦＴ素子構造の模式図を示す。基板１０上にゲート電極１５、ゲート絶縁膜１４を設け、その上にソース電極１２、ドレイン電極１１を設ける。その上にチャネル層１３を設け、当該チャネル層１３上に保護層１６を設けることにより構成される。
【００３４】
本発明に適用できる半導体素子の構成は、このようなボトムゲート型構造のＴＦＴに限らない。例えば、ゲート電極の上にゲート絶縁膜と半導体チャネル層を順に備え、その上にソース電極・ドレイン電極を形成する逆スタガ構造や、その上下反転となるスタガ構造（トップゲート型）のＴＦＴでもよい。
【００３５】
本発明者らの知見によれば、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体層をチャネル層に適用した薄膜トランジスタにおいては、その組成にも依存するが、以下の特性を満たすことが好ましい。すなわち、電気抵抗率が約１０Ωｃｍより大きく１ｘ１０６Ωｃｍより小さい半絶縁性の酸化膜を適用すると、良好なＴＦＴ特性が得ることができる。例えば電気抵抗率にして１０Ωｃｍ以下の場合、ノーマリーオフ・トランジスタを構成することができないし、また、オン・オフ比を大きくすることができない。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。一方で、電気抵抗率にして１ｘ１０６Ωｃｍ以上となると、オン電流を大きくすることができなくなる。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない場合がある。
【００３６】
通常、酸化物の電気抵抗率やキャリア密度は成膜時の導入酸素分圧により制御される。すなわち、酸素分圧を制御することで、主として薄膜中の酸素欠損量を制御し、これにより電子キャリア密度を制御する。しかし、本発明では図３で示した水蒸気分圧のみを制御することで電子キャリア密度を制御した例を示す。
【００３７】
以下、本発明におけるチャネル層の形成方法について詳細に説明する。
【００３８】
まず、ガラス等の基板１０を用意し、ＤＣスパッタリング法、ＲＦスパッタリング法、パルスレーザー蒸着法、原子層蒸着法及び電子ビーム蒸着法の気相法又はそれらの組み合わせなどによりアモルファス酸化物半導体膜を成膜する。このとき、アモルファス酸化物半導体膜の電気抵抗率が、ＴＦＴチャネル層として良好な特性を示す抵抗率よりも高くなるような条件で成膜する。これは、アモルファス酸化物半導体膜の組成や成膜装置にも依存するが、基本的には導入水蒸気分圧を８×１０−４Ｐａ以上の範囲に設定することにより実現される。特に、導入水蒸気分圧が１×１０−２Ｐａ以上のとき、容易に実現することができる。真空装置を用いる成膜方法の場合、導入水蒸気分圧は成膜ガス圧力が上限となり、気相中での重合反応による膜の低密度化や成膜速度の低下などを防ぐため１０Ｐａ程度以下で行うことが望ましい。また、抵抗率の厳密制御のために水蒸気と水蒸気に対して少量の酸素を同時に導入し制御してもよい。
【００３９】
ここで導入水蒸気分圧とは、流量制御装置により成膜装置内に意図的に導入された水蒸気の分圧のことを指している。成膜装置内壁等から不可避的に放出される水蒸気、成膜装置のリークにより外部から進入する水蒸気、あるいはターゲットから放出される水蒸気は、成膜履歴により大きく変化するために制御が非常に難しい。また、真空成膜装置の背圧を１ｘ１０−８Ｐａ以下の超高真空にして、アモルファス酸化物中の水素濃度をキャリア密度以下に制御することは、技術的には可能である。しかし、そうすると、成膜装置のコストが上昇する又は製造タクトが長くなる等の製造コストを押し上げてしまう課題を伴う。ただし、残留水蒸気圧が上記導入水蒸気分圧の上限を超えてしまうような条件では、本発明の効果を得ることが難しくなってしまうため、本発明で用いる成膜装置の背圧は５×１０−４Ｐａ以下であることが好ましい。なお、前記流量制御装置は、例えばマスフローコントローラ等がこれに相当する。
【００４０】
またこのとき、アモルファス酸化物半導体膜の抵抗率が１ｘ１０２Ωｃｍ以上となる条件で成膜することが、ＴＦＴ素子の性能の観点から好ましい。なお、本発明において、前記金属膜成膜後の抵抗率の下限としては、酸化物膜の組成や成膜条件にもよるが、例えば、１×１０Ωｃｍ以上である。
【００４１】
その後、作製されたアモルファス酸化物半導体膜に対し熱処理を行ってもよい。このとき、アモルファス酸化物半導体膜がＴＦＴチャネル層として良好な特性を示す抵抗率となるよう熱処理条件を設定する。短時間で均一に抵抗率を制御するには、雰囲気中の温度を１５０℃以上５００℃以下、好ましくは２００℃以上３５０℃以下で熱処理を行うのがよい。また、酸化雰囲気を用いることも均一性に関して効果的であり、好ましい形態である。
【００４２】
この熱処理の際、アモルファス酸化物中では水素原子が熱拡散し、キャリアトラップとして働くＯ−Ｈ−ＯＥＸに拡散してきた水素が結合することによりＴＦＴの電気特性に影響を与えないＯＥＸ−Ｈ２に転じ、キャリアトラップ密度を減少させると考えられる。
【００４３】
また、低コストでＴＦＴを実現する上で好ましい成膜方法として、溶液塗布によるアモルファス酸化物半導体膜の形成が挙げられる。例えば、まず、（Ｚｎ（ＣＨ３ＣＯＯ）２２Ｈ２Ｏ，Ａｌｄｒｉｃｈ）、（Ｉｎ（ＣＨ３ＣＯＯ）３，Ａｌｄｒｉｃｈ）を溶媒である２−ｍｅｔｈｏｘｙｅｈａｎｏｌに溶解したものを原料としてインクジェット法にて塗布する。それから、大気中５００℃以下で熱処理することでアモルファスＩｎＺｎＯ膜が得られる。熱処理温度は、溶媒を十分に揮発させるため１５０℃以上５００℃以下、好ましくは２００℃以上３５０℃以下で熱処理を行うのがよい。熱処理温度の上限は、酸化物半導体膜の結晶化により制限される。その際、アモルファス酸化物半導体膜中には１ｘ１０２０ｃｍ−３以上の水素が残留し、発明のキャリア密度を実現するＭ−ＯＨ結合数１ｘ１０１８個ｃｍ−３以下を実現できる。また、他の溶液からの成膜方法として、電気析出法を用いることもできる。例えば、硝酸インジウム、硝酸ガリウム、硝酸亜鉛、ジメチルアミンボラン（ＤＭＡＢ）を含有する水溶液を原料として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物薄膜を絶縁基板（例えば、コーニング社製１７３７）上に形成することができる。堆積初期層として無電界堆積した後、ジメチルアミンボラン（ＤＭＡＢ）を含有しない水溶液で外部電源を用いて電界をかけ、電気析出によるアモルファス酸化物膜を形成することができる。このとき、水溶液の温度は６０℃である。こうして形成されたアモルファス酸化物膜も膜中には１ｘ１０２０ｃｍ−３以上の大量の水素が残留している。この膜を５００℃以下で熱処理することで本発明のＭ−ＯＨ結合数１ｘ１０１８個ｃｍ−３以下、キャリア密度１ｘ１０１８個ｃｍ−３以下を実現することができる。こうしてＴＦＴ動作可能なアモルファス酸化物半導体膜とすることができる。熱処理温度は、膜中に大量に含有される水分を揮発させるため１５０℃以上５００℃以下、好ましくは２００℃以上３５０℃以下で熱処理を行うのがよい。熱処理温度の上限は、酸化物半導体膜の結晶化により制限される。
【００４４】
次に、酸化物絶縁体保護膜を、酸素含有雰囲気でスパッタ法により形成する。そうすることで保護膜形成によるチャネル層へのダメージ並びに還元効果を相殺することができる。
【００４５】
これより、ＴＦＴ構造の各構成要素別に詳細に説明する。
【００４６】
（ゲート絶縁層）
本発明において、ゲート絶縁層にはＳｉＯ２を用いることが望ましい。又はＳｉＯ２、Ｙ２Ｏ３、Ａｌ２Ｏ３、ＨｆＯ２及びＴｉＯ２のうち少なくとも１種を含む材料をゲート絶縁層に用いることも好ましい。又は、これらを積層した膜のいずれを用いてもよい。
【００４７】
ゲート絶縁層の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのがよい。しかし、成膜法はこれらの方法に限られるものではない。
【００４８】
（電極）
ソース電極、ドレイン電極、ゲート電極の材料は、良好な電気伝導性とチャネル層への電気接続を可能とするものであれば特にこだわらない。たとえば、Ｉｎ２Ｏ３：Ｓｎ、ＺｎＯなどの透明導電膜や、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ、Ｎｉ、Ｃｕなどの金属膜を用いることができる。またチャネル層若しくは絶縁層と電極との間に、密着性向上のためのＴｉ、Ｎｉ、Ｃｒ等からなる層があってもよい。
【００４９】
（基板）
基板としては、チャネル層の熱処理条件等にもよるが、ガラス基板、金属基板、プラスチック基板、プラスチックフィルムなどを用いることができる。
【００５０】
（チャネル層）
チャネル層はＩｎとＺｎのうち少なくとも１つの元素と水素を含有するアモルファス酸化物である。
【００５１】
チャネル層の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのがよい。しかし、成膜法はこれらの方法に限られるものではない。
【００５２】
チャネル層の成膜温度はアモルファス酸化物半導体に取り込まれる水素量を一定に保つため、成膜開始前にチャネル層の下地あるいは真空装置チャンバー壁面に水蒸気の吸着を起こさないように８０℃以上とすることも望ましい。
【００５３】
熱処理温度はガラス転移温度以下であることが望ましく、本発明の場合は１５０℃以上５００℃以下であることが望ましい。熱処理の下限温度である１５０℃は金属Ｉｎの精錬原料としてよく知られるＩｎ（ＯＨ）３の分解開始温度が１５０℃であるからである。熱処理時間の短縮化の観点から好ましくは２００℃以上３５０℃以下で行うのがよい。
【００５４】
熱処理はチャネル層の形成温度によって兼ねることも可能であるため、形成と同時でも構わないし、保護膜形後でも構わない。さらにはＴＦＴを完成させた後に行っても構わない。
【００５５】
（保護膜）
保護膜には少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを保護膜として用いることがより好ましい。ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２。ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３。
【００５６】
また、この他にシリコン酸窒化物（ＳｉＯｘＮｙ）を用いてもよい。
【００５７】
上記金属酸化物又はＳｉＯｘＮｙを保護膜としてＴＦＴ上に形成する手段としては、ＣＶＤ法、スパッタ法等を用いることができる。スパッタ法で形成する場合には、スパッタ中は酸素含有雰囲気で成膜を行う。その理由として、たとえばＡｒガス雰囲気で保護膜を形成した素子は保護膜を成膜する前に比べＴＦＴ特性が悪くなるためである。ＴＦＴ特性が悪くなる原因としては、保護膜を成膜中にチャネル層の界面から酸素が抜けることによりキャリアが生成され、チャネル層の抵抗が低くなることが考えられる。そのため、保護膜をスパッタ中は酸素含有雰囲気で成膜しなければならない。酸素含有量は全スパッタガス中の１０％から８０％であることが望ましい。
【００５８】
（ＴＦＴ特性）
図５に本発明のＴＦＴの典型的なトランスファ特性（Ｖｇ−Ｉｄ特性）を示す。ソース・ドレイン電極間に１２Ｖの電圧Ｖｄを印加したとき、ゲート電圧Ｖｇを−２０Ｖ〜２０Ｖの間で掃引すると、ソース・ドレイン電極間の電流Ｉｄを制御する（オン・オフする）ことができる。
【００５９】
特に、粒界散乱がなく、界面特性に優れているため本来高いキャリア移動度を持つアモルファス酸化物をチャネル層に用いたＴＦＴに本発明を適用すると、電界効果移動度が大きく、特性に優れたＴＦＴを実現することができる。このとき、Ｇａ及びＳｎの少なくとも１種類の元素を酸化膜に含ませることにより、アモルファス相が安定化する。またアモルファス相安定化という観点からは他にも、熱処理時における酸化雰囲気中の温度を５００℃以下とすることが好ましいと言える。
【００６０】
ここでアモルファスとは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（すなわちハローパターンが観測される）ことで確認できる。なお、本発明は、上記した材料を薄膜トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
【００６１】
上記薄膜トランジスタの出力端子であるドレインに、有機又は無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで、表示装置を構成することができる。以下に表示装置の断面図を用いて具体的な表示装置構成の例を説明する。
【００６２】
図６は、本発明の一実施形態としての表示装置の一例の断面図である。基体６１１上に、ゲート電極６１２と、ゲート絶縁膜６１３と、アモルファス酸化物半導体膜６１４と、保護層６１５と、ソース（ドレイン）電極６１６と、ドレイン（ソース）電極６１７とから構成されるＴＦＴを形成する。
【００６３】
そして、ドレイン（ソース）電極６１７に、層間絶縁膜６１９を介して電極６１８が接続されており、電極６１８は発光層６２０と接し、さらに発光層６２０が電極６２１と接している。
【００６４】
かかる構成により、発光層６２０に注入する電流を、ソース電極（ドレイン）６１６からドレイン（ソース）電極６１７にアモルファス酸化物半導体膜６１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。
【００６５】
したがって、これをＴＦＴのゲート６１２の電圧によって制御することができる。ここで、電極６１８、発光層６２０、電極６２１は無機又は有機のエレクトロルミネッセンス素子を構成する。
【００６６】
図７は、本発明の一実施形態としての表示装置の他の例の断面図である。ドレイン（ソース）電極７１７が延長されて電極７１８を兼ねており、これを高抵抗膜７２０、７２２に挟まれた液晶セルや電気泳動型粒子セル７２１へ電圧を印加する電極７２３の対向電極とする構成を取ることができる。
【００６７】
液晶セルや電気泳動型粒子セル７２１、高抵抗膜７２０及び７２２、電極７１８、電極７２３は表示素子を構成する。
【００６８】
これら表示素子に印加する電圧を、ソース電極７１６からドレイン電極７１７にアモルファス酸化物半導体膜７１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。
【００６９】
したがって、これをＴＦＴのゲート電極７１２の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性皮膜中に封止したカプセルであるなら、高抵抗膜７２０、７２２は不要である。
【００７０】
上記の２例においてＴＦＴとしては、ボトムゲート逆スタガ型の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。
【００７１】
例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、コプレナー型等他の構成も可能である。
【００７２】
また、上記の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。
【００７３】
例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極又は両電極が基体と垂直に設けられていてもよい。
【００７４】
さらに、上記の２例においては、表示素子に接続されるＴＦＴをひとつだけ図示したが、本発明は必ずしも本構成に限定されるものではない。例えば、図中に示したＴＦＴがさらに本発明による別のＴＦＴに接続されていてもよく、図中のＴＦＴはそれらＴＦＴによる回路の最終段であればよい。
【００７５】
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子又は反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長若しくは反射光の波長に対して透明であることが求められる。
【００７６】
又は、透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明であることが求められる。
【００７７】
さらに本実施形態のＴＦＴでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。
【００７８】
また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
【００７９】
次に、ＥＬ素子（ここでは有機ＥＬ素子）と薄膜トランジスタを含む画素を二次元状に複数配された表示装置について図８を用いて説明する。
【００８０】
図８において、参照番号８０１は有機ＥＬ層８０４を駆動するトランジスタを、参照番号８０２は画素を選択するトランジスタを指示している。また、コンデンサ８０３は選択された状態を保持するためのものであり、共通電極線８０７とトランジスタ８０２のソース部分との間に電荷を蓄え、トランジスタ８０１のゲートの信号を保持している。画素選択は走査電極線８０５と信号電極線８０６により決定される。
【００８１】
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極線８５を通してゲート電極へパルス信号で印加される。それと同時に、別のドライバ回路（不図示）から信号電極線８６を通してやはりパルス信号でトランジスタ８０２へと印加されて画素が選択される。そのとき、トランジスタ８０２がＯＮとなり共通電極線８０７とトランジスタ８０２のソースの間にあるコンデンサ８０３に電荷が蓄積される。
【００８２】
これにより、トランジスタ８０１のゲート電圧が所望の電圧に保持されトランジスタ８０１はＯＮになる。この状態は次の信号を受け取るまで保持される。
【００８３】
トランジスタ８０１がＯＮである状態の間、有機ＥＬ層８０４には電圧、電流が供給され続け発光が維持されることになる。
【００８４】
図８の例では１画素にトランジスタ２ヶコンデンサー１ヶの構成であるが、性能を向上させるためにさらに多くのトランジスタ等を組み込んでも構わない。
【００８５】
本質的なのはトランジスタ部分に、低温で形成でき透明のＴＦＴであるＩｎ−Ｇａ−Ｚｎ−Ｏ系のＴＦＴを用いることにより、有効なＥＬ素子が得られる。
【実施例】
【００８６】
以下、実施例を用いて本発明をさらに説明するが、本発明は以下の実施例に限定されはしない。
【００８７】
（実施例１）
本実施例では、本発明におけるＴＦＴ素子の一実施形態を説明する。
【００８８】
まず、ガラス基板上に、アモルファス酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。アルゴン雰囲気中でのＤＣスパッタリング成膜を行うことにより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。
【００８９】
ターゲット（材料源）としては、３インチサイズのＩｎＧａＺｎＯ４組成を有する焼結体を用い、投入ＲＦパワーは５０Ｗとしている。ターゲットと基板との距離は６０ｍｍである。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、５．０×１０−１Ｐａのアルゴンと水蒸気の混合雰囲気中で成膜され、導入水蒸気分圧は８．０×１０−４Ｐａから６．０×１０−２Ｐａとした。なお、酸素は導入しなかった。成膜時の基板温度は２５℃である。
【００９０】
得られた膜に対し、ホール効果測定を行った結果を図３に示す。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜のキャリア密度、ホール移動度、抵抗率とスパッタ成膜時の水蒸気分圧の依存性を示す。１０−２Ｐａ以上の水蒸気分圧を導入することでＩｎ−Ｇａ−Ｚｎ−Ｏ膜の抵抗率を増大することができる。また、キャリア密度を１ｘ１０１８ｃｍ−３以下とすることができる。このＩｎ−Ｇａ−Ｚｎ−Ｏ膜に膜面に入射角度０．５度程度の低入射角によるＸ線回折を行ったところ、いずれの膜も明瞭な回折ピークは検出されず、作製したＩｎ−Ｇａ−Ｚｎ−Ｏ膜はアモルファス膜であることが確認された。さらに、ＡＦＭ測定を行い、パターンの解析を行った結果、薄膜の表面粗さ（Ｒａ）は約０．４ｎｍであった。膜厚は約２００ｎｍである。Ｘ線光電子分光（ＸＰＳ）分析の結果、薄膜の金属組成比はＩｎ：Ｇａ：Ｚｎ＝１：１：０．９であった。
【００９１】
また、ターゲット（材料源）としては、３インチサイズのＩｎＺｎＯ（ＺｎＯ：１０．７ｗｔ．％）の焼結体を用い同様の実験を行った。１ｘ１０−２Ｐａ以上の水蒸気分圧を導入することでＩｎＺｎＯ膜の抵抗率を増大することができ、アモルファスＩＺＯ膜を得ることができた。
【００９２】
また、得られたアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜、並びにＩＺＯ膜について２次イオン質量分析（ＳＩＭＳ）測定を行い、膜中水素量の定量を行った。その結果を図１０に示す。膜中には導入水蒸気分圧に応じて、本発明の１×１０２０ｃｍ−３以上となる１×１０２１〜１×１０２２ｃｍ−３の水素が含まれていることがわかった。また、膜中水素量と導入水蒸気分圧の対数プロットが非常によい直線性を示すことから、膜中水素量が導入水蒸気分圧により精密に制御可能であることがわかった。
【００９３】
（実施例２）
本実施例では、本発明におけるＴＦＴ素子の一実施形態を図９を用いて説明する。
【００９４】
まず、１００ｎｍの熱酸化シリコン膜９０４の形成されたｎ型低抵抗シリコン基板９００上に、チャネル層として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜９０３を形成した。アルゴン雰囲気中でのＤＣスパッタリング成膜を行うことにより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。
【００９５】
ターゲット（材料源）としては、３インチサイズのＩｎＧａＺｎＯ４組成を有する焼結体を用い、投入ＲＦパワーは５０Ｗとしている。ターゲットと基板との距離は６０ｍｍである。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、５．０×１０−１Ｐａのアルゴンと水蒸気の混合雰囲気中で成膜され、導入水蒸気分圧は６．２×１０−２Ｐａとした。なお、酸素は導入しなかった。成膜時の基板温度は２５℃である。アモルファスＩｎＧａＺｎＯ４チャネル層の膜厚は３０ｎｍである。その後フォトリソグラフィ法によるチャネル層のパターニングを行った。その後、電子ビーム加熱蒸着法を用いて、チャネル層に近い側から、約５ｎｍの膜厚を有するＴｉ層と、約１００ｎｍの膜厚を有するＡｕ層とを順次積層し、フォトリソグラフィ法とリフトオフ法により、ソース電極９０２・ドレイン電極９０１を形成した。こうしてチャネル長は３０μｍ、チャネル幅は１８０μｍのボトムゲート逆スタガ型ＴＦＴを完成した。本ＴＦＴ素子では、ｎ型低抵抗シリコン膜９００がゲート電極９０５、１００ｎｍの熱酸化シリコン膜９０４がゲート絶縁層として機能する。
【００９６】
次に、このようにして得られたＴＦＴ素子の特性評価を行った。図１１は、本実施例で作製したＴＦＴ素子を形成後熱処理なし、大気中２００℃３０分熱処理、大気中２５０℃３０分熱処理を行って室温下で測定したときの、Ｖｄ＝２０ＶにおけるＩｄ−Ｖｇ特性（トランスファ特性）を示したものである。水蒸気分圧のみによるアモルファスＩｎＧａＺｎＯ４チャネル層の抵抗率制御が可能であり、トランジスタのオン・オフ比、１ｘ１０４以上のＴＦＴ特性を示すことがわかった。
【００９７】
（実施例３）
本実施例では、本発明におけるＴＦＴ素子の一実施形態を図４を用いて説明する。
【００９８】
まず、ガラス基板１０に、Ｍｏ電極をゲート電極としてスパッタ法により形成した。その後フォトリソグラフィ法によるパターニングを行い、スパッタ法によりＳｉＯ２をゲート絶縁膜１４として成膜した後、ソース電極１２・ドレイン電極１１を形成した。その上にチャネル層１３として、実施例２と同様にＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。アモルファスＩｎＧａＺｎＯ４チャネル層の膜厚は３０ｎｍである。導入水蒸気分圧は１．６×１０−２Ｐａ、６．２×１０−２Ｐａ、８．６×１０−２Ｐａの３条件とした。なお、酸素は導入しなかった。成膜時の基板温度は２５℃である。
【００９９】
さらにその上にスパッタ法により保護膜１１６としてＳｉＯ２膜を１００ｎｍ堆積する。
【０１００】
投入ＲＦパワーは３００Ｗとする。成膜時の雰囲気は、全圧０．１Ｐａであり、その際のガス流量比はＡｒ：Ｏ２＝９０：１０である。また、基板温度は２５℃である。
【０１０１】
最後にゲート電極１５、ドレイン電極１２、ソース電極１１上の一部をフォトリソグラフィ法及びエッチング法により除去し、コンタクトホールを形成する。この後大気中での２５０℃６０分熱処理を行った。こうしてチャネル長は３０μｍ、チャネル幅は１８０μｍのボトムゲート型ＴＦＴを完成した。
【０１０２】
次に、このようにして得られたＴＦＴ素子の特性評価を行った。図５は、本実施例で作製したＴＦＴ素子を室温下で測定したときの、Ｖｄ＝２０ＶにおけるＩｄ−Ｖｇ特性（トランスファ特性）を示したものである。Ｖｇ＝２０Ｖのときには、Ｉｄ＝１×１０−５Ａ程度の電流が流れた。また、導入水蒸気分圧８．６×１０−２Ｐａの条件から出力特性から電界効果移動度を算出したところ、飽和領域において約３ｃｍ２／Ｖｓの電界効果移動度が得られた。
【０１０３】
（実施例４）
本実施例では、図１２の薄膜トランジスタを用いた表示装置について説明する。用いられる薄膜トランジスタのチャネル層形成工程は、実施例３の導入水蒸気分圧８．６×１０−２Ｐａにおけるものと同様である。
【０１０４】
上記薄膜トランジスタにおいて絶縁層（保護層）１６で被覆しパターニングした後、ドレイン電極１２をなすＩＴＯ膜の島の短辺を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極１１及びゲート電極１５への配線を確保する。この上にポリイミド膜を塗布し、ラビング工程を施す。一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記薄膜トランジスタを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入する。さらに、この構造体の両側に一対の偏光板を設ける。ここで、薄膜トランジスタのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化する。また、その透過率は、薄膜トランジスタがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。こうして、図７に対応した、液晶セルを表示素子とする表示装置を作製する。
【０１０５】
本実施例において、薄膜トランジスタを形成する基板として白色のプラスチック基板を用い、薄膜トランジスタの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。この構成の表示装置の場合、本薄膜トランジスタによって延長されたドレイン電極と上部のＩＴＯ膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。
【０１０６】
また、本実施例において、薄膜トランジスタを複数隣接して形成して、例えば、通常の４トランジスタ１キャパシタ構成の電流制御回路を構成し、その最終段トランジスタのひとつを図１２の薄膜トランジスタとして、ＥＬ素子を駆動することもできる。例えば、上述のＩＴＯ膜をドレイン電極とする薄膜トランジスタを用いる。そして、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。こうして、図６に示す、ＥＬ素子を用いる表示装置を形成することができる。
【０１０７】
（実施例５）
本実施例では、実施例４の表示素子と薄膜トランジスタとを二次元に配列させる。例えば、実施例４の液晶セルやＥＬ素子等の表示素子と、薄膜トランジスタとを含めて約３０μｍ×１１５μｍの面積を占める画素を、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチでそれぞれ７４２５×１７９０個方形配列する。そして、長辺方向に７４２５個の薄膜トランジスタのゲート電極を貫くゲート配線を１７９０本、１７９０個の薄膜トランジスタのソース電極がアモルファス酸化物半導体膜の島から５μｍはみ出した部分を短辺方向に貫く信号配線を７４２５本設ける。そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続する。さらに液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせＲＧＢが長辺方向に反復するカラーフィルタを表面に設ければ、約２１１ｐｐｉでＡ４サイズのアクティブマトリクス型カラー画像表示装置を構成することができる。
【０１０８】
また、ＥＬ素子においても、ひとつのＥＬ素子に含まれる２つの薄膜トランジスタのうち、第１の薄膜トランジスタのゲート電極をゲート線に配線し、第２の薄膜トランジスタのソース電極を信号線に配線する。さらに、ＥＬ素子の発光波長を長辺方向にＲＧＢで反復させる。こうすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。
【０１０９】
ここで、アクティブマトリクスを駆動するドライバ回路は、画素の薄膜トランジスタと同じ本発明の薄膜トランジスタを用いて構成してもよいし、既存のＩＣチップを用いてもよい。
【符号の説明】
【０１１０】
１０  基板
１１  ドレイン（ソース）電極
１２  ソース（ドレイン）電極
１３  チャネル層
１４  ゲート絶縁膜
１５  ゲート電極
１６  保護層
６１１  基体
６１２  ゲート電極
６１３  ゲート絶縁膜
６１４  アモルファス酸化物半導体膜
６１５  保護層
６１６  ソース（ドレイン）電極
６１７  ドレイン（ソース）電極
６１８  電極
６１９  層間絶縁膜
６２０  発光層
６２１  電極
７１１  基体
７１２  ゲート電極
７１３  ゲート絶縁膜
７１４  アモルファス酸化物半導体膜
７１５  保護層
７１６  ソース（ドレイン）電極
７１７  ドレイン（ソース）電極
７１８  電極
７１９  層間絶縁膜
７２０  高抵抗膜
７２１  電気泳動型粒子セル
７２２  高抵抗膜
７２３  電極
８０１  トランジスタ
８０２  トランジスタ
８０３  コンデンサ
８０４  有機ＥＬ層
８０５  走査電極線
８０６  信号電極線
８０７  共通電極線
９００  ｎ型低抵抗シリコン基板
９０１  ドレイン（ソース）電極
９０２  ソース（ドレイン）電極
９０３  Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜（チャネル層）
９０４  熱酸化シリコン膜（ゲート絶縁膜）
９０５  ゲート電極
【図２】
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【図１１】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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