(57)【要約】【課題】ガラス基板など耐熱温度が低い基板を用いた場合にも、実用に耐えうる単結晶半導体層を備えた半導体基板の製造方法を提供する。【解決手段】単結晶半導体基板上に酸化膜を形成し、酸化膜を介して半導体基板に加速されたイオンを照射することにより、半導体基板中に脆化領域を形成し、酸化膜を間に挟んで単結晶半導体基板と向かい合うように支持基板を貼り合わせ、単結晶半導体基板を加熱することにより、脆化領域において、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、支持基板に貼り合わされた単結晶半導体層の表面に対して、基板バイアスを印加して第１のエッチングを行い、単結晶半導体層に対してレーザビームを照射して、単結晶半導体層の少なくとも表面の一部を溶融した後、凝固させ、単結晶半導体層の表面に対して、基板バイアスを印加することなく第２のエッチングを行う。【選択図】図３
2010192884.tif 000002
【特許請求の範囲】
【請求項１】
単結晶半導体基板上に酸化膜を形成し、
前記酸化膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板中に脆化領域を形成し、
前記酸化膜を間に挟んで前記単結晶半導体基板と向かい合うように支持基板を貼り合わせ、
前記単結晶半導体基板を加熱することにより、前記脆化領域において、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記支持基板に貼り合わされた前記単結晶半導体層の表面に対して、基板バイアスを印加して第１のエッチングを行い、
前記単結晶半導体層に対してレーザビームを照射して、前記単結晶半導体層の少なくとも表面の一部を溶融した後、凝固させ、
前記単結晶半導体層の表面に対して、基板バイアスを印加することなく第２のエッチングを行うことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
単結晶半導体基板上に酸化膜を形成し、
前記酸化膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板中に脆化領域を形成し、
前記酸化膜を間に挟んで前記単結晶半導体基板と向かい合うように支持基板を貼り合わせ、
前記単結晶半導体基板を加熱することにより、前記脆化領域において、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記支持基板に貼り合わされた前記単結晶半導体層の表面に対して、基板バイアスを印加することなく第１のエッチングを行い、
前記単結晶半導体層に対してレーザビームを照射して、前記単結晶半導体層の少なくとも表面の一部を溶融した後、凝固させ、
前記単結晶半導体層の表面に対して、基板バイアスを印加することなく第２のエッチングを行うことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１又は請求項２において、
前記第１のエッチングは、塩素系ガスを用いて行うことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２のエッチングは、フッ素系ガスを用いて行うことを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１又は請求項２において、
前記第１のエッチング及び第２のエッチングは、フッ素系のガスを用いて行うことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記支持基板は、ガラス基板であることを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の作製方法で作製されたＳＯＩ基板を用いて、半導体装置を作製する方法であり、
前記支持基板上の前記単結晶半導体層を含む半導体素子を作製することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面に単結晶半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有するＳＯＩ基板の製造方法及びＳＯＩ構造を有する半導体装置の作製方法に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに脆化領域を形成し、該脆化領域において分離することで、別のシリコンウエハに薄いシリコン層を接合する。さらにシリコン層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理にシリコン層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃から１３００℃で熱処理を行って接合強度を高める必要があるとされている。
【０００４】
一方、高耐熱性ガラスなどの絶縁基板にシリコン層を設けた半導体装置が開示されている（例えば、特許文献２参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られるシリコン層を当該絶縁性シリコン膜上に貼り合わされた構成を有している。
【０００５】
水素イオン注入剥離法により得られるシリコン層の表面には、脆化領域の形成のためのイオン注入工程等による欠陥が存在している。そこで、欠陥を除去するため、気相エッチングにより除去する技術が開示されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１２４０９２号公報
【特許文献２】特開平１１−１６３３６３号公報
【特許文献３】特開平１１−１０２８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、気相エッチングにより欠陥を除去する際に、金属汚染物質がシリコン層に付着、および拡散されるおそれがある。また、ＳＯＩ基板上に半導体素子を形成する際に、金属汚染物質がシリコン層に残留してしまうおそれがある。金属汚染物質は、半導体装置が持つ性能及び信頼性を低下させる原因となる。
【０００８】
このような問題点に鑑み、本発明の一態様は、金属元素等の不純物による汚染が抑制されたＳＯＩ基板を提供することを課題とする。また、そのようなＳＯＩ基板を用いて形成する半導体装置の性能及び信頼性の低下を防止することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、単結晶半導体基板上に酸化膜を形成し、酸化膜を介して単結晶半導体基板に加速されたイオンを打ち込むことにより、単結晶半導体基板中に脆化領域を形成し、酸化膜を間に挟んで単結晶半導体基板と向かい合うように支持基板を貼り合わせ、単結晶半導体基板を加熱することにより、脆化領域において、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、支持基板に貼り合わされた単結晶半導体層の表面に対して、基板バイアスを印加して第１のエッチングを行い、単結晶半導体層に対してレーザビームを照射して、単結晶半導体層の少なくとも表面の一部を溶融した後、凝固させ、単結晶半導体層の表面に対して、基板バイアスを印加することなく第２のエッチングを行うことを含むＳＯＩ基板の作製方法である。
【００１０】
また、本発明の一態様は、単結晶半導体基板上に酸化膜を形成し、酸化膜を介して半導体基板に加速されたイオンを打ち込むことにより、半導体基板中に脆化領域を形成し、酸化膜を間に挟んで単結晶半導体基板と向かい合うように支持基板を貼り合わせ、単結晶半導体基板を加熱することにより、脆化領域において、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、支持基板に貼り合わされた単結晶半導体層の表面に対して、基板バイアスを印加することなく第１のエッチングを行い、単結晶半導体層に対してレーザビームを照射して、前記単結晶半導体層の少なくとも表面の一部を溶融した後、凝固させ、単結晶半導体層の表面に対して、基板バイアスを印加することなく第２のエッチングを行うことを含むＳＯＩ基板の作製方法である。
【００１１】
また、本発明の一態様において、第１のエッチングは、塩素系ガスを用いて行うことが好ましい。また、第２のエッチングは、フッ素系ガスを用いて行うことが好ましい。
【００１２】
または、本発明の一態様において、第１のエッチング及び第２のエッチングは、フッ素系ガスを用いて行うことが好ましい。
【００１３】
本発明の一態様において、支持基板は、ガラス基板を用いることができる。
【００１４】
本明細書において、単結晶とは、ある結晶軸に注目した場合、その結晶軸の方向が試料のどの部分においても同じ方向を向いている結晶のことをいい、かつ結晶と結晶との間に結晶粒界が存在しない結晶である。なお、本明細書では、結晶欠陥やダングリングボンドを含んでいても、上記のように結晶軸の方向が揃っており、粒界が存在していない結晶であるものは単結晶とする。また、単結晶半導体層の再単結晶化とは、単結晶構造の単結晶半導体層が、その単結晶構造と異なる状態（例えば、液相状態）を経て、再び単結晶構造になることをいう。あるいは、単結晶半導体層の再単結晶化とは、単結晶半導体層を再結晶化して、単結晶半導体層を形成するということもできる。
【００１５】
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路及び電子機器は全て半導体装置に含まれる。
【００１６】
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【発明の効果】
【００１７】
本発明の一態様は、単結晶半導体層の金属元素等の不純物による汚染を抑制されたＳＯＩ基板を作製することができる。さらに、そのようなＳＯＩ基板用いて形成する半導体装置の性能及び信頼性の低下を防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様に係るＳＯＩ基板の製造方法を説明する図。
【図２】本発明の一態様に係るＳＯＩ基板の製造方法を説明する図。
【図３】プラズマＣＶＤ装置の一例を説明する図。
【図４】本発明の一態様に係るＳＯＩ基板の製造方法を説明する図。
【図５】本発明の一態様に係る半導体装置の製造方法を説明する図。
【図６】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図７】本発明の一態様に係るＳＯＩ基板により得られるマイクロプロセッサの構成を示すブロック図。
【図８】本発明の一態様に係るＳＯＩ基板により得られるマイクロプロセッサの構成を示すブロック図。
【図９】（Ａ）液晶表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図９（Ａ）の断面図。
【図１０】（Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１０（Ａ）の断面図。
【図１１】本発明の一態様に係る電子機器を示す図。
【図１２】本発明の一態様に係る電子機器を示す図。
【図１３】ＡＦＭで観察した単結晶シリコン基板のＡＦＭ像。
【図１４】（Ａ）ＭＯＳキャパシタ構造、（Ｂ）ゲート耐圧特性を示すグラフ。
【図１５】二次イオン質量分析結果を説明する図。
【図１６】二次イオン質量分析結果を説明する図。
【図１７】容量ＴＥＧを説明する図。
【図１８】電流−電圧（Ｉ−Ｖ）特性を測定した結果を示す図。
【図１９】電流−電圧（Ｉ−Ｖ）特性を測定した結果を示す図。
【図２０】電界効果移動度を測定した結果を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態では、本発明の一態様に係るＳＯＩ基板の作製方法について図面を参照して説明する。
【００２１】
まず、半導体基板１０１を準備する（図１（Ａ−１）参照）。
【００２２】
半導体基板１０１は、単結晶半導体基板や多結晶半導体基板を用いることができ、例えば、単結晶又は多結晶のシリコン基板や、ゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以下の説明では、半導体基板１０１として、単結晶シリコン基板を用いる場合について示す。
【００２３】
また、半導体基板１０１の表面をあらかじめ硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、塩酸過酸化水素水混合溶液（ＨＰＭ）、希フッ酸（ＤＨＦ）、オゾン水などを用いて適宜洗浄することが汚染除去の点から好ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【００２４】
次に、半導体基板１０１の表面に酸化膜１０２を形成する（図１（Ａ−２）参照）。
【００２５】
酸化膜１０２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。これらの膜は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ＣＶＤ法を用いて酸化膜１０２を形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて作製される酸化シリコン膜を酸化膜１０２に用いることが生産性の点から好ましい。
【００２６】
本実施の形態では、半導体基板１０１に熱酸化処理を行うことにより酸化膜１０２（ここでは、ＳｉＯｘ膜）（ｘ＞０）を形成する（図１（Ａ−２）参照）。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【００２７】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で半導体基板１０１に熱酸化処理を行うことにより塩素酸化された酸化膜１０２を形成する。従って、酸化膜１０２は、塩素原子を含有した膜となる。
【００２８】
酸化膜１０２中に含有された塩素原子は、歪みを形成する。その結果、酸化膜１０２の水分に対する吸収割合が向上し、拡散速度が増大する。つまり、酸化膜１０２表面に水分が存在する場合に、当該表面に存在する水分を酸化膜１０２中に素早く吸収し、拡散させることができる。
【００２９】
熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（好ましくは２体積％）の割合で含む酸化性雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）、例えば１００ｎｍの厚さとする。
【００３０】
熱酸化処理の他の一例としては、酸素に対し、トランス−１，２−ジクロロエチレン（ＤＣＥ）を０．２５〜５体積％（好ましくは３体積％）の割合で含む酸化性雰囲気中で、７００℃〜１１５０℃の温度（代表的には９５０℃）で行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）、例えば１００ｎｍの厚さとする。トランス−１，２−ジクロロエチレンは熱分解する温度が低いため、熱酸化処理の温度を低温で行うことができる。特に、半導体基板を繰り返し再利用する場合には、熱酸化処理の温度を低くすることにより生産性の向上と熱衝撃の影響を低減することができる。なお、トランス−１，２−ジクロロエチレンにかえて、シス−１，２−ジクロロエチレン、１，１−ジクロロエチレンや、これらの中から二種類以上のガスの混合ガスを用いてもよい。
【００３１】
本実施の形態では、酸化膜１０２に含まれる塩素原子の濃度を１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３となるように制御する。
【００３２】
また、酸化膜１０２に塩素原子を含有させることによって、外因性不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して半導体基板１０１が汚染されることを防止する効果を奏する。
【００３３】
酸化膜１０２として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることにより、半導体基板に悪影響を与える不純物（例えば、Ｎａ等の可動イオン）をゲッタリングすることができる。つまり、酸化膜１０２を形成した後に行われる熱処理により、半導体基板に含まれる不純物が酸化膜１０２に析出し、ハロゲン（例えば塩素）と反応して捕獲されることとなる。それにより酸化膜１０２中に捕集した当該不純物を固定して半導体基板１０１の汚染を防ぐことができる。したがって、酸化膜１０２はガラス基板と貼り合わせた場合に、ガラスに含まれるＮａ等の不純物を中和する膜として機能しうる。
【００３４】
特に、酸化膜１０２として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることは、半導体基板の洗浄が不十分である場合や、繰り返し再利用して用いられる半導体基板の汚染除去に有効となる。
【００３５】
また、熱酸化処理のガスに水素を含有させることにより、半導体基板１０１と酸化膜１０２の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏する。そのため、酸化膜１０２中に水素原子が１×１０１８ａｔｏｍｓ／ｃｍ３以上含まれるようにすることが好ましい。
【００３６】
上記説明では、塩素原子を含有する酸化膜１０２の形成方法として、塩化水素やジクロロエチレンを含有させた酸化性雰囲気中で熱酸化処理を行う場合を示したが、これに限られない。例えば、半導体基板１０１に酸化性雰囲気で熱酸化処理を行い、半導体基板１０１表面に酸化膜１０２（例えば、ＳｉＯｘ）を形成した後、イオンドーピング装置又はイオン注入装置を用いて、電界で加速された塩素イオンを添加することにより酸化膜１０２中に塩素原子を含有させてもよい。他にも、表面を塩化水素（ＨＣｌ）溶液で処理した後に酸化性雰囲気中で熱酸化処理を行ってもよい。
【００３７】
また、酸化膜１０２に含有させるハロゲン原子としては塩素原子に限られない。酸化膜１０２にフッ素原子を含有させてもよい。半導体基板１０１表面をフッ素酸化するには、半導体基板１０１表面にＨＦ溶液に浸漬した後に酸化性雰囲気中で熱酸化処理を行うことや、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行えばよい。
【００３８】
次に、加速されたイオン１０３を半導体基板１０１に打ち込むことで、半導体基板１０１の所定の深さに結晶構造が損傷された脆化領域１０４を形成する（図１（Ａ−３）参照）。図１（Ａ−３）に示すように、酸化膜１０２を介して、加速されたイオン１０３を半導体基板１０１に打ち込むことで、半導体基板１０１の表面から所定の深さの領域にイオン１０３が添加され、脆化領域１０４を形成することができる。イオン１０３は、ソースガスを励起して、ソースガスのプラズマを生成し、このプラズマに含まれるイオンを、電界の作用によりプラズマから引き出して、加速したイオンである。
【００３９】
脆化領域１０４が形成される領域の深さは、イオン１０３の運動エネルギー、イオンの質量、イオン１０３の入射角によって調節することができる。運動エネルギーは加速電圧などにより調節できる。イオン１０３の平均侵入深さとほぼ同じ深さの領域に脆化領域１０４が形成される。そのため、イオン１０３を添加する深さで、半導体基板１０１から分離される単結晶半導体層の厚さが決定される。この単結晶半導体層の厚さが１１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下になるように、脆化領域１０４が形成される深さを調節する。
【００４０】
脆化領域１０４の形成は、イオンドーピング処理で行うことができる。イオンドーピング処理には、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置であるのは、プラズマ中のイオン種を質量分離しないで、全てのイオン種を被処理体に照射しているからである。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置である。
【００４１】
イオンドーピング装置の主要な構成は、被処理物を配置するチャンバー、所望のイオンを発生させるイオン源、およびイオンを加速し、照射するための加速機構である。イオン源は、所望のイオン種を生成するためのソースガスを供給するガス供給装置、ソースガスを励起して、プラズマを生成させるための電極などで構成される。プラズマを形成するための電極として、フィラメント型の電極や容量結合高周波放電用の電極などが用いられる。加速機構は、引出電極、加速電極、減速電極、接地電極等の電極など、およびこれらの電極に電力を供給するための電源などで構成される。加速機構を構成する電極には複数の開口やスリットが設けられており、イオン源で生成されたイオンは電極に設けられた開口やスリットを通過して加速される。なお、イオンドーピング装置の構成は上述したものに限定されず、必要に応じた機構が設けられる。
【００４２】
本実施形態では、イオンドーピング装置で、水素を半導体基板１０１に添加する。プラズマソースガスとして水素を含むガスを供給する。例えば、Ｈ２を供給する。水素ガスを励起してプラズマを生成し、プラズマ中に含まれるイオンを質量分離せずに加速し、加速されたイオンを半導体基板１０１に打ち込む。
【００４３】
イオンドーピング装置において、水素ガスから生成されるイオン種（Ｈ＋、Ｈ２＋、Ｈ３＋）の総量に対してＨ３＋の割合を５０％以上とする。より好ましくは、そのＨ３＋の割合を８０％以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数のイオン種のうち、１つ（Ｈ３＋）を５０％以上とすることが好ましく、８０％以上とすることが好ましい。同じ質量のイオンを添加することで、半導体基板１０１の同じ深さに集中させてイオンを添加することができる。
【００４４】
脆化領域１０４を浅い領域に形成するためには、イオン１０３の加速電圧を低くする必要があるが、プラズマ中のＨ３＋イオンの割合を高くすることで、脆化領域１０４を浅い領域に形成することができる。Ｈ３＋イオンはＨ＋イオンの３倍の質量をもつので、加速電圧が同じ場合、Ｈ＋イオンと比べてＨ３＋の方が浅い領域に添加されるからである。
【００４５】
また、Ｈ３＋イオンはＨ＋イオンの３倍の質量をもつので、同じ深さに水素原子を１つ添加する場合、Ｈ３＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能となる。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。したがって、Ｈ３＋イオンの割合を高めることで、原子状水素（Ｈ）を効率よく半導体基板１０１に添加できる。
【００４６】
イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。また、イオンドーピング装置を用いた場合、重金属も同時に導入されるおそれがあるが、塩素原子を含有する酸化膜１０２を介してイオンの照射を行うことによって、上述したようにこれらの重金属による半導体基板１０１の汚染を防ぐことができる。
【００４７】
なお、加速されたイオン１０３を半導体基板１０１に打ち込む工程は、イオン注入装置で行うこともできる。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数のイオン種を質量分離し、特定のイオン種を打ち込む質量分離型の装置である。したがって、イオン注入装置を用いる場合は、水素ガスやＰＨ３を励起して生成されたＨ＋イオンおよびＨ２＋イオンを質量分離して、Ｈ＋イオンまたはＨ２＋イオンの一方のイオンを加速して、半導体基板１０１に打ち込む。
【００４８】
次に、支持基板１２１を準備する（図１（Ｂ−１）参照）。
【００４９】
支持基板１２１は、絶縁体でなる基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。本実施の形態では、ガラス基板を用いる場合について説明する。支持基板１２１として大面積化が可能で安価なガラス基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。
【００５０】
また、支持基板１２１を用いるに際し、支持基板１２１の表面をあらかじめ洗浄することが好ましい。具体的には、支持基板１２１を、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、塩酸過酸化水素水混合溶液（ＨＰＭ）、希フッ酸（ＤＨＦ）、オゾン水等を用いて超音波洗浄を行う。例えば、支持基板１２１の表面に塩酸過水を用いて超音波洗浄を行うことが好ましい。このような洗浄処理を行うことによって、支持基板１２１表面の平坦化や残存する研磨粒子を除去することができる。
【００５１】
次に、半導体基板１０１の表面と支持基板１２１の表面とを対向させ、酸化膜１０２の表面と支持基板１２１の表面とを接合させる（図１（Ｃ）参照）。
【００５２】
ここでは、半導体基板１０１と支持基板１２１を密接させた後、半導体基板１０１の一箇所に１〜５００Ｎ／ｃｍ２、好ましくは１〜２０Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分から酸化膜１０２と支持基板１２１とが接合しはじめ、自発的に接合が形成されほぼ全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、熱処理を伴わず、常温で行うことができるため、支持基板１２１に、ガラス基板のように耐熱温度が低い基板を用いることができる。
【００５３】
なお、半導体基板１０１と支持基板１２１を接合させる前に、半導体基板１０１上に形成された酸化膜１０２と、支持基板１２１の表面処理を行うことが好ましい。表面処理としては、オゾン処理（例えば、オゾン水洗浄）やメガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらを組み合わせて行うことができる。また、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。特に、上述したように酸化膜１０２、支持基板１２１の表面にプラズマ処理を行った後に、表面処理を行うことによって、酸化膜１０２、支持基板１２１表面の有機物等のゴミを除去し、表面を親水化することができる。その結果、酸化膜１０２と支持基板１２１の接合強度を向上させることができる。
【００５４】
また、支持基板１２１に半導体基板１０１を接合させた後、酸化膜１０２と支持基板１２１との接合強度を増加させるための熱処理を行うことが好ましい。この熱処理の温度は、脆化領域１０４に亀裂を発生させない温度とし、例えば、室温以上４００℃未満の温度範囲で処理する。また、この温度範囲で加熱しながら、酸化膜１０２と支持基板１２１を接合させてもよい。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。
【００５５】
一般的に、酸化膜１０２と支持基板１２１を接合と同時又は接合させた後に熱処理を行うと、接合界面において脱水反応が進行し、接合界面同士が近づき、水素結合の強化や共有結合が形成されることにより接合が強化される。脱水反応を促進させるためには、脱水反応により接合界面に生じる水分を高温で熱処理を行うことにより除去する必要がある。つまり、接合後の熱処理温度が低い場合には、脱水反応で接合界面に生じた水分を効果的に除去できないため、脱水反応が進まず接合強度を十分に向上させることが難しい。
【００５６】
一方で、酸化膜１０２として、塩素原子等を含有させた酸化膜を用いた場合、当該酸化膜１０２が水分を吸収し拡散させることができるため、接合後の熱処理を低温で行う場合であっても、脱水反応で接合界面に生じた水分を酸化膜１０２へ吸収、拡散させ脱水反応を効率良く促進させることができる。この場合、支持基板１２１としてガラス等の耐熱性が低い基板を用いた場合であっても、酸化膜１０２と支持基板１２１の接合強度を十分に向上させることが可能となる。
【００５７】
次に、熱処理を行い脆化領域１０４にて分離（劈開）することにより、支持基板１２１上に、酸化膜１０２を介して単結晶半導体層１２３（ここでは、単結晶シリコン層）を設ける（図１（Ｄ）参照）。
【００５８】
熱処理を行うことで、温度上昇によって脆化領域１０４に形成されている微小な孔には、添加された原子が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域１０４の微小な孔に体積変化が起こり、脆化領域１０４に亀裂が生じるので、脆化領域１０４において半導体基板１０１が劈開する。酸化膜１０２は支持基板１２１に接合しているので、支持基板１２１上には半導体基板１０１から分離された単結晶半導体層１２３が形成される。また、ここでの熱処理の温度は、支持基板１２１の歪み点を越えない温度とする。
【００５９】
この熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内で行うことができる。
【００６０】
なお、上述した支持基板１２１と酸化膜１０２との接合強度を増加させるための熱処理を行わず、図１（Ｄ）の熱処理を行うことにより、酸化膜１０２と支持基板１２１との接合強度の増加の熱処理工程と、脆化領域１０４における分離の熱処理工程を同時に行ってもよい。
【００６１】
以上の工程により、支持基板１２１上に酸化膜１０２を介して単結晶半導体層１２３が設けられたＳＯＩ基板を作製することができる。本実施の形態で示した作製方法を用いることによって、酸化膜１０２を接合層として用いた場合であっても、支持基板１２１と単結晶半導体層１２３との接合強度を向上させ、信頼性を向上させることができる。その結果、支持基板１２１上に形成される単結晶半導体層１２３への不純物の拡散を抑制すると共に、支持基板１２１と単結晶半導体層１２３とが強固に密着したＳＯＩ基板を形成することができる。
【００６２】
また、半導体基板側に塩素等のハロゲンを有する酸化膜を形成することにより、作製工程を簡略化すると共に支持基板との貼り合わせ前に当該半導体基板へ不純物元素が浸入することを抑制することができる。また、半導体基板側に設ける接合層として塩素等のハロゲンを有する酸化膜を形成することにより、接合後の熱処理を低温で行う場合であっても、脱水反応を効率良く促進させることにより接合強度を向上させることができる。
【００６３】
次に、支持基板に貼り合わされた単結晶半導体層１２３の表面に残存する結晶欠陥をエッチングにより除去する。図２（Ａ）に示す単結晶半導体層１２３の表面には、脆化領域１０４の形成のためのイオン添加工程や、分離工程による欠陥が存在し、単結晶半導体層表面の平坦性は損なわれている。このような、平坦性の損なわれた単結晶半導体層１２３の表面に、薄く、且つ、高い絶縁耐圧のゲート絶縁層を形成することは困難である。また、単結晶半導体層１２３に欠陥が存在する場合には、ゲート絶縁層との界面における局在準位密度が高くなるなど、トランジスタの性能及び信頼性に悪影響を与えるおそれがある。そこで、単結晶半導体層１２３の欠陥を除去する処理を行う。なお、図２（Ａ）において、単結晶半導体層１２３の表面の凹凸形状は、表面が粗く、平坦性が悪いことを特徴的に示しているだけであり、実際の形状はこれに限定されない。なお、分離工程によって得られる単結晶半導体層１２３の膜厚は、１３０ｎｍ〜１４０ｎｍ程度である。
【００６４】
そこで、単結晶半導体層１２３の表面に存在する欠陥を除去するために、単結晶半導体層１２３の表面に第１のエッチングを行う（図２（Ｂ）参照）。本実施の形態では、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いる。
【００６５】
単結晶半導体層１２３に対して、エッチングを行い、単結晶半導体層の表面を除去することにより、単結晶半導体層表面に形成された欠陥の除去を行うことができ、単結晶半導体層の表面荒れを低減することができる。例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良い。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。単結晶半導体層に存在する欠陥の大きさや深さは、イオンを添加するエネルギーの大きさやドーズ量に起因する。よって、第１のエッチングによって除去する膜厚は、第１のエッチング前の単結晶半導体層１２３の膜厚とその表面粗さの程度によって適宜設定すればよい。
【００６６】
図２（Ｂ）の第１のエッチング処理は、次のように行うことができる。エッチングガスである塩素の流量１００ｓｃｃｍ、コイル型の電極に投入する電力１５０Ｗ、下部電極に投入する電力４０Ｗ、反応圧力１．０Ｐａとすることにより、単結晶半導体層１２３を１２０ｎｍ程度まで除去する。
【００６７】
単結晶半導体基板を分離することにより支持基板に貼り合わされた単結晶半導体層表面に第１のエッチングを行うことにより、イオン添加工程や分離工程による欠陥を除去することができ、単結晶半導体層の表面粗さを低減することができる。
【００６８】
なお、支持基板１２１に貼り合わされた単結晶半導体層１２３中には、脆化領域１０４の形成、及び脆化領域１０４における分離によって、結晶欠陥が形成されている。単結晶半導体層１２３中の結晶欠陥を低減、及び単結晶半導体層１２３中の結晶性の回復のために、図２（Ｃ）に示すように、単結晶半導体層１２３にレーザビーム１０７を照射する。
【００６９】
矢印１０８に示すように、支持基板１２１を移動させて、レーザビーム１０７を単結晶半導体層１２３に対して走査しながら、レーザビーム１０７を単結晶半導体層１２３の表面に対して照射する。レーザビーム１０７の照射によって、単結晶半導体層１２３の一部又は深さ方向の層全体を溶融させる。単結晶半導体層を溶融させることで表面張力の作用により、平坦性が向上する。図２（Ｃ）では模式的に単結晶半導体層の一部が溶融した様子を示しており、点線で囲まれた部分１０９の少なくとも一部はシリコンの融点１４１０℃を超えて液相となっていることを示している。
【００７０】
レーザビーム１０７を単結晶半導体層の上面側から照射することで、単結晶半導体層の上面を溶融させることができる。溶融した後、単結晶半導体層が冷却、固化することで、その上面の平坦性が向上した単結晶半導体層が得られる。レーザビーム１０７を用いることにより、支持基板１２１が直接加熱されないため、当該支持基板１２１の温度上昇を抑えることができる。このため、ガラス基板のような耐熱性の低い基板を支持基板１２１に用いることが可能である。
【００７１】
レーザビーム１０７の照射による単結晶半導体層１２３の溶融には、完全溶融でも部分溶融でもよい。ここで、完全溶融とは、単結晶半導体層が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、単結晶半導体層の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。好ましくは、上層（表層側）が溶融して液相となり、下層（支持基板側）が溶融せず固相となる部分溶融とすることで、固相部分から結晶成長を進行させることができる。これにより、単結晶半導体層中の欠陥を減少させることができる。
【００７２】
上記レーザビームの照射には、パルス発振レーザを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザービームを発振することができ、溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。
【００７３】
このようにして、単結晶半導体層１２３にレーザビームを照射することにより、単結晶半導体層の一部または全部を溶融させ、再単結晶化させてよりよい単結晶半導体層を得ることができる（図２（Ｄ）参照）。これにより、イオンの添加に起因する欠陥を低減し、単結晶半導体層の結晶性が回復された単結晶半導体層をとすることができる。また、レーザビームを照射する前にエッチング処理を行うことにより、単結晶半導体層の溶融時に、欠陥やダメージを単結晶半導体層中に取り込むことを防ぐことができる。
【００７４】
このようにレーザビームを照射することにより、支持基板表面を短時間で加熱し、短時間で冷却できるので、支持基板の温度上昇が抑えられ、ガラス基板のような耐熱性の低い基板を支持基板に用いることが可能となる。よって、イオン添加工程による単結晶半導体層中のダメージを十分回復させることができる。
【００７５】
次に、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１２３を薄膜化するための処理を行う（図２（Ｅ）参照）。薄膜化工程は、基板バイアスを印加しないエッチング（第２のエッチングとも記す）で行うことが好ましい。
【００７６】
図３に、本実施の形態で使用される装置の一例として、平行平板型（容量結合型）プラズマＣＶＤ装置の構成の一例を示す。図３に示すプラズマＣＶＤ装置は、処理室６２０と、ステージ６２１と、ガス供給部６２２と、シャワープレート６２３と、排気口６２４と、上部電極６２５と、下部電極６２６と、交流電源６２７と、マッチングコントローラ６２８、温度制御部６２９と、を有する。上部電極６２５と下部電極６２６との間隔は、概ね１０ｍｍ〜７０ｍｍである。
【００７７】
図３に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスをガス供給部６２２から供給する。ガスは、シャワープレート６２３を通って、処理室６２０に導入される。上部電極６２５と下部電極６２６に接続された交流電源６２７により高周波電力が印加され、処理室６２０内のガスが励起され、プラズマが生成される。また、真空ポンプに接続された排気口６２４によって、処理室６２０内のガスが排気されている。また、温度制御部６２９を用いることで、被処理物を加熱しつつエッチングすることが可能になる。なお、下部電極６２６は、接地されている。
【００７８】
図３に示すプラズマＣＶＤ装置で行う場合、単結晶半導体層１２３のエッチング処理は、ＮＦ３とＮ２の混合ガス中で行う。このとき、処理室６２０に導入されるＮＦ３の流量に対してＮ２の流量を概ね４０倍とするとよく、例えば、Ｎ２の流量を４００ｓｃｃｍとし、ＮＦ３の流量を１０ｓｃｃｍとするとよい。
【００７９】
なお、第２のエッチングの条件は、ＲＦパワーを１５〜５０Ｗ（電源周波数：１３．５６ＭＨｚ）とし、第２のエッチング時の処理室６２０の圧力を６５〜１００Ｐａ、基板間距離を２１〜３０ｍｍ、支持基板１２１の温度を２００℃とすることができ、具体的には、ＲＦパワーを５０Ｗ（１３．５６ＭＨｚ）とし、第２のエッチング時の処理室６２０の圧力を６５Ｐａ、基板間距離を３０ｍｍ、基板温度を２００℃とすることができる。
【００８０】
第２のエッチングにより、単結晶半導体層の膜厚は５ｎｍ以上１００ｎｍ以下とすることが好ましく、５ｎｍ以上６０ｎｍ以下がより好ましい。このように第２のエッチングを行うことにより、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１２３を薄膜化することができる。
【００８１】
単結晶半導体層１２３をエッチングする際に、基板バイアスを印加することで、単結晶半導体層１２３にプラズマダメージが与えられるおそれがある。また、不純物が単結晶半導体層中に導入されるおそれがある。しかし、本発明の一態様では、基板バイアスを印加せずに、単結晶半導体層１２３をエッチングするため、プラズマダメージが入らないように単結晶半導体層１２３をエッチングすることができる。さらには、単結晶半導体層表面に存在する不純物が、単結晶半導体層中に導入されることを抑制することができる。また、不純物が単結晶半導体層中に導入することによって引き起こされる半導体装置の性能及び信頼性の低下を防止することができる。
【００８２】
また、ＮＦ３ガスを用いてのエッチング処理を適用することで、単結晶半導体層に形成されるダングリングボンドがフッ素により終端され、電気的特性を向上させることができる。また、単結晶半導体層１２３表面の平坦性を向上させることができる。
【００８３】
薄膜化工程の後、単結晶半導体層１２３に５００℃以上７００℃以下の熱処理を行うことが好ましい。この熱処理によって、レーザビーム１０７の照射で回復されなかった、単結晶半導体層１２３の欠陥の消滅、単結晶半導体層１２３の歪みの緩和をすることができる。この熱処理には、ＲＴＡ装置としては、高温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、又はランプ光により熱処理を行うＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、６００℃で４時間加熱するとよい。
【００８４】
以上の工程により、図２（Ｅ）に示すＳＯＩ基板を作製することができる。
【００８５】
本実施の形態では、第１のエッチングは、基板バイアスを印加して行う場合について説明したが、本発明の一態様はこれに限定されない。第１のエッチングにおいても、基板バイアスを印加することなく、エッチングを行うことができる。
【００８６】
第１のエッチングにおいても、基板バイアスを印加することなくエッチングを行うことにより、プラズマダメージが入らないように単結晶半導体層１２３をエッチングすることができる。さらには、単結晶半導体層表面に存在する不純物が、単結晶半導体層中に導入されることを抑制することができる。また、不純物が単結晶半導体層中に導入することによって引き起こされる半導体装置の性能及び信頼性の低下を防止することができる。
【００８７】
本発明の一態様により、単結晶半導体層の金属元素等の不純物による汚染を抑制されたＳＯＩ基板を作製することができる。さらに、そのようなＳＯＩ基板を用いて形成する半導体装置の性能及び信頼性の低下を防止することができる。
【００８８】
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
【００８９】
（実施の形態２）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法に関して図面を参照して説明する。
【００９０】
まず、表面に酸化膜１０２が設けられ、所定の深さに脆化領域１０４が設けられた半導体基板１０１を準備する（図４（Ａ−１）〜（Ａ〜３）参照）。なお、図４（Ａ−１）〜図４（Ａ−３）は、上記図１（Ａ−１）〜（Ａ〜３）と同様に行うことができる。
【００９１】
次に、支持基板１２１を準備する図４（Ｂ−１）。なお、図４（Ｂ−１）は、上記図１（Ｂ）と同様に行うことができる。
【００９２】
次に、支持基板１２１の表面に絶縁層１２２を形成する（図４（Ｂ−２）参照）。絶縁層１２２は、例えば、窒化シリコン膜（ＳｉＮｘ）又は窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁層で形成することが好ましい。
【００９３】
本実施の形態において、絶縁層１２２は、半導体基板１０１上に設けられた酸化膜１０２と貼り合わされる層（接合層）となる。また、絶縁層１２２は、後に支持基板上に単結晶構造を有する単結晶半導体層（以下、「単結晶半導体層」と記す）を設けた際に、支持基板に含まれるＮａ（ナトリウム）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。
【００９４】
次に、半導体基板１０１上に形成された酸化膜１０２又は支持基板１２１上に形成された絶縁層１２２の少なくとも一方の表面にプラズマ処理を行うことが好ましい。本実施の形態では、支持基板１２１上に形成された絶縁層１２２の表面に対してプラズマ処理を行う場合について説明する（図４（Ｂ−３）参照）。
【００９５】
プラズマ処理は、真空状態のチャンバーに不活性ガス（例えば、アルゴン（Ａｒ）ガス）及び／又は反応性ガス（例えば、酸素（Ｏ２）ガス、窒素（Ｎ２）ガス）を導入し、被処理面にバイアス電圧を印加してプラズマ状態として行う。
【００９６】
例えば、酸素プラズマ処理を行う場合、真空状態のチャンバーにガスを導入し、被処理物にバイアス電圧を印加してプラズマ状態として行う。プラズマ中には酸素の陽イオンが存在し、陰極方向（半導体基板１０１側）に酸素の陽イオンが加速される。加速された酸素の陽イオンが被処理面に衝突することによって、被処理面の有機物等の不純物を除去し、被処理面を活性化することができる。
【００９７】
また、支持基板１２１上の絶縁層１２２にプラズマ処理を行った場合、窒素を含有する絶縁層１２２表面の疎水性を有するＳｉＮ、ＳｉＨ３を減少させ、親水性を有するＳｉＯｘを増加させることができるため、窒素を含有する絶縁層１２２を接合層とした場合であっても接合強度を向上させることができる。
【００９８】
その後、半導体基板１０１の表面と支持基板１２１の表面とを対向させ、酸化膜１０２の表面と絶縁層１２２の表面とを接合させた後（図４（Ｃ）参照）、熱処理を行い脆化領域１０４にて分離（劈開）することにより、支持基板１２１上に、酸化膜１０２、絶縁層１２２を介して単結晶半導体層１２３を設ける（図４（Ｄ）参照）。
【００９９】
その後、図２（Ａ）〜（Ｅ）と同様にして、第１のエッチング、レーザビームの照射、第２のエッチングを行うことにより、本発明の一態様に係るＳＯＩ基板を作製することができる。
【０１００】
支持基板上に形成される単結晶半導体層への不純物の拡散を抑制すると共に、単結晶半導体層と支持基板との接合強度を向上させることができる。また、半導体基板と支持基板の貼り合わせにおいて、窒素を含有する絶縁膜を接合層として用いる場合であっても、信頼性を向上させることができる。
【０１０１】
本発明の一態様は、単結晶半導体層の金属元素等の不純物による汚染を抑制されたＳＯＩ基板を作製することができる。さらに、そのようなＳＯＩ基板用いて形成する半導体装置の性能及び信頼性の低下を防止することができる。
【０１０２】
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
【０１０３】
（実施の形態３）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。
【０１０４】
まず、図５および図６を参照して、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。なお、実施の形態１及び２と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１０５】
図５（Ａ）は、支持基板１２１上に酸化膜１０２、単結晶半導体層１２３が形成されている。なお、ここでは図５（Ａ）に示す構成のＳＯＩ基板（実施の形態１を参照）を適用する例を示すが、本明細書で示すその他の構成のＳＯＩ基板も適用できる。
【０１０６】
単結晶半導体層１２３をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層２０５、２０６を形成する（図５（Ｂ）参照。）。
【０１０７】
単結晶半導体層上の酸化膜を除去し、単結晶半導体層２０５、２０６を覆うゲート絶縁層２０７を形成する。本実施の形態における単結晶半導体層２０５、２０６は平坦性が高いため、単結晶半導体層２０５、２０６上に形成されるゲート絶縁層が薄膜のゲート絶縁層であっても被覆性よく覆うことができる。従ってゲート絶縁層の被覆不良による特性不良を防ぐことができ、高信頼性の半導体装置を歩留まりよく作製することができる。ゲート絶縁層２０７の薄膜化は、薄膜トランジスタを低電圧で高速に動作させる効果がある。
【０１０８】
ゲート絶縁層２０７は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層２０７は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。単結晶半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
【０１０９】
また、ゲート絶縁層２０７として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層２０７に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
【０１１０】
ゲート絶縁層２０７上にゲート電極層２０８及びゲート電極層２０９を形成する（図５（Ｃ）参照）。ゲート電極層２０８、２０９は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。ゲート電極層２０８、２０９はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、ゲート電極層２０８、２０９としてリン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層や、ＡｇＰｄＣｕ合金を用いてもよい。
【０１１１】
単結晶半導体層２０６を覆うマスク２１１を形成する。マスク２１１及びゲート電極層２０８をマスクとして、ｎ型を付与する不純物元素２１０を添加し、第１のｎ型不純物領域２１２ａ、２１２ｂを形成する（図５（Ｄ）参照。）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、第１のｎ型不純物領域２１２ａ、２１２ｂに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１１２】
次に、単結晶半導体層２０５を覆うマスク２１４を形成する。マスク２１４、ゲート電極層２０９をマスクとしてｐ型を付与する不純物元素２１３を添加し、第１のｐ型不純物領域２１５ａ、第１のｐ型不純物領域２１５ｂを形成する（図５（Ｅ）参照）。本実施の形態では、不純物元素としてボロン（Ｂ）を用いるため、不純物元素を含むドーピングガスとしてはジボラン（Ｂ２Ｈ６）などを用いる。
【０１１３】
マスク２１４を除去し、ゲート電極層２０８、２０９の側面にサイドウォール構造の側壁絶縁層２１６ａ乃至２１６ｄ、ゲート絶縁層２３３ａ、２３３ｂを形成する（図６（Ａ）参照）。側壁絶縁層２１６ａ乃至２１６ｄは、ゲート電極層２０８、２０９を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し、ゲート電極層２０８、２０９の側壁に自己整合的にサイドウォール構造の側壁絶縁層２１６ａ乃至２１６ｄを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ−ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。ゲート絶縁層２３３ａ、２３３ｂはゲート電極層２０８、２０９、及び側壁絶縁層２１６ａ乃至２１６ｄをマスクとしてゲート絶縁層２０７をエッチングして形成することができる。
【０１１４】
また、本実施の形態では、絶縁層をエッチングする際、ゲート電極層上の絶縁層を除去し、ゲート電極層を露出させるが、絶縁層をゲート電極層上に残すような形状に側壁絶縁層２１６ａ乃至２１６ｄを形成してもよい。また、後工程でゲート電極層上に保護膜を形成してもよい。このようにゲート電極層を保護することによって、エッチング加工する際、ゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【０１１５】
次に単結晶半導体層２０６を覆うマスク２１８を形成する。マスク２１８、ゲート電極層２０８、側壁絶縁層２１６ａ、２１６ｂをマスクとしてｎ型を付与する不純物元素２１７を添加し、第２のｎ型不純物領域２１９ａ、２１９ｂ、第３のｎ型不純物領域２２０ａ、２２０ｂが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてＰＨ３を用いる。ここでは、第２のｎ型不純物領域２１９ａ、２１９ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、単結晶半導体層２０５にチャネル形成領域２２１が形成される（図６（Ｂ）参照。）。
【０１１６】
第２のｎ型不純物領域２１９ａ、第２のｎ型不純物領域２１９ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｎ型不純物領域２２０ａ、２２０ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）領域となる。第３のｎ型不純物領域２２０ａ、２２０ｂはゲート電極層２０８に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１１７】
マスク２１８を除去し、単結晶半導体層２０５を覆うマスク２２３を形成する。マスク２２３、ゲート電極層２０９、側壁絶縁層２１６ｃ、２１６ｄをマスクとして、ｐ型を付与する不純物元素２２２を添加し、第２のｐ型不純物領域２２４ａ、２２４ｂ、第３のｐ型不純物領域２２５ａ、２２５ｂを形成する。
【０１１８】
第２のｐ型不純物領域２２４ａ、２２４ｂにｐ型を付与する不純物元素が１×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、第３のｐ型不純物領域２２５ａ、２２５ｂは、側壁絶縁層２１６ｃ、２１６ｄにより、自己整合的に第２のｐ型不純物領域２２４ａ、２２４ｂより低濃度となるように形成する。また、単結晶半導体層２０６にチャネル形成領域２２６が形成される（図６（Ｃ）参照。）。
【０１１９】
第２のｐ型不純物領域２２４ａ、２２４ｂは高濃度ｐ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｐ型不純物領域２２５ａ、２２５ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）領域となる。第３のｐ型不純物領域２２５ａ、２２５ｂはゲート電極層２０９に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１２０】
マスク２２３を除去し、不純物元素を活性化するために熱処理、強光の照射、又はレーザビームの照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と単結晶半導体層との界面へのプラズマダメージを回復することができる。
【０１２１】
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁膜２２７と、絶縁層２２８との積層構造とする。絶縁膜２２７と絶縁層２２８は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
【０１２２】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、単結晶半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜２２７に含まれる水素により単結晶半導体層のダングリングボンドを終端する工程である。本実施の形態では、４５０度（℃）で１時間、熱処理を行う。
【０１２３】
絶縁膜２２７、絶縁層２２８としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。有機基は、フルオロ基を含んでいてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を用いてもよい。
【０１２４】
絶縁膜２２７、絶縁層２２８は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜２２７、絶縁層２２８を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【０１２５】
次いで、レジストからなるマスクを用いて絶縁膜２２７、絶縁層２２８に単結晶半導体層に達するコンタクトホール（開口）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜２２７、絶縁層２２８を除去し、ソース領域又はドレイン領域である第２のｎ型不純物領域２１９ａ、２１９ｂ、第２のｐ型不純物領域２２４ａ、２２４ｂに達する開口を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
【０１２６】
開口を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層２２９ａ、２２９ｂ、２３０ａ、２３０ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
【０１２７】
以上の工程でＣＭＯＳ構造のｎチャネル型薄膜トランジスタである薄膜トランジスタ２３１及びｐチャネル型薄膜トランジスタである薄膜トランジスタ２３２を含む半導体装置を作製することができる（図６（Ｄ）参照。）。図示しないが、本実施の形態はＣＭＯＳ構造であるため、薄膜トランジスタ２３１と薄膜トランジスタ２３２とは電気的に接続している。
【０１２８】
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１２９】
以上のように、単結晶半導体層の金属元素等の不純物による汚染を抑制されたＳＯＩ基板を用いることにより、高性能及び高信頼性な半導体装置を歩留まり良く作製することができる。
【０１３０】
このように、ＳＯＩ基板を用いて薄膜トランジスタを作製することができる。ＳＯＩ基板の単結晶半導体層は、結晶欠陥が低減され、ゲート絶縁層２０７との界面準位密度が低減された単結晶半導体層であり、その表面が平坦化され、さらにその厚さを６０ｎｍ以下と薄膜化されている。このことにより、支持基板１２１に、低い駆動電圧、高い電界効果移動、小さいサブスレッショルド値など、優れた特性を備えた薄膜トランジスタを形成することができる。さらに、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。すなわち、本発明に係るＳＯＩ基板を用いることで、しきい値電圧や移動度などトランジスタ特性として重要な特性値の不均一性が抑制され、また高電界移動度などの高性能化が可能になる。
【０１３１】
図５及び図６を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗などＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１３２】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図７はマイクロプロセッサ５００の構成例を示すブロック図である。
【０１３３】
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
【０１３４】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
【０１３５】
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図７に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１３６】
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図８は、このような半導体装置の構成例を示すブロック図である。図８に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１３７】
図８に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１３８】
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
【０１３９】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
【０１４０】
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１４１】
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０１４２】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
【０１４３】
中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１４４】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
【０１４５】
次に、図９、図１０を用いて、表示装置について説明する。
【０１４６】
図９は液晶表示装置を説明するための図面である。図９（Ａ）は液晶表示装置の画素の平面図であり、図９（Ｂ）は、Ｊ−Ｋ切断線による図９（Ａ）の断面図である。
【０１４７】
図９（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、支持基板１２１上に設けられた単結晶半導体層から形成された層であり、画素のＴＦＴ３２５を構成する。
【０１４８】
ＳＯＩ基板には上記実施の形態で示したＳＯＩ基板が用いられている。図９（Ｂ）に示すように、支持基板１２１上に、酸化膜１０２及び絶縁層１２２を介して単結晶半導体層３２０が積層されている。支持基板１２１としては、ガラス基板を用いることができる。ＴＦＴ３２５の単結晶半導体層３２０は、ＳＯＩ基板の単結晶半導体層をエッチングにより素子分離して形成された膜である。単結晶半導体層３２０には、チャネル形成領域３４０、不純物元素が添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
【０１４９】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、支持基板１２１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１５０】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１０を参照して説明する。図１０（Ａ）はＥＬ表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。
【０１５１】
図１０（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、単結晶半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。単結晶半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。単結晶半導体層４０３、４０４は、支持基板上に設けられた単結晶半導体層から形成された層である。
【０１５２】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１０として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１５３】
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１０（Ｂ）に示すように、単結晶半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態で作製したＳＯＩ基板が用いられている。
【０１５４】
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により支持基板１２１に固定されている。
【０１５５】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程を含む製造方法でＥＬ表示を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
【０１５６】
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置）などが含まれる。それらの一例を図１１、図１２に示す。
【０１５７】
図１１（Ａ）は表示装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカ部９０４、ビデオ入力端子９０５などを含む。この表示装置は、他の実施の形態で示した作製方法により形成したトランジスタを駆動ＩＣや表示部９０３などに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、用途別にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。具体的には、ディスプレイ、ヘッドマウントディスプレイ、反射型プロジェクターなどを挙げることができる。
【０１５８】
図１１（Ｂ）はコンピュータであり、筐体９１１、表示部９１２、キーボード９１３、外部接続ポート９１４、ポインティングデバイス９１５などを含む。本発明を用いて作製されたトランジスタは、表示部９１２の画素部だけではなく、表示用の駆動ＩＣ、本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。
【０１５９】
また、図１１（Ｃ）は携帯電話であり、携帯用の情報処理端末の１つの代表例である。この携帯電話は筐体９２１、表示部９２２、操作キー９２３などを含む。本発明に係るＳＯＩ基板を用いて作製されたトランジスタは表示部９２２の画素部やセンサ部９２４だけではなく、表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。センサ部９２４は光センサ素子を有しており、センサ部９２４で得られる照度に合わせて表示部９２２の輝度コントロールを行うことや、センサ部９２４で得られる照度に合わせて操作キー９２３の照明を抑えることによって、携帯電話の消費電力を抑えることができる。
【０１６０】
上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機、携帯型の音響再生装置などの電子機器に、本発明を用いて形成した半導体材料を用いることもできる。例えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することや、これらの電子機器の画素部や、表示用の駆動ＩＣにも適用することが可能である。
【０１６１】
また、図１１（Ｄ）、（Ｅ）はデジタルカメラである。なお、図１１（Ｅ）は、図１１（Ｄ）の裏側を示す図である。このデジタルカメラは、筐体９３１、表示部９３２、レンズ９３３、操作キー９３４、シャッターボタン９３５などを有する。本発明を用いて作製されたトランジスタは、表示部９３２の画素部、表示部９３２を駆動する駆動ＩＣ、メモリなどに用いることができる。
【０１６２】
図１１（Ｆ）はデジタルビデオカメラである。このデジタルビデオカメラは、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９、接眼部９５０などを有する。本発明を用いて作製されたトランジスタは、表示部９４２の画素部、表示部９４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置などに用いることができる。
【０１６３】
この他にも、ナビゲーションシステム、音響再生装置、記録媒体を備えた画像再生装置などに用いることが可能である。これらの表示部の画素部や、表示部を制御する駆動ＩＣ、メモリ、デジタル入力処理装置、センサ部などの用途に、本発明を用いて作製されたトランジスタを用いることができる。
【０１６４】
図１２は、本発明を適用した携帯電話の一例であり、図１２（Ａ）が正面図、図１２（Ｂ）が背面図、図１２（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、筐体７０１及び筐体７０２二つの筐体で構成されている。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１６５】
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、表面カメラ用レンズ７０８、外部接続端子ジャック７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。
【０１６６】
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１６７】
重なり合った筐体７０１と筐体７０２（図１２（Ａ）に示す）は、スライドさせることが可能であり、スライドさせることで図１２（Ｃ）のように展開する。表示部７０３には、実施の形態２及び実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部７０３と表面カメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
【０１６８】
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０１６９】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図１２（Ａ））をスライドさせることで、図１２（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作でカーソルの操作が可能である。外部接続端子ジャック７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０１７０】
筐体７０２の裏面（図１２（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
【０１７１】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０１７２】
図１１において説明した各種電子機器は、上述したトランジスタ及び表示装置の作製方法を適用して作製することができる。
【実施例１】
【０１７３】
以下において、本発明に関し実施例に基づいて更に詳しく説明する。本発明はこの実施例によって何ら限定されるものではなく、特許請求の範囲によって特定されるものであることはいうまでもないことである。本実施例では、半導体基板の表面粗さについて説明する。
【０１７４】
半導体基板として、単結晶シリコン基板を用意する。単結晶シリコン基板は、５インチのｐ型シリコン基板であり、その面方位は（１００）であり、その側面方位は＜１００＞である。
【０１７５】
単結晶シリコン基板の表面に対してエッチングを行った。単結晶シリコン基板のエッチング条件は次の通りである。平行平板型プラズマＣＶＤ装置を用いて、プラズマＣＶＤ装置において、ＲＦパワー；５０Ｗ（１３．５６ＭＨｚ）、処理室内圧力；６５Ｐａ、電極間距離；３０ｍｍ、基板温度；２００℃、反応ガスの流量比ＮＦ３：Ｎ２＝１０：４００（ｓｃｃｍ）、処理時間３０ｓｅｃ（３０ｎｍエッチングできる程度）として行った。
【０１７６】
次に、エッチングを行った後の単結晶シリコン基板の表面粗さについて測定を行った。
【０１７７】
単結晶シリコン基板の表面粗さ、およびその結晶性の分析には、例えば、光学顕微鏡、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）、走査電子顕微鏡（ＳＥＭ；Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察、電子後方散乱回折像（ＥＢＳＰ；Ｅｌｅｃｔｒｏｎ  Ｂａｃｋ  Ｓｃａｔｔｅｒ  Ｄｉｆｆｒａｃｔｉｏｎ  Ｐａｔｔｅｒｎ）の観察、及びラマン分光測定などを用いることができる。
【０１７８】
本実施例においては単結晶シリコン基板の表面粗さの測定には、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて、単結晶シリコン基板の平均面粗さ（Ｒａ）、自乗平均面粗さ（ＲＭＳ）、山谷の最大高低差（Ｐ−Ｖ）を測定した。
【０１７９】
ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さＲａを、測定面に対して適用できるよう三次元に拡張したものである。基準面から指定面までの偏差の絶対値を平均した値と表現でき、次式で与えられる。
【０１８０】
【数１】
2010192884.tif 000003
【０１８１】
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
【０１８２】
【数２】
2010192884.tif 000004
【０１８３】
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求められる。
【０１８４】
【数３】
2010192884.tif 000005
【０１８５】
また、基準面とは、指定面の高さの平均値をＺ０とするとき、Ｚ＝Ｚ０で表される平面である。基準面はＸＹ平面と平行となる。なお、Ｚ０は下記の式で求められる。
【０１８６】
【数４】
2010192884.tif 000006
【０１８７】
自乗平均面粗さ（ＲＭＳ）とは、断面曲線に対するＲＭＳを、測定面に対して適用できるよう、Ｒａと同様に三次元に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根と表現でき、次式で与えられる。
【０１８８】
【数５】
2010192884.tif 000007
【０１８９】
山谷の最大高低差（Ｐ−Ｖ）とは、指定面において、最も高い山頂の標高Ｚｍａｘと最も低い谷底の標高Ｚｍｉｎの差と表現でき、次式で与えられる。
【０１９０】
【数６】
2010192884.tif 000008
【０１９１】
ここでいう山頂と谷底とはＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている「山頂」「谷底」を三次元に拡張したものであり、山頂とは指定面の山において最も標高の高いところ、谷底とは指定面において最も標高の低いところと表現される。
【０１９２】
本実施例における平均面粗さ（Ｒａ）、自乗平均面粗さ（ＲＭＳ）、山谷の最大高低差（Ｐ−Ｖ）の測定条件を以下に記す。
・原子間力顕微鏡（ＡＦＭ）：走査型プローブ顕微鏡ＳＰＩ３８００Ｎ／ＳＰＡ５００（セイコーインスツルメンツ（株）製）
・測定モード：ダイナミックフォースモード（ＤＦＭモード）
・カンチレバー：ＳＩ−ＤＦ４０（シリコン製、バネ定数４２Ｎ／ｍ、共振周波数２５０〜３９０ｋＨｚ、探針の先端Ｒ≦１０ｎｍ）
・走査速度：１．０Ｈｚ
・測定面積：１×１μｍ
・測定点数：２５６×２５６点
なお、ＤＭＦモードとは、ある周波数（カンチレバーに固有の周波数）でカンチレバーを共振させた状態で、レバーの振動振幅が一定になるように探針と試料との距離を制御しながら、表面形状を測定する測定モードのことである。このＤＦＭモードは試料の表面に非接触で測定するため、試料の表面を傷つけることなく、元の形状を保ったまま測定できる。
【０１９３】
本実施例においては単結晶シリコン基板の表面粗さの測定は、基板面内３箇所（図１３（Ａ）参照）について上記条件にて行い、三次元表面形状の像を得た。この得られた測定画像の基板断面の曲率を考慮し、付属のソフトウェアにより、画像の全データから最小二乗法により１次平面を求めてフィッティングし、面内の傾きを補正する１次傾き補正を行い、続いて同様に２次曲線を補正する２次傾き補正を行ったのち、付属のソフトウェアにより、表面粗さ解析を行い、平均面粗さ（Ｒａ）、自乗平均面粗さ（ＲＭＳ）、山谷の最大高低差（Ｐ−Ｖ）をそれぞれ算出した。
【０１９４】
図１３（Ｂ）〜図１３（Ｄ）は、ＡＦＭによる測定結果を示す。図１３（Ｂ）は、図１３（Ａ）におけるポイント１の観察像であり、図１３（Ｃ）は、図１３（Ａ）におけるポイント２の観察像であり、図１３（Ｄ）は図１３（Ａ）におけるポイント３の観察像である。
【０１９５】
図１３（Ｂ）〜図１３（Ｄ）の観察像をもとに計算された表面粗さを表１に示す。
【０１９６】
【表１】
2010192884.tif 000009
【０１９７】
比較のため、エッチングを行っていない単結晶シリコン基板の表面粗さを表２に示す。なお、エッチングを行っていない単結晶シリコン基板の表面粗さの測定は、エッチングを行った単結晶シリコン基板と同様の３箇所（図１３（Ａ）参照）にて行った。
【０１９８】
【表２】
2010192884.tif 000010
【０１９９】
以上の結果から、単結晶シリコン基板にエッチングを行った場合でも、Ｒａ、ＲＭＳについては、エッチングを行っていない単結晶シリコン基板と遜色のない結果が得られた。
【０２００】
次に、ＭＯＳキャパシタ構造を用いてゲート耐圧について比較した結果について説明する。
【０２０１】
図１４（Ａ）に本実施例で用いたＭＯＳキャパシタ構造を示す。ＭＯＳキャパシタ構造は、単結晶シリコン基板３０１上に、酸化窒化珪素膜で形成された絶縁膜３０２が形成され、絶縁膜３０２上にアルミニウムで形成されたゲート電極３０３が形成されている。
【０２０２】
ＭＯＳキャパシタ構造は、以下の３つの条件によって作製した。条件１は、単結晶シリコン基板上に、酸化窒化珪素膜でゲート絶縁膜を２０ｎｍ形成したのち、アルミニウムでゲート電極を４００ｎｍ（電極面積：０．７８５ｍｍ２）形成した。
【０２０３】
条件２は、単結晶シリコン基板にＩＣＰエッチング装置を用いて、塩素ガスの流量１００ｓｃｃｍ、反応圧力１．２Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）パワー１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗとして、基板バイアスを印加してエッチングを行った後、単結晶シリコン基板上に、酸化窒化珪素膜でゲート絶縁膜を２０ｎｍ形成した後、アルミニウムでゲート電極を４００ｎｍ（電極面積：０．７８５ｍｍ２）形成した。
【０２０４】
条件３は、単結晶シリコン基板にプラズマＣＶＤ装置を用いて、反応ガスの流量比ＮＦ３：Ｎ２＝１０：４００（ｓｃｃｍ）、処理室内圧力６５Ｐａ、電極間距離３０ｍｍ、基板温度２００℃、ＲＦ（１３．５６ＭＨｚ）パワー５０Ｗ、として、基板バイアスを印加せずにエッチングを行った後、単結晶単結晶シリコン基板上に、酸化窒化珪素膜でゲート絶縁膜を２０ｎｍ形成した後、アルミニウムでゲート電極を４００ｎｍ（電極面積：０．７８５ｍｍ２）形成した。
【０２０５】
条件１で作製した試料を試料Ａ、条件２で作製した試料を試料Ｂ、条件３で作製した試料を試料Ｃとした。
【０２０６】
図１４（Ｂ）に、試料Ａ〜試料Ｃの電流−電圧（Ｉ−Ｖ）特性を測定した結果を示す。図１４（Ｂ）において、横軸は電圧Ｖｇ（Ｖ）、縦軸は電流Ｉｇ（Ａ）を表している。ここでは、試料Ａ〜試料Ｃの基板面内１ポイントずつＩ−Ｖ特性を測定した結果を示す。
【０２０７】
図１４（Ｂ）の結果より、エッチングを、基板バイアスを印加して行った試料Ｂは、エッチングを行っていない試料Ａよりも電流の立ち上がりが早く、耐圧が悪いことが確認できた。これに対して、エッチングを、基板バイアスを印加せずに行った試料Ｃは、エッチングを行っていない試料Ａと同程度の耐圧となった。
【０２０８】
次に、単結晶シリコン基板中の不純物（ここでは、Ａｌ）を調査するため、二次イオン質量分析法（ＳＩＭＳ）を用いて分析を行った。
【０２０９】
ＳＩＭＳ分析で用いた試料について説明する。条件１として、単結晶シリコン基板を用意した。条件２として、単結晶シリコン基板に、プラズマＣＶＤ装置を用いて、反応ガスの流量比ＮＦ３：Ｎ２＝１０：４００（ｓｃｃｍ）、処理室内圧力６５Ｐａ、電極間距離３０ｍｍ、基板温度２００℃、ＲＦ（１３．５６ＭＨｚ）パワー５０Ｗ、として、基板バイアスを印加せずにエッチングを行った。条件３として、単結晶シリコン基板にＩＣＰエッチング装置を用いて、塩素ガスの流量１００ｓｃｃｍ、反応圧力１．５Ｐａ、下部電極の温度４０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）パワー１０００Ｗ、下部電極（バイアス側）に投入する電力５０Ｗとして、基板バイアスを印加してエッチングを行った。条件４として、単結晶シリコン基板に、条件３と同様にして、基板バイアスを印加してエッチングを行った後、オゾン水とフッ酸を交互に用いたサイクル洗浄を行った。条件１で作製した試料を試料Ｄ、条件２で作製した試料を試料Ｅ、条件３で作製した試料を試料Ｆ、条件４で作製した試料を試料Ｇとした。なお、ＳＩＭＳ分析において、試料の最表面において外気からの吸着不純物が検出されてしまう。そこで、試料Ｄ〜試料Ｇの表面を保護するために酸化窒化珪素膜をそれぞれ２０ｎｍ成膜した。
【０２１０】
次に、図１５に、試料Ｄ〜試料Ｇについて、ＳＩＭＳで測定した結果を示す。図１５において、横軸は試料の深さ方向（ｎｍ）、縦軸はＡｌの濃度（ａｔｏｍｓ／ｃｍ３）を表している。なお、約２０ｎｍの深さまでは酸化窒化珪素膜である。
【０２１１】
図１５において、単結晶シリコン基板中（深さ約３０ｎｍ）のＡｌ濃度に注目すると、試料ＦではＡｌの濃度が約１×１０１８ａｔｏｍｓ／ｃｍ３であるのに対し、試料ＥではＡｌの濃度が約１×１０１４ａｔｏｍｓ／ｃｍ３（ＳＩＭＳの測定限界以下）であり、試料Ｄと同程度の濃度であった。また、試料Ｆと試料Ｅとでは、Ａｌの濃度が３桁以上異なっていることがわかる。
【０２１２】
図１５より、基板バイアスを印加してエッチングを行った試料Ｆの最表面からは、２×１０１８ａｔｏｍｓ／ｃｍ３のＡｌが検出された。ただし、ＳＩＭＳ測定においては、イオンの衝突によってＡｌが押し込まれるため、プロファイルは実際の分布よりも深さ方向にテールを引いていると考えられる。しかし、基板バイアスを印加してエッチングを行った試料Ｆからは、エッチングを行っていない試料Ｄに比べて多くのＡｌが検出された。また、試料Ｇの結果から、基板バイアスを印加してエッチングした後にサイクル洗浄を行うことにより、最表面のＡｌが多少除去できていると考えられるが、Ｓｉ表面からの深さ２０〜８０ｎｍにおいては、サイクル洗浄の有無に関わらず、同程度の濃度であった。このことから、基板バイアスを印加してエッチングを行うことにより、不純物（Ａｌ）はサイクル洗浄では除去できない深さまで打ち込まれてしまっていると考えられる。
【０２１３】
以上の結果から、基板バイアスを印加せずにエッチングを行うことにより、単結晶シリコン層中まで不純物によって汚染されることを抑制できることがわかった。このような単結晶シリコン層を用いることにより、不純物汚染による耐圧不良などのデバイス特性の悪化を防ぎ、良好な半導体装置を作製することができる。
【実施例２】
【０２１４】
本実施例では、単結晶シリコン基板中の不純物（ここでは、Ａｌ）の情報をより正確に得るために、試料の基板側から二次イオン質量分析法（ＳＩＭＳ）を用いて分析を行った結果について説明する。
【０２１５】
本実施例で用いた試料について説明する。試料Ｈとして、単結晶シリコン基板に、ＩＣＰエッチング装置を用いて、塩素ガスの流量１００ｓｃｃｍ、反応圧力１．５Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）パワー１０００Ｗ、下部電極（バイアス側）に投入する電力５０Ｗとして、基板バイアスを印加してエッチングを行ったものを用意した。
【０２１６】
次に、試料Ｉとして、単結晶シリコン基板に、ＩＣＰエッチング装置を用いて、塩素ガスの流量１００ｓｃｃｍ、反応圧力２．０Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）パワー２０００Ｗ、下部電極（バイアス側）に投入する電力０Ｗとして、基板バイアスを印加せずにエッチングを行ったものを用意した。
【０２１７】
次に、試料Ｊとして、単結晶シリコン基板に、ＩＣＰエッチング装置を用いて、反応ガスの流量比ＮＦ３：Ｎ２＝２０：８０（ｓｃｃｍ）、反応圧力０．６７Ｐａ、下部電極の温度４０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）パワー２０００Ｗ、下部電極に投入する電力０Ｗとして、基板バイアスを印加せずにエッチングを行ったものを用意した。
【０２１８】
次に、試料Ｋとして、何も処理を行っていない単結晶シリコン基板を用意した。
【０２１９】
なお、ＳＩＭＳ分析において、試料の最表面において外気からの吸着不純物が検出されてしまう。そこで、試料Ｈ〜試料Ｋの表面を保護するために酸化窒化珪素膜をそれぞれ２０ｎｍ成膜した。
【０２２０】
次に、図１６に、試料Ｈ〜試料Ｋについて、ＳＩＭＳで測定した結果を示す。図１６において、横軸は試料の深さ方向（ｎｍ）、縦軸はＡｌの濃度（ａｔｏｍｓ／ｃｍ３）を表している。なお、約２０ｎｍの深さまでは酸化窒化珪素膜である。ここで、注意すべきは、単結晶シリコン基板上の酸化窒化珪素膜の成分検出の影響をできるだけ避けるため、単結晶シリコン基板の裏面から測定を行っている点である。単結晶シリコン基板を所定の厚さまで研磨した後、単結晶シリコン基板の裏面側から測定を行った。
【０２２１】
図１６に示すように、基板バイアスを印加せずにエッチングを行った試料Ｉ、試料Ｊについては、基板バイアスを印加してエッチングを行った試料Ｈと比較して、Ａｌの濃度が低く、単結晶シリコン基板中からは、Ａｌはほぼ検出されなかった。
【実施例３】
【０２２２】
本実施例では、基板バイアスの印加の有無によるＳＯＩ基板の作製中に生じる単結晶半導体層の汚染の影響について調査した結果について説明する。
【０２２３】
以下、本実施例のＳＯＩ基板の作製方法について説明する。
【０２２４】
まず、単結晶半導体基板を準備し、当該単結晶半導体基板を熱酸化処理して絶縁層として機能する酸化シリコン膜を形成した。熱酸化処理の温度は、９５０℃とし、絶縁層の膜厚は１００ｎｍとした。また、熱酸化処理の雰囲気は酸素に対しＨＣｌを３体積％の割合で含む雰囲気とした。
【０２２５】
本実施例においては、単結晶半導体基板として単結晶シリコンウエハを用いて、ベース基板上に単結晶シリコン層を形成した。単結晶シリコンウエハは、５インチ角の四角い基板である。また、その結晶方位は、主表面が（１００）であり、側面が＜１１０＞であり、導電型はＰ型である。
【０２２６】
単結晶半導体基板を熱酸化処理した後、単結晶半導体基板に脆化領域を形成するために、イオンドーピング装置を用い、水素イオンを照射した。ソースガスには１００％水素ガスを５０ｓｃｃｍ用い、水素ガスを励起して生成されたプラズマ中のイオンを質量分離せずに、電界で加速して単結晶半導体基板に照射して、脆化領域を形成した。なお、イオンドーピング装置を用いて水素ガスを励起することで、３種類のイオン種（Ｈ＋、Ｈ２＋、Ｈ３＋）を生成し、このうち７０％程度をＨ３＋とした。水素イオンドーピングの条件は、加速電圧５０ｋＶ、ビーム電流密度５μＡ／ｃｍ２、ドーズ量２．０×１０１６ｉｏｎｓ／ｃｍ２とした。
【０２２７】
次いで、ベース基板、及び単結晶半導体基板をメガソニック洗浄した後、オゾンを含む純水中で洗浄し、ベース基板表面と単結晶半導体基板上に形成された絶縁層とを密着させて、接合した。本実施例においては、ベース基板として無アルカリガラス基板（商品名ＡＮ１００）を用いた。ＡＮ１００は、比重２．５１ｇ／ｃｍ３、ポワソン比０．２２、ヤング率７７ＧＰａ、二軸弾性係数９８．７ＧＰａ、熱膨張率３８×１０−７／℃といった物性値を有するガラス基板である。
【０２２８】
次いで、加熱炉において、２００℃、２時間の熱処理を行い、ベース基板と酸化シリコン膜の結合強度を向上させた。引き続き、加熱炉において６００℃、２時間の熱処理を行うことで、脆化領域を境として単結晶半導体基板を分離し、ベース基板上に絶縁層を介して単結晶半導体層を形成した。単結晶半導体層の膜厚は１４０ｎｍ程度とした。
【０２２９】
次いで、単結晶半導体層に対して、第１のエッチング処理、レーザー光照射処理及び第２のエッチング処理を行った。以下に具体的な条件を示す。
【０２３０】
条件１として、第１のエッチング処理及び第２のエッチング処理を、基板バイアスを印加せずに行った場合について説明する。単結晶半導体層に、プラズマＣＶＤ装置を用いて、反応ガスの流量比ＮＦ３：Ｎ２＝５：３００（ｓｃｃｍ）、処理室内圧力５０Ｐａ、電極間距離３０ｍｍ、基板温度２００℃、ＲＦ（１３．５６ＭＨｚ）パワー５０Ｗ、として第１のエッチング処理を行うことで、単結晶半導体層の膜厚を１２０ｎｍ程度とした。次に、単結晶半導体層にレーザー光を照射した後、第１のエッチング処理を同じ条件で第２のエッチング処理を行うことで、単結晶半導体層の膜厚を６０ｎｍ程度とした。
【０２３１】
条件２として、第１のエッチング処理は基板バイアスを印加し、第２のエッチング処理は基板バイアスを印加せずに行った場合について説明する。単結晶半導体層に、ＩＣＰエッチング装置を用いて、塩素ガスの流量１００ｓｃｃｍ、反応圧力１．５Ｐａ、下部電極の温度４０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）パワー１０００Ｗ、下部電極（バイアス側）に投入する電力５０Ｗとして第１のエッチング処理を行うことで、単結晶半導体層の膜厚を１２０ｎｍ程度とした。次に、単結晶半導体層にレーザー光を照射した後、条件１の第１のエッチング処理と同じ条件で第２のエッチング処理を行うことで、単結晶半導体層の膜厚を６０ｎｍ程度とした。
【０２３２】
条件３として、第１のエッチング処理は基板バイアスを印加せず、第２のエッチング処理は基板バイアスを印加して行った場合について説明する。単結晶半導体層に条件１の第１のエッチング処理と同じ条件で第１のエッチング処理を行うことで、単結晶半導体層の膜厚を１２０ｎｍ程度とした。次に、単結晶半導体層にレーザー光を照射した後、条件２の第１のエッチング処理と同じ条件で第２のエッチング処理を行うことで、単結晶半導体層の膜厚を６０ｎｍ程度とした。
【０２３３】
条件４として、第１のエッチング処理及び第２のエッチング処理を、基板バイアスを印加して行った場合について説明する。単結晶半導体層に条件２の第１のエッチング処理と同じ条件で第１のエッチング処理を行うことで、単結晶半導体層の膜厚を１２０ｎｍ程度とした。次に、単結晶半導体層にレーザー光を照射した後、条件２の第１のエッチング処理と同じ条件で第２のエッチング処理を行うことで、単結晶半導体層の膜厚を６０ｎｍ程度とした。
【０２３４】
なお、条件１〜条件４において、レーザー光の照射条件は、レーザー発振器に、波長３０８ｎｍのビームを発振するＸｅＣｌエキシマレーザーを用い、光学系により、被照射面でのビーム形状がおおよそ３９０μｍ×１４０ｍｍの線状となるように集光した。レーザー光のパルス幅は２０ｎｓｅｃであり、繰り返し周波数は３０Ｈｚである。また、レーザー光の照射は、室温で窒素ガスを照射領域に吹き付けながら行った。
【０２３５】
以上、条件１〜条件４によって作製したＳＯＩ基板を用いて容量ＴＥＧを作製した。図１７に本実施例で作製した薄膜トランジスタの構造を示す。図１７（Ａ）は容量ＴＥＧの上面図であり、図１７（Ｂ）は図１７（Ａ）のＡ−Ｂの切断面である。
【０２３６】
ガラス基板８００上に、酸化処理により形成された酸化シリコン膜８０１（膜厚１００ｎｍ）が形成されている。また、酸化シリコン膜８０１上にゲート絶縁層８０４（膜厚２０ｎｍ）、ゲート絶縁層上にゲート電極層８０５（膜厚３０ｎｍの窒化タンタル層と膜厚３７０ｎｍのタングステン層との積層）が形成されている。酸化シリコン膜８０１には、ソース領域およびドレイン領域８０３（ｎ型を付与する不純物元素としてリンを含む不純物領域）に接続するソース電極層及びドレイン電極層（膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚３００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層の順に積層）が形成されている。また、酸化シリコン膜８０１のソース領域およびドレイン領域（ｐ型を付与する不純物元素として硼素を含む不純物領域）に接続するソース電極層及びドレイン電極層８０７（膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚３００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層の順に積層）が形成されている。さらに、トランジスタ上は層間絶縁層８０６（膜厚５０ｎｍの酸化シリコン膜、膜厚３００ｎｍの窒化酸化シリコン膜、膜厚４５０ｎｍの酸化窒化シリコン膜の順に積層）が形成されている。本実施例に係る容量ＴＥＧは、ゲート電極の面積を０．６６ｍｍ２となるように形成されている。
【０２３７】
図１８及び図１９に、試料Ｌ〜試料Ｏの電流−電圧（Ｉ−Ｖ）特性を測定した結果を示す。図１８及び図１９において、横軸はゲート電圧Ｖｇ（Ｖ）、縦軸はゲート電流Ｉｇ（Ａ）を表している。ここでは、試料Ｌ〜試料Ｏの基板面内２５ポイントずつＩ−Ｖ特性を測定した結果を示す。
【０２３８】
図１８及び図１９の結果より、第１のエッチング処理及び第２のエッチング処理を、基板バイアスを印加せずに行った試料Ｌは、電流値の立ち上がりが遅くなり、バラツキも少なく、耐圧が良いことがわかった。また、第１のエッチング処理は基板バイアスを印加し、第２のエッチング処理は基板バイアスを印加せずに行った試料Ｍも、電流値の立ち上がりにバラツキが生じているものの、立ち上がりが遅くなり、良好な特性が得られた。これに対し、第１のエッチング処理は基板バイアスを印加せず、第２のエッチング処理は基板バイアスを印加した試料Ｎ、及び第１のエッチング処理及び第２のエッチング処理を、基板バイアスを印加して行った試料Ｏは、電流値の立ち上がりが早く、耐圧が悪いことがわかった。
【０２３９】
図２０に、上記試料Ｌ〜試料Ｏの電界効果移動度の結果を示す。電界効果移動度の結果からも、第１のエッチング処理及び第２のエッチング処理を、基板バイアスを印加せずに行った試料Ｌ、及び第１のエッチング処理は基板バイアスを印加し、第２のエッチング処理は基板バイアスを印加せずに行った試料Ｍは、他の試料と比べてバラツキが少なく、高い電界効果移動度が得られることがわかった。
【０２４０】
以上の結果より、少なくとも第２のエッチング処理を、基板バイアスを印加せずに行った試料Ｌ及び試料Ｍは、エッチング処理において汚染が少なく、また単結晶シリコン層の表面粗さが低減されたため、良好な耐圧及び高い電界効果移動度が得られたものと考えられる。しかし、少なくとも第２のエッチング処理を、基板バイアスを印加して行った試料Ｎ、試料Ｏは、エッチング処理において汚染が生じてしまい、また単結晶シリコン層の表面が荒れしまったため、耐圧が低く、電界効果移動度も低下してしまったと考えられる。
【０２４１】
以上の結果より、本発明の一態様を適用することで、ＳＯＩ基板の作製中に生じる単結晶シリコン基板の汚染が低減することがわかった。また、このようなＳＯＩ基板を用いた半導体装置は、高性能化及び信頼性を向上させることがわかった。
【符号の説明】
【０２４２】
１    ポイント
２    ポイント
３    ポイント
４    基板
１０１    半導体基板
１０２    酸化膜
１０３    イオン
１０４    脆化領域
１０７    レーザビーム
１０８    矢印
１０９    部分
１２１    支持基板
１２２    絶縁層
１２３    単結晶半導体層
１２３    単結晶半導体層
２０５    単結晶半導体層
２０６    単結晶半導体層
２０７    ゲート絶縁層
２０８    ゲート電極層
２０９    ゲート電極層
２１０    不純物元素
２１１    マスク
２１２ａ    ｎ型不純物領域
２１３    不純物元素
２１４    マスク
２１５ａ    ｐ型不純物領域
２１５ｂ    ｐ型不純物領域
２１６ａ    側壁絶縁層
２１６ｃ    側壁絶縁層
２１７    不純物元素
２１８    マスク
２１９ａ    ｎ型不純物領域
２１９ｂ    ｎ型不純物領域
２２０ａ    ｎ型不純物領域
２２１    チャネル形成領域
２２２    不純物元素
２２３    マスク
２２４ａ    ｐ型不純物領域
２２５ａ    ｐ型不純物領域
２２６    チャネル形成領域
２２７    絶縁膜
２２８    絶縁層
２２９ａ    配線層
２３１    薄膜トランジスタ
２３２    薄膜トランジスタ
２３３ａ    ゲート絶縁層
３０１    単結晶シリコン基板
３０２    絶縁膜
３０３    ゲート電極
３２０    単結晶半導体層
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    ＴＦＴ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３４０    チャネル形成領域
３４１    高濃度不純物領域
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    単結晶半導体層
４０４    単結晶半導体層
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１０    電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５１    チャネル形成領域
４５２    高濃度不純物領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
５１１    ＲＦＣＰＵ
５１２    アナログ回路部
５１３    デジタル回路部
５１４    共振回路
５１５    整流回路
５１６    定電圧回路
５１７    リセット回路
５１８    発振回路
５１９    復調回路
５２０    変調回路
５２１    ＲＦインターフェース
５２２    制御レジスタ
５２３    クロックコントローラ
５２４    インターフェース
５２５    中央処理ユニット
５２６    ランダムアクセスメモリ
５２７    専用メモリ
５２８    アンテナ
５２９    容量部
５３０    電源管理回路
５５０    加熱温度
６２０    処理室
６２１    ステージ
６２２    ガス供給部
６２３    シャワープレート
６２４    排気口
６２５    上部電極
６２６    下部電極
６２７    交流電源
６２８    マッチングコントローラ
６２９    温度制御部
７００    携帯電話
７０１    筐体
７０２    筐体
７０３    表示部
７０４    スピーカ
７０５    マイクロフォン
７０６    操作キー
７０７    ポインティングデバイス
７０８    表面カメラ用レンズ
７０９    外部接続端子ジャック
７１０    イヤホン端子
７１１    キーボード
７１２    外部メモリスロット
７１３    裏面カメラ
７１４    ライト
８００    ガラス基板
８０１    酸化シリコン膜
８０４    ゲート絶縁層
８０５    ゲート電極層
８０６    層間絶縁層
８０７    ソース電極層及びドレイン電極層
９０１    筐体
９０２    支持台
９０３    表示部
９０４    スピーカ部
９０５    ビデオ入力端子
９１１    筐体
９１２    表示部
９１３    キーボード
９１４    外部接続ポート
９１５    ポインティングデバイス
９２１    筐体
９２２    表示部
９２３    操作キー
９２４    センサ部
９３１    筐体
９３２    表示部
９３３    レンズ
９３４    操作キー
９３５    シャッターボタン
９４１    本体
９４２    表示部
９４３    筐体
９４４    外部接続ポート
９４５    リモコン受信部
９４６    受像部
９４７    バッテリー
９４８    音声入力部
９４９    操作キー
９５０    接眼部
【図１】
2010192884.tif 000011
【図２】
2010192884.tif 000012
【図３】
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【図４】
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【図５】
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【図６】
2010192884.tif 000016
【図７】
2010192884.tif 000017
【図８】
2010192884.tif 000018
【図９】
2010192884.tif 000019
【図１０】
2010192884.tif 000020
【図１１】
2010192884.tif 000021
【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010192884.tif 000026
【図１８】
2010192884.tif 000027
【図１９】
2010192884.tif 000028
【図２０】
2010192884.tif 000029
【図１３】
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