(57)【要約】      （修正有）【課題】階調ビット数／画素を可変とし、最大階調ビット数以下の指定階調ビット数のデータを、そのまま表示データＲＡＭに格納でき、ＲＡＭから読み出されてアナログ−デジタル変換回路に入力されるデータを、階調ビット数／画素に変換する。【解決手段】表示パネルの階調ビット数／画素に応じたデータ信号を表示パネルに供給して駆動するドライバＩＣは、ＲＡＭとＲＡＭのラインアドレスを指定するラインアドレス回路を有する。ＲＡＭは、最大階調ビット数をｎ１（ｎ１は２以上の整数）、指定階調ビット数をｎ２（１≦ｎ２≦ｎ１）とした時、ｋ＝ｌｏｇ２（ｎ１／ｎ２）を満たす２ｋ（ｋは０か自然数）フレームに分けてｎ２の表示データを格納する。ラインアドレス回路は、ｎ１に応じたＭ（Ｍは２以上の整数）ビットのラインアドレスを発生、オフセット値であるｋビットのフレームアドレスに応じてオフセットされたＭビットのラインリードアドレスを出力する。【選択図】図１１
2010066593.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの一画素あたりの階調ビット数（Bit Per Pixel）に応じたデータ信号を、前記表示パネルの複数のデータ信号線に供給して駆動するドライバＩＣにおいて、
最大階調ビット数の表示データを少なくとも１フレーム分格納する容量を有するＲＡＭと、
前記ＲＡＭのラインリードアドレスを指定するラインアドレス回路と、
前記ＲＡＭからの出力に基づいて前記複数のデータ信号線を駆動するドライブ回路と、
を有し、
前記ＲＡＭは、前記最大階調ビット数をｎ１（ｎ１は２以上の整数）とし、指定階調ビット数をｎ２（１≦ｎ２≦ｎ１）としたとき、ｋ＝ｌｏｇ２（ｎ１／ｎ２）を満たす２ｋ（ｋは０または自然数）フレームに分けて指定階調ビット数ｎ２の表示データを格納し、
前記ラインアドレス回路は、前記最大階調ビット数ｎ１に応じたＭ（Ｍは２以上の整数）ビットのラインアドレスを発生させ、オフセット値であるｋビットのフレームアドレスに応じてオフセットされたＭビットのラインリードアドレスを出力することを特徴とするドライバＩＣ。
【請求項２】
請求項１において、
前記ラインアドレス回路は、
前記Ｍビットのラインアドレスを発生するカウンタと、
前記指定階調ビット数ｎ２に基づいて、ｋビットのフレームアドレスを発生するフレームアドレス発生回路と、
前記カウンタの出力であるＭビットのラインアドレスの上位（Ｍ−ｋ）ビットの上位側にオフセット値である前記ｋビットのフレームアドレスを加算して、オフセットされたＭビットのラインリードアドレスを前記ＲＡＭに出力する加算器と、
を含むことを特徴とするドライバＩＣ。
【請求項３】
請求項２において、
前記ドライブ回路は、
前記複数のデジタル−アナログ変換回路と、
前記複数のデジタル−アナログ変換回路にアナログ階調電圧を供給する電源回路と、
前記複数のデジタル−アナログ変換回路と前記ＲＡＭとの間に設けられた複数のデータセレクタとを含み、
前記複数のデジタル−アナログ変換回路の各々は、２ｎ１個の１ビット一致検出回路を含み、
前記データセレクタは、セレクト信号に基づいて、前記ＲＡＭ出力であるｎ１ビットをｎ２ビットずつ選択し、かつ、前記指定階調ビット数ｎ２を選択するモード信号に基づいて、選択されたｎ２ビットの上位ｎ０（ｎ０＝ｎ１−ｎ２）ビットに０を追加して、前記指定階調ビット数に拘わらず前記１ビット一致検出回路に入力される１画素あたりのデータ長をｎ１ビットとすることを特徴とするドライバＩＣ。
【請求項４】
請求項３において、
前記データセレクタは、前記セレクト信号の切り換えタイミング信号として、前記Ｍビットのラインアドレスのうちの下位ｋビットのアドレスが入力されることを特徴とするドライバＩＣ。
【請求項５】
請求項４おいて、
前記電源回路は、最大階調ビット数ｎ１が設定された時に、設定データに基づいてＳ（Ｓ＞２ｎ１）個のアナログ電圧の中から２ｎ１個のガンマ補正された階調電圧を選択する複数のアナログスイッチを含み、
前記設定データはＢＰＰ切り替えデータを含み、前記複数のアナログスイッチは、前記指定階調ビット数ｎ２に基づいて２ｎ２個の階調電圧を選択することを特徴とするドライバＩＣ。
【請求項６】
請求項５において、
前記複数のアナログスイッチは、前記２ｎ１個の階調電圧の最大及び最小電圧の一方を除いて、前記指定階調ビット数毎に、前記１ビット一致検出回路に入力される同一のｎ１ビットデータに対して異なる階調電圧を選択することを特徴とするドライバＩＣ。
【請求項７】
表示パネルの一画素あたりの階調ビット数（Bit Per Pixel）に応じたデータ信号を、前記表示パネルの複数のデータ信号線に供給して駆動するドライバＩＣにおいて、
最大階調ビット数の表示データを少なくとも１フレーム分格納する容量を有するＲＡＭと、
前記ＲＡＭからの出力に基づいて前記複数のデータ信号線を駆動するドライブ回路と、
を有し、
前記ＲＡＭは、前記最大階調ビット数をｎ１（ｎ１は２以上の整数）とし、指定階調ビット数をｎ２（１≦ｎ２≦ｎ１）としたとき、指定階調ビット数ｎ２の表示データを格納し、
前記ドライブ回路は、
前記複数のデジタル−アナログ変換回路と、
前記複数のデジタル−アナログ変換回路にアナログ階調電圧を供給する電源回路と、
前記複数のデジタル−アナログ変換回路と前記ＲＡＭとの間に設けられた複数のデータセレクタとを含み、
前記複数のデジタル−アナログ変換回路の各々は、２ｎ１個の１ビット一致検出回路を含み、
前記データセレクタは、セレクト信号に基づいて、前記ＲＡＭ出力であるｎ１ビットをｎ２ビットずつ選択し、かつ、前記指定階調ビット数ｎ２を選択するモード信号に基づいて、選択されたｎ２ビットの上位ｎ０（ｎ０＝ｎ１−ｎ２）ビットに０を追加して、前記１ビット一致検出回路に入力される１画素あたりのデータ長をｎ１ビットとすることを特徴とするドライバＩＣ。
【請求項８】
請求項７において、
前記最大階調ビット数ｎ１に応じたＭ（Ｍは２以上の整数）ビットのラインアドレスを発生するカウンタをさらに有し、
前記複数のデータセレクタの各々は、前記セレクト信号の切り換えタイミング信号として、前記Ｍビットのラインアドレスのうち、ｋ＝ｌｏｇ２（ｎ１／ｎ２）を満たす下位ｋビットのアドレスが入力されることを特徴とするドライバＩＣ。
【請求項９】
請求項７または８において、
前記複数のデジタル−アナログ変換回路の各々と前記データセレクタの各々との間に、前記データセレクタの出力を所定の周期でデジタル的に極性反転させる極性反転回路をさらに有し、
前記極性反転回路は、前記データセレクタの出力のうち上位ｎ０のデータを反転させないことを特徴とするドライバＩＣ。
【請求項１０】
複数の走査線と複数のデータ信号線とによって駆動される電気光学素子を含む表示パネルと、
請求項１乃至９のいずれかに記載のドライバＩＣと、
を含むことを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学素子を有する表示パネルを駆動するドライバＩＣ及びそれを用いた電気光学装置等に関する。
【背景技術】
【０００２】
例えば液晶ドライバＩＣとして、表示データＲＡＭと、ＲＡＭ出力をラッチするラッチ回路と、ラッチされた表示データ（デジタル値）をアナログ階調電圧に変換するデジタル−アナログ変換回路と、階調電圧に基づいて液晶パネルのデータ信号線を駆動するドライバ部とを有している。
【０００３】
この種の液晶ドライバＩＣでは、一画素あたりの階調ビット数（Bit Per Pixel）を可変とするものがある。ただし、デジタル−アナログ変換回路に入力される階調ビット数は、最大階調ビット数で固定である。そこで、最大階調ビット数未満の階調ビット数のデータが入力された場合には、ドライバＩＣ内のデジタル−アナログ変換回路の上流にて、最大階調ビット数に置き換える必要がある。
【０００４】
従来、最大階調ビット数未満の階調ビット数のデータを最大階調ビット数に置き換える方法として、大別して２つの方法が知られている。一つは、最大階調ビット数未満の階調ビット数のデータが入力された時に、そのデータのＭＳＢを、そのデータのＬＳＢに追加してビット数を増大させる方法である。
【０００５】
他の一つは、特許文献１に記載されているように、最大階調ビット数未満の階調ビット数のデータを、ルックアップテーブルにより最大階調ビット数に変換するものである。
【特許文献１】特開２００３−２４１７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した２つの方法では、入力されたデータのＭＳＢをＬＳＢに割り当てる回路や、ルックアップテーブルが必要となり、ドライバＩＣ内での回路規模が増大する。
【０００７】
さらには、これらの増設回路は表示データＲＡＭの上流に設けられてビット数が増大されるため、入力され多データの階調ビット数が最大階調ビット数未満であっても、表示データＲＡＭでの占有記憶領域は最大階調ビット数のデータと同じとなる。従って、一画素あたりの階調ビット数を少なくしたことと反比例させて、表示データＲＡＭ内に格納できる表示データのフレーム数を増大させることができない。
【０００８】
そこで、本発明の目的は、一画素あたりの階調ビット数を可変とし、最大階調ビット数とそれ未満の階調ビット数との各データを、その階調ビット数のまま表示データＲＡＭに格納でき、最大階調ビット数のデータに用いるラインアドレスを用いて、最大階調ビット数未満の階調ビット数のデータを読み出し可能としたドライバＩＣ及びそれを用いた電気光学装置を提供することにある。
【０００９】
本発明の他の目的は、一画素あたりの階調ビット数を可変とし、最大階調ビット数以下の指定階調ビット数のデータを、そのまま表示データＲＡＭに格納でき、しかも、ＲＡＭから読み出されてアナログ−デジタル変換回路に入力されるデータを、一画素当たり最大階調ビット数に変換できるドライバＩＣ及びそれを用いた電気光学装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様は、表示パネルの一画素あたりの階調ビット数（Bit Per Pixel）に応じたデータ信号を、前記表示パネルの複数のデータ信号線に供給して駆動するドライバＩＣにおいて、
最大階調ビット数の表示データを少なくとも１フレーム分格納する容量を有するＲＡＭと、
前記ＲＡＭのラインリードアドレスを指定するラインアドレス回路と、
前記ＲＡＭからの出力に基づいて前記複数のデータ信号線を駆動するドライブ回路と、
を有し、
前記ＲＡＭは、前記最大階調ビット数をｎ１（ｎ１は２以上の整数）とし、指定階調ビット数をｎ２（１≦ｎ２≦ｎ１）としたとき、ｋ＝ｌｏｇ２（ｎ１／ｎ２）を満たす２ｋ（ｋは０または自然数）フレームに分けて指定階調ビット数ｎ２の表示データを格納し、
前記ラインアドレス回路は、前記最大階調ビット数ｎ１に応じたＭ（Ｍは２以上の整数）ビットのラインアドレスを発生させ、オフセット値であるｋビットのフレームアドレスに応じてオフセットされたＭビットのラインリードアドレスを出力することを特徴とするドライバＩＣに関する。
【００１１】
本発明の一態様によれば、一画素あたりの階調ビット数を可変とし、ＲＡＭには、最大階調ビット数ｎ１とそれ未満の階調ビット数との各データを、その指定階調ビット数のまま表示データＲＡＭに格納でき、しかも最大階調ビット数のデータに用いるＭビットのラインアドレスを用いて、最大階調ビット数未満の階調ビット数のデータを読み出し可能である。例えば、Ｍビットの表示ラインカウンタ（走査線の行番号に相当する）があったとき、最大階調ビット数４（４ＢＰＰ：Bit Per Pixel）のときにはｋ＝０となり、２ｋ＝１フレームに格納された表示データを、オフセットなしのＭ−ｋ＝Ｍビットのラインリードアドレスで読み出す（表示ラインカウンタのラインアドレス＝ラインリードアドレス）。指定階調ビット数２（２ＢＰＰ）ではｋ＝１となり、２ｋ＝２フレームに分けて一画素２ビットデータが格納され、Ｍビットの表示ラインカウンタのうちの上位（Ｍ−ｋ）ビットに、ｋビットのフレームアドレスに応じた値でオフセットされた（加算された）ことによって求まるＭビットのラインリードアドレスを指定して表示データを読み出す。指定階調ビット数１（１ＢＰＰ）ではｋ＝２となり、２ｋ＝４フレームに分けて一画素１ビットデータが格納され、Ｍビットの表示ラインカウンタのうちの上位（Ｍ−ｋ）ビットにｋビットのフレームアドレスに応じた値でオフセットされた（加算された）ことによって求まるＭビットのラインリードアドレスを指定して表示データを読み出す。いずれの場合も、ｋビットのフレームアドレスを表示ラインカウンタの上位（Ｍ−ｋ）ビットに加算することで、Ｍビットのラインリードアドレスを生成できる。なお、Ｍビットのラインアドレスのうちの下位ｋビットは、後述するようにＲＡＭ出力後のタイミング切り換え信号として用いることができる。
【００１２】
本発明の一態様では、前記ラインアドレス回路は、前記Ｍビットのラインアドレスを発生するカウンタと、前記指定階調ビット数ｎ２に基づいて、オフセット値であるｋビットのフレームアドレスを発生するフレームアドレス発生回路と、前記カウンタの出力であるＭビットのラインアドレスの上位（Ｍ−ｋ）ビットの上位側に前記ｋビットのフレームアドレスを加算して、オフセットされたＭビットのラインリードアドレスを前記ＲＡＭに出力する加算器と、を含むことができる。
【００１３】
これにより、ｎ１＝ｎ２の時にはカウンタ出力であるラインアドレスをそのままラインリードアドレスとして用い、ｎ１＜ｎ２の時には、オフセットされたＭビットのラインリードアドレスにより第１フレームの先頭ラインから終了ラインまでラインアドレス指定した後に、他のＭビットのラインリードアドレスにより第２フレームの先頭ラインアドレスをアドレス指定することができる。
【００１４】
本発明の一態様では、前記ドライブ回路は、
前記複数のデジタル−アナログ変換回路と、
前記複数のデジタル−アナログ変換回路にアナログ階調電圧を供給する電源回路と、
前記複数のデジタル−アナログ変換回路と前記ＲＡＭとの間に設けられた複数のデータセレクタとを含み、
前記複数のデジタル−アナログ変換回路の各々は、２ｎ１個の１ビット一致検出回路を含み、
前記データセレクタは、セレクト信号に基づいて、前記ＲＡＭ出力であるｎ１ビットをｎ２ビットずつ選択し、かつ、前記指定階調ビット数ｎ２を選択するモード信号に基づいて、選択されたｎ２ビットの上位ｎ０（ｎ０＝ｎ１−ｎ２）ビットに０を追加して、前記指定階調ビット数に拘わらず前記１ビット一致検出回路に入力される１画素あたりのデータ長をｎ１ビットとすることができる。
【００１５】
このように、ＲＡＭには指定階調ビット数のまま表示データＲＡＭに格納でき、複数のアナログ−デジタル変換回路へは、指定階調ビット数に拘わらず最大階調ビット数ｎ１のデータを入力させることができる。
【００１６】
本発明の一態様では、前記データセレクタは、前記セレクト信号の切り換えタイミング信号として、前記Ｍビットのラインアドレスのうちの下位ｋビットのアドレスを入力させることができる。例えば、最大階調ビット数４（４ＢＰＰ）のときにはｋ＝０となり、セレクト信号の切り換えは不要となる。指定階調ビット数２（２ＢＰＰ）ではｋ＝１となり、ｋ＝１ビットによってセレクタ信号を切り換えて表示データを２回に分けて出力することができる。指定階調ビット数１（１ＢＰＰ）ではｋ＝２となり、ｋ＝２ビットによってセレクタ信号を切り換えて表示データを４回に分けて出力することができる。
【００１７】
本発明の一態様では、前記電源回路は、最大階調ビット数ｎ１が設定された時に、設定データに基づいてＳ（Ｓ＞２ｎ１）個のアナログ電圧の中から２ｎ１個のガンマ補正された階調電圧を選択する複数のアナログスイッチを含み、
前記設定データはＢＰＰ切り替えデータを含み、前記複数のアナログスイッチは、前記指定階調ビット数ｎ２に基づいて２ｎ２個の階調電圧を選択することができる。
【００１８】
このように、ガンマ補正回路として用いられる電源回路を利用して、指定階調ビット数ｎ２に応じた２ｎ２個の階調電圧を選択することができる。
【００１９】
本発明の一態様では、前記複数のアナログスイッチは、前記２ｎ１個の階調電圧の最大及び最小電圧の一方を除いて、前記指定階調ビット数毎に、前記１ビット一致検出回路に入力される同一のｎ１ビットデータに対して異なる階調電圧を選択することができる。
【００２０】
例えばｎ１＝４（４ＢＰＰ）の時の２ｎ１＝１６個の階調電圧（Ｖ０−Ｖ１５）の最大及び最小電圧の一方（例えばＶ０）を除いて、指定階調ビット数ｎ２毎に、１ビット一致検出回路に入力される同一のｎ１ビットデータ（例えば０００１）に対して異なる階調電圧（例えば、Ｖ１，Ｖ５，Ｖ１５）を選択することができる。
【００２１】
本発明の他の態様は、表示パネルの一画素あたりの階調ビット数（Bit Per Pixel）に応じたデータ信号を、前記表示パネルの複数のデータ信号線に供給して駆動するドライバＩＣにおいて、
最大階調ビット数の表示データを少なくとも１フレーム分格納する容量を有するＲＡＭと、
前記ＲＡＭからの出力に基づいて前記複数のデータ信号線を駆動するドライブ回路と、
を有し、
前記ＲＡＭは、前記最大階調ビット数をｎ１（ｎ１は２以上の整数）とし、指定階調ビット数をｎ２（１≦ｎ２≦ｎ１）としたとき、指定階調ビット数ｎ２の表示データを格納し、
前記ドライブ回路は、
前記複数のデジタル−アナログ変換回路と、
前記複数のデジタル−アナログ変換回路にアナログ階調電圧を供給する電源回路と、
前記複数のデジタル−アナログ変換回路と前記ＲＡＭとの間に設けられた複数のデータセレクタとを含み、
前記複数のデジタル−アナログ変換回路の各々は、２ｎ１個の１ビット一致検出回路を含み、
前記データセレクタは、セレクト信号に基づいて、前記ＲＡＭ出力であるｎ１ビットをｎ２ビットずつ選択し、かつ、前記指定階調ビット数ｎ２を選択するモード信号に基づいて、選択されたｎ２ビットの上位ｎ０（ｎ０＝ｎ１−ｎ２）ビットに０を追加して、前記１ビット一致検出回路に入力される１画素あたりのデータ長をｎ１ビットとすることを特徴とするドライバＩＣに関する。
【００２２】
本発明の他の態様によれば、一画素あたりの階調ビット数を可変とし、最大階調ビット数以下の指定階調ビット数ｎ２のデータを、そのまま表示データＲＡＭに格納でき、しかも、ＲＡＭから読み出されてアナログ−デジタル変換回路に入力されるデータを、一画素当たり最大階調ビット数ｎ１に変換できる。
【００２３】
この際、上述した通り、前記最大階調ビット数ｎ１に応じたＭ（Ｍは２以上の整数）ビットのラインアドレスを発生するカウンタをさらに有し、前記データセレクタには、前記セレクト信号の切り換えタイミング信号として、前記Ｍビットのラインアドレスのうち、ｋ＝ｌｏｇ２（ｎ１／ｎ２）を満たす下位ｋビットのアドレスを供給することができる。
【００２４】
本発明の他の態様では、前記複数のデジタル−アナログ変換回路の各々と前記データセレクタの各々との間に、前記データセレクタの出力を所定の周期でデジタル的に極性反転させる極性反転回路をさらに有することができる。この際、前記極性反転回路は、前記データセレクタの出力のうち上位ｎ０のデータを反転させないようにする。これにより、データセレクタの出力をデジタル的に極性反転して、電気光学素子に印加される電圧を所定の周期で反転させることができる。なお、極性反転駆動は、複数のデジタル−アナログ変換回路に供給されるアナログ階調電圧を反転させても良い。
【００２５】
本発明の更に他の態様は、
複数の走査線と複数のデータ信号線とによって駆動される電気光学素子を含む表示パネルと、上述したいずれかの形態に係るドライバＩＣとを含むことを特徴とする電気光学装置を定義している。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
（表示ユニット）
図１は本実施形態に係る車載用表示ユニット（広義には電気光学装置）の平面図である。この車載用表示ユニット１０は、表示パネル２０と、ＭＰＵ（マイクロプロセッサユニット）３０と、ドライバＩＣ１００とを含んでいる。
【００２８】
表示パネル２０は、例えばＸ方向の画素数Ｘ１＝３２０及びＹ方向の画素数Ｙ１＝３２０の３２０×３２０画素を有するアモルファスＳｉ−ＴＦＴ液晶パネルである。この表示パネル２０の各画素は、図２に示すように、ゲートが走査線（ゲート線）Ｇに接続され、ソースがデータ信号線（ソース線）Ｓに接続された薄膜トランジスタ（ＴＦＴ）Ｔと、保持容量Ｃと、画素電極Ｐ等を含んで構成される。表示パネル２０には、Ｘ方向に沿って延び、Ｙ方向にて等間隔に配置されたＹ１本の走査線Ｇと、Ｙ方向に沿って延び、Ｘ方向にて等間隔に配置されたＸ１本のデータ信号線Ｓとを有する。液晶パネル２０は、走査線Ｇ、データ信号線Ｓ、薄膜トランジスタＴ及び画素電極Ｐなどが形成されたアクティブマトリクス基板と、全ての画素電極Ｐと対向する対向電極が形成された対向基板との間に、電気光学素子である液晶を封入することで構成されている。
【００２９】
図１に示すドライバＩＣ１００は、ＭＰＵ３０からのコマンド、コマンドに続くパラメータ又はデータに基づいて、液晶パネル２０の各画素を例えば２階調、４階調及び１６階調のいずれかのＢＰＰ（Bit Per Pixel）モードで駆動可能な１チップドライバＩＣである。このドライバＩＣ１００は、例えばアクティブマトリクス基板（ガラス基板）上の配線領域に直接搭載できるＣＯＧ（Chip on Glass）対応のバンプを有することができる。こうすると、表示パネル２０とドライバＩＣ１００とで表示モジュール（これも電気光学装置である）を構成できる。
【００３０】
本実施形態に係る液晶パネル２０は、その周縁が外枠４０で覆われており、外枠４０の開口４２の内側の露出領域が、例えばＸ方向の画素数Ｘ２＝２００、Ｙ方向の画素数Ｙ２＝２００で構成される矩形領域となっている。
【００３１】
なお、開口４２の内側にて露出する２００×２００画素の有効表示領域２０Ａは、中心画像領域２０Ｂとその周縁の縁取り領域２０Ｃとを有する。縁取り領域２０Ｃの幅となるＸ方向の画素数Ｘ３，Ｘ４及びＹ方向の画素数Ｙ３，Ｙ４はそれぞれ数画素程度であり、本実施形態ではＸ３＝Ｘ４＝Ｙ３＝Ｙ４＝２画素とする。
【００３２】
縁取り領域２０Ｃは、外枠４０と中心画像領域２０Ｂとのつなぎ部分となる。表示ユニット１０の周縁を覆う外枠４０の材質が例えばプラスチックであり、表示パネル２０の中心領域２０Ｂの最外表面はガラスであり、材質の違う外枠４０と中心画像領域２０Ｂとのつなぎ部分を綺麗に見せること、あるいはつなぎ部分を目立たなくする等のニーズから、有効表示領域２０Ａの周縁の例えば２画素分の幅だけを、縁取り領域２０Ｃとして特定の階調値で駆動する。本実施形態では、縁取り領域２０Ｃを外枠４０の色と同色とするために例えば黒表示している。
【００３３】
（ドライバＩＣ）
図３は、ドライバＩＣ１００のブロック図である。図３において、システムインターフェース１０２は、図１に示すＭＰＵ３０との間で信号を入出力するためのインターフェースである。このシステムインターフェース１０２は、コントロール端子として以下に示す端子を有する。チップセレクト端子ＸＣＳにＬＯＷが入力されると、データ／コマンドの入出力が可能となる。データバス端子Ｄ０−Ｄ７は、８ビットのデータまたはコマンドがパラレルに入出力される。識別端子ＡＯは、ＨＩＧＨが入力されるとデータバス端子Ｄ０−Ｄ７にはデータ（またはコマンドに続くパラメータ）が入力され、ＬＯＷが入力されるとデータバス端子Ｄ０−Ｄ７にはコマンドが入力される。リード端子ＸＲＤは、ＬＯＷが入力されている期間に亘ってデータバス端子Ｄ０−Ｄ７を出力状態とする。ライト端子ＸＷＲは、ＭＰＵ３０からのライト信号が入力され、ライト信号の立ち上がりエッジでデータバス端子Ｄ０−Ｄ７への信号がラッチされる。シリアルクロック端子ＳＣＬにはシリアルクロックが、シリアルデータ入力端子ＳＤにはシリアルデータが、ＭＰＵインターフェース選択端子ＩＦにはシリアル／パラレルの識別信号が、それぞれ入力される。
【００３４】
ゲートアレイで構成される制御ロジック回路１０４は、データバス端子Ｄ０−Ｄ７またはシリアルデータ入力端子ＳＤからのコマンド／パラメータのデコーダとレジスタ等を備える。不揮発性メモリであるマルチタイムＰＲＯＭ１０６は、このドライバＩＣ１００が接続される表示パネル１０に固有の制御データ例えば画質調整データとして、例えば対向電極に印加される電圧値ＶcomH用電子ボリュームのオフセット調整のための制御データ等が記憶される。こうして、表示パネル２０とセットで用いられるドライバＩＣ内に、その表示パネル２０に固有の制御データを格納しておくことで、表示パネル２０とドライバＩＣ１００とで構成される表示モジュール単位で画質調整が可能となる。なお、このドライバＩＣ１００またはＭＰＵ３０にはマルチタイムＰＲＯＭ１０６よりも大容量の不揮発性メモリ例えばＥ２ＰＲＯＭが接続され、表示パネル２０に固有の制御データ以外の制御データを格納することができる。なお、マルチタイムＰＲＯＭ１０６は５回程度まで電気的に書き換え可能であり、上述した画質調整データの他、ユーザＩＤデータ等も格納できる。また、発振回路１０８は、ドライバＩＣ１００内部にて基準クロックを生成する。
【００３５】
ドライバＩＣ１００は、表示データを記憶する表示データＲＡＭ１１０を内蔵している。本実施形態では、３２０×３２０個の各画素を最大階調数１６（４ＢＰＰ）で表示するために、３２０×３２０×４ビットの記憶容量を有する。つまり、表示データＲＡＭ１１０は、４ＢＰＰモードでは少なくとも１フレーム分の表示データを記憶できる。１画素あたりの階調数が減少すれば、１フレーム分の表示データは少なくなり、ＢＰＰ(Bit Per Pixel)のビット数に反比例して、ＲＡＭ１１０に格納できる表示データのフレーム数は増加する。つまり、２ＢＰＰ（４階調）では１フレームデータは３２０×３２０×２ビットとなるので、表示データＲＡＭ１１０には２フレーム分の表示データを格納できる。同様に、１ＢＰＰ（２階調）では１フレームデータは３２０×３２０×１ビットとなるので、表示データＲＡＭ１１０には４フレーム分の表示データを格納できる。
【００３６】
表示データＲＡＭ１１０の周辺回路として、Ｉ／Ｏバッファ１１２、表示タイミング発生回路１１４、ページアドレス回路１１６、カラムアドレス回路１１８及びラインアドレス回路１２０を有する。ＭＰＵ３０と表示データＲＡＭ１１０との間は、システムインターフェース１０２、制御ロジック１０４及びＩ／Ｏバッファ１１２を介してデータが入出力される。なお、制御ロジック１０４には、各種デコーダ及びレジスタの他に、ライトバスホルダとリードバスホルダ等を有することができる。
【００３７】
表示データＲＡＭ１１０のアドレスは、ＭＰＵ３０との間で表示データを入出力する際にはページアドレス回路１１６とカラムアドレス回路１１８が用いられ、表示パネル２０を駆動する際にラインアドレス回路１２０が用いられる。これらアドレス回路１１６−１２０には、表示タイミング発生回路１１４からのタイミング信号が入力される。
【００３８】
表示データＲＡＭ１１０の表示データに基づいて表示パネル２０を駆動するために、表示データラッチ回路１２２と、３２０本のソース線Ｓを駆動するソースドライバ（広義にはドライバ回路）１３０が設けられている。
【００３９】
ドライバＩＣ１００の各部に電圧を供給する電源回路１４０が設けられている。この電源回路１４０は、外部から供給される電圧に基づいて、ドライバＩＣ１００の各部に必要な電圧を生成して供給する。電源回路１４０は、ソースドライバ１３０内部に設けられたデジタル−アナログ変換回路（ＤＡＣ）に階調電圧を供給するためのガンマ補正回路を含んでいる。
【００４０】
ドライバＩＣ１００は、３２０本のゲート線Ｇを駆動するゲートドライバ１４２Ａ，１４２Ｂを有する。なお、図１に示すように、外枠４０により覆われた領域（非表示領域）はゲート線を駆動する必要がないので、本実施形態では３２０本のゲート線をＧ０−Ｇ３１９とすると、図１のＹ方向の両端部６０本に相当するゲート線Ｇ０−Ｇ５９とゲート線Ｇ２６０−Ｇ３１９とは、ドライバＩＣ１００に接続しなくても良い。あるいは、全ゲート線をドライバＩＣ１００に接続したときには、上述したパーシャル駆動によって非表示領域を設定しても良い。
【００４１】
（表示データＲＡＭのメモリ空間と各ＢＰＰモードでの表示空間との関係）
図４は、表示データＲＡＭ１１０のメモリ空間を示し、図５〜図７はそれぞれ４ＢＰＰ，２ＢＰＰ，１ＢＰＰの各モードでの表示データＲＡＭ１１０の画素毎のビット配列を表示空間上で示している。図４に示すように、表示データＲＡＭ１１０には、最大階調数１６（４ＢＰＰ）のモードでは、２画素分の８ビットデータＤ０−Ｄ７がメモリ空間（図４）上でも表示空間（図５）上でも２ラインとなるように、１画素４ビット×２ラインで格納される。つまり、内部データバス単位である８ビットデータＤ０−Ｄ７が、１ライン目データ（Ｄ０−Ｄ３）と２ライン目データ（Ｄ４−Ｄ７）に対応する。
【００４２】
内部データバス単位である８ビットデータＤ０−Ｄ７が１画素４ビット×２ラインで格納されるため、表示データＲＡＭ１１０は、図４に示すように１ページあたり２ラインを有するページアドレスでアドレス管理される。本実施形態では全３２０ラインであるから、図４に示すように表示データＲＡＭ１１０は全１６０ページ（ページアドレス０〜１５９）を有する。なお、表示データＲＡＭ１１０の２ラインから読み出される４ビット（最大階調ビット数に一致）の表示データが、図３に示す表示データラッチ回路１２２にてラッチされる。ただし、後述する通り、表示データラッチ回路１２２は省略しても良い。
【００４３】
ＭＰＵ３０が表示データＲＡＭ１１０に表示データを格納する時には、ライン方向はページアドレスにて指定される。ページアドレス方式では、開始ページアドレス、終了ページアドレス、開始カラムアドレス及び終了カラムアドレスで指定される矩形メモリ空間に表示データが格納される。従って、３２０×３２０の全画素領域でも、図１に示す２００×２００の有効表示領域２０Ａでも、あるいは特定の書き換え矩形領域でも、ページアドレス方式で一括してアドレス指定できる。
【００４４】
一方、図６に示す４階調（２ＢＰＰ）モードでは、図４に示すメモリ空間に記憶された表示データは、図６に示す表示空間のビット配列に相当する。つまり、内部データバス単位である８ビットデータＤ０−Ｄ７が、１画素２ビット×４ラインに相当し、１ライン目データ（Ｄ０，Ｄ１）、２ライン目データ（Ｄ２，Ｄ３）、３ライン目データ（Ｄ４，Ｄ５）及び４ライン目データ（Ｄ６，Ｄ７）に対応する。
【００４５】
さらに、図７に示す２階調（１ＢＰＰ）モードでは、図４に示すメモリ空間に記憶された表示データは、図７に示す表示空間のビット配列に相当する。つまり、内部データバス単位である８ビットデータＤ０−Ｄ７が、１画素１ビット×８ラインに相当し、１ライン目データ（Ｄ０）、２ライン目データ（Ｄ１）、３ライン目データ（Ｄ２）、４ライン目データ（Ｄ３）、５ライン目データ（Ｄ４）、６ライン目データ（Ｄ５）、７ライン目データ（Ｄ６）及び８ライン目データ（Ｄ７）に対応する。
【００４６】
（メモリ空間上の１ページに対応する表示空間上のライン数Ｎと縁取り領域の画素数ｎとの関係）
本実施形態では、ＭＰＵ３０から供給される１フレーム分の表示データ（第１画像データ）が、図８に示す表示メモリ２０の表示空間上ではＹ方向のＮ（Ｎ≧２）ライン分に相当するページ単位で、表示テータＲＡＭ１１０のメモリ空間上の複数ページに書き込まれている。ここで、２階調（１ＢＰＰ）では図７に示すようにＮ＝８であり、４階調（２ＢＰＰ）では図６に示すようにＮ＝４であり、１６階調（４ＢＰＰ）では図５に示すようにＮ＝２である。
【００４７】
ここで、図１に示す縁取り領域２０Ｃのうち、Ｙ方向の両端部の縁取り領域２０Ｃの幅に相当する画素数をｎとする。図８では、Ｎ＞ｎが成立する。事実、２階調（１ＢＰＰ）ではＮ＝８であり、４階調（２ＢＰＰ）ではＮ＝４であるので、図８にてｎ＝２とした本実施形態ではＮ＞ｎが成立する。一方、１６階調（４ＢＰＰ）ではＮ＝ｎ＝２である。
【００４８】
Ｎ＝ｎ＝２である１６階調（４ＢＰＰ）の場合には、図８に示す表示空間上のＮ＝２ラインを例えば黒表示することは比較的容易である。なぜなら、図１の有効表示領域２０Ａ（２０Ｂ＋２０Ｃ）に相当する表示データＲＡＭ１１０の２００ライン（１００ページ分）×２００カラムの画素領域に一旦、縁取りデータと同色の「黒」データを書き込み、その後、図１の中心表示領域２０Ｂに相当する１９６ライン（９８ページ分）×１９６カラムの画素領域に所望の画像データを上書きすれば良いからである。また、図８のＸ方向の両端に縁取り領域２０Ｃを設定する場合でも、Ｘ方向にはページの概念がなく１カラムアドレス毎に指定できるので、全領域に縁取りデータと同色の「黒」データを一旦書き込み、その後、図１の中心表示領域２０Ｂに相当するカラムアドレスを指定して所望の画像データを上書きすれば良い。
【００４９】
しかし、２階調（１ＢＰＰ）モード時のＮ＝８の時や、４階調（２ＢＰＰ）モードでのＮ＝４の時には、Ｎ＞ｎ＝２となり、上述した手法では縁取り領域２０Ｃのみに対応するメモリ領域に「黒」データに書き込むことができない。なぜなら、例えば２階調（１ＢＰＰ）モード時のＮ＝８の時には、ページアドレスの１ページに相当する表示空間上の８ライン毎（図７中の仕切り線毎）にしかデータを書き換えられないからである。４階調（２ＢＰＰ）モード時のＮ＝４の時には、ページアドレスの１ページに相当する表示空間上の４ライン毎（図６中の仕切り線毎）にしかデータを書き換えられないからである。よって、ページアドレスの１ページ未満に相当する表示空間上の２ラインにのみ「黒」データに書き込むことができない。
【００５０】
従って、このような場合には、ページアドレスの１ページに相当する表示空間上の８ライン中の特定２ラインについてのみ、ＭＰＵ３０が「黒」データを供給しなければならず、ＭＰＵ３０の負担が大きくなってしまう。なお、１６階調（４ＢＰＰ）モード時のときでも、Ｎ，ｎの設定如何では、Ｎ＞ｎとなって、同様な問題が生ずる。
【００５１】
（表示データＲＡＭの入力段に設けられるビット演算回路）
図９は、Ｎ＞ｎの場合であっても、表示パネル２０の表示空間のＹ方向にて連続するｎ（１≦ｎ＜Ｎ）ラインに亘って、ＭＰＵ３０から供給される表示データ（第１画像データ）以外の縁取りデータ（第２画像データ）をドライバＩＣ１００から出力すること可能している。
【００５２】
この実施形態では、表示データＲＡＭ１１０中の指定されたページ（例えば先頭及び／または最終ページなど）にＭＰＵ３０から供給される表示データ（第１画像データ）の一部を書き込む前に、所定ビット演算パターンと第１画像データの一部とをビット演算して、ｎラインに亘って縁取りデータ（第２画像データ）を生成するビット演算回路２００を設けている。
【００５３】
このビット演算回路２００にて縁取りデータ（第２画像データ）を生成できる原理は、図１０（Ａ）〜図１０（Ｃ）の通りである。図１０（Ａ）では、説明を簡易にするために、２階調（１ＢＰＰ）モード（Ｎ＝８）を例に挙げ、１ビットの画素データが「０」であれば黒表示、「１」であれば白表示とし、表示空間上でｎ＝２ラインの縁取り領域２０Ｃを黒表示データとする。
【００５４】
図１０（Ａ）において、表示データＤ０−Ｄ７はＭＰＵ３から供給される表示データ（第１画像データ）であり、２階調（１ＢＰＰ）モードでは表示メモリ２０の表示空間上の８ライン分の各画素データに相当する。図１０（Ａ）に示す８ビット演算パターンＢＰ１は、ＬＳＢ側の下位２ビットが「０」でＭＳＢ側の上位６ビットは「１」に固定されている。
【００５５】
図９に示すビット演算回路２００には、図１０（Ａ）に示す表示データＤ０−Ｄ７と８ビット演算パターンＢＰ１とが入力され、例えば同一ビット桁同士で論理積が演算される。そうすると、ビット演算回路２００の出力は、図１０（Ａ）の通り、下位２ビットは対応するビット演算パターンＢＰ１のビット桁と同じ「０」に強制固定され、上位６ビットは表示データＤ２−Ｄ７がそのまま得られる。ビット演算結果の下位２ビットは、図８に示す縁取り領域２０Ｃの２画素に対応する。よって、８＝Ｎ＞ｎ＝２の２階調（１ＢＰＰ）モードの場合であっても、表示パネル２０の表示空間のＹ方向にて連続するｎ（１≦ｎ＜Ｎ）ラインに亘って、ＭＰＵ３０から供給される表示データ（第１画像データ）以外の縁取りデータ（第２画像データ）をデータ表示ＲＡＭ３０に格納することができる。
【００５６】
図１０（Ｂ）は、４階調（２ＢＰＰ）モード（Ｎ＝４）を示し、２ビットの画素データが「００」であれば黒表示、「１１」であれば白表示とし、表示空間上でｎ＝２ラインの縁取り領域２０Ｃを黒表示データとする例を示す。この場合には、ビット演算パターンＢＰ２は、表示空間上でｎ＝２ラインに相当する下位４ビットを「０」とし、上位４ビットを「１」とすれば良い。
【００５７】
図１０（Ｃ）は、１６階調（４ＢＰＰ）モード（Ｎ＝２）であって、図８に示す表示パネル２０の表示空間上にて縁取り領域２０Ｃのライン数ｎ＝１とした例を示している。このとき、Ｎ＞ｎが成立している。この場合、４ビットの画素データが「００００」であれば黒表示であり、「１１１１」であれば白表示となる。表示空間上でｎ＝１ラインの縁取り領域２０Ｃを黒表示データとするには、ビット演算パターンＢＰ３は、表示空間上でｎ＝１ラインに相当する下位４ビットを「０」とし、上位４ビットを「１」とすれば良い。
【００５８】
ここで、ビット演算回路２００は対応ビット毎に論理積演算するアンドゲートに限らずナンドゲートであってもよい。例えば、縁取り領域２０Ｃを白表示させるには、ビット演算パターンの「１」に出力固定させる論理輪演算を行うオアゲートまたはノアゲートとしても良い。あるいは、ビット演算回路２００の出力を特定階調値に固定するために、各ビット桁毎にアンドゲートとオアゲートの一方を設けるものでも良い。あるいは、ビット演算をエクスクルーシブオアゲートにより排他的論理和を演算としても良い。
【００５９】
次に、図９に示すビット演算回路２００にて上述した演算をさせるための回路構成について説明する。図９では、図３に示す制御ロジック回路１０４内に、上述したビット演算回路２００の他に各種レジスタ２０２〜２１２が設けられている。
【００６０】
まず、図８に示すＹ方向の両端にてそれぞれ縁取り領域２０Ｃを設定するために、先頭ページビット演算パターンレジスタ（第１のビット演算パターンレジスタ）２０２と、終了ページビット演算パターンレジスタ（第２のビット演算パターンレジスタ）２０４とが設けられている。
【００６１】
次に、ＭＰＵ３０が表示データＲＡＭ１１０の矩形領域についてページアドレス方式でライトアドレスを指定するための４つのレジスタ２０６〜２１２について説明する。図８に示す矩形領域は、先頭カラムアドレスＣ１、終了カラムアドレスＣｍ、先頭ページアドレスＰ１、終了ページアドレスＰＭで指定されている。図９に示す先頭カラムレジスタ２０６は先頭カラムアドレスＣ１を、終了カラムレジスタ２０８は終了カラムアドレスＣｍを、先頭ページレジスタ２１０は先頭ページアドレスＰ１を、終了ページレジスタ２１２は終了ページアドレスＰＭを、それぞれ格納している。これらの各先頭・終了アドレスはＭＰＵ３０により指定される。
【００６２】
図３に示すカラムアドレス回路１１８は、図９に示すように、カラムアドレスレジスタ２２０、最終カラム一致検出回路２２２及びカラムアドレス更新回路２２４を含んでいる。カラムアドレスレジスタ２２０は、先頭カラムレジスタ２０６からの先頭カラムアドレスＣ１と、終了カラムレジスタ２０８からの終了カラムアドレスＣｍとの間で、繰り返しカラムアドレスを更新してＲＡＭ１１０に出力するものである。先頭カラムアドレスＣ１が指定された後は、最終カラム一致検出回路２２２にて一致しない限り、カラムアドレス更新回路２２４が一つずつインクリメントを実行して、カラムアドレスレジスタ２２０からのカラムアドレスが更新される。最終カラム一致検出回路２２２にて最終カラムアドレスＣｍが検出されると、キャリーオーバー信号が出力されると共に、カラムアドレス更新回路２２４は先頭アドレスＣ１をロードし、以降これを繰り返す。
【００６３】
図３に示すページアドレス回路１１６は、図９に示すように、ページアドレスレジスタ２３０、最終ページ一致検出回路２３２、ページアドレス更新回路２３４及び先頭ページ一致検出回路２３６を含んでいる。ページアドレスレジスタ２３０は、先頭ページレジスタ２１０からの先頭ページアドレスＰ１と、終了ページレジスタ２１２からの終了ページアドレスＰＭとの間で、繰り返しページアドレスを更新してＲＡＭ１１０に出力するものである。先頭ページアドレスＰ１が指定された後は、最終ページ一致検出回路２３２にて一致しない限り、ページアドレス更新回路２３４が最終カラム一致検出回路２２２からのキャリーオーバーを入力する度に一つずつインクリメントを実行して、ページアドレスレジスタ２３０からのページアドレスが更新される。そして、最終ページ一致検出回路２３２にて最終ページアドレスＰＭが検出され、かつ、最終カラム一致検出回路２２２からのキャリーオーバーを入力した時に、ページアドレス更新回路２３４は先頭アドレスＰ１をロードし、以降これを繰り返す。
【００６４】
ここで、図１０（Ａ）〜図１０（Ｃ）に示すビット演算パターンＢＰ１〜ＢＰ３は、先頭ページ及び終了ページと対応させて、先頭ページビット演算パターンレジスタ２０２または終了ページビット演算パターンレジスタ２０４に格納され、ビット演算回路２００に供給される。先頭及び終了ページ共に同一のビット演算パターンを用いる場合には、レジスタ２０２，２０４は一つのみで良い。
【００６５】
また、図１０（Ａ）〜図１０（Ｃ）に示すビット演算は、図８に示す例では先頭ページ及び終了ページについてのみ実施すればよく、それ以外のページについてはビット演算回路２００でのビット演算は不要であり、表示テータをそのままスルーさせれば良い。そのため、ビット演算回路２００は、先頭ページ一致検出回路２３６と終了ページ一致検出回路２３２からの一致検出信号が入力され、先頭及び終了ページに対してのみビット演算を行うようになっている。
【００６６】
（ドライバ回路及びラインアドレス回路）
図１１は、ドライバ回路であるソースドライバ１３０、電源回路１４０及びラインアドレス回路１２０を示している。なお、図１１は説明の便宜上、４本のソース線Ｓ１−Ｓ４に対応する構成のみを図示している。
【００６７】
図１１において、ソースドライバ１３０は、４本のソース線Ｓ１−Ｓ４の各々に対応させて、データセレクタ２４０、アナログ−デジタル変換回路（ＤＡＣ）２５０及びバッファ２６０を備えている。データセレクタ２４０には、ＲＡＭ１１０から出力され、表示データラッチ回路１２２にてラッチされた４ビットデータ（最大階調ビット数に一致）が入力される。このデータセレクタ２４０は、最大階調ビット数をｎ１とし、現在の指定階調ビット数をｎ２とすると、データ表示ＲＡＭ出力のｎ１ビットをｎ２ビットずつ選択し、かつ選択されたｎ２ビットの上位ｎ０（ｎ０＝ｎ１−ｎ２）ビットに０を追加してｎ１ビットにする。
【００６８】
本実施形態では、最大階調数である１６階調は４ビットであるので、ｎ１＝４である。また、本実施形態では１画素あたりの階調ビット数が４、２、１の３つのモードが選択できるので、ｎ２＝４（４ＢＰＰ）またはｎ２＝２（２ＢＰＰ）またはｎ２＝１（１ＢＰＰ）である。
【００６９】
ここで、一つのデータセレクタ２４０に入力される４ビットデータをＤ０−Ｄ３とする。１６階調（４ＢＰＰ）モードでは、データセレクタ２４０の出力は入力と同じでＤ０−Ｄ３となる。４階調（２ＢＰＰ）モードでは、データセレクタ２４０の出力は、第１出力がＬＳＢから順にＤ０，Ｄ１，０，０（上位２ビットが０）となり、第２出力がＬＳＢから順にＤ２，Ｄ３，０，０（上位２ビットが０）となる。２階調（１ＢＰＰ）モードでは、データセレクタ２４０の出力は、第１出力がＬＳＢから順にＤ０，０，０，０（上位３ビットが０）、第２出力がＬＳＢから順にＤ１，０，０，０（上位３ビットが０）第３出力がＬＳＢから順にＤ２，０，０，０（上位３ビットが０）、第４出力がＬＳＢから順にＤ３，０，０，０（上位３ビットが０）となる。
【００７０】
このようなデータセレクタ２４０の一例を図１２に示し、図１２に示す制御信号の内容を図１３に示す。図１２において、各モードにおける上位ビットを０に置き換えるために、２ＢＰＰモード信号と４ＢＰＰモード信号（広義にはＢＰＰモード信号）とが用いられる。４ＢＰＰモード信号は２ＢＰＰ及び１ＢＰＰモード時には図１３に示すようにＬＯＷであり、図１２のアンドゲートＡＮＤ１，２の出力が共にＬＯＷとなり、上位２ビットが共に０となる。さらに、２ＢＰＰモード信号及び４ＢＰＰモード信号は、１ＢＰＰモード時に限って図１３に示すように共にＬＯＷであり、図１２のオアゲートＯＲ１の出力がＬＯＷとなって、結局ＡＮＤ３の出力もＬＯＷとなるので、上述の通りアンドゲートＡＮＤ１，２の出力がＬＯＷであることから、上位３ビットが共に０となる。一方、４ＢＰＰモード時にはアンドゲートＡＮＤ１〜３は２ＢＰＰ，４ＢＰＰモード信号によってＬＯＷとはならないので、上位ビットが強制的にＬＯＷ固定されることはない。
【００７１】
次に、各モードでの４ビット出力とその出力タイミングについて説明する。４ＢＰＰモード時には、セレクト信号ＳＥＬ＿１，ＳＥＬ＿２が共にＬＯＷであるので、データＤ０は、アンドゲートＡＮＤ９，オアゲートＯＲ３，アンドゲートＡＮＤ５，オアゲートＯＲ２をスルーして出力される。同様に、データＤ１は、アンドゲートＡＮＤ７，オアゲートＯＲ２，アンドゲートＡＮＤ３（オアゲートＯＲ１の出力はＨＩＧＨ固定）をスルーして出力される。データＤ２，Ｄ３は、アンドゲートＡＮＤ２，ＡＮＤ１をそれぞれスルーして出力される。結局、４ＢＰＰモード時には、データセレクタ２４０を入力データがそのままスルーして出力される。
【００７２】
２ＢＰＰモード時には、上述の通り上位２ビットは０固定されている。ここで、セレクト信号ＳＥＬ＿１，ＳＥＬ＿２が共にＬＯＷであると、４ＢＰＰモードと同様にしてデータＤ０，Ｄ１がスルーして出力され、結局、ＬＳＢから順にＤ０，Ｄ１，０，０の４ビットの第１出力が得られる。その後、図１３に示すようにセレクト信号ＳＥＬ＿１のみがＨＩＧＨに転じると、データＤ２がアンドゲートＡＮＤ８，オアゲートＯＲ３，アンドゲートＡＮＤ５，オアゲートＯＲ２をスルーして出力される。同様に、データＤ３は、アンドゲートＡＮＤ６，オアゲートＯＲ２，アンドゲートＡＮＤ３（オアゲートＯＲ１の出力はＨＩＧＨ固定）をスルーして出力される。結局、ＬＳＢから順にＤ２，Ｄ３，０，０の４ビットの第２出力が得られる。
【００７３】
１ＢＰＰモード時には、上述の通り上位３ビットは０固定されている。セレクト信号ＳＥＬ＿１，ＳＥＬ＿２が共にＬＯＷであると、データＤ０は、アンドゲートＡＮＤ９，オアゲートＯＲ３，アンドゲートＡＮＤ５，オアゲートＯＲ２をスルーして出力される。結局、ＬＳＢから順にＤ０，０，０，０である４ビットの第１出力が得られる。次に、図１３に示すようにセレクト信号ＳＥＬ＿２のみがＨＩＧＨに転じると、データＤ１がアンドゲートＡＮＤ７，オアゲートＯＲ２，アンドゲートＡＮＤ４，オアゲートＯＲ２をスルーして出力される。結局、ＬＳＢから順にＤ１，０，０，０である４ビットの第２出力が得られる。次に、図１３に示すようにセレクト信号ＳＥＬ＿１がＨＩＧＨに、セレクト信号ＳＥＬ＿２がＬＯＷに転じると、データＤ３が、アンドゲートＡＮＤ８，オアゲートＯＲ３，アンドゲートＡＮＤ５，オアゲートＯＲ２をスルーする。結局、ＬＳＢから順にＤ２，０，０，０である４ビットの第３出力が得られる。最後に、図１３に示すようにセレクト信号ＳＥＬ＿１，ＳＥＬ＿２が共にＨＩＧＨであると、データＤ３が、アンドゲートＡＮＤ６，オアゲートＯＲ２，アンドゲートＡＮＤ４，オアゲートＯＲ２をスルーする。結局、ＬＳＢから順にＤ３，０，０，０である４ビットの第４出力が得られる。
【００７４】
次に、４ＢＰＰ，２ＢＰＰ，１ＢＰＰの各モード時に、表示データＲＡＭから表示データを読み出すためのラインアドレスについて説明する。表示データＲＡＭはＹ方向に３２０ラインを有するので、ラインアドレスのビット数Ｍは、２Ｍ≧３２０を満たす必要からＭ＝９ビットである。
【００７５】
ここでＢＰＰの最大階調ビット数をｎ１（ｎ１は２以上の整数で本実施形態ではｎ１＝４である）とし、指定階調ビット数をｎ２（１≦ｎ２≦ｎ１）とする。４ＢＰＰモードではｎ２＝４、２ＢＰＰモードではｎ２＝２、１ＢＰＰモードではｎ２＝１である。
【００７６】
図１４（Ａ）〜図１４（Ｃ）は、３つのＢＰＰモードでの表示データＲＡＭ１１０のフレームアドレスとラインアドレスの関係を示している。４ＢＰＰモードでは、図１４（Ａ）に示すように表示データＲＡＭ１１０には１フレーム分の表示データしか格納できないので、フレームアドレスは不要である。２ＢＰＰモードでは、図１４（Ｂ）に示すように表示データＲＡＭ１１０には２フレーム分の表示データを格納できるので、フレームアドレスとして１ビットの０，１を割り当てる必要がある。１ＢＰＰモードでは、図１４（Ｃ）に示すように表示データＲＡＭ１１０には４フレーム分の表示データを格納できるので、フレームアドレスとして２ビットの００，０１，１０，１１を割り当てる必要がある。
【００７７】
図１１に示すラインアドレス回路１２０の詳細について、図１５〜図１９も参照して説明する。図１５は、図３及び図１１に示すラインアドレス発生回路１２０の一例を示している。図１５において、指定階調ビット数ｎ２が設定されるＢＰＰ設定レジスタ１２０Ａと、ＲＡＭ１１０のライン数３２０をカウントする９ビットの表示ラインカウンタ１２０Ｂが設けられている。ＢＰＰ設定レジスタ１２０Ａと表示ラインカウンタ１２０Ｂの出力が入力される表示ラインアドレスコンバータ１２０Ｃを有する。
【００７８】
表示アドレスコンバータ１２０Ｃは、ＢＰＰ設定レジスタ１２０Ａからの指定階調ビット数ｎ２に基づいて、ｋビットのフレームアドレスを発生するフレームアドレス発生回路１２０Ｃ１と、カウンタ１２０ｂの出力であるＭ＝９ビットのラインアドレスの上位（Ｍ−ｋ）ビットの上位側にオフセット値であるｋビットのフレームアドレスを加算して、オフセットされたＭビットのラインリードアドレスをＲＡＭ１１０に出力する加算器１２０Ｃ２と、を含む。フレームアドレス発生回路１２０Ｃ１は、指定階調ビット数ｎ２、つまり４ＢＰＰ、２ＢＰＰまたは１ＢＰＰに応じたフレームアドレスを発生する。
【００７９】
ここで、整数ｋ＝ｌｏｇ２（ｎ１／ｎ２）を定義した時、４ＢＰＰモードではｋ＝ｌｏｇ２（４／４）＝０、２ＢＰＰモードではｋ＝ｌｏｇ２（４／２）＝１、１ＢＰＰモードではｋ＝ｌｏｇ２（４／１）＝２となる。つまり図１４（Ａ）〜図１４（Ｃ）は、４ＢＰＰモードでは２ｋ＝２０＝１フレーム、２ＢＰＰでは２ｋ＝２１＝２フレーム、１ＢＰＰでは２ｋ＝２２＝４フレームを有することを意味している。従って、フレームアドレス発生回路１２０Ｃ１は、４ＢＰＰ、２ＢＰＰまたは１ＢＰＰモード時にｋビットのフレームアドレスを発生させれば、図１４（Ａ）〜図１４（Ｃ）に示す各モードでの２ｋフレームに対応してフレームアドレスを発生できることが分かる。
【００８０】
図１６は表示データＲＡＭ１１０を示し、ＲＡＭ１１０はメモリセルアレイ１１０Ａの他にＣＰＵ／ＩＦ１１０Ｂと、ラインリードＩ／Ｆ１１０Ｃとを含んでいる。ＣＰＵ／ＩＦ１１０Ｂは、図３に示す制御ロジック１０４とメモリセルアレイ１１０Ａとの間のインターフェースであり、ライト／リードイネーブル信号とＣＰＵＩＦクロックに従って、８ビットデータが入出力される。ラインリードＩ／Ｆ１１０Ｃには、ラインアドレス回路１２０からのラインリードアドレスと、ラインリードクロックが入力される。
【００８１】
図１７から図１９は、４ＢＰＰ、２ＢＰＰ、１ＢＰＰの各モードでの動作を説明する図である。各図に示すように、各モードにおいて、表示ラインカウンタ１２０Ｂは、１フレーム内に３２０ラインをカウントすることになる。ただし、１フレーム内で発生するＭビットのラインリードアドレスは、フレームアドレスに基づいてオフセットされているので、各モードで異なっている。図１７から図１９に示すラインリードアドレス指定により、図１４（Ａ）〜図１４（Ｃ）に示す各モードでのフレーム内ラインアドレスを指定することができる。
【００８２】
次に、全Ｍビットのラインアドレスのうちの下位ｋビットは、図１３に示すように、２ＢＰＰモード時にセレクト信号ＳＥＬ＿１をＬＯＷとＨＩＧＨに切り換えるｋ＝２ビットの切り換えタイミング信号として、１ＢＰＰモード時にセレクト信号ＳＥＬ＿１及びＳＥＬ＿２をＬＯＷとＨＩＧＨとの間で切り換えるｋ＝２ビットの切り換えタイミング信号として用いる。なお、４ＢＰＰモード時にはｋ＝０であるので、セレクト信号ＳＥＬ＿１及びＳＥＬ＿２の切り換えは不要である。
【００８３】
つまり、図１１に示すラインアドレスカウンタ１２０Ａは、４ＢＰＰモード時の全Ｍビットのラインアドレスをカウントし、うち下位ｋビットについては表示データＲＡＭ１１０のラインアドレスとして用いるのでなく、データセレクタ２４０に入力される上述したセレクト信号ＳＥＬ＿１，２の切り換えタイミング信号として送出している（図１３参照）。
【００８４】
このために、図１５に示すように、表示ラインカウンタ１２０ＢからのＭビットのうちの下位Ｋビットが入力されるデータセレクタ制御信号ジェネレータ１２０Ｄが設けられ、ｋビットのデータセレクタ制御信号がデータセレクタ２４０に入力されるようになっている（図１７〜図１９も参照）。
【００８５】
表示データＲＡＭ１１０の１フレーム内ラインアドレスとしては、Ｍ＝９ビットの全ラインアドレスのうち、下位ｋビットを除いた上位（Ｍ−ｋ）ビットを持ちいればよい。４ＢＰＰモードではｋ＝０であるので、Ｍ＝９ビットの全てがラインアドレスとして用いられる。２ＢＰＰモードではｋ＝１ビットであるで、上位（Ｍ−ｋ）＝９−１＝８ビットが１フレーム内ラインアドレスとして用いられる。２ＢＰＰモードでは１フレームのライン数は１６０本であるので、１６０＜２８＝２５６を満たしている。１ＢＰＰモードではｋ＝２ビットであるで、上位（Ｍ−ｋ）＝９−２＝７ビットが１フレーム内ラインアドレスとして用いられる。１ＢＰＰモードでは１フレームのライン数は８０本であるので、８０＜２７＝１２８を満たしている。いずれの場合も、上述した通り、Ｍ＝９ビットの全ラインアドレスのうち、下位ｋビットを除いた上位（Ｍ−ｋ）ビットは、オフセット値であるｋビットのフレームアドレスによりオフセットされて、全Ｍビットのラインリードアドレスに変換される。
【００８６】
上述した通り、最大階調ビットである４ＢＰＰモードに必要な全ラインアドレスのビット数Ｍのうち、下位ｋビットをデータセレクタ２４０に入力されるセレクト信号の切り換えタイミング信号として用い、上位（Ｍ−ｋ）ビットを１フレーム内ラインアドレスとして用い、フレームアドレスとしてｋビットを追加することで、４ＢＰＰモードのＭ＝９ビットアドレスを一切変更しなくても表示データＲＡＭ１１０からの読み出しを効率よく行うことができる。つまり、ＢＰＰの設定ビット数に拘わらず最大階調での駆動時（４ＢＰＰ）のラインアドレスを共用することができる。
【００８７】
（ドライバ回路及び電源回路）
図１１を参照して、図３に示すソースドライバ（ドライバ回路）１３０及び電源回路１４０について説明する。電源回路１４０は、電圧発生回路であるラダー抵抗回路２７０を有する。ラダー抵抗回路２７０は、第１電位ＶＧＨと第２電位ＶＣＬを抵抗分割して、最大階調数１６よりも多いＳ（Ｓ＞１６＝２ｎ１）種類の電圧を生成する。１６個のアナログスイッチ２８０は、４ＢＰＰモード時にはスイッチ切り換えデータレジスタ２９０からの信号に基づいてＳ種類の中から１６種類の電圧を選択して出力する。スイッチ切り換えデータレジスタ２９０はガンマ特性設定データが格納され、表示パネル２０の印加電圧−透過率特性であるガンマ特性を補正して１６個の階調電圧を生成する。
【００８８】
ここで、本実施形態では３つのＢＰＰモードに対応して、モード信号に基づいてスイッチ切り換えデータレジスタ２９０からの制御データを切り換えて、最大で１６個のアナログスイッチ２８０から出力される電圧値を変更している。図２０は、３つのＢＰＰモードに対応した階調データと階調電圧との関係を示す図である。４ＢＰＰモードでは、１６階調データ（００００〜１１１１）に対応して、アナログスイッチ２９０により高電位Ｖ０〜低電位Ｖ１５（ノーマリホワイト）に亘る１６種類の階調電圧が用意される。２ＢＰＰモードでは、４階調データ（００００〜００１１）に対応して、アナログスイッチ２９０により電位Ｖ０，Ｖ１，Ｖ２，Ｖ３の４種類の階調電圧が用意される。１ＢＰＰモードでは、２階調データ（００００〜０００１）に対応して、アナログスイッチ２９０により高電位Ｖ０及び低電位Ｖ１の２種類の階調電圧が用意される。
【００８９】
次に、ＤＡＣ２５０について説明する。図２１は、４ビット出力に基づいて上述した階調電圧を選択する図１１中の一つのＤＡＣ２５０を示している。図１１に示すデータセレクタ２４０は、いずれのＢＰＰモードでも４ビットのデータが出力される。そこで、この４ビットデータが共通して入力される２４＝１６個の１ビット一致検出回路３００が設けられている。いずれのＢＰＰモードでも、１６個の一致検出回路３００のいずれか一つが必ず一致することになる。
【００９０】
アナログスイッチ２８０からの１６種類の階調電圧Ｖ０−Ｖ１５を供給する１６本の階調電圧供給線３１０と、一端がショートされている１６本のアナログ電圧出力線３１２とが直交して配置される。１６本の電圧供給線３１０の各１本と、１６本のアナログ電圧出力線３１２のそれぞれ異なる１本とは、スイッチＳＴ１〜ＳＴ１６を介して接続／非接続を切り換え可能である。そして、スイッチＳＴ１〜ＳＴ１６のいずれか一つが、１６個のうち一致を検出したいずれか一つの一致検出回路３００の信号出力線３１４によりオン制御される。
【００９１】
ここで、図２０に示すように、３つのＢＰＰモードでは、４ビット階調データと階調電圧番号（Ｖ０，Ｖ１，Ｖ２など）は一対一の関係となっている。これにより、１６個の一致検出回路３００は、４ビットデータ（００００）が入力されれば階調電圧番号Ｖ０を選択する信号を出力し、４ビットデータ（０００１）が入力されれば階調電圧番号Ｖ１を選択する信号を出力し、以下同様である。
【００９２】
ただし、３つのＢＰＰモードでは、４ビットデータ（００００）に対応する階調電圧番号Ｖ０の電圧が最高電圧で共通する以外は、他の階調電圧番号Ｖ１，Ｖ２，…対応する階調電圧値は３つのモードで一致していない。例えば、２ＢＰＰモードでの階調電圧番号Ｖ１に対応する階調電圧値は、４ＢＰＰモードでの階調電圧番号Ｖ５に対応する階調電圧値とほぼ一致し、１ＢＰＰモードモードでの階調電圧番号Ｖ１に対応する階調電圧値は、４ＢＰＰモードでの階調電圧番号Ｖ１５に対応する階調電圧値にほぼ一致している。２ＢＰＰモードでの他の階調電圧番号Ｖ２−Ｖ３は、４ＢＰＰモードでの階調電圧番号Ｖ５，Ｖ１０，Ｖ１５と同様の関係にある。この現象は、２ＢＰＰモード及び１ＢＰＰモードで強制的に上位ビットに０を追加したことに起因して生じている。
【００９３】
そこで、各ＢＰＰモードに応じて、スイッチ切り換えデータレジスタ２９０からの制御データに基づき、アナログスイッチ２８０を上述の通り切り換え制御している。つまり、複数のアナログスイッチ２９０は、２ｎ１個の階調電圧の最大及び最小電圧の一方（例えばＶ０）を除いて、指定階調ビット数ｎ２毎に、１ビット一致検出回路３００に入力される同一のｎ１ビットデータ（例えば０００１）に対して異なる階調電圧（４ＢＰＰモードでの階調電圧番号Ｖ１，Ｖ５，Ｖ１５に対応する階調電圧値）を選択する。これにより、いずれのＢＰＰモードであっても、階調値に応じたアナログ電圧を出力することができる。
【００９４】
なお、液晶等の電気光学素子を有する表示パネル２０では、液晶等の電気光学素子に同一極性の電圧が印加され続けると素子の寿命が縮まるので、所定の周期（ドット、ラインまたはフレーム）毎に極性反転駆動される。本実施形態では、下記のいずれかの手法により極性反転駆動を実施できる。
【００９５】
第一は、図１１のデータセレクタ１２０とＤＡＣ２５０との間に排他的論理和回路（EXOR回路）などの極性反転回路を追加し、極性信号によって表示データをデジタル的に正転または反転させる手法である。ただし、２ＢＰＰ及び１ＢＰＰモード時は、上位に補った０は極性反転させない。第二は、図１１に示すアナログスイッチ（ガンマ回路）２８０にてアナログ出力電圧を極性反転させる手法である。上述したように階調電圧番号Ｖ０が最高電圧である時を正極性モードとすると、負極性モードでは階調電圧番号Ｖ０が最低電圧となるようにスイッチングする。
【００９６】
（表示データＲＡＭの出力段に設けられるビット演算回路）
図２２（Ａ）（Ｂ）は、表示データＲＡＭ１１０の出力段に設けられる他の実施形態に係るビット変換回路３２０，３３０を含むソースドライバ（ドライバ回路）１３０を示す図である。図９に示す実施形態ではビット演算回路２００を表示テータＲＡＭ１１０の入力段に設けたが、表示データＲＡＭ１１０の出力段に設けても良い。表示データＲＡＭ１１０の入力段であろうが出力段であろうが、ビット演算パターンとビット演算される表示データはデジタルデータに変わりがないからである。
【００９７】
従って、図２２（Ａ）（Ｂ）に示すようにソースドライバ（ドライバ回路）１３０内にビット演算回路３２０，３３０を設けることができる。図２２（Ａ）はデータセレクタ２４０の入力段にビット演算回路３２０を設けたのに対して、図２２（Ｂ）はデータセレクタ２４０の出力段にビット演算回路３３０を設けている。
【００９８】
図２２（Ａ）に示すビット演算回路３２０には、ＢＰＰモードの種類に拘わらず４ビット階調データが入力されるが、その意味付けがＢＰＰモードによって異なる。４ＢＰＰモードでは４ビットデータが１画素（１ライン）に相当し、２ＢＰＰモードでは４ビットデータが２画素（２ライン）に相当し、１ＢＰＰモードでは４ビットデータが４画素（４ライン）に相当する。従って、図８の縁取り領域２０Ｃのライン数ｎに従い、ＢＰＰモード毎に４ビットデータのどのビット桁をビット演算して縁取りデータ（第２画像データ）に変換するかが異なる。
【００９９】
ｎ＝２ラインとした場合、４ＢＰＰモード及び２ＢＰＰモードでは、図２３（Ａ）に示すように４ビットがオール０のビット演算パターンＢＰ４を用意し、ビット演算回路３２０は該当ラインの表示データに対してのみ論理積を演算すれば良い。１ＢＰＰモードでは、図２３（Ｂ）に示すように、ＬＳＢ側の下位２ビットが０のビット演算パターンＢＰ５を用意し、ビット演算回路３２０は該当ラインの表示データに対してのみ論理積を演算すれば良い。
【０１００】
該当ラインに対してのみ論理積演算を行うために、図３のラインアドレス回路１２０は、ラインアドレスカウンタ１２０Ａの外、該当ラインを格納したラインアドレスレジスタ１２０Ｃを有することができる。こうすると、ラインアドレスレジスタ１２０Ｃにセットされたラインアドレス値をラインアドレスカウンタ１２０Ａがカウントすることで、そのラインアドレスに対応する表示データとビット演算パターンとの論理積が実施される。
【０１０１】
図２２（Ｂ）のように、データセレクタ２４０の出力段にビット演算回路３３０を設けた場合であって、図８の縁取り領域２０Ｃのライン数ｎ＝２に設定された場合には、ビット得演算パターンは次のようになる。
【０１０２】
４ＢＰＰモードでは、データセレクタ２４０の入出力は一致するので、図２３（Ａ）に示すビット演算パターンＢＰ５を用いれば良い。２ＢＰＰモードでは、データセレクタ２４０の出力の上位２ビットは０固定されている。よって、図２４（Ａ）に示すように、下位２ビットが０で、上位２ビットは０または１のいずれかとなるビット演算パターンＢＰ６を用いることができる。１ＢＰＰモードでは、データセレクタ２４０の出力の上位３ビットは０固定されている。よって、図２４（Ｂ）に示すように、下位１ビットのみが０で、上位３ビットは０または１のいずれかとなるビット演算パターンＢＰ７を用いることができる。
【０１０３】
図２２（Ｂ）の場合も、該当するラインのデータのみビット演算を行う必要があるので、図２２（Ａ）と同様にラインアドレスカウンタ１２０Ｂとラインアドレスレジスタ１２０Ｅが用いられる。
【０１０４】
（ＤＡＣでの縁取りデータへの変換）
図２０に、ＢＰＰモードに従いアナログスイッチ２８０で選択される階調電圧を示した。一方、図８の縁取り領域２０Ｃを例えば黒表示するには、ソースドライバ１３０より出力される階調電圧が、黒表示に対応する階調電圧Ｖ０とすればよい。上述した実施形態（図９及び図２２（Ａ）（Ｂ）によるビット演算回路）では、デジタル値のビット演算により階調電圧Ｖ０を実現した。しかし、必ずしもデジタル値で補正するものに限らず、アナログ値で補正しても結果は同じである。
【０１０５】
そこで、本発明のさらに他の実施形態では、図９及び図２２（Ａ）（Ｂ）によるビット演算回路を用いずに、図８に示す縁取り領域２０Ｃに専用の階調電圧として、図２５に示す階調電圧を用意した。図２５に示す階調電圧として、ＢＰＰモードのいずれの階調データに対しても階調電圧は等しく黒表示電圧Ｖ０（第２画像データ）が用意される。このような階調電圧の選択は、図１１に示すスイッチ切り換えデータレジスタ２９０を、ＢＰＰモードとラインアドレスと基づいて設定することで可能となる。
【０１０６】
この実施形態では、ハードウェアの変更は不要であり、ＢＰＰモードとラインアドレスと基づいてスイッチ切り換えデータレジスタ２９０の制御データをソフトウェア的に変更すれば足りる。
【０１０７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるものである。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【０１０８】
本発明は、必ずしもＳｉ−ＴＦＴ液晶に限定されるものではなく、他の種々の液晶を含む電気光学素子を用いたパネルのドライバＩＣに広くて適用可能であり、アクティブマトリクス型だけでなく単純マトリクス型にも適用できる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一実施形態に係るドライバＩＣにて駆動される表示パネルを示す図である。
【図２】表示パネルの一画素を示す図である。
【図３】本発明の一実施形態に係るドライバＩＣのブロック図である。
【図４】表示データＲＡＭのメモリ空間を示す図である。
【図５】１６階調（４ＢＰＰ）モードの時の表示データＲＡＭを表示空間で表わした図である。
【図６】４階調（２ＢＰＰ）モードの時の表示データＲＡＭを表示空間で表わした図である。
【図７】２階調（１ＢＰＰ）モードの時の表示データＲＡＭを表示空間で表わした図である。
【図８】メモリ空間上の１ページに対応する表示空間上のライン数Ｎと縁取り領域の画素数ｎとの関係を示す図である。
【図９】表示データＲＡＭの入力段に設けられる実施形態に係るビット変換回路を含むロジック制御回路のブロック図である。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、図９に示すビット演算回路にて縁取りデータ（第２画像データ）を生成できる原理を示す図である。
【図１１】図３に示すソースドライバ、電源回路及びラインアドレス回路の一例を示す図である。
【図１２】図１１に示すデータセレクタの一例を示す図である。
【図１３】図１２に示すデータセレクタの制御信号の内容を示す図である。
【図１４】図１４（Ａ）〜図１４（Ｃ）は、３つのＢＰＰモードでの表示データＲＡＭのフレームアドレスとラインアドレスの関係を示す図である。
【図１５】ラインアドレス回路の一例を示す図である。
【図１６】表示データＲＡＭの一例を示す図である。
【図１７】４ＢＰＰモード時の動作を説明するための図である。
【図１８】２ＢＰＰモード時の動作を説明するための図である。
【図１９】１ＢＰＰモード時の動作を説明するための図である。
【図２０】３つのＢＰＰモードに対応した階調データと階調電圧との関係を示す図である。
【図２１】４ビット出力に基づいて階調電圧を選択する図１１中の一つのＤＡＣを示す図である。
【図２２】図２２（Ａ）（Ｂ）は表示データＲＡＭの出力段に設けられる他の実施形態に係るビット演算回路を示す図である。
【図２３】図２３（Ａ）（Ｂ）は図２２（Ａ）に示すビット演算回路に適用されるビット演算パターンを示す図である。
【図２４】図２４（Ａ）（Ｂ）は図２２（Ｂ）に示すビット演算回路に適用されるビット演算パターンを示す図である。
【図２５】デジタル−アナログ変換回路に入力される第１画像データを階調電圧で第２画像データに変換する時の第２画像データ（階調電圧）の例をＢＰＰモード毎に示す図である。
【符号の説明】
【０１１０】
１０  表示ユニット、２０  表示パネル、２０Ａ  有効表示領域、２０Ｂ  中心表示領域、２０Ｃ  縁取り領域、３０  ＭＰＵ、４０  外枠、４２  開口、１００  ドライバＩＣ、１０２  システムインターフェース、１０４  制御ロジック、１０６  マルチタイムＰＲＯＭ、１０８  発振回路、１１０  表示データＲＡＭ、１１２  Ｉ／Ｏバッファ、１１４  表示タイミング発生回路、１１６  ページアドレス回路、１１８  カラムアドレス回路、１２０  ラインアドレス回路、１２０Ａ  ＢＰＰ設定レジスタ、１２０Ｂ  表示ラインカウンタ、１２０Ｃ  表示ラインアドレスコンバータ、１２０Ｃ１  フレームアドレス発生回路、１２０Ｃ２  加算機、１２０Ｄ  データセレクタ制御信号ジェネレータ、１２２  表示データラッチ回路、１３０  ソースドライバ（ドライバ回路）、１４０  電源回路（含むガンマ補正回路）、１４２Ａ，１４２Ｂ  ゲートドライバ、２００  ビット演算回路、２０２  先頭ページビット演算パターンレジスタ、２０４  終了ページビット演算パターンレジスタ、２０６  先頭カラムレジスタ、２０８  終了カラムレジスタ、２１０  先頭ページレジスタ、２１２  終了ページレジスタ、２２０  カラムアドレスレジスタ、２２２  最終カラム一致検出回路、２２４  カラムアドレス更新回路、２３０  ページアドレスレジスタ、２３２  最終ページ一致検出回路、２３４  ページアドレス更新回路、２３６  先頭ページ一致検出回路、２４０  データセレクタ、２５０  デジタル−アナログ変換回路（ＤＡＣ）、２６０  出力バッファ、２７０  ラダー抵抗回路、２８０  アナログスイッチ、２９０  スイッチ切り換えデータレジスタ、３００  一致検出回路、３１０  階調電圧供給線、３１２  アナログ電圧出力線、３１４  一致検出信号線、３２０，３３０  ビット演算回路、ＢＰ１〜ＢＰ７  ビット演算パターン、Ｇ  ゲート線、Ｓ  ソース線、Ｔ  薄膜トランジスタ、Ｃ  保持容量、Ｐ  画素電極
【図１】
2010066593.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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