(57)【要約】【課題】レベル変換回路の遅延特性を改善する。【解決手段】レベル変換回路の高電圧側にインダクタを設ける。レベル変換回路は、高電圧側の電源からの電力供給に基づく電流を第１ノードに流すインダクタと、第２ノードを流れる電流に応じてＯＮ／ＯＦＦし、第１ノードからの電流を第３ノードに流す第１のスイッチと、第３ノードを流れる電流に応じてＯＮ／ＯＦＦし、第１ノードからの電流を第２ノードに流す第２のスイッチと、低電圧側の入力に基づく電流に応じてＯＮ／ＯＦＦし、第３ノードからの電流を接地端子に流す第３のスイッチと、第３のスイッチと交互にＯＮ／ＯＦＦし、第２ノードからの電流を接地端子に流す第４のスイッチを備える。レベル変換回路のスイッチング時に発生する電流によってインダクタに誘導起電力が発生し、レベル変換回路の第１ノードの電位は、インダクタの誘導起電力により、一時的に下がった後、上昇する。【選択図】図１
2010103837.tif 000002
【特許請求の範囲】
【請求項１】
高電圧側の電源からの電力供給に基づく電流を第１ノードに流すインダクタと、
第２ノードを流れる電流に応じてＯＮ／ＯＦＦし、前記第１ノードからの電流を第３ノードに流す第１のスイッチと、
前記第３ノードを流れる電流に応じてＯＮ／ＯＦＦし、前記第１ノードからの電流を前記第２ノードに流す第２のスイッチと、
低電圧側の入力に基づく電流に応じてＯＮ／ＯＦＦし、前記第３ノードからの電流を接地端子に流す第３のスイッチと、
前記第３のスイッチと交互にＯＮ／ＯＦＦし、前記第２ノードからの電流を前記接地端子に流す第４のスイッチと
を含む
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１ノードの電位は、前記インダクタの誘導起電力により、前記高電圧側の電源の電位を中心に上下に変動し、
前記第２ノードの電位は、前記低電圧側の入力の電位が低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に変化する場合、前記第１ノードの電位の上昇の影響により、前記インダクタが無い場合よりも早く低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に上昇し、前記高電圧側の電源の電位よりも大きくなることがあり、
前記第３ノードの電位は、前記低電圧側の入力の電位が低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に変化する場合、前記第１ノードの電位の一時的な低下の影響により、前記インダクタが無い場合よりも早く高電位（Ｈｉｇｈ）から低電位（Ｌｏｗ）に低下する
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第２ノード及び前記第３ノードのいずれか一方は、出力端子に接続されている
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１のスイッチは、第１のＰｃｈトランジスタであり、
前記第２のスイッチは、第２のＰｃｈトランジスタであり、
前記第３のスイッチは、第１のＮｃｈトランジスタであり、
前記第４のスイッチは、第２のＮｃｈトランジスタである
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第３ノードと前記第１のＮｃｈトランジスタとの間に設けられ、前記出力端子の電位に応じて、前記第３ノードからの電流を前記第１のＮｃｈトランジスタに流す第３のＮｃｈトランジスタと、
前記第２ノードと前記第２のＮｃｈトランジスタとの間に設けられ、、前記出力端子の電位に応じて、前記第２ノードからの電流を前記第２のＮｃｈトランジスタに流す第４のＮｃｈトランジスタと
を更に含む
半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記第１のＰｃｈトランジスタと前記第３ノードとの間に設けられ、低電圧側の入力に基づく電流に応じてＯＮ／ＯＦＦし、前記第１のＰｃｈトランジスタからの電流を前記第３ノードに流す第３のＰｃｈトランジスタと、
前記第２のＰｃｈトランジスタと前記第２ノードとの間に設けられ、前記第３のＰｃｈトランジスタと交互にＯＮ／ＯＦＦし、前記第２のＰｃｈトランジスタからの電流を前記第２ノードに流す第４のＰｃｈトランジスタと
を更に含む
半導体装置。
【請求項７】
請求項１乃至３のいずれか一項に記載の半導体装置であって、
前記第１のスイッチ及び前記第２のスイッチは、前記第１のスイッチ及び前記第２のスイッチの組み合わせの代替回路として機能する１つのＰＭＯＳロジックであり、
前記第３のスイッチ及び前記第４のスイッチは、前記第３のスイッチ及び前記第４のスイッチの組み合わせの代替回路として機能する１つのＮＭＯＳロジックである
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に２つの相異なる電源系に使用されるレベル変換回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来のレベル変換回路に関する技術として、特開平５−２８４００５号公報（特許文献１）にレベルシフト回路が開示されている。
【０００３】
特許文献１に示されるような従来のレベル変換回路では、低電圧でＮｃｈトランジスタを動作させる必要があるため、低Ｖｇｓ（ゲート電圧）で電流の能力を上げるために、Ｎｃｈトランジスタ（ｎＭＯＳ：ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のサイズを極力大きくし、Ｐｃｈトランジスタ（ｐＭＯＳ：ｐｏｓｉｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のサイズを極力小さくする必要がある。
【０００４】
この場合、Ｐｃｈトランジスタの能力不足のため、特に高電圧側と低電圧側の電位差が大きくなればなるほど、Ｐｃｈトランジスタのスイッチング時間が遅くなり、遅延特性が悪化する。
【０００５】
また、遅延特性を改善するには、トランジスタの能力（トランジスタサイズ）を大きくする必要があり、それによる回路サイズの増大、及びトランジスタの寄生容量による遅延特性の改善効率も低下する。
【０００６】
【特許文献１】特開平５−２８４００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のレベル変換回路では、高電圧側と低電圧側との電位差が大きくなればなるほど、レベル変換回路の遅延特性が悪化する。
【０００８】
遅延特性を改善するためには、トランジスタサイズを大きくする必要があるが、トランジスタサイズの増大と共に、トランジスタサイズの寄生容量も増大するため、遅延特性の改善効果も低下する。
【０００９】
従って、トランジスタサイズを大きくすることなく、遅延特性を改善する技術が求められる。
【課題を解決するための手段】
【００１０】
本発明のレベル変換回路は、高電圧側の電源からの電力供給に基づく電流を第１ノード（ノードＡ１）に流すインダクタと、第２ノード（ノードＡ２）を流れる電流に応じてＯＮ／ＯＦＦし、第１ノードからの電流を第３ノード（ノードＡ３）に流す第１のスイッチと、第３ノードを流れる電流に応じてＯＮ／ＯＦＦし、第１ノードからの電流を第２ノードに流す第２のスイッチと、低電圧側の入力に基づく電流に応じてＯＮ／ＯＦＦし、第３ノードからの電流を接地端子（ＧＮＤ）に流す第３のスイッチと、第３のスイッチと交互にＯＮ／ＯＦＦし、第２ノードからの電流を接地端子に流す第４のスイッチとを含む。第２ノード及び第３ノードのいずれか一方は、出力端子に接続されている。
【００１１】
このとき、第１ノードの電位は、インダクタの誘導起電力により、高電圧側の電源の電位よりも上下に変動する。第２ノードの電位は、低電圧側の入力の電位が低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に変化する場合、第１ノードの電位の上昇に伴い、インダクタが無い場合よりも早く低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に上昇する。このとき、第２ノードの電位は、高電圧側の電源の電位よりも大きくなることがある。第３ノードの電位は、低電圧側の入力の電位が低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に変化する場合、第１ノードの電位の一時的な低下の影響により、インダクタが無い場合よりも早く高電位（Ｈｉｇｈ）から低電位（Ｌｏｗ）に低下する。また、第２ノードの電位や第３ノードの電位の変化のスピードを、インダクタが無い場合と同じにする場合、インダクタが無い場合よりもトランジスタサイズを小さくすることができる。
【００１２】
通常、レベル変換回路にインダクタを用いることは無い。インダクタは誘導起電力によりノイズを出すため、通常は敬遠される。本発明では、インダクタの誘導起電力によるノイズを積極的に利用し、レベル変換回路内の高電圧側に供給される電源電圧の電位を変動させ、電源電圧の電位の上昇や低下により、レベル変換回路内の所定のノードの電位の変化を加速したり増幅したりする。
【発明の効果】
【００１３】
レベル変換回路の遅延特性を改善することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施形態について添付図面を参照して説明する。
図１に示すように、本発明のレベル変換回路は、ＶＤＤ１領域１０と、ＶＤＤ２領域２０を含む。
【００１５】
ＶＤＤ１領域１０は、低電圧側の回路である。ＶＤＤ２領域２０は、高電圧側の回路である。ここでは、ＶＤＤ１領域１０側の電源をＶＤＤ１とする。また、ＶＤＤ２領域２０側の電源をＶＤＤ２とする。この場合、ＶＤＤ２の電位は、ＶＤＤ１の電位よりも高い。
【００１６】
ＶＤＤ１領域１０は、インバータ１１を含む。
【００１７】
インバータ１１は、入力側の電位を反転して出力側の電位とする反転回路である。例えば、インバータ１１は、入力側の電位が高電位「Ｈ」（Ｈｉｇｈ）であれば、出力側の電位を低電位「Ｌ」（Ｌｏｗ）にする。反対に、入力側の電位が低電位「Ｌ」であれば、出力側の電位を高電位「Ｈ」にする。ここでは、インバータ１１は、入力端子から信号を受信し、受信された信号の電位を反転して出力する。すなわち、インバータ１１は、入力端子の電位を反転する。なお、図示しないが、入力端子の電源及びインバータ１１の駆動用の電源は、ＶＤＤ１である。
【００１８】
ＶＤＤ２領域２０は、インダクタ２１と、第１Ｐｃｈトランジスタ２２と、第２Ｐｃｈトランジスタ２３と、第１Ｎｃｈトランジスタ２４と、第２Ｎｃｈトランジスタ２５を含む。
【００１９】
インダクタ２１は、電源端子（ＶＤＤ２）からの電流を、ノードＡ１（第１ノード）に流す。ここでは、インダクタ２１は、電源端子（ＶＤＤ２）とノードＡ１との間に設けられている。インダクタ２１は、抵抗が大きいと損失が大きくなるため、抵抗は小さい方が好適である。インダクタ２１の主な構造としては、「巻き線型」、「積層型」、「薄膜型」等がある。
【００２０】
第１Ｐｃｈトランジスタ２２は、ノードＡ２（第２ノード）の電位に応じてＯＮ／ＯＦＦし、ノードＡ１からの電流を、ノードＡ３（第３ノード）に流すためのスイッチである。ここでは、第１Ｐｃｈトランジスタ２２は、ゲートがノードＡ２に接続され、ソースがノードＡ１に接続され、ドレインがノードＡ３に接続されている。図１では、出力端子は、ノードＡ２に接続されているが、ノードＡ３に接続されている場合もある。
【００２１】
第２Ｐｃｈトランジスタ２３は、ノードＡ３の電位に応じてＯＮ／ＯＦＦし、ノードＡ１からの電流を、ノードＡ２に流すためのスイッチである。ここでは、第２Ｐｃｈトランジスタ２３は、ゲートがノードＡ３に接続され、ソースがノードＡ１に接続され、ドレインがノードＡ２に接続されている。
【００２２】
第１Ｎｃｈトランジスタ２４は、入力側の電位に応じてＯＮ／ＯＦＦし、ノードＡ３からの電流を、接地端子（ＧＮＤ）に流すためのスイッチである。ここでは、第１Ｎｃｈトランジスタ２４は、ゲートが入力端子に接続され、ソースが接地端子（ＧＮＤ）に接続され、ドレインがノードＡ３に接続されている。
【００２３】
第２Ｎｃｈトランジスタ２５は、インバータ１１の出力側の電位に応じてＯＮ／ＯＦＦし、ノードＡ２からの電流を、接地端子（ＧＮＤ）に流すためのスイッチである。すなわち、第２Ｎｃｈトランジスタ２５は、第１Ｎｃｈトランジスタ２４と交互（相補的）にＯＮ／ＯＦＦするスイッチである。ここでは、第２Ｎｃｈトランジスタ２５は、ゲートがインバータ１１の出力側に接続され、ソースが接地端子（ＧＮＤ）に接続され、ドレインがノードＡ２に接続されている。
【００２４】
入力端子の電位が「Ｌ」の状態では、第１Ｐｃｈトランジスタ２２と第２Ｎｃｈトランジスタ２５がＯＮ状態であり、第１Ｎｃｈトランジスタ２４と第２Ｐｃｈトランジスタ２３がＯＦＦ状態である。
【００２５】
入力端子の電位が「Ｈ」から「Ｌ」になると、第１Ｐｃｈトランジスタ２２及びＮｃｈトランジスタが共にＯＮとなり、第２Ｐｃｈトランジスタ２３及びＮｃｈトランジスタが共にＯＦＦとなる。
【００２６】
入力端子の電位が「Ｌ」から「Ｈ」になると、第２Ｐｃｈトランジスタ２３及びＮｃｈトランジスタが共にＯＮとなり、第１Ｐｃｈトランジスタ２２及びＮｃｈトランジスタが共にＯＦＦとなる。
【００２７】
レベル変換回路は、レベル変換時にＰｃｈトランジスタとＮｃｈトランジスタが同時にＯＮする期間があり、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の間に貫通電流が流れる。例えば、第１Ｐｃｈトランジスタ２２と第１Ｎｃｈトランジスタ２４（或いは、第２Ｐｃｈトランジスタ２３と第２Ｎｃｈトランジスタ２５）が同時にＯＮした場合、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の間に貫通電流が流れる。この貫通電流となる電流がインダクタ２１に流れると、ノードＡ１の電圧は、インダクタ２１の誘導起電力により、一時的に下がった後、上昇する。このとき、ＰｃｈトランジスタのＶｇｓ（ゲート電圧）が拡大することで電流能力が上がるため、小さいトランジスタサイズでもレベル変換回路のスイッチング時間を早くすることができる。
【００２８】
図２に、本発明のレベル変換回路との比較のため、従来のレベル変換回路の構成例を示す。
従来のレベル変換回路は、ＶＤＤ１領域１０と、ＶＤＤ２領域２０を含む。ＶＤＤ１領域１０は、インバータ１１を含む。ＶＤＤ２領域２０は、第１Ｐｃｈトランジスタ２２と、第２Ｐｃｈトランジスタ２３と、第１Ｎｃｈトランジスタ２４と、第２Ｎｃｈトランジスタ２５を含む。インバータ１１、第１Ｐｃｈトランジスタ２２、第２Ｐｃｈトランジスタ２３、第１Ｎｃｈトランジスタ２４、及び第２Ｎｃｈトランジスタ２５については、基本的に、本発明のレベル変換回路と同じである。
【００２９】
本発明のレベル変換回路と、従来のレベル変換回路の構成上の違いは、インダクタ２１の有無である。
【００３０】
なお、従来のレベル変換回路におけるノードＢ１、ノードＢ２、ノードＢ３は、それぞれ、本発明のレベル変換回路におけるノードＡ１、ノードＡ２、ノードＡ３に相当する。
【００３１】
図３は、本発明のレベル変換回路、及び従来のレベル変換回路の各ノードにおける電位の変化を示すグラフである。
「入力」の波形は、入力端子の電位の変化を示す。「インバータ出力」の波形は、インバータ１１の出力の電位の変化を示す。「ノードＡ１」の波形は、ノードＡ１の電位の変化を示す。「ノードＡ２」の波形は、ノードＡ２の電位の変化を示す。「ノードＡ３」の波形は、ノードＡ３の電位の変化を示す。ここでは、便宜上、低電圧側の電源（ＶＤＤ１）の電位を「ＶＤＤ１」、高電圧側の電源（ＶＤＤ２）の電位を「ＶＤＤ２」として示す。
【００３２】
このグラフは、入力端子の電位が「Ｌ」から「Ｈ」（０からＶＤＤ１）に変化する際の各ノードの電位の変化を示している。
【００３３】
ノードＡ１の電位は、インダクタ２１の誘導起電力により、高電圧側の電源の電位（ＶＤＤ２）を中心に上下に変動する。
【００３４】
ノードＢ１の電位は、電源電圧（ＶＤＤ２）の電位のまま、常に一定である。
【００３５】
入力端子の電位が「Ｌ」から「Ｈ」に変化する際、ノードＡ２やノードＢ２の電位も「Ｌ」から「Ｈ」に変化する。このとき、ノードＢ１の電位は一定であるため、ノードＢ２の電位は上昇しても、ノードＢ１の電位と同じ（ＶＤＤ２）にしかならないが、ノードＡ１の電位は変動するため、ノードＡ２の電位は、ノードＡ１の波形の頂点（上限値）まで上昇する。
【００３６】
また、ノードＡ２は、ノードＡの電圧上昇の影響で、ノードＢ２よりも早く「Ｌ」から「Ｈ」に変化する。ノードＡ３は、ノードＡの一時的な電圧降下の影響で、ノードＢ３よりも早く「Ｈ」から「Ｌ」に変化する。これにより、スイッチング時間の短縮化が可能になる。また、ノードＡ３の電圧降下のスピードを、ノードＢ３の電圧降下のスピードと同じ程度（従来と同じ変化時間）にする場合は、トランジスタサイズを小さくすることができる。
【００３７】
なお、入力端子の電位が「Ｌ」から「Ｈ」に変化する場合は、ノードＡ３の波形がノードＡ２の波形のようになり、ノードＡ２の波形がノードＡ３の波形のようになる。具体的には、ノードＡ３とノードＡ２の波形が入れ替わるイメージとなる。
【００３８】
次に、図４、図５Ａ、図５Ｂ、図６Ａ〜図６Ｄ、図７Ａ〜図７Ｄ、図８Ａ〜図８Ｄを参照して、想定し得る既存のレベル変換回路の構成に、本発明を適用した場合の実施例について説明する。
【００３９】
図４は、図１に示したレベル変換回路の変形例を示す図である。
【００４０】
図４に示すレベル変換回路は、ＶＤＤ１領域１０と、ＶＤＤ２領域２０を含む。ＶＤＤ１領域１０は、インバータ１１を含む。ＶＤＤ２領域２０は、インダクタ２１と、第１Ｐｃｈトランジスタ２２と、第２Ｐｃｈトランジスタ２３と、第１Ｎｃｈトランジスタ２４と、第２Ｎｃｈトランジスタ２５を含む。
【００４１】
ＶＤＤ１領域１０、ＶＤＤ２領域２０、インバータ１１、インダクタ２１、第１Ｐｃｈトランジスタ２２、第２Ｐｃｈトランジスタ２３、第１Ｎｃｈトランジスタ２４、及び第２Ｎｃｈトランジスタ２５については、基本的に、図１に示すレベル変換回路のものと同じである。
【００４２】
図１のレベル変換回路では、ノードＡ２が出力端子に接続されているが、図４のレベル変換回路では、ノードＡ３が出力端子に接続されている。
【００４３】
図５Ａは、図１に示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。また、図５Ｂは、図４に示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。
【００４４】
図５Ａ及び図５Ｂに示すレベル変換回路は、いずれも、ＶＤＤ１領域１０と、ＶＤＤ２領域２０を含む。ＶＤＤ１領域１０は、インバータ１１を含む。ＶＤＤ２領域２０は、インダクタ２１と、第１Ｐｃｈトランジスタ２２と、第２Ｐｃｈトランジスタ２３と、第１Ｎｃｈトランジスタ２４と、第２Ｎｃｈトランジスタ２５を含む。
【００４５】
ＶＤＤ１領域１０、ＶＤＤ２領域２０、インバータ１１、インダクタ２１、第１Ｐｃｈトランジスタ２２、第２Ｐｃｈトランジスタ２３、第１Ｎｃｈトランジスタ２４、及び第２Ｎｃｈトランジスタ２５については、基本的に、図１及び図４に示すレベル変換回路のものと同じである。
【００４６】
図５Ａのレベル変換回路では、ノードＡ２が出力端子に接続されているが、図５Ｂのレベル変換回路では、ノードＡ３が出力端子に接続されている。
【００４７】
図６Ａは、図１に示したレベル変換回路において、更にＮｃｈトランジスタを追加したレベル変換回路の構成例を示す図である。また、図６Ｂは、図４に示したレベル変換回路において、更にＮｃｈトランジスタを追加したレベル変換回路の構成例を示す図である。また、図６Ｃは、図６Ａに示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。また、図６Ｄは、図６Ｂに示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。
【００４８】
図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄに示すレベル変換回路は、いずれも、ＶＤＤ１領域１０と、ＶＤＤ２領域２０を含む。ＶＤＤ１領域１０は、インバータ１１を含む。ＶＤＤ２領域２０は、インダクタ２１と、第１Ｐｃｈトランジスタ２２と、第２Ｐｃｈトランジスタ２３と、第１Ｎｃｈトランジスタ２４と、第２Ｎｃｈトランジスタ２５と、第３Ｎｃｈトランジスタ２６と、第４Ｎｃｈトランジスタ２７を含む。
【００４９】
ＶＤＤ１領域１０、ＶＤＤ２領域２０、インバータ１１、インダクタ２１、第１Ｐｃｈトランジスタ２２、第２Ｐｃｈトランジスタ２３、第１Ｎｃｈトランジスタ２４、及び第２Ｎｃｈトランジスタ２５については、基本的に、図１及び図４に示すレベル変換回路のものと同じである。
【００５０】
第３Ｎｃｈトランジスタ２６は、ノードＡ３と第１Ｎｃｈトランジスタ２４の間に設けられている。第３Ｎｃｈトランジスタ２６は、出力端子の電位に応じて、ノードＡ３からの電流を第１Ｎｃｈトランジスタ２４に流す。ここでは、第３Ｎｃｈトランジスタ２６は、ゲートが出力端子の出力を入力し、ソースが第１Ｎｃｈトランジスタ２４のドレイン側に接続され、ドレインがノードＡ３に接続されている。第３Ｎｃｈトランジスタ２６のゲートの電位は、ノードＡ２又はノードＡ３のうち、出力端子に接続された方の電位と同じになる。
【００５１】
第４Ｎｃｈトランジスタ２７は、ノードＡ２と第２Ｎｃｈトランジスタ２５の間に設けられている。第４Ｎｃｈトランジスタ２７は、出力端子の電位に応じて、ノードＡ２からの電流を第２Ｎｃｈトランジスタ２５に流す。ここでは、第４Ｎｃｈトランジスタ２７は、ゲートが出力端子の出力を入力し、ソースが第２Ｎｃｈトランジスタ２５のドレイン側に接続され、ドレインがノードＡ２に接続されている。第４Ｎｃｈトランジスタ２７のゲートの電位は、ノードＡ２又はノードＡ３のうち、出力端子に接続された方の電位と同じになる。
【００５２】
図６Ａ及び図６Ｃのレベル変換回路では、ノードＡ２が出力端子に接続されているが、図６Ｂ及び図６Ｄのレベル変換回路では、ノードＡ３が出力端子に接続されている。
【００５３】
図７Ａは、図１に示したレベル変換回路において、更にＰｃｈトランジスタを追加したレベル変換回路の構成例を示す図である。また、図７Ｂは、図４に示したレベル変換回路において、更にＰｃｈトランジスタを追加したレベル変換回路の構成例を示す図である。また、図７Ｃは、図７Ａに示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。また、図７Ｄは、図７Ｂに示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。
【００５４】
図７Ａ、図７Ｂ、図７Ｃ、及び図７Ｄに示すレベル変換回路は、いずれも、ＶＤＤ１領域１０と、ＶＤＤ２領域２０を含む。ＶＤＤ１領域１０は、インバータ１１を含む。ＶＤＤ２領域２０は、インダクタ２１と、第１Ｐｃｈトランジスタ２２と、第２Ｐｃｈトランジスタ２３と、第１Ｎｃｈトランジスタ２４と、第２Ｎｃｈトランジスタ２５と、第３Ｐｃｈトランジスタ２８と、第４Ｐｃｈトランジスタ２９を含む。
【００５５】
ＶＤＤ１領域１０、ＶＤＤ２領域２０、インバータ１１、インダクタ２１、第１Ｐｃｈトランジスタ２２、第２Ｐｃｈトランジスタ２３、第１Ｎｃｈトランジスタ２４、及び第２Ｎｃｈトランジスタ２５については、基本的に、図１及び図４に示すレベル変換回路のものと同じである。
【００５６】
第３Ｐｃｈトランジスタ２８は、第１Ｐｃｈトランジスタ２２とノードＡ３の間に設けられている。第３Ｐｃｈトランジスタ２８は、入力端子の電位に応じてＯＮ／ＯＦＦし、第１Ｐｃｈトランジスタ２２からの電流を、ノードＡ３に流すためのスイッチである。ここでは、第３Ｐｃｈトランジスタ２８は、ゲートが入力端子に接続され、ソースが第１Ｐｃｈトランジスタ２２のドレイン側に接続され、ドレインがノードＡ３に接続されている。
【００５７】
第４Ｐｃｈトランジスタ２９は、第２Ｐｃｈトランジスタ２３とノードＡ２の間に設けられている。第４Ｐｃｈトランジスタ２９は、インバータ１１の出力側の電位の電位に応じてＯＮ／ＯＦＦし、第２Ｐｃｈトランジスタ２３からの電流を、ノードＡ２に流すためのスイッチである。ここでは、第４Ｐｃｈトランジスタ２９は、ゲートがインバータ１１の出力側に接続され、ソースが第２Ｐｃｈトランジスタ２３のドレイン側に接続され、ドレインがノードＡ２に接続されている。
【００５８】
図７Ａ及び図７Ｃのレベル変換回路では、ノードＡ２が出力端子に接続されているが、図７Ｂ及び図７Ｄのレベル変換回路では、ノードＡ３が出力端子に接続されている。
【００５９】
図８Ａは、図１に示したレベル変換回路において、ＰｃｈトランジスタとＮｃｈトランジスタに該当する箇所を、ＰＭＯＳロジックとＮＭＯＳロジックに変更した場合の実施例を示す図である。また、図８Ｂは、図４に示したレベル変換回路において、ＰｃｈトランジスタとＮｃｈトランジスタに該当する箇所を、ＰＭＯＳロジックとＮＭＯＳロジックに変更した場合の実施例を示す図である。また、図８Ｃは、図８Ａに示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。また、図８Ｄは、図８Ｂに示したレベル変換回路において、電源端子（ＶＤＤ２）と接地端子（ＧＮＤ）の位置を逆転させた場合の実施例を示す図である。
【００６０】
図８Ａ、図８Ｂ、図８Ｃ、及び図８Ｄに示すレベル変換回路は、いずれも、ＶＤＤ１領域１０と、ＶＤＤ２領域２０を含む。ＶＤＤ１領域１０は、インバータ１１を含む。ＶＤＤ２領域２０は、インダクタ２１と、ＰＭＯＳロジック３０と、ＮＭＯＳロジック４０を含む。
【００６１】
ＶＤＤ１領域１０、ＶＤＤ２領域２０、インバータ１１については、基本的に、図１及び図４に示すレベル変換回路のものと同じである。
【００６２】
ＰＭＯＳロジック３０は、図１及び図４に示すような、第１Ｐｃｈトランジスタ２２と第２Ｐｃｈトランジスタ２３により構成された回路ではないが、第１Ｐｃｈトランジスタ２２と第２Ｐｃｈトランジスタ２３により構成された回路と同じ機能を有する回路である。すなわち、ＰＭＯＳロジック３０は、第１Ｐｃｈトランジスタ２２と第２Ｐｃｈトランジスタ２３により構成された回路の「代替」となる回路である。
【００６３】
ＮＭＯＳロジック４０は、図１及び図４に示すような、第１Ｎｃｈトランジスタ２４と第２Ｎｃｈトランジスタ２５により構成された回路ではないが、第１Ｎｃｈトランジスタ２４と第２Ｎｃｈトランジスタ２５により構成された回路と同じ機能を有する回路である。すなわち、ＮＭＯＳロジック４０は、第１Ｎｃｈトランジスタ２４と第２Ｎｃｈトランジスタ２５により構成された回路の「代替」となる回路である。
【００６４】
ここでは、ノードＡ２及びノードＡ３は、ＰＭＯＳロジック３０に含まれているものとしている。但し、実際には、ノードＡ２及びノードＡ３は、ＰＭＯＳロジック３０に含まれていなくても良い。
【００６５】
図８Ａ及び図８Ｃのレベル変換回路では、図１におけるノードＡ２に相当する箇所が出力端子に接続されているが、図８Ｂ及び図８Ｄのレベル変換回路では、図４におけるノードＡ３に相当する箇所が出力端子に接続されている。
【００６６】
なお、出力端子の電位は、低電位側や高電位側という制約に束縛されない。すなわち、仮に、図中で、出力端子が低電位側に記載されていても、出力端子の電位は、低電圧側の電源の電位（ＶＤＤ１）とは無関係である。
【００６７】
以上のように、本発明では、レベル変換回路において、遅延特性を改善するために、高電圧側にインダクタを設けることを特徴とする。
【００６８】
通常、レベル変換回路にインダクタを用いることは無い。インダクタは誘導起電力によりノイズを出すため、通常は敬遠される。本発明では、インダクタの誘導起電力によるノイズを積極的に利用し、レベル変換回路内の高電圧側に供給される電源電圧の電位を変動させ、電源電圧の電位の上昇や低下により、レベル変換回路内の所定のノードの電位の変化を加速したり増幅したりする。
【００６９】
具体的には、本発明では、レベル変換回路の高電圧側にインダクタを設ける。レベル変換回路のスイッチング時に発生する電流によってインダクタに誘導起電力が発生し、レベル変換回路のノードＡ１（レベル変換回路とインダクタの接続点）の電位は、インダクタの誘導起電力により、一時的に下がった後、上昇する。ノードＡ１の電位が一時的に下がるのに合わせて、ノードＡ３の電位の低下の速度が早くなる。また、ノードＡ１の電圧が上昇するのに合わせて、ノードＡ２の電位の上昇の速度が早くなり、ノードＡ２の電位が電源電位よりも大きくなる場合がある。
【００７０】
これにより、レベル変換回路の遅延特性の改善や、回路サイズの縮小が可能になる。
【００７１】
すなわち、本発明では、従来のレベル変換回路の構成を残したまま、トランジスタの能力（トランジスタサイズ）を大きくすることなく、インダクタのみを用いて、レベル変換回路の遅延特性の改善を行うことを可能とする。
【００７２】
本発明において説明したインダクタは、従来のレベル変換回路に事後的に組み込むことも容易であるため、本発明は、既存のレベル変換回路に適用することもできる。従って、本発明は、レベル変換回路を用いた既存の電子装置に適用することが可能である。また、既存の製造ラインの最後に、インダクタ追加工程を行うだけで済むため、既存の製造ラインを大きく改変する必要が無い。
【００７３】
本発明のレベル変換回路を有する半導体装置の例として、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、コンピュータ、携帯端末、デジタルカメラ、ディスプレイ、音響機器、電子機器、家電、自動車等が考えられる。但し、実際には、これらの例に限定されない。
【００７４】
以上、本発明の実施形態を詳述してきたが、実際には上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【００７５】
【図１】図１は、本発明のレベル変換回路の第１の構成例の第１形態を示す図である。
【図２】図２は、従来のレベル変換回路の構成例を示す図である。
【図３】図３は、本発明のレベル変換回路及び従来のレベル変換回路の各ノードにおける電位の変化を示すグラフである。
【図４】図４は、本発明のレベル変換回路の第１の構成例の第２形態を示す図である。
【図５Ａ】図５Ａは、本発明のレベル変換回路の第２の構成例の第１形態を示す図である。
【図５Ｂ】図５Ｂは、本発明のレベル変換回路の第２の構成例の第２形態を示す図である。
【図６Ａ】図６Ａは、本発明のレベル変換回路の第３の構成例の第１形態を示す図である。
【図６Ｂ】図６Ｂは、本発明のレベル変換回路の第３の構成例の第２形態を示す図である。
【図６Ｃ】図６Ｃは、本発明のレベル変換回路の第３の構成例の第３形態を示す図である。
【図６Ｄ】図６Ｄは、本発明のレベル変換回路の第３の構成例の第４形態を示す図である。
【図７Ａ】図７Ａは、本発明のレベル変換回路の第４の構成例の第１形態を示す図である。
【図７Ｂ】図７Ｂは、本発明のレベル変換回路の第４の構成例の第２形態を示す図である。
【図７Ｃ】図７Ｃは、本発明のレベル変換回路の第４の構成例の第３形態を示す図である。
【図７Ｄ】図７Ｄは、本発明のレベル変換回路の第４の構成例の第４形態を示す図である。
【図８Ａ】図８Ａは、本発明のレベル変換回路の第５の構成例の第１形態を示す図である。
【図８Ｂ】図８Ｂは、本発明のレベル変換回路の第５の構成例の第２形態を示す図である。
【図８Ｃ】図８Ｃは、本発明のレベル変換回路の第５の構成例の第３形態を示す図である。
【図８Ｄ】図８Ｄは、本発明のレベル変換回路の第５の構成例の第４形態を示す図である。
【符号の説明】
【００７６】
１０…  ＶＤＤ１領域
１１…  インバータ
２０…  ＶＤＤ２領域
２１…  インダクタ
２２…  第１Ｐｃｈトランジスタ
２３…  第２Ｐｃｈトランジスタ
２４…  第１Ｎｃｈトランジスタ
２５…  第２Ｎｃｈトランジスタ
２６…  第３Ｎｃｈトランジスタ
２７…  第４Ｎｃｈトランジスタ
２８…  第３Ｐｃｈトランジスタ
２９…  第４Ｐｃｈトランジスタ
３０…  ＰＭＯＳロジック
４０…  ＮＭＯＳロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
2010103837.tif 000009
【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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