(57)【要約】【課題】メモリ回路の高集積化、あるいは小型化を果たす上で、メモリセルの面積を縮小することが重要になると考えられる。特別なプロセスを増やすことなくメモリセルの面積を縮小化した記憶装置を提供することを課題とする。【解決手段】選択トランジスタと、メモリ素子と、アシスト容量とを有する半導体装置であって、メモリ素子の一方の電極とアシスト容量の一方の電極は共通電極であり、アシスト容量の他方の電極は不純物を有する半導体膜から形成され、メモリ素子の一方の電極とアシスト容量の他方の電極は絶縁膜を介して重畳している。【選択図】図１
2010098297.tif 000002
【特許請求の範囲】
【請求項１】
選択トランジスタと、
メモリ素子と、
アシスト容量とを有する半導体装置であって、
前記メモリ素子の一方の電極と前記アシスト容量の一方の電極は共通電極であり、
前記アシスト容量の他方の電極は不純物を有する半導体膜から形成され、
前記メモリ素子の一方の電極と前記アシスト容量の他方の電極は絶縁膜を介して重畳していることを特徴とする半導体装置。
【請求項２】
選択トランジスタと、
メモリ素子と、
アシスト容量とを有する半導体装置であって、
前記選択トランジスタのゲート電極と前記メモリ素子の一方の電極と前記アシスト容量の一方の電極は同時に形成され、
前記メモリ素子の一方の電極と前記アシスト容量の一方の電極は共通電極であり、
前記選択トランジスタの活性層と前記アシスト容量の他方の電極は同時に形成された半導体膜に不純物を注入して形成され、
前記アシスト容量の絶縁膜と前記選択トランジスタのゲート絶縁膜は同時に形成され、
前記メモリ素子の一方の電極と前記アシスト容量の他方の電極は前記絶縁膜を介して重畳していることを特徴とする半導体装置。
【請求項３】
選択トランジスタと、
メモリ素子と、
アシスト容量とを有する半導体装置であって、
前記メモリ素子の一方の電極と前記アシスト容量の一方の電極は共通電極であり、
前記選択トランジスタのソース電極およびドレイン電極のいずれか一方の電極は、前記メモリ素子の他方の電極および前記アシスト容量の他方の電極と電気的に接続し、
前記アシスト容量の他方の電極は不純物を有する半導体膜から形成され、
前記メモリ素子の一方の電極と前記アシスト容量の他方の電極は絶縁膜を介して重畳していることを特徴とする半導体装置。
【請求項４】
選択トランジスタと、
メモリ素子と、
アシスト容量とを有する半導体装置であって、
前記アシスト容量は三つの電極と二つの絶縁膜から形成され、
前記メモリ素子の一方の電極と前記アシスト容量の第１の電極は共通電極であり、
前記アシスト容量の第２の電極は不純物を有する半導体膜から形成され、
前記メモリ素子の他方の電極と前記アシスト容量の第３の電極は共通電極であり、
前記アシスト容量の第１の絶縁膜と前記選択トランジスタのゲート絶縁膜は同時に形成され、
前記アシスト容量の第２の絶縁膜と前記選択トランジスタの層間絶縁膜は同時に形成され、
前記メモリ素子の一方の電極と前記アシスト容量の第２の電極および第３の電極は前記第１の絶縁膜および前記第２の絶縁膜を介して重畳していることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記アシスト容量の他方の電極はＰ型の不純物を有する半導体膜であることを特徴とする半導体装置。
【請求項６】
選択トランジスタと、
メモリ素子と、
アシスト容量とを有する半導体装置であって、
前記メモリ素子の一方の電極と前記アシスト容量の一方の電極は共通電極であり、
前記アシスト容量の他方の電極は金属膜から形成され、
前記メモリ素子の一方の電極と前記アシスト容量の他方の電極は絶縁膜を介して重畳していることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記メモリ素子の一方の電極はタングステンからなることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記半導体装置は可撓性基板上に形成されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記半導体装置はチップ一体型アンテナであることを特徴とする半導体装置。
【請求項１０】
基板上に第１の金属膜を形成し、
前記第１の金属膜上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に半導体膜を形成し、
前記半導体膜をエッチングして、第１の島状半導体膜と第２の島状半導体膜を形成し、
前記第１の島状半導体膜および前記第２の島状半導体膜上に第２の絶縁膜を形成し、
前記第１の島状半導体膜にマスクをし、前記第２の島状半導体膜にＰ型の不純物を導入し、
前記第１の島状半導体膜のマスクを除去し、前記第１の島状半導体膜及び前記第２の島状半導体膜上に第２の金属膜を形成し、
前記第２の金属膜をエッチングして、前記第１の島状半導体膜上にゲート電極を形成し、前記第２の島状半導体膜上に、第１の電極を形成し、
前記第２の島状半導体膜にマスクをし、前記第１の島状半導体膜に前記ゲート電極をマスクとしてＮ型の不純物を導入し、
前記第２の島状半導体膜のマスクを除去し、前記第１の島状半導体膜にマスクをし、前記第２の島状半導体膜に前記第１の電極をマスクとして、Ｐ型の不純物を導入し、
前記第１の島状半導体膜のマスクを除去し、
前記第１の島状半導体膜および前記第２の島状半導体膜上に第３の絶縁膜を形成し、
前記第３の絶縁膜を異方性エッチングにより前記ゲート電極および前記第１の電極にサイドウォールを形成し、
前記ゲート電極、前記第１の電極および前記サイドウォールから露出している前記第２の絶縁膜を除去し、
前記第２の島状半導体膜にマスクをし、前記第１の島状半導体膜にＮ型の不純物を導入し、
前記第２の島状半導体膜のマスクを除去し、
前記第１の島状半導体膜および前記第２の島状半導体膜上に第４の絶縁膜を形成し、
前記第４の絶縁膜上に第５の絶縁膜を形成し、
前記第１の電極上の前記第４の絶縁膜および前記第５の絶縁膜に第１のコンタクトホールを形成し、
前記第１のコンタクトホールに層を形成し、
前記第１の島状半導体膜、前記ゲート電極、前記第２の島状半導体膜、および前記第１の電極上の前記第４の絶縁膜および前記第５の絶縁膜に第２、第３、第４、第５および第６のコンタクトホールを形成し、
前記第１の島状半導体膜上に前記第２および前記第４のコンタクトホールが形成され、
前記ゲート電極上に前記第３のコンタクトホールが形成され、
前記第２の島状半導体膜上に前記第５のコンタクトホールが形成され、
前記第１の電極上に前記第６のコンタクトホールが形成され、
前記第５の絶縁膜および前記第１乃至第６のコンタクトホール上に第３の金属膜を形成し、
前記第１のコンタクトホールと前記第４および前記第５のコンタクトホールを電気的に接続し、前記第２、前記第３、前記第６のコンタクトホールは電気的に接続しないように前記第３の金属膜をエッチングし、
前記基板および前記第１の金属膜を除去し、シート状の基体に前記第１の絶縁膜を固定する半導体装置の作製方法。
【請求項１１】
請求項１０において、前記第１の電極および前記ゲート電極はタングステンを有することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１０または請求項１１において、前記シート状の基体とは、プラスチック、紙、プリプレグ、およびセラミックシートのいずれか一つであることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１０乃至１２のいずれか一項において、第１のコンタクトホールに形成した層はアモルファスシリコンに酸化窒化シリコンを積層したものであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
シリコンなどの無機の半導体素子で作られたメモリは信頼性が高い、コストが安い、実績がある等の理由から一般に広く用いられている。
【０００３】
シリコンなどの無機の半導体素子、絶縁膜、配線を、従来使われてきた材料、工程を利用しつつ、可撓性基板上に形成される新しいメモリの開発が盛んに進められている。
【０００４】
プラスチックなどの可撓性基板上に作られたメモリは、紙漉にすることができ、情報の交換をするものとして、名刺やポスター等での用途が考えられている。
【０００５】
可撓性基板上に半導体素子を作る際に、データ書き込み時に、絶縁膜を壊し、配線間をショートさせることで、一度だけ記録を行うメモリ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ（ＯＴＰ）メモリ）の開発は、作製工程や動作が比較的簡単なこともある。
【０００６】
アンチヒューズ型メモリのメモリセルにおいて、書き込み能力向上の為アシスト容量をメモリセル内に配置されている。従来ではアシスト容量とメモリ素子は独立して配置・レイアウトされていた。
【０００７】
アシスト容量について説明する。素子と並列に書き込み時素子に電荷を供給するための容量（以下、本文中ではアシスト容量と記す）を設けることで高い書き込み歩留まりを達成することができる。アシスト容量はＭＯＳ容量、活性層―ＧＩ膜−金属膜で形成するものやＭＩＭ（Ｍｅｔａｌ―Ｉｎｓｕｌａｔｏｒ―Ｍｅｔａｌ）容量、金属膜―絶縁膜―金属膜で形成するものがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０２−０２３６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
メモリのビット数を増やすと、その分メモリセルの面積が増大する。メモリ回路（メモリセル・デコーダ・インターフェース・昇圧回路などから構成される）の面積に対するメモリセルの占める割合は、ビット数が増えるほど高くなる。なぜなら、メモリ容量をＮ倍とした場合、ローデコーダ・コラムデコーダの面積はそれぞれＮの平方根倍となるのに対しメモリセルの面積はＮ倍になるからである。
【００１０】
図２１にメモリ容量の数が増大するにつれメモリセル面積の占める割合大きくなることの模式図を示す。メモリ回路２１００はメモリセル・カラムデコーダ・ローデコーダ・インターフェース・昇圧回路の各回路が同程度の占有面積であるとしたものであり、これをメモリのビット数を４倍としたものをメモリ回路２１０１、１６倍としたものをメモリ回路２１０２とする。メモリ回路２１００においては、回路中メモリセル占める割合は２０％であるのに対し、ビット数を４倍としたメモリ回路２１０１においてはメモリ回路中メモリセルの占める面積は約４０％になり、ビット数を１６倍としたメモリ回路２１０２においてはメモリセルの占める割合は６０％を超える。
【００１１】
このことから、メモリ回路の高集積化、あるいは小型化を果たす上で、メモリセルの面積を縮小することが重要になる。
【００１２】
本発明は、上記問題を鑑みてなされたものであり、特別なプロセスを増やすことなくメモリセルの面積を縮小化した記憶装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
メモリセル内のメモリ素子とアシスト容量の電極を共通電極にして積層化することにより、メモリセルの縮小化になり、チップを縮小化することができる。それによりコスト削減ができる。
【００１４】
アシスト容量をＭＯＳ構造にした場合、活性層にドープした不純物がＰ型であることにより、書き込み率が向上する。
【００１５】
上記課題を解決するための本発明の一形態の半導体装置における構成の一は、選択トランジスタと、メモリ素子と、アシスト容量とを有する半導体装置であって、メモリ素子の一方の電極とアシスト容量の一方の電極は共通電極であり、アシスト容量の他方の電極は不純物を有する半導体膜から形成され、メモリ素子の一方の電極とアシスト容量の他方の電極は絶縁膜を介して重畳していることを特徴とする。
【００１６】
上記課題を解決するための本発明の一形態の半導体装置における構成の一は、選択トランジスタと、メモリ素子と、アシスト容量とを有する半導体装置であって、選択トランジスタのゲート電極とメモリ素子の一方の電極とアシスト容量の一方の電極は同時に形成され、メモリ素子の一方の電極とアシスト容量の一方の電極は共通電極であり、選択トランジスタの活性層とアシスト容量の他方の電極は同時に形成された半導体膜に不純物を注入して形成され、アシスト容量の絶縁膜と選択トランジスタのゲート絶縁膜は同時に形成され、メモリ素子の一方の電極とアシスト容量の他方の電極は絶縁膜を介して重畳していることを特徴とする。
【００１７】
上記課題を解決するための本発明の一形態の半導体装置における構成の一は、選択トランジスタと、メモリ素子と、アシスト容量とを有する半導体装置であって、メモリ素子の一方の電極とアシスト容量の一方の電極は共通電極であり、選択トランジスタのソース電極およびドレイン電極のいずれか一方の電極は、メモリ素子の他方の電極およびアシスト容量の他方の電極と電気的に接続し、アシスト容量の他方の電極は不純物を有する半導体膜から形成され、メモリ素子の一方の電極とアシスト容量の他方の電極は絶縁膜を介して重畳していることを特徴とする。
【００１８】
上記課題を解決するための本発明の一形態の半導体装置における構成の一は、選択トランジスタと、メモリ素子と、アシスト容量とを有する半導体装置であって、アシスト容量は三つの電極と二つの絶縁膜から形成され、メモリ素子の一方の電極とアシスト容量の第１の電極は共通電極であり、アシスト容量の第２の電極は不純物を有する半導体膜から形成され、メモリ素子の他方の電極とアシスト容量の第３の電極は共通電極であり、アシスト容量の第１の絶縁膜と選択トランジスタのゲート絶縁膜は同時に形成され、アシスト容量の第２の絶縁膜と選択トランジスタの層間絶縁膜は同時に形成され、メモリ素子の一方の電極とアシスト容量の第２の電極および第３の電極は第１の絶縁膜および第２の絶縁膜を介して重畳していることを特徴とする。
【００１９】
本発明の一形態のアシスト容量の他方の電極はＰ型の不純物を有する半導体膜であることを特徴とする。
【００２０】
上記課題を解決するための本発明の一形態の半導体装置における構成の一は、選択トランジスタと、メモリ素子と、アシスト容量とを有する半導体装置であって、メモリ素子の一方の電極とアシスト容量の一方の電極は共通電極であり、アシスト容量の他方の電極は金属膜から形成され、メモリ素子の一方の電極とアシスト容量の他方の電極は絶縁膜を介して重畳していることを特徴とする。
【００２１】
本発明の一形態のメモリ素子の一方の電極はタングステンからなることを特徴とする。
【００２２】
本発明の一形態の半導体装置は可撓性基板上に形成されていることを特徴とする。
【００２３】
本発明の一形態の半導体装置はチップ一体型アンテナであることを特徴とする。
【００２４】
本明細書で開示する本発明の一形態の半導体装置の作製方法に関する発明の構成１は、基板上に金属膜を形成し、金属膜上に第１の絶縁膜を形成し、第１の絶縁膜上に半導体膜を形成し、半導体膜をエッチングして、第１の島状半導体膜と第２の島状半導体膜を形成し、第１の島状半導体膜および第２の島状半導体膜上に第２の絶縁膜を形成し、第１の島状半導体膜にマスクをし、第２の島状半導体膜にＰ型の不純物を導入し、第１の島状半導体膜のマスクを除去し、第１の島状半導体膜及び第２の島状半導体膜上に金属膜を形成し、金属膜をエッチングして、第１の島状半導体膜上にゲート電極を形成し、第２の島状半導体膜上に、第１の電極を形成し、第２の島状半導体膜にマスクをし、第１の島状半導体膜にゲート電極をマスクとしてＮ型の不純物を導入し、第２の島状半導体膜のマスクを除去し、第１の島状半導体膜にマスクをし、第２の島状半導体膜に第１の電極をマスクとして、Ｐ型の不純物を導入し、第１の島状半導体膜のマスクを除去し、第１の島状半導体膜および第２の島状半導体膜上に第３の絶縁膜を形成し、第３の絶縁膜を異方性エッチングによりゲート電極および第１の電極にサイドウォールを形成し、ゲート電極、第１の電極およびサイドウォールから露出している第２の絶縁膜を除去し、第２の島状半導体膜にマスクをし、第１の島状半導体膜にＮ型の不純物を導入し、第２の島状半導体膜のマスクを除去し、第１の島状半導体膜および第２の島状半導体膜上に第４の絶縁膜を形成し、第４の絶縁膜上に第５の絶縁膜を形成し、第１の電極上の第４の絶縁膜および第５の絶縁膜に第１のコンタクトホールを形成し、第１のコンタクトホールに層を形成し、第１の島状半導体膜、ゲート電極、第２の島状半導体膜、および第１の電極上の第４の絶縁膜および第５の絶縁膜に第２、第３、第４、第５および第６のコンタクトホールを形成し、第１の島状半導体膜上に第２および第４のコンタクトホールが形成され、ゲート電極上に第３のコンタクトホールが形成され、第２の島状半導体膜上に第５のコンタクトホールが形成され、第１の電極上に第６のコンタクトホールが形成され、第５の絶縁膜および第１乃至第６のコンタクトホール上に金属膜を形成し、第１のコンタクトホールと第４および第５のコンタクトホールを電気的に接続し、第２、第３、第６のコンタクトホールは電気的に接続しないようにエッチングし、基板および金属膜を除去し、シート状の基体に第１の絶縁膜を固定する半導体装置の作製方法である。
【００２５】
上記構成の半導体装置の作製方法において、第１の電極およびゲート電極はタングステンを有することを特徴とする。
【００２６】
上記構成の半導体装置の作製方法において、シート状の基体とは、プラスチック、紙、プリプレグ、およびセラミックシートのいずれか一つであることを特徴とする。
【００２７】
上記構成の半導体装置の作製方法において、第１のコンタクトホールに形成した層はアモルファスシリコンに酸化窒化シリコンを積層したものであることを特徴とする。
【発明の効果】
【００２８】
メモリセル内のメモリ素子とアシスト容量を積層化することにより、メモリセルの縮小化ができる。これによりチップサイズの縮小化ができ、コスト削減ができる。
【００２９】
アシスト容量をＭＯＳ構造にした場合、活性層にドープした不純物がＰ型であることにより書き込み率が向上し、信頼性の向上ができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一形態におけるメモリセル内の断面図を示した図である。
【図２】従来のメモリセル内の断面図を示した図である。
【図３】従来の上面図を示した図である。
【図４】本発明の一形態における上面図を示した図である。
【図５】本発明の一形態におけるアシスト容量をＭＯＳ構造した場合の積層構造断面図を示した図である。
【図６】本発明の一形態におけるアシスト容量をＭＩＭ構造した場合の積層構造断面図を示した図である。
【図７】本発明の一形態におけるアシスト容量を、ＭＯＳ構造とＭＩＭ構造を組み合わせた場合の積層構造断面図を示した図である。
【図８】メモリセル及びその駆動に必要な回路をモジュール化した図を示した図である。
【図９】本発明の一形態における半導体装置の構成を示すブロック図を示した図である。
【図１０】本発明の一形態における半導体装置の模式図と断面図を示した図である。
【図１１】本発明の一形態における他の半導体装置の模式図と断面図を示した図である。
【図１２】本発明の一形態における半導体装置の他の構成及び作製方法を示す模式図を示した図である。
【図１３】本発明の一形態における半導体装置の構成を示す図である。
【図１４】本発明の一形態における半導体装置の使用例を示す模式図を示した図を示した図である。
【図１５】アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法を示した図である。
【図１６】アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法を示した図である。
【図１７】アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法を示した図である。
【図１８】アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法を示した図である。
【図１９】アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法を示した図である。
【図２０】本発明の一形態における搭載したＭＯＳ型のアシスト容量の極性による書き込み歩留まりの違いを示した図である。
【図２１】従来からメモリセルの面積の占める割合が大きくなることを示した模式図である。
【発明を実施するための形態】
【００３１】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００３２】
（実施の形態１）
本実施の形態では、本発明の一形態における記憶装置について説明する。
【００３３】
図１は、メモリセル内の断面図を表したものである。メモリセル１０００は、選択トランジスタ１００１、アシスト容量１００２、メモリ素子１００３を有する。選択トランジスタ１００１は活性層１００４ａ、絶縁膜１００９、電極１００５（ゲート電極１００５）を有する。電極１００７ａ、１００７ｂ（ソース電極・ドレイン電極１００７ａ、１００７ｂ）は、活性層１００４ａのソース領域・ドレイン領域に電気的に接続されている。アシスト容量１００２は活性層１００４ｂ、絶縁膜１００９、電極１００６を有し、メモリ素子１００３は電極１００７ｂ、電極１００６、半導体膜１００８を有する。
【００３４】
図１に示すとおり、選択トランジスタ１００１の端子の一端と、アシスト容量１００２の端子の一端と、メモリ素子１００３の端子の一端は電気的に接続されている。電極１００６はアシスト容量１００２の一方の端子とメモリ素子１００３の一方の端子に共通して使われており、電極１００７ｃによって陰極（電源線）に接続される。また本発明の一形態のメモリ素子のショート前の抵抗は、ショート前とショート後の抵抗は１０６ほど変わる。一般的な値では１００ＭΩ以上であり、好ましくは１ＧΩ以上である。また、ショート後の抵抗は、１０ＫΩ以下であり、好ましくは１ＫΩ以下である。このように、ショート前とショート後の抵抗は１０６ほど変わる。
【００３５】
メモリの書き込みの原理について説明する。
【００３６】
選択トランジスタ１００１は、端子の一端である電極１００７ａがビット線電極と、電極１００５がワード線と電気的に接続されており、アドレス選択された素子がＯＮ状態になる。選択トランジスタ１００１がＯＮ状態の時、メモリ素子１００３の電極のうち、電極１００７ｂには高電位が、電極１００６には陰極より接地電位が印加されることにより、メモリ素子１００３の電極間に電圧または電流が印加された状態になり、ある電圧値・ある電流量を超えたとき両電極間がショート状態になる。アシスト容量１００２は、選択トランジスタ１００１がＯＮ状態になったときに電荷が蓄えられ、メモリ素子１００３がショートする瞬間にアシスト容量１００２の電荷がメモリ素子１００３に流れ込み書き込み状態になりやすくしている。また、アシスト容量１００２がＭＯＳ構造の場合で、活性層にドープした不純物がＰ型であるとより書き込みの歩留まりが向上し、信頼性があがる。
【００３７】
従来との構造の違いについて説明する。
【００３８】
図２に選択トランジスタとアシスト容量、メモリ素子を有するメモリセルの従来例を示す。メモリセル２０００のように、選択トランジスタ２００１、アシスト容量２００２、メモリ素子２００３は独立して配置され、電極２００４ａ〜２００４ｄによって電気的に接続していた。図示していないが、電極２００４ｂと電極２００４ｄとは電気的に接続されている。従来例と違い、本発明の一形態では、アシスト容量１００２の電極とメモリ素子の電極を共通電極１００６にして、アシスト容量１００２上にメモリ素子１００３を積層した構造になっている。
【００３９】
また、図１で示した本構造の各材質は、活性層１００４ａ、１００４ｂは、ポリシリコン膜またはアモルファスシリコン膜で形成、電極１００５、電極１００６、電極１００７は、タングステン、アルミニウム、チタン等の高い導電性を持つ金属膜で形成、半導体膜（メモリ素子の電極間の膜）１００８はアモルファスシリコンとＳｉＯＮ（酸化窒化シリコン）との積層構造、ＧＩ膜（ゲート絶縁膜および容量を形成する絶縁膜）１００９はＳｉＯ２（酸化シリコン）等の無機材料を用いた絶縁膜で、アシスト容量に用いている絶縁膜も同様である。層間絶縁膜１０１０はＳｉＯＮ（酸化窒化シリコン）、ＳｉＮＯ（窒化酸化シリコン）、ＳｉＯ２（酸化シリコン）等の無機材料もしくはＰＩ（ポリイミド）等の有機材料を用いた絶縁膜で形成される。特に、メモリ素子の電極１００６（陰極メタル）に関しては、タングステンであると書き込み率が向上し、信頼性があがる。
【００４０】
図３は従来の上面図、図４は本発明の一形態の上面図である。
【００４１】
図３では、メモリセル全体３０００、選択トランジスタ３００１、アシスト容量３００２、メモリ素子３００３となっている。図４では、図３と同じくメモリセル全体４０００、選択トランジスタ４００１、アシスト容量４００２、メモリ素子４００３となっている。
【００４２】
本発明の一形態は、アシスト容量４００２の電極の一端とメモリ素子４００３の電極の一端を共通に用いることにより、アシスト容量４００２の電極上にメモリ素子４００３を配置することが特徴であり、従来のものと比較するとメモリセルの面積が縮小されているのがわかる。
【００４３】
（実施の形態２）
本実施の形態では、本発明の一形態の半導体装置とアシスト容量の使用できる組み合わせついて説明する。
【００４４】
また、下記に記す活性層、ＧＩ膜、絶縁膜、金属膜の材質は実施の形態１で説明したものと同様である。
【００４５】
図５は、アシスト容量をＭＯＳ構造した場合の積層構造断面図である。
【００４６】
図５の５０００はメモリセル全体、メモリセル内のアシスト容量５００１は、ＧＩ膜５００４（活性層５００２―金属膜５００３間）を容量としているＭＯＳ構造したものである。前述したように、ＭＯＳ構造による容量の場合、活性層にＮ型もしくはＰ型の不純物をドープすることで容量として機能するが、本実施の形態の場合活性層にＰ型不純物をドープすることで書き込みの歩留まりを向上させることができる。
【００４７】
図６は、アシスト容量をＭＩＭ（Ｍｅｔａｌ―Ｉｎｓｕｌａｔｏｒ―Ｍｅｔａｌ）構造にした場合の積層構造断面図である。
【００４８】
図６の６０００はメモリセル全体、メモリセル内のアシスト容量６００１は、絶縁膜６００４（金属膜６００２―金属膜６００３間）を容量としているＭＩＭ構造としたものある。
【００４９】
図７は、アシスト容量を、ＭＯＳ構造とＭＩＭ構造を組み合わせた場合の積層構造断面図である。
【００５０】
図７は、７０００はメモリセル全体、メモリセル内のアシスト容量７００１がＭＯＳ構造７００２のものとＭＩＭ構造７００３を組み合わせた構造になっており、それぞれ、ＭＯＳ構造は、ＧＩ膜７００７（活性層７００４―金属膜７００５間）を容量としているもの、ＭＩＭ構造は、絶縁膜７００８（メモリ素子の電極―共通電極間）を容量としているものがある。これらのＭＯＳ構造とＭＩＭ構造を組み合わせた構造である。絶縁膜７００８を複数の膜で形成している場合、その一部をエッチングして薄膜化して、絶縁膜７００８のその薄膜化した部分を容量として用いるとより効果的である。
【００５１】
（実施の形態３）
本実施の形態では、本発明の一形態の記憶装置のより具体的な構成について図面を用いて説明する。
【００５２】
図８は、メモリセルおよびその駆動に必要な回路をモジュール化したもののブロック図である。メモリ回路８０００は、メモリセルアレイ８００１、コラムデコーダ８００２、ローデコーダ８００３、アドレスセレクタ８００４、セレクタ８００５、読み出し／書き込み回路８００６、昇圧回路８００７からなる。メモリセルアレイ８００１は、実施の形態１で示したメモリセル１００がｎ×ｍ個マトリクス状に配置されている。
【００５３】
該回路の動作について説明する。メモリ回路８０００には、動作信号としてｒｅａｄイネーブル（ＲＥ）、ライトイネーブル（ＷＥ）、アドレス（ａｄｄｒｅｓｓ）、昇圧クロック（ｃｐ＿ｃｌｋ）が入力され、電源として昇圧入力電圧Ｖｉｎが印加される。図示していないが、動作電源としてＶＤＤ、ＧＮＤなど、回路を駆動させるのに必要な電源も印加される。
【００５４】
ＲＥ、ＷＥはセレクタ８００５に入り、メモリの動作を決定する。一例として、ＲＥがアクティブでＷＥが非アクティブの場合読み出し動作が、ＷＥがアクティブでＲＥが非アクティブの場合書き込み動作が、ＷＥ、ＲＥともに非アクティブの場合は待機状態となる。
【００５５】
書き込み動作を行う場合は昇圧イネーブル（ＣＰＥ）を発行し昇圧回路動作の条件としてもよい。それを行なうことにより、不必要な昇圧による消費電流の増大を抑制することができる。また、コントロール（ｃｏｎｔｒｏｌ）は書き込み動作または読み出し動作のときに発行し、アドレスセレクタに入力することによって待機状態のときにデコーダが駆動することによる誤動作を防ぐ。
【００５６】
ａｄｄｒｅｓｓはアドレスセレクタ８００４を介して分岐され、コラムデコーダ８００２およびローデコーダ８００３に入る。コラムデコーダ８００２およびローデコーダ８００３はそれぞれ複数のデコーダからなり、ａｄｄｒｅｓｓの値の組み合わせによって、それぞれ１つだけ駆動する。そしてこの駆動したデコーダの組み合わせによって、書き込みもしくは読み出しを行なうメモリセルが一意に定まる。前述したように、書き込みも読み出しも行なわない状態のときはセレクタが発行するｃｏｎｔｒｏｌによりデコーダに入る信号を非アクティブにしてデコーダが選択されないようにする。
【００５７】
コラムデコーダ８００２に接続された読み出し／書き込み回路８００６は、セレクタ８００５が発行する選択信号（ｓｅｌｅｃｔ）により内部の読み出し回路または書き込み回路のどちらかを駆動する。書き込み状態のときには書き込み回路が、読み出し状態のときには読み出し回路が駆動するようにすればよい。読み出し回路はアクセスしたメモリセルの状態からデータ０もしくはデータ１を読み取り、データ出力（ＯＵＴＰＵＴ）として出力される。
【００５８】
昇圧回路８００７は、セレクタ８００５が発行するＣＰＥがアクティブであるときに外部からの入力信号であるｃｐ＿ｃｌｋによって動作し、外部から印加される電源Ｖｉｎを増幅してＶｏｕｔとして出力する。昇圧回路８００７の構成としては一般に知られているものを用いればよい。Ｖｏｕｔはセレクタ８００５に入り、セレクタ８００５は書き込み動作を行っているときにそれぞれコラムデコーダ８００２の電源（Ｖｃｏｌｄｅｃ）、ローデコーダ８００３の電源（Ｖｒｏｗｄｅｃ）として印加する。
【００５９】
本発明の一形態は、メモリセルアレイ８００１を構成するメモリセルに適用が可能である。本発明の一形態を適用することにより、メモリセルアレイ８００１の面積を減らすことが可能となり、結果としてメモリ回路８０００の面積を減らすことが可能となる。その効果はメモリセルアレイ８００１を構成するメモリセルが多ければ多いほど、すなわちメモリ容量の数が多いほど顕著となる。
【００６０】
（実施の形態４）
本実施の形態では、本発明の一形態の記憶装置を有する半導体装置について説明する。
【００６１】
本実施の形態における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、本実施の形態における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。
【００６２】
本実施の形態における半導体装置の構成について図９を用いて説明する。図９は、本実施の形態における半導体装置の構成を示すブロック図である。
【００６３】
図９に示すように半導体装置３００は、ＲＦ回路３０１、クロック生成回路３０２、ロジック回路３０３、及びアンテナ部３１８におけるアンテナ３１７により構成されている。なお、図９には示していないが、半導体装置３００は、無線通信装置などの外部の回路とアンテナ３１７を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式でも適用することができる。
【００６４】
次に各回路の構成について説明する。ＲＦ回路３０１は電源回路３０４と、復調回路３０５と、変調回路３０６と、を有する。また、クロック生成回路３０２は、分周回路３０７と、カウンタ回路３０９と、基準クロック生成回路３１９と、を有する。また、ロジック回路３０３は、演算処理を行う機能を有し、コントローラ３１３と、ＣＰＵ（中央演算装置ともいう）３１０と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３１１と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３１２と、を有する。
【００６５】
また、コントローラ３１３は、ＣＰＵインターフェース３１４と、ＲＦインターフェース３１５と、メモリコントローラ３１６と、を有する。
【００６６】
また、ＲＦ回路３０１において、電源回路３０４は、整流回路と、保持容量と、を有し、受信した信号から電源電圧を生成し、その他の回路に供給する機能を有する。また復調回路３０５は、整流回路と、ＬＰＦ（ローパスフィルタ）と、を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７から送信信号として送信される。
【００６７】
次に本実施の形態における半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置で受信される。半導体装置に入力された受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェース３１５に出力される。ＲＦインターフェース３１５に入力された受信信号は、ＣＰＵインターフェース３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェース３１５に入力された受信信号により、メモリコントローラ３１６を介してＲＯＭ３１１、ＲＡＭ３１２に対するアクセスが行われる。
【００６８】
そして、ＣＰＵ３１０による演算処理、ＲＯＭ３１１、ＲＡＭ３１２におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路３０６で変調され、アンテナ３１７から外部の通信装置に送信される。
【００６９】
本実施の形態では、本発明の一形態の記憶装置を半導体装置のＲＯＭ３１１、ＲＡＭ３１２、またはその他の記憶回路として搭載することができる。本発明の一形態の記憶装置を搭載することにより、より小型化された半導体装置を提供することができる。また、本発明の一形態の記憶装置は安価に製造することができるため、半導体装置の製造コストを低減することができる。さらに、素子部〜アンテナまで形成させるチップ一体型アンテナを形成することで、コスト削減ができる。
【００７０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００７１】
（実施の形態５）
本実施の形態では、本発明の一形態の記憶装置の有する半導体装置の作製方法について説明する。
【００７２】
本実施の形態の半導体装置について図１０を用いて説明する。図１０は、本実施の形態における半導体装置の構成を示す模式図及び断面図である。
【００７３】
図１０（Ａ）に示すように本実施の形態における半導体装置は、基板４００と、基板４００に設けられた素子部４０１と、素子部４０１に電気的に接続されたアンテナ４０２と、を有する。
【００７４】
素子部４０１は、記憶装置等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ４０２は、半導体装置におけるデータの伝送を行う機能を有する。
【００７５】
さらに図１０（Ｂ）に示すように本実施の形態における半導体装置は、基板４００上に設けられた素子４０４と、素子４０４及び基板４００上に設けられた層間膜４０３と層間膜４０３上に設けられたアンテナ４０２として機能する導電層４０５と、素子４０４に接続された導電層４０６及び素子４０４と電気的に接続された導電層４０６を有する素子部４０１と、を有する。
【００７６】
なお、図１０（Ｂ）の構成において、導電層４０６と同じ層にアンテナ４０２として機能する導電層４０５を設けているが、これに限定されない。素子部４０１を設けた後、素子部を覆うように別途絶縁膜を設け、絶縁膜上に導電層４０５を設ける構成も適用することができる。
【００７７】
また本実施の形態の半導体装置は、図１０の構成に限定されない。本実施の形態の半導体装置の他の構成例について図１１を用いて説明する。図１１は、本実施の形態における半導体装置の他の構成の模式図及び断面図である。
【００７８】
図１１（Ａ）に示すように本実施の形態における半導体装置は、基板７００と、基板７００上に設けられた素子部７０１及び素子部７０１に電気的に接続されたアンテナ７０２と、を有する。
【００７９】
図１０の構成と同様に素子部７０１は、記憶素子等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ７０２は、半導体装置におけるデータの伝送を行う機能を有する。
【００８０】
さらに図１１（Ｂ）に示すように本実施の形態における半導体装置は、基板７００と、基板７００の一部の上に設けられたアンテナ７０２となる導電層７１１及び樹脂７０９と、導電層７１１の一部の上に設けられた導電性粒子７０８と、樹脂７０９の一部の上及び導電性粒子７０８の一部の上に設けられた導電層７０６と、導電層７０６上に設けられた素子部７０１と、素子部７０１上に設けられた基板７０３と、を有する。
【００８１】
図１１の構成の場合、端子部７１０を設けており、導電層７０６と同じ層に設けた導電層が端子部７１０として用いられる。そして、端子部７１０に電気的に接続するように、素子部７０１及び端子部７１０が設けられた基板７０３とアンテナ７０２が設けられた基板７００とが貼り合わされている。
【００８２】
本実施の形態において、素子部４０１における記憶装置として本発明の一形態の記憶装置を適用することができる。本発明の一形態の記憶装置を適用することにより高い信頼を有する半導体装置を安価に製造することができる。
【００８３】
素子部４０１、７０１は、予め大きな面積の基板上に複数形成し、その後、分断することで形成すれば、安価に形成することができる。このときに用いる基板４００、７００及び基板７０３としては、プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの可撓性基板等でできる。
【００８４】
素子部４０１、７０１に含まれる複数のトランジスタや記憶装置等は、同じ層に設ける構成に限定されず、複数の層に形成した構成とすることもできる。複数の層に素子部４０１、７０１を形成する際には、層間絶縁膜を用いるが、当該層間絶縁膜の材料としては、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン樹脂等のシロキサン材料を有する化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を適用することができ、また、これらの材料を複数種選択して積層構造とすることもできる。シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。有機基は、フルオロ基を用いてもよい。また、層間絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、形成することができる。
【００８５】
また層間絶縁膜の材料として、層間で発生する寄生容量の減少を目的として、低誘電率材料を適用することも好適である。寄生容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。
【００８６】
導電層４０５、導電層４０６、導電層７０６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、またはメッキ法等を用いて形成することができる。導電層４０５、導電層４０６、導電層７０６としては、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成することができる。
【００８７】
例えば、スクリーン印刷法を用いて導電層４０５、導電層４０６、導電層７０６、導電層７１１を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデンおよびチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成において、焼成工程は導電性のペーストを押し出した後に行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、微粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだを用いることにより、低コストで製造することができる。
【００８８】
素子部４０１、７０１に上記集積回路などを設ける場合など、素子部に用いられるトランジスタは、非晶質半導体、微結晶半導体（マイクロクリスタル半導体ともいう）、多結晶半導体、または有機半導体等のいずれの半導体を単層または積層させて活性層として作製されたものを適用することができる。良好な特性のトランジスタを得るために、金属元素を触媒として結晶化した活性層、レーザ照射法により結晶化した活性層を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ４／Ｆ２ガス、ＳｉＨ４／Ｈ２ガス（Ａｒガス）を用いて形成した半導体層や、半導体層にレーザ照射を行ったものを活性層として適用することができる。
【００８９】
また、素子部４０１、７０１に用いられるトランジスタは、２００度から６００度の温度（好適には３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板では熱に脆弱な場合があるので、石英基板を使用するとよい。
【００９０】
素子部４０１、７０１に用いられるトランジスタの活性層（特にチャネル領域）には、１×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３の濃度、好適には１×１０１９ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で、水素又はハロゲン元素を添加するとよい。そうすると、欠陥が少なく、クラックが生じにくい活性層を得ることができる。
【００９１】
また、素子部４０１、７０１に用いられるトランジスタを包むように、又は素子部４０１、７０１自身を包むように、アルカリ金属等の汚染物質をブロックするバリア膜を設けるとよい。そうすると、汚染されることがなく、信頼性が向上した素子部４０１、７０１を提供することができる。なおバリア膜としては、窒化珪素膜、窒化酸化珪素膜又は酸化窒化珪素膜等が挙げられる。また、素子部４０１、７０１が含むトランジスタの活性層の厚さは、２０ｎｍ〜２００ｎｍ、好ましくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、１４５ｎｍ〜１５５ｎｍ、さらに好ましくは５０ｎｍ、１５０ｎｍとするとよい。そうすると、折り曲げても、クラックが生じにくい素子部４０１、７０１を提供することができる。
【００９２】
また、素子部４０１、７０１に用いられるトランジスタの活性層を構成する結晶は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。このような活性層は、連続発振レーザや、１０ＭＨｚ以上、好ましくは６０〜１００ＭＨｚで動作するパルスレーザを用いて形成するとよい。
【００９３】
また、素子部４０１、７０１に用いられるトランジスタのＳ値（サブスレッシュホールド値）は０．３５Ｖ／ｄｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度１０ｃｍ２／Ｖｓ以上の特性を有するとよい。このような特性は、活性層を、連続発振レーザや、１０ＭＨｚ以上で動作するパルスレーザで形成すれば、実現することができる。
【００９４】
また、素子部４０１、７０１に用いられるトランジスタは、リングオシレータレベルで１ＭＨｚ以上、好適には１０ＭＨｚ以上（３〜５Ｖにて）の特性を有する。または１００ｋＨｚ以上、好適には１ＭＨｚ以上（３〜５Ｖにて）のゲートあたりの周波数特性を有する。
【００９５】
また、素子部が形成された基板をそのまま用いることができるがこれに限定されない。素子部が形成された基板とは別の基板を用いる例について図１２を用いて説明する。図１２は、本実施の形態における半導体装置の他の構成及び作製方法を示す模式図である。
【００９６】
図１２（Ａ）に示すように、素子部４１１が形成された基板４１０において、基板４１０上の素子部４１１を剥離する。さらに図１２（Ｂ）に示すように剥離した素子部４１１を基板４１０とは別の基板４１３に貼り合わせた構成とすることもできる。なお、基板４１３としては、例えば可撓性基板などを適用することができる。
【００９７】
基板４１０からの素子部４１１の剥離は、耐熱性の高い基板４１０と素子部４１１の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、素子部４１１を剥離する方法、耐熱性の高い基板４１０と素子部４１１の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、素子部４１１を剥離する方法、または素子部４１１が形成された耐熱性の高い基板４１０を機械的に削除又は溶液やＣＦ３等のガスによるエッチングで除去することで、素子部４１１を切り離す方法等を用いて行うことができる。
【００９８】
また、上記記載の方法以外にも、基板４１０と素子部４１１の間に剥離層として機能する金属膜（例えば、タングステン、モリブデン、チタン、タンタル、コバルト）、金属酸化膜（例えば、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物または金属膜と金属酸化膜との積層構造を設け、基板４１０と素子部４１１を、物理的手段を用いて剥離することも可能である。また、他にも選択的に開口部を形成して剥離層を露出させた後に、フッ化ハロゲン（例えば、ＣｌＦ３）等のエッチング剤によって剥離層の一部を除去した後に、基板４１０から素子部４１１を物理的に剥離することもできる。
【００９９】
また、剥離した素子部４１１の基板４１３への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着剤を用いればよい。
【０１００】
上記のように、素子部４１１を基板４１３に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、基板４１３は可撓性を有する基板を適用するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、図１２（Ｃ）に示すように、薬の瓶のような曲面上に、本発明の一形態の半導体装置４１４を密着して貼り合わせることができる。さらに、基板４１０を再利用することにより、より安価に半導体装置を提供することができる。
【０１０１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１０２】
（実施の形態６）
本実施の形態は、剥離プロセスを用いて、可撓性を有する半導体装置を作製する場合について説明する。
【０１０３】
本実施の形態における半導体装置を作製する方法について図１３を用いて説明する。図１３は、本実施の形態における半導体装置の構成を示す上面図である。
【０１０４】
図１３（Ａ）に示すように本実施の形態における半導体装置は、可撓性を有する保護層５０１と、アンテナ５０４を含む可撓性を有する保護層５０３と、剥離プロセスにより形成する素子部５０２とを有する。保護層５０３上に形成されたアンテナ５０４は、素子部５０２に電気的に接続する。図示する構成では、アンテナ５０４は保護層５０３上にのみ形成されているが、本発明はこの構成に限定されず、アンテナ５０４を保護層５０１上にも形成することもできる。また、素子部５０２と、保護層５０１、５０３との間には、窒化珪素膜等からなるバリア膜を形成する構成とすることにより、素子部５０２が汚染されることなく、信頼性を向上させた半導体装置を提供することもできる。
【０１０５】
アンテナ５０４として機能する導電層としては、上記実施の形態４において述べた材料を適用することができる。なお、本実施の形態では、素子部５０２とアンテナ５０４とは、異方性導電膜を用いてＵＶ処理又は超音波処理を行うことで接続させるが、この方法に限定されず、様々な方法を用いることができる。
【０１０６】
図１３（Ｂ）に示すように保護層５０１、５０３に挟まれた素子部５０２の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層５０１、５０３を重ねたときの厚さをｄとしたとき、保護層５０１、５０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層５０１、５０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子部５０２の面積は５ｍｍ角（２５ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）の面積を有するとよい。
【０１０７】
保護層５０１、５０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した素子部５０２自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、素子部５０２と、保護層５０１、５０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層５０１、５０３で囲われた素子部５０２は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０１０８】
次に剥離プロセスにより形成する素子部を、曲面を有する基板に貼る場合について説明する。
【０１０９】
さらに図１３（Ｃ）に示すように、剥離プロセスにより形成した素子部から選択された１つのトランジスタは、電流が流れる方向に直線状である。つまり、ドレイン電極５０５〜ゲート電極５０７〜ソース電極５０６の位置は直線状である。そして、電流が流れる方向と、基板が弧を描く方向は垂直に配置される。このような配置にすれば、基板が折り曲げられて、弧を描いても、応力の影響が少なく、素子部に含まれるトランジスタの特性の変動を抑制することができる。
【０１１０】
また、トランジスタなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積を基板全体の面積に対して、１％〜５０％（好ましくは１〜３０％）にすることにより、応力を起因とする素子の破壊を防止することができる。
【０１１１】
また、アクティブ素子の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料及び配線材料が主として設けられる。トランジスタ等の活性領域以外の面積は、基板全体の面積の６０％以上にする。このようにすると、曲げやすく、高い集積度を有する半導体装置を提供することができる。また、素子部〜アンテナまで形成させるチップ一体型アンテナにして剥離プロセスを行うことより、コスト削減ができる。
【０１１２】
以上のように、本実施の形態における半導体装置の作製方法を用いて本発明の一形態の記憶装置を有する半導体装置を作製することにより、曲面上においても作製することができ、半導体装置の適用分野をより拡大することができる。
【０１１３】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【０１１４】
（実施の形態７）
本実施の形態では、上記実施の形態における記憶装置を備えた半導体装置の使用例について説明する。
【０１１５】
上記実施の形態における記憶装置を備えた半導体装置の使用例について図１４を用いて説明する。図１４は、本発明の一形態の半導体装置の使用例を示す模式図である。
【０１１６】
図１４に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１４（Ａ）参照）、包装用容器類（包装紙やボトル等、図１４（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１４（Ｂ）参照）、乗り物類（自転車等、図１４（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１４（Ｅ）、図１４（Ｆ）参照）等に設けて使用することができる。
【０１１７】
本発明の一形態の半導体装置６００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の一形態の半導体装置６００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一形態の半導体装置６００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０１１８】
以上のように、本発明の一形態の記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。
【実施例１】
【０１１９】
本実施例では、アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法について、図１５乃至図１９を用いて以下に説明する。ここでは、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置を製造する本実施例を示す。論理回路部１５５０は薄膜トランジスタを用いた回路が集積される。半導体記憶回路部１５５２は複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子によりメモリセルが構成される。なお、便宜上、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つの薄膜トランジスタ及び１つのメモリ素子、並びにアンテナ部１５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。なお本実施例における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。
【０１２０】
なお本実施例において、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。
【０１２１】
まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する。支持基板１５０１としてはガラス基板を用いる。また、金属層１５０２としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。
【０１２２】
次に、金属層１５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層１５０２表面を酸化して形成してもよいし、酸素プラズマで金属層１５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の剥離層となる金属層１５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、金属層１５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。また、剥離層（ここでは金属層１５０２）と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。本実施例では、下地絶縁層として酸化窒化シリコンを１００ｎｍ、金属層としてタングステンを３０ｎｍ、第１絶縁層として酸化シリコンを２００ｎｍ積層したものを用いる（図１５（Ａ））。
【０１２３】
次に、金属層１５０２上に第１絶縁層１５０３を形成する。第１絶縁層１５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層１５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層１５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層１５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。本実施例では、第１絶縁層として、窒化酸化シリコンを５０ｎｍ、酸化窒化シリコンを１００ｎｍ積層したものを用いる（図１５（Ｂ））。
【０１２４】
次に、第１絶縁層１５０３上に半導体層１５７０を形成する。半導体層１５７０は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層１５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。
【０１２５】
また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１ＭＷ／ｃｍ２〜１０ＭＷ／ｃｍ２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。本実施例では、アモルファスシリコンを第１絶縁層の上に６６ｎｍ積層し、レーザ照射を行なって結晶化を行なう（図１５（Ｃ））。
【０１２６】
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。本実施例では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する（図１５（Ｄ））。
【０１２７】
半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１〜１５７６を得る（図１５（Ｅ））。さらに、ｎチャネルトランジスタとする領域の半導体層にチャネル領域を形成するために、追加で低濃度の不純物元素を添加してもよい。本実施例では、ｐチャネルトランジスタとする領域の半導体層をレジストマスク１５７７で覆いボロンを添加する（図１６（Ａ））。
【０１２８】
次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層１５７８を形成する。第２絶縁層１５７８はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは膜厚を１０ｎｍ〜５０ｎｍと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層１５７８は、後に形成される薄膜トランジスタのゲート絶縁層（ＧＩ膜）として機能する。本実施例では、第２絶縁層１５７８として酸化窒化シリコンを１０ｎｍ積層したものを用いる（図１６（Ｂ））。
【０１２９】
なお、後に容量とする領域の半導体層（１５７４、１５７５）を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、メモリセルでアシスト容量として用いる領域にはＰ型を与える不純物元素を添加すると好ましい。なお、容量とする領域以外はレジストマスク１５７９〜１５８１で覆っておけばよい（図１６（Ｃ））。
【０１３０】
次に、第２絶縁層上にゲート電極１５０４、ゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、容量電極１５０８及びメモリ素子の下部電極となる第１の電極１５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８及び第１の電極１５０９を得る。
【０１３１】
ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極１５０４〜１５０７、及び第１の電極１５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。また、第１の電極１５０９は、アモルファスシリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。本実施例では、窒化タンタル３０ｎｍ、タングステン３７０ｎｍを積層したものを用いる（図１６（Ｄ））。
【０１３２】
次に、ｐチャネルトランジスタとする領域及び容量とする領域を覆うようにレジストマスク１５８２〜１５８４を形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、Ｎ型を付与する不純物元素又はＰ型を付与する不純物元素を用いることができる。Ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。本実施例では、ｎチャネルトランジスタとする領域の半導体層にリンを１×１０１５／ｃｍ３〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する（図１６（Ｅ））。
【０１３３】
次に、レジストマスクを除去して、ｎチャネルトランジスタとする半導体層および容量となる領域を覆うようにレジストマスク１５８５〜１５８７を形成し、ｐチャネルトランジスタとする領域の半導体層となる領域にゲート電極１５０４をマスクとして不純物元素を導入することによりＰ型を示す不純物領域を形成する。Ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネルトランジスタとする領域の半導体層にボロン（Ｂ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、Ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネルトランジスタとする領域の半導体層に自己整合的にチャネル形成領域１５１６、及び一対のｐ型不純物領域１５１４が形成される。ｐ型不純物領域１５１４は、ソース領域又はドレイン領域として機能する。同様に、容量となる領域の半導体層にも自己整合的に不純物濃度の異なるｐ型不純物領域１５１５、１５１７が形成される。（図１７（Ａ））。
【０１３４】
次に、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の側面にサイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１を形成する。サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１の作製方法としては、まず、第２絶縁層、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層１５８８を形成する。本実施例では、酸化窒化シリコンを１００ｎｍとＬＴＯ２００ｎｍの積層構造を用いる（図１７（Ｂ））。次に、第３絶縁層１５８８を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９の側面に接する絶縁層（サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１）を形成する。なお、サイドウォール絶縁層１５１０の形成と同時に、第２絶縁層１５７８の一部をエッチングして除去する。第２絶縁層１５７８の一部が除去されることによって、ゲート電極１５０４〜１５０７及びサイドウォール絶縁層１５１０の下方にゲート絶縁層１５１２が形成される。また、第２絶縁層の一部が除去されることによって、容量電極１５０８の下方、第１の電極１５０９の下方及びサイドウォール絶縁層１５１１の下方に絶縁層１５１３が残存する（図１７（Ｃ））。
【０１３５】
次に、ｐチャネルトランジスタとする半導体層を覆うようにレジストマスク１５８９〜１５９１を形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びサイドウォール絶縁層１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。本実施例では、ｎチャネルトランジスタとする領域の半導体層にリン（Ｐ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域及びｎ型不純物領域を形成する。その結果、ｎチャネルトランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ領域として機能する一対の低濃度不純物領域１５１９と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１５１８とが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９は、サイドウォール絶縁層１５１０の下方に形成される（図１７（Ｄ））。
【０１３６】
なお、ここでは、ｎチャネルトランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネルトランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネルトランジスタ及びｐチャネルトランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。特に、ゲート絶縁層（ＧＩ膜）が薄い場合、具体的には１０ｎｍ以下の場合にはｐチャネルトランジスタの耐圧を向上させるためにＬＤＤ構造とすることが好ましい。
【０１３７】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層１５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層１５２２は、例えばプラズマＣＶＤ法により得られる酸化窒化シリコン層を用いる。ここでは、水素を含む第４絶縁層１５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層１５２２は、層間絶縁層の１層目である。本実施例では、第４絶縁層として酸化窒化シリコンを５０ｎｍ積層し、５５０℃４時間の熱処理で不純物元素の活性化処理及び水素化処理を行なう（図１７（Ｅ））。
【０１３８】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層１５２３を形成する。第５絶縁層１５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層１５２３の膜厚は３００ｎｍ〜８００ｎｍとする。本実施例では、第５絶縁層１５２３として窒化酸化シリコンを１００ｎｍ、酸化窒化シリコンを６００ｎｍ積層し、さらに４１０℃１時間の熱処理を行なう（図１８（Ａ））。
【０１３９】
次に、第５絶縁層１５２３上にレジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして第１の電極１５０９に達する第１の開口１５２１を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口１５２１の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口１５２１の直径を２μｍとする（図１８（Ｂ））。
【０１４０】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、メモリ素子として用いる層、すなわち酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施例では、プラズマＣＶＤ法を用いて、膜厚１５ｎｍのアモルファスシリコン層と、膜厚６ｎｍの酸化窒化シリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口１５２１と重なるアモルファスシリコン層及び酸化窒化シリコン層の積層１５２４を形成する。アモルファスシリコン層及び酸化窒化シリコン層の積層１５２４は、メモリ素子の抵抗材料層となる。そして、エッチング後にレジストマスクを除去する（図１８（Ｃ））。
【０１４１】
次に、レジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして、半導体層に達するコンタクトホール１５９２ａ〜ｊ、ゲート電極に達するコンタクトホール１５９３ａ〜ｅ、第１の電極１５０９に達する第２の開口１５９４をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する（図１９（Ａ））。
【０１４２】
次に、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極１５０９表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極１５０９表面を洗浄する。
【０１４３】
次に、メモリ素子の上部電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物の単層、またはこれらの積層で形成する。ただし、この導電層は、薄膜トランジスタのソース電極及びドレイン電極に用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施例では、メモリ素子の下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、メモリ素子の下部電極及び上部電極に同じ材料を用いてもよい。メモリ素子の下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。
【０１４４】
次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層１５２５、導電層１５２６、導電層１５２７、導電層１５２８、導電層１５３１、導電層１５３２、選択トランジスタのビット線となる配線１５２９、ワード線となる配線１５３０、ゲート引出配線となる配線１５３５、配線１５３６、配線１５３７、半導体記憶回路部の第２の電極１５４０及び第３の電極１５４１、アンテナ部の容量の電極となる配線１５３３、配線１５３４、アンテナ部の第４の電極１５４２を形成する。第２の電極１５４０は第１の開口１５２１と重なりメモリ素子の上部電極となり、さらに、アシスト容量の電極の一端となる活性層１５７４と電気的に接続する。また、第３の電極１５４１は、第２の開口１５９４と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極１５４２は、アンテナ部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する（図１９（Ｂ））。
【０１４５】
本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の選択トランジスタとなる薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０と、アンテナ部１５５４の薄膜トランジスタとを形成することができる。ここでは、論理回路部１５５０に設けられたｐチャネルトランジスタとｎチャネルトランジスタ、半導体記憶回路部１５５２に設けられた薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０、アンテナ部１５５４に設けられた容量とｎチャネルトランジスタの断面図を示している。なお、本発明は特に限定されず、半導体記憶回路部１５５２に設ける薄膜トランジスタはｐチャネルトランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネルトランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネルトランジスタを示しているものとする。
【０１４６】
次に、論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタを覆う第６絶縁層１５４３を形成する。第６絶縁層１５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層１５４３を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナは論理回路部１５５０及び半導体記憶回路部１５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層１５４３は、アンテナとの絶縁を図る層間絶縁層としても機能する。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層１５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが論理回路部及び半導体記憶回路部と重ならないように配置できるため、第６絶縁層１５４３は特に設けなくともよい。
【０１４７】
次に、レジストマスクを形成し、選択的に第６絶縁層１５４３をエッチングして、第３の電極１５４１に達する第３の開口１５９５を、第４の電極１５４２に達する第４の開口１５９６を形成する。そして、エッチング後にレジストマスクを除去する（図１９（Ｃ））。
【０１４８】
次に、第６絶縁層１５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極１５０９の引出配線１５４４と、アンテナの下地層１５４５を形成する。なお、ここでの引出配線１５４４及び下地層１５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層１５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線１５４４を形成しなくともよい。引き出し配線１５４４は陰極として接地電源に接続される。
【０１４９】
次に、アンテナ下地層１５４５上にアンテナ１５４６を形成する。アンテナ１５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している（図１９（Ｄ））。
【０１５０】
本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタ及びアンテナとを形成することができる。
【０１５１】
次に、剥離を行って金属層１５０２及び支持基板１５０１を除去する。剥離は、金属酸化物層内、第１絶縁層１５０３と金属酸化物層の界面、又は金属酸化物層と金属層１５０２との界面で生じさせることができ、比較的小さな力で半導体装置となる第１の絶縁層１５０３より上層側を支持基板１５０１から引き剥がすことができる。また、金属層１５０２及び支持基板１５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。
【０１５２】
次に、複数の半導体装置が形成された１枚のシートをカッター、ダイシング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１５３】
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。
【０１５４】
以上の工程を経た半導体装置のメモリは、本発明の一形態に係る半導体記憶装置で構成されている。本発明の一形態は、第１の電極１５０９をアシスト容量１５５９およびメモリ素子１５６０の共通の電極としてアシスト容量１５５９の直上にメモリ素子１５６０を積層することにより、面積を減らしていることを特徴とする。本発明の一形態の半導体記憶装置を具備する半導体装置とすることにより、小型化を図ることができる。また、論理回路１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４とを同一基板上で作りこむことで、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。
【実施例２】
【０１５５】
本実施例では、本発明の一形態を適用した記憶装置において、搭載したＭＯＳ型のアシスト容量の極性による書き込み歩留まりの違いについて、図２０を用いて説明する。
【０１５６】
アシスト容量をＮ型としたものを「Ａ構造」、Ｐ型としたものを「Ｂ構造」とする。それぞれのメモリ素子に書き込みに必要な電圧（約８Ｖ）を印加し１回の書き込み動作で書き込みに成功した割合を「書きこみ歩留まり」として求めた。アシスト容量の容量値はＡ構造が１ｐＦ、Ｂ構造は０．４ｐＦである。結果の比較を図２０に示す。
【０１５７】
図２０によると、Ａ構造は書きこみ歩留まりが約９０％であるのに対し、Ｂ構造は書きこみ歩留まりがほぼ１００％である。したがって、Ａ構造のものよりもＢ構造の方がアシスト容量の値が小さいにもかかわらず書きこみ歩留まりが高く、本発明を適用するのに好ましいといえる。
【符号の説明】
【０１５８】
３００    半導体装置
３０１    ＲＦ回路
３０２    クロック生成回路
３０３    ロジック回路
３０４    電源回路
３０５    復調回路
３０６    変調回路
３０７    分周回路
３０９    カウンタ回路
３１０    ＣＰＵ
３１１    ＲＯＭ
３１２    ＲＡＭ
３１３    コントローラ
３１４    ＣＰＵインターフェース
３１５    ＲＦインターフェース
３１６    メモリコントローラ
３１７    アンテナ
３１８    アンテナ部
３１９    基準クロック生成回路
４００    基板
４０１    素子部
４０２    アンテナ
４０３    層間膜
４０４    素子
４０５    導電層
４０６    導電層
４１０    基板
４１１    素子部
４１３    基板
４１４    半導体装置
５０１    保護層
５０２    素子部
５０３    保護層
５０４    アンテナ
５０５    ドレイン電極
５０６    ソース電極
５０７    ゲート電極
６００    半導体装置
７００    基板
７０１    素子部
７０２    アンテナ
７０３    基板
７０６    導電層
７０８    導電性粒子
７０９    樹脂
７１０    端子部
７１１    導電層
１０００    メモリセル
１００１    選択トランジスタ
１００２    アシスト容量
１００３    メモリ素子
１００５    電極
１００６    共通電極
１００７    電極
１００８    半導体膜
１００９    絶縁膜
１０１０    層間絶縁膜
１５０１    支持基板
１５０２    金属層
１５０３    絶縁層
１５０４    ゲート電極
１５０５    ゲート電極
１５０６    ゲート電極
１５０７    ゲート電極
１５０８    容量電極
１５０９    第一の電極
１５１０    サイドウォール絶縁層
１５１１    サイドウォール絶縁層
１５１２    ゲート絶縁層
１５１３    絶縁層
１５１４    ｐ型不純物領域
１５１５    ｐ型不純物領域
１５１６    チャネル形成領域
１５１８    高濃度不純物領域
１５１９    低濃度不純物領域
１５２０    チャネル形成領域
１５２１    第一の開口
１５２２    絶縁層
１５２３    絶縁層
１５２４    積層
１５２５    導電層
１５２６    導電層
１５２７    導電層
１５２８    導電層
１５２９    配線
１５３０    配線
１５３１    導電層
１５３２    導電層
１５３３    配線
１５３４    配線
１５３５    配線
１５３６    配線
１５３７    配線
１５４０    第２の電極
１５４１    第３の電極
１５４２    第４の電極
１５４３    絶縁層
１５４４    引出配線
１５４５    下地層
１５４６    アンテナ
１５５０    論理回路部
１５５２    半導体記憶回路部
１５５４    アンテナ部
１５５８    薄膜トランジスタ
１５５９    アシスト容量
１５６０    メモリ素子
１５７０    半導体層
１５７１    半導体層
１５７４    半導体層
１５７７    レジストマスク
１５７８    絶縁層
１５７９    レジストマスク
１５８２    レジストマスク
１５８５    レジストマスク
１５８８    絶縁層
１５８９    レジストマスク
１５９４    第２の開口
１５９５    第３の開口
１５９６    第４の開口
２０００    メモリセル
２００１    選択トランジスタ
２００２    アシスト容量
２００３    メモリ素子
２１００    メモリ回路
２１０１    メモリ回路
２１０２    メモリ回路
３０００    メモリセル全体
３００１    選択トランジスタ
３００２    アシスト容量
３００３    メモリ素子
４０００    メモリセル全体
４００１    選択トランジスタ
４００２    アシスト容量
４００３    メモリ素子
５００１    アシスト容量
５００２    活性層
５００３    金属膜
５００４    ＧＩ膜
６００１    アシスト容量
６００２    金属膜
６００３    金属膜
６００４    絶縁膜
７００１    アシスト容量
７００２    ＭＯＳ構造
７００３    ＭＩＭ構造
７００４    活性層
７００５    金属膜
７００７    ＧＩ膜
７００８    絶縁膜
７４０１    素子部
７４０２    アンテナ
８０００    メモリ回路
８００１    メモリセルアレイ
８００２    コラムデコーダ
８００３    ローデコーダ
８００４    アドレスセレクタ
８００５    セレクタ
８００６    読み出し／書き込み回路
８００７    昇圧回路
１００４ａ    活性層
１００４ｂ    活性層
１００７ａ    電極
１００７ｂ    電極
１００７ｃ    電極
１５９２ａ    コンタクトホール
１５９３ａ    コンタクトホール
２００４ａ    電極
２００４ｂ    電極
２００４ｄ    電極
【図１】
2010098297.tif 000003
【図２】
2010098297.tif 000004
【図３】
2010098297.tif 000005
【図４】
2010098297.tif 000006
【図５】
2010098297.tif 000007
【図６】
2010098297.tif 000008
【図７】
2010098297.tif 000009
【図８】
2010098297.tif 000010
【図９】
2010098297.tif 000011
【図１０】
2010098297.tif 000012
【図１１】
2010098297.tif 000013
【図１２】
2010098297.tif 000014
【図１３】
2010098297.tif 000015
【図１４】
2010098297.tif 000016
【図１５】
2010098297.tif 000017
【図１６】
2010098297.tif 000018
【図１７】
2010098297.tif 000019
【図１８】
2010098297.tif 000020
【図１９】
2010098297.tif 000021
【図２０】
2010098297.tif 000022
【図２１】
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