(57)【要約】      （修正有）【課題】マスク工程の増大なく、薄膜トランジスタのゲート絶縁膜、および配線交差部における層間絶縁膜において、それぞれ適切な厚さを有して形成できる表示装置の提供。【解決手段】絶縁基板上に、第１第２の薄膜トランジスタを形成する工程と、前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線をも被って絶縁膜を形成する工程と、前記絶縁膜上に脱水素化した第１非晶質シリコン半導体層を形成する工程と、前記第１薄膜トランジスタの形成領域における前記第１非晶質シリコン半導体層を多結晶シリコン半導体層に変質させる工程と、前記第２薄膜トランジスタの形成領域における前記非晶質シリコン半導体層、前記絶縁膜の表面からの一部を順次エッチングする工程と、前記多結晶シリコン半導体層および前記第１非晶質シリコン半導体層をも被って前記絶縁膜上に第２非晶質シリコン半導体層を形成する工程とを含む。【選択図】図１
2010078632.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に、ボトムゲート構造の第１薄膜トランジスタおよび第２薄膜トランジスタと、ゲート信号線と、ドレイン信号線とを有する表示装置であって、
前記第１薄膜トランジスタの第１ゲート電極と、前記第２薄膜トランジスタの第２ゲート電極と、前記ゲート信号線とは同層に形成され、
前記第１薄膜トランジスタのソース・ドレイン電極と、前記第２薄膜トランジスタのソース・ドレイン電極と、前記ドレイン信号線とは同層に形成され、
前記ゲート信号線と前記ドレイン信号線とは、層間膜を介して互いに交差する配線交差部を有し、
前記第１ゲート電極を覆う第１絶縁膜は、第１の高さと、前記第１の高さより小さい第２の高さと、前記第２の高さより小さい第３の高さとを有し、
前記第１絶縁膜の前記第２の高さが形成された領域は、前記第１の高さが形成された領域よりも、平面的に見た前記第１ゲート電極からの距離が離れており、
前記第１絶縁膜の前記第３の高さが形成された領域は、前記第２の高さが形成された領域よりも、平面的に見た前記第１ゲート電極からの距離が離れており、
前記第１絶縁膜の前記第１の高さ表面には、順次積層された多結晶シリコン半導体層および非晶質シリコン半導体層が形成され、
前記第２ゲート電極を覆う第２絶縁膜は、前記第１の高さよりも小さい第４の高さと、前記第３の高さとを有し、
前記第２絶縁膜の前記第３の高さが形成された領域は、前記第４の高さが形成された領域よりも、平面的に見た前記第２ゲート電極からの距離が離れており、
前記第２絶縁膜の前記第４の高さ表面には、非晶質シリコン半導体層が形成され、
前記層間膜は、前記ゲート信号線を覆う第３絶縁膜と非晶質シリコン半導体層とを有し、
前記第３絶縁膜は、前記第１の高さと前記第２の高さと前記第３の高さとを有し、
前記第３絶縁膜の前記第１の高さ表面には、非晶質シリコン半導体層が形成されていることを特徴とする表示装置。
【請求項２】
前記絶縁基板は、複数の画素を有する表示領域部と、前記表示領域部を囲む周辺回路部とを有し、
前記第１薄膜トランジスタは、前記周辺回路部に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１薄膜トランジスタは、走査信号駆動回路内に形成されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第１薄膜トランジスタは、ＲＧＢ切り替え回路内に形成されていることを特徴とする請求項２に記載の表示装置。
【請求項５】
前記２薄膜トランジスタは、画素内に形成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記第３絶縁膜の前記第１の高さ表面に形成された非晶質シリコン半導体層は、第１の非晶質シリコン半導体層と前記第１の非晶質シリコン半導体層の上層に形成された第２の非晶質シリコン半導体層とを有することを特徴とする請求項１から請求項５のいずれか１項に記載の表示装置。
【請求項７】
前記第２の非晶質シリコン半導体層は、前記第１の非晶質シリコン半導体層よりも水素濃度が高いことを特徴とする請求項６に記載の表示装置。
【請求項８】
前記第１の非晶質シリコン半導体層は、前記第１ゲート電極を覆う絶縁膜の前記第１の高さ表面に形成された前記多結晶シリコン半導体層と同層に形成されていることを特徴とする請求項６または請求項７に記載の表示装置。
【請求項９】
前記絶縁基板上に、前記１ゲート電極と同層の容量信号線と、前記容量信号線と第４絶縁膜を介して重畳される前記ドレイン・ソース電極と同層の電極とを備えて構成される容量素子を備え、
前記第４絶縁膜は、前記第３の高さをすることを特徴とする請求項１から請求項８のいずれか１項に記載の表示装置。
【請求項１０】
前記容量素子は、画素内に形成されていることを特徴とする請求項９に記載の表示装置。
【請求項１１】
絶縁基板上に、ゲート電極を同層とするボトムゲート構造の第１薄膜トランジスタおよび第２薄膜トランジスタと、前記ゲート電極と同層のゲート信号線と、前記第１薄膜トランジスタと第２薄膜トランジスタのソース・ドレイン電極と同層とするドレイン信号線とを有し、
前記ゲート信号線と前記ドレイン信号線とが互いに交差する配線交差部を備える表示装置の製造方法であって、
前記絶縁基板上に、
前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線を形成する工程と、
前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線をも被って絶縁膜を形成する工程と、
前記絶縁膜上に脱水素化した第１非晶質シリコン半導体層を形成する工程と、
前記第１薄膜トランジスタの形成領域における前記第１非晶質シリコン半導体層を多結晶シリコン半導体層に変質させる工程と、
前記第１薄膜トランジスタの形成領域および配線交差部の領域にマスクを形成し、前記第２薄膜トランジスタの形成領域における前記非晶質シリコン半導体層、前記絶縁膜の表面からの一部を順次エッチングする工程と、
前記マスクを除去し、前記多結晶シリコン半導体層および前記第１非晶質シリコン半導体層をも被って前記絶縁膜上に第２非晶質シリコン半導体層を形成する工程と、を含むことを特徴とする表示装置の製造方法。
【請求項１２】
絶縁基板上に、ゲート電極を同層とするボトムゲート構造の第１薄膜トランジスタおよび第２薄膜トランジスタと、前記ゲート電極と同層のゲート信号線と、前記第１薄膜トランジスタと第２薄膜トランジスタのソース・ドレイン電極と同層とするドレイン信号線とを有し、
前記ゲート信号線と前記ドレイン信号線とが互いに交差する配線交差部と、前記ゲート電極と同層の一方の電極と前記ソース・ドレイン電極と同層の他方の電極との間に絶縁膜を介在させた容量素子とを備える表示装置の製造方法であって、
前記絶縁基板上に、
前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線、容量素子の一方の電極を形成する工程と、
前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線、前記容量素子の一方の電極をも被って絶縁膜を形成する工程と、
前記絶縁膜上に脱水素化した第１非晶質シリコン半導体層を形成する工程と、
前記第１薄膜トランジスタの形成領域における前記第１非晶質シリコン半導体層を多結晶シリコン半導体層に変質させる工程と、
前記第１薄膜トランジスタの形成領域および配線交差部の領域に第１マスクを形成し、前記第２薄膜トランジスタおよび前記容量素子の各形成領域における前記非晶質シリコン半導体層、前記絶縁膜の表面からの一部を順次エッチングする工程と、
前記第１のマスクを除去し、前記多結晶シリコン半導体層および前記第１非晶質シリコン半導体層をも被って前記絶縁膜上に第２非晶質シリコン半導体層を形成する工程と、
前記第１薄膜トランジスタの形成領域、前記第２薄膜トランジスタの形成領域、および配線交差部の領域に第２マスクを形成し、前記容量素子の形成領域における前記絶縁膜の表面からの一部をエッチングする工程と、を含むことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、特に、アクティブ・マトリックス型の表示装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の表示装置は、マトリックス状に配置された各画素からなる表示領域部と、この表示領域部の各画素を駆動する周辺回路部（走査信号駆動回路、映像信号駆動回路）とで構成されている。
【０００３】
表示領域部において、行方向の各画素に共通に形成された各ゲート信号線への走査信号駆動回路による走査信号の順次供給によって画素行が選択され、この選択の際に、映像信号駆動回路によって列方向の各画素に共通に形成されたドレイン信号線を通して前記各画素に映像信号が供給されるようになっている。
【０００４】
このため、各画素には、走査信号の供給によってオンされ、映像信号を当該画素に導くトランジスタを備えて形成され、走査信号駆動回路および映像信号駆動回路においても、それぞれ、多数のトランジスタを備えて構成されている。
【０００５】
ここで、このような表示装置において、表示領域部の形成の際に並行して周辺回路部を形成するようにしたものであって、同一基板上に、表示領域部と周辺回路部を備えたものが知られている。この場合、周辺回路部における各トランジスタは、各画素のトランジスタと同様に、薄膜トランジスタ（TFT: Thin Film Transistor）で構成される。
【０００６】
そして、このような薄膜トランジスタにはゲート絶縁膜を備え、このゲート絶縁膜を、他の領域において、配線交差部（ゲート信号線とドレイン信号線との交差部）の層間絶縁膜として、あるいは、画素内に供給された映像信号を比較的長い時間蓄積させるための容量素子を備える場合に、該容量素子の誘電体膜として構成させる場合がある。この場合、ゲート絶縁膜を基板上の全域にわたって均等な厚さとした場合、配線交差部において膜厚を大きく確保できないという不都合、あるいは容量素子において膜厚を小さく確保できないという不都合が生じる。
【０００７】
下記特許文献１には、容量素子の誘電体膜の膜厚を薄く形成するため、該誘電体膜を薄膜トランジスタのゲート絶縁膜と別工程で形成する構成が開示されているが、フォトリソグラフィ技術によるマスク工程を余分に必要とし、製造工程を増大させるものとなっている。
【特許文献１】特開２００１−１３５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このことから、薄膜トランジスタのゲート絶縁膜、配線交差部の層間絶縁膜、あるいは容量素子の誘電体膜はそれぞれに合わせた膜厚を備えることが好ましく、その際に、製造工程の増大を回避できることが望まれる。
【０００９】
なお、近年、各画素に形成された薄膜トランジスタはたとえばアモルファスＳｉからなる非晶質シリコン半導体層から構成されるのに対し、周辺回路部に形成される薄膜トランジスタはたとえばポリＳｉからなる多結晶シリコン半導体層から構成されるものが知られている。周辺回路部においては電荷移動度の優れた薄膜トランジスタを必要とするからである。この場合において、これらの薄膜トランジスタにおいても、それらの特性に合わせてゲート絶縁膜の厚さを異ならしめるのが好適となる。
【００１０】
本発明の目的は、マスク工程の増大なく、非晶質シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、多結晶シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、および配線交差部における層間絶縁膜において、それぞれ適切な厚さを有して形成できる表示装置を提供することにある。
【００１１】
本発明の他の目的は、マスク工程の増大なく、非晶質シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、多結晶シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、容量部における誘電体膜、および配線交差部における層間絶縁膜において、それぞれ適切な厚さを有して形成できる表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１３】
（１）本発明の表示装置は、たとえば、絶縁基板上に、ボトムゲート構造の第１薄膜トランジスタおよび第２薄膜トランジスタと、ゲート信号線と、ドレイン信号線とを有する表示装置であって、前記第１薄膜トランジスタの第１ゲート電極と、前記第２薄膜トランジスタの第２ゲート電極と、前記ゲート信号線とは同層に形成され、前記第１薄膜トランジスタのソース・ドレイン電極と、前記第２薄膜トランジスタのソース・ドレイン電極と、前記ドレイン信号線とは同層に形成され、前記ゲート信号線と前記ドレイン信号線とは、層間膜を介して互いに交差する配線交差部を有し、前記第１ゲート電極を覆う第１絶縁膜は、第１の高さと、前記第１の高さより小さい第２の高さと、前記第２の高さより小さい第３の高さとを有し、前記第１絶縁膜の前記第２の高さが形成された領域は、前記第１の高さが形成された領域よりも、平面的に見た前記第１ゲート電極からの距離が離れており、前記第１絶縁膜の前記第３の高さが形成された領域は、前記第２の高さが形成された領域よりも、平面的に見た前記第１ゲート電極からの距離が離れており、前記第１絶縁膜の前記第１の高さ表面には、順次積層された多結晶シリコン半導体層および非晶質シリコン半導体層が形成され、前記第２ゲート電極を覆う第２絶縁膜は、前記第１の高さよりも小さい第４の高さと、前記第３の高さとを有し、前記第２絶縁膜の前記第３の高さが形成された領域は、前記第４の高さが形成された領域よりも、平面的に見た前記第２ゲート電極からの距離が離れており、前記第２絶縁膜の前記第４の高さ表面には、非晶質シリコン半導体層が形成され、前記層間膜は、前記ゲート信号線を覆う第３絶縁膜と非晶質シリコン半導体層とを有し、前記第３絶縁膜は、前記第１の高さと前記第２の高さと前記第３の高さとを有し、前記第３絶縁膜の前記第１の高さ表面には、非晶質シリコン半導体層が形成されていることを特徴とする。
【００１４】
（２）本発明の表示装置は、たとえば、（１）において、前記絶縁基板は、複数の画素を有する表示領域部と、前記表示領域部を囲む周辺回路部とを有し、前記第１薄膜トランジスタは、前記周辺回路部に形成されていることを特徴とする。
【００１５】
（３）本発明の表示装置は、たとえば、（２）において、前記第１薄膜トランジスタは、走査信号駆動回路内に形成されていることを特徴とする。
【００１６】
（４）本発明の表示装置は、たとえば、（２）において、前記第１薄膜トランジスタは、ＲＧＢ切り替え回路内に形成されていることを特徴とする。
【００１７】
（５）本発明の表示装置は、たとえば、（１）から（４）において、前記２薄膜トランジスタは、画素内に形成されていることを特徴とする。
【００１８】
（６）本発明の表示装置は、たとえば、（１）から（５）において、前記第３絶縁膜の前記第１の高さ表面に形成された非晶質シリコン半導体層は、第１の非晶質シリコン半導体層と前記第１の非晶質シリコン半導体層の上層に形成された第２の非晶質シリコン半導体層とを有することを特徴とする。
【００１９】
（７）本発明の表示装置は、たとえば、（６）において、前記第２の非晶質シリコン半導体層は、前記第１の非晶質シリコン半導体層よりも水素濃度が高いことを特徴とする請求項６に記載の表示装置。
【００２０】
（８）本発明の表示装置は、たとえば、（６）または（７）において、前記第１の非晶質シリコン半導体層は、前記第１ゲート電極を覆う絶縁膜の前記第１の高さ表面に形成された前記多結晶シリコン半導体層と同層に形成されていることを特徴とする。
【００２１】
（９）本発明の表示装置は、たとえば、（１）から（８）において、前記絶縁基板上に、前記１ゲート電極と同層の容量信号線と、前記容量信号線と第４絶縁膜を介して重畳される前記ドレイン・ソース電極と同層の電極とを備えて構成される容量素子を備え、前記第４絶縁膜は、前記第３の高さをすることを特徴とする。
【００２２】
（１０）本発明の表示装置は、たとえば、（９）において、前記容量素子は、画素内に形成されていることを特徴とする。
【００２３】
（１１）本発明の表示装置の製造方法は、たとえば、絶縁基板上に、ゲート電極を同層とするボトムゲート構造の第１薄膜トランジスタおよび第２薄膜トランジスタと、前記ゲート電極と同層のゲート信号線と、前記第１薄膜トランジスタと第２薄膜トランジスタのソース・ドレイン電極と同層とするドレイン信号線とを有し、前記ゲート信号線と前記ドレイン信号線とが互いに交差する配線交差部を備える表示装置の製造方法であって、前記絶縁基板上に、前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線を形成する工程と、前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線をも被って絶縁膜を形成する工程と、前記絶縁膜上に脱水素化した第１非晶質シリコン半導体層を形成する工程と、前記第１薄膜トランジスタの形成領域における前記第１非晶質シリコン半導体層を多結晶シリコン半導体層に変質させる工程と、前記第１薄膜トランジスタの形成領域および配線交差部の領域にマスクを形成し、前記第２薄膜トランジスタの形成領域における前記非晶質シリコン半導体層、前記絶縁膜の表面からの一部を順次エッチングする工程と、前記マスクを除去し、前記多結晶シリコン半導体層および前記第１非晶質シリコン半導体層をも被って前記絶縁膜上に第２非晶質シリコン半導体層を形成する工程と、を含むことを特徴とする。
【００２４】
（１２）本発明の表示装置の製造方法は、たとえば、絶縁基板上に、ゲート電極を同層とするボトムゲート構造の第１薄膜トランジスタおよび第２薄膜トランジスタと、前記ゲート電極と同層のゲート信号線と、前記第１薄膜トランジスタと第２薄膜トランジスタのソース・ドレイン電極と同層とするドレイン信号線とを有し、前記ゲート信号線と前記ドレイン信号線とが互いに交差する配線交差部と、前記ゲート電極と同層の一方の電極と前記ソース・ドレイン電極と同層の他方の電極との間に絶縁膜を介在させた容量素子とを備える表示装置の製造方法であって、前記絶縁基板上に、前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線、容量素子の一方の電極を形成する工程と、前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線、前記容量素子の一方の電極をも被って絶縁膜を形成する工程と、前記絶縁膜上に脱水素化した第１非晶質シリコン半導体層を形成する工程と、前記第１薄膜トランジスタの形成領域における前記第１非晶質シリコン半導体層を多結晶シリコン半導体層に変質させる工程と、前記第１薄膜トランジスタの形成領域および配線交差部の領域に第１マスクを形成し、前記第２薄膜トランジスタおよび前記容量素子の各形成領域における前記非晶質シリコン半導体層、前記絶縁膜の表面からの一部を順次エッチングする工程と、前記第１のマスクを除去し、前記多結晶シリコン半導体層および前記第１非晶質シリコン半導体層をも被って前記絶縁膜上に第２非晶質シリコン半導体層を形成する工程と、前記第１薄膜トランジスタの形成領域、前記第２薄膜トランジスタの形成領域、および配線交差部の領域に第２マスクを形成し、前記容量素子の形成領域における前記絶縁膜の表面からの一部をエッチングする工程と、を含むことを特徴とする。
【００２５】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００２６】
本発明の表示装置によれば、マスク工程の増大なく、非晶質シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、多結晶シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、および配線交差部における層間絶縁膜において、それぞれ適切な厚さを有して形成できる。
【００２７】
本発明の表示装置によれば、マスク工程の増大なく、非晶質シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、多結晶シリコン半導体層を備える薄膜トランジスタのゲート絶縁膜、容量素子における誘電体膜、および配線交差部における層間絶縁膜において、それぞれ適切な厚さを有して形成できる。
【００２８】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【００２９】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【００３０】
〈実施例１〉
（表示装置の全体構成）
図２は、本発明による表示装置の実施例１を示す平面図である。図２は、たとえば携帯電話器に組み込まれる液晶表示装置の全体構成を示している。
【００３１】
図２において、液晶表示装置は、たとえばガラスからなる矩形状の基板ＳＵＢ１および基板ＳＵＢ２によって外囲器を構成するようになっている。基板ＳＵＢ１と基板ＳＵＢ２との間には液晶（図示せず）が挟持され、この液晶は、基板ＳＵＢ１と基板ＳＵＢ２を固定するシール材ＳＬによって封入されている。シール材ＳＬによって液晶が封入された領域は、液晶表示領域ＡＲを有するようになっている。この液晶表示領域ＡＲは複数の画素がマトリックス状に配置された領域となっている。
【００３２】
基板ＳＵＢ１の下側辺部は、基板ＳＵＢ２から露出する部分を有し、この部分には、外部から信号を入力させるフレキシブル基板ＦＰＣの一端が接続されるようになっている。また、基板ＳＵＢ１上において、フレキシブル基板ＦＰＣと基板ＳＵＢ２の間の領域にはチップからなる半導体装置ＳＣＮが搭載されている。この半導体装置ＳＣＮは、基板ＳＵＢ１の面に形成された配線ＷＬを介してフレキシブル基板ＦＰＣからの各信号が入力されるようになっている。
【００３３】
また、シール材ＳＬと液晶表示領域ＡＲの間の領域であって、液晶表示領域ＡＲのたとえば左側の領域には走査信号駆動回路Ｖ、下側の領域にはＲＧＢスイッチング回路ＲＧＢＳが形成されている。これら走査信号駆動回路Ｖ、およびＲＧＢスイッチング回路ＲＧＢＳには半導体装置ＳＣＮから信号が供給されるようになっている。走査信号駆動回路Ｖは後述する複数のゲート信号線ＧＬに走査信号を順次供給するための回路からなり、ＲＧＢスイッチング回路ＲＧＢＳは後述する複数のドレイン信号線ＤＬに供給する映像信号を赤色用、緑色用、および青色用ごとに時系列的に切り替える回路からなっている。
【００３４】
ここで、走査信号駆動回路ＶおよびＲＧＢスイッチング回路ＲＧＢＳは、液晶表示領域ＡＲ内の画素の形成と並行して基板ＳＵＢ１上に形成される回路であり、たとえばポリＳｉからなる多結晶シリコン半導体層を備える複数の薄膜トランジスタＴＦＴ（図中符号ＴＦＴ（ｐ）で示す）を備えて構成されている。これら薄膜トランジスタＴＦＴ（ｐ）は電荷移動度の優れたトランジスタとして構成できるからである。
【００３５】
液晶表示領域ＡＲには、ゲート信号線ＧＬ、およびドレイン信号線ＤＬが形成されている。ゲート信号線ＧＬは、図中ｘ方向に延在しｙ方向に並設され、それらの左側端は、走査信号駆動回路Ｖに接続されている。ドレイン信号線ＤＬは、図中ｙ方向に延在しｘ方向に並設され、それらの下端は、ＲＧＢスイッチング回路ＲＧＢＳに接続されている。各ゲート信号線ＧＬと各ドレイン信号線ＤＬは絶縁膜（図示せず）を介して異なる層に形成され、ゲート信号線ＧＬとドレイン信号線ＤＬはその交差部において後述する配線交差部（図１中符号ＷＩで示す）を構成するようになっている。
【００３６】
隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬとで囲まれる領域（たとえば図中点線楕円枠内）は画素ＰＩＸの領域に相当するようになっている。画素ＰＩＸは、図中実線楕円枠Ａ内における等価回路図に示すように、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴ（図中符号ＴＦＴ（ａ）で示す）と、このオンされた薄膜トランジスタＴＦＴ（ａ）を介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、この画素電極ＰＸと容量信号線ＣＬとの間に形成される容量素子ＣＰとを備えている。
【００３７】
薄膜トランジスタＴＦＴ（ａ）において、その半導体層はたとえばアモルファスＳｉの非晶質シリコン半導体層となっている。画素内の薄膜トランジスタＴＦＴ（ａ）は、たとえば走査信号駆動回路Ｖ内の薄膜トランジスタＴＦＴ（ｐ）のように、電荷移動度の大きいものを必要としないからである。
【００３８】
容量素子ＣＰは、画素電極ＰＸに供給された映像信号（情報）を比較的長く蓄積させるために設けられる。また、容量信号線ＣＬは、たとえば、ゲート信号線ＧＬと平行に、該ゲート信号線ＧＬと同層に形成されている。
【００３９】
図２では、携帯電話器に組み込まれる液晶表示装置を例に揚げて説明したが、本発明は、この種の液晶表示装置に限定されることはない。
【００４０】
また、図２に示す画素は、いわゆる縦電界方式と称される構成について示したものである。しかし、これに限定されることはなく、たとえば横電界方式と称される画素においても適用できる。この場合、横電界方式の画素は、画素電極が形成されている基板側に対向電極が形成され、これら画素電極と対向電極の間に容量を構成し易いことから、上述した構成からなる容量素子ＣＰは備えていない場合がある。
【００４１】
（基板ＳＵＢ１の液晶側の面における構成）
図１は、基板ＳＵＢ１の液晶側に形成される薄膜トランジスタＴＦＴ（ｐ）、ＴＦＴ（ａ）、容量素子ＣＰ、配線交差部ＷＩの断面を示した図である。
【００４２】
図１において、その左側から右側にかけて、順次、薄膜トランジスタＴＦＴ（ｐ）、薄膜トランジスタＴＦＴ（ａ）、容量素子ＣＰ、配線交差部ＷＩを示している。
【００４３】
上述したように、多結晶シリコン半導体層の薄膜トランジスタＴＦＴ（ｐ）は走査信号駆動回路ＶおよびＲＧＢスイッチング回路ＲＧＢＳ内に形成されている。非晶質シリコン半導体層の薄膜トランジスタＴＦＴ（ａ）は画素ＰＩＸ内に形成されている。容量素子ＣＰは画素ＰＩＸ内に形成されている。配線交差部ＷＩはゲート信号線ＧＬとドレイン信号線ＤＬとの交差部となっている。
【００４４】
また、図１に示す各材料において、それに付されたハッチングあるいはパターンが同一のものは、同一の材料をフォトリソグラフィ技術による選択エッチングによって形成されたもので、同層となっていることを示している。
【００４５】
なお、薄膜トランジスタＴＦＴ（ｐ）、および薄膜トランジスタＴＦＴ（ａ）はそれぞれそれらの半導体層よりも下層にゲート電極が形成されているいわゆるボトムゲート構造となっている。
【００４６】
以下、薄膜トランジスタＴＦＴ（ｐ）、薄膜トランジスタＴＦＴ（ａ）、容量素子ＣＰ、配線交差部ＷＩの構成を順次説明する。
【００４７】
（薄膜トランジスタＴＦＴ（ｐ）の構成）
基板ＳＵＢ１の表面にゲート電極ＧＴ１が形成され、このゲート電極ＧＴ１をも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴ（ｐ）のゲート絶縁膜として機能するようになっている。ここで、この絶縁膜ＧＩは、ゲート電極ＧＴ１の上方の表面において最も高い面（第１の高さＨ１）を有し、平面的に見て、該ゲート電極ＧＴ１から遠のくに従い、一段低くなった面（第２の高さ）、さらに一段低くなった面（最も低い面:第３の高さＨ３）が形成され、合計して２つの段差部ＤＩＬ１、ＤＩＬ２を有するようにして形成されている。絶縁膜ＧＩの最も高い面で定まる該絶縁膜ＧＩの膜厚は薄膜トランジスタＴＦＴ（ｐ）の得ようとする特性に基づいて決定されるようになっている。そして、絶縁膜ＧＩの最も高い面には、ポリＳｉからなる多結晶シリコン半導体層ＰＳ、さらにその上面にアモルファスＳｉからなる非晶質シリコン半導体層ＡＳが形成されている。多結晶シリコン半導体層ＰＳおよび非晶質シリコン半導体層ＡＳの順次積層体は、前記ゲート電極ＧＴ１の走行方向（図面の紙面に垂直方向）に交差するように形成される。非晶質シリコン半導体層ＡＳの表面には、ゲート電極ＧＴ１の上方の領域（チャネル領域に相当）を間にして、互いに対向する一対の電極（ソース・ドレイン電極ＳＤ）が形成され、これら各ソース・ドレイン電極ＳＤは、非晶質シリコン半導体層ＡＳおよび多結晶シリコン半導体層ＡＳの側壁面、およびゲート絶縁膜ＧＩの前記段差部ＤＩＬ１、ＤＩＬ２によって形成される各側壁面に沿ってゲート絶縁膜ＧＩの最も低い面にまで延在されている。そして、これらソース・ドレイン電極ＳＤをも被って基板ＳＵＢ１の表面には保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは薄膜トランジスタＴＦＴ（ｐ）を液晶との直接の接触を回避するために設けられる。
【００４８】
（薄膜トランジスタＴＦＴ（ａ）の構成）
基板ＳＵＢ１の表面にゲート電極ＧＴ２が形成され、このゲート電極ＧＴ２をも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴ（ａ）のゲート絶縁膜として機能するようになっている。ここで、この絶縁膜ＧＩは、ゲート電極ＧＴ２の上方の表面において最も高い面（第４の高さＨ４）を有し、平面的に見て、該ゲート電極ＧＴ２から遠のくに従い、一段低くなった面（最も低い面：第３の高さＨ３）が形成され、１つの段差部ＤＩＬ３を有するようにして形成されている。絶縁膜ＧＩの最も高い面（第４の高さＨ４）で定まる該絶縁膜ＧＩの膜厚は薄膜トランジスタＴＦＴ（ａ）の得ようとする特性に基づいて決定され、前述の薄膜トランジスタＴＦＴ（ｐ）の最も高い面（第１の高さＨ１）で定まる絶縁膜ＧＩの膜厚よりも低く構成されている。そして、絶縁膜ＧＩの最も高い面（第４の高さＨ４）には、アモルファスＳｉからなる非晶質シリコン半導体層ＡＳが形成されている。非晶質シリコン半導体層ＡＳは、前記ゲート電極ＧＴ２の走行方向（図面の紙面に垂直方向）に交差するように形成される。非晶質シリコン半導体層ＡＳの表面には、ゲート電極ＧＴの上方の領域（チャネル領域に相当）を間にして、互いに対向する一対の電極（ソース・ドレイン電極ＳＤ）が形成され、これら各電極は、非晶質シリコン半導体層ＡＳの側壁面、およびゲート絶縁膜ＧＩの前記段差部ＤＩＬ３によって形成される各側壁面に沿ってゲート絶縁膜ＧＩの最も低い面（第３の高さＨ３）にまで延在されている。そして、これらソース・ドレイン電極ＳＤをも被って基板ＳＵＢ１の表面には保護膜ＰＡＳが形成されている。保護膜ＰＡＳの表面には画素電極ＰＸが形成され、この画素電極ＰＸの一部は保護膜ＰＡＳに形成されたスルーホールＴＨを通して前記一対の電極（ソース・ドレイン電極ＳＤ）のうち一方の電極に電気的に接続されている。
【００４９】
（容量素子ＣＰの構成）
基板ＳＵＢ１の表面に容量素子ＣＰの各電極のうち一方の電極ＡＴが形成され、この電極ＡＴをも被って誘電体膜となる絶縁膜ＧＩが形成されている。ここで、この絶縁膜ＧＩは、最も低い面（第３の高さＨ３）を有し、その膜厚は容量素子ＣＰの得ようとする特性に基づいて決定されるようになっている。この絶縁膜ＧＩの上面には前記電極ＡＴと重畳するようにして容量素子ＣＰの各電極のうち他方の電極ＯＴが形成されている。そして、電極ＯＴをも被って基板ＳＵＢ１の表面には保護膜ＰＡＳが形成されている。
【００５０】
（配線交差部ＷＩの構成）
基板ＳＵＢ１の表面にゲート信号線ＧＬが形成され、このゲート信号線ＧＬをも被って絶縁膜ＧＩが形成されている。ここで、この絶縁膜ＧＩは、ゲート信号線ＧＬの上方の表面において最も高い面（第１の高さＨ１）を有し、平面的に見て、該ゲート信号線ＧＬから遠のくに従い、一段低くなった面、さらに一段低くなった面（最も低い面：第３の高さＨ３）が形成され、合計して２つの段差部ＤＩＬ１、ＤＩＬ２を有するようにして形成されている。そして、絶縁膜ＧＩの最も高い面（第１の高さＨ１）には、アモルファスＳｉからなる非晶質シリコン半導体層ＡＳ'、非晶質シリコン半導体層ＡＳが順次積層されて形成されている。非晶質シリコン半導体層ＡＳ'は脱水素化された半導体層となっている。絶縁膜ＧＩ、非晶質シリコン半導体層ＡＳ'、非晶質シリコン半導体層ＡＳの順次積層体は、配線交差部ＷＩにおける層間膜として構成されるようになっている。非晶質シリコン半導体層ＡＳの上面にはドレイン信号線ＤＬがゲート信号線ＧＬと交差して配置され、このドレイン信号線ＤＬは、非晶質シリコン半導体層ＡＳおよび非晶質シリコン半導体層ＡＳ'の側壁面、およびゲート絶縁膜ＧＩの前記段差部ＤＩＬ１、ＤＩＬ２によって形成される各側壁面に沿ってゲート絶縁膜ＧＩの最も低い面（第３の高さＨ３）にまで延在されている。そして、ドレイン信号線ＤＬをも被って基板ＳＵＢ１の表面には保護膜ＰＡＳが形成されている。
【００５１】
（製造方法）
図３（ａ）ないし（ｃ）、図４（ｄ）ないし（ｆ）、図５（ｇ）ないし（ｉ）、および図６（ｊ）および（ｋ）は、本発明の表示装置の製造方法の実施例を示す一連の工程図である。これらの各工程を示す図は、図１に対応させて描いており、図中右側から左側にかけて、薄膜トランジスタＴＦＴ（ｐ）、薄膜トランジスタＴＦＴ（ａ）、容量素子ＣＰ、配線交差部ＷＩを示している。以下、工程順に説明する。
【００５２】
工程１．（図３（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の主面にパターンされた金属膜を形成する。この金属膜は、多結晶シリコン半導体層の薄膜トランジスタＴＦＴ（ｐ）の形成領域にあってはゲート電極ＧＴ１、非晶質シリコン半導体層の薄膜トランジスタＴＦＴ（ａ）の形成領域にあってはゲート電極ＧＴ２、容量素子ＣＰの形成領域にあっては一方の電極ＡＴ、配線交差領域にあってはゲート信号線ＧＬが形成される。
【００５３】
工程２．（図３（ｂ））
ゲート電極ＧＴ１、ゲート電極ＧＴ２、電極ＡＴ、ゲート信号線ＧＬをも被って基板ＳＵＢ１の主面に第１の高さＨ１の絶縁膜ＧＩを形成する。この絶縁膜ＧＩは、薄膜トランジスタＴＦＴ（ｐ）の得ようとする特性に合わせて形成され、その膜厚は、薄膜トランジスタＴＦＴ（ｐ）のゲート絶縁膜としての膜厚値に設定される。
【００５４】
そして、絶縁膜ＧＩの上面には脱水素化したアモルファスＳｉ（ａ−Ｓｉ）からなる半導体層ＡＳを形成する。
【００５５】
工程３．（図３（ｃ））
多結晶シリコン半導体層の薄膜トランジスタＴＦＴ（ｐ）の形成領域（その周辺の領域を含んでも可）における前記半導体層ＡＳを、たとえばレーザ光の照射によって多結晶化させ、ポリＳｉ（ｐ−Ｓｉ）からなる半導体層ＰＳに変質させる。残りの領域における前記半導体層ＡＳはそのまま半導体層ＡＳ'として残存させたままとする。
【００５６】
工程４．（図４（ｄ））
薄膜トランジスタＴＦＴ（ｐ）の形成領域にパターン化されたフォトレジスト膜ＲＥＳ１を形成する。また、このフォトレジスト膜ＲＥＳ１の形成の際に同時に、配線交差部ＷＩの領域にパターン化されたフォトレジスト膜ＲＥＳ２を形成する。
【００５７】
これらフォトレジスト膜ＲＥＳ１、フォトレジスト膜ＲＥＳ２は、薄膜トランジスタＴＦＴ（ｐ）の形成領域および配線交差部の領域の領域において前記絶縁膜ＧＩの膜厚を変更させることなく保持するためのフォトレジスト膜となる。
【００５８】
そして、フォトレジスト膜ＲＥＳ１、フォトレジスト膜ＲＥＳ２をマスクとして、このマスクから露出された半導体層ＰＳおよび半導体層ＡＳ'、さらにはそれらの下層の絶縁膜ＧＩの表面をエッチング（たとえばドライエッチング）し、この絶縁膜ＧＩの膜厚（第４の高さＨ４）を所定の値に設定する。
【００５９】
エッチングされる絶縁膜ＧＩは、薄膜トランジスタＴＦＴ（ａ）の得ようとする特性に合わせて形成され、その膜厚は、薄膜トランジスタＴＦＴ（ａ）のゲート絶縁膜としての膜厚値に設定される。
【００６０】
工程５．（図４（ｅ））
フォトレジスト膜ＲＥＳ１、フォトレジスト膜ＲＥＳ２を除去する。そして、半導体層ＰＳ、絶縁膜ＧＩの上面に、アモルファスＳｉからなる半導体層ＡＳを形成する。
【００６１】
工程６．（図４（ｆ））
薄膜トラジスタＴＦＴ（ｐ）の形成領域、薄膜トランジスタＴＦＴ（ａ）の形成領域、および交差配線部ＷＩの領域に、それぞれ、パターン化されたフォトレジスト膜ＲＥＳ３、ＲＥＳ４、ＲＥＳ５を形成する。フォトレジスト膜ＲＥＳ３は薄膜トラジスタＴＦＴ（ｐ）の半導体層の形成領域上に形成され、フォトレジスト膜ＲＥＳ４は薄膜トランジスタＴＦＴ（ａ）の形成領域上に形成され、フォトレジスト膜ＲＥＳ５は配線交差部ＷＩおよびその周辺上に形成される。
【００６２】
配線交差部ＷＩおよびその周辺上に形成されるフォトレジスト膜ＲＥＳ５は、その下層の半導体層ＡＳおよび半導体層ＡＳ'をも層間絶縁膜として用いるようにするために設けられる。
【００６３】
フォトレジスト膜ＲＥＳ３、ＲＥＳ４、ＲＥＳ５をマスクとして、絶縁膜ＧＩの一部を残存させてエッチングをする。この場合のエッチングは、容量素子ＣＰにおいて、誘電体膜となる絶縁膜ＧＩを所定の膜厚（第３の高さＨ３）になるように行う。
【００６４】
この場合、薄膜トランジスタＴＦＴ（ｐ）の形成領域において、絶縁膜ＧＩは、ゲート電極ＧＴ１の上方の表面において最上面となる第１の高さ表面（第１の高さＨ１）を有し、平面的に見て、前記ゲート電極ＧＴ１から外方へ遠のくに従い２つの段差部ＤＩＬ１、ＤＩＬ２を有して最下面となる第３の高さ表面（第３の高さＨ３）に至る形状で形成されるようになる。また、薄膜トランジスタＴＦＴ（ａ）の形成領域において、絶縁膜ＧＩは、ゲート電極ＧＴ２の上方の表面において前記第１の高さ表面よりも低い第４の高さ表面（第４の高さＨ４）を有し、前記ゲート電極の外方に１つの段差部ＤＩＬ３を有して前記第３の高さ表面（第３の高さＨ３）に至る形状で形成されるようになる。さらに、配線交差部ＷＩの形成領域において、絶縁膜ＧＩは、ゲート信号線ＧＬの上方の表面において最上面となる第１の高さ表面（第１の高さＨ１）を有し、平面的に見て、前記ゲート信号線ＧＬから外方へ遠のくに従い２つの段差部ＤＩＬ１、ＤＩＬ２を有して最下面となる第３の高さ表面（第３の高さＨ３）に至る形状で形成されるようになる。
【００６５】
工程７．（図５（ｇ））
このように加工された基板ＳＵＢ１の表面の全域に金属膜ＭＴを形成する。
【００６６】
工程８．（図５（ｈ））
フォトリソグラフィ技術による選択エッチングによって前記金属膜ＭＴを所定のパターンに形成する。これにより、薄膜トランジスタＴＦＴ（ｐ）の形成領域においてソース・ドレイン電極ＳＤが形成され、薄膜トランジスタＴＦＴ（ａ）の形成領域においてソース・ドレイン電極ＳＤが形成され、容量素子ＣＰの形成領域において他方の電極ＯＴ、配線交差部の形成領域においてドレイン信号線ＤＬを形成する。
【００６７】
工程９．（図５（ｉ））
このように加工された基板ＳＵＢ１の表面の全域に保護膜ＰＡＳを形成する。
【００６８】
工程１０．（図６（ｊ））
保護膜ＰＡＳの一部にスルーホールＴＨを形成し、薄膜トランジスタＴＦＴ（ａ）のソース・ドレイン電極ＳＤのうち一方の電極の一部を露出させる。
【００６９】
工程１１．（図６（ｋ））
このように加工された基板ＳＵＢ１の表面の全域にたとえばＩＴＯからなる透明導電膜を形成し、フォトリソグラフィ技術による選択エッチングを行うことにより画素電極ＰＸを形成する。
【００７０】
〈実施例２〉
上述した実施例では、画素ＰＩＸに容量素子ＣＰを備え、薄膜トランジスタＴＦＴとともに、該容量素子ＣＰを並行して形成するようにしたものである。しかし、この容量素子ＣＰは必ずしも並行して形成するようにしなくてもよい。たとえば横電界方式の液晶表示装置においてそれらの画素に容量素子ＣＰを備えない場合もあるからである。
【００７１】
〈実施例３〉
上述した実施例では、液晶表示装置について例を挙げて説明をしたものである。しかし、必ずしも液晶表示装置に限定されることはなく、たとえば有機ＥＬ表示装置等のように他の表示装置にも適用できる。
【図面の簡単な説明】
【００７２】
【図１】本発明の表示装置の一実施例を示す断面図で、図中左側から右側へかけて、多結晶シリコン半導体層の薄膜トランジスタ、非晶質シリコン半導体層の薄膜トランジスタ、容量素子、配線交差部を示している。
【図２】本発明の表示装置の一実施例を示す概略平面図である。
【図３】本発明の表示装置の製造方法の一実施例の工程を示す図で、図４、図５、図６とともに一連の工程を示す図となっている。
【図４】本発明の表示装置の製造方法の一実施例の工程を示す図で、図３、図５、図６とともに一連の工程を示す図となっている。
【図５】本発明の表示装置の製造方法の一実施例の工程を示す図で、図３、図４、図６とともに一連の工程を示す図となっている。
【図６】本発明の表示装置の製造方法の一実施例の工程を示す図で、図３、図４、図５とともに一連の工程を示す図となっている。
【符号の説明】
【００７３】
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＡＲ……液晶表示領域、ＰＩＸ……画素、ＦＰＣ……フレキシブル基板、ＳＣＮ……半導体装置、Ｖ……走査信号駆動回路、ＲＧＢＳ……ＲＧＢスイッチング回路、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……容量信号線、ＴＦＴ……薄膜トランジスタ、ＴＦＴ（ｐ）……薄膜トランジスタ（多結晶シリコン半導体層）、ＴＦＴ（ａ）……薄膜トランジスタ（非晶質シリコン半導体層）、ＰＸ……画素電極、ＣＰ……容量素子、ＧＴ１、ＧＴ２……ゲート電極、ＤＩＬ１、ＤＩＬ２……段差部、ＡＴ……容量素子の一方の電極、ＯＴ……容量素子の他方の電極、ＧＩ……絶縁膜、ＡＳ……非晶質シリコン半導体層、ＰＳ……多結晶シリコン半導体層、ＲＥＳ１〜ＲＥＳ５……フォトレジスト膜、ＳＤ……ソース・ドレイン電極、ＰＡＳ……保護膜。
【図１】
2010078632.tif 000003
【図２】
2010078632.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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