(57)【要約】【課題】  固体撮像素子にＩＳＰを内蔵すると、周辺回路の回路規模が大きくなるため、固体撮像素子のチップサイズも大きくなってしまう。【解決手段】  半導体基板の表面に、平坦面と、その平坦面に連続し、平坦面から遠ざかるに従って低くなる少なくとも１つの斜面とが現れている。この半導体基板の平坦面にフォトセンサアレイが形成されている。半導体基板の斜面にトランジスタが形成されている。【選択図】  図３
2010080666.tif 000002
【特許請求の範囲】
【請求項１】
平坦面と、該平坦面に連続し、該平坦面から遠ざかるに従って低くなる少なくとも１つの斜面とが現れている半導体基板と、
前記半導体基板の前記平坦面に形成されたフォトセンサアレイと、
前記半導体基板の前記斜面に形成されたトランジスタと
を有する固体撮像素子。
【請求項２】
前記トランジスタは、前記フォトセンサアレイの制御用素子である請求項１に記載の固体撮像素子。
【請求項３】
前記フォトセンサアレイが複数のフォトダイオードを含み、
さらに、前記半導体基板の上に形成され、前記平坦面の上方においては該平坦面に倣い、前記斜面の上方においては該斜面に倣う上面を有する層間絶縁膜と、
前記層間絶縁膜を貫通する複数のビアホールと、
前記ビアホールの各々に充填された導電性部材と
を有し、前記導電性部材の一部は、前記フォトダイオードに接続され、他の一部は、前記トランジスタに接続されている請求項１または２に記載の固体撮像素子。
【請求項４】
前記平坦面の上に形成された前記ビアホールは、該平坦面の法線方向に延在し、前記斜面の上に形成された前記ビアホールは、該斜面の法線と平行な方向に延在する請求項３に記載の固体撮像素子。
【請求項５】
前記平坦面の上に形成された前記ビアホール、及び前記斜面の上に形成された前記ビアホールは、該平坦面の法線に平行な方向に延在する請求項３に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトセンサアレイと、その制御回路が１枚の基板上に形成された固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子は、シリコン等の半導体基板の表面に形成されたフォトセンサアレイ及び周辺回路を含む（特許文献１、２）。周辺回路には、フォトセンサアレイの駆動回路、ＡＤ変換器等が含まれる。さらに、周辺回路に画像処理演算プロセッサ（ＩＳＰ）等を含む固体撮像素子もある。近年、デジタルカメラやカメラ付き携帯電話に用いられる固体撮像素子に、さらなる小型化が要望されている。
【０００３】
【特許文献１】特開２００１−１９６５７１号公報
【特許文献２】特開２００４−５５６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、フォトダイオードやトランジスタの微細化を進めることにより、固体撮像素子の小型化を図ってきた。固体撮像素子にＩＳＰを内蔵すると、周辺回路の回路規模が大きくなるため、固体撮像素子のチップサイズも大きくなってしまう。ＩＳＰを内蔵し、かつチップサイズの増大を抑制する技術が望まれている。
【課題を解決するための手段】
【０００５】
上記課題を解決する固体撮像素子は、
平坦面と、該平坦面に連続し、該平坦面から遠ざかるに従って低くなる少なくとも１つの斜面とが現れている半導体基板と、
前記半導体基板の前記平坦面に形成されたフォトセンサアレイと、
前記半導体基板の前記斜面に形成されたトランジスタと
を有する。
【発明の効果】
【０００６】
斜面にトランジスタを配置することにより、チップサイズを小さくしても、平坦面上にトランジスタを配置する場合と同等の広さの表面を確保することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、実施例について説明する。
【実施例１】
【０００８】
図１Ａ〜図３を参照して、実施例１による固体撮像素子の製造方法について説明する。
【０００９】
図１Ａに示すように、ｐ型シリコンからなる半導体基板１０を準備する。半導体基板１０の表面は、シリコンの（１００）面で構成される。半導体基板１０の表面に、酸化シリコン等からなるマスクパターン１１を形成する。マスクパターン１１は、［０１１］方向に延在し、［０１−１］方向に間隔を隔てて配置された複数の帯状部分を含む。たとえば、帯状部分の各々の幅は２ｍｍであり、相互に隣り合う帯状部分の間隔は４ｍｍである。
【００１０】
図１Ｂに示すように、マスクパターン１１をエッチングマスクとして、ＫＯＨ等のエッチャントを用い、半導体基板１０の表層部をエッチングする。マスクパターン１１の帯状領域の各々から遠ざかるに従って低くなるように傾斜した斜面１２を側面とする断面が逆三角形状の溝が形成される。斜面１２は、シリコンの（１１１）面で構成される。半導体基板１０の表層部をエッチングした後、マスクパターン１１を除去する。マスクパターン１１で覆われていた領域に、平坦面１３が露出する。
【００１１】
図１０に、斜面１２を形成した半導体基板１０の斜視図を示す。斜面１２を側面とする複数の溝が一方向（［０１１］方向）に延びている。溝と溝との間に、平坦面１３が形成されている。１つの平坦面１３の長手方向に沿って複数のチップが１列に並ぶ。平坦面１３の幅方向に関しては、１つの平坦面１３と、その両側の斜面１２が、１つのチップに対応する。
【００１２】
図１Ｃ〜図３には、図１Ｂの１つの平坦面１３と、その平坦面１３の両側に配置された一対の斜面１２Ｌ、１２Ｒの部分の断面図を示す。
【００１３】
図１Ｃに示すように、半導体基板１０の斜面１２Ｌ、１２Ｒ及び平坦面１３の上に、スプレーコータ等を用いて電子ビーム露光用のレジスト膜１５を、下地表面に倣うように形成する。ここで、「下地表面に倣う」とは、レジスト膜１５の表面が、その直下の下地表面とほぼ平行になることを意味する。実施例１においては、レジスト膜１５の表面が、平坦面１３の上方において平坦面１３とほぼ平行になり、左側斜面１２Ｌの上方において左側斜面１２Ｌとほぼ平行になり、右側斜面１２Ｒの上方において右側斜面１２Ｒとほぼ平行になる。
【００１４】
図１Ｄに示すように、電子ビームＥＢにより、平坦面１３上のレジスト膜１５のうち、シャロートレンチを形成すべき領域を露光し、現像する。斜面１２Ｌ、１２Ｒの上のレジスト膜１５は露光されない。シャロートレンチを形成すべき領域に開口１５ａが形成される。
【００１５】
図１Ｅに示すように、レジスト膜１５をエッチングマスクとして、半導体基板１０の表層部をエッチングすることにより、シャロートレンチ１７Ａを形成する。シャロートレンチ１７Ａの形成には、例えば反応性イオンエッチング（ＲＩＥ）が用いられる。シャロートレンチ１７Ａを形成した後、レジスト膜１５を除去する。図１Ｆに示すように、斜面１２Ｌ、１２Ｒ及び平坦面１３が露出する。平坦面１３には、シャロートレンチ１７Ａが形成されているが、斜面１２Ｌ、１２Ｒにはシャロートレンチが形成されていない。
【００１６】
図１Ｇに示すように、半導体基板１０の上に、化学気相成長（ＣＶＤ）により、酸化シリコン膜２０を堆積させる。シャロートレンチ１７Ａ内が、酸化シリコン膜２０で埋め込まれる。酸化シリコン膜２０の上面には、シャロートレンチ１７Ａの形状を反映した溝が形成されている。酸化シリコン膜２０の上に、レジストを塗布することにより、犠牲膜２１を形成する。なお、犠牲膜２１として、レジストに代えて、ＳＯＧ法による絶縁膜を用いてもよい。犠牲膜２１の表面には、シャロートレンチ１７Ａの形状を反映した溝は現れない。
【００１７】
図１Ｈに示すように、ＲＩＥにより、犠牲膜２１及び酸化シリコン膜２０を、半導体基板１０が露出するまでエッチバックする。シャロートレンチ１７Ａ内には、酸化シリコンからなる素子分離絶縁膜２０ａが残る。
【００１８】
図１Ｉに示すように、半導体基板１０の上に、電子ビーム露光用のレジスト膜２５を、下地表面に倣うように形成する。溝の底部２６の近傍において、レジスト膜２５が相対的に厚くなる傾向がある。この底部２６は、スクライブラインに対応するため、底部２６の近傍にはトランジスタ等の微細パターンが配置されない。このため、レジスト膜２５が相対的に厚くなることは、プロセス不良の要因にはならない。
【００１９】
図１Ｊに示すように、図において平坦面１３の左側の斜面１２Ｌの上のレジスト膜２５のうち、シャロートレンチを形成すべき領域を、電子ビームＥＢで露光する。このとき、電子ビーム露光装置のビーム集束レンズの中心軸が、露光すべき左側斜面１２Ｌに垂直になるように、半導体基板１０を傾けた状態で露光を行う。半導体基板１０を傾けているため、露光した領域の斜面１２Ｌと、それに平行な他の斜面１２とは、高さが異なる。このため、高さの異なる斜面１２ごとに電子ビームの焦点を調整して露光を行う必要がある。露光後、レジスト膜２５を現像することにより、開口２５ａを形成する。右側の斜面１２Ｒ及び平坦面１３は、レジスト膜２５で覆われたままである。
【００２０】
図１Ｋに示すように、レジスト膜２５をエッチングマスクとして、左側斜面１２Ｌの表層部をエッチングすることにより、シャロートレンチ１７Ｂを形成する。シャロートレンチ１７Ｂの形成には、ＲＩＥが用いられる。エッチング時には、イオンの主な入射方向が左側斜面１２Ｌにほぼ垂直になるように、半導体基板１０を傾けてＲＩＥチャンバ内に装填する。エッチング後、図１Ｌに示すように、レジスト膜２５を除去する。
【００２１】
図１Ｍに示すように、半導体基板１０の上に、酸化シリコン膜２８を、ＣＶＤにより、下地表面に倣うように堆積させる。シャロートレンチ１７Ｂが、酸化シリコン膜２８で埋め込まれる。左側斜面１２Ｌの上に堆積している酸化シリコン膜２８の表面には、シャロートレンチ１７Ｂの形状を反映した溝が形成される。酸化シリコン膜２８の上に、犠牲膜２９を形成する。犠牲膜２９には、レジスト膜またはＳＯＧ膜が用いられる。犠牲膜２９の表面には、シャロートレンチ１７Ｂの形状を反映した溝は現れない。
【００２２】
図１Ｎに示すように、ＲＩＥ装置を用いて、犠牲膜２９及び酸化シリコン膜２８をエッチバックする。シャロートレンチ１７Ｂ内には、酸化シリコンからなる素子分離絶縁膜２８ａが残る。
【００２３】
図１Ｏに示すように、右側斜面１２Ｒにも、同様の方法で素子分離絶縁膜２８ｂを形成する。
【００２４】
図１Ｐに示すように、半導体基板１０の上に、レジスト膜３０を、下地表面に倣うように形成する。
【００２５】
図１Ｑに示すように、平坦面１３の上に形成されているレジスト膜３０のうち、フォトダイオードを配置すべき領域を、電子ビームＥＢで露光し、現像する。フォトダイオードを配置すべき領域に開口３０ａが形成される。
【００２６】
図１Ｒに示すように、レジスト膜３０をマスクとして、平坦面１３の表層部に、半導体基板１０とは逆極性の不純物、例えばボロン（Ｂ）をイオン注入する。Ｂが注入されたｎ型領域３２が形成される。図１Ｓに示すように、レジスト膜３０を除去した後、活性化アニールを行う。ｎ型領域３２と、ｐ型の半導体基板１０との界面のｐｎ接合が、フォトダイオードとして機能する。
【００２７】
図１Ｔに示すように、半導体基板１０の上に、レジスト膜３５を、下地表面に倣うように形成する。
【００２８】
図１Ｕに示すように、左側斜面１２Ｌの上に形成されているレジスト膜３５のうち、ｐチャネルＭＯＳＦＥＴを形成すべき領域を電子ビームＥＢで露光し、現像することにより、開口３５ａを形成する。この露光は、図１Ｊに示した電子ビーム露光時と同様に、電子ビーム露光装置のビーム集束レンズの中心軸が、露光すべき左側斜面１２Ｌに垂直になるように、半導体基板１０を傾けた状態で行う。
【００２９】
図１Ｖに示すように、レジスト膜３５をマスクとして、左側斜面１２Ｌの表層部にボロンをイオン注入することにより、ｎ型ウェル３７を形成する。レジスト膜３５を除去した後、活性化アニールを行う。
【００３０】
図１Ｗに示すように、半導体基板１０の上に、ＣＶＤにより保護膜４０を、下地表面に倣うように形成する。保護膜４０には、例えば窒化シリコンが用いられる。
【００３１】
図１Ｘに示すように、保護膜４０の上に、レジスト膜４３を、下地表面に倣うように形成する。左側斜面１２Ｌの上に形成されているレジスト膜４３を、電子ビームＥＢで露光し、現像することにより、開口４３ａを形成する。このとき、図１Ｊに示した電子ビーム露光工程と同様に、左側斜面１２Ｌに垂直な方向から電子ビームＥＢが入射するように、半導体基板１０を傾けて露光を行う。
【００３２】
図１Ｙに示すように、レジスト膜４３をエッチングマスクとして、保護膜４０をエッチングすることにより、左側斜面１２Ｌの半導体基板１０を露出させる。保護膜４０のエッチングには、ＲＩＥが適用される。このとき、主として、左側斜面１２Ｌに垂直な方向に沿ってイオンが入射するように、ＲＩＥチャンバ内に半導体基板１０を傾けて装填する。図１Ｚに示すように、レジスト膜４３を除去する。
【００３３】
図２Ａに示すように、露出した左側斜面１２Ｌの表層部を熱酸化することにより、ゲート酸化膜４５を形成する。図２Ｂに示すように、保護膜４０の上、及び左側斜面１２Ｌの上に、ポリシリコン膜４７をスパッタリング等により堆積させる。スパッタリング時には、左側斜面１２ＬがＳｉターゲットに対して平行になるように、半導体基板１０を傾けて成膜を行う。
【００３４】
図２Ｃに示すように、左側斜面１２Ｌの上に堆積しているポリシリコン膜４７の上に、レジストパターン４８を形成する。レジストパターン４８は、左側斜面１２Ｌに形成すべきＭＯＳＦＥＴのゲート電極に対応する平面形状を有する。レジストパターン４８の形成には、図１Ｉ及び図１Ｊに示したレジスト膜２５の形成と同じ方法が適用される。
【００３５】
図２Ｄに示すように、レジストパターン４８をエッチングマスクとして、ポリシリコン膜４７をエッチングする。ポリシリコン膜４７のエッチングには、ＲＩＥが適用される。このとき、イオンの主たる入射方向が左側斜面１２Ｌに対して垂直になるように、半導体基板１０を傾けてエッチングを行う。レジストパターン４８の下に、ポリシリコンからなるゲート電極４７ａが残る。ポリシリコン膜４７をエッチングした後、レジストパターン４８を除去する。
【００３６】
図２Ｅに示すように、ゲート電極４７ａの側面に、サイドウォールスペーサ４９を形成する。サイドウォールスペーサ４９の形成は、通常の平坦面上のゲート電極の側面にサイドウォールスペーサを形成する方法と同様である。すなわち、ＣＶＤにより堆積した酸化シリコン膜を、ＲＩＥ等で異方性エッチングすることにより形成される。ただし、ＲＩＥにより異方性エッチングを行うときに、イオンが、主として左側斜面１２Ｌに垂直な方向から入射するように、半導体基板１０を傾けてエッチングを行う。
【００３７】
図２Ｆに示すように、左側斜面１２ＬのｐチャネルＭＯＳＦＥＴを形成すべき領域を露出させ、ｎチャネルＭＯＳＦＥＴを形成すべき領域を覆うレジストパターン５０を形成する。レジストパターン５０の形成時は、図１Ｊに示した電子ビーム露光工程と同様に、左側斜面１２Ｌに垂直な方向から電子ビームＥＢが入射するように、半導体基板１０を傾けて露光を行う。
【００３８】
レジストパターン５０をマスクとして、ゲート電極４７ａ及びサイドウォールスペーサ４９の両側の基板の表層部に、リン（Ｐ）をイオン注入する。イオン注入は、イオンの飛翔方向が左側斜面１２Ｌに対してほぼ垂直になるように半導体基板１０を傾けて行う。なお、チャネリングを抑制するために、イオンの飛翔方向が左側斜面の垂直方向からやや傾くように半導体基板１０の姿勢を調整してもよい。
【００３９】
イオン注入後、レジストパターン５０を除去し、活性化アニールを行う。これにより、ソース及びドレイン領域５１が形成される。ソース及びドレイン領域５１、ゲート酸化膜４５、及びゲート電極４７ａが、ｐチャネルＭＯＳＦＥＴ５３Ｐを構成する。なお、サイドウォールスペーサ４９を形成する前に、エクステンション部形成のためのイオン注入を行ってもよい。
【００４０】
図２Ｇに示すように、ｎチャネルＭＯＳＦＥＴのソース及びドレイン領域５２を形成する。これにより、ｎチャネルＭＯＳＦＥＴ５３Ｎが形成される。右側斜面１２Ｒ及び平坦面１３は保護膜４０で覆われているため、右側斜面１２Ｒ及び平坦面１３の表層部には、ソース及びドレイン形成のための不純物イオンは注入されない。左側斜面１２Ｌの表層部にソース及びドレイン領域５１、５２を形成した後、保護膜４０を除去する。
【００４１】
図２Ｈに示すように、左側斜面１２Ｌ及び平坦面１３を覆う保護膜５５を形成する。右側斜面１２Ｒは露出している。図２Ｉに示すように、右側斜面１２Ｒに、ｐチャネルＭＯＳＦＥＴ５６Ｐ及びｎチャネルＭＯＳＦＥＴ５６Ｎを形成する。ｐチャネルＭＯＳＦＥＴ５６Ｐ及びｎチャネルＭＯＳＦＥＴ５６Ｎは、左側斜面１２Ｌに形成されているｐチャネルＭＯＳＦＥＴ５３Ｐ及びｎチャネルＭＯＳＦＥＴ５３Ｎと同じ方法で形成することができる。図２Ｊに示すように、保護膜５５を除去する。
【００４２】
図２Ｋに示すように、半導体基板１０の上に、レジスト膜５８を形成し、右側斜面１２Ｒに対応する領域に開口５８ａを形成する。開口５８ａの形成時には、右側斜面１２Ｒに垂直な方向から電子ビームＥＢが入射するように、半導体基板１０を傾けて露光を行う。図２Ｌに示すように、レジスト膜５８の上、及び開口５８ａの内部に、酸化シリコン、ボロンリン含有シリケートガラス（ＢＰＳＧ）等からなる絶縁膜５９をＣＶＤにより堆積させる。
【００４３】
図２Ｍに示すように、絶縁膜５９をＲＩＥによりエッチバックする。これにより、レジスト膜５８の上に堆積している絶縁膜５９が薄くなる。図２Ｎに示すように、レジスト膜５８を、その上に堆積している絶縁膜５９と共に除去する。右側斜面１２Ｒの上に堆積していた絶縁膜５９はそのまま残る。
【００４４】
図２Ｏに示すように、左側斜面１２Ｌの上に、絶縁膜６０を形成し、平坦面１３の上に、絶縁膜６１を形成する。これらの絶縁膜６０、６１は、右側斜面１２Ｒの上に残った絶縁膜５９の形成と同じ方法で形成される。絶縁膜５９、６０、６１が、半導体基板１０の全面を覆う層間絶縁膜６３を構成する。
【００４５】
図２Ｐに示すように、左側斜面１２Ｌの上に形成されている層間絶縁膜６３に、複数のビアホール６４を形成する。ビアホール６４は、例えばＭＯＳＦＥＴ５３Ｎ、５３Ｐのソース及びドレイン領域に対応する位置に形成される。以下、ビアホール６４の形成方法について説明する。
【００４６】
まず、層間絶縁膜６３の上に、下地表面に倣うようにレジスト膜を形成する。このレジスト膜を、電子ビームで露光し、現像することにより、ビアホール６４に対応する開口を形成する。この電子ビーム露光は、図１Ｊに示した電子ビーム露光と同様に、半導体基板１０を傾けた状態で行う。レジスト膜をエッチングマスクとして、層間絶縁膜６３をエッチングすることにより、ビアホール６４を形成する。層間絶縁膜６３のエッチングには、図１Ｋに示したエッチングと同様に、半導体基板１０を傾けたＲＩＥが適用される。これにより、左側斜面１２Ｌに対して垂直な方向に延在するビアホール６４が形成される。
【００４７】
図２Ｑに示すように、層間絶縁膜６３の上に、タングステン膜６５を、ＣＶＤにより堆積させる。ビアホール６４内が、タングステン膜６５で埋め込まれる。
【００４８】
図２Ｒに示すように、タングステン膜６５を、層間絶縁膜６５が露出するまで、ＲＩＥによりエッチバックする。ビアホール６４内には、タングステンからなる導電プラグ６５ａが残る。
【００４９】
図２Ｓに示すように、右側斜面１２Ｒの上の層間絶縁膜６３にビアホールを形成し、その中に導電プラグ６６を充填する。さらに、平坦面１３の上の層間絶縁膜６３にビアホールを形成し、その中に導電プラグ６７を充填する。導電プラグ６６、６７は、導電プラグ６５ａの形成と同じ方法で形成される。右側斜面１２Ｒの上に形成されたビアホールは、右側斜面１２Ｒに対して垂直な方向に延在する。平坦面１３の上に形成されたビアホールは、平坦面１３に対して垂直な方向に延在する。
【００５０】
図２Ｔに示すように、層間絶縁膜６３の上に、下地表面に倣うようにレジスト膜７０を形成する。レジスト膜７０を電子ビームで露光し、現像することにより、左側斜面１２Ｌに対応する開口７０ａを形成する。この露光は、図１Ｊに示した電子ビーム露光工程と同様に、左側斜面１２Ｌに垂直な方向から電子ビームＥＢが入射するように、半導体基板１０を傾けて行う。
【００５１】
図２Ｕに示すように、レジスト膜７０の上、及び開口７０ａの内面に、アルミニウム等の導電膜７２を蒸着する。このとき、開口７０ａの底面に均一な厚さの導電膜７２が形成されるように、左側斜面１２Ｌが蒸着源に正対するように半導体基板１０を配置して蒸着を行う。
【００５２】
図２Ｖに示すように、開口７０ａの底面上の導電膜７２の上に、配線用のレジストパターン７５を形成する。レジストパターン７５の形成時には、電子ビームの収束レンズの中心軸が、左側斜面１２Ｌに対して垂直になるように、半導体基板１０を傾けた状態で露光する。
【００５３】
図２Ｗに示すように、レジストパターン７５をエッチングマスクとして、導電膜７２をエッチングする。導電膜７２のエッチングは、半導体基板１０を傾けた状態でＲＩＥ装置に装填して行う。レジストパターン７５の下に、アルミニウムからなる配線７２ａが残る。図２Ｘに示すように、レジスト膜７０及びレジストパターン７５を除去する。左側斜面１２Ｌの上の層間絶縁膜６３の表面に、配線７２ａが残る。
【００５４】
図２Ｙに示すように、右側斜面１２Ｒの上の層間絶縁膜６３の表面に、配線７３を形成する。その後、平坦面１３の上の層間絶縁膜６３の表面に、配線７４を形成する。配線７３及び７４は、左側斜面１２Ｌ上の配線７２ａの形成と同じ方法で形成される。
【００５５】
図２Ｚに示すように、層間絶縁膜６３の上に、２層目の層間絶縁膜７６を形成する。層間絶縁膜７６にビアホールを形成し、ビアホール内に導電プラグ７７を充填する。層間絶縁膜７６の上に、２層目の配線７８を形成する。２層目の層間絶縁膜７６、導電プラグ７７、及び配線７８は、１層目の層間絶縁膜６３、導電プラグ６５ａ、６６、６７、及び配線７２ａ、７３、７４と同じ方法で形成される。
【００５６】
図３に示すように、層間絶縁膜７６の上に、層間絶縁膜８０の堆積させ、その表面を平坦化する。層間絶縁膜８０の上に、カラーフィルタ８１を配置し、さらにその上に複数のマイクロレンズ８２を形成する。カラーフィルタ８１の各画素、及びマイクロレンズ８２は、フォトダイオードとして機能するｎ型領域３２の直上に配置される。
【００５７】
実施例１では、平坦面１３にフォトセンサアレイが形成され、斜面１２に、フォトセンサアレイの駆動回路、ＡＤ変換器、画像処理演算プロセッサ（ＩＳＰ）等の周辺回路が形成される。斜面の傾斜角をθとすると、斜面の面積は、同じ領域を占有する平坦面の面積の１／ｃｏｓθ倍になる。このため、同等の周辺回路を平坦面のにみ形成した場合に比べて、チップサイズを小さくすることができる。また、フォトセンサアレイは平坦面に形成されるため、周辺回路を斜面１２に形成したことによる光学特性の劣化はない。
【００５８】
なお、周辺回路は、斜面１２Ｌ、１２Ｒのみならず、平坦面１３のうち、フォトセンサアレイが配置されない領域にも形成することが可能である。
【実施例２】
【００５９】
図４Ａ〜図４Ｄを参照して、実施例２による固体撮像素子の製造方法について説明する。
【００６０】
図４Ａに示すように、シリコン等からなる半導体基板１０の上に、ポジ型フォトレジスト膜９０を形成する。一方向（図４において横方向）に関して透過率が三角波状に変化する露光用マスクを介して、フォトレジスト膜９０を露光する。露光用マスクの透過率に応じて、フォトレジスト膜９０の露光量が変化する。
【００６１】
図４Ｂに示すように、フォトレジスト膜９０を現像する。フォトレジスト膜９０が、露光量に応じて現像液中に溶解するため、フォトレジスト膜９０の厚さが三角波状に変化する。これにより、フォトレジスト膜９０の表面に、斜面９０ａが形成される。
【００６２】
図４Ｃに示すように、フォトレジスト膜９０をエッチングマスクとして、半導体基板１０の表層部を、ＲＩＥによりエッチングする。フォトレジスト膜９０自体もエッチングされるため、その厚さが薄くなる。フォトレジスト膜９０の厚い部分が残っている状態でエッチングを停止する。露出した半導体基板１０の表面には、フォトレジスト膜９０の上面の形状を反映した斜面１２が現れる。
【００６３】
図４Ｄに示すように、フォトレジスト膜９０を除去する。フォトレジスト膜９０が残っていた領域には、平坦面１３が現れる。このようにして、実施例１の図１Ｂに示した半導体基板１０と同じ形状の半導体基板１０が得られる。その後の工程は、実施例１の工程と共通である。
【００６４】
実施例２では、シリコンの結晶面方位に依存するエッチングレートの違いを利用しないため、半導体基板の結晶面方位の自由度が高まる。また、シリコン以外の半導体材料を用いることも可能である。
【実施例３】
【００６５】
図５Ａ〜図５Ｃを参照して、実施例３による固体撮像素子の製造方法について説明する。
【００６６】
図５Ａに示すように、シリコン等からなる半導体基板１０の表面を、ダイシングブレード９５を用いて加工する。図５Ｂに示すように、斜面１２が形成される。図５Ｃに示すように、半導体基板１０と同一の半導体を、下地表面に倣うようにエピタキシャル成長させることにより、エピタキシャル層９６を形成する。エピタキシャル層９６の表面にも、斜面１２と平坦面１３が現れる。その後の工程は、実施例１の工程と共通である。
【００６７】
機械加工後の半導体基板１０の表面は、研磨した表面に比べて荒れている。エピタキシャル層９６を成長させることにより、表面荒れを低減させることができる。
【実施例４】
【００６８】
図６Ａ〜図６Ｃを参照して、実施例４による固体撮像素子の製造方法について説明する。
【００６９】
図６Ａに示すように、半導体基板１０に斜面を形成する。平坦面１３に、フォトダイオードを構成するｎ型領域３２を形成し、左側斜面１２ＬにＭＯＳトランジスタ５３Ｐ、５３Ｎを形成し、右側斜面１２ＲにＭＯＳトランジスタ５６Ｐ、５６Ｎを形成する。ここまでの製造工程は、実施１の図１Ａから図２Ｊまでの工程と同一である。
【００７０】
図６Ｂに示すように、半導体基板１０の上に、酸化シリコン等からなる層間絶縁膜１００を、下地表面に倣うように堆積させる。層間絶縁膜１００の表面には、ＭＯＳトランジスタのゲート電極等の凹凸を反映した微小な凹凸が形成される。層間絶縁膜１００の上にレジストを塗布することにより、下地表面に倣うようにレジスト膜１０１を形成する。レジスト膜１０１の表面には、平坦面１３及び斜面１２Ｌ、１２Ｒを反映した平坦面と斜面が現れるが、ゲート電極のような微小な凹凸はほぼ平坦化されてしまう。
【００７１】
図６Ｃに示すように、ＲＩＥにより、層間絶縁膜１００が現れるまでレジスト膜１０１をエッチバックする。これにより、層間絶縁膜１００の表面に形成されていた微小な凹凸が消失する。ここまでの工程で、実施例１の図２Ｏに示した層間絶縁膜６３に相当する層間絶縁膜１００が形成される。その後の工程は、実施例１の工程と共通である。
【００７２】
実施例１では、平坦面１３、左側斜面１２Ｌ、及び右側斜面１２Ｒに、別々の工程で層間絶縁膜を形成したが、実施例４では、平坦面１３、左側斜面１２Ｌ、及び右側斜面１２Ｒの上に、同時に層間絶縁膜１００を形成することができる。これにより、工程数の削減が図られる。
【実施例５】
【００７３】
図７Ａ〜図７Ｃを参照して、実施例５による固体撮像素子の製造方法について説明する。
【００７４】
図７Ａに示すように、半導体基板１０の上に、下地表面に倣うように層間絶縁膜６３を形成する。層間絶縁膜６３を形成するまでの工程は、図２Ｏに示した実施例１の層間絶縁膜６３を形成するまでの工程と同一である。
【００７５】
左側斜面１２Ｌの上の層間絶縁膜６３に、ビアホール６４を形成する。ビアホール６４の形成は、図２Ｐに示した実施例１のビアホール６４の形成と同じ方法で行う。その後、同じ方法で、右側斜面１２Ｒ上の層間絶縁膜６３にビアホール６４Ａを形成する。さらに、平坦面１３上の層間絶縁膜６３にビアホール６４Ｂを形成する。
【００７６】
図７Ｂに示すように、層間絶縁膜６３の上に、タングステン膜６５を堆積させる。ビアホール６４、６４Ａ、６４Ｂ内がタングステン膜６５で埋め込まれる。
【００７７】
図７Ｃに示すように、層間絶縁膜６３の上に堆積しているタングステン膜６５を、ＲＩＥによりエッチバックする。ビアホール６４、６４Ａ、６４Ｂ内に、それぞれタングステンからなる導電プラグ６５ａ、６５ｂ、６５ｃが残る。その後の工程は、図２Ｔに示した実施例１の工程と共通である。
【００７８】
実施例１では、左側斜面１２Ｒ上のビアホール、右側斜面１２Ｒ上のビアホール、及び平坦面１３上のビアホールをタングステンで埋め込む工程を別々に行った。実施例５では、すべてのビアホール６４、６４Ａ、６４Ｂに、同じ工程でタングステンを埋め込む。これにより、工程数の削減を図ることができる。
【実施例６】
【００７９】
図８Ａ〜図８Ｉを参照して、実施例６による固体撮像素子の製造方法について説明する。
【００８０】
図８Ａに示すように、半導体基板１０の上に、層間絶縁膜６３を形成する。層間絶縁膜６３の形成までの工程は、図１Ａから図２Ｏまでの実施例１の工程と共通である。
【００８１】
図８Ｂに示すように、層間絶縁膜６３の上に、電子ビーム露光用のレジスト膜１１０を形成する。レジスト膜１１０を、電子ビームＥＢで露光し、現像することにより、ビアホール形成用の開口１１０ａを形成する。この電子ビーム露光は、電子ビームの収束レンズの光軸が、平坦面１３に垂直になる条件で行う。このため、左側斜面１２Ｌ及び右側斜面１２Ｒ上の開口１１０ａの中心軸も、平坦面１３の法線に平行になる。
【００８２】
図８Ｃに示すように、レジスト膜１１０をエッチングマスクとして、層間絶縁膜６３を、ＲＩＥ装置を用いてエッチングする。これにより、左側斜面１２Ｌ、右側斜面１２Ｒ、及び平坦面１３上に、それぞれビアホール１１１ａ、１１１ｂ、及び１１１ｃが形成される。このエッチングは、ＲＩＥ装置のチャンバ内に、半導体基板１０をほぼ水平に配置して行う。これにより、ビアホール１１１ａ、１１１ｂ、及び１１１ｃの中心軸は、いずれも平坦面１３の法線に平行になる。図８Ｄに示すように、レジスト膜１１０を除去する。
【００８３】
図８Ｅに示すように、層間絶縁膜６３の上にタングステン膜６５を堆積させる。ビアホール１１１ａ、１１１ｂ、及び１１１ｃ内がタングステン膜６５で埋め込まれる。図８Ｆに示すように、層間絶縁膜６３の上に堆積しているタングステン膜６５を、ＲＩＥによりエッチバックする。ビアホール１１１ａ、１１１ｂ、及び１１１ｃ内に、それぞれタングステンからなる導電プラグ６５ａ、６５ｂ、及び６５ｃが残る。
【００８４】
図８Ｇに示すように、層間絶縁膜６３の上に、配線７２ａ、７２ｂ、７２ｃを形成する。実施例１では、図２Ｔ〜図２Ｘの工程で、左側斜面１２Ｌの上に配線７２ａを形成し、その後、右側斜面１２Ｒ及び平坦面１３の上に、それぞれ別々の工程で配線７３、７４を形成した。実施例６では、全面にＡｌ等の導電膜を形成し、電子ビームを用いたリソグラフィにより、平坦面１３、及び斜面１２Ｌ、１２Ｒの上に同時に配線７２ａ、７２ｂ、７２ｃを形成する。半導体基板１０の表面の高低差が小さい場合には、斜面１２Ｌ、１２Ｒの高い部分と低い部分とに、電子ビームを収束させることが可能である。なお、半導体基板１０の表面の高低差が大きい場合には、実施例１のように、斜面１２Ｌ、１２Ｒ及び平坦１３ごとに露光及び現像を行うことが好ましい。
【００８５】
図８Ｈに示すように、層間絶縁膜６３の上に第２層目の層間絶縁膜７６を、下地表面に倣うように形成する。２層目の層間絶縁膜７６にビアホールを形成し、ビアホール内を導電プラグ７７で埋め込む。導電プラグ７７の形成は、その下の導電プラグ６５ａ、６５ｂ、６５ｃの形成と同じ方法で行う。
【００８６】
図８Ｉに示すように、層間絶縁膜７６の上に配線７８を形成し、その上に３層目の層間絶縁膜８０を、下地表面に倣うように形成する。３層目の層間絶縁膜８０の表面は、平坦面１３の上に、平坦な領域を有する。この平坦な領域に、カラーフィルタ８１とマイクロレンズ８２を形成する。
【００８７】
実施例６では、平坦面１３と斜面１２Ｌ、１２Ｒとの上に同時に、導電プラグ等を形成する。このため、工程数を削減することができる。また、図８Ｇの工程において、左側斜面１２Ｌ上の配線７２ａ、右側斜面１２Ｒ上の配線７２ｂ、及び平坦面１３上の配線７２ｃが同時に形成される。このため、左側斜面１２Ｌ上の配線７２ａと平坦面１３上の配線７２ｃとを、容易に連続させることができる。同様に、右側斜面１２Ｒ上の配線７２ｂと平坦面１３上の配線７２ｃとを、容易に連続させることができる。
【実施例７】
【００８８】
図９Ａ〜図９Ｄを参照して、実施例７による固体撮像素子の製造方法について説明する。
【００８９】
図９Ａに示すように、半導体基板１０に斜面を形成する。平坦面１３に、フォトダイオードを構成するｎ型領域３２を形成し、左側斜面１２ＬにＭＯＳトランジスタ５３Ｐ、５３Ｎを形成し、右側斜面１２ＲにＭＯＳトランジスタ５６Ｐ、５６Ｎを形成する。ここまでの製造工程は、実施１の図１Ａから図２Ｊまでの工程と同一である。
【００９０】
半導体基板１０の上に、層間絶縁膜１２０を堆積させる。層間絶縁膜１２０には、酸化シリコン、ボロンリン含有シリケートガラス（ＢＰＳＧ）等が用いられる。層間絶縁膜１２０の堆積後、化学機械研磨（ＣＭＰ）により表面を平坦化する。これにより、層間絶縁膜１２０の表面は、平坦面１３に対して平行になり、斜面は消失する。
【００９１】
図９Ｂに示すように、層間絶縁膜１２０にビアホール１２１を形成する。ビアホール１２１は、一般的なフォトリソグラフィ技術を用いて形成することができる。ビアホール１２１の深さは、平坦面１３の上で相対的に浅く、斜面１２Ｌ、１２Ｒの低い位置で相対的に深くなる。ビアホールの貫通不良や、基板表面の過度のエッチングを抑制するために、半導体基板１０の表面の高低差が比較的小さい場合に、この方法が適している。
【００９２】
図９Ｃに示すように、ビアホール１２１内をタングステン等の導電プラグ１２２で埋め込む。図９Ｄに示すように、層間絶縁膜１２０の上に、配線１２３を形成する。層間絶縁膜１２０の表面が平坦であるため、斜面１２Ｌ、１２Ｒ上の導電プラグ１２２と、平坦面１３上の導電プラグ１２２とを接続する配線１２３を容易に形成することができる。
【００９３】
層間絶縁膜１２０及び配線１２３の上に、２層目の層間絶縁膜１２５、導電プラグ１２６、及び配線１２７を形成する。２層目の層間絶縁膜１２５及び配線１２７の上に、３層目の層間絶縁膜１２８を形成する。層間絶縁膜１２８の上に、カラーフィルタ８１及びマイクロレンズ８２を形成する。
【００９４】
実施例７では、１層目の層間絶縁膜１２０の表面が平坦化されているため、その上の多層配線層等の形成に、一般的なフォトリソグラフィ技術を適用することができる。
【実施例８】
【００９５】
図１１に、実施例８による固体撮像素子に用いられる半導体基板１０の斜視図を示す。半導体基板１０の表面に、行列状にチップが配置される。各チップは、長方形または正方形の平面形状を持つ平坦面１３と、４つの斜面１２で構成される。４つの斜面１２は、平坦面１３の４つの辺を介して、平坦面１３に連続している。相互に隣り合うチップは、斜面１２の最も低い縁で接している。
【００９６】
実施例１では、図１０に示すように、１つのチップが、２つの斜面１２と１つの平坦面１３とで構成されていた。実施例８では、斜面１２の数が２倍の４個になるため、周辺回路を配置する領域の面積をより広くすることが可能になる。
【００９７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９８】
以下に、本発明の諸態様を付記としてまとめる。
【００９９】
（付記１）
平坦面と、該平坦面に連続し、該平坦面から遠ざかるに従って低くなる少なくとも１つの斜面とが現れている半導体基板と、
前記半導体基板の前記平坦面に形成されたフォトセンサアレイと、
前記半導体基板の前記斜面に形成されたトランジスタと
を有する固体撮像素子。
【０１００】
（付記２）
前記トランジスタは、前記フォトセンサアレイの制御用素子である付記１に記載の固体撮像素子。
【０１０１】
（付記３）
前記フォトセンサアレイが複数のフォトダイオードを含み、
さらに、前記半導体基板の上に形成され、前記平坦面の上方においては該平坦面に倣い、前記斜面の上方においては該斜面に倣う上面を有する層間絶縁膜と、
前記層間絶縁膜を貫通する複数のビアホールと、
前記ビアホールの各々に充填された導電性部材と
を有し、前記導電性部材の一部は、前記フォトダイオードに接続され、他の一部は、前記トランジスタに接続されている付記１または２に記載の固体撮像素子。
【０１０２】
（付記４）
前記平坦面の上に形成された前記ビアホールは、該平坦面の法線方向に延在し、前記斜面の上に形成された前記ビアホールは、該斜面の法線と平行な方向に延在する付記３に記載の固体撮像素子。
【０１０３】
（付記５）
前記平坦面の上に形成された前記ビアホール、及び前記斜面の上に形成された前記ビアホールは、該平坦面の法線に平行な方向に延在する付記３に記載の固体撮像素子。
【０１０４】
（付記６）
前記フォトセンサアレイが複数のフォトダイオードを含み、
さらに、前記半導体基板の上に形成され、前記平坦面の上方及び前記斜面の上方において、該平坦面に平行な上面を有する層間絶縁膜と、
前記層間絶縁膜を貫通する複数のビアホールと、
前記ビアホールの各々に充填された導電性部材と
を有し、前記導電性部材の一部は、前記フォトダイオードに接続され、他の一部は、前記フォトセンサアレイ制御用のトランジスタに接続されている付記１に記載の固体撮像素子。
【０１０５】
（付記７）
前記ビアホールは、前記平坦面の法線方向と平行な方向に延在する付記６に記載の固体撮像素子。
【０１０６】
（付記８）
前記平坦面の外周線が、少なくとも２つの直線部分を含み、前記斜面は、前記２つの直線部分の各々を介して前記平坦面に接している付記１乃至７のいずれか１項に記載の固体撮像素子。
【図面の簡単な説明】
【０１０７】
【図１−１】実施例１による固体撮像素子の製造途中段階における断面図（その１）である。
【図１−２】実施例１による固体撮像素子の製造途中段階における断面図（その２）である。
【図１−３】実施例１による固体撮像素子の製造途中段階における断面図（その３）である。
【図１−４】実施例１による固体撮像素子の製造途中段階における断面図（その４）である。
【図１−５】実施例１による固体撮像素子の製造途中段階における断面図（その５）である。
【図１−６】実施例１による固体撮像素子の製造途中段階における断面図（その６）である。
【図１−７】実施例１による固体撮像素子の製造途中段階における断面図（その７）である。
【図１−８】実施例１による固体撮像素子の製造途中段階における断面図（その８）である。
【図１−９】実施例１による固体撮像素子の製造途中段階における断面図（その９）である。
【図１−１０】実施例１による固体撮像素子の製造途中段階における断面図（その１０）である。
【図１−１１】実施例１による固体撮像素子の製造途中段階における断面図（その１１）である。
【図１−１２】実施例１による固体撮像素子の製造途中段階における断面図（その１２）である。
【図１−１３】実施例１による固体撮像素子の製造途中段階における断面図（その１３）である。
【図２−１】実施例１による固体撮像素子の製造途中段階における断面図（その１４）である。
【図２−２】実施例１による固体撮像素子の製造途中段階における断面図（その１５）である。
【図２−３】実施例１による固体撮像素子の製造途中段階における断面図（その１６）である。
【図２−４】実施例１による固体撮像素子の製造途中段階における断面図（その１７）である。
【図２−５】実施例１による固体撮像素子の製造途中段階における断面図（その１８）である。
【図２−６】実施例１による固体撮像素子の製造途中段階における断面図（その１９）である。
【図２−７】実施例１による固体撮像素子の製造途中段階における断面図（その２０）である。
【図２−８】実施例１による固体撮像素子の製造途中段階における断面図（その２１）である。
【図２−９】実施例１による固体撮像素子の製造途中段階における断面図（その２２）である。
【図２−１０】実施例１による固体撮像素子の製造途中段階における断面図（その２３）である。
【図２−１１】実施例１による固体撮像素子の製造途中段階における断面図（その２４）である。
【図２−１２】実施例１による固体撮像素子の製造途中段階における断面図（その２５）である。
【図２−１３】実施例１による固体撮像素子の製造途中段階における断面図（その２６）である。
【図３】実施例１による固体撮像素子の断面図である。
【図４−１】実施例２による固体撮像素子の製造途中段階における断面図（その１）である。
【図４−２】実施例２による固体撮像素子の製造途中段階における断面図（その２）である。
【図５】実施例３による固体撮像素子の製造途中段階における断面図である。
【図６−１】実施例４による固体撮像素子の製造途中段階における断面図（その１）である。
【図６−２】実施例４による固体撮像素子の製造途中段階における断面図（その２）である。
【図７−１】実施例５による固体撮像素子の製造途中段階における断面図（その１）である。
【図７−２】実施例５による固体撮像素子の製造途中段階における断面図（その２）である。
【図８−１】実施例６による固体撮像素子の製造途中段階における断面図（その１）である。
【図８−２】実施例６による固体撮像素子の製造途中段階における断面図（その２）である。
【図８−３】実施例６による固体撮像素子の製造途中段階における断面図（その３）である。
【図８−４】実施例６による固体撮像素子の製造途中段階における断面図（その４）である。
【図８−５】実施例６による固体撮像素子の断面図である。
【図９−１】実施例７による固体撮像素子の製造途中段階における断面図（その１）である。
【図９−２】実施例７による固体撮像素子の製造途中段階における断面図（その２）及び固体撮像素子の断面図である。
【図１０】実施例１による固体撮像素子に用いられる基板の斜視図である。
【図１１】実施例８による固体撮像素子に用いられる基板の斜視図である。
【符号の説明】
【０１０８】
１０  半導体基板
１１  マスクパターン
１２  斜面
１２Ｌ  左側斜面
１２Ｒ  右側斜面
１３  平坦面
１５  フォトレジスト膜
１７Ａ、１７Ｂ  シャロートレンチ
２０  酸化シリコン膜
２０ａ  素子分離絶縁膜
２１  犠牲膜
２５  レジスト膜
２８  酸化シリコン膜
２８ａ、２８ｂ  素子分離絶縁膜
２９  犠牲膜
３０  レジスト膜
３２  ｎ型領域
３５  レジスト膜
３７  ｎ型ウェル
４０  保護膜
４３  レジスト膜
４５  ゲート酸化膜
４７  ポリシリコン膜
４７ａ  ゲート電極
４８  レジストパターン
４９  サイドウォールスペーサ
５０  レジストパターン
５１、５２  ソース及びドレイ領域
５３Ｎ  ｎチャネルＭＯＳＦＥＴ
５３Ｐ  ｐチャネルＭＯＳＦＥＴ
５５  保護膜
５６Ｎ  ｎチャネルＭＯＳＦＥＴ
５６Ｐ  ｐチャネルＭＯＳＦＥＴ
５８  レジスト膜
５９、６０、６１  絶縁膜
６３  層間絶縁膜
６４、６４Ａ、６４Ｂ  ビアホール
６５  タングステン膜
６５ａ、６５ｂ、６５ｃ、６６、６７  導電プラグ
７０  レジスト膜
７２  導電膜
７２ａ、７２ｂ、７２ｃ、７３、７４  配線
７５  レジストパターン
７６  層間絶縁膜
７７  導電プラグ
７８  配線
８０  層間絶縁膜
８１  カラーフィルタ
８２  マイクロレンズ
９０  フォトレジスト膜
１００  層間絶縁膜
１０１  レジスト膜
１１０  レジスト膜
１１１ａ、１１１ｂ、１１１ｃ  ビアホール
１２０  層間絶縁膜
１２１  ビアホール
１２２  導電プラグ
１２３  配線
１２５  層間絶縁膜
１２６  導電プラグ
１２７  配線
１２８  層間絶縁膜
【図１−１】
2010080666.tif 000003
【図１−２】
2010080666.tif 000004
【図１−３】
2010080666.tif 000005
【図１−４】
2010080666.tif 000006
【図１−５】
2010080666.tif 000007
【図１−６】
2010080666.tif 000008
【図１−７】
2010080666.tif 000009
【図１−８】
2010080666.tif 000010
【図１−９】
2010080666.tif 000011
【図１−１０】
2010080666.tif 000012
【図１−１１】
2010080666.tif 000013
【図１−１２】
2010080666.tif 000014
【図１−１３】
2010080666.tif 000015
【図２−１】
2010080666.tif 000016
【図２−２】
2010080666.tif 000017
【図２−３】
2010080666.tif 000018
【図２−４】
2010080666.tif 000019
【図２−５】
2010080666.tif 000020
【図２−６】
2010080666.tif 000021
【図２−７】
2010080666.tif 000022
【図２−８】
2010080666.tif 000023
【図２−９】
2010080666.tif 000024
【図２−１０】
2010080666.tif 000025
【図２−１１】
2010080666.tif 000026
【図２−１２】
2010080666.tif 000027
【図２−１３】
2010080666.tif 000028
【図３】
2010080666.tif 000029
【図４−１】
2010080666.tif 000030
【図４−２】
2010080666.tif 000031
【図５】
2010080666.tif 000032
【図６−１】
2010080666.tif 000033
【図６−２】
2010080666.tif 000034
【図７−１】
2010080666.tif 000035
【図７−２】
2010080666.tif 000036
【図８−１】
2010080666.tif 000037
【図８−２】
2010080666.tif 000038
【図８−３】
2010080666.tif 000039
【図８−４】
2010080666.tif 000040
【図８−５】
2010080666.tif 000041
【図９−１】
2010080666.tif 000042
【図９−２】
2010080666.tif 000043
【図１０】
2010080666.tif 000044
【図１１】
2010080666.tif 000045