(57)【要約】【課題】ＡＤＣのテストを効率よく行い、テストに必要な信号数も削減する。【解決手段】ＡＤＣテスト回路は、期待値生成部１と、テスト信号生成部２と、入力信号選択部３と、テスト対象のＡＤＣ４と、比較部５と、内部ロジック部６を備えている。ＡＤＣテスト回路内でＡＤＣ４のテストを行って、テスト結果を比較部５から１ビットのＦｌａｇ信号として出力するため、ＡＤＣテストを目的として、ＡＤＣ４の変換出力信号をすべてＡＤＣテスト回路の外部に出力しなくて済む。したがって、ＡＤＣ４の変換出力信号を外部出力するために必要となる出力バッファ部分の同時スイッチングノイズの発生を抑えられ、ＡＤＣ４の特性を悪化させることなくテスト可能である。また、ＡＤＣテスト結果がわずか１ビットのＦｌａｇ信号であり、ＡＤＣテスト回路の端子数を大幅に減らすことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＡＤＣ（Analog to Digital Converter）の変換出力信号の期待値信号を生成する期待値生成部と、
前記期待値信号に基づいて、前記ＡＤＣに供給される入力テスト信号を生成するテスト信号生成部と、
前記供給された入力テスト信号に対する前記ＡＤＣの変換出力信号と前記期待値信号とを比較する比較部と、を備えることを特徴とするＡＤＣテスト回路。
【請求項２】
前記比較部は前記ＡＤＣの変換出力信号と前記期待値信号との差の絶対値が所定の閾値を超えているか否かを示す信号を出力することを特徴とする請求項１に記載のＡＤＣテスト回路。
【請求項３】
前記期待値生成部は、クロック信号に同期して段階的に値を変化させる複数ビットからなる前記期待値信号を生成する計数器であり、
前記入力テスト信号は段階的に信号レベルが変化するランプ信号であることを特徴とする請求項１または２に記載のＡＤＣテスト回路。
【請求項４】
前記信号生成部は、前記ＡＤＣがＡ／Ｄ（Analog / Digital）変換可能な最大入力信号と最小入力信号をそれぞれ最大値と最小値とする前記入力テスト信号を生成することを特徴とする請求項１乃至３のいずれかに記載のＡＤＣテスト回路。
【請求項５】
複数のＡＤＣで共通して用いられる、前記複数のＡＤＣの変換出力信号の期待値信号を生成する期待値生成部と、
前記期待値信号に基づいて、前記複数のＡＤＣに供給される入力テスト信号を生成するテスト信号生成部と、
前記供給された入力テスト信号に対する前記複数のＡＤＣの変換出力信号と前記期待値信号とを比較する複数の比較部と、
前記複数の比較部のそれぞれから出力された比較結果を示す信号に基づいて前記複数のＡＤＣのうち少なくとも１つでＡ／Ｄ変換ミスが起こったか否かを検出する変換ミス検出部と、を備えることを特徴とするＡＤＣテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤＣ（Analog to Digital Converter）のＡ／Ｄ変換結果をテストするＡＤＣテスト回路に関する。
【背景技術】
【０００２】
デジタル家電機器等で音声信号や映像信号などを扱う場合、アナログ信号をデジタル符号化して演算処理することが一般的に行われている。ＡＤＣはこの符号化処理に用いるＩＰ（Intellectual Property）である。昨今の高速化および高品質化の市場要求に伴い、これらの機器にも高速（１００ＭＨｚ以上）サンプリングレート且つ１０ビットを超える解像度のＡＤＣが使われることが多くなった。
【０００３】
ＡＤＣの解像度が高くなるにつれて、ＡＤＣが誤った信号を出力する可能性が高まるため、ＡＤＣが正しく変換動作を行っているかどうかをテストする必要がある。ＡＤＣをテストするには、ＡＤＣへのアナログ信号入力に対して、変換出力信号と期待値信号を比較する方法が一般的だが、サンプリングレートが速く解像度が高いとＡＤＣの出力バッファのスイッチングノイズが増える影響でＡＤＣの特性が低下し、ＡＤＣのテストを正しく行えず、市場不良を起こす原因となるという問題がある。
【０００４】
またシステムＬＳＩの場合、複数チャネルのＡＤＣを１つのＬＳＩに搭載する場合があり、単体切出し（ＴＥＳＴＭＵＸ）テストで制御信号を含む全てのチャネルのＡＤＣ信号を外部に引き出すと膨大な数の信号端子が必要となる。これらの信号端子数がＬＳＩ信号ピン数を上回る場合、同時に観測可能なチャネルを減らさざるを得ず、同時にテスト可能なチャネルが減ってテスト回数が増加し、その結果テストコストが上昇してしまう。
【０００５】
特許文献１では、入力テスト信号ＡＩＮをＡＤＣに入力し、ＡＤＣの変換出力信号と外部で別途生成した期待値信号ＥＸＰＥＣＴをＬＳＩ内部で比較し、比較結果１ビットのみをテスト端子としてＬＳＩ外部に出力することで、外部へ引き出す端子数を減らしている。
【０００６】
しかしながら、特許文献１には入力テスト信号ＡＩＮと期待値信号ＥＸＰＥＣＴの相関関係が開示されておらず、ＡＤＣの変換出力信号を正しくテストできるのかどうか保証の限りではない。また、特許文献１は、複数チャネルのＡＤＣテストをまったく念頭に置いていない。
【特許文献１】特開２００６−３２４７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＡＤＣのテストを効率よく行い、テストに必要な信号数を削減できるＡＤＣテスト回路を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、ＡＤＣの変換出力信号の期待値信号を生成する期待値生成部と、  前記期待値信号に基づいて、前記ＡＤＣに供給される入力テスト信号を生成するテスト信号生成部と、前記供給された入力テスト信号に対する前記ＡＤＣの変換出力信号と前記期待値信号とを比較する比較部と、を備えることを特徴とするＡＤＣテスト回路が提供される。
【発明の効果】
【０００９】
本発明は、ＡＤＣのテストを効率よく行い、テストに必要な信号数を削減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係るＡＤＣテスト回路の実施形態について、図面を参照しながら具体的に説明する。
【００１１】
（第１の実施形態）
図１は本発明の第１の実施形態に係るＡＤＣテスト回路の概略構成を示すブロック図である。図１のＡＤＣテスト回路は、期待値生成部１と、テスト信号生成部２と、入力信号選択部３と、テスト対象のＡＤＣ４と、比較部５と、内部ロジック部６を備えている。
【００１２】
ＡＤＣ４、比較部５および内部ロジック６は例えば同一の半導体チップに内蔵されている。他の部分はこの半導体チップに内蔵してもよいし、別個のチップで構成してもよい。
【００１３】
期待値生成部１は、ＡＤＣ４の期待値信号Ｎ（ｔ）を生成する。期待値信号Ｎ（ｔ）は複数ビットからなるデジタル信号である。テスト信号生成部２は、期待値信号Ｎ（ｔ）に応じたＡＤＣ４に供給される入力テスト信号Ｖ（ｔ）を生成する。入力テスト信号Ｖ（ｔ）は、期待値信号Ｎ（ｔ）のビット列に応じた電圧レベルを持つ電圧信号である。
【００１４】
入力信号選択部３は、入力テスト信号Ｖ（ｔ）もしくは外部から入力されるアナログ信号のいずれか一方を選択する。ここで、アナログ信号とは、ＡＤＣの通常使用動作時に外部から入力されるＡ／Ｄ変換前のアナログ信号（例えばアナログ映像信号）のことである。入力信号選択部３は、ＡＤＣ４のテストを行う時は入力テスト信号Ｖ（ｔ）を選択し、通常の使用時、すなわち、ＡＤＣ４のテストを行わない時は外部から入力されるアナログ信号を選択する。
【００１５】
比較部５は、ＡＤＣテスト時にＡＤＣの変換出力信号Ｃ（ｔ）と期待値信号Ｎ（ｔ）を比較し、比較結果を１ビットのＦｌａｇ信号として出力する。内部ロジック部６は、ＡＤＣの通常使用動作時に、変換出力信号Ｃ（ｔ）に対してデジタル信号処理（例えばＭＰＥＧデコード処理）を行う。Ｆｌａｇ検出部７は、ＡＤＣテスト回路の外部にあって、比較部５が出力するＦｌａｇ信号の値を監視する。
【００１６】
ここで、入力信号選択部３と内部ロジック部６は本実施形態の動作には直接関係ないので、以下では説明を省略する。
【００１７】
図２は、図１のＡＤＣテスト回路の動作タイミングの一例を示すタイミング図である。図２を参照しながら、図１に示すＡＤＣテスト回路の処理動作を説明する。期待値生成部１は期待値信号Ｎ（ｔ）を生成する。時刻ｔにおける期待値信号Ｎ（ｔ）は下記（１）式で表される。
N(t) = t mod 2n    ・・・（１）
ここで、ｎはＡＤＣ４の解像度である。期待値信号Ｎ（ｔ）は、時刻ｔを２ｎで割った余りであり、この（１）式により、期待値信号Ｎ（ｔ）の値は０から２ｎ−１まで、順繰りに変化する。期待値生成部は、クロック信号に同期して段階的に値を変化させる計数器（例えばアップ／ダウン・カウンタ）で構成することができる。
【００１８】
テスト信号生成部２は、下記（２）式に基づき期待値信号Ｎ（ｔ）をＡＤＣ４に供給する入力テスト信号Ｖ（ｔ）に変換する。
V(t) = (Vmsb - Vlsb)/(2n - 1) * N(t) + Vlsb    ・・・（２）
ここで、ＶｍｓｂはＡＤＣ４のフルスケール入力電圧（最大入力電圧）、Ｖｌｓｂはゼロスケール入力電圧（最小入力電圧）である。
【００１９】
上記（２）式は、時間に応じて電圧レベルが段階的に変化するランプ信号を生成し、期待値信号Ｎ（ｔ）の値に応じて、ＶｍｓｂとＶｌｓｂの間を２ｎ−１等分した電圧のいずれかを出力する。
【００２０】
図１の比較部５は、ＡＤＣ４が変換ミスを起こしたか否かを判定して、判定結果を示す１ビットのＦｌａｇ信号を出力する。すなわち、ＡＤＣ４の変換出力信号Ｃ（ｔ）と期待値信号Ｎ（ｔ）が下記（３）式を満たす場合は、ＡＤＣ４が変換ミスを起こしていないとしてＦｌａｇ信号の値を０とし、満たさない場合は、ＡＤＣ４が変換ミスを起こしているとしてＦｌａｇ信号の値を１とする。
|C(t) - N(t)| ＜ Tolerance    ・・・（３）
ここで、比較部５には、変換誤差の許容閾値を示すＴｏｌｅｒａｎｃｅ信号が入力される。比較部５は、Ｔｏｌｅｒａｎｃｅ信号に基づいて、変換出力Ｃ（ｔ）と期待値信号Ｎ（ｔ）の差分絶対値の下位側ビットを比較対象から外すよう設定してもよいし、差分絶対値に対する許容値を設定してもよい。またＴｏｌｅｒａｎｃｅ信号は、外部から任意の値を設定できるようにしてもよいし、予め決められた値に設定してもよい。
【００２１】
図２はＴｏｌｅｒａｎｃｅ＝２の例である。Ｎ（ｔ）＝０、１、２のとき、それぞれＣ（ｔ）＝０、１、２であり、上記（３）式を満たしているので、Ｆｌａｇ信号の値は０である。一方、Ｎ（ｔ）＝３のとき、Ｃ（ｔ）＝５であり、上記（３）式を満たしていないのでＦｌａｇ信号の値は１になる。Ｆｌａｇ信号の値が１になったことをＦｌａｇ検出部７が検出することにより、ＡＤＣ４で変換ミスが発生したことを検知できる。
【００２２】
Ｔｏｌｅｒａｎｃｅ信号を設定する理由は、ＡＤＣ４の要求される精度は時と場合により異なり、必ずしもＡＤＣ４の全ビットをテストする必要はないためである。また、ＡＤＣ４の下位ビット側はノイズ等の外乱の影響で変化しやすいため、Ｔｏｌｅｒａｎｃｅ信号を設定することにより、その影響を回避してテストを行うことが可能となる。
【００２３】
このように、第１の実施形態では、ＡＤＣテスト回路内でＡＤＣ４のテストを行って、テスト結果を比較部５から１ビットのＦｌａｇ信号として出力するため、ＡＤＣテストを目的として、ＡＤＣ４の変換出力信号の全ビットを外部出力してＡＤＣテストを行う必要がなくなる。したがって、ＡＤＣ４の変換出力信号を外部出力するために必要となる出力バッファ部分の同時スイッチングノイズの発生を抑制でき、ＡＤＣ４の特性を悪化させることなくＡＤＣテストを行うことができる。また、本実施形態では、ＡＤＣテスト結果がわずか１ビットのＦｌａｇ信号であるため、制御信号を含む、テストに必要なＡＤＣテスト回路の端子数を大幅に減らすことができる。
【００２４】
また、本実施形態では、比較部５で変換出力信号Ｃ（ｔ）と期待値信号Ｎ（ｔ）の比較を行う際には、必要に応じてＴｏｌｅｒａｎｃｅ信号を設定して比較を行えるため、許容する変換誤差を設定してテストを行うことができ、外乱等に影響されず実用的で効率的なテストが可能となる。
【００２５】
さらに、本実施形態では、期待値信号Ｎ（ｔ）に基づいてＡＤＣ４に供給される入力テスト信号Ｖ（ｔ）を生成するとともに、ＡＤＣ４の変換出力信号Ｃ（ｔ）を期待値信号Ｎ（ｔ）と比較してＡＤＣテストを行うようにしたため、ＡＤＣ４の変換出力信号Ｃ（ｔ）と比較を行う基準信号を別個に設けなくて済み、簡易な構成でＡＤＣテストを行うことができる。
【００２６】
また、入力テスト信号Ｖ（ｔ）をランプ信号とすることで、ＡＤＣ４の入力ダイナミックレンジの全体にわたってＡＤＣテストを行うことができ、ＡＤＣ４の変換出力をくまなくテストできる。
【００２７】
さらに、ＡＤＣの入力電圧の範囲を０Ｖ〜電源電圧でなく、Ｖｌｓｂ〜Ｖｍｓｂとすることで、０Ｖや電源電圧を受け付けないＡＤＣに対してもテスト可能である。
【００２８】
（第２の実施形態）
第１の実施形態は、１チャネル分のＡＤＣのテストを行う例について説明したが、一つのＡＤＣテスト回路で複数チャネルのＡＤＣのテストを行うことも可能である。以下では、このようなＡＤＣテスト回路について説明する。
【００２９】
図３は本発明の第２の実施形態に係るＡＤＣテスト回路の概略構成を示すブロック図である。図３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図３のＡＤＣテスト回路、それぞれ複数の入力信号選択部３、ＡＤＣ４および比較部５を複数備えている。また、図１のＡＤＣテスト回路の構成に加え、複数のＡＤＣのうち少なくとも１つのＡＤＣで変換ミスが起こったか否かを検出し、検出結果をＦｌａｇＡｌｌ信号として出力する変換ミス検出部８をさらに備えている。
【００３０】
ＡＤＣ４、比較部５、内部ロジック６および変換ミス検出部８は例えば同一の半導体チップに内蔵されている。他の部分はこの半導体チップに内蔵してもよいし、別個のチップで構成してもよい。
【００３１】
次に、図３のＡＤＣテスト回路の処理動作を説明する。第１の実施形態と同様に期待値信号Ｎ（ｔ）と入力テスト信号Ｖ（ｔ）を生成し、複数のＡＤＣ４全てに共通の入力テスト信号Ｖ（ｔ）を入力する。各比較部５は、対応するＡＤＣ４の変換出力信号Ｃ（ｔ）と、共通の期待値信号Ｎ（ｔ）が上記（３）式を満たす場合は、Ｆｌａｇ信号の値を０とし、満たさない場合はＦｌａｇ信号の値を１とする。
【００３２】
変換ミス検出部８は、複数のＡＤＣ４のうち少なくとも１つが上記（３）式を満たさない場合は、少なくとも１つのＡＤＣで変換ミスが起こっているとして、ＦｌａｇＡｌｌ信号の値を１とする。一方、全てのＡＤＣ４が上記（３）式を満たす場合は、全てのＡＤＣ４で変換ミスは起こっていないとして、ＦｌａｇＡｌｌ信号の値を０をとする。変換ミス検出部８では、例えば、各比較部５が出力するＦｌａｇ信号の論理和を算出することで、少なくとも一つのＡＤＣが変換ミスを起こしたか否かを検出できる。
【００３３】
そして、ＦｌａｇＡｌｌ信号の値が１になったことをＦｌａｇ検出部７が検出することにより、少なくとも１つのＡＤＣで変換ミスが発生したことを検知できる。
【００３４】
このように、第２の実施形態では、期待値信号Ｎ（ｔ）をすべてのＡＤＣで共通にし、かつ変換ミス検出部８が出力する１ビットの信号により、少なくとも１つのＡＤＣが変換ミスを起こしたか否かを検出できるため、テストに必要な信号ピン数を削減できるとともに、同時測定可能なＡＤＣの数を増やすことができ、テスト時間（コスト）の削減も図れる。
【００３５】
以上の各実施形態では、電圧入力型のＡＤＣについて述べてきたが、本発明は電圧入力型に限られるものではない。例えば、ＡＤＣは電流入力型でもよく、この場合、テスト信号生成部２は、期待値信号に基づいて、ＡＤＣに供給される入力電流を生成すればよい。
【００３６】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれない。したがって、本発明の態様は、上述した個々の実施形態には限定されない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るＡＤＣテスト回路の概略構成を示すブロック図。
【図２】図１に示すＡＤＣテスト回路の動作タイミング図の一例を示すタイミング図。
【図３】本発明の第２の実施形態に係るＡＤＣテスト回路の概略構成を示すブロック図。
【符号の説明】
【００３８】
１  期待値生成部
２  テスト信号生成部
４  ＡＤＣ
５  比較部
８  変換ミス検出部
【図１】
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【図２】
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【図３】
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