(57)【要約】【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ユニポーラ動作をする還流ダイオードと、
前記還流ダイオードに対し並列に接続された、少なくともキャパシタと抵抗を含むスナバ回路とを備え、
前記環流ダイオードの遮断状態における静電容量に対する前記キャパシタの静電容量の比が０．１以上であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記還流ダイオードに対し並列に接続されたスイッチング素子を備え、前記環流ダイオードと前記スイッチング素子の遮断状態における静電容量の総和に対する前記キャパシタの静電容量の比が０．１以上であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、前記スナバ回路は、前記半導体基体又は前記半導体基体上に形成された抵抗部と、前記半導体基体又は前記半導体基体上に形成された静電容量部とを有する半導体チップにより形成され、前記抵抗部及び前記静電容量部がそれぞれ前記抵抗及び前記キャパシタとして機能することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記半導体チップが前記還流ダイオードが形成されている半導体チップと一体で形成されていることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、前記半導体チップが前記スイッチング素子が形成されている半導体チップと一体で形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のうち、いずれか１項に記載の半導体装置において、
前記環流ダイオードがワイドバンドギャップ半導体により形成されていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のうち、いずれか１項に記載の半導体装置において、
前記環流ダイオードがショットキーバリアダイオードであることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項６のうち、いずれか１項に記載の半導体装置において、
前記環流ダイオードがヘテロ接合ダイオードであることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項６のうち、いずれか１項に記載の半導体装置において、
前記環流ダイオードがＰＮ接合ダイオードであることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記環流ダイオードがソフトリカバリダイオードであることを特徴とする半導体装置。
【請求項１１】
請求項２乃至請求項１０のうち、いずれか１項に記載の半導体装置において、
前記スイッチング素子が絶縁ゲート電極を有する三極端子素子により形成されていることを特徴とする半導体装置。
【請求項１２】
請求項２乃至請求項１０のうち、いずれか１項に記載の半導体装置において、
前記スイッチング素子がＪＦＥＴであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、還流ダイオードを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを環流ダイオードに対し並列に接続させた半導体装置が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８１４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊，振動動作中の損失の増大，周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。
【０００５】
本発明は上記課題に鑑みてなされたものであり、その目的は環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、還流ダイオードに対し並列に接続された、少なくともキャパシタと抵抗を有するスナバ回路を備え、環流ダイオードの遮断状態における静電容量に対するキャパシタの静電容量の比が０．１以上に設定されている。
【発明の効果】
【０００７】
本発明によれば、振動現象の収束効果が高くなるように環流ダイオードに対し並列に接続されたキャパシタの静電容量が設定されているので、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態となる半導体装置の構成を示す回路図である。
【図２】図１に示す半導体装置の上面図である。
【図３】図１に示す環流ダイオードの構成を示す断面図である。
【図４】図１に示す半導体スナバの構成を示す断面図である。
【図５】図１に示す半導体装置の変形例の構成を示す回路図である。
【図６】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図７】コンバータ回路の一例を示す回路図である。
【図８】インバータ回路の一例を示す回路図である。
【図９】振動現象の減衰波形のシミュレーション結果を示す図である。
【図１０】容量比と振動現象収束時間比及び過渡損失の増加代の関係を示す図である。
【図１１】容量比と振動現象収束時間比及び振動現象収束効果率の関係を示す図である。
【図１２】容量比と振動現象収束時間比と過渡損失の増加代の積の関係を示す図である。
【図１３】図１に示す半導体装置の変形例の構成を示す回路図である。
【図１４】図２に示す半導体装置の変形例の構成を示す上面図である。
【図１５】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図１６】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図１７】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図１８】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図１９】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図２０】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図２１】図４に示す半導体スナバの変形例の構成を示す断面図である。
【図２２】本発明の第２の実施形態となる半導体装置の構成を示す回路図である。
【図２３】本発明の第２の実施形態となる半導体装置の構成を示す上面図である。
【図２４】図２に示すスイッチング素子の構成を示す断面図である。
【図２５】インバータ回路の一例を示す回路図である。
【図２６】ハーフブリッジ回路の一例を示す回路図である。
【図２７】本発明の第３の実施形態となる半導体装置における環流ダイオードの構成を示す断面図である。
【図２８】本発明の第３の実施形態となる半導体装置におけるスイッチング素子の構成を示す断面図である。
【図２９】本発明の第４の実施形態となる半導体装置におけるスイッチング素子の構成を示す断面図である。
【図３０】本発明の第５の実施形態となる半導体装置におけるスイッチング素子の構成を示す断面図である。
【図３１】本発明の第６の実施形態となる半導体装置における環流ダイオードの構成を示す断面図である。
【図３２】本発明の第７の実施形態となる半導体装置の上面図である。
【図３３】本発明の第７の実施形態となる半導体装置の構成を示す断面図である。
【図３４】図３３に示す半導体装置の変形例の構成を示す断面図である。
【図３５】図３３に示す半導体装置の変形例の構成を示す断面図である。
【図３６】図３３に示す半導体装置の変形例の構成を示す断面図である。
【図３７】図３３に示す半導体装置の変形例の構成を示す断面図である。
【図３８】図３３に示す半導体装置の変形例の構成を示す断面図である。
【図３９】図３３に示す半導体装置の変形例の構成を示す断面図である。
【図４０】本発明の第８の実施形態となる半導体装置の上面図である。
【図４１】本発明の第８の実施形態となる半導体装置の構成を示す断面図である。
【図４２】図４１に示す半導体装置の変形例の構成を示す断面図である。
【図４３】図４１に示す半導体装置の変形例の構成を示す断面図である。
【図４４】図４１に示す半導体装置の変形例の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施形態となる半導体装置の構成について説明する。
【００１０】
〔第１の実施形態〕
始めに、図１乃至図２１を参照して、本発明の第１の実施形態となる半導体装置の構成について説明する。
【００１１】
〔半導体装置の回路構成〕
本発明の第１の実施形態となる半導体装置１は、図１に示すように、ユニポーラ動作をする還流ダイオードＤと、環流ダイオードＤに対し並列に接続された半導体スナバ２（スナバ回路）を有する。環流ダイオードＤのアノード電極及びカソード電極はそれぞれ端子Ｔ２及び端子Ｔ１に接続されている。半導体スナバ２は、抵抗ＲとキャパシタＣの直列回路（いわゆるＲＣスナバ回路）を有する半導体チップにより構成され、その抵抗Ｒ及びキャパシタＣはそれぞれ端子Ｔ１及び端子Ｔ２に接続されている。本実施形態では、抵抗Ｒ及びキャパシタＣはそれぞれ端子Ｔ１及び端子Ｔ２に接続されているとしたが、図５に示すように、抵抗Ｒ及びキャパシタＣにそれぞれ端子Ｔ２及び端子Ｔ１を接続してもよい。また抵抗ＲとキャパシタＣは直列接続していれば複数の部位に分割されていても良いし、例えば交互に形成されていても良い。なお、ユニポーラ動作には、ｐｎ接合型のダイオードであっても、例えばソフトリカバリダイオードのようにユニポーラ動作と同等の特性を有するものも含み、具体的な実施例については後述する。
【００１２】
〔半導体装置の実装構造〕
半導体装置１は、図２に示すように、絶縁性を有し、且つ、支持体として機能するセラミック基板等の絶縁基板３と、絶縁基板３上に形成された銅やアルミニウム等の金属材料からなるアノード側金属膜４ａ及びカソード側金属膜４ｂを備える。還流ダイオードＤと半導体スナバ２はカソード側金属膜４ｂ上に配置され、還流ダイオードＤのカソード電極と半導体スナバ２の抵抗Ｒは半田やろう材等の接合材料を介してカソード側金属膜４ｂに接続されている。還流ダイオードＤのアノード電極と半導体スナバ２のキャパシタＣはアルミニウムワイヤやアルミニウムリボン等の金属配線５ａ，５ｂを介してアノード側金属膜４ａに接続されている。アノード側金属膜４ａ及びカソード側金属膜４ｂにはそれぞれ端子Ｔ２及び端子Ｔ１が接続されている。
【００１３】
〔環流ダイオードの断面構造〕
環流ダイオードＤは、図３に示すように、ポリタイプが４ＨタイプのＮ＋型炭化珪素からなる基板領域１１上にＮ−型炭化珪素からなるドリフト領域１２が形成された基板材料により構成されている。基板領域１１としては抵抗率が数〜数１０ｍ［Ω・ｃｍ］，厚さが数１０〜数１００［μｍ］程度の一般的な低抵抗基板を用いることができる。基板領域１１の抵抗率や厚さは、素子構造や必要となる耐圧の大きさに応じて上記範囲外となっても良いが、一般に抵抗率及び厚さが小さい方が導通時の損失を低減できるため、可能な限り小さい方が望ましい。
【００１４】
ドリフト領域１２としてはＮ型の不純物密度が１０１５〜１０１８［ｃｍ-3］，厚さが０．１〜数１０［μｍ］のものを用いることができる。ドリフト領域１２の抵抗率や厚さは素子構造や必要となる耐圧の大きさに応じて上記範囲外となっても良い。本実施形態ではドリフト領域１２として不純物密度が１０１６［ｃｍ-3］，厚さが５［μｍ］で耐圧が６００［Ｖ］クラスのものを用いた。本実施形態では、基板材料は基板領域１１とドリフト領域１２の２層構造からなるとしたが、基板領域１１のみで形成された基板やより多層の基板を使用してもかまわない。またドリフト領域１２として耐圧が６００［Ｖ］クラスのものを用いたが、耐圧クラスはこれに限定されることはない。また基板材料を炭化珪素で形成したが、シリコン等の他の半導体材料で形成してもよい。
【００１５】
ドリフト領域１２の基板領域１１との接合面に対向する主面には表面電極１３が形成され、表面電極１３に対向し、且つ、基板領域１１と接するように裏面電極１４が形成されている。表面電極１３は、ドリフト領域１２との間にショットキー障壁を形成する金属材料を少なくとも含む単層又は多層の金属材料により形成されている。ショットキー障壁を形成する金属材料としては、チタン，ニッケル，モリブデン，金，白金を例示できる。表面電極１３はアノード電極として端子Ｔ２に接続するために、最表面にアルミニウム，銅，金，ニッケル，銀等の金属材料を用いて多層構造としても良い。裏面電極１４は基板領域１１とオーミック接続する電極材料により形成されている。オーミック接続する電極材料としては、ニッケルシリサイドやチタンを例示できる。裏面電極１４はカソード電極として端子Ｔ１と接続し、最表面にアルミニウム，銅，金，ニッケル，銀等の金属材料を用いて多層構造としても良い。このようにして還流ダイオードＤは、表面電極１３をアノード電極、裏面電極１４をカソード電極とするショットキーバリアダイオードとして機能する。
【００１６】
〔半導体スナバの断面構造〕
半導体スナバ２は、図４に示すように、Ｎ−型シリコンからなる基板領域２１と、基板領域２１上に形成されたシリコン酸化膜からなる誘電領域２２とを有する。基板領域２１は抵抗Ｒとして機能し、誘電領域２２はキャパシタＣとして機能する。基板領域２１の抵抗率や厚さは必要な抵抗値の大きさに応じて決めることができ、抵抗率が数〜数１００ｍ［Ω・ｃｍ］，厚さが数１０〜数１００［μｍ］程度のものを用いることができる。本実施形態では、基板領域２１の抵抗値が少なくとも還流ダイオードＤの抵抗値よりも大きくなるように、抵抗率が１００［Ω・ｃｍ］，厚さが３００［μｍ］のものを用いた。また本実施形態では、基板領域２１は単一の抵抗率により形成されているが、複数の抵抗率を有していても良い。また基板領域２１の導電型をＮ型としているがＰ型としても良い。
【００１７】
誘電領域２２の厚さや面積は必要となる耐圧及びキャパシタＣの容量の大きさに応じて決めることができる。耐圧は、誘電領域２２の破壊防止のために還流ダイオードＤの耐圧よりも高いことが望ましい。キャパシタＣの容量は、遮断状態時（高電圧印加時）に還流ダイオードＤに生じる空乏層のキャパシタ容量に対し１００分の１から１００倍程度の範囲内で選ぶことができるが、十分なスナバ機能を発揮し、且つ、損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、０．１以上にすることが望ましい。
【００１８】
本実施形態では、還流ダイオードＤよりも耐圧が高くなるように誘電領域２２の厚さは１［μｍ］とし、キャパシタＣの容量は還流ダイオードＤの遮断状態時に形成される空乏層容量と同程度とした。誘電領域２２は、シリコン酸化膜以外の材料であっても、所定の耐圧を有し、且つ、キャパシタＣとして機能する誘電材料であればどのような材料でも良いが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であることが望ましい。このような材料を用いた場合には、誘電領域２２の絶縁耐圧を維持しつつ少ない面積で必要な静電容量を得ることができる。具体的には、シリコン酸化膜を用いた場合、絶縁破壊電界が１×１０９［Ｖ／ｍ］，比誘電率が３．９であるとすると、シリコン酸化膜の厚さが１［μｍ］の場合の１［ｃｍ２］あたりの静電容量は約３．４［ｎＦ］程度になる。これに対しシリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界が１×１０９［Ｖ／ｍ］，比誘電率が７．５であるとすると、厚さが１［μｍ］で同等の耐圧を確保することができる。このときＳｉ３Ｎ４を用いた場合の１［ｃｍ２］あたりの静電容量は６．６［ｎＦ］程度になる。
【００１９】
このようにＳｉ３Ｎ４を用いた方が静電容量が約２倍程度大きくなり、誘電領域２２の絶縁耐圧を維持しつつより大きな静電容量を得ることができる。従って面積効率が向上し、ウエハコストを低減することができる。この効果は誘電領域２２の材料の絶縁破壊電界と比誘電率の積で比較することができ、シリコン酸化膜の値とＳｉ３Ｎ４の値を比較すると約２倍程度になっている。さらに誘電領域２２の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。その他にも強誘電体膜としてＰｂ（Ｚｒ，Ｔｉ）Ｏ３，ＳｒＢｉ２Ｔａ２Ｏ９，Ｔｉ４Ｔｉ３Ｏ１２等があるが、絶縁破壊電界と比誘電率の積がシリコン酸化膜の値よりも大きければいずれでもよい。また誘電領域２２は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。具体的には、図６に示すようにＳｉ３Ｎ４をシリコン酸化膜により挟持したＯＮＯ構造により誘電領域２２を形成した場合には、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
【００２０】
誘電領域２２の表面には表面電極２３が形成され、表面電極２３に対向し、且つ、基板領域２１と接するように裏面電極２４が形成されている。表面電極２３は端子Ｔ２と電気的に接続するように金属材料により形成されている。表面電極２３は最表面にアルミニウム，銅，金，ニッケル，銀等の金属材料を用いた単層／多層の構造としても良い。裏面電極２４は、端子Ｔ１と電気的に接続するように金属材料により形成されている。裏面電極２４は最表面にアルミニウム，銅，金，ニッケル，銀等の金属材料を用いた単層／多層の構造としても良い。このようにして半導体スナバ２は、表面電極２３及び裏面電極２４がそれぞれ還流ダイオードＤのアノード電極及びカソード電極に接続する半導体ＲＣスナバ回路として機能する。
【００２１】
〔動作〕
半導体装置１は、図７や図８に示すような電力エネルギーの変換手段の１つとして一般的に使用されるコンバータ回路（図７）やインバータ回路（図８）等の電力変換装置において、電源電圧（＋Ｖ）に対し逆バイアス接続になるように接続され、電流を還流する受動素子として使用される。半導体装置１の動作モードはMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）やIGBT（Insulated Gate Bipolar Transistor）等のスイッチング素子Ｓのスイッチング動作に連動して電流を遮断する遮断状態と電流を還流する導通状態との間で変化する。電力変換装置においては、電流を還流する受動素子に対してもスイッチング素子Ｓと同様に低損失、且つ、誤動作等が起こりにくい安定動作が求められる。本実施形態では、図７に示すコンバータ回路を一例として半導体装置の動作を説明する。また以下では、図７に示すスイッチング素子ＳがＩＧＢＴにより構成されているものとする。
【００２２】
始めにスイッチング素子Ｓがオンし、スイッチング素子Ｓに電流が流れている状態においては、半導体装置１は逆バイアス状態となり遮断状態になる。すなわち還流ダイオードＤでは、端子Ｔ２と端子Ｔ１間に逆バイアス電圧が印加されるため、ドリフト領域１２中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また半導体スナバ２では、キャパシタＣとして機能する誘電領域２２が高電圧により充電された状態になっており、遮断状態を維持する。
【００２３】
次にスイッチング素子Ｓがオフし、スイッチング素子Ｓがオフ状態に移行するのに連動して、半導体装置１は順バイアス状態となり導通状態に移行する。すなわち還流ダイオードＤのドリフト領域１２中に広がっていた空乏層が後退し、表面電極１３とドリフト領域１２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤは導通状態となる。このとき、還流ダイオードＤに流れる電流はほぼ裏面電極１４側から供給される電子電流のみで構成されるので、環流ダイオードＤはユニポーラ動作をする。また半導体スナバ２においても、還流ダイオードＤと同様、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域２２に充電されていた電荷が放電され、過渡電流が流れる。
【００２４】
本実施形態では、誘電領域２２のキャパシタ容量が還流ダイオードＤの遮断時に形成される空乏層容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列接続された還流ダイオードＤに流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして半導体スナバ２は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードＤのみが導通状態となる。このとき本実施形態では、還流ダイオードＤが炭化珪素材料からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域１２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。
【００２５】
次に、スイッチング素子Ｓがターンオンし、スイッチング素子Ｓがオン状態に移行するのに連動して、半導体装置１は逆バイアス状態となり遮断状態に移行する。すなわち環流ダイオードＤでは、裏面電極１４側からドリフト領域１２中に供給されていた電子電流が順バイアス電圧の低下と共に減少する。そして順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらにはショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域１２中には表面電極１３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。この導通状態から遮断状態に移行する際、還流ダイオードＤの素子内部に蓄積されていた過剰キャリアが消滅する過程において過渡的に発生する電流が逆回復電流である。この逆回復電流は、半導体装置１及びスイッチング素子Ｓに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードＤで発生する逆回復電流は極力小さいほうが良い。
【００２６】
本実施形態では、還流ダイオードＤは、炭化珪素からなるショットキーバリアダイオードにより形成されていることから、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。すなわち、シリコンにより形成された一般的なＰＮ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚さを小さく、且つ、不純物濃度を低く形成することが一般的である。そして、例えば６００［Ｖ］クラスのＰＮ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から例えばドリフト領域の不純物密度を１０１４［ｃｍ-3］程度とした場合、厚さが５０［μｍ］程度と比較的ドリフト領域の厚い基板を使用する必要がある。また導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数１００［Ａ／ｃｍ２］程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０１７［ｃｍ-3］台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
【００２７】
一方、ショットキーバリアダイオードでは、導通時に流れる電流が多数キャリアである電子のみで構成されるために、遮断状態に移行する際に発生する過剰なキャリアはほぼ還流ダイオードＤに空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、例えば６００［Ｖ］クラスとして不純物密度が１０１６［ｃｍ-3］，厚さが５［μｍ］のドリフト領域が全域空乏化した場合にも、ＰＮ接合ダイオードと単純に比較してキャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚さが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオードＤをユニポーラ動作をする素子で形成することにより逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。
【００２８】
半導体装置１は、逆回復動作時の電流／電圧の振動現象を抑制する機能を有する。この振動現象は、還流ダイオードＤが組み込まれたインバータ回路等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと還流ダイオードＤの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ／ｄｔ）の相互作用とによって生じるサージ電圧Ｖｓを起点として発生する。この振動現象は、サージ電圧による素子の破壊，振動動作中の損失の増大，周辺回路の誤動作等を引き起こし、半導体装置の安定動作の阻害要因となるために抑制することが求められる。この振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、さらには振動している電流をいち早く減衰し振動を収束させる機構が必要となる。しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できない。このため、電流／電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく分けて以下の２つが挙げられる。
【００２９】
第１の理由は、ショットキーバリアダイオードでは、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されているためである。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩｒ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないため、ＰＮ接合ダイオードのように過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより逆回復時間を制御する方法をそのまま用いることができない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上して過渡損失を低減しようとすると、より激しい振動現象が発生し、過渡損失の低減と振動現象の抑制の間にはトレードオフの関係がある。
【００３０】
第２の理由は、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚さ及び不純物濃度に準じた抵抗で変わらないためである。上述したように、ＰＮ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。これに対しショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。このため、電流及び電圧に振動現象が生じやすく、その振動も容易に減衰しない。さらに、半導体材料として炭化珪素等のワイドギャップ半導体を用いることで素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制との間にトレードオフの関係がある。
【００３１】
これに対して、本実施形態では、還流ダイオードＤと半導体スナバ２を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、且つ、振動現象を抑制することができる。すなわち本実施形態では、還流ダイオードＤにおいて、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域１２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。またこの逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２中の誘電領域２２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、半導体スナバ２中にも相応の過渡電流が流れ始める。この半導体スナバ２に流れる過渡電流は、誘電領域２２からなるキャパシタＣの大きさと基板領域２１の抵抗Ｒの大きさで決まり、自由に設計することができる。並列接続された半導体スナバ２による効果は３つある。
【００３２】
第１の効果は、半導体スナバ２は電圧の過渡変動がないと動作しないため、スイッチング素子Ｓのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードＤに流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。第２の効果は、還流ダイオードＤが逆回復動作に入った時に還流ダイオードＤに並列接続された半導体スナバ２のキャパシタＣ及び抵抗Ｒが作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。第３の効果は、半導体スナバ２に流れた電流を基板領域２１の抵抗Ｒで電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【００３３】
このようにして本発明の第１の実施形態となる半導体装置１によれば、還流ダイオードＤが有する過渡損失及び導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２を用いることで解決することができる。一般に、ＲＣスナバは回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ２は、ユニポーラ動作を有する還流ダイオードＤと組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるＰＮ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗を電力変換装置の半導体パッケージの内側又は外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であることと、振動現象を減衰するためにそのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であることが挙げられる。
【００３４】
上述したように、ＰＮ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなったり、また耐圧クラスが大きくなったりするほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。このため、キャパシタを半導体チップ上に形成しようとすると、厚さは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また抵抗に関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
【００３５】
これに対して本実施形態では、還流ダイオードＤに流れる過渡電流がドリフト領域１２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２で形成しているところが従来技術と異なる点である。さらにこの構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【００３６】
第１の効果は、ユニポーラ動作をする還流ダイオードＤに所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２を一旦並列接続すると、還流ダイオードＤが動作する全電流範囲及び全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードＤの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲及び温度範囲において、過渡損失を低減し且つ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【００３７】
第２の効果は、スナバ回路を半導体スナバ２で形成することにより図２に示すようにスナバ回路を還流ダイオードＤの直近に低インダクタンスで実装することができ、さらに過渡損失を低減し且つ振動現象を抑制できることである。これは、還流ダイオードＤにスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードＤに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタＣに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタＣの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態によれば、従来のディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できると共に、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【００３８】
またスナバ回路を還流ダイオードＤの直近に実装することは、不要なノイズ放射を低減することにもなる。従来のディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗とを用いるスナバ回路の場合では、還流ダイオードＤで発生した振動電流はこれらの部品を通り、還流ダイオードＤに戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。これに対して、スナバ回路を半導体スナバ２で形成した場合には、還流ダイオードＤの直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【００３９】
また本実施形態では、スナバ回路を半導体スナバ２で形成することで、還流ダイオードＤと同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができると共に、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。また半導体スナバ２の抵抗Ｒを半導体基体で形成し図２に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。このため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。また還流ダイオードＤを炭化珪素からなるショットキーバリアダイオードで構成することにより、本発明の効果を最大限に引き出すことができる。つまり所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚さを小さくできるほど、還流ダイオードＤ自体の抵抗が小さく低導通損失を低減できるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり且つ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。例えば、還流ダイオードＤとしてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域１２の不純物濃度や厚さの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオードＤが炭化珪素等のワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。本実施形態では、還流ダイオードＤの半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても同様の効果が得られる。
【００４０】
〔キャパシタの容量〕
図９乃至図１２はキャパシタＣの容量の大きさと振動現象の収束時間の短縮効果及びキャパシタＣに流れる過渡電流による損失の増加代との関係を回路シミュレータを用いて計算した結果を示す。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオードＤのキャパシタ容量成分Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Ｃと抵抗Ｒで構成された簡単な回路で計算できる。例えば、本計算では、回路中の寄生インダクタンスＬｓを９９［ｎＨ］、抵抗の抵抗値Ｒを４０［Ω］に固定して、容量比（Ｃ／Ｃ０）の大きさによって振動現象の減衰時間やスナバ回路で発生する過渡損失の増加代の変化を検証した。なお還流ダイオードＤのキャパシタ容量Ｃ０は１５０［ｐＦ］とした。
【００４１】
図９の振動現象の減衰波形が示すように、容量比（Ｃ／Ｃ０）が大きくなるほど、振動現象の減衰時間は小さくなる。図１０の左側の軸は、スナバ回路がない場合において電圧又は電流振動が１／１０に減衰するまでの時間をｔ０、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比（ｔ／ｔ０）を示す。また図１０の右側の軸には、還流ダイオードＤに流れる過渡電流で発生する損失をＥ０、スナバ回路に形成するキャパシタ容量Ｃに流れる過渡電流で発生する損失をＥとした場合の過渡損失の増加代Ｅ／Ｅ０を示す。
【００４２】
図１０の左側の軸である振動現象収束時間比（ｔ／ｔ０）について見ると、容量比（Ｃ／Ｃ０）の値が所定の値から振動現象収束時間比（ｔ／ｔ０）が急激に小さくなっている。図１１に振動現象収束時間比（ｔ／ｔ０）を振動現象の収束効果率τ（＝１−ｔ／ｔ０）に置き換えて容量比（Ｃ／Ｃ０）との相関関係をみてみると、容量比（Ｃ／Ｃ０）が１、つまり概ねＣ＝Ｃ０を境にして振動現象の減衰の傾きが異なっていることがわかる。容量比（Ｃ／Ｃ０）が１より小さい場合においては、振動現象の収束効果率が立ち上がる容量比（Ｃ／Ｃ０）を近似式から求めると、Ｃ／Ｃ０≒０．１で顕著な効果が得られることがわかった。容量比（Ｃ／Ｃ０）が１より小さい場合においては、容量比（Ｃ／Ｃ０）の増加に伴いスナバ回路に形成するキャパシタ容量Ｃに流れる過渡電流が還流ダイオードＤのキャパシタ容量成分Ｃ０に流れる過渡電流に近づくため、これまで還流ダイオードＤ自身で消費するべき振動現象のエネルギーをスナバ回路側で消費することができるためである。
【００４３】
一方、容量比（Ｃ／Ｃ０）が１より大きい場合においては、振動現象の収束効果率の傾きは大きく鈍化しており、振動現象の収束効果率が頭打ちになる容量比（Ｃ／Ｃ０）を近似式から求めると、Ｃ／Ｃ０≒２０でほとんど効果が頭打ちになることがわかった。容量比（Ｃ／Ｃ０）が１より大きい場合においては、所定の容量比（Ｃ／Ｃ０）を超えると、スナバ回路に形成するキャパシタ容量Ｃに流れる過渡電流の方が還流ダイオードＤのキャパシタ容量成分Ｃ０に流れる過渡電流に比べて支配的になり、振動現象を収束させるべく消費しなければならないエネルギーがスナバ回路に形成したキャパシタＣにほぼ比例するようになるためである。
【００４４】
このことから、振動現象の収束効果率という観点においては、スナバ回路に用いるキャパシタ容量Ｃの大きさは、容量比（Ｃ／Ｃ０）が少なくとも０．１以上、２０以下が望ましいことが明らかになった。なお本計算においては、抵抗値Ｒを所定の値に固定して計算しているが、抵抗値Ｒはエネルギー消費の大小関係に影響を及ぼすため、振動現象の収束効果率の上限値は変動するものの、振動現象の収束効果率にとっての最適な容量比（Ｃ／Ｃ０）の範囲はおおむね０．１以上、２０以下となる。また現実的に有効な容量比（Ｃ／Ｃ０）の範囲を考えた場合に、容量比（Ｃ／Ｃ０）の増加に伴う過渡損失の増加代（Ｅ／Ｅ０）を考慮する必要がある。図１０の右側の軸に示すように、過渡損失の増加代（Ｅ／Ｅ０）は容量比（Ｃ／Ｃ０）の増加に比例して増加する。つまり、スナバ回路による振動現象の収束性向上は、過渡損失の増加代（Ｅ／Ｅ０）に対して効果的な範囲で用いる必要がある。
【００４５】
図１２は横軸の容量比（Ｃ／Ｃ０）に対して、縦軸は図１０の左右の軸で示した振動現象収束時間比と過渡損失の増加代の積（ｔ／ｔ０）×（Ｅ／Ｅ０）を示している。また、図１２中の２つの近時線は振動現象収束時間比と過渡損失の増加代の積（ｔ／ｔ０）×（Ｅ／Ｅ０）が容量比（Ｃ／Ｃ０）に比例する場合の傾きを示している。この振動現象収束時間比と過渡損失の増加代の積（ｔ／ｔ０）×（Ｅ／Ｅ０）が容量比（Ｃ／Ｃ０）に比例する関係の場合においては、もともと（Ｅ／Ｅ０）が（Ｃ／Ｃ０）に比例するため、（ｔ／ｔ０）が一定、つまり、ほとんど振動現象の収束時間低減に寄与していない領域といえる。すなわち、容量比（Ｃ／Ｃ０）の増加に対しほぼ（Ｅ／Ｅ０）の増加のデメリットが大きい領域であるといえる。しかしながら、図１２中の容量比（Ｃ／Ｃ０）が８程度より小さい領域においては、（ｔ／ｔ０）×（Ｅ／Ｅ０）が（Ｃ／Ｃ０）比例しなくなる。つまり、図１２中の容量比（Ｃ／Ｃ０）が１０以下においては、過渡損失の増加代と比較して振動現象収束時間比（ｔ／ｔ０）が小さくなる効果が大きい領域であることがわかった。
【００４６】
このことから、本実施の形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤの遮断状態におけるキャパシタ成分の容量Ｃ０の大きさに比べて、１／１０倍以上、好ましくは１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。
【００４７】
以上の説明から明らかなように、本発明の実施形態となる半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。また本発明の第１の実施形態となる半導体装置によれば、環流ダイオードＤに流れる電流経路で発生する損失に比べて、半導体スナバ２では大幅に小さい損失しか発生しないため、従来環流ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができる。そしてスナバ回路をゲート駆動回路に組み込むことにより、電力変換装置を小型化及び低コスト化することができる。
【００４８】
本実施形態では、半導体スナバ２の構成として図１に示す構成を用いたが、本発明はこの構成に限定されることはなく、図１３に示すような抵抗Ｒに並列に接続するようにダイオードＤ１を有する構成であっても良い。これは、キャパシタＣと抵抗Ｒを少なくとも有するように構成された半導体スナバ２であれば、上記と同様の効果を得ることができるためである。また図２に示すセラミック基板を用いた半導体パッケージ以外にも、図１４に示すように金属基材２５を支持基材及びカソード端子とし、アノード端子２６とモールド樹脂２７からなるような、いわゆるモールドパッケージ型の実装形態としてもよい。本実施形態においては、還流ダイオードＤと半導体スナバ２がそれぞれ１チップにより構成されているとしたが、一方又は両方が複数のチップで構成されていても良い。図２及び図１４はカソード端子側の裏面電極１４，２４を半田等で実装し、アノード端子側は金属配線５ａ，５ｂを配線する場合の例であるが、カソード端子及びアノード端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオードＤの放熱性及び半導体スナバ２の抵抗Ｒの放熱性が増し、より高密度に実装することができる。
【００４９】
本実施形態を説明するにあたって半導体スナバ２の構造の一例として図４を用いて説明したが、図１５乃至図２１に示すようにキャパシタＣ及び抵抗Ｒを別の構成で形成しても良い。図１５は、図４で示したシリコン酸化膜からなる誘電領域２２の代わりにＰ型の反対導電型領域２８を形成した場合を示す。図４に示す構成では、還流ダイオードＤが逆回復動作する際に印加される電圧を誘電領域２２のキャパシタＣに充電することで振動現象を抑制していたのに対して、図１５に示す構成では、Ｐ型の反対導電型領域２８とＮ型の基板領域２１との間に形成される空乏層をキャパシタＣとして使用する。空乏層をキャパシタＣの成分として用いる利点としては、シリコン酸化膜等の誘電領域２２に比べると、過渡電流による劣化が比較的少ない点である。つまり長期信頼性の点で有利である。
【００５０】
基板領域２１に空乏層を形成する他の構成として、図１６に示すように基板領域２１上に基板領域２１とショットキー接合を形成する金属材料からなる表面電極２３を形成する方法も用いることができる。ショットキー接合以外にもヘテロ接合等、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。図１５及び図１６に示す構成では、順バイアス時に順方向電流が流れることが懸念されるが、図１５及び図１６に示す基板領域２１の抵抗値は還流ダイオードＤのドリフト領域１２の抵抗に比べて大きいことから、電流の大部分は低抵抗の還流ダイオードＤに流れるれるため順バイアス時の導通損失にはほとんど影響しない。
【００５１】
図１７，図１８に示すように、キャパシタＣを構成する部位として、複数の領域が直列又は並列に形成されていても良い。図１７は、図４に示す誘電領域２２によるキャパシタＣの成分と図１５に示す反対導電型領域２８を形成することで得られる空乏層を利用したキャパシタＣの成分を直列に接続した場合である。図１８は、誘電領域２２によるキャパシタＣの成分と、図１６で説明した空乏層によるキャパシタＣの成分とを並列に接続した場合を示す。いずれの場合もキャパシタＣの成分を抵抗Ｒと直列接続するように形成されていれば、どのような領域で構成しても良い。
【００５２】
図１９は、図４で示した基板領域２１からなる抵抗Ｒの成分を基板領域２１以外で形成した場合を示す。図１９に示す構成では、図４で用いた基板領域２１をＮ＋型の低抵抗基板で構成された低抵抗基板領域２９で形成し、抵抗Ｒの成分を誘電領域２２上に形成された多結晶シリコンからなる抵抗領域３０で形成している。多結晶シリコンからなる抵抗領域３０の厚さ及び不純物濃度を変えることで抵抗Ｒの抵抗値を自由に変えられることが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ２を形成できるため、実現性の自由度をあげることが可能となる。抵抗領域３０は多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域３０をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなお良く、抵抗領域３０の製作プロセスをさらに容易にする効果がある。例えば、逆回復動作時に還流ダイオードＤの両端にサージ電圧として１００［Ｖ］が印加された場合、半導体スナバ２においては、キャパシタＣに過渡電流が流れるため、概ね抵抗領域の両端にサージ電圧と同等の電圧１００［Ｖ］が印加される。
【００５３】
このとき、抵抗領域３０には、その材料に応じた絶縁破壊電界と厚さから決まる絶縁破壊電圧以上の破壊耐圧が求められる。１００［Ｖ］の破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界が約０．３Ｍ［Ｖ／ｃｍ］であるので、３［μｍ］程度の厚さが必要になる。そこにシリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を用いると、絶縁破壊電界が約３．６Ｍ［Ｖ／ｃｍ］であるので、厚さを１／１０程度に削減することができる。このため、抵抗領域３０を作製する時の堆積時間を短縮でき、プロセスを容易にすることができる。また炭化珪素の方がシリコンよりも熱伝導率が３倍程度良いため、抵抗領域３０の放熱性を良くする効果もある。図２０は抵抗Ｒの成分として、図４に示す基板領域２１と図１９に示す抵抗領域３０を直列に接続した場合を示す。このように、抵抗Ｒの成分についてもキャパシタＣの成分と直列接続するように形成されていれば、どのような領域で構成しても良い。
【００５４】
本実施形態においては、半導体スナバ２の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば窒化シリコンや窒化アルミやアルミナ等の絶縁基板材料を基板領域としても良い。図２１は一例として窒化シリコン（ＳｉＮ）からなる絶縁基板３１上に基板領域２１を形成した場合を示す。このように、基板材料がシリコン等の半導体基体でなくても、図２に示すようにチップ材料として半導体チップと同等に扱えて実装できる構成であればどのような構成でも良い。また、図２１においては、絶縁基板３１と基板領域２１とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。
【００５５】
本実施形態では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、本発明の最低限度の特徴を得るためには、スナバ回路の形成場所は特に限定されない。例えば図７に示すような電力変換装置において、ユニポーラ動作をする還流ダイオードＤと並列接続されるように、少なくともキャパシタ容量並びに抵抗からなるスナバ装置とが構成されていれば、スナバ装置の形状，構成，接続方法はどのようなものでも良い。例えば、還流ダイオードＤに対して外付けのキャパシタＣと抵抗Ｒで構成されたスナバ回路を形成しも良いし、図７に示すような回路構成にてスイッチング素子Ｓの駆動端子に接続されているゲート駆動回路中にスナバ回路を形成しても良い。本構成においては、スナバ回路で発生する損失が従来に比べて２桁程度小さいため、許容できる熱用量が小さいゲート駆動回路においても容易に組み込むことができるためであり、電力変換装置として小型化・低コスト化ができる。〔第２の実施形態〕
次に、図２２乃至図２４を参照して、本発明の第２の実施形態となる半導体装置の構成について説明する。なお以下では、上記第１の実施形態の半導体装置と重複する箇所については同符号を付与することにより説明を簡略化し、異なる部分についてのみ詳しく説明する。
【００５６】
〔半導体装置の回路構成〕
本発明の第２の実施形態となる半導体装置４０は、図２２に示すように、ユニポーラ動作をする還流ダイオードＤと、環流ダイオードＤに対し並列に接続された半導体スナバ２及びスイッチング素子Ｓ１を有する。スイッチング素子Ｓ１はエミッタ端子とコレクタ端子が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴにより形成され、そのエミッタ端子及びコレクタ端子はそれぞれ端子Ｔ２及び端子Ｔ１に接続されている。
【００５７】
〔半導体装置の実装構造〕
半導体装置４０は、図２３に示すように、絶縁性を有し、且つ、支持体として機能するセラミック基板等の絶縁基板３と、絶縁基板３上に形成された銅やアルミニウム等の金属材料からなるアノード側金属膜４ａ，カソード側金属膜４ｂ，及びゲート側金属膜４ｃを備える。還流ダイオードＤ，半導体スナバ２，及びスイッチング素子Ｓ１はカソード側金属膜４ｂ上に配置され、還流ダイオードＤのカソード電極，半導体スナバ２の抵抗Ｒ，及びスイッチング素子Ｓ１のコレクタ端子は半田やろう材等の接合材料を介してカソード側金属膜４ｂに接続されている。還流ダイオードＤのアノード電極，半導体スナバ２のキャパシタＣ，及びスイッチング素子Ｓ１のエミッタ端子はアルミニウムワイヤやアルミニウムリボン等の金属配線５ａ，５ｂ，５ｃを介してアノード側金属膜４ａに接続されている。スイッチング素子Ｓ１のゲート端子は金属配線５ｄを介してゲート側金属膜４ｃに接続されている。アノード側金属膜４ａ，カソード側金属膜４ｂ，及びゲート側金属膜４ｃにはそれぞれ端子Ｔ２，端子Ｔ１，及び端子Ｔ３が接続されている。
【００５８】
〔環流ダイオードの断面構造〕
本実施形態における環流ダイオードＤの構成は第１の実施形態における環流ダイオードＤの構成と同じであるのでその説明は省略する。
【００５９】
〔半導体スナバの断面構造〕
本実施形態における半導体スナバ２の構成は基本的には第１の実施形態における半導体スナバ２と同じであるが、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子Ｓ１を考慮してキャパシタＣと抵抗Ｒを設定することが望ましい。但し後述するように、還流ダイオードＤに逆回復電流が流れる場合においては、並列されたスイッチング素子Ｓ１は必ず遮断状態にあるので、キャパシタＣ及び抵抗Ｒは、第１の実施形態と同様に、還流ダイオードＤとスイッチング素子Ｓ１の遮断時の空乏層容量に応じた設定で対応可能である。つまり、基板領域２１の抵抗率や厚さは必要な抵抗値の大きさに応じて設定することができ、例えば抵抗率が数ｍ〜数１００［Ω・ｃｍ］、厚さが数１０〜数１００［μｍ］程度のものを用いることで対応可能である。またキャパシタＣの容量についても、必要な耐圧の大きさを最低限満たすようにして、必要な容量が得られるように誘電領域２２の厚さや面積を変えることで対応可能である。本実施形態においては、還流ダイオードＤ及びスイッチング素子Ｓ１が遮断状態時（高電圧印加時）にそれぞれ充電される空乏層容量の和に対して、１００分の１から１００倍程度の範囲内で選択することができるが、十分なスナバ機能を発揮し、且つ、損失の増加を極力抑え、必要となるチップ面積を考慮すると、１０分の１から１０倍程度の範囲内にすることが望ましい。本実施の形態においては、例えば還流ダイオードＤ及びスイッチング素子Ｓ１の耐圧よりも高くなるように例えば厚さは１［μｍ］とし、キャパシタＣの容量が還流ダイオードＤ及びスイッチング素子Ｓ１の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
【００６０】
〔スイッチング素子の断面構造〕
スイッチング素子Ｓ１は、図２４に示すように、シリコンを材料としたＰ＋型の基板領域４１上にＮ＋型のバッファ領域４２を介してＮ−型のドリフト領域４３が形成された基板により形成されている。基板領域４１としては、例えば抵抗率が数ｍ〜数１０ｍ［Ω・ｃｍ］、厚さが数〜数１００［μｍ］程度のものを用いることができる。ドリフト領域４３としては、例えばＮ型の不純物密度が１０１３〜１０１６［ｃｍ-3］、厚さが数１０〜数１００［μｍ］のものを用いることができる。なお抵抗率や不純物密度及び厚さは素子構造や必要となる耐圧の大きさに応じて上記範囲外となっても良いが、一般に抵抗率及び厚さは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにすることが望ましい。本実施形態では例えば不純物密度が１０１４［ｃｍ-3］、厚さが５０［μｍ］で耐圧が６００［Ｖ］クラスのものを用いた場合で説明する。バッファ領域４２はドリフト領域３３に高電界が印加された際に基板領域４１とパンチスルーするのを防止するために形成される。本実施形態では一例として、基板領域４１を支持基材とした場合を説明しているが、バッファ領域４２やドリフト領域４３を支持基材としても良い。バッファ領域４２は基板領域４１とドリフト領域４３とがパンチスルーしない構造であれば特になくても良い。
【００６１】
ドリフト領域４３中の表層部にはＰ型のウェル領域４４が形成され、ウェル領域４４中の表層部にはＮ＋型のエミッタ領域４５が形成されている。シリコン酸化膜からなるゲート絶縁膜４６を介してドリフト領域４３，ウェル領域４４，及びエミッタ領域４５の表層部に接するように、Ｎ型の多結晶シリコンからなるゲート電極４７が配設されている。エミッタ領域４５及びウェル領域４４に接するようにアルミニウム材料からなるエミッタ電極４８が形成されている。エミッタ電極４８とゲート電極４７との間には互いに接しないようにシリコン酸化膜からなる層間絶縁膜４９が形成されている。基板領域４１にオーミック接続するようにコレクタ電極５０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極４７が半導体基体に対して平面上に形成されている、いわゆるプレーナ型をしている。
【００６２】
〔動作〕
半導体装置４０は、図２５や図２６に示すような電力エネルギーの変換手段の１つとして一般的に使用される、３層交流モータを駆動するインバータ回路（Ｌ負荷回路，図２５）やハーフブリッジ回路（図２６）等の電力変換装置に適用することができる。具体的には、図２５に示すインバータ回路では、電源電圧（＋Ｖ）に対し上アームを形成する並列接続されたスイッチング素子Ｓ１ａ，環流ダイオードＤａ，及び半導体スナバ２ａと、下アームを形成する並列接続されたスイッチング素子Ｓ１ｂ，環流ダイオードＤｂ，及び半導体スナバ２ｂとを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。
【００６３】
半導体装置４０の動作モードは、上アーム又は下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子，環流ダイオード，及び半導体スナバが連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。以下では図２５に示す３相のうちの１相の動作を用いて半導体装置４０の動作を説明することとし、さらに一例として下アームのスイッチング素子Ｓ１ｂがスイッチング動作をし、上アームのスイッチング素子Ｓ１ａ，環流ダイオードＤａ，及び半導体スナバ２ａが還流動作をする場合について説明する。
【００６４】
始めにスイッチング素子Ｓ１ｂがオンし、スイッチング素子Ｓ１ｂに電流が流れている状態では、上アームのスイッチング素子Ｓ１ａ，環流ダイオードＤａ，及び半導体スナバ２ａは逆バイアス状態となり遮断状態になる。まず下アームの導通状態にあるスイッチング素子Ｓ１ｂに並列に接続されている環流ダイオードＤｂ及び半導体スナバ２ｂは遮断状態を維持する。これは、還流ダイオードＤｂであるショットキーバリアダイオードについては、その両端に印加されている電圧がスイッチング素子１ｂのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また半導体スナバ２ｂにおいては、キャパシタＣとして機能する誘電領域２２が電圧が変化するときのみ動作するため、スイッチング素子１ｂのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となるためである。
【００６５】
一方、上アームのスイッチング素子Ｓ１ａ，環流ダイオードＤａ，及び半導体スナバ２ａについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわちスイッチング素子Ｓ１ａであるＩＧＢＴについては、エミッタ端子とコレクタ端子間に逆バイアス電圧が印加されるため、ドリフト領域４３中にはウェル領域４４とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また還流ダイオードＤａであるショットキーバリアダイオードにおいては、表面電極１３と裏面電極１４間に逆バイアス電圧が印加されるため、ドリフト領域１２中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持されるためである。また半導体スナバ２ａにおいても、キャパシタＣとして機能する誘電領域２２が高電圧により充電された状態になり、遮断状態を維持するためである。このように、下アームのスイッチング素子Ｓ１ｂが導通状態の時には、上下アーム共に受動素子（環流ダイオード及び半導体スナバ）がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【００６６】
次に下アームのスイッチング素子Ｓ１ｂがターンオフして遮断状態に移行する場合について説明する。図２５に示すインバータ回路では、スイッチング素子Ｓ１ｂがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｓ１ｂの電圧上昇が起こる。まず下アームのターンオフするスイッチング素子Ｓ１ｂに並列に接続されている環流ダイオードＤｂ及び半導体スナバ２ｂには共に、スイッチング素子Ｓ１ｂの電圧上昇に伴ってオン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち還流ダイオードＤｂにおいては、電圧の上昇に伴ってドリフト領域１２中に表面電極１３側から空乏層が広がる際に電子が裏面電極１４側に過渡電流として流れ、半導体スナバ２ｂにおいては、キャパシタ容量として働く誘電領域２２が印加電圧に応じて充電されるため過渡電流が流れる。このとき半導体スナバ２ｂの誘電領域２２のキャパシタ容量の充電作用によって、スイッチング素子Ｓ１ｂのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態では、スイッチング素子Ｓ１ｂとも並列接続することで、スイッチング素子Ｓ１ｂ自体がターンオフ動作をする際にも素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。そしてスイッチング素子Ｓ１ｂの電圧上昇後、電流は所定の速度で遮断する。このとき、本実施形態で一例として挙げたＩＧＢＴでは、導通時に基板領域４１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そしてスイッチング素子Ｓ１ｂの電流が遮断した後は、下アームのスイッチング素子１ｂ，環流ダイオードＤｂ，及び半導体スナバ２ｂは定常オフ状態となり、遮断状態を維持する。
【００６７】
一方、上アームのスイッチング素子Ｓ１ａと並列に接続されている環流ダイオードＤａ，及び半導体スナバ２ａは、下アームのスイッチング素子Ｓ１ｂのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。すなわち還流ダイオードＤａのドリフト領域１２中に広がっていた空乏層が後退し、表面電極１３とドリフト領域１２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤａは導通状態となる。このとき、還流ダイオードＤａに流れる電流は、ドリフト領域１２中をほぼ裏面電極１４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。また半導体スナバ２ａにおいても、還流ダイオードＤａと同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域２２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本実施形態では、誘電領域２２のキャパシタ容量が還流ダイオードＤａ及びスイッチング素子Ｓ１ａの遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオードＤａに流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。また、並列接続されているスイッチング素子Ｓ１ａについても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域４１とバッファ領域４２との間のＰＮ接合が逆バイアス状態となるためオフ状態を維持する。但し、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子Ｓ１ａ中のドリフト領域４３中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ２ａと同様、並列する還流ダイオードＤａに流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして半導体スナバ２ａ及びスイッチング素子Ｓ１ａは、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードＤａのみが導通状態となる。本実施形態では、還流ダイオードＤａが炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域１２の抵抗を低抵抗で形成することができ、順バイアス導通時の導通損失を低減することができる。このように導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００６８】
次に、下アームのスイッチング素子Ｓ１ｂがターンオンし、再びスイッチング素子Ｓ１ｂがオン状態に移行する動作について説明する。図２５に示すインバータ回路では、スイッチング素子Ｓ１ｂがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態でスイッチング素子Ｓ１ｂに電流が流れ始める。下アームのターンオフするスイッチング素子Ｓ１ｂに並列に接続されている環流ダイオードＤｂ及び半導体スナバ２ｂには共に、スイッチング素子Ｓ１ｂに電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、還流ダイオードＤｂにおいては、電圧の減少に伴ってドリフト領域１２中に広がっていた空乏層は表面電極１３側に徐々に狭まり、裏面電極１４側からドリフト領域１２中に電子が過渡電流として流れる。また半導体スナバ２ｂにおいては、キャパシタ容量として働く誘電領域２２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｓ１ｂに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２ｂ及び還流ダイオードＤｂは過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｓ１ｂのみが導通状態となる。
【００６９】
一方、上アームのスイッチング素子Ｓ１ａと並列に接続されている環流ダイオードＤａ及び半導体スナバ２ａは、下アームのスイッチング素子Ｓ１ｂのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。ショットキーバリアダイオードにおいては、裏面電極１４側からドリフト領域１２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらにはショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域１２中には表面電極１３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。この導通状態から遮断状態に移行する際に、還流ダイオードＤａの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、環流ダイオードＤａと半導体スナバ２ａ及び下アームのスイッチング素子Ｓ１ｂに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードＤａで発生する逆回復電流は極力小さいほうが良い。
【００７０】
本実施形態では、還流ダイオードＤａを炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。さらに本実施形態では、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、本実施形態においては、還流ダイオードＤａにおいて順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域１２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子Ｓ１ａ及び半導体スナバ２ａ中の誘電領域２２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子Ｓ１ａ及び半導体スナバ２ａ中にも相応の過渡電流が流れ始める。この半導体スナバ２ａに流れる過渡電流は、誘電領域２２からなるキャパシタＣの大きさと基板領域２１の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２ａの効果は３つある。
【００７１】
第１の効果は、半導体スナバ２ａは電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｓ１ｂのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードＤａに流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。第２の効果は、還流ダイオードＤａが逆回復動作に入った時に還流ダイオードＤａに並列接続された半導体スナバ２ａのキャパシタＣ及び抵抗Ｒが作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。第３の効果は、半導体スナバ２ａに流れた電流を基板領域２１の抵抗Ｒで電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【００７２】
このように本発明の第２の実施形態となる半導体装置１によれば、還流ダイオードＤａが有する過渡損失及び導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２ａを用いることで解決することができる。また本実施形態では、還流ダイオードＤ及びスイッチング素子Ｓ１に流れる過渡電流が高々ドリフト領域１２及びドリフト領域４３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２で形成しているところが従来技術と異なる点である。さらに本実施形態により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない以下の新たな効果を得ることができる。
【００７３】
第１の効果は、ユニポーラ動作をする還流ダイオードＤ及びスイッチング素子Ｓ１に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２を一旦並列接続すると、その還流ダイオードＤが動作する全電流範囲及び全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオードＤ及びスイッチング素子Ｓ１に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードＤの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため全ての電流範囲及び温度範囲において、過渡損失を低減し、且つ、振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【００７４】
第２の効果は、スナバ回路を半導体スナバ２で形成することにより還流ダイオードＤ及びスイッチング素子Ｓ１の直近に低インダクタンスで実装することができ、さらに過渡損失を低減し、且つ、振動現象を抑制できる点である。これは、還流ダイオードＤ及びスイッチング素子Ｓ１にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できると共に、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【００７５】
なお第１の実施形態と同様、スナバ回路に用いるキャパシタの容量Ｃの大きさは、遮断状態における還流ダイオードＤとスイッチング素子Ｓ１とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が２０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。つまり、振動現象の減衰効果という観点では、Ｃ／Ｃ０が０．１倍から２０倍の範囲において、顕著な効果が得られる。一方、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にキャパシタの容量Ｃの大きさに比例する過渡電流による損失Ｅとの相互関係という観点では、第１の実施形態と同様、Ｃ／Ｃ０が概ね１０倍以下が望ましい。このことから、本実施形態で用いるスナバ回路のキャパシタの容量Ｃの大きさは還流ダイオードＤ及びスイッチング素子Ｓ１の遮断状態におけるキャパシタ成分の容量の総和に比べて、１０分の１倍以上、好ましくは１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。
【００７６】
〔第３の実施形態〕
次に、図２７，２８を参照して、本発明の第３の実施形態となる半導体装置の構成について説明する。なお本実施形態の半導体装置の構成は、第２の実施形態の半導体装置の構成と比較して、還流ダイオードＤ及びスイッチング素子Ｓ１の構成が異なるだけであるので、以下では環流ダイオードＤ及びスイッチング素子Ｓ１の構成についてのみ説明する。
【００７７】
〔環流ダイオードの断面構造〕
本実施形態における環流ダイオードＤは、図２７に示すように、図３に示す環流ダイオードＤにおけるドリフト領域１２と表面電極１３との間に炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域５１を有する。ドリフト領域１２とヘテロ半導体領域５１の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域５１の不純物密度を変えることでヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧の大きさに応じて、最適な障壁高さを得ることができる。本実施形態では、ヘテロ半導体領域５１は、Ｐ型で不純物密度が１０１９［ｃｍ-3］、厚さが０．５［μｍ］とした。なお、本実施形態においては、ヘテロ半導体領域５１と表面電極１３との接合部は、より抵抗を低減するためにオーミック接続するのが望ましい。
【００７８】
〔スイッチング素子の断面構造〕
本実施形態におけるスイッチング素子Ｓ１は、図２８に示すように、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５２上にＮ−型のドリフト領域５３が形成された基板材料で構成されている。基板領域５２としては、例えば抵抗率が数ｍ〜数１０ｍ［Ω・ｃｍ］、厚さが数〜数１００［μｍ］程度のものを用いることができる。ドリフト領域５３としては、Ｎ型の不純物密度が１０１４〜１０１７［ｃｍ-3］、厚さが数〜数１０［μｍ］のものを用いることができる。なお素子構造や必要となる耐圧の大きさに応じて抵抗率や不純物密度及び厚さが上記範囲外となっても良いが、一般に抵抗率及び厚さが小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにすることが望ましい。本実施形態では不純物密度が２×１０１６［ｃｍ-3］、厚さが５［μｍ］で耐圧が６００［Ｖ］クラスのものを用いた。また本実施形態では基板領域５２を支持基材とした場合を説明しているが、ドリフト領域５３を支持基材としても良い。
【００７９】
ドリフト領域５３中の表層部にはＰ型のウェル領域５４が形成され、ウェル領域５４中の表層部にはＮ＋型のソース領域５５が形成されている。シリコン酸化膜からなるゲート絶縁膜５６を介してドリフト領域５３，ウェル領域５４，及びソース領域５５の表層部に接するようにＮ型の多結晶シリコンからなるゲート電極５７が配設されている。ソース領域５５及びウェル領域５４に接するようにアルミニウム材料からなるソース電極５８が形成されている。ソース電極５８とゲート電極５７との間には互いに接しないように、シリコン酸化膜からなる層間絶縁膜５９が形成されている。基板領域５２にオーミック接続するようにドレイン電極６０が形成されている。このように図２８に示すＭＯＳＦＥＴはゲート電極５７が半導体基体に対して平面上に形成されている、いわゆるプレーナ構造を形成している。
【００８０】
なお本実施形態においても、還流ダイオードＤとスイッチング素子Ｓ１とを半導体スナバ２と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオードＤとスイッチング素子Ｓ１の遮断状態におけるキャパシタ容量を考慮した誘電領域２２によるキャパシタＣの設定と、基板領域２１による抵抗Ｒの設定をすることが望ましい。本実施形態では、第１及び第２の実施形態と同様、還流ダイオードＤ及びスイッチング素子Ｓ１の耐圧よりも高くなるように厚さは１［μｍ］とし、キャパシタの容量Ｃが還流ダイオードＤ及びスイッチング素子Ｓ１の遮断状態時に形成される空乏容量の和とと同程度とした。
【００８１】
〔動作〕
次に、第２の実施形態と同様、本実施形態における半導体装置の動作を図２５に示すインバータ回路の動作に対応させて詳しく説明する。
【００８２】
始めに、図２５中のスイッチング素子Ｓ１ｂがオンし、スイッチング素子Ｓ１ｂに電流が流れている状態においては、上アームのスイッチング素子Ｓ１ａ，環流ダイオードＤａ，及び半導体スナバ２ａは逆バイアス状態となり遮断状態になる。まず下アームの導通状態にあるスイッチング素子Ｓ１ｂは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５３に厚さを小さく、且つ、不純物濃度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５３の抵抗を低くすることができる。また下アームの導通状態にあるスイッチング素子Ｓ１ｂに並列に接続されている環流ダイオードＤｂ及び半導体スナバ２ｂは遮断状態を維持する。すなわち還流ダイオードＤｂであるヘテロ接合ダイオードについては、その両端に印加されている電圧がスイッチング素子Ｓ１ｂのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また半導体スナバ２ｂにおいては、キャパシタＣとして機能する誘電領域２２が電圧が変化するときのみ動作するため、スイッチング素子Ｓ１ｂのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【００８３】
一方、上アームのスイッチング素子Ｓ１ａ，環流ダイオードＤａ，及び半導体スナバ２ａも、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわちスイッチング素子Ｓ１ａであるＭＯＳＦＥＴについては、ソース端子とドレイン端子間にバイアス電圧が印加されるため、ドリフト領域５３中にはウェル領域５４とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持される。また還流ダイオードＤａであるヘテロ接合ダイオードにおいては、表面電極１３と裏面電極１４間に逆バイアス電圧が印加されるため、ドリフト領域１２中にはヘテロ半導体領域５１とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また半導体スナバ２ａにおいても、キャパシタＣとして機能する誘電領域２２が高電圧により充電された状態になり、遮断状態を維持する。このように下アームのスイッチング素子Ｓ１ｂが導通状態の時には、上下アーム共に環流ダイオードＤ及び半導体スナバ２は第２の実施形態で構成されている従来技術と同様の機能を有する。
【００８４】
次に、下アームのスイッチング素子Ｓ１ｂがターンオフして遮断状態に移行する場合について説明する。図２５に示すインバータ回路では、スイッチング素子Ｓ１ｂがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｓ１ｂの電圧上昇が起こる。まず、下アームのターンオフするスイッチング素子Ｓ１ｂに並列に接続されている環流ダイオードＤｂ及び半導体スナバ２ｂには共に、スイッチング素子Ｓ１ｂの電圧上昇に伴ってオン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち還流ダイオードＤｂにおいては、電圧の上昇に伴ってドリフト領域１２中にヘテロ半導体領域５１側から空乏層が広がる際に、電子が裏面電極１４側に過渡電流として流れ、半導体スナバ２ｂにおいては、キャパシタ容量として働く誘電領域２２が印加電圧に応じて充電されるため過渡電流が流れる。この半導体スナバ２ｂの誘電領域２２のキャパシタ容量の充電作用によって、スイッチング素子Ｓ１ｂのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり本実施形態においては、スイッチング素子Ｓ１ｂとも並列接続することで、スイッチング素子Ｓ１ｂ自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。そして本実施形態で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Ｓ１ｂが炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子Ｓ１ｂ自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまう。しかしながら本実施形態では、並列に半導体スナバ２ｂが形成されているため、効果的に振動現象を緩和することができる。すなわち本実施形態においては、スイッチング素子Ｓ１ｂの電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２ｂ中の誘電領域２２からなるキャパシタＣにも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタＣ及び抵抗Ｒによって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域２１の抵抗Ｒ成分で寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、本実施形態のように、スイッチング素子Ｓ１ｂがユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。またスイッチング素子Ｓ１ｂがより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、スイッチング素子Ｓ１ｂにおいても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。そして、スイッチング素子Ｓ１ｂの電流が遮断した後は、下アームのスイッチング素子Ｓ１ｂ，環流ダイオードＤｂ，及び半導体スナバ２ｂは定常オフ状態となり、遮断状態を維持する。
【００８５】
一方、上アームのスイッチング素子Ｓ１ａと並列に接続されている環流ダイオードＤａ及び半導体スナバ２ａは、下アームのスイッチング素子Ｓ１ｂのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。還流ダイオードＤａのドリフト領域１２中に広がっていた空乏層が後退し、ヘテロ半導体領域５１とドリフト領域１２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤａは導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域１２側及びヘテロ半導体領域５１側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域１２中をほぼ裏面電極１４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るためにドリフト領域１２の不純物濃度や厚さが制限されるのに対して、本実施形態においては、ヘテロ障壁をヘテロ半導体領域５１の不純物濃度を制御することによって変えることができるため、ドリフト領域１２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
【００８６】
また半導体スナバ２ａにおいては、還流ダイオードＤａが逆バイアス状態から順バイアス状態に移行する際に、誘電領域２２に充電されていた電荷が過渡電流として放電される。本実施形態では、誘電領域２２のキャパシタＣとしての容量が還流ダイオードＤａ及びスイッチング素子Ｓ１ａに形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオードＤａに流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ２ａは、過渡電流が流れた後は定常状態に移行し電流は遮断される。また並列接続されているスイッチング素子Ｓ１ａについても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５４とドリフト領域５３との間のＰＮ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。但し、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子Ｓ１ａ中のドリフト領域５３中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ２ａと同様、並列する還流ダイオードＤａに流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２ａ及びスイッチング素子Ｓ１ａは過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオードＤａのみが導通状態となる。
【００８７】
次に下アームのスイッチング素子Ｓ１ｂがターンオンし、再びスイッチング素子Ｓ１ｂがオン状態に移行する動作について説明する。図２５に示すインバータ回路では、スイッチング素子Ｓ１ｂがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｓ１ｂに電流が流れ始める。下アームのターンオンするスイッチング素子Ｓ１ｂに並列に接続されている環流ダイオードＤｂ及び半導体スナバ２ｂには共に、スイッチング素子Ｓ１ｂに電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき還流ダイオードＤｂにおいては、電圧の減少に伴ってドリフト領域１２中に広がっていた空乏層はヘテロ半導体領域５１側に徐々に狭まり、裏面電極１４側からドリフト領域１２中に電子が過渡電流として流れる。また半導体スナバ２ｂにおいては、キャパシタ容量として働く誘電領域２２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｓ１ｂに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２ｂ及び還流ダイオードＤｂは過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｓ１ｂのみが導通状態となる。
【００８８】
一方、上アームのスイッチング素子Ｓ１ａと並列に接続されている環流ダイオードＤａ及び半導体スナバ２ａは、下アームのスイッチング素子Ｓ１ｂのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。ヘテロ接合ダイオードである還流ダイオードＤａにおいては、裏面電極１４側からドリフト領域１２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして順バイアス電圧がヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域１２中にはヘテロ半導体領域５１とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。本実施形態では、第１及び第２の実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。さらに本実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２ｂを組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち本実施形態においては、還流ダイオードＤａが逆回復動作する場合に、ドリフト領域１２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｓ１ａ及び半導体スナバ２ａ中の誘電領域２２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子Ｓ１ａ及び半導体スナバ２ａ中にも相応の過渡電流が流れ始める。本実施形態においては、キャパシタＣの大きさを還流ダイオードＤａ及びスイッチング素子Ｓ１ａに流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｓ１ｂのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。さらに半導体スナバ２ａに流れる電流を基板領域２１の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり還流ダイオードＤａがヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施形態で説明したショットキーバリアダイオードを用いた場合と同様、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２ａで解決できる。このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。  
〔第４の実施形態〕
次に、図２９を参照して、本発明の第４の実施形態となる半導体装置の構成について説明する。なお本実施形態の半導体装置の構成は、第３の実施形態の半導体装置の構成と比較して、スイッチング素子Ｓ１の構成が異なるだけであるので、以下ではスイッチング素子Ｓ１の構成についてのみ説明する。
【００８９】
〔スイッチング素子の断面構造〕
本実施形態におけるスイッチング素子Ｓ１では、図２９に示すように、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５２上にＮ−型のドリフト領域５３が形成され、ドリフト領域５３の基板領域５２との接合面に対向する主面に接するようにＮ型の多結晶シリコンからなるヘテロ半導体領域６１が形成されている。つまりドリフト領域５３とヘテロ半導体領域６１の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６１とドリフト領域５３との接合面に共に接するように、シリコン酸化膜から成るゲート絶縁膜５６が形成されている。ゲート絶縁膜５６上にはゲート電極５７が形成され、ヘテロ半導体領域６１のドリフト領域５３との接合面に対向する対面にはソース電極５８が形成されている、基板領域５２にはドレイン電極６０が接続するように形成されている。ゲート電極５７とソース電極５８を絶縁するようにシリコン酸化膜からなる層間絶縁膜５９が形成されている。
【００９０】
〔動作〕
次に図２９に示すスイッチング素子Ｓ１の動作について説明する。
【００９１】
図２９に示すスイッチング素子Ｓ１においても、ＭＯＳＦＥＴと同様、ソース電極５８を接地しドレイン電極６０に正電位が印加されるようにして使用する。始めに、ゲート電極５７を接地電位又は負電位とした場合、スイッチング素子Ｓ１は遮断状態を保持する。これは、ヘテロ半導体領域６１とドリフト領域５３とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。次に遮断状態から導通状態へと転じるべくゲート電極５７に正電位を印加した場合、ゲート絶縁膜５６を介してゲート電界が及ぶヘテロ半導体領域６１及びドリフト領域５３の表層部には電子の蓄積層が形成される。するとヘテロ半導体領域６１及びドリフト領域５３の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域５３側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚さが小さくなる。その結果、電子電流が導通する。このとき、図２９に示すスイッチング素子Ｓ１においては、電流の導通及び遮断を制御するいわゆるチャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚さ程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２によって導通損失と過渡損失をさらに高いレベルで両立することができる。
【００９２】
次に本実施形態において導通状態から遮断状態に移行すべく、再びゲート電極５７を接地電位とすると、ヘテロ半導体領域６１及びドリフト領域５３のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そしてヘテロ半導体領域６１からドリフト領域５３への伝導電子の流れが止まり、さらにドリフト領域５３中にあった伝導電子は基板領域５２に流れ枯渇すると、ドリフト領域５３側にはヘテロ接合部から空乏層が広がり遮断状態となる。また図２９に示すスイッチング素子Ｓ１においては、ソース電極５８を接地し、ドレイン電極６０に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極５８及びゲート電極５７を接地電位とし、ドレイン電極６０に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域５３側からヘテロ半導体領域６１側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお上述したゲート電極５７を接地にせずに制御電極として使用する場合も可能である。このように図２９に示すスイッチング素子Ｓ１においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば還流ダイオードＤを図２９に示すスイッチング素子Ｓ１で共用することができる。すなわち、図２９に示すスイッチング素子Ｓ１では還流ダイオードＤを別チップで形成する以外にも、還流ダイオードＤとスイッチング素子Ｓ１を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２による振動現象をさらに低減することができる。また配線長が短くなることは振動電流により配線から発する放射ノイズを低減させる効果もある。またチップサイズの低減によってコストが低減されると共に、還流ダイオードＤとスイッチング素子Ｓ１とのキャパシタ容量の和が小さくなるため、半導体スナバ２に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
【００９３】
以上、図２９に示すスイッチング素子Ｓ１においては、ヘテロ半導体領域６１に用いる材料として多結晶シリコンを用いたが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等のその他のシリコン材料や、ゲルマニウムやシリコンゲルマン等のその他の半導体材料や、６Ｈ，３Ｃ等のその他のポリタイプ等、どの材料でもかまわない。またドリフト領域５３としてＮ型の炭化珪素を、ヘテロ半導体領域６１としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
【００９４】
〔第５の実施形態〕
次に、図３０を参照して、本発明の第５の実施形態となる半導体装置の構成について説明する。なお本実施形態の半導体装置の構成は、第３の実施形態の半導体装置の構成と比較して、スイッチング素子Ｓ１の構成が異なるだけであるので、以下ではスイッチング素子Ｓ１の構成についてのみ説明する。
【００９５】
〔スイッチング素子の断面構造〕
本実施形態におけるスイッチング素子Ｓ１は、図３０に示すように、ＪＦＥＴと呼ばれる接合型のＦＥＴにより構成されている。具体的には、図３０に示すスイッチング素子Ｓ１では、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５２上にＮ−型のドリフト領域５３が形成され、ドリフト領域５３中にはＮ＋型のソース領域６２とＰ型のゲート領域６３が形成されている。ゲート領域６３はゲート電極５７に接続され、ソース領域６２はソース電極５８に接続されている。基板領域５２はドレイン電極６０に接続されている。符号５９は層間絶縁膜を示す。
【００９６】
図３０に示すスイッチング素子Ｓ１を構成するＪＦＥＴは、ＭＯＳＦＥＴと同様、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。さらにＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００［℃］を超えるような高い温度でのオペレーションが比較的容易である。このことからＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお高温用途においては、半導体スナバ２においてもキャパシタ容量としてシリコン酸化膜を用いない空乏層容量を用いる構成の方が信頼性を確保しつつ効果を発揮することができる。
【００９７】
〔第６の実施形態〕
次に、図３１を参照して、本発明の第６の実施形態となる半導体装置の構成について説明する。なお本実施形態の半導体装置の構成は、第２の実施形態の半導体装置の構成と比較して、還流ダイオードＤの構成が異なるだけであるので、以下では環流ダイオードＤの構成についてのみ説明する。
【００９８】
〔環流ダイオードの断面構造〕
本実施形態における環流ダイオードＤは、図３１に示すように、シリコンからなるＮ＋型の基板領域７０上にＮ−型のドリフト領域７１が形成された基板材料で構成されている。基板領域７０としては、例えば抵抗率が数ｍ〜数１０ｍ［Ω・ｃｍ］、厚さが数１０〜数１００［μｍ］程度のものを用いることができる。ドリフト領域７１としては、例えばＮ型の不純物密度が１０１３〜１０１７［ｃｍ-3］、厚さが数〜数１００［μｍ］のものを用いることができる。本実施形態では、不純物密度が１０１４［ｃｍ-3］、厚さが５０［μｍ］で耐圧が６００［Ｖ］クラスのものを用いた。なお本実施形態では、半導体基体が、基板領域７０とドリフト領域７１の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域７０のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また本実施形態では一例として耐圧が６００［Ｖ］クラスの場合を説明しているが、耐圧クラスは限定されない。ドリフト領域７１の基板領域７０との接合面に対向する主面に接するようにＰ型の反対導電型領域７２が形成され、反対導電型領域７２に接続するように表面電極１３が形成され、基板領域７０と接するように裏面電極１４が形成されている。なお、図３１で示す還流ダイオードＤはＰＮ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成を含んでいても良い。
【００９９】
図３１に示すＰＮ接合ダイオードがソフトリカバリダイオードとして働くようにする１つの手法として、例えば導通時にドリフト領域７１中に注入される少数キャリアのライフタイムを制御する方法がある。例えばドリフト領域７１中にイオン照射等を用いて反対導電型領域７２に近い側と基板領域７０に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復動作時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域７０側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。しかしながら、少数キャリアのライフタイムを制御したＰＮ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さい時には逆回復動作時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図３１に示す環流ダイオードＤに流れる過渡電流は図３に示すユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２が無い状態だと振動現象が生じる。しかしながら本実施形態のように、半導体スナバ２を並列接続することで低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また炭化珪素からなるＰＮ接合ダイオード等のシリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってＰ型領域を形成した場合等、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。またいずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でＰＮ接合ダイオードを逆回復動作させる場合にも本実施形態の効果を得ることができる。このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
【０１００】
なお図３１に示す還流ダイオードＤは第１の実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオードＤと半導体スナバ２のみの並列接続としても良い。また第３の実施形態では、第２の実施形態で説明した還流ダイオードＤとスイッチング素子Ｓ１が共に異なる組み合わせで説明してきたが、還流ダイオードＤとスイッチング素子Ｓ１の組み合わせはどれを組み合わせても良い。すなわち、例えば還流ダイオードＤは第２の実施形態で説明したショットキーバリアダイオードを用いて、スイッチング素子Ｓ１は第３に実施形態で説明したＭＯＳＦＥＴを組み合わせても良い。また、還流ダイオードＤとスイッチング素子Ｓ１とを同一チップ上に形成していても良い。
【０１０１】
〔第７の実施形態〕
次に、図３２乃至図３９を参照して、本発明の第７の実施形態となる半導体装置の構成について説明する。
【０１０２】
〔半導体装置の実装構造〕
本実施形態では、第１の実施形態における環流ダイオードＤと半導体スナバ２が１つのチップ上に形成されている。具体的には、本実施形態では、図３２に示すように、カソード側金属膜４ｂ上に半導体スナバ２を内蔵した還流ダイオードＤ（半導体スナバ内蔵環流ダイオード８０）が配置されている。そして半導体スナバ内蔵環流ダイオード８０のカソード電極は例えば半田やろう材等の接合材料を介して端子Ｔ１に接続され、アノード電極は例えばアルミワイヤやアルミリボン等の金属配線５ｅを介してアノード側金属膜４ａに接続されている。
【０１０３】
〔半導体スナバ内蔵環流ダイオードの断面構造〕
半導体スナバ内蔵還流ダイオード８０は、図３３に示すように、半導体チップの領域Ｒ１側に形成された還流ダイオードＤと領域Ｒ２側に形成された半導体スナバ２を有する。
【０１０４】
〔環流ダイオードの断面構造〕
環流ダイオードＤは、ドリフト領域１２と表面電極１３の接合面端部にドリフト領域１２と表面電極１３とそれぞれ接する例えばシリコン酸化膜からなるフィールド絶縁膜８１が形成されている点以外は上記第１の実施形態における環流ダイオードＤと同じ構成であるので、詳細な説明は省略する。フィールド絶縁膜８１は、還流ダイオードＤを半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために一般的に用いられる構造である。本実施形態においては、図２６に一例としてフィールド絶縁膜８１の端部形状として、表面電極１３と接する部分が直角である場合を示しているが、端部が鋭角形状になっていても勿論良い。またフィールド絶縁膜８１が形成される外周端部の構成として、例えば図３４に示すように、ドリフト領域１２中の表面電極１３とフィールド絶縁膜８１とが接する部分にＰ型の電界緩和領域８２を形成しても良い。また図３４に示す構成に加えて電界緩和領域８２の外周を囲むように１本又は複数本のガードリングが形成されていても良い。
【０１０５】
〔半導体スナバの断面構造〕
還流ダイオードＤの外周端部の電界緩和のために形成されたフィールド絶縁膜８１の所定領域上に、例えば多結晶シリコンからなる抵抗領域８３が形成されている。そしてこの抵抗領域８３に接するように表面電極８４が形成され、還流ダイオードＤのアノード電極と同電位となっている。つまり本実施形態における半導体スナバ２は、抵抗領域８３が抵抗Ｒとして機能し、フィールド絶縁膜８１がキャパシタＣとして機能する。抵抗領域８３は必要な抵抗値の大きさに応じて不純物濃度や厚さを変えることができる。またフィールド絶縁膜８１についても、必要な耐圧及びキャパシタＣの容量の大きさに応じて、厚さや面積を決めることができる。耐圧については、半導体スナバ２の機能としてだけではなく、還流ダイオードＤの電界緩和という機能を満たすためのフィールド絶縁膜８１の破壊防止のために、還流ダイオードＤで形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタＣの容量については、還流ダイオードＤが遮断状態時（高電圧印加時）に充電される空乏層容量に対し１００分の１から１００倍程度の範囲内で選ぶことができるが、十分なスナバ機能を発揮し、且つ、損失の増加を極力抑え、必要となるチップ面積を考慮すると、概ね１０分の１から１０倍程度の範囲内であることが望ましい。
【０１０６】
本実施形態では、例えば還流ダイオードＤのショットキーバリアダイオードよりも耐圧が高くなるように、厚さは１［μｍ］μｍとし、キャパシタＣの容量は還流ダイオードＤの遮断状態時に形成される空乏層容量と同程度としたものを用いた場合で説明する。なおフィールド絶縁膜８１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ、電界緩和機能とキャパシタＣとして機能する誘電材料であればどのような材料でも良いが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であればさらによい。また抵抗領域８３の抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定することが望ましい。このように１チップに還流ダイオードＤと半導体スナバ２が形成された場合であっても、第１の実施の形態で説明した動作及び効果を得ることができる。
【０１０７】
本実施形態では、還流ダイオードＤと半導体スナバ２が支持基体としての基板領域１１及びドリフト領域１２を共用し、且つ、電極材として表面電極１３及び裏面電極１４を共用している。また還流ダイオードＤの電解緩和機能として働くフィールド絶縁膜８１もキャパシタＣの機能として共用することができる。つまりこれらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また還流ダイオードＤ及び半導体スナバ２の表面電極１３が共通の電極となることにより、第１の実施形態のように金属配線５ａ，５ｂで接続されている場合と比較して、配線等に生じる寄生インダクタンスをさらに低減することができることから、還流ダイオードＤにおける振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。
【０１０８】
本実施形態をＬ負荷回路に用いた場合には、還流ダイオードＤと半導体スナバ２とを１チップ化した新たな効果を生むことができる。すなわち上記実施形態を通して説明してきたように、還流ダイオードＤが遮断時及び導通時には半導体スナバ２は動作せずに過渡時のみ動作をし、還流ダイオードＤの空乏層容量及び半導体スナバ２のキャパシタ容量Ｃに起因して発生する過渡電流を消費するべく抵抗Ｒが発熱する。一方、還流ダイオードＤにおいては、ターンオン及びターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオードＤが最も発熱することが定常の導通時となる。換言すれば、還流ダイオードＤと半導体スナバ２とスイッチング回路の一連の動作の中で発熱するタイミングが異なる。このため、１チップ化することによって例えば還流ダイオードＤが導通時に発熱している際には半導体スナバ２の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。すなわち１チップ化することにより還流ダイオードＤの導通性能も向上することができる。以上のように、本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、半導体装置の小型化及び低コスト化を実現することができる。
【０１０９】
なお上記説明では、還流ダイオードＤがショットキーバリアダイオードにより構成されている場合を説明したが、図３５に示すように環流ダイオードＤがヘテロ接合ダイオードにより構成されている場合であっても同様に１チップ化を容易に実現することができる。図３５に示す構造では、基板領域１１、ドリフト領域１２、ヘテロ半導体領域５１、表面電極１３，及び裏面電極１４からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜８１がドリフト領域１２とヘテロ半導体領域５１との接合面の端部にドリフト領域１２とヘテロ半導体領域５１とそれぞれ接するように形成されている。またフィールド絶縁膜８１の所定領域上に例えば多結晶シリコンからなる抵抗領域８３が形成されている。そして抵抗領域８３に接するように表面電極８４が形成され、還流ダイオードＤのアノード電極と同電位となっている。図３５に示す構造においても図３３に示す構造と同様に、フィールド絶縁膜８１の端部の形状は鋭角形状でも良いし、図３４に示す構造のようにＰ型の電界緩和領域８２が形成されていても良い。また、電界緩和領域８２の外周を囲むように１本又は複数本のガードリングが形成されていても良い。この図３５に示す構造は、抵抗領域８３を還流ダイオードＤのヘテロ半導体領域５１と同一材料で形成している点にある。このような構成することにより、還流ダイオードＤとしてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程をさらに簡略化し、半導体装置の低コスト化を実現することができる。
【０１１０】
また図３６乃至図３９に示すような構成で還流ダイオードＤと半導体スナバ２とを１チップ化するようにしてもよい。図３６に示す構造は、図３３に示す構造に対し半導体スナバ２の抵抗Ｒを低濃度ドリフト領域１２ｂで構成している点が異なっている。本実施形態は、例えば基板領域１１と低濃度ドリフト領域１２ｂからなる半導体材料を用いてドリフト領域１２ａを不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオードＤと半導体スナバ２を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。図３７に示す構造は、図３３に示す構造に対して、ショットキーバリアダイオードの代わりにユニポーラ動作と同等の動作を有するＰＮ接合ダイオードで還流ダイオードＤを構成した点が異なっている。本実施形態においても、図３３に示す構造と同様、１チップ化が容易に実現でき、振動現象をさらに抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、半導体装置の小型化及び低コスト化を実現することができる。
【０１１１】
図３８に示す構造は、図３７に示す構造に対して、半導体スナバ２の抵抗Ｒを低濃度ドリフト領域１２ｂで構成している点が異なっている。本実施形態は、例えば基板領域１１と低濃度ドリフト領域１２ｂからなる半導体材料を用いてドリフト領域１２ａを不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオードＤと半導体スナバ２を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。
【０１１２】
図３９に示す構造は、図３８に示す構造に対し、半導体スナバ２のキャパシタ容量Ｃ成分の一部を反対導電型領域２８ｂと低濃度ドリフト領域１２ｂとの間に形成されるＰＮ接合で構成している点が異なっている。本実施形態は、例えば基板領域１１と低濃度ドリフト領域１２ｂからなる半導体材料を用いてドリフト領域１２ａを不純物導入と不純物の活性化によって形成し、還流ダイオードＤとして働く反対導電型領域２８ａと半導体スナバ２として働く反対導電型領域２８ｂとを同時に不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることにより、還流ダイオードＤと半導体スナバ２とを同一プロセスで形成できるため、製造工程を簡略化でき製造コストを低減することができる。またこの場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。なお本実施形態では半導体スナバ２のキャパシタ容量成分の構成として、反対導電型領域２８ｂと低濃度ドリフト領域１２ｂとの間に形成されるＰＮ接合の空乏層容量と、フィールド絶縁膜８１による容量とが直列に接続した容量の場合を例示しているが、ＰＮ接合容量のみの構成としても良い。
【０１１３】
以上、還流ダイオードＤと半導体スナバ２とを１チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオードＤと半導体スナバ２の組み合わせを入れ替えて１チップ化してももちろん良い。また本実施形態においては、第１の実施形態に対応する還流ダイオードＤと半導体スナバ２のみが並列接続している場合で例示してきたが、スイッチング素子が並列接続されるような回路においても同様に本発明の効果を発揮することができる。いずれにしても、少なくとも還流ダイオードＤと半導体スナバ２とを１チップ化することで、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、半導体装置の小型化及び低コスト化を実現することができる。
【０１１４】
また第１の実施形態と同様、キャパシタＣの容量の大きさは遮断状態における還流ダイオードＤ又は還流ダイオードＤとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対し、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が２０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。つまり振動現象の減衰効果という観点では、Ｃ／Ｃ０が０．１〜２０倍の範囲内において顕著な効果が得られる。一方、スナバ回路に形成するキャパシタＣの容量の大きさによって、過渡動作時にキャパシタＣの容量の大きさに比例する過渡電流による損失との相互関係という観点では、Ｃ／Ｃ０は概ね１０倍以下であることが望ましい。以上のことから、本実施形態で用いるスナバ回路のキャパシタＣの容量の大きさは還流ダイオードＤ及びスイッチング素子の遮断状態におけるキャパシタ成分の容量の総和に比べて、１／１０倍以上、好ましくは１０倍以下の範囲内で選択することにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。
【０１１５】
〔第８の実施形態〕
最後に、図４０乃至図４４を参照して、本発明の第８の実施形態となる半導体装置の構成について説明する。
【０１１６】
〔半導体装置の実装構造〕
本実施形態では、第２の実施形態におけるスイッチング素子Ｓ１と半導体スナバ２が１つのチップ上に形成されている。具体的には、本実施形態では、図４０に示すように、カソード側金属膜４ｂ上に半導体スナバ２を内蔵したスイッチング素子Ｓ１（半導体スナバ内蔵スイッチング素子９０）が配置されている。そして半導体スナバ内蔵スイッチング素子９０のコレクタ電極は例えば半田やろう材等の接合材料を介して端子Ｔ１に接続され、エミッタ電極は例えばアルミワイヤやアルミリボン等の金属配線５ｂを介してアノード側金属膜４ａに接続されている。また半導体スナバ内蔵スイッチング素子９０のゲート電極は例えばアルミワイヤやアルミリボン等の金属配線５ｃを介して端子Ｔ３に接続されている。
【０１１７】
〔半導体スナバ内蔵スイッチング素子の断面構造〕
半導体スナバ内蔵スイッチング素子９０は、図４１に示すように、半導体チップの領域Ｒ３側に形成されたスイッチング素子Ｓ１と領域Ｒ４側に形成された半導体スナバ２を有する。
【０１１８】
〔スイッチング素子の断面構造〕
スイッチング素子Ｓ１は、一般的なＩＧＢＴにより構成され、例えばシリコンを材料としたＰ＋型の基板領域４１上にＮ型のバッファ領域４２を介してＮ−型のドリフト領域４３が形成された基板材料で構成されている。ドリフト領域４３中の表層部にＰ型のウェル領域４４が、さらにウェル領域４４中の表層部にＮ＋型エミッタ領域４５が形成されている。そしてドリフト領域４３、ウェル領域４４、及びエミッタ領域４５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４６を介して例えばＮ型の多結晶シリコンからなるゲート電極４７が配設されている。さらにエミッタ領域４５及びウェル領域４４に接するように例えばアルミ材料からなるエミッタ電極４８が形成されている。また基板領域４１にオーミック接続するようにコレクタ電極５０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極４７が半導体基体に対して平面上に形成されているいわゆるプレーナ型をしている。また本実施形態では、ドリフト領域４３又はウェル領域４４の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜９１が形成されている。フィールド絶縁膜９１は、スイッチング素子Ｓ１を半導体チップとして製造する際に、例えばチップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、フィールド絶縁膜９１の端部形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜９１が形成される外周端部の構成として、ウェル領域４４の外周を囲むように１本又は複数のガードリングが形成されていても良い。
【０１１９】
〔半導体スナバの断面構造〕
スイッチング素子Ｓ１の外周端部の電界緩和に用いられているフィールド絶縁膜９１の所定領域上に、例えばスイッチング素子Ｓ１のゲート絶縁膜４６や層間絶縁膜（図示せず）等を形成する際に形成される絶縁膜９２を介して多結晶シリコンからなる抵抗領域９３が形成されている。なお本実施形態においては絶縁膜９２が形成された場合について例示しているが、絶縁膜９２を介さずフィールド絶縁膜９１上に抵抗領域９３が形成されていても勿論良い。そして抵抗領域９３に接するように表面電極９４が形成され、スイッチング素子Ｓ１のエミッタ電極と同電位となっている。つまり、本実施形態における半導体スナバ２は、抵抗領域９３は抵抗Ｒとして機能し、フィールド絶縁膜９１及び絶縁膜９２はキャパシタＣとして機能する。抵抗領域９３は必要な抵抗値の大きさに応じて不純物濃度や厚さを変えることができる。フィールド絶縁膜９１についても、必要な耐圧及びキャパシタＣの容量の大きさに応じて厚さや面積を決めることができる。耐圧については、半導体スナバ２の機能としてだけではなく、スイッチング素子Ｓ１の電界緩和という機能を満たすためのフィールド絶縁膜９１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。またキャパシタＣの容量については、同一チップ上のスイッチング素子Ｓ１と共に並列に接続される還流ダイオードＤがそれぞれ遮断状態時（高電圧印加時）に充電される空乏層容量に対して、１００分の１から１００倍程度の範囲内で選ぶことができるが、十分なスナバ機能を発揮し、且つ、損失の増加を極力抑え、必要となるチップ面積を考慮すると、概ね１０分の１から１０倍程度の範囲内であることが望ましい。
【０１２０】
本実施形態においては、スイッチング素子Ｓ１の耐圧よりも高くなるように例えば厚さは１［μｍ］とし、キャパシタＣの容量がスイッチング素子Ｓ１と還流ダイオードＤの遮断状態時に形成される空乏層容量の和と同程度としたものを用いた場合で説明する。なおフィールド絶縁膜９１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ、電界緩和機能とキャパシタＣとして機能する誘電材料であればどのような材料でも良い。また抵抗領域９３の抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定することが望ましい。このように１チップにスイッチング素子Ｓ１と半導体スナバ２が形成された場合にも、第１の実施形態で説明した動作及び効果を得ることができる。
【０１２１】
さらに本実施形態では、スイッチング素子Ｓ１と半導体スナバ２が支持基体としての基板領域４１，バッファ領域４２，及びドリフト領域４３を共用し、且つ、電極材としてエミッタ電極４８とコレクタ電極５０を共用している。さらにスイッチング素子Ｓ１の電界緩和機能として働くフィールド絶縁膜９１もキャパシタＣの機能として共用することができる。さらにスイッチング素子Ｓ１のゲート電極４７として働く多結晶シリコン膜を抵抗Ｒ成分として抵抗領域９３として同様に作成することができる。つまり、これらの部分については同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。またスイッチング素子Ｓ１及び半導体スナバ２のエミッタ電極４８が共通の電極となり、第２の実施形態では金属配線５ｂ，５ｃにより接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、並列接続している還流ダイオードＤの逆回復時における振動現象をさらに低減することができる。さらに、本実施形態をインバータ回路に用いた場合には、スイッチング素子Ｓ１と半導体スナバ２とを１チップ化した新たな効果を生むことができる。すなわち還流ダイオードＤが逆回復動作をする場合においては、半導体スナバ２は振動現象を緩和するべく、還流ダイオードＤ，スイッチング素子Ｓ１の空乏層容量及び半導体スナバ２のキャパシタＣの容量に起因して発生する過渡電流を消費し抵抗Ｒが発熱する。一方、還流ダイオードＤが逆回復動作をする場合においては、それに並列接続されているスイッチング素子Ｓ１は導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ２の部分が発熱している際にはスイッチング素子Ｓ１は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり１チップ化することによって発熱による抵抗領域９３の高集積化が期待できる。以上のように本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、半導体装置の小型化及び低コスト化を実現することができる。
【０１２２】
なお上記説明ではスイッチング素子Ｓ１がＩＧＢＴにより構成されている場合を説明したが、図４２に示すようにスイッチング素子Ｓ１がＭＯＳＦＥＴにより構成されている場合であっても同様に１チップ化を容易に実現することができる。図４２に示すＭＯＳＦＥＴ構造は炭化珪素半導体基体により構成され、Ｎ＋型である基板領域５２上にＮ−型のドリフト領域５３が形成された基板材料を用いて形成されている。またドリフト領域５３中の表層部にはＰ型のウェル領域５４、ウェル領域５４中の表層部にはＮ＋型ソース領域５５が形成されている。そしてドリフト領域５３，ウェル領域５４，及びソース領域５５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５６を介して、例えばＮ型の多結晶シリコンからなるゲート電極５７が配設されている。さらにソース領域５５及びウェル領域５４に接するようにソース電極５８が形成され、基板領域５２にオーミック接続するようにドレイン電極６０が形成されている。  
また図４２に示す構造では、ドリフト領域５３又はウェル領域５４の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜９１が形成されている。フィールド絶縁膜９１は、スイッチング素子Ｓ１を半導体チップとして製造する際に、例えばチップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、フィールド絶縁膜９１の端部形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜９１が形成される外周端部の構成として、ウェル領域５４の外周を囲むように１本又は複数本のガードリングが形成されていても良い。
【０１２３】
図４２に示す構造では、スイッチング素子Ｓ１の外周端部の電界緩和に用いられているフィールド絶縁膜９１の所定領域上に、例えばスイッチング素子Ｓ１のゲート絶縁膜５６を形成する際に形成される絶縁膜９２や層間絶縁膜（図示せず）等を介して、多結晶シリコンからなる抵抗領域９３が形成されている。なお本実施形態においては絶縁膜９２が形成された場合について例示しているが、絶縁膜９２を介さずフィールド絶縁膜９１上に抵抗領域９３が形成されていても勿論良い。そして抵抗領域９３に接するように表面電極９４が形成され、スイッチング素子Ｓ１のソース電極と同電位となっている。つまり本実施形態における半導体スナバ２は、抵抗領域９３は抵抗Ｒとして機能し、フィールド絶縁膜９１及び絶縁膜９２はキャパシタＣとして機能する。抵抗領域９３は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。図４２に示す構造の特徴は、抵抗領域９３をスイッチング素子Ｓ１のゲート電極５７と同一材料で形成している点にある。このような構成によれば、スイッチング素子Ｓ１としてＭＯＳＦＥＴを用いた場合の効果に加え、製造工程をさらに簡略化し、半導体装置の低コスト化を実現することができる。
【０１２４】
またスイッチング素子Ｓ１としてＩＧＢＴを用いる代わりに図４３に示すようにＪＦＥＴを用いてもよい。図４３に示す構造では、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５２上にＮ−型のドリフト領域５３が形成され、Ｎ＋型のソース領域５５とＰ型のゲート領域５９とが形成されている。またゲート領域５９はゲート電極５７に接続され、ソース領域５５はソース電極５８に接続され、基板領域５２はドレイン電極６０に接続されている。図４３に示す構造では、ドリフト領域５２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜９１が形成されている。フィールド絶縁膜９１は、スイッチング素子Ｓ１を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。本実施形態においては、フィールド絶縁膜９１の端部形状として直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。またフィールド絶縁膜９１が形成される外周端部の構成として、ゲート領域５９の外周を囲むように１本又は複数本のガードリングが形成されていても良い。
【０１２５】
図４３に示す構造では、スイッチング素子Ｓ１の外周端部の電界緩和に用いられているフィールド絶縁膜９１の所定領域上に、例えばスイッチング素子Ｓ１の絶縁膜５６を形成する際に形成される絶縁膜９２や層間絶縁膜（図示せず）等を介して、多結晶シリコンからなる抵抗領域９３が形成されている。なお本実施形態においては絶縁膜９２が形成された場合について例示しているが、絶縁膜９２を介さずフィールド絶縁膜９１上に抵抗領域９３が形成されていても勿論良い。そして抵抗領域９３に接するように表面電極９４が形成され、スイッチング素子Ｓ１のソース電極５８と同電位となっている。つまり、本実施形態における半導体スナバ２は、抵抗領域９３は抵抗Ｒとして機能し、フィールド絶縁膜９１及び絶縁膜９２はキャパシタＣとして機能する。抵抗領域９３は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
【０１２６】
またスイッチング素子Ｓ１としてＩＧＢＴを用いる代わりに図４４に示すようにヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いてもよい。図４４に示す構造では、
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５２上にＮ−型のドリフト領域５３が形成され、ドリフト領域５３の基板領域５２との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域６１が形成されている。そしてヘテロ半導体領域６１とドリフト領域５３との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜５６が形成されている。またゲート絶縁膜５６上にはゲート電極５７が、ヘテロ半導体領域６１のドリフト領域５３との接合面に対向する対面にはソース電極５８が、基板領域５２にはドレイン電極６０が形成されている。
【０１２７】
また図４４に示す構造では、ドリフト領域５３の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜９１が形成されている。フィールド絶縁膜９１は、スイッチング素子Ｓ１を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。本実施形態においては、フィールド絶縁膜９１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。またフィールド絶縁膜９１が形成される外周端部の構成として、ウェル領域を形成したり、その外周を囲むように１本又は複数本のガードリングが形成されていても良い。
【０１２８】
また図４４に示す構造では、スイッチング素子Ｓ１の外周端部の電界緩和に用いられているフィールド絶縁膜９１の所定領域上に多結晶シリコンからなる抵抗領域９３が形成されている。そして抵抗領域９３に接するように表面電極９４が形成され、スイッチング素子Ｓ１のソース電極と同電位となっている。つまり本実施形態における半導体スナバ２は、抵抗領域９３は抵抗Ｒとして機能し、フィールド絶縁膜９１はキャパシタＣとして機能する。抵抗領域９３は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。この図４４に示す構造の特徴は、抵抗領域９３をスイッチング素子Ｓ１のヘテロ半導体領域６１と同一材料で形成している点にある。また抵抗領域９３をスイッチング素子Ｓ１のゲート電極５７と同一材料でも形成できる。
【０１２９】
さらに図４４に示す構造では、スイッチング素子Ｓ１をユニポーラ型の還流ダイオードとしても使用ができるため、還流ダイオードＤを共用することができる。すなわち、還流ダイオードＤを別チップで形成する以外にも、還流ダイオードＤとスイッチング素子Ｓ１と半導体スナバ２とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２による振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。またチップサイズの低減によってコストが低減されると共に、還流ダイオードＤとスイッチング素子Ｓ１とのキャパシタ容量の和が小さくなるため、半導体スナバ２に必要なキャパシタＣの容量も小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
【０１３０】
以上、スイッチング素子Ｓ１と半導体スナバ２とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ２の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域９３以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ２のキャパシタ容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜９１以外にも、ＰＮ接合やヘテロ接合等の逆バイアス時に空乏層を形成する構成とし、空乏層容量を用いても良い。また、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴ等のように、スイッチング素子Ｓ１中に還流ダイオードＤを内蔵する構成とし、半導体スナバ２と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象をさらに抑制し、過渡性能と導通性能を共に向上すると同時に、半導体装置の小型化及び低コスト化を実現することができる。
【０１３１】
以上、本発明者らによってなされた発明を適用した実施の形態について説明したが、この実施形態による本発明の開示の一部をなす記述及び図面により本発明は限定されることはない。すなわち、本実施形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれる。
【符号の説明】
【０１３２】
１：半導体装置
２：半導体スナバ
３：絶縁基板
４ａ：アノード側金属膜
４ｂ：カソード側金属膜
５ａ，５ｂ：金属配線
１１：基板領域
１２：ドリフト領域
１３，２３：表面電極
１４，２４：裏面電極
２１：基板領域
２２：誘電領域
Ｃ：キャパシタ
Ｄ：環流ダイオード
Ｒ：抵抗
Ｔ１，Ｔ２：端子
【図１】
2010192827.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010192827.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2010192827.tif 000015
【図１４】
2010192827.tif 000016
【図１５】
2010192827.tif 000017
【図１６】
2010192827.tif 000018
【図１７】
2010192827.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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