(57)【要約】【課題】安定なＦＥＴ特性を得ること。【解決手段】本半導体装置の製造方法は、基板上にＧａＮ系半導体層を形成する工程と、ＡＬＤ装置内で、ゲート絶縁膜の成長温度に比べ高い温度で熱処理を実施し、前記ＧａＮ系半導体層の表面のフッ素を除去する工程Ｓ２０と、前記フッ素を除去する工程Ｓ２０の後、前記ＡＬＤ装置内で、前記ＧａＮ系半導体層の表面に前記ゲート絶縁膜を形成する工程Ｓ１６と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上にＧａＮ系半導体層を形成する工程と、
ＡＬＤ装置内で、ゲート絶縁膜の成長温度に比べ高い温度で熱処理を実施し、前記ＧａＮ系半導体層の表面のフッ素を除去する工程と、
前記フッ素を除去する工程の後、前記ＡＬＤ装置内で、前記ＧａＮ系半導体層の表面に前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜形成後の前記ゲート絶縁膜と前記ＧａＮ系半導体層との界面のフッ素濃度は１×１０１９／ｃｍ３以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜は、酸化アルミニウムであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ＧａＮ系半導体層上に前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ＧａＮ系半導体層上にソース電極を、前記基板の前記ＧａＮ系半導体層が形成された面と反対側の面にドレイン電極を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記ＧａＮ系半導体層を形成する工程の後、前記基板を前記ＡＬＤ装置に導入する前に前記ＧａＮ系半導体層の表面をクリーニングする工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記ＧａＮ系半導体層を形成する工程の後、前記ＧａＮ系半導体層表面にフッ素が付着する処理を行うことなく、前記ゲート絶縁膜を形成する工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記ＧａＮ系半導体層はＭＯＣＶＤ法により形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＧａＮ系半導体装置上にゲート絶縁膜を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
Ｇａ（ガリウム）とＮ（窒素）とを含む化合物半導体（ＧａＮ系半導体）層を用いたＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等は、高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。ＧａＮ系半導体は、窒化ガリウム（ＧａＮ）を含む半導体であり、例えばＧａＮと窒化アルミニウム（ＡｌＮ）との混晶であるＡｌＧａＮ、ＧａＮと窒化インジウム（ＩｎＮ）との混晶であるＩｎＧａＮ、またはＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等の半導体である。
【０００３】
ＧａＮ系半導体を用いたＦＥＴとして、ＧａＮ系半導体層とゲート電極との間にゲート絶縁膜を有するＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor FET）が知られている（特許文献１）。ＭＩＳＦＥＴにおいては、ゲート絶縁膜を用いることによりゲート電極と半導体層との間のリーク電流を抑制することができる。
【０００４】
ＧａＮ系半導体を用いたＭＩＳＦＥＴのゲート絶縁膜として、ＡＬＤ（Atomic Layer Deposition）法により形成された酸化アルミニウム（Ａｌ２Ｏ３）を用いることが知られている（非特許文献１）。ＡＬＤ法は、原料ガスを反応炉内に交互に導入することにより、原子１層毎に成膜する方法である。ＡＬＤ法によって酸化アルミニウム膜を形成する場合、最初にＴＭＡ（トリメチルアルミニウム）を基板に供給し、これを基板に吸着させる。ついで、ＴＭＡをパージする。この後、Ｈ２Ｏを基板に供給する。これにより、基板表面に吸着したＴＭＡとＨ２Ｏとを反応させる。この後、Ｈ２Ｏをパージする。以上により、１原子層が形成される。ＡＬＤ法は、この一連のサイクルを１ステップとして、繰り返すことにより、所望の膜厚の膜を形成する方法である。ＡＬＤ法を用いることにより、ＣＶＤ（Chemical Vapor Deposition）法を用いての成膜が難しい酸化アルミニウム等の絶縁膜を成膜することができる。これにより、高品質のゲート絶縁膜を得ることができる。ゲート絶縁膜としては、酸化アルミニウム以外にも、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化シリコンおよび窒化シリコン等を用いることができる
【特許文献１】特開２００６−２８６９４２号公報
【非特許文献１】Apply Physics Letters 86, 063501 (2005)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＡＬＤ法を用いゲート絶縁膜を形成してもＦＥＴ特性が不安定となってしまう。
【０００６】
本発明は、上記課題に鑑みなされたものであり、安定なＦＥＴ特性を得ることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本半導体装置の製造方法は、基板上にＧａＮ系半導体層を形成する工程と、ＡＬＤ装置内で、ゲート絶縁膜の成長温度に比べ高い温度で熱処理を実施し、前記ＧａＮ系半導体層の表面のフッ素を除去する工程と、前記フッ素を除去する工程の後、前記ＡＬＤ装置内で、前記ＧａＮ系半導体層の表面に前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、含む。この構成によれば、ゲート絶縁膜とＧａＮ系半導体層との界面の界面準位密度を低減させ、安定なＦＥＴ特性を得ることができる。
【０００８】
上記構成において、前記ゲート絶縁膜形成後の前記ゲート絶縁膜と前記ＧａＮ系半導体層との界面のフッ素濃度は１×１０１９／ｃｍ３以下である構成とすることができる。この構成によれば、ゲート絶縁膜とＧａＮ系半導体層との界面の界面準位密度を低減させることができる。
【０００９】
上記構成において、前記ゲート絶縁膜は、酸化アルミニウムである構成とすることができる。
【００１０】
上記構成において、前記ＧａＮ系半導体層上に前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程を含む構成とすることができる。
【００１１】
上記構成において、前記ＧａＮ系半導体層上にソース電極を、前記基板の前記ＧａＮ系半導体層が形成された面と反対側の面にドレイン電極を形成する工程を含む構成とすることができる。
【００１２】
上記構成において、前記ＧａＮ系半導体層を形成する工程の後、前記基板を前記ＡＬＤ装置に導入する前に前記ＧａＮ系半導体層の表面をクリーニングする工程を含む構成とすることができる。
【００１３】
前記ＧａＮ系半導体層を形成する工程の後、前記ＧａＮ系半導体層表面にフッ素が付着する処理を行うことなく、前記ゲート絶縁膜を形成する工程を実施する構成とすることができる。
【００１４】
上記構成において、前記ＧａＮ系半導体層はＭＯＣＶＤ法により形成される構成とすることができる。
【発明の効果】
【００１５】
本半導体装置の製造方法によれば、安定なＦＥＴ特性を得ることができる。
【発明を実施するための最良の形態】
【００１６】
まず、本発明者が行った実験について説明する。
【００１７】
図１は実験に用いたサンプルの断面図である。図１のように、基板５０上にＭＯＣＶＤ（Metal Organic CVD）法を用いＧａＮからなるＧａＮ系半導体層５２が形成されている。ＧａＮ系半導体層５２上に絶縁膜５４としてＡｌ２Ｏ３膜が形成されている。絶縁膜５４上に下からＮｉ／Ａｕからなる電極５６が形成されている。
【００１８】
図２（ａ）は、サンプルＡの絶縁膜５４の形成工程を示す図であり、図２（ｂ）は、サンプルＢの絶縁膜５４の形成工程を示す図である。図２（ａ）を参照に、ＧａＮ層表面をクリーニングする（ステップＳ１０）。表面クリーニングとしては、以下の番号順に実施した。（１）硫酸と過酸化水素水との混合液を用いた有機汚染の洗浄、（２）アンモニアと過酸化水素水との混合液を用いた粒子状汚染の洗浄、（３）４０℃程度に加熱したアンモニア水による処理を行った。基板をＡＬＤ装置内に配置する（ステップＳ１２）。キャリアガスとして窒素ガスを導入し、成長温度である４００℃に昇温する（ステップＳ１４）。ＡＬＤ装置内で、ＴＭＡ（トリメチルアルミニウム）およびＨ２Ｏを交互に供給しＡｌ２Ｏ３膜を成長する（ステップＳ１６）。このとき、成長温度は４００℃、圧力は１ｔｏｒｒである。ＴＭＡおよびＨ２Ｏの供給時間は各々０．３秒である。ＴＭＡからＨ２Ｏへのガスの切り替え、Ｈ２ＯからＴＭＡへのガスの切り替えの際、窒素ガスによるパージを５秒間行った。ＴＭＡとＨ２Ｏの供給で１サイクルとし、５００サイクル行うことで膜厚が約４０ｎｍのＡｌ２Ｏ３絶縁膜５４を形成した。降温し、ＡＬＤ装置から基板を取り出した（ステップＳ１８）。
【００１９】
図２（ｂ）を参照に、サンプルＢにおいては、サンプルＡのステップＳ１２とＳ１４の間に、ＡＬＤ装置内で基板５０を絶縁膜５４を成膜する成長温度より高い５００℃で熱処理する（ステップＳ２０）。キャリアガスとして窒素を流した状態で５００℃を約５分間保持する。その後、成長温度である４００℃に降温する。その他の工程は図２（ａ）と同じであり説明を省略する。このように、ステップＳ２０の熱処理の後、大気に曝すことなくステップＳ１４の絶縁膜５４の成膜を行う。
【００２０】
図３および図４は、それぞれサンプルＡおよびＢのＧａＮ系半導体層５２と絶縁膜５４の界面付近の深さ方向の各元素の濃度をＳＩＭＳ（Secondary Ionization Mass Spectrometer）法により測定した結果を示す図である。図３のように、サンプルＡにおいて、ＧａＮ系半導体層５２と絶縁膜５４の界面付近には１×１０２１／ｃｍ３以上のフッ素原子が存在する。一方、図４のように、サンプルＢにおいてはＧａＮ系半導体層５２と絶縁膜５４の界面のフッ素濃度は１×１０１９／ｃｍ３程度である。
【００２１】
サンプルＡにおいて、フッ素濃度が高い理由はＧａＮ系半導体層５２表面にフッ素が吸着しているためと考えられる。このフッ素源は明らかではないが、クリーンルーム内の雰囲気やフォトレジストに含有するフッ素に由来するものと考えられる。なお、クリーンルーム内の雰囲気中のフッ素源は、フッ素系の薬液、ドライエッチングに用いられるフッ素ガス、ポンプ等に用いる油に含有するフッ素などに由来するものと考えられるが正確なフッ素源は不明である。
【００２２】
サンプルＢにおいては、フッ素濃度が減少している。これは、ステップＳ２０において、ＧａＮ系半導体層５２表面が高温状態でキャリアガスに曝されるためフッ素がＧａＮ系半導体層５２表面から脱離したものと考えられる。
【００２３】
次に、ＧａＮ系半導体層５２と絶縁膜５４の界面のフッ素濃度と界面準位の関係を調べた。界面準位の測定はＣＶ曲線を用いた。図５は、電極５６に印加される電圧と容量値の関係を示す模式図である。図５の実線は計算で求めた界面準位のない理想的なＣＶ曲線を示している。一点鎖線は界面準位が少ない場合のＣＶ曲線、破線は界面準位が多い場合のＣＶ曲線を示している。界面準位が多くなるとＣＶ曲線が理想的なＣＶ曲線からずれてくる。このように、測定したＣＶ曲線と理想的なＣＶ曲線との差から界面準位を求めることができる。
【００２４】
図６は、ＣＶ曲線で求めた界面準位密度（面密度）とＳＩＭＳ法で求めたフッ素濃度との関係を示す図である。図６の黒丸は測定値を示している。図６のフッ素濃度は、図３および図４のフッ素のピーク濃度を示している。フッ素濃度のピークはほぼＧａＮ系半導体層５２と絶縁膜５４との界面に位置するため、フッ素のピーク濃度はＧａＮ系半導体層５２と絶縁膜５４との界面のフッ素濃度にほぼ等しい。図６の各点は、サンプルＡおよびＢのように絶縁膜５４の成長前の熱処理温度を変えた場合、熱処理時間を変えた場合等のサンプルを示している。図６のように、フッ素濃度が高くなると界面準位密度が大きくなる。なお、フッ素以外の元素の濃度についても界面準位密度との相関を調べたが、図６のような相関は観察されなかった。
【００２５】
ＧａＮ系半導体を用いたＦＥＴにおいては、チャネルのキャリア面密度は、ほぼ１×１０１３／ｃｍ２である。例えば、ＧａＮ電子走行層とＡｌＧａＮ電子供給層からなるＨＥＭＴ（High Electron Mobility Transistor）の２ＤＥＧ（二次元電子ガス）の電子密度は約１×１０１３／ｃｍ２である。ＦＥＴの安定動作のためには、界面準位密度はチャネルのキャリア面密度の１０％以下であることが好ましい。よって、界面準位密度は１×１０１２／ｃｍ２以下が好ましく、図６の破線のようにフッ素濃度は３×１０１９／ｃｍ３以下が好ましい。さらに、界面準位密度をチャネルのキャリア面密度の５％以下とするため、界面準位密度は５×１０１２／ｃｍ２以下が好ましく、図６の一点鎖線にょうにフッ素濃度は２×１０１９／ｃｍ３以下がより好ましい。さらにフッ素濃度１×１０１９／ｃｍ３以下が一層好ましい。
【００２６】
以上のように、絶縁膜５４とＧａＮ系半導体層５２との界面のフッ素濃度を低減することにより、界面準位を低減することができることがわかった。
【００２７】
本発明は、ゲート絶縁膜を有するＧａＮ系ＦＥＴにおいて、ＦＥＴ特性を不安定にする原因が、フッ素に起因する界面準位であることを突き止め、これを考慮したＦＥＴの製造方法を提供することを特徴とするものである。なお、ゲート絶縁膜形成前にフッ素処理を行わなくとも、フッ素が検出されることから、このフッ素の供給源の特定は困難である。フッ素源の特定が困難であることから、本発明では、ＡＬＤ装置内でフッ素を除去することを検討し、その手法として、ゲート絶縁膜の成長温度よりも高温で熱処理しＧａＮ系半導体層表面からフッ素を除去する工程を採用するものである。なお、プラズマＣＶＤ法や熱ＣＶＤ法により、ゲート絶縁膜であるＡｌ２Ｏ３膜を成膜することも考えられる。この場合、プラズマＣＶＤ法では、そのプラズマにより、熱ＣＶＤ法では、その成長温度（８００℃以上）により、フッ素が除去できる可能性が考えられる。しかし、プラズマＣＶＤ法や熱ＣＶＤ法では、例えばリーク電流が生じるなど膜質が悪い。よって、たとえ成膜時にフッ素が除去できたとしても、ゲート絶縁膜としての性能が期待できない。
【００２８】
以下に、ゲート絶縁膜とＧａＮ系半導体層との界面のフッ素濃度を低減させたＦＥＴに係る実施例を説明する。
【実施例１】
【００２９】
実施例１は、本発明を横型のＦＥＴに適用する例である。図７（ａ）から図８（ｃ）は実施例１に係る半導体装置の製造方法を示す断面図である。図７（ａ）のように、Ｓｉ基板１０上にＭＯＣＶＤ法を用いてバッファ層（不図示）を形成する。バッファ層上に膜厚が１０００ｎｍのＧａＮ電子走行層１２を形成する。ＧａＮ電子走行層１２上に膜厚が３０ｎｍのＡｌＧａＮ電子供給層１４を形成する。ＡｌＧａＮ電子供給層１４のＡｌ組成は０．２である。ＡｌＧａＮ電子供給層１４上に、膜厚が３ｎｍのＧａＮキャップ層１６を形成する。以上により、基板１０上に、ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４およびＧａＮキャップ層１６からなるＧａＮ系半導体層１５が形成される。
【００３０】
図７（ｂ）のように、ＧａＮ系半導体層１５上にＡｌ２Ｏ３膜からなる膜厚が４０ｎｍのゲート絶縁膜１８を形成する。ゲート絶縁膜１８の形成方法は、図２（ｂ）と同じである。まず、表面処理を実行し、ＧａＮ系半導体層１５の表面をクリーニングする。次に、基板をＡＬＤ装置内に導入し、ＡＬＤ装置内で、ゲート絶縁膜１８の成長温度以上の温度で熱処理した後、ＡＬＤ装置内で、ＡＬＤ法を用い基板温度が４００℃で膜厚が４０ｎｍのゲート絶縁膜１８を形成する。図７（ｃ）を参照に、ＢＣｌ３／Ｃｌ２ガスによるエッチングにより素子間分離（不図示）を行う。ゲート絶縁膜１８に開口部を設ける。開口部に上からＴｉ／Ａｌからなるソース電極２０およびドレイン電極２２を形成する。
【００３１】
図８（ａ）のように、ゲート絶縁膜１８上にＮｉ／Ａｕからなるゲート電極２４を形成する。図８（ｂ）のように、ソース電極２０およびドレイン電極２２にそれぞれ接続するＡｕ系の配線２６を形成する。図８（ｃ）のように、ゲート絶縁膜１８および配線２６を覆う保護膜２８を形成する。以上により、実施例１に係る半導体装置が完成する。
【００３２】
比較例に係る半導体装置として、図７（ｂ）において、ゲート絶縁膜１８を図２（ａ）の形成方法で形成したＦＥＴを作製した。実施例１に係るＦＥＴのゲート絶縁膜１８とＧａＮ系半導体層１５との界面準位密度をＣＶ法を用い測定したところ２×１０１１／ｃｍ２であった。また、比較例に係るＦＥＴの界面準位密度は３×１０１２／ｃｍ２であった。
【００３３】
図９（ａ）および図９（ｂ）はそれぞれ比較例および実施例１において、ストレス試験の前後のドレイン電流Ｉｄｓ−ドレイン電圧Ｖｄｓ特性を示している。破線はストレス試験前の特性を示し、実線はストレス試験後の特性を示している。測定したＦＥＴは、ゲート長が約１．０μｍであり、ドレイン電流Ｉｄｓ−ドレイン電圧Ｖｄｓ特性はゲート電圧Ｖｇｓが＋１Ｖから−５Ｖまで１Ｖステップで印加して測定している。ストレス試験は、ゲート電圧Ｖｇｓ＝−５Ｖ、Ｖｄｓ＝２００Ｖを５分間印加している。
【００３４】
図９（ａ）のように、比較例に係るＦＥＴでは、ストレス試験によりドレイン電流Ｉｄｓが大きく減少している。一方、図９（ｂ）のように、実施例１に係るＦＥＴでは、ドレイン電流Ｉｄｓはほとんど変化していない。このように、ゲート絶縁膜１８とＧａＮ系半導体層１５との界面のフッ素濃度を３×１０１９／ｃｍ３以下とし、界面準位密度を１×１０１２／ｃｍ２以下とすることにより、ストレス試験に起因したドレイン特性の変動を抑制することができた。
【００３５】
以上のように、実施例１では、ＡＬＤ装置内でＧａＮ系半導体層１５をゲート絶縁膜１８の成長温度以上の温度で熱処理する（図２（ｂ）のステップＳ２０）。その後、同じＡＬＤ装置内でＡＬＤ法を用いＧａＮ系半導体層１５上にゲート絶縁膜１８を形成する（ステップＳ１４）。これにより、ゲート絶縁膜１８とＧａＮ系半導体層１５との界面のフッ素濃度を低減させ、安定なＦＥＴ特性を得ることができた。
【００３６】
図２（ｂ）のステップＳ２０の熱処理温度としては、ステップＳ１４のゲート絶縁膜１８の形成の際よりフッ素のクリーニング効果を大きくするため、ゲート絶縁膜１８の成長温度より５０℃以上高いことが好ましい。また、１００℃以上がより好ましい。さらに、フッ素を有効に除去するためには、ステップＳ２０の熱処理の温度は、４５０℃以上が好ましく、５００℃以上がより好ましい。
【００３７】
ＧａＮ系半導体層１５のゲート絶縁膜１８と接する層としてＧａＮ層を例に説明したが、ＧａＮ系半導体層１５であればよい。
【実施例２】
【００３８】
実施例２は、本発明を縦型のＦＥＴに適用する例である。図１０は実施例２の断面図である。図１０のように、導電性のＳｉＣ基板６０上に、ｎ型ＧａＮドリフト層６２、ｐ型ＧａＮバリア層６４およびｎ型ＧａＮキャップ層６６が形成されている。これらの層にはドリフト層６２に達する開口部８２が形成されている。開口部８２を覆うように再成長層として、不純物を添加しないＧａＮ電子走行層６８、ＡｌＧａＮ電子供給層７０が形成されている。ＡｌＧａＮ電子供給層７０上にゲート絶縁膜７２が形成されている。ゲート絶縁膜７２は、図２（ｂ）の方法で形成されている。開口部８２に沿ってキャップ層６６上にソース電極７４、開口部８２内にゲート電極７８、基板６０の裏面にドレイン電極８０が形成されている。
【００３９】
ＦＥＴは、実施例１のように、ＧａＮ系半導体層１５上にソース電極２０およびドレイン電極２２が形成された横型のＦＥＴでもよい。また、実施例２のように、ＧａＮ系半導体層上にソース電極７４が、基板６０のＧａＮ系半導体層が形成された面と反対側の面にドレイン電極８０が形成された縦型のＦＥＴでもよい。
【００４０】
実施例１および実施例２では、ＧａＮ系半導体層はＭＯＣＶＤ法により形成されている。ＧａＮ系半導体層を形成した後、ＭＯＣＶＤ装置内の材料ガスをＴＭＡとＨ２Ｏに切り替えることにより、ＡＬＤ法によりゲート絶縁膜を形成することもできる。これにより、より良好なゲート絶縁膜を得ることができる。なお、本発明によるフッ素除去工程があったとしても、フッ素源ができるだけ低減されることが重要である。そこで、ＧａＮ系半導体層を形成した後、ゲート絶縁膜形成前に、ＧａＮ系半導体層表面にフッ素が付着する処理を行わないことが好ましい。
【００４１】
基板として、実施例１ではＳｉ基板の例、実施例２では、ＳｉＣ基板の例を説明したが、サファイア基板またはＧａＮ基板を用いることもできる。
【００４２】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４３】
【図１】図１は、実験に用いたサンプルの断面図である。
【図２】図２（ａ）および図２（ｂ）は、それぞれサンプルＡおよびＢにおける絶縁膜の形成工程を示すフローチャートである。
【図３】図３は、サンプルＡの各元素の濃度を示す図である。
【図４】図４は、サンプルＢの各元素の濃度を示す図である。
【図５】図５は、ＣＶ法による界面準位密度の測定方法を説明するための図である。
【図６】図６は、フッ素濃度に対する界面準位密度を示す図である。
【図７】図７（ａ）から図７（ｃ）は、実施例１に係るＦＥＴの製造工程を示す断面図（その１）である。
【図８】図８（ａ）から図８（ｃ）は、実施例１に係るＦＥＴの製造工程を示す断面図（その１）である。
【図９】図９（ａ）および図９（ｂ）は、それぞれ比較例および実施例１のＦＥＴのストレス試験前後のドレイン特性を示す図である。
【図１０】図１０は、実施例２に係るＦＥＴの断面図である。
【符号の説明】
【００４４】
１０、５０    基板
１２          ＧａＮ電子走行層
１４          ＡｌＧａＮ電子供給層
１５、５２    ＧａＮ系半導体層
１６          ＧａＮキャップ層
１８          ゲート絶縁膜
２０          ソース電極
２２          ドレイン電極
２４          ゲート電極
５４          絶縁膜
５６          電極
【図１】
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【図２】
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【図３】
2010098076.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010098076.tif 000009
【図８】
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【図９】
2010098076.tif 000011
【図１０】
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