(57)【要約】【課題】上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供する。【解決手段】半導体装置は，半導体基板と，前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，前記積層構造の側面に配置される素子分離絶縁層と，前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，前記素子分離絶縁層は，ＳｉＯ２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｔｏｐ，Ｌｇａｔｅが関係「Ｌｃｈａｒｇｅ，Ｌｇａｔｅ  ＜  Ｌｔｏｐ」を満たす。【選択図】図４
2010192579.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と，
前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，
前記積層構造の側面に配置される素子分離絶縁層と，
前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，
前記素子分離絶縁層は，ＳｉＯ２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，
前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，
前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｔｏｐ，Ｌｇａｔｅが関係「Ｌｃｈａｒｇｅ，Ｌｇａｔｅ  ＜  Ｌｔｏｐ」を満たす
ことを特徴とする半導体装置。
【請求項２】
前記金属Ｍの個数ＮＭに対するＳｉの個数ＮＳｉの比ＮＳｉ／ＮＭが，金属Ｍの酸化物中のＳｉＯ２固溶限における比率以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部絶縁層がＡｌを含み，
前記金属Ｍの個数ＮＭに対するＡｌの個数ＮＡｌの比ＮＡｌ／ＮＭが，Ａｌの作用で金属Ｍの酸化物の結晶化を抑制する比率以上であり，かつ金属Ｍの作用でＡｌ２Ｏ３の結晶化を抑制する比率以下である
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
金属ＭがＬａであり，前記上部絶縁層中に含まれるＬａ，Ａｌの個数ＮＬａ，ＮＡｌに対するＳｉの個数ＮＳｉの比ＮＳｉ／（ＮＬａ＋ＮＡｌ）が，ＬａＡｌＳｉＯ５の結晶化を抑制可能な比率以上である，
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記金属Ｍの個数ＮＭに対するＳｉの個数ＮＳｉの比ＮＳｉ／ＮＭが，前記上部絶縁層の誘電率がＡｌ２Ｏ３と一致する比率以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記電荷蓄積層，前記上部絶縁層，前記制御電極のチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｔｏｐ，Ｌｇａｔｅが，関係「Ｌｔｏｐ  ＜Ｌｃｈａｒｇｅ×（１＋（εｋ−１０）／６．１×ＶＳｉ／ＶＭ），Ｌｇａｔｅ×（１＋（εｋ−１０）／６．１×ＶＳｉ／ＶＭ）」を満たす
ことを特徴とする請求項５に記載の半導体装置。
ここで，εｋ：金属Ｍの酸化物の比誘電率
ＶＭ：金属Ｍの酸化物１モルが占める体積
ＶＳｉ：ＳｉＯ２１モルが占める体積
【請求項７】
前記上部絶縁層がＡｌを含み，
金属ＭがＬａであり，前記上部絶縁層中に含まれるＬａ，Ａｌの個数ＮＬａ，ＮＡｌに対するＳｉの個数ＮＳｉの比ＮＳｉ／（ＮＬａ＋ＮＡｌ）が，前記上部絶縁層の真空に対する比誘電率が１２．４以上２７未満を満たす範囲であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板上に，トンネル絶縁膜及び電荷蓄積層を順に形成する工程と，
前記電荷蓄積層上に，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍを含む反応絶縁層を形成する工程と，
前記反応絶縁層上に制御電極を形成する工程と，
前記トンネル絶縁膜，前記電荷蓄積層，前記反応絶縁層，及び前記制御電極に対し，前記半導体基板の表面が露出するようにして積層方向においてエッチング処理を施して，前記トンネル絶縁膜，前記電荷蓄積層，前記反応絶縁層及び前記制御電極を含む積層構造を形成する工程と，
前記積層構造の側面を覆うようにして，ＳｉＯ２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなる素子分離絶縁層を形成する工程と，
熱処理を実施して前記反応絶縁層と前記素子分離絶縁層の一部を拡散混合させ，金属Ｍ，Ｓｉを含み，チャネル長方向の長さＬｔｏｐが前記電荷蓄積層及び前記制御電極のチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｇａｔｅが，関係「Ｌｃｈａｒｇｅ，Ｌｇａｔｅ  ＜  Ｌｔｏｐ」を満たす上部絶縁層を形成する工程と，
前記積層構造をマスクとして前記半導体基板にイオンを注入して，活性化のための熱工程を実施し，前記半導体基板の前記トンネル絶縁膜の両側に不純物ドーピング層を形成する工程と，
を具えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置，及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭに代表される不揮発性半導体記憶装置は，半導体基板上にトンネル絶縁膜，電荷蓄積層，上部絶縁層，及び制御電極を積層した構造をとる。そして，前記制御電極に高電圧を印加し，前記トンネル絶縁膜を介して前記半導体基板から前記電荷蓄積層に電子を注入することで，情報が書込まれる。
なお，前記電荷蓄積層が多結晶シリコンに代表されるような導電性の電荷蓄積層を用いる構造を一般に浮遊ゲート型という。また，シリコン窒化膜に代表される絶縁性の電荷蓄積層を用いる構造を一般に浮遊トラップ型という。
【０００３】
トンネル絶縁膜，電荷蓄積層，上部絶縁層，及び制御電極からなる積層構造の側面には，ＳｉＯ２を主成分とした素子分離絶縁層が形成される。電荷蓄積層を素子分離絶縁層で囲むことで，電荷蓄積層からの電荷の放出が抑制される。
【０００４】
上部絶縁層と素子分離絶縁層との界面に欠陥が存在すると，半導体記憶装置の信頼性を劣化させることが問題視されている。この要因として，反応性イオンエッチング工程，イオン注入工程によるダメージや上部絶縁層と素子分離絶縁層とで膜種が異なることによるダングリングボンド形成が挙げられる。
【０００５】
反応性イオンエッチング工程及びイオン注入工程時のダメージ対策として，非特許文献１において，浮遊トラップ型メモリの制御電極側面にスペーサーを形成した構造が提案されている。
しかし，上記構造では，スペーサー下部に電圧が印加されず，電荷蓄積層の端部に電荷が注入されない領域が生じる。このため，保持中に蓄積電荷が電荷蓄積層端部に拡散することで，半導体記憶装置の閾値が変動する畏れがある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】C.Kang et al., IRPS Proc., pp.167-170, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は，上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は，半導体基板と，前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，前記積層構造の側面に配置される素子分離絶縁層と，前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，前記素子分離絶縁層は，ＳｉＯ２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｔｏｐ，Ｌｇａｔｅが関係「Ｌｃｈａｒｇｅ，Ｌｇａｔｅ  ＜  Ｌｔｏｐ」を満たす。
【０００９】
本発明の一態様に係る半導体装置の製造方法は，半導体基板上に，トンネル絶縁膜及び電荷蓄積層を順に形成する工程と，前記電荷蓄積層上に，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍを含む反応絶縁層を形成する工程と，前記上部絶縁層上に制御電極を形成する工程と，前記トンネル絶縁膜，前記電荷蓄積層，前記反応絶縁層，及び前記制御電極に対し，前記半導体基板の表面が露出するようにして積層方向においてエッチング処理を施して，前記トンネル絶縁膜，前記電荷蓄積層，前記反応絶縁層及び前記制御電極を含む積層構造を形成する工程と，前記積層構造の側面を覆うようにして，ＳｉＯ２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなる素子分離絶縁層を形成する工程と，熱処理を実施して前記反応絶縁層と前記素子分離絶縁層の一部を拡散混合させ，金属Ｍ，Ｓｉを含み，チャネル長方向の長さＬｔｏｐが前記電荷蓄積層及び前記制御電極のチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｇａｔｅが，関係「Ｌｃｈａｒｇｅ，Ｌｇａｔｅ  ＜  Ｌｔｏｐ」を満たす上部絶縁層を形成する工程と，前記積層構造及び前記素子分離絶縁層をマスクとして前記半導体基板にイオンを注入して，前記半導体基板の前記トンネル絶縁膜の両側に不純物ドーピング層を形成する工程と，を具える。
【発明の効果】
【００１０】
本発明によれば，上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】Ｍ＝Ｙ，Ｐｒ，Ｚｒ，Ｎｄ，Ｓｍ，Ｇｄ，Ｈｆにおける酸化物の単位格子中のＭ元素個数，Ａｌ／Ｍ個数比の下限値及び上限値を示す図である。
【図２】ＬａＡｌＳｉＯ中に固溶したＳｉ量とＬａ量との関係を示すグラフである。
【図３】ＬａＡｌＳｉＯ膜の断面ＴＥＭ像である。
【図４】半導体装置の一例としてのＮＡＮＤ型フラッシュメモリを示す断面図である。
【図５】図４に示すＮＡＮＤ型フラッシュメモリの製造方法における工程図である。
【図６】同じく，図４に示すＮＡＮＤ型フラッシュメモリの製造方法における工程図である。
【図７】同じく，図４に示すＮＡＮＤ型フラッシュメモリの製造方法における工程図である。
【図８】同じく，図４に示すＮＡＮＤ型フラッシュメモリの製造方法における工程図である。
【図９】同じく，図４に示すＮＡＮＤ型フラッシュメモリの製造方法における工程図である。
【発明を実施するための形態】
【００１２】
以下，図面を参照して，本発明の実施の形態を詳細に説明する。
本発明の実施の形態に係る半導体装置は，半導体基板，積層構造，素子分離絶縁層，不純物ドーピング層を具える。積層構造は，トンネル絶縁膜，電荷蓄積層，上部絶縁層，及び制御電極が半導体基板上に順次に積層することで構成される。素子分離絶縁層は，積層構造の側面を覆うようにして形成される。不純物ドーピング層は，半導体基板のトンネル絶縁膜の両側に形成される。
【００１３】
前記電荷蓄積層，前記上部絶縁層，前記制御電極のチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｔｏｐ，Ｌｇａｔｅは次の第１の要件を満たすことが好ましい。
Ｌｃｈａｒｇｅ  ＜  Ｌｔｏｐ  ＜２×Ｌｃｈａｒｇｅ及び
Ｌｇａｔｅ  ＜  Ｌｔｏｐ  ＜２×Ｌｇａｔｅ
【００１４】
また，半導体装置において，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含んだ複合酸化物であることが好ましい（第２の要件）。これは，このような上記金属Ｍを含む酸化物とＳｉＯ２を熱処理によって反応させることで，第１の要件を満たす半導体装置を得ることが容易だからである。以下，これらの要件について説明する。
【００１５】
＜第１の要件について＞
半導体装置において，電荷蓄積層，上部絶縁層，制御電極のチャネル長方向の長さＬｃｈａｒｇｅ，Ｌｔｏｐ，Ｌｇａｔｅが「Ｌｃｈａｒｇｅ  ＜  Ｌｔｏｐ  ＜２×Ｌｃｈａｒｇｅ及びＬｇａｔｅ  ＜  Ｌｔｏｐ  ＜２×Ｌｇａｔｅ」を満たすことが好ましい。特に，「Ｌｃｈａｒｇｅ，Ｌｇａｔｅ  ＜  Ｌｔｏｐ」であること，即ち，上部絶縁層の長さ  Ｌｔｏｐが電荷蓄積層，制御電極の長さＬｃｈａｒｇｅ，Ｌｇａｔｅの長さの何れよりも大きいことが好ましい。電荷蓄積層，制御電極の間に上部絶縁層が突き出て存在することにより，上部絶縁層と素子分離絶縁層の界面への電圧印加が抑制され，半導体装置の信頼性が向上する。
【００１６】
「Ｌｔｏｐ  ＜２×Ｌｃｈａｒｇｅ，２×Ｌｇａｔｅ」は，積層構造が複数存在する場合に，これらの積層構造の重なり合いを防止するための条件である。即ち，一般的には，半導体装置がＮＡＮＤ型の場合，チャネル方向に隣接する素子の間隔は前記電荷蓄積層の長さと一致する。このため，複数の積層構造間での重なり防止するためには，上部絶縁層の長さを前記電荷蓄積層の２倍未満とすることが好ましい。
【００１７】
なお，制御電極と電荷蓄積層の長さを同程度とすることで，半導体装置の閾値変化が生じ難くなる。電荷蓄積層に注入される電荷が不均一であると，注入される電荷が電荷蓄積層内を移動し，半導体装置の動作閾値が変化する可能性がある。制御電極と電荷蓄積層の長さを同程度とすることで，電荷蓄積層に均一に電荷を注入することができ，電荷蓄積層中での電荷の不均一に起因する閾値変化が防止される。
【００１８】
＜第２の要件について＞
第１の要件に示す構造は，電荷蓄積層，反応絶縁層，制御電極を同一の長さに加工した後，反応絶縁層（ＳｉＯ２の濃度が固溶限未満の範囲）と素子分離絶縁層を反応させ，上部絶縁層とすることによって形成できる。素子分離絶縁層はＳｉＯ２を主成分とすることから，前記上部絶縁層は，Ｓｉを含む酸化物であることが好ましい。また，素子分離絶縁層中のＳｉＯ２が上部絶縁層の構成材料と反応すると，上部絶縁層の誘電率が低下し，半導体装置の特性を劣化させる可能性がある。上部絶縁層の誘電率を維持するために，上記金属Ｍは，酸化物の誘電率が大きい希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選択されることが好ましい。
【００１９】
（上部絶縁層中の金属ＭとＳｉの個数比）
また，前記上部絶縁層内における，金属Ｍの個数ＮＭに対するＳｉの個数ＮＳｉの比（個数比）ＮＳｉ／ＮＭは，次の条件の双方を満たすことが好ましい。
・個数比ＮＳｉ／ＮＭが，金属Ｍの酸化物中のＳｉＯ２固溶限における比率以上である。
・個数比ＮＳｉ／ＮＭが，上部絶縁層の誘電率がＡｌ２Ｏ３と一致する比率以下である。
【００２０】
以下，個数比ＮＳｉ／ＮＭが，上述の条件を満たすことが好ましい理由を述べる。
半導体製造プロセスにおいては，上部絶縁層形成後に，不純物の活性化等を目的とした熱工程が加えられる。前記上部絶縁層形成後での熱工程による，上部絶縁層と素子分離絶縁層の反応は抑制されることが望ましい。前記上部絶縁層における個数比ＮＳｉ／ＮＭを，前記上部絶縁層形成後の熱工程温度における固溶限以上とすることにより，反応を抑制することができる。
【００２１】
すなわち，前記上部絶縁層がＳｉＯ２を既に固溶限以上の割合で含んでいれば，上部絶縁層形成後の不純物活性化熱工程時に，上記素子分離絶縁層のＳｉＯ２が前記上部絶縁層中に入り込むことが防止される。したがって，前記上部絶縁層と前記素子分離絶縁層との反応を抑制できる。
【００２２】
一方，上部絶縁層中のＳｉ量が増加すると，上部絶縁層の誘電率が低下し，絶縁膜としての性能が劣化する。このため，前記上部絶縁層における個数比ＮＳｉ／ＮＭは所定の比率以下とし，前記上部絶縁層の高誘電率絶縁膜としての特性を担保する必要がある。
【００２３】
このため，前記上部絶縁層の誘電率は，汎用の高誘電率絶縁膜であるＡｌ２Ｏ３をベンチマーク（基準）とし，これ以上の誘電率を有するようにする。前記上部絶縁層が組成ＭＳｉＯで表される場合を考える。金属Ｍの酸化物ＭＯの比誘電率をεｋ，Ｍの個数ＮＭとＳｉの個数ＮＳｉの比（個数比）をＮＳｉ／ＮＭとする。ＳｉＯ２の比誘電率は３．９である。このとき，上部絶縁層（組成ＭＳｉＯ）の比誘電率εｒは次の式で表される。
εｒ＝（  ＮＭ×εｋ  ＋  ＮＳｉ×３．９  ）／（  ＮＭ  ＋  ＮＳｉ  ）
【００２４】
このため，前記上部絶縁層の誘電率をＡｌ２Ｏ３以上とするためには，次の式を満たせば良い。
１０≦（ＮＭ×εｋ  ＋  ＮＳｉ×３．９  ）／（  ＮＭ  ＋  ＮＳｉ  ）
この式を変形すると，次の式が得られる。これによって，個数比ＮＳｉ／ＮＭの上限が定まる。
ＮＳｉ／ＮＭ≦（εｋ−１０）／６．１
【００２５】
以上より，個数比ＮＳｉ／ＮＭの下限は，金属Ｍの酸化物ＭＯ中におけるＳｉＯ２の固溶限で与えられ，上限はＡｌ２Ｏ３と一致する誘電率によって与えられる。したがって，ＳｉＯ２の固溶限における個数比ＮＳｉ／ＮＭをｘとすると，前記上部絶縁層において，上記条件を満足する個数比ＮＳｉ／ＮＭは，ｘ≦ＮＳｉ／ＮＭ≦（εｋ−１０）／６．１で表すことができる。
【００２６】
また，上式を満たすＳｉ／Ｍ組成が存在するためには，ｘ及びεｋがｘ≦（εｋ−１０）／６．１の関係を満たす必要がある。前記上部絶縁層を構成する希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍは上記要件を満足する。
【００２７】
例えば，金属ＭがＬａの場合，Ｌａ２Ｏ３の比誘電率εｋ＝２７，ＳｉＯ２固溶限におけるＳｉ／Ｌａの個数比ｘ＝１を上式に代入することにより，上述の条件を満たす個数比ＮＳｉ／ＮＬａは「１≦ＮＳｉ／ＮＬａ≦２．７８」となる。
【００２８】
金属ＭがＺｒの場合，ＺｒＯ２の比誘電率εｋ＝２５，ＳｉＯ２固溶限におけるＳｉ／Ｚｒの個数比ｘ＝１を上式に代入することにより，上述の条件を満たす個数比ＮＳｉ／ＮＺｒは１≦ＮＳｉ／ＮＺｒ≦２．４５９となる。金属ＭがＨｆの場合，ＨｆＯ２の比誘電率εｋ＝２５，ＳｉＯ２固溶限におけるＳｉ／Ｈｆの個数比ｘ＝１を上式に代入することにより，上述の条件を満たす個数比ＮＳｉ／ＮＨｆは１≦ＮＳｉ／ＮＨｆ≦２．４５９となる。
【００２９】
（電荷蓄積層と上部絶縁層のチャネル長方向の長さの適切な関係）
上述のように，上部絶縁層中の金属Ｍに対するＳｉ比には上限が存在する。上部絶縁層は反応絶縁層とＳｉＯ２からなる素子分離絶縁層の混合によって形成されるため，上部絶縁層の長さにも以下の上限が存在する。
【００３０】
上部絶縁層の長さＬｔｏｐと反応絶縁層の長さＬｒｅａｃｔには以下の関係が成立する。
Ｌｔｏｐ＝Ｌｒｅａｃｔ×（１＋ＮＳｉ／ＮＭ×ＶＳｉ／ＶＭ）
ここで，ＶＭは上記反応絶縁層の組成式をＭＯｚとした場合の１モルのＭＯｚが占める体積，ＶＳｉは１モルのＳｉＯ２が占める体積，ＮＳｉ／ＮＭは前記上部絶縁層中の金属Ｍに対するＳｉの個数比である。
【００３１】
個数比ＮＳｉ／ＮＭは（εｋ−１０）／６．１を上限とすることから，長さＬｔｏｐには上限（Ｌｒｅａｃｔ×（１＋（εｋ−１０）／６．１×ＶＳｉ／ＶＭ））が存在する。
【００３２】
また，反応絶縁層が，電荷蓄積層，および上部絶縁層と同等に加工されるとする。この場合，長さＬｃｈａｒｇｅ，Ｌｔｏｐ，Ｌｇａｔｅの関係は次のように表すことができる。
Ｌｃｈａｒｇｅ  ＜  Ｌｔｏｐ  ＜  Ｌｃｈａｒｇｅ×（１＋（εｋ−１０）／６．１×ＶＳｉ／ＶＭ），
Ｌｇａｔｅ  ＜  Ｌｔｏｐ  ＜  Ｌｇａｔｅ×（１＋（εｋ−１０）／６．１×ＶＳｉ／ＶＭ）
なお，上部絶縁層が金属ＭとＡｌからなる複合酸化物からなる場合，組成式をＭＡｌｙＯｚとした場合の体積ＶＭＡｌをＶＭの代わりに用いれば，同様の関係が成り立つ。
【００３３】
（金属Ｍ，Ａｌ及びＳｉを含む上部絶縁層におけるＡｌ／Ｍの個数比）
次に，半導体装置の上部絶縁層がＡｌを含む場合の効果と適切な組成範囲を述べる。素子分離絶縁層と反応する前に，上部絶縁層が結晶化すると，上部絶縁層と素子分離絶縁層の反応が不均一となり，半導体装置の特性の劣化，および特性のバラツキが増大する。金属Ｍの酸化物へＡｌを添加することで，酸化物ＭＯの結晶化の抑制が期待できる。一方，過剰なＡｌ量により，Ａｌ２Ｏ３の結晶化が生じる。このため，金属Ｍに対するＡｌの個数比は，金属Ｍの酸化物及びＡｌ２Ｏ３双方の結晶化を抑制できる範囲とする。
【００３４】
具体的には，金属Ｍの酸化物に対してはＡｌが，Ａｌ２Ｏ３に対しては金属Ｍがそれぞれ異種原子として働くことで，結晶成長が抑制される。結晶化を効果的に抑制するには，異種原子の比率は単位格子８個に対し，１個以上存在することが好ましい。このような条件では，隣接した単位格子に平均して１個以上の異種原子が存在し，並進対称性を得ることができないため，効果的に結晶成長を抑制できる。
【００３５】
結晶は単位格子の繰り返しであることから，結晶の組成に含まれない異種原子は単位構造の繰り返しを妨げ，結晶成長を抑制する効果がある。したがって，金属Ｍの酸化物に対してはＡｌが，Ａｌ２Ｏ３に対しては金属Ｍがそれぞれ異種原子として働き，結晶化を抑制する。結晶化を効果的に抑制するには，異種原子の比率は単位格子８個に対し，１個以上存在することが好ましい。このような条件では，隣接した単位格子に平均して１個以上の異種原子が存在し，並進対称性を得ることができないため，効果的に結晶成長を抑制できる。
【００３６】
以下に金属ＭがＬａの場合を例として具体的に説明する。
Ｌａ２Ｏ３に対してはＡｌ原子が異種原子に相当する。Ｌａ２Ｏ３の単位格子中には２個のＬａ原子が含まれることから，単位格子８個中に１６個のＬａ原子が存在する。したがって，隣接した単位格子に平均して１個以上のＡｌ原子が存在するためには，個数比ＮＡｌ／ＮＬａは１／１６≦ＮＡｌ／ＮＬａを満足することが必要である。これによって，Ｌａ２Ｏ３の結晶化を抑制できる。
【００３７】
一方，Ａｌ２Ｏ３に対してはＬａ原子が異種原子に相当する。α−Ａｌ２Ｏ３の単位格子中には１２個のＡｌ原子が含まれることから，単位格子８個中に９６個のＡｌ原子が存在する。したがって，隣接した単位格子に平均して１個以上のＬａ原子が存在するためには，個数比ＮＬａ／ＮＡｌは１／９６≦ＮＬａ／ＮＡｌを満たせばよい。すなわち，ＮＡｌ／ＮＬａ≦９６であれば上記条件を満たし，Ａｌ２Ｏ３の結晶化を抑制できる。
【００３８】
以上より，Ｌａ２Ｏ３及びＡｌ２Ｏ３の結晶化抑制の観点からＬａに対するＡｌ比率は０．０６２５≦ＮＡｌ／ＮＬａ≦９６なる関係を満たすことが望ましい。
【００３９】
なお，Ｍ＝Ｙ，Ｐｒ，Ｚｒ，Ｎｄ，Ｓｍ，Ｇｄ，Ｈｆによる酸化物の単位格子中のＭ元素個数，Ａｌ／Ｍ個数比の下限値及び上限値を図１に示す。
【００４０】
（ＭＡｌＯ中のＳｉ固溶限）
前記上部絶縁層がＡｌを含む場合におけるＳｉの固溶限について以下に述べる。金属ＭとしてＬａを用い，ＬａＡｌＯ中に固溶するＳｉ量の定量化を行った。Ａｌ／Ｌａの個数比ＮＡｌ／ＮＬａを変化させたＬａＡｌＯ膜上にＳｉＯ２膜を成膜し，Ｎ２雰囲気中，９００℃，３０秒の熱処理を行い，ＬａＡｌＳｉＯを形成した。形成されたＬａＡｌＳｉＯ中に含まれるＬａの量とＳｉの量の関係を図２に示す。
【００４１】
図２に示すように，個数比ＮＡｌ／ＮＬａによらず，ＮＳｉ／ＮＬａ〜１の関係を満たしていることがわかる。一方，Ｌａ２Ｏ３中のＳｉＯ２の固溶限はＮＳｉ／ＮＬａ＝１を満たすことから，ＬａＡｌＯ中のＳｉＯ２の固溶限はＬａ２Ｏ３中の固溶限とほぼ一致することがわかる。したがって，１≦ＮＳｉ／ＮＬａなる関係を満足していれば，ＬａＡｌＳｉＯは９００℃以下の熱工程において，ＳｉＯ２を固溶限以上の割合で含むことになる。同様の関係は金属Ｍに他の元素を用いた場合にも成り立つと考えられる。
【００４２】
なお，図２に示す近似直線の傾きから，厳密には０．９３≦ＮＳｉ／ＮＬａの関係を満たすことによって，ＬａＡｌＳｉＯ中のＳｉＯ２を固溶限以上とすることができる。
【００４３】
（ＬａＡｌＳｉＯ上部絶縁層）
次に，上記半導体装置において，上部絶縁層が，組成ＬａＡｌＳｉＯを有する場合について詳細に説明する。
【００４４】
前記上部絶縁層及び前記ゲート絶縁膜を組成ＬａＡｌＳｉＯの酸化物から構成した場合，ＮＬａ：ＮＡｌ：ＮＳｉ＝１：１：１を満足すると，ＬａＡｌＳｉＯ５なる結晶相が存在するようになる。このような結晶相が存在すると，前記上部絶縁層のリーク特性が劣化することになる。このため，上記結晶相の生成は抑制されることが好ましい。
【００４５】
上述した結晶相が生成されるか否かは，ＬａＡｌＳｉＯ組成の酸化物におけるＬａ，Ａｌ，及び，Ｓｉの組成比で決定され，特にＳｉのＬａ及びＡｌに対する組成比で決定される。したがって，ＬａＡｌＳｉＯ組成の酸化物を前記上部絶縁層に用いる際には，上記結晶相が生成されないように，個数比ＮＳｉ／（ＮＬａ＋ＮＡｌ）の範囲を規定することが必要である。
【００４６】
図３に個数の比率ＮＬａ：ＮＡｌ：ＮＳｉ＝１：１：１．２を満たすＬａＡｌＳｉＯの断面ＴＥＭ像を示す。得られたＬａＡｌＳｉＯ膜は９００℃，３０秒の熱処理後においても非晶質であることから，ＬａＡｌＳｉＯ５結晶相の生成が抑制されていることがわかる。
【００４７】
したがって，個数の比率ＮＬａ：ＮＡｌ：ＮＳｉ＝１：１：１．２の要件を満たす場合に，ＬａＡｌＳｉＯ５結晶相を含まない非晶質の膜が形成されると仮定すると，ＮＬａ＝１，ＮＡｌ＝１に対してＮＳｉ＝１．２以上であることが必要となるので，「ＮＳｉ／（ＮＬａ＋ＮＡｌ）≧０．６」であることが要求される。
【００４８】
また，酸化物ＬａＡｌＳｉＯの誘電率は，汎用の高誘電率絶縁膜であるＡｌ２Ｏ３をベンチマークとし，これ以上の誘電率を有するようにする。酸化物ＬａＡｌＳｉＯの比誘電率は「（ＮＬａ×２７  ＋  ＮＡｌ×１０  ＋  ＮＳｉ×３．９）／（ＮＬａ  ＋  ＮＡｌ  ＋  ＮＳｉ）」で与えられることから，酸化物ＬａＡｌＳｉＯの誘電率がＡｌ２Ｏ３の誘電率以上となるには，関係「（Ｎ  Ｌａ×２７  ＋Ｎ  Ａｌ×１０  ＋  ＮＳｉ×３．９）／（ＮＬａ  ＋  ＮＡｌ  ＋  ＮＳｉ）≧１０」を満足する必要がある。したがって，「ＮＳｉ／ＮＬａ≦２．７８」であることが要求される。
【００４９】
なお，図３に示す酸化物ＬａＡｌＳｉＯの比誘電率は１２．４であるので，上記要件を満足している。但し，酸化物ＬａＡｌＳｉＯの非晶質性を満足する限りにおいて酸化物ＬａＡｌＳｉＯの比誘電率は高いほど好ましい。具体的には，Ｌａ２Ｏ３の比誘電率である２７に限りなく近いことが好ましい。しかしながら，上記酸化物ＬａＡｌＳｉＯの非晶質性を満足するためにはＳｉを含む必要があるので，その比誘電率は２７未満となる。
【００５０】
（半導体装置の具体例）
図４は，半導体装置の一例としてのＮＡＮＤ型フラッシュメモリ１０を示す断面図である。なお，図４においては，フラッシュメモリ１０のチャネル長方向の断面を示している。
【００５１】
図４に示すように，本実施例におけるフラッシュメモリ１０は，シリコン基板１１上に，トンネル絶縁膜１２，電荷蓄積層１３，上部絶縁層１４，及び制御電極１５が順次積層されている。また，これらの層が積層されることによって形成された積層構造の側面を覆うようにして素子分離絶縁層１６が形成されている。さらに，シリコン基板１１のトンネル絶縁膜１２の両側に不純物ドーピング層１１Ａが形成されている。
【００５２】
トンネル絶縁膜１２は，例えばシリコン基板１１を熱酸化することによって形成された厚さ２〜６ｎｍのＳｉＯ２膜を利用できる。また，電荷蓄積層１３は，例えばＣＶＤ法（化学気相成長法）などの公知の方法によって形成された厚さ１〜１０ｎｍのＳｉＮ膜を利用できる。さらに，制御電極１５は，多結晶シリコン膜，窒化チタン，窒化タンタル等の導電性窒化膜から構成できる。また，素子分離絶縁層１６はＳｉＯ２から構成できる。
【００５３】
上部絶縁層１４は，上述した上部絶縁層であり，上述した要件を満足する，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属ＭとＳｉを含んだ複合酸化物から構成できる。
【００５４】
なお，電荷蓄積層１３をマトリックス層中に微結晶を含むようなドット型の電荷蓄積層とすることもできる。前記微結晶はＳｉ，Ｔｉ，Ｈｆ，Ｇｅ及びこれらの酸化物，窒化物，酸窒化物により選択された材料により構成できる。さらに，電荷蓄積層１３に代えて浮遊ゲートとすることによって，浮遊ゲート型メモリを構成することもできる。前記浮遊ゲートは多結晶シリコンによって構成できる。
【００５５】
次に，図４に示すＮＡＮＤ型フラッシュメモリ１０の製造方法について説明する。図５〜９は，ＮＡＮＤ型フラッシュメモリ１０の製造方法における工程図である。
【００５６】
（１）積層構造の形成
最初に，図５に示すように，シリコン基板１１上に，トンネル絶縁膜１２，電荷蓄積層１３，反応絶縁層１４１，制御電極１５を順次形成する。上述のように，トンネル絶縁膜１２は，シリコン基板１１を熱酸化することによって形成できる。電荷蓄積層１３はＣＶＤ法（化学気相成長法）などの公知の成膜技術を用いて形成できる。反応絶縁層１４１は希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍを含む酸化物を用いることができる。反応絶縁層１４１はＡＬＤ法（原子層堆積法），ＣＶＤ法（化学気相成長法），熱蒸着法，電子線蒸着法，スパッタ法などの公知の成膜技術を用いて形成できる。
【００５７】
次いで，図６に示すように，制御電極１５上にフォトレジストパターン１７を形成する。次いで，図７に示すように，フォトレジストパターン１７をマスクとし，反応性イオンエッチング法により，制御電極１５，反応絶縁層１４１，電荷蓄積層１３，及びトンネル絶縁膜１２を順次エッチングするとともに分断する。この結果，トンネル絶縁膜１２，電荷蓄積層１３，反応絶縁層１４１，及び制御電極１５が順次に積層されてなる積層構造１８が形成される。このとき，エッチングの結果を反映して，電荷蓄積層１３，反応絶縁層１４１，制御電極１５それぞれの長さＬｃｈａｒｇｅ，Ｌｔｏｐ１，Ｌｇａｔｅは，ほぼ等しい。
【００５８】
（２）側壁の形成
図８に示すように，積層構造１８の側面にＳｉＯ２からなる側壁１６１を形成する。素子分離絶縁層ＳｉＯ２はそれぞれＡＬＤ法（原子層堆積法），ＣＶＤ法（化学気相成長法），塗布法などの公知の成膜技術を用いて形成することができる。
【００５９】
（３）上部絶縁層の形成
熱工程を加え，上記反応絶縁層１４１と側壁１６１を反応させ，図９に示すような上部絶縁層１４を形成する。即ち，側壁１６１中のＳｉＯ２の一部が反応絶縁層１４１内に拡散，移動することで，反応絶縁層１４１が上部絶縁層１４へと変化する。ＳｉＯ２の拡散により，上部絶縁層１４のＳｉＯ２の量は，反応絶縁層１４１中のＳｉＯ２の量より多くなる。また，上部絶縁層１４の体積は，反応絶縁層１４１の体積より大きくなる（上部絶縁層１４の長さは，反応絶縁層１４１の長さより大きくなる。
【００６０】
既述のように，反応絶縁層１４１と側壁１６１の反応前は，電荷蓄積層１３，反応絶縁層１４１，制御電極１５それぞれの長さＬｃｈａｒｇｅ，Ｌｔｏｐ１，Ｌｇａｔｅは，ほぼ等しい。反応絶縁層１４１と側壁１６１との反応により上部絶縁層１４が形成されることから，上部絶縁層１４の長さＬｔｏｐは，反応絶縁層１４１の長さＬｔｏｐ１より増大し，電荷蓄積層１３，制御電極１５それぞれの長さＬｃｈａｒｇｅ，Ｌｇａｔｅより大きくなる。
【００６１】
上部絶縁層１４の長さＬｔｏｐは，熱処理の温度，時間により，制御することができる。例えば，温度を高くすると，側壁１６１から反応絶縁層１４１へのＳｉＯ２の拡散が盛んになり，上部絶縁層１４の長さＬｔｏｐを増大させることができる。即ち，熱処理の温度により，上部絶縁層１４の長さＬｔｏｐを制御することができる。
【００６２】
ここで，側壁１６１からのＳｉＯ２の拡散により，反応絶縁層１４１が上部絶縁層１４に変化することから，過渡的には反応絶縁層１４１内のＳｉＯ２の密度に不均一が生じる可能性がある。しかし，熱処理時間がある程度以上であれば，生成される上部絶縁層１４内のＳｉＯ２の密度を均一化することが可能である。
【００６３】
なお，上述の側壁１６１形成後の熱工程は，側壁１６１もしくは素子分離絶縁層１６が形成された後であれば，任意のタイミングで実施できる。特に，側壁１６１を含まない半導体装置の場合は，埋め込み酸化膜１６２形成後に実施される。
【００６４】
（４）不純物ドーピング層の形成
次いで，積層構造１８及び側壁１６１をマスクとしてイオン注入し，不純物活性化の熱工程を加えることで，不純物ドーピング層１１Ａを形成する。例えば，リンを加速電圧４０ｋｅＶ，ドーズ量２×１０１５ｃｍ２の条件で，不純物をドーピングできる。不純物活性化の熱工程は，例えば，窒素雰囲気中，１０００℃，３０秒の条件で実施される。なお，側壁１６１が形成される前に，不純物ドーピング層を形成しても良い。この場合，積層構造１８をマスクとしてイオンが注入される。
【００６５】
不純物ドーピング層１１Ａの形成後，積層構造１８の間に埋め込み酸化膜１６２を形成する。埋め込み酸化膜は，ＡＬＤ法（原子層堆積法），ＣＶＤ法（化学気相成長法），塗布法などの公知の成膜技術を用いて形成することができる。側壁１６１及び埋め込み酸化膜１６２からなる絶縁層を素子分離絶縁層１６とする。
以上の工程により，図４に示すようなＮＡＮＤ型フラッシュメモリ１０を得る。
【００６６】
（その他の実施例）
以上，上記具体例に基づいて，本発明の実施形態に係る半導体装置を詳細に説明したが，本発明は上記具体例に限定されるものではなく，本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００６７】
例えば，積層構造は必ずしもＳｉ基板上に配置されるとは限らない。例えば，Ｓｉ基板上に形成されたウェル上に，積層構造を形成することもできる。また，ＳｉＧｅ基板上，Ｇｅ基板上，ＳｉＧｅＣ基板，又はこれらの基板上に形成されたウェル上に，積層構造を形成しても良い。さらには，絶縁膜上薄膜半導体が形成されたSOI（silicon on insulator）基板，GOI（germanium on insulator），基板SGOT（silicon-germanium on insulator）基板，又はこれらの基板上に形成されたウェル上に，積層構造を形成することも可能である。
【００６８】
また，上記具体例においては，チャネルが平坦な構造としている。しかし，ＦＩＮ構造に代表されるようなチャネル部分が立体的な構造をした半導体装置にも本発明は適用可能である。また，半導体装置上での要素の配列も平面上に限られない。積層構造，縦型構造に対しても本発明は適用可能である。
【００６９】
また，上記具体例においては，ＮＡＮＤ型の半導体装置を示した。しかし，ＮＯＲ型，ＡＮＤ型，ＤＩＮＯＲ型の不揮発性半導体記憶装置，ＮＯＲ型とＮＡＮＤ型を融合したＮＡＮＯ型フラッシュメモリ，さらには，１つの記憶素子が２つの選択トランジスタに挟み込まれた構造を有する３Ｔｒ−ＮＡＮＤ型等にも本発明は適用可能である。
【００７０】
さらに，上記具体例においては金属Ｍ，Ｓｉ，Ｏの３元系とこれにＡｌを加えた４元系について示したが，これらにさらに元素を加えた系においても本発明を適用可能である。また，酸素元素の一部をＮ元素で置換したものにも本発明を適用可能である。
【符号の説明】
【００７１】
１１…シリコン基板，１１Ａ…不純物ドーピング層，１２…トンネル絶縁膜，１３…電荷蓄積層，１４…上部絶縁層，１５…制御電極，１６…素子分離絶縁層，１７…フォトレジストパターン
【図１】
2010192579.tif 000003
【図２】
2010192579.tif 000004
【図４】
2010192579.tif 000005
【図５】
2010192579.tif 000006
【図６】
2010192579.tif 000007
【図７】
2010192579.tif 000008
【図８】
2010192579.tif 000009
【図９】
2010192579.tif 000010
【図３】
2010192579.tif 000011