(57)【要約】【課題】  従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（ＶＴ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。【解決手段】  フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコンのフィンの側面に形成されたＭＯＳトランジスタであって、該フィンの幅に対する高さの比が微細化の世代とともに大きくなることを特長とする半導体装置。
【請求項２】
シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該フィンの高さが異なることを特長とする半導体装置。
【請求項３】
１個のＭＯＳトランジスタは、フィンの高さの異なる複数のＭＯＳトランジスタの並列接続あるいは直列接続で構成されることを特長とする請求項２の半導体装置。
【請求項４】
シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該フィンの幅が異なることを特長とする半導体装置。
【請求項５】
シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該フィンの幅に対する高さの比が異なることを特長とする半導体装置。
【請求項６】
ＭＯＳトランジスタとＭＯＳキャパシタはシリコンのフィンの側面に形成されたことを特長とする半導体装置。
【請求項７】
メモリセルのそれぞれは、少なくても１個のＭＯＳトランジスタと少なくても１個のＭＯＳキャパシタを含むことを特長とする請求項６の半導体装置。
【請求項８】
メモリセルのそれぞれは、少なくても１個のＭＯＳトランジスタと少なくても１個のＭＯＳキャパシタから構成される回路の１対からなることを特長とする請求項７の半導体記憶装置。
【請求項９】
メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、該メモリセルは２個のＭＯＳトランジスタと１個の情報電荷を蓄えるキャパシタからなり、該２個のトランジスタの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うことを特長とする半導体記憶装置。
【請求項１０】
メモリセルアレー内において、行線方向の隣接したメモリセルとでデータ線を共用し、列線方向の他の隣接するメモリセルとで列選択線を共用することを特長とする請求項９の半導体装置。
【請求項１１】
列選択線は二つのフィンの間に埋め込まれていることを特長とする請求項１０の半導体記憶装置。
【請求項１２】
シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該ＭＯＳトランジスタのそれぞれは完全空乏層型ＭＯＳトランジスタあるいは部分空乏層型ＭＯＳトランジスタであることを特長とする半導体装置。
【請求項１３】
メモリセル内のＭＯＳトランジスタは完全空乏層型であることを特長とする請求項１２の半導体装置。
【請求項１４】
メモリセル内のＭＯＳトランジスタおよび情報電荷を蓄えるキャパシタの少なくても一方が分離層で分離されていることを特長とする請求項１２の半導体装置。
【請求項１５】
異なるしきい電圧を持つ複数のＭＯＳトランジスタを含み、しきい電圧の小さな該ＭＯＳトランジスタは完全空乏層型であり、しきい電圧の大きな該ＭＯＳトランジスタは部分空乏層型であることを特長とする半導体装置。
【請求項１６】
該ＭＯＳトランジスタはシリコンのフィンの側面に形成されたことを特長とする請求項１５の半導体装置。
【請求項１７】
しきい電圧の小さい第１のＭＯＳトランジスタの非活性時には、しきい電圧の大きい第２のＭＯＳトランジスタを介して該第１のＭＯＳトランジスタのゲートとソース間を逆バイアス状態にし、活性時には該ゲートとソース間を順バイアス状態にする回路を具備したことを特長とする請求項１５又は１６の半導体装置。
【請求項１８】
部分空乏層型ＭＯＳトランジスタの基板電圧は固定電圧であることを特長とする請求項１５の半導体装置。
【請求項１９】
複数の該ＭＯＳトランジスタの基板のそれぞれは共通基板に接続されていることを特長とする請求項１から１８のいずれか１項の半導体装置。
【請求項２０】
大きな電圧で動作する偶数段のＣＭＯＳインバータの出力をゲート入力とする小さな電圧で動作するＭＯＳトンジスタがあり、該ＭＯＳトランジスタは、該ＭＯＳトランジスタのゲートとソースが逆バイアスされることによって非導通になる回路を具備したことを特長とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン構造を活用した高集積・低電圧動作に好適なＭＯＳトランジスタ構造、ならびに該ＭＯＳトランジスタを活用したメモリセルなどに関する。
【背景技術】
【０００２】
近年、１００ｎｍ以下に素子寸法（以下Ｆ）が微細化されるにつれて、ＭＯＳトランジスタ（以下ＭＯＳＴ）のしきい電圧（ＶＴ）のばらつきを抑えることが急務になってきている。なぜなら、周知のように、ＭＯＳＴの微細化とともにＶＴのばらつきが増大するので、チップ内の各回路の動作速度のばらつきも増大し、チップ全体としての動作の信頼性が著しく低下するからである。この速度ばらつきを抑えるためには、ＶＴのばらつきに応じて動作電圧ＶＤＤを高くしなければならないが、これでは素子の微細化とともにチップの消費電力は増大し、また過大電圧のために素子の信頼性は著しく低下する。したがって、ＶＴばらつきの少ないＭＯＳＴ、あるいはその構造を活用したデバイスと回路が望まれるようになってきた。
【０００３】
なお、フィン（Ｆｉｎ）の側壁に形成されたＭＯＳＴ（いわゆるＦｉｎＦＥＴ）を開示している文献として、非特許文献１がある。また製法に関しては、非特許文献２がある。
【０００４】
【非特許文献１】Digh Hisamoto, “FD/DG-SOI MOSFET -a viable approach to overcoming the device scaling limit-”, IEDM2001 Dig., pp. 429-432.
【非特許文献２】Sung Min Kim et al., “A Novel Multi-channel Field Effect Transistor (McFET) on Bulk Si for High Performance Sub-80nm Application”, IEDM2004 Dig., pp. 639-642.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＭＯＳＴのＶＴのばらつきの標準偏差σ（ＶＴ）は、よく知られているように、
σ（ＶＴ）＝Ａｖｔ／（ＬＷ）０．５・・・（１）
Ａｖｔ＝ｔＯＸＮｓｕｂ０．２５・・・（２）
で表される。ここでＡｖｔは、ＭＯＳＴの電気的なゲート酸化膜（ｔＯＸ）とＭＯＳＴのチャンネル領域の濃度Ｎｓｕｂで決まる定数である。またＬとＷは、それぞれＭＯＳＴのチャンネル長とチャンネル幅である。図８は、シリコン基板上に形成された従来構造の２種類のＭＯＳＴ、すなわち平面型ＭＯＳＴとフィン（Ｆｉｎ）の側壁に形成されたＭＯＳＴ（いわゆるＦｉｎＦＥＴ）が示されている。図中のＦｉｎＦＥＴは、フィンの高さがチャンネル幅になり、ゲート（Ｇ）で制御されるチャンネル領域は、たとえばｎチャンネルＭＯＳＴなら１０１６ｃｍ−３程度の低濃度のボロンがドープされている薄いｐ層（ＣＨ）から成る。ｔＯＸはゲート酸化膜である。ドレイン（Ｄ）とソース（Ｓ）は高濃度のｎ型層（ｎ＋）から成る。複数のこれらのｎチャンネルＭＯＳＴは１０１８ｃｍ−３程度以上の高濃度のボロンがドープされている共通のｐ型基板（ｐ−ｓｕｂ）上に集積されている。本図を用いて、これら従来構造におけるＶＴばらつきの問題点を明らかにしよう。まずゲート酸化膜（図中ｔＯＸ）をもつゲート（Ｇ）、ｎ＋層からなるドレイン（Ｄ）とソース（Ｓ）を持つ平面型ｎチャンネルＭＯＳＴを例に、ある微細化世代を基準にして、その世代から微細化する場合を例にとろう。たとえば、基準寸法Ｆが４５ｎｍである４５ｎｍ世代を基準にすると、チャンネル長Ｌは小さいほどＭＯＳＴは高速化できるのでそれが望ましいが、その世代で加工できる最小値は４５ｎｍだから、チップ内のＭＯＳＴのほとんどのＬは４５ｎｍに設定される。一方、チップ内の各回路内のＭＯＳＴのチャンネル幅Ｗは各回路に要求される所要速度に応じて４５ｎｍ以上の値に設定される。
【０００６】
さて従来から知られている比例縮小則では、すべての素子寸法を１／α（α＞１）だけ比例縮小する。したがって、ある着目したＭＯＳＴの設定されたＬとＷもそれぞれ１／αにする。ＭＯＳＴのチャンネル面積ＬＷは１／α２に縮小されるから、標準偏差σ（ＶＴ）はαＡｖｔとなる。したがって、もしＡｖｔが４５ｎｍ世代以降でも一定なら、σ（ＶＴ）は微細化とともにαの割合で増大していくことになる。たとえば、４５ｎｍ世代（Ｆ＝４５ｎｍ）から１１ｎｍ世代（Ｆ＝１１ｎｍ）まで縮小する場合にはαは４になるから、σ（ＶＴ）も４倍に増える。しかし、このようなＡｖｔ一定のアプローチは許容できない。速度ばらつきを一定値に抑えるために、σ（ＶＴ）の増大に応じて動作電圧ＶＤＤも高く設定しなければならないためである。したがって、Ａｖｔは微細化とともに小さくし、それに応じてＶＤＤを低くしたい。このためには、式（１）から明らかなように、Ａｖｔは１／α以下にしなければならない。しかし、デバイス構造やプロセス技術の進展からみて、Ａｖｔを微細化とともにこのように急激に小さくするのは一般には困難なので、Ａｖｔはできるだけ大きな値に維持したい。ｔＯＸを小さくしすぎるとゲートトンネル電流が急速に増加するし、Ｎｓｕｂを小さくしすぎるとＭＯＳＴの短チャンネル効果が増えてパンチスルーなどを引き起こすからである。実用上、図９のように、Ａｖｔは１／α０．５程度に小さくするのならなんとか可能だが、それでもσ（ＶＴ）はα０．５となるから、微細化しαの値を大きくするほどσ（ＶＴ）は大きな値になる。したがって、従来の平面型のＭＯＳＴでは、微細化とともに所要ＶＤＤは高くなり消費電力が増大し、また過大電圧のために素子の信頼性は著しく低下する。図８のＦｉｎＦＥＴにしても、従来の比例縮小則をとる限り、ＭＯＳＴの面積（ＬＷ）は微細化とともに小さくなるから、平面型ＭＯＳＴと同じ結果となる。
【０００７】
本発明の目的は、微細化とともにσ（ＶＴ）を低減でき、したがって低電圧動作ができるように、ＦｉｎＦＥＴに新たな縮小則を適用することにある。さらにはここで得られたＭＯＳ構造を活用した高集積ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などを提供することにある。
【０００８】
本発明のその他の目的と新規な特長は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。
【００１０】
まず、第１に、シリコンのフィンの側面に形成されたＭＯＳＴであって、該フィンの幅、あるいはチャンネル長に対する高さの比を微細化の世代とともに大きくすることを特長とする。この結果、該ＭＯＳトランジスタのチャンネル長よりもフィンの高さが大きくなる。
【００１１】
第２に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該フィンの高さが異なることを特長とする。この場合、１個のＭＯＳＴは、フィンの高さの異なる複数のＭＯＳＴの並列接続あるいは直列接続で構成されると更に望ましい。
【００１２】
第３に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該フィンの幅が異なることを特長とする。
【００１３】
第４に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該フィンの幅に対する高さの比が異なることを特長とする。
【００１４】
第５に、ＭＯＳＴとＭＯＳキャパシタはシリコンのフィンの側面に形成されたことを特長とする。この場合、メモリセルのそれぞれは、少なくても１個のＭＯＳＴと少なくても１個のＭＯＳキャパシタを含むと更に望ましい。また、メモリセルのそれぞれは、少なくても１個のＭＯＳＴと少なくても１個のＭＯＳキャパシタから構成される回路の１対からなってもよい。
【００１５】
第６に、メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、該メモリセルは２個のＭＯＳＴと１個の情報電荷を蓄えるキャパシタからなり、該２個のＭＯＳＴの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うことを特長とする。この場合、メモリセルアレー内において、行線方向の隣接したメモリセルとでデータ線を共用し、列線方向の他の隣接するメモリセルとで列選択線を共用すると更に望ましい。更には、列選択線は二つのフィンの間に埋め込まれていると更に望ましい。
【００１６】
第７に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該ＭＯＳＴのそれぞれは完全空乏層型ＭＯＳＴあるいは部分空乏層型ＭＯＳＴであることを特長とする。この場合、メモリセル内のＭＯＳＴは完全空乏層型であると更に望ましい。
【００１７】
第８に、異なるしきい電圧を持つ複数のＭＯＳＴを含み、しきい電圧の小さな該ＭＯＳＴは完全空乏層型であり、しきい電圧の大きな該ＭＯＳＴは部分空乏層型であることを特長とする半導体装置。この場合、該ＭＯＳＴはシリコンのフィンの側面に形成されると更に望ましい。また、しきい電圧の小さい第１のＭＯＳＴの非活性時には、しきい電圧の大きい第２のＭＯＳＴを介して該第１のＭＯＳＴのゲートとソース間を逆バイアス状態にし、活性時には該ゲートとソース間を順バイアス状態にする回路を具備すると更に望ましい。また、部分空乏層型ＭＯＳＴの基板電圧は可変にできると更に望ましい。
【００１８】
第１から第８の特徴において、複数の該ＭＯＳＴのチャンネル領域のそれぞれは共通基板に接続されていると更に望ましい。
【００１９】
第９に、大きな電圧で動作する偶数段のＣＭＯＳインバータの出力をゲート入力とする小さな電圧で動作するＭＯＳＴがあり、該ＭＯＳＴは、該ＭＯＳＴのゲートとソースが逆バイアスされることによって非導通になる回路を具備する半導体装置であることが望ましい。
【発明の効果】
【００２０】
以上のように、従来の比例縮小則とは異なる部分縮小則をＦｉｎＦＥＴに適用すれば、低電圧・高速動作に適したＭＯＳＴが得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態について、図面を用いて説明する。前述したＦｉｎＦＥＴは、Ｗを任意に変えても、Ｗ以外の他の寸法を比例縮小する限り、ＭＯＳＴの密度は従来と変わらない構造的な特長がある。したがって、Ｌを微細化していってもＬＷが一定値以上に大きくなるようにＷを大きく設定できるので、その分だけＡｖｔに対する要求は緩和できる。以下、図１を用いて更に具体的に説明する。
【００２２】
図１は、本発明の部分比例縮小則を適用したＦｉｎＦＥＴ構造を、従来の比例縮小側を適用した平面型ＭＯＳＴ（図中の平面型）と比較している。図には、ＬＷを一定にする組み合わせの例として、Ｌを１／αと１／α０．５に小さくし、それに対応してＷをαとα０．５に大きくする二つの例が示されている。この場合、ＬＷがαに無関係に一定になるので、σ（ＶＴ）はＡｖｔで決まるようになる。したがって、Ａｖｔが１／α０．５の比率で小さくできるなら、σ（ＶＴ）も同じ比率で小さくでき、ＶＤＤも同じ比率で低くできる。尚、このような部分縮小則では、他の寸法に対して相対的にＷを大きくするので、ＶＤＤを低くしても駆動電流（図中ＩＤＳ）の大きいＭＯＳＴが実現できる利点もある。たとえば、Ｎｓｕｂ一定のもとではＡｖｔはｔＯＸに比例するので、ｔＯＸが１／α０．５で薄くなればＡｖｔもα−０．５となり、したがってＶＤＤもα−０．５となり、微細化とともにＶＤＤは低くなる。ＶＤＤが低くなっても、ＩＤＳは（Ｗ／Ｌ）ｔＯＸ−１（ＶＤＤ−ＶＴ）１．２に比例するので、図１に示すように、ＩＤＳはαとともにほぼ増加する。したがってより高速動作が可能となる。尚、このように、Ｗすなわちフィンの高さを相対的に大きくすると、微細化とともにフィンの高さは相対的に高くなり、一般的には製造しにくくなる。たとえば、素子寸法Ｆを４５ｎｍから１１ｎｍに縮小する場合（α＝４）を例にとろう。Ｌを１／αで縮小しＷをαで拡大すると、フィンの幅も１／αで縮小されるから、フィンの幅に対する高さの比（アスペクト比）は１６となる。しかしＬを１／α０．５で縮小し、Ｗをα０．５で拡大すると、アスペクト比は４に改善される。最新のＤＲＡＭ立体キャパシタ（溝型）のアスペクト比が７０程度になっていることを勘案すれば、この程度のアスペクト比は実現可能である。
【００２３】
図２Ａと図２Ｂは、それぞれ本発明の部分縮小則を適用したＦｉｎＦＥＴ（図中のＦｉｎＦＥＴ）と従来の比例縮小側を適用した平面型ＭＯＳＴ（図中の平面型）のσ（ＶＴ）と最小動作電圧Ｖｍｉｎを比較したものである。ここでＶｍｉｍは、インバータの遅延時間τのばらつきΔτを、その平均値に対して２０％許容するＶＤＤで定義している。すなわち、サブスレッショルド・リーク電流を十分に抑えるために要求されるＶＴの平均値をＶＴ０、チップ内のＶＴのばらつきの最大値ΔＶＴｍａｘを３σ（ＶＴ）とすると、６５ｎｍ世代程度のＭＯＳＴでは、
τ（ＶＴ）∝  ＶＤＤ／（ＶＤＤ−ＶＴ）１．２・・・（３）
∴  Δτ  ＝  τ（ＶＴ０＋  ΔＶＴｍａｘ）／τ（ＶＴ０）
＝〔（ＶＤＤ−ＶＴ０）／（ＶＤＤ−ＶＴ０−ΔＶＴｍａｘ〕１．２・・（４）
式（４）をＶＤＤに対して解き、そのＶＤＤをＶｍｉｎとすると、
Ｖｍｉｎ  ＝  ＶＴ０＋（１＋γ）ΔＶＴｍａｘ、・・・（５）
γ  ＝  １／（Δτ１／１．２−１）。
ここで、前述したように、速度ばらつきの許容値Δτは１．２、したがってγは６．１と仮定している。また、ＶＴ０＝０．３Ｖ、ＬＷ＝８Ｆ２（Ｆ：素子寸法）、またＡｖｔは、Ｆ＝４５ｎｍの世代では２．５ｍＶμｍ、それ以降は１／α０．５に従って微細化されると仮定している。図から明らかなように、平面型ＭＯＳＴのσ（ＶＴ）は微細化とともに増大するのでそのＶｍｉｎも高くなっていく。一方、ＦｉｎＦＥＴではそれらの値は逆に減少する。
【００２４】
尚、このような本発明の縮小則を適用したＦｉｎＦＥＴでは、フィンの側面は相対的に大きな面積になる。それを活用すれば微細化しても大きな容量を持つＭＯＳキャパシタが得られる。特に本発明によって得られるＦｉｎＦＥＴとその構造を活用したＭＯＳキャパシタなどは、以下の実施例に示すように、ＤＲＡＭセルの高密度化に効力を発揮する。
【００２５】
フィン構造には、基板上の厚い酸化膜（いわゆるＢＯＸ）の上にシリコンのフィンを形成しその側面にＭＯＳＴを形成したいわゆるＳＯＩ構造と、図１のように、シリコンのフィンの下部を上述した共通基板に接続した構造（いわゆるバルクＦｉｎＦＥＴ）がある。両者は、フィンの幅をチャンネル長Ｌに対して十分小さくし、あるいはチャンネル領域（ＣＨ）の濃度Ｎｓｕｂを低くすればＦＤ特性を持つＭＯＳＴにできる。一般には、阻止分離層を省略できるため、前者は理想的な完全空乏層（ＦＤ）特性を持つＭＯＳＴを作りやすく、後者は既存の製造プロセスが使えるので造りやすく安価になるといわれている。しかし一般には、ＦＤ特性のＭＯＳＴは、該ＭＯＳＴのチャンネル領域の電圧を変えられないので、そのＶＴを任意に制御できない。すなわち適当なゲート材料がいったん決まった後ではＶＴは任意には変えられない。しかしバルクＦｉｎＦＥＴの場合にはフィン幅をチャンネル長Ｌ以上に十分広げると、ＭＯＳＴは部分空乏層（ＰＤ）特性を示すようになり、チャンネル領域（ＣＨ）に不純物を打ち込むと、あるいはＣＨの電圧を共通基板に加えられた電圧で変えると該ＭＯＳＴのＶＴを変えられるようになる。以下では、バルクＦｉｎＦＥＴを前提にした実施例を述べる。もちろん、フィン構造である限りＭＯＳＴのＬＷは大きくできるので、ＦＤ−ＦｉｎＦＥＴであれＰＤ−ＦｉｎＦＥＴであれ、それらのσ（ＶＴ）はともに小さくできる。また共通基板に加える電圧によってＭＯＳＴのＶＴを変える必然のない、あるいは、このような目的とは直接無関係な構造や回路形式は、上記のＳＯＩＦｉｎＦＥＴにもそのまま適用可能である。また、後述する図６、図７の実施例などは、平面型ＭＯＳＴに対しても適用できる。
【００２６】
図３は上述したフィン構造をＤＲＡＭセルへ適用した実施例である。図３Ａは１個のセルの平面図、図３Ｂはその回路図であり、また図３Ｃはキャパシタ電極ＰＬ方向に沿ったＡＡ’断面図、図３Ｄはデータ線方向に沿ったＢＢ’断面図である。図中の１、２、３は、それぞれゲート酸化膜、基板上部の絶縁膜（いわゆる浅い溝絶縁体ＳＴＩ）、キャパシタプレート電極配線ＰＬあるいはワード線ＷＬとデータ線ＤＬ間の絶縁膜（ＳｉＯ２膜）である。また４は低濃度のボロンがドープされているｐ層（前述のＣＨ部）、５はＭＯＳＴのドレインとソースのｎ＋拡散層である。それぞれのＭＯＳＴはフィンの両側面と上面部の３面から成る。一方、キャパシタはＭＯＳＴ特性を利用した周知のＭＯＳキャパシタで、その容量値（キャパシタンス、ＣＳ）を大きくするために、ＭＯＳＴと同様にフィンの両側とその上面部だけではなく、隣接するセルのキャパシタと対向するフィンの側面部もキャパシタとして活用している。このセルを上下左右に折り返すことでメモリセルアレーが構成される。したがって、行（ワード線ＷＬ）方向の隣接したメモリセルとで、図中に示すように、コンタクト（ＣＴ）を介してデータ線（ＤＬ）は共用され、またキャパシタは行方向の他の隣接セルのキャパシタと向かい合わせになっている。以上のように、メモリセルは、フィンの側面に１個のＭＯＳＴ（Ｍ１）と情報電荷を蓄える１個のＭＯＳキャパシタ（ＣＳ）を形成した周知のＤＲＡＭセル（以下１−Ｔセル）を２個使って１ビットのメモリセル（以下、２−Ｔセル）にした構造である。メモリセルの情報の授受（書き込みならびに読み出し）は相補のデータ線（ＤＬ、／ＤＬ）を介して差動動作で行われる。たとえば、書き込みは、選択されたワード線（ＷＬ）に電圧が印加され、データ対線から２個の記憶ノードとなる２個のキャパシタに書き込み情報に対応した電圧の組み合わせを与えることで行われる。すなわち、一方にＶＤＤが書き込まれると、他方には常に０Ｖが書き込まれる。読み出しは、ワード線に電圧を印加し、該記憶ノードの電圧をデータ対線に差動で取り出すことで行われる。すなわち、データ対線は読み出し前にはＶＤＤのレベルにプリチャージされているので、ＶＤＤが記憶されている記憶ノードに対応したデータ線はＶＤＤのままであるが、０Ｖが記憶されている記憶ノードに対応した他のデータ線にはＶＤＤを基準にして負方向の微小信号が現れる。該データ対線に読み出されたこの差動電圧は、対線に接続された周知のフリップフロップ型の差動センスアンプ（図中省略）で検出される。
【００２７】
２−Ｔセルは、よく知られているように、メモリセル面積は大きくなるが低電圧動作に適する。データ線を動作電圧ＶＤＤにプリチャージできるので、データ線に読み出された信号電圧を増幅するセンスアンプはＶＤＤを基準に動作できるためである。フィンの幅とそのスペース、あるいはチャンネル長などの基本寸法をＦ、キャパシタ部のデータ線方向の長さを２Ｆと仮定すると、この２−Ｔセルの面積は２０Ｆ２となる。尚、本実施例のＦｉｎＦＥＴは完全空乏層（ＦＤ）型を前提としている。ＭＯＳＴをＦＤ型にするために、フィン幅はチャンネル長Ｌの０．７倍程度以下に設定されるが、本例では簡単のためにフィンの幅もＦと仮定している。尚、仮にメモリセル内のＭＯＳＴを部分空乏層（ＰＤ）型にすると、フィン幅をチャンネル長Ｌの０．７倍程度以上に十分に大きくしなければならないので、メモリセルは小型化できない。また、よく知られているように、ＰＤ型特有のＭＯＳＴ基板の浮遊現象によってメモリセルの動作は不安定になる、ソフトエラーが増加する、あるいはＭＯＳＴの基板効果によって所要ワード線電圧が高くなるなどの問題が出てくる。
【００２８】
したがって、本実施例では、メモリセル内のＭＯＳＴは、常にＦＤ状態で動作するように、フィン幅は十分小さく、しかもチャンネル領域（ＣＨ）の基板濃度Ｎｓｕｂを薄くしてある。このため、ＭＯＳＴのＶＴのばらつきの標準偏差σ（ＶＴ）は小さくなる。またＭＯＳＴのチャンネル面積ＬＷはフィン構造で大きく、さらに本発明に基づいて微細化とともに相対的にＷを大きくするので、前述したように、そのσ（ＶＴ）は微細化とともに小さくなる。したがって、ワード電圧は低く、しかも微細化するにつれ低くできる利点がある。周知のように、データ線とメモリセルとで信号の授受を十分に行うには、ワード線に印加する電圧は、σ（ＶＴ）が大きいほどその分だけ高くする必要があるからである。また、キャパシタを形成するためにプレートＰＬには直流電圧を印加しなければならないが、その値はデータ線からメモリセルに書き込む電圧とセルのＭＯＳＴのＶＴとＭＯＳキャパシタのＶＴで決まる。もし両者のＶＴが０なら、原理的にはワード線にＶＤＤを印加すれば、データ線からの書き込み電圧ＶＤＤあるいは０Ｖがそのままセルキャパシタに書き込まれる。ＰＬにもＶＤＤを印加しておけば、ＶＤＤの書き込み電圧に対しても大きなＭＯＳキャパシタが形成されるので、該書き込み電圧は該キャパシタに長時間蓄積されるようになる。
【００２９】
本実施例には各種の変形例がある。ＭＯＳＴならびにＭＯＳキャパシタのゲート電極としては、ポリシリコンゲートよりもメタルゲートのほうが優れている。ゲート電極の空乏化が抑制できるため、電気的なゲート酸化膜ｔＯＸをより小さくでき、したがって式（１）と（２）から明らかなように、σ（ＶＴ）を小さくできるからである。またゲート材料としては、ゲートトンネル電流を抑えたままで実効的なシリコン酸化膜厚を小さくするために、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜、もしくは、Ａｌ酸化膜とＡｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の積層膜  などの各種の高誘電体材料を使うこともできる。さらに、ＤＲＡＭで周知のように、プレートＰＬ直下にあるチャンネル部（ＣＨ）を予めたとえばｎ＋層で拡散しておけば、プレートにいかなる電圧、たとえばＶＤＤ／２の電圧を印加してもキャパシタは形成される。したがって、記憶ノード電圧がＶＤＤあるいは０Ｖであっても、キャパシタの２端子間電圧は常にＶＤＤ／２となるので、上述したＶＤＤを印加する場合に比べてキャパシタ絶縁膜に加わる電圧は半減する。ＶＤＤを印加する場合では、記憶ノード電圧が０Ｖの場合に端子間電圧はＶＤＤとなるからである。つまり、ＰＬにＶＤＤ／２を印加すると、ストレス電圧が一定のもとではキャパシタ絶縁膜の厚さを半減できるから容量値（ＣＳ）は倍増する。したがってデータ線に読み出される信号電圧は倍増しよりメモリ動作は安定する。尚、従来の１−Ｔセル方式を使えば、これまで述べてきたセル構造を維持したままで、メモリセル面積を、たとえば１０Ｆ２へと半減することもできる。１−Ｔセルは、よく知られているように、セル面積は半減できるが低電圧動作は困難である。安定動作の点で、データ線をＶＤＤ／２にプリチャージせざるをえないために、センスアンプはＶＤＤ／２の電圧を基準に動作するためである。しかし、２−Ｔに比べてＶＤＤの値を２倍にしてもよければ、１−Ｔセルを用いたより高密度のＤＲＡＭが実現できる。
【００３０】
図４は、メモリセルアレー内の駆動された行線（すなわちワード線ＷＬ）と駆動された列線（ＹＳ）の交点のセルを選択する方式（いわゆる２次元選択方式）を適用したフィン型ＤＲＡＭセルである。フィンの片側面に１個のＭＯＳキャパシタ（たとえばＣＳ０）とそれぞれ行線と列線で選択駆動される２個のＦＤ型のＦｉｎＦＥＴ（たとえばＭ０１とＭ０２）を形成したＤＲＡＭセルである。図４Ａでは、複数の行選択線（ＷＬ）と複数の列選択線（ＹＳ）とそれらの交点にメモリセルが接続されたメモリセルアレー内の、選択・駆動されたＷＬと選択・駆動されたＹＳ線の交点のメモリセルが選択されるメモリセル選択方式において、１個のメモリセルが２個のＭＯＳＴと１個のＭＯＳキャパシタから成るメモリセル４個の平面図を示している。図中の１、２、３、４は、それぞれゲート酸化膜、基板上部の絶縁膜（ＳＴＩ）、プレートＰＬあるいはワード線ＷＬとデータ線ＤＬ間の絶縁膜、チャンネル領域（ＣＨ）である。また６は、フィンの上部とＰＬあるいはワード線の間の厚い絶縁膜である。図３とは異なり、隣接するメモリセル間を分離する、すなわち両側面に存在する２個のＭＯＳＴあるいはキャパシタを分離するためのものである。図示するように、各列選択線（ＹＳ０、ＹＳ１）は２個のフィンの間に埋め込まれ、キャパシタと行線との間に存在する列線用ＭＯＳＴ（たとえばＭ０２とＭ１２、あるいはＭ２２とＭ３２）を駆動する。フィンの両側にある２個の列選択用ＭＯＳＴ（たとえばＭ１２とＭ２２）は異なる列選択線（ＹＳ０、ＹＳ１）で選択されるので、それらのデータ線は一本のデータ線（たとえばＤＬ１）を共有できる。このためデータ線ピッチは図３の実施例と同じになる。データ線をＶＤＤ／２を基準にして動作させる１−Ｔセルにした場合のセル面積は５Ｆ２となる。
【００３１】
読み出しを例にとるとその動作は以下のように行われる。図中のワード線（ＷＬ）と列選択線（ＹＳ０）が選択駆動されると、２個のセルのキャパシタ（ＣＳ０、ＣＳ１）にＶＤＤあるいは０Ｖとして蓄えられていた記憶情報は、あらかじめＶＤＤ／２にプリチャージされているデータ線ＤＬ０とＤＬ１に読み出される。もしＣＳ０にＶＤＤが記憶されていたならば、ＤＬ０は（ＶＤＤ／２）＋ｖｓの電圧になる。もし０Ｖが記憶されていたならば、ＤＬ０は（ＶＤＤ／２）−ｖｓの電圧になる。ここで、ＣＳ０＝ＣＳ１＝ＣＳ、データ線の寄生容量をＣＤとすれば、ｖｓ＝（ＶＤＤ／２）ＣＳ／（ＣＤ＋ＣＳ）である。同様にＤＬ１にもＣＳ１の記憶情報に応じた出力信号が現れる。このように、ＤＬ０とＤＬ１に読み出されたＶＤＤ／２を基準にした正負の信号電圧は、周知のように、プリチャージ電圧ＶＤＤ／２を参照電圧として動作する差動センスアンプ（データ線に接続されているが、周知なので、図中では省略）で弁別・増幅される。尚、列選択用ＭＯＳＴ（たとえばＭ０２）がデータ線に直接接続されずに、行線用ＭＯＳＴ（たとえばＭ０１）を介してキャパシタ（ＣＳ０）に接続されているのは、データ線の容量を増やさないためである。さもないと、列選択時に列に接続されるすべてのセル内の列選択用ＭＯＳＴがオンになって、それらＭＯＳＴのゲート容量が元のデータ線容量に加算され読み出し信号電圧は減少する。尚、このような２次元選択方式は、図３の２−Ｔセルにも適用できることは言うまでもない。この場合には、たとえば、図４ＢのＭ０１、Ｍ０２、ＣＳ０とデータ線ＤＬ０で構成されたメモリセルと、Ｍ１１、Ｍ１２、ＣＳ１とデータ線ＤＬ１で構成されたメモリセルが差動動作することになり、したがって、ＤＬ０とＤＬ１は対線を構成する。もちろん隣接するメモリセルとデータ線は共有できるのでデータ線ピッチは軽減される。
【００３２】
周辺回路用のＭＯＳＴ、あるいは一般の論理回路用のＭＯＳＴとしては、後述するように、必要に応じて、メモリセル内のＭＯＳＴと同様なＦＤ型のＦｉｎＦＥＴも使えるし、ＰＤ型のＦｉｎＦＥＴも使える。ＰＤ型にすることによってＭＯＳＴの面積が多少増えても、論理回路部の面積は配線が支配的なので、チップ全体の面積にはほとんど影響を与えないので、以下に述べるＰＤ型の利点を積極的に活用することもできる。すなわち、ＰＤ型にすると、ＦｉｎＦＥＴのチャンネル（ＣＨ）部の電圧を共通基板に加えられた電圧ＶＢＢで制御できるようになるので、チップ内のすべてのＰＤ型ＦｉｎＦＥＴのＶＴを一律に変えることができる。したがって、ＦｉｎＦＥＴのＶＴの平均値がチップ間でばらつき、その結果、性能がチップ間でばらついても、チップのＶＢＢを変えることでそのばらつきを補償できるようになる。さらに、特定のＦｉｎＦＥＴのＣＨ部の濃度Ｎｓｕｂを選択的に変えてそのＶＴの値を変えることもできるので、複数の異なるＶＴを持つＰＤ型ＦｉｎＦＥＴが実現できる。しかし、より大きなＶＴにし、しかもより濃いＮｓｕｂにすると、σ（ＶＴ）は大きくなるが、その分だけ該ＰＤ型ＦｉｎＦＥＴの動作電圧ＶＤＤを、より正確にはそのゲート電圧を高くすれば、大きくなったσ（ＶＴ）を補償できる。結局、チップは、低いＶＤＤで動作する小さなＶＴ（たとえば０Ｖ）を持つ複数のＰＤ型ＦｉｎＦＥＴと、高いＶＤＤで動作する大きなＶＴ（たとえば０．３Ｖ）を持つ複数のＰＤ型ＦｉｎＦＥＴを含むことになる。
【００３３】
尚、フィンの他の構造としては、図５がある。図４の実施例の場合、例えばフィンＭ１２および、Ｍ２２らは電気的には分離されておらず、共通のＦｉｎチャンネル４の側壁に形成されている。そのため、フィンＭ１２、Ｍ２２を各々独立に動作させようとした場合、両側のＭＯＳＦＥＴ間で電気的干渉が発生する可能性がある。図５の実施例は、この両側のＭＯＳＦＥＴの干渉の問題の抑制を目的に考えられた発明である。図中の７は、フィンを電気的に分離するための分離層である。この分離層は、例えば非特許文献２に開示されているプロセスを用いることで、容易に形成可能である。その際、非特許文献２に示されているハードマスクプロセスを採用することで、メモリセル面積を増大させることなく、分離層を形成することができる。このように、分離層７を形成することで、図４に示したＤＲＡＭメモリセルの更なる安定動作が期待できる。
【００３４】
尚、図５Ｂでは、分離層７をフィン間に埋め込んでいるが、分離層７の代わりに、ゲート絶縁膜およびゲート電極ＰＬを埋め込んだ構造にして、それを干渉の問題のない図３の実施例に適用することもできる。こうすることで、更に面積効率を高めることが出来、結局フィンの両側に２個形成していたＦＤ型のＦｉｎＦＥＴを４個にすることが出来るようになる。すなわち、実効的なＷ長をほぼ２倍程度に大きくすることが出来るようになるため、上述したごとく更に、σ（ＶＴ）を小さくすることが出来る。またキャパシタの表面積もその分だけ大きくなりキャパシタンスを大きくできるので、より安定なメモリ動作が可能となる。あるいは一定のＷ長と一定のキャパシタンスの条件のもとでは、フィンの高さをその分だけ低くできるようになるので、製造はより簡単になる。必要に応じて、このような分離層７の代わりにゲート絶縁膜およびゲート電極ＰＬを埋め込んだ構造をキャパシタだけに適用することもできる。キャパシタに蓄えられている情報電荷をデータ線に読み出すときに、メモリセル内のＦｉｎＦＥＴのゲート容量が大きいほど、それがデータ線容量に加算されるのでデータ線に読み出される信号電圧は小さくなる。しかし、このような不具合は、ＦｉｎＦＥＴのＷ長を長くすることなく、キャパシタの表面積を大きくすることで裂けられるからである。このような面積効率を向上させたＦｉｎＦＥＴ構造は、メモリセル以外にも、通常の論理回路部のトランジスタに使うこともできる。さらには、このような立体キャパシタを、チップ内の電源電圧の変動を抑制するためのバイパスキャパシタとして使うこともできる。
【００３５】
図６は、本発明のＰＤ型ＦｉｎＦＥＴを適用した新たなダイナミック型インバータで、２種のＶＴ（小さなしきい電圧ＶＴＬ、大きなしきい電圧ＶＴＨ）と２種のＶＤＤ（低い電圧ＶＤＬ、高い電圧ＶＤＨ）で動作する回路例である。しきい電圧の大小はイオン打ち込みで個々のＦｉｎＦＥＴのＮｓｕｂを変えて行っている。Ｍ１は、０Ｖかあるいは低電圧ＶＤＬの入力ＩＮの論理レベルを検出するｎチャンネルＭＯＳＴで、そのしきい電圧はＶＴＬである。Ｍ１のソースには、インバータＩＮＶによってＶＤＨかあるいは０Ｖに反転した信号／ＩＮが入力する。Ｍ２は、ノードＮを高電圧ＶＤＨにプリチャージするｐチャンネルＭＯＳＴで、そのしきい電圧はＶＴＨである。また、Ｍ３とＭ４は、それぞれしきい電圧がＶＴＬとＶＴＨのｐチャンネルとｎチャンネルのＭＯＳＴで、低電圧ＶＤＬで動作するＣＭＯＳインバータを構成する。ここでＶＴＬ＝０Ｖ、ＶＴＨ＝０．３Ｖ、またＶＤＬ＝０．３Ｖ、ＶＤＨ＝０．６Ｖと仮定しよう。ＶＴＨを０．３Ｖに選んだ理由は、この程度のＶＴならＭＯＳＴのサブスレッショルド・リーク電流をなんとか許容できる程度に抑えられるからである。この回路の動作は以下の通りである。待機時には、ＶＤＨから０Ｖに変化するプリチャージ信号ＰによってＭ２はオンとなって、ノードＮはＶＤＨにプリチャージされる。したがってＭ４は、大きなＶＴＨを持っていてもオンとなって出力ＯＵＴは０Ｖになる。この時Ｍ３はオフである。Ｍ３のＶＴは０Ｖでも、Ｍ３のソースはＶＤＬ、そのゲート電圧はＶＤＨなので、Ｍ３のゲートとソース間には０．３Ｖの逆バイアスが加わるからである。また待機時には、常に入力ＩＮは０Ｖ、／ＩＮはＶＤＨなので、０．６Ｖの十分な逆バイアスが加わるからＭ１は十分カットオフとなる。動作時には、Ｍ２がオフになってから入力ＩＮの論理状態が定まる。もしＩＮが０Ｖのままなら、／ＩＮはＶＤＨでＭ１はオフのままなので回路全体の電圧状態は待機時と同じである。もしＩＮがＶＤＬであれば、／ＩＮは０ＶなのでＭ１はオンとなりノードＮは０Ｖに放電される。したがって、Ｍ３はオンとなり、出力はＶＤＬに充電される。
【００３６】
Ｍ１とＭ３は小さなＶＴなので、本来低電圧動作に適するが、σ（ＶＴ）は小さくなるので速度ばらつきは少なく、さらに低電圧動作に適するようになる。また、このインバータＩＮＶの負荷は小さく、したがってインバータを構成するＭＯＳＴは十分小さいので、このインバータ内に流れるリーク電流は小さいが、それでもリーク電流がより小さくなるように、インバータ内のｐＭＯＳＴ（Ｍ６）のしきい電圧を大きく選ぶ必要がある。ＩＮがＶＤＬの場合に、このｐＭＯＳＴにはよりリーク電流が流れやすい電圧条件になるからである。したがって、そのしきい電圧をＶＴＨあるいはそれ以上に設定し、ｎＭＯＳＴ（Ｍ５）のしきい電圧をＶＴＬに設定すれば、ＩＮが０ＶあるいはＶＤＬでも、インバータＩＮＶは少ないリーク電流で広い電圧マージンで論理動作をするようになる。尚、本実施例は、大きな負荷容量を低い電圧ＶＤＬで駆動できるので消費電力は低くなる利点がある。また、ＩＮは常に０ＶかＶＤＬの値をとるが、／ＩＮは０ＶかＶＤＬの値をとることもできる。こうすることにより、待機時にＭ１のゲートとソース間に加わる逆バイアスは、上記のＶＤＨからＶＤＬと小さくなるので、Ｍ１は十分にカットオフされにくくなり、リーク電流はより大きくなる欠点があるが、インバータＩＮＶが不要になる利点がある。
【００３７】
図７は、上述のように、２種のＶＴと２種のＶＤＤで動作する新たなセルフリセット型インバータに本発明のＰＤ型ＦｉｎＦＥＴを適用した例である。前述のように、ＶＤＬ＝０．３Ｖ、ＶＤＨ＝０．６Ｖ、Ｍ１とＭ２のＶＴを０Ｖ、インバータ群のＭＯＳＴのＶＴを０．３Ｖ、その動作電圧をＶＤＨと仮定しよう。Ｍ１は低電圧（ＶＤＬ）振幅で動作し、入力ＩＮが０ＶならＭ１はオフなので出力ＯＵＴは前の状態を保持するが、入力がＶＤＬならＯＵＴは０Ｖに放電する。放電すると、偶数段のインバータ（よく知られた通常のＣＭＯＳインバータ）は遅延素子として働くので、その遅延時間（τ）後にドライバＭ２のゲートは０Ｖになり、Ｍ２はオンになり出力ＯＵＴをＶＤＬまで充電する。その後、τだけ遅れてＭ２のゲートは高電圧ＶＤＨに充電されるので自動的にＭ２はオフになる。ここで、Ｍ２のゲートが０Ｖになる前に入力ＩＮを０Ｖにすれば、Ｍ１とＭ２がレシオ動作をすることなくダイナミック動作をする。したがって、ＯＵＴにはパルス幅τで振幅ＶＤＬの負方向に変わるパルスが得られる。本回路にはサブスレッショルド（リーク）電流はほとんど流れない。前述したように、Ｍ１とＭ２は、それらがオフになるべき時間帯ではカットオフになるからである。ただし、ＯＵＴがＶＤＬの期間中に偶数段のインバータの初段インバータのｐチャンネルＭＯＳＴにリーク電流が流れるが、その値は小さい。該ＭＯＳＴのゲートはＶＤＬでソースはＶＤＨなので、そのゲートとソース間には該ＭＯＳＴのＶＴに等しい電圧（ＶＤＨ−ＶＤＬ＝０．３Ｖ）が加わるだけで、また周知のように、遅延素子の初段のＭＯＳＴチャンネル幅は最小化できるからである。尚、図７の実施例と同様に、インバータＩＮＶをＩＮと／ＩＮの間に挿入することにより／ＩＮの論理レベルをＶＤＨの振幅に変更することもできる。
【００３８】
以上の実施例では、チップ内には複数種類のフィン幅と複数種類のフィンの高さを持つＦｉｎＦＥＴを設けることを前提としている。前述したように、ＦＤ型とＰＤ型が混在する限り、フィン幅が異なるのは当然であるが、チップ内に高さの異なるＦｉｎＦＥＴを設けると、ＰＤ型であれＦＤ型であれ、ＦｉｎＦＥＴ特有の以下の問題が解決できる。すなわちＷの大きなＦｉｎＦＥＴを使うと、そのフィンで得られるＷ以下のチャンネル幅を持つＭＯＳＴは作れない、またそのＷを持つ１個のＭＯＳＴを整数倍並列に接続したチャンネル幅のＭＯＳＴしか作れないことが問題である。この問題はフィンの高さの異なる複数のＦｉｎＦＥＴを設けることで解決される。たとえば、図８には、フィンの両側面と上面で１個のＭＯＳＴを形成した高さの異なる２個のＰＤ型ＦｉｎＦＥＴを概念的に例示してあるが、それらを並列接続すれば、かなりの種類のＷを持つＭＯＳＴが得られる。また任意に直列接続すれば、実効的にＷの小さなＭＯＳＴが得られる。さらに並列接続と直列接続を組み合わせれば、あるいはさらに多くの高さの異なるフィンを設ければ、ほとんど任意のＷを持つＭＯＳＴが得られる。尚、図中１、２、３は、それぞれゲート酸化膜、ＳＴＩ、ならびに酸化膜である。また４は低濃度のボロンがドープされているｐ層（前述のＣＨ部）である。ここで、４の領域は、イオン注入法を用い、所望の深さにイオンをドープしてウェル層（ｐ−ｓｕｂ）を形成することで実現される。図８Ｂのように、Ｆｉｎの高さが異なる場合、Ｆｉｎ形成後にイオン注入を行うと、Ｆｉｎ高さの違いのために、形成されるｐ−ｓｕｂ領域の深さも異なってしまう。しかし、Ｆｉｎを形成する前、すなわちＦｉｎ高さに違いが生じる前に、イオン注入を用いて、ｐ−ｓｕｂ領域を形成することで、Ｆｉｎ高さが違っていても、同じ深さのｐ−ｓｕｂ領域が実現できる。
【００３９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００４０】
【図１】本発明の部分比例縮小則を適用したＦｉｎＦＥＴ構造を、従来の比例縮小側を適用した平面型ＭＯＳＴ（図中の平面型）と比較した図であり、右図のＦｉｎＦＥＴ構造のＬとＷに対して２種類の縮小則を例示する図である。
【図２Ａ】本発明の効果の一例を示す図である
【図２Ｂ】本発明の縮小則の効果を例示する図である。
【図３Ａ】フィン構造をＤＲＡＭセルへ適用した実施例の平面図である。
【図３Ｂ】図３Ａのメモリセルの回路図である。
【図３Ｃ】図３ＡにおけるＡＡ’の断面図である。
【図３Ｄ】図３ＡにおけるＢＢ’の断面図である。
【図４Ａ】本発明をＤＲＡＭへ適用した実施例を示す図である。
【図４Ｂ】図４Ａの回路図である。
【図４Ｃ】図４ＡにおけるＡＡ’の断面図である。
【図４Ｄ】図４ＡにおけるＢＢ’の断面図である。
【図５Ａ】本発明をＤＲＡＭへ適用した実施例を示す図である。
【図５Ｂ】図５ＡにおけるＡＡ’の断面図である。
【図５Ｃ】図５ＡにおけるＢＢ’の断面図である。
【図６】大きなＶＴのＭＯＳＴと小さなＶＴのＭＯＳＴから成る新たなインバータに本発明のＭＯＳＴを適用した回路例を示す図である。
【図７】大きなＶＴのＭＯＳＴと小さなＶＴのＭＯＳＴから成る新たなセルフリセット型インバータに本発明のＭＯＳＴを適用した回路例を示す図である。
【図８Ａ】本発明を適用した高さの異なる２個の部分空乏層型ＦｉｎＦＥＴの平面図である。
【図８Ｂ】図８ＡにおけるＡＡ’の断面図である。
【図９】従来の比例縮小則が適用された平面型ＭＯＳＴとＦｉｎＦＥＴの鳥瞰図である。
【符号の説明】
【００４１】
Ｄ：ドレイン、Ｇ：ゲート、Ｓ：ソース、Ｗ：ゲート幅、Ｌ：ゲート長、ＣＨ：チャンネル領域、ｐ−ｓｕｂ：ｐ型半導体基板、ＰＬ：プレート、ＣＴ：コンタクト、ＤＬ，／ＤＬ：データ線対、ＷＬ：ワード線（行選択線）、ＣＳ：ＭＯＳキャパシタ、ＹＳ：列線、Ｍ：ＭＯＳトランジスタ、ＩＮ：入力、ＯＵＴ：出力、ＩＮＶ：インバータ、ＶＴＨ、ＶＴＬ：しきい電圧、ＶＤＨ：高電圧、ＶＤＬ：低電圧、１：ゲート酸化膜、２：絶縁膜、３：絶縁膜、４：チャンネル領域、５：ｎ＋拡散層、６：絶縁膜。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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