(57)【要約】【課題】低い不純物濃度の領域を有する場合や、ゲート絶縁膜中またはゲート電極の表面に電荷が発生した場合であっても、光電流が低下しない薄膜ＰＩＮダイオード素子を提供する。【解決手段】薄膜ＰＩＮダイオード素子は、ｐ型不純物（ボロンなど）が注入されたｐ領域Ｐ、ｎ型不純物（リンなど）が注入されたｎ領域Ｎ、および各領域に挟持されたｉ領域Ｉを有する半導体島１と、ｐ領域Ｐに接続されたアノード電極２と、ｎ領域Ｎに接続されたカソード電極３と、ｐ領域Ｐとｉ領域Ｉの境界上にゲート絶縁膜１１を介して配置されたゲート電極５と、ｎ領域Ｎとｉ領域Ｉの境界上にゲート絶縁膜１１を介して配置されたゲート電極６と、各ゲート電極５、６上に層間膜１２を介して配置されたゲート電極７とを有する。【選択図】図１
2010098120.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型不純物が注入されたｐ領域、ｎ型不純物が注入されたｎ領域、および前記各領域に挟持されたｉ領域を有する半導体島と、
前記ｐ領域に接続されたアノード電極と、
前記ｎ領域に接続されたカソード電極と、
前記ｐ領域と前記ｉ領域の境界上に第１の絶縁膜を介して配置された第１のゲート電極と、
前記ｎ領域と前記ｉ領域の境界上に第１の絶縁膜を介して配置された第２のゲート電極と、
前記第１および第２のゲート電極上に第２の絶縁膜を介して配置された第３のゲート電極と
を有するを特徴とする薄膜ＰＩＮダイオード素子。
【請求項２】
前記第３のゲート電極が、前記アノード電極およびカソード電極と同層に配置された
ことを特徴とする請求項１記載の薄膜ＰＩＮダイオード素子。
【請求項３】
前記第３のゲート電極が、前記アノード電極およびカソード電極と別層に配置された透明電極である
ことを特徴とする請求項１記載の薄膜ＰＩＮダイオード素子。
【請求項４】
少なくとも、前記第１のゲート電極が前記アノード電極と一体化されている、または、前記第２のゲート電極が前記カソード電極と一体化されている
ことを特徴とする請求項１ないし３のいずれかに記載の薄膜ＰＩＮダイオード素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜ＰＩＮダイオード素子に関するものである。
【背景技術】
【０００２】
薄膜ＰＩＮ(p-intrinsic-n) ダイオード素子に逆バイアスを印加し、光を照射すると、光により生じるリーク電流（光電流）が照度に応じて変化する。つまり、薄膜ＰＩＮダイオード素子は、照度を検出でき、光センサとして利用される。また、ゲート電極を有する薄膜ＰＩＮダイオード素子では、ゲート電極に電圧を印加して、暗電流つまり光を照射しない場合の電流を低減することができる。
【０００３】
図６は、２つのゲート電極を有する薄膜ＰＩＮダイオード素子の概略的な断面と照度測定回路を示す図である。
【０００４】
ｐ領域Ｐとｉ領域Ｉの境界上にゲート絶縁膜１１を介してゲート電極５が配置される。ｎ領域Ｎとｉ領域Ｉの境界上にゲート絶縁膜１１を介してゲート電極６が配置される。
【０００５】
ｐ領域Ｐを基準とし、ｎ領域Ｎに正電圧を印加し、薄膜ＰＩＮダイオード素子に光を照射すると、薄膜ＰＩＮダイオード素子に光電流が流れる。
【０００６】
さらに、ゲート電極５、６にそれぞれ負電圧、正電圧を印加すると、ｐ領域Ｐに空乏層Ｐａが生じてｉ領域Ｉとの境界がｎ領域Ｎの方へずれるとともに、ｎ領域Ｎに空乏層Ｎａが生じてｉ領域Ｉとの境界がｐ領域Ｐの方へずれる。こうして空乏層を生じさせることで、暗電流を低減することができる。
【特許文献１】特開平４−２９１９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図７に示すように、ｎ領域の不純物濃度より低い不純物濃度の領域ＬＤＤを有する場合、空乏層Ｎａの幅が狭くなり、光電流が低下する。一方、ｐ領域の不純物濃度より低い不純物濃度の領域を有する場合、空乏層Ｐａの幅が狭くなり、光電流が低下する。
【０００８】
また、図８に示すように、ゲート絶縁膜１１中やゲート電極５、６の表面に電荷が発生した場合も、同様に空乏層の幅に偏りが生じ、光電流が低下する。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、低い不純物濃度の領域を有する場合や、ゲート絶縁膜中またはゲート電極の表面に電荷が発生した場合であっても、光電流が低下しない薄膜ＰＩＮダイオード素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の薄膜ＰＩＮダイオード素子は、ｐ型不純物が注入されたｐ領域、ｎ型不純物が注入されたｎ領域、および前記各領域に挟持されたｉ領域を有する半導体島と、前記ｐ領域に接続されたアノード電極と、前記ｎ領域に接続されたカソード電極と、前記ｐ領域と前記ｉ領域の境界上に第１の絶縁膜を介して配置された第１のゲート電極と、前記ｎ領域と前記ｉ領域の境界上に第１の絶縁膜を介して配置された第２のゲート電極と、前記第１および第２のゲート電極上に第２の絶縁膜を介して配置された第３のゲート電極とを有するを特徴とする。
【００１１】
本発明によれば、第３のゲート電極を有することで、このゲート電極に電圧を印加でき、もって、低い不純物濃度の領域を有する場合や、ゲート絶縁膜中またはゲート電極の表面に電荷が発生した場合であっても、光電流の低下を防止することができる。
【発明の効果】
【００１２】
本発明の薄膜ダイオード素子によれば、第３のゲート電極を有することで、このゲート電極に電圧を印加でき、もって、低い不純物濃度の領域を有する場合や、ゲート絶縁膜中またはゲート電極の表面に電荷が発生した場合であっても、光電流の低下を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
［第１の実施の形態］
図１は、第１の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な断面と照度測定回路を示す図である。
【００１５】
薄膜ＰＩＮダイオード素子は、ｐ型不純物（ボロンなど）が注入されたｐ領域Ｐ、ｎ型不純物（リンなど）が注入されたｎ領域Ｎ、および各領域に挟持されたｉ領域Ｉを有する半導体島１と、ｐ領域Ｐに接続されたアノード電極２と、ｎ領域Ｎに接続されたカソード電極３と、ｐ領域Ｐとｉ領域Ｉの境界上にゲート絶縁膜１１を介して配置されたゲート電極５と、ｎ領域Ｎとｉ領域Ｉの境界上にゲート絶縁膜１１を介して配置されたゲート電極６と、各ゲート電極５、６上に層間膜１２を介して配置されたゲート電極７とを有する。ゲート電極７は、アノード電極２およびカソード電極３と同層に配置される。ゲート電極５，６，７は、それぞれ本発明の第１，２，３のゲート電極に相当するものである。
【００１６】
ガラス基板１０上にはアンダーコート層１０ａが形成され、半導体島１は、例えば、アンダーコート層１０ａ上のシリコン膜に形成された多結晶シリコンに上記の不純物を適宜注入することにより得られる。ｉ領域Ｉは、不純物をほとんど含まないか、ｐ領域やｎ領域に比べて低い濃度でボロンやリンなどを含む。
【００１７】
半導体島１が形成されたシリコン膜の上には、例えば、酸化シリコンからなるゲート絶縁膜１１が形成される。ゲート絶縁膜１１の上には、例えば、モリブデンタングステン合金からなるゲート電極５、６が形成される。
【００１８】
ゲート電極５、６が形成されたゲート絶縁膜１１の上には、例えば、酸化シリコンからなる層間膜１２が形成される。層間膜１２の上には、ｐ領域、ｎ領域のそれぞれに対応する位置に、例えば、モリブデン及びアルミ積層膜からなるアノード電極２、カソード電極３が形成される。アノード電極２、カソード電極３は、ゲート絶縁膜１１と層間膜１２に空けられたコンタクトホールを介してｐ領域、ｎ領域のそれぞれに接触するように形成される。
【００１９】
また、層間膜１２の上には、各ゲート電極５、６に重なるように、例えば、モリブデン及びアルミ積層膜からなるゲート電極７が形成される。つまり、ゲート電極７は、アノード電極２およびカソード電極３と同層に配置される。
【００２０】
アノード電極２、カソード電極３およびゲート電極７が形成された層間膜１２の上には、例えば、窒化シリコンからなる保護膜１３が形成される。
【００２１】
上記のような薄膜ＰＩＮダイオード素子において、アノード電極２を基準とし、カソード電極３に正電圧を印加し、薄膜ＰＩＮダイオード素子に光を照射すると、薄膜ＰＩＮダイオード素子に光電流が流れる。
【００２２】
さらに、ゲート電極５、６にそれぞれ負電圧、正電圧を印加すると、ｐ領域Ｐに空乏層が生じてｉ領域Ｉとの境界がｎ領域Ｎの方へずれるとともに、ｎ領域Ｎに空乏層が生じてｉ領域Ｉとの境界がｐ領域Ｐの方へずれる。
【００２３】
図示しないが、ｐ領域の不純物濃度より低い不純物濃度の領域を有する場合、または、ゲート絶縁膜１１中に負の電荷が発生している場合は、ゲート電極７に負電圧が印加される。反対に、ｎ領域の不純物濃度より低い不純物濃度の領域を有する場合、または、ゲート絶縁膜１１中に正の電荷が発生している場合は、ゲート電極７に正電圧が印加される。
【００２４】
図２は、上記のカソード電極３に印加される正電圧と薄膜ＰＩＮダイオード素子を流れる光電流の関係を示すグラフである。
【００２５】
ここでは、ゲート電極７に適正な電圧を印加した場合の特性Ａとともに、ゲート電極７がない場合の特性Ｂ、ゲート電極７に電圧を印加しない場合の特性Ｃを示す。各特性は、低い不純物濃度の領域を有する場合またはゲート絶縁膜１１中またはゲート電極５、６の表面に電荷が発生している場合のものである。
【００２６】
特性Ｂ、Ｃに示されるように、低い不純物濃度の領域の存在または電荷の発生に起因して、光電流は低下する。一方、特性Ａに示されるように、ゲート電極７に適正な電圧を印加した場合には光電流の低下がなく、これが広い電圧の範囲にわたっている。
【００２７】
図３は、ゲート電極７に印加される電圧の絶対値と薄膜ＰＩＮダイオード素子を流れる光電流の関係を示すグラフである。
【００２８】
ここでは、ゲート電極７に電圧を印加した場合の特性Ｍとともに、ゲート電極７がない場合の特性Ｎを示す。
【００２９】
特性Ｎに示されるように、ゲート電極７がない場合の光電流は一定である。一方、特性Ｍに示されるように、ゲート電極７に印加される電圧を適正な範囲Ｒ内に設定すると、光電流は、ゲート電極７がない場合の光電流より大きく、しかも、最大値に近い値を呈する。
【００３０】
したがって、第１の実施の形態に係る薄膜ＰＩＮダイオード素子によれば、ゲート電極７を有することで、このゲート電極７に電圧を印加でき、もって、低い不純物濃度の領域を有する場合や、ゲート絶縁膜中またはゲート電極の表面に電荷が発生した場合であっても、光電流の低下を防止することができる。
【００３１】
また、ゲート電極７が、アノード電極２およびカソード電極３と同層に配置されているので、ゲート電極７のための層を特に作成する工程を省けるという効果がある。
【００３２】
［第２の実施の形態］
図４は、第２の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な断面図である。
【００３３】
第１の実施の形態との差異は、第１の実施の形態におけるゲート電極７はアノード電極２およびカソード電極３と同層に配置された金属からなる不透明な電極なのに対し、第２の実施の形態におけるゲート電極７はアノード電極２およびカソード電極３と別層に配置された例えば、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などからなる透明電極である点である。ゲート電極７は、保護膜１３の上を全体的に覆うように配置される。
【００３４】
第２の実施の形態においても、第１の実施の形態と同様に、ゲート電極７に適正な電圧を印加することで、光電流の低下を防止することができる。
【００３５】
また、ゲート電極７が、アノード電極２およびカソード電極３と別層に配置されているので、ゲート電極７をゲート電極５、６上に配置する際の自由度が高まるという効果が得られる。また、ゲート電極７は透明電極なので、半導体島１への光を遮断しないようにできる。
【００３６】
［第３の実施の形態］
図５（ａ）は、第３の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な断面図であり、図５（ｂ）、第３の実施の形態における変形例に係る薄膜ＰＩＮダイオード素子の概略的な断面図である。
【００３７】
図５（ａ）の薄膜ＰＩＮダイオード素子と第２の実施の形態に係る薄膜ＰＩＮダイオード素子との差異は、第２の実施の形態におけるゲート電極６は、カソード電極３と別体で構成されているのに対し、図５（ａ）に示すゲート電極６は、カソード電極３と一体化されている点である。
【００３８】
図５（ｂ）の薄膜ＰＩＮダイオード素子と第２の実施の形態に係る薄膜ＰＩＮダイオード素子との差異は、第２の実施の形態におけるゲート電極５、６が、それぞれアノード電極２、カソード電極３と別体で構成されているのに対し、図５（ｂ）に示すゲート電極５、６は、それぞれアノード電極２、カソード電極３と一体化されている。
【００３９】
図示しないが、ゲート電極５をアノード電極２と一体化し、ゲート電極６は、カソード電極３と別体で構成してもよい。
【００４０】
なお、このように、ゲート電極５等をアノード電極２等と一体化することは、第１の実施の形態において実施してもよい。
【００４１】
第３の実施の形態および変形例においても、第１の実施の形態と同様に、ゲート電極７に適正な電圧を印加することで、光電流の低下を防止することができる。
【００４２】
また、ゲート電極５等がアノード電極２等と一体化されているので、ゲート電極５等を特に作成する工程を省けるという効果がある。
【図面の簡単な説明】
【００４３】
【図１】第１の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な断面と照度測定回路を示す図である。
【図２】図１の薄膜ＰＩＮダイオード素子のカソード電圧と電流特性を示すグラフである。
【図３】図１の薄膜ＰＩＮダイオード素子のゲート電圧と電流の関係を示すグラフである。
【図４】第２の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な断面図である。
【図５】第３の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な断面図である。
【図６】従来の薄膜ＰＩＮダイオード素子の概略的な断面と照度測定回路を示す図である。
【図７】従来の薄膜ＰＩＮダイオード素子に流れる光電流が低下する原因を示す図である。
【図８】従来の薄膜ＰＩＮダイオード素子に流れる光電流が低下する別の原因を示す図である。
【符号の説明】
【００４４】
１  半導体島
２  アノード電極
３  カソード電極
５，６，７  ゲート電極
１０  ガラス基板
１０ａ  アンダーコート層
１１  ゲート絶縁膜
１２  層間膜
１３  保護膜
Ｐ  ｐ領域
Ｎ  ｎ領域
Ｉ  ｉ領域
【図１】
2010098120.tif 000003
【図２】
2010098120.tif 000004
【図３】
2010098120.tif 000005
【図４】
2010098120.tif 000006
【図５】
2010098120.tif 000007
【図６】
2010098120.tif 000008
【図７】
2010098120.tif 000009
【図８】
2010098120.tif 000010