(57)【要約】【課題】瞬低が生じた場合に制御装置と処理装置との双方のハングアップを回避することができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、半導体試験装置１を統括制御するテスタコントローラ１０と、半導体デバイスの試験結果を用いてリダンダンシ演算を行うリダンダンシシステム２０と、バスＢで生ずる瞬低を検出する瞬低検出装置３０とを備える。テスタコントローラ１０は、瞬低検出装置３０から瞬低を検出した旨を示す割り込み信号ＩＲが出力されると、瞬低が生じた旨を示すソフトウェア割り込みを、バスＢを介してリダンダンシシステム２０が備えるリダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎの各々に対して行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスの試験を行う上で必要となる所定の処理を行う処理装置を備える半導体試験装置において、
所定のバスを介して前記処理装置に接続されており、瞬低が発生した旨を示すハードウェア割り込みがなされた場合に、当該ハードウェア割り込みに基づいて瞬低が発生した旨を示すソフトウェア割り込みを前記バスを介して前記処理装置に対して行う制御装置を備えることを特徴とする半導体試験装置。
【請求項２】
前記処理装置は、前記制御装置によって管理されるアドレス空間に一部の領域が割り当てられたメモリを備えており、
前記制御装置は、前記処理装置が備えるメモリの前記アドレス空間に割り当てられた領域に対して瞬低が発生した旨の書き込みを行ってから、前記処理装置に対して前記ソフトウェア割り込みを行う
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記処理装置は、前記制御装置からの割り込みがあった場合に、前記メモリに瞬低が発生した旨が書き込まされているときには、前記バスに対するアクセス制限を示すフラグの設定を行うことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記処理装置は、前記フラグの設定を行った場合には、前記バスに対するアクセス中の処理があれば、当該処理を停止させることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記処理装置は、前記バスに複数接続されていることを特徴とする請求項１から請求項４の何れか一項に記載の半導体試験装置。
【請求項６】
前記処理装置は、前記半導体デバイスに生じた不良の救済を行う上で必要なデータを前記半導体デバイスの試験結果を用いて作成するリダンダンシ演算を、前記所定の処理として行うことを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
近年、半導体試験装置は、半導体デバイスの試験に要する時間を短縮するために、積極的に並列化が行われている。例えば、多数の半導体デバイスを短時間で試験するために半導体デバイスの並列試験が可能とされており、或いは半導体デバイスの試験結果を短時間で処理するために複数の処理装置による並列処理が可能とされている。
【０００３】
特に、半導体試験装置の一種であるメモリテスタでは、膨大な数の半導体デバイス（メモリ）を効率良く試験する必要があるため、数百を超えるメモリの並列試験が可能なものも開発されている。また、ウェハに形成されている状態のメモリを試験するメモリテスタでは、メモリセルに生じた不良の救済を行う上で必要なデータを作成するリダンダンシ演算をメモリ毎に行う必要がある。このリダンダンシ演算を効率良く行うため、複数のリダンダンシ演算装置により並列してリダンダンシ演算を行うメモリテスタも開発されている。
【０００４】
このような並列処理が可能な従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００４−１０８８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年においては、被試験対象であるメモリの並列試験数が益々増大する傾向にあるとともに、被試験対象であるメモリの容量も増大傾向にあることから、上述したメモリテスタで行われるリダンダンシ演算の演算量が益々増大している。このため、より多くのリダンダンシ演算装置を搭載して個々のリダンダンシ演算装置の負荷を分散するとともに、リダンダンシ演算装置と半導体試験装置の動作を統括して制御する制御装置とを高速なバス（例えば、ＰＣＩＥｘｐｒｅｓｓ（登録商標））で接続してデータ転送効率を高めることにより試験効率を向上させる半導体試験装置の開発が進められている。
【０００６】
周知の通り、ＰＣＩＥｘｐｒｅｓｓ（登録商標）では、各種のデバイスがルート・コンプレックスからのツリー構造で接続される。上記の制御装置とリダンダンシ演算装置とをＰＣＩＥｘｐｒｅｓｓ（登録商標）で接続する場合には、制御装置がルート・コンプレックスになり、リダンダンシ演算装置がエンドポイントになる。半導体試験装置の制御装置とリダンダンシ演算装置とをこのような接続形態で接続すると、半導体試験装置の動作中に電源電圧の瞬間的な低下（瞬低）が発生したときに、制御装置がバスを介してリダンダンシ演算装置を認識できなくなる事態が生ずる虞がある。かかる事態が生じてしまった場合に制御装置がリダンダンシ演算装置にアクセスすると、制御装置が正常に動作しなくなる現象（ハングアップ）が生じてしまう。このような現象は、リダンダンシ演算装置が制御装置にアクセスした場合にも同様に生じてしまう。
【０００７】
勿論、半導体試験装置は、瞬低が短時間（例えば、５ｍｓｅｃ以下）であれば上述した事態（制御装置又はリダンダンシ演算装置が互いを認識できなくなる事態）が生じないように設計されている。しかしながら、ＤＭＡ（Direct Memory Access）方式によるデータ転送のようにバスアクセス開始から終了までの時間が長い場合（例えば、５ｍｓｅｃよりも長い時間）には、上述したハングアップが生じてしまう。
【０００８】
ここで、半導体試験装置は、瞬低が発生した場合にハードウェアによる割り込み処理によってその旨を制御装置に通知する機能がある。このため、バスアクセス開始から終了までの時間が長い処理であっても、瞬低を示す割り込みがあったときに制御装置が直ちにリダンダンシ演算装置に対するアクセスを中断すれば、上述した制御装置のハングアップを回避することができる。
【０００９】
しかしながら、半導体試験装置は、瞬低が発生した旨をハードウェアによる割り込み処理によってリダンダンシ演算装置に通知する機能は備えていないため、リダンダンシ演算装置から制御装置へのアクセスがあると極めて高い確率でハングアップが生じてしまい、これを解消するためには半導体試験装置を再起動しなければならないという問題があった。かかる問題は、リダンダンシ演算装置を複数備えるメモリテスタの固有の問題ではなく、制御装置と所定の処理を行う処理装置とがバスで接続された接続形態の半導体試験装置で生ずる問題である。
【００１０】
本発明は上記事情に鑑みてなされたものであり、瞬低が生じた場合に制御装置と処理装置との双方のハングアップを回避することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイスの試験を行う上で必要となる所定の処理を行う処理装置（５０ａ〜５０ｎ）を備える半導体試験装置（１）において、所定のバス（Ｂ）を介して前記処理装置に接続されており、瞬低が発生した旨を示すハードウェア割り込みがなされた場合に、当該ハードウェア割り込みに基づいて瞬低が発生した旨を示すソフトウェア割り込みを前記バスを介して前記処理装置に対して行う制御装置（１０）を備えることを特徴としている。
この発明によると、瞬低が発生した旨を示すハードウェア割り込みがなされると、このハードウェア割り込みに基づいて瞬低が発生した旨を示すソフトウェア割り込みが制御装置からバスを介して処理装置に対して行われる。
また、本発明の半導体試験装置は、前記処理装置が、前記制御装置によって管理されるアドレス空間に一部の領域が割り当てられたメモリ（５１ａ〜５１ｎ）を備えており、前記制御装置は、前記処理装置が備えるメモリの前記アドレス空間に割り当てられた領域に対して瞬低が発生した旨の書き込みを行ってから、前記処理装置に対して前記ソフトウェア割り込みを行うことを特徴としている。
また、本発明の半導体試験装置は、前記処理装置が、前記制御装置からの割り込みがあった場合に、前記メモリに瞬低が発生した旨が書き込まされているときには、前記バスに対するアクセス制限を示すフラグの設定を行うことを特徴としている。
また、本発明の半導体試験装置は、前記処理装置が、前記フラグの設定を行った場合には、前記バスに対するアクセス中の処理があれば、当該処理を停止させることを特徴としている。
また、本発明の半導体試験装置は、前記処理装置が、前記バスに複数接続されていることを特徴としている。
また、本発明の半導体試験装置は、前記処理装置が、前記半導体デバイスに生じた不良の救済を行う上で必要なデータを前記半導体デバイスの試験結果を用いて作成するリダンダンシ演算を、前記所定の処理として行うことを特徴としている。
【発明の効果】
【００１２】
本発明によれば、瞬低が発生した旨を示すハードウェア割り込みがなされた場合に、制御装置が、このハードウェア割り込みに基づいて瞬低が発生した旨を示すソフトウェア割り込みを、バスを介して処理装置に行っているため、、瞬低が生じた場合に制御装置と処理装置との双方のハングアップを回避することができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、テスタコントローラ１０（制御装置）、リダンダンシシステム２０、及び瞬低検出装置３０を備えており、ウェハに形成されている状態のメモリ（図示省略）に対する試験を行うとともに、その試験により得られた試験結果を用いてリダンダンシ演算を行う。この半導体試験装置１は、半導体メモリの試験を行う所謂メモリテスタである。
【００１４】
テスタコントローラ１０は、半導体試験装置１を統括的に制御する。例えば、試験対象である不図示のメモリの試験時にはメモリの試験に用いる試験パターンや期待値パターンの発生制御、及び期待値パターンを用いたパス／フェイルの判定制御等を行い、リダンダンシ演算時にはリダンダンシシステム２０にリダンダンシ演算を行わせるための制御信号を出力する。また、瞬低検出装置３０から瞬低を検出した旨を示す割り込み信号ＩＲ（ハードウェア割り込み）が出力された場合には、バスＢを介して瞬低が発生した旨を示すソフトウェア割り込みをリダンダンシシステム２０に対して行う。
【００１５】
リダンダンシシステム２０は、リダンダンシ制御装置４０と複数のリダンダンシ演算装置５０ａ〜５０ｎ（処理装置）とを備えており、テスタコントローラ１０の制御の下でリダンダンシ演算を行う。ここで、リダンダンシシステム２０が備えるリダンダンシ制御装置４０及び複数のリダンダンシ演算装置５０ａ〜５０ｎ並びに上述したテスタコントローラ１０は、ＰＣＩＥｘｐｒｅｓｓ（登録商標）バス等のバスＢ（所定のバス）によって相互に接続されている。
【００１６】
リダンダンシシステム２０は、機能の追加、削除、変更等に容易に対応するために、テスタコントローラ１０で一元管理されて半導体試験装置１の電源投入時にバスＢを介して転送されるオペレーティングシステム（ＯＳ）をリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎの各々で起動する仕組みになっている。このため、リダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎには、ハードディスク装置等のデータ格納装置は設けられておらず、ＲＡＭ及びＲＯＭ等のメモリ４１，５１ａ〜５１ｎがそれぞれ設けられている。
【００１７】
リダンダンシ制御装置４０は、ＯＳが起動されている状態で、テスタコントローラ１０からバスＢを介して送信されてくる制御信号に基づいてリダンダンシシステム２０を制御する。例えば、テスタコントローラ１０からリダンダンシ演算を開始すべき旨を示す制御信号が送信された場合には、バスＢを介してリダンダンシ演算装置５０ａ〜５０ｎに対してリダンダンシ演算で用いる試験結果を特定してリダンダンシ演算を実行させる制御を行う。
【００１８】
リダンダンシ制御装置４０が備えるメモリ４１は、テスタコントローラ１０から転送されるＯＳや、リダンダンシ制御装置４０で起動されたＯＳによって用いられる各種変数を記憶する。このメモリ４１には、テスタコントローラ１０及びリダンダンシ演算装置５０ａ〜５０ｎから参照可能な公開領域Ｒ１と、テスタコントローラ１０及びリダンダンシ演算装置５０ａ〜５０ｎから参照不可能であって、リダンダンシ制御装置４０によってのみ用いられる非公開領域Ｒ２とが設けられている。
【００１９】
また、メモリ４１の非公開領域Ｒ２には、テスタコントローラ１０から瞬低が発生した旨を示すソフトウェア割り込みがなされた場合に、瞬低発生フラグが設定されるフラグ設定領域Ｒ３が設けられる。フラグ設定領域Ｒ３に瞬低発生フラグが設定された場合には、リダンダンシ制御装置４０からバスＢへのアクセスが制限（禁止）される。尚、フラグ設定領域Ｒ３に瞬低発生フラグが設定されいなければ、リダンダンシ制御装置４０からバスＢに対して自由にアクセスを行うことができる。
【００２０】
リダンダンシ演算装置５０ａ〜５０ｎは、ＯＳが起動されている状態において、リダンダンシ制御装置４０の制御の下で、試験対象である不図示のメモリの試験を行って得られた試験結果を用いてリダンダンシ演算（所定の処理）を実行する。尚、リダンダンシ演算装置５０ａ〜５０ｎの数は、必要とされるリダンダンシ演算の演算能力に応じて変化するが十数個〜百個程度である。リダンダンシ演算装置５０ａ〜５０ｎが備えるメモリ５１ａ〜５１ｎは、テスタコントローラ１０から転送されるＯＳや、リダンダンシ演算装置５０ａ〜５０ｎで起動されたＯＳによって用いられる各種変数をそれぞれ記憶する。
【００２１】
このメモリ５１ａ〜５１ｎには、テスタコントローラ１０、リダンダンシ制御装置４０、及び他のリダンダンシ演算装置から参照可能な公開領域Ｒ１１〜Ｒｎ１と、テスタコントローラ１０、リダンダンシ制御装置４０、及び他のリダンダンシ演算装置から参照不可能であって、リダンダンシ演算装置５０ａ〜５０ｎによってのみ用いられる非公開領域Ｒ１２〜Ｒｎ２とがそれぞれ設けられている。
【００２２】
また、メモリ５１ａ〜５１ｎには、テスタコントローラ１０から瞬低が発生した旨を示すソフトウェア割り込みがなされた場合に、瞬低発生フラグが設定されるフラグ設定領域Ｒ１３〜Ｒｎ３が設けられる。フラグ設定領域Ｒ１３〜Ｒｎ３の各々に瞬低発生フラグが設定された場合には、リダンダンシ演算装置５１ａ〜５１ｎバスＢへのアクセスが制限（禁止）される。尚、フラグ設定領域Ｒ１３〜Ｒｎ３に瞬低発生フラグが設定されいなければ、リダンダンシ制御装置５０ａ〜５０ｎからバスＢに対して自由にアクセスを行うことができる。
【００２３】
図２は、テスタコントローラ１０によって管理されるアドレス空間の一例を示す図である。図２に示す通り、テスタコントローラ１０によって管理されるアドレス空間ＡＳには、リダンダンシ制御装置４０が備えるメモリ４１の公開領域Ｒ１、リダンダンシ演算装置５０ａ〜５０ｎが備えるメモリ５１ａ〜５１ｎの公開領域Ｒ１１〜Ｒｎ１がそれぞれ割り当てられている。尚、公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１が割り当てられている部分以外の部分には、例えばテスタコントローラ１０が備えるメモリ（図示省略）等のアドレスが割り当てられている。
【００２４】
公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１の各々には、半導体試験装置１の内部で発生するイベントの種別を示す識別子（ＩＤ）を記憶するためのイベントＩＤバッファが設けられている。具体的には、公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１の各々に設けられたイベントＩＤバッファには、図２に示す通り、「瞬低発生イベントＩＤ」、「テスタコントローラ用イベントＩＤ」、「リダンダンシ制御装置用イベントＩＤ」、及び「リダンダンシ演算装置用イベントＩＤ」が記憶される。
【００２５】
ここで、「瞬低発生イベントＩＤ」とは、瞬低の発生を示すイベント（瞬低発生イベント）に割り当てられたＩＤである。この「瞬低発生イベントＩＤ」は、公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１の各々において、他のイベントＩＤよりも前（好ましくは公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１の各々の先頭部分）に記憶されるのが望ましい。これにより、公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１の各々において、他のイベントＩＤよりも先に瞬低発生イベントＩＤの有無を確認することができる。
【００２６】
また、「テスタコントローラ用イベントＩＤ」とは、テスタコントローラ１０で発生する各種イベントに割り当てられたＩＤである。更に、「リダンダンシ制御装置用イベントＩＤ」とはリダンダンシ制御装置４０で発生する各種イベントに割り当てられたＩＤであり、「リダンダンシ演算装置用イベントＩＤ」とはリダンダンシ演算装置５０ａ〜５０ｎで発生する各種イベントに割り当てられたＩＤである。
【００２７】
テスタコントローラ１０は、自身が備える不図示のメモリに対するアクセスを行う場合と同様に、メモリ空間ＡＳに割り当てられた公開領域Ｒ１を指定することで、瞬低発生イベントＩＤやテスタコントローラ１０で発生するその他の各種イベントをリダンダンシ制御装置４０に通知することができる。同様に、メモリ空間ＡＳに割り当てられた公開領域Ｒ１１〜Ｒｎ１を指定することで、瞬低発生イベントＩＤやテスタコントローラ１０で発生するその他の各種イベントをリダンダンシ演算装置５０ａ〜５０ｎに通知することができる。
【００２８】
また、リダンダンシ制御装置４０がメモリ空間ＡＳに割り当てられた公開領域Ｒ１１〜Ｒｎ１を指定してアクセスすることができ、リダンダンシ演算装置５０ａ〜５０ｎがメモリ空間ＡＳに割り当てられた公開領域Ｒ１や他のリダンダンシ演算装置が備えるメモリの公開領域を指定してアクセスすることもできる。これにより、リダンダンシ制御装置４０で発生するイベント又はリダンダンシ演算装置５０ａ〜５０ｎの各々で発生するイベントを、リダンダンシ制御装置４０とリダンダンシ演算装置５０ａ〜５０ｎとの間で相互に通知することができる。
【００２９】
瞬低検出装置３０は、バスＢが備える電源線の電圧を常時監視しており、瞬低を検出した場合には瞬低を検出した旨を示す割り込み信号ＩＲを出力する。尚、ここでは、説明を簡単にするために、瞬低検出装置３０がバスＢの電源線の電圧を検出する場合を例に挙げているが、バスＢの電源線の電圧以外にも、半導体試験装置１が備える電源装置（図示省略）の出力電圧、テスタコントローラ１０に供給される電源の電圧、リダンダンシシステム２０に供給される電源の電圧等を検出しても良い。
【００３０】
次に、上記構成における半導体試験装置１の瞬低発生時の動作について説明する。図３は瞬低発生時におけるテスタコントローラの動作例を示すフローチャートであり、図４は瞬低発生時におけるリダンダンシ演算装置の動作例を示すフローチャートである。半導体試験装置１内において瞬低が発生し、瞬低検出装置３０によって監視されているバスＢの電源線の電圧が低下すると、瞬低検出装置３０から瞬低を検出した旨を示す割り込み信号ＩＲが出力されてテスタコントローラ１０に入力される。これにより、図３に示すフローチャートが開始される。
【００３１】
瞬低検出装置３０からの割り込み信号ＩＲが入力されると、テスタコントローラ１０は、メモリ空間ＡＳに割り当てられた公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１の何れか１つを指定し、指定した領域に設けられているイベントＩＤバッファに対して、瞬低発生イベントＩＤの書き込みを行う（ステップＳ１１）。尚、ここでは説明を簡単にするために、メモリ空間ＡＳに割り当てられた公開領域Ｒ１が指定され、リダンダンシ制御装置４０が備えるメモリ４１の公開領域Ｒ１に設けられているイベントＩＤバッファに対して瞬低発生イベントＩＤが書き込まれたとする。
【００３２】
以上の瞬低発生イベントＩＤの書き込みを行うと、テスタコントローラ１０は、瞬低発生イベントＩＤの書き込みを行ったリダンダンシ制御装置４０に対して、バスＢを介したソフトウェア割り込みを行う（ステップＳ１２）。リダンダンシ制御装置４０に対するソフトウェア割り込みが終了すると、テスタコントローラ１０は、リダンダンシシステム２０が備えるリダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎの全てに対する割り込み発生が完了したが否かを判断する（ステップＳ１３）。
【００３３】
ステップＳ１３の判断結果が「ＮＯ」である場合には、テスタコントローラ１０は、次に割り込みを発生すべき装置が備えるメモリの公開領域を指定しが瞬低発生イベントＩＤの書き込みを行い（ステップＳ１１）、バスＢを介したソフトウェア割り込みをその装置に対して行う（ステップＳ１２）。例えば、次に割り込みを発生すべき装置がリダンダンシ演算装置５０ａである場合には、メモリ空間ＡＳに割り当てられた公開領域Ｒ１１を指定してイベントＩＤの書き込みを行ってから、バスＢを介したソフトウェア割り込みをリダンダンシ演算装置５０ａに対して行う。
【００３４】
ステップＳ１３の判断結果が「ＮＯ」である間は、ステップＳ１１，Ｓ１２の処理が繰り返し行われる。これに対し、ステップＳ１３の判断結果が「ＹＥＳ」になると、図３に示す一連の処理が終了し、テスタコントローラ１０からリダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎに対して瞬低発生を通知するソフトウェア割り込み処理が完了する。
【００３５】
一方、テスタコントローラ１０からのソフトウェア割り込みがあると、図４に示すフローチャートが開始される。ここで、図３を用いて説明した通り、テスタコントローラ１０からのソフトウェア割り込みは、リダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎの全てについて順に行われる。このため、図４のフローチャートで示される処理も、リダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎの各々で割り込みが行われた順に開始される。尚、ここでは、説明を簡単にするために、リダンダンシ演算装置５０ａに対する割り込みが行われた場合に、リダンダンシ演算装置５０ａで行われる処理を例に挙げて説明する。
【００３６】
テスタコントローラ１０からバスＢを介してソフトウェア割り込みがなされると、リダンダンシ演算装置５０ａは、まずメモリ５１ａの公開領域Ｒ１１に設けられているイベントＩＤバッファに記憶されている内容の確認を行う（ステップＳ２１）。ここで、イベントＩＤバッファを確認する場合には、瞬低発生イベントＩＤの有無の確認を最優先で行う。つまり、イベントＩＤバッファを確認する場合には、最初に瞬低発生イベントＩＤの有無の確認を行い、この確認後に他のイベントＩＤの確認を行う。
【００３７】
次に、リダンダンシ演算装置５０ａは、メモリ５１ａの公開領域Ｒ１１に設けられているイベントＩＤバッファに瞬低発生イベントＩＤが有るか否かを判断する（ステップＳ２２）。この判断結果が「ＹＥＳ」である場合には、リダンダンシ演算装置５０は、メモリ５１ａの非公開領域Ｒ１２に設けられたフラグ設定領域Ｒ１３に対して瞬低発生フラグを設定する（ステップＳ２３）。
【００３８】
この瞬低発生フラグが設定されると、リダンダンシ演算装置５０ａからバスＢに対する新たなアクセスが制限（禁止）される。具体的には、リダンダンシ演算装置５０ａで起動されているＯＳ上で実行される全てのプログラムは、バスＢをアクセスする際に必ずフラグ設定領域Ｒ１３に瞬低発生フラグが設定されているか否かを確認し、瞬低発生フラグが設定されていない場合にのみバスＢに対するアクセスが可能になる仕組みになっている。このため、瞬低発生フラグが設定されると全てのプログラムからのバスＢに対するアクセスが制限（禁止）されることになる。
【００３９】
瞬低発生フラグの設定が終了すると、リダンダンシ演算装置５０ａは瞬低発生フラグの設定前から実行されているバスＢに対するアクセス（例えば、ＤＭＡ転送等）が有るか否かを確認し、実行中にあるアクセスがあれば停止させ（ステップＳ２４）、一連の処理が終了する。一方、メモリ５１ａの公開領域Ｒ１１に設けられているイベントＩＤバッファに瞬低発生イベントＩＤが無いとリダンダンシ演算装置５０ａが判断した場合（判断結果が「ＮＯ」である場合）には、そのイベントＩＤバッファに記憶されたイベントＩＤに応じた処理を実行し（ステップＳ２５）、一連の処理が終了する。
【００４０】
ここで、リダンダンシシステム２０に設けられるリダンダンシ演算装置５０ａ〜５０ｎの総数が百台程度である場合には、リダンダンシシステム２０に設けられたリダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎの全てに対してソフトウェア割り込みを発生するのに要する時間は数百μｓｅｃ程度である。また、テスタコントローラ１０から最初のソフトウェア割り込みが発せられてから、このソフトウェア割り込みに基づくリダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎの全ての処理が終了するまでの時間は数ｍｓｅｃ程度である。
【００４１】
このため、瞬低によってテスタコントローラ１０、リダンダンシ制御装置４０、及びリダンダンシ演算装置５０ａ〜５０ｎが互いを認識できなくなる事態が生ずるまで（例えば、瞬低が生じてから５ｍｓｅｃが経過するまで）の間に、リダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎに対する瞬低が通知されるとともに、リダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎのバスＢに対するアクセスが制限される。この結果、リダンダンシ制御装置４０及びリダンダンシ演算装置５０ａ〜５０ｎが、テスタコントローラ１０を認識できていない状態でテスタコントローラ１０に対するアクセスを行うといった事態を防止することができ、ハングアップを回避することができる。
【００４２】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＯＳが起動されている状態でリダンダンシ演算を行う複数のリダンダンシ演算装置５０ａ〜５０ｎを備えるリダンダンシシステム２０におけるハングアップを回避する例について説明した。しかしながら、ＯＳが起動されている状態で所定の処理を行う１つ又は複数の処理装置を備える任意のシステムに本発明を適用することができる。
【００４３】
例えば、被試験対象の半導体デバイスに対して試験信号を印加する試験信号発生装置や、半導体デバイスから出力される信号と所定の期待値とを比較してパス／フェイルを判定する判定装置がバスＢに接続されている場合には、これら試験信号発生装置や判定装置を処理装置として本発明を適用することができる。また、判定装置から出力されるフェイル情報を記憶するフェイルメモリやフェイルメモリのフェイル情報を一時的に退避するバッファメモリがバスＢに接続されている場合にも、これらを処理装置として本発明を適用することができる。
【００４４】
また、上記実施形態では、半導体試験装置１がメモリの試験を行うメモリテスタである場合を例に挙げて説明した。しかしながら、本発明は、メモリテスタ以外に、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタ等の各種の半導体試験装置に適用することも可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】テスタコントローラ１０によって管理されるアドレス空間の一例を示す図である。
【図３】瞬低発生時におけるテスタコントローラの動作例を示すフローチャートである。
【図４】瞬低発生時におけるリダンダンシ演算装置の動作例を示すフローチャートである。
【符号の説明】
【００４６】
１                半導体試験装置
１０              テスタコントローラ
３０              リダンダンシ制御装置
４１              メモリ
５０ａ〜５０ｎ    リダンダンシ演算装置
５１ａ〜５１ｎ    メモリ
Ｂ                バス
【図１】
2010078472.tif 000003
【図２】
2010078472.tif 000004
【図３】
2010078472.tif 000005
【図４】
2010078472.tif 000006