(57)【要約】【課題】ＥＣＭのインピーダンス変換および増幅を行うために、Ｊ−ＦＥＴをソースホロワでバイポーラトランジスタに接続した増幅素子を採用すると、高入力インピーダンスで低出力インピーダンスの増幅素子が実現するが、歪み特性が悪く、またデバイスのばらつきによってゲインがばらつく問題があった。【解決手段】  Ｊ−ＦＥＴとバイポーラトランジスタと第１抵抗と第２抵抗で増幅素子を構成し、Ｊ−ＦＥＴのゲートがＥＣＭの一端および第１抵抗の一端に接続され、Ｊ−ＦＥＴのドレインがバイポーラトランジスタの入力端子に接続され、バイポーラトランジスタの高電位側が負荷抵抗の一端に接続され、第１抵抗の他端が接地され、Ｊ−ＦＥＴのソース及びバイポーラトランジスタの低電位側が第２抵抗の一端に接続され、第２抵抗の他端は接地され、バイポーラトランジスタの高電位側から出力電圧を取り出す構成とする。【選択図】    図１
2010103842.tif 000002
【特許請求の範囲】
【請求項１】
エレクトレットコンデンサマイクおよび負荷抵抗の間に接続する増幅素子であって、
該増幅素子は、接合型電界効果トランジスタとバイポーラトランジスタと第１抵抗と第２抵抗を有し、
前記接合型電界効果トランジスタのゲートが前記エレクトレットコンデンサマイクの一端および前記第１抵抗の一端に接続され、前記接合型電界効果トランジスタのドレインが前記バイポーラトランジスタの入力端子に接続され、
前記バイポーラトランジスタの高電位側が前記負荷抵抗の一端に接続され、
前記第１抵抗の他端が接地され、
前記接合型電界効果トランジスタのソース及び前記バイポーラトランジスタの低電位側が前記第２抵抗の一端に接続され、
前記第２抵抗の他端は接地され、
前記バイポーラトランジスタの高電位側から出力電圧を取り出すことを特徴とする増幅素子。
【請求項２】
前記バイポーラトランジスタはｐｎｐトランジスタであることを特徴とする請求項１に記載の増幅素子。
【請求項３】
前記バイポーラトランジスタは、ダーリントン接続された前段のｐｎｐトランジスタおよび後段のｎｐｎトランジスタからなり、前記ｐｎｐトランジスタのベースが前記ドレインに接続し、前記ｐｎｐトランジスタのエミッタ及び前記ｎｐｎトランジスタのコレクタが前記負荷抵抗の一端に接続し、前記ｐｎｐトランジスタのコレクタが前記ｎｐｎトランジスタのベースに接続し、前記ｎｐｎトランジスタのエミッタが前記第２抵抗の一端に接続することを特徴とする請求項１に記載の増幅素子。
【請求項４】
前記バイポーラトランジスタの高電位側と前記接合型電界効果トランジスタの前記ドレインの間に第３抵抗を接続することを特徴とする請求項２または請求項３のいずれかに記載の増幅素子。
【請求項５】
前記バイポーラトランジスタはｎｐｎトランジスタであり、該バイポーラトランジスタの高電位側と前記接合型電界効果トランジスタの前記ドレインの間に第３抵抗を接続することを特徴とする請求項１に記載の増幅素子。
【請求項６】
前記接合型電界効果トランジスタの前記ソースと前記第２抵抗の一端の間に第４抵抗を接続することを特徴とする請求項２から請求項５のいずれかに記載の増幅素子。
【請求項７】
前記バイポーラトランジスタの低電位側と前記第２抵抗の一端の間に第５抵抗を接続することを特徴とする請求項３から請求項６のいずれかに記載の増幅素子。
【請求項８】
前記ゲートにダイオードのカソードを接続し、アノードを接地することを特徴とする請求項２から請求項７のいずれかに記載の増幅素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅素子に係り、特にエレクトレットコンデンサマイクロホンに用いて歪みを低減し、利得を容易に設計する増幅素子に関する。
【背景技術】
【０００２】
エレクトレットコンデンサマイクロホン（Electret  Condenser  Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、例えば接合型電界効果トランジスタ（Junction  Field  Effect  Transistor：以下Ｊ−ＦＥＴ）や、増幅集積回路素子が用いられている（例えば特許文献１、特許文献２参照。）。
【０００３】
更に、高入力インピーダンスで低出力インピーダンスが可能なＥＣＭの増幅素子として、Ｊ−ＦＥＴとバイポーラトランジスタによる増幅素子も開発されている。
【０００４】
図８は、従来の増幅素子１１０を示す回路図である。
【０００５】
増幅素子１１０は、Ｊ−ＦＥＴ１２０とバイポーラトランジスタ１３０を１チップに集積化した搭載したディスクリート（個別半導体）素子であり、ＥＣＭ１１５の一端とＪ−ＦＥＴ１２０のゲートが接続する。Ｊ−ＦＥＴ１２０の一端（例えばソースＳ）はバイポーラトランジスタ１３０のベースＢに接続し、Ｊ−ＦＥＴ１２０の他端（例えばドレインＤ）は、バイポーラトランジスタ１３０のコレクタＣに接続する。バイポーラトランジスタ１３０のコレクタＣは、負荷抵抗ＲＬを介して電源ＶＤＤに接続する。バイポーラトランジスタ１３０のエミッタＥは接地される。
【０００６】
増幅素子１１０の動作は以下の通りである。
【０００７】
バイポーラトランジスタ１３０のコレクタから電源が供給されると、Ｊ−ＦＥＴ１２０のドレインＤ−ソースＳ間にドレイン電流ＩＤＳが流れる。ＥＣＭ１１５の容量変化（電圧変化）がゲート電圧としてＪ−ＦＥＴ１２０のゲートＧに印加され、容量の変化量に応じてＪ−ＦＥＴ１２０に流れるドレイン電流ＩＤＳが制御される。容量変化に応じたドレイン電流ＩＤＳはＪ−ＦＥＴ１２０のソースＳからバイポーラトランジスタ１３０のベースＢに流れ、バイポーラトランジスタ１３０に電流が供給されてコレクタＣ−エミッタＥ間の電流増幅率β（＝ΔＩＣ／ΔＩＢ＝ｈＦＥ）により増幅される。電流増幅の結果は負荷抵抗ＲＬによって電圧変換され、バイポーラトランジスタ１３０のコレクタＣから出力電圧ＶｏｕｔのＡＣ成分として取り出すことができる。
【０００８】
一般的にＪ−ＦＥＴ１２０は高入力インピーダンスであり、ＥＣＭ１１５容量変化による電荷の流れ（電流）が微弱であっても電圧変化として取り出すことができる（特願２００８−０８６６３８）。
【０００９】
図８の増幅素子１１０では、ＥＣＭ１１５の電圧変化をＪ−ＦＥＴ１２０で受けてソースホロワの電流出力がバイポーラトランジスタ（ｎｐｎトランジスタ）１３０によって、増幅される。
【００１０】
これにより、Ｊ−ＦＥＴ１２０自身は低い伝達コンダクタンスｇｍであっても、電流増幅率がｈＦＥのバイポーラトランジスタ１３０によって増幅できるため、Ｊ−ＦＥＴ１２０のサイズを小さくして入力容量の低減により入力ロスを小さくできる。
【特許文献１】特許公開２００３−２４３９４４号公報
【特許文献２】特許公開平５−１６７３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
増幅集積回路素子（例えば特許文献２）は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。
【００１２】
また増幅集積回路素子では入力に入るノイズも増幅するため、音質の指標であるＳ／Ｎはゲインを変える事によって向上しない。又、ノイズは抵抗および半導体のそれぞれから発生するので、回路構成が複雑であれば単純な構成のＪ−ＦＥＴよりもノイズ源が増える事になり、一般的にＳ／Ｎが悪くなる。
【００１３】
一方、Ｊ−ＦＥＴは高入力インピーダンスで、小信号増幅用として低周波雑音が少なく、高周波特性が良いことが知られている。また上記の増幅集積回路素子に比べて回路構成も単純で安価である。よって、高感度を重視する場合は増幅集積回路素子が必要となるが、Ｊ−ＦＥＴで感度が十分な場合はＪ−ＦＥＴを用いるのが一般的である。
【００１４】
しかし、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。上記の如く、ＥＣＭのマイク感度は、増幅素子によって増幅された出力電圧ＶｏｕｔのＡＣ成分に影響するため、マイク感度を向上させるにはゲインが高いほうが望ましい。ゲインの増加にはＪ−ＦＥＴの面積（セルサイズ）を大きくすることが有効である。しかし、Ｊ−ＦＥＴの面積増加は、Ｊ−ＦＥＴの入力容量Ｃｉｎの増加につながる為、入力ロスの増加によりＳ／Ｎの低下を招く。
【００１５】
図８に示す増幅素子１１０は、これらを解決するものであり、高入力インピーダンスで低出力インピーダンスが可能なＥＣＭの増幅素子を提供できる。
【００１６】
ところが、図８に示す増幅素子１１０では、歪み特性が悪くなる場合があった。Ｊ−ＦＥＴ１２０はゲート電位ＶＧとソース電位ＶＳの差（ゲート−ソース間電圧ＶＧＳ）によって制御される。実際の回路ではゲート電位ＶＧはゲート抵抗ＲＧによってＤＣで０Ｖにバイアスしており、又、ソース電位ＶＳはバイポーラトランジスタ（ｎｐｎトランジスタ１３０）のベースＢに接続されている為にベース電位ＶＢの分高くなるので、ゲート−ソース間電圧ＶＧＳ＝ＶＧ−ＶＳとなる。ここで、既述の如くソース電位ＶＳ＝ベース電位ＶＢはベースバイアス電流に応じた順方向ベースエミッタ間電圧ＶＢＥ（ｆ）によって電位が与えられる。
【００１７】
この時、Ｊ−ＦＥＴ１２０のピンチオフ電圧ＶＰがゲート−ソース間電圧ＶＧＳより小さい場合、Ｊ−ＦＥＴ１２０がオフ状態にある為に増幅素子１１０は動作しない。又、ピンチオフ電圧ＶＰがゲート−ソース間電圧ＶＧＳより大きい場合にも条件によっては歪み特性の劣化や消費電流ＩＤＤの制御性の低下を招く場合がある。
【００１８】
図９は、Ｊ−ＦＥＴ１２０のドレイン電流ＩＤＳとゲート−ソース間電圧ＶＧＳの関係（破線）、および伝達コンダクタンスｇｍとゲート−ソース間電圧ＶＧＳの関係（以下、ｇｍ−ＶＧＳ特性；実線）を示す特性図である。縦軸が、ドレイン電流ＩＤＳおよび伝達コンダクタンスｇｍであり、横軸がゲート−ソース間電圧ＶＧＳである。
【００１９】
Ｊ−ＦＥＴ１２０のピンチオフ電圧ＶＰがゲート−ソース間電圧ＶＧＳに近い場合（ＶＰ＝ＶＰ１）、ゲート−ソース間ＶＧＳの変化に対する伝達コンダクタンスｇｍの変化が大きくなる為、Ｊ−ＦＥＴ１２０の出力電流の歪みが大きくなる。更に、ピンチオフ電圧ＶＰのデバイスばらつきによって伝達コンダクタンスｇｍのばらつきも顕著になる為、回路のゲインばらつきが大きくなる問題も生じる。対して、Ｊ−ＦＥＴ１２０のピンチオフ電圧ＶＰがゲート−ソース間電圧ＶＧＳよりも充分に大きい場合（ＶＰ＝ＶＰ２）、前記の問題点は解消されるもののゲート−ソース間電圧ＶＧＳ＝−ＶＢＥ（ｆ）におけるドレイン電流ＩＤＳが前者よりも大幅に大きくなり、このドレイン電流ＩＤＳはバイポーラトランジスタ（ｎｐｎトランジスタ１３０）によってｈＦＥ倍に増幅される為、増幅素子の消費電流ＩＤＤが大幅に増加する問題点が生じる。
【課題を解決するための手段】
【００２０】
本発明はかかる課題に鑑み成されたものであり、エレクトレットコンデンサマイクおよび負荷抵抗の間に接続する増幅素子において、前記増幅素子は、接合型電界効果トランジスタとバイポーラトランジスタと第１抵抗と第２抵抗を有し、前記接合型電界効果トランジスタのゲートが前記エレクトレットコンデンサマイクの一端および前記第１抵抗の一端に接続され、前記接合型電界効果トランジスタのドレインが前記バイポーラトランジスタの入力端子に接続され、前記バイポーラトランジスタの高電位側が前記負荷抵抗の一端に接続され、前記第１抵抗の他端が接地され、前記接合型電界効果トランジスタのソース及び前記バイポーラトランジスタの低電位側が前記第２抵抗の一端に接続され、前記第２抵抗の他端は接地され、前記バイポーラトランジスタの高電位側から出力電圧を取り出すことにより解決するものである。
【発明の効果】
【００２１】
本発明によれば、第１に、Ｊ−ＦＥＴとバイポーラトランジスタを集積化して増幅素子を構成し、Ｊ−ＦＥＴのドレインをバイポーラトランジスタのベースに接続する構成にすることにより、ソースホロア構造によるゲート−ソース間電圧ＶＧＳのシフトが発生しないため、Ｊ−ＦＥＴのデバイス設計が容易になる。
【００２２】
また、ゲート−ソース間電圧ＶＧＳのシフトがないため、デバイスのばらつきによるゲインばらつきも低減でき、歩留まりが改善する。
【００２３】
第２に、バイポーラトランジスタの低電位側に帰還抵抗ＲＲを追加することにより、Ｊ−ＦＥＴとバイポーラトランジスタの双方に負帰還をかけて増幅素子のゲイン変動を抑え、出力を安定させて歪み特性を改善できる。また、回路のオープンループゲインを大きく設計することによって、バイポーラトランジスタの高電位側に外部接続した負荷抵抗ＲＬと、低電位側に接続した帰還抵抗ＲＲの比が、ゲイン設計に対して支配的となり、デバイスばらつきが吸収可能になる利点を有する。従って、ゲインラインナップを揃えてシリーズ拡販できる。
【００２４】
第３に、バイポーラトランジスタを前段ｐｎｐトランジスタと後段ｎｐｎトランジスタのダーリントン接続により構成することにより、回路のオープンループゲイン増やすことにより、増幅素子のゲインを安定させることができる。
【００２５】
第４に、Ｊ−ＦＥＴのドレインとバイポーラトランジスタの高電位側間に、バイアス抵抗ＲＤを接続して、バイポーラトランジスタのバイアス調整によって増幅素子の消費電流ＩＤＤを決定すると共に、負帰還をかけて歪み特性を改善出来る。尚、バイアス抵抗ＲＤを追加することによって、バイポーラトランジスタにｎｐｎトランジスタ単体を使用出来る為、集積回路プロセスをコストダウン出来る。
【００２６】
第５に、Ｊ−ＦＥＴのソース側に帰還抵抗ＲＳを接続することにより、Ｊ−ＦＥＴ単体での出力を安定化できる。またバイポーラトランジスタ単体（ｎｐｎトランジスタ単体）の低電位側に帰還抵抗ＲＥを接続することにより、バイポーラトランジスタ単体（ｎｐｎトランジスタ単体）での出力を安定化できる。
【００２７】
帰還抵抗ＲＲによって増幅素子の全体の出力に対して帰還をかけて、回路を安定させることができるが、前述のバイアス抵抗ＲＤ、帰還抵抗ＲＳ、帰還抵抗ＲＥをそれぞれ追加する事によって、更に出力を安定化させて、低歪み化できる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態を、図１から図７を参照して説明する。
【００２９】
まず、図１を参照して、第１の実施形態について説明する。図１は、第１の実施形態の増幅素子１０を示す回路図である。
【００３０】
増幅素子１０は、エレクトレットコンデンサマイクロホン（ＥＣＭ）１５と負荷抵抗ＲＬの間に接続し、インピーダンス変換と増幅を行う素子であり、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）２０と、バイポーラトランジスタ３０と、第１抵抗ＲＧと第２抵抗ＲＲを有する。
【００３１】
ＥＣＭ１５は、振動膜（振動板）と、これと対向する電極を筐体内に配置したものであり、音による振動膜の動きが振動膜および電極間の静電容量の変化として取り出されるものである。振動膜は例えば高分子材料などにより構成され、エレクトレット効果により振動膜に電荷を持続させたものである。
【００３２】
Ｊ−ＦＥＴ２０は伝達コンダクタンスｇｍのｎ型Ｊ−ＦＥＴであり、ｎ型チャネル層とｐ型トップゲート層及びｐ型バックゲート層及びｎ型ソース領域及びｎ型ドレイン領域を有する。バイポーラトランジスタ３０は、電流増幅率ｈＦＥ１のｐｎｐトランジスタである。
【００３３】
増幅素子１０は、Ｊ−ＦＥＴ２０のゲートＧがＥＣＭ１５の一端および、第１抵抗ＲＧの一端に接続し、Ｊ−ＦＥＴ２０のドレインＤがバイポーラトランジスタ３０のベースＢに接続する。
【００３４】
第１抵抗ＲＧはＪ−ＦＥＴのゲート抵抗であり、他端は接地され、抵抗値は１ＧΩ〜１０ＧΩ程度である。
【００３５】
負荷抵抗ＲＬの抵抗値は、１ｋΩ〜１５ｋΩ程度であり、その一端は、バイポーラトランジスタ３０の高電位側に接続し、他端は、電源ＶＤＤに接続する。
【００３６】
Ｊ−ＦＥＴ２０のソースＳは、バイポーラトランジスタ３０の低電位側の端子となるコレクタＣに接続する。Ｊ−ＦＥＴ２０のソースおよびバイポーラトランジスタ３０のコレクタＣは、第２抵抗ＲＲの一端に接続する。第２抵抗ＲＲは帰還抵抗であり、抵抗値は５０〜５００Ω程度である。帰還抵抗ＲＲの他端は、接地される。
【００３７】
バイポーラトランジスタ３０の高電位側となるエミッタは、出力端子に接続し出力電圧が取り出される。
【００３８】
増幅素子１０の動作は以下の通りである。
【００３９】
ＥＣＭ１５の容量変化（電圧変化）が入力電圧（ゲート−ソース間電圧ＶＧＳ）の変化としてＪ−ＦＥＴ２０のゲートＧに印加され、Ｊ−ＦＥＴ２０に流れるドレイン電流ＩＤＳが制御される。ドレインＤに流れるドレイン電流ＩＤＳがバイポーラトランジスタ３０のベースＢに供給され、バイポーラトランジスタ３０のエミッタＥ−コレクタＣ間の電流増幅率ｈＦＥ１により増幅される。増幅後の電流（消費電流）ＩＤＤ（≒ＩＤＳ×ｈＦＥ１）は負荷抵抗ＲＬによって電圧変換され、バイポーラトランジスタ３０のエミッタＥから出力電圧ＶｏｕｔのＡＣ成分として取り出すことができる。
【００４０】
Ｊ−ＦＥＴ２０は高入力インピーダンスであり、ＥＣＭ１５容量変化による電荷の流れ（電流）が微弱であっても電圧変化として取り出すことができる。
【００４１】
これに加えて本実施形態では、Ｊ−ＦＥＴ２０はサイズを小さくしており、Ｊ−ＦＥＴ２０の入力容量Ｃｉｎは十分小さいものとなっている。
【００４２】
従って、ＥＣＭ１５から出力された容量変化に対してＪ−ＦＥＴ２０での入力ロスを大幅に低減できる。
【００４３】
一方でＪ−ＦＥＴ２０のサイズが小さいとゲインが低くなる問題があるが、本実施形態では、バイポーラトランジスタ３０によりＪ−ＦＥＴ２０の出力電流を増幅できる。つまり、本実施形態の増幅素子１０は、Ｊ−ＦＥＴ２０による高入力インピーダンスとバイポーラトランジスタ３０による低出力インピーダンスを兼ね備えることができる。又、特性面において、初段にローノイズＪ−ＦＥＴ２０を用い、次段に増幅率が高くアンプの線形性の良いバイポーラトランジスタ３０を用いることで、ローノイズ、ハイゲイン、低歪みが実現できる。
【００４４】
ここで、Ｊ−ＦＥＴ２０の出力電流を増幅する際、本実施形態では、Ｊ−ＦＥＴ２０のドレインＤと、バイポーラトランジスタ３０のベースＢとを接続している。これにより、従来のソースホロワ構造の増幅素子（図８）と比較して、デバイス設計が容易で、デバイスばらつきに対して、歪み特性が良好で消費電流ＩＤＤばらつきの少ない増幅素子を実現できる。
【００４５】
図２を参照して、説明する。図２（Ａ）が従来構造（図８）と本実施形態の特性を説明する図であり実線がｇｍ−ＶＧＳ特性および破線がドレイン電流ＩＤＳとゲート−ソース電圧ＶＧＳの特性を示す。また、図２（Ｂ）の破線がデバイスばらつきによってばらついた従来の増幅素子Ａ１、Ａ２のｇｍ−ＶＧＳ特性であり、実線が本実施形態によってＡ１、Ａ２のばらつきを抑えた増幅素子Ａ１’、Ａ２’のｇｍ−ＶＧＳ特性である。
【００４６】
図２（Ａ）の如く、従来の増幅素子（図８）の場合、ピンチオフ電圧ＶＰをゲート−ソース間電圧ＶＧＳ＝−ＶＢＥ（ｆ）以上にする必要があるが、過度にピンチオフ電圧ＶＰを増加させるとＪ−ＦＥＴ１２０のドレイン電流ＩＤＳが上昇し、ｈＦＥ倍された増幅素子１１０の消費電流も増大する為、ピンチオフ電圧ＶＰ＝−（ＶＢＥ（ｆ）＋ΔＶ）［ΔＶ＝０．２〜０．３Ｖ］程に設計している。この時、ゲート−ソース間電圧ＶＧＳの変化に対して伝達コンダクタンスｇｍも大きく変化する為、Ｊ−ＦＥＴ１２０の出力電流の歪みが大きくなる。更に、ピンチオフ電圧ＶＰのデバイスばらつきによって伝達コンダクタンスｇｍのばらつきも顕著になる為、回路のゲインばらつきが大きくなる問題も生じる。尚、ここでピンチオフ電圧ＶＰの大小は絶対値に関しての表現とする。
【００４７】
しかし本実施形態では、ソースホロワ構造を採用しないため、ゲート−ソース間電圧ＶＧＳ＝０Ｖが動作点となる。０Ｖを基準としてＪ−ＦＥＴ２０のデバイス設計が行えるので、伝達コンダクタンスｇｍの変化が少なく、無入力時ドレイン電流ＩＤＳＳの小さいデバイスを比較的容易に設計出来る為、増幅素子としての歪みを低減できる。
【００４８】
また、入力電圧のシフトがないため、デバイスによってピンチオフ電圧Ｖｐがばらついた場合であっても、Ｊ−ＦＥＴ２０を伝達コンダクタンスｇｍの変動が小さい領域で動作させることができる。従って、デバイスのばらつきによるゲインのばらつきを小さくできる。
【００４９】
更に、本実施形態では、Ｊ−ＦＥＴ２０のソースＳ及びバイポーラトランジスタ３０のコレクタＣが帰還抵抗ＲＲに接続される。帰還抵抗ＲＲによって、増幅素子の消費電流ＩＤＤの増加と共にＪ−ＦＥＴ２０のソース電位がＶＳ＝ＲＲ×ＩＤＤの式によって上昇し、相対的にＪ−ＦＥＴ２０の入力電圧（ゲート−ソース間電圧ＶＧＳ）が減少する方向に働くため、増幅素子全体に帰還をかけることができる。
【００５０】
従って、図２（Ｂ）の如く、増幅素子１０のｇｍ−ＶＧＳ特性における伝達コンダクタンスｇｍを低下させる代わり、変化を低減させると共に、デバイス（増幅素子Ａ１、Ａ２）間のばらつきを抑えることができる。これによって、増幅素子１０のゲイン安定化、消費電流ＩＤＤ安定化、安定周波数範囲の拡大が実現出来る。
【００５１】
また、従来の増幅素子（図８）では、Ｊ−ＦＥＴの伝達コンダクタンスｇｍと、バイポーラトランジスタのｈＦＥでゲインが決定していたが、本実施形態では帰還抵抗ＲＲと、負荷抵抗ＲＬとの比がゲイン設計に対して支配的となり、デバイスばらつきを吸収可能になる。
【００５２】
本実施形態の増幅素子のゲイン（Ｇａｉｎ）は、容量の影響を除いた理想状態では以下の式で算出される。
【００５３】
Ｇａｉｎ＝ＲＬ／（ＲＲ・（１＋１／（ＲＲ（１＋ｈＦＥ１）・ｇｍ）））
この場合、ＲＲ（１＋ｈＦＥ１）・ｇｍ＞＞１ならば、ＲＬ／ＲＲで近似できる。ここで、ｇｍ＝１ｍＳ、ＲＲ＝１００Ω程度、バイポーラトランジスタ３０の電流増幅率ｈＦＥ１が５０と仮定すると、ＲＲ（１＋ｈＦＥ１）・ｇｍ≒５＞１となり、帰還抵抗ＲＲと、負荷抵抗ＲＬがゲイン設計に対して支配的になる。
【００５４】
従って、外付けの負荷抵抗ＲＬに対して最適に帰還抵抗ＲＲを調整することにより、所望のゲインを得ることができる。
【００５５】
図３は、第２の実施形態の増幅素子１０を示す回路図である。
【００５６】
バイポーラトランジスタ３０は、負荷抵抗ＲＬの一端と、帰還抵抗ＲＲの一端の間に２つのバイポーラトランジスタをダーリントン接続したものであってもよい。この場合前段が電流増幅率ｈＦＥ１のｐｎｐトランジスタ３１であり、後段が電流増幅率ｈＦＥ２のｎｐｎトランジスタ３２である。ｐｎｐトランジスタ３１のベースＢがＪ−ＦＥＴ２０のドレインＤに接続し、ｎｐｎトランジスタ３２のエミッタＥが帰還抵抗ＲＲの一端に接続する。
【００５７】
また、ｐｎｐトランジスタ３１のコレクタＣとｎｐｎトランジスタ３２のベースＢが接続し、ｐｎｐトランジスタ３１のエミッタＥとｎｐｎトランジスタ３２のコレクタＣが負荷抵抗ＲＬの一端に接続し、ｎｐｎトランジスタ３２のエミッタＥがＪ−ＦＥＴ２０のソースＳと接続する。
【００５８】
この回路構成においても、前述の通りソースホロワ構造を採用しないため、ゲート−ソース間電圧ＶＧＳ＝０Ｖが動作点となる。０Ｖを基準としてＪ−ＦＥＴ２０のデバイス設計が行えるので、伝達コンダクタンスｇｍの変化が少なく、無入力時ドレイン電流ＩＤＳＳの小さいデバイスを比較的容易に設計出来る為、増幅素子としての歪みを低減できる。
【００５９】
また、第２の実施形態では、電流増幅率ｈＦＥ１のｐｎｐトランジスタ３１と電流増幅率ｈＦＥ２のｎｐｎトランジスタ３２をダーリントン接続している。これにより、２つのバイポーラトランジスタを合わせた電流増幅率ｈＦＥ（≒ｈＦＥ１×ｈＦＥ２）を大きくすることができる。
【００６０】
例えば、２つのトランジスタをダーリントン接続した場合の電流増幅率ｈＦＥを５０００とし、Ｊ−ＦＥＴの伝達コンダクタンスｇｍを１ｍＳとし、ＲＲ＝１００Ωで設計した場合、上記のゲイン（Ｇａｉｎ）算出の式において、ＲＲ（１＋ｈＦＥ）・ｇｍ＝５００＞＞１となり、伝達コンダクタンスｇｍと電流増幅率ｈＦＥの多少のばらつきは、ゲインにほとんど影響しなくなるといえる。
【００６１】
図４は、増幅素子１０の第３の実施形態を示す回路図である。第３の実施形態はＪ−ＦＥＴ２０のドレインＤと、バイポーラトランジスタ３０の高電位側の間に、第３抵抗ＲＤを接続するものである。図４（Ａ）が第１の実施形態の回路に第３抵抗を接続した場合の回路図であり、図４（Ｂ）が第２の実施形態の回路に第３抵抗を接続した場合の回路図である。
【００６２】
第３抵抗ＲＤは、出力電流（消費電流）ＩＤＤをコントロールするバイアス抵抗であり、抵抗値は１０ｋΩ〜１００ｋΩ程度である。またこの抵抗は、帰還抵抗としても機能する。これにより、図４（Ａ）の場合ではｐｎｐトランジスタ３０に帰還をかけて、出力電流（消費電流）ＩＤＤを調整できる。また図４（Ｂ）の場合では、ダーリントン接続されたバイポーラトランジスタ３０内部のｐｎｐトランジスタ３１に電流帰還をかけて、出力電流（消費電流）ＩＤＤを調整できる。尚、バイアス抵抗ＲＤがゲインに与える影響は小さい。
【００６３】
図５は、増幅素子１０の第４の実施形態を示す回路図である。第４の実施形態は、図４（Ａ）の回路のバイポーラトランジスタ３０のｐｎｐトランジスタをｎｐｎトランジスタに置き換え、Ｊ−ＦＥＴ２０のドレインＤと、バイポーラトランジスタ３０の高電位側の間に、第３抵抗ＲＤを接続するものである。これ以外は、図４（Ａ）と同様であるので説明は省略する。
【００６４】
バイアス抵抗ＲＤを追加することによって、バイポーラトランジスタ３０にｎｐｎトランジスタ単体を使用出来る。ｎｐｎトランジスタは、ｐｎｐトランジスタと比較して集積回路プロセスが容易であり、集積回路プロセスをコストダウン出来る。
【００６５】
図６は、増幅素子１０の第５の実施形態を示す回路図である。第５の実施形態は、Ｊ−ＦＥＴ２０およびバイポーラトランジスタ３０のそれぞれと直列に抵抗を接続したものである。
【００６６】
ここでは一例として、第２の実施形態で示した、ダーリントン接続のトランジスタを有する増幅素子１０に、抵抗を接続した場合を示す。すなわち、Ｊ−ＦＥＴ２０のソースＳに抵抗値１００Ω〜１００ｋΩ程度の第４抵抗ＲＳを接続する。また、ダーリントン接続した後段のｎｐｎトランジスタ３２のエミッタＥに、抵抗値５０Ω〜２００Ω程度の第５抵抗ＲＥを接続する。第４抵抗ＲＳおよび第５抵抗ＲＥはそれぞれ、帰還抵抗としてＪ−ＦＥＴ２０およびバイポーラトランジスタ３０に帰還をかける。Ｊ−ＦＥＴ２０のソースＳに帰還抵抗ＲＳを接続することにより、相対的にＪ−ＦＥＴ２０の入力電圧（ゲート−ソース間電圧ＶＧＳ）が減少する方向に働くため、Ｊ−ＦＥＴ２０の出力の安定化が図れる。また、バイポーラトランジスタ３０（後段のｎｐｎトランジスタ３２のエミッタＥ）に帰還抵抗ＲＥを接続することにより、バイポーラトランジスタ３０の出力の安定化が図れる。
【００６７】
増幅素子１０は、全体として帰還抵抗ＲＲが接続されている。しかし、本実施形態の如く、Ｊ−ＦＥＴ２０およびバイポーラトランジスタ３０のそれぞれの出力端で帰還をかけることにより、各々のデバイス単体での伝達コンダクタンスｇｍ（電流増幅率ｈＦＥ）を低下させる代わり、伝達コンダクタンスｇｍ（電流増幅率ｈＦＥ）変化を低減させると共に、デバイス間の伝達コンダクタンスｇｍ（電流増幅率ｈＦＥ）のばらつきを抑えられる。よって、帰還抵抗ＲＲだけでは歪み特性が充分に改善出来ない場合でも、良好な歪み特性が実現出来ると共に、出力を安定化させることができる。
【００６８】
尚、図６では、Ｊ−ＦＥＴ２０に帰還抵抗ＲＳを接続し、バイポーラトランジスタ３０に帰還抵抗ＲＥを接続した場合を例に示したが、帰還抵抗は、Ｊ−ＦＥＴ２０またはバイポーラトランジスタ３０のいずれか一方にのみ接続してもよい。また、バイポーラトランジスタ３０は、ダーリントン接続したトランジスタに限らず、図５に示すｎｐｎトランジスタのみで構成したものであってもよい。また、Ｊ−ＦＥＴ２０のドレインＤ側に接続したバイアス抵抗ＲＤはバイポーラトランジスタ３０の前段がｐｎｐトランジスタの場合、省略してもよい。
【００６９】
図７は、増幅素子１０の第６の実施形態を示す回路図である。第６の実施形態は、第１の実施形態のＪ−ＦＥＴ２０のゲートＧに、ダイオード４０のカソードＣＡを接続し、アノードＡを接地したものである。これ以外の構成は、第１の実施形態と同様であるので、説明は省略する。
【００７０】
この構成では、順バイアス時にゲート電位ＶＧが外部からのノイズなどで負の電位に振れた場合に、ダイオード４０のフォワード電圧ＶＦでクリッピングする。また、逆バイアス時には、外部からの静電破壊耐量を高めることができる。
【００７１】
尚、図７は、第１の実施形態にダイオード４０を接続したものだが、第２から第５の実施形態にダイオード４０を接続した構成であってもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態の増幅素子を説明する回路図である。
【図２】本発明の第１の実施形態の増幅素子を説明する特性図である。
【図３】本発明の第２の実施形態の増幅素子を説明する回路図である。
【図４】本発明の第３の実施形態の増幅素子を説明する回路図である。
【図５】本発明の第４の実施形態の増幅素子を説明する回路図である。
【図６】本発明の第５の実施形態の増幅素子を説明する回路図である。
【図７】本発明の第６の実施形態の増幅素子を説明する回路図である。
【図８】従来の増幅素子を説明する回路図である。
【図９】従来の増幅素子の特性を示す特性図である。
【符号の説明】
【００７３】
１０    増幅素子
１５    ＥＣＭ
２０    Ｊ−ＦＥＴ
３０    バイポーラトランジスタ
４０    ダイオード
１１０  増幅素子
１１５  ＥＣＭ
１２０    Ｊ−ＦＥＴ
１３０    バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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