(57)【要約】      （修正有）【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。【解決手段】メモリストリングは、基板Ｂａに対して垂直方向に延びる一対の柱状部、及び一対の柱状部の下端を連結させるように形成された連結部を有するＵ字状半導体層３５と、柱状部の側面を取り囲むように形成されたメモリゲート絶縁層３４と、柱状部の側面及びメモリゲート絶縁層３４を取り囲むように形成され、メモリトランジスタの制御電極として機能するワード線導電層３１ａ〜３１ｅとを備える。ソース側選択トランジスタは、柱状部の上面から上方に延びるソース側柱状半導体層４４ａと、その側面を取り囲むように空隙Ａｇ２を介して形成され、ソース側選択トランジスタの制御電極として機能すソース側導電層４１ａとを備える。【選択図】図５
2010080561.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有し、
前記メモリストリングは、
基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、
前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層と
を備え、
前記選択トランジスタは、
前記柱状部の上面から上方に延びる第２半導体層と、
前記第２半導体層の側面を取り囲むように空隙を介して形成され、前記選択トランジスタの制御電極として機能する第２導電層と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記選択トランジスタは、
前記空隙に面する前記第２導電層の側壁に形成された第１絶縁層
を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択トランジスタは、
前記空隙に面する前記第２半導体層の側壁に形成された第２絶縁層
を備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、
前記柱状部の側面を取り囲むように空隙を介して形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記メモリストリングの両端に接続された選択トランジスタを有し、
前記選択トランジスタは、
前記柱状部の上面から上方に延びる第２半導体層と、
前記第２半導体層の側面を取り囲むように空隙を介して形成され、前記選択トランジスタの制御電極として機能する第２導電層と
を備えることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
【０００５】
上記従来技術を用い、さらに高い信頼性を有する不揮発性半導体記憶装置の開発が望まれている。
【特許文献１】特開２００７−２６６１４３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高い信頼性を有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成された第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面から上方に延びる第２半導体層と、前記第２半導体層の側面を取り囲むように空隙を介して形成された第２導電層とを備え、前記第１導電層は、前記メモリセルの制御電極として機能し、前記第２導電層は、前記選択トランジスタの制御電極として機能することを特徴とする。
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、前記柱状部の側面を取り囲むように空隙を介して形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成された第１導電層とを備え、前記第１導電層は、前記メモリセルの制御電極として機能することを特徴とする。
【発明の効果】
【０００９】
本発明は、高い信頼性を有する不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
【００１２】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態において、メモリトランジスタ領域１２は、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝６、ｎ＝２の一例を示している。
【００１３】
第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングＭＳが設けられている。詳しくは後述するが、メモリストリングＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒが直列に接続された構成を有する。図１及び図２に示すように、メモリストリングＭＳを構成するメモリトランジスタＭＴｒは、半導体層を複数積層することによって形成されている。
【００１４】
各メモリストリングＭＳは、Ｕ字状半導体ＳＣ、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧを有する。
【００１５】
Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させるように形成された連結部ＪＰを有する。なお、柱状部ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、積層方向及びロウ方向に直交する方向である。
【００１６】
Ｕ字状半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
【００１７】
各層のワード線ＷＬ１〜ＷＬ８は、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬ１〜ＷＬ８は、カラム方向に所定ピッチを設けて、互いに絶縁分離してライン状に繰り返して形成されている。ワード線ＷＬ１は、ワード線ＷＬ８と同層に形成されている。同様に、ワード線ＷＬ２は、ワード線ＷＬ７と同層に形成され、ワード線ＷＬ３は、ワード線ＷＬ６と同層に形成され、ワード線ＷＬ４は、ワード線ＷＬ５と同層に形成されている。
【００１８】
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートは、同一のワード線ＷＬ１〜ＷＬ８に接続されている。各ワード線ＷＬ１〜ＷＬ８のロウ方向の端部は、階段状に形成されている。各ワード線ＷＬ１〜ＷＬ８は、ロウ方向に複数並ぶ柱状部ＣＬを取り囲むように形成されている。
【００１９】
図３に示すように、ワード線ＷＬ１〜ＷＬ８と柱状部ＣＬとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬの側面を取り囲むように形成されている。各ワード線ＷＬ１〜ＷＬ８は、電荷蓄積層ＥＣを取り囲むように形成されている。
【００２０】
ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、ドレイン側選択ゲート線ＳＧＤを有する。柱状半導体ＳＣａは、一方の柱状部ＣＬの上面から上方に基板Ｂａに対して垂直方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、最上部のワード線ＷＬ１の上部に設けられている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線ＳＧＤは、カラム方向に所定ピッチを交互に設けて、後述するソース側選択ゲート線ＳＧＳを挟むように、ライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤは、空隙を介して、ロウ方向に複数並ぶ柱状半導体ＳＣａを取り囲むように形成されている。
【００２１】
ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、ソース側選択ゲート線ＳＧＳを有する。柱状半導体ＳＣｂは、他方の柱状部ＣＬの上面から上方に延びるように形成されている。ソース側選択ゲート線ＳＧＳは、最上部のワード線ＷＬ８の上部に設けられている。ソース側選択ゲート線ＳＧＳは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳは、カラム方向に所定ピッチに設けて、上述したドレイン側選択ゲート線ＳＧＤを間に挟んで、ライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳは、空隙を介して、ロウ方向に複数行並ぶ柱状半導体ＳＣｂを取り囲むように形成されている。
【００２２】
バックゲート線ＢＧは、複数の連結部ＪＰの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。図３に示すように、バックゲート線ＢＧと連結部ＪＰとの間には、上述したＯＮＯ層ＮＬが形成されている。
【００２３】
再び図２に戻って説明を続ける。柱状半導体ＳＣｂは、カラム方向に隣接して形成されている。一対の柱状半導体ＳＣｂの上端には、ソース線ＳＬが接続されている。ソース線ＳＬは、一対の柱状半導体ＳＣｂに対して共通に設けられている。
【００２４】
ドレイン側選択ゲート線ＳＧＤにて取り囲まれた柱状半導体ＳＣａの上端には、プラグ線ＰＬを介してビット線ＢＬが形成されている。各ビット線ＢＬは、ソース線ＳＬよりも上方に位置するように形成されている。各ビット線ＢＬは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。
【００２５】
次に、図２〜図４を参照して、第１実施形態におけるメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒにより構成される回路構成を説明する。図４は、第１実施形態における一つのメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒの回路図である。
【００２６】
図２〜図４に示すように、第１実施形態において、各メモリストリングＭＳは、電気的に書き換え可能な８つのメモリトランジスタＭＴｒ１〜ＭＴｒ８が直列に接続されたものである。ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの両端に接続されている。バックゲートトランジスタＢＧＴｒは、メモリストリングＭＳ（メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間）に設けられている。
【００２７】
各メモリトランジスタＭＴｒ１〜８は、柱状部ＣＬ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬ１〜８により構成されている。ワード線ＷＬ１〜８のＯＮＯ層ＮＬに接する端部は、メモリトランジスタＭＴｒ１〜８の制御ゲート電極として機能する。
【００２８】
ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、及びドレイン側選択ゲート線ＳＧＤにより構成されている。ドレイン側選択ゲート線ＳＧＤの空隙に面する端部は、ドレイン側選択トランジスタＳＤＴｒの制御ゲート電極として機能する。
【００２９】
ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、及びソース側選択ゲート線ＳＧＳにより構成されている。ソース側選択ゲート線ＳＧＳの空隙に面する端部は、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。
【００３０】
バックゲートトランジスタＢＧＴｒは、連結部ＪＰ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのＯＮＯ層ＮＬに接する端部は、バックゲートトランジスタＢＧＴｒの制御ゲート電極として機能する。
【００３１】
（第１実施形態に係る不揮発性半導体装置１００の具体的構成）
次に、図５を参照して、第１実施形態に係る不揮発性半導体装置１００の具体的構成について説明する。図５は、第１実施形態に係る不揮発性半導体装置１００のメモリトランジスタ領域１２の断面図である。
【００３２】
図５に示すように、メモリセトランジスタ領域１２は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
【００３３】
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、カラム方向及びロウ方向に広がるように形成されている。バックゲート絶縁層２１、及びバックゲート導電層２２は、所定領域（消去単位）毎に分断されている。
【００３４】
バックゲート導電層２２は、後述するＵ字状半導体層３５の連結部３５ａの下面及び側面を覆い且つ連結部３５ａの上面と同じ高さまで形成されている。
【００３５】
バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３６】
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、ロウ方向に短手、カラム方向に長手を有する開口にて構成されている。バックゲートホール２３は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２３は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
【００３７】
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。
【００３８】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向の端部にて階段状に加工されている。
【００３９】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００４０】
メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３、及び溝８１を有する。メモリホール３３は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。溝８１は、上層の選択トランジスタ層４０から下方に延びるように形成されている。溝８１は、カラム方向に並ぶメモリホール３３の間に形成されている。溝８１は、ロウ方向に延びるように形成されている。
【００４１】
また、上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０は、メモリゲート絶縁層３４、及びＵ字状半導体層３５を有する。
【００４２】
メモリゲート絶縁層３４は、メモリホール３３に面する側壁、及びバックゲートホール２３に面する側壁に形成されている。
【００４３】
Ｕ字状半導体層３５は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３５は、メモリゲート絶縁層３４に接し且つバックゲートホール２３及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３５は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部３５ａ、及び一対の柱状部３５ａの下端を連結させるように形成された連結部３５ｂを有する。Ｕ字状半導体層３５は、その内部に中空３５１を有する。
【００４４】
メモリゲート絶縁層３４は、酸化シリコン（ＳｉＯ２）−窒化シリコン（電荷蓄積層）（ＳｉＮ）−酸化シリコン（ＳｉＯ２）にて構成されている。Ｕ字状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００４５】
上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０の構成において、バックゲート導電層２２は、バックゲートトランジスタＢＧＴｒのゲートとして機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。
【００４６】
選択トランジスタ層４０は、メモリトランジスタ層３０の上に堆積されたドレイン側導電層４１ａ、ソース側導電層４１ｂ、及び選択トランジスタ絶縁層４２を有する。ドレイン側導電層４１ａ、ソース側導電層４１ｂ、及び選択トランジスタ絶縁層４２は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状（ストライプ状）に形成されている。
【００４７】
ドレイン側導電層４１ａは、カラム方向に所定ピッチを設けてロウ方向に延びるように形成されている。同様に、ソース側導電層４１ｂは、カラム方向に所定ピッチに設けてロウ方向に延びるように形成されている。一対のドレイン側導電層４１ａと一対のソース側導電層４１ｂは、カラム方向に交互に形成されている。選択トランジスタ絶縁層４２は、上記のように形成されたドレイン側導電層４１ａ及びソース側導電層４１ｂ上に形成されている。
【００４８】
ドレイン側導電層４１ａ及びソース側導電層４１ｂは、ホウ素（Ｂ）がドープされたポリシリコン（ｐ−Ｓｉ）（Ｐ＋型半導体）にて構成されている。選択トランジスタ絶縁層４２は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４９】
また、選択トランジスタ層４０は、ドレイン側ホール４３ａ、ソース側ホール４３ｂ、及び溝８１を有する。
【００５０】
ドレイン側ホール４３ａは、選択トランジスタ絶縁層４２、及びドレイン側導電層４１ａを貫通するように形成されている。ソース側ホール４３ｂは、選択トランジスタ絶縁層４２、及びソース側導電層４１ｂを貫通するように形成されている。ドレイン側ホール４３ａ及びソース側ホール４３ｂは、メモリホール３３に一体に連続して形成されている。溝８１は、上述したようにメモリトランジスタ層３０へと続いて形成されている。溝８１は、ドレイン側導電層４１ａとソース側導電層４１ｂとの間を分断するように形成されている。すなわち、溝８１は、選択トランジスタ絶縁層４２、及びドレイン側導電層４１ａ（ソース側導電層４１ｂ）を貫通するように形成されている。
【００５１】
さらに、選択トランジスタ層４０は、ドレイン側柱状半導体層４４ａ、ソース側柱状半導体層４４ｂ、及び上部絶縁層４５を有する。
【００５２】
ドレイン側柱状半導体層４４ａは、ドレイン側ホール４３ａ内に形成されている。ドレイン側柱状半導体層４４ａは、Ｕ字状半導体層３５の一方の上面から延びるように形成されている。ドレイン側柱状半導体層４４ａは、Ｕ字状半導体層３５と連続して一体に形成されている。ドレイン側柱状半導体層４４ａは、Ｕ字状半導体層３５から続く中空３５１を有する。ここで、上述したドレイン側導電層４１ａは、図６に示すように、ドレイン側柱状半導体層４４ａから空隙Ａｇ１を介して形成されている。
【００５３】
ソース側柱状半導体層４４ｂは、ソース側ホール４３ｂ内に形成されている。ソース側柱状半導体層４４ｂは、Ｕ字状半導体層３５の他方の上面から延びるように形成されている。ソース側柱状半導体層４４ｂは、Ｕ字状半導体層３５と連続して一体に形成されている。ソース側柱状半導体層４４ｂは、Ｕ字状半導体層３５から続く中空３５１を有する。ここで、上述したソース側導電層４１ｂは、図６に示すように、ソース側柱状半導体層４４ｂから空隙Ａｇ２を介して形成されている。
【００５４】
上部絶縁層４５は、ドレイン側導電層４１ａの上部とドレイン側柱状半導体層４４ａの上部との間（空隙Ａｇ１にて構成される空間上方）に形成されている。また、上部絶縁層４５は、ソース側導電層４１ｂの上部とソース側柱状半導体層４４ｂの上部との間（空隙Ａｇ２にて構成される空間上方）に形成されている。
【００５５】
配線層５０は、選択トランジスタ絶縁層４２上に順次積層された、第１層間絶縁層５１、第２層間絶縁層５２、第３層間絶縁層５３、及びビット線導電層５４を有する。
【００５６】
第１層間絶縁層５１は、溝８１を埋めるように、且つ選択トランジスタ絶縁層４２の所定高さ上方まで形成されている。第１層間絶縁層５１は、第１ホール５１１、及び第２ホール５１２を有する。第１ホール５１１、及び第２ホール５１２は、第１層間絶縁層５１を貫通するように形成されている。第１ホール５１１は、ドレイン側ホール４３ａに整合する位置に形成されている。第２ホール５１２は、ソース側ホール４３ｂに整合する位置に形成されている。
【００５７】
第１層間絶縁層５１は、第１及び第２ホール５１１、５１２を埋めるように形成された第１及び第２プラグ層５１３、５１４を有する。
【００５８】
第２層間絶縁層５２は、第１層間絶縁層５１の上に形成されている。第２層間絶縁層５２は、第３ホール５２１、及び溝５２２を有する。第３ホール５２１、及び溝５２２は、第２層間絶縁層５２を貫通するように形成されている。第３ホール５２１は、第１ホール５１１に整合する位置に形成されている。溝５２２は、その下面に、カラム方向に隣接する一対の第２ホール５１２が位置するように形成されている。溝５２２は、ロウ方向に延びるように形成されている。
【００５９】
第２層間絶縁層５２は、第３ホール５２１を埋めるように形成された第３プラグ層５２３を有する。第２層間絶縁層５２は、溝５２２を埋めるように形成されたソース線導電層５２４を有する。
【００６０】
第３層間絶縁層５３は、第２層間絶縁層５２の上に形成されている。第３層間絶縁層５３は、第４ホール５３１を有する。第４ホール５３１は、第３層間絶縁層５３を貫通するように形成されている。第４ホール５３１は、第３ホール５２１と整合する位置に形成されている。
【００６１】
第３層間絶縁層５３は、第４ホール５３１を埋めるように形成された第４プラグ層５３２を有する。
【００６２】
ビット線導電層５４は、ロウ方向に所定ピッチを設け、カラム方向に延びるように形成されている。
【００６３】
第１〜第３配線絶縁層５１〜５３は、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４プラグ層５１３、５１４、５２３、５４２、ソース線導電層５２４、及びビット線導電層５４は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【００６４】
上記配線層５０において、ビット線導電層５４は、ビット線ＢＬとして機能する。ソース線導電層５２４は、ソース線ＳＬとして機能する。
【００６５】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図７〜図１８を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図７〜図１８は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【００６６】
先ず、図７に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
【００６７】
次に、図８に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を彫り込み、バックゲートホール２３を形成する。
【００６８】
続いて、図９に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６１を形成する。
【００６９】
次に、図１０に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、第１〜第５絶縁層３１ａ’〜３１ｅ’及び第１〜第４導電層３２ａ’〜３２ｄ’を形成する。さらに、第５絶縁層３１ｅ’の上部に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を積層させ、導電層４１’、及び絶縁層４２’を形成する。ここで、上記第１〜第５絶縁層３１ａ’〜３１ｅ ’、は、後述する工程により、第１〜第５ワード線間絶縁層３１ａ〜３１ｅとなる。また、第１〜第４導電層３２ａ’〜３２ｄ’は、第１〜第４ワード線導電層３２ａ〜３２ｄとなる。また、導電層４１’は、ドレイン側導電層４１ａ、ソース側導電層４１ｂとなる。また、絶縁層４２’は、選択トランジスタ絶縁層４２となる。
【００７０】
続いて、図１１に示すように、絶縁層４２’、導電層４１’、第１〜第５絶縁層３１ａ’〜３１ｅ’及び第１〜第４導電層３２ａ’〜３２ｄ ’を貫通させて、メモリホール３３を形成する。メモリホール３３は、犠牲層６１のカラム方向の両端上面に達するように形成する。
【００７１】
次に、図１２に示すように、熱燐酸溶液にて、犠牲層６１を除去する。
【００７２】
続いて、図１３に示すように、ドレイン側ホール４３ａ、ソース側ホール４３ｂ、メモリホール３３、及びバックゲートホール２３に面する側壁に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層３４を形成する。
【００７３】
次に、図１４に示すように、メモリゲート絶縁層３４に接し、且つドレイン側ホール４３ａ、ソース側ホール４３ｂ、メモリホール３３、及びバックゲートホール２３を埋めるように、ポリシリコン（ｐ−Ｓｉ）を堆積させる。これにより、連続して一体に、Ｕ字状半導体層３５、ドレイン側柱状半導体層４４ａ、及びソース側柱状半導体層４４ｂが形成される。ここで、Ｕ字状半導体層３５、ドレイン側柱状半導体層４４ａ、及びソース側柱状半導体層４４ｂに、中空３５１が形成される。
【００７４】
続いて、図１５に示すように、第５絶縁層３１ｅ’と同じ積層方向の位置まで、メモリゲート絶縁層３４をエッチングする。
【００７５】
次に、図１６に示すように、埋め込み特性（カバレッジ）の悪いプロセス（例えば、プラズマＣＶＤ等）で酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２’の上部とドレイン側柱状半導体層４３ａ（ソース側柱状半導体層４３ｂ）の上部との間に上部絶縁層４５を形成する。この工程により、空隙Ａｇ１、Ａｇ２が形成される。
【００７６】
続いて、図１７に示すように、カラム方向に並ぶメモリホール３３の間に溝８１を形成する。溝８１は、第１〜第５絶縁層３１ａ’〜３１ｅ ’、第１〜第４導電層３２ａ’〜３２ｄ ’、導電層４１’、及び絶縁層４２’を貫通するように形成する。溝８１は、ロウ方向に延びるように形成する。なお、この工程により、第１〜第５絶縁層３１ａ’〜３１ｅ ’は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ となる。また、第１〜第４導電層３２ａ’〜３２ｄ ’は、第１〜第４ワード線導電層３２ａ〜３２ｄ となる。また、導電層４１’は、ドレイン側導電層４１ａ、ソース側導電層４１ｂとなる。また、絶縁層４２’は、選択トランジスタ絶縁層４２となる。
【００７７】
次に、図１８に示すように、溝８１を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、第１層間絶縁層５１を形成する。そして、図１８に続いて、配線層５０を形成し、図５に示す第１実施形態に係る不揮発性半導体記憶装置１００を形成する。
【００７８】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
【００７９】
第１実施形態に係る不揮発性半導体記憶装置１００は、Ｕ字状半導体層３５とドレイン側柱状半導体層４１ａ（ソース側柱状半導体層４１ｂ）とは連続して一体に形成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、メモリストリングＭＳとドレイン側選択トランジスタＳＤＴｒ（ソース側選択トランジスタＳＳＴｒ）との間で生じるコンタクト抵抗を抑制することができる。
【００８０】
第１実施形態に係る不揮発性半導体記憶装置１００は、ドレイン側選択トランジスタＳＤＴｒのゲート絶縁部として働く空隙Ａｇ１、及びソース側選択トランジスタＳＳＴｒのゲート絶縁部として働く空隙Ａｇ２を有する。したがって、不揮発性半導体記憶装置１００は、書き込み消去を繰り返すときのチャージによって生じるドレイン側選択トランジスタＳＤＴｒ（ソース側選択トランジスタＳＳＴｒ）のゲートリークを抑制することができる。また、空隙Ａｇ１、Ａｇ２は、チャージをトラップすることがない。したがって、不揮発性半導体記憶装置１００は、ドレイン側選択トランジスタＳＤＴｒ（ソース側選択トランジスタＳＳＴｒ）のゲート絶縁部にチャージがトラップされることによる閾値変動を抑制することができる。すなわち、不揮発性半導体記憶装置１００は、信頼性の低下を抑制することができる。
【００８１】
ここで、第１実施形態に係る不揮発性半導体装置の製造方法の効果を説明するため、第１実施形態とは異なる比較例に係る製造方法を考える。比較例に係る製造方法は、図１４まで同様の工程を行なうものとする。ここで、比較例に係る製造方法において、Ｕ字状半導体層３５は、中空３５１を有さないように形成する。比較例に係る製造方法は、図１４の工程の後、ドレイン側柱状半導体層４４ａ（ソース側柱状半導体層４４ｂ）を導電層４１’下方までエッチバックし、続いて、露出したメモリゲート絶縁層３４を導電層４１’下方までエッチバックするものとする。そして、比較例に係る製造方法は、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）の側壁に、ドレイン側ゲート絶縁層（ソース側ゲート絶縁層）を形成し、再び、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）を埋めるようにドレイン側柱状半導体層４４ａ（ソース側柱状半導体層４４ｂ）を形成する。
【００８２】
一方、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法は、図１４の工程の後、図１５に示すように、ドレイン側柱状半導体層４４ａ（ソース側柱状半導体層４４ｂ）を残し、メモリゲート絶縁層３４のみをエッチバックし、空隙Ａｇ１、Ａｇ２を形成する。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、上記比較例よりも、容易に製造することができる。
【００８３】
［第２実施形態］
（第２実施形態に係る不揮発性半導体装置の具体的構成）
次に、図１９を参照して、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１９は、第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の拡大断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８４】
図１９に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なり、さらに、空隙Ａｇ１に面するドレイン側導電層４１ａの側壁に第１ドレイン側ゲート絶縁層４６ａを有する。また、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なり、空隙Ａｇ２に面するソース側導電層４１ｂの側壁に第１ソース側ゲート絶縁層４６ｂを有する。第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００８５】
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態の図１５に示す工程において、ドレイン側ホール４３ａ内にメモリゲート絶縁層３３を構成する酸化シリコン（ＳｉＯ２）を残すように、メモリゲート絶縁層３３をエッチングすることにより形成される。
【００８６】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００８７】
さらに、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なり、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｂを備える。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｂにより、ドレイン側導電層４１ａ、及びソース側導電層４１ｂに含まれる不純物の熱拡散を抑制することができる。また、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｂは、気中外方拡散によるドレイン側柱状半導体層４４ａ（ソース側柱状半導体層４４ｂ）を構成するシリコン（Ｓｉ）の汚染を防ぐことができる。よって、第２実施形態に係る不揮発性半導体記憶装置は、上記汚染によるドレイン側選択トランジスタＳＤＴｒ（ソース側選択トランジスタＳＳＴｒ）の閾値変動、及びバラツキを抑制することができる。すなわち、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりもさらに信頼性を向上させることができる。
【００８８】
［第３実施形態］
（第３実施形態に係る不揮発性半導体装置の具体的構成）
次に、図２０を参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２０は、第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の拡大断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８９】
図２０に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態に係る構成に加え、さらに、空隙Ａｇ１に面するドレイン側柱状半導体層４４ａの側壁に第２ドレイン側ゲート絶縁層４７ａを有する。また、第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態に係る構成に加え、さらに、空隙Ａｇ２に面するソース側柱状半導体層４４ｂの側壁に第２ソース側ゲート絶縁層４７ｂを有する。第２ドレイン側ゲート絶縁層４７ａ、及び第２ソース側ゲート絶縁層４７ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００９０】
（第３実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、第３実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態の製造工程に加えて、ドレイン側柱状半導体層４４ａ（ソース側柱状半導体層４４ｂ）を構成するポリシリコン（ｐ−Ｓｉ）を熱酸化することにより形成される。
【００９１】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００９２】
さらに、第３実施形態に係る不揮発性半導体記憶装置は、第２ドレイン側ゲート絶縁層４７ａ、及び第２ソース側ゲート絶縁層４７ｂを備える。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第２ドレイン側ゲート絶縁層４７ａ、及び第２ソース側ゲート絶縁層４７ｂにより、チャネル表面の準位を制御することができる。すなわち、第３実施形態に係る不揮発性半導体記憶装置は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒの特性を改善することができる。
【００９３】
［第４実施形態］
（第４実施形態に係る不揮発性半導体装置の具体的構成）
次に、図２１を参照して、第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２１は、第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の拡大断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００９４】
図２１に示すように、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態に係る構成と異なり、ドレイン側ホール４３ａを満たすように形成された第３ドレイン側ゲート絶縁層４８ａを有する。また、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態に係る構成と異なり、ソース側ホール４３ｂを満たすように形成された第３ソース側ゲート絶縁層４８ｂを有する。すなわち、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態と異なり、空隙Ａｇ１、Ａｇ２を有していない。
【００９５】
（第４実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、第４実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第４実施形態に係る不揮発性半導体記憶装置は、上記第１〜第３実施形態と異なり、第１実施形態の図１５に示す工程の後、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させることにより形成される。
【００９６】
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置の製造方法は、第１実施形態と略同様の効果を奏する。
【００９７】
［第５実施形態］
（第５実施形態に係る不揮発性半導体装置の具体的構成）
次に、図２２及び図２３を参照して、第５実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２２は、第５実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の断面図であり、図２３は、図２２の拡大図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００９８】
図２２に示すように、第５実施形態に係る不揮発性半導体記憶装置は、第１〜第４実施形態と異なるメモリトランジスタ層３０Ａを有する。
【００９９】
メモリトランジスタ層３０Ａは、第１〜第４実施形態のメモリゲート絶縁層３４の代わりに、第１メモリゲート絶縁層３４Ａ、及び第２メモリゲート絶縁層３４Ｂを有する。
【０１００】
第１メモリゲート絶縁層３４Ａは、図２３に示すように、バックゲートホール２３に面する側面を覆うように形成されている。第１メモリゲート絶縁層３４Ａは、バックゲートホール２３に面する側面側から、ブロック絶縁層３４１Ａ、電荷蓄積層３４２Ａ、トンネル絶縁層３４３Ａを積層させた構造を有する。ブロック絶縁層３４１Ａ、及びトンネル絶縁層３４３Ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４２Ａは、窒化シリコン（ＳｉＮ）にて構成されている。
【０１０１】
第２メモリゲート絶縁層３４Ｂは、図２３に示すように、メモリホール３３に面する側面を覆うように形成されている。第２メモリゲート絶縁層３４Ｂは、メモリホール３３に面する側面側から、ブロック絶縁層３４１Ｂ、及び電荷蓄積層３４２Ｂを積層させた構造を有する。ブロック絶縁層３４１Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４２Ｂは、窒化シリコン（ＳｉＮ）にて構成されている。すなわち、第２メモリゲート絶縁層３４ＢとＵ字状半導体層３５との間には、空隙Ａｇ３が設けられている。
【０１０２】
ここで、第２メモリゲート絶縁層３４Ｂのブロック絶縁層３４１Ｂは、第１メモリゲート絶縁層３４Ａのブロック絶縁層３４１Ａと共に連続して一体に形成されている。また、第２メモリゲート絶縁層３４Ｂの電荷蓄積層３４２Ｂは、第１メモリゲート絶縁層３４Ａの電荷蓄積層３４２Ａと共に連続して一体に形成されている。
【０１０３】
（第５実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図２４〜図３５を参照して、第５実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２４〜図３５は、第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。図２６Ｂは、図２６ＡのＡ部及びＢ部拡大図である。図２７Ｂは、図２７ＡのＡ部及びＢ部拡大図である。図２８Ｂは、図２８ＡのＡ部拡大図である。
【０１０４】
先ず、図２４に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、第１〜第５絶縁層３１ａ’〜３１ｅ’及び第１〜第４導電層３２ａ’〜３２ｄ’を形成する。
【０１０５】
次に、図２５に示すように、第１〜第５絶縁層３１ａ’〜３１ｅ’及び第１〜第４導電層３２ａ’〜３２ｄ’を貫通するようにメモリホール３３を形成する。続いて、熱燐酸処理にて、犠牲層６１を除去する。
【０１０６】
続いて、図２６Ａ及び図２６Ｂに示すように、メモリホール３３の側壁、及びバックゲートホール２３の側壁に酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層３４を形成する。続いて、メモリゲート絶縁層３４に接し、且つメモリホール３３、及びバックゲートホール２３を埋めるように、ポリシリコン（ｐ−Ｓｉ）を堆積させ、Ｕ字状半導体層３５を形成する。ここで、メモリゲート絶縁層３４は、図２６Ｂに示すように、ブロック絶縁層３４１、電荷蓄積層３４２、及びトンネル絶縁層３４３にて構成されている。
【０１０７】
次に、図２７Ａ及び図２７Ｂに示すように、第１絶縁層３１ａ’の上面と下面との間の高さまで、トンネル絶縁層３４１を除去する。この工程により、メモリゲート絶縁層３４は、第１メモリゲート絶縁層３４Ａ、及び第２メモリゲート絶縁層３４Ｂとなる。また、第２メモリゲート絶縁層３４ＢとＵ字状半導体層３５との間に、空隙Ａｇ３が形成される。
【０１０８】
続いて、図２８Ａ及び図２８Ｂに示すように、埋め込み特性（カバレッジ）の悪いプロセス（例えば、プラズマＣＶＤ等）で窒化シリコン（ＳｉＮ）を堆積させ、犠牲層７２を形成する。
【０１０９】
次に、図２９に示すように、ポリシリコン（ｐ−Ｓｉ）、及び酸化シリコン（ＳｉＯ２）を順次堆積させ、導電層４１’、 及び絶縁層４２’を形成する。
【０１１０】
続いて、図３０に示すように、導電層４１’、及び絶縁層４２’を貫通するように、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）を形成する。ドレイン側ホール４３ａ（ソース側ホール４３ｂ）は、メモリホール３３に整合する位置に形成する。
【０１１１】
次に、図３１に示すように、窒化シリコン（ＳｉＮ）を堆積させ、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）に面する側壁に犠牲層７３を形成する。
【０１１２】
続いて、図３２に示すように、犠牲層７２、７３に接し、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）を埋めるように、ポリシリコン（ｐ−Ｓｉ）を堆積させ、ドレイン側柱状半導体層４４ａ（ソース側柱状半導体層４４ｂ）を形成する。
【０１１３】
次に、図３３に示すように、熱燐酸処理で、犠牲層７２、７３を除去し、空隙Ａｇ１、Ａｇ２を形成する。
【０１１４】
続いて、図３４に示すように、埋め込み特性（カバレッジ）の悪いプロセス（例えば、プラズマＣＶＤ等）で酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２’の上部とドレイン側柱状半導体層４３ａ（ソース側柱状半導体層４３ｂ）の上部との間に上部絶縁層４５を形成する。
【０１１５】
次に、図３５に示すように、カラム方向に並ぶメモリホール３３の間に溝８１を形成する。溝８１は、第１〜第５絶縁層３１ａ’〜３１ｅ ’、第１〜第４導電層３２ａ’〜３２ｄ ’、導電層４１’、絶縁層４２’を貫通するように形成する。溝８１は、ロウ方向に延びるように形成する。なお、この工程により、第１〜第５絶縁層３１ａ’〜３１ｅ ’は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ となる。また、第１〜第４導電層３２ａ’〜３２ｄ ’は、第１〜第４ワード線導電層３２ａ〜３２ｄ となる。また、導電層４１’は、ドレイン側導電層４１ａ、ソース側導電層４１ｂとなる。また、絶縁層４２’は、選択トランジスタ絶縁層４２となる。
【０１１６】
また、図３５に示すように、溝８１を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、第１層間絶縁層５１を形成する。図３５に続いて、配線層５０を形成し、図２２に示す第５実施形態に係る不揮発性半導体記憶装置を形成する。
【０１１７】
（第５実施形態に係る不揮発性半導体装置の効果）
次に、第５実施形態に係る不揮発性半導体装置の効果について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に空隙Ａｇ１、Ａｇ２を有する。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【０１１８】
さらに、第５実施形態に係る不揮発性半導体記憶装置は、空隙Ａｇ３を有する。したがって、第５実施形態に係る不揮発性半導体記憶装置は、空隙Ａｇ３の代わりに酸化シリコン（ＳｉＯ２）にてトンネル絶縁層を形成する場合と比較して、耐性を高くすることができる。また、第５実施形態に係る不揮発性半導体記憶装置は、上記トンネル絶縁層と比較して、データ保持特性を向上させることができる。
【０１１９】
［第６実施形態］
（第６実施形態に係る不揮発性半導体装置の具体的構成）
次に、図３６を参照して、第６実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３６は、第６実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の断面図である。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２０】
第６実施形態に係る不揮発性半導体記憶装置は、図３６に示すように、第５実施形態の構成に加えて、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｂを有する。第１ドレイン側ゲート絶縁層４６ａは、第２実施形態と同様に、空隙Ａｇ１に面するドレイン側導電層４１ａの側壁に形成されている。同様に、第１ソース側ゲート絶縁層４６ｂは、空隙Ａｇ２に面するソース側導電層４１ｂの側壁に形成されている。
【０１２１】
（第６実施形態に係る不揮発性半導体装置の製造方法）
次に、図３７Ａ〜図３９Ｂを参照して、第６実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３７Ａ、図３８Ａ及び図３９Ａは、第６実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。図３７Ｂ、図３８Ｂ及び図３９Ｂは、図３７Ａ、図３８Ａ及び図３９Ａの拡大図である。
【０１２２】
先ず、第５実施形態の図３０に示す工程まで行う。続いて、図３７Ａ及び図３７Ｂに示すように、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）に面する側壁に、酸化シリコン（ＳｉＯ２）、及び窒化シリコン（ＳｉＮ）を堆積させ、第１ドレイン側ゲート絶縁層４６ａ（第１ソース側ゲート絶縁層４６ｂ）、及び犠牲層７３を形成する。
【０１２３】
次に、図３８Ａ及び図３８Ｂに示すように、ドレイン側ホール４３ａ（ソース側ホール４３ｂ）内に、犠牲層７２、７３に接するようにポリシリコン（ｐ−Ｓｉ）を堆積させ、ドレイン側柱状半導体層４４ａ（ソース側柱状半導体層４４ｂ）を形成する。
【０１２４】
続いて、図３９Ａ及び図３９Ｂに示すように、熱燐酸処理で、犠牲層７２、７３を除去し、空隙Ａｇ１、Ａｇ２を形成する。そして、第５実施形態と同様の製造工程を経て、図３６に示す第６実施形態に係る不揮発性半導体記憶装置が形成される。
【０１２５】
（第６実施形態に係る不揮発性半導体装置の効果）
次に、第６実施形態に係る不揮発性半導体装置の効果について説明する。第６実施形態に係る不揮発性半導体記憶装置は、第５実施形態と略同様の構成を有するので、第５実施形態と同様の効果を奏する。
【０１２６】
さらに、第６実施形態に係る不揮発性半導体記憶装置は、第２実施形態と同様に、第１ドレイン側ゲート絶縁層４６ａ、第１ソース側ゲート絶縁層４６ｂを有する。したがって、第６実施形態に係る不揮発性半導体記憶装置は、第２実施形態と同様の効果を奏する。
【０１２７】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１２８】
例えば、上記実施形態において、Ｕ字状半導体層３５は、その内部に中空３５１を有する。しかしながら、Ｕ字状半導体層３５は、上記実施形態に限られるものではなく、中空３５１を有していなくともよい。
【０１２９】
Ｕ字状半導体層３５は、中空３５１内をシリコン（Ｓｉ）にて完全に埋めた形状であってもよい。或いは、Ｕ字状半導体層３５は、中空３５１内をシリコン（Ｓｉ）にて部分的に埋めた形状であってもよい。例えば、Ｕ字状半導体層３５は、中空３５１内を埋めたシリコン（Ｓｉ）にボイド、シームを設けた形状であってもよい。
【０１３０】
また、Ｕ字状半導体層３５は、中空３５１内を絶縁層（例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ））にて完全に埋めた形状であってもよい。或いは、Ｕ字状半導体層３５は、中空３５１内を（例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ））にて部分的に埋めた形状であってもよい。例えば、Ｕ字状半導体層３５は、中空３５１内を埋めた絶縁層にボイド、シームを設けた形状であってもよい。
【図面の簡単な説明】
【０１３１】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。。
【図２】第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。
【図３】図２の一部拡大断面図である。
【図４】第１実施形態における一つのメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒの回路図である。
【図５】第１実施形態に係る不揮発性半導体装置１００のメモリトランジスタ領域１２の断面図である。
【図６】図５の一部拡大図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１４】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１５】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１６】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１９】第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の拡大断面図である。
【図２０】第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の拡大断面図である。
【図２１】第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の拡大断面図である。
【図２２】第５実施形態に係る不揮発性半導体装置のメモリトランジスタ領域１２の断面図である。
【図２３】図２２の拡大図である。
【図２４】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２５】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２６Ａ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２６Ｂ】図２６Ａの拡大図である。
【図２７Ａ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２７Ｂ】図２７Ａの拡大図である。
【図２８Ａ】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２８Ｂ】図２８Ａの拡大図である。
【図２９】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３０】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３１】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３２】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３３】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３４】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３５】第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３６】第６実施形態に係る不揮発性半導体装置のメモリトランジスタ領域１２の断面図である。
【図３７Ａ】第６実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３７Ｂ】図３７Ａの拡大図である。
【図３８Ａ】第６実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３８Ｂ】図３８Ａの拡大図である。
【図３９Ａ】第６実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３９Ｂ】図３９Ａの拡大図である。
【符号の説明】
【０１３２】
１００…不揮発性半導体記憶装置、  １２…メモリトランジスタ領域、  １３…ワード線駆動回路、  １４…ソース側選択ゲート線駆動回路、  １５…ドレイン側選択ゲート線駆動回路、  １６…センスアンプ、  １７…ソース線駆動回路、  １８…バックゲートトランジスタ駆動回路、  ２０…バックゲートトランジスタ層、  ３０…メモリトランジスタ層、  ４０…選択トランジスタ層、  Ｂａ…半導体基板、  ＳＣ…Ｕ字状半導体、  ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ、  ＢＧＴｒ…バックゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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