(57)【要約】【課題】ＭＯＳトランジスタ１０とＬＤＭＯＳ２０とを有する半導体装置の製造方法において、半導体装置の特性に影響を与えることなく不純物がＬＤＭＯＳ２０に備えられる第２ゲート電極２８を貫通して半導体基板４に注入されることを防止することができ、半導体装置の特性が変動することを防止することができる半導体装置の製造方法を提供する。【解決手段】ＬＤＭＯＳ２０に備えられる第２ゲート電極２８を構成するゲート電極材料２９の表面にマスク膜３０を配置し、マスク膜３０を第２ゲート電極２８の形成予定領域に残すようにパターニングする。そして、パターニングされたマスク膜３０をマスクとしてゲート電極材料２９をエッチングし、第２ゲート電極２８を形成する。続いて、第２ゲート電極２８の表面にマスク膜３０を配置した状態で不純物を半導体基板４にイオン注入する。【選択図】図３
2010003802.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタ形成領域とＬＤＭＯＳトランジスタ形成領域とが備えられている半導体基板（４）を有し、
前記半導体基板（４）の前記ＭＯＳトランジスタ形成領域に対して、第１ウェル層（１１）を備え、前記第１ウェル層（１１）の表面に絶縁膜（２１）を介して第１ゲート電極（１５）を備えると共に、前記第１ゲート電極（１５）の両側における前記第１ウェル層（１１）の表層部にソース領域（１２）およびドレイン領域（１３）を備えてなるＭＯＳトランジスタを形成し、
前記半導体基板（４）の前記ＬＤＭＯＳトランジスタ形成領域に対して、第２ウェル層（２３）を備えると共に、前記第２ウェル層（２３）の表層部にドレイン領域（２２）を備え、前記第２ウェル層（２３）と離間するようにチャネル層（２４）を備えると共に、前記チャネル層（２４）の表層部にソース領域（２５）を備え、前記半導体基板（４）の表面に絶縁膜（２１、２６）を備えると共に、前記絶縁膜（２１、２６）の表面のうち前記ソース領域（２５）と前記ドレイン領域（２２）との間に形成されるチャネル領域（２７）と対応する部分に第２ゲート電極（２８）を備えてなるＬＤＭＯＳトランジスタを形成する半導体装置の製造方法において、
前記半導体基板（４）の表面に前記絶縁膜（２１、２６）を配置する工程と、
前記絶縁膜（２１、２６）の表面にゲート電極材料（２９）を配置する工程と、
前記ゲート電極材料（２９）の表面に化学堆積蒸着法によりマスク膜（３０）を配置した後、パターニングして前記マスク膜（３０）を前記第１ゲート電極（１５）および前記第２ゲート電極（２８）の形成予定領域に残す工程と、
前記ゲート電極材料（２９）をパターニングされた前記マスク膜（３０）をマスクとしてエッチングすることで前記ＭＯＳトランジスタ（１０）に備えられる前記第１ゲート電極（１５）を形成すると共に、前記ＬＤＭＯＳトランジスタ（２０）に備えられる前記第２ゲート電極（２８）を形成する工程と、
前記第１、第２ゲート電極（１５、２８）および前記マスク膜（３０）が覆われるように前記絶縁膜（２１、２６）の表面にフォトレジスト（３２）を配置し、前記フォトレジスト（３２）のうち前記ＬＤＭＯＳトランジスタ（２０）における前記チャネル層（２４）の形成予定領域と対応する部分が開口するように前記フォトレジスト（３２）をパターニングする工程と、
前記第２ゲート電極（２８）表面に備えられている前記マスク膜（３０）および前記フォトレジスト（３２）をマスクとして前記半導体基板（４）に不純物をイオン注入することにより前記チャネル層（２４）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＳトランジスタ形成領域とＬＤＭＯＳトランジスタ形成領域とが備えられている半導体基板（４）を有し、
前記半導体基板（４）の前記ＭＯＳトランジスタ形成領域に対して、第１ウェル層（１１）を備え、前記第１ウェル層（１１）の表面に絶縁膜（２１）を介して第１ゲート電極（１５）を備えると共に、前記第１ゲート電極（１５）の両側における前記第１ウェル層（１１）の表層部にソース領域（１２）およびドレイン領域（１３）を備えてなるＭＯＳトランジスタを形成し、
前記半導体基板（４）の前記ＬＤＭＯＳトランジスタ形成領域に対して、第２ウェル層（２３）を備えると共に、前記第２ウェル層（２３）の表層部にドレイン領域（２２）を備え、前記第２ウェル層（２３）と離間するようにチャネル層（２４）を備えると共に、前記チャネル層（２４）の表層部にソース領域（２５）を備え、前記半導体基板（４）の表面に絶縁膜（２１、２６）を備えると共に、前記絶縁膜（２１、２６）の表面のうち前記ソース領域（２５）と前記ドレイン領域（２２）との間に形成されるチャネル領域（２７）と対応する部分に第２ゲート電極（２８）を備えてなるＬＤＭＯＳトランジスタを形成する半導体装置の製造方法において、
前記半導体基板（４）の表面に絶縁膜（２１、２６）を配置する工程と、
前記絶縁膜（２１、２６）の表面にゲート電極材料（２９）を配置する工程と、
前記ゲート電極材料（２９）の表面に第１フォトレジスト（３３）を配置した後、パターニングして前記第１フォトレジスト（３３）を前記第１ゲート電極（１５）および前記第２ゲート電極（２８）の形成予定領域に残す工程と、
前記ゲート電極材料（２９）をパターニングされた前記第１フォトレジスト（３３）をマスクとしてエッチングすることで前記ＭＯＳトランジスタ（１０）に備えられる前記第１ゲート電極（１５）を形成すると共に、前記ＬＤＭＯＳトランジスタ（２０）に備えられる前記第２ゲート電極（２８）を形成する工程と、
前記第１、第２ゲート電極（１５、２８）および前記第１フォトレジスト（３３）が覆われるように前記絶縁膜（２１、２６）の表面に第２フォトレジスト（３２）を配置し、前記第２フォトレジスト（３２）のうち前記ＬＤＭＯＳトランジスタ（２０）における前記チャネル層（２４）の形成予定領域と対応する部分が開口するように前記第２フォトレジスト（３２）をパターニングする工程と、
前記第２ゲート電極（２８）表面に備えられている前記第１フォトレジスト（３３）および前記第２フォトレジスト（３２）をマスクとして前記半導体基板（４）に不純物をイオン注入することにより前記チャネル層（２４）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１ゲート電極（１５）および前記第２ゲート電極（２８）を形成する工程では、前記ゲート電極材料（２９）をエッチングする工程の前に、前記第１フォトレジスト（３２）に光を照射することにより前記第１フォトレジスト（３２）を架橋反応させる工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
ＭＯＳトランジスタ形成領域とＬＤＭＯＳトランジスタ形成領域とが備えられている半導体基板（４）を有し、
前記半導体基板（４）の前記ＭＯＳトランジスタ形成領域に対して、第１ウェル層（１１）を備え、前記第１ウェル層（１１）の表面に絶縁膜（２１）を介して第１ゲート電極（１５）を備えると共に、前記第１ゲート電極（１５）の両側における前記第１ウェル層（１１）の表層部にソース領域（１２）およびドレイン領域（１３）を備えてなるＭＯＳトランジスタを形成し、
前記半導体基板（４）の前記ＬＤＭＯＳトランジスタ形成領域に対して、第２ウェル層（２３）を備えると共に、前記第２ウェル層（２３）の表層部にドレイン領域（２２）を備え、前記第２ウェル層（２３）と離間するようにチャネル層（２４）を備えると共に、前記チャネル層（２４）の表層部にソース領域（２５）を備え、前記半導体基板（４）の表面に絶縁膜（２１、２６）を備えると共に、前記絶縁膜（２１、２６）の表面のうち前記ソース領域（２５）と前記ドレイン領域（２２）との間に形成されるチャネル領域（２７）と対応する部分に第２ゲート電極（２８）を備えてなるＬＤＭＯＳトランジスタを形成する半導体装置の製造方法において、
前記半導体基板（４）の表面に絶縁膜（２１、２６）を配置する工程と、
前記絶縁膜（２１、２６）の表面にゲート電極材料（２９）を配置する工程と、
前記ゲート電極材料（２９）の表面に第１フォトレジスト（３３）を配置した後、パターニングして前記第１フォトレジスト（３３）を前記第１ゲート電極（１５）の形成予定領域および前記ＬＤＭＯＳトランジスタ形成領域に残す工程と、
前記ゲート電極材料（２９）をパターニングされた前記第１フォトレジスト（３３）をマスクとしてエッチングすることで前記ＭＯＳトランジスタ（１０）に備えられる前記第１ゲート電極（１５）を形成する工程と、
前記第１フォトレジスト（３３）を除去する工程と、
前記第１ゲート電極（１５）および前記ＬＤＭＯＳ形成領域に備えられている前記ゲート電極材料（２９）が覆われるように前記絶縁膜（２１、２６）に第２フォトレジスト（３２）を配置し、前記第２フォトレジスト（３２）のうち前記ＬＤＭＯＳトランジスタ（２０）における前記チャネル層（２４）の形成予定領域と対応する部分が開口するように前記フォトレジスト（３２）をパターニングする工程と、
前記第２フォトレジスト（３２）をマスクとして前記不純物を前記半導体基板（４）に前記ゲート電極材料（２９）を貫通させてイオン注入することにより前記チャネル層（２４）を形成する工程と、
前記第２フォトレジスト（３２）をパターニングして前記第２ゲート電極（２８）の形成予定領域および前記ＭＯＳトランジスタ形成領域に残す工程と、
前記ＬＤＭＯＳトランジスタ形成領域に備えられている前記ゲート電極材料（２９）をパターニングされた前記第２フォトレジスト（３２）をマスクとしてエッチングすることで前記ＬＤＭＯＳトランジスタ（２０）に備えられる前記第２ゲート電極（２８）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタとＬＤＭＯＳトランジスタ（以下、ＬＤＭＯＳという）とを有し、ＬＤＭＯＳにおけるチャネル層を形成するときに不純物をイオン注入する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、ｐ型チャネルトランジスタとｎ型チャネルトランジスタとを備えて構成されるＣＭＯＳトランジスタが、例えば、以下のように製造されることが知られている。
【０００３】
まず、半導体基板の表層部にｐ型ウェル層とｎ型ウェル層とを形成すると共に、半導体基板の表面に絶縁膜を配置し、絶縁膜の表面にゲート電極材料を配置する。そして、ゲート電極材料の表面にフォトレジストを配置し、フォトレジストをパターニングする。その後、フォトレジストをマスクとしてゲート電極材料をエッチングして所定の形状のゲート電極をｐ型ウェル層およびｎ型ウェル層に形成し、ゲート電極表面に備えられているフォトレジストを除去する。続いて、それぞれのゲート電極をマスクとしてｐ型ウェル層およびｎ型ウェル層に不純物をイオン注入する。その後、周知の活性化アニールを行うことで不純物を活性化させてソース領域とドレイン領域とを形成することにより、ＣＭＯＳトランジスタが製造される。
【０００４】
このようなＣＭＯＳトランジスタを備えた半導体装置では、ｐ型ウェル層およびｎ型ウェル層のうちゲート電極の下部に位置する部分がチャネル領域となり、チャネル領域により半導体装置の電気的特性が決められる。
【０００５】
しかしながら、このようなゲート電極をマスクとして不純物をイオン注入する半導体装置の製造方法を、ＬＤＭＯＳのチャネル層を形成する場合に適用した場合には、以下のような問題が起こる可能性がある。
【０００６】
ＬＤＭＯＳに形成されるチャネル層は、ソース領域を囲むように形成されており、半導体基板表面からの深さがソース領域よりも深くなるように形成されている。このため、チャネル層を形成するときの不純物をイオン注入する際の加速電圧はソース領域を形成するときの不純物をイオン注入する際の加速電圧より高くしなければならず、不純物がポリシリコンを貫通してしまい、貫通した不純物が半導体基板に注入される可能性があるという問題がある。そして、ポリシリコンを貫通して半導体基板に注入された不純物によりチャネル領域の電気的特性が変動してしまう可能性があるという問題がある。
【０００７】
そこで、不純物がゲート電極を貫通することを防止する半導体装置の製造方法として、例えば、特許文献１には、ゲート電極を形成した後に、熱酸化によりゲート電極表面に酸化膜を形成し、酸化膜により不純物がゲート電極を貫通することを防止する半導体装置の製造方法が開示されている。
【特許文献１】特開平３−２１０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１の半導体装置の製造方法では、例えば、ポリシリコンに０．５μｍの酸化膜を形成する場合、８５０℃〜９５０℃の環境下で約６時間保持しなければならない。このように高温で、かつ長時間半導体基板を保持した場合には、半導体基板に形成されたウェル層において、不純物が拡散することよりウェル層が変動する可能性があるため、半導体装置の特性が変動する可能性があるという問題がある。
【０００９】
本発明は上記点に鑑みて、ＭＯＳトランジスタとＬＤＭＯＳとを有する半導体装置の製造方法において、半導体装置の特性に影響を与えることなく不純物がゲート電極を貫通して半導体基板に注入されることを防止することができ、半導体装置の特性が変動することを防止することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（４）にＭＯＳトランジスタ（１０）とチャネル層（２４）を備えたＬＤＭＯＳ（２０）とを形成する半導体装置の製造方法において、半導体基板（４）の表面に絶縁膜（２１、２６）を配置すると共に、絶縁膜（２１、２６）の表面にゲート電極材料（２９）を配置し、ゲート電極材料（２９）の表面に化学堆積蒸着法によりマスク膜（３０）を配置した後、パターニングしてマスク膜（３０）を第１ゲート電極（１５）および第２ゲート電極（２８）の形成予定領域に残し、ゲート電極材料（２９）をパターニングされたマスク膜（３０）をマスクとしてエッチングすることでＭＯＳトランジスタ（１０）に備えられる第１ゲート電極（１５）を形成すると共に、ＬＤＭＯＳ（２０）に備えられる第２ゲート電極（２８）を形成する。そして、第１、第２ゲート電極（１５、２８）およびマスク膜（３０）が覆われるように絶縁膜（２１、２６）の表面にフォトレジスト（３２）を配置し、フォトレジスト（３２）のうちＬＤＭＯＳ（２０）におけるチャネル層（２４）の形成予定領域と対応する部分が開口するようにフォトレジスト（３２）をパターニングし、第２ゲート電極（２８）表面に備えられているマスク膜（３０）およびフォトレジスト（３２）をマスクとして半導体基板（４）に不純物をイオン注入することによりチャネル層（２４）を形成することを特徴としている。
【００１１】
このような半導体装置の製造方法によれば、第２ゲート電極（２８）の表面にマスク膜（３０）が備えられた状態で半導体基板（４）にチャネル層（２４）を形成する不純物のイオン注入が行われるので、不純物が第２ゲート電極（２８）を貫通して半導体基板（４）に注入されることを防止することができる。また、不純物が第２ゲート電極（２８）を貫通して半導体基板（４）に注入されることを防止することができるため、チャネル領域（２７）の電気的特性が変動することもなく、半導体装置の電気的特性が変動することを防止することができる。さらに、マスク膜（３０）は化学堆積蒸着法により第２電極（２８）の表面に配置されるので、熱酸化で第２ゲート電極（２８）に酸化膜を形成する場合よりも低温で、かつ短時間で行うことができ、半導体装置の特性に影響を与えることを防止することができる。
【００１２】
また、請求項２に記載の発明のように、ゲート電極材料（２９）の表面に第１フォトレジスト（３３）を配置した後、パターニングして第１フォトレジスト（３３）を第１ゲート電極（１５）および第２ゲート電極（２８）の形成予定領域に残し、パターニングされた第１フォトレジスト（３３）をマスクとしてゲート電極材料をエッチングして第１ゲート電極（１５）および第２ゲート電極（２８）を形成する。そして、第１、第２ゲート電極（１５、２８）および第１フォトレジスト（３３）が覆われるように絶縁膜（２１、２６）の表面に第２フォトレジスト（３２）を配置し、第２フォトレジスト（３２）のうちＬＤＭＯＳ（２０）におけるチャネル層（２４）の形成予定領域と対応する部分が開口するように第２フォトレジスト（３２）をパターニングし、第２ゲート電極（２８）表面に備えられている第１フォトレジスト（３３）および第２フォトレジスト（３２）をマスクとして半導体基板（４）に不純物をイオン注入することによりチャネル層（２４）を形成してもよい。
【００１３】
このような半導体装置の製造方法としても、第２ゲート電極（２８）の表面に第１フォトレジスト（３３）が備えられた状態で半導体基板（４）にチャネル層（２４）を形成する不純物のイオン注入が行われるので、不純物が第２ゲート電極（２８）を貫通して半導体基板（４）に注入されることを防止することができる。
【００１４】
この場合、請求項３に記載の発明のように、第１ゲート電極（１５）および第２ゲート電極（２８）を形成する工程では、ゲート電極材料（２９）をエッチングする工程の前に、第１フォトレジスト（３２）に光を照射することにより第１フォトレジスト（３２）を架橋反応させてもよい。
【００１５】
また、請求項４に記載の発明のように、ゲート電極材料（２９）の表面に第１フォトレジスト（３３）を配置した後、パターニングして第１フォトレジスト（３３）を第１ゲート電極（１５）の形成予定領域およびＬＤＭＯＳ形成領域に残し、ゲート電極材料（２９）をパターニングされた第１フォトレジスト（３３）をマスクとしてエッチングすることでＭＯＳトランジスタ（１０）に備えられる第１ゲート電極（１５）を形成する。そして、第１フォトレジスト（３３）を除去し、第１ゲート電極（１５）およびＬＤＭＯＳ形成領域に備えられているゲート電極材料（２９）が覆われるように絶縁膜（２１、２６）に第２フォトレジスト（３２）を配置し、第２フォトレジスト（３２）のうちＬＤＭＯＳ（２０）におけるチャネル層（２４）の形成予定領域と対応する部分が開口するようにフォトレジスト（３２）をパターニングし、第２フォトレジスト（３２）をマスクとして不純物を半導体基板（４）にゲート電極材料（２９）を貫通させてイオン注入することによりチャネル層（２４）を形成する。その後、第２フォトレジスト（３２）をパターニングして第２ゲート電極（２８）の形成予定領域およびＭＯＳトランジスタ形成領域に残し、ＬＤＭＯＳ形成領域に備えられているゲート電極材料（２９）をパターニングされた第２フォトレジスト（３２）をマスクとしてエッチングすることでＬＤＭＯＳ（２０）に備えられる第２ゲート電極（２８）を形成してもよい。
【００１６】
このような半導体装置の製造方法としても、第２ゲート電極（２８）の表面に第２フォトレジスト（３２）が備えられた状態で半導体基板（４）にチャネル層（２４）を形成する不純物のイオン注入が行われるので、不純物が第２ゲート電極（２８）を貫通して半導体基板（４）に注入されることを防止することができる。
【００１７】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。図１は本実施形態の半導体装置の製造方法により製造された半導体装置の断面構成を示す図である。
【００１９】
図１に示されるように、本実施形態の半導体装置は、支持基板１と、支持基板１の表面に配置されたＳｉＯ２等の埋込絶縁膜２と、埋込絶縁膜２の表面に配置されたＳＯＩ層３とを有したＳＯＩ基板４を用いて構成されている。ＳＯＩ層３はトレンチ５およびＬＯＣＯＳ酸化膜２１にて素子分離されており、トレンチ５のうち、側壁にはＳｉＯ２等の絶縁膜６が配置され、内部にはポリシリコン７が配置されている。また、トレンチ５に囲まれたＳＯＩ層３にてＭＯＳトランジスタ形成領域とＬＤＭＯＳ形成領域とが構成されている。
【００２０】
ＭＯＳトランジスタ形成領域には、本実施形態では以下のようなＭＯＳトランジスタ１０が形成されている。具体的には、ｎ−型のＳＯＩ層３の表層部にｐ−型ウェル層１１が形成されており、ｐ−型ウェル層１１の表面に絶縁膜２６が配置されている。また、絶縁膜２６の表面に第１ゲート電極１５が備えられ、第１ゲート電極１５の両側におけるｐ−型ウェル層１１の表層部にｎ＋型ソース領域１２とｎ＋型ドレイン領域１３とが備えられている。なお、本実施形態では、ｐ−型ウェル層１１が本発明の第１ウェル層に相当する。
【００２１】
ＬＤＭＯＳ形成領域には、本実施形態では以下のようなＬＤＭＯＳ２０が形成されている。具体的には、ｎ−型のＳＯＩ層３の表面にはＬＯＣＯＳ酸化膜２１および絶縁膜２６が形成されており、ＬＯＣＯＳ酸化膜２１と接するようにｎ＋型ドレイン領域２２が形成されている。そして、このｎ＋型ドレイン領域２２を囲むようにｎ＋型ウェル層２３が形成されており、ｎ＋型ウェル層２３はＬＯＣＯＳ酸化膜２１の下部にまで入りこむように形成されている。また、ＳＯＩ層３の表層部には、ＬＯＣＯＳ酸化膜２１を挟んでｎ＋型ウェル層２３と離間すると共にＬＯＣＯＳ酸化膜２１と接触しないようにｐ−型チャネル層２４が形成されている。そして、ｐ−型チャネル層２４の表層部には、ｎ＋型ソース領域２５が形成されている。また、ＬＯＣＯＳ酸化膜２１および絶縁膜２６の表面のうち、ｎ＋型ソース領域２５とｎ＋型ドレイン領域２２との間で形成されるチャネル領域２７と対応する部分には第２ゲート電極２８が備えられている。なお、本実施形態では、ｎ＋型ウェル層２３が本発明の第２ウェル層に相当し、ＬＯＣＯＳ酸化膜２６が絶縁膜に相当する。
【００２２】
そして、ＭＯＳトランジスタ形成領域およびＬＤＭＯＳ形成領域の表面は層間絶縁膜４０で覆われており、層間絶縁膜４０には複数のコンタクトホール４１が形成されている。また、各コンタクトホール４１にはそれぞれｎ＋型ソース領域１２、２５およびｎ＋型ドレイン領域１３、２２と電気的に接続されるソース電極４２およびドレイン電極４３が備えられている。
【００２３】
次に、このような半導体装置の製造方法について説明する。図２および図３は本実施形態の半導体装置の製造工程を示した断面図である。なお、図２および図３ではＳＯＩ基板４のうちＳＯＩ層３の断面図を示している。
【００２４】
図２（ａ）に示されるように、ＳＯＩ層３がＭＯＳトランジスタ形成領域とＬＤＭＯＳ形成領域とにトレンチ５により素子分離され、トレンチ５のうち側壁に酸化膜５が形成されていると共に、内部にポリシリコン７が埋め込まれているＳＯＩ基板４を用意する。そして、ＳＯＩ層３のうち、ＭＯＳトランジスタ形成領域にｐ−型ウェル層１１を形成すると共に、ＬＤＭＯＳ形成領域にｎ＋型ウェル層２３を形成する。そして、図２（ｂ）に示されるように、ＳＯＩ層３にＳｉ３Ｎ４膜のマスクを用いてＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ酸化膜２１を形成する。続いて、ＳＯＩ層３の表面にそれぞれのＬＯＣＯＳ酸化膜２１が連なるように絶縁膜２６を配置する。
【００２５】
次に、図２（ｃ）に示されるように、絶縁膜２６の表面に、例えば、ポリシリコンで構成されるゲート電極材料２９を配置する。そして、ゲート電極材料２９の表面に、例えば、ＮＳＧ膜で構成されるマスク膜３０を化学堆積蒸着法（ＣＶＤ法）により配置する。例えば、ＮＳＧ膜をマスク膜３０とした場合には、ゲート電極材料２９の表面に０．５μｍのマスク膜３０を形成する場合、４００℃の常圧の条件下で２〜５分間化学堆積蒸着法を行えばよい。続いて、マスク膜３０を図示しないフォトレジストを用いて第１ゲート電極１５および第２ゲート電極２８の形成予定領域に残すようにパターニングする。
【００２６】
その後、図２（ｄ）に示されるように、パターニングされたマスク膜３０をマスクとしてゲート電極材料２９をエッチングし、ＭＯＳトランジスタ１０に備えられる第１ゲート電極１５を形成すると共に、ＬＤＭＯＳ２０に備えられる第２ゲート電極２８を形成する。
【００２７】
次に、図３（ａ）に示されるように、第１ゲート電極１５および第２ゲート電極２８にマスク膜３０が備えられた状態で第１ゲート電極１５および第２ゲート電極２８の側壁に酸化膜３１を形成する。なお、このときの第１、第２ゲート電極１５、２８の熱酸化は８５０℃で行われるが、保持時間が数分であるために、ｐ−型ウェル層１１およびｎ＋型ウェル層２３が変動することもなく、半導体装置の特性に影響はない。
【００２８】
続いて、図３（ｂ）に示されるように、第１ゲート電極１５、第２ゲート電極２８およびマスク膜３０が覆われるように、ＬＯＣＯＳ酸化膜２１および絶縁膜２６の表面にチャネル層２４形成用のフォトレジスト３２を配置する。そして、フォトレジスト３２をＬＤＭＯＳ２０におけるチャネル層２４の形成予定領域と対応する部分が開口するようにパターニングする。このとき、第２ゲート電極２８の表面に配置されているマスク膜３０におけるチャネル層２４の形成予定領域側の端部とフォトレジスト３２の端部とを完全に一致させることは困難である。このため、本実施形態では、フォトレジスト３２のうちマスク３０膜のチャネル層２４の形成予定領域側の端部がマスク膜３０の端部よりも後退するようにフォトレジスト３２をパターニングしている。続いて、第２ゲート電極２８に備えられているマスク膜３０およびフォトレジスト３２をマスクとしてＳＯＩ層３にボロン等の不純物をイオン注入する。このとき、第２ゲート電極２８にはマスク膜３０が備えられているので、不純物が第２ゲート電極２８を貫通してＳＯＩ層３に注入されることを防止することができる。
【００２９】
その後、図３（ｃ）に示されるように、マスク膜３０をドライ酸化やウェット酸化等により除去すると共に、フォトレジスト３２をアッシング等により除去する。続いて、活性化アニールを行うことで注入されたボロンを活性化させてｐ−型チャネル層２４を形成する。
【００３０】
その後、従来と同様に、ＳＯＩ層３の表面にフォトレジストを配置して、フォトレジストをＭＯＳトランジスタ１０およびＬＤＭＯＳ２０に備えられるｎ＋型ソース領域１２、２５およびｎ＋型ドレイン領域１３、２２の形成予定領域と対応する部分が開口するようにパターニングする。そして、パターニングされたフォトレジストをマスクとしてリン等の不純物をイオン注入する。続いて、フォトレジストを除去し、ＳＯＩ層３の表面が覆われるように層間絶縁膜４０を配置する。その後、活性化アニールを行うことでリン等の不純物を活性化させてそれぞれｎ＋型ソース領域１２、２５およびｎ＋型ドレイン領域１３、２２を形成する。続いて、層間絶縁膜４０にコンタクトホール４１を形成すると共に、ソース電極４２およびドレイン電極４３を形成することにより、本実施形態の半導体装置が製造される。なお、ｎ＋型ソース領域１２、２５およびｎ＋型ドレイン領域１３、２２を形成する不純物をイオン注入する前に、緩和層を形成する不純物をイオン注入しておき、活性化アニールによりｎ＋型ソース領域１２、２５およびｎ＋型ドレイン領域１３、２２を形成するときに緩和層を形成してもよい。
【００３１】
このような半導体装置の製造方法によれば、第２ゲート電極２８の表面にマスク膜３０が備えられた状態で不純物のイオン注入が行われるので、不純物が第２ゲート電極２８を貫通してＳＯＩ層３に注入されることを防止することができる。また、不純物が第２ゲート電極２８を貫通してＳＯＩ層３に注入されることを防止することができるため、チャネル領域２７の電気的特性が変動することもなく、半導体装置の電気的特性が変動することを防止することができる。さらに、本実施形態の半導体装置の製造方法では、ゲート電極材料２９の表面に０．５μｍのマスク膜３０を形成する場合には、４００℃および常圧の条件下で２〜５分間化学堆積蒸着法を行えばよく、マスク膜３０を配置する際にｐ−型ウェル層１１およびｎ＋型ウェル層２３が変動することもなく、半導体装置の特性が変動することもない。
【００３２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置の製造方法は第１実施形態に対してマスク膜３０の代わりにフォトレジストをマスクとして不純物のイオン注入を行ってチャネル層２４を形成したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。
【００３３】
図４および図５は本実施形態の半導体装置の製造工程を示した断面図である。図４（ｃ）に示されるように、ゲート電極材料２９の表面に、例えば、ノボラック樹脂で構成される第１フォトレジスト３３を配置し、第１フォトレジスト３３を第１ゲート電極１５および第２ゲート電極２８の形成予定領域に残すようにパターニングする。その後、第１フォトレジスト３３に対して紫外線を照射することにより架橋反応させて、耐エッチング性を向上させる。
【００３４】
そして、図５（ａ）に示されるように、パターニングされた第１フォトレジスト３３をマスクとしてゲート電極材料２９をエッチングし、ＭＯＳトランジスタ１０に備えられる第１ゲート電極１５を形成すると共に、ＬＤＭＯＳ２０に形成される第２ゲート電極２８を形成する。
【００３５】
続いて、図５（ｂ）に示されるように、第１ゲート電極１５、第２ゲート電極２８および第１フォトレジスト３３が覆われるように、ＬＯＣＯＳ酸化膜２１および絶縁膜２６の表面にチャネル層２４形成用の第２フォトレジスト３２を配置する。そして、フォトレジスト３２をＬＤＭＯＳ２０におけるチャネル層２４の形成予定領域と対応する部分が開口するようにパターニングする。続いて、第１フォトレジスト３３および第２フォトレジスト３２をマスクとしてＳＯＩ層３にボロン等の不純物をイオン注入する。その後、図５（ｃ）に示されるように、第１フォトレジスト３３および第２フォトレジスト３２を除去し、活性化アニールにより不純物を活性化させてｐ−型チャネル層２４を形成する。
【００３６】
このような半導体装置の製造方法によれば、第１フォトレジスト３３に架橋反応を起こさせて耐エッチング性を向上させた後にゲート電極材料２９をエッチングしているので、第１フォトレジスト３３を表面に残した状態で第１ゲート電極１５および第２ゲート電極２８を形成することができる。したがって、第２ゲート電極２８の表面に配置された第１フォトレジスト３３により、不純物が第２ゲート電極２８を貫通してＳＯＩ層３に注入されることを防止することができ、上記第１実施形態と同様の効果を得ることができる。
【００３７】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置の製造方法は第２実施形態に対して、第２ゲート電極２８を形成する前に不純物のイオン注入を行ったものであり、その他に関しては第２実施形態と同様であるためここでは説明を省略する。
【００３８】
図６および図７は本実施形態の半導体装置の製造工程を示す図である。図６（ｃ）に示されるように、ゲート電極材料２９の表面に、第１フォトレジスト３３を配置し、第１フォトレジスト３３を第１ゲート電極１５の形成予定領域およびＬＤＭＯＳ形成領域に残すようにパターニングする。そして、図６（ｄ）に示されるように、パターニングされた第１フォトレジスト３３をマスクとしてゲート電極材料２９をエッチングし、ＭＯＳトランジスタ１０に備えられる第１ゲート電極１５を形成する。
【００３９】
続いて、図７（ａ）に示されるように、第１フォトレジスト３３を除去し、第１ゲート電極１５およびゲート電極材料２９を熱酸化する。そして、図７（ｂ）に示されるように、第１ゲート電極１５およびゲート電極材料２９が覆われるように、ＬＯＣＯＳ酸化膜２１および絶縁膜２６の表面にチャネル層２４形成用の第２フォトレジスト３２を配置する。そして、フォトレジスト３２をＬＤＭＯＳ２０におけるチャネル層２４の形成予定領域と対応する部分が開口するようにパターニングする。次に、第２フォトレジスト３２をマスクとしてＳＯＩ層３にゲート電極材料２９を貫通させてボロン等の不純物をイオン注入する。例えば、ゲート電極材料２９の膜厚が０．１５μｍ〜０．２５μｍであり、不純物としてボロンをイオン注入するときは、７５ＫｅＶ〜１４０ＫｅＶの加速電圧にてイオン注入することでボロンがゲート電極材料２９を貫通してＳＯＩ層３に注入される。
【００４０】
続いて、図７（ｃ）に示されるように、第２フォトレジスト３２をパターニングして第２ゲート電極２８の形成予定領域およびＭＯＳトランジスタ形成領域に残し、ゲート電極材料２９をパターニングされた第２フォトレジスト３２をマスクとしてエッチングすることでＬＤＭＯＳ２０に備えられる第２ゲート電極２８を形成する。
【００４１】
その後、図７（ｄ）に示されるように、第２フォトレジスト３２を除去した後に、活性化アニールにより不純物を活性化させてｐ−型チャネル層２４を形成する。このような半導体装置としても、第２ゲート電極２８の表面に第２フォトレジスト３２が備えられた状態で不純物のイオン注入が行われるので、不純物が第２ゲート電極２８を貫通してＳＯＩ層３のうちチャネル領域２７の形成予定領域に注入されることを防止することができ、上記第１実施形態と同様の効果を得ることができる。
【００４２】
（他の実施形態）
上記第１実施形態では、マスク膜３０としてＮＳＧ膜を例に挙げて説明したが、もちろんこれに限定されるものではなく、例えば、窒化シリコン膜を用いることもできる。マスク膜３０として窒化シリコン膜を用いた場合には、燐酸等を用いて選択的除去が行い易くなる。
【００４３】
また、上記第２実施形態において、第１フォトレジスト３３としてノボラック樹脂を例に挙げて説明したが、もちろんこれに限定されるものでなく、例えば、ナフトキノンジアジドを用いてもよい。ナフトキノンジアジドを用いた場合には、紫外線を照射することでインデンカルボン酸とすることができるので、耐エッチング性を向上させることができる。また、ナフトキノンジアジドを用いた場合には、３６５ｎｍの波長を有するｉ線でも同様の反応を起こすことができる。
【００４４】
さらに、上記第２実施形態では、第２ゲート電極２８の表面に第１フォトレジスト３３が配置されていればよく、第１フォトレジスト３３を架橋反応させない製造方法とすることもできる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態における半導体装置の製造方法により製造した半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の製造工程を示した図である。
【図３】図２に続く半導体装置の製造工程を示した図である。
【図４】本発明の第２実施形態における半導体装置の製造工程を示した図である。
【図５】図４に続く半導体装置の製造工程を示した図である。
【図６】本発明の第３実施形態における半導体装置の製造工程を示した図である。
【図７】図６に続く半導体装置の製造工程を示した図である。
【符号の説明】
【００４６】
４      半導体基板
１０    ＭＯＳトランジスタ
１１    ｐ−型ウェル層
１５    第１ゲート電極
２０    ＬＤＭＯＳ
２１    ＬＯＣＯＳ酸化膜
２３    ｎ＋型ウェル層
２４    チャネル層
２６    絶縁膜
２８    第２ゲート電極
２９    ゲート電極材料
３０    マスク膜
３２    チャネル形成用のフォトレジスト
【図１】
2010003802.tif 000003
【図２】
2010003802.tif 000004
【図３】
2010003802.tif 000005
【図４】
2010003802.tif 000006
【図５】
2010003802.tif 000007
【図６】
2010003802.tif 000008
【図７】
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