(57)【要約】【課題】従来の斜め蒸着形ナノギャップスイッチ素子では、2つの電極間のギャップの距離にウエファ上の場所依存性、ウエファ毎の依存性が現れる。このため、多数の2電極間の電気特性にバラツキが生じてしまう。この構造の素子は外気中ではスイッチング電気特性が変化してしまい、最終的にはスイッチング特性を示さなくなる。【解決手段】第1膜150中に設けられた第1孔158中に第1導電領域135を設け、該第1孔158上方に該第1導電領域135との間に間隙gを有する第2導電領域235を設け、該第1導電領域135と該第2導電領域235と該間隙gでメモリ素子を構成する。【選択図】図4
2010080734.tif 000002
【特許請求の範囲】
【請求項１】
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さい
ことを特徴とするメモリ素子。
【請求項２】
前記第2導電領域は前記第2貫通孔を封じていることを特徴とする請求項1記載のメモリ素子。
【請求項３】
前記第1孔はさらに第1深さを有し、
前記第2貫通孔は該第2絶縁膜の断面に対応する第2側面を有し、
前記第2導電領域は該第2側面から前記第2平面方向へ延在し、
該第2側面は対向する部分を有し、
該対向する部分から延在した前記第2導電領域は互いに接し、
該第1深さの値は前記第2平面寸法の最小値の1/2より大きい
ことを特徴とする請求項1記載のメモリ素子。
【請求項４】
前記第2絶縁膜は引っ張り応力を有する膜であることを特徴とする請求項1記載のメモリ素子。
【請求項５】
前記第2絶縁膜は窒化シリコン膜または窒化シリコン膜と酸化シリコン膜の2層膜であり、前記第1膜は酸化シリコン膜であることを特徴とする請求項1記載のメモリ素子。
【請求項６】
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続したことを特徴とする請求項1記載のメモリ素子。
【請求項７】
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とする請求項1記載のメモリ素子。
【請求項８】
さらに基板と、
該基板上に設けられた第1導電膜と、
からなり、
前記第1膜、第1導電領域を第1導電膜上に設けた
ことを特徴とする請求項1記載のメモリ素子。
【請求項９】
さらに前記第2貫通孔を覆って第3膜を設けたことを特徴とする請求項2または3記載のメモリ素子。
【請求項１０】
更に基板とからなり、該基板上に第1膜を設けたことを特徴とする請求項6記載のメモリ素子。
【請求項１１】
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とする請求項6記載のメモリ素子。
【請求項１２】
さらに、基板と、
該基板上に設けた第1導電膜とからなり、
前記第1膜、第1導電領域は該第1導電膜上に設けられたことを特徴とする請求項6記載のメモリ素子。
【請求項１３】
前記第2導電膜、前記第2導電領域、前記第1導電領域はいずれも同一の金属を含み、該同一の金属は金、アルミニュウム、銅、白金、パラジュウム、ニッケルの中の1つであることを特徴とする請求項6記載のメモリ素子。
【請求項１４】
前記第2導電膜は前記第2貫通孔を覆っていることを特徴とする請求項6記載のメモリ素子。
【請求項１５】
さらに前記第2導電膜上および前記第2貫通孔を覆って第3膜を設けたことを特徴とする請求項6記載のメモリ素子。
【請求項１６】
前記第3膜は窒化シリコン膜であることを特徴とする請求項9または15記載のメモリ素子。
【請求項１７】
前記第1孔は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることを特徴とする請求項2、3、9、14および15の何れか一項記載のメモリ素子。
【請求項１８】
前記基板表面部分へ選択素子を設け、
前記第1導電領域と該選択素子とを電気接続した
ことを特徴とする請求項10記載のメモリ素子。
【請求項１９】
前記選択素子は少なくとも2端子素子であり、その1端子に導電電極が設けられ、
前記第1導電領域は該導電電極上に設けられていることを特徴とする請求項18記載のメモリ素子。
【請求項２０】
請求項10記載のメモリ素子の製造にあたり、
基板上に
第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第1膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が間隙で離間した状態で該第1導電領域と第2導電領域を形成する
ことを特徴とするメモリ素子の製造方法。
【請求項２１】
請求項12記載のメモリ素子の製造にあたり、
基板上に
第1導電膜を製膜し、
該第1導電膜上に第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第１膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が隔てられ、ギャップを有する状態で該第1導電領域と第2導電領域を形成する
ことを特徴とするメモリ素子の製造方法。
【請求項２２】
前記第2貫通孔は対向する第2側面を有し、
該対向する第2側面から形成された第2導電領域が互いに接触し、前記第1孔への前記導電物質の堆積を阻止することにより、
前記第1導電領域と前記第2導電領域のギャップが自動的に決められることを特徴とする請求項20または21記載のメモリ素子の製造方法。
【請求項２３】
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数の配線層はそれぞれ互いに絶縁され、
該複数のメモリ素子のそれぞれは、すくなくとも、
第1厚さを有する第1膜と、
該第1膜中に設けられ、該第1膜の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
第2絶縁膜中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
表面部分へ選択素子を設けた基板と、
からなり、
該第1平面寸法は該第2平面寸法より大きく、
さらに、該第1膜は絶縁性であり、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1膜、該第1導電領域を該基板上に設け、
該第1導電領域と該選択素子の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電領域と接続され
た、
ことを特徴とするメモリアレイ。
【請求項２４】
前記メモリ素子は更に前記第2絶縁膜上に前記第2導電領域と接続された第2導電膜を設  け、前記第2方向へ配置されたメモリ素子の該第2導電膜同士を連続させ、すくなくとも第2グループの複数の配線層の一部とした、
ことを特徴とする請求項23記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は導電領域間にナノギャップ有するメモリ素子およびそれを用いたメモリアレイに関する。またそれらの書き込み技術または読み出し技術、製造技術に関する。
【背景技術】
【０００２】
浮遊ゲート、キャリア捕獲準位などを利用したフラッシュメモリに変わる不揮発性メモリ技術として、層変化（phase change）メモリ、抵抗変化メモリ（ReRAM）、強誘電体メモリ（FeRAM）、MRAM（トンネル磁気抵抗効果を利用したメモリ）が提案・開発されている。しかし、これらのメモリは45nmより小さい設計ルールにおける問題点が見えていない、または解決策が得られていない。一方、基板上の、20nm以下のギャップを有する2つの金電極間でのスイッチング現象が発見され、オン状態とオフ状態で5桁以上の大きな抵抗比を有する不揮発性メモリ効果を有することが報告された。（非特許文献1）
【０００３】
この金電極間のギャップは図1に示すように絶縁基板（insulating substrate）上の第1電極（first electrode、金電極）の端部段差を利用した金の斜め蒸着により形成された第2電極（second electrode）の右側の電極と第1電極とのギャップであり、微細加工技術が無くても実験素子の作成が可能である。
ここで、図１の上側の図は、平面図であり、図１の下側の図は、該平面図における二点鎖線での断面図である。
【非特許文献１】Y.Naitoh, M.Horikawa, H.Abe, and T.Shimizu: Nanotechnology Vol. 17, pp. 5669~5674 (2006)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術は実験素子作成のためには優れた技術であるが、次の課題があった。
イ)斜め蒸着を利用しているので、量産時には、大口径ウエファのウエファ内位置により、また多数ウエファを同時蒸着の場合はウエファを置く場所により斜め蒸着の角度が変わるため、2つの電極間のギャップ（本発明では間隙とも記す）の距離にウエファ上の場所依存性、ウエファ毎の依存性が現れる。このため、多数の2電極間の電気特性にバラツキが生じてしまう。
【０００５】
ロ)この構造の素子は外気中ではスイッチング電気特性が変化してしまい、最終的にはスイッチング特性を示さなくなる。
【０００６】
ハ）この変化を防止するために、たとえば、この2電極およびその間のギャップに亘ってたとえば酸化シリコン膜、窒化シリコン膜などでパッシベーションを施すと、スイッチングは起こらなくなる。
本発明は上記課題のうち少なくともいずれか1つを課題とする。
【課題を解決するための手段】
【０００７】
本発明では、上記の課題を解決するために、少なくとも下記のいずれか1つの手段を提供する。
【０００８】
1）第1膜中に設けられた第1孔中に第1導電領域を設け、該第1孔上方に該第1導電領域との間に間隙（gap）を有する第2導電領域を設け、該第1導電領域と該第2導電領域と該間隙で素子を構成する。ここで、上方とは第1孔上部に侵入していてもよいし、第1孔上部から離れていても良い。
さらに、第1孔は第1膜が導電膜である場合などは第1膜の途中で止まっていてもよい。
【０００９】
2）前記第1膜の上に第2絶縁膜を設け、該第2絶縁膜を貫通する第2貫通孔を設け、該第2貫通孔の側壁に前記第2導電領域の少なくとも一部を接着させる。この場合、該第2貫通孔の平面寸法が前記第1孔の平面寸法より小さいことが望ましい。これにより第1導電領域と第2導電領域の間隙を確保する。
また、これにより、前記第1導電領域と該第2導電領域とが短絡する危険性が少なくなる。
【００１０】
3）前記第2貫通孔の側面は互いに対向する部分を有し、該対向する部分から延在した前記第2導電領域を互いに接触させることにより、前記第1導電領域への導電物質の堆積を阻止する。これにより前記間隙を自動生成する。
【００１１】
4）更に前記第2導電物質で前記第2貫通孔を完全に封ずることにより、前記第1導電領域と前記間隙を外部から気密封止する。
【００１２】
5）この外部からの気密封止は、前記第2貫通孔上方を第3膜で覆うことによっても達成することが出来る。
【００１３】
6）前記第1膜上に前記第2絶縁膜を設け、
該第2導電膜中に前記第2貫通孔を設け、
該第2貫通孔をマスクとして前記第1膜中に前記第1孔を該第2貫通孔の第2平面寸法より大きい第1寸法にエッチングし、該第1孔へ該第2貫通孔を通して導電物質を堆積し、
その堆積過程で前記第2貫通孔側面に該導電物質が接着し、第2導電領域が形成され、前記第1導電領域と間隙を以って対向させることで、この構造を作成する。
【００１４】
7）上記第2貫通孔側面に接着した第2導電領域が前記第2貫通孔の対向する側面から互いに成長して接して、第2貫通孔を封ずるまで、前記導電物質を堆積することにより、前記間隙を自動作成する。第2貫通孔を完全に密封できれば、前記間隙を外気と遮断することができる。
【００１５】
すなわち、上記課題を解決するために、請求項1記載の発明は、
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さい
ことを特徴とする。
【００１６】
請求項2記載の発明は、
請求項1記載のメモリ素子において、
前記第2導電領域は前記第2貫通孔を封じていることを特徴とする。
【００１７】
請求項3記載の発明は、
請求項1記載のメモリ素子において、
前記第1孔はさらに第1深さを有し、
前記第2貫通孔は該第2絶縁膜の断面に対応する第2側面を有し、
前記第2導電領域は該第2側面から前記第2平面方向へ延在し、
該第2側面は対向する部分を有し、
該対向する部分から延在した前記第2導電領域は互いに接し、
該第1深さの値は前記第2平面寸法の最小値の1/2より大きい
ことを特徴とする。
【００１８】
請求項4記載の発明は、
請求項1記載のメモリ素子において、
前記第2絶縁膜は引っ張り応力を有する膜であることを特徴とする。
【００１９】
請求項5記載の発明は、
請求項1記載のメモリ素子において、
前記第2絶縁膜は窒化シリコン膜または窒化シリコン膜と酸化シリコン膜の2層膜であり、前記第1膜は酸化シリコン膜であることを特徴とする。
【００２０】
請求項6記載の発明は、
請求項1記載のメモリ素子において、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続したことを特徴とする。
【００２１】
請求項7記載の発明は、
請求項1記載のメモリ素子において、
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とする。
【００２２】
請求項8記載の発明は、
請求項1記載のメモリ素子において、
さらに基板と、
該基板上に設けられた第1導電膜と、
からなり、
前記第1膜、第1導電領域を第1導電膜上に設けた
ことを特徴とする。
【００２３】
請求項9記載の発明は、
請求項2または3記載のメモリ素子において、
さらに前記第2貫通孔を覆って第3膜を設けたことを特徴とする。
【００２４】
請求項10記載の発明は、
請求項6記載のメモリ素子において、
更に基板とからなり、該基板上に第1膜を設けたことを特徴とする。
【００２５】
請求項11記載の発明は、
請求項6記載のメモリ素子において、
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とする。
【００２６】
請求項12記載の発明は、
請求項6記載のメモリ素子において、
さらに、基板と、
該基板上に設けた第1導電膜とからなり、
前記第1膜、第1導電領域は該第1導電膜上に設けられたことを特徴とする。
【００２７】
請求項13記載の発明は、
請求項6記載のメモリ素子において、
前記第2導電膜、前記第2導電領域、前記第1導電領域はいずれも同一の金属を含み、該同一の金属は金、アルミニュウム、銅、白金、パラジュウム、ニッケルの中の1つであることを特徴とする。
【００２８】
請求項14記載の発明は、
請求項6記載のメモリ素子において、
前記第2導電膜は前記第2貫通孔を覆っていることを特徴とする。
【００２９】
請求項15記載の発明は、
請求項6記載のメモリ素子において、
さらに前記第2導電膜上および前記第2貫通孔を覆って第3膜を設けたことを特徴とする。
【００３０】
請求項16記載の発明は、
請求項9または15記載のメモリ素子において、
前記第3膜は窒化シリコン膜であることを特徴とする。
【００３１】
請求項17記載の発明は、
請求項2、3、9、14および15の何れか一項記載のメモリ素子において、
前記第1孔は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることを特徴とする。
【００３２】
請求項18記載の発明は、
請求項10記載のメモリ素子において、
前記基板表面部分へ選択素子を設け、
前記第1導電領域と該選択素子とを電気接続した
ことを特徴とする。
【００３３】
請求項19記載の発明は、
請求項18記載のメモリ素子において、
前記選択素子は少なくとも2端子素子であり、その1端子に導電電極が設けられ、
前記第1導電領域は該導電電極上に設けられていることを特徴とする。
【００３４】
請求項20記載の発明は、
請求項10記載のメモリ素子を製造するためのメモリ素子の製造方法において、
基板上に
第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第1膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が間隙で離間した状態で該第1導電領域と第2導電領域を形成する
ことを特徴とする。
【００３５】
請求項21記載の発明は、
請求項12記載のメモリ素子を製造するためのメモリ素子の製造方法において、
基板上に
第1導電膜を製膜し、
該第1導電膜上に第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第１膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が隔てられ、ギャップを有する状態で該第1導電領域と第2導電領域を形成する
ことを特徴とする。
【００３６】
請求項22記載の発明は、
請求項20または21記載のメモリ素子の製造方法において、
前記第2貫通孔は対向する第2側面を有し、
該対向する第2側面から形成された第2導電領域が互いに接触し、前記第1孔への前記導電物質の堆積を阻止することにより、
前記第1導電領域と前記第2導電領域のギャップが自動的に決められることを特徴とする。
【００３７】
請求項23記載の発明は、
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数の配線層はそれぞれ互いに絶縁され、
該複数のメモリ素子のそれぞれは、すくなくとも、
第1厚さを有する第1膜と、
該第1膜中に設けられ、該第1膜の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
第2絶縁膜中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
表面部分へ選択素子を設けた基板と、
からなり、
該第1平面寸法は該第2平面寸法より大きく、
さらに、該第1膜は絶縁性であり、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1膜、該第1導電領域を該基板上に設け、
該第1導電領域と該選択素子の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電領域と接続され、
た、
ことを特徴とする。
【００３８】
請求項24記載の発明は、
請求項23記載のメモリアレイにおいて、
前記メモリ素子は更に前記第2絶縁膜上に前記第2導電領域と接続された第2導電膜を設け、前記第2方向へ配置されたメモリ素子の該第2導電膜同士を連続させ、すくなくとも第2グループの複数の配線層の一部とした、
ことを特徴とする。
【発明の効果】
【００３９】
本発明によれば下記の効果の少なくとも1つは得ることが出来る。
【００４０】
従来のメモリ素子の作成方法に用いられていた斜め蒸着の技術と異なり、大口径ウエファでも、多数ウエファを同時に加工しても、スイッチング電気特性の分布の少ないメモリ素子、メモリアレイが得られる。
【００４１】
メモリ素子のスイッチング特性を決める間隙は導電物質の堆積（蒸着）角度によらない。また本発明の実施例によってはさらに堆積膜厚によらず第2貫通孔の第2平面寸法と第1孔の第1深さで自動的に決めることが出来る。
【００４２】
第2導電領域で第2貫通孔を閉鎖することにより、または第2導電膜で第2貫通孔を覆うことにより、または第2貫通孔を第3膜で覆うことにより、第1導電領域と第2導電領域との間隙を外気と遮断することが出来るのでメモリ素子1つ1つを外気から保護できる。このためスイッチング特性の再現性をより確実に維持することが出来る。
【００４３】
上記のメモリ素子ごとに外気との遮断が可能であるので、ウエファレベルの試験を空気中で行うことが出来る。
【００４４】
LSIの配線技術になじむ（compatible）プロセス技術で製造可能となる。
【００４５】
本発明は、数十ナノメートル（low-ten nano-meter）世代以降のLSI技術との整合性に優れているので、その世代の不揮発性メモリとして有用で、本発明のメモリ素子はその上に多層配線層を積層できる、一方、多層配線層上にも積層できるので、第1、第2の導電領域の材料として使用する導電物質の耐加工温度により、多層配線層上下どちらの位置も選べるので、製造工程に対する融通性に優れている。このため、stand-aloneメモリLSIだけでなく、組み込み型（embedded）メモリとしても利用することが出来る。
【発明を実施するための最良の形態】
【００４６】
本発明では更に具体的には、次に述べる形態を取ることができる。
【００４７】
本発明の素子構造Aとして、
第1厚さを有する第1膜150と、
該第1膜150中に設けられ、該第1膜150の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔158と、
該第1膜150に接する第2絶縁膜210と、
第2絶縁膜210中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔218と、
該第1孔158内に設けられた第1導電領域135と、
該第2貫通孔218内に少なくともその一部が設けられた第2導電領域235と、
該第1導電領域135と該第2導電領域235との間に設けられた間隙gと、
から少なくとも構成され、
該第2平面寸法（第2平面寸法の最小値b）は該第1平面寸法（第1平面寸法の最小値a）より小さい
ことを特徴とするメモリ素子A。
【００４８】
該第1膜150は導電性でも絶縁性でもよい。
【００４９】
上記本発明の素子構造Aはさらに、次の構成を加えることにより、前記間隙gが前記第1孔158の深さ（第1深さｄ1）と前記第2貫通孔218の第2平面寸法（第2平面寸法の最小値b）で自動的に決められる本発明の素子構造Bとなる。
すなわち、
さらにメモリ素子Aにおいて、
前記第1孔158はさらに第1深さd1を有し、
前記第2貫通孔218は第2絶縁膜210の断面に対応する第2側面213を有し、
前記第2導電領域235は該第2側面213から前記第2平面方向へ延在し、
該第2側面213は対向する部分を有し、
該対向する部分から延在した前記第2導電領域235の部分が互いに接した
ことを特徴とするメモリ素子B。
【００５０】
前記第1導電領域135と前記第2導電領域235とが接しないためには少なくとも前記第1深さd1の値は前記第2平面寸法の最小値ｂの1/2より大きい必要がある。
【００５１】
上記メモリ素子A,Bにおいて、前記第2絶縁膜210は前記第1孔158開孔上へ張り出している部分を有するが、それが機械的に強度を有するためには、前記第2絶縁膜210に引っ張り応力（tensile stress）を持たせることが望ましい。
【００５２】
前記第2絶縁膜210には製膜条件によって引っ張り応力を膜内に形成できる窒化シリコン膜を適用することができる。
【００５３】
窒化シリコン膜上へ導電物質を堆積するときに製膜法または材質によっては接着強度が弱いことがあるので窒化シリコン膜上に酸化シリコン膜の2層膜を形成して接着強度を増すことが出来る。窒化シリコン膜の表面を酸化するか、窒化シリコン膜作成時に酸素を混入して製膜した酸化窒化シリコン膜でもよい。
【００５４】
本発明では前記第2導電領域235が前記第2貫通孔218を封じていることを特徴とするメモリ素子により、第1導電領域135と前記間隙gを外部から隔離することが出来る。これによりスイッチング特性の劣化を防ぐことができる。
【００５５】
前記第2導電領域235がその中の空隙234（「巣」や微細なスリットなど）の存在により前記第2貫通孔218を完全に封じ切れていない場合は、さらに前記第2貫通孔218を覆って第3膜340を設けたことを特徴とするメモリ素子により、第1導電領域135と前記間隙gを外部から隔離することが出来る。これによりスイッチング特性の劣化を防ぐことができる。
【００５６】
さらに該第2絶縁膜210上に第2導電膜230を設け、前記第2導電領域235を該第2導電膜230と接続して、第2導電領域235への配線を設けることが出来る。
【００５７】
この第2導電膜230が前記第2貫通孔218を覆うことにより、前記第3膜340と同じく、第1導電領域135と前記間隙gを外部から隔離することが出来る。
【００５８】
さらに、前記第2導電膜230の上から前記第2貫通孔218を第3膜340が覆う構造として第1導電領域135と前記間隙gを外部から隔離してもよい。
【００５９】
この場合の第3膜340は窒化シリコン膜または窒化シリコン膜を含む多層膜であることが望ましい。
【００６０】
前記外気から隔離された第1孔158は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることによりスイッチング特性の再現性を改善することが出来る。
【００６１】
前記第2導電膜230、前記第2導電領域235、前記第1導電領域135はいずれも同一の金属を含み、該同一の金属は金、アルミニュウム、銅、白金、パラジュウム、チタン、ニッケルの中のから1つを選択することが望ましい。
【００６２】
メモリ素子AまたはBの前記第1膜150に接して第1導電膜130を設け、前記第1孔158は該第1導電膜130まで到達し、前記第1導電領域135を該第1導電膜130に接して設けることにより、前記第1導電領域135への配線を設けることができる。
【００６３】
メモリ素子AまたはBの前記第1膜150、前記第1導電領域135は基板10上に設けることが出来る。
【００６４】
さらに前記第1導電膜130を基板10上に設け、前記第1膜150、前記第1孔158、前記第1導電領域135は該基板10上の第1導電膜130に設けることが出来る。
【００６５】
メモリアレイ用のメモリ素子構成
【００６６】
前記基板10の基板表面部分12へ選択素子20を設け、メモリ素子AまたはBの前記第1膜150、前記第1導電領域135を該基板10上に設け、前記第1導電領域135と該選択素子20とを電気接続してメモリアレイ構成のエレメントとすることが出来る。
【００６７】
さらに、前記選択素子20は少なくとも第1端子（第2配線17）および第2端子（第1配線16）を有し、前記第1導電領域135は第1端子上に直接または選択素子20に設けられた導電電極（第1導電膜130）上に設けられていることを特徴とするメモリ素子。
【００６８】
または前記基板10の基板表面部分12へ選択素子20を設け、前記基板10の表面上に設けた前記第1導電膜130により該選択素子20と前記第1導電領域135を接続することが出来る。
【００６９】
前記選択素子20は、アノードおよびカソードの一つを第1端子、アノードおよびカソードの他の一つを第2端子とする整流素子、または、ソース・ドレインの一方を第一端子、ゲートを第2端子とする電界効果トランジスタ、などを用いることが出来る。
本発明で「端子」とは上記素子例で例示すると、アノード、カソード、ソース、ドレイン、ゲートなど素子領域から外部へ接続可能な素子の構成部分を指し、半導体領域、導電領域、金属電極、等で構成される。
【００７０】
メモリアレイ構成例
【００７１】
たとえば前記メモリ素子を用いてメモリアレイ（メモリ素子アレイ）を得るためには次のように構成する。
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数の配線層はそれぞれ互いに絶縁され、
該複数のメモリ素子のそれぞれは、すくなくとも、
第1厚さを有する第1膜150と、
該第1膜150中に設けられ、該第1膜150の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔158と、
該第1膜150に接する第2絶縁膜210と、
第2絶縁膜210中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔218と、
該第1孔158内に設けられた第1導電領域135と、
該第2貫通孔218内に少なくともその一部が設けられた第2導電領域235と、
該第1導電領域135と該第2導電領域235との間に設けられた間隙gと、
基板表面部分12へ選択素子20を設けた基板10と、
からなり、
該第1平面寸法（第1平面寸法の最小値a）は該第2平面寸法（第2平面寸法の最小値ｂ）より大きく、
さらに、
該第1膜150は絶縁性であり、
該選択素子20はすくなくとも第1端子（第2配線17）、第2端子（第1配線16）を有し、
該第1膜150、該第1導電領域135を該基板10上に設け、
該第1導電領域135と該選択素子20の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該メモリ素子の1つの該第2導電領域235と接続され、
該第2グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子20の第2端子接続された、
ことを特徴とするメモリアレイRA。
【００７２】
このメモリアレイRAでは、該第1グループの複数の配線層の1つと該第2グループの複数の配線層の1つとを選択することによりその2つの配線層の交差する部分に対応するメモリ素子を該複数のメモリ素子から選択することが出来る。
【００７３】
前記メモリアレイ構成例において、前記メモリ素子の代わりに、上記に例示したような本発明の各種メモリ素子を用いることが出来る。
【００７４】
たとえば、メモリアレイ中の各メモリ素子の前記第2導電膜230を第2方向へ延在させ、第2方向へ配置されたメモリ素子同士では連続させるが、第1方向では分離絶縁して、第2グループの複数配線層とすることが出来る。
【００７５】
または、たとえば、メモリアレイ中の各メモリ素子の前記第2貫通孔218を前記第2導電領域235あるいは第2導電膜230、あるいは第3膜340で封じて、各メモリ素子の第1導電領域135と間隙gとを外気から遮断したメモリ素子を用いることも出来る。
【００７６】
基板表面部分12へ選択素子20、信号処理回路、制御回路、配線層などをもうけた基板10の更に表面へ本発明のメモリ素子、メモリアレイを設けることにより、選択素子20、メモリアレイの選択、信号処理回路、制御回路、それらの配線層を製造するときの熱履歴に影響されること無く、本発明のメモリ素子、メモリアレイを集積することが出来る。
なお、該基板表面部分12へ選択素子20、配線層などをもうけた基板10の該表面はメモリ素子、メモリアレイを集積するまえにCMP（chemical-mechanical-polishing）工程等で平坦化することが望ましい。
【実施例１】
【００７７】
図2は本発明の素子構造Aの1実施例の断面図を示し、150は第1膜、158は該第1膜150中に設けられた第1孔、135は該第1孔158中に設けられた第1導電領域、210は該第1膜150上に設けられた第2絶縁膜、218は該第2絶縁膜210に設けられた第2貫通孔、235は該第2貫通孔218内に少なくともその一部が設けられた第2導電領域である。
【００７８】
前記第2絶縁膜210の第2側面213の対向する部分間の距離、すなわち前記第２貫通孔218の第2平面寸法の最小値をb、同じ断面で対応する前記第1孔158の第1平面寸法の最小値をa、第1孔158の深さ（第1深さ）をd1、第1導電領域135の高さをh、第1導電領域135と、第2導電領域235との間隙をgで示している。前記第2導電領域235が前記第2絶縁膜210の側面（断面）に一様に接している場合は、前記第1導電領域135と前記第2導電領域235とが接しないためには少なくとも前記第1深さd1の値は前記第2平面寸法の最小値ｂの1/2より大きい必要がある。
【００７９】
この図では、間隙gはほぼd1-hで決まる。例えば、第1深さd1が40nm、第1導電領域135の高さｈが30nmである場合は、間隙gは10nmとなる。
第2導電領域235が第1孔158内に侵入している距離が無視できない場合は、それを更に引く必要がある。
【００８０】
図2の実施例では第1膜150がAl、W等の導電膜であれば第1導電領域135からの引き出し配線としても用いることが出来る。また、第1導電領域135が金であり、前記第1膜150がAlである場合は、すくなくとも第1孔158底面にはTi等のバリアメタル層を設けておく。
【００８１】
図3は本発明の素子構造Aに更に、基板10上に設けた第1導電膜130上に第1膜150を設けた構造を示す。
この場合、第1孔158は第1膜150を貫通した形で設けることができ、第1導電領域135は第1導電膜130に接することにより、第1導電膜130を第1導電領域135からの引き出し配線、メモリアレイを構成する配線等に用いることが出来る。
【００８２】
図4は、前記第2絶縁膜210上にさらに第2導電膜230を設けた実施例を示す。該第2導電膜230は前記第2導電領域235に接することで、第2導電領域235からの引き出し配線とすることが出来る。この第2導電膜230を第2導電領域235と同じ材料の導電物質で構成するときは、スパッタ、蒸着、CVD等で同時に堆積することができ、明確な境界はできない。第2貫通孔218内およびその近傍を第2導電領域235とする。
【００８３】
上記の堆積技術によれば、第2貫通孔218側壁（第2絶縁膜210断面）から第2導電領域235は成長する。第2導電膜230の厚さがｄとなったとき、該側壁から成長する第2導電領域235の厚さはsdとなる。sは1以下の係数でスパッタ、蒸着、CVDの順に1に近くなる。
このsdが第2貫通孔218の第2平面寸法の最小値ｂの1/2に達したとき、第2貫通孔218の第2平面方向（第1膜150の厚さ方向と交差する平面方向）が第2導電領域235で封鎖され、導電物質は第1孔158内に入らないので、第1導電領域135の成長は止まり、第1導電領域135の高さhはb/(2s)で成長を停止し、第1導電領域135と第2導電領域235との間隙gは約d1-b/(2s)で停止する。第2導電領域235が第1孔158内に侵入している距離が無視できない場合は、それを更に引く必要がある。
【００８４】
第2導電領域235で第2貫通孔218が封じられて、第1導電領域135と第2導電領域235との間の間隙gが自動的に決まるという効果のほかに、この封止の程度が気体を通さないレベルの機密性があれば、外気と遮断されるので、self-passivationになる。
たとえ機密性が無くとも、この構造のメモリ素子では、メモリ素子の上に他の多層配線等の層を積層できるので設計の自由度が増す。
【００８５】
第2貫通孔218を封じる第2導電領域235に、空隙234（「巣」や微細なスリットなど）があって、第1導電領域135および間隙gの気密封止出来ない場合は、図5に示すように、第2貫通孔218または第2導電領域235を覆って第3膜340を設けて気密性を高めることが出来る。この第3膜340の望ましい膜として窒化シリコン膜を用いることが出来る。密度の高い窒化シリコン膜は水分を通過させない性質がある。図5中の図4までに説明したのと同一番号の部分はすでに説明したものと同じ構成要素である。
前記第2導電膜230が第2導電領域235を覆っていて、前記第1孔158の気密が確保されている場合は、該第3膜340は気密のためには必要ないが、前記第2導電膜230にも「巣」やスリットなどの空隙234がある場合は該第3膜340は気密確保のために必要で、該第3膜340は前記第2導電膜230と直接接することになる。
【００８６】
図6は基板表面部分12に選択素子20と配線（inter-connection）構造が形成された基板10上に本発明のメモリ素子が設けられた1実施例を示す。
11は半導体基板（11は、導電性基板やSOI等の表面に半導体薄膜を有する絶縁基板であっても良い。）で、21は半導体基板11表面（11が導電性基板である場合は該導電性基板表面、11がSOI等の表面に半導体薄膜を有する絶縁基板である場合は該半導体薄膜）に設けられた第1導電形の第1半導体領域、25は該第1半導体領域21表面に設けられた逆導電形の第2半導体領域、22は第1導電形で高不純物濃度を有する第1コンタクト領域、14は該第1コンタクト領域22を介して該第1半導体領域21へ接続される第1コンタクトプラグ、15は該第2半導体領域25に接続される導電性の第2コンタクトプラグである。16は該第1コンタクトプラグ14に接続される第1配線、17は該第2コンタクトプラグ15に接続される第2配線、18は該第2配線17と前記第1導電膜130とを接続するヴィアプラグである。
【００８７】
この例では配線層は1層の例が示されているが、多層配線でもよい。多層配線の基板表面絶縁層13とヴィアプラグ18はCMP技術で平坦化されている。
その上に設けられた本発明のメモリ素子構造、構成要素番号は図4と同じである。
【００８８】
プロセスフロー例
本発明のメモリ素子の製造工程の1例を次に示す。
図7に示すように、基板10上に第1導電膜130をCVDないしはスパッタ等によりに製膜する。
該基板10は半導体基板11（11は、絶縁基板や導電性基板などであっても良い。）で構成されるが、11が半導体基板、導電性基板の場合は、基板10表面に基板表面絶縁層13を設けておくことが多い。また、基板10の表面部分には半導体素子ないしは配線が形成された層（基板表面部分12）を予め設けておくことができる。これらの複合体を統合して本発明では基板10と呼ぶ。
該第1導電膜130は基板10表面に設けた接着兼バリア効果をもつTiなどの第1下部バリア層131、基板10と反対側の表面に設けたTiNなどの第1上部バリア層133がある場合もW、Alなどの主導電膜132と統合して第1導電膜130と呼ぶ。
【００８９】
図8に示すように、前記第1導電膜130上に第1膜150を製膜する。該第1膜150は絶縁膜でも導電膜でもよいが説明の都合上酸化シリコン膜としておく。
更に、第1膜150上に、第2絶縁膜210を製膜する。該第2絶縁膜210は該第1膜150と選択性のあるエッチャントを有する材料を選ぶ。例えば、第1膜150が酸化シリコンの場合は窒化シリコンを選ぶ。窒化シリコンを選んだ場合はその表面に酸化シリコン等、後に述べる第2導電膜230の接着性を確保する第2上部絶縁膜211をさらに製膜する場合もある。本発明ではこれも含めて第2絶縁膜210と呼ぶ。
【００９０】
図9に示すように、第2絶縁膜210上にホトレジスト41を塗布、第2貫通孔218の平面形状にホトリソグラフィ工程で開孔をホトレジストに設け、エッチングレートが第1膜150に対して小さく第2絶縁膜210に対しては大きいエッチャント（たとえばCF4等のフルオロカーボン系のガス）を用いた反応性イオンエッチング（RIE）で第2絶縁膜210に第2貫通孔218を開ける。
【００９１】
次に図10のように、エッチングレートが該第1膜150に対して大きくかつ方向性が少ないが該第2絶縁膜210に対しては小さいエッチャントとエッチング手段（プラズマエッチングなど）の組み合わせで、または第1膜150が酸化シリコン膜の場合は緩衝弗酸水溶液（buffered HF）などで、すくなくとも第2貫通孔218をマスクにして（第2上部絶縁膜211のあるときはフォトレジストもマスクにして）第1孔158を第1膜150中に開ける。このとき第1孔158の平面図形は第2貫通孔218のそれ以上の寸法となるまでエッチングを行う。
【００９２】
前記第2貫通孔218、第1孔158を開けた後、図11に示すように、前記第2絶縁膜210上に第2導電膜230を形成する導電物質を堆積する。この導電物質と前記第2絶縁膜230との接着性が悪い場合は前もって前記第2絶縁膜210上にTi等からなる接着層231を堆積しておく。本発明ではこれも含めて第2導電膜230と総称する。該接着層231は前記第2貫通孔218の側面に相当する前記第2絶縁膜210の断面にも付着する。さらに前記第1導電膜130の第1孔158への露出部分へも付着する。
【００９３】
前記第2貫通孔218部分の前記第2絶縁膜210の側面（第2側面213）には該第2導電膜230の厚さdのs倍（s≦1）の厚みの導電物質が堆積している。これが後に第2導電領域235となる。
前記第1孔158部分の第1導電膜130上にも同じ導電物質が図11のように堆積するため、第1導電領域135が形成される。この第1導電領域135の高さは第2導電膜230の厚さdとほぼ同一となる。
この状態では第1導電領域135と第2導電領域235との間の間隙はd1-dとなる。
第1深さd1は第1孔158の深さである。（ここでは第1深さd1は第1膜150の厚さt1と一致している。）
【００９４】
上記導電物質の堆積を続け、第2導電膜230の厚さdがa/2sとなったとき、図12に示されるように、第2貫通孔218は上記導電物質により形成された第2導電領域235で充填され、閉じてしまう。第2貫通孔218からの第1孔158への導電物質の堆積は停止し、第1導電領域135の高さhはほぼｂ/2sで停止する。ここで第2平面寸法の最小値ｂは第2貫通孔218の狭い部分の寸法である。
該第2導電領域235と第1導電領域135間にはギャップg＝d1-ｂ/2sが形成され、この間隙g（ギャップ）を収容している第1孔158部分は第2導電領域235で外側から隔てられている。
ギャップは自動的に決定され、それ以上導電物質を第2絶縁膜210上に堆積しても変化しない。例えばs=0.7のとき、第1深さd1=30nm、第2平面寸法の最小値b=35nmの場合、間隙g=5nmとなる。
【００９５】
上記の製造工程の実施例では、第2貫通孔218の平面寸法はメモリ素子の間隙gを決める一要因となるので、目標となる寸法になるよう制御される必要があるが、第1孔158の平面寸法はa＞bが満足されれば厳密に制御される必要はない。
【００９６】
以上説明した本発明によれば、従来のメモリ素子の作成方法に用いられていた斜め蒸着の技術と異なり、大口径ウエファでも、多数ウエファを同時に加工しても、スイッチング電気特性の分布の少ないメモリ素子、メモリアレイが得られる。
【００９７】
また、以上説明した本発明によれば、メモリ素子のスイッチング特性を決める間隙gは導電物質の堆積（蒸着）角度によらない。さらに堆積膜厚によらず第2貫通孔218の第2平面寸法（第2平面寸法の最小値b）と第1孔158の第1深さd1で自動的に決めることが出来る。
【００９８】
また、以上説明した本発明によれば、第2導電領域235で第2貫通孔218を閉鎖することにより、または第2導電膜230で第2貫通孔218を覆うことにより、または第2貫通孔218を第3膜340で覆うことにより、第1導電領域135と第2導電領域235との間隙gを外気と遮断することが出来るのでメモリ素子1つ1つを外気から保護できる。このためスイッチング特性の再現性をより確実に維持することが出来る。
【００９９】
また、以上説明した本発明によれば、上記のメモリ素子ごとに外気との遮断が可能であるので、ウエファレベルの試験を空気中で行うことが出来る。
【０１００】
また、以上説明した本発明によれば、LSIの配線技術になじむ（compatible）プロセス技術で製造可能となる。
【０１０１】
以上本発明の実施例を記したが、本発明はこの実施例に限らず、本発明の概念に沿って公知の技術により作られた他の実施例も本発明の範囲に含まれる。
【図面の簡単な説明】
【０１０２】
【図１】斜め蒸着を用いた従来のナノギャップ素子
【図２】本発明のメモリ素子の1例
【図３】本発明のメモリ素子の他の1例
【図４】本発明のメモリ素子の他の1例
【図５】第1孔が第3膜で覆われた本発明のメモリ素子の1例
【図６】選択素子に接続された本発明のメモリ素子の1例
【図７】本発明のメモリ素子の製造工程例の1ステップ
【図８】本発明のメモリ素子の製造工程例の1ステップ
【図９】本発明のメモリ素子の製造工程例の1ステップ
【図１０】本発明のメモリ素子の製造工程例の1ステップ
【図１１】本発明のメモリ素子の製造工程例の1ステップ
【図１２】本発明のメモリ素子の製造工程例の1ステップ
【符号の説明】
【０１０３】
10    基板
11    半導体基板（または、絶縁基板や導電性基板など）
12    基板表面部分
13    基板表面絶縁層
14    第1コンタクトプラグ
15    第2コンタクトプラグ
16    第1配線
17    第2配線
18    ヴィアプラグ
20    選択素子
21    第1半導体領域
22    第1コンタクト領域
25    第2半導体領域
41    ホトレジスト
130    第1導電膜
131    第1下部バリア層
132    主導電膜
133    第1上部バリア層
135    第1導電領域
150    第1膜
158    第1孔
210    第2絶縁膜
211    第2上部絶縁膜
213    第2側面
218    第2貫通孔
230    第2導電膜
231    接着層
235    第2導電領域
234    空隙
340    第3膜
a    第1平面寸法の最小値
b    第2平面寸法の最小値
d    第2導電膜の厚さ
d1    第1深さ
g    間隙
h    第1導電領域の高さ
【図１】
2010080734.tif 000003
【図２】
2010080734.tif 000004
【図３】
2010080734.tif 000005
【図４】
2010080734.tif 000006
【図５】
2010080734.tif 000007
【図６】
2010080734.tif 000008
【図７】
2010080734.tif 000009
【図８】
2010080734.tif 000010
【図９】
2010080734.tif 000011
【図１０】
2010080734.tif 000012
【図１１】
2010080734.tif 000013
【図１２】
2010080734.tif 000014