(57)【要約】【課題】波形振動を抑制しスイッチング損失を低減した半導体装置を提供する。【解決手段】第１半導体層と、前記第１半導体層の第１面の側に設けられた第１電極と、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層と前記第１電極との間に流れる電流を狭窄する第１絶縁層と、前記第１絶縁層で狭窄された電流の経路上に少なくとも設けられ、前記第１半導体層に含有される不純物濃度よりも高い濃度で不純物を含有する第１導電型の第２半導体層と、を備えたことを特徴とする半導体装置を提供する。【選択図】図１
2010098189.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の第１面の側に設けられた第１電極と、
前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層と前記第１電極との間に流れる電流を狭窄する第１絶縁層と、
前記第１絶縁層で狭窄された電流の経路上に少なくとも設けられ、前記第１半導体層に含有される不純物濃度よりも高い濃度で不純物を含有する第１導電型の第２半導体層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１半導体層の第１面とは反対の第２面の側に設けられ、前記第１半導体層に含有される不純物濃度よりも高い濃度で不純物を含有する第２導電型の第３半導体層と、
前記第３半導体層の前記第１半導体層とは反対の側に設けられ、前記第３半導体層と電気的に接続された第２電極と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体層と前記第２電極との間に設けられ、前記第１半導体層と前記第２電極との間に流れる電流を狭窄する第２絶縁層をさらに備え、
前記第３半導体層は、前記第２絶縁層で狭窄された電流の経路上に少なくとも設けられることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１半導体層は第２導電型を有し、
前記第１半導体層の第１面とは反対の第２面の側に設けられ、前記第１半導体層に含有される不純物濃度よりも高い濃度で不純物を含有する前記第１導電型の第４半導体層と、
前記第４半導体層内に設けられ、前記第２導電型を有する第５半導体層と、
前記第１半導体層と前記第５半導体層との間の前記第４半導体層にゲート絶縁膜を介して設けられたゲート電極と、
前記第４半導体層に電気的に接続された第２電極と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２半導体層に含有される前記不純物の濃度は、前記第１半導体層の側よりも前記第１電極の側が高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ダイオードやＩＧＢＴ（Insulate Gate Bipolar Transistor）などの半導体装置において、アノード電極及びカソード電極に接する半導体層には、良好なコンタクト特性を実現するために不純物が高濃度でドーピングされる。このような半導体装置を、オン・オフのスイッチングさせた際に、半導体層に注入されて蓄積されたキャリアの移動に伴い、半導体層における電圧の波形振動や、スイッチング損失が発生する。
【０００３】
これに対し、例えば、ｐ型エミッタ層の表面から途中の深さまで選択的に溝を形成し、その溝内とｐ型エミッタ層の表面を覆うように主電極を設けることでキャリアの注入効率を低減する技術が開示されている（例えば、特許文献１参照）。しかしながら、この構造の場合、溝の部分において、ｐ型エミッタ層の下のｎ−ベース層と主電極との距離が短くなり、ｐ型エミッタ層のｎ−ベース層と主電極とに挟まれた部分の不純物濃度が低いので、漏れ電流が増加する傾向があり、改善の余地がある。
【特許文献１】特開平１１−２７４５１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、波形振動を抑制しスイッチング損失を低減した半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１半導体層と、前記第１半導体層の第１面の側に設けられた第１電極と、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層と前記第１電極との間に流れる電流を狭窄する第１絶縁層と、前記第１絶縁層で狭窄された電流の経路上に少なくとも設けられ、前記第１半導体層に含有される不純物濃度よりも高い濃度で不純物を含有する第１導電型の第２半導体層と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を例示する模式図である。  
すなわち、同図（ａ）は模式的断面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ’線断面における不純物の濃度プロファイルを例示するグラフ図である。同図（ｂ）において、横軸は半導体装置における積層方向の位置ｘであり、縦軸は不純物濃度Ｃである。
【０００９】
図１（ａ）に表したように、本発明の第１の実施形態に係る半導体装置１１０は、ベース層Ｓ１（第１半導体層）と、カソード層Ｓ２（第２半導体層）と、第１絶縁層Ｉ１と、カソード電極Ｅ１（第１電極）と、を備える。
【００１０】
カソード電極Ｅ１は、ベース層Ｓ１の第１面Ｍ１の側に設けられる。  
そして、第１絶縁層Ｉ１は、ベース層Ｓ１とカソード電極Ｅ１との間に設けられ、ベース層Ｓ１とカソード電極Ｅ１との間に流れる電流を狭窄する。  
そして、カソード層Ｓ２は、第１絶縁層Ｉ１で狭窄された電流の経路上に少なくとも設けられ、ベース層Ｓ１に含有される不純物濃度よりも高い濃度で不純物を含有し、第１導電型を有する。
【００１１】
すなわち、カソード層Ｓ２は、ベース層Ｓ１の第１面Ｍ１の側に設けられ、第１面Ｍ１に対して平行な平面で切断した時の断面の大きさがベース層Ｓ１の断面よりも小さい部分Ｓ２１を有し、ベース層Ｓ１に含有される不純物濃度よりも高い濃度で不純物を含有する。カソード層Ｓ２において、断面の大きさがベース層Ｓ１の断面よりも小さい上記の部分Ｓ２１は、第１絶縁層Ｉ１で狭窄された電流の経路である。
【００１２】
本具体例では、カソード層Ｓ２はｎ型の導電型を有する。  
ここで、ｎ型の導電型を第１導電型とし、ｐ型の導電型を第２導電型とする。ただし、本発明の実施形態において、第１導電型と第２導電型とを相互に入れ替えても良い。以下では、第１導電型がｎ型であり、第２導電型がｐ型である場合として説明する。すなわち、カソード層Ｓ２はｎ＋層である。
【００１３】
なお、ベース層Ｓ１は、カソード層Ｓ２の導電型に係わらず、ｎ型でも良く、ｐ型でも良い。以下では、ベース層Ｓ１が、ｎ型の導電性を有する場合、すなわち、ベース層Ｓ１がｎ−層である場合として説明する。
【００１４】
本具体例では、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１の断面よりも小さい部分Ｓ２１を除いた部分に埋め込まれている。  
ただし、後述するように、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１の断面よりも小さい部分Ｓ２１を除いた部分に埋め込まれた部分を有する、及び、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部を露出する、の少なくともいずれかの状態で設けられる。  
本具体例では、第１絶縁層Ｉ１は、カソード層Ｓ２の部分Ｓ２１を除いた部分に埋め込まれている。第１絶縁層Ｉ１には、例えば酸化珪素や窒化珪素等の絶縁性の無機材料や有機材料を用いることができる。
【００１５】
そして、カソード電極Ｅ１は、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部と電気的に接続されている。カソード電極Ｅ１には任意の導電性材料を用いることができ、例えば、アルミニウムなどの各種の金属や、高い濃度で不純物がドープされたポリシリコンなどの導電性材料を用いることができる。
【００１６】
また、本具体例では、半導体装置１１０は、アノード層Ｓ３（第３半導体層）と、アノード電極Ｅ２（第２電極）と、をさらに有する。
【００１７】
アノード層Ｓ３は、ベース層Ｓ１の第１面Ｍ１とは反対の第２面Ｍ２の側に設けられ、ベース層Ｓ１に含有される不純物濃度よりも高い濃度で不純物を含有する。アノード層Ｓ３は第２導電型を有する。すなわち、本具体例では、アノード層Ｓ３はｐ層である。
【００１８】
アノード電極Ｅ２は、アノード層Ｓ３のベース層Ｓ１とは反対の側に設けられ、アノード層Ｓ３と電気的に接続されている。アノード電極Ｅ２には任意の導電性材料を用いることができ、例えば、アルミニウムなどの各種の金属や、高い濃度で不純物がドープされたポリシリコンなどの導電性材料を用いることができる。
【００１９】
このように、本実施形態に係る半導体装置１１０は、ＰＮ型（ＰＩＮ型）のダイオードであり、例えばインバータなどの電力用回路の整流素子として用いることができる。また、後述するように、例えば絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）の一部にも応用でき、また、環流ダイオード、及び、ＩＧＢＴと逆並列環流ダイオードとを一体化した逆導通型ＩＧＢＴ等にも応用することができる。
【００２０】
半導体装置１１０の製造方法の一例は以下である。例えば、ベース層Ｓ１となるｎ−シリコン基板の、例えば裏側にｎ型の不純物となるリン（Ｐ）やヒ素（Ａｓ）等を、拡散法や注入法等で導入して、または、上記の不純物を含有した層をｎ−シリコン基板の裏側にエピタキシャル成長等の手法で堆積して、カソード層Ｓ２となるｎ＋層を形成し、そして、その層の一部をエッチングなどの方法で除去する。そして、その除去された部分に例えば第１絶縁層Ｉ１となるＳｉＯ２を埋め込み、必要に応じて化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）を行い、カソード層Ｓ２と第１絶縁層Ｉ１との上にカソード電極Ｅ１となるアルミニウムなどの導電層を形成する。
【００２１】
一方、ｎ−シリコン基板の表面に、ｐ型の不純物となるボロン（Ｂ）等を、拡散法や注入法等で導入して、または、上記の不純物を含有した層をシリコン基板の表側にエピタキシャル成長等の手法で堆積して、アノード層Ｓ３となる層を形成し、アノード層Ｓ３の上にアノード電極Ｅ２となるアルミニウムなどの導電層を形成する。
【００２２】
なお、上記ではカソード層Ｓ２となるｎ＋層を先に形成しその一部を除去してその部分に第１絶縁層Ｉ１を形成したが、後述するように、カソード層Ｓ２及び第１絶縁層Ｉ１の構造は各種の変形が可能であり、その構造によって、カソード層Ｓ２及び第１絶縁層Ｉ１の形成方法は変形される。すなわち、カソード層Ｓ２及び第１絶縁層Ｉ１の形成の順序は任意である。  
また、ベース層Ｓ１、カソード層Ｓ２、第１絶縁層Ｉ１、カソード電極Ｅ１、アノード層Ｓ３及びアノード電極Ｅ２の形成方法は任意であり、それらの形成の順序は技術的に可能な限り変更が可能であり、また同時に行う事もできる。
【００２３】
ベース層Ｓ１の厚さ（第１面Ｍ１に垂直な方向の長さ）は、例えば１００μｍ〜５００μｍであり、カソード層Ｓ２の厚さは、例えば５μｍ〜１００μｍであり、アノード層Ｓ３の厚さは、例えば２μｍ〜５０μｍである。ただし、上記は一例であり、本発明は上記に係わらず、ベース層Ｓ１、カソード層Ｓ２及びアノード層Ｓ３のそれぞれの厚さは任意である。
【００２４】
同図（ｂ）に表したように、カソード層Ｓ２における不純物濃度は、ベース層Ｓ１における不純物濃度Ｃ１よりも高い。また、アノード層Ｓ３における不純物濃度は、ベース層Ｓ１における不純物濃度Ｃ１よりも高い。  
なお、同図（ｂ）において、第１面Ｍ１に対応する位置ｘが位置Ｐ１であり、第２面Ｍ２に対応する位置ｘが位置Ｐ２である。そして、カソード層Ｓ２がカソード電極Ｅ１と接する位置ｘが位置ＰＣであり、アノード層Ｓ３がアノード電極Ｅ２と接する位置ｘが位置ＰＡである。
【００２５】
そして、位置Ｐ１〜位置Ｐ２における不純物濃度Ｃ１が、ベース層Ｓ１における不純物濃度に対応する。ベース層Ｓ１における不純物濃度Ｃ１は、例えば、１×１０１２ｃｍ−３〜１×１０１５ｃｍ−３とすることができる。
【００２６】
一方、カソード層Ｓ２においては、ベース層Ｓ１の側である位置Ｐ１よりも位置ＰＣの方が不純物濃度が高い。すなわち、カソード層Ｓ２に含有される不純物濃度は、ベース層Ｓ１の側よりもカソード電極Ｅ１の側が高い。カソード層Ｓ２における最高の濃度である不純物濃度Ｃ２は、例えば、１×１０１7ｃｍ−３〜１×１０１9ｃｍ−３の範囲に設定される。なお、カソード層Ｓ２とカソード電極Ｅ１とのコンタクト特性をより望ましくするために、不純物濃度Ｃ２が１×１０１8ｃｍ−３〜１×１０１9ｃｍ−３の範囲に設定されることがさらに望ましい。
【００２７】
一方、アノード層Ｓ３においては、ベース層Ｓ１の側である位置Ｐ２よりも位置ＰＡの方が不純物濃度が高い。すなわち、アノード層Ｓ３に含有される不純物濃度は、ベース層Ｓ１の側よりもアノード電極Ｅ２の側が高い。アノード層Ｓ３における最高の濃度である不純物濃度Ｃ３は、例えば、１×１０１7ｃｍ−３〜１×１０１9ｃｍ−３の範囲に設定される。なお、アノード層Ｓ３とアノード電極Ｅ２とのコンタクト特性をより望ましくするために、不純物濃度Ｃ３が１×１０１8ｃｍ−３〜１×１０１9ｃｍ−３の範囲に設定されることがさらに望ましい。
【００２８】
上記のように、本実施形態に係る半導体装置１１０は、カソード層Ｓ２の一部を取り除いた構造を有しており、これにより、カソード層Ｓ２の断面積をベース層Ｓ１よりも小さくしている。これにより、良好なコンタクトを得るためにカソード層Ｓ２における不純物濃度を充分に高くしても、大電流駆動時に注入されて蓄積されるキャリアが少ないので、スイッチング損失が少なくできる。すなわち、半導体装置１１０は、カソード層Ｓ２において流れる電流が狭窄される構造を有しており、これにより、注入されるキャリアの量を減少させ、スイッチング損失を低下できる。そして、後述するように小電流駆動時における波形振動が抑えられる。  
そして、カソード層Ｓ２が取り除かれた部分に第１絶縁層Ｉ１を設けることで、カソード層Ｓ２が取り除かれた部分において、カソード電極Ｅ１とベース層Ｓ１との距離を一定以上にしてカソード層Ｓ２の部分を除いてこれらを電気的に絶縁できるので、漏れ電流が大きくなることがない。
【００２９】
このように、本実施形態に係る半導体装置１１０によれば、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置を提供することができる。
【００３０】
（比較例）
図２は、比較例の半導体装置の構成を例示する模式的断面図である。  
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、第１、第２及び第３の比較例の半導体装置１９１、１９２及び１９３の構造を例示している。
【００３１】
図２（ａ）に表したように、第１の比較例の半導体装置１９１においては、カソード層Ｓ２の断面はベース層Ｓ１と同じ大きさであり、第１絶縁層Ｉ１が設けられていない。それ以外は、本実施形態に係る半導体装置１１０と同じである。このような構成を有する第１の比較例の半導体装置１９１においては、カソード層Ｓ２が、厚い高不純物濃度のｎ＋層であることから、大電流駆動時にキャリアの注入が多く、このためにスイッチング損失が大きい。  
なお、これを防止するために、カソード層Ｓ２の不純物濃度を下げると、小電流駆動時にキャリアの注入が少なくなり波形振動が大きくなる。さらに不純物濃度を下げると、カソード層Ｓ２とカソード電極Ｅ１との間のコンタクト特性が劣化し、コンタクト部の抵抗が高くなる。
【００３２】
図２（ｂ）に表したように、第２の比較例の半導体装置１９２においては、カソード層Ｓ２の厚さが半導体装置１９１に比べて薄くされている。そして、この場合も、カソード層Ｓ２の断面はベース層Ｓ１と同じ大きさであり、第１絶縁層Ｉ１が設けられていない。このような構成を有する第２の比較例の半導体装置１９２においては、カソード層Ｓ２が薄い高不純物濃度のｎ＋層で構成されるため、不純物量の総計が半導体装置１９１に比べて少ない。このため、大電流駆動時においてキャリアの注入が少なく、蓄積されるキャリアの量が少なくなるのでスイッチング損失が減少する。しかし、スイッチング損失を実用的な範囲にまで減少させるには、カソード層Ｓ２の厚さを例えば１μｍ以下に薄くする必要があり、このため、作製が難しくなる。また、カソード電極Ｅ１のスパイク状の突起や、製造工程中の傷などによって、カソード層Ｓ２が損傷し、漏れ電流が大きくなる可能性がある。
【００３３】
図２（ｃ）に表したように、第３の比較例の半導体装置１９３においては、カソード層Ｓ２に溝が形成され、その溝の内部及びカソード層Ｓ２の表面にカソード電極Ｅ１となる導電層が設けられている。なお、本構造は、特許文献１に記載されている構造に類似した構造である。このような構造を有する第３の比較例の半導体装置１９３においては、カソード層Ｓ２の断面がベース層Ｓ１よりも小さいので、大電流駆動時においてもキャリアの注入を抑制し、スイッチング損失を小さくできる。しかしながら、溝の部分において、ベース層Ｓ１とカソード電極Ｅ１との距離が短くなる。この時、この距離が短くなっても溝とベース層Ｓ１とに挟まれた部分のカソード層Ｓ２の不純物濃度が充分高ければ漏れ電流が大きくならないが、溝とベース層Ｓ１とに挟まれたカソード層Ｓ２の不純物濃度は通常は低いので、漏れ電流が増加する傾向があり、改善の余地がある。
【００３４】
これに対し、既に説明したように、本実施形態に係る半導体装置１１０は、カソード層Ｓ２は、断面がベース層Ｓ１よりも小さい部分Ｓ２１を有しており、大電流駆動時に注入されて蓄積されるキャリアが少なく、スイッチング損失が少なくでき、そして、小電流駆動時において波形振動が抑えられ、カソード層Ｓ２が取り除かれた部分に第１絶縁層Ｉ１を設けることで、カソード電極Ｅ１とベース層Ｓ１との距離を一定以上にしてカソード層Ｓ２の部分を除いてこれらを電気的に絶縁できるので、漏れ電流も小さく維持できる。
【００３５】
図３は、本発明の第１の実施形態に係る半導体装置及び第１の比較例の半導体装置におけるキャリア密度を例示する模式的グラフ図である。  
すなわち、同図（ａ）は小電流駆動時のキャリア密度を例示し、同図（ｂ）は大電流駆動時のキャリア密度を例示している。これらの図において、横軸はベース層Ｓ１内の厚み方向に平行な方向における位置ｘであり、位置Ｐ１と位置Ｐ２とは、第１面Ｍ１と第２面Ｍ２とにそれぞれ対応する。そして、縦軸はキャリア密度Ｃである。また、実線は本実施形態に係る半導体装置１１０に対応し、破線は第１の比較例の半導体装置１９１に対応する。
【００３６】
図３（ａ）に表したように、小電流駆動時には、本実施形態に係る半導体装置１１０においては、カソード層Ｓ２側（位置Ｐ１に近い側）のキャリア密度Ｃが、第１の比較例の半導体装置１９１に比べて高い。すなわち、半導体装置１１０においては、カソード層Ｓ２の比較的低い不純物濃度の部分から充分にキャリアを注入できる。
【００３７】
一方、図３（ｂ）に表したように、大電流駆動時には、本実施形態に係る半導体装置１１０においては、第１の比較例の半導体装置１９１に比べて、キャリア密度Ｃがどの位置ｘにおいても低く、キャリア密度Ｃは全体的に低い。このように、半導体装置１１０においては、注入されるキャリア密度Ｃが低く、蓄積されるキャリアの量が少ないので、スイッチング損失が小さい。
【００３８】
図４は、本発明の第１の実施形態に係る半導体装置及び第１の比較例の半導体装置の特性を例示するグラフ図である。  
すなわち、同図（ａ）は、小電流駆動時のキャリア密度の分布をシミュレーションした結果を例示しており、横軸はベース層Ｓ１内の厚み方向に平行な方向における位置ｘであり、ベース層Ｓ１の厚さを１として相対値として表している。すなわち、位置ｘが０の位置は第２面Ｍ２に対応し、位置ｘが１の位置は第１面Ｍ１に対応する。そして、縦軸は、キャリア密度Ｃである。一方、同図（ｂ）は、小電流駆動時におけるベース層Ｓ１内の電界分布をシミュレーションした結果を例示しており、横軸はベース層Ｓ１内の厚み方向に平行な方向における位置ｘである。そして、縦軸は、ベース層Ｓ１内の電界Ｅである。これらの図において、実線は本実施形態に係る半導体装置１１０に対応し、破線は第１の比較例の半導体装置１９１に対応する。上記において、小電流として２．５Ａの時の特性をシミュレーションした。また、半導体装置１１０及び半導体装置１９１に流れる電流が同じになるように、これらにおける不純物濃度を調整している。
【００３９】
図４（ａ）に表したように、本実施形態に係る半導体装置１１０においては、カソード層Ｓ２に近い領域、すなわち、位置ｘが０．５〜０．９の領域においてキャリア密度Ｃが第１の比較例の半導体装置１９１に比べて高い。すなわち、カソード層Ｓ２から充分にキャリアが注入され適切な動作が実現できる。  
なお、アノード層Ｓ３に近い領域、すなわち、位置ｘが０〜０．５の領域において、半導体装置１１０のキャリア密度Ｃは、半導体装置１９１よりも低くなっているが、半導体装置の動作において、カソード層Ｓ２に近い領域の特性が重要なので、本実施形態に係る半導体装置１１０の特性が望ましい特性である。
【００４０】
一方、図４（ｂ）に表したように、半導体装置１１０及び半導体装置１９１において、ベース層Ｓ１における電界Ｅは、位置ｘが０から増大するに従って減少し、一旦電界Ｅが０になった後、位置ｘがさらに増大するに従って電界Ｅは再度増大する。
【００４１】
位置ｘが０から増大するに従って電界Ｅが減少する特性は、アノード層Ｓ３からベース層Ｓ１の内部に向かって空乏層が延びることに対応している。すなわち、電界Ｅが位置ｘに対して傾きを持って変化する位置ｘの領域は、空乏層が形成されていることを表している。一方、位置ｘが１から減少するに従って電界Ｅが減少する特性は、カソード層Ｓ２からベース層Ｓ１の内部に向かって空乏層が延びることに対応している。なお、半導体装置の特性によっては、アノード層Ｓ３からのみベース層Ｓ１内に空乏層が延び、カソード層Ｓ２からは空乏層が延びないこともあるが、ここでは、アノード層Ｓ３及びカソード層Ｓ２の両方からベース層Ｓ１に空乏層が延びる場合として説明する。
【００４２】
位置ｘの変化に対して電界Ｅが傾きを持たない部分において、アノード層Ｓ３及びカソード層Ｓ２から延びた空乏層がぶつかる。すなわち、この位置が、パンチスルー現象が発生する位置である。ここで、図４（ｂ）に例示した特性は、ある時刻におけるベース層Ｓ１内の電界Ｅの特性であり、パンチスルー現象が発生する直前の特性を例示している。従って電界Ｅが傾きを持たない位置ｘは、ある範囲を持っている。その時刻よりも後の時刻において、空乏層は位置ｘの一点でぶつかりパンチスルー現象が発生する。ここで、電界Ｅが傾きを持たない位置ｘを「パンチスルー位置」と呼ぶことにする。
【００４３】
同図（ｂ）に表したように、本実施形態に係る半導体装置１１０においては、パンチスルー位置Ｑ１は約０．８３であり、第１の比較例の半導体装置１９１においては、パンチスルー位置Ｑ２は約０．７２である。このように、半導体装置１１０におけるパンチスルー位置Ｑ１は、半導体装置１９１におけるパンチスルー位置Ｑ２よりも大きく、すなわち、半導体装置１１０の方が半導体装置１９１よりもパンチスルー位置がカソード層Ｓ２の側に近接する。これにより、半導体装置１１０においては、波形振動が抑制される。
【００４４】
以下、波形振動について説明する。  
ここでは、説明を簡単にするために、第１の比較例の半導体装置１９１の構造、すなわち、カソード層Ｓ２の断面がベース層Ｓ１と同じ大きさであり、第１絶縁層Ｉ１が設けられていない単純な構造について説明する。このような構造において、波形振動におけるサージ電圧Ｖｓｕｒｇｅは、以下の式で表される。
【００４５】
【数１】
2010098189.tif 000003
ここで、Ｖｓｕｒｇｅは、波形振動の最大の電圧と電源電圧との電位差である。また、Ｗｐはパンチスルー位置であり、εは半導体層（シリコン）の誘電率であり、ｑは素電荷であり、Ｎはベース層Ｓ１のキャリア濃度であり、Ｗはベース層Ｓ１の厚さであり、Ｖはパンチスルー現象が発生する時の電圧である。
【００４６】
図５は、半導体装置の波形振動の特性を例示するグラフ図である。  
すなわち、同図は、上記の式に基づいて、パンチスルー位置Ｗｐと波形振動におけるサージ電圧Ｖｓｕｒｇｅとの関係を計算した結果を例示している。すなわち、横軸はパンチスルー位置Ｗｐをベース層Ｓ１の厚さを１として相対的に表している。そして、縦軸は、サージ電圧Ｖｓｕｒｇｅである。本計算においては、パンチスルー現象が発生する時の電圧Ｖは１７００Ｖとした。なお、同図の縦軸には、サージ電圧Ｖｓｕｒｇｅに対応する電界Ｅｓｕｒｇｅも合わせて示している。  
図５に表したように、サージ電圧Ｖｓｕｒｇｅは、パンチスルー位置Ｗｐが大きくなるに従って減少している。このことから、サージ電圧Ｖｓｕｒｇｅを小さくして、波形振動を抑制するためには、パンチスルー位置Ｗｐを大きくすることが有効であることが分かる。
【００４７】
既に図４（ｂ）に関して説明したように、半導体装置１１０におけるパンチスルー位置Ｑ１は、半導体装置１９１におけるパンチスルー位置Ｑ２よりも大きい。従って、半導体装置１１０においては、半導体装置１９１よりもサージ電圧Ｖｓｕｒｇｅが小さくなり、すなわち、波形振動が抑制される。
【００４８】
図６は、本発明の第１の実施形態に係る半導体装置及び第１の比較例の半導体装置の特性を例示するグラフ図である。  
すなわち、これらの図は、本実施形態に係る半導体装置１１０と第１の比較例の半導体装置１９１のオン状態からオフ状態へのスイッチングの特性、すなわち逆回復特性をシミュレーションした結果を例示している。同図（ａ）は小電流駆動時の特性であり、同図（ｂ）は大電流駆動時の特性である。この時、小電流駆動時には波形振動が問題になるので、同図（ａ）は波形振動を表す電圧の経時変化を表しており、小電流として順方向電流ＩＦが２．５Ａの時の特性である。一方、大電流駆動時にはスイッチング損失が問題になるので、同図（ｂ）はスイッチング特性に関係する電流の経時変化を表しており、大電流として順方向電流ＩＦが５０Ａの時の特性である。  
これらの図において、横軸は時間ｔであり、同図（ａ）の縦軸は、アノード電極Ｅ２及びカソード電極Ｅ１の間の電圧ＶＡ−Ｃであり、同図（ｂ）の縦軸は、アノード電極Ｅ２及びカソード電極Ｅ１の間を流れる電流ＩＡ−Ｃである。実線は本実施形態に係る半導体装置１１０に対応し、破線は第１の比較例の半導体装置１９１に対応する。
【００４９】
図６（ａ）に表したように、小電流駆動時において、第１の比較例の半導体装置１９１では、電圧ＶＡ−Ｃが大きく振動している。これに対して、本実施形態に係る半導体装置１１０では、電圧ＶＡ−Ｃの振動は抑制されている。ここで、波形振動の最大と電源電圧（この例では２０００Ｖ）との差を最大サージ電圧Ｖｍａｘとすると、半導体装置１１０の最大サージ電圧Ｖｍａｘは半導体装置１９１の約半分である。なお、最大サージ電圧Ｖｍａｘは、サージ電圧Ｖｓｕｒｇｅに対応する。
【００５０】
一方、図６（ｂ）に表したように、大電流駆動時において、第１の比較例の半導体装置１９１では、電流ＩＡ−Ｃは負極性で絶対値が大きい値を有した後、徐々に０に向けてその絶対値が減少している。これに対し、本実施形態に係る半導体装置１１０においては、電流ＩＡ−Ｃが負極性に振れるものの、その絶対値は、半導体装置１９１に比べて小さい。この時、電流ＩＡ−Ｃの負側の絶対値の最大値が逆回復特性の最大回復電流Ｉｍａｘであり、半導体装置１１０における最大回復電流Ｉｍａｘは、半導体装置１９１の約６割程度に減少している。
【００５１】
これらの特性も含めて、本実施形態に係る半導体装置１１０及び第１の比較例の半導体装置１９１の特性のシミュレーション結果を、以下の表１にまとめて示す。
【００５２】
【表１】
2010098189.tif 000004
なお、この表では、第１の比較例の半導体装置１９１の特性を１として、本実施形態に係る半導体装置１１０の特性を相対的に表している。  
同表に表したように、順方向電流ＩＦが２．５Ａの時の半導体装置１１０における波形振動の最大サージ電圧Ｖｍａｘは、半導体装置１９１の０．５３倍であり、顕著に減少している。  
そして、順方向電流ＩＦが５０Ａの時の半導体装置１１０における最大回復電流Ｉｍａｘは、半導体装置１９１の０．５９倍であり、そして、スイッチング損失Ｅは、半導体装置１９１の０．３８倍であり、顕著に減少している。
【００５３】
なお、上記の他の特性では、順方向電流ＩＦが２．５Ａの時の順方向電圧ＶＦは、半導体装置１１０と半導体装置１９１とで変わらない。一方、順方向電流ＩＦが５０Ａの時の順方向電圧ＶＦは、半導体装置１１０においては半導体装置１９１の１．９１倍に上昇しているが、スイッチング損失がインバータ損失の大きな部分占めている応用分野においては実質的には問題にならない。また、順方向電流ＩＦが２．５Ａの時のスイッチング損失Ｅは、半導体装置１１０と半導体装置１９１とでほぼ同じである。
【００５４】
なお、既に説明したように、半導体装置１１０においては、第１絶縁層Ｉ１を設けているので漏れ電流が大きくなる懸念もない。
【００５５】
このように、本実施形態に係る半導体装置１１０によれば、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置を提供することができる。
【００５６】
以下、本実施形態の各種の変形例について説明する。  
図７は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式図である。  
すなわち、同図（ａ）は模式的断面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ’線断面における不純物の濃度プロファイルを例示するグラフ図である。同図（ｂ）において、横軸は半導体装置における積層方向の位置ｘであり、縦軸は不純物濃度Ｃである。
【００５７】
図７（ａ）に表したように、本実施形態に係る半導体装置１１１においては、カソード層Ｓ２の全体においてその断面がベース層Ｓ１よりも小さい。そして、カソード層Ｓ２とベース層Ｓ１との間に、ベース層Ｓ１よりも不純物濃度が高く、カソード層Ｓ２よりも不純物濃度が低いｎ層Ｓ９が設けられている。なお、本具体例では、ｎ層Ｓ９の一部の断面は、ベース層Ｓ１よりも小さい。
【００５８】
すなわち、図７（ｂ）に表したように、ｎ層Ｓ９とカソード層Ｓ２との積層構造において、２段階で不純物濃度が変化している。このように、ベース層Ｓ１からカソード層Ｓ２にかけての不純物濃度を複数の段階で変化させることで、不純物の濃度プロファイルを制御し易くなり、より精密な不純物の濃度制御が可能になる。すなわち、製造が容易になる。
【００５９】
このような構造を有する半導体装置１１１によれば、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減し、製造し易い半導体装置を提供することができる。
【００６０】
なお、本具体例では、ベース層Ｓ１とカソード層Ｓ２との間にｎ層Ｓ９を設けることで、ベース層Ｓ１からカソード層Ｓ２かけて２段階で不純物濃度を変えた例であるが、ベース層Ｓ１とカソード層Ｓ２との間に設ける半導体層の数は任意であり、ｎ層Ｓ９を不純物濃度の異なる複数の層で構成しても良い。すなわち、３段階以上の段階で不純物濃度を変化させても良い。
【００６１】
なお、上記では、図７（ａ）に例示した構造を、ベース層Ｓ１とカソード層Ｓ２との間にｎ層Ｓ９が設けられる構造とみなして便宜的に説明したが、ｎ層Ｓ９が設けられるのではなく、カソード層Ｓ２が図１（ａ）に例示した形状を有し、カソード層Ｓ２における不純物濃度がｎ層とｎ＋層によって２段階に変化するとみなしても良い。すなわち、図７（ａ）に例示したｎ層Ｓ９を、カソード層の一部とみなしても良い。
【００６２】
また、本具体例は、カソード層Ｓ２の側で不純物濃度が複数の段階で変化する例であるが、アノード層Ｓ３の側で不純物濃度が複数の段階で変化しても良い。すなわち、例えば、アノード層Ｓ３とベース層Ｓ１との間に、ベース層Ｓ１よりも不純物濃度が高く、アノード層Ｓ３よりも不純物濃度が低いｐ型の半導体層を設けても良い。この場合も、アノード層Ｓ３の側の不純物の濃度プロファイルを制御し易くなり、より精密な不純物の濃度制御が可能とある。すなわち、製造が容易になる。
【００６３】
図８は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図８（ａ）に表したように、本実施形態に係る別の半導体装置１１２においては、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１の断面よりも小さい部分Ｓ２１を除いた部分に埋め込まれた部分を有し、さらに、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１とは反対の側の面の一部を露出し、露出した部分以外の部分を覆うように設けられている。このように、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１の断面よりも小さい部分Ｓ２１を除いた部分に埋め込まれた部分を有しつつ、カソード層Ｓ２とカソード電極Ｅ１との電気的接続を可能としていれば、その形状は任意である。
【００６４】
図８（ｂ）に表したように、本実施形態に係る別の半導体装置１１３においては、カソード層Ｓ２の全体において、その断面がベース層Ｓ１よりも小さい。そして、第１絶縁層Ｉ１は、カソード層Ｓ２を除いた領域において、埋め込まれて形成され、すなわち、第１絶縁層Ｉ１は、ベース層Ｓ１とカソード電極Ｅ１との間に設けられている。
【００６５】
図８（ｃ）に表したように、本実施形態に係る別の半導体装置１１４においては、ベース層Ｓ１のカソード電極Ｅ１の側において、ベース層Ｓ１は、断面が他の部分よりも小さい部分を有している。そして、その部分とカソード電極Ｅ１の間にカソード層Ｓ２が設けられている。この場合も、カソード層Ｓ２の断面は、ベース層Ｓ１よりも小さい。このように、ベース層Ｓ１は、その一部の断面が小さくなる部分を有していても良い。
【００６６】
このような形状を有する半導体装置１１２、１１３及び１１４によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００６７】
なお、上記の半導体装置１１０、１１１、１１２、１１３及び１１４において、第１絶縁層Ｉ１は、カソード層Ｓ２の部分Ｓ２１を除いた部分に埋め込まれつつ、ベース層Ｓ１とカソード電極Ｅ１との間に設けられることで、ベース層Ｓ１とカソード電極Ｅ１とが直接接していない。すなわち、断面がベース層Ｓ１よりも小さいカソード層Ｓ２が、ベース層Ｓ１とカソード電極Ｅ１との間の電流経路となる。
【００６８】
図９は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図９（ａ）に表したように、本実施形態に係る別の半導体装置１１５においては、カソード層Ｓ２は、ベース層Ｓ１よりも断面が小さく、そして、断面積が２段階で変化している。そして、第１絶縁層Ｉ１は、カソード層Ｓ２の断面積が最も小さい部分に埋め込まれて設けられている。  
このような形状を有する半導体装置１１５によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００６９】
半導体装置１１５は、例えば以下のようにして製造することができる。すなわち、例えば、まず、ベース層Ｓ１となるｎ−シリコン基板の一部にマスクを形成し、その状態で、ｎ−シリコン基板の一部にｎ型の不純物となるリン（Ｐ）やヒ素（Ａｓ）等を拡散法や注入法等で導入することで、カソード層Ｓ２となる層を形成する。そして、マスクを除去した後に、ｎ−シリコン基板と、カソード層Ｓ２となる層と、を途中の深さまで取り除き、ベース層Ｓ１とカソード層Ｓ２とを形成する。そして、取り除かれた部分に第１絶縁層Ｉ１となる例えばＳｉＯ２を埋め込み、必要に応じてＣＭＰ処理を行い、この後、カソード層Ｓ２と第１絶縁層Ｉ１との上にカソード電極Ｅ１となるアルミニウムなどの導電層を形成し、さらに、既に説明した方法によって、アノード層Ｓ３及びアノード電極Ｅ２を形成する。
【００７０】
また、他の製造方法として以下を採用することもできる。すなわち、例えば、まず、ベース層Ｓ１となるｎ−シリコン基板の一部を取り除く。そして、その取り除かれた部分に第１絶縁層Ｉ１となる例えばＳｉＯ２を埋め込み、必要に応じてＣＭＰ処理を行う。その後、第１絶縁層Ｉ１をマスクにして、ｎ−シリコン基板の一部にｎ型の不純物となるリン（Ｐ）やヒ素（Ａｓ）等を拡散法や注入法等で導入することで、カソード層Ｓ２が形成される。この時、ｎ型の不純物は、ｎ−シリコン基板の第１絶縁層Ｉ１で遮蔽された部分に拡散し、これにより、カソード層Ｓ２は２段階の断面を有する形状で形成される。この後、既に説明した方法によって、カソード電極Ｅ１、アノード層Ｓ３及びアノード電極Ｅ２を形成して、半導体装置１１５が作製される。
【００７１】
なお、上記において、ｎ型の不純物の導入の方法やその条件によって、カソード層Ｓ２の形状が制御可能である。すなわち、カソード層Ｓ２において、断面積がほぼ１段階である柱状の形状を形成することもでき、カソード層Ｓ２において、断面積が大きく異なる２段階の形状を形成することもできる。
【００７２】
図９（ｂ）に表したように、本実施形態に係る別の半導体装置１１６においては、カソード層Ｓ２は、ベース層Ｓ１よりも断面が小さく、そして、断面積が２段階で変化している。そして、第１絶縁層Ｉ１は、カソード層Ｓ２の断面積が最も小さい部分に埋め込まれて設けられている。そして、カソード層Ｓ２及び第１絶縁層Ｉ１と、ベース層Ｓ１と、の間に、ベース層Ｓ１よりも不純物濃度が高く、カソード層Ｓ２よりも不純物濃度が低いｎ層Ｓ９が設けられている。  
このような形状を有する半導体装置１１６によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００７３】
半導体装置１１６は、半導体装置１１５に関して説明した製造方法の一部を変更して製造することができる。例えば、ベース層Ｓ１となるｎ−シリコン基板の第１面Ｍ１の側にｎ層Ｓ９を設け、ｎ層Ｓ９の一部にマスクを設け、ｎ層Ｓ９の一部にｎ型の不純物となるリン（Ｐ）やヒ素（Ａｓ）等を拡散法や注入法等で導入することで、カソード層Ｓ２となる層を形成する。そして、マスクを除去した後、ｎ層Ｓ９と、カソード層Ｓ２となる層と、を途中の深さまで取り除く。そして、取り除かれた部分に第１絶縁層Ｉ１となる例えばＳｉＯ２を埋め込み、必要に応じてＣＭＰ処理を行い、この後、既に説明した方法によって、カソード電極Ｅ１、アノード層Ｓ３及びアノード電極Ｅ２を形成する。
【００７４】
また、別の方法では、ベース層Ｓ１となるｎ−シリコン基板の第１面Ｍ１の側にｎ層Ｓ９を設け、ｎ層Ｓ９の一部を取り除き、そしてその取り除かれた部分に第１絶縁層Ｉ１となるＳｉＯ２を埋め込み、第１絶縁層Ｉ１をマスクにして、ｎ層Ｓ９の一部にｎ型の不純物を導入してカソード層Ｓ２を形成する。そして、既に説明した方法によって、カソード電極Ｅ１、アノード層Ｓ３及びアノード電極Ｅ２を形成して、半導体装置１１６を作製することができる。
【００７５】
図１０は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図１０（ａ）に表したように、本実施形態に係る別の半導体装置１２１においては、カソード層Ｓ２の全体の部分において、その断面はベース層Ｓ１よりも小さい。そして、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部を露出している。すなわち、本具体例では、第１絶縁層Ｉ１は、埋め込まれて形成されているのではなく、ベース層Ｓ１とカソード層Ｓ２の表面に、ベース層Ｓ１を覆いつつ、カソード層Ｓ２の少なくとも一部を露出して設けられている。
【００７６】
このような形状を有する半導体装置１２１においても、カソード層Ｓ２の断面はベース層Ｓ１よりも小さい。これにより、半導体装置１２１によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００７７】
半導体装置１２１は、例えば以下のようにして製造することができる。すなわち、例えば、まず、ベース層Ｓ１となるｎ−シリコン基板の例えば裏側の面に、カソード層Ｓ２が設けられるべき位置に対応する部分を除いて、ＳｉＯ２層を形成して第１絶縁層Ｉ１を形成する。その後、第１絶縁層Ｉ１をマスクにして、ｎ−シリコン基板の一部にｎ型の不純物となるリン（Ｐ）やヒ素（Ａｓ）等を拡散法や注入法等で導入することで、カソード層Ｓ２が形成される。この後、既に説明した方法によって、カソード電極Ｅ１、アノード層Ｓ３及びアノード電極Ｅ２を形成して、半導体装置１２１が作製される。
【００７８】
このように、半導体装置１２１の構成においては、ベース層Ｓ１やカソード層Ｓ２の一部を取り除く工程が不要であり、製造が容易であることが利点である。
【００７９】
図１０（ｂ）に表したように、本実施形態に係る別の半導体装置１２２においては、カソード層Ｓ２の全体の部分において、その断面はベース層Ｓ１よりも小さい。そして、第１絶縁層Ｉ１は、ベース層Ｓ１とカソード層Ｓ２との表面に、ベース層Ｓ１を覆いつつ、カソード層Ｓ２の少なくとも一部を露出して設けられている。そして、カソード層Ｓ２及び第１絶縁層Ｉ１と、ベース層Ｓ１と、の間に、ベース層Ｓ１よりも不純物濃度が高く、カソード層Ｓ２よりも不純物濃度が低いｎ層Ｓ９が設けられている。  
このような形状を有する半導体装置１２２によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００８０】
半導体装置１２２は、半導体装置１２１に関して説明した製造方法の一部を変更して製造することができる。例えば、ベース層Ｓ１の第１面Ｍ１の側にｎ層Ｓ９を設け、カソード層Ｓ２が設けられるべき位置に対応する部分を除いて、ＳｉＯ２層を形成して第１絶縁層Ｉ１を形成する。その後、第１絶縁層Ｉ１をマスクにして、ｎ層Ｓ９の一部にｎ型の不純物となるリン（Ｐ）やヒ素（Ａｓ）等を、拡散法や注入法等で導入することで、カソード層Ｓ２が形成される。さらに、既に説明した方法によって、カソード電極Ｅ１、アノード層Ｓ３及びアノード電極Ｅ２を形成して、半導体装置１２２が作製される。
【００８１】
半導体装置１２２の構成においても、ベース層Ｓ１やカソード層Ｓ２やｎ層Ｓ９の一部を取り除く工程が不要であり、製造が容易であることが利点である。
【００８２】
図１１は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図１１（ａ）に表したように、本実施形態に係る別の半導体装置１２５は、図１０（ａ）に例示した半導体装置１２１において、ベース層Ｓ１のカソード電極Ｅ１に近接した一部の領域に、不活性ドーパント層ＮＡが設けられたものである。不活性ドーパント層ＮＡは、積層方向に対して平行な方向において、カソード層Ｓ２が設けられる位置に対応する位置のベース層Ｓ１の内部、及び、場合によってはベース層Ｓ１の第１絶縁層Ｉ１との界面に設けられる。
【００８３】
このような不活性ドーパント層ＮＡは、ベース層Ｓ１となるｎ−シリコン基板の第１面Ｍ１の全面にｎ型の不純物を導入した後に、第１面Ｍ１に選択的に第１絶縁層Ｉ１を設け、第１絶縁層Ｉ１をマスクにしてレーザを照射する手法によって形成することができる。不活性ドーパント層ＮＡによって、過剰に不純物が導入された場合においても、不純物ドーパント層ＮＡがライフタイムキラーとして働くので、スイッチング損失がさらに抑制できる。
【００８４】
図１１（ｂ）に表したように、本実施形態に係る別の半導体装置１２６においては、図１０（ｂ）に例示した半導体装置１２２において、ｎ層Ｓ９のカソード電極Ｅ１に近接した一部の領域において、不活性ドーパント層ＮＡを設けたものである。不活性ドーパント層ＮＡは、積層方向に対して平行な方向において、カソード層Ｓ２が設けられる位置に対応する位置のｎ層Ｓ９の内部、及び、場合によってはｎ層Ｓ９の第１絶縁層Ｉ１との界面に設けられる。
【００８５】
このような形状を有する半導体装置１２５及び１２６によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００８６】
図１２は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図１２（ａ）に表したように、本実施形態に係る別の半導体装置１３１においては、カソード層Ｓ２の内部に第１絶縁層Ｉ１が埋め込まれて設けられている。この場合は、第１絶縁層Ｉ１が設けられている部分において、カソード層Ｓ２の断面がベース層Ｓ１よりも小さくなっており、その断面が小さくなった部分Ｓ２１を除く部分に第１絶縁層Ｉ１が埋め込まれている。
【００８７】
このような構成の半導体装置１３１は、例えば以下のようにして製造することができる。すなわち、例えば、まず、ベース層Ｓ１となるｎ−シリコン基板の第１面Ｍ１に既に説明した方法のいずれかによってｎ＋層を形成する。その後、所定のマスクなどを介して酸素をｎ＋層中に注入する。ｎ＋層に注入された酸素は、ｎ＋層中のシリコンと結合して酸化シリコンとなり、これにより、第１絶縁層Ｉ１がｎ＋層中に形成される。そして、酸素が注入されなかったｎ＋層の部分がカソード層Ｓ２となる。なお、ｎ＋層中における酸素の注入される位置は、酸素の注入の際の例えば酸素イオンの加速エネルギー等によって制御することができる。そして、既に説明した方法によって、カソード電極Ｅ１、アノード層Ｓ３及びアノード電極Ｅ２を形成して半導体装置１３１が作製される。
【００８８】
図１２（ｂ）に表したように、本実施形態に係る別の半導体装置１３２においては、ベース層Ｓ１の第１面Ｍ１の側の一部に選択的に第１絶縁層Ｉ１が設けられ、第１絶縁層Ｉ１を覆うようにカソード層Ｓ２が設けられている。このような構造は、上記で説明したカソード層Ｓ２となるｎ＋層中に酸素を選択的に注入して形成することもできるし、ベース層Ｓ１の第１面Ｍ１に例えばフォトリソグラフィ技術によって第１絶縁層Ｉ１を形成し、第１絶縁層Ｉ１と、第１絶縁層Ｉ１から露出したベース層Ｓ１と、を覆うようにカソード層Ｓ２を形成することによっても形成できる。
【００８９】
図１２（ｃ）に表したように、本実施形態に係る別の半導体装置１３３においては、図１２（ｂ）に例示した半導体装置１３２において、ベース層Ｓ１と、第１絶縁層Ｉ１及びカソード層Ｓ２と、の間にｎ層Ｓ９が設けられている。このような構造は、ベース層Ｓ１の第１面Ｍ１の側にｎ層Ｓ９を設けた後に、上記で説明したカソード層Ｓ２となるｎ＋層中に酸素を選択的に注入して形成することもできるし、ｎ層Ｓ９の上に例えばフォトリソグラフィ技術によって第１絶縁層Ｉ１を形成し、第１絶縁層Ｉ１と、第１絶縁層Ｉ１から露出したｎ層Ｓ９と、を覆うようにカソード層Ｓ２を形成することによっても形成できる。
【００９０】
このような構造を有する半導体装置１３１、１３２及び１３３においても、カソード層Ｓ２はベース層Ｓ１よりも断面が小さい部分を有しており、これにより、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００９１】
図１３は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図１３（ａ）に表したように、本実施形態に係る別の半導体装置１４１においては、図１に例示した半導体装置１１０において、アノード層Ｓ３のベース層Ｓ１とは反対の側の面に選択的に絶縁層Ｉ３が設けられている。絶縁層Ｉ３は、アノード層Ｓ３の一部を露出しており、アノード電極Ｅ２は、絶縁層Ｉ３と、絶縁層Ｉ３から露出されたアノード層Ｓ３と、を覆うように設けられている。
【００９２】
図１３（ｂ）に表したように、本実施形態に係る別の半導体装置１４２においては、図１０（ａ）に例示した半導体装置１２１において、アノード層Ｓ３のベース層Ｓ１とは反対の側の面に選択的に絶縁層Ｉ３が設けられている。絶縁層Ｉ３は、アノード層Ｓ３の一部を露出しており、アノード電極Ｅ２は、絶縁層Ｉ３と、絶縁層Ｉ３から露出されたアノード層Ｓ３と、を覆うように設けられている。
【００９３】
このように、半導体装置１４１及び１４２においては、アノード層Ｓ３の一部とアノード電極Ｅ２との間に絶縁層Ｉ３を設けることで、アノード層Ｓ３の一部でのみアノード層Ｓ３とアノード電極Ｅ２とが接するので、アノード層Ｓ３を流れる電流を狭窄することができる。すなわち、ベース層Ｓ１、アノード層Ｓ３、絶縁層Ｉ３及びアノード電極Ｅ２に関して見ると、絶縁層Ｉ３（すなわち、この場合の第１絶縁層）は、ベース層Ｓ１（すなわち、第１半導体層）とアノード電極Ｅ２（すなわち、この場合の第１電極）との間に設けられ、ベース層Ｓ１とアノード電極Ｅ２との間に流れる電流を狭窄する。そして、アノード層Ｓ３（すなわち、この場合の第２半導体層）は、絶縁層Ｉ３で狭窄された電流の経路上に少なくとも設けられ、ベース層Ｓ１に含有される不純物濃度よりも高い濃度で不純物を含有し、ｐ型（すなわち、この場合の第１導電型）である。このように、半導体装置１４１及び１４２においては、ベース層Ｓ１、アノード層Ｓ３、絶縁層Ｉ３及びアノード電極Ｅ２の部分に関して、第１の実施形態が適用されている。  
これにより、カソード層Ｓ２に断面がベース層Ｓ１よりも小さい部分を設けることによるカソード層Ｓ２の側での電流狭窄効果に加え、アノード層Ｓ３の側での電流狭窄効果も加わり、スイッチング損失をより低減することができる。
【００９４】
このような構造を有する半導体装置１４１及び１４２によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置が提供される。
【００９５】
なお、図１３（ａ）及び（ｂ）に例示した半導体装置１４１及び１４２におけるベース層Ｓ１、アノード層Ｓ３、絶縁層Ｉ３及びアノード電極Ｅ２の構造は、ＭＯＳＦＥＴの一部に寄生的に形成されるダイオードの構造に近い構成を有している。しかし、両者では、電極及び絶縁性の層が接する半導体層の構造が異なっている。
【００９６】
図１４は、第４の比較例の半導体装置の構成を例示する模式的断面図である。  
すなわち、第４の比較例の半導体装置は、ＭＯＳＦＥＴである。同図に表したように、ＭＯＳＦＥＴ３０１においては、例えば、ドレイン電極３０４、ｎ＋層３０５及びｎ−層３０６が積層され、ｎ−層３０６の表面部分に選択的にｐ層３０７が設けられ、そのｐ層３０７の表面部分に選択的にｎ＋層３０８が形成され、ｎ−層３０６の表面に露出した部分、ｐ層３０７の表面に露出した部分及びｎ＋層３０８の一部の上に、ゲート絶縁膜３０９が設けられ、ゲート絶縁膜３０９の上にゲート電極３１０及び層間絶縁膜３１１が設けられる。そして、その上に、ｐ層３０７及びｎ＋層３０８に接続されたソース電極３１２が設けられる。このような構成を有するＭＯＳＦＥＴ３０１において、ドレイン電極３０４、ｎ＋層３０５、ｎ−層３０６、ｐ層３０７及びソース電極３１２の経路において、ｎ＋層３０５をカソードとし、ｐ層３０７をアノードとするダイオードが形成される。  
このとき、ＭＯＳＦＥＴ３０１においては、ソース電極３１２は、高濃度で不純物を含有するｐ型半導体層（すなわちｐ層３０７）と、高濃度で不純物を含有するｎ型半導体層（すなわちｎ＋層３０８）と、の両方に接している。また、ゲート絶縁膜３０９及び層間絶縁膜３１１を含む絶縁性の層は、低濃度で不純物を含有するｎ−層３０６を別にしても、高濃度で不純物を含有するｐ型半導体層（すなわちｐ層３０７）と、高濃度で不純物を含有するｎ型半導体層（すなわちｎ＋層３０８）と、の両方に接する。
【００９７】
これに対して、図１３（ａ）及び（ｂ）に例示した半導体装置１４１及び１４２では、アノード電極Ｅ２は、高濃度で不純物を含有するｐ型半導体層（すなわちアノード層Ｓ３）のみに接しており、ｎ型半導体層には接していない。また、絶縁層Ｉ３も、高濃度で不純物を含有するｐ型半導体層（アノード層Ｓ３）に接して設けられ、高濃度で不純物を含有するｎ型半導体層には接していない。このように、本実施形態に係る半導体装置１４１及び１４２は、ＭＯＳＦＥＴ３０１に形成されるダイオードとは構造が異なる。
【００９８】
なお、上記の半導体装置１１５、１２１、１２５、１３１、１３２、１４１及び１４２において、第１絶縁層Ｉ１は、カソード層Ｓ２の部分Ｓ２１を除いた部分に埋め込まれ、または、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部を露出しており、第１絶縁層Ｉ１がベース層Ｓ１とカソード電極Ｅ１との間に設けられることで、ベース層Ｓ１とカソード電極Ｅ１とが直接接していない。すなわち、カソード層Ｓ２の断面がベース層Ｓ１よりも小さい部分が、ベース層Ｓ１とカソード電極Ｅ１との間の狭窄された電流経路となる。
【００９９】
同様に、上記の半導体装置１１６、１２２、１２６及び１３３において、第１絶縁層Ｉ１は、カソード層Ｓ２の部分Ｓ２１を除いた部分に埋め込まれ、または、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部を露出し、第１絶縁層Ｉ１がベース層Ｓ１及びｎ＋層Ｓ９と、カソード電極Ｅ１と、の間に設けられることで、ベース層Ｓ１及びｎ＋層Ｓ９と、カソード電極Ｅ１と、が直接接していない。すなわち、カソード層Ｓ２の断面がベース層Ｓ１よりも小さい部分が、ベース層Ｓ１とカソード電極Ｅ１との間の狭窄された電流経路となる。
【０１００】
また、上記の半導体装置１４１及び１４２において、絶縁層Ｉ３によりベース層Ｓ１とアノード電極Ｅ２との間に流れる電流が狭窄される。すなわち、絶縁層Ｉ３の開口部分に対応したアノード層Ｓ３の部分が、ベース層Ｓ１とアノード電極Ｅ２との間の狭窄された電流経路となっている。
【０１０１】
（第２の実施の形態）
図１５は、本発明の第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
すなわち、同図（ａ）は本実施形態に係る半導体装置１５１の構成を例示しており、同図（ｂ）は、本実施形態に係る別の半導体装置１５２の構成を例示している。
【０１０２】
図１５（ａ）に表したように、本発明の第２の実施形態に係る半導体装置１５１は、ベース層Ｓ１ａ（第１半導体層）と、アノード層Ｓ２ａ（第２半導体層）と、第１絶縁層Ｉ１ａと、アノード電極Ｅ１ａ（第１電極）と、を備える。
【０１０３】
アノード電極Ｅ１ａは、ベース層Ｓ１ａの第１面Ｍ１ａの側に設けられる。  
そして、第１絶縁層Ｉ１ａは、ベース層Ｓ１ａとアノード電極Ｅ１ａとの間に設けられ、ベース層Ｓ１ａとアノード電極Ｅ１ａとの間に流れる電流を狭窄する。  
そして、アノード層Ｓ２ａは、第１絶縁層Ｉ１ａで狭窄された電流の経路上に少なくとも設けられ、ベース層Ｓ１ａに含有される不純物濃度よりも高い濃度で不純物を含有し、第１導電型を有する。
【０１０４】
すなわち、アノード層Ｓ２ａは、ベース層Ｓ１ａの第１面Ｍ１ａの側に設けられ、第１面Ｍ１ａに対して平行な平面で切断した時の断面の大きさがベース層Ｓ１ａの断面よりも小さい部分Ｓ２１ａを有し、アノード層Ｓ２ａは、ベース層Ｓ１ａに含有される不純物濃度よりも高い濃度で不純物を含有する。そして、アノード層Ｓ２ａに含有される不純物濃度は、ベース層Ｓ１ａの側よりもアノード電極Ｅ１ａの側が高い。アノード層Ｓ２ａにおいて、断面の大きさがベース層Ｓ１の断面よりも小さい上記の部分Ｓ２１ａは、第１絶縁層Ｉ１で狭窄された電流の経路である。
【０１０５】
アノード層Ｓ２ａは、ｐ型の導電型を有する。ここで、ｐ型の導電型を第１導電型とし、ｎ型の導電型を第２導電型とする。ただし、本発明の実施形態において、第１導電型と第２導電型とを相互に入れ替えても良い。以下では、第１導電型がｐ型であり、第２導電型がｎ型であるとして説明する。すなわち、アノード層Ｓ２ａはｐ層である。
【０１０６】
なお、ベース層Ｓ１ａは、アノード層Ｓ２ａの導電型に係わらず、ｎ型でも良く、ｐ型でもい。以下では、ベース層Ｓ１ａが、ｎ型の導電性を有する場合、すなわち、ベース層Ｓ１ａがｎ−層である場合として説明する。
【０１０７】
第１絶縁層Ｉ１ａは、アノード層Ｓ２ａのベース層Ｓ１ａの断面よりも小さい部分Ｓ２１ａを除いた部分に埋め込まれている。ただし、後述するように、第１絶縁層Ｉ１ａは、アノード層Ｓ２ａのベース層Ｓ１ａの断面よりも小さい部分Ｓ２１ａを除いた部分に埋め込まれた部分を有する、及び、アノード層Ｓ２ａのベース層Ｓ１ａとは反対の側に設けられ、アノード層Ｓ２ａの少なくとも一部を露出する、の少なくともいずれかの状態で設けられる。
そして、アノード電極Ｅ１ａは、アノード層Ｓ２ａのベース層Ｓ１ａとは反対の側に設けられ、アノード層Ｓ２ａの少なくとも一部と電気的に接続されている。
【０１０８】
また、本具体例では、半導体装置１５１は、カソード層Ｓ３ａ（第３半導体層）と、カソード電極Ｅ２ａ（第２電極）と、をさらに有する。
【０１０９】
カソード層Ｓ３ａは、ベース層Ｓ１ａの第１面Ｍ１ａとは反対の第２面Ｍ２ａの側に設けられ、ベース層Ｓ１ａに含有される不純物濃度よりも高い濃度で不純物を含有する。そして、カソード層Ｓ３ａに含有される不純物濃度は、ベース層Ｓ１ａの側よりもカソード電極Ｅ２ａの側が高い。カソード層Ｓ３ａは第２導電型を有する。すなわち、本具体例では、カソード層Ｓ３ａはｎ型の導電型を有し、カソード層Ｓ３ａはｎ＋層である。
【０１１０】
カソード電極Ｅ２ａは、カソード層Ｓ３ａのベース層Ｓ１ａとは反対の側に設けられ、カソード層Ｓ３ａと電気的に接続されている。
【０１１１】
なお、アノード層Ｓ２ａにおける不純物濃度は、ベース層Ｓ１ａにおける不純物濃度よりも高い。そして、また、カソード層Ｓ３ａにおける不純物濃度は、ベース層Ｓ１における不純物濃度よりも高い。
このように、本実施形態に係る半導体装置１５１は、ＰＮ型（ＰＩＮ型）のダイオードであり、第１の実施形態に係る半導体装置１１０と同様に各種の用途に利用できる。また、半導体装置１５１の各構成要素に関しては、半導体装置１１０に関して説明した構成及び材料を適用することができ、また、半導体装置１１０の製造方法に説明した方法を適宜変形して応用して製造することができる。
【０１１２】
本実施形態に係る半導体装置１５１は、半導体装置１１０と同様の機構によって同様の効果を発揮する。すなわち、半導体装置１５１は、アノード層Ｓ２ａの一部を取り除いた構造を有しており、これにより、アノード層Ｓ２ａの断面をベース層Ｓ１ａよりも小さくしている。これにより、良好なコンタクトを得るためにアノード層Ｓ２ａにおける不純物濃度を充分に高くしても、大電流駆動時に注入されて蓄積されるキャリアが少ないので、スイッチング損失が少なくできる。そして、小電流駆動時において、波形振動が抑えられる。そして、アノード層Ｓ２ａが取り除かれた部分に第１絶縁層Ｉ１ａを設け、アノード層Ｓ２ａが取り除かれた部分において、アノード電極Ｅ１ａとベース層Ｓ１ａとの距離を一定以上にしてアノード層Ｓ２ａ以外の部分を除いてこれらを電気的に絶縁できるので、漏れ電流が大きくなることがない。
【０１１３】
このように、本実施形態に係る半導体装置１５１によれば、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置を提供することができる。
【０１１４】
また、図１５（ｂ）に表したように、本実施形態に係る別の半導体装置１５２においては、半導体装置１５１に対してカソード層Ｓ３ａの構造が変形されている。すなわち、ベース層Ｓ１ａの第２面Ｍ２ａの側に、ｎ層Ｓ９ａが設けられ、その一部にカソード層Ｓ３ａが設けられている。この場合も、波形振動を抑制しスイッチング損失を低減できる。
【０１１５】
すなわち、アノード層Ｓ２ａの断面をベース層Ｓ１ａよりも小さくし、残余の部分に第１絶縁層Ｉ１ａを設ける構造であれば、漏れ電流を増大させることなく波形振動を抑制し、スイッチング損失が少なくでき、カソード層Ｓ３ａの側の構造は任意である。
【０１１６】
なお、上記の半導体装置１５１及び１５２において、第１絶縁層Ｉ１ａは、アノード層Ｓ２ａの部分Ｓ２１ａを除いた部分に埋め込まれつつ、ベース層Ｓ１ａとアノード電極Ｅ１ａとの間に設けられることで、ベース層Ｓ１ａとアノード電極Ｅ１ａとが直接接していない。すなわち、アノード層Ｓ２ａの断面がベース層Ｓ１ａよりも小さい部分Ｓ２１ａが、ベース層Ｓ１ａとアノード電極Ｅ１ａとの間の狭窄された電流経路となる。
【０１１７】
なお、図１５（ａ）及び（ｂ）に例示した半導体装置１５１及び１５２の構造も、ＭＯＳＦＥＴの一部に寄生的に形成されるダイオードの構造とは異なる。  
すなわち、半導体装置１５１及び１５２では、アノード電極Ｅ１ａは、高濃度で不純物を含有するｐ型半導体層（すなわちアノード層Ｓ２ａ）のみに接しており、ｎ型半導体層には接していない。また、第１絶縁層Ｉ１も、高濃度で不純物を含有するｐ型半導体層（アノード層Ｓ２ａ）に接して設けられ、高濃度で不純物を含有するｎ型半導体層には接していない。このように、本実施形態に係る半導体装置１５１及び１５２は、図１４に例示したＭＯＳＦＥＴ３０１に形成されるダイオードとは構造が異なる。
【０１１８】
（第３の実施の形態）
図１６は、本発明の第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
すなわち、同図（ａ）は本実施形態に係る半導体装置１６１の構成を例示しており、同図（ｂ）は、本実施形態に係る別の半導体装置１６２の構成を例示している。
【０１１９】
図１６（ａ）に表したように、本発明の第３の実施形態に係る半導体装置１６１は、第１の実施形態に係る半導体装置１１０において、アノード層Ｓ３の断面をベース層Ｓ１よりも小さくしたものである。すなわち、第１の実施形態と第２の実施形態とを同時に実施したものである。
【０１２０】
すなわち、半導体装置１６１は、ベース層Ｓ１（第１半導体層）と、ベース層Ｓ１の第１面Ｍ１の側に設けられたカソード電極Ｅ１（第１電極）と、ベース層Ｓ１とカソード電極Ｅ１との間に設けられ、ベース層Ｓ１とカソード電極Ｅ１との間に流れる電流を狭窄する第１絶縁層Ｉ１と、第１絶縁層Ｉ１で狭窄された電流の経路上に少なくとも設けられ、前記第１半導体層に含有される不純物濃度よりも高い濃度で不純物を含有する第１導電型のカソード層Ｓ２（第２半導体層）と、を備える。  
そして、半導体層１６１は、ベース層Ｓ１の第１面Ｍ１とは反対の第２面Ｍ２の側に設けられ、ベース層Ｓ１に含有される不純物濃度よりも高い濃度で不純物を含有する第２導電型のアノード層Ｓ３（第３半導体層）と、アノード層Ｓ３のベース層Ｓ１とは反対の側に設けられ、アノード層Ｓ３と電気的に接続されたアノード電極Ｅ２（第２電極）と、をさらに備える。  
そして、半導体装置１６１は、ベース層Ｓ１とアノード電極Ｅ２との間に設けられ、ベース層Ｓ１とアノード電極Ｅ２との間に流れる電流を狭窄する第２絶縁層Ｉ２をさらに備え、アノード層Ｓ３は、第２絶縁層Ｉ２で狭窄された電流の経路上に少なくとも設けられる。
【０１２１】
すなわち、アノード層Ｓ３（第３半導体層）は、第２面Ｍ２に対して平行な平面で切断した時の断面の大きさがベース層Ｓ１（第１半導体層）の断面よりも小さい部分Ｓ３１を少なくとも一部を有している。そして、半導体装置１６１は、アノード層Ｓ３のベース層Ｓ１の断面よりも小さい部分Ｓ３１を除いた部分に埋め込まれた部分を有する第２絶縁層Ｉ２をさらに備えている。アノード層Ｓ３において、断面の大きさがベース層Ｓ１の断面よりも小さい上記の部分Ｓ３１は、第２絶縁層Ｉ２で狭窄された電流の経路である。
【０１２２】
なお、後述するように、第２絶縁層Ｉ２は、アノード層Ｓ３のベース層Ｓ１の断面よりも小さい部分Ｓ３１を除いた部分に埋め込まれた部分を有する、及び、アノード層Ｓ３のベース層Ｓ１とは反対の側に設けられ、アノード層Ｓ３の少なくとも一部を露出する、の少なくともいずれかで設けられる。
【０１２３】
本具体例では、カソード層Ｓ２及びアノード層Ｓ３の両方が、その一部が削られ、その削られた部分に、第１絶縁層Ｉ１及び第２絶縁層Ｉ２がそれぞれ埋め込まれて設けられている。  
このような構成の半導体装置１６１も、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置を提供することができる。
【０１２４】
また、図１６（ｂ）に表したように、本実施形態に係る別の半導体装置１６２では、アノード層Ｓ３の一部が削られ、その削られた部分に第２絶縁層Ｉ２が埋め込まれて設けられている。一方、カソード層Ｓ２の側では、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部を露出するように設けられている。  
このような構成の半導体装置１６２も、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置を提供することができる。
【０１２５】
なお、半導体装置１６１及び１６２のアノード側の部分の構造も、ＭＯＳＦＥＴの一部に寄生的に形成されるダイオードの構造とは異なる。  
すなわち、半導体装置１６１及び１６２において、アノード電極Ｅ２は、高濃度で不純物を含有するｐ型の半導体層に接して設けられ、高濃度で不純物を含有するｎ型の半導体層には接しない。また、第２絶縁層Ｉ２も、高濃度で不純物を含有するｐ型の半導体層に接して設けられ、高濃度で不純物を含有するｎ型の半導体層には接しない。
【０１２６】
図１７は、本発明の第３の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図１７（ａ）に表したように、本実施形態に係る別の半導体装置１６３では、カソード層Ｓ２の一部が削られ、その削られた部分に第１絶縁層Ｉ１が埋め込まれて設けられている。一方、アノード層Ｓ３の側では、第２絶縁層Ｉ２は、アノード層Ｓ３のベース層Ｓ１とは反対の側に設けられ、アノード層Ｓ３の少なくとも一部を露出するように設けられている。
【０１２７】
図１７（ｂ）に表したように、本実施形態に係る別の半導体装置１６４では、カソード層Ｓ２の側では、第１絶縁層Ｉ１は、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部を露出するように設けられている。一方、アノード層Ｓ３の側でも、第２絶縁層Ｉ２は、アノード層Ｓ３のベース層Ｓ１とは反対の側に設けられ、アノード層Ｓ３の少なくとも一部を露出するように設けられている。
【０１２８】
このような構成の半導体装置１６３及び１６４も、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置を提供することができる。
【０１２９】
なお、半導体装置１６３及び１６４のアノード側の部分の構造も、ＭＯＳＦＥＴの一部に寄生的に形成されるダイオードの構造とは異なる。  
すなわち、半導体装置１６３及び１６４において、アノード電極Ｅ２は、高濃度で不純物を含有するｐ型の半導体層に接して設けられ、高濃度で不純物を含有するｎ型の半導体層には接しない。また、第２絶縁層Ｉ２は、低濃度で不純物を含有するベース層Ｓ１（ｎ−層）を別にして、高濃度で不純物を含有するｐ型の半導体層に接して設けられ、高濃度で不純物を含有するｎ型の半導体層には接しない。
【０１３０】
なお、上記の半導体装置１６１、１６２、１６３及び１６４において、第１絶縁層Ｉ１は、カソード層Ｓ２の部分Ｓ２１を除いた部分に埋め込まれ、または、カソード層Ｓ２のベース層Ｓ１とは反対の側に設けられ、カソード層Ｓ２の少なくとも一部を露出しており、第１絶縁層Ｉ１がベース層Ｓ１とカソード電極Ｅ１との間に設けられることで、ベース層Ｓ１とカソード電極Ｅ１とが直接接していない。すなわち、カソード層Ｓ２の断面がベース層Ｓ１よりも小さい部分が、ベース層Ｓ１とカソード電極Ｅ１との間の狭窄された電流経路となる。
【０１３１】
そして、第２絶縁層Ｉ２は、アノード層Ｓ３の部分Ｓ３１を除いた部分に埋め込まれ、または、アノード層Ｓ３のベース層Ｓ１とは反対の側に設けられ、アノード層Ｓ３の少なくとも一部を露出しており、第２絶縁層Ｉ２がベース層Ｓ１とアノード電極Ｅ２との間に設けられることで、ベース層Ｓ１とアノード電極Ｅ２とが直接接していない。すなわち、アノード層Ｓ３の断面がベース層Ｓ１よりも小さい部分が、ベース層Ｓ１とアノード電極Ｅ２との間の狭窄された電流経路となる。
【０１３２】
（第４の実施の形態）
第４の実施形態は、本発明の実施形態をＩＧＢＴに応用した例である。  
図１８は、本発明の第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
すなわち、同図（ａ）は、本実施形態に係る半導体装置１８１の構成を例示しており、同図（ｂ）は、本実施形態に係る別の半導体装置１８２の構成をそれぞれ例示している。  ただし、これらの図は、本実施形態に係るＩＢＧＴの１つのセルの１／２の構造を例示しており、１つのセルは、これらの図中に例示された構造を図の上下で折り返した構造を有することができ、さらに、ＩＧＢＴは、このような構造のセルを複数有することができる。
【０１３３】
図１８（ａ）に表したように、本発明の第４の実施形態に係る半導体装置１８１は、ベース層Ｓ１ｂ（第１半導体層）と、コレクタ層Ｓ２ｂ（第２半導体層）と、第１絶縁層Ｉ１ｂと、コレクタ電極Ｅ１ｂ（第１電極）と、を備える。
【０１３４】
コレクタ電極Ｅ１ｂは、ベース層Ｓ１ｂの第１面Ｍ１ｂの側に設けられる。  
そして、第１絶縁層Ｉ１は、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとの間に設けられ、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとの間に流れる電流を狭窄する。  
そして、コレクタ層Ｓ２ｂは、第１絶縁層Ｉ１ｂで狭窄された電流の経路上に少なくとも設けられ、ベース層Ｓ１ｂに含有される不純物濃度よりも高い濃度で不純物を含有し、第１導電型を有する。
【０１３５】
すなわち、コレクタ層Ｓ２ｂは、ベース層Ｓ１ｂの第１面Ｍ１ｂの側に設けられ、第１面Ｍ１ｂに対して平行な平面で切断した時の断面の大きさがベース層Ｓ１ｂの断面よりも小さい部分Ｓ２１ｂを少なくとも一部に有し、ベース層Ｓ１ｂに含有される不純物濃度よりも高い濃度で不純物を含有する。コレクタ層Ｓ２ｂにおいて、断面の大きさがベース層Ｓ１ｂの断面よりも小さい上記の部分Ｓ２１ｂは、第１絶縁層Ｉ１ｂで狭窄された電流の経路である。
【０１３６】
コレクタ層Ｓ２ｂは、ｐ型の導電型を有する。ここで、ｐ型の導電型を第１導電型とし、ｎ型の導電型を第２導電型とする。ただし、本発明の実施形態において、第１導電型と第２導電型とを相互に入れ替えても良い。以下では、第１導電型がｐ型であり、第２導電型がｎ型であるとして説明する。すなわち、コレクタ層Ｓ２ｂはｐ＋層である。
【０１３７】
本具体例では、ベース層Ｓ１ｂは、ｎ型の導電性を有する。すなわち、ベース層Ｓ１ｂはｎ−層である。
【０１３８】
第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂの断面よりも小さい部分Ｓ２１ｂを除いた部分に埋め込まれている。ただし、後述するように、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂの断面よりも小さい部分Ｓ２１ｂを除いた部分に埋め込まれた部分を有する、及び、コレクタ層Ｓ２ｂのベース層Ｓ１ｂとは反対の側に設けられ、コレクタ層Ｓ２ｂの少なくとも一部を露出する、の少なくともいずれかの状態で設けられる。本具体例では、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂの部分Ｓ２１ｂを除いた部分に埋め込まれている。
【０１３９】
そして、コレクタ電極Ｅ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂとは反対の側に設けられ、コレクタ層Ｓ２ｂの少なくとも一部と電気的に接続されている。
【０１４０】
さらに、半導体装置１８１は、ベース層Ｓ１ｂの第１面Ｍ１ｂとは反対の第２面Ｍ２ｂの側に設けられ、ベース層Ｓ１ｂに含有される不純物濃度よりも高い濃度で不純物を含有する第１導電型（ｐ型）を有するエミッタ層Ｓ４ｂ（第４半導体層）と、エミッタ層Ｓ４ｂ内に設けられ、第２導電型を有するｎ＋層Ｓ５ｂ（第５半導体層）と、ベース層Ｓ１ｂとｎ＋層Ｓ５ｂとの間のエミッタ層Ｓ４ｂにゲート絶縁膜ＧＩを介して設けられたゲート電極ＧＥと、エミッタ層Ｓ４ｂに電気的に接続されたエミッタ電極Ｅ２ｂ（第２電極）と、を備える。
【０１４１】
すなわち、本実施形態に係る半導体装置１８１は、ＩＧＢＴのコレクタ層Ｓ２ｂの一部が削られ、その削られた部分に第１絶縁層Ｉ１ｂが埋め込まれて設けられている。  
これにより、コレクタ層Ｓ２ｂの断面をベース層Ｓ１ｂよりも小さくし、コレクタ層Ｓ２ｂにおける不純物濃度を充分に高くしても、大電流駆動時に注入されて蓄積されるキャリアが少ないので、スイッチング損失が少なくできる。そして、小電流駆動時において、波形振動が抑えられる。そして、コレクタ層Ｓ２ｂが取り除かれた部分に第１絶縁層Ｉ１ｂを設け、コレクタ層Ｓ２ｂが取り除かれた部分において、コレクタ電極Ｅ１ｂとベース層Ｓ１ｂとの距離を一定以上にしてコレクタ層Ｓ２ｂの部分を除いてこれらを電気的に絶縁できるので、漏れ電流が大きくなることがない。
【０１４２】
このように、本実施形態に係る半導体装置１８１によれば、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置であるＩＧＢＴを提供することができる。
【０１４３】
なお、本具体例においては、エミッタ層Ｓ４ｂのベース層Ｓ１ｂとは反対の側に絶縁層Ｉ４ｂが設けられており、エミッタ電極Ｅ２ｂは、エミッタ層Ｓ４ｂと絶縁層Ｉ４ｂとを覆うように設けられている。このように、エミッタ電極Ｅ２ｂの一部がエミッタ層Ｓ４ｂの一部と接するようにすることで、電流の経路を狭窄することができ、これによって、さらに、蓄積されるキャリアを少なくし、スイッチング損失をさらに低減することもできる。
【０１４４】
図１８（ｂ）に表したように、本実施形態に係る別の半導体装置１８２においては、コレクタ層Ｓ２ｂの断面は全てにおいて、ベース層Ｓ１ｂよりも小さい。そして、コレクタ層Ｓ２ｂの一部が削られて、コレクタ層Ｓ２ｂは、さらに断面が小さい部分Ｓ２１ｂを有する。そして、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂの断面が小さい部分Ｓ２１ｂを除いた部分に埋め込まれ、コレクタ層Ｓ２ｂの少なくとも一部を露出して、ベース層Ｓ１ｂ及びコレクタ層Ｓ２ｂに接して設けられている。
【０１４５】
このような構成を有する半導体装置１８２によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置であるＩＧＢＴを提供することができる。
【０１４６】
なお、半導体装置１８１及び１８２において、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂの部分Ｓ２１ｂを除いた部分に埋め込まれつつ、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとの間に設けられることで、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとが直接接していない。
【０１４７】
図１９は、本発明の第４の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
ただし、これらの図も、本実施形態に係るＩＢＧＴの１つのセルの１／２の構造を例示しており、１つのセルは、これらの図中に例示された構造を図の上下で折り返した構造を有することができ、さらに、ＩＧＢＴは、このような構造のセルを複数有することができる。  
図１９（ａ）に表したように、本実施形態に係る別の半導体装置１８３においては、断面がベース層Ｓ１ｂよりも小さいコレクタ層Ｓ２ｂが設けられている。そして、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂとは反対の側に、コレクタ層Ｓ２ｂの少なくとも一部を露出するように設けられている。
【０１４８】
図１９（ｂ）に表したように、本実施形態に係る別の半導体装置１８４においては、断面がベース層Ｓ１ｂよりも小さいコレクタ層Ｓ２ｂが設けられ、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂとは反対の側に、コレクタ層Ｓ２ｂの少なくとも一部を露出するように設けられている。そして、ベース層Ｓ１ｂの第１面Ｍ１の側にｎ層Ｓ９ｂが設けられ、ｎ層Ｓ９ｂの一部が除かれ、その部分にコレクタ層Ｓ２ｂが設けられている。
【０１４９】
図１９（ｃ）に表したように、本実施形態に係る別の半導体装置１８５においては、断面がベース層Ｓ１ｂよりも小さいコレクタ層Ｓ２ｂが設けられ、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂとは反対の側に、コレクタ層Ｓ２ｂの少なくとも一部を露出するように設けられている。そして、ベース層Ｓ１ｂの第１面Ｍ１の側の一部が除かれ、その除かれた部分にｎ層Ｓ９ｂが設けられ、さらに、ｎ層Ｓ９ｂの一部にコレクタ層Ｓ２ｂが設けられている。
【０１５０】
このような構成を有する半導体装置１８３、１８４及び１８５によっても、漏れ電流など他の特性に悪影響を与えず、波形振動を抑制しスイッチング損失を低減した半導体装置であるＩＧＢＴを提供することができる。
【０１５１】
なお、半導体装置１８１、１８２及び１８３において、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂとは反対の側に、コレクタ層Ｓ２ｂの少なくとも一部を露出しつつ、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとの間に設けられ、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとが直接接していない。すなわち、コレクタ層Ｓ２ｂの断面がベース層Ｓ１ｂよりも小さい部分が、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとの間の狭窄された電流経路となる。
【０１５２】
また、半導体装置１８４及び１８５において、第１絶縁層Ｉ１ｂは、コレクタ層Ｓ２ｂのベース層Ｓ１ｂとは反対の側に、コレクタ層Ｓ２ｂの少なくとも一部を露出しつつ、ベース層Ｓ１ｂ及びｎ層Ｓ９ｂと、コレクタ電極Ｅ１ｂとの間に設けられ、ベース層Ｓ１ｂ及びｎ層Ｓ９ｂと、コレクタ電極Ｅ１ｂと、が直接接していない。すなわち、コレクタ層Ｓ２ｂの断面がベース層Ｓ１ｂよりも小さい部分が、ベース層Ｓ１ｂとコレクタ電極Ｅ１ｂとの間の狭窄された電流経路となる。
【０１５３】
なお、上記で説明した第１〜第４の実施形態に係る半導体装置のいずれかにおいて、第１導電型及び第２導電型、すなわち、ｐ型とｎ型とは相互に入れ替え可能である。  
なお、上記で説明した各実施形態及びその変形例において、カソード層Ｓ２、アノード層Ｓ３、アノード層Ｓ２ａ、カソード層Ｓ３ａ、コレクタ層Ｓ２ｂ、エミッタ層Ｓ４ｂ、ｎ＋層Ｓ５ｂ、ｎ層Ｓ９、ｎ層Ｓ９ａ及びｎ層Ｓ９ｂの不純物濃度は、既に図７において説明したような構成によって、複数の段階で変化しても良い。
【０１５４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する半導体層、絶縁層及び電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５５】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１５６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１５７】
【図１】本発明の第１の実施形態に係る半導体装置の構成を例示する模式図である。
【図２】比較例の半導体装置の構成を例示する模式的断面図である。
【図３】本発明の第１の実施形態に係る半導体装置及び第１の比較例の半導体装置におけるキャリア密度を例示する模式的グラフ図である。
【図４】本発明の第１の実施形態に係る半導体装置及び第１の比較例の半導体装置の特性を例示するグラフ図である。
【図５】半導体装置の波形振動の特性を例示するグラフ図である。
【図６】本発明の第１の実施形態に係る半導体装置及び第１の比較例の半導体装置の特性を例示するグラフ図である。
【図７】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式図である。
【図８】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図９】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図１０】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図１１】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図１２】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図１３】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図１４】第４の比較例の半導体装置の構成を例示する模式的断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１７】本発明の第３の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１９】本発明の第４の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【符号の説明】
【０１５８】
１１０〜１１６、１２１、１２２、１２５、１２６、１３１〜１３３、１４１、１４２、１５１、１５２、１６１〜１６４、１８１〜１８５、１９１〜１９３  半導体装置
３０１  ＭＯＳＦＥＴ
３０４  ドレイン電極
３０５  ｎ＋層
３０６  ｎ−層
３０７  ｐ層
３０８  ｎ＋層
３０９  ゲート絶縁膜
３１０  ゲート電極
３１１  層間絶縁膜
３１２  ソース電極
Ｅ１  カソード電極（第１電極）
Ｅ１ａ  アノード電極（第１電極）
Ｅ１ｂ  コレクタ電極（第１電極）
Ｅ２  アノード電極（第２電極）
Ｅ２ａ  カソード電極（第２電極）
Ｅ２ｂ  エミッタ電極（第２電極）
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
Ｉ１、Ｉ１ａ、Ｉ１ｂ  第１絶縁層
Ｉ２  第２絶縁層
Ｉ３  絶縁層
Ｉ４ｂ  絶縁層
Ｍ１、Ｍ１ａ、Ｍ１ｂ  第１面
Ｍ２、Ｍ２ａ、Ｍ２ｂ  第２面
ＮＡ  不活性ドーパント層
Ｓ１、Ｓ１ａ、Ｓ１ｂ  ベース層（第１半導体層）
Ｓ２  カソード層（第２半導体層）
Ｓ２１  部分
Ｓ２１ａ  部分
Ｓ２１ｂ  部分
Ｓ２ａ  アノード層（第２半導体層）
Ｓ２ｂ  コレクタ層（第２半導体層）
Ｓ３  アノード層（第３半導体層）
Ｓ３１  部分
Ｓ３ａ  カソード層（第３半導体層）
Ｓ４ｂ  エミッタ層（第４半導体層）
Ｓ５ｂ  ｎ＋層（第５半導体層）
Ｓ９、Ｓ９ａ、Ｓ９ｂ  ｎ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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