(57)【要約】【課題】オン電流を低下させることなくオフ電流を低減し、画素回路やゲート駆動回路の制御に適用可能な薄膜トランジスタを提供する。【解決手段】薄膜トランジスタ１００は、中央部がチャネルとなる微結晶シリコン層４と、この微結晶シリコン層４上に設けられた非晶質シリコン層５とを備え、ソース電極７およびドレイン電極８を、コンタクト層６ａ、６ｂにそれぞれ接続された下部ソース電極７ａおよび下部ドレイン電極８ａと、この下部ソース電極７ａおよび下部ドレイン電極７ｂの上面に形成された上部ソース電極７ｂおよび上部ドレイン電極８ｂとの２層で構成するとともに、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部をそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対して庇状に突出するように構成した。【選択図】図１
2010192660.tif 000002
【特許請求の範囲】
【請求項１】
透明基板と、
前記透明基板上に設けられたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して設けられ、中央部がチャネルとなる微結晶シリコン層と、
前記微結晶シリコン層上に設けられた非晶質シリコン層と、
前記非晶質シリコン層上の両端部に設けられた一対のコンタクト層と、
前記一対のコンタクト層上にそれぞれ設けられたソース電極およびドレイン電極とを備え、
前記ソース電極および前記ドレイン電極は、前記コンタクト層に接続された下部ソース電極および下部ドレイン電極と、この下部ソース電極および下部ドレイン電極の上面に形成され且つ前記下部ソース電極および前記下部ドレイン電極よりも膜厚の薄い上部ソース電極および上部ドレイン電極との２層で構成されるとともに、
前記上部ソース電極および前記上部ドレイン電極の前記チャネル側端部がそれぞれ前記下部ソース電極および前記下部ドレイン電極の前記チャネル側端部に対して庇状に突出していることを特徴とする薄膜トランジスタ。
【請求項２】
透明基板と、
前記透明基板上に設けられたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して設けられ、中央部がチャネルとなる微結晶シリコン層と、
前記微結晶シリコン層上に設けられた非晶質シリコン層と、
前記非晶質シリコン層上の両端部に設けられた一対のコンタクト層と、
前記一方のコンタクト層上に設けられた下部ソース電極と、
前記他方のコンタクト層上に設けられた下部ドレイン電極と、
前記下部ソース電極、前記下部ドレイン電極および前記コンタクト層を覆うように形成された保護膜と、
前記保護膜に設けられたコンタクトホールを通じて前記下部ソース電極および前記下部ドレイン電極とそれぞれ接続される上部ソース電極および上部ドレイン電極とを備え、
前記上部ソース電極および前記上部ドレイン電極は前記保護膜上に設けられる画素電極と同一の層に形成され、且つ前記下部ソース電極および前記下部ドレイン電極の膜厚よりも薄く形成されるとともに、
前記上部ソース電極および前記上部ドレイン電極の前記チャネル側端部がそれぞれ前記下部ソース電極および下部ドレイン電極の前記チャネル側端部に対して庇状に突出していることを特徴とする薄膜トランジスタ。
【請求項３】
上部ソース電極および上部ドレイン電極のチャネル側端部の突出長さは、０．１μｍ以上であることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】
上部ソース電極のチャネル側端部と上部ドレイン電極の前記チャネル側端部との間に間隙を設けたことを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
下部ソース電極および下部ドレイン電極のチャネル側端部とコンタクト層の前記チャネル側端部とがほぼ同一平面上に形成されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
上部ソース電極および上部ドレイン電極上に、シリコン窒化膜もしくはシリコン酸化膜、またはこれらの多層膜からなる保護膜を形成したことを特徴とする請求項１ないし請求項５のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
上部ソース電極および上部ドレイン電極はアルミニウム合金で形成され、
下部ソース電極および下部ドレイン電極は４Ａ族もしくは５Ａ族もしくは６Ａ族の金属、またはこれらの金属を含む合金で形成されたことを特徴とする請求項１ないし請求項６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
透明基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に中央部がチャネルとなる微結晶シリコン層を形成する工程と、
前記微結晶シリコン層上に非晶質シリコン層を形成する工程と、
前記非晶質シリコン層上にｎ型非晶質シリコン層を形成する工程と、
前記ｎ型非晶質シリコン層上に、第１の金属層を形成する工程と、
前記第１の金属層上に第２の金属層を形成する工程と、
前記第２の金属層をエッチングして、上部ソース電極および上部ドレイン電極を形成する工程と、
前記第１の金属層をエッチングして、下部ソース電極および下部ドレイン電極を形成する工程と、
ＳＦ６を添加したドライエッチングガスを用いたアノード結合モードのドライエッチングによって前記チャネル上の前記ｎ型非晶質シリコン層をエッチングし、一対のコンタクト層を形成する工程とを含み、
前記上部ソース電極および前記上部ドレイン電極の前記チャネル側端部は、それぞれ前記下部ソース電極および前記下部ドレイン電極の前記チャネル側端部に対して庇状に突出するように形成したことを特徴とする薄膜トランジスタの製造方法。
【請求項９】
透明基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に中央部がチャネルとなる微結晶シリコン層を形成する工程と、
前記微結晶シリコン層上に非晶質シリコン層を形成する工程と、
前記非晶質シリコン層上にｎ型非晶質シリコン層を形成する工程と、
前記ｎ型非晶質シリコン層上に、第１の金属層を形成する工程と、
前記第１の金属層をエッチングして、下部ソース電極および下部ドレイン電極を形成する工程と、
ＳＦ６を添加したドライエッチングガスを用いたアノード結合モードのドライエッチングによって前記チャネル上の前記ｎ型非晶質シリコン層をエッチングし、一対のコンタクト層を形成する工程と、
前記下部ソース電極、前記下部ドレイン電極および前記非晶質シリコン層を覆うように保護膜を形成する工程と、
前記保護膜にコンタクトホールを設ける工程と、
前記コンタクトホールを介して前記下部ソース電極と前記下部ドレイン電極と接続された上部ソース電極および上部ドレイン電極を前記保護膜上に形成する工程とを含み、
前記上部ソース電極および前記上部ドレイン電極の前記チャネル側端部は、それぞれ前記下部ソース電極および前記下部ドレイン電極の前記チャネル側端部に対して庇状に突出するように形成したことを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
上部ソース電極および上部ドレイン電極のチャネル側端部の突出長さは、０．１μｍ以上であることを特徴とする請求項８または請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
下部ソース電極および下部ドレイン電極のチャネル側端部とコンタクト層の前記チャネル側端部とがほぼ同一平面上に形成されていることを特徴とする請求項８ないし請求項１０のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
従来の薄膜トランジスタとして、透明基板上に形成されたゲート電極上にゲート絶縁膜を介してチャネル部となる微結晶シリコン層、抵抗層となる非晶質シリコン層、およびコンタクト層となる一対のｎ型非晶質シリコン層を順次形成し、ｎ型非晶質シリコン層上にソース電極およびドレイン電極を形成した後、チャネル部上のｎ型非晶質シリコン層をエッチングで除去したものがある。このような薄膜トランジスタにおいては、微結晶シリコン層上に形成された非晶質シリコン層が抵抗として作用し、ドレイン端部に加わる電界を緩和するため、オフ電流の増加を抑制できる（例えば特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−１１７４号（図１）
【特許文献２】特開２００４−３０４１４０号（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のような薄膜トランジスタにおいては、微結晶シリコン層上に設けた非晶質シリコン層が抵抗として作用するため、オフ電流とともにオン電流も低下して、画素回路や周辺駆動回路に使用するには駆動能力が不足するという問題があった。
一方、オン電流を増加させるために非晶質シリコン層を薄く形成すると、非晶質シリコン層の抵抗が低下するため、オフ電流が増加するという問題があった。
【０００５】
この発明は上記のような問題を解決するためになされたもので、オン電流を低下させることなくオフ電流を低減し、画素回路やゲート駆動回路の制御に適用可能な薄膜トランジスタを得るものである。
【課題を解決するための手段】
【０００６】
この発明に係る薄膜トランジスタは、透明基板と、前記透明基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられ、中央部がチャネルとなる微結晶シリコン層と、前記微結晶シリコン層上に設けられた非晶質シリコン層と、前記非晶質シリコン層上の両端部に設けられた一対のコンタクト層と、前記一対のコンタクト層上にそれぞれ設けられたソース電極およびドレイン電極とを備え、前記ソース電極および前記ドレイン電極は、前記コンタクト層に接続された下部ソース電極および下部ドレイン電極と、この下部ソース電極および下部ドレイン電極の上面に形成され且つ前記下部ソース電極および前記下部ドレイン電極よりも膜厚の薄い上部ソース電極および上部ドレイン電極との２層で構成されるとともに、前記上部ソース電極および前記上部ドレイン電極の前記チャネル側端部がそれぞれ前記下部ソース電極および前記下部ドレイン電極の前記チャネル側端部に対して庇状に突出していることを特徴とするものである。
【発明の効果】
【０００７】
この発明に係る薄膜トランジスタによれば、オン電流を低下させることなくオフ電流を低減でき、薄膜トランジスタを用いたＬＣＤやＯＬＥＤディスプレイ等の表示ムラを低減することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１における薄膜トランジスタの構成を示す断面図である。
【図２】この発明の実施の形態１における薄膜トランジスタの製造工程を示す断面図である。
【図３】この発明の実施の形態１における薄膜トランジスタの製造工程を示す断面図である。
【図４】この発明の実施の形態１における薄膜トランジスタの製造工程を示す断面図である。
【図５】この発明の実施の形態１における薄膜トランジスタの製造工程を示す断面図である。
【図６】この発明の実施の形態１における薄膜トランジスタの製造工程を示す断面図である。
【図７】この発明の実施の形態１における薄膜トランジスタの電圧−電流特性を比較例とともに示す図である。
【図８】図７における比較例の薄膜トランジスタの構成を示す断面図である。
【図９】この発明の実施の形態１における薄膜トランジスタの上部ソース電極および上部ドレイン電極の突出長さとオフ電流との関係を示す図である。
【図１０】この発明の実施の形態２における薄膜トランジスタの構造を示す断面図である。
【図１１】この発明の実施の形態２における薄膜トランジスタの製造工程を示す断面模式図である。
【図１２】この発明の実施の形態２における薄膜トランジスタの製造工程を示す断面模式図である。
【図１３】この発明の実施の形態２における薄膜トランジスタの製造工程を示す断面模式図である。
【図１４】この発明の実施の形態２における薄膜トランジスタの製造工程を示す断面模式図である。
【図１５】この発明の実施の形態２における薄膜トランジスタの製造工程を示す断面模式図である。
【図１６】この発明の実施の形態２における薄膜トランジスタの電圧−電流特性を比較例とともに示す図である。
【図１７】この発明の実施の形態２における薄膜トランジスタの上部ソース電極および上部ドレイン電極の突出長さとオフ電流との関係を示す図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は、この発明の実施の形態１における薄膜トランジスタの構造を示す断面図であり、図２ないし図６はこの発明の実施の形態１における薄膜トランジスタの製造工程を示す断面図である。また、図７および図９はこの発明の実施の形態１における薄膜トランジスタの特性を比較例とともに示す図であり、図８は比較例の構造を示す断面図である。
【００１０】
まず、図１を参照して、実施の形態１における薄膜トランジスタの構成について説明する。
図１において、薄膜トランジスタ１００は、透明なガラス基板１と、このガラス基板１上に設けられたゲート電極２と、このゲート電極２上にゲート絶縁膜３を介して設けられ、中央部がチャネルとなる微結晶シリコン層４と、この微結晶シリコン層４上に設けられた非晶質シリコン層５と、この非晶質シリコン層５上の両端部に設けられ、ｎ型非晶質シリコン層からなる一対のコンタクト層６ａ、６ｂと、このコンタクト層６ａ、６ｂ上にそれぞれ設けられたソース電極７およびドレイン電極８と、表面を保護する保護膜９とを備えている。なお、微結晶シリコンとは、概ね平均粒径が１００ｎｍ以下の結晶性シリコンをいう。
【００１１】
ゲート絶縁膜３は、膜厚２００〜５００ｎｍのシリコン窒化膜（ＳｉＮ）で形成されており、微結晶シリコン層４は膜厚３０〜１００ｎｍ、非晶質シリコン層５は膜厚５０〜１００ｎｍでそれぞれ形成されている。また、コンタクト層６ａ、６ｂの膜厚は１０〜５０ｎｍであり、非晶質シリコンに不純物としてリン（Ｐ）をドープしたｎ型非晶質シリコンで形成されている。
【００１２】
ソース電極７およびドレイン電極８は、コンタクト層６ａおよび６ｂにそれぞれ接続された下部ソース電極７ａおよび下部ドレイン電極８ａと、この下部ソース電極７ａおよび下部ドレイン電極７ｂの上面に形成された上部ソース電極７ｂおよび上部ドレイン電極８ｂとの２層で構成されている。また、上部ソース電極７ｂおよび上部ドレイン電極８ｂの膜厚は、下部ソース電極７ａおよび下部ドレイン電極８ａの膜厚よりも薄く形成されている。
本実施の形態においては、下部ソース電極７ａおよび下部ドレイン電極８ａを膜厚１００〜３００ｎｍのアルミニウム（Ａｌ）合金で形成し、上部ソース電極７ｂおよび上部ドレイン電極８ｂを膜厚５０ｎｍのクロム（Ｃｒ）で形成している。この上部ソース電極７ｂおよび上部ドレイン電極８ｂはＣｒ以外にモリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）等の４Ａ族、５Ａ族もしくは６Ａ族の金属またはこれらの金属を含む合金で形成してもよい。
【００１３】
さらに、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部はそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対して庇状に突出するように構成されている。この突出長さは０．１μｍ以上の長さに形成されており、上部ソース電極７ｂのチャネル側端部と上部ドレイン電極８ｂの前記チャネル側端部との間には間隙が設けられている。
【００１４】
また、保護膜９は、シリコン窒化膜もしくはシリコン酸化膜、またはこれらの多層膜から形成されている。
なお、図１においては、非晶質シリコン層５の上面中央部がエッチバックされ、断面が凹形状に形成されているが、非晶質シリコン層５の上面をエッチバックせず、断面を矩形状に形成してもよい。
【００１５】
次に、図２ないし図６を参照して、薄膜トランジスタ１００の製造方法について説明する。
まず、図２に示す工程で、透明なガラス基板１上に金属膜をスパッタ法等で形成した後写真製版によりゲート電極２をパターニングする。次に、ゲート絶縁膜３となるＳｉＮ膜をゲート電極２を覆うように２００ｎｍから５００ｎｍの膜厚で成膜し、その後ゲート絶縁膜３上に膜厚３０ｎｍから１００ｎｍの微結晶シリコン層４をプラズマＣＶＤ法等で形成する。その後、５０ｎｍから１００ｎｍの膜厚で不純物をドープしない非晶質シリコン層５を形成し、この非晶質シリコン層５上に１０ｎｍから５０ｎｍの膜厚でリン（Ｐ）ドープしたｎ型非晶質シリコン層６をプラズマＣＶＤ法で形成し、パターニングする。そして、ｎ型非晶質シリコン層６およびゲート絶縁膜３上に、Ａｌ合金を５０ｎｍから３００ｎｍの膜厚で成膜して第１の金属層７１を形成し、続いてＣｒを５０ｎｍ程度の膜厚で成膜して第２の金属層７２を形成する。
【００１６】
次に、図３に示す工程で、第２の金属層７２上に写真製版等によりソース電極およびドレイン電極を形成するためのレジストパターン１０を形成する。
その後、図４に示す工程で、第２の金属層７２をウエットエッチングすることによって上部ソース電極７ｂおよび上部ドレイン電極８ｂを形成する。このとき用いるエッチング液として、第１の金属層７１を実質的にエッチングしないものを選択する。
【００１７】
そして、図５に示す工程で、上記エッチング液とは異なるエッチング液を用いて、第１の金属層７１をウエットエッチングすることによって、下部ソース電極７ａおよび下部ドレイン電極８ａを形成する。このとき、オーバーエッチング時間を制御することによって、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部がそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対して突出する長さを調整し、突出長さを０．１μｍ以上にする。
【００１８】
続いて、図６に示す工程で、ＳＦ６を添加したドライエッチングガスを用いたアノード結合モードのドライエッチングを行うことよってチャネル上のｎ型非晶質シリコン層６をエッチングし、一対のコンタクト層６ａ、６ｂを形成する。このようにＳＦ６を含むドライエッチングガスを用いたアノード結合モードによるドライエッチングを行うことで、ｎ型非晶質シリコン層６ａ、６ｂのエッチング端は、下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部より突出することがなく除去できる。
本実施の形態においては、下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部とコンタクト層６ａ、６ｂのチャネル側端部とをほぼ同一平面上に形成している。
【００１９】
そして、レジストパターン１０を除去した後、上部ソース電極７ｂと上部ドレイン電極８ｂの上面およびチャネル側側面、下部ソース電極７ａと下部ドレイン電極８ａのチャネル側側面、コンタクト層６ａ、６ｂのチャネル側側面、および非晶質シリコン層５上を覆うようにシリコン窒化膜もしくはシリコン酸化膜またはこれらの多層膜からなる保護膜９を形成して図１に示す薄膜トランジスタ１００を形成する。その後、コンタクトホール（図示せず）および画素電極である透明電極（図示せず）を順次形成し、ＬＣＤ、ＯＬＥＤディスプレイ等に搭載する。
【００２０】
このように、本実施の形態における薄膜トランジスタ１００においては、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部をそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対して庇状に突出するように構成したので、下部ソース電極７ａおよび下部ドレイン電極８ａとｎ型非晶質シリコン層との接触部のチャネル側端部に発生する電界の集中を緩和できるため、微結晶シリコンのようにバンドギャップが狭く、高電界でのオフ電流が増大する薄膜トランジスタにおいては、オフ電流を大幅に低減できる。
【００２１】
次に図７および図９を参照して、薄膜トランジスタ１００の特性について説明する。
図７は本実施の形態における薄膜トランジスタ１００について、二次元デバイスシミュレーターを用いた計算によって算出したゲート電圧とドレイン電流との関係を比較例とともに示す図である。
なお、比較例の薄膜トランジスタは、図８に示す構成を有している。図８において比較例の薄膜トランジスタ１０１は従来技術のようにソース電極７およびドレイン電極８がＡｌ合金の単層で形成されたものであり、ソース電極７およびドレイン電極８のチャネル側端部はｎ型非晶質シリコンからなるコンタクト層６ａ、６ｂのチャネル側端部とがほぼ同一平面上に形成されている。
【００２２】
図７における比較例１は図８における薄膜トランジスタ１０１において非晶質シリコン層の膜厚Ａを５０ｎｍとしたものであり、比較例２は図８における薄膜トランジスタ１０１において非晶質シリコン層の膜厚Ａを１５０ｎｍとしたものである。また、図７における本実施の形態における薄膜トランジスタ１００は非晶質シリコン層の膜厚Ａを５０ｎｍとしたものである。
なお、図７に示した計算では、いずれもソース電極７を接地し、ドレイン電圧８を１０Ｖに設定している。また、下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部間の間隔を４μｍとしている。
【００２３】
図７に示した通り、比較例２のように非晶質シリコン層５の膜厚を１５０ｎｍまで厚くすると、比較例１（非晶質シリコン層５の膜厚：５０ｎｍ）と比較してオフ電流の値を小さくすることができるが、同時にオン電流も小さくなる。
しかし、本実施の形態における薄膜トランジスタでは、比較例１と同等のオン電流を維持したまま、比較例１よりもオフ電流を大幅に低減することができる。すなわち、オン電流を低下させることなく、オフ電流を大幅に低減できる。
【００２４】
また、図９は、二次元デバイスシミュレーターを用いた計算によって算出した、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部の下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対する突出長さとオフ電流との関係を示す図である。なお、オフ電流の値はドレイン電圧を１０Ｖ、ゲート電圧を−２５Ｖ印加した場合のドレイン電流の値である。図９からわかるように、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部の下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対する突出長さが０．１μｍ以上のときオフ電流は大幅に低減する。したがって、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部の下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対する突出長さは０．１μｍ以上とすることが望ましい。なお、オフ電流の低減は上記突出長さによって決まるため、薄膜トランジスタの大きさによらず、上記突出長さは０．１μｍ以上あればよい。
また、下部ソース電極７ａおよび下部ドレイン電極８ａの膜厚は、エッチストッパー構造で一般的に用いられるチャネル保護膜の膜厚５０ｎｍから３００ｎｍが望ましい。
【００２５】
なお、図９に示した計算においては、ｎ型非晶質シリコン層６の不純物濃度と膜厚をそれぞれ１×１０１７ｃｍ−３、３０ｎｍとし、微結晶シリコン層４の膜厚を５０ｎｍ、ゲート絶縁膜３の膜厚を４５０ｎｍ、下部ソース電極７ａおよび上部ソース電極８ａの膜厚を１００ｎｍ、これらのチャネル側端部間の間隔を４μｍとしている。
【００２６】
本実施の形態によれば、ソース電極７およびドレイン電極８を、ｎ型非晶質シリコンからなるコンタクト層６ａ、６ｂに接続された下部ソース電極７ａおよび下部ドレイン電極８ａと、この下部ソース電極７ａおよび下部ドレイン電極８ａの上面に形成され且つ下部ソース電極７ａおよび下部ドレイン電極８ａよりも厚みの薄い上部ソース電極７ｂおよび上部ドレイン電極８ｂとの２層で構成し、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部がそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ｂのチャネル側端部に対して庇状に突出するように構成したことにより、オン電流を低下させることなく、オフ電流を大幅に低減できるので、薄膜トランジスタを用いたＬＣＤやＯＬＥＤディスプレイ等の表示ムラを低減することができる。
【００２７】
また、本実施の形態によれば、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部の突出長さを０．１μｍ以上としたので、オフ電流を大幅に低減できる。
【００２８】
さらに、本実施の形態によれば、下部ソース電極７ａおよび下部ドレイン電極７ｂのチャネル側端部とｎ型非晶質シリコン層６のチャネル側端部をほぼ同一平面上に形成したので、ソース電極７とドレイン電極８間のオフ電流をより効果的に低減できる。
【００２９】
実施の形態２．
図１０は、この発明の実施の形態２における薄膜トランジスタの構造を示す断面図であり、図１１ないし図１５はこの発明の実施の形態２における薄膜トランジスタの製造工程を示す断面図である。また、図１６および図１７はこの発明の実施の形態２における薄膜トランジスタの特性を比較例とともに示す図である。
【００３０】
まず、図１０を参照して、実施の形態２における薄膜トランジスタの構成について説明する。
図１０において、薄膜トランジスタ２００は、透明なガラス基板１と、このガラス基板
１上に設けられたゲート電極２と、このゲート電極２上にゲート絶縁膜３を介して設けられ、中央部がチャネルとなる微結晶シリコン層４と、この微結晶シリコン層４上に設けられた非晶質シリコン層５と、この非晶質シリコン層５上の両端部に設けられた一対のｎ型非晶質シリコンからなるコンタクト層６ａ、６ｂと、一方のコンタクト層６ａ上に設けられた下部ソース電極７ａと、他方のコンタクト層６ｂ上に設けられた下部ドレイン電極８ａと、下部ソース電極７ａ、下部ドレイン電極８ａおよび非晶質シリコン層５を覆うように形成された保護膜９と、この保護膜９に設けられたコンタクトホール９ａ、９ｂを通じて下部ソース電極７ａおよび下部ドレイン電極８ａとそれぞれ接続される上部ソース電極７ｂおよび上部ドレイン電極８ｂとを備えている。
【００３１】
ここで、上部ソース電極７ｂおよび上部ドレイン電極８ｂは保護膜９上に設けられる画素電極（図示せず）と同一の層に形成されている。そして、上部ソース電極７ｂおよび上部ドレイン電極８ｂは下部ソース電極７ａおよび下部ドレイン電極８ａの膜厚よりも薄く形成されている。
本実施の形態においては、下部ソース電極７ａおよび下部ドレイン電極８ａを膜厚１００〜３００ｎｍのアルミニウム（Ａｌ）合金で形成し、上部ソース電極７ｂおよび上部ドレイン電極８ｂを膜厚５０ｎｍのクロム（Ｃｒ）で形成している。この上部ソース電極７ｂおよび上部ドレイン電極８ｂはＣｒ以外にモリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）等の４Ａ族、５Ａ族もしくは６Ａ族の金属またはこれらの金属を含む合金で形成してもよい。
【００３２】
さらに、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部はそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対して庇状に突出するように構成されている。この突出長さは０．１μｍ以上の長さに形成されており、上部ソース電極７ｂのチャネル側端部と上部ドレイン電極８ｂの前記チャネル側端部との間に間隙が設けられている。
【００３３】
そして、ゲート絶縁膜３は、膜厚２００〜５００ｎｍのシリコン窒化膜（ＳｉＮ）で形成されており、微結晶シリコン層４は膜厚３０〜１００ｎｍ、非晶質シリコン層５は膜厚５０〜１００ｎｍでそれぞれ形成されている。また、コンタクト層６ａ、６ｂの膜厚は１０〜５０ｎｍであり、非晶質シリコンに不純物としてリン（Ｐ）をドープしたｎ型非晶質シリコンで形成されている。また、保護膜９は、シリコン窒化膜もしくはシリコン酸化膜、またはこれらの多層膜から形成されている。
なお、図１においては、非晶質シリコン層５の上面中央部がエッチバックされ、断面が凹形に形成されているが、非晶質シリコン層５の上面をエッチバックせず、断面を矩形に形成してもよい。
【００３４】
次に、図１１ないし図１５を参照して、薄膜トランジスタ２００の製造方法について説明する。
まず、図１１に示す工程で、透明なガラス基板１上に金属膜をスパッタ法等で形成した後写真製版によりゲート電極２をパターニングする。次に、ゲート絶縁膜３となるＳｉＮ膜をゲート電極２を覆うように２００ｎｍから５００ｎｍ成膜し、その後ゲート絶縁膜３上に膜厚３０ｎｍから１００ｎｍの微結晶シリコン層４をプラズマＣＶＤ法等で形成する。その後、５０ｎｍから１００ｎｍの膜厚で不純物をドープしない非晶質シリコン層５を形成し、この非晶質シリコン層５上に１０ｎｍから５０ｎｍの膜厚でリン（Ｐ）ドープしたｎ型非晶質シリコン層６をプラズマＣＶＤ法で形成し、パターニングする。そして、ｎ型非晶質シリコン層６およびゲート絶縁膜３上に、Ａｌ合金を５０ｎｍから３００ｎｍの膜厚で成膜して第１の金属層７１を形成し、続いて第１の金属層７１上に写真製版等により下部ソース電極および下部ドレイン電極を形成するためのレジストパターン１０を形成する。
【００３５】
次に、図１２に示す工程で、第１の金属層７１をウエットエッチングすることによって下部ソース電極７ａおよび下部ドレイン電極８ａを形成する。このとき用いるエッチング液として、ｎ型非晶質シリコン層６を実質的にエッチングしないものを選択する。
【００３６】
そして、図１３に示す工程で、ＳＦ６を添加したドライエッチングガスを用いたアノード結合モードのドライエッチングを行うことよってチャネル上のｎ型非晶質シリコン層６をエッチングし、一対のコンタクト層６ａ、６ｂを形成する。このようにＳＦ６を含むドライエッチングガスを用いたアノード結合モードによるドライエッチングを行うことで、ｎ型非晶質シリコン層６ａ、６ｂのエッチング端は、下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部より突出することがなく除去できる。
本実施の形態においては、下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部とコンタクト層６ａ、６ｂのチャネル側端部とをほぼ同一平面上に形成している。
【００３７】
続いて、図１４に示す工程で、レジストパターン１０を除去した後、下部ソース電極７ａと下部ドレイン電極８ａの上面およびチャネル側側面、コンタクト層６ａ、６ｂのチャネル側側面、および非晶質シリコン層５上を覆うようにシリコン窒化膜もしくはシリコン酸化膜またはこれらの多層膜からなる保護膜９を形成する。
そして、図１５に示す工程で、保護膜９にコンタクトホール９ａ、９ｂを設けた後、画素電極である透明電極（図示せず）を形成する。
【００３８】
その後、コンタクトホール９ａ、９ｂを通じて下部ソース電極７ａと下部ドレイン電極８ａと接続するように、上部ソース電極７ｂと上部ドレイン電極８ｂを透明電極（図示せず）と同一の層に形成し、図１０に示す薄膜トランジスタ２００を形成する。このとき、上部ソース電極７ｂと上部ドレイン電極８ｂの膜厚は、下部ソース電極７ａと下部ドレイン電極８ａよりも厚く形成するとともに、上部ソース電極７ｂと上部ドレイン電極８ｂのチャネル側端部が下部ソース電極７ａと下部ドレイン電極８ａのチャネル側端部に対して０．１μｍ以上庇状に突出するように形成する。
【００３９】
このように、本実施の形態における薄膜トランジスタ２００においては、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部をそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対して庇状に突出するように構成したので、下部ソース電極７ａおよび下部ドレイン電極８ａとｎ型非晶質シリコン層との接触部のチャネル側端部に発生する電界の集中を緩和できるため、微結晶シリコンのようにバンドギャップが狭く、高電界でのオフ電流が増大する薄膜トランジスタにおいては、オフ電流を大幅に低減できる。
【００４０】
次に図１６および図１７を参照して、薄膜トランジスタ２００の特性について説明する。
図１６は本実施の形態における薄膜トランジスタ２００について、二次元デバイスシミュレーターを用いた計算によって算出したゲート電圧とドレイン電流との関係を比較例とともに示す図である。
なお、比較例の薄膜トランジスタは、実施の形態１と同様に、図８に示す構成を有しており、図１６における比較例１は図８における薄膜トランジスタ１０１において非晶質シリコン層の膜厚Ａを５０ｎｍとしたものであり、比較例２は図８における薄膜トランジスタ１０１において非晶質シリコン層の膜厚Ａを１５０ｎｍとしたものである。また、図１６における本実施の形態における薄膜トランジスタ２００は非晶質シリコン層の膜厚Ａを５０ｎｍとしたものである。なお、図１６に示した計算では、いずれもソース電極７を接地し、ドレイン電圧を１０Ｖに設定している。
【００４１】
図１６に示した通り、比較例２のように非晶質シリコン層の膜厚を１５０ｎｍまで厚くすると、比較例１（非晶質シリコン層５の膜厚：５０ｎｍ）と比較してオフ電流の値を小さくすることができるが、同時にオン電流も小さくなる。
しかし、本実施の形態の構成では、比較例１と同等のオン電流を維持したまま、比較例１よりもオフ電流を大幅に低減することができる。すなわち、オン電流を低下させることなく、オフ電流を大幅に低減できる。
【００４２】
また、図１７は、二次元デバイスシミュレーターを用いた計算によって算出した、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部の下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対する突出長さとオフ電流との関係を示す図である。なお、オフ電流の値はドレイン電圧を１０Ｖ、ゲート電圧を−２５Ｖ印加した場合のドレイン電流の値である。なお、計算に用いたパラメータは実施の形態１と同様である。
図１７からわかるように、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部の下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対する突出長さが０．１μｍ以上のときオフ電流は大幅に低減する。したがって、上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部の下部ソース電極７ａおよび下部ドレイン電極８ａのチャネル側端部に対する突出長さは０．１μｍ以上とすることが望ましい。
また、下部ソース電極７ａおよび下部ドレイン電極８ａの膜厚は、１００ｎｍから３００ｎｍ程度のときオフ電流の低減効果が高くなる。
【００４３】
本実施の形態によれば、ソース電極およびドレイン電極を、コンタクト層６ａ、６ｂ上に設けられた下部ソース電極７ａおよび下部ドレイン電極７ｂと、この下部ソース電極７ａおよび下部ドレイン電極７ｂと保護膜９に設けられたコンタクトホール９ａ、９ｂを通じて接続されるとともに、保護膜９上に設けられる画素電極と同一の層に形成された上部ソース電極７ｂおよび上部ドレイン電極８ｂとの２層で構成し、且つ上部ソース電極７ｂおよび上部ドレイン電極８ｂのチャネル側端部がそれぞれ下部ソース電極７ａおよび下部ドレイン電極８ｂのチャネル側端部に対して庇状に突出するように構成したことにより、オン電流を低下させることなく、オフ電流を大幅に低減できるので、薄膜トランジスタを用いたＬＣＤやＯＬＥＤディスプレイ等の表示ムラを低減することができる。
【符号の説明】
【００４４】
１  ガラス基板（透明基板）、  ２  ゲート電極、  ３  ゲート絶縁膜、  ４  微結晶シリコン層、  ５  非晶質シリコン層、  ６  ｎ型非晶質シリコン層、  ６ａ，６ｂ  コンタクト層、  ７  ソース電極、  ７ａ  下部ソース電極、  ７ｂ  上部ソース電極、  ８  ドレイン電極、  ８ａ  下部ドレイン電極、  ８ｂ  上部ドレイン電極、  ９  保護膜、  ９ａ，９ｂ  コンタクトホール、  １０  レジストパターン、  ７１  第１の金属層、  ７２  第２の金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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