(57)【要約】【課題】可及的に少ない工程で高精度且つ容易に２種の半導体層を選択形成し、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のトランジスタに適合して素子性能の高い半導体装置を実現する。【解決手段】Ｐ型ＭＯＳトランジスタの素子領域及びＮ型ＭＯＳトランジスタの素子領域の双方に、例えばエピタキシャル成長法によりＳｉＣ層を選択的に同時形成し、Ｎ型ＭＯＳトランジスタの素子領域にマスク層を形成し、マスク層を用いて、Ｐ型ＭＯＳトランジスタの素子領域に形成されたＳｉＣ層を除去し、例えばエピタキシャル成長法によりＳｉＧｅ層を選択的に形成した後、マスク層を除去する。【選択図】図２
2010003990.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成された、第１の側壁絶縁膜を有する第１のゲート電極を備えた第１のトランジスタと、
前記半導体基板の第２の領域に形成された、第２の側壁絶縁膜を有する第２のゲート電極を備えた第２のトランジスタと
を含む半導体装置の製造方法であって、
前記第１の領域には前記第１の側壁絶縁膜に隣接する部分に、前記第２の領域には前記第２の側壁絶縁膜に隣接する部分に、それぞれ前記第１導電型の第１の半導体層を同時形成する工程と、
前記第１の領域上のみを覆うようにマスク層を形成する工程と、
前記マスク層を用いて、前記第１の領域の前記第１の半導体層を残して前記第２の領域の前記第１の半導体層をエッチング除去する工程と、
前記マスク層を用いて、前記第２の領域のみにおいて、前記第２の側壁絶縁膜に隣接するように前記第２導電型の第２の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の半導体層を同時形成する工程の前に、前記第１及び第２の領域の双方について、前記半導体基板の前記第１の側壁絶縁膜に隣接する部分に第１の溝を、前記半導体基板の前記第２の側壁絶縁膜に隣接する部分に第２の溝をそれぞれ形成する工程を更に含み、
前記第１の半導体層を同時形成する工程では、前記第１の領域には前記第１の溝を埋め込むように、前記第２の領域には前記第２の溝を埋め込むように、それぞれ前記第１導電型の第１の半導体層を同時形成し、
前記第２の半導体層を形成する工程では、前記第２の溝を埋め込むように前記第２の半導体層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の領域の前記第１の半導体層をエッチング除去する工程では、前記第２の領域の前記第１の半導体層をエッチング除去するとともに、前記第２の溝を所定深さまでエッチングすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の半導体層を同時形成する工程の前に、前記第２の領域のみについて、前記半導体基板の前記第２の側壁絶縁膜に隣接する部分に溝を形成する工程を更に含み、
前記第１の半導体層を同時形成する工程では、前記第１の領域には前記半導体基板上で前記第１の側壁絶縁膜に隣接する部分に、前記第２の領域には前記溝を埋め込むように、それぞれ前記第１導電型の第１の半導体層を同時形成し、
前記第２の半導体層を形成する工程では、前記溝を埋め込むように前記第２の半導体層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の側壁絶縁膜は、それぞれ、前記第１及び第２のゲート電極の両側面を覆う内側層と、前記内側層の上部のみを覆うように積層されてなる外側層とを含み、
前記第１の半導体層を同時形成する工程では、前記第１及び第２のゲート電極の両側面に前記内側層のみ形成されている状態で前記第１の半導体層を同時形成し、
前記マスク層を形成する工程では、前記内側層の上部から前記第１の半導体層上にかけて前記外側層が形成された状態で前記マスク層を形成し、
前記第２の領域の前記第１の半導体層をエッチング除去する工程では、前記第２の領域において前記第１の半導体層をエッチング除去して、前記第２の側壁絶縁膜の前記内側層の下部から前記外側層の下面にかけて空隙を形成し、
前記第２の半導体層を形成する工程では、前記空隙を埋め込んで延在するように前記第２の半導体層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型トランジスタ及びＮ型トランジスタを備えた半導体装置の製造方法に関し、特にソース／ドレインに歪みを印加することにより動作速度を向上させた半導体装置を対象とする。
【背景技術】
【０００２】
いわゆる９０ｎｍノード以降のＬＳＩでは、微細化・高集積化に伴いトランジスタの能力向上が困難となってきている。これは、ゲート長の微細化に伴ってスタンバイ・オフリーク電流が増大し、このスタンバイ・オフリーク電流を一定に抑えようとした場合、電流駆動能力の向上が極めて困難であることに起因する。そのため、微細化以外の新しいアプローチによるトランジスタの能力向上法が重要とされている。
【０００３】
その試みの一つとして、ストレインド・シリコン技術がある。この技術は、ＭＯＳトランジスタにおいて、チャネルに歪み（ストレス）を印加するものである。このチャネルへのストレスの印加により、バンド構造が変化し、それによりキャリアの有効質量が軽減して、キャリア移動度が向上する。
ストレインド・シリコン技術のなかで、チャネルへのストレスを増大する手法として、基板のソース／ドレインの部分に溝（リセス）を形成し、リセスを埋め込むように基板のＳｉと異なる格子定数を有する半導体層をエピタキシャル成長させるものがある。この手法により、チャネルに対して半導体層からストレスを印加し、チャネルの移動度が向上する。この手法で用いる半導体層としては、素子性能を改善する組み合わせとして、Ｐ型ＭＯＳトランジスタにはＳｉＧｅ（ＳｉにＧｅがドープされてなる混晶の半導体）が、Ｎ型ＭＯＳトランジスタにはＳｉＣ（ＳｉにＣがドープされてなる混晶の半導体）が提案されている。
【０００４】
【特許文献１】特開２００７−１８４４２７号公報
【特許文献２】特開２００６−２６１２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳｉＧｅ層を有するＰ型ＭＯＳトランジスタ及びＳｉＣ層を有するＮ型ＭＯＳトランジスタを備えたＣＭＯＳトランジスタを製造する具体的な従来手法を図１に示す。
この場合、ＳｉＧｅ層及びＳｉＣ層をそれぞれの素子領域に選択的に形成する必要がある。例えば先にＳｉＣ層を形成する際には、Ｐ型ＭＯＳトランジスタの素子領域（Ｐ型形成領域）にマスク層を形成する（ステップＳ１０１）。ＳｉＧｅ層およびＳｉＣ層はエピタキシャル成長であるため、成長を抑制するためのマスクとして、一般的に絶縁膜のハードマスクを用いる。次に、マスク層を用いてＮ型ＭＯＳトランジスタの素子領域（Ｎ型形成領域）にエピタキシャル成長法によりＳｉＣ層を選択的に形成する（ステップＳ１０２）。次に、ウェットエッチング等によりマスク層を除去する（ステップＳ１０３）。次に、今度はＮ型ＭＯＳトランジスタの素子領域にマスク層を形成する（ステップＳ１０４）。次に、マスク層を用いてＰ型ＭＯＳトランジスタの素子領域にエピタキシャル成長法によりＳｉＧｅ層を選択的に形成する（ステップＳ１０５）。そして、ウェットエッチング等によりマスク層を除去する（ステップＳ１０６）。
【０００６】
しかしながら、上記の製造プロセスでは、ＳｉＧｅ層及びＳｉＣ層の選択形成に２回のマスク形成工程及び２回のマスク除去工程を要し、工程が煩雑となり、工程数及び製造コストの増大化を招くことになる。
また、特許文献１，２における製造プロセスでも、少なくとも２回のマスク形成工程を要する。
【０００７】
本件は、上記の課題に鑑みてなされたものであり、可及的に少ない工程で高精度且つ容易に２種の半導体層を選択形成し、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のトランジスタに適合して素子性能の高い半導体装置を実現することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本件の半導体装置の製造方法は、半導体基板の第１の領域に形成された、第１の側壁絶縁膜を有する第１のゲート電極を備えた第１のトランジスタと、前記半導体基板の第２の領域に形成された、第２の側壁絶縁膜を有する第２のゲート電極を備えた第２のトランジスタとを含む半導体装置の製造方法であって、前記第１の領域には前記第１の側壁絶縁膜に隣接する部分に、前記第２の領域には前記第２の側壁絶縁膜に隣接する部分に、それぞれ前記第１導電型の第１の半導体層を同時形成する工程と、前記第１の領域上のみを覆うようにマスク層を形成する工程と、前記マスク層を用いて、前記第１の領域の前記第１の半導体層を残して前記第２の領域の前記第１の半導体層をエッチング除去する工程と、前記マスク層を用いて、前記第２の領域のみにおいて、前記第２の側壁絶縁膜に隣接するように前記第２導電型の第２の半導体層を形成する工程とを含む。
【発明の効果】
【０００９】
本件によれば、可及的に少ない工程で高精度且つ容易に２種の半導体層を選択形成し、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のトランジスタに適合して素子性能の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１０】
―本件の基本骨子―
本件では、可及的に少ない工程で高精度且つ容易に２種の半導体層（例えばＳｉＧｅ層及びＳｉＣ層）を選択形成すべく鋭意検討し、以下の製造プロセスに想到した。図２は、本件において、ＳｉＧｅ層を有するＰ型ＭＯＳトランジスタ及びＳｉＣ層を有するＮ型ＭＯＳトランジスタを備えたＣＭＯＳトランジスタを製造する具体的な製造方法を示すフロー図である。
【００１１】
例えば先にＳｉＣ層を形成する場合には、マスク層を形成することなく、Ｐ型ＭＯＳトランジスタの素子領域（Ｐ型形成領域）及びＮ型ＭＯＳトランジスタの素子領域（Ｎ型形成領域）の双方に、例えばエピタキシャル成長法によりＳｉＣ層を選択的に同時形成する（ステップＳ１）。次に、Ｎ型ＭＯＳトランジスタの素子領域にマスク層を形成する（ステップＳ２）。次に、マスク層を用いて、Ｐ型ＭＯＳトランジスタの素子領域に形成されたＳｉＣ層を除去する（ステップＳ３ａ）。引き続き、マスク層を用いて、Ｐ型ＭＯＳトランジスタの素子領域に、例えばエピタキシャル成長法によりＳｉＧｅ層を選択的に形成する（ステップＳ３ｂ）。ここで、ステップＳ３ａ，Ｓ３ｂを、同一の処理チャンバ（エピタキシャル成膜用の処理チャンバ）内で連続して行うことが好ましい。ステップＳ３ａはステップＳ３ｂの前処理として行われるため、ステップＳ３ａ，Ｓ３ｂは実質的には連続した単一工程であるステップＳ３となる。ステップＳ３ａでは、具体的には、処理チャンバ内に例えばハロゲン化物ガスをエッチングガスとして導入し、Ｐ型ＭＯＳトランジスタの素子領域に形成されたＳｉＣ層を選択的にエッチング除去する。そして、ウェットエッチング等によりマスク層を除去する（ステップＳ４）。
【００１２】
このように、本件では、２種の半導体層（ここではＳｉＧｅ層及びＳｉＣ層）を選択的に形成するに際して、マスク形成工程及びマスク除去工程をそれぞれ１回行えば良く、製造プロセスの可及的な簡素化が実現する。
【００１３】
―本件を適用した好適な諸実施形態―
以下、本件をＣＭＯＳトランジスタに適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１４】
（第１の実施形態）
図３及び図４は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図３（ａ）に示すように、半導体基板（シリコン基板）１のＮ型ＭＯＳトランジスタの素子領域（Ｎ型形成領域１ａ）にはゲート絶縁膜２を介してゲート電極３を、Ｐ型ＭＯＳトランジスタの素子領域（Ｐ型形成領域１ｂ）にはゲート絶縁膜１０２を介してゲート電極１０３を、それぞれ形成する。その後、シリコン基板１の全面に、ゲート電極３，１０３を覆うようにシリコン窒化膜４を形成する。
【００１５】
詳細には、先ず、Ｐ型のシリコン基板１の素子分離領域に不図示の素子分離構造を形成し、Ｎ型形成領域１ａ及びＰ型形成領域１ｂを適宜画定する。ここで、素子分離構造としては、いわゆるＬＯＣＯＳ法によるフィールド酸化膜や、素子分離領域に形成した溝内を絶縁物で埋設してなるＳＴＩ（Shallow Trench Isolation）素子分離構造等が好適である。
【００１６】
次に、Ｐ型形成領域１ｂのみにＮ型不純物、例えばイオン注入機によって１００ｋｅＶ〜２００ｋｅＶの注入エネルギーで、１×１０13／ｃｍ2〜５×１０13／ｃｍ2程度のドーズ量によりリン（Ｐ+）を適宜導入し、Ｎ型ウェル１ｃを形成する。
次に、シリコン基板１の全面に熱酸化或いはＳｉＯＮ膜からなるゲート絶縁膜を、例えば膜厚１．２ｎｍ程度形成した後、このゲート絶縁膜上にＣＶＤ法等により多結晶シリコン膜を例えば膜厚１００ｎｍ程度に堆積する。そして、多結晶シリコン膜及びシリコン酸化膜をリソグラフィー及びドライエッチングにより加工し、Ｎ型形成領域１ａ上にはゲート絶縁膜２を介したゲート電極３を、Ｐ型形成領域１ｂ上にはゲート絶縁膜１０２を介したゲート電極１０３をそれぞれ形成する。
【００１７】
次に、シリコン基板１の全面に、ゲート電極３，１０３を覆うように絶縁膜、ここではシリコン窒化膜４をＣＶＤ法等により例えば膜厚７ｎｍ程度に堆積する。
【００１８】
続いて、図３（ｂ）に示すように、形成領域１ａ，１ｂのゲート電極３，１０３に内側層５Ａ、１０５Ａを形成する。その後、形成領域１ａ，１ｂにエクステンション領域６，１０６を形成する。
詳細には、先ず、シリコン窒化膜４の全面を異方性ドライエッチング（エッチバック）する。これにより、シリコン窒化膜４がゲート電極３，１０３の両側面のみに残存し、内側層５Ａ，１０５Ａが形成される。
【００１９】
次に、形成領域１ａを覆う不図示のレジストマスクを形成した後、ゲート電極１０３及び内側層１０５Ａをマスクとして、Ｐ型形成領域１ｂにＰ型不純物、例えばホウ素（Ｂ+）をドーズ量１×１０15／ｃｍ2、加速エネルギー０．５ｋｅＶでイオン注入する。これにより、エクステンション領域１０６が形成される。
次に、Ｎ型形成領域１ａを覆うレジストマスクを灰化処理等により除去した後、Ｐ型形成領域１ｂを覆う不図示のレジストマスクを形成し、ゲート電極３及び内側層５Ａをマスクとして、Ｎ型形成領域１ａにＮ型不純物、例えば砒素（Ａｓ+）をドーズ量１×１０15／ｃｍ2、加速エネルギー３ｋｅＶでイオン注入する。これにより、エクステンション領域６が形成される。
そして、Ｐ型形成領域１ｂを覆うレジストマスクを灰化処理等により除去する。
【００２０】
その後、例えば１２００℃で１分間未満の短時間にシリコン基板１をアニール処理し、エクステンション領域６，１０６の各不純物を拡散させる。このアニール処理は省略しても良い。
【００２１】
続いて、図３（ｃ）に示すように、内側層５Ａ，１０５Ａを覆う外側層５Ｂ，１０５Ｂを形成する。その後、形成領域１ａ，１ｂにソース／ドレイン領域７，１０７を形成する。
詳細には、先ず、ゲート電極３，１０３及び内側層５Ａ，１０５Ａを覆うように絶縁膜、ここではシリコン酸化膜をＣＶＤ法等により例えば膜厚５ｎｍ程度に堆積する。そして、シリコン窒化膜をＣＶＤ法等により例えば膜厚３０ｎｍ程度に堆積する。
次に、シリコン窒化膜およびシリコン酸化膜の積層構造の全面を異方性ドライエッチング（エッチバック）する。これにより、シリコン酸化膜が内側層５Ａ、１０５Ａを覆うように残存し、シリコン酸化膜からなる第１の層５ａ，１０５ａが形成され、シリコン窒化膜が第１の層５ａ，１０５ａのみを覆うように残存し、第２の層５ｂ，１０５ｂが形成される。
【００２２】
第１の層５ａ，１０５ａ及び第２の層５ｂ，１０５ｂにより、外側層５Ｂ，１０５Ｂが形成される。
そして、内側層５Ａ及び外側層５Ｂによりゲート電極３の両側面を覆うサイドウォール絶縁膜５が、内側層１０５Ａ及び外側層１０５Ｂによりゲート電極１０３の両側面を覆うサイドウォール絶縁膜１０５が、それぞれ形成される。
【００２３】
次に、Ｎ型形成領域１ａを覆う不図示のレジストマスクを形成した後、ゲート電極１０３及びサイドウォール絶縁膜１０５をマスクとして、Ｐ型形成領域１ｂにＰ型不純物、例えばホウ素（Ｂ+）をドーズ量３×１０13／ｃｍ2、加速エネルギー１０ｋｅＶでイオン注入する。これにより、エクステンション領域１０６と一部重畳するソース／ドレイン領域１０７が形成される。
次に、Ｎ型形成領域１ａを覆うレジストマスクを灰化処理等により除去した後、Ｐ型形成領域１ｂを覆う不図示のレジストマスクを形成し、ゲート電極３及びサイドウォール絶縁膜５をマスクとして、Ｎ型形成領域１ａにＮ型不純物、例えばリン（Ｐ+）をドーズ量５×１０13／ｃｍ2、加速エネルギー１５ｋｅＶでイオン注入する。これにより、エクステンション領域６と一部重畳するソース／ドレイン領域７が形成される。
そして、Ｐ型形成領域１ｂを覆うレジストマスクを灰化処理等により除去する。
【００２４】
続いて、図３（ｄ）に示すように、ソース／ドレイン領域７，１０７上に、ＳｉＣ層８，１０８を同時形成する。
詳細には、エピタキシャル成長法により、ソース／ドレイン領域７，１０７上に、Ｎ型不純物、ここではリン（Ｐ）を１×１０20／ｃｍ3程度、Ｃを１％程度それぞれ含有するＳｉＣ層８，１０８を同時形成する。
【００２５】
続いて、図４（ａ）に示すように、Ｎ型形成領域１ａのみを覆うマスク層９を形成する。
詳細には、先ず、シリコン基板１の全面に絶縁膜、ここではサイドウォール絶縁膜５の外側層５Ｂの第２の層５ｂとエッチングレートが同等な絶縁膜、例えば第２の層５ｂと同材料のシリコン窒化膜をＣＶＤ法等により例えば膜厚３０ｎｍ程度に堆積する。マスク層9をサイドウォール絶縁膜５の外側層５Ｂの第２の層５ｂとエッチングレートが異なる材料を選んでも良い。この場合、マスク層９を除去する際に外側層５Ｂが残る構造となる。本実施形態では一例として、マスク層９と外側層５Ｂとが同じエッチレートを有する場合について説明する。
そして、シリコン窒化膜をリソグラフィー及びドライエッチングにより加工し、Ｎ型形成領域１ａを覆い、Ｐ型形成領域１ｂを露出させるマスク層９を形成する。
【００２６】
続いて、図４（ｂ）に示すように、マスク層９を用いて、Ｐ型形成領域１ｂで露出するＳｉＣ層１０８を除去する。
詳細には、後述する図４（ｃ）のエピタキシャル成長工程の前処理として、エピタキシャル成長用の処理チャンバ内にハロゲン化ガス、ここではＣｌ2ガス及びＨ2ガスの混合ガスをエッチングガスとして導入して、エッチング処理する。これにより、マスク層９から露出する、即ちＰ型形成領域１ｂで露出するＳｉＣ層１０８がエッチング除去される。
【００２７】
続いて、図４（ｃ）に示すように、エピタキシャル成長法によりＳｉＧｅ層１０９を形成する。
詳細には、図４（ｂ）のエッチング工程で用いた処理チャンバからシリコン基板１を取り出すことなく、当該処理チャンバ内において引き続き図４（ｂ）のエッチング工程と連続した処理として、当該処理チャンバ内でＳｉＧｅのエピタキシャル成長を行う。このとき、ソース／ドレイン領域１０７上に、Ｐ型不純物、ここではホウ素（Ｂ）を１×１０２０／ｃｍ3程度、Ｇｅを２０％程度含有するＳｉＧｅ層１０９が形成される。
【００２８】
続いて、図４（ｄ）に示すように、マスク層９を除去する。
詳細には、シリコン窒化膜に対するエッチングレートの高いもの、例えばリン酸をエッチャントとして用いて、シリコン基板１をウェットエッチングする。このとき、マスク層９及び外側層５Ｂ、１０５Ｂの第２の層５ｂ，１０５ｂがマスク層９と同質のシリコン窒化膜からなるものであるため、マスク層９と共に第２の層５ｂ，１０５ｂもエッチング除去される。第２の層５ｂ，１０５ｂ下には、リン酸に対するエッチングレートがシリコン窒化膜よりも低いシリコン酸化膜からなる第１の層５ａ，１０５ａが存するため、第１の層５ａ，１０５ａが露出した状態で当該ウェットエッチングが終了する。
【００２９】
その後、例えば１２００℃で１分間未満の短時間、シリコン基板１をアニール処理し、ソース／ドレイン領域７，１０７の各不純物を拡散させる。
【００３０】
しかる後、全面にＮｉ, Ｔｉ, Ｃｏ等のシリサイド金属をスパッタ法等により堆積し、熱処理する。これにより、ゲート電極３，１０３、ＳｉＣ層８及びＳｉＧｅ層１０９の各上層部位とシリサイド金属とが反応し、不図示のシリサイド層が形成される。未反応のシリサイド金属は除去される。そして、層間絶縁膜、コンタクトプラグ、配線層等の形成工程を経て、Ｎ型形成領域１ａにはＮ型ＭＯＳトランジスタ１０ａを、Ｐ型形成領域１ｂにはＰ型ＭＯＳトランジスタ１０ｂを有するＣＭＯＳトランジスタを完成させる。
【００３１】
完成したＣＭＯＳトランジスタでは、ソース／ドレイン領域７，１０７上にそれぞれＳｉＣ層８及びＳｉＧｅ層１０９が形成された構成を採る。ＳｉＣ層８及びＳｉＧｅ層１０９はサイドウォール絶縁膜５，１０５を介してゲート電極３，１０３と電気的に絶縁されている。この場合、ＳｉＣ層８及びＳｉＧｅ層１０９の各不純物（リン（Ｐ）及びホウ素（Ｂ））の濃度を高くすることが可能である。この構成により、ソース／ドレイン領域７，１０７の寄生抵抗が低減する。また、この構成では、シリコン基板１の深さ方向に不純物を高濃度に導入することを要しないため、ショートチャネル効果を抑制することができる。
【００３２】
以上説明したように、本実施形態によれば、可及的に少ない工程で高精度且つ容易に２種の半導体層であるＳｉＣ層８及びＳｉＧｅ層１０９を選択形成する。これにより、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のＭＯＳトランジスタ１０ａ，１０ｂに適合した素子性能の高いＣＭＯＳトランジスタが実現する。
【００３３】
なお、図３（ｃ）の工程でソース／ドレイン領域７，１０７を形成することなく、図４（ｄ）の工程でマスク層９及び第１の層５ｂ，１０５ｂをエッチング除去した後に、上記と同様の工程によりソース／ドレイン領域７，１０７を形成するようにしても良い。
【００３４】
（変形例）
ここで、第１の実施形態の変形例について説明する。この変形例では、第１の実施形態とほぼ同様にＣＭＯＳトランジスタを製造するが、マスク層の材質が異なる点で第１の実施形態と相違する。
図５は、第１の実施形態の変形例によるＣＭＯＳトランジスタの製造方法における主要工程のみを示す概略断面図である。
【００３５】
本例では、先ず第１の実施形態と同様に図３（ａ）〜（ｄ）の工程を実行する。
続いて、図４（ａ）の工程でシリコン窒化膜でマスク層９を形成する代わりに、サイドウォール絶縁膜５の外側層５Ｂの第２の層５ｂとエッチングレートが異なる絶縁膜、例えばシリコン酸化膜でマスク層を形成する。
この場合、例えば図５（ａ）に示すように、シリコン基板１の全面にシリコン酸化膜をＣＶＤ法等により例えば膜厚３０ｎｍ程度に堆積する。その後、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工して、Ｎ型形成領域１ａを覆い、Ｐ型形成領域１ｂを露出させるマスク層１１を形成する。
【００３６】
続いて、第１の実施形態と同様に、マスク層１１を用いて図４（ｂ），（ｃ）の工程を実行する。
そして、図４（ｄ）に相当する工程として、例えば図５（ｂ）に示すように、シリコン酸化膜に対するエッチングレートの高いもの、例えばフッ酸をエッチャントとして用いて、シリコン基板１をウェットエッチングする。このとき、マスク層１１がシリコン酸化膜からなるものであるため、このマスク層１１がエッチング除去される。一方、第２の層５ｂ，１０５ｂは、フッ酸に対するエッチングレートがシリコン酸化膜よりも低いシリコン窒化膜からなる。そのため、第２の層５ｂ，１０５ｂと共に当該第２の層５ｂ，１０５ｂで覆われた第１の層５ａ，１０５ａもエッチングされることなく、サイドウォール絶縁膜５，１０５がほぼ残存した状態で当該ウェットエッチングが終了する。
【００３７】
本例によれば、上記した第１の実施形態の奏する諸効果に加え、サイドウォール絶縁膜５，１０５により、ＳｉＣ層８とゲート電極３との間の電気的絶縁、及びＳｉＧｅ層１０９とゲート電極１０３との間の電気的絶縁をそれぞれ確実に確保することができる。従って、ＳｉＣ層８及びＳｉＧｅ層１０９上にシリサイド層を形成するときに、ゲート電極３，１０３とシリサイド層との短絡が確実に防止される。
【００３８】
（第２の実施形態）
本実施形態では、第１の実施形態とほぼ同様にＣＭＯＳトランジスタを製造するが、Ｐ型形成領域のＳｉＧｅ層の形成位置に溝を適宜形成する点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については同符号を付す。
図６及び図７は、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００３９】
先ず、図６（ａ）〜（ｄ）及び図７（ａ）に示すように、第１の実施形態と同様に図３（ａ）〜（ｄ）及び図４（ａ）の工程を実行する。
続いて、図７（ｂ）に示すように、マスク層９を用いて、Ｐ型形成領域１ｂで露出するＳｉＣ層１０８を除去するとともに、ソース／ドレイン領域１０７の形成位置に溝（リセス）１２１を形成する。
【００４０】
詳細には、ドライエッチングにより、マスク層９から露出する、即ちＰ型形成領域１ｂで露出するＳｉＣ層１０８をエッチング除去する。引き続き当該ドライエッチングを継続して行い、オーバーエッチングによりＰ型形成領域１ｂのソース／ドレイン領域１０７の形成位置に溝１２１を形成する。
ここで、溝１２１は、ソース／ドレイン領域１０７内に、例えば深さ３０ｎｍ程度に形成される。溝１２１は、ソース／ドレイン領域１０７からはみ出ることなく、ソース／ドレイン領域１０７が当該溝１２１の縁部位に残存するように、後述するＰ型ＭＯＳトランジスタのＳｉＧｅ層１０９の最適な厚みに対応した深さに形成される。
【００４１】
続いて、図７（ｃ）に示すように、エピタキシャル成長法によりＳｉＧｅ層１０９を形成する。
詳細には、溝１２１を埋め込むように、溝１２１よりも若干厚く例えば５０ｎｍ程度の厚みにＳｉＧｅのエピタキシャル成長を行う。このとき、縁部位を囲むようにソース／ドレイン領域１０７を有する溝１２１内に、Ｐ型不純物、ここではホウ素（Ｂ）をドープしたＳｉＧｅ層１０９が形成される。
【００４２】
ここで、ＳｉＧｅ層１０９とシリコン基板１とのヘテロ界面には原理上、界面準位が形成される。ＳｉＧｅはＳｉよりもバンドギャップが小さい（狭い）。そのため、溝１２１内でＳｉＧｅ層１０９がシリコン基板１と接することにより、接合リークが多く発生することになる。そこで上記のように、ソース／ドレイン領域１０７が溝１２１の縁部位に残存するように溝１２１を形成し、ＳｉＧｅ層１０９を埋設することにより、ＳｉＧｅ層１０９のＰ型Ｓｉとシリコン基板１のＮ型ウェル１ｃのＮ型ＳｉとによってＰ/Ｎ接合を形成する。これにより、ＳｉＧｅ層１０９とシリコン基板１のＮ型ウェル１ｃとの間における接合リークが大幅に低減する。詳細には、ＳｉＧｅ層１０９とシリコン基板１の溝１２１との間にＰ/Ｎ接合を形成することにより、通常のバルクタイプのＭＯＳトランジスタと同程度まで接合リークが低減するものと考えられる。
【００４３】
続いて、第１の実施形態の図４（ｄ）と同様に、図７（ｄ）に示すように、マスク層９を除去する。
その後、例えば１２００℃で１分間未満の短い時間、シリコン基板１をアニール処理し、ソース／ドレイン領域７，１０７の各不純物を拡散させる。
しかる後、第１の実施形態と同様に、ゲート電極３，１０３、ＳｉＣ層８及びＳｉＧｅ層１０９の各上層部位に不図示のシリサイド層を形成する。未反応のシリサイド金属は除去される。そして、層間絶縁膜、コンタクトプラグ、配線層等の形成工程を経て、Ｎ型形成領域１ａにはＮ型ＭＯＳトランジスタ１０ａを、Ｐ型形成領域１ｂにはＰ型ＭＯＳトランジスタ１０ｂを有するＣＭＯＳトランジスタを完成させる。
【００４４】
完成したＣＭＯＳトランジスタでは、ソース／ドレイン領域７上にＳｉＣ層８が、ソース／ドレイン領域１０７に形成された溝１２１内にＳｉＧｅ層１０９がそれぞれ形成された構成を採る。この場合、ＳｉＣ層８及びＳｉＧｅ層１０９の各不純物（リン（Ｐ）及びホウ素（Ｂ））の濃度を高くすることが可能である。この構成により、ソース／ドレイン領域７，１０７の寄生抵抗が低減する。また、この構成では、シリコン基板１の深さ方向に不純物を高濃度に導入することを要しないため、ショートチャネル効果を抑制することができる。
更に、溝１２１をソース／ドレイン領域１０７からはみ出ない範囲内で所望の深さに形成することにより、ＳｉＧｅ層１０９を最適な厚みに適宜形成し、ショートチャネル効果を十分に抑制することが可能となる。
【００４５】
以上説明したように、本実施形態によれば、可及的に少ない工程で高精度且つ容易に２種の半導体層であるＳｉＣ層８及びＳｉＧｅ層１０９を選択形成する。これにより、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のＭＯＳトランジスタ１０ａ，１０ｂに適合した素子性能の高いＣＭＯＳトランジスタが実現する。
【００４６】
なお、第１の実施形態と同様に、図６（ｃ）の工程でソース／ドレイン領域７，１０７を形成することなく、図７（ｄ）の工程でマスク層９及び第２の層５ｂ，１０５ｂをエッチング除去した後に、上記と同様の工程によりソース／ドレイン領域７，１０７を形成するようにしても良い。
【００４７】
また、第１の実施形態の変形例と同様に、図７（ａ）の工程においてシリコン窒化膜でマスク層９を形成する代わりに、サイドウォール絶縁膜５の外側層５Ｂの第２の層５ｂとエッチングレートが異なる絶縁膜、例えばシリコン酸化膜でマスク層を形成しても好適である。
【００４８】
（第３の実施形態）
本実施形態では、第１の実施形態とほぼ同様にＣＭＯＳトランジスタを製造するが、Ｎ型形成領域のＳｉＣ層の形成位置及びＰ型形成領域のＳｉＧｅ層の形成位置にそれぞれ溝を適宜形成する点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については同符号を付す。
図８及び図９は、第３の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００４９】
先ず、図８（ａ），（ｂ）に示すように、第１の実施形態と同様に図３（ａ），（ｂ）の工程を実行する。
続いて、図８（ｃ）に示すように、内側層５Ａ、１０５Ａを覆う外側層５Ｂ、１０５Ｂを形成する。その後、形成領域１ａ，１ｂにソース／ドレイン領域７，１０７を形成し、ソース／ドレイン領域７，１０７の形成位置に溝（リセス）２１，１２２を形成する。
詳細には、先ず、第１の実施形態の図３（ｃ）の工程と同様に、内側層５Ａ，１０５Ａ及び外側層５Ｂ，１０５Ｂを順次形成する。内側層５Ａ，１０５Ａによりゲート電極３の両側面を覆うサイドウォール絶縁膜５が、内側層１０５Ａ及び外側層１０５Ｂによりゲート電極１０３の両側面を覆うサイドウォール絶縁膜１０５が、それぞれ形成される。
次に、図３（ｃ）の工程と同様に、エクステンション領域６，１０６と一部重畳するソース／ドレイン領域７，１０７をそれぞれ形成する。
【００５０】
次に、ゲート電極３、１０３及びサイドウォール絶縁膜５，１０５をマスクとして用いて、ドライエッチングにより、Ｎ型形成領域１ａのソース／ドレイン領域７の形成位置に溝２１を、Ｐ型形成領域１ｂのソース／ドレイン領域１０７の形成位置に溝１２２を同時形成する。
ここで、溝２１，１２２は、ソース／ドレイン領域７，１０７内に、例えば深さ２０ｎｍ程度に形成される。溝２１，１２２は、ソース／ドレイン領域７，１０７からはみ出ることなく、ソース／ドレイン領域７，１０７が当該溝２１，１２２の各縁部位に残存するように形成される。ここで、溝２１，１２２は、後述するＮ型ＭＯＳトランジスタのＳｉＣ層８の最適な厚みに対応した深さに形成される。
【００５１】
続いて、図８（ｄ）に示すように、エピタキシャル成長法によりＳｉＣ層８，１０８を同時形成する。
詳細には、溝２１，１２２を埋め込むように、溝２１，１２２よりも若干厚く例えば（30  ）ｎｍ程度の厚みにＳｉＧｅのエピタキシャル成長を行う。このとき、各縁部位にソース／ドレイン領域７，１０７を有する溝２１，１２２内に、Ｎ型不純物、ここではリン（Ｐ）をドープしたＳｉＣ層８，１０８が同時形成される。
【００５２】
続いて、第１の実施形態の図４（ａ）と同様に、図９（ａ）に示すように、Ｎ型形成領域１ａのみを覆うマスク層９を形成する。
【００５３】
続いて、図９（ｂ）に示すように、マスク層９を用いて、Ｐ型形成領域１ｂで露出するＳｉＣ層１０８を除去する。
詳細には、ドライエッチングにより、マスク層９から露出する、即ちＰ型形成領域１ｂで露出するＳｉＣ層１０８をエッチング除去する。引き続き当該ドライエッチングを継続して行い、オーバーエッチングによりＰ型形成領域１ｂの溝１２２を更に深くエッチングする。
ここで、溝１２２は、ソース／ドレイン領域１０７内に、例えば深さ４０ｎｍ程度とされる。当該オーバーエッチングはソース／ドレイン領域１０７からはみ出ることのない範囲内で行われる。これにより、溝１２２は、ソース／ドレイン領域１０７が当該溝１２１の縁部位に残存するように、後述するＰ型ＭＯＳトランジスタのＳｉＧｅ層１０９の最適な厚みに対応した深さに形成される。
【００５４】
続いて、図９（ｃ）に示すように、エピタキシャル成長法によりＳｉＧｅ層１０９を形成する。
詳細には、溝１２２を埋め込むように、溝１２２よりも若干厚く例えば６０ｎｍ程度の厚みにＳｉＧｅのエピタキシャル成長を行う。このとき、縁部位にソース／ドレイン領域１０７を有する溝１２２内に、Ｐ型不純物、ここではホウ素（Ｂ）をドープしたＳｉＧｅ層１０９が形成される。
【００５５】
ここで、ＳｉＣ層８及びＳｉＧｅ層１０９とシリコン基板１とのヘテロ界面には原理上、界面準位がそれぞれ形成される。ＳｉＣ及びＳｉＧｅはＳｉよりもバンドギャップが小さい（狭い）。そのため、溝２１内でＳｉＣ層８がシリコン基板１と、溝１２２内でＳｉＧｅ層１０９がシリコン基板１とそれぞれ接することにより、接合リークが多く発生することになる。そこで上記のように、ソース／ドレイン領域７が溝２１の縁部位に残存するように溝２１を、ソース／ドレイン領域１０７が溝１２２の縁部位に残存するように溝１２２をそれぞれ形成し、ＳｉＣ層８及びＳｉＧｅ層１０９を埋設する。これにより、ＳｉＣ層８のＮ型Ｓｉとシリコン基板１のＰ型ＳｉとによってＰ/Ｎ接合が、ＳｉＧｅ層１０９のＰ型Ｓｉとシリコン基板１のＮ型ウェル１ｃのＮ型ＳｉとによってＰ/Ｎ接合がそれぞれ形成される。この場合、ＳｉＣ層８とシリコン基板１との間における接合リーク、及びＳｉＧｅ層１０９とシリコン基板１のＮ型ウェル１ｃとの間における接合リークがそれぞれ大幅に低減する。詳細には、ＳｉＣ層８とシリコン基板１の溝２１との間、及びＳｉＧｅ層１０９とシリコン基板１の溝１２２との間にＰ/Ｎ接合をそれぞれ形成することにより、通常のバルクタイプのＭＯＳトランジスタと同程度まで接合リークが低減するものと考えられる。
【００５６】
続いて、第１の実施形態の図４（ｄ）と同様に、図９（ｄ）に示すように、マスク層９を除去する。
その後、例えば１２００℃で１分間未満の短い時間で、シリコン基板１をアニール処理し、ソース／ドレイン領域７，１０７の各不純物を拡散させる。
しかる後、第１の実施形態と同様に、ゲート電極３，１０３、ＳｉＣ層８及びＳｉＧｅ層１０９の各上層部位に不図示のシリサイド層を形成する。未反応のシリサイド金属は除去される。そして、層間絶縁膜、コンタクトプラグ、配線層等の形成工程を経て、Ｎ型形成領域１ａにはＮ型ＭＯＳトランジスタ１０ａを、Ｐ型形成領域１ｂにはＰ型ＭＯＳトランジスタ１０ｂを有するＣＭＯＳトランジスタを完成させる。
【００５７】
完成したＣＭＯＳトランジスタでは、ソース／ドレイン領域７上にＳｉＣ層８が、ソース／ドレイン領域１０７に形成された溝１２１内にＳｉＧｅ層１０９がそれぞれ形成された構成を採る。この場合、ＳｉＣ層８及びＳｉＧｅ層１０９の各不純物（リン（Ｐ）及びホウ素（Ｂ））の濃度を高くすることが可能である。この構成により、ソース／ドレイン領域７，１０７の寄生抵抗が低減する。また、この構成では、シリコン基板１の深さ方向に不純物を高濃度に導入することを要しないため、ショートチャネル効果を抑制することができる。
更に、本実施形態では、溝２１をソース／ドレイン領域７からはみ出ない範囲内で、溝１２２をソース／ドレイン領域１０７からはみ出ない範囲内で、それぞれ独立に所望の深さ（例えば、溝２１，１２２をそれぞれ相異なる最適深さ）に形成することができる。これにより、ＳｉＣ層８及びＳｉＧｅ層１０９をそれぞれ最適な厚みに適宜形成し、ショートチャネル効果を十分に抑制することが可能となる。
【００５８】
以上説明したように、本実施形態によれば、可及的に少ない工程で高精度且つ容易に２種の半導体層であるＳｉＣ層８及びＳｉＧｅ層１０９を選択形成する。これにより、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のＭＯＳトランジスタ１０ａ，１０ｂに適合した素子性能の高いＣＭＯＳトランジスタが実現する。
【００５９】
なお、第１の実施形態と同様に、図８（ｃ）の工程でソース／ドレイン領域７，１０７を形成することなく、図９（ｄ）の工程でマスク層９及び第２の層５ｂ，１０５ｂをエッチング除去した後に、上記と同様の工程によりソース／ドレイン領域７，１０７を形成するようにしても良い。
【００６０】
また、第１の実施形態の変形例と同様に、図９（ａ）の工程においてシリコン窒化膜でマスク層９を形成する代わりに、サイドウォール絶縁膜５の外側層５Ｂの第２の層５ｂとエッチングレートが異なる絶縁膜、例えばシリコン酸化膜でマスク層を形成しても好適である。
【００６１】
（第４の実施形態）
本実施形態では、第１の実施形態とほぼ同様にＣＭＯＳトランジスタを製造するが、Ｎ型形成領域のＳｉＣ層の形成位置及びＰ型形成領域のＳｉＧｅ層の形成位置がそれぞれ若干延長されている点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については同符号を付す。
図１０〜図１２は、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００６２】
先ず、図１０（ａ），（ｂ）に示すように、第１の実施形態と同様に図３（ａ），（ｂ）の工程を実行する。
続いて、図１０（ｃ）に示すように、各形成領域１ａ，１ｂにおける内側層５Ａ，１０５Ａの各両側部位に、ＳｉＣ層８，１０８を同時形成する。
詳細には、エピタキシャル成長法により、上記の各両側部位に、Ｎ型不純物、ここではリン（Ｐ）をドープしたＳｉＣ層８，１０８を同時形成する。
【００６３】
続いて、図１０（ｄ）に示すように、内側層５Ａ，１０５Ａを覆う外側層５Ｂ，１０５Ｂを形成する。その後、形成領域１ａ，１ｂにソース／ドレイン領域７，１０７を形成する。
詳細には、先ず、ゲート電極３，１０３及び内側層５Ａ，１０５Ａを覆うように絶縁膜、ここではシリコン酸化膜をＣＶＤ法等により例えば膜厚５ｎｍ程度に堆積し、つづけてシリコン窒化膜をＣＶＤ法等により例えば膜厚３０ｎｍ程度に堆積する。
次に、シリコン酸化膜とシリコン窒化膜の積層構造をの全面を異方性ドライエッチング（エッチバック）する。これにより、シリコン酸化膜が内側層５Ａ，１０５Ａの側面の上部（ＳｉＣ層８，１０８から露出した部分）を覆い、ＳｉＣ層８，１０８上に残存し、シリコン酸化膜からなる第１の層５ａ，１０５ａが形成される。また、シリコン窒化膜が第１の層５ａ，１０５ａのみを覆うように残存し、第２の層５ｂ，１０５ｂが形成される。
【００６４】
第１の層５ａ，１０５ａ及び第２の層５ｂ，１０５ｂにより、外側層５Ｂ，１０５Ｂが形成される。
そして、内側層５Ａ及び外側層５Ｂによりゲート電極３の両側面を覆うサイドウォール絶縁膜５が、内側層１０５Ａ及び外側層１０５Ｂによりゲート電極１０３の両側面を覆うサイドウォール絶縁膜１０５が、それぞれ形成される。ここで、サイドウォール絶縁膜５，１０５は、内側層５Ａ，１０５Ａでゲート電極３，１０３の両側面の全面を覆い、外側層５Ｂ，１０５Ｂで内側層５Ａ，１０５Ａの両側面の上部のみを覆う形状とされている。
【００６５】
次に、Ｎ型形成領域１ａを覆う不図示のレジストマスクを形成した後、ゲート電極１０３及びサイドウォール絶縁膜１０５をマスクとして、ＳｉＣ層１０８下のＰ型形成領域１ｂにＰ型不純物、例えばホウ素（Ｂ+）を、ＳｉＣ層１０８を透過するようにドーズ量３×１０13／ｃｍ2、加速エネルギー１０ｋｅＶでイオン注入する。これにより、エクステンション領域１０６と一部重畳するソース／ドレイン領域１０７が形成される。
次に、Ｎ型形成領域１ａを覆うレジストマスクを灰化処理等により除去した後、Ｐ型形成領域１ｂを覆う不図示のレジストマスクを形成し、ゲート電極３及びサイドウォール絶縁膜５をマスクとして、ＳｉＣ層８下のＮ型形成領域１ａにＮ型不純物、例えばリン（Ｐ+）を、ＳｉＣ層８を透過するようにドーズ量５×１０13／ｃｍ2、加速エネルギー１５ｋｅＶでイオン注入する。これにより、エクステンション領域６と一部重畳するソース／ドレイン領域７が形成される。
そして、Ｐ型形成領域１ｂを覆うレジストマスクを灰化処理等により除去する。
【００６６】
続いて、第１の実施形態の図４（ａ）と同様に、図１１（ａ）に示すように、Ｎ型形成領域１ａのみを覆うマスク層９を形成する。
【００６７】
続いて、図１１（ｂ）に示すように、マスク層９を用いて、先ずＳｉＣ層１０８のＰ型形成領域１ｂで露出する部分を除去する。
詳細には、反応性イオンエッチング（ＲＩＥ）により、マスク層９及びＰ型形成領域１ｂのゲート電極１０３及びサイドウォール絶縁膜１０５をマスクとして用いて、ＳｉＣ層１０８の露出する部分をエッチング除去する。
【００６８】
続いて、図１１（ｃ）に示すように、マスク層９を用いて、ＳｉＣ層１０８の残存する部分を除去する。
詳細には、後述する図１１（ｄ）のエピタキシャル成長工程の前処理として、エピタキシャル成長用の処理チャンバ内にハロゲン化ガス、ここではＣｌ2ガス及びＨ2ガスの混合ガスをエッチングガスとして導入して、エッチング処理する。これにより、ＳｉＣ層１０８の残存する部分、即ちＳｉＣ層１０８の外側層１０５Ｂ下に残存する部分がエッチング除去される。このとき、ＳｉＣ層１０８が全て除去されることになる。
【００６９】
続いて、図１１（ｄ）に示すように、エピタキシャル成長法によりＳｉＧｅ層１０９を形成する。
詳細には、図１１（ｃ）のエッチング工程で用いた処理チャンバからシリコン基板１を取り出すことなく、図１１（ｃ）のエッチング工程と連続した処理として、当該処理チャンバ内でＳｉＧｅのエピタキシャル成長を行う。このとき、ソース／ドレイン領域１０７上で内側層１０５Ａの下部及び外側層１０５Ｂ下で形成される間隙１２３を埋め込むように、Ｐ型不純物、ここではホウ素（Ｂ）をドープしたＳｉＧｅ層１０９が形成される。
【００７０】
続いて、第１の実施形態の図４（ｄ）と同様に、図１２に示すように、マスク層９を除去する。
その後、例えば１２００℃で１分間未満の短い間、シリコン基板１をアニール処理し、ソース／ドレイン領域７，１０７の各不純物を拡散させる。
しかる後、第１の実施形態と同様に、ゲート電極３，１０３、ＳｉＣ層８及びＳｉＧｅ層１０９の各上層部位に不図示のシリサイド層を形成する。未反応のシリサイド金属は除去される。そして、層間絶縁膜、コンタクトプラグ、配線層等の形成工程を経て、Ｎ型形成領域１ａにはＮ型ＭＯＳトランジスタ１０ａを、Ｐ型形成領域１ｂにはＰ型ＭＯＳトランジスタ１０ｂを有するＣＭＯＳトランジスタを完成させる。
【００７１】
完成したＣＭＯＳトランジスタでは、ソース／ドレイン領域７上にＳｉＣ層８が、ソース／ドレイン領域１０７上にＳｉＧｅ層１０９がそれぞれ形成された構成を採る。この場合、ＳｉＣ層８及びＳｉＧｅ層１０９の各不純物（リン（Ｐ）及びホウ素（Ｂ））の濃度を高くすることが可能である。この構成により、ソース／ドレイン領域７，１０７の寄生抵抗が低減する。また、この構成では、シリコン基板１の深さ方向に不純物を高濃度に導入することを要しないため、ショートチャネル効果を抑制することができる。
更に、ＳｉＣ層８及びＳｉＧｅ層１０９がそれぞれサイドウォール絶縁膜５，１０５の内側層５Ａ，１０５Ａまで延長（内側層５Ａ，１０５Ａに接触して隣接）されているため、寄生抵抗の更なる低減化が実現する。
【００７２】
以上説明したように、本実施形態によれば、可及的に少ない工程で高精度且つ容易に２種の半導体層であるＳｉＣ層８及びＳｉＧｅ層１０９を選択形成する。これにより、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のＭＯＳトランジスタ１０ａ，１０ｂに適合した素子性能の高いＣＭＯＳトランジスタが実現する。
【００７３】
なお、図１０（ｄ）の工程でソース／ドレイン領域７，１０７を形成することなく、図１２の工程でマスク層９及び第２の層５ｂ，１０５ｂをエッチング除去した後に、上記と同様の工程によりソース／ドレイン領域７，１０７を形成するようにしても良い。
【００７４】
また、第１の実施形態の変形例と同様に、図１１（ａ）の工程においてシリコン窒化膜でマスク層９を形成する代わりに、サイドウォール絶縁膜５の外側層５Ｂの第２の層５ｂとエッチングレートが異なる絶縁膜、例えばシリコン酸化膜でマスク層を形成しても好適である。
【００７５】
（第５の実施形態）
本実施形態では、第４の実施形態とほぼ同様にＣＭＯＳトランジスタを製造するが、Ｐ型形成領域のＳｉＧｅ層の形成位置に溝を適宜形成する点で第４の実施形態と相違する。なお、第４の実施形態と同様の構成部材等については同符号を付す。
図１３及び図１４は、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００７６】
先ず、図１３（ａ）〜（ｄ）及び図１４（ａ）に示すように、第４の実施形態と同様に図１０（ａ）〜（ｄ）及び図１１（ａ）の工程を実行する。
続いて、図１４（ｂ）に示すように、マスク層９を用いて、Ｐ型形成領域１ｂに存するＳｉＣ層１０８を除去するとともに、ソース／ドレイン領域１０７の形成位置に溝（リセス）１２４を形成する。
【００７７】
詳細には、ケミカル・ドライエッチングにより、マスク層９から露出する、即ちＰ型形成領域１ｂに存するＳｉＣ層１０８をエッチング除去する。引き続き当該ドライエッチングを継続して行い、オーバーエッチングによりＰ型形成領域１ｂのソース／ドレイン領域１０７の形成位置、ここでは外側層１０５Ｂ下の部分までエッチングし、溝１２４を形成する。
ここで、溝１２４は、ソース／ドレイン領域１０７内に、例えば深さ（30  ）ｎｍ程度に形成される。溝１２４は、ソース／ドレイン領域１０７からはみ出ることなく、ソース／ドレイン領域１０７が当該溝１２４の縁部位に残存するように、後述するＰ型ＭＯＳトランジスタのＳｉＧｅ層１０９の最適な厚みに対応した深さに形成される。
【００７８】
続いて、図１４（ｃ）に示すように、エピタキシャル成長法によりＳｉＧｅ層１０９を形成する。
詳細には、溝１２４を埋め込むように、溝１２４よりも若干厚く例えば（50  ）ｎｍ程度の厚みにＳｉＧｅのエピタキシャル成長を行う。このとき、縁部位を囲むようにソース／ドレイン領域１０７を有する溝１２４内に、内側層１０５Ａの下部及び外側層１０５Ｂ下で形成される間隙１２４をも埋め込むように、Ｐ型不純物、ここではホウ素（Ｂ）をドープしたＳｉＧｅ層１０９が形成される。
【００７９】
ここで、ＳｉＧｅ層１０９とシリコン基板１とのヘテロ界面には原理上、界面準位が形成される。ＳｉＧｅはＳｉよりもバンドギャップが小さい（狭い）。そのため、溝１２４内でＳｉＧｅ層１０９がシリコン基板１と接することにより、接合リークが多く発生する。そこで上記のように、ソース／ドレイン領域１０７が溝１２４の縁部位に残存するように溝１２４を形成し、ＳｉＧｅ層１０９を埋設することにより、ＳｉＧｅ層１０９のＰ型Ｓｉとシリコン基板１のＮ型ウェル１ｃのＮ型ＳｉとによってＰ/Ｎ接合を形成する。これにより、ＳｉＧｅ層１０９とシリコン基板１のＮ型ウェル１ｃとの間における接合リークが大幅に低減する。詳細には、ＳｉＧｅ層１０９とシリコン基板１の溝１２４との間にＰ/Ｎ接合を形成することにより、通常のバルクタイプのＭＯＳトランジスタと同程度まで接合リークが低減するものと考えられる。
【００８０】
続いて、第１の実施形態の図４（ｄ）と同様に、図１４（ｄ）に示すように、マスク層９を除去する。
その後、例えば１２００℃で１分間未満の短い間、シリコン基板１をアニール処理し、ソース／ドレイン領域７，１０７の各不純物を拡散させる。
しかる後、第１の実施形態と同様に、ゲート電極３，１０３、ＳｉＣ層８及びＳｉＧｅ層１０９の各上層部位に不図示のシリサイド層を形成する。未反応のシリサイド金属は除去される。そして、層間絶縁膜、コンタクトプラグ、配線層等の形成工程を経て、Ｎ型形成領域１ａにはＮ型ＭＯＳトランジスタ１０ａを、Ｐ型形成領域１ｂにはＰ型ＭＯＳトランジスタ１０ｂを有するＣＭＯＳトランジスタを完成させる。
【００８１】
完成したＣＭＯＳトランジスタでは、ソース／ドレイン領域７上にＳｉＣ層８が、ソース／ドレイン領域１０７に形成された溝１２４内にＳｉＧｅ層１０９がそれぞれ形成された構成を採る。この場合、ＳｉＣ層８及びＳｉＧｅ層１０９の各不純物（リン（Ｐ）及びホウ素（Ｂ））の濃度を高くすることが可能である。この構成により、ソース／ドレイン領域７，１０７の寄生抵抗が低減する。また、この構成では、シリコン基板１の深さ方向に不純物を高濃度に導入することを要しないため、ショートチャネル効果を抑制することができる。
更に、溝１２４をソース／ドレイン領域１０７からはみ出ない範囲内で所望の深さに形成することにより、ＳｉＧｅ層１０９を最適な厚みに適宜形成し、ショートチャネル効果を十分に抑制することが可能となる。
更に、ＳｉＣ層８及びＳｉＧｅ層１０９がそれぞれサイドウォール絶縁膜５，１０５の内側層５Ａ，１０５Ａまで延長（内側層５Ａ，１０５Ａに接触して隣接）されているため、寄生抵抗の更なる低減化が実現する。
【００８２】
以上説明したように、本実施形態によれば、可及的に少ない工程で高精度且つ容易に２種の半導体層であるＳｉＣ層８及びＳｉＧｅ層１０９を選択形成する。これにより、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のＭＯＳトランジスタ１０ａ，１０ｂに適合した素子性能の高いＣＭＯＳトランジスタが実現する。
【００８３】
なお、第４の実施形態と同様に、図１３（ｄ）の工程でソース／ドレイン領域７，１０７を形成することなく、図１４（ｄ）の工程でマスク層９及び第２の層５ｂ，１０５ｂをエッチング除去した後に、上記と同様の工程によりソース／ドレイン領域７，１０７を形成するようにしても良い。
【００８４】
また、第１の実施形態の変形例と同様に、図１４（ａ）の工程においてシリコン窒化膜でマスク層９を形成する代わりに、サイドウォール絶縁膜５の外側層５Ｂの第２の層５ｂとエッチングレートが異なる絶縁膜、例えばシリコン酸化膜でマスク層を形成しても好適である。
【００８５】
以下、本件の諸態様を付記としてまとめて記載する。
【００８６】
（付記１）半導体基板の第１の領域に形成された、第１の側壁絶縁膜を有する第１のゲート電極を備えた第１のトランジスタと、
前記半導体基板の第２の領域に形成された、第２の側壁絶縁膜を有する第２のゲート電極を備えた第２のトランジスタと
を含む半導体装置の製造方法であって、
前記第１の領域には前記第１の側壁絶縁膜に隣接する部分に、前記第２の領域には前記第２の側壁絶縁膜に隣接する部分に、それぞれ前記第１導電型の第１の半導体層を同時形成する工程と、
前記第１の領域上のみを覆うようにマスク層を形成する工程と、
前記マスク層を用いて、前記第１の領域の前記第１の半導体層を残して前記第２の領域の前記第１の半導体層をエッチング除去する工程と、
前記マスク層を用いて、前記第２の領域のみにおいて、前記第２の側壁絶縁膜に隣接するように前記第２導電型の第２の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８７】
（付記２）前記第１及び第２の側壁絶縁膜は、それぞれ、前記マスク層とエッチング選択比の異なる第１の層と、前記第１の層を覆うように積層されてなり、前記マスク層とエッチング選択比の同等な第２の層とを含み、
前記第２の半導体層を形成する工程の後、前記マスク層と共に前記第１及び第２の領域の前記第２の層をエッチング除去する工程を更に含むことを特徴とする付記１に記載の半導体装置の製造方法。
【００８８】
（付記３）前記第１及び第２の側壁絶縁膜は、それぞれ、前記マスク層とエッチング選択比の同等な第１の層と、前記第１の層を覆うように積層されてなり、前記マスク層とエッチング選択比の異なる第２の層とを含み、
前記第２の半導体層を形成する工程の後、前記第２の層を残して前記マスク層をエッチング除去する工程を更に含むことを特徴とする付記１に記載の半導体装置の製造方法。
【００８９】
（付記４）前記第１の半導体層を同時形成する工程の前に、前記第１及び第２の領域の双方について、前記半導体基板の前記第１の側壁絶縁膜に隣接する部分に第１の溝を、前記半導体基板の前記第２の側壁絶縁膜に隣接する部分に第２の溝をそれぞれ形成する工程を更に含み、
前記第１の半導体層を同時形成する工程では、前記第１の領域には前記第１の溝を埋め込むように、前記第２の領域には前記第２の溝を埋め込むように、それぞれ前記第１導電型の第１の半導体層を同時形成し、
前記第２の半導体層を形成する工程では、前記第２の溝を埋め込むように前記第２の半導体層を形成することを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記５）前記第２の領域の前記第１の半導体層をエッチング除去する工程では、前記第２の領域の前記第１の半導体層をエッチング除去するとともに、前記第２の溝を所定深さまでエッチングすることを特徴とする付記４に記載の半導体装置の製造方法。
【００９１】
（付記６）前記第１の半導体層を同時形成する工程の前に、前記第２の領域のみについて、前記半導体基板の前記第２の側壁絶縁膜に隣接する部分に溝を形成する工程を更に含み、
前記第１の半導体層を同時形成する工程では、前記第１の領域には前記半導体基板上で前記第１の側壁絶縁膜に隣接する部分に、前記第２の領域には前記溝を埋め込むように、それぞれ前記第１導電型の第１の半導体層を同時形成し、
前記第２の半導体層を形成する工程では、前記溝を埋め込むように前記第２の半導体層を形成することを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００９２】
（付記７）前記第２の領域の前記第１の半導体層をエッチング除去する工程では、前記第２の領域で露出する前記第１の半導体層をエッチング除去するとともに、前記溝を所定深さまでエッチングすることを特徴とする付記６に記載の半導体装置の製造方法。
【００９３】
（付記８）前記第１及び第２の側壁絶縁膜は、それぞれ、前記第１及び第２のゲート電極の両側面を覆う内側層と、前記内側層の上部のみを覆うように積層されてなる外側層とを含み、
前記第１の半導体層を同時形成する工程では、前記第１及び第２のゲート電極の両側面に前記内側層のみ形成されている状態で前記第１の半導体層を同時形成し、
前記マスク層を形成する工程では、前記内側層の上部から前記第１の半導体層上にかけて前記外側層が形成された状態で前記マスク層を形成し、
前記第２の領域の前記第１の半導体層をエッチング除去する工程では、前記第２の領域において前記第１の半導体層をエッチング除去して、前記第２の側壁絶縁膜の前記内側層の下部から前記外側層の下面にかけて空隙を形成し、
前記第２の半導体層を形成する工程では、前記空隙を埋め込んで延在するように前記第２の半導体層を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００９４】
（付記９）前記第２の領域の前記第１の半導体層をエッチング除去する工程では、前記第２の領域の前記第１の半導体層をエッチング除去するとともに、前記半導体基板の前記内側層に隣接する部分に所定深さの溝を形成することを特徴とする付記８に記載の半導体装置の製造方法。
【００９５】
（付記１０）前記外側層は、前記マスク層とエッチング選択比の異なる第１の層と、前記第１の層を覆うように積層されてなり、前記マスク層とエッチング選択比の同等な第２の層とを含み、
前記第２の半導体層を形成する工程の後、前記マスク層と共に前記第１及び第２の領域の前記第２の層をエッチング除去する工程を更に含むことを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００９６】
（付記１１）前記外側層は、前記マスク層とエッチング選択比の同等な第１の層と、前記第１の層を覆うように積層されてなり、前記マスク層とエッチング選択比の異なる第２の層とを含み、
前記第２の半導体層を形成する工程の後、前記第２の層を残して前記マスク層をエッチング除去する工程を更に含むことを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００９７】
（付記１２）前記第１の半導体層をエッチング除去する工程と、前記第２の半導体層を形成する工程とを、同一の処理チャンバ内で連続して行うことを特徴とする付記１〜４，６，８，１０，１１のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９８】
【図１】ＳｉＧｅ層を有するＰ型ＭＯＳトランジスタ及びＳｉＣ層を有するＮ型ＭＯＳトランジスタを備えたＣＭＯＳトランジスタを製造する具体的な従来手法を示すフロー図である。
【図２】本件において、ＳｉＧｅ層を有するＰ型ＭＯＳトランジスタ及びＳｉＣ層を有するＮ型ＭＯＳトランジスタを備えたＣＭＯＳトランジスタを製造する具体的な製造方法を示すフロー図である。
【図３】第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態の変形例によるＣＭＯＳトランジスタの製造方法における主要工程のみを示す概略断面図である。
【図６】第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】第３の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第３の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３】第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【符号の説明】
【００９９】
１  シリコン基板
１ａ  Ｎ型形成領域
１ｂ  Ｐ型形成領域
２，１０２  ゲート絶縁膜
３，１０３  ゲート電極
４  シリコン窒化膜
５，１０５  サイドウォール絶縁膜
５Ａ，１０５Ａ  内側層
５Ｂ，１０５Ｂ  外側層
５ａ，１０５ａ  第１の層
５ｂ，１０５ｂ  第２の層
６，１０６  エクステンション領域
７，１０７  ソース／ドレイン領域
８，１０８  ＳｉＣ層
９、１１  マスク層
１０ａ  Ｎ型ＭＯＳトランジスタ
１０ｂ  Ｐ型ＭＯＳトランジスタ
２１，１２１，１２２，１２４  溝
１０９  ＳｉＧｅ層
１２３  間隙
【図１】
2010003990.tif 000003
【図２】
2010003990.tif 000004
【図３】
2010003990.tif 000005
【図４】
2010003990.tif 000006
【図５】
2010003990.tif 000007
【図６】
2010003990.tif 000008
【図７】
2010003990.tif 000009
【図８】
2010003990.tif 000010
【図９】
2010003990.tif 000011
【図１０】
2010003990.tif 000012
【図１１】
2010003990.tif 000013
【図１２】
2010003990.tif 000014
【図１３】
2010003990.tif 000015
【図１４】
2010003990.tif 000016