(57)【要約】【課題】チップ同士を電気的に接続した上で積層してパッケージ化する際に、パッケージ面積及びパッケージサイズの増大を抑制しつつ、簡便な手法により且つ高精度でチップ積層を実現する。【解決手段】複数のチップ１０２〜１０４を積層する際に、対応するチップ同士を共にウエハレベルで接着させるウエハ／ウエハ積層法、対応するチップ同士を一方はチップレベルで他方はウエハレベルで互いに接着させるチップ／ウエハ積層法、及び、対応するチップ同士を共にチップレベルで接着させるチップ／チップ積層法の３種類の積層法のうちから少なくとも２種類以上の積層法を用いる。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも３つ以上の複数のチップを積層することにより構成された３次元集積回路を有する半導体装置の製造方法であって、
対応するチップ同士を共にウエハレベルで接着させるウエハ／ウエハ積層法、対応するチップ同士を一方はチップレベルで他方はウエハレベルで互いに接着させるチップ／ウエハ積層法、及び、対応するチップ同士を共にチップレベルで接着させるチップ／チップ積層法の３種類の積層法のうちから少なくとも２種類以上の積層法を用いて、前記複数のチップを積層することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ウエハ／ウエハ積層法、前記チップ／ウエハ積層法又は前記チップ／チップ積層法を用いて、対応するチップ同士を互いに接着させる際に、当該両チップを貫通ビアによって互いに電気的に接続することを特徴とする半導体装置の製造方法。
【請求項３】
複数のメモリチップがそれぞれ設けられた複数の第１ウエハを、対応するメモリチップ同士が第１貫通ビアによって互いに電気的に接続されるように積層することにより、ウエハ積層体を形成する工程（ａ）と、
前記ウエハ積層体をダイシングにより分割して複数の第１チップ／チップ積層体を形成する工程（ｂ）と、
前記複数の第１チップ／チップ積層体と、複数のインターフェースチップが設けられた第２ウエハとを、対応する第１チップ／チップ積層体とインターフェースチップとが第２貫通ビアによって互いに電気的に接続されるように積層することにより、第１チップ／ウエハ積層体を形成する工程（ｃ）と、
前記第１チップ／ウエハ積層体をダイシングにより分割して複数の第２チップ／チップ積層体を形成する工程（ｄ）と、
前記複数の第２チップ／チップ積層体と、複数のロジックチップが設けられた第３ウエハとを、対応する第２チップ／チップ積層体とロジックチップとが第３貫通ビアによって互いに電気的に接続されるように積層することにより、第２チップ／ウエハ積層体を形成する工程（ｅ）と、
前記第２チップ／ウエハ積層体をダイシングにより分割して複数の第３チップ／チップ積層体を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ウエハ積層体を支持基板上に固定して前記ウエハ積層体をダイシングする工程を含み、
前記工程（ｃ）は、前記第１チップ／ウエハ積層体を形成した後に、前記第１チップ／ウエハ積層体から前記支持基板を剥離する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３又は４に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、前記第１チップ／ウエハ積層体のうち前記第２ウエハの裏面を研磨して当該第２ウエハを薄くする工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３〜５のいずれか１項に記載の半導体装置の製造方法において、
前記第１貫通ビア、前記第２貫通ビア及び前記第３貫通ビアは、銅を主成分とする導電体から構成されていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項３〜６のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）よりも後に、前記複数の第３チップ／チップ積層体と、複数の他のチップとを積層することにより、第４チップ／チップ積層体を形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に、システムインパッケージ（ＳｉＰ）と呼ばれる実装方法を用いた３次元集積回路素子の製造方法に関する。
【背景技術】
【０００２】
システムインパッケージ（ＳｉＰ）と呼ばれる実装方法において、種々のチップ積層体を一つのパッケージ内に集積化する技術が実用化されている。ここで、チップ積層体は、対応するチップ同士を共にチップレベルで接着させるチップ／チップ積層法により形成されている。また、チップ同士の接続やチップ積層体同士の接続においては、フリップチップ、ワイヤーボンディング、インターポーザー等を用いて電気的接続を行う方法が採用されている（例えば非特許文献１参照）。
【非特許文献１】ITRS2007 Assembly ＆ Package Chapter（和訳版）、P.41-42
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ワイヤーボンディングを用いたチップ積層体を有する半導体装置においては、図８（ａ）に示すように、ワイヤー自体がパッケージ面積の増大の原因となる。図８（ａ）に示す半導体装置１０においては、インターポーザー１１の表面上に、ロジックチップ１２、インターフェースチップ１３及びメモリチップ１４が順次積層されており、各チップ１２〜１４とインターポーザー１１とを接続するようにワイヤー１５が設けられている。尚、インターポーザー１１の表面上においてチップ１２〜１４の積層体及びワイヤー１５を封止するように樹脂１６が形成されている。また、インターポーザー１１の裏面上には複数の外部端子１７が形成されている。
【０００４】
また、フリップチップを用いた半導体装置においても、図８（ｂ）に示すように、複数のチップをインターポーザー上やデバイスチップ上に平面的に配置するため、パッケージ面積の増大が避けられない。図８（ｂ）に示す半導体装置２０においては、インターポーザー１１の表面上に、ロジックチップ１２、インターフェースチップ１３及びメモリチップ１４がそれぞれ平面的に配置されてフリップチップ接続されている。また、インターポーザー２１の裏面上には複数の外部端子２７が形成されている。
【０００５】
また、従来のＳｉＰにおいては、個々の単体チップを一つのパッケージ内に集積化するためにチップ積層体が必要な場合には、チップ／チップ積層法を複数回繰り返し実施する必要があるため、スループットの低下やコストの上昇等の問題が生じる。
【０００６】
さらに、チップ／チップ積層法を複数回繰り返し実施する従来のＳｉＰの集積化方法では、チップ同士の位置合わせ精度が低いため、高密度なチップ間接続を実現することは困難である。具体的には、ワイヤーボンディング用パッドやフリップチップ用電極等の配置ピッチは３０μｍ程度で限界となる。
【０００７】
前記に鑑み、本発明は、チップ同士を電気的に接続した上で積層してパッケージ化する際に、パッケージ面積及びパッケージサイズの増大を抑制しつつ、簡便な手法により且つ高精度でチップ積層を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、少なくとも３つ以上の複数のチップを積層することにより構成された３次元集積回路を有する半導体装置の製造方法であって、対応するチップ同士を共にウエハレベルで接着させるウエハ／ウエハ積層法、対応するチップ同士を一方はチップレベルで他方はウエハレベルで互いに接着させるチップ／ウエハ積層法、及び、対応するチップ同士を共にチップレベルで接着させるチップ／チップ積層法の３種類の積層法のうちから少なくとも２種類以上の積層法を用いて、前記複数のチップを積層する。
【０００９】
すなわち、本発明に係る第１の半導体装置の製造方法においては、チップ積層体の形成において、対応するチップ同士を共にウエハレベルで接着させるウエハ／ウエハ積層法、又は対応するチップ同士を一方はチップレベルで他方はウエハレベルで互いに接着させるチップ／ウエハ積層法の少なくとも一方の積層法を必ず用いる。
【００１０】
本発明に係る第１の半導体装置の製造方法において、前記ウエハ／ウエハ積層法、前記チップ／ウエハ積層法又は前記チップ／チップ積層法を用いて、対応するチップ同士を互いに接着させる際に、当該両チップを貫通ビアによって互いに電気的に接続してもよい。
【００１１】
また、本発明に係る第２の半導体装置の製造方法は、複数のメモリチップがそれぞれ設けられた複数の第１ウエハを、対応するメモリチップ同士が第１貫通ビアによって互いに電気的に接続されるように積層することにより、ウエハ積層体を形成する工程（ａ）と、前記ウエハ積層体をダイシングにより分割して複数の第１チップ／チップ積層体を形成する工程（ｂ）と、前記複数の第１チップ／チップ積層体と、複数のインターフェースチップが設けられた第２ウエハとを、対応する第１チップ／チップ積層体とインターフェースチップとが第２貫通ビアによって互いに電気的に接続されるように積層することにより、第１チップ／ウエハ積層体を形成する工程（ｃ）と、前記第１チップ／ウエハ積層体をダイシングにより分割して複数の第２チップ／チップ積層体を形成する工程（ｄ）と、前記複数の第２チップ／チップ積層体と、複数のロジックチップが設けられた第３ウエハとを、対応する第２チップ／チップ積層体とロジックチップとが第３貫通ビアによって互いに電気的に接続されるように積層することにより、第２チップ／ウエハ積層体を形成する工程（ｅ）と、前記第２チップ／ウエハ積層体をダイシングにより分割して複数の第３チップ／チップ積層体を形成する工程（ｆ）とを備えている。
【００１２】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｂ）は、前記ウエハ積層体を支持基板上に固定して前記ウエハ積層体をダイシングする工程を含み、前記工程（ｃ）は、前記第１チップ／ウエハ積層体を形成した後に、前記第１チップ／ウエハ積層体から前記支持基板を剥離する工程を含んでいてもよい。
【００１３】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｃ）と前記工程（ｄ）との間に、前記第１チップ／ウエハ積層体のうち前記第２ウエハの裏面（つまり第１チップ／チップ積層体が形成されていない面）を研磨して当該第２ウエハを薄くする工程をさらに備えていてもよい。
【００１４】
本発明に係る第２の半導体装置の製造方法において、前記第１貫通ビア、前記第２貫通ビア及び前記第３貫通ビアは、銅を主成分とする導電体から構成されていてもよい。
【００１５】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｆ）よりも後に、前記複数の第３チップ／チップ積層体と、複数の他のチップとを積層することにより、第４チップ／チップ積層体を形成する工程（ｇ）をさらに備えていてもよい。
【発明の効果】
【００１６】
本発明によると、貫通ビアを用いて複数のチップを互いに電気的に接続した上で積層するため、フリップチップやワイヤーボンディング等を用いて電気的接続を実現する場合と比較して、パッケージ面積及びパッケージサイズの増大を抑制することができる。また、チップ積層体の形成において、対応するチップ同士を共にウエハレベルで接着させるウエハ／ウエハ積層法、又は対応するチップ同士を一方はチップレベルで他方はウエハレベルで互いに接着させるチップ／ウエハ積層法の少なくとも一方の積層法を用いるため、簡便な手法により且つ高精度でチップ積層を実現することができる。
【発明を実施するための最良の形態】
【００１７】
（実施形態）
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら具体的に説明する。尚、本実施形態では、一例として、ＤＲＡＭ（dynamic random access memory）とロジックＬＳＩ（large scale integration ）との積層方法について説明する。
【００１８】
図１は、本実施形態に係る半導体装置、具体的には、本発明に係る半導体装置の製造方法によって形成された半導体装置の一例を示す断面図である。図１に示す半導体装置１００においては、インターポーザー１０１の表面上に、ロジックチップ１０２、インターフェースチップ１０３及びメモリチップ積層体１０４が順次積層されている。メモリチップ積層体１０４は、複数（例えば８個）のメモリチップ１０４Ａ〜１０４Ｈを互いに接着した上で積層することにより形成されている。ここで、各チップ同士は、図示しない貫通ビアを通じて電気的に接続されている。尚、インターポーザー１０１の表面上においてロジックチップ１０２、インターフェースチップ１０３及びメモリチップ積層体１０４を封止するように樹脂１０５が形成されている。また、インターポーザー１０１の裏面上には複数の外部端子１０６が形成されている。
【００１９】
図２（ａ）〜（ｇ）は、本実施形態に係る半導体装置の製造方法の各工程を示す図である。
【００２０】
まず、図２（ａ）に示すように、複数のメモリチップを搭載した複数（例えば８枚）の第１ウエハ１１０Ａ〜１１０Ｈを、対応するメモリチップ同士が貫通ビアによって互いに電気的に接続されるように、ウエハレベルで（つまりウエハ／ウエハ積層法を用いて）積層する。ここで、第１ウエハ１１０Ａ〜１１０Ｈの積層においては、対応するメモリチップの貫通ビア（例えば銅を主成分とする）同士を加熱圧着により接続する。これにより、互いに積層された８枚の第１ウエハ１１０Ａ〜１１０Ｈにおける対応する各メモリチップ同士が電気的に接続される。図３は、８枚の第１ウエハ１１０Ａ〜１１０Ｈを模式的に示す斜視図である。
【００２１】
次に、図２（ｂ）に示すように、複数の第１ウエハ１１０Ａ〜１１０Ｈの積層体の第１ウエハ１１０Ｈ側をガラス支持基板１５０上に固定する。
【００２２】
次に、図２（ｃ）に示すように、複数の第１ウエハ１１０Ａ〜１１０Ｈの積層体をガラス支持基板１５０上に固定しながら、当該ウエハ積層体をダイシングにより個別チップに分割する。これにより、個別チップサイズに分割された複数のガラス支持基板１５０上にそれぞれ、複数（例えば８個）のメモリチップ１０４Ａ〜１０４Ｈが互いに接着されたメモリチップ積層体１０４が形成される。
【００２３】
図４は、メモリチップ積層体１０４におけるチップ間接続の詳細を示す断面図である。図４に示すように、各メモリチップ１０４Ａ〜１０４Ｈにおいては、例えばシリコンよりなる基板２０１上にゲート電極構造２０２が形成されている。また、ゲート電極構造２０２を覆うように層間絶縁膜２０３が形成されている。層間絶縁膜２０３中には多層配線２０４が形成されており、層間絶縁膜２０３の表面部には、多層配線２０４と接続する電極端子２０５が形成されている。基板２０１及び層間絶縁膜２０３中には、一端が電極端子２０５と接続し且つ他端が基板２０１の裏面に達する貫通ビア２０６が形成されている。この基板２０１裏面に露出する貫通ビア２０６の他端が、当該貫通ビア２０６を有するメモリチップの下側に位置する他のメモリチップの電極端子２０５と接続することにより、チップ間の電気的接続が実現されている。
【００２４】
次に、図２（ｄ）に示すように、複数のガラス支持基板１５０上にそれぞれ固定された複数のメモリチップ積層体１０４と、複数のインターフェースチップを搭載した第２ウエハ１２０とを例えばダイボンダを用いてチップ／ウエハ積層法により接着する。このとき、対応するメモリチップ積層体１０４（正確にはメモリチップ積層体１０４のうちのメモリチップ１０４Ａ）とインターフェースチップとを貫通ビアによって互いに電気的に接続する。尚、第２ウエハ１２０に搭載された各インターフェースチップには予め貫通ビア（例えば銅を主成分とする）が形成されている。
【００２５】
次に、図２（ｅ）に示すように、図２（ｄ）に示す工程で形成されたチップ／ウエハ積層体から、各メモリチップ積層体１０４に接着しているガラス支持基板１５０を剥離すると共に、当該チップ／ウエハ積層体のうち第２ウエハ１２０の裏面（各メモリチップ積層体１０４が形成されていない面）を研磨して第２ウエハ１２０を薄くする。
【００２６】
次に、図２（ｆ）に示すように、複数のメモリチップ積層体１０４と第２ウエハ１２０とが積層されたチップ／ウエハ積層体をダイシングにより個別チップに分割する。これにより、複数のメモリチップ積層体１０４のそれぞれと、第２ウエハ１２０が分割されてなる複数のインターフェースチップ１０３のそれぞれとが積層された複数のチップ／チップ積層体が形成される。
【００２７】
次に、図２（ｇ）に示すように、図２（ｆ）に示す工程で形成された複数のチップ／チップ積層体と、複数のロジックチップを搭載した第３ウエハ１３０とをチップ／ウエハ積層法により接着する。このとき、対応するチップ／チップ積層体（正確にはチップ／チップ積層体のうちのインターフェースチップ１０３）とロジックチップとを貫通ビアによって互いに電気的に接続する。尚、第３ウエハ１３０に搭載された各ロジックチップには予め貫通ビア（例えば銅を主成分とする）が形成されている。
【００２８】
図５は、図２（ｇ）に示す工程で形成されたチップ／ウエハ積層体におけるチップ・ウエハ間接続の詳細を示す断面図である。図５に示すように、各インターフェースチップ１０３においては、例えばシリコンよりなる基板２１１上にゲート電極構造２１２が形成されている。また、ゲート電極構造２１２を覆うように層間絶縁膜２１３が形成されている。層間絶縁膜２１３中には多層配線２１４が形成されており、層間絶縁膜２１３の表面部には、多層配線２１４と接続する電極端子２１５が形成されている。基板２１１及び層間絶縁膜２１３中には、一端が多層配線２１４と接続し且つ他端が基板２１１の裏面に達する貫通ビア２１６が形成されている。この基板２０１裏面に露出する貫通ビア２１６の他端が、第３ウエハ１３０（つまり第３ウエハ１３０に搭載されたロジックチップ）の表面部に形成された電極端子１３１と接続することにより、チップ・ウエハ間の電気的接続が実現されている。
【００２９】
次に、図２（ｈ）に示すように、図２（ｇ）に示す工程で形成されたチップ／ウエハ積層体をダイシングにより個別チップに分割する。これにより、複数のメモリチップ積層体１０４のそれぞれと、複数のインターフェースチップ１０３のそれぞれと、第３ウエハ１３０が分割されてなる複数のロジックチップ１０２のそれぞれとが積層された複数のチップ／チップ積層体が形成される。その後、図示は省略しているが、当該チップ／チップ積層体をインターポーザー上に搭載し、樹脂によってパッケージングすることにより、図１に示す半導体装置と同様の半導体装置を得ることができる。
【００３０】
以上に説明した本実施形態の半導体装置の製造方法においては、ウエハ／ウエハ積層法及びチップ／ウエハ積層法を併用したシステムインパッケージにより、３次元集積回路素子が形成される。ここで、貫通ビアを用いて複数のチップを互いに電気的に接続した上で積層するため、フリップチップやワイヤーボンディング等を用いて電気的接続を実現する場合と比較して、パッケージ面積及びパッケージサイズの増大を抑制することができる。
【００３１】
また、本実施形態の半導体装置の製造方法によると、メモリチップのような同一集積回路を有する多数のチップを積層する場合には、対応するチップ同士を共にウエハレベルで接着させるウエハ／ウエハ積層法を用いるため、チップ／チップ積層法を複数回繰り返し実施する従来の集積化方法と比較して、簡便な手法により高精度でチップ積層体を製造することができる。このため、製造コストの低減と製造スループットの向上とを実現することができる。
【００３２】
また、本実施形態の半導体装置の製造方法によると、メモリチップ積層体とインターフェースチップ又はロジックチップとの場合のように、異なるチップサイズのチップ同士を積層する場合にも、貫通ビアを用いて対応するチップ同士を一方はチップレベルで他方はウエハレベルで互いに接着させるチップ／ウエハ積層法を用いる。このため、異なるチップサイズの複数のチップを積層せずに平面的に配置する従来の集積化方法と比較して、３次元集積回路素子全体としてのパッケージ面積及びパッケージサイズの増大を抑制できる。また、チップ／チップ積層法を複数回繰り返し実施する従来の集積化方法と比較して、簡便な手法により高精度でチップ積層体を製造することができるので、製造コストの低減と製造スループットの向上とを実現することができる。
【００３３】
尚、本実施形態において、チップ積層体を搭載するためにインターポーザーを用いたが、これに代えて、樹脂基板等を用いてもよい。
【００３４】
また、本実施形態において、図２（ｈ）に示す工程で、メモリチップ積層体１０４とインターフェースチップ１０３とロジックチップ１０２とが積層されたチップ／チップ積層体を形成した後、当該チップ／チップ積層体をインターポーザー上に搭載して樹脂パッケージングを行った。しかし、これに代えて、図２（ｈ）に示す工程の後に、図６（ａ）及び（ｂ）に示すように、メモリチップ積層体１０４とインターフェースチップ１０３とロジックチップ１０２とが積層されたチップ／チップ積層体と、他のチップ（例えば他のロジックチップ）１０８とを積層し、それにより形成されたチップ／チップ積層体をインターポーザー上に搭載して樹脂パッケージングを行ってもよい。図７は、図６（ｂ）に示す工程で形成されたチップ／チップ積層体におけるチップ・チップ間接続の詳細を示す断面図である。図７に示すように、各ロジックチップ１０２においては、例えばシリコンよりなる基板２２１上にゲート電極構造２２２が形成されている。また、ゲート電極構造２２２を覆うように層間絶縁膜２２３が形成されている。層間絶縁膜２２３中には多層配線２２４が形成されており、層間絶縁膜２２３の表面部には、多層配線２２４と接続する電極端子２２５が形成されている。基板２２１及び層間絶縁膜２２３中には、一端が多層配線２２４と接続し且つ他端が基板２２１の裏面に達する貫通ビア２２６が形成されている。この基板２２１裏面に露出する貫通ビア２２６の他端が、チップ１０８の表面部に形成された電極端子１０９と接続することにより、チップ・チップ間の電気的接続が実現されている。
【００３５】
また、本実施形態において、メモリチップ積層体１０４とインターフェースチップ１０３とを貫通ビアにより直接積層したが、これに代えて、メモリチップ積層体１０４とインターフェースチップ１０３とをロジックチップ１０２上の異なる箇所に平面的に配置した構成を用いることも可能である。また、ロジックチップ１０２上にさらに別のチップ、例えばＭＥＭＳ（micro electro mechanical systems）チップ等を搭載してもよい。
【００３６】
また、本実施形態において、チップ積層体を構成するチップの数や種類が特に限定されないことは言うまでもない。すなわち、本発明の要旨は、チップ積層体の形成において、対応するチップ同士を共にウエハレベルで接着させるウエハ／ウエハ積層法、又は対応するチップ同士を一方はチップレベルで他方はウエハレベルで互いに接着させるチップ／ウエハ積層法の少なくとも一方の積層法を用いることであって、本発明が以上に説明した実施形態に限定されないことは言うまでもない。
【産業上の利用可能性】
【００３７】
以上に説明したように、本発明の半導体装置の製造方法は、チップ同士を電気的に接続した上で積層してパッケージ化する際に、パッケージ面積及びパッケージサイズの増大を抑制しつつ、簡便な手法により且つ高精度でチップ積層を実現できるものであり、特に、システムインパッケージと呼ばれる実装方法を用いた３次元集積回路素子の製造方法として有用である。
【図面の簡単な説明】
【００３８】
【図１】図１は本発明の一実施形態に係る半導体装置の一例を示す断面図である。
【図２】図２（ａ）〜（ｇ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図３】図３は、図２（ａ）に示す工程で積層される複数のウエハを模式的に示す斜視図である。
【図４】図４は、図２（ｃ）に示す工程で形成されるメモリチップ積層体におけるチップ間接続の詳細を示す断面図である。
【図５】図５は、図２（ｇ）に示す工程で形成されるチップ／ウエハ積層体におけるチップ・ウエハ間接続の詳細を示す断面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の一実施形態の変形例に係る半導体装置の製造方法の各工程を示す図である。
【図７】図７は、図６（ｂ）に示す工程で形成されるチップ／チップ積層体におけるチップ・チップ間接続の詳細を示す断面図である。
【図８】図８（ａ）は、ワイヤーボンディングを用いたチップ積層体を有する従来の半導体装置を示す断面図であり、図８（ｂ）は、フリップチップを用いた従来の半導体装置を示す断面図である。
【符号の説明】
【００３９】
１００  半導体装置
１０１  インターポーザー
１０２  ロジックチップ
１０３  インターフェースチップ
１０４  メモリチップ積層体
１０４Ａ〜１０４Ｈ  メモリチップ
１０５  樹脂
１０６  外部端子
１０８  他のチップ
１０９  電極端子
１１０Ａ〜１１０Ｈ  第１ウエハ
１２０  第２ウエハ
１３０  第３ウエハ
１３１  電極端子
１５０  ガラス支持基板
２０１  基板
２０２  ゲート電極構造
２０３  層間絶縁膜
２０４  多層配線
２０５  電極端子
２０６  貫通ビア
２１１  基板
２１２  ゲート電極構造
２１３  層間絶縁膜
２１４  多層配線
２１５  電極端子
２１６  貫通ビア
２２１  基板
２２２  ゲート電極構造
２２３  層間絶縁膜
２２４  多層配線
２２５  電極端子
２２６  貫通ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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