(57)【要約】【課題】埋め込み型の半導体レーザ１００において、活性層１０４とｎ型電流ブロック層１１２との間の距離を一定に保つこと。【解決手段】ｐ型電流ブロック層を成長により埋め込む第４工程の第１埋め込み工程は、最表面１１１ａを（１１１)面に形成しながら半導体メサ１１０の側面１１０ｂ上にｐ型電流ブロック層のためのＺｎ−ＩｎＰ半導体層１１１を＜１１０＞方向に成長する第１モードＭ１と、半導体基板１０１の主面１０１ａに垂直な＜００１＞方向に、ｐ型電流ブロック層のためのＺｎ−ＩｎＰ半導体層１１１を成長する第２モードＭ２を含む。そして、このような第１埋め込み工程の後に、第５工程の第２埋め込み工程が行われる。つまり、第１モードＭ１および第２モードＭ２によりｐ型電流ブロック層１１１を先に成長し、その後に、ｎ型電流ブロック層１１２を成長する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型半導体埋め込み層および第２導電型半導体埋め込み層を有する半導体レーザの製造方法であって、
主面が（００１）面または（００１）面近傍の面方位を有する半導体基板上に、活性層を含む多層膜を積層し、この多層膜積層上に＜１１０＞方向に延びるストライプ状の絶縁膜を形成し、この絶縁膜を用いて、側面が（１１０）面または（１１０）面近傍の面方位を有する前記ストライプ状の半導体メサを形成する半導体メサ形成工程と、
前記半導体メサの周囲に、前記絶縁膜を選択マスクとして、前記第１導電型半導体埋め込み層を成長により埋め込む第１埋め込み工程と、
前記半導体メサの周囲に、前記絶縁膜を選択マスクとして、前記第２導電型半導体埋め込み層を成長により埋め込む第２埋め込み工程と、
を備え、
前記第１埋め込み工程は、最表面を（１１１)面に形成しながら前記半導体メサの側面上に前記第１導電型半導体埋め込み層を成長する第１モードと、前記半導体基板の前記主面に垂直な方向に前記第１導電型半導体埋め込み層を成長する第２モードを含み、
前記第１埋め込み工程の後に前記第２埋め込み工程が行われることを特徴とする半導体レーザの製造方法。
【請求項２】
前記半導体メサ形成工程において、
前記（１１０）面近傍の面方位を有する前記半導体メサの前記側面は、前記（００１）面の面方位を有する前記半導体基板の前記主面との成す角度が８５度以上且つ９５度以下となるように形成される請求項１に記載の半導体レーザの製造方法。
【請求項３】
前記第１モードにて前記半導体メサの前記側面上における第１成長速度、および前記第２モードにて前記半導体基板の前記主面上における第２成長速度を予め測定する成長速度測定工程を更に備え、
前記第１埋め込み工程において、前記第１導電型半導体埋め込み層の厚さが、下記の式（１）から求められる値ｘ以下であることを特徴とする請求項１または請求項２に記載の半導体レーザの製造方法。
ｘ＝ｔｍｅｓａ／（１＋１．４３α）…（１）
（式中、ｔｍｅｓａは前記半導体メサの高さであり、αは前記第１成長速度および前記第２成長速度の比である。）
【請求項４】
前記半導体メサ形成工程において、前記半導体メサの前記高さｔｍｅｓａは、下記の式（２）を満たすことを特徴とする請求項３に記載の半導体レーザの製造方法。
ｔｍｅｓａ≧（１＋１．４３α）…（２）
（式中、前記比αは０．２以上且つ１．０以下である。）
【請求項５】
前記半導体メサ形成工程において、前記半導体メサの前記高さｔｍｅｓａは、２．４μｍ以上となるように形成されることを特徴とする請求項３に記載の半導体レーザの製造方法。
【請求項６】
前記半導体メサ形成工程において、
前記絶縁膜は０．５μｍ以上且つ２．０μｍ以下の厚みを有し、この絶縁膜をマスクとして用いてＲＩＥドライエッチングにより前記半導体メサを形成することを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体レーザの製造方法。
【請求項７】
前記半導体メサ形成工程において前記半導体メサを形成する際に、前記多層膜に対するドライエッチングと、前記半導体メサの側面に付着した保護層を除去するためのアッシングとを交互に行うことを特徴とする請求項１乃至請求項６のいずれか一項に記載の半導体レーザの製造方法。
【請求項８】
前記半導体メサ形成工程の後、前記第１埋め込み工程の前に、前記半導体メサに対して硫酸を用いたウェットエッチング処理を行ったのち前記半導体メサに対してフッ酸を用いたウェットエッチング処理を行う前処理工程を更に備えることを特徴とする請求項１乃至請求項７のいずれか一項に記載の半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザの製造方法に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示すように、活性層及びその周辺層を幅１μm前後の狭メサストライプ状にウェットエッチングし、その両側面を半導体層から成る電流ブロック層で埋め込むことによって電流狭窄構造を構成した、いわゆる埋め込み型の半導体レーザが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−２５０８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図６は、従来のｐｎ埋め込み型半導体レーザ２００を示す。図６に示すように、半導体レーザ２００は、n型ＩｎＰ基板２０１、n型ＩｎＰバッファ層２０２、ＩｎＧａＡｓＰ活性層２０３、ｐ型ＩｎＰクラッド層２０４、ｐ型ＩｎＰ埋め込み層２０５、ｎ型ＩｎＰ電流ブロック層２０６、ｐ型ＩｎＰ電流ブロック層２０７、ｐ型ＩｎＰクラッド層２０８、ｐ型ＩｎＧａＡｓコンタクト層２０９、ｐ側電極２１０、およびn側電極２１１を備える。この半導体レーザ２００では、活性層２０３への電流注入を効率的に行うために、活性層２０３の脇に、ｐ型ＩｎＰ埋め込み層２０５、ｎ型ＩｎＰ電流ブロック層２０６、ｐ型ＩｎＰ電流ブロック層２０７を設け、電流ブロックを行っている。これにより活性層２０３への電流狭窄構造が達成されている。
【０００５】
ところで、半導体メサを形成する際に、特にウェットエッチングで半導体メサを形成する場合には、メサ形状にばらつきが生じやすく、例えば図６に示す活性層２０３とｎ型ＩｎＰ電流ブロック層２０６との間の距離２００Ｄにばらつきが生じる。その結果、図６のリークパス２００ｐにおけるリーク電流の量にばらつきが生じ、最終的にはレーザ特性の全体としてもばらつきが生じる。このような不具合を解消するためには、図６に示した距離２００Ｄにばらつきを生じさせないことが重要であるが、現時点では活性層と電流ブロック層との間の距離を一定に保つための有効な方法は知られていない。
【０００６】
そこで、本発明は上記に鑑みてなされたもので、埋め込み型の半導体レーザにおいて、活性層と電流ブロック層との間の距離を一定に保つことが可能な半導体レーザの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体レーザの製造方法は、第１導電型半導体埋め込み層および第２導電型半導体埋め込み層を有する半導体レーザの製造方法であって、主面が（００１）面または（００１）面近傍の面方位を有する半導体基板上に、活性層を含む多層膜を積層し、この多層膜積層上に＜１１０＞方向に延びるストライプ状の絶縁膜を形成し、この絶縁膜を用いて、側面が（１１０）面または（１１０）面近傍の面方位を有するストライプ状の半導体メサを形成する半導体メサ形成工程と、半導体メサの周囲に、絶縁膜を選択マスクとして、第１導電型半導体埋め込み層を成長により埋め込む第１埋め込み工程と、半導体メサの周囲に、絶縁膜を選択マスクとして、第２導電型半導体埋め込み層を成長により埋め込む第２埋め込み工程と、を備え、第１埋め込み工程は、最表面を（１１１)面に形成しながら半導体メサの側面上に第１導電型半導体埋め込み層を成長する第１モードと、半導体基板の主面に垂直な方向に第１導電型半導体埋め込み層を成長する第２モードを含み、第１埋め込み工程の後に第２埋め込み工程が行われることを特徴とする。
【０００８】
本発明によれば、第１導電型半導体埋め込み層を成長により埋め込む第１埋め込み工程は、最表面を（１１１)面に形成しながら半導体メサの側面上に第１導電型半導体埋め込み層を成長する第１モードと、半導体基板の主面に垂直な方向に第１導電型半導体埋め込み層を成長する第２モードを含む。そして、このような第１埋め込み工程の後に、第２埋め込み工程が行われる。つまり、第１モードおよび第２モードにより第１導電型半導体埋め込み層を先に成長し、その後に、第２導電型半導体埋め込み層を成長する。以上により、第１導電型半導体埋め込み層の＜１１１＞方向への成長による厚みの変化が少なくなり、活性層と第２導電型半導体埋め込み層との間の距離を一定に保つことが可能となる。
【０００９】
また、半導体メサ形成工程において、（１１０）面近傍の面方位を有する半導体メサの側面は、（００１）面の面方位を有する半導体基板の主面との成す角度が８５度以上且つ９５度以下となるように形成されることが好ましい。
【００１０】
活性層と第２導電型半導体埋め込み層との間の距離を一定に保つためには、半導体メサの側面と半導体基板の主面とが成す角度が８５度以上且つ９５度以下であることが特に好適である。
【００１１】
また、第１モードにて半導体メサの側面上における第１成長速度、および第２モードにて半導体基板の主面上における第２成長速度を予め測定する成長速度測定工程を更に備え、第１埋め込み工程において、第１導電型半導体埋め込み層の厚さが、下記の式（１）から求められる値ｘ以下であることが好ましい。
ｘ＝ｔｍｅｓａ／（１＋１．４３α）…（１）
（式中、ｔｍｅｓａは半導体メサの高さであり、αは第１成長速度および第２成長速度の比である。）
【００１２】
活性層と第２導電型半導体埋め込み層との間の距離を一定に保つためには、第１導電型半導体埋め込み層の厚さが、上記の式（１）から求められる値ｘ以下であることが特に好適である。また、この場合には、例えば、予め第１成長速度および第２成長速度を測定し、次に所定の高さｔｍｅｓａを有する半導体メサを形成し、その次に第１導電型半導体埋め込み層の厚みを値ｘ以下の範囲で設計するようにしても良い。
【００１３】
また、半導体メサ形成工程において、半導体メサの高さｔｍｅｓａは、下記の式（２）を満たすことが好ましい。
ｔｍｅｓａ≧（１＋１．４３α）…（２）
（式中、比αは０．２以上且つ１．０以下である。）
【００１４】
第１導電型半導体埋め込み層が電流ブロック機能を効果的に発揮するためには１μｍ以上の厚みを要し、そのための半導体メサの高さｔｍｅｓａは（１＋１．４３α）μｍ以上であることが特に好適である。なお、この場合に、第１成長速度および第２成長速度の比であるαは０．２以上且つ１．０以下の範囲である。
【００１５】
また、半導体メサ形成工程において、半導体メサの高さｔｍｅｓａは、２．４μｍ以上となるように形成されることが好ましい。
【００１６】
第１導電型半導体埋め込み層が電流ブロック機能を効果的に発揮するためには１μｍ以上の厚みを要し、そのための半導体メサの高さｔｍｅｓａは２．４μｍ以上であることが特に好適である。なお、この場合に、第１成長速度および第２成長速度の比であるαは約１．０である。
【００１７】
また、半導体メサ形成工程において、絶縁膜は０．５μｍ以上且つ２．０μｍ以下の厚みを有し、この絶縁膜をマスクとして用いてＲＩＥドライエッチングにより半導体メサを形成することが好ましい。
【００１８】
このことにより、半導体基板の主面と成す角度が８５度以上且つ９５度以下である側面を有するストライプ状の半導体メサを好適に形成できる。
【００１９】
また、半導体メサ形成工程において半導体メサを形成する際に、多層膜に対するドライエッチングと、半導体メサの側面に付着した保護層を除去するためのアッシングとを交互に行うことが好ましい。
【００２０】
また、半導体レーザの製造方法は、半導体メサ形成工程の後、第１埋め込み工程の前に、半導体メサに対して硫酸を用いたウェットエッチング処理を行ったのち半導体メサに対してフッ酸を用いたウェットエッチング処理を行う前処理工程を更に備えることが好ましい。
【発明の効果】
【００２１】
本発明によれば、埋め込み型の半導体レーザにおいて、活性層と第２導電型半導体埋め込み層との間の距離を一定に保つことが可能な半導体レーザの製造方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体レーザ１００の製造過程を示す図である。
【図２】半導体レーザ１００の製造過程を示す図である。
【図３】半導体レーザ１００の製造過程を示す図である。
【図４】半導体レーザ１００の製造過程を示す図である。
【図５】ｐ型電流ブロック層の厚さを検討するために参照する図である。
【図６】従来のｐｎ埋め込み型半導体レーザ２００を示す図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照して本発明にかかる半導体レーザの製造方法の好適な実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２４】
（半導体レーザ１００の製造方法）
本実施形態に係る半導体レーザ１００の製造方法について、図１〜図４を参照しながら説明する。図１〜図４は半導体レーザ１００の製造過程を示す図である。以下の成長において形成される半導体層は、有機金属気相成長法（ＭＯＶＰＥ）によって成長される。このとき、ガリウム原料、インジウム原料、リン原料、ヒ素原料として、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）、アルシン（ＡｓＨ３）を用いる。またp型半導体のドーパントとしてジエチル亜鉛（ＤＥＺｎ）、n型半導体のドーパントとしてモノシラン（ＳｉＨ４）を用いる。
【００２５】
（第１工程、半導体メサ形成工程）
まず、図１（ａ）に示すように、活性層１０４のための半導体層１０４ａを含む複数の半導体層１０２ａ〜１０５ａを基板１０１の主面１０１ａ上に成長する。基板１０１の主面１０１ａは、（００１）面または（００１）面近傍の面方位を有する。ここで、「（００１）面または（００１）面近傍の面方位」とは、基板１０１の主面１０１ａの面方位が（００１)面または（００１）面から２度オフした面方位までを含むことをいう。
【００２６】
ｎ−ＩｎＰ半導体基板１０１の主面１０１ａ上の全面に、バッファ層１０２のための半導体層１０２ａ、第１光閉じ込め層１０３のための半導体層１０３ａ、活性層１０４のための半導体層１０４ａ、第２光閉じ込め層１０５のための半導体層１０５ａが順に成長される。この成長は、有機金属気相成長装置といった結晶成長装置を用いて行われる。
【００２７】
バッファ層１０２のための半導体層１０２ａは、厚さ５５０ｎｍのＳｉドープＩｎＰ膜である。本実施形態において、バッファ層１０２のための半導体層１０２ａにおけるキャリア濃度は、１．１×１０＋１８ｃｍ−３である。
【００２８】
第１光閉じ込め層１０３のための半導体層１０３ａ及び第２光閉じ込め層１０５のための半導体層１０５ａは、バンドギャップ波長１１５０ｎｍのＧａＩｎＡｓＰ膜であり、その厚さはそれぞれ１００ｎｍである。
【００２９】
活性層１０４のための半導体層１０４ａは、ＧａＩｎＡｓＰから構成されている。活性層１０４のための半導体層１０４ａは、多重量子井戸構造を有している。多重量子井戸構造は、図示はしないが、交互に積層されたバリア層とウエル層とを含み、８つのウエル層と９つのバリア層とからなる。本実施形態において、バリア層は１２００ｎｍのバンドギャップ波長を有し、ウエル層は１５５０ｎｍのバンドギャップ波長を有している。バリア層の厚さは１０ｎｍであり、ウエル層の厚さは５ｎｍである。活性層１０４の歪は、１．０％である。
【００３０】
次に、第２光閉じ込め層１０５のための半導体層１０５ａ上には、回折格子のための周期構造１０６が形成される。この周期構造上にはｐ型クラッド層１０７のための半導体層１０７ａを堆積して、回折格子を形成する。ｐ型クラッド層１０７のための半導体層１０７ａは、厚さ２００ｎｍのＺｎドープＩｎＰ膜である。この回折格子の周期は、２４２ｎｍである。ｐ型クラッド層１０７のための半導体層１０７ａにおけるキャリア濃度は、６．５×１０＋１７ｃｍ−３である。
【００３１】
ｐ型クラッド層１０７のための半導体層１０７ａ上にはキャップ層１０８のための半導体層１０８ａが形成されている。キャップ層１０８のための半導体層１０８ａは、厚さ２００ｎｍのＺｎドープＩｎＧａＡｓ膜である。キャップ層１０８のための半導体層１０８ａにおけるキャリア濃度は、例えば２．０×１０＋１７ｃｍ−３である。
【００３２】
（第２工程、半導体メサ形成工程）
次に、図１（ｂ）に示すように、第１工程で成長した複数の半導体層１０２ａ〜１０８ａ上に＜１１０＞方向に延びるストライプ状の絶縁体マスク１０９を形成する。絶縁体マスク１０９は、厚さ０．５μｍ以上且つ２．０μｍ以下の酸化シリコン膜（ＳｉＯ２膜）である。形成方法としては一般的なＣＶＤ法を用い、原料としてテトラエチルオルソシリケート（ＴＥＯＳ）を用いる。一般的なリソグラフィ法により、ストライプを作製する。
【００３３】
（第３工程、半導体メサ形成工程）
次に、第２工程で形成した絶縁体マスク１０９を用いて、第１工程で成長した複数の半導体層１０２ａ〜１０８ａをエッチングし、図２（ａ）に示すように、基板１０１の主面１０１ａとの間の角度が８５度以上且つ９５度以下の例えば直角である基準面１１０ａに沿った側面１１０ｂを有する半導体メサ１１０を形成する。ここでは、複数の半導体層１０２ａ〜１０８ａに対してドライエッチングを行う。このときのエッチング方法としては、絶縁体マスク１０９をマスクとして用いた反応性イオンエッチング法（ＲＩＥ）が使われる。この反応性イオンエッチング法は、（１１０）面近傍の面方位を有する半導体メサ１１０の側面１１０ｂと、（００１）面の面方位を有する半導体基板１０１の主面１０１ａとの成す角度が８５度以上且つ９５度以下となるように形成するために好適な手法である。ＲＩＥ装置としては、誘導結合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ）装置が用いられる。ＩＣＰ−ＲＩＥ装置は、互いに対向して設けられた上部電極と下部電極とを備える。さらに、ＩＣＰ−ＲＩＥ装置は、これらの電極に高周波電力を供給するための高周波電源として、誘導結合プラズマ電源及びバイアス用高周波電源を備える。上部電極には、誘導コイルを介して、誘導結合プラズマ電源からの高周波電力（ＲＦパワー）が供給され、誘導結合プラズマが発生する。また、下部電極には、バイアス用高周波電源が接続され、バイアスを印加するための高周波電力（バイアスパワー）が供給される。
【００３４】
また、図示はしないが、ドライエッチング後の半導体メサ１１０の側面１１０ｂには、エッチングの際のデポ物からなる保護層が形成されるので、この保護層に対してアッシングを行い、当該保護層を除去する。以上のドライエッチングおよびアッシングを繰り返すことにより、図２（ａ）に示すような基板１０１の主面１０１ａに対してほぼ垂直な側面１１０ｂを有する半導体メサ１１０が形成される。半導体メサ１１０は、バッファ層１０２、第１光閉じ込め層１０３、活性層１０４、第２光閉じ込め層１０５、ｐ型クラッド層１０７、およびキャップ層１０８を含み、本実施形態においてその高さｈ１は２．４μｍ以上となっている。この半導体メサ１１０の高さについては、後述する。また、半導体メサ１１０は、図２（ａ）に示すように、側面１１０ｂが（１１０）面または（１１０）面近傍の面方位を有するストライプ状のものである。
【００３５】
ドライエッチングおよびアッシングの条件は以下のようである。なお、本実施例では、ドライエッチングおよびアッシングを交互に約５０回繰り返し行う。当該ドライエッチングおよびアッシングの工程は、半導体メサ１１０が形成されるべきウエハをＲＩＥ装置の外部へ取り出すことなく、共通のＲＩＥ装置を用いて行うことができる。さらに、これらのプロセスは、供給するガスの種類、および供給する高周波電力（ＲＦパワー、バイアスパワー）の大きさを変更するのみで実現できる。
（エッチング条件）
エッチャント：ＣＨ４とＨ２との混合ガス
ガス流量：ＣＨ４およびＨ２ともに２５ｓｃｃｍ
ガス圧力：１．５Ｐａ
ＲＦパワー：１００Ｗ
エッチングの深さ：２．５μｍ
エッチングレート：約１．８μｍ／ｈ
エッチング時間：１８０ｓｅｃ／ｃｙｃｌｅ
（アッシング条件）
アッシングガス：Ｏ２
ガス流量：８０ｓｃｃｍ
ガス圧力：１．５Ｐａ
ＲＦパワー：３００Ｗ
バイアスパワー：１５Ｗ
アッシング時間：１０５ｓｅｃ／ｃｙｃｌｅ
【００３６】
（前処理工程）
続いて、半導体メサ１１０の側面１１０ｂに残留した保護層を除去するために、半導体メサ１１０の側面１１０ｂに対し、硫酸を用いてウェットエッチングを行う。そして、その後更に、側面１１０ｂに対しフッ酸を用いてウェットエッチングを行なう。硫酸を用いてエッチングを行うことにより、エッチングガスであるメタンに主に起因するカーボン系の堆積物を側面１１０ｂから除去することができる。また、フッ酸を用いてエッチングを行うことにより、誘電体マスク１０９の材料であるＳｉＯ２から解離したシリコン系の堆積物を除去することができる。次に、ドライエッチングによるダメージ層（結晶変質層）除去のために、Ｂｒメタノールを用いてウェットエッチングを行う。このとき、半導体メサ１１０の側面１１０ｂ、およびバッファ層１０２ａの表面（（００１）面）を約５０ｎｍ程度エッチングする。なお、これらのウェットエッチング条件は以下のようである。
（硫酸エッチング）
エッチング液：濃硫酸
エッチング時間、温度：２分、常温
（フッ酸エッチング）
エッチング液（混合比）：ＨＦ：Ｈ２Ｏ＝１：２０
エッチング時間、温度：１５秒、常温
（Ｂｒメタノールエッチング）
エッチング液（混合比）：Ｂｒ：ＣＨ３ＯＨ＝１：１６００
エッチング時間、温度：３０秒、０℃
【００３７】
上述したウェットエッチング処理を行うことによって、次の工程で行う半導体層の埋め込み成長において、半導体メサ１１０の側面１１０ｂへの半導体結晶の濡れ性を改善することができる。そのため、埋め込み成長の初期の段階において、半導体メサ１１０の側面１１０ｂ上、およびバッファ層１０２ａの表面（（００１）面）上に成長する埋め込み半導体層の結晶性を向上させることができる。この結果、埋め込み成長の初期の段階で、埋め込み半導体層が完全に半導体メサ１１０の側面１１０ｂを覆うので、埋め込み成長の際に（１１１）面、（１１０）面、及び（００１）面の各成長面を明瞭に出現させることができる。一方、上述したウェットエッチング処理を行わない場合、あるいはウェットエッチング処理が不十分である場合には、半導体メサ１１０の側面１１０ｂ上に残る堆積物やダメージ層によってその後の埋め込み成長が阻害され、埋め込み半導体層が半導体メサ１１０の側面１１０ｂを完全に覆うことが難しくなる。この結果、埋め込み成長の際に、（１１１）面、（１１０）面、及び（００１）面の各成長面が明瞭に出現しにくくなる。
【００３８】
（第４工程、第１埋め込み工程）
次に、図２（ｂ）に示すように、半導体メサ１１０の周囲に、絶縁体マスク１０９を選択マスクとして、ｐ型電流ブロック層（第１導電型半導体埋め込み層）のためのＺｎ−ＩｎＰ半導体層１１１を成長により埋め込む。この工程は、第１モードおよび第２モードを含む。第１モードは、最表面１１１ａを（１１１)面に形成しながら、半導体メサ１１０の側面１１０ｂ上に、ｐ型電流ブロック層のためのＺｎ−ＩｎＰ半導体層１１１を＜１１０＞方向に成長するモードである。第２モードは、半導体基板１０１の主面１０１ａに垂直な＜００１＞方向に、ｐ型電流ブロック層のためのＺｎ−ＩｎＰ半導体層１１１を成長するモードである。図２（ｂ）では、第１モードを符号Ｍ１で表示し、第２モードを符号Ｍ２で表示している。また、＜１１０＞方向および＜００１＞方向をそれぞれ矢印とともに表示し、Ｚｎ−ＩｎＰ半導体層１１１の最表面１１１ａが（１１１）面となっていることを表示している。
【００３９】
Ｚｎ−ＩｎＰ半導体層１１１の成長は、有機金属気相成長法によって行われる。この第１埋め込み工程において、結晶成長炉内に供給された原料ガスは、絶縁体マスク１０９上では消費されず、半導体結晶が露出した半導体メサ１１０の側面１１０ｂまたはバッファ層１０２ａの表面へ供給されて、これらの表面上にＺｎ−ＩｎＰ半導体層１１１が選択的に結晶成長されるために消費される。このとき、半導体メサ１１０の側面１１０ｂが、基板１０１の主面１０１ａに対してほぼ垂直な所定の角度をなす（１１０）面または（１１０）面近傍の面方位を有するように形成されていることにより、また、更に好ましくは、半導体メサ１１０を形成後に上記ウェットエッチング処理を行うことにより、Ｚｎ−ＩｎＰ半導体層１１１の成長が、半導体メサ１１０の側面１１０ｂを覆うように、＜１１０＞方向に進行する（第１モードＭ１）。同時に、バッファ層１０２ａの表面へ供給された原料は、半導体基板１０１の主面１０１ａに垂直な＜００１＞方向への成長においても消費される。その結果、Ｚｎ−ＩｎＰ半導体層１１１の成長が、（００１）面上において＜００１＞方向に進行する（第２モードＭ２）。つまり、この第１埋め込み工程において、第１モードＭ１での＜１１０＞方向への成長速度を、第２モードＭ２での＜００１＞方向への成長速度と略同一とすることができる。埋め込み成長終了後における、Ｚｎ−ＩｎＰ半導体層１１１の＜００１＞方向及び＜１１０＞方向それぞれの厚さは例えば１．０μｍである。また、Ｚｎ−ＩｎＰ半導体層１１１のキャリア濃度は例えば２．１×１０＋１８ｃｍ−３である。
【００４０】
一方、Ｚｎ−ＩｎＰ半導体層１１１の最表面１１１ａに形成された（１１１）面上でのＺｎ−ＩｎＰの成長速度は、上記（１１０）面上での＜１１０＞方向への成長（第１モードＭ１）、及び上記（００１）面上での＜００１＞方向への成長（第２モードＭ２）の各成長速度よりも遅い。（１１１）面上への成長速度は、例えば（１１０）面上や（００１）面上での成長速度の２０分の１以上１０分の１以下である。故に、半導体メサ１１０の側面１１０ａへＺｎ−ＩｎＰ半導体層１１１を埋め込み成長する際には、主に（１１０）面上での成長（第１モードＭ１）および（００１）面上での成長（第２モードＭ２）が進行し、（１１１）面上での成長が律速過程となる。この結果、Ｚｎ−ＩｎＰ半導体層１１１の最表面１１１ａに（１１１）面を形成することができる。
【００４１】
（第５工程、第２埋め込み工程）
次に、半導体メサ１１０の周囲に、絶縁体マスク１０９を選択マスクとして、ｎ型電流ブロック層（第２導電型半導体埋め込み層）のためのＳｉ−ＩｎＰ半導体層１１２ａを成長により埋め込む。すなわち、図３（ａ）に示すように、上記第４工程の第２モードＭ２で＜００１＞方向に成長したＺｎ−ＩｎＰ半導体層１１１（図３（ａ）ではＺｎ−ＩｎＰ半導体層１１１ｂと表示）の表面１１１ｃの上から＜００１＞方向、および上記第４工程の第１モードＭ１で＜１１０＞方向に成長したＺｎ−ＩｎＰ半導体層１１１（図３（ａ）ではＺｎ−ＩｎＰ半導体層１１１ｄと表示）の表面１１１ｅから＜１１０＞方向に、半導体メサ１１０を埋め込むｎ型電流ブロック層のためのＳｉ−ＩｎＰ半導体層１１２ａを成長する。図３（ａ）では、＜００１＞方向および＜１１０＞方向をそれぞれ矢印とともに表示している。
【００４２】
Ｓｉ−ＩｎＰ半導体層１１２ａの成長は、有機金属気相成長法によって行われる。また、Ｓｉ−ＩｎＰ半導体層１１２ａの＜００１＞方向への成長速度と＜１１０＞方向への成長速度は略同一の場合もあり、更にこれらは第４工程のＺｎ−ＩｎＰ半導体層１１１の成長における＜００１＞方向および＜１１０＞方向の成長速度と略同一の場合もある。また、Ｓｉ−ＩｎＰ半導体層１１２ａにおけるキャリア濃度は２．０×１０＋１８ｃｍ−３である。
【００４３】
以上の説明で明らかなように、第４工程の第１埋め込み工程の後に、第５工程の第２埋め込み工程が行われる。第５工程の第２埋め込み工程では、Ｓｉ−ＩｎＰ半導体層１１２ａの成長が進行するに従い、Ｚｎ−ＩｎＰ半導体層１１１の表面１１１ｅから＜１１０＞方向への成長によって形成される（１１０）面の面積が次第に小さくなる。第５工程の第２埋め込み工程では、Ｓｉ−ＩｎＰ半導体層１１２ａの成長の際に、この（１１０)面が消失するまで成長を行う。
【００４４】
（第６工程）
次に、図３（ｂ）に示すように、上記第４工程で成長したＺｎ−ＩｎＰ半導体層１１１の表面１１１ａ上、および上記第５工程で成長したＳｉ−ＩｎＰ半導体層１１２ａの表面１１２ｃ上に、半導体メサ１１０を埋め込むｎ型電流ブロック層（第２導電型半導体埋め込み層）のためのＳｉ−ＩｎＰ半導体層１１２ｂを成長する。この工程において、結晶成長炉内に供給された原料ガスは、絶縁体マスク１０９上では消費されず、半導体結晶が露出したＺｎ−ＩｎＰ半導体層１１１の最表面である表面１１１ａ上、およびＳｉ−ＩｎＰ半導体層１１２ａの最表面である表面１１２ｃ上に供給される。この結果、Ｓｉ−ＩｎＰ半導体層１１２ｂの成長は、（１１１）面上においては＜１１１＞方向へ進行し、（００１）面上においては＜００１＞方向へ進行する。図３（ｂ）では、＜００１＞方向および＜１１１＞方向をそれぞれ矢印とともに表示している。
【００４５】
Ｓｉ−ＩｎＰ半導体層１１２ｂの成長は、有機金属気相成長法によって行われる。また、第５工程で成長したＳｉ−ＩｎＰ半導体層１１２ａおよび第６工程で成長したＳｉ−ＩｎＰ半導体層１１２ｂがあわせてｎ型電流ブロック層１１２を構成する。本実施形態では、説明の便宜上、Ｓｉ−ＩｎＰ半導体層１１２ａとＳｉ−ＩｎＰ半導体層１１２ｂとを区別しているが、実際には同一のＳｉ−ＩｎＰ半導体層を連続して成長することにより、同一のものとして構成してもよい。この場合のｎ型電流ブロック層１１２の＜００１＞方向での厚さ（図３（ｂ）の高さｈ２)は１．２μｍである。
【００４６】
また、Ｓｉ−ＩｎＰ半導体層１１２ｂの＜００１＞方向への成長速度と＜１１１＞方向への成長速度は略同一の場合もあり、更にこれらは第４工程のＺｎ−ＩｎＰ半導体層１１１の成長における＜００１＞方向および＜１１０＞方向の成長速度と略同一の場合もある。また、Ｓｉ−ＩｎＰ半導体層１１２ｂにおけるキャリア濃度は２．０×１０＋１８ｃｍ−３である。
【００４７】
なお、図示はしないが、三つのＩｎＰ半導体層により電流ブロック層を構成してもよい。この場合には、第４工程で成長したｐ型電流ブロック層（Ｚｎ−ＩｎＰ半導体層１１１）、および第５工程および第６工程で成長したｎ型電流ブロック層１１２の上に、三番目の電流ブロック層が位置する。この三番目の電流ブロック層は、例えば厚さ０．１μｍおよびキャリア濃度１．２×１０＋１８ｃｍ−３のＺｎ−ＩｎＰ半導体層で構成することができる。
【００４８】
（第７工程）
次に、図４（ａ）に示すように、絶縁体マスク１０９を除去した後に、半導体メサ１１０の上およびｎ型電流ブロック層１１２の上に、ｐ型クラッド層のための半導体層１１３を成長する。ｐ型クラッド層１１３の成長は、有機金属気相成長法によって行われる。また、ｐ型クラッド層１１３は例えば厚さ１．６μｍおよびキャリア濃度１．４×１０＋１８ｃｍ−３のＺｎ−ＩｎＰ層で構成することができる。また、絶縁体マスク１０９の除去は例えばフッ酸を用いたエッチングで行うことができる。
【００４９】
（第８工程）
次に、図４（ａ）に示すように、第７工程で成長したｐ型クラッド層１１３の上に、コンタクト層のための半導体層１１４を成長する。コンタクト層１１４の成長は、有機金属気相成長法によって行われる。また、コンタクト層１１４は例えば厚さ０．５μｍおよびキャリア濃度１５×１０＋１８ｃｍ−３のＺｎ−ＩｎＧａＡｓ層で構成することができる。
【００５０】
次に、図４（ｂ）に示すように、トレンチ１１６を形成し、その後全面にＳｉＯ２絶縁膜１１５を形成後、活性層１０４の上部部分のみに窓開けを行う。
【００５１】
次に、図４（ｂ）に示すように、当該トレンチ１１６をＢＣＢ樹脂で埋め込む。
【００５２】
そして、最後に、上部電極１１７、裏面電極１１８を形成する。上部電極１１７は例えばＡｕＧｅで構成することができ、裏面電極１１８は例えばＡｕＺｎで構成することができる。以上により、半導体レーザ１００が完成される。
【００５３】
（半導体レーザ１００の構成）
以上で説明した方法により製造した半導体レーザ１００は、図４（ａ）に示すように、基板１０１と、半導体メサ１１０と、ｐ型電流ブロック層１１１（第１導電型半導体埋め込み層）と、ｎ型電流ブロック層１１２（第２導電型半導体埋め込み層）と、ｐ型クラッド層１１３と、コンタクト層１１４とを備える。
【００５４】
基板１０１は例えばｎ−ＩｎＰ半導体から構成できる。
【００５５】
半導体メサ１１０は、図１（ａ）〜図２（ａ）に示すように、基板１０１の主面１０１ａ上に成長された活性層１０４のための半導体層１０４ａを含む複数の半導体層１０２ａ〜１０８ａを、その上部に設けた絶縁体マスク１０９を用いてドライエッチングすることにより形成される。形成後の半導体メサ１１０は、基板１０１の主面１０１ａとの間の角度が８５度以上且つ９５度以下である基準面１１０ａに沿った側面１１０ｂを有する。
【００５６】
ｐ型電流ブロック層１１１は、半導体メサ１１０を埋め込むものであって、例えばＺｎ−ＩｎＰ半導体層である。ｐ型電流ブロック層１１１は、図２（ｂ）に示すように、基板１０１の主面１０１ａから＜００１＞方向に成長されたことにより、（００１）面を有する。また、ｐ型電流ブロック層１１１は、半導体メサ１１０の側面１１０ｂから＜１１０＞方向に成長されたことにより、（１１０）面を有する。更に、ｐ型電流ブロック層１１１における当該＜１１０＞方向に成長後の最表面１１１ａは、上記＜００１＞方向および上記＜１１０＞方向へのそれぞれの成長速度より低い成長速度で成長されたことにより、（１１１）面を成す。
【００５７】
ｎ型電流ブロック層１１２は、半導体メサ１１０を埋め込むものであって、例えばＳｉ−ＩｎＰ半導体層である。ｎ型電流ブロック層１１２は、最初に、図３（ａ）に示すように、ｐ型電流ブロック層１１１の上記（００１）面から＜００１＞方向およびｐ型電流ブロック層１１１の上記（１１０）面から＜１１０＞方向に成長される。この成長が進行するに従い、（１１０）面が消失する。次に、図３（ｂ）に示すように、当該＜００１＞方向の成長を継続されるとともに、ｐ型電流ブロック層１１１の上記（１１１）面から＜１１１＞方向に成長される。ｎ型電流ブロック層１１２の成長終了後において、活性層１０４とｎ型電流ブロック層１１２との間の距離（図３（ｂ）の距離ｄ１）は５０ｎｍ以上４００ｎｍ以下である。これを実現するためには、複数の半導体層１０４ａ〜１０８ａの成長時に、絶縁体マスク１０９の下面１０９ａから活性層１０４のための半導体層１０４ａの中心までの距離（図３（ｂ）の距離ｄ２）が７１ｎｍ以上５６６ｎｍ以下となるように、複数の半導体層１０４ａ〜１０８ａを成長することが好ましい。
【００５８】
ｐ型クラッド層１１３は、図４（ａ）に示すように、活性層１０４を含む半導体メサ１１０の上およびｎ型電流ブロック層１１２の上に成長され、例えばＺｎ−ＩｎＰ層で構成することができる。
【００５９】
コンタクト層１１４は、図４（ａ）に示すように、ｐ型クラッド層１１３の上に成長され、例えばＺｎ−ＩｎＧａＡｓ層で構成することができる。
【００６０】
（本実施形態の作用および効果）
続いて、本実施形態にかかる半導体レーザ１００およびその製造方法の作用及び効果について説明する。本実施形態によれば、ｐ型電流ブロック層を成長により埋め込む第４工程の第１埋め込み工程は、最表面１１１ａを（１１１)面に形成しながら半導体メサ１１０の側面１１０ｂ上にｐ型電流ブロック層のためのＺｎ−ＩｎＰ半導体層１１１を＜１１０＞方向に成長する第１モードＭ１と、半導体基板１０１の主面１０１ａに垂直な＜００１＞方向に、ｐ型電流ブロック層のためのＺｎ−ＩｎＰ半導体層１１１を成長する第２モードＭ２を含む。そして、このような第１埋め込み工程の後に、第５工程の第２埋め込み工程が行われる。つまり、第１モードＭ１および第２モードＭ２によりｐ型電流ブロック層１１１を先に成長し、その後に、ｎ型電流ブロック層１１２を成長する。以上により、ｐ型電流ブロック層１１１の＜１１１＞方向への成長による厚みの変化が少なくなり、活性層１０４とｎ型電流ブロック層１１２との間の距離を一定に保つことが可能となる。
【００６１】
また、本実施形態においては、活性層１０４とｎ型電流ブロック層１１２との間の距離を一定に保つためには、半導体メサ１１０の側面１１０ｂと半導体基板１０１の主面１０１ａとが成す角度が８５度以上且つ９５度以下であることが特に好適である。
【００６２】
また、本実施形態においては、第２工程および第３工程の半導体メサ形成工程において、絶縁体マスク１０９は０．５μｍ以上且つ２．０μｍ以下の厚みを有し、この絶縁体マスク１０９をマスクとして用いてＲＩＥドライエッチングにより半導体メサ１１０を形成することにより、半導体基板１０１の主面１０１ａと成す角度が８５度以上且つ９５度以下である側面１１０ｂを有するストライプ状の半導体メサ１１０を好適に形成できる。
【００６３】
また、本実施形態では、半導体メサ１１０を埋め込むｐ型電流ブロック層１１１およびｎ型電流ブロック層１１２を順に成長する。ｐ型電流ブロック層１１１を成長するための第４工程においては、＜００１＞方向の成長および＜１１０＞方向の成長が同時に行われる。この場合に＜１１０＞方向に成長したｐ型電流ブロック層１１１の最表面１１１ａが（１１１）面として形成される。ただし、（１１１）面が形成される時の成長速度は＜００１＞方向および＜１１０＞方向における成長速度より低くなっていても良い。また、ｎ型電流ブロック層１１２を成長するための第５工程および第６工程においては、まず、ｐ型電流ブロック層１１１の（００１）面から＜００１＞方向およびｐ型電流ブロック層１１１の（１１０）面から＜１１０＞方向にｎ型電流ブロック層１１２を成長する。次に、＜００１＞方向へのｎ型電流ブロック層１１２の成長を継続するとともに、ｐ型電流ブロック層１１１の（１１１）面から＜１１１＞方向にｎ型電流ブロック層１１２を成長する。
【００６４】
（１）ｐ型電流ブロック層１１１の成長において、＜００１＞方向および＜１１０＞方向での成長速度より＜１１１＞方向での成長速度が低いこと、および（２）ｐ型電流ブロック層１１１の成長の終了後に、＜００１＞方向および＜１１０＞方向にｎ型電流ブロック層１１２を一旦成長した後に、その次に、＜００１＞方向および＜１１１＞方向へのｎ型電流ブロック層１１２の成長を行うこと、により、ｐ型電流ブロック層１１１の＜１１１＞方向への成長による厚みの変化が少なくなり、活性層１０４とｎ型電流ブロック層１１２との間の距離（図３（ｂ）の距離ｄ１）を一定に保つことが可能となる。
【００６５】
半導体メサ１１０の側面１１０ｂと基板１０１の主面１０１ａとの間の角度を８５度以上且つ９５度以下とするためには、ドライエッチングの後に半導体メサ１１０の側壁１１０ｂに形成された保護層（図示せず）に対してアッシングを行うことが更に好ましい。
【００６６】
半導体メサ１１０の側面１１０ｂと基板１０１の主面１０１ａとの間の角度を８５度以上且つ９５度以下とするためには、絶縁体マスク１０９を０．５μｍ以上且つ２．０μｍ以下の厚さで形成することが好ましい。更に、絶縁体マスク１０９を０．５μｍ以上の厚さで形成することで、エッチング時に絶縁体マスク１０９自体がエッチングされても、途中で絶縁体マスク１０９がなくなることが無い。
【００６７】
第４工程、第５工程、および第６工程では、ｐ型電流ブロック層１１１およびｎ型電流ブロック層１１２の成長時に有機金属気相成長法を用いることで、埋め込み層の形状を再現性良く得ることができる。
【００６８】
活性層１０４とｎ型電流ブロック層１１２との間を５０ｎｍ以上４００ｎｍ以下と狭くすることにより、レーザ特性を良好にすることができる。
【００６９】
活性層１０４とｎ型電流ブロック層１１２との間を５０ｎｍ以上４００ｎｍ以下と狭くするためには、絶縁体マスク１０９の下面１０９ａから活性層１０４の中心（活性層１０４の厚みにおける中心）までの距離（図３（ｂ）の距離ｄ２）を７１ｎｍ以上５６６ｎｍ以下とすることが好ましい。
【００７０】
（ｐ型電流ブロック層の厚さの検討）
本実施形態においては、上記第１モードＭ１にて半導体メサ１１０の側面１１０ｂ上における第１成長速度、および第２モードＭ２にて半導体基板１０１の主面１０１ａ上における第２成長速度を予め測定する工程（成長速度測定工程）を更に備え、第４工程の第１埋め込み工程において、ｐ型電流ブロック層１１１の厚さが、下記の式（１）から求められる値ｘ以下であることが好ましい。
ｘ＝ｔｍｅｓａ／（１＋１．４３α）…（１）
（式中、ｔｍｅｓａは半導体メサ１１０の高さであり、αは第１成長速度および第２成長速度の比である。）
【００７１】
活性層１０４とｎ型電流ブロック層１１２との間の距離を一定に保つためには、ｐ型電流ブロック層１１１の厚さが、上記の式（１）から求められる値ｘ以下であることが特に好適である。この場合には、例えば、予め第１成長速度および第２成長速度を測定し、次に所定の高さｔｍｅｓａを有する半導体メサ１１０を形成し、その次にｐ型電流ブロック層１１１の厚みを値ｘ以下の範囲で設計するようにしても良い。
【００７２】
また、上記第１工程〜第３工程の半導体メサ形成工程において、半導体メサ１１０の高さｔｍｅｓａ（上記図２（Ａ）における高さｈ１に相当）は、下記の式（２）を満たすことが好ましい。
ｔｍｅｓａ≧（１＋１．４３α）…（２）
（式中、比αは０．２以上且つ１．０以下である。）
ｐ型電流ブロック層１１１が電流ブロック機能を効果的に発揮するためには１μｍ以上の厚みを要し、そのための半導体メサ１１０の高さｔｍｅｓａは（１＋１．４３α）μｍ以上であることが特に好適である。なお、この場合に、第１成長速度および第２成長速度の比であるαは０．２以上且つ１．０以下の範囲である。
【００７３】
また、上記第１工程〜第３工程の半導体メサ形成工程において、半導体メサ１１０の高さｔｍｅｓａは、２．４μｍ以上となるように形成されることが好ましい。ｐ型電流ブロック層１１１が電流ブロック機能を効果的に発揮するためには１μｍ以上の厚みを要し、そのための半導体メサの高さｔｍｅｓａは２．４μｍ以上であることが特に好適である。なお、この場合に、第１成長速度および第２成長速度の比であるαは約１．０である。
【００７４】
以下では、第１導電型半導体埋め込み層であるｐ型電流ブロック層の厚さについて詳細に検討する。図５は、ｐ型電流ブロック層の厚さを検討するために参照する図である。図５において、半導体メサ５は、基板１上に形成されており、ｎ型クラッド層２、活性層３、ｐ型クラッド層４を有する。この半導体メサ５は図１〜図４における半導体メサ１１０に相当するものであるが、説明の便宜のために、図５では簡略に記載している。また、基板１と活性層３の間にｎ型クラッド層２が設けられている。図１〜図４における半導体メサ１１０の説明では言及していないが、半導体メサ１１０がｎ型クラッド層を含んでもよい。
【００７５】
図５における線Ａは、半導体メサ５を埋め込む埋め込み層（ｐ型電流ブロック層およびｎ型電流ブロック層）を成長する際に、その成長方向が＜００１＞方向および＜１１０＞方向から、＜００１＞方向および＜１１１＞方向に変わるラインを示す。すなわち、線Ａまでは、埋め込み層が＜００１＞方向および＜１１０＞方向に同時に成長されるが、線Ａからは、埋め込み層が＜００１＞方向および＜１１１＞方向に同時に成長される。なお、以下の説明における「成長」とは、「所定の成長速度以上での成長」をいう。「所定の成長速度」とは、任意であるが、一般に埋め込み層を成長する際の成長速度をいう。
【００７６】
図５（ａ）において、基板１から線Ａまでの高さを高さｘとすると、メサ５の高さｔｍｅｓａは、以下の式で求めることができる。
ｔｍｅｓａ＝ｘ＋αｘｔａｎ５５°…（３）
ただし、αは＜００１＞方向および＜１１０＞方向への成長速度の比であり、正数である。また、角度３５°や５５°は＜１１０＞方向お＜１１１＞方向との間で数学的に決まる角度である。このαを求めるために、上記第１モードＭ１にて半導体メサ１１０の側面１１０ｂ上における成長速度（第１成長速度）、および上記第２モードＭ２にて半導体基板１０１の主面１０１ａ上における成長速度（第２成長速度）を予め測定する工程（成長速度測定工程）を更に備えることが好適である。
【００７７】
上記の式（３）は以下のように表現できる。すなわち、
ｔｍｅｓａ＝（１＋１．４３α）ｘ…（４）
式（４）から以下のようにｘを求めることができる。
ｘ＝ｔｍｅｓａ／（１＋１．４３α）…（１）
【００７８】
図５（ｂ）は、ｐ型電流ブロック層６の厚さｔｐｌｏｃｋ−ｖが、上記式（１）で求めた高さｘ以下である場合を示している。この場合に、ｐ型電流ブロック層６の成長は、＜００１＞方向および＜１１０＞方向で行われ、線Ａの下で終了する。次に、線Ａの下からｎ型電流ブロック層７の成長が始まる。ｎ型電流ブロック層７の成長では、まず、線Ａの下で＜００１＞方向および＜１１０＞方向での成長が行われ、次に、線Ａの上からは＜００１＞方向および＜１１１＞方向での成長が行われる。図５（ｂ）において、＜１１１＞方向ではｐ型電流ブロック層６が成長されないので、その結果、活性層３とｎ型電流ブロック層７との間の距離ｔｐｌｏｃｋ−ｈは一定となる。なお、距離ｔｐｌｏｃｋ−ｈは、上述した図３（ｂ）における距離ｄ１に相当する。
【００７９】
一方、図５（ｃ）は、ｐ型電流ブロック層６の厚さｔｐｌｏｃｋ−ｖが、上記式（１）で求めた高さｘ以下でない場合を示している。この場合に、ｐ型電流ブロック層６の成長は、まず、＜００１＞方向および＜１１０＞方向で行われ、厚さが線Ａを越えると、線Ａの上からは＜００１＞方向および＜１１１＞方向での成長が行われる。次に、ｎ型電流ブロック層７の成長が行われる。ｎ型電流ブロック層７の成長では、線Ａを既に越えているので、＜００１＞方向および＜１１１＞方向での成長が行われる。図５（ｃ）において、＜１１１＞方向でｐ型電流ブロック層６が成長されるので、その結果、活性層３とｎ型電流ブロック層７との間の距離ｔｐｌｏｃｋ−ｈは一定とならず、ｐ型電流ブロック層６の成長により変動する。
【００８０】
以上で確認したように、活性層３とｎ型電流ブロック層７との間の距離ｔｐｌｏｃｋ−ｈを一定に保つためには、
ｘ＞ｔｐｌｏｃｋ−ｖ…（５）
の関係が必要であることがわかる。つまり、活性層３とｎ型電流ブロック層７との間の距離ｔｐｌｏｃｋ−ｈを一定に保つためのｘの閾値はｔｐｌｏｃｋ−ｖである。また、このときのメサ５の高さｔｍｅｓａは、上記の式（４）で求めることができ、例えばｔｐｌｏｃｋ−ｖが１０００ｎｍであり、αが１．０である場合に、メサ５の高さｔｍｅｓａは２４３０ｎｍとなる。
【００８１】
また、活性層３とｎ型電流ブロック層７との間の距離ｔｐｌｏｃｋ−ｈは、ゼロとならない上で、つまり活性層３とｎ型電流ブロック層７との間にｐ型電流ブロック層６が少しでも存在する条件下で、短ければ短いほどレーザ特性がよくなる。このため、距離ｔｐｌｏｃｋ−ｈをできるだけ短くすることが重要と思われる。ここで、図５（ａ）における距離ｔｐｌｏｃｋ−ｈを以下の数式で求めることができる。
ｔｐｌｏｃｋ−ｈ＝（ｔｐ＋（ｔＭＱＷ／２））×ｔａｎ５５°…（６）
ただし、ｔｐはｐ型クラッド層４の厚みであり、ｔＭＱＷは活性層３の厚みである。例えば、ｔＭＱＷが３１２ｎｍである場合に、上記数式（６）は、以下となる。
ｔｐｌｏｃｋ−ｈ＝（ｔｐ＋１５６）×０．７０…（７）
ただし、式（７）において、ｔｐｌｏｃｋ−ｈの単位は［ｎｍ］である。
式（７）で分かるように、距離ｔｐｌｏｃｋ−ｈを短くするためには、ｐ型クラッド層４の厚みｔｐをできるだけ薄くすることが好ましい。なお、なお、距離ｔｐ＋（ｔＭＱＷ／２）は、上述した図３（ｂ）における距離ｄ２に相当する。
【符号の説明】
【００８２】
１００…半導体レーザ、１０１…基板、１０２…バッファ層、１０３…第１光閉じ込め層、１０４…活性層、１０５…第２光閉じ込め層、１０６…回折格子のための周期構造、１０７…ｐ型クラッド層、１０８…キャップ層、１０９…絶縁体マスク、１１０…半導体メサ、１１１…ｐ型電流ブロック層、１１２…ｎ型電流ブロック層、１１３…ｐ型クラッド層、１１４…コンタクト層、１１５…ＳｉＯ２絶縁膜、１１６…トレンチ、１１７…上部電極、１１８…裏面電極。
【図１】
2010192888.tif 000003
【図２】
2010192888.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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