(57)【要約】【課題】クロックノイズの影響を低減することができる半導体集積回路装置、この半導体集積回路装置を搭載した信号処理装置及び半導体モジュールを提供する。【解決手段】半導体集積回路装置４は、半導体基板１０ａと、この上に形成された集積回路ブロック１７，１９と、第１のリード端子６１及び第１のボンディングワイヤ１１ａを通して第１のクロックＢＰＦＣＬＫ１が入力される第１の電極パッド１１と、集積回路ブロック１７，１９と第１の電極パッド１１とを接続する配線ライン２３，２４と、半導体基板１０ａ上の第１の電極パッド１１と隣り合う位置に備えられ、集積回路ブロック１７，１９と非接続であり、第２のリード端子６２及び第２のボンディングワイヤ１２ａを通して、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックＢＰＦＣＬＫ２が入力される第２の電極パッド１２とを有する。【選択図】図３
2010161378.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数の集積回路ブロックと、
前記半導体基板上に備えられ、第１のクロックが入力される第１の電極パッドと、
前記半導体基板上に備えられ、前記複数の集積回路ブロックと前記第１の電極パッドとを接続する配線ラインと、
前記半導体基板上の前記第１の電極パッドと隣り合う位置に備えられ、前記複数の集積回路ブロックと非接続であり、前記第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックが入力される第２の電極パッドと
を有し、
前記複数の集積回路ブロックの一つが、バンドパスフィルタ機能を持つ第１の集積回路ブロックである
ことを特徴とする半導体集積回路装置。
【請求項２】
前記複数の集積回路ブロックの他の一つが、遅延検波機能を持つ第２の集積回路ブロックである
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２のクロックは、前記第１のクロックの反転信号であることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記集積回路ブロックから前記第１の電極パッドまでの距離と前記第２の電極パッドまでの距離とがほぼ等しいことを特徴とする請求項１から３までのいずれかに記載の半導体集積回路装置。
【請求項５】
第１のリード端子と、
前記第１のリード端子と前記第１の電極パッドとを電気的に接続する第１のボンディングワイヤと、
第２のリード端子と、
前記第２のリード端子と前記第２の電極パッドとを電気的に接続する第２のボンディングワイヤと
を有し、
前記第１のクロックが前記第１のリード端子及び前記第１のボンディングワイヤを経由して前記第１の電極パッドに入力され、
前記第２のクロックが前記第２のリード端子及び前記第２のボンディングワイヤを経由して前記第２の電極パッドに入力される
ことを特徴とする請求項１から４までのいずれかに記載の半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置と同じ構成を有する第１の半導体集積回路装置と、
前記第１のクロック及び前記第２のクロックを出力する第２の半導体集積回路装置と、
前記第２の半導体集積回路装置から出力された前記第１のクロックを前記第１の半導体集積回路装置の前記第１のリード端子に供給するための第１のクロック用配線と、
前記第２の半導体集積回路装置から出力された前記第２のクロックを前記第１の半導体集積回路装置の前記第２のリード端子に供給するための第２のクロック用配線と
を有することを特徴とする信号処理装置。
【請求項７】
第１のクロック及び該第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を有する第２のクロックを生成する第１の半導体集積回路装置と、
複数の集積回路ブロックを有するアナログフィルタ回路と、前記第１のクロックが入力される第１の電極パッドと、前記複数の集積回路ブロックと前記第１の電極パッドとを接続する配線ラインと、前記第１の電極パッドと隣り合う位置に備えられ、前記複数の集積回路ブロックと非接触であり、前記第２のクロックが入力される第２の電極パッドとを有し、前記第１の半導体集積回路装置の近傍に配置された第２の半導体集積回路装置と、
を備えたことを特徴とする半導体モジュール。
【請求項８】
前記アナログフィルタ回路は、多重データを含むＦＭベースバンド信号からデジタルデータを抽出すること
を特徴とする請求項７に記載の半導体モジュール。
【請求項９】
前記第１の半導体集積回路装置が、前記アナログフィルタ回路により抽出されたデジタルデータに対して復号処理を行う復号回路を有する
ことを特徴とする請求項７又は８に記載の半導体モジュール。
【請求項１０】
前記第２の半導体集積回路装置が、
第１のリード端子と、
前記第１のリード端子と前記第１の電極パッドとを電気的に接続する第１のボンディングワイヤと、
第２のリード端子と、
前記第２のリード端子と前記第２の電極パッドとを電気的に接続する第２のボンディングワイヤと
を有し、
前記第１のクロックが前記第１のリード端子及び前記第１のボンディングワイヤを経由して前記第１の電極パッドに入力され、
前記第２のクロックが前記第２のリード端子及び前記第２のボンディングワイヤを経由して前記第２の電極パッドに入力される
ことを特徴とする請求項７から９までのいずれかに記載の半導体モジュール。
【請求項１１】
前記第１の半導体集積回路装置から出力された前記第１のクロックを前記第２の半導体集積回路装置の前記第１のリード端子に供給するための第１のクロック用配線と、
前記第１の半導体集積回路装置から出力された前記第２のクロックを前記第２の半導体集積回路装置の前記第２のリード端子に供給するための第２のクロック用配線と
を有する
ことを特徴とする請求項１０に記載の半導体モジュール。
【請求項１２】
前記第２のクロックは、前記第１のクロックの反転信号であることを特徴とする請求項７から１１までのいずれかに記載の半導体モジュール。
【請求項１３】
前記集積回路ブロックから前記第１の電極パッドまでの距離と前記第２の電極パッドまでの距離とがほぼ等しいことを特徴とする請求項７から１２までのいずれかに記載の半導体モジュール。
【請求項１４】
前記複数の集積回路ブロックの一つが、バンドパスフィルタ機能を持つ第１の集積回路ブロックであること
を特徴とする請求項７から１３までのいずれかに記載の半導体モジュール。
【請求項１５】
前記複数の集積回路ブロックの他の一つが、遅延検波機能を持つ第２の集積回路ブロックである
ことを特徴とする請求項７から１４までのいずれかに記載の半導体モジュール。
【請求項１６】
前記第２の半導体集積回路装置の近傍にはＦＭチューナを有する
ことを特徴とする請求項７から１５までのいずれかに記載の半導体モジュール。
【請求項１７】
前記ＦＭチューナには、アンテナが接続されている
ことを特徴とする請求項１６に記載の半導体モジュール。
【請求項１８】
前記第２の半導体集積回路装置は、ＦＭチューナ機能を有する集積回路をさらに有する
ことを特徴とする請求項７から１５までのいずれかに記載の半導体モジュール。
【請求項１９】
前記ＦＭチューナ機能を有する集積回路には、アンテナが接続されている
ことを特徴とする請求項１８に記載の半導体モジュール。
【請求項２０】
前記第２の半導体集積回路装置に形成される回路は、前記第２の電極パッドには接続されない
ことを特徴とする請求項７から１９までのいずれかに記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＶＩＣＳ（ＶＥＨＩＣＬＥ  ＩＮＦＯＲＭＡＴＩＯＮ  ＡＮＤ  ＣＯＭＭＵＮＩＣＡＴＩＯＮ  ＳＹＳＴＥＭ：道路交通情報通信システム）ＦＭ多重放送受信機等において使用されるＦＭ多重データ処理装置のような信号処理装置、及びこの装置に搭載される半導体集積回路装置に関するものであり、特に、アナログフィルタＬＳＩのような半導体集積回路装置におけるクロックノイズの低減に関するものである。
【背景技術】
【０００２】
図６は、ＶＩＣＳ−ＦＭ多重データを復号する従来のＦＭ多重放送受信機の構成を示す図である。図６に示されるＦＭ多重データ処理装置３１は、ＦＭアンテナ２及びＦＭチューナ３により受信された多重データを含むＦＭベースバンド信号（ＦＭ多重信号）からＶＩＣＳのデジタル信号ＢＰＦＯを抽出するためのアナログフィルタＩＣ３４と、アナログフィルタＩＣ３４から出力されるデジタル信号ＢＰＦＯを受信して復号化するＶＩＣＳロジックＩＣ３５と、ＶＩＣＳロジックＩＣ３５からＶＩＣＳのデータを取り出して処理するマイクロコントローラ（マイコン）３６とから構成されている。なお、ＶＩＣＳ−ＦＭ多重放送受信機は、例えば、特許文献１（特開平１１−２３４１５３号公報）に開示されている。
【０００３】
図７は、図６のアナログフィルタＩＣ３４の構成を示す図である。図７に示されるように、アナログフィルタＩＣ３４は、半導体集積回路素子（ＩＣチップ）４０と、複数のリード端子（信号ＢＰＦＣＬＫ，ＡＩＮ，ＳＧ，ＢＰＦＯが入力又は出力される。）と、これらリード端子とＩＣチップ４０の電極パッド４１，４３，４４，５２とを接続するボンディングワイヤ４１ａ，４３ａ，４４ａ，５２ａとを有している。アナログフィルタＩＣ３４の電極パッド４１には、ＶＩＣＳロジックＩＣ３５からの単相クロック（例えば、２ＭＨｚ）が供給される。ＩＣチップ４０は、半導体基板上に形成された各種の集積回路ブロック、例えば、ローパスフィルタ（ＬＰＦ）４５と、増幅回路（Ａｍｐ）４６と、スイッチドキャパシタ（ＳＣ）フィルタによって構成されたバンドパスフィルタ（ＢＰＦ）４７と、増幅回路（Ａｍｐ）４８と、遅延検波回路（１／Ｔ）４９と、ローパスフィルタ（ＬＰＦ）５０と、増幅回路（Ａｍｐ）５１とを有している。ローパスフィルタ４５、増幅回路４６、バンドパスフィルタ４７、及び増幅回路４８は、ＦＭ多重信号ＡＩＮから、例えば、７６ｋＨｚ±４ｋＨｚのＬＭＳＫ（Ｌｅｖｅｌ  ｃｏｎｔｒｏｌｌｅｄ  Ｍｉｎｉｍｕｍ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調されたデジタル信号を取り出すためのフィルタ部としての機能を持つ。遅延検波回路４９、ローパスフィルタ５０、及び増幅回路５１は、上記ＬＭＳＫ変調されたデジタル信号から、例えば、１６ｋｂｉｔ／ｓのデジタル信号ＢＰＦＯを再生する遅延検波部として機能する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２３４１５３号公報（図１、段落００１７−００１９）
【特許文献２】特開２００１−１２５７４４号公報（段落００１３）
【特許文献３】特開２０００−２６９７９３号公報（段落００３０）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＶＩＣＳロジックＩＣ３５から供給される単相クロックＢＰＦＣＬＫが入力されるアナログフィルタＩＣ３４においては、ＩＣチップ４０の電極パッド４１と各集積回路ブロック４５，４７，４９，５０との間の寄生容量（図８に符号Ｃｐ１，Ｃｐ２，Ｃｐ３，Ｃｐ４により示す。）により発生するノイズが、ローパスフィルタ４５，５０やバンドパスフィルタ４７の動作特性に悪影響を与えていた。特に、一時的にフローティング状態が生じるキャパシタであって、相対的に容量値が小さいキャパシタを備えた回路の特性には大きな影響を与えるという問題があった。なお、ノイズ信号の影響の低減に関しては、例えば、特許文献２（特開２００１−１２５７４４号公報）に開示があり、浮遊容量に関しては、例えば、特許文献３（特開２０００−２６９７９３号公報）に開示がある。
【０００６】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、クロックノイズの影響を低減することができる半導体集積回路装置、信号処理装置、及び半導体モジュールを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された複数の集積回路ブロックと、前記半導体基板上に備えられ、第１のクロックが入力される第１の電極パッドと、前記半導体基板上に備えられ、前記複数の集積回路ブロックと前記第１の電極パッドとを接続する配線ラインと、前記半導体基板上の前記第１の電極パッドと隣り合う位置に備えられ、前記複数の集積回路ブロックと非接続であり、前記第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックが入力される第２の電極パッドとを有し、前記複数の集積回路ブロックの一つが、バンドパスフィルタ機能を持つ第１の集積回路ブロックであることを特徴とするものである。
【０００８】
また、本発明の信号処理装置は、上記半導体集積回路装置と同じ構成を有する第１の半導体集積回路装置と、前記第１のクロック及び前記第２のクロックを出力する第２の半導体集積回路装置と、前記第２の半導体集積回路装置から出力された前記第１のクロックを前記第１の半導体集積回路装置の前記第１のリード端子に供給するための第１のクロック用配線と、前記第２の半導体集積回路装置から出力された前記第２のクロックを前記第１の半導体集積回路装置の前記第２のリード端子に供給するための第２のクロック用配線とを有するものである。
【０００９】
さらに、本発明の半導体モジュールは、第１のクロック及び該第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を有する第２のクロックを生成する第１の半導体集積回路装置と、複数の集積回路ブロックを有するアナログフィルタ回路と、前記第１のクロックが入力される第１の電極パッドと、前記複数の集積回路ブロックと前記第１の電極パッドとを接続する配線ラインと、前記第１の電極パッドと隣り合う位置に備えられ、前記複数の集積回路ブロックと非接触であり、前記第２のクロックが入力される第２の電極パッドと、前記アナログフィルタ回路と前記第１の電極パッドとを接続する配線ラインと、を有し、前記第１の半導体集積回路装置の近傍に配置された第２の半導体集積回路装置と、を備えたことを特徴とするものである。
【発明の効果】
【００１０】
本発明の半導体集積回路装置、演算処理装置、及び半導体モジュールによれば、第１の電極パッドに入力される第１のクロックにより集積回路ブロックにおいて発生するノイズと、第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を持ち、第２の電極パッドに入力される第２のクロックにより集積回路ブロックにおいて発生するノイズとが、互いに打ち消し合うので、集積回路ブロックから出力されるデジタル信号のノイズを低減することができるという効果を得ることができる。
【００１１】
また、本発明の半導体モジュールによれば、出力されるデジタル信号のノイズを低減できるので、ＦＭ信号の受信感度（受信範囲）を向上させることができるという効果を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係るＦＭ多重放送受信機の構成を示す図である。
【図２】図１のアナログフィルタＩＣの構成を示す図である。
【図３】図１のアナログフィルタＩＣのレイアウトの一部を概略的に示す図である。
【図４】図２のアナログフィルタＩＣの寄生容量の説明図である。
【図５】クロックノイズの影響低減を説明するための波形図である。
【図６】従来のＦＭ多重放送受信機の構成を示す図である。
【図７】図６のアナログフィルタＩＣの構成を示す図である。
【図８】図７のアナログフィルタＩＣの寄生容量の説明図である。
【発明を実施するための形態】
【００１３】
図１は、ＶＩＣＳ−ＦＭ多重データを復号する本発明の実施の形態に係るＦＭ放送受信機の構成を示す図である。図１に示されるＦＭ多重データ処理装置１は、ＦＭアンテナ２及びＦＭチューナ３により受信された多重データを含むＦＭベースバンド信号（ＦＭ多重信号）ＡＩＮからＶＩＣＳのデジタル信号を抽出するためのアナログフィルタＩＣ４と、アナログフィルタＩＣ４から出力されるデジタル信号ＢＰＦＯを受信して復号化するＶＩＣＳロジックＩＣ５と、ＶＩＣＳロジックＩＣ５からＶＩＣＳのデータを取り出して処理するマイクロコントローラ（マイコン）６とから構成される。なお、図１において、符号７は、ＶＩＣＳロジックＩＣ５から出力された第１のクロックＢＰＦＣＬＫ１をアナログフィルタＩＣ４の第１のリード端子（図２及び図３における符号６１）に供給するための第１のクロック用配線であり、符号８は、ＶＩＣＳロジックＩＣ５から出力された第２のクロックＢＰＦＣＬＫ２をアナログフィルタＩＣ４の第２のリード端子（図２及び図３における符号６２）に供給するための第２のクロック用配線である。
【００１４】
図２は、図１のアナログフィルタＩＣ４の構成を示す図である。図２に示されるように、アナログフィルタＩＣ４は、半導体集積回路素子（ＩＣチップ）１０と、複数のリード端子６１〜６５と、これらリード端子６１〜６５とＩＣチップ１０の電極パッド１１，１２，１３，１４，２２とを接続するボンディングワイヤ１１ａ，１２ａ，１３ａ，１４ａ，２２ａとを有している。アナログフィルタＩＣ４には、ＶＩＣＳロジックＩＣ５からの第１のクロックＢＰＦＣＬＫ１（例えば、２ＭＨｚ）、及び、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックＢＰＦＣＬＫ２が入力される。第２のクロックＢＰＦＣＬＫ２は、通常は、第１のクロックＢＰＦＣＬＫ１の反転信号である。
【００１５】
図１及び図２のアナログフィルタＩＣ４において、ＡＩＮは、リード端子６３から入力されるＦＭ多重信号を示し、ＳＧは、雑音防止用のコンデンサ６６をグランド間に接続したリード端子６４におけるアナログ基準電圧を示す。また、図１及び図２のアナログフィルタＩＣ４において、ＢＰＦＣＬＫ１は、第１のリード端子６１に入力される第１のクロックを示し、ＢＰＦＣＬＫ２は、第２のリード端子６２に入力される第２のクロックを示し、ＢＰＦＯは、リード端子６５から出力されるデジタル信号を示す。
【００１６】
図１のＶＩＣＳロジックＩＣ５において、ＢＰＦＣＬＫ１は、ＶＩＣＳロジックＩＣ５から出力される第１のクロックを示し、ＢＰＦＣＬＫ２は、ＶＩＣＳロジックＩＣ５から出力される第２のクロックを示し、ＢＰＦＯは、ＶＩＣＳロジックＩＣ５に入力されるデジタル信号を示す。また、図１のＶＩＣＳロジックＩＣ５及びマイコン６において、Ａｄｄｒは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのアドレス信号を示し、Ｄａｔａは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのデータバス信号を示す。また、図１のＶＩＣＳロジックＩＣ５及びマイコン６において、ＷＲＮは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのライト信号を示し、ＲＤＮは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのリード信号を示し、ＩＮＴＮは、マイコン６への割り込み信号を示す。
【００１７】
ＩＣチップ１０は、半導体基板上に形成された各種の集積回路ブロック、例えば、ローパスフィルタ（ＬＰＦ）１５、増幅回路（Ａｍｐ）１６、スイッチドキャパシタ（ＳＣ）フィルタによって構成されたバンドパスフィルタ（ＢＰＦ）１７、増幅回路（Ａｍｐ）１８、遅延検波回路（１／Ｔ）１９、ローパスフィルタ（ＬＰＦ）２０、及び増幅回路（Ａｍｐ）２１を有している。第１のクロックＢＰＦＣＬＫ１は、配線ライン２３，２４によってバンドパスフィルタ１７、遅延検波回路１９に供給される。ローパスフィルタ１５、増幅回路１６、バンドパスフィルタ１７、及び増幅回路１８は、ＦＭ多重信号ＡＩＮから、例えば、７６ｋＨｚ±４ｋＨｚのＬＭＳＫ変調されたデジタル信号を取り出すためのフィルタ部としての機能を持つ。遅延検波回路１９、ローパスフィルタ２０、及び増幅回路２１は、上記ＬＭＳＫ変調されたデジタル信号から、例えば、１６ｋｂｉｔ／ｓのデジタル信号ＢＰＦＯを再生する遅延検波部として機能する。
【００１８】
図３は、図１のアナログフィルタＩＣ４の一部のレイアウトを概略的に示す図である。図３に示されるように、半導体集積回路装置４は、半導体基板１０ａと、半導体基板１０ａ上に形成された集積回路ブロック１７（又は１９）と、第１のリード端子６１及び第１のボンディングワイヤ１１ａを通して第１のクロックＢＰＦＣＬＫ１が入力される第１の電極パッド１１と、集積回路ブロック１７（又は１９）と第１の電極パッド１１とを接続する配線ライン２３（又は２４）と、半導体基板１０ａ上の第１の電極パッド１１と隣り合う位置に備えられ、集積回路ブロック１７及び１９と非接続であり、第２のリード端子６２及び第２のボンディングワイヤ１２ａを通して、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックＢＰＦＣＬＫ２が入力される第２の電極パッド１２とを有する。また、第１のリード端子６１の内側部分、第２のリード端子６２の内側部分、第１のボンディングワイヤ１１ａ、第２のボンディングワイヤ１２ａ、半導体基板１０ａ、及び半導体基板１０ａ上の構成（第１の電極パッド１１、第２の電極パッド１２、配線ライン２３，２４、集積回路ブロック１７，１９など）は、封止樹脂によってパッケージングされている。さらに、集積回路ブロック１７（又は１９）から第１の電極パッド１１までの距離と第２の電極パッド１２までの距離とは、ほぼ等しいことが望ましい。なお、第１のリード端子６１と第２のリード端子６２との間隔は、パッケージの端子ピッチ（端子の間隔）で決まっており、一般的には、０．３ｍｍ〜１．３ｍｍの範囲内である。また、第１の電極パッド１１と第２の電極パッド１２の間隔は、一般的には、４０μｍ〜１．３ｍｍの範囲内である。また、ＬＳＩでは、基本的にパッドの形状は、四角形をしています。また、第１の電極パッド１１及び第２の電極パッド１２はそれぞれ、一般的には、１００平方μｍ程度の四角形である。さらにまた、アナログフィルタＩＣ４のレイアウトは、図３の例に限定されず、種々の変形が可能である。
【００１９】
図４は、図２のアナログフィルタＩＣの寄生容量の説明図である。ＶＩＣＳロジックＩＣ５から供給される第１のクロックＢＰＦＣＬＫ１が入力されるアナログフィルタＩＣ４においては、ＩＣチップ１０の電極パッド１１と各集積回路ブロック１５，１７，１９，２０との間の寄生容量（図４に符号Ｃｐ１，Ｃｐ２，Ｃｐ３，Ｃｐ４により示す。）により発生するノイズが、ローパスフィルタ１５，２０やバンドパスフィルタ１７の動作特性に悪影響を与えていた。特に、一時的にフローティング状態が生じるキャパシタであって、相対的に容量値が小さいキャパシタを備えた回路には大きな影響を与えていた。そこで、本発明においては、半導体基板１０ａ上の第１の電極パッド１１と隣り合う位置に備えられ、集積回路ブロックと非接続であり、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックＢＰＦＣＬＫ２が入力される第２の電極パッド１２を備えている。そして、第２の電極パッド１２には、ＶＩＣＳロジックＩＣ５から第２のリード端子６２及び第２のボンディングワイヤ１２ａを介して第２のクロックＢＰＦＣＬＫ２が入力されている。第２のクロックＢＰＦＣＬＫ２が入力されるアナログフィルタＩＣ４においては、ＩＣチップ１０の第２の電極パッド１２と各集積回路ブロック１５，１７，１９，２０との間の寄生容量（図４に符号Ｃｎ１，Ｃｎ２，Ｃｎ３，Ｃｎ４により示す。）によりノイズが発生する。本発明においては、第１の電極パッド１１に入力される第１のクロックＢＰＦＣＬＫ１により集積回路ブロックにおいて発生するノイズと、第２のクロックＢＰＦＣＬＫ２により集積回路ブロックにおいて発生するノイズとが加算され、互いに打ち消し合うので、集積回路ブロックから出力されるデジタル信号ＢＰＦＯのノイズを低減することができる。
【００２０】
図５は、クロックノイズの影響低減を説明するための波形図である。図５の上段に示される波形は、周期Ｔの第１のクロックＢＰＦＣＬＫ１（又は第１のクロックＢＰＦＣＬＫ１により発生するノイズ波形）であり、図５の中段に示される波形は、周期Ｔの第２のクロックＢＰＦＣＬＫ２（又は第２のクロックＢＰＦＣＬＫ２により発生するノイズ波形）である。また、図５の下段に示される波形は、図５の上段に示される第１のクロックＢＰＦＣＬＫ１によるノイズと、図５の中段に示される第２のクロックＢＰＦＣＬＫ２によるノイズとが加算して、互いに打ち消し合う結果生じる、雑音モデルの波形である。また、図５において、Ｔｗは、第１のクロックＢＰＦＣＬＫ１の立ち上がりから第２のクロックＢＰＦＣＬＫ２の立ち下がりまでの遅延時間である。この遅延時間Ｔｗは、第１のクロックＢＰＦＣＬＫ１を反転回路で反転させて第２のクロックＢＰＦＣＬＫ２を生成する際に生じる遅延時間である。
【００２１】
図５に示される信号波形は次式
Ｆ（ｔ）
＝Σ  ２＊ｓｉｎ（２π＊ｎ＊ａ／Ｔ）／（２π＊ｎ）＊ｅｘｐ（ｊ＊ｎ＊ω０＊ｔ）
で表すことができる。ここで、ｅｘｐ（ｊ＊ｎ＊ω０＊ｔ）は周期を表しており、図５の第１のクロックＢＰＦＣＬＫ１と第２のクロックＢＰＦＣＬＫ２の周期は同じであるので、図５の上段の波形と図５の下段の波形の比較に際して、この項を計算する必要はない。
【００２２】
ここで、図５の上段に示される波形について、
Ｔ＝５００ｎｓ（周波数が２ＭＨｚである場合）
ａ＝Ｔ／２／２＝５００／２／２
ｎ＝１（周波数が２ＭＨｚの場合）
とすると、
２＊ｓｉｎ（２π＊ｎ＊ａ／Ｔ）
＝２＊ｓｉｎ（２π＊１＊（５００／２／２）／５００）
＝２＊ｓｉｎ（π／２）
＝２
となる。
【００２３】
また、図５の下段に示される波形について、
Ｔ＝５００ｎｓ（周波数が２ＭＨｚの場合）
ａ＝２０／２（２０ｎｓのずれの場合）
ｎ＝１（周波数が２ＭＨｚの場合）
とすると、
２＊ｓｉｎ（２π＊ｎ＊ａ／Ｔ）
＝２＊ｓｉｎ（２π＊１＊（２０／２）／５００）
＝０．１２５
となる。
【００２４】
よって、第２のクロックＢＰＦＣＬＫ２を入力しない場合の雑音と、第２のクロックＢＰＦＣＬＫ２を入力した場合の雑音とは、２ＭＨｚ成分について、１：０．１２５となり、第２のクロックＢＰＦＣＬＫ２を入力した場合に雑音レベルが低減されたことがわかる。
【００２５】
以上説明したように、本発明の実施の形態に係る半導体集積回路装置４及びＦＭ多重データ処理装置１によれば、第１の電極パッド１１に入力される第１のクロックＢＰＦＣＬＫ１により集積回路ブロック１５，１７，１９，２０において発生するノイズと、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持ち、第２の電極パッド１２に入力される第２のクロックＢＰＦＣＬＫ２により集積回路ブロック１５，１７，１９，２０において発生するノイズとが、互いに打ち消し合うので、集積回路ブロックから出力されるデジタル信号ＢＰＦＯのノイズを低減することができる。
【００２６】
また、本発明の実施の形態に係るＦＭ多重データ処理装置１によれば、出力されるデジタル信号のノイズを低減できるので、ＦＭ信号の受信感度（受信範囲）が向上させることができる。
【００２７】
さらに、本発明の実施の形態に係るＦＭ多重データ処理装置１を用いたＦＭ多重放送受信機によれば、ノイズを低減できるので、ＶＩＣＳ用基板（図示せず）上に搭載されたＦＭチューナ３の近傍にアナログフィルタＩＣ４を配置することが可能になり、ＶＩＣＳ用基板上のＩＣの配置の自由度が向上するという利点がある。さらにまた、ＦＭチューナ用ＩＣ（ＦＭチューナ３）とアナログフィルタＩＣ４とを１つのＩＣとすることが可能になるという利点もある。
【００２８】
なお、上記説明においては、半導体集積回路装置がアナログフィルタＩＣ４である場合を説明したが、本発明は、外部からクロックが入力される他のＩＣにも適用できる。また、本発明は、ＦＭ多重データ処理装置１以外の信号処理装置にも適用できる。
【符号の説明】
【００２９】
１  ＦＭ多重データ処理装置、  ２  ＦＭアンテナ、  ３  ＦＭチューナ、  ４  アナログフィルタＩＣ、  ５  ＶＩＣＳロジックＩＣ、  ６  マイクロコントローラ（マイコン）、  ７  第１のクロック用配線、  ８  第２のクロック用配線、  １０  ＩＣチップ（半導体集積回路素子）、  １０ａ  半導体基板、  １１  第１のクロックが入力される第１の電極パッド、  １１ａ  第１のボンディングワイヤ、  １２  第２のクロックが入力される第２の電極パッド、  １２ａ  第２のボンディングワイヤ、  １３，１４，２２  電極パッド、  １５  ローパスフィルタ（ＬＰＦ）、  １６，１８，２１  増幅回路（Ａｍｐ）、  １７  バンドパスフィルタ（ＢＰＦ）、  １９  遅延検波回路（１／Ｔ）、  ２０  ローパスフィルタ（ＬＰＦ）、  ２３，２４  配線ライン、  ６１  第１のリード端子、  ６２  第２のリード端子、  ＢＰＦＣＬＫ１  第１のクロック、  ＢＰＦＣＬＫ２  第２のクロック、  ＢＰＦＯ  デジタル信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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