(57)【要約】【課題】１１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの数より少ない本数にＩＯ線を縮退した場合にも、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能であり、かつ、コストダウンを行うことが可能な半導体記憶装置を提供する。【解決手段】テストモード時には、バイパス経路Ｂ０が導通状態となり、ＤＱ端子ＤＱ０に入力されたデータが、ＣＬＫ信号の第一の方向の遷移に応じてＤＱ端子ＤＱ１への入力データとして保持され、また、ＣＬＫ信号の第二の方向の遷移に応じてＤＱ０への入力データとして保持される。【選択図】図４
2010003388.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入出力端子と、
前記第１の入出力端子に接続された第１の入出力線と、
前記第２の入出力端子に接続された第２の入出力線と、
前記第１の入出力線と前記第２の入出力線とを接続する第１のバイパス経路とを備え、
通常動作モード時には、前記第１のバイパス経路が非導通状態であり、
テストモード時には、前記第１のバイパス経路が導通状態となり、前記第１の入出力端子に入力されたデータが、クロック信号の第１方向の遷移に応じて前記第２の入出力線への入力データとして保持され、前記クロック信号の第２方向の遷移に応じて前記第１の入出力線のデータとして保持されることを特徴とする半導体記憶装置。
【請求項２】
前記第１のバイパス経路上に第１のラッチ回路が設けられており、
前記第１のラッチ回路が、前記クロック信号の前記第１方向の遷移に同期して、前記第１の入出力端子に外部から供給されたデータをラッチし、該ラッチしたデータを前記第２の入出力線に供給する、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のバイパス経路上に第１のトランスファゲートが設けられ、
前記第２の入出力端子と前記第２の入出力線とを接続する経路上に第２のトランスファゲートが設けられており、
前記第１および第２のトランスファゲートの制御端子には、前記テストモードを示すテストモード信号が入力され、
前記テストモード信号が非活性状態の場合、前記第1のトランスファゲートが非導通状態であり、かつ、前記第２のトランスファゲートが導通状態であり、
前記テストモード信号が活性状態の場合、前記第１のトランスファゲートが導通状態であり、かつ、前記第２のトランスファゲートが非導通状態である、請求項１又は２に記載の半導体記憶装置。
【請求項４】
第３及び第４の入出力端子と、
前記第３の入出力端子に接続された第３の入出力線と、
前記第４の入出力端子に接続された第４の入出力線と、
前記第１の入出力線と前記第３の入出力線とを接続する第２のバイパス経路と、
前記第１の入出力線と前記第４の入出力線とを接続する第３のバイパス経路とを備え、
通常動作モード時には、前記第２及び第３のバイパス経路が非導通状態であり、
テストモード時には、前記第２及び第３のバイパス経路が導通状態となり、
前記テストモード時には、前記第１の入出力端子に外部から供給されたデータが、クロック信号の第１方向の遷移に応じて前記第２又は前記第４の入出力線への入力データとして保持され、前記クロック信号の第２方向の遷移に応じて前記第１又は前記第３の入出力線のデータとして保持し、
前記第２又は第４の入出力線への入力データが保持される前記第１方向の遷移が互いに異なるタイミングの遷移であり、
前記第１又は第３の入出力線への入力データが保持される前記第２方向の遷移が互いに異なるタイミングの遷移である、記載の半導体記憶装置。
【請求項５】
前記第２又は第４の入出力線への入力データが保持される前記第１方向の遷移のタイミング及び前記第１又は第３の入出力線への入力データが保持される前記第２方向の遷移のタイミングが、外部から入力されるバンクアドレス信号によって制御される、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１のバイパス経路上に第１のラッチ回路が設けられ、
前記第２のバイパス経路上に第２のラッチ回路が設けられ、
前記第３のバイパス経路上に第３のラッチ回路が設けられており、
前記第１のラッチ回路が、前記クロック信号の第１の前記第１方向の遷移に同期して、前記第１の入出力端子に外部から供給されたデータをラッチし、該ラッチしたデータを前記第２の入出力線に供給し、
前記第２のラッチ回路が、前記クロック信号の前記第２方向の遷移に同期して、前記第１の入出力端子に外部から供給されたデータをラッチし、該ラッチしたデータを前記第３の入出力線に供給し、
前記第３のラッチ回路が、前記クロック信号の第２の前記第１方向の遷移に同期して、前記第１の入出力端子に外部から供給されたデータをラッチし、該ラッチしたデータを前記第４の入出力線に供給する、請求項５又は６に記載の半導体記憶装置。
【請求項７】
前記クロック信号の第１方向の遷移および第２方向の遷移のそれぞれに同期して、第一パルス信号および第二パルス信号を生成する生成回路を備え、
前記第２のラッチ回路のクロック端子には、前記第一パルス信号と前記バンクアドレス信号との論理積が入力され、
前記第３のラッチ回路のクロック端子には、前記第二パルス信号と前記バンクアドレス信号との論理積が入力される、請求項６に記載の半導体記憶装置。
【請求項８】
前記第１のバイパス経路上に第１のトランスファゲートが設けられ、
前記第２の入出力端子と前記第２の入出力線とを接続する経路上に第２のトランスファゲートが設けられ、
前記第２のバイパス経路上に第３のトランスファゲートが設けられ、
前記第３の入出力端子と前記第４の入出力線とを接続する経路上に第２のトランスファゲートが設けられて、
前記第３のバイパス経路上に第５のトランスファゲートが設けられ、
前記第４の入出力端子と前記第６の入出力線とを接続する経路上に第２のトランスファゲートが設けられており、
前記第１乃至第６のトランスファゲートの制御端子には、前記テストモードを示すテストモード信号が入力されており、
前記テストモード信号が非活性状態の場合、前記第1、第３及び第５のトランスファゲートが非導通状態で、かつ、前記第２、第４及び第６のトランスファゲートが導通状態であり、
前記テストモード信号が活性状態の場合、前記第1、第３及び第５のトランスファゲートが導通状態であり、かつ、前記第２、第４及び第６のトランスファゲートが非導通状態である、請求項４乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記第１方向の遷移が、前記クロック信号の立ち下がりの遷移であり、前記第２方向の遷移が、前記クロック信号の立ち上がりの遷移である、請求項１乃至９のいずれか一項に記載の半導体記憶装置。
【請求項１０】
複数のメモリセルと、
前記メモリセルと接続された複数のセンスアンプと、
前記センスアンプと接続された複数の入出力線と、
前記入出力線と接続された複数の入出力端子と、
前記センスアンプと前記入出力線とを接続する経路上に配置され、前記センスアンプと前記入出力線との接続状態を切り替える複数のＹスイッチとを備え、
複数の前記Ｙスイッチが共通のＹスイッチ切替信号で制御され、１つの前記Ｙスイッチを活性化することで、第１の数の前記メモリセルにデータを並列にデータの書込みが実行され、
テストモード時に外部から前記メモリセルにデータを入力するための前記入出力端子の数が、前記第１の数よりも少ない第２の数であることを特徴とする半導体記憶装置。
【請求項１１】
前記第１の数が４であり、前記第２の数が２であることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１の数が８であり、前記第２の数が２であることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
複数の入出力端子と、前記入出力端子に各々接続された複数の入出力線と、前記複数の入出力端子のうち、所定の入出力端子に接続されたえ所定の入出力線と他の入出力線とを接続するバイパス経路とを備える半導体記憶装置のテスト方法であって、
テストモード時に、クロック信号の第１方向の遷移に同期して前記所定の入出力端子から前記他の入力線へのデータを入力し、前記クロック信号の第２方向の遷移に同期して前記所定の入出力端子から前記所定の入出力線へのデータを入力することを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびそのテスト方法に関し、特には、複数個のメモリセルの良否を並列にテストすることが可能な半導体記憶装置およびそのテスト方法に関する。
【背景技術】
【０００２】
通常、半導体記憶装置では、半導体ウェハ内のメモリセルの良否をテストする選別試験が行われる。この選別試験では、測定装置のＩＯ（入出力）ピンと、半導体チップのＩＯドライバとが一対一で接続される。測定装置は、ＩＯドライバを介してそのＩＯドライバに対応するメモリセルにデータを書き込み、その書き込んだデータを読み出す。測定装置は、その読み出されたデータに基づいてメモリセルの良否を判断する。
【０００３】
メモリセルの良否が１個ずつテストされると、選別試験にかかる時間が大きくなる。従来から、この時間を短縮するために、複数のメモリセルの良否を並列にテストする同測テストモード方式が用いられている。
【０００４】
同測テストモード方式においては、半導体チップの１つのＤＱ端子から、複数のＩＯ線に対してデータの書き込みが行われる。このような書込みが行われる場合、ＤＱ端子又はＩＯ線が縮退すると呼ばれる。
【０００５】
従来の半導体記憶装置においては、１つのＤＱ端子に縮退されるＩＯ線の数（ＤＱ端子の数）は、一回のアクセスで同時にデータの読み出し又は書き込みが可能なメモリセルの数によって制限されていた。具体的には、１つのＤＱ端子に縮退されるＩＯ線の数を、共通のＹスイッチ切替信号で制御されるＹスイッチの数以下にすることはできなかった。これは、ＩＯ線の縮退数を共通のＹスイッチ切替信号で制御されるＹスイッチの数以下にすると、１つのＹスイッチ切替信号の活性化（Ｙスイッチを接続状態とする）で並列にデータを読み書きできるメモリセルのそれぞれに個別にデータを書き込むことができなくなるためである。
【０００６】
ここで、Ｙスイッチとは、所定のメモリセルに接続されたセンスアンプと所定のＩＯ線との接続を切り替えるスイッチである。通常、１台のセンスアンプからは、互いに相補の関係にある２本の信号線が、１組の相補ＩＯ線対に接続されている。従って、１つのメモリセルに接続された１台のセンスアンプと相補ＩＯ線対との接続を切り替えるＹスイッチは、１組の相補ＩＯ線対に対応し、２個１組となっている。
【０００７】
以下、１つのＹスイッチ切替信号が４台のセンスアンプと４組の相補ＩＯ線対とを接続する４組のＹスイッチに共通に供給される半導体記憶装置、つまり、１つのＹスイッチ切替信号を活性化することで４個のメモリセルに同時にデータを読み書きする半導体記憶装置の例を説明する。
【０００８】
図１１において、１つのＹスイッチ切替信号（例えば、Ｙスイッチ切替信号ＰＹＳ１）がオンになると、４本のＩＯ線からデータが入力される相補信号線ＰＷＲＤＡＴ０〜３およびＰＷＲＤＡＢ０〜３が、そのＹスイッチ切替信号によって制御されるＹスイッチに対応するセンスアンプＰＳＡ０〜３と接続される。これにより、１個のＹスイッチ切替信号により、４本のＩＯ線から入力されたデータが、４個のメモリセルに並列に書き込まれる。
【０００９】
図１２は、図１１で示したメモリセルアレイ内のメモリセルの良否をテストするライトコントロール回路を示した構成図である。なお、図１１におけるＩＯ線ＰＷＤＡ０〜ＰＷＤＡ３が、図１１における相補信号ＰＷＲＤＡＴ０〜３およびＰＷＲＤＡＢ０〜３にデータを入力する４本のＩＯ線に対応する。
【００１０】
図１２では、１６個のＤＱ端子ＰＤＱ０〜１５が、４個のＤＱ端子に縮退される。メモリセルの良否をテストする際、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの全てに同一のデータが書き込まれると、その全てのメモリセル内でデータが反転したとき、メモリセルを誤って良好と判断されてしまう。
【００１１】
したがって、測定装置は、ＤＱ端子ＰＤＱ０〜３のそれぞれに個別にデータを入力して、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできる４個のメモリセルのそれぞれに、個別にデータを書き込む必要がある。
【００１２】
このため、１つのＹスイッチ切替信号の活性化で読み書きするメモリセルのそれぞれに個別にデータを入力するために、測定装置の４個のＩＯピンがこの半導体記憶装置に割り当てられ、その４個のＩＯピンがＤＱ端子ＰＤＱ０〜３に接続される。測定装置は、そのＤＱ端子ＰＤＱ０〜３のそれぞれを介してメモリセルにデータを読み書きして、メモリセルの良否をテストする。
【００１３】
図１３は、図１２で示した従来のライトコントロール回路の動作を説明するためのタイミングチャートである。なお、図１２のＤＱ端子ＰＤＱ０〜３が測定装置と接続されているとする。
【００１４】
ＴＭＤ（テストモード）信号が活性状態になると、ＤＱ端子ＰＤＱ０〜３に入力された各データが、それらのＤＱ端子ＰＤＱ０〜３に対応するＩＯ線ＰＷＤＡ０〜３と、それらのＤＱ端子に縮退されているＤＱ端子に対応するＩＯ線とに出力される。例えば、ＤＱ端子ＰＤＱ０に入力されたデータは、ＤＱ端子ＰＤＱ０に対応するＩＯ線ＰＷＤＡ０と、ＤＱ端子ＰＤＱ４に対応するＩＯ線ＰＷＤＡ４と、ＤＱ端子ＰＤＱ８に対応するＩＯ線ＰＷＤＡ８と、ＤＱ端子ＰＤＱ１２に対応するＩＯ線ＰＷＤＡ１２とに出力される。
【００１５】
各ＩＯ線に入力されたデータは、ＣＬＫ（クロック）信号のＲｉｓｅエッジ（立ち上がりエッジ）に同期して生成されるクロックパルスであるＰＣＬＫ信号によってラッチされる。また、そのラッチされたデータは、外部コマンドがライトコマンド（書き込み命令）を示すときに生成されるＷＲＴ信号で相補信号線ＰＷＲＤＡＴ０〜３およびＰＷＲＤＡＢ０〜３に入力される。そして、その入力されたデータがメモリセルに書き込まれる。
【００１６】
なお、メモリセルに書き込まれたデータを読み出す回路は、互いに縮退されているＤＱ端子に接続されたＩＯ線に対応するメモリセル（例えば、ＤＱ端子ＤＱ０、ＤＱ４、ＤＱ８およびＤＱ１２に対応するメモリセル）内のデータのＥＸＮＯＲを出力する。これにより、それらのデータの全てが一致していた場合には、Ｈレベルの信号が出力され、それ以外の場合には、Ｌレベルの信号が出力される。測定装置は、Ｈレベルの信号が出力された場合、メモリセルが良好であると判断し、Ｌレベルの信号が出力された場合、メモリセルが不良であると判断する。
【００１７】
また、近年、メモリセルの更なる縮小化のために、１つのＹスイッチ切替信号の活性化で並列に８個のメモリセルにデータを読み書きする半導体記憶装置が流通している。図１４は、このような半導体記憶装置内のメモリセルアレイを示した構成図である。
【００１８】
同測テストモード方式では、１つのＹスイッチ切替信号の活性化でデータを読み書きするメモリセルの数のＤＱ端子に縮退される。したがって、１つのＹスイッチ切替信号の活性化で並列に８個のメモリセルにデータを読み書きする半導体記憶装置では、８個のＤＱ端子に縮退される。
【００１９】
したがって、Ｙスイッチ切替信号の活性化で並列に読み書きするメモリセルの数に応じて、半導体記憶装置に割り当てるＩＯピンの数を変えなければならない。
【００２０】
特許文献１には、Ｙスイッチ切替信号の活性化で並列に読み書きするメモリセルの数が異なっていても、同じ数のＩＯピンが割り当てられる半導体記憶装置が記載されている。
【００２１】
この半導体記憶装置では、１つのＹスイッチ切替信号の活性化で並列に４個のメモリセルにデータを読み書きする場合、４つのＤＱ端子から入力された各データを４倍に伸長する。また、１つのＹスイッチ切替信号の活性化で並列に８個のメモリセルにデータを読み書きする場合、４つのＤＱ端子から入力された各データを８倍に伸長することで、８個のＤＱ端子を４個のＤＱ端子に縮退させている。
【００２２】
これにより、Ｙスイッチ切替信号の活性化で並列に読み書きするメモリセルの数が異なっていても、同じ数のＩＯピンが割り当てることが可能になる。
【特許文献１】特開２００３−１３２６８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
最近、半導体記憶装置のさらなる価格低下が望まれている。この要望に応えるためには、半導体記憶装置のコストダウンが行うことが必要となる。選別試験にかかる時間をさらに短縮させることができれば、半導体記憶装置のコストダウンが図れると考えられる。
【００２４】
選別試験にかかる時間をさらに短縮させるためには、良否を同時にテストできるメモリセルの数（以下、同測数と称する）をさらに増やす必要がある。
【００２５】
測定装置のＩＯピンの数を増やせば、同時に測定装置と接続できる半導体記憶装置の数が増えるので、同測数を増やすことが可能になる。しかしながら、測定装置のＩＯピンの数が増えると、測定装置のコストアップが発生するため、メモリのコストダウンを行うことができない。
【００２６】
また、特許文献１に記載の半導体記憶装置のように、４つのＤＱ端子から入力された各データを８倍に伸長させることで、縮退させるＤＱ端子の数を増やす方法も考えられる。しかしながら、この方法では、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことができなくなる。
【００２７】
本発明の目的は、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの数より少ない本数にＩＯ線を縮退した場合にも、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能であり、かつ、コストダウンを行うことが可能な半導体記憶装置およびそのテスト方法を提供することである。
【課題を解決するための手段】
【００２８】
本発明による半導体記憶装置は、第１および第２の入出力端子と、前記第１の入出力端子に接続された第１の入出力線と、前記第２の入出力端子に接続された第２の入出力線と、前記第１の入出力線と前記第２の入出力線とを接続する第１のバイパス経路とを備え、通常動作モード時には、前記第１のバイパス経路が非導通状態であり、テストモード時には、前記第１のバイパス経路が導通状態となり、前記第１の入出力端子に入力されたデータが、クロック信号の第１方向の遷移に応じて前記第２の入出力線への入力データとして保持され、前記クロック信号の第２方向の遷移に応じて前記第１の入出力線のデータとして保持されることを特徴とする。
【００２９】
また、本発明による半導体記憶装置のテスト方法は、複数の入出力端子と、前記入出力端子に各々接続された複数の入出力線と、前記複数の入出力端子のうち、所定の入出力端子に接続されたえ所定の入出力線と他の入出力線とを接続するバイパス経路とを備える半導体記憶装置のテスト方法であって、テストモード時に、クロック信号の第１方向の遷移に同期して前記所定の入出力端子から前記他の入力線へのデータを入力し、前記クロック信号の第２方向の遷移に同期して前記所定の入出力端子から前記所定の入出力線へのデータを入力することを特徴とする半導体記憶装置のテスト方法。
【発明の効果】
【００３０】
本発明によれば、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの数より少ない本数にＩＯ線を縮退した場合にも、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能にしながら、コストダウンを行うことが可能になる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について図面を参照して説明する。なお、各図面において、同じ機能を有するものには同じ符号を付し、その説明を省略することがある。
【００３２】
図１は、本発明の第一の実施形態の半導体記憶装置の構成を示したブロック図である。図１において、半導体記憶装置は、ＤＱ端子ＤＱ０〜１５と、クロックジェネレータ１０１と、コマンドデコーダ１０２と、アドレスバッファ１０３と、テストモード信号ジェネレータ１０４と、メモリセルアレイ１０５と、ライトコントロール回路１０６と、リードコントロール回路１０７とを含む。また、半導体記憶装置は、メモリセルアレイ１０５内のメモリセルの良否をテストする測定装置（図示せず）と接続可能である。
【００３３】
ＤＱ端子ＤＱ０〜１５は、測定装置からデータが入力される入出力端子である。ＤＱ端子ＤＱ０〜１５は、測定装置のＩＯピンと接続可能である。なお、測定装置は、外部装置の一例である。
【００３４】
測定装置からデータが入力された場合、そのデータはＤＱ端子ＤＱ０〜１５を介してライトコントロール回路１０６に供給される。具体的には、各々のＤＱ端子ＤＱ０〜１５に接続された、ライトコントロール回路内のＩＯ線（入出力線）にデータが供給される。ＩＯ線の具体的な説明は、後述する。
【００３５】
クロックジェネレータ１０１は、生成回路の一例である。クロックジェネレータ１０１には、測定装置からクロック端子を介して測定装置のＣＬＫ（クロック）信号およびＣＫＥ（クロックイネーブル）信号が入力される。
【００３６】
クロックジェネレータ１０１は、ＣＫＥ信号が入力されると、その後に入力されたＣＬＫ信号のＲｉｓｅエッジ（立ち上がりエッジ）およびＦａｌｌエッジ（立ち下りエッジ）のそれぞれに同期して、互いに位相が異なるクロックパルスであるＰＣＬＫ信号およびＰＣＬＫＢ信号を生成する。ＣＬＫ信号としては、正相のＣＬＫ信号（ＣＫ信号）が用いられてもよいし、逆相のＣＬＫ信号（／ＣＫ信号）が用いられてもよい。
【００３７】
以下、ＰＣＬＫ信号は、ＣＫ信号のＲｉｓｅエッジに同期して生成されたものとし、ＰＣＬＫＢ信号は、ＣＫ信号のＦａｌｌエッジに同期して生成されたものとする。また、ＰＣＬＫ信号は、第一パルス信号の一例であり、ＰＣＬＫＢ信号は、第二パルス信号の一例である。
【００３８】
また、ＣＬＫ信号のＲｉｓｅエッジは、ＣＬＫ信号の第一の方向の遷移であり、ＣＬＫ信号のＦａｌｌエッジは、ＣＬＫ信号の第二の方向の遷移である。なお、ＣＬＫ信号のＲｉｓｅエッジが、ＣＬＫ信号の第二の方向の遷移であり、ＣＬＫ信号のＦａｌｌエッジが、ＣＬＫ信号の第一の方向の遷移であってもよい。
コマンドデコーダ１０２には、測定装置からコマンド端子を介して外部コマンドが入力される。外部コマンドとしては、／ＣＳ（チップセレクト）信号、／ＲＡＳ（行アドレスストローブ）信号、／ＣＡＳ（列アドレスストローブ）信号および／ＷＥ（ライトイネーブル）信号がある。
【００３９】
コマンドデコーダ１０２は、外部コマンドがメモリセルへの書き込み（ライトコマンド）を示すときに、ＷＲＴ（書き込み）信号を生成する。
【００４０】
アドレスバッファ１０３には、測定装置からアドレス端子を介してＡＤＲ（アドレス）信号が入力される。アドレスバッファ１０３は、その入力されたＡＤＲ信号に基づいてアドレスデータを生成する。
【００４１】
テストモード信号ジェネレータ１０４は、メモリセルの良否のテストを行うテストモードを示すテストモード信号であるＴＭＤ信号およびＴＭＤＵＬＴ信号を活性化する。例えば、テストモード信号ジェネレータ１０４は、測定装置からテストモード端子を介して／ＷＰ（動作禁止）信号が入力されると、ＴＭＤ信号およびＴＭＤＵＬＴ信号を活性化する。なお、ＴＭＤ信号およびＴＭＤＵＬＴ信号が活性化されていない場合、半導体記憶装置は通常動作を行う通常動作モードとなる。
【００４２】
メモリセルアレイ１０５は、複数のメモリ素子を含む複数のメモリセルを有する。なお、メモリ素子は、１ビットのデータを記憶可能である。また、メモリセルアレイ１０５では、複数のメモリセルから構成される複数のメモリブロックを有する。
【００４３】
図２は、メモリセルアレイ１０５を示した構成図である。具体的には、メモリセルアレイ１０５内の一つのメモリブロックを示した構成図である。
【００４４】
図２において、メモリセルアレイ１０５は、Ｙスイッチ切替信号ＹＳ１〜ＹＳ５１２によって制御される複数組の相補Ｙスイッチ対を有する。ここで、相補Ｙスイッチ対とは、１台のセンスアンプの１組の相補信号線対と１組の相補ＩＯ線対とを接続する２つのＹスイッチのことである。また、１つのＹスイッチ切替信号が２組以上の所定数の相補Ｙスイッチ対に共通に入力されている。このことで、１つのＹスイッチ切替信号の活性化により、所定数のセンスアンプと所定数の相補ＩＯ線対とを接続することができ、よって、１つのＹスイッチ切替信号の活性化で所定数のメモリセルに並列に書き込み又は読み出しを行なうことが可能となる。本実施形態では、所定数は、４であり、１つのＹスイッチ切替信号の活性化で４つのメモリセルに並列に書き込み又は読み出しを行なうことが可能となる。なお、所定数は、第一の数の一例である。
【００４５】
例えば、Ｙスイッチ切替信号ＹＳ０〜ＹＳ５１２のそれぞれは、活性化されると、該Ｙスイッチ切替信号が供給される所定数「４」のオンになったＹスイッチに対応するセンスアンプＳＡ０〜ＳＡ３のそれぞれと、相補信号線ＷＲＤＡＴ０〜ＷＲＤＡＴ３およびＷＲＤＡＢ０〜ＷＲＤＡＢ３のそれぞれとを接続する。なお、相補信号線ＷＲＤＡＴ０〜ＷＲＤＡＴ３およびＷＲＤＡＢ０〜ＷＲＤＡＢ３は、そのＹスイッチ切替信号が供給されるＹスイッチに対応するＩＯ線のそれぞれが出力したデータを伝送する。
【００４６】
これにより、ＩＯ線が出力したデータが並列に各メモリセルに書き込まれる。
【００４７】
なお、Ｙスイッチ切替信号ＹＳ０〜ＹＳ５１２の活性化／非活性化や、ワード線ｗｏｒｄ１〜ｗｏｒｄ４０９６の活性化は、図示していないアドレス構成回路が、アドレスバッファ１０３にて生成されるアドレスデータに基づいて行う。
【００４８】
図１に戻る。ライトコントロール回路１０６は、メモリセルアレイ１０５内の各メモリセルへのデータの書き込みを制御する。
【００４９】
図３は、ライトコントロール回路１０６を示した構成図である。
【００５０】
ライトコントロール回路１０６は、ＩＯ線ＷＤＡ０〜ＷＤＡ１５を含む。
【００５１】
ＩＯ線ＷＤＡ０〜ＷＤＡ１５のそれぞれは、ＤＱ端子ＤＱ０〜ＤＱ１５のそれぞれと接続されている。ＩＯ線ＷＤＡ０〜ＷＤＡ１５のそれぞれには、自線と接続されたＤＱ端子を介して外部から書込みデータが入力される。
【００５２】
また、ＩＯ線ＷＤＡ０〜ＷＤＡ１５のそれぞれには、ラッチ回路ＬＡ０〜ＬＡ１５のそれぞれと、トランスファゲートＴＧ０〜ＴＧ１５のそれぞれが形成される。
【００５３】
ラッチ回路ＬＡ０〜ＬＡ１５のそれぞれのＣＫ端子には、クロックジェネレータ１０１にて生成されたＰＣＬＫ信号が入力される。ラッチ回路ＬＡ０〜ＬＡ１５のそれぞれは、ＩＯ線ＷＤＡ０〜ＷＤＡ１５のそれぞれに書込みデータが入力された場合、ＣＫ端子に入力されたクロックパルスＰＣＬＫＢに同期して、その書込みデータをラッチする。
【００５４】
これにより、ラッチ回路ＬＡ０〜ＬＡ１５のそれぞれは、ＣＬＫ信号の第二方向の遷移に応じて、ＤＱ端子ＤＱ０およびＤＱ２に入力されたデータを保持することになる。
【００５５】
トランスファゲートＴＧ０〜ＴＧ１５の制御端子には、コマンドデコーダ１０２にて生成されたＷＲＴ信号が入力される。トランスファゲートＴＧ０〜ＴＧ１５は、ＷＲＴ信号が入力されると、ラッチ回路ＬＡ０〜ＬＡ１５にラッチされた書込みデータを、相補信号線ＷＲＤＡＴ０〜ＷＲＤＡＴ１５のそれぞれと、相補信号線ＷＲＤＡＢ０〜ＷＲＤＡＢ１５のそれぞれとに出力する。
【００５６】
なお、図２で示したメモリセルアレイは、相補信号線ＷＲＤＡＴ０〜ＷＲＤＡＴ１５（相補信号線ＷＲＤＡＢ０〜ＷＲＤＡＢ１５）のうちの、相補信号線ＷＲＤＡＴ０〜ＷＲＤＡＴ３（相補信号線ＷＲＤＡＢ０〜ＷＲＤＡＢ３）に対応するメモリブロックを示したものである。相補信号線ＷＲＤＡＴ４〜ＷＲＤＡＴ７（相補信号線ＷＲＤＡＢ４〜ＷＲＤＡＢ７）、相補信号線ＷＲＤＡＴ８〜ＷＲＤＡＴ１１（相補信号線ＷＲＤＡＢ８〜ＷＲＤＡＢ１１）および相補信号線ＷＲＤＡＴ１２〜ＷＲＤＡＴ１５（相補信号線ＷＲＤＡＢ１２〜ＷＲＤＡＢ１５）のそれぞれに対応するメモリブロックは、図２と同じ構成を有する。
【００５７】
また、図２で示したメモリブロックに含まれるＹスイッチ切替信号が所定Ｙスイッチ切替信号となり、そのＹスイッチ切替信号が供給されるＹスイッチに対応するＩＯ線ＷＲＤＡＴ０〜３を含む伝送経路が所定伝送経路となる。
【００５８】
縮退回路１１１には、テストモード信号ジェネレータ１０４にて活性化されたＴＭＤ信号が入力される。縮退回路１１１は、ＴＭＤ信号に応じて、ＩＯ線ＷＤＡ４〜ＷＤＡ１５に供給されるデータを、ＩＯ線ＷＤＡ０〜３を介して入力されるデータとＤＱ端子ＤＱ４〜１５を介して入力されるデータとの間で切り替える。
【００５９】
具体的には、縮退回路１１１は、活性状態のＴＭＤ信号が入力されている場合、外部からＩＯ線ＷＤＡ０〜３に入力される各書込みデータを、ＩＯ線ＷＤＡ０〜３以外にも、各々所定の３つのＩＯ線にも供給する。より具体的には、縮退回路１１１は、外部からＩＯ線ＷＤＡｎに入力される書込みデータを、ＩＯ線ＷＤＡｎ＋４、ＷＤＡｎ＋８およびＷＤＡｎ＋１２にも供給する。なお、ｎは０から３までの整数である。
【００６０】
一方、縮退回路１１１は、ＴＭＤ信号が入力されていない場合、ＤＱ端子ＤＱ４〜ＤＱ１５に入力された各データを、書込みデータとしてＩＯ線ＷＤＡ４〜ＷＤＡ１５のそれぞれに出力する。
【００６１】
これにより、縮退回路１１１は、テストモード時に、ＤＱ端子ＤＱ０〜ＤＱ１５を、４個のＤＱ端子に縮退させることができる。
【００６２】
バイパス回路１１２は、縮退回路１１１にて互いに縮退されていない４個のＤＱ端子ＤＱ０〜ＤＱ３を、二つのＤＱ端子に縮退させる。
【００６３】
図４は、バイパス回路１１２を示した構成図である。
【００６４】
図４において、バイパス回路１１２は、ＩＯ線ＷＤＡ０およびＷＤＡ１を接続するバイパス経路Ｂ０と、ＩＯ線ＷＤＡ２およびＷＤＡ３を接続するバイパス経路Ｂ１とを含む。また、バイパス経路Ｂ０およびＢ１のそれぞれは、ラッチ回路Ｌ０およびＬ１のそれぞれと、トランスファゲートＴ０およびＴ１のそれぞれとを有する。
【００６５】
また、ＤＱ端子ＤＱ１とＩＯ線ＷＤＡ１とを接続する経路上に、トランスファゲートＴ０ａが設けられ、ＤＱ端子ＤＱ３とＩＯ線ＷＤＡ３とを接続する経路上に、トランスファゲートＴ１ａが設けられる。
【００６６】
ラッチ回路Ｌ０およびＬ１のＣＫ端子には、クロックジェネレータ１０１にて生成されたＰＣＬＫＢ信号が入力される。ラッチ回路Ｌ０およびＬ１のそれぞれは、ＤＱ端子ＤＱ０および２のそれぞれに入力されたデータを、ＩＯ線ＷＤＡ１およびＩＯ線ＷＤＡ３のそれぞれのデータとしてＰＣＬＫＢ信号に同期してラッチする。
【００６７】
これにより、ＤＱ端子ＤＱ０および２のそれぞれに入力されたデータが、ＣＬＫ信号の第一の方向の遷移に応じてＩＯ線ＷＤＡ１およびＩＯ線ＷＤＡ３のそれぞれのデータとして保持されることになる。
【００６８】
トランスファゲートＴ０、Ｔ１、Ｔ０ａおよびＴ１ａのそれぞれの制御端子には、テストモード信号ジェネレータ１０４にて生成されたＴＭＤＵＬＴ信号が入力される。
【００６９】
ＴＭＤＵＬＴ信号が活性状態の場合、トランスファゲートＴ０およびＴ１が導通状態であり、トランスファゲートＴ０ａおよびＴ１ａが非導通状態である。また、ＴＭＤＵＬＴ信号が非活性状態の場合、トランスファゲートＴ０およびＴ１が非導通状態であり、トランスファゲートＴ０ａおよびＴ１ａが導通状態である。
【００７０】
これにより、ＴＭＤＵＬＴ信号が活性状態の場合、ラッチ回路Ｌ０およびＬ１のそれぞれがラッチしたデータがＩＯ線ＷＤＡ１およびＷＤＡ３に供給され、ＴＭＤＵＬＴ信号が非活性状態の場合、ＤＱ端子ＤＱ１およびＤＱ３のそれぞれに入力されたデータがＩＯ線ＷＤＡ１およびＷＤＡ３に供給される。
【００７１】
したがって、通常動作モード時には、バイパス経路Ｂ０およびＢ１が非導通状態になる。また、テストモード時には、バイパス経路Ｂ０およびＢ１が非導通状態になり、ＤＱ端子ＤＱ０およびＤＱ２に入力されたデータが、ＣＬＫ信号の第一の方向の遷移に応じてＤＱ端子ＤＱ１およびＤＱ３への入力データとして保持され、また、ＣＬＫ信号の第二の方向の遷移に応じてＤＱ０およびＤＱ２への入力データとして保持される。
【００７２】
図１に戻る。リードコントロール回路１０７は、各メモリセルに書き込まれたデータを読み出し、その読み出したデータを、ＤＱ０〜ＤＱ１５を介して測定装置に出力する。なお、リードコントロール回路１０７については、本発明と直接関係せず、当業者にとって自明なため、詳細な説明を省略する。
【００７３】
次に動作を説明する。
【００７４】
図５は、本実施形態の半導体記憶装置の動作を説明するためのタイミングチャートである。なお、測定装置のＩＯピンは、ＤＱ０およびＤＱ２と接続されているとする。また、測定装置は、ＣＬＫ信号、外部コマンド、ＡＤＬ信号および／ＷＰ信号を半導体記憶装置に入力しているとする。また、ＴＭＤ信号およびＴＭＤＵＬＴ信号は、活性状態になっているとする。
【００７５】
先ず、測定装置は、ライトコマンドを示す制御コマンドを入力する前のＣＬＫ信号のＦａｌｌエッジに同期して、ＤＱ端子ＤＱ１およびＤＱ３用のデータをＤＱ端子ＤＱ０およびＤＱ２に入力する。
【００７６】
その入力された各データは、そのＣＬＫ信号のＦａｌｌエッジに同期して生成されたＰＣＬＫＢ信号にてラッチ回路Ｌ０およびＬ１のそれぞれにラッチされる。そのラッチされた各データは、トランスファゲートＴ０およびＴ１のそれぞれから書込みデータとしてＩＯ線ＷＤＡ１およびＷＤＡ３のそれぞれに出力される。また、縮退回路１１１によって、そのラッチされた各データは、ＤＱ端子ＤＱ１およびＤＱ３に縮退されたＤＱ端子に対応するＩＯ線のそれぞれに供給される。
【００７７】
その後、測定装置は、次のＣＬＫ信号のＲｉｓｅエッジに同期して、ライトコマンドを示す制御コマンドを入力すると共に、ＤＱ端子ＤＱ０よびＤＱ２用のデータをＤＱ端子ＤＱ０およびＤＱ２に入力する。その入力された各データは、書込みデータとしてＩＯ線ＷＤＡ０およびＷＤＡ２のそれぞれに供給される。
【００７８】
また、縮退回路１１１によって、上記のＩＯ線ＷＤＡ０〜ＷＤＡ３に供給された各書込みデータは、ＩＯ線ＷＤＡ４〜１５のそれぞれにも供給される。
【００７９】
その後、ＩＯ線ＤＷＡ０〜１５のそれぞれに入力されたデータは、クロックジェネレータ１０１がそのＣＬＫ信号のＲｉｓｅエッジに同期して生成したＰＣＬＫ信号にてラッチ回路ＬＡ０およびＬＡ１５のそれぞれにラッチされる。
【００８０】
そして、ライトコマンドに応じて生成されたＷＲＴ信号がトランスファゲートＴＧ０〜ＴＧ１５に入力されると、ラッチ回路ＬＡ０およびＬＡ１５にラッチされた各データは、トランスファゲートＴＧ０〜ＴＧ１５のそれぞれから、相補信号線ＰＷＲＤＡＴ０〜３およびＰＷＲＤＡＢ０〜３を介してメモリセルアレイ１０５に出力される。その出力された各書込みデータが各メモリセルに書き込まれる。
【００８１】
次に効果を説明する。
【００８２】
本実施形態では、クロックジェネレータ１０１は、測定装置のＣＬＫ信号の立ち上がりエッジおよび立ち下りエッジのそれぞれに同期して、ＰＣＬＫ信号およびＰＣＬＫＢ信号のそれぞれを生成する。ＩＯ線ＷＤＡ０ないしＷＤＡ１５のそれぞれは、書込みデータが入力された場合、その書込みデータをＰＣＬＫでラッチし、そのラッチした書込みデータを出力する。Ｙスイッチ切替信号ＹＳ１〜ＹＳ５１２のそれぞれはが供給されるＹスイッチは、自スイッチに対応するＩＯ線から出力された各書込みデータを、メモリセルに並列に書き込む。バイパス経路Ｂ０は、ＤＱ端子ＤＱ０に入力されたデータをＰＣＬＫＢ信号でラッチし、そのラッチしたデータを書込みデータとしてＩＯ線ＷＤＡ１に供給する。
【００８３】
この場合、ＤＱ端子ＤＱ０に入力されたデータは、ＩＯ線ＷＤＡ０に書込みデータとして供給される。また、ＤＱ端子ＤＱ０に入力されたデータが、ＣＬＫ信号のＦａｌｌエッジでラッチされ、そのラッチされたデータがＩＯ線ＷＤＡ１に書き込みデータとして供給される。そして、ＣＬＫ信号のＲｉｓｅエッジでその書込みデータがラッチされ、そのラッチされたデータがメモリセルに並列に書き込まれる。
【００８４】
よって、例えば、ＣＬＫ信号のＦａｌｌエッジに合わせて第一のデータがＤＱ端子ＤＱ０、２に入力され、その後、次のＣＬＫ信号のＲｉｓｅエッジの前に第二のデータがＤＱ端子ＤＱ０、２に入力されれば、２個のＤＱ端子から１つのＹスイッチ切替信号の活性化で並列に読み書きする４個のメモリセルに個別にデータを書き込むことが可能になる。したがって、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの数より少ない本数にＩＯ線を縮退した場合にも、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能であり、かつ、コストダウンを行うことが可能になる。
【００８５】
また、本実施形態では、テストモード時には、バイパス経路Ｂ０が導通状態となり、ＤＱ端子ＤＱ０に入力されたデータが、ＣＬＫ信号の第一の方向の遷移に応じてＤＱ端子ＤＱ１への入力データとして保持され、また、ＣＬＫ信号の第二の方向の遷移に応じてＤＱ０への入力データとして保持される。
【００８６】
よって、例えば、ＣＬＫ信号の第一の方向の遷移に合わせて第一のデータ（ＩＯ線ＷＤ１への入力データ）がＤＱ端子ＤＱ０に入力され、その後、次のＣＬＫ信号の第二の方向の前に第二のデータ（ＩＯ線ＷＤＡ０へ入力データ）がＤＱ端子ＤＱ０に入力されれば、１個のＤＱ端子で、１つのＹスイッチ切替信号の活性化で並列に読み書きする４個のメモリセルに個別に書き込むデータのうちの二つのデータを入力することが可能になる。したがって、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルの数より少ない本数にＩＯ線を縮退した場合にも、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能であり、かつ、コストダウンを行うことが可能になる。
【００８７】
次に第二の実施形態を説明する。なお、本実施形態では、主に第一の実施形態の異なる機能および動作について説明する。
【００８８】
図６は、本発明の第二の実施形態の半導体記憶装置の構成を示したブロック図である。
【００８９】
図６において、アドレスバッファ１０３には、測定装置から、バンクアドレス端子を介してＢＡ０（バンクアドレス）信号がさらに入力される。アドレスバッファ１０３は、ＢＡ０信号が入力されると、そのＢＡ０信号に基づいてＴＢＡ０（変換バンクアドレス）信号を生成する。そして、アドレスバッファ１０３は、ＴＢＡ０信号の論理否定を、ＢＡ０信号に応じた外部入力信号として生成する。
【００９０】
なお、アドレスバッファ１０３は、作成回路の一例である。ＢＡ０信号は、所定の外部信号の一例である。
【００９１】
また、従来技術では、メモリセルの良否をテストする際には、ＢＡ０信号は使用されないので、バンクアドレス端子は、使用されていない。したがって、ＢＡ０信号が外部信号として使用されると、外部信号を入力するために新たな端子が設けられなくてもよい。外部信号は、任意の信号でよいが、ＢＡ０信号のような新たな端子などが設けられなくてもよい信号が望ましい。
【００９２】
図７は、本実施形態のメモリセルアレイ１０５の構成図である。具体的には、メモリセルアレイ１０５内の一つのメモリブロックを示した構成図である。
【００９３】
図７では、所定数が８である。つまり、Ｙスイッチ切替信号ＹＳ１〜ＹＳ５１２のそれぞれには、所定数「８」のメモリセルと、所定数「８」の相補ＩＯ線対とが予め対応付けられている。また、共通のＹスイッチ切替信号が供給されるＹスイッチ対ごとに、８個のセンスアンプＳＡ０〜７が設けられ、１つのＹスイッチ切替信号の活性化で並列に８個のメモリセルにデータを読み書きする。
【００９４】
例えば、Ｙスイッチ切替信号ＹＳ０〜ＹＳ５１２は、活性化されると、その活性化されたＹスイッチ切替信号が供給されるＹスイッチ対がオンとなる。そして、そのＹスイッチ対に対応するセンスアンプＳＡ０〜ＳＡ７のそれぞれと、相補信号線ＷＲＤＡＴ０〜ＷＲＤＡＴ７およびＷＲＤＡＢ０〜ＷＲＤＡＢ７のそれぞれとを接続して、８個のＩＯ線が出力したデータを並列に各メモリセルに書き込む。
【００９５】
なお、相補信号線ＷＲＤＡＴ８〜１５およびＷＲＤＡＢ８〜１５に対応するメモリセルは、図７と同じ構成を有する。
【００９６】
図８は、本実施形態のライトコントロール回路１０６を示した構成図である。
【００９７】
縮退回路１１３には、テストモード信号ジェネレータ１０４にて活性化されたＴＭＤ信号が入力される。縮退回路１１３は、ＴＭＤ信号に応じて、ＩＯ線ＷＤＡ８〜ＷＤＡ１５に供給されるデータを、ＩＯ線ＷＤＡ０〜７を介して入力されるデータとＤＱ端子ＤＱ８〜１５を介して入力されるデータとの間で切り替える。
【００９８】
具体的には、縮退回路１１３は、活性状態のＴＭＤ信号が入力されている場合、外部からＩＯ線ＷＤＡ０〜７に入力される各書込みデータを、ＩＯ線ＷＤＡ０〜７以外にも、各々所定の１つのＩＯ線にも供給する。より具体的には、縮退回路１１１は、外部からＩＯ線ＷＤＡｎに入力される書込みデータを、ＩＯ線ＷＤＡｎ＋８にも供給する。なお、ｍは０から７までの整数である。
【００９９】
一方、縮退回路１１３は、ＴＭＤ信号が入力されていない場合、または、非活性状態のＴＭＤ信号が入力されている場合、ＤＱ端子ＤＱ４〜ＤＱ１５に入力された各データを、書込みデータとしてＩＯ線ＷＤＡ４〜ＷＤＡ１５のそれぞれに供給する。
【０１００】
これにより、縮退回路１１３は、テストモード時に、ＤＱ端子ＤＱ０〜ＤＱ１５を、８個のＤＱ端子に縮退させることができる。
【０１０１】
バイパス回路１１４は、縮退回路１１３にて互いに縮退されていない８個のＤＱ端子ＤＱ０〜ＤＱ７を、二つのＤＱ端子に縮退させる。
【０１０２】
図９は、バイパス回路１１４および１１５を示した構成図である。以下では、バイパス回路１１４を例に説明し、バイパス回路１１５の説明を省略する。バイパス回路１１５の説明は、以下のバイパス回路１１４の説明において、ＤＱ端子ＤＱ０〜３のそれぞれを、ＤＱ端子ＤＱ４〜７のそれぞれに読み換え、ＩＯ線ＷＤＡ０〜３のそれぞれを、ＩＯ線ＷＤＡ４〜７のそれぞれに読み換えればよい。
【０１０３】
図９において、バイパス回路１１４は、バイパス経路Ｂ０と、ＩＯ線ＷＤＡ０およびＷＤＡ２を接続するバイパス経路Ｂ２と、ＩＯ線ＷＤＡ０およびＷＤＡ３を接続するバイパス経路Ｂ３とを接続する。また、バイパス経路Ｂ２およびＢ３のそれぞれは、ラッチ回路Ｌ２およびＬ３のそれぞれと、トランスファゲートＴ２およびＴ３のそれぞれとを有する。
【０１０４】
また、ＤＱ端子ＤＱ１とＩＯ線ＷＤＡ１とを接続する経路上に、トランスファゲートＴ０ａが設けられ、ＤＱ端子ＤＱ２とＩＯ線ＷＤＡ２とを接続する経路上に、トランスファゲートＴ２ａが設けられ、ＤＱ端子ＤＱ３とＩＯ線ＷＤＡ３とを接続する経路上に、トランスファゲートＴ３ａが設けられる。
【０１０５】
ラッチ回路Ｌ２のＣＫ端子には、クロックジェネレータ１０１にて生成されたＰＣＬＫ信号と、アドレスバッファ１０３で生成されたＴＢＡ０信号との論理積を示す信号が入力される。ラッチ回路Ｌ２は、該ＰＣＬＫ信号とＴＢＡ０信号との論理積を示す信号に同期して、ＤＱ端子ＤＱ０に入力されたデータを、ラッチする。
【０１０６】
ラッチ回路Ｌ３のＣＫ端子には、クロックジェネレータ１０１にて生成されたＰＣＬＫＢ信号と、アドレスバッファ１０３で生成されたＴＢＡ０信号との論理積を示す信号が入力される。ラッチ回路Ｌ３は、該ＰＣＬＫＢ信号とＴＢＡ０信号との論理積を示す信号に同期して、ＤＱ端子ＤＱ０に入力されたデータを、ラッチする。
【０１０７】
これにより、ラッチ回路ＬＡ０またはＬ２にて、ＩＯ線ＷＤＡ０またはＷＤＡ２用のデータが保持される第一方向の遷移が互いに異なるタイミングとなり、ラッチ回路Ｌ０またはラッチ回路Ｌ３にて、ＩＯ線ＷＤＡ１またはＷＤＡ３用のデータが保持される第二方向の遷移が互いに異なるタイミングとなる。また、それらの第一方向の遷移のタイミングおよび第二方向の遷移のタイミングが、ＴＢＡ０信号を生成するＢＡ０信号によって制御される。
【０１０８】
トランスファゲートＴ２、Ｔ３、Ｔ２ａおよびＴ３ａのそれぞれの制御端子には、テストモード信号ジェネレータ１０４にて生成されたＴＭＤＵＬＴ信号が入力される。
【０１０９】
ＴＭＤＵＬＴ信号が活性状態の場合、トランスファゲートＴ２およびＴ３が導通状態であり、トランスファゲートＴ２ａおよびＴ３ａが非導通状態である。また、ＴＭＤＵＬＴ信号が非活性状態の場合、トランスファゲートＴ２およびＴ３が非導通状態であり、トランスファゲートＴ２ａおよびＴ３ａが導通状態である。
【０１１０】
これにより、ＴＭＤＵＬＴ信号が活性状態の場合、ラッチ回路Ｌ０、Ｌ２およびＬ３のそれぞれがラッチした各データがＩＯ線ＷＤＡ１ないしＷＤＡ３のそれぞれに供給され、ＴＭＤＵＬＴ信号が非活性状態の場合、ＤＱ端子ＤＱ１ないしＤＱ３のそれぞれに入力されたデータがＩＯ線ＷＤＡ１ないしＷＤＡ３のそれぞれに供給される。
【０１１１】
次に動作を説明する。
【０１１２】
図１０は、本実施形態の半導体記憶装置の動作を説明するためのタイミングチャートである。なお、測定装置のＩＯピンは、ＤＱ０およびＤＱ４と接続されているとする。また、測定装置は、ＣＬＫ信号、外部コマンド、ＡＤＬ信号、／ＷＰ信号およびＴＢＡ０信号を半導体記憶装置に入力しているとする。また、ＴＭＤ信号およびＴＭＤＵＬＴ信号は、活性状態になっているとする。
【０１１３】
先ず、測定装置は、ＢＡ０信号をＬレベルとし、ライトコマンドを示す制御コマンドを入力する二つ前のＣＬＫ信号のＦａｌｌエッジに同期して、ＤＱ端子ＤＱ３およびＤＱ７用のデータをＤＱ端子ＤＱ０およびＤＱ４に入力する。
【０１１４】
その入力された各データは、そのＣＬＫ信号のＦａｌｌエッジに同期して生成されたＰＣＬＫＢ信号と、外部入力信号との論理和を示す信号にて各ラッチ回路Ｌ３にラッチされる。そのラッチされた各データは、各トランスファゲートＴ３から書込みデータとしてＩＯ線ＷＤＡ３およびＷＤＡ７のそれぞれに供給される。
【０１１５】
その後、測定装置は、次のＣＬＫ信号のＲｉｓｅエッジに同期して、ＤＱ端子ＤＱ２およびＤＱ６用のデータをＤＱ端子ＤＱ０およびＤＱ４に入力する。
【０１１６】
その入力された各データは、そのＣＬＫ信号のＲｉｓｅエッジに同期して生成されたＰＣＬＫ信号と、外部入力信号との論理和を示す信号にて各ラッチ回路Ｌ２にラッチされる。そのラッチされた各データは、各トランスファゲートＴ２から書込みデータとしてＩＯ線ＷＤＡ２およびＷＤＡ６のそれぞれに供給される。
【０１１７】
さらにその後、測定装置は、ＤＱ端子ＤＱ２およびＤＱ６用のデータを入力すると、そのＣＬＫ信号のＦａｌｌエッジの前に、ＢＡ０信号を活性状態（Ｈレベル）に変更する。そして、測定装置は、そのＣＬＫ信号のＦａｌｌエッジに同期して、ライトコマンドを示す制御コマンドを入力すると共に、ＤＱ端子ＤＱ０およびＤＱ４用のデータをＤＱ端子ＤＱ０およびＤＱ４に入力する。その入力された各データは、書込みデータとしてＩＯ線ＷＤＡ０およびＷＤＡ４のそれぞれに供給される。
【０１１８】
また、縮退回路１１３によって、上記のＩＯ線ＷＤＡ０〜ＷＤＡ７に供給された各書込みデータは、ＩＯ線ＷＤＡ８〜１５のそれぞれにも供給される。
【０１１９】
その後、ＩＯ線ＤＷＡ０〜１５のそれぞれに入力されたデータは、そのＣＬＫ信号のＲｉｓｅエッジに同期して生成されたＰＣＬＫ信号にてラッチ回路ＬＡ０およびＬＡ１５のそれぞれにラッチされる。
【０１２０】
そして、コマンドデコーダ１０２がライトコマンドに応じて生成されたＷＲＴ信号がトランスファゲートＴＧ０〜ＴＧ１５に入力されると、ラッチ回路ＬＡ０およびＬＡ１５にラッチされた各データは、トランスファゲートＴＧ０〜ＴＧ１５のそれぞれから、相補信号線ＰＷＲＤＡＴ０〜３およびＰＷＲＤＡＢ０〜３を介してメモリセルアレイ１０５に出力される。その出力された各書込みデータが各メモリセルに書き込まれる。
【０１２１】
次に効果を説明する。
【０１２２】
本実施形態では、バイパス経路Ｂ２は、ＤＱ端子ＤＱ０に入力されたデータを、ＰＣＫＬ信号とＴＢＡ０信号との論理和に同期してラッチし、該ラッチしたデータを書込みデータとしてＩＯ線ＷＤＡ２に供給する。
【０１２３】
この場合、１個のＤＱ端子から１つのＹスイッチ切替信号の活性化で並列に読み書きする３個のメモリセルに個別にデータを書き込むことが可能になる。
【０１２４】
また、本実施形態では、バイパス経路Ｂ２は、ＤＱ端子ＤＱ０に入力されたデータを、ＰＣＫＬＢ信号とＴＢＡ０信号との論理和に同期してラッチし、該ラッチしたデータを書込みデータとしてＩＯ線ＷＤＡ３に供給する。
【０１２５】
この場合、１個のＤＱ端子から１つのＹスイッチ切替信号の活性化で並列に読み書きする４個のメモリセルに個別にデータを書き込むことが可能になる。
【０１２６】
また、本実施形態では、所定数は、８であり、ＤＱ端子は、１６個ある。また、ＤＱ端子ＤＱ０に入力されたデータを、ＩＯ線ＷＤＡ４〜ＷＤＡ７に入力するバイパス経路を有する。
【０１２７】
したがって、１つのＹスイッチ切替信号の活性化で８個のメモリセルに並列に読み書きし、ＤＱ端子が１６個の場合、１つのＹスイッチ切替信号の活性化で並列にデータを読み書きできるメモリセルのそれぞれに、個別にデータを書き込むことを可能にしながら、その１６個のＤＱ端子を２個のＤＱ端子に縮退させることが可能になる。
【０１２８】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【図面の簡単な説明】
【０１２９】
【図１】第一の実施形態の半導体記憶装置の構成を示したブロック図である。
【図２】メモリセルアレイの一例を示した構成図である。
【図３】ライトコントロール回路の一例を示した構成図である。
【図４】バイパス回路の一例を示した構成図である。
【図５】第一の実施形態の半導体記憶装置の動作を説明するためのタイミングチャートである。
【図６】第二の実施形態の半導体記憶装置の構成を示したブロック図である。
【図７】メモリセルアレイの他の例を示した構成図である。
【図８】ライトコントロール回路の他の例を示した構成図である。
【図９】バイパス回路の他の例を示した構成図である。
【図１０】第二の実施形態の半導体記憶装置の動作を説明するためのタイミングチャートである。
【図１１】１個のＹスイッチ切替信号が並列に４個のメモリセルにデータを読み書きする従来のメモリセルアレイを示した構成図である。
【図１２】従来のメモリセルアレイ内のメモリセルの良否をテストするライトコントロール回路を示した構成図である。
【図１３】従来のライトコントロール回路の動作を説明するためのタイミングチャートである。
【図１４】１個のＹスイッチ切替信号が並列に８個のメモリセルにデータを読み書きする従来のメモリセルアレイを示した構成図である。
【符号の説明】
【０１３０】
１０１    クロックジェネレータ
１０２    コマンドデコーダ
１０３    アドレスバッファ
１０４    テスト信号ジェネレータ
１０５    メモリセルアレイ
１０６    ライトコントローラ
１０７    リードコントローラ
【図１】
2010003388.tif 000003
【図２】
2010003388.tif 000004
【図３】
2010003388.tif 000005
【図４】
2010003388.tif 000006
【図５】
2010003388.tif 000007
【図６】
2010003388.tif 000008
【図７】
2010003388.tif 000009
【図８】
2010003388.tif 000010
【図９】
2010003388.tif 000011
【図１０】
2010003388.tif 000012
【図１１】
2010003388.tif 000013
【図１２】
2010003388.tif 000014
【図１３】
2010003388.tif 000015
【図１４】
2010003388.tif 000016