(57)【要約】      （修正有）【課題】半導体ウェーハから複数の異なるサイズの素子を同時に歩留まりよく取得可能な半導体ウェーハのダイシング方法を提供する。【解決手段】素子の特性を評価し、良品エリアに２以上の素子が結合した集合素子の中で所定の大きさの素子を最も多く配置可能な切断ラインを決定することで良品の素子を識別するステップＳ−１と、良品の素子が形成された半導体ウェーハ上の良品エリアを所定の素子ごとに切断分離するための切断ラインを決定するステップＳ−２と、各切断ラインに沿って半導体ウェーハを切断するステップＳ−３からなる半導体ウェーハのダイシング方法を用いる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の素子が形成された半導体ウェーハを、単独の素子又は２以上の素子が結合した集合素子ごとに切断分離する半導体ウェーハのダイシング方法であって、
素子の特性を評価して、良品の素子を識別するステップと、
良品の素子が形成された半導体ウェーハ上の良品エリアを、所定の素子ごとに切断分離するための切断ラインを決定するステップと、
各切断ラインに沿って半導体ウェーハを切断するステップと、を備えることを特徴とする半導体ウェーハのダイシング方法。
【請求項２】
良品の素子が形成された半導体ウェーハ上の良品エリアを、所定の素子ごとに切断分離するための切断ラインを決定するステップが、
良品エリアに、２以上の素子が結合した集合素子の中で所定の大きさの素子を最も多く配置可能な切断ラインを決定する第１ステップと、
切断ラインが決定されていない良品エリアから、所定の大きさのよりも小さい素子を最も多く配置可能な切断ラインを決定する第２ステップと、
２つの素子が結合した集合素子となるまで前記第２ステップを漸次繰り返す第３ステップと、
各切断ラインが決定されていない良品エリアから、単独の素子の切断ラインを決定する第４ステップと、を備えることを特徴とする請求項１に記載の半導体ウェーハのダイシング方法。
【請求項３】
前記単独の素子及び前記２以上の素子が結合した集合素子には、不良品の素子が含まれないことを特徴とする請求項１又は２に記載の半導体ウェーハのダイシング方法。
【請求項４】
各切断ラインに沿って半導体ウェーハを切断するステップが、レーザー光を用いることを特徴とする請求項１乃至３のいずれか一項に記載の半導体ウェーハのダイシング方法。
【請求項５】
各切断ラインに沿って半導体ウェーハを切断するステップが、高圧水流を用いることを特徴とする請求項１乃至３のいずれか一項に記載の半導体ウェーハのダイシング方法。
【請求項６】
前記半導体ウェーハが、炭化珪素半導体基板であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体ウェーハのダイシング方法。
【請求項７】
前記素子が、ショットキーバリアダイオード、縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴ、ＰＮダイオードのいずれかであることを特徴とする請求項１乃至６のいずれか一項に記載の半導体ウェーハのダイシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェーハのダイシング方法に関するものである。
【背景技術】
【０００２】
炭化珪素半導体は、シリコン半導体よりも絶縁破壊電圧が大きく、エネルギーバンドギャップが広く、また、熱伝導度が高いなど優れた特徴を有するので、発光素子、大電力パワーデバイス、耐高温素子、耐放射線素子、高周波素子等への応用が期待されている。
【０００３】
上記炭化珪素半導体を用いて素子（ＳｉＣ半導体素子）を形成するためには、例えば、炭化珪素基板（ＳｉＣ基板）上に半導体素子の活性領域としてエピタキシャル成長層を形成し、このエピタキシャル成長層の選択された領域で導電型やキャリア濃度を制御することが必要となる。そこで、不純物ドーパント原子を活性領域であるエピタキシャル成長層中に部分的に注入することによって、ｐ型又はｎ型の各種不純物ドープ領域を形成し、トランジスタやダイオードなどの半導体素子を構成することが可能となる。
【０００４】
しかしながら、炭化珪素半導体には、炭化珪素基板中及びエピタキシャル成長層中に多くの欠陥が残存している。これらの欠陥は、素子特性を悪化させ、歩留まりを低下させる原因となるため、低減することが望まれるが、未だ十分なレベルに低減できていないのが実情である。
【０００５】
素子を分離する手段としては、ダイシングが用いられる。ダイシングは通常、特性の良否によるダイシング位置を考慮せずに、ダイサーの回転するブレードを用いて、ウェーハを格子状に切断する（例えば特許文献１）。また、特許文献２に記載のダイシング方法では、特性の良否によるダイシング位置を考慮せずに、複数のダイオードを連結したダイオードを形成している。
【０００６】
特性の良否を反映して半導体素子を切断分離するダイシング方法としては、例えば、特許文献３に記載のダイシング方法が知られている。具体的に特許文献３に記載のダイシング方法では、電気的特性試験結果に基づいて良品とされた素子を切断分離するのに必要な切断ラインを決定した後に、この切断ラインについて切断を行う構成を有している。このため、不必要な切断ラインに対する切断工程の省略が可能とされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２７７６１０号公報
【特許文献２】特開２０００−２７７７５６号公報
【特許文献３】特開平２−２３５６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、特許文献１のダイシング方法では、素子が形成された半導体ウェーハが素子のサイズでダイシングされるものである。このため、素子を不良にする欠陥密度（個／ｃｍ２）が同一である場合に、半導体ウェーハ上の占有面積が小さい素子を形成する場合と比較して、半導体ウェーハ上の占有面積が大きい素子を形成する場合に、基板等に残存する欠陥による歩留まり低下への影響が大きいという問題があった（図８（ａ）及び図８（ｂ）参照）。特に、パワー半導体では、素子のサイズを大きくすることで大きな電流を流すことのできる素子が望まれているという事情があった。
【０００９】
本発明は、上記事情を鑑みてなされたもので、半導体ウェーハから複数の異なるサイズの素子を同時に歩留まりよく取得可能な半導体ウェーハのダイシング方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明者は、半導体ウェーハ上の素子の特性を評価後、良品の素子を必要数だけ繋げた集合素子を大電流素子とし、残ったものは小電流素子としてダイシングすることにより、一度に電流の異なる複数のサイズの素子を歩留まり良く得られることを見出して本願発明を完成させた。
【００１１】
すなわち、本発明は以下に関する。
（１）  複数の素子が形成された半導体ウェーハを、単独の素子又は２以上の素子が結合した集合素子ごとに切断分離する半導体ウェーハのダイシング方法であって、素子の特性を評価して、良品の素子を識別するステップと、良品の素子が形成された半導体ウェーハ上の良品エリアを、所定の素子ごとに切断分離するための切断ラインを決定するステップと、各切断ラインに沿って半導体ウェーハを切断するステップと、を備えることを特徴とする半導体ウェーハのダイシング方法。
（２）  良品の素子が形成された半導体ウェーハ上の良品エリアを、所定の素子ごとに切断分離するための切断ラインを決定するステップが、良品エリアに、２以上の素子が結合した集合素子の中で所定の大きさの素子を最も多く配置可能な切断ラインを決定する第１ステップと、切断ラインが決定されていない良品エリアから、所定の大きさのよりも小さい素子を最も多く配置可能な切断ラインを決定する第２ステップと、２つの素子が結合した集合素子となるまで前記第２ステップを漸次繰り返す第３ステップと、各切断ラインが決定されていない良品エリアから、単独の素子の切断ラインを決定する第４ステップと、を備えることを特徴とする前項（１）に記載の半導体ウェーハのダイシング方法。
（３）  前記単独の素子及び前記２以上の素子が結合した集合素子には、不良品の素子が含まれないことを特徴とする前項（１）又は（２）に記載の半導体ウェーハのダイシング方法。
（４）  各切断ラインに沿って半導体ウェーハを切断するステップが、レーザー光を用いることを特徴とする前項（１）乃至（３）のいずれか一項に記載の半導体ウェーハのダイシング方法。
（５）  各切断ラインに沿って半導体ウェーハを切断するステップが、高圧水流を用いることを特徴とする前項（１）乃至（３）のいずれか一項に記載の半導体ウェーハのダイシング方法。
（６）  前記半導体ウェーハが、炭化珪素半導体基板であることを特徴とする前項（１）乃至（５）のいずれか一項に記載の半導体ウェーハのダイシング方法。
（７）  前記素子が、ショットキーバリアダイオード、縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴ、ＰＮダイオードのいずれかであることを特徴とする前項（１）乃至（６）のいずれか一項に記載の半導体ウェーハのダイシング方法。
【発明の効果】
【００１２】
本発明の半導体ウェーハのダイシング方法によれば、良品の素子が形成された半導体ウェーハ上の良品エリアを、単独の素子又は２以上の素子が結合した集合素子ごとに切断分離するための切断ラインを決定する構成を有している。これにより、半導体ウェーハ上の良品エリアを同時に複数のサイズの素子ごとに切断することができるため、良品エリアを無駄なく素子として活用することができる。したがって、半導体ウェーハから複数の異なるサイズの素子を同時に歩留まりよく取得することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本実施形態の半導体ウェーハのダイシング方法のフローチャートを示す図である。
【図２】図２は、本実施形態の半導体ウェーハのダイシング方法を説明するための素子レイアウト図である。
【図３】図３は、本実施形態の半導体ウェーハのダイシング方法を説明するための素子レイアウト図である。
【図４】図４は、本実施形態の半導体ウェーハのダイシング方法を説明するための素子レイアウト図である。
【図５】図５は、本実施形態の半導体ウェーハのダイシング方法を説明するための素子レイアウト図である。
【図６】図６は、本実施形態の半導体ウェーハのダイシング方法を説明するための素子レイアウト図である。
【図７】図７は、本実施形態の半導体ウェーハのダイシング方法を説明するための素子レイアウト図である。
【図８】図８は、従来の半導体ウェーハのダイシング方法を説明するための図であり、（ａ）は大きな素子サイズの場合、（ｂ）は小さな素子サイズの場合をそれぞれ示す。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した一実施形態である半導体ウェーハのダイシング方法について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１５】
図１に示すように、本実施形態の半導体ウェーハのダイシング方法は、半導体ウェーハ上に複数の素子を形成するステップ（素子形成ステップ）と、素子の特性を評価して良品の素子を識別するステップ（良否判定ステップ）と、良品の素子が形成された半導体ウェーハ上の良品エリアを所定の素子ごとに切断分離するための切断ラインを決定するステップ（ダイシングライン決定ステップ）と、各切断ラインに沿って半導体ウェーハを切断するステップ（ダイシングステップ）とから概略構成されている。
【００１６】
（素子形成ステップ）
先ず、図１中のＳ−０に示す素子形成ステップを行う。この素子形成ステップでは、図２に示すように、半導体ウェーハ１上に、基礎となる最小単位のチップ（素子）２を複数形成する。なお、本実施形態では、９×５個のチップを例にして説明する。
【００１７】
半導体ウェーハ１は、特に限定されるものではないが、Ｓｉ半導体基板や炭化珪素半導体基板を例示することができる。特に、基板中及びエピタキシャル成長層中に多くの欠陥が残存しやすい炭化珪素半導体基板を用いた場合に、本発明の効果が顕著となる。また、半導体ウェーハ１のサイズは、特に限定されるものではないが、例えば、２〜６インチのサイズの半導体ウェーハを好適に用いることができる。
【００１８】
チップ２は、特に限定されるものではないが、例えば、ショットキーバリアダイオード、縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴ、ＰＮダイオード等を有するものを例示することができる。また、半導体ウェーハ１上に形成するチップ２のサイズ及び数量は、特に限定されるものではないが、例えば、１〜１０ｍｍ角の素子を２〜９個程度形成することが好ましい。なお、本実施形態では、半導体ウェーハ１上に形成された複数のチップ２は、ダイシングされるまでは隣接するチップ同士で接続されている。
【００１９】
（良否判定ステップ）
次に、図１中のＳ−１に示す良否判定ステップを行う。この良否判定ステップでは、半導体ウェーハ１上に形成したチップ２の全てに対して、所定の素子特性評価を行って良否を判定する。素子特性評価は、特に限定されるものではないが、具体的には、電気的特性評価を例示することができる。また、図３に示すように、良否判定の結果、不良品と判定されたチップ３にマーキング等を施すことにより、良品のチップ２を識別可能とする。なお、以下の説明において、半導体ウェーハ１上の領域であって、不良品と判定されたチップ３が配置された以外の、良品のチップ２が配置された領域を良品エリアという。
【００２０】
（ダイシングライン決定ステップ）
次に、図１中のＳ−２に示すダイシングライン決定ステップを行う。より具体的には、このダイシングライン決定ステップは、良品エリアに２以上のチップが結合した集合チップの中で所定の大きさのチップを最も多く配置可能な切断ラインを決定する第１ステップと、切断ラインが決定されていない良品エリアから、次に大きなチップを最も多く配置可能な切断ラインを決定する第２ステップと、２つのチップが結合した集合チップとなるまで前記第２ステップを漸次繰り返す第３ステップと、各切断ラインが決定されていない良品エリアから、単独のチップの切断ラインを決定する第４ステップと、を備えている。
【００２１】
（第１ステップ）
先ず、図１中のＳ−２−１に示す第１ステップを行う。この第１ステップでは、良品エリアに２以上のチップが結合した集合チップの中で所定の大きさのチップを最も多く配置可能な切断ラインを決定する。ここで、図４に示すように、本実施形態では、２以上のチップ２が結合した集合チップの中で所定の大きさの集合チップを、４つのチップ２が２個×２個で結合した集合チップ４とする。また、良品エリアに集合チップ４を最も多く配置する手段としては、公知の技術を用いることができる。例えば、画像処理手段、コンピュータによる最適切断ライン計算等が挙げられる。このようにして、半導体ウェーハ１上の良品エリアに集合チップ４の切断ライン４ａを決定する。
【００２２】
（第２ステップ）
次に、図１中のＳ−２−２に示す第２ステップを行う。この第２ステップでは、切断ライン４ａが決定されていない良品エリアから、集合チップ４の次に大きな集合チップを最も多く配置可能な切断ラインを決定する。ここで、切断ライン４ａが決定されていない良品エリアとは、図５に示すように、集合チップ４が配置されていない良品エリアをいう。また、本実施形態では、集合チップ４の次に大きな集合チップは、２つのチップ２が１個×２個で結合した集合チップ５とする。さらに、良品エリアに集合チップ５を最も多く配置する手段としては、上記第１ステップと同じ手段を用いることができる。このようにして、集合チップ４の切断ライン４ａが設けられた半導体ウェーハ１上の良品エリアに、さらに集合チップ５の切断ライン５ａを決定する。
【００２３】
（第３ステップ）
本実施形態では、第１ステップから第２ステップを実施したところで２つのチップが結合した集合チップ５となるが、これよりも多段階的に集合チップのサイズを決定してもよい。かかる場合には、第３ステップとして、２つのチップが結合した集合チップとなるまで前記第２ステップを複数回繰り返すことができる（図１中のＳ−２−３）。これにより、１枚の半導体ウェーハ１から、より多くのサイズの集合チップを段階的に取り出すことができる。
【００２４】
（第４ステップ）
次に、図１中のＳ−２−４に示す第４ステップを行う。この第４ステップでは、図６に示すように、各切断ライン４ａ及び５ａが決定されていない良品エリアから、単独のチップ２の切断ライン２ａを決定する。すなわち、この第４ステップでは、良品エリアから所望の集合チップが取り出せない場合において、良品のチップ２を単独で取り出すために設けられている。この第４ステップにより、半導体ウェーハ１上に形成された良品エリアから良品チップを余すところなく製品とすることができるため、歩留まりを向上させることができる。以上のようにして、図７に示すように、良品のチップ２が形成された半導体ウェーハ１上の良品エリアを所定のサイズのチップ２，４，５ごとに切断分離するためのダイシングライン６を決定する。なお、ダイシングライン６は、各切断ライン２ａ，４ａ，５ａの集合した切断ラインである。
【００２５】
（ダイシングステップ）
次に、図１中のＳ−３に示すダイシングステップを行う。このダイシングステップでは、各切断ライン２ａ，４ａ，５ａからなるダイシングライン６に沿って半導体ウェーハ１を切断する。本実施形態のダイシングステップには、半導体ウェーハ１を任意の形状に切断できるダイサーを用いることができる。また、半導体ウェーハ１の切断方法は、特に限定されるものではないが、レーザー光を用いる方法や高圧水流を用いる方法を例示することができる。より具体的には、レーザー光を用いる方法としては、例えば、ＤＩＳＣＯ社のレーザダイサーやＳＹＮＯＶＡ社のレーザー・ダイシング・システムＬＤＳ２００等を適用することができる。
【００２６】
具体的にダイシングステップは、ダイサーにダイシングライン６を入力するダイシングライン入力ステップ（図１中のＳ−３−１）を行った後、ダイサーによって半導体ウェーハ１を切断するダイシング実行ステップ（図１中のＳ−３−２）を行う。これにより、半導体ウェーハ１上の良品エリアを同時に複数のサイズの集合チップ２，４，５ごとに切断することができる。
【００２７】
なお、本実施形態の半導体ウェーハのダイシング方法の後工程としては、図１中のＳ−４に示すチップ分類ステップと、図１中のＳ−５に示す出荷ステップを行う。このチップ分類ステップは、半導体ウェーハ１上の不良品のチップ３を取り除くと共にダイシングによって取り出した各集合チップ２，４，５を集合ごとに分類するステップである。また、出荷ステップは、出荷前の検査、梱包、出荷作業を行うステップである。
【００２８】
ところで、従来の半導体ウェーハのダイシング方法によれば、例えば１素子（チップ）あたりの電流が３０Ａ程度の比較的大きな素子を形成したい場合、半導体ウェーハ上の全面に所望のサイズのチップを形成し、ダイシングを行うことで取り出していた。かかる場合に、１素子が占有する面積は大きく、半導体ウェーハ上の領域に微小な欠陥が含まれていた場合であっても不良品となるため、歩留まりの改善が困難であった。一方、１素子あたりの電流が１０Ａ程度の比較的小さな素子を形成した場合は、１素子が占有する面積が小さいために半導体ウェーハ上の領域に微小な欠陥が含まれていた場合であっても歩留まりへの影響が少ない（図８（ａ）及び図８（ｂ）参照）。
【００２９】
ここで、従来の半導体ウェーハのダイシング方法において、微小な欠陥が含まれていない半導体ウェーハ上の領域には比較的大きな素子を形成し、微小な欠陥が含まれている領域に比較的小さな素子を形成すると、サイズの異なる良品の素子を無駄なく取り出すことができるため、生産性を向上することができるとも考えられる。しかしながら、例えば半導体ウェーハ上の微小な欠陥の位置を事前に把握して、半導体ウェーハごとに製品レイアウトを変更する方法の採用は、コストを上昇させてしまうという問題があった。
【００３０】
これに対して、本実施形態の半導体ウェーハのダイシング方法では、半導体ウェーハ１上に基本となる最小単位のチップ２を形成し、例えば、この１チップあたりの電流を１０Ａとしたときに、良品２個を繋げた集合チップを２０Ａ素子、３個を繋げた集合チップを３０Ａ素子として用いる。そして、半導体ウェーハ１上の良品のチップ２が形成された良品エリアから、先ず最も大きい集合チップ４ａの切断ライン４ａを設定し、それから漸次小さい集合チップの切断ラインを設定して、ダイシングライン６を決定している。このため、不良品のチップ３を含むことなく、大きなチップから優先的に効率よく取得することができる。また、最後に基本となる最小単位の素子をダイシングして、良品エリアから１つ残らず良品チップを取り出すことができるため、生産性を向上することができる。
【００３１】
以上説明したように、本実施形態の半導体ウェーハのダイシング方法によれば、良品のチップ２が形成された半導体ウェーハ１上の良品エリアを、単独の素子２又は２以上の素子が結合した集合チップ４，５ごとに切断分離するための切断ライン２ａ，４ａ，５ａを決定する構成を有している。これにより、半導体ウェーハ１上の良品エリアを同時に複数のサイズのチップ２，４，５ごとに切断することができるため、良品エリアを無駄なくチップ（素子）として活用することができる。したがって、半導体ウェーハ１から複数の異なるサイズのチップ２，４，５を同時に歩留まりよく取得することができる。
【符号の説明】
【００３２】
１・・・半導体ウェーハ
２・・・チップ（素子）
２ａ・・・切断ライン
３・・・不良品と判定されたチップ
４，５・・・集合チップ
４ａ，５ａ・・・切断ライン
６・・・ダイシングライン
【図１】
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【図２】
2010192837.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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