(57)【要約】【課題】複数ビットの書き込みを安定的に行うことができるとともに、読み出し時の消費電力を低減させることのできる不揮発性半導体記憶装置を提供する。【解決手段】アンチヒューズ素子を含むメモリセル１１が配置されたメモリセルアレイ１を２つのメモリバンクＭＢ１、ＭＢ２に分割し、２つの昇圧回路２により、それぞれのメモリバンクのアンチヒューズ素子へ供給する書き込みおよび読み出し電圧ＶＢＰ１、ＶＢＰ２を発生させる。昇圧回路制御部３は、その２つの昇圧回路２に対して書き込み電圧および読み出し電圧の発生を指示する。ワード線選択部４は、アドレス信号の同じアドレス値に対して、書き込み時と読み出し時とでは異なるワード線を活性化させる。書き込みビット線選択部５は、書き込み時に、全ビット線の中から同時に書き込みを行うビット線を選択し、読み出しビット線選択部６は、読み出し時に、データの出力を行うビット線を選択する。【選択図】図１
2010170609.tif 000002
【特許請求の範囲】
【請求項１】
入力データの１ビットごとに２本のビット線が設けられ、前記２本のビット線のうちの１本のビット線と偶数アドレスワード線の交点および前記２本のビット線の残りのビット線と奇数アドレスワード線の交点にアンチヒューズ素子を含むメモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイを分割した複数のメモリバンクのそれぞれに配置されて、それぞれの前記メモリバンクの前記アンチヒューズ素子へ供給する書き込み電圧および読み出し電圧を発生させる複数の昇圧手段と、
前記複数の昇圧手段に対して前記書き込み電圧および前記読み出し電圧の発生を指示する昇圧手段制御手段と、
アドレス信号の同じアドレス値に対して、書き込み時と読み出し時とでは異なるワード線を活性化させるワード線選択手段と、
書き込み時に、同時に書き込みを行うビット線を前記メモリバンクごとに１本ずつ選択する書き込みビット線選択手段と、
読み出し時に、データの出力を行うビット線を選択する読み出しビット線選択手段と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ワード線選択手段は、
書き込み時には、書き込みアドレスに対して１本のワード線を活性化させ、
読み出し時には、読み出しアドレスに対して１組の偶数アドレスワード線と奇数アドレスワード線を同時に活性化させる
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記書き込みビット線選択手段は、
前記入力データの各ビットの前記２本のビット線からいずれか１本のビット線を選択する
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記読み出しビット線選択手段は、
読み出し時に前記ワード線選択手段により活性化された前記ワード線に接続されたメモリセルのビット線の中からメモリバンク単位でビット線を選択する
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記昇圧手段制御手段は、
書き込み時には、前記昇圧手段の総てに前記書き込み電圧の出力を指示し、
読み出し時には、前記読み出しビット線選択手段により選択されたビット線の属するメモリバンクに配置された前記昇圧手段にのみ前記読み出し電圧の出力を指示する
ことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電源を切断しても記憶した情報を保持し続ける不可逆性の不揮発性半導体記憶装置として、１回だけ書き込み可能なＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリがある。
【０００３】
電気的に書き込み可能なＯＴＰメモリに用いられるメモリ素子の例として、ＭＯＳ構造あるいはキャパシタ構造のアンチヒューズ素子がある。このＯＴＰメモリへのデータの書き込みは、アンチヒューズ素子の両端子間の絶縁膜を破壊するか、しないか、によって行われる。
【０００４】
すなわち、アンチヒューズ素子の両端子間に高電圧を印加し、その両端子間の絶縁膜を破壊すると、アンチヒューズ素子は低抵抗となる。したがって、この両端子間に電圧を印加すると、アンチヒューズ素子に電流が流れるようになる。そこで、この状態を‘１’データの保持状態とする。
【０００５】
一方、アンチヒューズ素子の両端子間に電圧を印加しなければ、アンチヒューズ素子の絶縁膜は破壊されず、アンチヒューズ素子に電流は流れない。そこで、この状態を‘０’データの保持状態とする。
【０００６】
このようなＯＴＰメモリの読み出し動作は、アンチヒューズ素子の両端子間に絶縁膜を破壊しない程度の低い電圧を印加し、アンチヒューズ素子に接続されているビット線の電位が上昇したかどうかを検知することにより行われる。絶縁膜が破壊されていれば、アンチヒューズ素子に電流が流れ、ビット線の電位が上昇する。すなわち、‘１’データが読み出されたことになる。
【０００７】
このように、ＯＴＰメモリは、アンチヒューズ素子へのデータ書き込みおよび読み出し動作が、その両端子に電圧を印加するだけという単純なものであるため、大容量メモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キーなどのコード格納用途、製造履歴の管理用途など、その利用分野が広がっており、不可逆性の不揮発性半導体記憶装置として、今後の利用が最も期待されている。
【０００８】
しかしながら、上述のＯＴＰメモリのように、‘１’データの書き込み動作時に、絶縁膜を破壊させるだけでは、アンチヒューズ素子が十分に低抵抗とならないため、絶縁膜破壊後に大電流を流す必要がある。そのため、絶縁膜破壊用の高電圧を発生させる回路の電流容量を大きくしなければならない。ところが、その電流容量には限りがあるため、同時に書き込めるビット数に制約が生じる。
【０００９】
このような制約のもと、多数ビットへの同時書き込みを行うため、従来、同じワード線の全ビットに繰り返し書き込み用の高電圧を印加し、何回かに分けて書き込みを行う方法が提案されている（例えば、特許文献１参照。）。
【００１０】
しかし、上述の提案の方法では、先に絶縁膜が破壊されて低抵抗となったアンチヒューズ素子にも、その後の書き込み時に高電圧が印加される。そのため、この絶縁膜が破壊されたアンチヒューズ素子に大電流が流れ、絶縁膜破壊用の高電圧を発生させる回路に電流容量不足が発生し、十分な書き込み電圧、および絶縁膜破壊後に流す大電流が得られなくなる恐れがある。すなわち、データの書き込みを安定して行えない、という問題があった。
【００１１】
また、上述のＯＴＰメモリでは、読み出し動作時にアンチヒューズ素子に電流を流すことを行う。そのため、読み出し動作時の消費電流の低減が望まれている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−３３８７６６号公報  （第７−８ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の目的は、複数ビットの書き込みを安定的に行うことができるとともに、読み出し時の消費電力を低減させることのできる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、入力データの１ビットごとに２本のビット線が設けられ、前記２本のビット線のうちの１本のビット線と偶数アドレスワード線の交点および前記２本のビット線の残りのビット線と奇数アドレスワード線の交点にアンチヒューズ素子を含むメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイを分割した複数のメモリバンクのそれぞれに配置されて、それぞれの前記メモリバンクの前記アンチヒューズ素子へ供給する書き込み電圧および読み出し電圧を発生させる複数の昇圧手段と、前記複数の昇圧手段に対して前記書き込み電圧および前記読み出し電圧の発生を指示する昇圧手段制御手段と、アドレス信号の同じアドレス値に対して、書き込み時と読み出し時とでは異なるワード線を活性化させるワード線選択手段と、書き込み時に、同時に書き込みを行うビット線を前記メモリバンクごとに１本ずつ選択する書き込みビット線選択手段と、読み出し時に、データの出力を行うビット線を選択する読み出しビット線選択手段とを備えることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１５】
本発明によれば、複数ビットの書き込みを安定的に行うことができるとともに、読み出し時の消費電力を低減させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置の構成の例を示すブロック図。
【図２】本発明の実施例のメモリセルの構成の例を示すブロック図。
【図３】本発明の実施例のワード線選択部の入力信号とワード線選択の関係を示す真理値表。
【図４】本発明の実施例の書き込みビット線選択部の入力信号とビット線選択の関係を示す真理値表。
【図５】本発明の実施例の読み出しビット線選択部の出力信号とビット線選択の関係を示す真理値表。
【図６】本発明の実施例の昇圧回路制御部の入力信号と出力信号の関係を示す真理値表。
【図７】実施例１の不揮発性半導体記憶装置の書き込み動作の説明図。
【図８】実施例１の不揮発性半導体記憶装置の書き込み動作の説明図。
【図９】実施例１の不揮発性半導体記憶装置の書き込み動作の説明図。
【図１０】実施例１の不揮発性半導体記憶装置の書き込み動作の説明図。
【図１１】実施例１の不揮発性半導体記憶装置の読み出し動作の説明図。
【図１２】実施例１の不揮発性半導体記憶装置の読み出し動作の説明図。
【図１３】本発明の実施例２に係る不揮発性半導体記憶装置の構成の例を示すブロック図。
【図１４】実施例２の不揮発性半導体記憶装置の書き込み動作の説明図。
【図１５】実施例２の不揮発性半導体記憶装置の読み出し動作の説明図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１８】
図１は、本発明の実施例１に係る不揮発性半導体記憶装置の構成の例を示すブロック図である。本実施例では、アンチヒューズ素子を用いる、４ビット×４ワード構成のＯＴＰメモリの例を示す。なお、本発明が適用されるＯＴＰメモリのビット、ワード構成は、この例に限定されるものではない。
【００１９】
本実施例のＯＴＰメモリは、アンチヒューズ素子を含むメモリセル１１が１６個配置されたメモリセルアレイ１と、メモリセルアレイ１を２つに分割したメモリバンクＭＢ１、ＭＢ２のそれぞれに配置されて、それぞれのメモリバンクに含まれるメモリセル１１のアンチヒューズ素子へ供給する書き込みおよび読み出し電圧ＶＢＰを発生させる２つの昇圧回路２と、その２つの昇圧回路２に対して書き込み電圧および読み出し電圧の発生を指示する昇圧回路制御部３と、アドレス信号の同じアドレス値に対して、書き込み時と読み出し時とでは異なるワード線を活性化させるワード線選択部４と、書き込み時に、全ビット線の中から同時に書き込みを行うビット線を選択する書き込みビット線選択部５と、読み出し時に、データの出力を行うビット線を選択する読み出しビット線選択部６と、を備える。
【００２０】
メモリセルアレイ１では、入力データＤＩ０〜ＤＩ３の１ビットごとに２本のビット線が設けられている。すなわち、入力ＤＩ０に対してビット線ｂ０ｅ、ｂ０ｏ、入力ＤＩ１に対してビット線ｂ１ｅ、ｂ１ｏ、入力ＤＩ２に対してビット線ｂ２ｅ、ｂ２ｏ、入力ＤＩ３に対してビット線ｂ３ｅ、ｂ３ｏが設けられている。また、メモリセルアレイ１のワード線として、ワード線選択部４から出力される４本のワード線Ｗ０、Ｗ１、Ｗ２、Ｗ３が設けられている。
【００２１】
ここで、ワード線Ｗ０、Ｗ２を偶数アドレスワード線とし、ワード線Ｗ１、Ｗ３を奇数アドレスワード線とすると、メモリセルアレイ１では、ビット線ｂ０ｅ、ｂ１ｅ、ｂ２ｅ、ｂ３ｅと偶数アドレスワード線の交点、およびビット線ｂ０ｏ、ｂ１ｏ、ｂ２ｏ、ｂ３ｏと奇数アドレスワード線の交点に、メモリセル１１が配置されている。
【００２２】
図２に、メモリセル１１の内部構成の例を示す。
【００２３】
メモリセル１１は、一端に昇圧回路２の出力電圧ＶＢＰが印加されるアンチヒューズ素子１１１と、ワード線Ｗが活性化されたときにアンチヒューズ素子１１１の他端をビット線ｂに接続する選択トランジスタ１１２と、を有する。
【００２４】
上述した各交点にメモリセル１１が配置されたメモリセルアレイ１が、本実施例ではビット線の配線方向に２分割され、メモリバンクＭＢ１およびメモリバンクＭＢ２とされる。
【００２５】
すなわち、メモリバンクＭＢ１には、ビット線ｂ０ｅ、ｂ０ｏ、ｂ１ｅ、ｂ１ｏに接続されるメモリセル１１が含まれ、メモリバンクＭＢ２には、ビット線ｂ２ｅ、ｂ２ｏ、ｂ３ｅ、ｂ３ｏに接続されるメモリセル１１が含まれる。
【００２６】
本実施例では、このメモリバンクＭＢ１、ＭＢ２のそれぞれに対して昇圧回路２を設け、アンチヒューズ素子へ印加する書き込み電圧および読み出し電圧として、メモリバンクＭＢ１にはＶＢＰ１、メモリバンクＭＢ２にはＶＢＰ２を供給する。
【００２７】
ワード線選択部４は、入力信号として、書き込み信号ＷＥ、読み出し信号ＲＥおよびアドレス信号ＲＡ０、ＲＡ１が入力され、その信号の組み合せに応じて、活性化させるワード線を選択する。
【００２８】
図３は、ワード線選択部４の入力信号と、ワード線Ｗ０〜Ｗ３の選択の関係を示す真理値表である。ここでは、活性化されたワード線が‘１’で示される。
【００２９】
図３（ａ）は、書き込み時（書き込み信号ＷＥ＝１、読み出し信号ＲＥ＝０）のワード線Ｗ０〜Ｗ３の選択の例を示す真理値表である。
【００３０】
この例では、アドレス信号ＲＡ０、ＲＡ１が（０、０）のときワード線Ｗ０、アドレス信号ＲＡ０、ＲＡ１が（０、１）のときワード線Ｗ１、アドレス信号ＲＡ０、ＲＡ１が（１、０）のときワード線Ｗ２、アドレス信号ＲＡ０、ＲＡ１が（１、１）のときワード線Ｗ３、を活性化させる。
【００３１】
これに対して、図３（ｂ）は、読み出し時（書き込み信号ＷＥ＝０、読み出し信号ＲＥ＝１）のワード線Ｗ０〜Ｗ３の選択の例を示す真理値表である。
【００３２】
この例では、アドレス信号ＲＡ０、ＲＡ１が（０、０）のときワード線Ｗ０およびＷ１、アドレス信号ＲＡ０、ＲＡ１が（０、１）のときワード線Ｗ２およびＷ３、アドレス信号ＲＡ０、ＲＡ１が（１、０）のときワード線Ｗ０およびＷ１、アドレス信号ＲＡ０、ＲＡ１が（１、１）のときワード線Ｗ２およびＷ３、を活性化させる。
【００３３】
このように、本実施例のワード線選択部４は、書き込み時には、書き込みアドレスに対して１本のワード線を活性化させ、読み出し時には、読み出しアドレスに対して１組の偶数アドレスワード線と奇数アドレスワード線を同時に活性化させる。
【００３４】
書き込みビット線選択部５は、書き込み時（書き込み信号ＷＥ＝１）、アドレス信号ＲＡ０の値に応じて、入力データＤＩ０〜ＤＩ３の値を出力するビット線を、ビット線ｂ０ｅ、ｂ１ｅ、ｂ２ｅ、ｂ３ｅとするか、ビット線ｂ０ｏ、ｂ１ｏ、ｂ２ｏ、ｂ３ｏとするかをまず選択する。次いで、同時に入力データを出力するビット線をメモリバンクＭＢ１およびメモリバンクＭＢ２から１本ずつ、順次選択する。
【００３５】
図４は、書き込みビット線選択部５の入力信号とビット線選択の関係を示す真理値表である。
【００３６】
この例では、入力データＤＩ０〜ＤＩ３の値を出力するビット線として、アドレス信号ＲＡ０＝０のときはビット線ｂ０ｅ、ｂ１ｅ、ｂ２ｅ、ｂ３ｅを選択し、アドレス信号ＲＡ０＝１のときはビット線ｂ０ｏ、ｂ１ｏ、ｂ２ｏ、ｂ３ｏを選択する。
【００３７】
次いで、ビット線ｂ０ｅ、ｂ１ｅ、ｂ２ｅ、ｂ３ｅを選択したときは、まず、ビット線ｂ０ｅとｂ２ｅを選択し、そのデータの書き込み終了後、ビット線ｂ１ｅとｂ３ｅを選択するようにする。同様に、ビット線ｂ０ｏ、ｂ１ｏ、ｂ２ｏ、ｂ３ｏを選択したときは、まず、ビット線ｂ０ｏとｂ２oを選択し、そのデータの書き込み終了後、ビット線ｂ１ｏとｂ３ｏを選択するようにする。
【００３８】
読み出しビット線選択部６は、読み出し時（読み出し信号ＲＥ＝１）、アドレス信号ＲＡ１の値に応じて、出力データＤＯ０〜ＤＯ３として出力を行うビット線を、メモリバンクＭＢ１のビット線ｂ０ｅ、ｂ０ｏ、ｂ１ｅ、ｂ１ｏとするか、メモリバンクＭＢ２のビット線ｂ２ｅ、ｂ２ｏ、ｂ３ｅ、ｂ３ｏとするかを選択する。
【００３９】
図５は、読み出しビット線選択部６の出力信号とビット線選択の関係を示す真理値表である。
【００４０】
この例では、出力データＤＯ０〜ＤＯ３として出力を行うビット線として、アドレス信号ＲＡ１＝０のときはメモリバンクＭＢ１のビット線ｂ０ｅ、ｂ０ｏ、ｂ１ｅ、ｂ１ｏを選択し、アドレス信号ＲＡ１＝１のときはメモリバンクＭＢ２のビット線ｂ２ｅ、ｂ２ｏ、ｂ３ｅ、ｂ３ｏを選択する。
【００４１】
昇圧回路制御部３は、この読み出しビット線選択部６の選択に応じて、読み出し時には、選択されたビット線が含まれるメモリバンクの昇圧回路２へ、読み出し電圧の発生を指示する。一方、書き込み時には、昇圧回路制御部３は、両方の昇圧回路２へ、書き込み電圧の発生を指示する。
【００４２】
そのため、昇圧回路制御部３へは、書き込み信号ＷＥ、読み出し信号ＲＥおよびアドレス信号ＲＡ１が入力され、その信号の組み合せに応じて、メモリバンクＭＢ１の昇圧回路２への指示信号Ｓ１およびメモリバンクＭＢ２の昇圧回路２への指示信号Ｓ２の出力が決定される。
【００４３】
図６に、昇圧回路制御部３の入力信号と指示信号出力の関係を真理値表で示す。ここでは、出力電圧を発生させる指示を‘ＯＮ’、発生させない指示を‘ＯＦＦ’と表す。
【００４４】
昇圧回路制御部３は、書き込み信号ＷＥ＝１のとき、指示信号Ｓ１、Ｓ２をともに‘ＯＮ’にする。これに対して、読み出し信号ＲＥ＝１のときは、アドレス信号ＲＡ１＝０のとき、指示信号Ｓ１を‘ＯＮ’、指示信号Ｓ２を‘ＯＦＦ’とし、アドレス信号ＲＡ１＝１のとき、指示信号Ｓ１を‘ＯＦＦ’、指示信号Ｓ２を‘ＯＮ’とする。
【００４５】
次に、本実施例における書き込み動作の例を図７〜図１０を用いて説明する。
【００４６】
図７〜図８は、アドレス信号ＲＡ０＝０、アドレス信号ＲＡ１＝０のときの書き込みの例を示す図である。この場合、書き込み信号ＷＥ＝１であるので、ワード線選択部４によりワード線Ｗ０が活性化される。また、昇圧回路制御部３から出力される指示信号Ｓ１、Ｓ２は、ともに‘ＯＮ’であり、それぞれの昇圧回路２により、メモリバンクＭＢ１へは書き込み電圧ＶＢＰ１が供給され、メモリバンクＭＢ２へは書き込み電圧ＶＢＰ２が供給される。
【００４７】
図７は、書き込みビット線選択部５によりビット線ｂ０ｅとｂ２ｅが選択された状態を示す。この場合、メモリバンクＭＢ１では、ワード線Ｗ０とビット線ｂ０ｅの交点のメモリセル１１（これをＭ００と表す。以下、同様。）にデータの書き込みが行われ、メモリバンクＭＢ２では、ワード線Ｗ０とビット線ｂ２ｅの交点のメモリセル１１（Ｍ０２）にデータの書き込みが行われる。
【００４８】
図８は、その後、書き込みビット線選択部５によりビット線ｂ１ｅとｂ３ｅが選択された状態を示す。この場合、メモリバンクＭＢ１では、ワード線Ｗ０とビット線ｂ１ｅの交点のメモリセル１１（Ｍ０１）にデータの書き込みが行われ、メモリバンクＭＢ２では、ワード線Ｗ０とビット線ｂ３ｅの交点のメモリセル１１（Ｍ０３）にデータの書き込みが行われる。
【００４９】
一方、図９〜図１０は、アドレス信号ＲＡ０＝１、アドレス信号ＲＡ１＝０のときの書き込みの例を示す図である。この場合、ワード線選択部４によりワード線Ｗ０が活性化される。また、メモリバンクＭＢ１へは書き込み電圧ＶＢＰ１が供給され、メモリバンクＭＢ２へは書き込み電圧ＶＢＰ２が供給される。
【００５０】
図９は、書き込みビット線選択部５によりビット線ｂ０ｅとｂ２ｅが選択された状態を示す。この場合、メモリバンクＭＢ１では、ワード線Ｗ１とビット線ｂ０ｅの交点のメモリセル１１（Ｍ１０）にデータの書き込みが行われ、メモリバンクＭＢ２では、ワード線Ｗ１とビット線ｂ２ｅの交点のメモリセル１１（Ｍ１２）にデータの書き込みが行われる。
【００５１】
図１０は、その後、書き込みビット線選択部５によりビット線ｂ１ｅとｂ３ｅが選択された状態を示す。この場合、メモリバンクＭＢ１では、ワード線Ｗ１とビット線ｂ１ｅの交点のメモリセル１１（Ｍ１１）にデータの書き込みが行われ、メモリバンクＭＢ２では、ワード線Ｗ１とビット線ｂ３ｅの交点のメモリセル１１（Ｍ１３）にデータの書き込みが行われる。
【００５２】
このように、本実施例では、各ワード線で選択されるメモリセル１１への入力データＤＩ０〜ＤＩ３の書き込みが、２ビットずつ２回に分けて行われる。
【００５３】
次に、本実施例における読み出し動作の例を図１１〜図１２を用いて説明する。
【００５４】
図１１は、アドレス信号ＲＡ０＝０、アドレス信号ＲＡ１＝０のときの読み出しの例を示す図である。この場合、読み出し信号ＲＥ＝１であるので、ワード線選択部４によりワード線Ｗ０およびＷ１が活性化される。また、アドレス信号ＲＡ１＝０であるので、昇圧回路制御部３から出力される指示信号は、Ｓ１が‘ＯＮ’、Ｓ２が‘ＯＦＦ’となる。これにより、メモリバンクＭＢ１へは昇圧回路２により読み出し電圧ＶＢＰ１が供給されるが、メモリバンクＭＢ２へは読み出し電圧の供給が行われない。
【００５５】
このとき、読み出しビット線選択部６は、メモリバンクＭＢ１のビット線ｂ０ｅ、ｂ０ｏ、ｂ１ｅ、ｂ１ｏを選択し、メモリセル１１（Ｍ００）、メモリセル１１（Ｍ１０）、メモリセル１１（Ｍ０１）、メモリセル１１（Ｍ１１）に保持されたデータを、出力データＤＯ０〜ＤＯ３として出力する。
【００５６】
一方、図１２は、アドレス信号ＲＡ０＝０、アドレス信号ＲＡ１＝１のときの読み出しの例を示す図である。この場合、ワード線選択部４によりワード線Ｗ０およびＷ１が活性化される。また、アドレス信号ＲＡ１＝１であるので、昇圧回路制御部３から出力される指示信号は、Ｓ２が‘ＯＮ’、Ｓ１が‘ＯＦＦ’となる。これにより、メモリバンクＭＢ２へは昇圧回路２により読み出し電圧ＶＢＰ２が供給されるが、メモリバンクＭＢ１へは読み出し電圧の供給が行われない。
【００５７】
このとき、読み出しビット線選択部６は、メモリバンクＭＢ２のビット線ｂ２ｅ、ｂ２ｏ、ｂ３ｅ、ｂ３ｏを選択し、メモリセル１１（Ｍ０２）、メモリセル１１（Ｍ１２）、メモリセル１１（Ｍ０３）、メモリセル１１（Ｍ１３）に保持されたデータを、出力データＤＯ０〜ＤＯ３として出力する。
【００５８】
このような本実施例によれば、メモリアレイ１を２つのメモリバンクＭＢ１およびＭＢ２に分割し、書き込み時は、各メモリバンクから１個のメモリセル１１だけ選択して書き込みを行うので、各メモリバンクへ書き込み電圧を供給する昇圧回路２の出力電流を少なくすることができる。これにより、各メモリバンクへの書き込み電圧が安定し、同時に２ビットの書き込みを安定的に行うことができる。
【００５９】
一方、読み出し時は、１つのメモリバンクからのみ読み出しを行うので、２つの昇圧回路２のうちの１つのみを動作させればよい。これにより、昇圧回路２を２つとも動作させるのに比べて、読み出し時にＯＴＰメモリで消費される電流を低減させることができる。
【実施例２】
【００６０】
実施例１では、メモリセルアレイを２つのメモリバンクに分割した例を示したが、本実施例では、メモリセルアレイを４つのメモリバンクに分割する例を示す。
【００６１】
図１３は、本発明の実施例２に係る不揮発性半導体記憶装置の構成の例を示すブロック図である。
【００６２】
本実施例では、実施例１と同じ４ビット×４ワード構成のＯＴＰメモリのメモリセルアレイ１を、4つのメモリバンクＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４に分割する。
【００６３】
この４つのメモリバンクＭＢ１〜ＭＢ４に対して、それぞれ昇圧回路２を設ける。そのうち、メモリバンクＭＢ１、ＭＢ２に対する昇圧回路２は、昇圧回路制御部３から出力される指示信号Ｓ１により、それぞれの出力電圧ＶＢＰ１、ＶＢＰ２の発生が制御される。また、メモリバンクＭＢ３、ＭＢ４に対する昇圧回路２は、昇圧回路制御部３から出力される指示信号Ｓ２により、それぞれの出力電圧ＶＢＰ３、ＶＢＰ４の発生が制御される。
【００６４】
本実施例の書き込みビット線選択部５Ａは、メモリバンクが４つあるので、書き込み時に、それぞれのメモリバンクから１本ずつ、合計４本のビット線を同時に選択する。
【００６５】
すなわち、書き込みビット線選択部５Ａは、アドレス信号ＲＡ０＝０のとき、ビット線ｂ０ｅ、ｂ１ｅ、ｂ２ｅ、ｂ３ｅを選択し、アドレス信号ＲＡ０＝１のとき、ビット線ｂ０ｏ、ｂ１ｏ、ｂ２ｏ、ｂ３ｏを選択する。
【００６６】
本実施例においても、読み出しビット線選択部６は、読み出し時、アドレス信号ＲＡ１の値に応じて、出力データＤＯ０〜ＤＯ３として出力を行うビット線をメモリバンク単位で選択し、メモリバンクＭＢ１のビット線ｂ０ｅ、ｂ０ｏ、およびメモリバンクＭＢ２のビット線ｂ１ｅ、ｂ１ｏ、の４本とするか、メモリバンクＭＢ３のビット線ｂ２ｅ、ｂ２ｏ、およびメモリバンクＭＢ４のビット線ｂ３ｅ、ｂ３ｏ、の４本とするかを選択する。
【００６７】
すなわち、アドレス信号ＲＡ１＝０のとき、ビット線ｂ０ｅ、ｂ０ｏ、ｂ１ｅ、ｂ１ｏを選択し、アドレス信号ＲＡ１＝１のとき、ビット線ｂ２ｅ、ｂ２ｏ、ｂ３ｅ、ｂ３ｏを選択する。
【００６８】
次に、本実施例における書き込み動作の例について図１４を用いて説明する。
【００６９】
図１４は、アドレス信号ＲＡ０＝０、アドレス信号ＲＡ１＝０のときの書き込みの例を示す図である。この場合、実施例１と同様、ワード線選択部４によりワード線Ｗ０が活性化される。また、昇圧回路制御部３から出力される指示信号Ｓ１、Ｓ２が、ともに‘ＯＮ’であるので、メモリバンクＭＢ１へ書き込み電圧ＶＢＰ１、メモリバンクＭＢ２へ書き込み電圧ＶＢＰ２、メモリバンクＭＢ３へ書き込み電圧ＶＢＰ３、メモリバンクＭＢ４へ書き込み電圧ＶＢＰ４が供給される。
【００７０】
このとき、書き込みビット線選択部５Ａによりビット線ｂ０ｅ、ｂ１ｅ、ｂ２ｅ、ｂ３ｅが選択されるので、メモリバンクＭＢ１のメモリセル１１（Ｍ００）、メモリバンクＭＢ２のメモリセル１１（Ｍ０１）、メモリバンクＭＢ３のメモリセル１１（Ｍ０２）、メモリバンクＭＢ４のメモリセル１１（Ｍ０３）にデータの書き込みが行われる。
【００７１】
すなわち、本実施例では、各ワード線で選択されるメモリセル１１への入力データＤＩ０〜ＤＩ３の書き込みが、４ビット同時に行われる。
【００７２】
次に、本実施例における読み出し動作の例について図１５を用いて説明する。
【００７３】
図１５は、アドレス信号ＲＡ０＝０、アドレス信号ＲＡ１＝０のときの読み出しの例を示す図である。この場合、実施例１と同様、ワード線選択部４によりワード線Ｗ０およびＷ１が活性化される。また、昇圧回路制御部３から出力される指示信号が、Ｓ１は‘ＯＮ’、Ｓ２は‘ＯＦＦ’であるので、メモリバンクＭＢ１、ＭＢ２へは、読み出し電圧ＶＢＰ１、ＶＰ２が、それぞれ供給されるが、メモリバンクＭＢ３、ＭＢ４へは読み出し電圧の供給が行われない。
【００７４】
このとき、読み出しビット線選択部６は、メモリバンクＭＢ１のビット線ｂ０ｅ、ｂ０ｏおよびメモリバンクＭＢ２のビット線ｂ１ｅ、ｂ１ｏを選択し、メモリセル１１（Ｍ００）、メモリセル１１（Ｍ１０）、メモリセル１１（Ｍ０１）、メモリセル１１（Ｍ１１）に保持されたデータを、出力データＤＯ０〜ＤＯ３として出力する。
【００７５】
このような本実施例によれば、メモリアレイ１を４つのメモリバンクＭＢ１〜ＭＢ４に分割し、書き込み時は、各メモリバンクから１個のメモリセル１１だけ選択して書き込みを行うので、同時に４ビットの書き込みを行うことができる。同時に書き込みを行えるビット数が増加すると、その分、書き込みに要する時間を短縮することができる。
【００７６】
また、読み出し時は、４つのメモリバンクのうち、２つのメモリバンクからのみ読み出しを行うので、４つの昇圧回路２のうち、２つの昇圧回路２のみを動作させればよい。これにより、昇圧回路２を４つとも動作させるのに比べて、読み出し時にＯＴＰメモリで消費される電流を低減させることができる。
【符号の説明】
【００７７】
１  メモリセルアレイ
２  昇圧回路
３  昇圧回路制御部
４  ワード線選択部
５、５Ａ  書き込みビット線選択部
６  読み出しビット線選択部
１１  メモリセル
１１１  アンチヒューズ素子
１１２  選択トランジスタ
ＭＢ１〜ＭＢ４  メモリバンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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