(57)【要約】【課題】低オン抵抗と高アバランシェ耐量を維持しながら、高速なスイッチングと低いノイズレベルを両立する。【解決手段】第１半導体層（１１１）と、前記第１半導体層上に形成され、第１の水平方向に伸びるストライプ状の形状を有し、前記第１の水平方向と直交する第２の水平方向に沿って交互に配置された、第２及び第３半導体層（１１２及び１１３）と、第４半導体層（１１４）と、第５半導体層（１１６）と、前記第２、第３、第４、及び第５半導体層上に絶縁膜を介して形成された制御電極（１２２）と、第１の主電極（１２３）と、第２の主電極（１２４）とを備え、前記制御電極は、前記第１の水平方向に周期的、且つ、前記第２の水平方向に周期的な平面パターンを有し、前記第５半導体層は、前記第１の水平方向に伸びるストライプ状に形成され、前記第２の水平方向に伸びるストライプ状には形成されないことを特徴とする電力用半導体装置。【選択図】図１
2010103337.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に形成され、第１の水平方向に伸びるストライプ状の形状を有し、前記第１の水平方向と直交する第２の水平方向に沿って交互に配置された、第１導電型の第２半導体層及び第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に形成された第２導電型の第４半導体層と、
前記第４半導体層の表面に選択的に形成された第１導電型の第５半導体層と、
前記第２、第３、第４、及び第５半導体層上に絶縁膜を介して形成された制御電極と、
前記第４及び第５半導体層に電気的に接続された第１の主電極と、
前記第１半導体層に電気的に接続された第２の主電極とを備え、
前記制御電極は、前記第１の水平方向に周期的、且つ、前記第２の水平方向に周期的な平面パターンを有し、
前記第５半導体層は、前記第１の水平方向に伸びるストライプ状に形成され、前記第２の水平方向に伸びるストライプ状には形成されないことを特徴とする電力用半導体装置。
【請求項２】
前記制御電極は、前記第１の水平方向に伸びるストライプ状の形状を有するストライプ部分と、前記ストライプ部分同士を接続する接続部分とを含む前記平面パターンを有し、
前記ストライプ部分は、前記第２、第４、及び第５半導体層上に前記絶縁膜を介して形成されており、
前記接続部分は、前記第３半導体層上に前記絶縁膜を介して形成されており、
前記第５半導体層は、前記接続部分の下部には形成されないことを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記制御電極において、前記接続部分の前記第１の水平方向の幅が、前記第１の水平方向に隣接する前記接続部分同士の距離よりも広いことを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】
前記制御電極において、前記接続部分の前記第１の水平方向の幅が、前記ストライプ部分の前記第２の水平方向の幅よりも広いことを特徴とする請求項２又は３に記載の電力用半導体装置。
【請求項５】
前記接続部分の下部に位置する前記第３半導体層内の不純物濃度は、前記制御電極との距離が近いほど高くなることを特徴とする請求項２から４のいずれか１項に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置に関し、例えば、スーパージャンクション構造のドリフト層上にトランジスタが形成された電力用半導体装置に関する。
【背景技術】
【０００２】
大電流を取り扱うためのパワートランジスタとして、例えば、縦型パワーＭＯＳＦＥＴが広く知られている。
【０００３】
縦形パワーＭＯＳＦＥＴのオン抵抗は、ドリフト層（伝導層）の電気抵抗に大きく依存する。ドリフト層の電気抵抗はドリフト層のドープ濃度に応じて変化するが、このドープ濃度を増加させる際には、ドリフト層とベース層とが形成するｐｎ接合の耐圧を考慮する必要がある。ドリフト層のドープ濃度は、この耐圧に応じて決まる限界濃度以上には上げられないからである。
【０００４】
このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することが、消費電力の少ない電力素子の実現のために重要となる。このトレードオフには、素子材料により決まる限界がある。この限界を越えることが、既存の素子よりもオン抵抗の低い電力素子の実現のための鍵となる。
【０００５】
この問題を解決するための構造の一例として、ドリフト層にｎピラー層とｐピラー層を周期的に形成したスーパージャンクション構造が知られている。スーパージャンクション構造では、ｎピラー層の不純物濃度とｐピラー層の不純物濃度を同程度とし、ピラー層の間隔（ピッチ）を狭くすることで、ピラー層の不純物濃度を増やし、オン抵抗を低減することができる。
【０００６】
ドリフト層にスーパージャンクション構造が形成されたＭＯＳＦＥＴは、従来のパワーＭＯＳＦＥＴに比べて、高速なスイッチング特性を有する。その理由の一つとして、スーパージャンクション構造が低い電圧で完全に空乏化することで、ドレイン・ソース間容量が急激に減少することが挙げられる。ドレイン電圧の時間変化量（dV/dt）は、アウトプット容量であるドレイン・ソース間容量とゲート・ドレイン間容量とに反比例する。そのため、ドレイン・ソース間容量の減少によって、dV/dtが大きくなる。スイッチング時間が短くなり、スイッチング損失が小さくなることは、素子の低損失化という意味では望ましい。しかしながら、大きなdV/dtは、スイッチングノイズ（高周波ノイズ）の原因にもなる。このノイズを低減するには、ゲート抵抗を大きくすることで、dV/dtを小さくする必要がある。しかしながら、これによりスイッチング時間は長くなり、スイッチング損失は増加する。このように、スイッチング損失とスイッチングノイズとの間には、トレードオフの関係が存在する。
【０００７】
特許文献１では、スーパージャンクション構造をストライプ状に形成し、ＭＯＳゲート電極をメッシュ状に形成した構造が提案されている。これにより、スイッチング損失及びスイッチングノイズの両方を低減することが可能になる。
【０００８】
しかしながら、ＭＯＳゲート電極をメッシュ状に形成すると、ｐベース層の角に電界が集中し、寄生バイポーラが動作しやすくなり、アバランシェ耐量が低下してしまう。かといって、寄生バイポーラが動作しにくくなるようにｎ＋ソース層の面積を減らすと、オン抵抗が増加してしまう。
【特許文献１】特開２００５−８５９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、スーパージャンクション構造を有する電力用半導体装置に関し、低オン抵抗と高アバランシェ耐量を維持しながら、高速なスイッチングと低いノイズレベルを両立することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様は例えば、第１導電型の第１半導体層と、前記第１半導体層上に形成され、第１の水平方向に伸びるストライプ状の形状を有し、前記第１の水平方向と直交する第２の水平方向に沿って交互に配置された、第１導電型の第２半導体層及び第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に形成された第２導電型の第４半導体層と、前記第４半導体層の表面に選択的に形成された第１導電型の第５半導体層と、前記第２、第３、第４、及び第５半導体層上に絶縁膜を介して形成された制御電極と、前記第４及び第５半導体層に電気的に接続された第１の主電極と、前記第１半導体層に電気的に接続された第２の主電極とを備え、前記制御電極は、前記第１の水平方向に周期的、且つ、前記第２の水平方向に周期的な平面パターンを有し、前記第５半導体層は、前記第１の水平方向に伸びるストライプ状に形成され、前記第２の水平方向に伸びるストライプ状には形成されないことを特徴とする電力用半導体装置である。
【発明の効果】
【００１１】
本発明によれば、スーパージャンクション構造を有する電力用半導体装置に関し、低オン抵抗と高アバランシェ耐量を維持しながら、高速なスイッチングと低いノイズレベルを両立することが可能になる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を、図面に基づいて説明する。
【００１３】
なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型としているが、逆にしても構わない。また、図面中では、同一部分に同一符号を付している。
【００１４】
（第１実施形態）
図１は、第１実施形態の電力用半導体装置１０１の構成を模式的に示す平面図及び側方断面図である。図１Ａは、当該装置の平面図である。図１Ｂは、図１ＡのＡ−Ａ’断面における側方断面図である。図１Ｃは、図１ＡのＢ−Ｂ’断面における側方断面図である。本実施形態の電力用半導体装置１０１は、図１に示すように、縦型パワーＭＯＳＦＥＴを備えている。
【００１５】
図１の電力用半導体装置１０１は、第１半導体層の例であるｎ＋ドレイン層１１１と、第２半導体層の例であるｎピラー層１１２と、第３半導体層の例であるｐピラー層１１３と、第４半導体層の例であるｐベース層１１４と、ｐ＋コンタクト層１１５と、第５半導体層の例であるｎ＋ソース層１１６と、絶縁膜の例であるゲート絶縁膜１２１と、制御電極の例であるゲート電極１２２と、第１の主電極の例であるソース電極１２３と、第２の主電極の例であるドレイン電極１２４とを備える。
【００１６】
図１の電力用半導体装置１０１では、ｎ＋ドレイン層１１１上に周期的に形成されたｎピラー層１１２及びｐピラー層１１３により、スーパージャンクション構造が形成されている。ｎピラー層１１２及びｐピラー層１１３は、第１の水平方向に伸びるストライプ状の形状をそれぞれ有しており、第１の水平方向と直交する第２の水平方向に沿って交互に配置されている。図１では、第１の水平方向が矢印Ｘで示され、第２の水平方向が矢印Ｙで示されている。以下、第１の水平方向Ｘは、適宜、ストライプ方向とも表記し、第２の水平方向Ｙは、適宜、ストライプに直交する方向とも表記する。
【００１７】
ｐベース層１１４は、ｐピラー層１１３の表面に選択的に形成され、ｐ＋コンタクト層１１５は、ｐベース層１１４の表面に選択的に形成されている。Ｂ−Ｂ’断面（図１Ｃ）では、ｐベース層１１４及びｐ＋コンタクト層１１５は、全てのｐピラー層１１３の上部に形成されている。一方、Ａ−Ａ’断面（図１Ｂ）では、ｐベース層１１４及びｐ＋コンタクト層１１５は、αで示すｐピラー層１１３の上部には形成されているが、βで示すｐピラー層１１３の上部には形成されていない。
【００１８】
ｎ＋ソース層１１６は、ｐベース層１１４及びｐ＋コンタクト層１１５の表面に選択的に形成されている。Ａ−Ａ’断面でもＢ−Ｂ’断面でも、ｎ＋ソース層１１６は、αで示すｐピラー層１１３の上部には形成されているが、βで示すｐピラー層１１３の上部には形成されていない。
【００１９】
ゲート電極１２２は、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、ｐ＋コンタクト層１１５、及びｎ＋ソース層１１６上にゲート絶縁膜１２１を介して形成されている。また、ソース電極１２３は、ｐ＋コンタクト層１１５及びｎ＋ソース層１１６の表面に接しており、ｐ＋コンタクト層１１５及びｎ＋ソース層１１６に電気的に接続されている。ソース電極１２３は更に、ｐ＋コンタクト層１１５を通じてｐベース層１１４に電気的に接続されている。また、ドレイン電極１２４は、ｎ＋ドレイン層１１１の表面に接しており、ｎ＋ドレイン層１１１に電気的に接続されている。
【００２０】
本実施形態のゲート電極１２２は、図１Ａに示すように、はしご状の平面パターンを有している。このはしご状の平面パターンの詳細を、図２に基づいて説明する。
【００２１】
各ゲート電極１２２は、図２に示すように、第１の水平方向に伸びるストライプ状の形状を有する２本のストライプ部分２０１と、２本のストライプ部分２０１同士を接続する複数個の接続部分２０２とを含んでいる。本実施形態では、図２に示すようなストライプ部分２０１及び接続部分２０２により、はしご状の平面パターンが形成されている。当該平面パターンは、ストライプ部分２０１により、第２の水平方向に周期的になっており、接続部分２０２により、第１の水平方向にも周期的になっている。
【００２２】
以下、図１に戻り説明を続ける。ただし、ストライプ部分２０１及び接続部分２０２に関連する事項を説明する際には、適宜、図２を参照する。
【００２３】
図１ＢのＡ−Ａ’断面は、図１Ａ及び図２から解るように、ストライプ部分２０１及び接続部分２０２の両方を横切る断面に相当する。一方、図１ＣのＢ−Ｂ’断面は、ストライプ部分２０１のみを横切る断面に相当する。これらの図から解るように、ストライプ部分２０１は主に、ｎピラー層１１２、ｐベース層１１４、ｐ＋コンタクト層１１５、及びｎ＋ソース層１１６上に形成されており、接続部分２０２は主に、ｐピラー層１１３上に形成されている。
【００２４】
なお、ｐベース層１１４及びｐ＋コンタクト層１１５は、ゲート電極１２２をマスクとして利用して形成される。そのため、ｐベース層１１４及びｐ＋コンタクト層１１５は、はしご状のゲート電極１２２の開口部に選択的に形成されている。
【００２５】
図１Ｂ及びＣでは、スーパージャンクション構造の第２の水平方向の反復周期が、ｄ1で示されている。一方、図１Ａでは、はしご状の平面パターンの第２の水平方向の反復周期が、ｄ2で示されている。本実施形態では、周期ｄ2は、周期ｄ1の２倍になっている。そのため、図１Ｂ及びＣでは、αで示すｐピラー層１１３の個数とβで示すｐピラー層１１３の個数の比が、１：１になっている。なお、周期ｄ2は、周期ｄ1のｎ倍（ｎは３以上の整数）としてもよい。この場合、αで示すｐピラー層１１３の個数とβで示すｐピラー層１１３の個数の比は、１：ｎ−１になる。
【００２６】
上述のように、ｐベース層１１４及びｐ＋コンタクト層１１５は、ゲート電極１２２をマスクとして形成される。そのため、ｐベース層１１４及びｐ＋コンタクト層１１５は、図１Ａに示す領域Ｒ1及びＲ2に形成される。領域Ｒ1は、ゲート電極１２２のはしご同士に挟まれた領域である。領域Ｒ2は、ゲート電極１２２のはしご段に相当する領域である。ｐベース層１１４及びｐ＋コンタクト層１１５はそれぞれ、領域Ｒ1にストライプ状に形成され、領域Ｒ2に島状に形成される。
【００２７】
図１Ａには更に、ゲート電極１２２の３種類の端部Ｅ1，Ｅ2，及びＥ3が示されている。端部Ｅ1は、領域Ｒ1に面するストライプ部分２０１の端部である。端部Ｅ2は、領域Ｒ2に面するストライプ部分２０１の端部である。端部Ｅ3は、領域Ｒ2に面する接続部分２０２の端部である。
【００２８】
本実施形態では、ｎ＋ソース層１１６は、端部Ｅ1，Ｅ2，及びＥ3の下部に形成することが可能である。端部Ｅ1又はＥ2の下部にｎ＋ソース層１１６を形成する場合、ｎ＋ソース層１１６は、第１の水平方向に伸びるストライプ状に形成される。一方、端部Ｅ3の下部にｎ＋ソース層１１６を形成する場合、ｎ＋ソース層１１６は、第２の水平方向に伸びるストライプ状に形成される。
【００２９】
しかしながら、本実施形態では、ｎ＋ソース層１１６は、端部Ｅ1の下部のみに形成し、端部Ｅ2及びＥ3の下部には形成しない。よって、本実施形態では、第１の水平方向に伸びるストライプ状のｎ＋ソース層１１６は形成されるが、第２の水平方向に伸びるストライプ状のｎ＋ソース層１１６は形成されない。このように、本実施形態では、ｎ＋ソース層１１６は、ストライプ部分２０１の下部には（部分的に）形成されるが、接続部分２０２の下部には形成されない。
【００３０】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。また、本実施形態では、ｎ＋ソース層１１６が、第１の水平方向に伸びるストライプ状に形成され、第２の水平方向に伸びるストライプ状には形成されない。本実施形態では、このような構成を採用することで、低オン抵抗と高アバランシェ耐量を維持しながら、スイッチング時の損失とノイズを低減することができる。以下、その理由について詳細に説明する。
【００３１】
まず、スイッチング時の損失とノイズを低減できる理由について説明する。
【００３２】
ドレイン電圧Vが高電圧になると、スーパージャンクション構造が完全に空乏化されて、ドレイン・ソース間容量Ｃdsが減少する。そして、ｐベース層１１４に挟まれたゲート電極１２２下の領域も空乏化することで、ゲート・ドレイン間容量Ｃgdも減少する。そして、これらの容量が小さくなることで、ドレイン電圧の時間変化（dV/dt）が大きくなり、ノイズが発生する。もし、ドレイン電圧Vが高電圧になると逆にＣgdが大きくなるのであれば、これによりdV/dtが小さくなり、ノイズを低減することが可能になる。
【００３３】
そこで、本実施形態では、ゲート電極１２２をｐピラー層１１３上に形成する。ｐピラー層１１３は、ｐベース層１１４を介してソース電極１２３に接続されているので、ｐピラー層１１３とゲート電極１２２との間の容量は、ゲート・ソース間容量Ｃgsである。しかし、ゲート電極１２２がｐピラー層１１３上に形成されている場合には、ｐピラー層１１３が高電圧印加により空乏化すると、ドレイン電極１２４とゲート電極１２２との間にｐピラー層１１３を介して電気力線がつながる。即ち、Ｃgdが発生する。これにより、図３に示すように、高電圧印加時にＣgdが増加する特性を実現することができる。図３において、実線で示すＣgdは、本実施形態のＣgd、即ち、ゲート電極１２２をｐピラー層１１３上に形成した場合のＣgdを表す。一方、破線で示すＣgdは、比較例のＣgd、即ち、ゲート電極１２２をｐピラー層１１３上に形成しない場合のＣgdを表す。
【００３４】
このように、本実施形態では、高電圧印加時のdV/dtを小さく抑えることできる。そのため、本実施形態では、外付けゲート抵抗を小さくし、高速なスイッチングをさせることで、スイッチング時の損失を低減させても、図４に示すように、リンギングノイズを低減することができる。図４において、実線は、本実施形態のドレイン電圧V、即ち、ゲート電極１２２をｐピラー層１１３上に形成した場合のドレイン電圧Vを表す。一方、破線は、比較例のドレイン電圧V、即ち、ゲート電極１２２をｐピラー層１１３上に形成しない場合のドレイン電圧Vを表す。
【００３５】
図３及び図４に示すような特性は、ゲート電極１２２をｐピラー層１１３上に形成することで実現可能である。本実施形態では更に、ｎ＋ソース層１１６を、第１の水平方向に伸びるストライプ状に形成し、第２の水平方向に伸びるストライプ状には形成しないことで、低オン抵抗と高アバランシェ耐量も実現することができる。次に、この理由について説明する。
【００３６】
図１Ａでは、ゲート電極１２２の角がＧで示されている。上述のように、ｐベース層１１４は、ゲート電極１２２をマスクとして形成される。よって、ゲート電極１２２の角の下部近傍には、ｐベース層１１４の角が形成される。そのため、一般に、ゲート電極１２２の角の個数が多いほど、ｐベース層１１４の角の個数も多くなる。
【００３７】
本実施形態では、ゲート電極１２２は、はしご状の平面パターンを有している。はしご状のゲート電極１２２には、メッシュ状のゲート電極１２２に比べて、角の個数が少ないという特徴がある。よって、本実施形態では、メッシュ状のゲート電極１２２の代わりにはしご状のゲート電極１２２を採用することで、ｐベース層１１４の角の個数を減らすことができる。
【００３８】
そして、本実施形態では、端部Ｅ1の下部のみにｎ＋ソース層１１６を形成するため、ｐベース層１１４の角の表面には、ｎ＋ソース層１１６は形成されない。よって、本実施形態では、電界集中によりアバランシェ降伏が起きやすいｐベース層１１４の角には、寄生バイポーラが形成されない。これにより、本実施形態では、高アバランシェ耐量を実現することができる。
【００３９】
そして、本実施形態では、はしご同士に挟まれたストライプ状のｐベース層１１４の表面に、ストライプ状のｎ＋ソース層１１６が形成される。よって、ゲート電極１２２に電圧を印加すると、反転チャネルを介してｎ＋ソース層１１６とｎピラー層１１２とが電気的に接続され、ＭＯＳＦＥＴがオン状態となる。
【００４０】
この際、ゲート電極１２２がストライプ状であれば、各ｎピラー層１１２は、その両側のｎ＋ソース層１１６と電気的に接続されることになる。一方、本実施形態では、各ｎピラー層１１２の片側のみにｎ＋ソース層１１６が形成されているため、各ｎピラー層１１２は、その片側のみに存在するｎ＋ソース層１１６と電気的に接続される。そのため、本実施形態では、ゲート電極１２２がストライプ状の場合と比べて、チャネル抵抗が大きくなる。しかしながら、チャネル抵抗は、ｎピラー層１１２の抵抗に比べて極めて小さい。よって、本実施形態のオン抵抗は、ゲート電極１２２がストライプ状の場合のオン抵抗と同程度となる。よって、本実施形態では、低オン抵抗を維持することができる。
【００４１】
以上のような理由から、本実施形態では、低オン抵抗と高アバランシェ耐量を維持しながら、スイッチング時の損失とノイズを低減することができる。
【００４２】
なお、本実施形態のゲート電極１２２は、はしご状の平面パターンを有しているが、第１の水平方向に周期的、且つ、第２の水平方向に周期的な、その他の平面パターンを有していてもよい。ただし、はしご状の平面パターンには、ｐベース層１１４の角の個数が少なくなるという利点がある。ｐベース層１１４の角の個数が少なければ、ｎ＋ソース層１１６を設けないｐピラー層１１３の面積を小さくすることができるため、オン抵抗の増加を少なくすることができる。また、はしご状の平面パターンには、ｐピラー層１１３上にゲート電極１２２が位置する構造を実現できるという利点がある。
【００４３】
また、本実施形態では、はしご状の平面パターンの反復周期ｄ2は、スーパージャンクション構造の反復周期ｄ1の２倍となっているが、ｄ1のｎ倍（ｎは３以上の整数）としてもよい。ただし、ｄ2＝２×ｄ1とすることには、ｎ＋ソース層１１６を設けないｐピラー層１１３の個数を最小限にすることで、オン抵抗の増加を最小限に留めることができるという利点がある。
【００４４】
以下、本実施形態の電力用半導体装置１０１に関する種々の望ましいパラメータ設定について説明する。
【００４５】
図５は、第１実施形態の電力用半導体装置１０１の構成を模式的に示す平面図である。図５では、第１の水平方向（ストライプ方向）に隣接する接続部分２０２同士の距離が、ａで示されている。図５では更に、接続部分２０２の第１の水平方向の幅が、ｂで示されている。
【００４６】
高電圧印加時にＣgdを増やすには、ｐピラー層１１３上に形成されるゲート電極１２２の面積を増やすことが有効である。即ち、接続部分２０２の面積をできるだけ増やすことが有効である。そこで、図５に示すように、接続部分２０２の第１の水平方向の幅ｂは、第１の水平方向に隣接する接続部分２０２同士の距離ａよりも広くすることが望ましい。これにより、接続部分２０２の面積を広くすることができる。
【００４７】
図６は、第１実施形態の電力用半導体装置１０１の構成を模式的に示す平面図である。図６では、図５と同様に、接続部分２０２の第１の水平方向の幅が、ｂで示されている。図６では更に、接続部分２０２の第２の水平方向（ストライプに直交する方向）の幅が、ｃで示されている。図６では更に、ストライプ部分２０１の第２の水平方向の幅が、ｄで示されている。
【００４８】
スイッチング時の電圧変化（dV/dt）は、Ｃgdを大きく、Ｃdsを小さくした方が、外付けゲート抵抗により制御しやすくなる。そのため、ゲート電極１２２の面積を増やして、Ｃgdを増やすという意味で、図６に示すように、ストライプ部分２０１の第２の水平方向の幅ｄは、接続部分２０２の第２の水平方向の幅ｃよりも広くすることが望ましい。これにより、ゲート電極１２２の面積を広くすることができる。
【００４９】
また、スイッチング時の損失とノイズと低減させるには、ｐピラー層１１３上のゲート電極１２２の面積を増やす必要がある。そこで、接続部分２０２の第１の水平方向の幅ｂは、ストライプ部分２０１の第２の水平方向の幅ｄよりも広くすることが望ましい。
【００５０】
図７は、第１実施形態の電力用半導体装置１０１の構成を模式的に示す平面図である。図７では、図６と同様に、接続部分２０２の第２の水平方向の幅が、ｃで示されている。図７では更に、第２の水平方向に隣接するはしご状のゲート電極１２２同士の距離が、ｅで示されている。
【００５１】
はしご状のゲート電極１２２同士に挟まれた領域（Ｒ1）には、ｎ＋ソース層１１６が形成されているため、寄生バイポーラトランジスタが形成されている。この領域のホール排出抵抗を下げることが、高アバランシェ耐量を実現する上で有効である。一方、はしご状のゲート電極１２２のはしご段に相当する領域（Ｒ2）には、ｎ＋ソース層１１６は形成されていないため、寄生バイポーラトランジスタは形成されていない。そこで、図７に示すように、第２の水平方向に隣接するはしご状のゲート電極１２２同士の距離ｅは、接続部分２０２の第２の水平方向の幅ｃよりも長くすることが望ましい。
【００５２】
図８は、図１の電力用半導体装置１０１の構成を模式的に示す側方断面図である。図８は、図１のＡ−Ａ’断面における側方断面図に相当する。図８には更に、βで示すｐピラー層１１３における不純物濃度プロファイルが示されている。該不純物濃度プロファイルにおいて、縦軸は深さ［μｍ］を表し、横軸は不純物濃度［ｃｍ−３］を表す。
【００５３】
本実施形態では、ｐピラー層１１３が空乏化すると、Ｃgdが増加する。ここで、ゲート電極１２２下のｐピラー層１１３表面の不純物濃度が高くすると、Ｃgdが増加しはじめるドレイン電圧Vを高電圧とすることができる。そこで、図８に示すように、ゲート電極１２２下のｐピラー層１１３内の不純物濃度は、ゲート電極１３３との距離が近いほど高くすることが望ましい。このような不純物濃度プロファイルは、ｐベース層１１４の横方向拡散により形成することが可能である。
【００５４】
図９は、第１実施形態の電力用半導体装置１０１の構成を模式的に示す平面図及び側方断面図である。図９Ａは、当該装置の平面図である。図９Ｂは、図９ＡのＣ−Ｃ’断面における側方断面図である。図９ＢのＣ−Ｃ’断面は、接続部分２０２を第１の水平方向に横切る断面となっている。図９Ａ及びＢでは、接続部分２０２の第１の水平方向の幅が、ｂで示されている。図９Ｂでは、ｐベース層１１４の拡散深さが、Ｄで示されている。
【００５５】
本実施形態では、幅ｂを調整することで、ｐピラー層１１３の表面の不純物濃度を制御することができる。ｐベース層１１４の縦方向拡散と横方向拡散が同程度の場合、幅ｂを拡散深さＤの２倍程度にすると、図９Ｂに示すように、隣接するｐベース層１１４同士の先端が重なる。
【００５６】
一方、幅ｂを拡散深さＤの１倍以下にすると、ｐベース層１１４同士がつながり、表面濃度が高くなり過ぎてしまう。この場合、高電圧印加時に空乏化が起こらなくなり、Ｃgdが増加しなくなってしまう。また、幅ｂを拡散深さＤの４倍以上とすると、ゲート電極１２２下の領域に占めるｐベース層１１４の割合が半分以下になってしまい、Ｃgdが増加しはじめるドレイン電圧Vを高くするという効果が見られなくなってくる。よって、幅ｂは拡散深さＤの１〜４倍とすることが望ましい。
【００５７】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。これにより、本実施形態では、高速なスイッチングと低いノイズレベルを両立することが可能になる。本実施形態では、ｐピラー層１１３上にゲート電極１２２が形成されるため、高電圧印加時にゲート・ドレイン間容量が増加する。
【００５８】
また、本実施形態では、ｎ＋ソース層１１６が、第１の水平方向に伸びるストライプ状に形成され、第２の水平方向に伸びるストライプ状には形成されない。これにより、本実施形態では、低オン抵抗と高アバランシェ耐量を維持することが可能になる。本実施形態では、電流経路とはならない部分にはｎ＋ソース層１１６は形成されない。
【００５９】
また、本実施形態では、ゲート電極１２２は、第１の水平方向に周期的、且つ、第２の水平方向に周期的な平面パターンを有している。これにより、本実施形態では、ｐピラー１１３層上にゲート電極１２２が位置する構造が実現されている。本実施形態では、このような構造が、はしご状の平面パターンにより実現されている。
【００６０】
以下、第２から第５実施形態の電力用半導体装置１０１について説明する。第２から第５実施形態は、第１実施形態の変形例であり、第２から第５実施形態については、第１実施形態との相違点を中心に説明する。
【００６１】
（第２実施形態）
図１０は、第２実施形態の電力用半導体装置１０１の構成を模式的に示す平面図及び側方断面図である。図１０Ａは、当該装置の平面図である。図１０Ｂは、図１０ＡのＡ−Ａ’断面における側方断面図である。本実施形態の電力用半導体装置１０１は、図１０に示すように、縦型パワーＭＯＳＦＥＴを備えている。
【００６２】
第１実施形態のゲート電極１２２は、図１Ａに示すように、はしご状の平面パターンを有している。これに対し、第２実施形態のゲート電極１２２は、図１０Ａに示すように、オフセットメッシュ状の平面パターンを有している。このオフセットメッシュ状の平面パターンの詳細を、図１１に基づいて説明する。
【００６３】
本実施形態のゲート電極１２２は、図１１に示すように、第１の水平方向に伸びるストライプ状の形状を有する複数本のストライプ部分２０１と、隣接するストライプ部分２０１同士を接続する複数個の接続部分２０２とを含んでいる。本実施形態では、図１１に示すようなストライプ部分２０１及び接続部分２０２により、オフセットメッシュ状の平面パターンが形成されている。当該平面パターンは、ストライプ部分２０１により、第２の水平方向に周期的になっており、接続部分２０２により、第１の水平方向にも周期的になっている。
【００６４】
以下、図１０に戻り説明を続ける。ただし、ストライプ部分２０１及び接続部分２０２に関連する事項を説明する際には、適宜、図１１を参照する。
【００６５】
図１０ＢのＡ−Ａ’断面は、図１０Ａ及び図１１から解るように、ストライプ部分２０１及び接続部分２０２の両方を横切る断面に相当する。これらの図から解るように、ストライプ部分２０１は主に、ｎピラー層１１２、ｐベース層１１４、ｐ＋コンタクト層１１５、及びｎ＋ソース層１１６上に形成されており、接続部分２０２は主に、ｐピラー層１１３上に形成されている。
【００６６】
なお、ｐベース層１１４及びｐ＋コンタクト層１１５は、上述のように、ゲート電極１２２をマスクとして利用して形成される。そのため、ｐベース層１１４及びｐ＋コンタクト層１１５は、オフセットメッシュ状のゲート電極１２２の開口部に選択的に形成されている。
【００６７】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。これにより、本実施形態では、スーパージャンクション構造が完全に空乏化した際に、ゲート・ドレイン間容量が大きくなり、高速なスイッチング及び低いノイズレベルが実現される。
【００６８】
上述のように、ｐベース層１１４及びｐ＋コンタクト層１１５は、ゲート電極１２２をマスクとして形成される。そのため、ｐベース層１１４及びｐ＋コンタクト層１１５は、図１０Ａに示す領域Ｒに形成される。領域Ｒは、ゲート電極１２２のメッシュ穴に相当する領域である。ｐベース層１１４及びｐ＋コンタクト層１１５はそれぞれ、領域Ｒに島状に形成される。
【００６９】
図１０Ａには更に、ゲート電極１２２の２種類の端部Ｅ1及びＥ2が示されている。端部Ｅ1は、領域Ｒに面するストライプ部分２０１の端部である。端部Ｅ2は、領域Ｒに面する接続部分２０２の端部である。
【００７０】
本実施形態では、ｎ＋ソース層１１６は、端部Ｅ1及びＥ2の下部に形成することが可能である。端部Ｅ1の下部にｎ＋ソース層１１６を形成する場合、ｎ＋ソース層１１６は、第１の水平方向に伸びるストライプ状に形成される。一方、端部Ｅ2の下部にｎ＋ソース層１１６を形成する場合、ｎ＋ソース層１１６は、第２の水平方向に伸びるストライプ状に形成される。
【００７１】
しかしながら、本実施形態では、ｎ＋ソース層１１６は、端部Ｅ1の下部のみに形成し、端部Ｅ2の下部には形成しない。よって、本実施形態では、第１の水平方向に伸びるストライプ状のｎ＋ソース層１１６は形成されるが、第２の水平方向に伸びるストライプ状のｎ＋ソース層１１６は形成されない。このように、本実施形態では、ｎ＋ソース層１１６は、ストライプ部分２０１の下部には形成されるが、接続部分２０２の下部には形成されない。
【００７２】
図１０Ａでは、ゲート電極１２２の角がＧで示されている。上述のように、ｐベース層１１４は、ゲート電極１２２をマスクとして形成される。よって、ゲート電極１２２の角の下部近傍には、ｐベース層１１４の角が形成される。
【００７３】
本実施形態では、ｎ＋ソース層１１６は、端部Ｅ1の下部のうち、角Ｇの下部を除く部分に形成する。よって、本実施形態では、ｐベース層１１４の角の表面には、ｎ＋ソース層１１６は形成されない。そのため、本実施形態では、電界集中によりアバランシェ降伏が起きやすいｐベース層１１４の角には、寄生バイポーラが形成されない。これにより、本実施形態では、低オン抵抗及び高アバランシェ耐量を実現することができる。
【００７４】
以下、本実施形態の電力用半導体装置１０１に関する種々の望ましいパラメータ設定について説明する。
【００７５】
図１２は、図１０の電力用半導体装置１０１の構成を模式的に示す平面図である。
【００７６】
図１２では、１つのｎピラー層１１２の存在領域が、破線Ｎで示されている。図１２には更に、第２の水平方向に伸びる直線群で区切られた、交互に繰り返す領域Ｍ1及びＭ2が示されている。
【００７７】
破線Ｎで示すｎピラー層１１２は、領域Ｍ1内では、その左側に位置するｎ＋ソース層１１６と電気的に接続され、領域Ｍ2内では、その右側に位置するｎ＋ソース層１１６と電気的に接続される。このように、上記ｎピラー層１１２は、どの部分においても、その左側か右側かにおいてｎ＋ソース層１１６と電気的に接続される。これは、電力用半導体装置１０１の他のｎピラー層１１２についても同様である。本実施形態では、このような構成により、低オン抵抗が実現される。なお、各ｎピラー層１１２は、その両側においてｎ＋ソース層１１６と電気的に接続される部分を含んでいてもよい。
【００７８】
図１２では、端部Ｅ1のうち、ｎ＋ソース層１１６に面した部分がＦ1で示され、ｎ＋ソース層１１６に面さない部分がＦ2及びＦ3で示されている。本実施形態では、ｎ＋ソース層１１６に面した部分の長さは、ｎ＋ソース層１１６に面さない部分の長さよりも長くすることが望ましい。即ち、Ｆ1の長さは、Ｆ2及びＦ3の長さの合計よりも長くすることが望ましい。これにより、各ｎピラー層１１２が、どの部分においても、その左側か右側かにおいてｎ＋ソース層１１６と電気的に接続されるような構造を、実現しやすくなる。
【００７９】
図１３は、図１０の電力用半導体装置１０１の構成を模式的に示す平面図である。
【００８０】
図１３では、ゲート電極１２２の平面パターンの第２の水平方向の反復周期が、ｆで示されている。図１３では更に、ゲート電極１２２の平面パターンの第１の水平方向の反復周期が、ｇで示されている。
【００８１】
スイッチング時の損失とノイズを低減させるには、ｐピラー層１１３上のゲート電極１２２の面積を増やす必要がある。そのため、図６で説明した通り、接続部分２０２の第１の水平方向の幅は、ストライプ部分２０１の第２の水平方向の幅よりも広くすることが望ましい（ｂ＞ｄ）。しかしながら、一般に、ゲート電極１２２の第１の水平方向の反復周期ｇは、自由に設定することができるのに対し、ゲート電極１２２の第２の水平方向の反復周期ｆは、スーパージャンクション構造の周期と整合させる必要があるため、自由に設定することができない。そこで、図１３に示すように、ゲート電極１２２の第１の水平方向の反復周期ｇは、ゲート電極１２２の第２の水平方向の反復周期ｆよりも長くすることが望ましい。これにより、ｂ＞ｄの設定を実現するのが容易になる。
【００８２】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。また、本実施形態では、ｎ＋ソース層１１６が、第１の水平方向に伸びるストライプ状に形成され、第２の水平方向に伸びるストライプ状には形成されない。これにより、本実施形態では、低オン抵抗と高アバランシェ耐量を維持しながら、高速なスイッチングと低いノイズレベルを両立することが可能になる。本実施形態では、オフセットメッシュ状の平面パターンが採用され、電流経路とならない部分及びｐベース層１１４の角にはｎ＋ソース層１１６は形成されない。
【００８３】
（第３実施形態）
図１４は、第３実施形態の電力用半導体装置１０１の構成を模式的に示す平面図である。本実施形態の電力用半導体装置１０１は、第１及び第２実施形態と同様、ストライプ状のスーパージャンクション構造上に形成された縦型パワーＭＯＳＦＥＴを備えている。
【００８４】
第１実施形態のゲート電極１２２は、図１Ａに示すように、はしご状の平面パターンを有しており、第２実施形態のゲート電極１２２は、図１０Ａに示すように、オフセットメッシュ状の平面パターンを有している。これに対し、第３実施形態のゲート電極１２２は、図１４に示すように、メッシュ状の平面パターンを有している。このメッシュ状の平面パターンの詳細を、図１５に基づいて説明する。
【００８５】
本実施形態のゲート電極１２２は、図１５に示すように、第１の水平方向に伸びるストライプ状の形状を有する複数本のストライプ部分２０１と、隣接するストライプ部分２０１同士を接続する複数個の接続部分２０２とを含んでいる。本実施形態では、図１５に示すようなストライプ部分２０１及び接続部分２０２により、メッシュ状の平面パターンが形成されている。当該平面パターンは、ストライプ部分２０１により、第２の水平方向に周期的になっており、接続部分２０２により、第１の水平方向にも周期的になっている。
【００８６】
以下、図１４に戻り説明を続ける。ただし、ストライプ部分２０１及び接続部分２０２に関連する事項を説明する際には、適宜、図１５を参照する。
【００８７】
図１４には、ゲート電極１２２の平面図に加え、ゲート電極１２２の下部に位置する各層の平面図が示されている。図１４及び図１５から解るように、ストライプ部分２０１は主に、ｎピラー層１１２、ｐベース層１１４、ｐ＋コンタクト層１１５、及びｎ＋ソース層１１６上に形成されており、接続部分２０２は主に、ｐピラー層１１３上に形成されている。
【００８８】
なお、ｐベース層１１４及びｐ＋コンタクト層１１５は、上述のように、ゲート電極１２２をマスクとして利用して形成される。そのため、ｐベース層１１４及びｐ＋コンタクト層１１５は、メッシュ状のゲート電極１２２の開口部に選択的に形成されている。
【００８９】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。これにより、本実施形態では、スーパージャンクション構造が完全に空乏化した際に、ゲート・ドレイン間容量が大きくなり、高速なスイッチング及び低いノイズレベルが実現される。
【００９０】
図１４には、図１０Ａと同様、領域Ｒ、端部Ｅ1、端部Ｅ2、及び角Ｇが示されている。本実施形態では、第２実施形態と同様、ｐベース層１１４及びｐ＋コンタクト層１１５がそれぞれ、領域Ｒに島状に形成される。本実施形態では更に、第２実施形態と同様、ｎ＋ソース層１１６が、端部Ｅ1の下部のうち、角Ｇの下部を除く部分に形成される。これにより、本実施形態では、低オン抵抗及び高アバランシェ耐量を実現することができる。
【００９１】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。また、本実施形態では、ｎ＋ソース層１１６が、第１の水平方向に伸びるストライプ状に形成され、第２の水平方向に伸びるストライプ状には形成されない。これにより、本実施形態では、低オン抵抗と高アバランシェ耐量を維持しながら、高速なスイッチングと低いノイズレベルを両立することが可能になる。本実施形態では、メッシュ状の平面パターンが採用され、電流経路とならない部分及びｐベース層１１４の角にはｎ＋ソース層１１６は形成されない。
【００９２】
（第４実施形態）
図１６は、第４実施形態の電力用半導体装置１０１の構成を模式的に示す平面図である。本実施形態の電力用半導体装置１０１は、第１から第３実施形態とは異なり、格子状のスーパージャンクション構造上に形成された縦型パワーＭＯＳＦＥＴを備えている。一方、本実施形態のゲート電極１２２は、第３実施形態と同様、メッシュ状の平面パターンを有している。よって、本実施形態のゲート電極１２２は、図１５に示すように、複数本のストライプ部分２０１と、複数個の接続部分２０２とを含んでいる。
【００９３】
図１６には、図１４と同様、領域Ｒ、端部Ｅ1、端部Ｅ2、及び角Ｇが示されている。本実施形態では、第３実施形態と同様、ｐベース層１１４及びｐ＋コンタクト層１１５がそれぞれ、領域Ｒに島状に形成される。本実施形態では更に、ｐベース層１１４の角に位置するようにｐピラー層１１３が形成され、このｐピラー層１１３上にゲート電極１２２が形成される。これにより、本実施形態では、スーパージャンクション構造が完全に空乏化した際に、ゲート・ドレイン間容量が大きくなり、高速なスイッチング及び低いノイズレベルが実現される。
【００９４】
また、本実施形態では、ｎ＋ソース層１１６が、端部Ｅ1及びＥ2の下部に形成される。よって、本実施形態では、第１の水平方向に伸びるストライプ状のｎ＋ソース層１１６に加え、第２の水平方向に伸びるストライプ状のｎ＋ソース層１１６が形成される。このように、本実施形態では、第１から第３実施形態とは異なり、ｎ＋ソース層１１６が、ストライプ部分２０１及び接続部分２０２の下部に形成される。
【００９５】
しかしながら、本実施形態では、ｎ＋ソース層１１６は、端部Ｅ1及びＥ2の下部のうち、角Ｇの下部を除く部分に形成される。これにより、本実施形態では、第１から第３実施形態と同様、低オン抵抗及び高アバランシェ耐量を実現することができる。
【００９６】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。また、本実施形態では、ｎ＋ソース層１１６が、第１の水平方向に伸びるストライプ状や、第２の水平方向に伸びるストライプ状に形成されるが、ｐベース層１１４の角には形成されない。これにより、本実施形態では、低オン抵抗と高アバランシェ耐量を維持しながら、高速なスイッチングと低いノイズレベルを両立することが可能になる。
【００９７】
（第５実施形態）
図１７は、第５実施形態の電力用半導体装置１０１の構成を模式的に示す平面図及び側方断面図である。図１７Ａは、当該装置の平面図である。図１７Ｂは、図１７ＡのＡ−Ａ’断面における側方断面図である。図１７Ｃは、図１７ＡのＢ−Ｂ’断面における側方断面図である。本実施形態の電力用半導体装置１０１は、図１７に示すように、縦型パワーＭＯＳＦＥＴを備えている。
【００９８】
第１から第４実施形態のＭＯＳＦＥＴが、プレーナゲート構造を有しているのに対し、第５実施形態のＭＯＳＦＥＴは，トレンチゲート構造を有している。
【００９９】
一方、第５実施形態では、第１から第４実施形態と同様、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。また、第５実施形態では、第１から第３実施形態と同様、ｎ＋ソース層１１６が、第１の水平方向に伸びるストライプ状に形成され、第２の水平方向に伸びるストライプ状には形成されない。これにより、第５実施形態では、第１から第４実施形態と同様、低オン抵抗と高アバランシェ耐量を維持しながら、スイッチング時の損失とノイズを低減することができる。
【０１００】
なお、第５実施形態のゲート電極１２２は、はしご状の平面パターンを有しているが、第１の水平方向に周期的、且つ、第２の水平方向に周期的な、その他の平面パターンを有していてもよい。第５実施形態のゲート電極１２２は例えば、オフセットメッシュ状又はメッシュ状の平面パターンを有していてもよい。
【０１０１】
第５実施形態の電力用半導体装置１０１の変形例を、図１８に示す。本変形例では、図１８Ｂ及びＣに示すように、ゲート電極１２２の下部に位置するｐピラー層１１３の上面の高さが、ｎピラー層１１２及び他のｐピラー層１１３の上面の高さよりも低くなっている。これにより、ゲート電極１２２がゲート絶縁膜１２１を介してｐピラー層１１３と接する面積が増加している。このような構造には、高電圧印加時におけるＣgdを、より増加させる効果がある。
【０１０２】
以上のように、本実施形態では、ゲート電極１２２が、ｎピラー層１１２、ｐピラー層１１３、ｐベース層１１４、及びｎ＋ソース層１１６上に形成される。また、本実施形態では、ｎ＋ソース層１１６が、第１の水平方向に伸びるストライプ状に形成され、第２の水平方向に伸びるストライプ状には形成されない。これにより、本実施形態では、低オン抵抗と高アバランシェ耐量を維持しながら、高速なスイッチングと低いノイズレベルを両立することが可能になる。
【０１０３】
以上、本発明の具体的な態様の例を、第１から第５実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。例えば、これらの実施形態では、第１導電型をｎ型、第２導電型をｐ型としているが、逆に、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、これらの実施形態における各要素の形状、寸法、材料等については、当業者が公知の範囲から適宜選択してこれらの実施形態と同様の作用効果を得られるものを採用しても構わない。このようにして得られる種々の変形形態も、本発明の実施形態に含まれる。
【０１０４】
また、これらの実施形態では、スーパージャンクション構造の形成方法として、任意の方法を採用可能である。このような方法の例として、イオン注入と埋め込みエピとを繰り返すマルチエピ法、異なる加速電圧により複数回イオン注入を行う方法、トレンチ内部を結晶成長により埋め戻す方法、トレンチの側壁に斜め方向からのイオン注入を行う方法、これらの方法の２つ以上を組み合わせた方法等が挙げられる。
【０１０５】
また、電力用半導体装置１０１は、縦型スーパージャンクションＭＯＳＦＥＴ以外のトランジスタを備えていても構わない。このようなトランジスタの例として、横型スーパージャンクションＭＯＳＦＥＴ、縦型スーパージャンクションＩＧＢＴ（Integrated Gate Bipolar Transistor）、横型スーパージャンクションＩＧＢＴ等が挙げられる。電力用半導体装置１０１に設けられる素子の例には、ＭＯＳゲート又はＭＩＳゲートを有する様々なスーパージャンクション素子が含まれる。なお、上記トランジスタとして、ＭＯＳＦＥＴに代わりＩＧＢＴが採用される場合には、ソース電極１２３及びドレイン電極１２４はそれぞれ、エミッタ電極及びコレクタ電極に置き換えられ、上記トランジスタの構成要素として、ｐコレクタ層が設けられる。
【図面の簡単な説明】
【０１０６】
【図１】第１実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。
【図２】第１実施形態のゲート電極の平面パターンを示す平面図である。
【図３】第１実施形態の電力用半導体装置の容量−ドレイン電圧特性を表す。
【図４】第１実施形態の電力用半導体装置におけるドレイン電圧の時間変化を表す。
【図５】第１実施形態の電力用半導体装置の構成を模式的に示す平面図である。
【図６】第１実施形態の電力用半導体装置の構成を模式的に示す平面図である。
【図７】第１実施形態の電力用半導体装置の構成を模式的に示す平面図である。
【図８】第１実施形態の電力用半導体装置の構成を模式的に示す側方断面図である。
【図９】第１実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。
【図１０】第２実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。
【図１１】第２実施形態のゲート電極の平面パターンを示す平面図である。
【図１２】第２実施形態の電力用半導体装置の構成を模式的に示す平面図である。
【図１３】第２実施形態の電力用半導体装置の構成を模式的に示す平面図である。
【図１４】第３実施形態の電力用半導体装置の構成を模式的に示す平面図である。
【図１５】第３実施形態のゲート電極の平面パターンを示す平面図である。
【図１６】第４実施形態の電力用半導体装置の構成を模式的に示す平面図である。
【図１７】第５実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。
【図１８】第５実施形態の電力用半導体装置の構成を模式的に示す平面図及び側方断面図である。
【符号の説明】
【０１０７】
１０１  電力用半導体装置
１１１  ｎ＋ドレイン層（第１半導体層）
１１２  ｎピラー層（第２半導体層）
１１３  ｐピラー層（第３半導体層）
１１４  ｐベース層（第４半導体層）
１１５  ｐ＋コンタクト層
１１６  ｎ＋ソース層（第５半導体層）
１２１  ゲート絶縁膜（絶縁膜）
１２２  ゲート電極（制御電極）
１２３  ソース電極（第１の主電極）
１２４  ドレイン電極（第２の主電極）
２０１  ストライプ部分
２０２  接続部分
【図１】
2010103337.tif 000003
【図２】
2010103337.tif 000004
【図３】
2010103337.tif 000005
【図４】
2010103337.tif 000006
【図５】
2010103337.tif 000007
【図６】
2010103337.tif 000008
【図７】
2010103337.tif 000009
【図８】
2010103337.tif 000010
【図９】
2010103337.tif 000011
【図１０】
2010103337.tif 000012
【図１１】
2010103337.tif 000013
【図１２】
2010103337.tif 000014
【図１３】
2010103337.tif 000015
【図１４】
2010103337.tif 000016
【図１５】
2010103337.tif 000017
【図１６】
2010103337.tif 000018
【図１７】
2010103337.tif 000019
【図１８】
2010103337.tif 000020