(57)【要約】【課題】貫通ビアと電極パッドとの接合強度を増大させることにより、３次元配線構造を有する半導体装置の機械的強度を増大させる。【解決手段】第１の半導体チップ１００と第２の半導体チップ２００とが貼り合わされている。第１の半導体チップ１００の表面部に電極パッド１０４が形成されている。第２の半導体チップ２００中に貫通ビア１１４が形成されている。電極パッド１０４には掘り込み部１１１が形成されており、当該掘り込み部１１１内に貫通ビア１１４の底部が埋め込まれている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体チップと、
前記第１の半導体チップの表面部に形成された電極パッドと、
前記第１の半導体チップの上に形成された第２の半導体チップと、
前記第２の半導体チップ中に形成された貫通ビアとを備え、
前記電極パッドには掘り込み部が形成されており、当該掘り込み部内に前記貫通ビアの底部が埋め込まれていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記掘り込み部の深さは２ｎｍ以上であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記掘り込み部の深さは１０ｎｍ以上であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記掘り込み部の最大口径は、前記電極パッドの上面での前記貫通ビアの口径よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記電極パッドは、その上面が前記第１の半導体チップの表面よりも低くなるように形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記電極パッドと前記貫通ビアとは、バンプを介することなく直接接触していることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップとの間に接着層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記貫通ビアは、前記第２の半導体チップ中に形成された配線と電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記電極パッドは、銅を含む材料から構成されていることを特徴とする半導体装置。
【請求項１０】
表面部に電極パッドを有する第１の半導体チップと、第２の半導体チップとを準備する工程（ａ）と、
前記第１の半導体チップの表面上に前記第２の半導体チップを貼り合わせる工程（ｂ）と、
前記第２の半導体チップ中に貫通ビアホールを形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）よりも後に、前記電極パッドに掘り込み部を形成する工程（ｄ）と、
前記貫通ビアホール及び前記掘り込み部に導電膜を埋め込むことにより貫通ビアを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｂ）の後に前記工程（ｃ）を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｄ）は、ドライエッチング処理又はウェットエッチング処理によって前記掘り込み部を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）との間に、前記貫通ビアホール及び前記掘り込み部のそれぞれの壁面にバリアメタル膜を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記貫通ビアホールの壁面にバリアメタル膜を形成した後、リスパッタ処理によって前記電極パッドに前記掘り込み部を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記リスパッタ処理はＡｒガスを用いて行われることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｂ）の前に前記工程（ｃ）を行うことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記貫通ビアホールを前記第２の半導体チップの途中まで形成した後、前記第２の半導体チップにおける前記貫通ビアホールが貫通していない側を前記貫通ビアホールの底面が露出するまで研磨し又はエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６又は１７に記載の半導体装置の製造方法において、
前記工程（ｄ）は、ドライエッチング処理又はウェットエッチング処理によって前記掘り込み部を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）との間に、前記貫通ビアホール及び前記掘り込み部のそれぞれの壁面にバリアメタル膜を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６又は１７に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記貫通ビアホールの壁面にバリアメタル膜を形成した後、リスパッタ処理によって前記電極パッドに前記掘り込み部を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記リスパッタ処理はＡｒガスを用いて行われることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１０〜２１のいずれか１項に記載の半導体装置の製造方法において、
前記掘り込み部の深さは２ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１０〜２１のいずれか１項に記載の半導体装置の製造方法において、
前記掘り込み部の深さは１０ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１０〜２３のいずれか１項に記載の半導体装置の製造方法において、
前記掘り込み部における最大口径は、前記電極パッドの上面での前記貫通ビアの口径よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１０〜２４のいずれか１項に記載の半導体装置の製造方法において、
前記電極パッドは、その上面が前記第１の半導体チップの表面よりも低くなるように形成されていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１０〜２５のいずれか１項に記載の半導体装置の製造方法において、
前記貫通ビアは、前記第２の半導体チップ中に形成された配線と電気的に接続されていることを特徴とする半導体装置の製造方法。
【請求項２７】
表面部に電極パッドを有する第１の半導体チップと、第２の半導体チップとを準備する工程（ａ）と、
前記第２の半導体チップ中に貫通ビアを形成する工程（ｂ）と、
前記貫通ビアの底部に金属含有膜を形成する工程（ｃ）と、
前記第１の半導体チップの表面上に前記第２の半導体チップを貼り合わせると共に前記貫通ビアの底部に形成された前記金属含有膜と前記電極パッドとを接触させる工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記貫通ビアと対応する貫通ビアホールを前記第２の半導体チップの途中まで形成した後、前記貫通ビアホールに導電膜を埋め込むことにより前記貫通ビアを形成し、その後、前記第２の半導体チップにおける前記貫通ビアが貫通していない側を前記貫通ビアの底面が露出するまで研磨し又はエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２７又は２８に記載の半導体装置の製造方法において、
前記工程（ｃ）は、無電解めっき法により前記金属含有膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２７〜２９のいずれか１項に記載の半導体装置の製造方法において、
前記金属含有膜はＣｕ、Ｎｉ又はＣｏを含むことを特徴とする半導体装置の製造方法。
【請求項３１】
請求項１０〜３０のいずれか１項に記載の半導体装置の製造方法において、
前記電極パッドは、銅を含む材料から構成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元配線構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、コンピューターや通信機器を中心とした電子機器の小型化や高性能化に伴い、半導体素子の小型化や高性能化が求められるようになってきている。そのため、小型・高密度化を目的として半導体素子を３次元的に接続する方法が提案されている。
【０００３】
以下、図１０（ａ）〜（ｆ）を参照しながら、従来の半導体装置の製造方法の一例として、特許文献１に開示された半導体装置の製造方法について説明する。図１０（ａ）〜（ｆ）は、特許文献１に開示された半導体装置の製造方法の各工程を示す断面図である。
【０００４】
まず、図１０（ａ）に示すように、Ｓｉよりなる基板１０の表面上に絶縁膜１１を形成した後、基板１０及び絶縁膜１１にトレンチ１３ｃ及び１３ｄを形成し、その後、トレンチ１３ｃ及び１３ｄに絶縁膜１４を介してメタルプラグ１５ｃ及び１５ｄを形成する。
【０００５】
次に、図１０（ｂ）に示すように、基板１０の上に多層配線層１６を形成した後、多層配線層１６の表面部にパッド１７を形成する。
【０００６】
次に、図１０（ｃ）に示すように、基板１０を裏面側から薄くしてメタルプラグ１５ｃ及び１５ｄの底部を突出させる。
【０００７】
次に、図１０（ｄ）に示すように、基板１０の裏面から露出したメタルプラグ１５ｃ及び１５ｄを覆うように絶縁膜１８を形成する。
【０００８】
次に、図１０（ｅ）に示すように、メタルプラグ１５ｃ及び１５ｄが露出するように絶縁膜１８をＣＭＰ（chemical mechanical polishing ）法を用いて研磨する。これにより、チップが完成する。
【０００９】
その後、図１０（ｆ）に示すように、以上のように形成されたチップ１〜３を、パッド１７上に形成した半田バンプ１９とメタルプラグ１５とを接続することによって、互いに積層し、半導体装置を完成させる。
【特許文献１】特許第３８９５９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前述の従来の製造方法により製造された半導体装置においては、以下のような問題が発生する。すなわち、パッド１７とメタルプラグ１５とを半田バンプ１９を介して接続しているため、チップ積層体からなる半導体装置における横方向の外力に対する機械的強度が低くなってしまう。また、図１０（ｅ）に示す工程で、メタルプラグ１５の底面がＣＭＰによって研磨され、凹凸のない平滑面となっているため、メタルプラグ１５と半田バンプ１９との接触面積が小さくなり、パッド１７とメタルプラグ１５との接合強度がさらに小さくなってしまう。
【００１１】
前記に鑑み、本発明は、貫通ビアと電極パッドとの接合強度を増大させることにより、３次元配線構造を有する半導体装置の機械的強度を増大させることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る半導体装置は、第１の半導体チップと、前記第１の半導体チップの表面部に形成された電極パッドと、前記第１の半導体チップの上に形成された第２の半導体チップと、前記第２の半導体チップ中に形成された貫通ビアとを備え、前記電極パッドには掘り込み部が形成されており、当該掘り込み部内に前記貫通ビアの底部が埋め込まれている。
【００１３】
本発明に係る半導体装置において、前記掘り込み部の深さは２ｎｍ以上であってもよい。
【００１４】
本発明に係る半導体装置において、前記掘り込み部の深さは１０ｎｍ以上であってもよい。
【００１５】
本発明に係る半導体装置において、前記掘り込み部の最大口径は、前記電極パッドの上面での前記貫通ビアの口径よりも大きくてもよい。
【００１６】
本発明に係る半導体装置において、前記電極パッドは、その上面が前記第１の半導体チップの表面よりも低くなるように形成されていてもよい。
【００１７】
本発明に係る半導体装置において、前記電極パッドと前記貫通ビアとは、バンプを介することなく直接接触していてもよい。
【００１８】
本発明に係る半導体装置において、前記第１の半導体チップと前記第２の半導体チップとの間に接着層が形成されていてもよい。
【００１９】
本発明に係る半導体装置において、前記貫通ビアは、前記第２の半導体チップ中に形成された配線と電気的に接続されていてもよい。
【００２０】
本発明に係る半導体装置において、前記電極パッドは、銅を含む材料から構成されていてもよい。
【００２１】
本発明に係る第１の半導体装置の製造方法は、表面部に電極パッドを有する第１の半導体チップと、第２の半導体チップとを準備する工程（ａ）と、前記第１の半導体チップの表面上に前記第２の半導体チップを貼り合わせる工程（ｂ）と、前記第２の半導体チップ中に貫通ビアホールを形成する工程（ｃ）と、前記工程（ｂ）及び前記工程（ｃ）よりも後に、前記電極パッドに掘り込み部を形成する工程（ｄ）と、前記貫通ビアホール及び前記掘り込み部に導電膜を埋め込むことにより貫通ビアを形成する工程（ｅ）とを備えている。
【００２２】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）の後に前記工程（ｃ）を行ってもよい。この場合、前記工程（ｄ）は、ドライエッチング処理又はウェットエッチング処理によって前記掘り込み部を形成する工程を含んでいてもよいし、前記工程（ｄ）と前記工程（ｅ）との間に、前記貫通ビアホール及び前記掘り込み部のそれぞれの壁面にバリアメタル膜を形成する工程をさらに備えていてもよい。或いは、前記工程（ｄ）は、前記貫通ビアホールの壁面にバリアメタル膜を形成した後、リスパッタ処理によって前記電極パッドに前記掘り込み部を形成する工程を含んでいてもよいし、前記リスパッタ処理はＡｒガスを用いて行われてもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）の前に前記工程（ｃ）を行ってもよい。この場合、前記工程（ｃ）は、前記貫通ビアホールを前記第２の半導体チップの途中まで形成した後、前記第２の半導体チップにおける前記貫通ビアホールが貫通していない側を前記貫通ビアホールの底面が露出するまで研磨し又はエッチングする工程を含んでいてもよい。また、この場合、前記工程（ｄ）は、ドライエッチング処理又はウェットエッチング処理によって前記掘り込み部を形成する工程を含んでいてもよいし、前記工程（ｄ）と前記工程（ｅ）との間に、前記貫通ビアホール及び前記掘り込み部のそれぞれの壁面にバリアメタル膜を形成する工程をさらに備えていてもよい。或いは、前記工程（ｄ）は、前記貫通ビアホールの壁面にバリアメタル膜を形成した後、リスパッタ処理によって前記電極パッドに前記掘り込み部を形成する工程を含んでいてもよいし、前記リスパッタ処理はＡｒガスを用いて行われてもよい。
【００２４】
本発明に係る第１の半導体装置の製造方法において、前記掘り込み部の深さは２ｎｍ以上であってもよい。
【００２５】
本発明に係る第１の半導体装置の製造方法において、前記掘り込み部の深さは１０ｎｍ以上であってもよい。
【００２６】
本発明に係る第１の半導体装置の製造方法において、前記掘り込み部における最大口径は、前記電極パッドの上面での前記貫通ビアの口径よりも大きくてもよい。
【００２７】
本発明に係る第１の半導体装置の製造方法において、前記電極パッドは、その上面が前記第１の半導体チップの表面よりも低くなるように形成されていてもよい。
【００２８】
本発明に係る第１の半導体装置の製造方法において、前記貫通ビアは、前記第２の半導体チップ中に形成された配線と電気的に接続されていてもよい。
【００２９】
本発明に係る第２の半導体装置の製造方法は、表面部に電極パッドを有する第１の半導体チップと、第２の半導体チップとを準備する工程（ａ）と、前記第２の半導体チップ中に貫通ビアを形成する工程（ｂ）と、前記貫通ビアの底部に金属含有膜を形成する工程（ｃ）と、前記第１の半導体チップの表面上に前記第２の半導体チップを貼り合わせると共に前記貫通ビアの底部に形成された前記金属含有膜と前記電極パッドとを接触させる工程（ｄ）とを備えている。
【００３０】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｂ）は、前記貫通ビアと対応する貫通ビアホールを前記第２の半導体チップの途中まで形成した後、前記貫通ビアホールに導電膜を埋め込むことにより前記貫通ビアを形成し、その後、前記第２の半導体チップにおける前記貫通ビアが貫通していない側を前記貫通ビアの底面が露出するまで研磨し又はエッチングする工程を含んでいてもよい。
【００３１】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｃ）は、無電解めっき法により前記金属含有膜を形成する工程を含んでいてもよい。
【００３２】
本発明に係る第２の半導体装置の製造方法において、前記金属含有膜はＣｕ、Ｎｉ又はＣｏを含んでいてもよい。
【００３３】
本発明に係る第１又は第２の半導体装置の製造方法において、前記電極パッドは、銅を含む材料から構成されていてもよい。
【発明の効果】
【００３４】
本発明に係る半導体装置、及び本発明に係る第１の半導体装置の製造方法によると、第１の半導体チップの電極パッドに掘り込み部を形成し、当該掘り込み部内に第２の半導体チップの貫通ビアの底部を設ける。このため、貫通ビアと電極パッドとの接触面積が増大するので、貫通ビアと電極パッドとの接合強度を大きくすることができる。また、電極パッドの掘り込み部内に貫通ビアの底部を埋め込むことにより、横方向の外力に対する機械的強度を大きくすることができる。従って、３次元配線構造を有する半導体装置の機械的強度を増大させることができる。
【００３５】
また、本発明に係る第１の半導体装置の製造方法において、例えば、貫通ビアホール形成、掘り込み部形成、導電膜埋め込みによる貫通ビア形成を真空中において連続的に実施すれば、貫通ビア底面及び電極パッド上面を酸化させることなく貫通ビアと電極パッドとの接合を行うことができるので、貫通ビアと電極パッドとの接合強度をさらに大きくすることができる。
【００３６】
また、本発明に係る第２の半導体装置の製造方法によると、貫通ビアの底部に金属含有膜を形成して当該金属含有膜と電極パッドとを接触させるため、貫通ビアと金属含有膜との界面及び金属含有膜と電極パッドとの界面にそれぞれ凹凸を形成することができるので、貫通ビアと電極パッドとの実質的な接触面積が増大し、それにより、貫通ビアと電極パッドとの接合強度を大きくすることができる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は第１の実施形態に係る半導体装置の断面図である。
【００３８】
図１に示すように、第１の実施形態に係る半導体装置は、第１の半導体チップ１００と、第１の半導体チップ１００の上に形成された第２の半導体チップ２００とからなる。第１の半導体チップ１００と第２の半導体チップ２００とは接着層１５０によって接続されている。
【００３９】
第１の半導体チップ１００においては、半導体素子（図示省略）が形成された第１のシリコン基板１０１の上に、１層以上の絶縁膜からなる多層絶縁膜１０２が形成されている。また、多層絶縁膜１０２中には、コンタクトプラグ、配線、ビアなどからなる多層配線１０３が形成されている。また、多層絶縁膜１０２の最上部には、多層配線１０３と接続する電極パッド１０４が形成されている。
【００４０】
また、第２の半導体チップ２００においては、半導体素子（図示省略）が形成された第２のシリコン基板２０１の上に、１層以上の絶縁膜からなる多層絶縁膜２０２が形成されている。また、多層絶縁膜２０２中には、コンタクトプラグ、配線、ビアなどからなる多層配線２０３が形成されている。また、多層絶縁膜２０２の最上部には、多層配線２０３と接続する電極パッド２０４が形成されている。さらに、第２の半導体チップ２００中には、多層配線２０３と第１の半導体チップ１００の電極パッド１０４とを電気的に接続する貫通ビア１１４が形成されている。尚、本実施形態では、貫通ビア１１４は電極パッド２０４を介して多層配線２０３と電気的に接続されている。
【００４１】
具体的には、第２のシリコン基板２０１及び多層絶縁膜２０２を貫通するように形成された貫通ビアホール１１０に、バリアメタル膜１１２及びＣｕ（銅）膜１１３を順次埋め込むことにより、貫通ビア１１４が形成されている。ここで、本実施形態の特徴として、第１の半導体チップ１００の電極パッド１０４には、掘り込み部（アンカー）１１１が形成されており、当該掘り込み部１１１に貫通ビア１１４の底部が埋め込まれることにより、電極パッド１０４と貫通ビア１１４とが直接的に接続されている。
【００４２】
以上のように、本実施形態においては、半導体チップ１００及び２００を接着層１５０によって接続すると共に半導体チップ１００及び２００内の多層配線１０３及び２０３を貫通ビア１１４を通じて電気的に接続することによって、半導体装置が形成されている。尚、図１においては、２つの半導体チップ１００及び２００を積層した半導体装置を図示しているが、３つ以上の半導体チップを積層させることによって、半導体装置を形成してもよいことは言うまでもない。
【００４３】
前述のように、第１の実施形態に係る半導体装置の特徴は、第１の半導体チップ１００の電極パッド１０４に形成された掘り込み部１１１に、貫通ビア１１４の底部を埋め込むことによって、電極パッド１０５と貫通ビア１１４とを直接的に接触させていることである。これにより、バンプ形成を行うことなく、電極パッド１０５と貫通ビア１１４とを接触させることができるという効果が得られる。また、バンプの高さ分だけ、半導体装置全体の高さを小さくすることができるという効果も得られる。さらに、電極パッド１０４の掘り込み部１１１内に貫通ビア１１４の底部を埋め込むことにより、貫通ビア１１４と電極パッド１０４との接触面積を増大させて貫通ビア１１４と電極パッド１０４との接合強度を大きくすることができると共に、横方向の外力に対する機械的強度を大きくすることができる。従って、３次元配線構造を有する半導体装置の機械的強度を増大させることができる。
【００４４】
尚、第１の実施形態において、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。ここで、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。すなわち、掘り込み部１１１の深さが２ｎｍ以上であれば、横方向の外力に対する機械的強度を十分に保つことができ、掘り込み部１１１の深さが１０ｎｍ以上であれば、横方向の外力に対する機械的強度をより確実に保つことができる。ここで、電極パッド１０４の厚さについては例えば１〜５μｍ程度に設定してもよい。また、電極パッド１０４の面積は特に限定されないが、例えば１００μｍ×１００μｍ程度に設定してもよい。
【００４５】
また、第１の実施形態において、掘り込み部１１１の最大口径は、電極パッド１０４の上面での貫通ビア１１４の口径よりも大きいことが好ましい。このようにすると、貫通ビア１１４と電極パッド１０４との接触面積をさらに増大させることができるので、貫通ビア１１４と電極パッド１０４との接続信頼性をさらに向上させることができる。ここで、貫通ビア１１４の口径（電極パッド１０４の上面での口径）については例えば１〜１０μｍ程度に設定してもよい。また、貫通ビア１１４の高さは特に限定されないが、例えば５０μｍ程度に設定してもよい。
【００４６】
また、第１の実施形態において、多層配線１０３（電極パッド１０４を含む）、多層配線２０３（電極パッド２０４を含む）、貫通ビア１１４の材料は特に限定されるものではないが、例えば銅又は銅合金を用いてもよい。
【００４７】
また、第１の実施形態において、例えば図２に示すように、電極パッド１０４は、その上面が第１の半導体チップ１００の表面（つまり多層絶縁膜１０２の上面）よりも低くなるように形成されていることが好ましい。このようにすると、横方向の外力に対する機械的強度をさらに向上させることができる。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４９】
まず、図３（ａ）に示すように、第１のシリコン基板１０１に半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第１のシリコン基板１０１の上に、１層以上の絶縁膜からなる多層絶縁膜１０２を形成すると共に、多層絶縁膜１０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線１０３を形成する。その後、多層絶縁膜１０２の最上部に、多層配線１０３と接続する電極パッド１０４を形成する。これにより、第１のシリコン基板１０１、多層絶縁膜１０２、多層配線１０３、電極パッド１０４等からなる第１の半導体チップ１００が形成される。また、同様に、第２のシリコン基板２０１に、半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第２のシリコン基板２０１の上に、１層以上の絶縁膜からなる多層絶縁膜２０２を形成すると共に、多層絶縁膜２０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線２０３を形成する。その後、多層絶縁膜２０２の最上部に、多層配線２０３と接続する電極パッド２０４を形成する。これにより、第２のシリコン基板２０１、多層絶縁膜２０２、多層配線２０３、電極パッド２０４等からなる第２の半導体チップ２００が形成される。
【００５０】
ここで、多層絶縁膜１０２及び２０２のうち、配線が形成される絶縁膜としては、配線間容量を低減するために、炭素含有シリコン酸化膜（ＳｉＯＣ膜）を用いることが好ましい。
【００５１】
また、多層配線１０３及び２０３を構成する配線、ビア等の材料としては、低抵抗化の観点から、Ｃｕ（銅）又はＣｕ合金を用いることが好ましく、また、それらの配線、ビア等の形成方法としては、工程の簡単化の観点から、デュアルダマシン法を用いることが好ましい。
【００５２】
また、電極パッド１０４及び２０４の材料としては、Ｃｕ、Ａｌ（アルミニウム）又はそれらの合金等を用いることができるが、低抵抗化の観点からＣｕを用いることが好ましい。また、電極パッド１０４及び２０４の平面形状は特に限定されないが、円形（又は略円形）、正方形（又は略正方形）、長方形（又は略長方形）等に設定することができる。
【００５３】
次に、図３（ｂ）に示すように、第１の半導体チップ１００と第２の半導体チップ２００とをウエハレベルで接着層１５０を介して貼り合わせる。具体的には、第１の半導体チップ１００の表面に例えばＰＢＯ（Poly Benz Oxazole ）樹脂を厚さ１５μｍ程度塗布して接着層１５０を形成した後、この接着層１５０を挟んで第１の半導体チップ１００に第２の半導体チップ２００を押し付け、その状態で例えば３２０℃、３０分間の熱処理を行って接着層１５０を硬化させる。尚、接着層１５０の材料としては、ＰＢＯ樹脂に限らず、熱硬化性接着剤、紫外線硬化性接着剤などを用いることができる。
【００５４】
次に、図３（ｃ）に示すように、フォトリソグラフィ法により、第２の半導体チップ２００の多層絶縁膜２０２上に、貫通ビアパターンを有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、多層絶縁膜２０２、第２のシリコン基板２０１及び接着層１５０に対して順次ドライエッチング処理を行い、第２のシリコン基板２０１を貫通する貫通ビアホール１１０を形成する。これにより、貫通ビアホール１１０内に、第１の半導体チップ１００の電極パッド１０４の上面が露出する。尚、本実施形態では、第２の半導体チップ２００において貫通ビアと多層配線２０３との電気的コンタクトを確実に取るために、図３（ａ）に示す工程で電極パッド２０４を大きめに形成しておき、図３（ｃ）に示す工程で当該電極パッド２０４の一部をエッチングすることにより、電極パッド２０４に接するように貫通ビアホール１１０を形成する。
【００５５】
次に、図３（ｄ）に示すように、図３（ｃ）に示す工程で用いたレジストパターン（図示省略）をマスクとして、貫通ビアホール１１０内に露出する電極パッド１０４の上面に対してドライエッチング処理を行い、電極パッド１０４に掘り込み部（アンカー）１１１を形成し、その後、アッシングにより、残存するレジストパターンを除去する。ここで、エッチング用ガスとしては、ＢＣｌ3 等のＣｌ含有ガスを用いることが好ましい。また、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。尚、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。
【００５６】
次に、図３（ｅ）に示すように、例えばスパッタ法により、貫通ビアホール１１０及び掘り込み部１１１のそれぞれの壁面を覆うようにバリアメタル膜１１２を堆積した後、例えばスパッタ法により、バリアメタル膜１１２上にＣｕシード層（図示種略）を形成し、その後、例えば電界めっき法により、当該Ｃｕシード層上にＣｕ膜１１３を成長させて貫通ビアホール１１０及び掘り込み部１１１を埋める。ここで、バリアメタル膜１１２は、貫通ビア材料、具体的にはＣｕ原子の拡散を防止するために形成されるので、バリアメタル膜１１２としては、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）等からなる導電性バリア膜を用いることが好ましい。また、貫通ビアと第２のシリコン基板２０１との電気的な絶縁を行うため、バリアメタル膜１１２の形成前に、貫通ビアホール１１０の壁面を覆うように絶縁膜を形成しておいてもよい。
【００５７】
次に、図３（ｆ）に示すように、例えばＣＭＰ法により、貫通ビアホール１１０からはみ出した余剰のＣｕ膜１１３及びバリアメタル膜１１２を研磨して除去し、貫通ビアホール１１０及び掘り込み部１１１内のみにＣｕ膜１１３及びバリアメタル膜１１２を残す。以上の工程により、第２の半導体チップ２００の多層配線２０３と第１の半導体チップ１００の電極パッド１０４（つまり多層配線１０３）とを電気的に接続する貫通ビア１１４が形成される。
【００５８】
以上のように、本実施形態においては、半導体チップ１００及び２００を接着層１５０によって接続すると共に半導体チップ１００及び２００内の多層配線１０３及び２０３を貫通ビア１１４を通じて電気的に接続することによって、２つの半導体チップを積層した３次元配線構造を有する半導体装置が形成されている。尚、本実施形態においては、２つの半導体チップ１００及び２００を積層した半導体装置の形成方法について説明したが、図３（ｂ）〜（ｆ）に示す工程と同様の工程を繰り返し実施することにより、３つ以上の半導体チップを積層させ、それによって、３次元配線構造を有する半導体装置を形成してもよいことは言うまでもない。
【００５９】
前述のように、第２の実施形態に係る半導体装置の製造方法の特徴は、第１の半導体チップ１００の電極パッド１０４に形成された掘り込み部１１１に、貫通ビア１１４の底部を埋め込むことによって、電極パッド１０５と貫通ビア１１４とを直接的に接触させていることである。これにより、バンプ形成を行うことなく、電極パッド１０５と貫通ビア１１４とを接触させることができるという効果が得られる。また、バンプの高さ分だけ、半導体装置全体の高さを小さくすることができるという効果も得られる。さらに、電極パッド１０４の掘り込み部１１１内に貫通ビア１１４の底部を埋め込むことにより、貫通ビア１１４と電極パッド１０４との接触面積を増大させて貫通ビア１１４と電極パッド１０４との接合強度を大きくすることができると共に、横方向の外力に対する機械的強度を大きくすることができる。従って、３次元配線構造を有する半導体装置の機械的強度を増大させることができる。
【００６０】
尚、第２の実施形態において、第２の半導体チップ２００の完成後、貫通ビア１１４を形成したが、これに代えて、例えば、第２のシリコン基板２０１の上に配線層を形成する前に、又は配線層の形成途中に、貫通ビアを形成してもよい。
【００６１】
また、第２の実施形態において、貫通ビアホール１１０の形成、掘り込み部１１１の形成、導電膜埋め込みによる貫通ビア１１４の形成を真空中において連続的に実施すれば、貫通ビア１１４の底面及び第１の半導体チップ１００の電極パッド１０４の上面を酸化させることなく貫通ビア１１４と電極パッド１０４との接合を行うことができるので、貫通ビア１１４と電極パッド１０４との接合強度をさらに大きくすることができる。
【００６２】
また、第２の実施形態において、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。ここで、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。すなわち、掘り込み部１１１の深さが２ｎｍ以上であれば、横方向の外力に対する機械的強度を十分に保つことができ、掘り込み部１１１の深さが１０ｎｍ以上であれば、横方向の外力に対する機械的強度をより確実に保つことができる。ここで、電極パッド１０４の厚さについては例えば１〜５μｍ程度に設定してもよい。また、電極パッド１０４の面積は特に限定されないが、例えば１００μｍ×１００μｍ程度に設定してもよい。
【００６３】
また、第２の実施形態において、掘り込み部１１１の最大口径は、電極パッド１０４の上面での貫通ビア１１４の口径よりも大きいことが好ましい。このようにすると、貫通ビア１１４と電極パッド１０４との接触面積をさらに増大させることができるので、貫通ビア１１４と電極パッド１０４との接続信頼性をさらに向上させることができる。具体的には、図３（ｄ）に示す工程でドライエッチング処理によって掘り込み部１１１を形成することに代えて、図４に示すように、例えば、ＦｅＣｌ4 等のＣｌ含有薬液を用いたウェットエッチング処理によって掘り込み部１１１を形成することにより、掘り込み部１１１の最大口径が、電極パッド１０４の上面での貫通ビア１１４の口径よりも大きい構成を実現することができる。ここで、貫通ビア１１４の口径（電極パッド１０４の上面での口径）については例えば１〜１０μｍ程度に設定してもよい。また、貫通ビア１１４の高さは特に限定されないが、例えば５０μｍ程度に設定してもよい。
【００６４】
また、第２の実施形態において、多層配線１０３（電極パッド１０４を含む）、多層配線２０３（電極パッド２０４を含む）、貫通ビア１１４の材料は特に限定されるものではないが、例えば銅又は銅合金を用いてもよい。
【００６５】
また、第２の実施形態において、例えば図２に示すように、電極パッド１０４は、その上面が第１の半導体チップ１００の表面（つまり多層絶縁膜１０２の上面）よりも低くなるように形成されていることが好ましい。このようにすると、横方向の外力に対する機械的強度をさらに向上させることができる。
【００６６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図５（ａ）〜（ｇ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６７】
まず、第２の実施形態の図３（ａ）に示す工程と同様に、図５（ａ）に示すように、第１のシリコン基板１０１に半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第１のシリコン基板１０１の上に、１層以上の絶縁膜からなる多層絶縁膜１０２を形成すると共に、多層絶縁膜１０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線１０３を形成する。その後、多層絶縁膜１０２の最上部に、多層配線１０３と接続する電極パッド１０４を形成する。これにより、第１のシリコン基板１０１、多層絶縁膜１０２、多層配線１０３、電極パッド１０４等からなる第１の半導体チップ１００が形成される。また、同様に、第２のシリコン基板２０１に、半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第２のシリコン基板２０１の上に、１層以上の絶縁膜からなる多層絶縁膜２０２を形成すると共に、多層絶縁膜２０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線２０３を形成する。その後、多層絶縁膜２０２の最上部に、多層配線２０３と接続する電極パッド２０４を形成する。これにより、第２のシリコン基板２０１、多層絶縁膜２０２、多層配線２０３、電極パッド２０４等からなる第２の半導体チップ２００が形成される。
【００６８】
ここで、多層絶縁膜１０２及び２０２のうち、配線が形成される絶縁膜としては、配線間容量を低減するために、炭素含有シリコン酸化膜（ＳｉＯＣ膜）を用いることが好ましい。
【００６９】
また、多層配線１０３及び２０３を構成する配線、ビア等の材料としては、低抵抗化の観点から、Ｃｕ（銅）又はＣｕ合金を用いることが好ましく、また、それらの配線、ビア等の形成方法としては、工程の簡単化の観点から、デュアルダマシン法を用いることが好ましい。
【００７０】
また、電極パッド１０４及び２０４の材料としては、Ｃｕ、Ａｌ（アルミニウム）又はそれらの合金等を用いることができるが、低抵抗化の観点からＣｕを用いることが好ましい。また、電極パッド１０４及び２０４の平面形状は特に限定されないが、円形（又は略円形）、正方形（又は略正方形）、長方形（又は略長方形）等に設定することができる。
【００７１】
次に、第２の実施形態の図３（ｂ）に示す工程と同様に、図５（ｂ）に示すように、第１の半導体チップ１００と第２の半導体チップ２００とをウエハレベルで接着層１５０を介して貼り合わせる。具体的には、第１の半導体チップ１００の表面に例えばＰＢＯ樹脂を厚さ１５μｍ程度塗布して接着層１５０を形成した後、この接着層１５０を挟んで第１の半導体チップ１００に第２の半導体チップ２００を押し付け、その状態で例えば３２０℃、３０分間の熱処理を行って接着層１５０を硬化させる。尚、接着層１５０の材料としては、ＰＢＯ樹脂に限らず、熱硬化性接着剤、紫外線硬化性接着剤などを用いることができる。
【００７２】
次に、第２の実施形態の図３（ｃ）に示す工程と同様に、図５（ｃ）に示すように、フォトリソグラフィ法により、第２の半導体チップ２００の多層絶縁膜２０２上に、貫通ビアパターンを有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、多層絶縁膜２０２、第２のシリコン基板２０１及び接着層１５０に対して順次ドライエッチング処理を行い、第２のシリコン基板２０１を貫通する貫通ビアホール１１０を形成する。その後、アッシングにより、残存するレジストパターンを除去する。これにより、貫通ビアホール１１０内に、第１の半導体チップ１００の電極パッド１０４の上面が露出する。尚、本実施形態では、第２の半導体チップ２００において貫通ビアと多層配線２０３との電気的コンタクトを確実に取るために、図５（ａ）に示す工程で電極パッド２０４を大きめに形成しておき、図５（ｃ）に示す工程で当該電極パッド２０４の一部をエッチングすることにより、電極パッド２０４に接するように貫通ビアホール１１０を形成する。
【００７３】
次に、図５（ｄ）に示すように、例えばスパッタ法により、貫通ビアホール１１０の壁面を覆うようにバリアメタル膜１１２を堆積する。ここで、バリアメタル膜１１２は、貫通ビア材料、具体的にはＣｕ原子の拡散を防止するために形成されるので、バリアメタル膜１１２としては、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）等からなる導電性バリア膜を用いることが好ましい。また、貫通ビアと第２のシリコン基板２０１との電気的な絶縁を行うため、バリアメタル膜１１２の形成前に、貫通ビアホール１１０の壁面を覆うように絶縁膜を形成しておいてもよい。
【００７４】
次に、図５（ｅ）に示すように、貫通ビアホール１１０の底部、つまりバリアメタル膜１１２に覆われた電極パッド１０４の上面に対して、例えばＡｒガスを用いてリスパッタ処理を行い、電極パッド１０４に掘り込み部（アンカー）１１１を形成する。ここで、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。尚、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。
【００７５】
ここで、図５（ｄ）に示すスパッタ処理では、ターゲットにＤＣパワーを印加して、ターゲットを構成するメタルを例えばＡｒによりスパッタして当該メタルを基板上に堆積させるのに対して、図５（ｅ）に示すリスパッタ処理では、ターゲットにはほとんどＤＣパワーを印加せずに、高周波コイルにＲＦパワーを印加して例えばＡｒのイオン化を促進させ、さらに、基板にバイアスパワーを印加して、イオン化されたＡｒ+ を基板に引き込んでエッチングを行う。すなわち、図５（ｅ）に示すリスパッタ処理では、メタルの堆積よりも、Ａｒによるエッチングが支配的になる。図５（ｄ）に示すスパッタ処理の具体的な条件は、例えば、ターゲットパワーが２００００Ｗ、基板バイアスパワーが２３０Ｗ、ＲＦパワーが０Ｗ、Ａｒ流量が２０ｃｍ3 ／分（標準状態）である。また、図５（ｅ）に示すリスパッタ処理の具体的な条件は、例えば、ターゲットパワーが５００Ｗ、基板バイアスパワーが４００Ｗ、ＲＦパワーが１２００Ｗ、Ａｒ流量が１５ｃｍ3 ／分（標準状態）である。
【００７６】
次に、図５（ｆ）に示すように、例えばスパッタ法により、貫通ビアホール１０６及び掘り込み部１０７のそれぞれの壁面を覆うバリアメタル膜１１２上にＣｕシード層（図示種略）を形成し、その後、例えば電界めっき法により、当該Ｃｕシード層上にＣｕ膜１１３を成長させて貫通ビアホール１１０及び掘り込み部１１１を埋める。
【００７７】
次に、第２の実施形態の図３（ｆ）に示す工程と同様に、図５（ｇ）に示すように、例えばＣＭＰ法により、貫通ビアホール１１０からはみ出した余剰のＣｕ膜１１３及びバリアメタル膜１１２を研磨して除去し、貫通ビアホール１１０及び掘り込み部１１１内のみにＣｕ膜１１３及びバリアメタル膜１１２を残す。以上の工程により、第２の半導体チップ２００の多層配線２０３と第１の半導体チップ１００の電極パッド１０４（つまり多層配線１０３）とを電気的に接続する貫通ビア１１４が形成される。
【００７８】
以上のように、本実施形態においては、半導体チップ１００及び２００を接着層１５０によって接続すると共に半導体チップ１００及び２００内の多層配線１０３及び２０３を貫通ビア１１４を通じて電気的に接続することによって、２つの半導体チップを積層した３次元配線構造を有する半導体装置が形成されている。尚、本実施形態においては、２つの半導体チップ１００及び２００を積層した半導体装置の形成方法について説明したが、図５（ｂ）〜（ｇ）に示す工程と同様の工程を繰り返し実施することにより、３つ以上の半導体チップを積層させ、それによって、３次元配線構造を有する半導体装置を形成してもよいことは言うまでもない。
【００７９】
前述のように、第３の実施形態に係る半導体装置の製造方法の特徴は、第１の半導体チップ１００の電極パッド１０４に形成された掘り込み部１１１に、貫通ビア１１４の底部を埋め込むことによって、電極パッド１０５と貫通ビア１１４とを直接的に接触させていることである。これにより、バンプ形成を行うことなく、電極パッド１０５と貫通ビア１１４とを接触させることができるという効果が得られる。また、バンプの高さ分だけ、半導体装置全体の高さを小さくすることができるという効果も得られる。さらに、電極パッド１０４の掘り込み部１１１内に貫通ビア１１４の底部を埋め込むことにより、貫通ビア１１４と電極パッド１０４との接触面積を増大させて貫通ビア１１４と電極パッド１０４との接合強度を大きくすることができると共に、横方向の外力に対する機械的強度を大きくすることができる。従って、３次元配線構造を有する半導体装置の機械的強度を増大させることができる。
【００８０】
尚、第３の実施形態において、第２の半導体チップ２００の完成後、貫通ビア１１４を形成したが、これに代えて、例えば、第２のシリコン基板２０１の上に配線層を形成する前に、又は配線層の形成途中に、貫通ビアを形成してもよい。
【００８１】
また、第３の実施形態において、貫通ビアホール１１０の形成、バリアメタル膜１１２の形成、掘り込み部１１１の形成、導電膜埋め込みによる貫通ビア１１４の形成を真空中において連続的に実施すれば、貫通ビア１１４の底面及び第１の半導体チップ１００の電極パッド１０４の上面を酸化させることなく貫通ビア１１４と電極パッド１０４との接合を行うことができるので、貫通ビア１１４と電極パッド１０４との接合強度をさらに大きくすることができる。
【００８２】
また、第３の実施形態において、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。ここで、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。すなわち、掘り込み部１１１の深さが２ｎｍ以上であれば、横方向の外力に対する機械的強度を十分に保つことができ、掘り込み部１１１の深さが１０ｎｍ以上であれば、横方向の外力に対する機械的強度をより確実に保つことができる。ここで、電極パッド１０４の厚さについては例えば１〜５μｍ程度に設定してもよい。また、電極パッド１０４の面積は特に限定されないが、例えば１００μｍ×１００μｍ程度に設定してもよい。
【００８３】
また、第３の実施形態において、掘り込み部１１１の最大口径は、電極パッド１０４の上面での貫通ビア１１４の口径よりも大きいことが好ましい。このようにすると、貫通ビア１１４と電極パッド１０４との接触面積をさらに増大させることができるので、貫通ビア１１４と電極パッド１０４との接続信頼性をさらに向上させることができる。ここで、貫通ビア１１４の口径（電極パッド１０４の上面での口径）については例えば１〜１０μｍ程度に設定してもよい。また、貫通ビア１１４の高さは特に限定されないが、例えば５０μｍ程度に設定してもよい。
【００８４】
また、第３の実施形態において、多層配線１０３（電極パッド１０４を含む）、多層配線２０３（電極パッド２０４を含む）、貫通ビア１１４の材料は特に限定されるものではないが、例えば銅又は銅合金を用いてもよい。
【００８５】
また、第３の実施形態において、例えば図２に示すように、電極パッド１０４は、その上面が第１の半導体チップ１００の表面（つまり多層絶縁膜１０２の上面）よりも低くなるように形成されていることが好ましい。このようにすると、横方向の外力に対する機械的強度をさらに向上させることができる。
【００８６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図６（ａ）〜（ｇ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００８７】
まず、図６（ａ）に示すように、第１のシリコン基板１０１に半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第１のシリコン基板１０１の上に、１層以上の絶縁膜からなる多層絶縁膜１０２を形成すると共に、多層絶縁膜１０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線１０３を形成する。その後、多層絶縁膜１０２の最上部に、多層配線１０３と接続する電極パッド１０４を形成する。これにより、第１のシリコン基板１０１、多層絶縁膜１０２、多層配線１０３、電極パッド１０４等からなる第１の半導体チップ１００が形成される。また、同様に、第２のシリコン基板２０１に、半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第２のシリコン基板２０１の上に、１層以上の絶縁膜からなる多層絶縁膜２０２を形成すると共に、多層絶縁膜２０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線２０３を形成する。その後、多層絶縁膜２０２の最上部に、多層配線２０３と接続する電極パッド２０４を形成する。これにより、第２のシリコン基板２０１、多層絶縁膜２０２、多層配線２０３、電極パッド２０４等からなる第２の半導体チップ２００が形成される。
【００８８】
ここで、多層絶縁膜１０２及び２０２のうち、配線が形成される絶縁膜としては、配線間容量を低減するために、炭素含有シリコン酸化膜（ＳｉＯＣ膜）を用いることが好ましい。
【００８９】
また、多層配線１０３及び２０３を構成する配線、ビア等の材料としては、低抵抗化の観点から、Ｃｕ（銅）又はＣｕ合金を用いることが好ましく、また、それらの配線、ビア等の形成方法としては、工程の簡単化の観点から、デュアルダマシン法を用いることが好ましい。
【００９０】
また、電極パッド１０４及び２０４の材料としては、Ｃｕ、Ａｌ（アルミニウム）又はそれらの合金等を用いることができるが、低抵抗化の観点からＣｕを用いることが好ましい。また、電極パッド１０４及び２０４の平面形状は特に限定されないが、円形（又は略円形）、正方形（又は略正方形）、長方形（又は略長方形）等に設定することができる。
【００９１】
次に、図６（ｂ）に示すように、フォトリソグラフィ法により、第２の半導体チップ２００の多層絶縁膜２０２上に、貫通ビアパターンを有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、多層絶縁膜２０２及び第２のシリコン基板２０１に対して順次ドライエッチング処理を行い、第２のシリコン基板２０１の下部に達する貫通ビアホール１１０を形成する。その後、アッシングにより、残存するレジストパターンを除去する。尚、本実施形態では、第２の半導体チップ２００において貫通ビアと多層配線２０３との電気的コンタクトを確実に取るために、図６（ａ）に示す工程で電極パッド２０４を大きめに形成しておき、図６（ｂ）に示す工程で当該電極パッド２０４の一部をエッチングすることにより、電極パッド２０４に接するように貫通ビアホール１１０を形成する。
【００９２】
次に、図６（ｃ）に示すように、第２のシリコン基板２０１の裏面を例えばＣＭＰ法により研磨して貫通ビアホール１１０の底部を露出させる。ここで、研磨に代えてウェットエッチング処理を行ってもよい。
【００９３】
次に、図６（ｄ）に示すように、第１の半導体チップ１００と第２の半導体チップ２００とをウエハレベルで接着層１５０を介して貼り合わせる。具体的には、第１の半導体チップ１００の表面に例えばＰＢＯ樹脂を厚さ１５μｍ程度塗布して接着層１５０を形成した後、この接着層１５０を挟んで第１の半導体チップ１００に第２の半導体チップ２００を押し付け、その状態で例えば３２０℃、３０分間の熱処理を行って接着層１５０を硬化させる。尚、接着層１５０の材料としては、ＰＢＯ樹脂に限らず、熱硬化性接着剤、紫外線硬化性接着剤などを用いることができる。
【００９４】
本実施形態においては、図６（ｄ）に示す工程で、導電材料が埋め込まれていない貫通ビアホール１１０を有する第２の半導体チップ２００を第１の半導体チップ１００に貼り合わせるため、当該貼り合わせを、貫通ビアホール１１０の光学的観察を利用して実施することができるので、チップ同士のアライメントを容易に行うことができる。
【００９５】
次に、図６（ｅ）に示すように、貫通ビアホール１１０底部の接着層１５０を除去した後、貫通ビアホール１１０内に露出する電極パッド１０４の上面に対してドライエッチング処理を行い、電極パッド１０４に掘り込み部（アンカー）１１１を形成する。ここで、エッチング用ガスとしては、ＢＣｌ3 等のＣｌ含有ガスを用いることが好ましい。また、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。尚、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。
【００９６】
次に、図６（ｆ）に示すように、例えばスパッタ法により、貫通ビアホール１１０及び掘り込み部１１１のそれぞれの壁面を覆うようにバリアメタル膜１１２を堆積した後、例えばスパッタ法により、バリアメタル膜１１２上にＣｕシード層（図示種略）を形成し、その後、例えば電界めっき法により、当該Ｃｕシード層上にＣｕ膜１１３を成長させて貫通ビアホール１１０及び掘り込み部１１１を埋める。ここで、バリアメタル膜１１２は、貫通ビア材料、具体的にはＣｕ原子の拡散を防止するために形成されるので、バリアメタル膜１１２としては、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）等からなる導電性バリア膜を用いることが好ましい。また、貫通ビアと第２のシリコン基板２０１との電気的な絶縁を行うため、バリアメタル膜１１２の形成前に、貫通ビアホール１１０の壁面を覆うように絶縁膜を形成しておいてもよい。
【００９７】
次に、図６（ｇ）に示すように、例えばＣＭＰ法により、貫通ビアホール１１０からはみ出した余剰のＣｕ膜１１３及びバリアメタル膜１１２を研磨して除去し、貫通ビアホール１１０及び掘り込み部１１１内のみにＣｕ膜１１３及びバリアメタル膜１１２を残す。以上の工程により、第２の半導体チップ２００の多層配線２０３と第１の半導体チップ１００の電極パッド１０４（つまり多層配線１０３）とを電気的に接続する貫通ビア１１４が形成される。
【００９８】
以上のように、本実施形態においては、半導体チップ１００及び２００を接着層１５０によって接続すると共に半導体チップ１００及び２００内の多層配線１０３及び２０３を貫通ビア１１４を通じて電気的に接続することによって、２つの半導体チップを積層した３次元配線構造を有する半導体装置が形成されている。尚、本実施形態においては、２つの半導体チップ１００及び２００を積層した半導体装置の形成方法について説明したが、図６（ｂ）〜（ｇ）に示す工程と同様の工程を繰り返し実施することにより、３つ以上の半導体チップを積層させ、それによって、３次元配線構造を有する半導体装置を形成してもよいことは言うまでもない。
【００９９】
前述のように、第４の実施形態に係る半導体装置の製造方法の特徴は、第１の半導体チップ１００の電極パッド１０４に形成された掘り込み部１１１に、貫通ビア１１４の底部を埋め込むことによって、電極パッド１０５と貫通ビア１１４とを直接的に接触させていることである。これにより、バンプ形成を行うことなく、電極パッド１０５と貫通ビア１１４とを接触させることができるという効果が得られる。また、バンプの高さ分だけ、半導体装置全体の高さを小さくすることができるという効果も得られる。さらに、電極パッド１０４の掘り込み部１１１内に貫通ビア１１４の底部を埋め込むことにより、貫通ビア１１４と電極パッド１０４との接触面積を増大させて貫通ビア１１４と電極パッド１０４との接合強度を大きくすることができると共に、横方向の外力に対する機械的強度を大きくすることができる。従って、３次元配線構造を有する半導体装置の機械的強度を増大させることができる。
【０１００】
また、第４の実施形態によると、第１の半導体チップ１００と第２の半導体チップ２００との貼り合わせを行う際に、第２の半導体チップ２００の貫通ビアホール１１０には導電材料が埋め込まれていないため、当該貼り合わせを、貫通ビアホール１１０の光学的観察を利用して実施することができるので、チップ同士のアライメントを容易に行うことができる。
【０１０１】
尚、第４の実施形態において、第２の半導体チップ２００の完成後、貫通ビア１１４を形成したが、これに代えて、例えば、第２のシリコン基板２０１の上に配線層を形成する前に、又は配線層の形成途中に、貫通ビアを形成してもよい。
【０１０２】
また、第４の実施形態において、掘り込み部１１１の形成、導電膜埋め込みによる貫通ビア１１４の形成を真空中において連続的に実施すれば、貫通ビア１１４の底面及び第１の半導体チップ１００の電極パッド１０４の上面を酸化させることなく貫通ビア１１４と電極パッド１０４との接合を行うことができるので、貫通ビア１１４と電極パッド１０４との接合強度をさらに大きくすることができる。
【０１０３】
また、第４の実施形態において、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。ここで、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。すなわち、掘り込み部１１１の深さが２ｎｍ以上であれば、横方向の外力に対する機械的強度を十分に保つことができ、掘り込み部１１１の深さが１０ｎｍ以上であれば、横方向の外力に対する機械的強度をより確実に保つことができる。ここで、電極パッド１０４の厚さについては例えば１〜５μｍ程度に設定してもよい。また、電極パッド１０４の面積は特に限定されないが、例えば１００μｍ×１００μｍ程度に設定してもよい。
【０１０４】
また、第４の実施形態において、掘り込み部１１１の最大口径は、電極パッド１０４の上面での貫通ビア１１４の口径よりも大きいことが好ましい。このようにすると、貫通ビア１１４と電極パッド１０４との接触面積をさらに増大させることができるので、貫通ビア１１４と電極パッド１０４との接続信頼性をさらに向上させることができる。具体的には、図６（ｅ）に示す工程でドライエッチング処理によって掘り込み部１１１を形成することに代えて、図７に示すように、例えば、ＦｅＣｌ4 等のＣｌ含有薬液を用いたウェットエッチング処理によって掘り込み部１１１を形成することにより、掘り込み部１１１の最大口径が、電極パッド１０４の上面での貫通ビア１１４の口径よりも大きい構成を実現することができる。ここで、貫通ビア１１４の口径（電極パッド１０４の上面での口径）については例えば１〜１０μｍ程度に設定してもよい。また、貫通ビア１１４の高さは特に限定されないが、例えば５０μｍ程度に設定してもよい。
【０１０５】
また、第４の実施形態において、多層配線１０３（電極パッド１０４を含む）、多層配線２０３（電極パッド２０４を含む）、貫通ビア１１４の材料は特に限定されるものではないが、例えば銅又は銅合金を用いてもよい。
【０１０６】
また、第４の実施形態において、例えば図２に示すように、電極パッド１０４は、その上面が第１の半導体チップ１００の表面（つまり多層絶縁膜１０２の上面）よりも低くなるように形成されていることが好ましい。このようにすると、横方向の外力に対する機械的強度をさらに向上させることができる。
【０１０７】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図８（ａ）〜（ｈ）は、本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【０１０８】
まず、第４の実施形態の図６（ａ）に示す工程と同様に、図８（ａ）に示すように、第１のシリコン基板１０１に半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第１のシリコン基板１０１の上に、１層以上の絶縁膜からなる多層絶縁膜１０２を形成すると共に、多層絶縁膜１０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線１０３を形成する。その後、多層絶縁膜１０２の最上部に、多層配線１０３と接続する電極パッド１０４を形成する。これにより、第１のシリコン基板１０１、多層絶縁膜１０２、多層配線１０３、電極パッド１０４等からなる第１の半導体チップ１００が形成される。また、同様に、第２のシリコン基板２０１に、半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第２のシリコン基板２０１の上に、１層以上の絶縁膜からなる多層絶縁膜２０２を形成すると共に、多層絶縁膜２０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線２０３を形成する。その後、多層絶縁膜２０２の最上部に、多層配線２０３と接続する電極パッド２０４を形成する。これにより、第２のシリコン基板２０１、多層絶縁膜２０２、多層配線２０３、電極パッド２０４等からなる第２の半導体チップ２００が形成される。
【０１０９】
ここで、多層絶縁膜１０２及び２０２のうち、配線が形成される絶縁膜としては、配線間容量を低減するために、炭素含有シリコン酸化膜（ＳｉＯＣ膜）を用いることが好ましい。
【０１１０】
また、多層配線１０３及び２０３を構成する配線、ビア等の材料としては、低抵抗化の観点から、Ｃｕ（銅）又はＣｕ合金を用いることが好ましく、また、それらの配線、ビア等の形成方法としては、工程の簡単化の観点から、デュアルダマシン法を用いることが好ましい。
【０１１１】
また、電極パッド１０４及び２０４の材料としては、Ｃｕ、Ａｌ（アルミニウム）又はそれらの合金等を用いることができるが、低抵抗化の観点からＣｕを用いることが好ましい。また、電極パッド１０４及び２０４の平面形状は特に限定されないが、円形（又は略円形）、正方形（又は略正方形）、長方形（又は略長方形）等に設定することができる。
【０１１２】
次に、第４の実施形態の図６（ｂ）に示す工程と同様に、図８（ｂ）に示すように、フォトリソグラフィ法により、第２の半導体チップ２００の多層絶縁膜２０２上に、貫通ビアパターンを有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、多層絶縁膜２０２及び第２のシリコン基板２０１に対して順次ドライエッチング処理を行い、第２のシリコン基板２０１の下部に達する貫通ビアホール１１０を形成する。その後、アッシングにより、残存するレジストパターンを除去する。尚、本実施形態では、第２の半導体チップ２００において貫通ビアと多層配線２０３との電気的コンタクトを確実に取るために、図８（ａ）に示す工程で電極パッド２０４を大きめに形成しておき、図８（ｂ）に示す工程で当該電極パッド２０４の一部をエッチングすることにより、電極パッド２０４に接するように貫通ビアホール１１０を形成する。
【０１１３】
次に、第４の実施形態の図６（ｃ）に示す工程と同様に、図８（ｃ）に示すように、第２のシリコン基板２０１の裏面を例えばＣＭＰ法により研磨して貫通ビアホール１１０の底部を露出させる。ここで、研磨に代えてウェットエッチング処理を行ってもよい。
【０１１４】
次に第４の実施形態の図６（ｄ）に示す工程と同様に、図８（ｄ）に示すように、第１の半導体チップ１００と第２の半導体チップ２００とをウエハレベルで接着層１５０を介して貼り合わせる。具体的には、第１の半導体チップ１００の表面に例えばＰＢＯ樹脂を厚さ１５μｍ程度塗布して接着層１５０を形成した後、この接着層１５０を挟んで第１の半導体チップ１００に第２の半導体チップ２００を押し付け、その状態で例えば３２０℃、３０分間の熱処理を行って接着層１５０を硬化させる。尚、接着層１５０の材料としては、ＰＢＯ樹脂に限らず、熱硬化性接着剤、紫外線硬化性接着剤などを用いることができる。
【０１１５】
本実施形態においては、図８（ｄ）に示す工程で、導電材料が埋め込まれていない貫通ビアホール１１０を有する第２の半導体チップ２００を第１の半導体チップ１００に貼り合わせるため、当該貼り合わせを、貫通ビアホール１１０の光学的観察を利用して実施することができるので、チップ同士のアライメントを容易に行うことができる。
【０１１６】
次に、図８（ｅ）に示すように、貫通ビアホール１１０底部の接着層１５０を除去した後、例えばスパッタ法により、貫通ビアホール１１０の壁面を覆うようにバリアメタル膜１１２を堆積する。ここで、バリアメタル膜１１２は、貫通ビア材料、具体的にはＣｕ原子の拡散を防止するために形成されるので、バリアメタル膜１１２としては、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）等からなる導電性バリア膜を用いることが好ましい。また、貫通ビアと第２のシリコン基板２０１との電気的な絶縁を行うため、バリアメタル膜１１２の形成前に、貫通ビアホール１１０の壁面を覆うように絶縁膜を形成しておいてもよい。
【０１１７】
次に、図８（ｆ）に示すように、貫通ビアホール１１０の底部、つまりバリアメタル膜１１２に覆われた電極パッド１０４の上面に対して、例えばＡｒガスを用いてリスパッタ処理を行い、電極パッド１０４に掘り込み部（アンカー）１１１を形成する。ここで、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。尚、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。
【０１１８】
ここで、図８（ｅ）に示すスパッタ処理では、ターゲットにＤＣパワーを印加して、ターゲットを構成するメタルを例えばＡｒによりスパッタして当該メタルを基板上に堆積させるのに対して、図８（ｆ）に示すリスパッタ処理では、ターゲットにはほとんどＤＣパワーを印加せずに、高周波コイルにＲＦパワーを印加して例えばＡｒのイオン化を促進させ、さらに、基板にバイアスパワーを印加して、イオン化されたＡｒ+ を基板に引き込んでエッチングを行う。すなわち、図８（ｆ）に示すリスパッタ処理では、メタルの堆積よりも、Ａｒによるエッチングが支配的になる。図８（ｅ）に示すスパッタ処理の具体的な条件は、例えば、ターゲットパワーが２００００Ｗ、基板バイアスパワーが２３０Ｗ、ＲＦパワーが０Ｗ、Ａｒ流量が２０ｃｍ3 ／分（標準状態）である。また、図８（ｆ）に示すリスパッタ処理の具体的な条件は、例えば、ターゲットパワーが５００Ｗ、基板バイアスパワーが４００Ｗ、ＲＦパワーが１２００Ｗ、Ａｒ流量が１５ｃｍ3 ／分（標準状態）である。
【０１１９】
次に、図８（ｇ）に示すように、例えばスパッタ法により、貫通ビアホール１０６及び掘り込み部１０７のそれぞれの壁面を覆うバリアメタル膜１１２上にＣｕシード層（図示種略）を形成し、その後、例えば電界めっき法により、当該Ｃｕシード層上にＣｕ膜１１３を成長させて貫通ビアホール１１０及び掘り込み部１１１を埋める。
【０１２０】
次に、第４の実施形態の図６（ｇ）に示す工程と同様に、図８（ｈ）に示すように、例えばＣＭＰ法により、貫通ビアホール１１０からはみ出した余剰のＣｕ膜１１３及びバリアメタル膜１１２を研磨して除去し、貫通ビアホール１１０及び掘り込み部１１１内のみにＣｕ膜１１３及びバリアメタル膜１１２を残す。以上の工程により、第２の半導体チップ２００の多層配線２０３と第１の半導体チップ１００の電極パッド１０４（つまり多層配線１０３）とを電気的に接続する貫通ビア１１４が形成される。
【０１２１】
以上のように、本実施形態においては、半導体チップ１００及び２００を接着層１５０によって接続すると共に半導体チップ１００及び２００内の多層配線１０３及び２０３を貫通ビア１１４を通じて電気的に接続することによって、２つの半導体チップを積層した３次元配線構造を有する半導体装置が形成されている。尚、本実施形態においては、２つの半導体チップ１００及び２００を積層した半導体装置の形成方法について説明したが、図８（ｂ）〜（ｈ）に示す工程と同様の工程を繰り返し実施することにより、３つ以上の半導体チップを積層させ、それによって、３次元配線構造を有する半導体装置を形成してもよいことは言うまでもない。
【０１２２】
前述のように、第５の実施形態に係る半導体装置の製造方法の特徴は、第１の半導体チップ１００の電極パッド１０４に形成された掘り込み部１１１に、貫通ビア１１４の底部を埋め込むことによって、電極パッド１０５と貫通ビア１１４とを直接的に接触させていることである。これにより、バンプ形成を行うことなく、電極パッド１０５と貫通ビア１１４とを接触させることができるという効果が得られる。また、バンプの高さ分だけ、半導体装置全体の高さを小さくすることができるという効果も得られる。さらに、電極パッド１０４の掘り込み部１１１内に貫通ビア１１４の底部を埋め込むことにより、貫通ビア１１４と電極パッド１０４との接触面積を増大させて貫通ビア１１４と電極パッド１０４との接合強度を大きくすることができると共に、横方向の外力に対する機械的強度を大きくすることができる。従って、３次元配線構造を有する半導体装置の機械的強度を増大させることができる。
【０１２３】
また、第５の実施形態によると、第１の半導体チップ１００と第２の半導体チップ２００との貼り合わせを行う際に、第２の半導体チップ２００の貫通ビアホール１１０には導電材料が埋め込まれていないため、当該貼り合わせを、貫通ビアホール１１０の光学的観察を利用して実施することができるので、チップ同士のアライメントを容易に行うことができる。
【０１２４】
尚、第５の実施形態において、第２の半導体チップ２００の完成後、貫通ビア１１４を形成したが、これに代えて、例えば、第２のシリコン基板２０１の上に配線層を形成する前に、又は配線層の形成途中に、貫通ビアを形成してもよい。
【０１２５】
また、第５の実施形態において、バリアメタル膜１１２の形成、掘り込み部１１１の形成、導電膜埋め込みによる貫通ビア１１４の形成を真空中において連続的に実施すれば、貫通ビア１１４の底面及び第１の半導体チップ１００の電極パッド１０４の上面を酸化させることなく貫通ビア１１４と電極パッド１０４との接合を行うことができるので、貫通ビア１１４と電極パッド１０４との接合強度をさらに大きくすることができる。
【０１２６】
また、第５の実施形態において、掘り込み部１１１の深さは２ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。ここで、掘り込み部１１１の深さとは、電極パッド１０４の上面から掘り込み部１１１の最深部までの深さを言う。すなわち、掘り込み部１１１の深さが２ｎｍ以上であれば、横方向の外力に対する機械的強度を十分に保つことができ、掘り込み部１１１の深さが１０ｎｍ以上であれば、横方向の外力に対する機械的強度をより確実に保つことができる。ここで、電極パッド１０４の厚さについては例えば１〜５μｍ程度に設定してもよい。また、電極パッド１０４の面積は特に限定されないが、例えば１００μｍ×１００μｍ程度に設定してもよい。
【０１２７】
また、第５の実施形態において、掘り込み部１１１の最大口径は、電極パッド１０４の上面での貫通ビア１１４の口径よりも大きいことが好ましい。このようにすると、貫通ビア１１４と電極パッド１０４との接触面積をさらに増大させることができるので、貫通ビア１１４と電極パッド１０４との接続信頼性をさらに向上させることができる。ここで、貫通ビア１１４の口径（電極パッド１０４の上面での口径）については例えば１〜１０μｍ程度に設定してもよい。また、貫通ビア１１４の高さは特に限定されないが、例えば５０μｍ程度に設定してもよい。
【０１２８】
また、第５の実施形態において、多層配線１０３（電極パッド１０４を含む）、多層配線２０３（電極パッド２０４を含む）、貫通ビア１１４の材料は特に限定されるものではないが、例えば銅又は銅合金を用いてもよい。
【０１２９】
また、第５の実施形態において、例えば図２に示すように、電極パッド１０４は、その上面が第１の半導体チップ１００の表面（つまり多層絶縁膜１０２の上面）よりも低くなるように形成されていることが好ましい。このようにすると、横方向の外力に対する機械的強度をさらに向上させることができる。
【０１３０】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図９（ａ）〜（ｇ）は、本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【０１３１】
まず、図９（ａ）に示すように、第１のシリコン基板１０１に半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第１のシリコン基板１０１の上に、１層以上の絶縁膜からなる多層絶縁膜１０２を形成すると共に、多層絶縁膜１０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線１０３を形成する。その後、多層絶縁膜１０２の最上部に、多層配線１０３と接続する電極パッド１０４を形成する。これにより、第１のシリコン基板１０１、多層絶縁膜１０２、多層配線１０３、電極パッド１０４等からなる第１の半導体チップ１００が形成される。また、同様に、第２のシリコン基板２０１に、半導体素子（図示省略）を形成した後、詳細な工程は省略するが、第２のシリコン基板２０１の上に、１層以上の絶縁膜からなる多層絶縁膜２０２を形成すると共に、多層絶縁膜２０２中に、コンタクトプラグ、配線、ビアなどからなる多層配線２０３を形成する。その後、多層絶縁膜２０２の最上部に、多層配線２０３と接続する電極パッド２０４を形成する。これにより、第２のシリコン基板２０１、多層絶縁膜２０２、多層配線２０３、電極パッド２０４等からなる第２の半導体チップ２００が形成される。
【０１３２】
ここで、多層絶縁膜１０２及び２０２のうち、配線が形成される絶縁膜としては、配線間容量を低減するために、炭素含有シリコン酸化膜（ＳｉＯＣ膜）を用いることが好ましい。
【０１３３】
また、多層配線１０３及び２０３を構成する配線、ビア等の材料としては、低抵抗化の観点から、Ｃｕ（銅）又はＣｕ合金を用いることが好ましく、また、それらの配線、ビア等の形成方法としては、工程の簡単化の観点から、デュアルダマシン法を用いることが好ましい。
【０１３４】
また、電極パッド１０４及び２０４の材料としては、Ｃｕ、Ａｌ（アルミニウム）又はそれらの合金等を用いることができるが、低抵抗化の観点からＣｕを用いることが好ましい。また、電極パッド１０４及び２０４の平面形状は特に限定されないが、円形（又は略円形）、正方形（又は略正方形）、長方形（又は略長方形）等に設定することができる。
【０１３５】
次に、図９（ｂ）に示すように、フォトリソグラフィ法により、第２の半導体チップ２００の多層絶縁膜２０２上に、貫通ビアパターンを有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、多層絶縁膜２０２及び第２のシリコン基板２０１に対して順次ドライエッチング処理を行い、第２のシリコン基板２０１の下部に達する貫通ビアホール１１０を形成する。その後、アッシングにより、残存するレジストパターンを除去する。尚、本実施形態では、第２の半導体チップ２００において貫通ビアと多層配線２０３との電気的コンタクトを確実に取るために、図８（ａ）に示す工程で電極パッド２０４を大きめに形成しておき、図８（ｂ）に示す工程で当該電極パッド２０４の一部をエッチングすることにより、電極パッド２０４に接するように貫通ビアホール１１０を形成する。
【０１３６】
次に、図９（ｃ）に示すように、例えばスパッタ法により、貫通ビアホール１１０の壁面を覆うようにバリアメタル膜１１２を堆積した後、例えばスパッタ法により、バリアメタル膜１１２上にＣｕシード層（図示種略）を形成し、その後、例えば電界めっき法により、当該Ｃｕシード層上にＣｕ膜１１３を成長させて貫通ビアホール１１０を埋める。ここで、バリアメタル膜１１２は、貫通ビア材料、具体的にはＣｕ原子の拡散を防止するために形成されるので、バリアメタル膜１１２としては、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）等からなる導電性バリア膜を用いることが好ましい。また、貫通ビアと第２のシリコン基板２０１との電気的な絶縁を行うため、バリアメタル膜１１２の形成前に、貫通ビアホール１１０の壁面を覆うように絶縁膜を形成しておいてもよい。
【０１３７】
次に、図９（ｄ）に示すように、例えばＣＭＰ法により、貫通ビアホール１１０からはみ出した余剰のＣｕ膜１１３及びバリアメタル膜１１２を研磨して除去し、貫通ビアホール１１０内のみにＣｕ膜１１３及びバリアメタル膜１１２を残す。以上の工程により、第２の半導体チップ２００の多層配線２０３と電気的に接続する貫通ビア１１４が形成される。
【０１３８】
次に、図９（ｅ）に示すように、第２のシリコン基板２０１の裏面を例えばＣＭＰ法により研磨して貫通ビア１１４の底部を露出させる。ここで、研磨に代えてウェットエッチング処理を行ってもよい。
【０１３９】
次に、図９（ｆ）に示すように、例えば無電界めっき法により、貫通ビア１１４の底部に選択的に金属含有膜１２０を堆積する。金属含有膜１２０の材料としては、例えば、無電解めっき法による成膜が可能な材料であるＣｕ、Ｎｉ、Ｃｏ等を用いることができるが、低抵抗化の観点からはＣｕを用いることが望ましい。
【０１４０】
次に、図９（ｇ）に示すように、第１の半導体チップ１００と第２の半導体チップ２００とをウエハレベルで接着層１５０を介して貼り合わせると共に、貫通ビア１１４の底部に形成された金属含有膜１２０と第１の半導体チップ１００の電極パッド１０４とを例えば熱圧着接合（thermo compression）によって接合させる。具体的には、第１の半導体チップ１００の表面（電極パッド１０４の形成領域を除く）に例えばＰＢＯ樹脂を厚さ１５μｍ程度塗布して接着層１５０を形成した後、この接着層１５０を挟んで第１の半導体チップ１００に第２の半導体チップ２００を押し付け、その状態で例えば３２０℃、３０分間の熱処理を行って接着層１５０を硬化させる。尚、接着層１５０の材料としては、ＰＢＯ樹脂に限らず、熱硬化性接着剤、紫外線硬化性接着剤などを用いることができる。
【０１４１】
以上のように、本実施形態においては、半導体チップ１００及び２００を接着層１５０によって接続すると共に半導体チップ１００及び２００内の多層配線１０３及び２０３を貫通ビア１１４を通じて電気的に接続することによって、２つの半導体チップを積層した３次元配線構造を有する半導体装置が形成されている。尚、本実施形態においては、２つの半導体チップ１００及び２００を積層した半導体装置の形成方法について説明したが、図９（ｂ）〜（ｇ）に示す工程と同様の工程を繰り返し実施することにより、３つ以上の半導体チップを積層させ、それによって、３次元配線構造を有する半導体装置を形成してもよいことは言うまでもない。
【０１４２】
第６の実施形態によると、貫通ビア１１４の底部に金属含有膜１２０を形成して当該金属含有膜１２０と電極パッド１０４とを接触させるため、貫通ビア１１４と金属含有膜１２０との界面及び金属含有膜１２０と電極パッド１０４との界面にそれぞれ凹凸を形成することができる。このため、貫通ビア１１４と電極パッド１０４との実質的な接触面積が増大し、それにより、貫通ビア１１４と電極パッド１０４との接合強度を大きくすることができる。
【０１４３】
尚、第６の実施形態において、第２の半導体チップ２００の完成後、貫通ビア１１４を形成したが、これに代えて、例えば、第２のシリコン基板２０１の上に配線層を形成する前に、又は配線層の形成途中に、貫通ビアを形成してもよい。
【０１４４】
また、第６の実施形態において、多層配線１０３（電極パッド１０４を含む）、多層配線２０３（電極パッド２０４を含む）、貫通ビア１１４の材料は特に限定されるものではないが、例えば銅又は銅合金を用いてもよい。
【０１４５】
また、第６の実施形態において、例えば図２に示すように、電極パッド１０４は、その上面が第１の半導体チップ１００の表面（つまり多層絶縁膜１０２の上面）よりも低くなるように形成されていることが好ましい。このようにすると、横方向の外力に対する機械的強度をさらに向上させることができる。
【産業上の利用可能性】
【０１４６】
本発明は、半導体装置及びその製造方法に関し、貫通ビアと電極パッドとの接合強度を増大させ、それにより、３次元配線構造を有する半導体装置の機械的強度を増大させることができるので、有用である。
【図面の簡単な説明】
【０１４７】
【図１】図１は本発明の第１の実施形態に係る半導体装置の断面である。
【図２】図２は本発明の第１の実施形態の変形例に係る半導体装置の断面である。
【図３】図３（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は本発明の第２の実施形態の変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】図５（ａ）〜（ｇ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｇ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７は本発明の第４の実施形態の変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】図８（ａ）〜（ｈ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｇ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｆ）は、特許文献１に開示された従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
【０１４８】
１００  第１の半導体チップ
１０１  第１のシリコン基板
１０２  多層絶縁膜
１０３  多層配線
１０４  電極パッド
１１０  貫通ビアホール
１１１  掘り込み部
１１２  バリアメタル膜
１１３  Ｃｕ膜
１１４  貫通ビア
１２０  金属含有膜
１５０  接着層
２００  第２の半導体チップ
２０１  第２のシリコン基板
２０２  多層絶縁膜
２０３  多層配線
２０４  電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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