(57)【要約】【課題】使用者にとってわかりやすいＦＢＭを作成する。【解決手段】メモリマクロ内に配置された通常セル領域およびスペアセル領域の個数および各セル領域のサイズを含む構成情報を回路設計情報から抽出する構成情報抽出工程（Ｓ２）と、メモリマクロに配置された通常セル領域およびスペアセル領域を含めた全てのセル領域に含まれる各メモリセルが不良であるか否かを示す電気テスト結果を順次収集する電気テスト結果収集工程（Ｓ５）と、電気テスト結果の収集順に対応する配列情報を構成情報に基づいて２次元座標値に変換する２次元座標値算出工程（Ｓ８、Ｓ９）と、通常セル領域とスペアセル領域とが識別可能なように電気テスト結果を２次元座標値に基づいて表示する出力工程（Ｓ１０、Ｓ１１）と、を備える。【選択図】図８
2010192026.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに搭載されているメモリマクロ内に配置された通常セル領域およびスペアセル領域の個数および前記各セル領域のサイズを含む構成情報を回路設計情報から抽出する構成情報抽出工程と、
前記メモリマクロに配置された通常セル領域およびスペアセル領域を含めた全てのセル領域に含まれる各メモリセルが不良であるか否かを示す電気テスト結果を収集する電気テスト結果収集工程と、
前記電気テスト結果の収集順に対応する配列情報を前記構成情報に基づいて前記メモリマクロ内におけるメモリセルの物理的レイアウトに対応付けてセル領域単位毎に２次元表示するための２次元座標値に変換する２次元座標値算出工程と、
通常セル領域とスペアセル領域とが識別可能なように前記収集した電気テスト結果を前記２次元座標値に基づいて表示する出力工程と、
を備えることを特徴とする不良解析方法。
【請求項２】
どの通常セル領域が救済処置されたかを示す救済セル領域情報を収集する救済セル領域情報収集工程と、それを２次元座標値に変換する救済領域特定工程と、をさらに含み、
前記出力工程は、前記救済セル領域情報に基づいて、救済処置された通常セル領域と救済処置されていない通常セル領域とが識別可能なように前記通常セル領域の表示形態を変更する救済セル領域識別表示出力工程をさらに含む、
ことを特徴とする請求項１に記載の不良解析方法。
【請求項３】
半導体チップに搭載されている通常セル領域およびスペアセル領域を有するメモリマクロの回路設計情報と、前記メモリマクロに配置された前記通常セル領域および前記スペアセル領域を含む全てのセル領域に含まれる各メモリセルが不良であるか否かを示す電気テスト結果と、どの通常セル領域が救済処置されたかを示す救済セル領域情報の入力とを受け付ける入力部と、
前記メモリマクロ内に配置された通常セル領域およびスペアセル領域の個数および前記各セル領域のサイズを含む構成情報を前記回路設計情報から抽出する構成情報抽出部と、
前記電気テスト結果の収集順に対応する配列情報を前記構成情報に基づいて前記メモリマクロ内におけるメモリセルの物理的レイアウトに対応付けてセル領域単位毎に２次元表示するための２次元座標値に変換する２次元座標値算出部と、
前記入力された救済セル領域情報に基づいて、救済セル領域の２次元座標値を算出する救済領域特定部と、
前記救済セル領域情報に基づいて、救済処置された通常領域と、救済処置されていない通常セル領域と、スペアセル領域と、が識別可能なように前記収集した電気テスト結果を２次元表示する出力部と、
を備えることを特徴とする不良解析システム。
【請求項４】
通常セル領域とスペアセル領域とを有するメモリマクロと、
前記通常セル領域およびスペアセル領域に書き込まれるテストデータと前記前記通常セル領域およびスペアセル領域から出力される前記テストデータとの比較結果を出力するセル領域毎の出力系回路と、
前記セル領域毎の出力系回路から夫々出力される比較結果に基づいて前記メモリマクロに含まれる全てのメモリセルを診断し、診断結果を電気テスト結果として順次出力する電気テスト回路と、
を備えることを特徴とするメモリマクロシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩに搭載され、通常セルのほかに冗長（スペア）セルを有するＳＲＡＭマクロの不良セルを解析するための不良解析方法、不良解析システムおよびメモリマクロシステムに関する。
【背景技術】
【０００２】
従来、システムＬＳＩに搭載されるメモリマクロにおいては、そのフェイル・ビット・マップ（ＦＢＭ）を用いて不良ビットの箇所（不良メモリセル）を特定する方法がある。ＦＢＭを表示するには、まず、テスタを用いてメモリセル毎の電気テスト結果を検出する。そして、テスタによる電気テスト結果の収集順に対応する１次元の配列情報（論理アドレス）をウェハ上のメモリマクロにおけるメモリセルの物理的レイアウトに対応付けられた２次元の座標値（物理アドレス）に変換することによって、電気テスト結果により判明した不良メモリセルの位置情報を表示装置などの表示領域に表示するのが一般的である（例えば、特許文献１参照）。
【０００３】
前記したメモリマクロの一つとして、通常セルのほかにスペアセルを有し、出荷前などに電気テスト結果による不良チェックにより通常セルに不良が発見されたとき、この不良が発見された通常セルをスペアセルで置き換える救済処置が実行可能に構成されているタイプのＳＲＡＭ（Static  Random  Access  Memory）がある。このようなスペアセルを有するＳＲＡＭからは、救済処置前では通常セルのみ、救済処置後ではスペアセルおよびこのスペアセルと置換された不良セルを除く他の通常セルの電気テスト結果しか収集できない。したがって、スペアセルを有するＳＲＡＭからの電気テスト結果による不良メモリセルの論理アドレスを物理アドレスに変換して不良メモリセルを表示するようにすると、救済処置前か後かおよびどのセルが救済処置されたかに応じてＦＢＭ上において表示されている不良メモリセルの位置の解釈を変える必要が生じ、使用者にとってわかりにくくなってしまうという問題があった。ＦＢＭを元に物理解析（ＰＦＡ；Physical  Failure  Analysis）を行う際に不良メモリセルの位置の解釈を誤ると、解析位置を間違ってしまうこととなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３２５６５５５号公報
【特許文献２】特開２００８−１６１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、使用者にとってわかりやすいＦＢＭを作成する不良解析方法、不良解析システムおよびメモリマクロシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体チップに搭載されているメモリマクロ内に配置された通常セル領域およびスペアセル領域の個数および前記各セル領域のサイズを含む構成情報を回路設計情報から抽出する構成情報抽出工程と、前記メモリマクロに配置された通常セル領域およびスペアセル領域を含めた全てのセル領域に含まれる各メモリセルが不良であるか否かを示す電気テスト結果を順次収集する電気テスト結果収集工程と、前記電気テスト結果の収集順に対応する配列情報を前記構成情報に基づいて前記メモリマクロ内におけるメモリセルの物理的レイアウトに対応付けてセル領域単位毎に２次元表示するための２次元座標値に変換する２次元座標値算出工程と、通常セル領域とスペアセル領域とが識別可能なように前記収集した電気テスト結果を前記２次元座標値に基づいて表示する出力工程と、を備えることを特徴とする不良解析方法が提供される。
【０００７】
また、本願発明の一態様によれば、半導体チップに搭載されている通常セル領域およびスペアセル領域を有するメモリマクロの回路設計情報と、前記メモリマクロに配置された前記通常セル領域および前記スペアセル領域を含む全てのセル領域に含まれる各メモリセルが不良であるか否かを示す電気テスト結果と、どの通常セル領域が救済処置されたかを示す救済セル領域情報の入力とを受け付ける入力部と、前記メモリマクロ内に配置された通常セル領域およびスペアセル領域の個数および前記各セル領域のサイズを含む構成情報を前記回路設計情報から抽出する構成情報抽出部と、前記電気テスト結果の収集順に対応する配列情報を前記構成情報に基づいて前記メモリマクロ内におけるメモリセルの物理的レイアウトに対応付けてセル領域単位毎に２次元表示するための２次元座標値に変換する２次元座標値算出部と、前記入力された救済セル領域情報に基づいて、救済セル領域の２次元座標値を算出する救済領域特定部と、前記救済セル領域情報に基づいて、救済処置された通常領域と、救済処置されていない通常セル領域と、スペアセル領域と、が識別可能なように前記収集した電気テスト結果を２次元表示する出力部と、を備えることを特徴とする不良解析システムが提供される。
【０００８】
また、本願発明の一態様によれば、通常セル領域とスペアセル領域とを有するメモリマクロと、前記通常セル領域およびスペアセル領域に書き込まれるテストデータと前記前記通常セル領域およびスペアセル領域から出力される前記テストデータとの比較結果を出力するセル領域毎の出力系回路と、前記セル領域毎の出力系回路から夫々出力される比較結果に基づいて前記メモリマクロに含まれる全てのメモリセルを診断し、診断結果を電気テスト結果として順次出力する電気テスト回路と、を備えることを特徴とするメモリマクロシステムが提供される。
【発明の効果】
【０００９】
本発明によれば、使用者にとってわかりやすいＦＢＭを作成する不良解析方法を提供することができる。
【００１０】
また、本発明によれば、使用者にとってわかりやすいＦＢＭを作成する不良解析システムを提供することができる。
【００１１】
また、本発明によれば、使用者にとってわかりやすいＦＢＭを作成するための電気テスト結果を収集することができるメモリマクロシステムを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、システムＬＳＩのフロアプランの一例を説明する図。
【図２】図２は、スペアセルを有するＳＲＡＭマクロのメモリアレイ構成の一例を示す図。
【図３】図３は、ＲＡＭマクロのシステムＬＳＩチップ上の配置（向き）を説明する図。
【図４】図４は、従来のメモリマクロシステムの構成を説明する図。
【図５】図５は、各メモリセルアドレスへの書き込み・読み出しされるテストデータの一例を示す図である。
【図６】図６は、救済処理前に収集したＢＩＳＴ結果に基づいてＦＢＭが作成される様子を説明する図。
【図７】図７は、救済処理後に収集したＢＩＳＴ結果に基づいてＦＢＭが作成される様子を説明する図。
【図８】図８は、本実施形態の不良解析方法を説明するフローチャート。
【図９】図９は、不良解析システムの構成を説明するブロック図。
【図１０】図１０は、本実施の形態のメモリマクロシステムの構成を説明するブロック図。
【図１１】図１１は、本発明の実施の形態よりＦＢＭが作成される様子を説明する図。
【図１２】図１２は、各メモリセルの電気テスト結果に対する論理アドレスの割り当ての一例を説明する図。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、本発明の実施の形態にかかる不良解析方法、不良解析システムおよびメモリマクロシステムを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１４】
（実施の形態）
まず、理解を助けるために、従来のシステムＬＳＩチップ（半導体チップ）上のＳＲＡＭマクロの配置、スペアセルを有するＳＲＡＭマクロの構成、ＳＲＡＭマクロの電気テスト結果収集のための回路を含めたメモリマクロシステム、およびスペアセルを有するＳＲＡＭマクロからＦＢＭを作成したときの問題点を図１〜図７を参照して具体的に説明する。
【００１５】
通常、システムＬＳＩにおいてはマイクロプロセッシングユニット、ロジック回路等がチップレイアウトの大部分を占めているが、チップ内には多数のＳＲＡＭマクロが搭載されている。図１はシステムＬＳＩのチップ（チップ領域）１０００のフロアプランの一例で、チップ内に複数のＳＲＡＭマクロ１００〜１１３が配置されている事を説明する図である。図１においては、小容量のＳＲＡＭマクロ１００〜１１３が分散して存在している場合を示している。ＳＲＡＭマクロ１００〜１１３には、夫々００１〜０１４の識別コードが与えられている。
【００１６】
図２はスペアセルを有するＳＲＡＭマクロのメモリアレイ構成の一例を示す図である。図２に示すＳＲＡＭマクロ２００によれば、複数のサブメモリアレイ２１０と、一つのロウデコーダ２２０と、複数のカラムデコーダ２３０とを備えている。各サブメモリアレイ２１０は、マトリクス状に配置されたメモリセルを有している。複数のサブメモリアレイ２１０は紙面横方向に一列に配置されて２つのグループに分けられている。そして、分けられたグループに共通となるロウデコーダ２２０が設けられている。カラムデコーダ２３０が各サブメモリアレイ２１０に対応して設けられている。一つのサブメモリアレイ２１０と対応するカラムデコーダ２３０とが一つのＩ／Ｏ部を構成する。
【００１７】
図２に示すＳＲＡＭマクロは、カラム数４、ロウ数４のサブメモリアレイ２１０を有するＩ／Ｏ部を５つ有しており、夫々のサブメモリアレイ２１０が備えるメモリセルのアドレス進行方向は、ロウデコーダ２２０寄りから外側に向けて、かつカラムデコーダ２３０寄りから順に、カウントアップされるようになっている（図中矢印の方向）。このＳＲＡＭの左側のカラムデコーダ２３０の左側の黒い三角形はこのＳＲＡＭの原点マーク（シンボルマーク）を示す。夫々のＩ／Ｏ部には、原点マーク側から昇順にＩ／Ｏアドレスが割り振られる。すなわちこの場合は紙面左側のＩ／Ｏ部から、夫々０、１、２、３、および４のＩ／Ｏアドレスが順番に割り振られている。スペアセルつきのＳＲＡＭマクロの場合、通常、Ｉ／Ｏアドレスが最大のＩ／Ｏ部がスペアセル領域として使用される。ここでは、Ｉ／Ｏアドレス「４」のＩ／Ｏ部のサブメモリアレイ２１０は、スペアセル領域として使用される。カラム数、ロウ数、Ｉ／Ｏ数（Ｉ／Ｏ部の数）、スペアセル数は、回路設計情報から取得することができる。以降、Ｉ／Ｏアドレス「ｎ」（ｎ＝０〜４）のＩ／Ｏ部を単にＩ／Ｏ部ｎということとする。
【００１８】
このようなスペアセルを有するＳＲＡＭマクロが搭載されるシステムＬＳＩチップには、通常セル領域であるＩ／Ｏ部０〜３のうちの何れかひとつをスペアセル領域であるＩ／Ｏ部４で救済処置可能なリダンダンシ回路（図示せず）が搭載される。リダンダンシ回路は、ヒューズにより不良Ｉ／Ｏ部を特定する情報（例えばＩ／Ｏアドレス）を記憶し、外部からこの不良Ｉ／Ｏ部にアクセスがあったとき、不良Ｉ／Ｏ部の代わりにスペアセルであるＩ／Ｏ部４にアクセスさせる。これにより、システムＬＳＩチップ製造後であっても、リダンダンシ回路が備えるヒューズを操作することにより、救済処置を実行することが可能となっている。
【００１９】
図３はＳＲＡＭマクロのシステムＬＳＩチップ上の配置（向き）を説明する図である。配置は８種類（Ｎ、Ｓ、Ｅ、Ｗ、ＦＮ、ＦＳ、ＦＥ、ＦＷ）の配置が可能であり、設計者によりシステムＬＳＩチップに所望の配置でレイアウトされる。図３に示しているｘ軸方向、ｙ軸方向は、図１に示したシステムＬＳＩチップ１０００に関するｘ軸方向、ｙ軸方向に夫々対応している。また、図３においては、わかりやすくするために、Ｉ／Ｏ数が２の各配置のＳＲＡＭマクロを示している。配置ＦＮのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。また、配置ＳのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロを時計方向または反時計方向に１８０度回転させたものとなっている。配置ＦＳのＳＲＡＭマクロは、配置ＳのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。配置ＥのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロを時計方向に９０度回転させたものとなっている。配置ＦＥのＳＲＡＭマクロは、配置ＥのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。配置ＷのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロを反時計方向に９０度回転させたものとなっている。配置ＦＷのＳＲＡＭマクロは、配置ＷのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。ＳＲＡＭマクロがシステムＬＳＩチップ上にて、Ｎ、Ｓ、Ｅ、Ｗ、ＦＮ、ＦＳ、ＦＥ、ＦＷのうちのどの配置でレイアウトされているか（以下、向き情報、またはレイアウト情報という）は回路設計情報から取得することができる。
【００２０】
システムＬＳＩチップには、自己テストを行って不良のメモリセルを検出する電気テスト回路としての組み込み自己テスト（Built-In  Self  Test；ＢＩＳＴ）回路を組み込む場合があり（特許文献２）、そのＦＢＭは、テスタを用いて取得されたＢＩＳＴ回路による自己テスト結果（ＢＩＳＴ結果）に基づいて作成される。図４は、ＳＲＡＭマクロと、ＢＩＳＴ回路と、ＢＩＳＴ回路がこのＳＲＡＭマクロに対してＢＩＳＴ動作を行うための一般的な周辺回路と、からなるメモリマクロシステムの構成を説明する図である。なお、図４以降の説明においては、カラム数が８、ロウ数が１６のＩ／Ｏ部を５つ有し、Ｉ／Ｏアドレスが「４」のＩ／Ｏ部がスペアセル領域として使用され、向き情報が「Ｎ」のＳＲＡＭマクロを例として取り上げる。また、このＳＲＡＭマクロおよびＳＲＡＭマクロの構成要素の符号として、図２に示した符号と同一の符号を使用することとする。
【００２１】
図４に示すように、ＢＩＳＴ回路３００は、メモリセルアレイに書き込む（0,1）データを生成するデータ生成器３３０、テストの進行に合わせて書き込み・読み出し対象のアドレスを生成するアドレス生成器３２０、メモリのＲｅａｄ/Ｗｒｉｔｅなどの制御信号を生成する制御信号生成器３４０、書き込みデータと同一の期待値とメモリから読み出したデータとの比較を行い故障の有無を判別する結果解析器３５０、および前記夫々の構成要素を制御するＢＩＳＴ制御回路３１０を備えている。一方、夫々のＳＲＡＭマクロ２００は、ＢＩＳＴ動作に必要な周辺回路（出力系回路）と共に夫々メモリカラー４００と呼ばれるブロック内に含まれている。一つのＢＩＳＴ回路３００は、複数のメモリカラー４００に対するＢＩＳＴ動作を実行することができる。
【００２２】
夫々のメモリカラー４００に含まれる周辺回路（出力系回路）は、ＳＲＡＭマクロ２００の通常セル領域として使用されるＩ／Ｏ部の数に等しい数の不良解析用レジスタからなる不良解析用レジスタ群４２０と、不良解析用レジスタ群４２０とＳＲＡＭマクロ２００との間に介在して配置され、ＳＲＡＭマクロ２００が備えるＩ／Ｏ部から出力されるデータを選択して不良解析用レジスタ群４２０に送るためのマルチプレクサ群４１０と、不良解析用レジスタ群４２０に送られてきた出力データと期待値とを比較するための比較器からなる比較器群４３０と、比較器群４３０の比較器から出力される夫々の比較結果を格納するためのフラグレジスタ４４０と、を備えている。
【００２３】
まずデータ生成器３３０により生成された書き込みデータ、アドレス生成器３２０により生成されたアドレスデータ、制御信号生成器３４０により生成された制御信号がＳＲＡＭマクロ２００に与えられる。ＳＲＡＭマクロ２００から出力されたデータは、マルチプレクサ群４１０を介して不良解析用レジスタ群４２０に一旦保持される。不良解析用レジスタ群４２０からの出力が、データ生成器３３０から生成されたデータ期待値と比較器群４３０によって比較され、比較結果がフラグレジスタ４４０に保持される。フラグレジスタ４４０からの出力がＢＩＳＴ回路３００内の結果解析器３５０に入力され、最終的なＢＩＳＴ結果が出力される。
【００２４】
図５はサブメモリアレイ２１０の各メモリセルアドレスへの書き込み・読み出しされるデータ（テストデータ）の一例を示す図である。このデータがＢＩＳＴ回路３００から各Ｉ／Ｏ部のサブメモリアレイ２１０に書き込みがされ、その後読み出されたデータが、不良解析用レジスタ群４２０のうちの一つの不良解析用レジスタに入る。あるＩ／Ｏ部のサブメモリアレイ２１０が不良となっている場合、この不良となっているサブメモリアレイ２１０には書き込んだ値と別の値が入る。比較器群４３０の比較器において前記不良解析用レジスタに保持されたデータとＢＩＳＴ回路３００のアドレス生成器３２０で生成したデータ、すなわち期待値を比較する事により、不良となっているかどうかがわかる。なお、前述したように、不良解析用レジスタ群４２０を構成する不良解析用レジスタの数は、通常セル領域として使用されるＩ／Ｏ部の数に等しい。したがって、救済処理が実行される前のＳＲＡＭマクロ２００の場合、マルチプレクサ群４１０は、通常セル領域のＩ／Ｏ部から出力されるデータのみを不良解析用レジスタ群４２０に格納するように入力元Ｉ／Ｏ部を選択する。また、救済処理が実行されているＳＲＡＭマクロ２００の場合、マルチプレクサ群４１０の機能により、救済処理されたＩ／Ｏ部を除く通常セル領域およびスペアセル領域のＩ／Ｏ部から出力されるデータを不良解析用レジスタ群４２０に格納するように、入力元のＩ／Ｏ部を選択する。例えば、Ｉ／Ｏ部０が救済処理されている場合は、マルチプレクサにより選択されて不良解析用レジスタ[０]にＩ／Ｏ部１のサブメモリアレイ２１０から出力されたデータが入る。そして、不良解析用レジスタ[１]、不良解析用レジスタ[２]、不良解析用レジスタ[３]に夫々Ｉ／Ｏ部２、Ｉ／Ｏ部３、スペアセルであるＩ／Ｏ部４から出力されたデータが入る。
【００２５】
複数のサブメモリアレイ２１０にかかるＢＩＳＴ結果は順次シリアルにテスタにより外部に取り出され、取り出された結果に基づいてサブメモリアレイ２１０内の不良箇所を示すＦＢＭが作成される。ＢＩＳＴ結果が取り出される順番に対応して論理アドレスが割り振られる。例えば、一つのメモリカラー４００からシリアルに取り出されるＢＩＳＴ結果に、先頭（最初に出力されるセルアレイのＢＩＳＴ結果）を０とし、出力される順番に各ＢＩＳＴ結果に１ずつインクリメントした値が論理アドレスとして割り振られる。すなわち、論理アドレスは１次元配列の情報となる。論理アドレスの具体例については後ほど説明する。
【００２６】
特許文献１に開示されているようなＦＢＭを作成する従来の方法によれば、不良メモリセルの論理アドレスをシステムＬＳＩチップ１０００上のメモリマクロ２００内におけるメモリセルの物理的レイアウトに対応付けてセル領域単位毎に２次元表示するための２次元座標値である物理アドレスに変換して表示する。しかしながら、論理アドレスは、前記したように、メモリカラー４００からＢＩＳＴ結果が取り出された順番としての情報としての性質しか有しないものであって、Ｉ／Ｏアドレスや救済されたＩ／Ｏ部に関する情報は含まれていない。したがって、スペアセル領域を有するＳＲＡＭマクロ２００にかかる不良メモリセルの箇所を示すＦＢＭを作成する際に単に論理アドレスから物理アドレスに変換するようにすると、図６、図７にて説明するような問題が生じる。
【００２７】
図６は、救済処理前に収集したＢＩＳＴ結果に基づいてＦＢＭが作成される様子を説明する図である。不良解析用レジスタ[０]〜[３]には夫々Ｉ／Ｏ部０〜３の読み出しデータが格納されるので、Ｉ／Ｏ部０〜３のサブメモリアレイ２１０にかかるＢＩＳＴ結果がシリアルに出力され、ＢＩＳＴ結果にはこの出力順番に基づいた物理アドレスが割り振られる。論理アドレスを物理アドレスに変換すると、この結果からＩ／Ｏ部０〜３のサブメモリアレイ２１０の配列および夫々のサブメモリアレイ２１０におけるメモリセルのマトリクス配列に対応したＦＢＭ５００が得られる。このＦＢＭ５００におけるＩ／Ｏ部０〜３のサブメモリアレイ２１０の表示の配列が実際のＳＲＡＭマクロにおけるＩ／Ｏ部０〜３のサブメモリアレイ２１０の配列に対応している。このＦＢＭ表示からＩ／Ｏ部１およびＩ／Ｏ部３のサブメモリアレイ２１０に不良箇所があるのが簡単にわかるが、Ｉ／Ｏ部４のサブメモリアレイ２１０の状態が表示されていないため、Ｉ／Ｏ部４のサブメモリアレイ２１０の不良メモリセルの箇所、すなわちスペアブロックの状態を知ることができない。
【００２８】
図７は、Ｉ／Ｏ部１を救済処理した後に収集したＢＩＳＴ結果に基づいてＦＢＭが作成される様子を説明する図である。Ｉ／Ｏ部１が救済処理されたことによって、不良解析用レジスタ[０]〜[３]には夫々Ｉ／Ｏ部０、２、３、４の読み出しデータが入力されるので、Ｉ／Ｏ部０、２、３、４、のサブメモリアレイ２１０にかかるＢＩＳＴ結果が１次元配列で出力される。この１次元配列で出力される結果の論理アドレスは、前記したようにＩ／Ｏアドレスの情報を含んでいないため、論理アドレスを物理アドレスに変換することによってこの結果からＦＢＭ５００を作成して表示させると、Ｉ／Ｏ部０の状態の右側にＩ／Ｏ部２の状態が表示され、Ｉ／Ｏ部２の状態の右側にＩ／Ｏ部３、Ｉ／Ｏ部３の状態の右側にスペアセルであるＩ／Ｏ部４の状態が表示されることとなる。このＦＢＭ５００だけを見た場合、どのＩ／Ｏ部が救済処置されたのかわからない。また、救済処置されたＩ／Ｏ部がＩ／Ｏ部１であるとわかったとしても、Ｉ／Ｏ部１のサブメモリアレイ２１０の状態は表示されていないので、このサブメモリアレイ２１０の状態を知ることもできない。
【００２９】
つまり、従来の方法によれば、スペアセル付きＳＲＡＭマクロのメモリアレイ全体のＢＩＳＴ結果を取得してＦＢＭを作成することができない上、救済処置済みのサブメモリアレイがある場合、ＦＢＭの座標系では救済処置されたサブメモリアレイの部分に対応する領域が削除されて表示されるので、使用者にとってＦＢＭ上の位置とスペアセル付きＳＲＡＭマクロにおけるメモリアレイの位置との対応付けが難しいという問題があった。ＦＢＭ上の位置とスペアセル付きＳＲＡＭマクロにおけるメモリアレイの位置との対応付けが難しいため、ＦＢＭに基づいて物理解析を行う場合に解析位置を間違えることがあった。本発明の実施の形態は、スペアセル付きＳＲＡＭマクロのメモリアレイ全体のＦＢＭを作成するようにしたことが主たる特徴となっている。
【００３０】
図８は本実施形態の不良解析方法を説明するフローチャートである。図９はこの不良解析方法に使用される不良解析システムの構成を説明するブロック図である。図９に示すように、不良解析システム１０は、回路設計情報、電気テスト結果、および救済Ｉ／Ｏ情報の入力を受け付ける入力部１と、入力部１が受け付けた回路設計情報からマクロ構成情報である通常セル領域のＩ／Ｏ数、ロウ数、カラム数、スペアセル領域のＩ／Ｏ数、および向き情報を抽出するマクロ内セル配置情報抽出部２と、入力部１が受け付けた電気テスト結果およびマクロ内セル配置情報抽出部２が抽出したマクロ構成情報に基づいて論理アドレスを物理アドレスに変換してＦＢＭを作成するＦＢＭ作成部３と、入力部１が受け付けた救済Ｉ／Ｏ情報に基づいて救済処置されているＩ／Ｏ部が有するセルアレイのＦＢＭ上の物理アドレス（救済領域アドレス）を求める救済領域特定部４と、救済領域アドレスに基づいて、スペアセル領域のＩ／Ｏ部、救済処置されたＩ／Ｏ部および救済処置されていないＩ／Ｏ部を識別可能に、前記作成されたＦＢＭを表示装置などに出力するＦＢＭ出力部５と、を備えている。本実施形態の不良解析方法は、図９に示す不良解析システム１０を用いて、以下のようにして行われる。
【００３１】
図８に示すように、まず、使用者は、システムＬＳＩチップの回路設計情報とこのシステムＬＳＩチップに搭載されているＳＲＡＭマクロのうち、ＦＢＭ作成対象のＳＲＡＭマクロを指定する入力を行う（ステップＳ１）。入力部１がステップＳ１にて入力された回路設計情報およびＳＲＡＭマクロの指定を受け付けると、マクロ内セル配置情報抽出部２は、入力された回路設計情報から指定されたＳＲＡＭマクロのマクロ構成情報を抽出する（ステップＳ２）。
【００３２】
続いて、ＦＢＭ作成対象のＳＲＡＭマクロがスペア付きＳＲＡＭマクロではない場合（ステップＳ３、Ｎｏ）、使用者は、テスタを用いてＦＢＭ作成対象のＳＲＡＭマクロから通常セル領域の電気テスト結果を収集して入力部１に入力する（ステップＳ４）。ＦＢＭ作成部３は、入力部１が受け付けた論理アドレス配列の電気テスト結果（ＢＩＳＴ結果）と、マクロ構成情報と、に基づいてＦＢＭを作成する（ステップＳ９）。ＦＢＭ作成部３がＦＢＭを作成するときに行う論理アドレスから物理アドレスに変換する手法の詳細については後ほど具体例を用いて説明する。
【００３３】
ＦＢＭ作成対象のＳＲＡＭマクロがスペア付きＳＲＡＭマクロである場合（ステップＳ３、Ｙｅｓ）、使用者は、テスタを用いてＦＢＭ作成対象のＳＲＡＭマクロから通常セル領域およびスペアセル領域を含む全てのセル領域のメモリセルの電気テスト結果（ＢＩＳＴ結果）を収集し、収集した論理アドレスで配置されている電気テスト結果を入力する（ステップＳ５）。
【００３４】
ここで、スペアセル付きＳＲＡＭマクロを有するメモリマクロシステムは、予め、通常セル領域およびスペアセル領域の電気テスト結果をテスタで収集可能になるように構成しておく。図１０は、本実施の形態のメモリマクロシステムの構成を説明するブロック図である。
【００３５】
図１０に示すように、このＳＲＡＭマクロのメモリカラー４０１は、図４にて説明した従来のＳＲＡＭマクロのメモリカラー４００の構成に、スペアセル領域用の不良解析用レジスタおよび比較器が追加され、かつフラグレジスタは通常セルだけでなくスペアセル領域用の比較器からの比較結果を格納する容量を有する構成となっている。ＢＩＳＴ回路３００およびＢＩＳＴ回路３００が備える各構成要素は図４にて説明したものと同等である。図１０において、Ｉ／Ｏ部０〜４と不良解析用レジスタ群４２１を構成する５つの不良解析用レジスタ[０]〜[４]との間に介在するマルチプレクサ群４１０は、Ｉ／Ｏ部０〜４のテスト結果が夫々不良解析用レジスタ[０]〜[４]に入るように設定されている。あるいはマルチプレクサ群４１０を省略し、Ｉ／Ｏ部０〜４を夫々不良解析用レジスタ[０]〜[４]に接続し、Ｉ／Ｏ部０〜４からの出力が夫々直接不良解析用レジスタ[０]〜[４]に入力されるように構成してもよい。不良解析用レジスタ[０]〜[４]に入力されたＩ／Ｏ部０〜４からの出力は、データ生成器３３０から生成されたデータ期待値と、比較器群４３１を構成する５つの比較器によって夫々比較され、比較結果がフラグレジスタ４４１に保持される。フラグレジスタ４４１に保持された出力データは、ＢＩＳＴ回路内の結果解析器３５０に入力され、最終的なＢＩＳＴ結果が出力される。つまり、図１０に示すメモリマクロシステムの構成は、全ての通常セル領域およびスペアセル領域を含めた全てのＩ／Ｏ部の電気テスト結果がＢＩＳＴ結果として出力され、テスタにより、論理アドレスに基づく配列で出力されるＢＩＳＴ結果を収集することが可能に構成されていることがわかる。
【００３６】
図８に戻り、ステップＳ５の後、使用者は、ＦＢＭ作成対象のＳＲＡＭマクロが救済処置済みか否かを判定する（ステップＳ６）。具体的には、使用者がテスタを用いてシステムＬＳＩチップ１０００に搭載されたリダンダンシ回路のヒューズ情報を読み、ヒューズ情報にＦＢＭ作成対象のＳＲＡＭマクロの通常セル領域のＩ／Ｏ部のＩ／Ｏアドレスが記憶されていた場合、ＦＢＭ作成対象のＳＲＡＭマクロが救済処置済みであると判定し（ステップＳ６、Ｙｅｓ）、使用者は、ヒューズ情報に記憶されているＩ／Ｏアドレスを救済Ｉ／Ｏ情報として入力する（ステップＳ７）。すると、救済領域特定部４は、入力部１が受け付けた救済Ｉ／Ｏ情報としてのＩ／Ｏアドレスを救済領域アドレスに変換する（ステップＳ８）。そして、ステップＳ９に移行する。
【００３７】
ステップＳ６において、ヒューズ情報にＦＢＭ作成対象のＳＲＡＭマクロの通常セル領域のＩ／Ｏ部のＩ／Ｏアドレスが記憶されていなかった場合、ＦＢＭ作成対象のＳＲＡＭマクロが救済処置前であると判定し（ステップＳ６、Ｎｏ）、ステップＳ７およびステップＳ８の動作をスキップしてステップＳ９に移行する。
【００３８】
ステップＳ９に続いて、ＦＢＭ出力部５は、ＦＢＭ作成部３により作成されたＦＢＭを表示装置上に表示出力し（ステップＳ１０）、さらに、ＦＢＭ出力部５は、スペアセルつきＳＲＡＭマクロのＦＢＭを出力している場合、スペアセル領域を明示し、救済処理されたＩ／Ｏ部がある場合、救済領域特定部４により求められた救済領域アドレスの部分を明示する（ステップＳ１１）。スペアセル領域および救済領域の明示方法としては、例えば、着色表示、色反転表示、点滅表示など、通常セル領域と異なることがわかるような表示方法であればどのような表示方法で明示するようにしてもよい。
【００３９】
次に、図１１および図１２を参照して、上記説明したステップを実行することによりＦＢＭが作成される一例を、論理アドレスから物理アドレスを作成する手法を具体的に示しつつ説明する。図１１は本発明の実施の形態よりＦＢＭが作成される様子を説明する図である。ＳＲＡＭマクロ２００の向きは「Ｎ」配置である。
【００４０】
まず、マクロ内セル配置情報抽出部２がステップＳ２において回路設計情報から抽出したマクロ構成情報は、通常セル領域Ｉ／Ｏ数が４、ロウ数が１６、カラム数が８、スペアセル領域のＩ／Ｏ数が１、向き情報が「Ｎ」配置、となる。
【００４１】
次に、通常セル領域であるＩ／Ｏ部０〜３とスペアセル領域であるＩ／Ｏ部４の電気テスト結果をテスタで収集する。図１２は、図１１に示したＳＲＡＭマクロ２００に含まれる各メモリセルの電気テスト結果に対する論理アドレスの割り当ての一例を説明する図である。論理アドレスは、どのような向きでレイアウトされているＳＲＡＭマクロであっても、構成する複数のＩ／Ｏ部のサブメモリアレイ２１０を一つの塊とみなし、カラムデコーダ２３０を紙面下側に見て、上端のメモリセルのうち原点マーク側の端のメモリセルが０となり、原点マーク側でない側の向きに向かって昇順になるように割り振られる。すなわち、図示するように、各Ｉ／Ｏ部のサブメモリアレイ２１０の各行のメモリセルには、右方向に昇順となるように論理アドレスが割り当てられ、最も右側のメモリセルの次の論理アドレスは、右隣のＩ／Ｏ部のサブメモリアレイ２１０の同一行の最も左側のメモリセルに割り当てられる。Ｉ／Ｏ部４の最も右側のメモリセルの次の論理アドレスは、Ｉ／Ｏ部０における同一の行の１段下の行の最も左側のメモリセルに割り当てられる。Ｉ／Ｏ部０の左上のメモリセルの論理アドレスが０となっている。
【００４２】
ＦＢＭ作成部３では、上記マクロ構成情報に基づいて、不良メモリセルの論理アドレスを物理アドレスへ変換し、ＦＢＭデータを作成する。図１２のように配列されている論理アドレスは、ＦＢＭ座標における左上を原点（０、０）とする物理アドレス（ｘ、ｙ）との間に以下の関係がある。すなわち、
論理アドレス＝ｘ＋ｙ×（カラム数）×（（通常セル領域のＩ／Ｏ数）＋（スペアセル領域のＩ／Ｏ数））    （１）
０≦ｘ≦（カラム数）×（（通常セル領域のＩ／Ｏ数）＋（スペアセル領域のＩ／Ｏ数））−１    （２）
０≦ｙ≦（ロウ数）−１    （３）
【００４３】
式（１）〜式（３）の関係を使用することにより、論理アドレスから物理アドレスへの変換が行われる。ＳＲＡＭマクロ２００を示す矩形領域の座標をＦＢＭ表示における左上の端（始点）と右下の端（終点）との２点により表現すると、始点は（０、０）となり、終点の物理アドレスは以下の通りとなる。
終点ｘ座標：｛（通常セル領域Ｉ／Ｏ数）＋（スペアＩ／Ｏ数）｝×（カラム数）−１＝（４＋１）＋８−１＝３９、
終点ｙ座標：（ロウ数）−１＝１５
つまり、ＳＲＡＭマクロ２００が備えるメモリセルの各メモリセルの位置は、始点（０、０）、終点（３９、１５）の矩形領域の中に表現される。
【００４４】
また、ＦＢＭ作成部３では以下の変換を行い、上記説明したＦＢＭ座標系におけるスペアセル領域（Ｉ／Ｏ部４のサブメモリアレイ２１０）の座標を算出する。すなわち、
スペアセル領域始点ｘ座標：（スペアセル領域のＩ／Ｏアドレス）×（カラム数）−１＝４×８−１＝３１
スペアセル領域始点ｙ座標：０
スペアセル領域終点ｘ座標：｛（スペアセル領域のＩ／Ｏアドレス）＋１｝×（カラム数）−１＝（４＋１）×８−１＝３９
スペアセル領域終点ｙ座標：（ロウ数）−１＝１６−１＝１５
つまり、スペアセル領域であるＩ／Ｏ部４の不良メモリセルの箇所は、始点（３１、０）、終点（３９、１５）の矩形領域の中に表現される。
【００４５】
そして、テスタにより救済Ｉ／Ｏ情報としてＩ／Ｏアドレス「１」が収集されるとすると、救済領域特定部４は、ステップＳ８において以下の変換を行い、救済領域アドレスすなわちＦＢＭ表示上の救済領域の座標を算出する。
救済領域始点ｘ座標：（救済処置されたＩ／Ｏ部アドレス）×（カラム数）−１＝１×８−１＝７
救済領域始点ｙ座標：０
救済領域終点ｙ座標：｛（救済処置されたＩ／Ｏ部アドレス）＋１｝×（カラム数）−１＝（１＋１）×８−１＝１５
救済領域終点ｙ座標：（ロウ数）−１＝１６−１＝１５
つまり、救済処置されたＩ／Ｏ部１の不良メモリセルの箇所は、始点（７、０）、終点（１５、１５）の矩形領域の中に表現される。
【００４６】
最後に、ＦＢＭ出力部５は、図１１の５０１に示すように、スペアセル領域である始点（３１、０）、終点（３９、１５）の矩形領域と、救済処置されたセル領域すなわちＩ／Ｏ部１の箇所に対応する始点（７、０）、終点（１５、１５）の矩形領域を、夫々救済処置されていないＩ／Ｏ部と識別可能なように表示される。これにより、Ｉ／Ｏ部０〜３およびスペアセル領域であるＩ／Ｏ部４は、実際の各Ｉ／Ｏ部の配置順番を保存したままＦＢＭ表示される。したがって、使用者は、ＦＢＭに表示された不良箇所と実際のＳＲＡＭマクロにおける不良箇所とを簡単に対応付けることができる。つまり、従来のように救済処置前か後かおよびどのセルが救済処置されたかに応じてＦＢＭ上において表示されている不良箇所の位置の解釈を変える必要がなくなる。したがって、解析対象の位置を間違うケースを減らすことができる。また、ＦＢＭ出力部５は、さらに上記座標算出したスペアセル領域および救済処置された領域を明示する。これにより、使用者は、スペアセル領域の不良箇所を知ることができる。また、救済処置されたＩ／Ｏ部がある場合、救済処置されたＩ／Ｏ部の不良箇所を知ることができる。
【００４７】
ここで、仮に、ＦＢＭ作成対象のＳＲＡＭマクロが配置「Ｎ」以外の配置でレイアウトされている場合、ＦＢＭ作成部３は、いったん基準配置（配置「Ｎ」）の座標値を上記説明した手法で仮のＦＢＭ座標値として求め、作成した仮のＦＢＭ座標値に対し、向き情報に基づく以下の関係を用いて回転及び／または反転する変換を行って最終的なＦＢＭ座標値を求める。
【００４８】
最終的なＦＢＭ座標値を(Ｘ、Ｙ)とし、仮のＦＢＭ座標値を（ｘ、ｙ）とすると、配置「ＦＳ」のＳＲＡＭマクロの場合、
Ｘ＝ｘ、
Ｙ＝（ロウ数）−ｙ−１
の関係がある。配置「ＦＮ」のＳＲＡＭマクロの場合、
Ｘ＝｛（通常セル領域Ｉ／Ｏ数）＋（スペアＩ／Ｏ数）｝×（カラム数）−ｘ−１、
Ｙ＝ｙ
の関係がある。配置「Ｓ」のＳＲＡＭマクロの場合、
Ｘ＝｛（通常セル領域Ｉ／Ｏ数）＋（スペアＩ／Ｏ数）｝×（カラム数）−ｘ−１、
Ｙ＝（ロウ数）−ｙ−１
の関係がある。配置「Ｅ」のＳＲＡＭマクロの場合、
Ｘ＝ｙ、
Ｙ＝ｘ
の関係がある。配置「ＦＥ」のＳＲＡＭマクロの場合、
Ｘ＝（ロウ数）−ｙ−１、
Ｙ＝ｘ
の関係がある。配置「Ｗ」のＳＲＡＭマクロの場合、
Ｘ＝（ロウ数）−ｙ−１、
Ｙ＝｛（通常セル領域Ｉ／Ｏ数）＋（スペアＩ／Ｏ数）｝×（カラム数）−ｘ−１
の関係がある。配置「ＦＷ」のＳＲＡＭマクロの場合、
Ｘ＝ｙ、
Ｙ＝｛（通常セル領域Ｉ／Ｏ数）＋（スペアＩ／Ｏ数）｝×（カラム数）−ｘ−１
の関係がある。
【００４９】
以上の関係を利用して仮のＦＢＭ座標値（ｘ、ｙ）を最終的なＦＢＭ座標値（Ｘ、Ｙ）に変換することによって、どのような向きでレイアウトされているＳＲＡＭマクロであってもシステムＬＳＩチップ上の配置に対応した物理アドレスを算出することができる。救済領域アドレスおよびスペアセル領域のアドレスも上記関係を用いて変換されるようにする。
【００５０】
なお、以上の説明においては、リダンダンシ回路には、不良Ｉ／Ｏアドレスを記憶する部分として、ヒューズの代わりにＥＥＰＲＯＭやＥＰＲＯＭのような不揮発性記憶素子を用いるように構成されているものもある。その場合、使用者はテスタを用いてこの不揮発性記憶素子に記憶されている不良Ｉ／Ｏアドレスを読み取り、救済Ｉ／Ｏ情報とするとよい。
【００５１】
また、本発明の実施の形態の不良解析システム１０を、ＣＰＵなどの制御装置と、ＲＯＭ（Read  Only  Memory）やＲＡＭなどの記憶装置と、ＨＤＤ、ＣＤドライブ装置などの外部記憶装置と、ディスプレイ装置などの表示装置と、キーボードやマウスなどの入力装置とを備える通常のコンピュータを利用して実現するようにしてもよい。
【００５２】
本発明の実施の形態の不良解析システム１０で実行される不良解析プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録されて提供される。
【００５３】
また、本発明の実施の形態の不良解析システム１０で実行される不良解析プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の不良解析システム１０で実行される不良解析プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
【００５４】
また、本発明の実施の形態の不良解析プログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。本発明の実施の形態の不良解析システム１０で実行される不良解析プログラムは、上述した各構成要素（入力部１、マクロ内セル配置情報抽出部２、ＦＢＭ作成部３、救済領域特定部４、およびＦＢＭ出力部５）を含むモジュール構成となっており、実際のハードウェアとしてはＣＰＵ（プロセッサ）が上記記憶媒体から不良解析プログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、入力部１、マクロ内セル配置情報抽出部２、ＦＢＭ作成部３、救済領域特定部４、およびＦＢＭ出力部５が主記憶装置上に生成されるようになっている。
【００５５】
また、テスタまたはテスタの制御装置が通常のコンピュータとしての構成を備えている場合、本発明の実施の形態の不良解析プログラムをこのテスタまたはテスタの制御装置としてのコンピュータで実行することにより本発明の実施の形態の不良解析システム１０を実現するようにしてもよい。
【００５６】
また、ＦＢＭ出力部５は表示装置にＦＢＭを出力する、として説明したが、本発明の実施の形態の不良解析システム１０がプリンタなどの印刷装置に接続されている場合、この印刷装置に出力するようにしてもよい。また、ＦＢＭ出力部５は、表示装置や印刷装置に出力可能な画像データまたは画像データに相当するデータとして外部記憶装置に出力するようにしてもよい。
【００５７】
以上述べたように、本発明の実施の形態によれば、メモリマクロに配置された全てのセル領域に含まれるメモリセルの電気テスト結果をシリアルに収集し、電気テスト結果の収集順に対応する論理アドレスを物理的レイアウトに対応付けてセル領域単位毎に２次元表示するための２次元座標値である物理アドレスに変換し、通常セル領域とスペアセル領域とが識別可能なように電気テスト結果を２次元座標値に基づいて表示するようにしたので、ＦＢＭに表示された不良箇所と実際のＳＲＡＭマクロにおける不良箇所とを簡単に対応付けることができるので、使用者にとってわかりやすいＦＢＭを作成することができるようになる。また、どのセル領域が救済されたかを示す救済セル領域情報に基づいて、救済処置された通常セル領域と救済処置されていない通常セル領域とが識別可能なように表示するようにしたので、使用者は、救済処置の前か後か、および救済処置されたセル領域の状態を知ることができるので、使用者にとってわかりやすいＦＢＭを作成することができるようになる。また、電気テスト結果の収集順に対応する配列情報を基準配置に基づく物理アドレスに変換し、前記基準配置に基づく物理アドレスを向き情報に基づいて回転及び／または反転することによってＦＢＭ作成対象のメモリマクロの配置に対応した２次元座標値を算出するようにしたので、どのような向きでレイアウトされているＳＲＡＭマクロであってもシステムＬＳＩチップ上の配置に対応したＦＢＭを作成することができる。
【符号の説明】
【００５８】
１  入力部、２  マクロ内セル配置情報抽出部、３  ＦＢＭ作成部、４  救済領域特定部、５  出力部、１０  不良解析システム、１００〜１１３  ＳＲＡＭマクロ、２００  ＳＲＡＭマクロ、２１０  サブメモリアレイ、２２０  ロウデコーダ、２３０  カラムデコーダ、３００  ＢＩＳＴ回路、３１０  ＢＩＳＴ制御回路、３２０  アドレス生成器、３３０  データ生成器、３４０  制御信号生成器、３５０  結果解析器、４００  メモリカラー、４１０  マルチプレクサ群、４２０、４２１  不良解析用レジスタ群、４３０、４３１  比較器群、４４０、４４１  フラグレジスタ、５００、５０１  ＦＢＭ、１０００  システムＬＳＩチップ。
【図１】
2010192026.tif 000003
【図２】
2010192026.tif 000004
【図３】
2010192026.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010192026.tif 000010
【図９】
2010192026.tif 000011
【図１０】
2010192026.tif 000012
【図１１】
2010192026.tif 000013
【図１２】
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