(57)【要約】【課題】ゲート電極を有する薄膜ＰＩＮダイオード素子における暗電流を低減して低い照度の検出を可能にする。【解決手段】薄膜ＰＩＮダイオード素子は、ｐ型不純物（ボロンなど）が注入されたｐ領域Ｐ、ｎ型不純物（リンなど）が注入されたｎ領域Ｎ、および各領域に挟持されたｉ領域Ｉを有する半導体島１と、ｐ領域Ｐに接続されたアノード電極２と、ｎ領域Ｎに接続されたカソード電極３と、ｉ領域Ｉにオーバーラップする主要部５を含むゲート電極６と、を有し、半導体島１のエッジ１００が、ゲート電極６にオーバーラップするエッジ部分１０１を含み、エッジ部分１０１の長さが、主要部５のｐ領域Ｐからｎ領域Ｎに向かう方向の長さ５Ｌより長い。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型不純物が注入されたｐ領域、ｎ型不純物が注入されたｎ領域、および前記各領域に挟持されたｉ領域を有する半導体島と、
前記ｐ領域に接続されたアノード電極と、
前記ｎ領域に接続されたカソード電極と、
前記ｉ領域上に絶縁膜を介して配置された主要部を含むゲート電極と、
を有し、
前記半導体島のエッジが、前記ゲート電極の下に位置するエッジ部分を含み、
前記エッジ部分の長さが、前記主要部の前記ｐ領域から前記ｎ領域に向かう方向の長さより長い
ことを特徴とする薄膜ＰＩＮダイオード素子。
【請求項２】
前記ｐ領域と前記ｉ領域の間に前記ｐ領域の不純物濃度より低い不純物濃度でｐ型不純物が注入されたｐ領域を有する、または、前記ｎ領域と前記ｉ領域の間に前記ｎ領域の不純物濃度より低い不純物濃度でｎ型不純物が注入されたｎ領域を有する
ことを特徴とする請求項１記載の薄膜ＰＩＮダイオード素子。  
【請求項３】
前記ｉ領域の一部が、前記主要部から外れて配置されている
ことを特徴とする請求項１記載の薄膜ＰＩＮダイオード素子。
【請求項４】
前記ゲート電極を２つ有し、前記一方のゲート電極の主要部が前記ｐ領域と前記ｉ領域の境界上に絶縁膜を介して配置され、前記他方のゲート電極の主要部が前記ｎ領域と前記ｉ領域の境界上に絶縁膜を介して配置された
ことを特徴とする請求項１記載の薄膜ＰＩＮダイオード素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜ＰＩＮダイオード素子に関するものである。
【背景技術】
【０００２】
薄膜ＰＩＮ(p-intrinsic-n) ダイオード素子に逆バイアスを印加し、光を照射すると、光により生じるリーク電流（光電流）が照度に応じて変化する。つまり、薄膜ＰＩＮダイオード素子は、照度を検出でき、光センサとして利用される。また、ゲート電極を有する薄膜ＰＩＮダイオード素子では、ゲート電極に電圧を印加して、光電流の挙動を制御することができる。
【特許文献１】特開平４−２９１９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１０は、ゲート電極を有する薄膜ＰＩＮダイオード素子の概略的な平面図である。薄膜ＰＩＮダイオード素子の半導体島１は、ｐ領域Ｐ、ｎ領域Ｎ、ｐ領域Ｐとｎ領域Ｎに挟持されたｉ領域Ｉを有する。ｐ領域Ｐ、ｎ領域Ｎは、それぞれアノード電極２、カソード電極３に接続される。半導体島１のエッジ１００が、ゲート電極６の下に位置するエッジ部分１０１を含む場合、このエッジ部分１０１で暗電流が発生する。一方、光電流は、照度が低い場合、エッジ部分１０１の暗電流に比べて非常に小さい。
【０００４】
図１１は、薄膜ＰＩＮダイオード素子の特性を示すグラフである。照度が低い場合、薄膜ＰＩＮダイオード素子を流れる電流の大部分が暗電流なため、照度および光電流が変化しても、薄膜ＰＩＮダイオード素子の電流は殆ど変化しない。つまり、ゲート電極を有する薄膜ＰＩＮダイオード素子は、低い照度を検出できないという問題があった。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、ゲート電極を有する薄膜ＰＩＮダイオード素子における暗電流を低減して低い照度の検出を可能にすることを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明の薄膜ＰＩＮダイオード素子は、ｐ型不純物が注入されたｐ領域、ｎ型不純物が注入されたｎ領域、および前記各領域に挟持されたｉ領域を有する半導体島と、前記ｐ領域に接続されたアノード電極と、前記ｎ領域に接続されたカソード電極と、前記ｉ領域上に絶縁膜を介して配置された主要部を含むゲート電極と、を有し、前記半導体島のエッジが、前記ゲート電極の下に位置するエッジ部分を含み、前記エッジ部分の長さが、前記主要部の前記ｐ領域から前記ｎ領域に向かう方向の長さより長い
ことを特徴とする。
【０００７】
本発明によれば、ゲート電極の下に位置するエッジ部分の長さが、ゲート電極の主要部のｐ領域からｎ領域に向かう方向の長さより長いので、暗電流が低減されて、低い照度の場合であっても、薄膜ＰＩＮダイオード素子を流れる電流の殆どが光電流となり、その光電流が照度により変化し、薄膜ＰＩＮダイオード素子の電流も同様に変化する。すなわち、本発明の薄膜ＰＩＮダイオード素子によれば、低い照度の検出が可能となる。
【発明の効果】
【０００８】
本発明の薄膜ダイオード素子によれば、ゲート電極の下に位置するエッジ部分の長さを、ゲート電極の主要部のｐ領域からｎ領域に向かう方向の長さより長くしたことで、暗電流が低減され、低い照度の検出が可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
［第１の実施の形態］
図１（ａ）は、第１の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な平面図であり、図１（ｂ）、図（ｃ）は、図１（ａ）のＡＡ線、ＢＢ線の沿う断面を示す概略的な断面図である。
【００１１】
薄膜ＰＩＮダイオード素子は、ｐ型不純物（ボロンなど）が注入されたｐ領域Ｐ、ｎ型不純物（リンなど）が注入されたｎ領域Ｎ、および各領域に挟持されたｉ領域Ｉを有する半導体島１と、ｐ領域Ｐに接続されたアノード電極２と、ｎ領域Ｎに接続されたカソード電極３と、ｉ領域Ｉ上に絶縁膜である酸化シリコン膜１１を介して配置された主要部５を含むゲート電極６と、を有し、半導体島１のエッジ１００が、ゲート電極６の下に位置するエッジ部分１０１を含み、エッジ部分１０１の長さが、主要部５のｐ領域Ｐからｎ領域Ｎに向かう方向の長さ５Ｌより長くなっている。
【００１２】
半導体島１は、例えば、ガラス基板１０の上のシリコン膜に形成された多結晶シリコンに上記の不純物を適宜注入することにより得られる。ｉ領域Ｉは、不純物をほとんど含まないか、ｐ領域やｎ領域に比べて低い濃度でボロンやリンなどを含む。
【００１３】
半導体島１が形成されたシリコン膜の上には、絶縁膜として酸化シリコン膜１１が形成される。酸化シリコン膜１１の上には、例えば、モリブデンタングステン合金からなるゲート電極６が形成される。
【００１４】
ゲート電極６が形成された酸化シリコン膜１１の上には、絶縁膜として酸化シリコン膜１２が形成される。酸化シリコン膜１２の上には、ｐ領域、ｎ領域のそれぞれに対応する位置に、例えば、モリブデン及びアルミ積層膜からなるアノード電極２、カソード電極３が形成される。アノード電極２、カソード電極３は、酸化シリコン膜１１と酸化シリコン膜１２に空けられたコンタクトホールを介してｐ領域、ｎ領域のそれぞれに接触するように形成される。図示しないが、アノード電極２、カソード電極３が形成された酸化シリコン膜１２上には、例えば、窒化シリコンからなる保護膜が形成される。
【００１５】
第１の実施の形態におけるゲート電極６はＨ型であり、主要部５はＨの横棒部分（図では縦）である。半導体島１のエッジ１００は、Ｈの各縦棒部分（図では横）の下に位置するエッジ部分１０１を含む。エッジ部分１０１の長さは、図における長さ１０１Ｌａと長さ１０１Ｌｂと長さ１０１Ｌｃの総和である。
【００１６】
図２は、図１に示す薄膜ＰＩＮダイオード素子に逆バイアスを印加し、ゲート電極６には電圧を印加し、薄膜ＰＩＮダイオード素子に光を照射したときの、照度と薄膜ＰＩＮダイオード素子の電流の関係を示すグラフである。図には、従来の薄膜ＰＩＮダイオード素子の特性が併記されている。
【００１７】
薄膜ＰＩＮダイオード素子においては、照度が低い場合であっても、照度が変化すると電流も変化する。つまり、エッジ部分１０１の長さを長さ５Ｌより長くしたので、暗電流が低減されて、電流の殆どが光電流となり、その光電流が照度により変化し、薄膜ＰＩＮダイオード素子の電流も同様に変化するのである。すなわち、薄膜ＰＩＮダイオード素子によれば、低い照度の検出が可能となる。
【００１８】
図３（ａ）は、第１の実施の形態における変形例に係る薄膜ＰＩＮダイオード素子の概略的な平面図であり、図３（ｂ）、図３（ｃ）は、図３（ａ）のＣＣ線、ＤＤ線の沿う断面を示す概略的な断面図である。
【００１９】
図１の形態のゲート電極６はＨ型であったが、図３に示すように、ゲート電極６は、コの字型でもよい。半導体島１のエッジ１００は、コの各横棒部分の下に位置するエッジ部分１０１を含む。エッジ部分１０１の長さは、図における長さ１０１Ｌｅと長さ１０１Ｌｆの和である。
【００２０】
図４（ａ）は、図３と同様な変形例に係る薄膜ＰＩＮダイオード素子の概略的な平面図であり、図４（ｂ）、図４（ｃ）は、図４（ａ）のＥＥ線、ＦＦ線の沿う断面を示す概略的な断面図である。図４に示すように、ゲート電極６は、逆向きのコの字型でもよい。
【００２１】
図５（ａ）は、第１の実施の形態における別な変形例に係る薄膜ＰＩＮダイオード素子の概略的な平面図であり、図５（ｂ）、図５（ｃ）は、図５（ａ）のＧＧ線、ＨＨ線の沿う断面を示す概略的な断面図である。
【００２２】
図１、図３、図４のゲート電極６はＨ型、コの字型、逆向きのコの字型であったが、図５に示すように、ゲート電極６は、Ｚ型でもよい。半導体島１のエッジ１００は、Ｚの各横棒部分の下に位置するエッジ部分１０１を含む。エッジ部分１０１の長さは、図における長さ１０１Ｌｇと長さ１０１Ｌｈの和である。
【００２３】
各変形例においても、図１の薄膜ＰＩＮダイオード素子と同様に、暗電流を低減して低い照度を検出することができる。
【００２４】
［第２の実施の形態］
図６（ａ）は、第２の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な平面図であり、図６（ｂ）、図６（ｃ）は、図６（ａ）のＩＩ線、ＪＪ線の沿う断面を示す概略的な断面図である。
【００２５】
第１の実施の形態との差異は、第１の実施の形態における半導体島１が、ｐ領域Ｐ、領域Ｎおよびｉ領域Ｉのみを有するのに対し、第２の実施の形態における半導体１Ａは、ｎ領域Ｎとｉ領域Ｉの間にｎ領域Ｎの不純物濃度より低い不純物濃度でｎ型不純物が注入されたｎ領域ＬＤＤを有する点である。
【００２６】
または、図示しないが、ｎ領域ＬＤＤに代え、ｐ領域Ｐとｉ領域Ｉの間にｐ領域の不純物濃度より低い不純物濃度でｐ型不純物が注入されたｐ領域を有していてもよい。
【００２７】
第２の実施の形態においても、第１の実施の形態と同様に、暗電流を低減して低い照度を検出することができる。
【００２８】
［第３の実施の形態］
図７（ａ）は、第３の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な平面図であり、図７（ｂ）、図７（ｃ）は、図７（ａ）のＫＫ線、ＬＬ線の沿う断面を示す概略的な断面図である。
【００２９】
第１の実施の形態との差異は、第１の実施の形態におけるｉ領域Ｉの全てが主要部５の下方にあるのに対し、第３の実施の形態におけるｉ領域Ｉの一部は、主要部５から外れて配置されている点である。これにより、ｉ領域Ｉを広くでき、薄膜ＰＩＮダイオード素子の感度を高めることができる。
【００３０】
第３の実施の形態においても、第１の実施の形態と同様に、暗電流を低減して低い照度を検出することができる。
【００３１】
［第４の実施の形態］
図８（ａ）は、第４の実施の形態に係る薄膜ＰＩＮダイオード素子の概略的な平面図であり、図８（ｂ）、図８（ｃ）は、図８（ａ）のＭＭ線、ＮＮ線の沿う断面を示す概略的な断面図である。
【００３２】
第１の実施の形態との差異は、第１の実施の形態におけるゲート電極６は１つだけなのに対し、第４の実施の形態に係る薄膜ＰＩＮダイオード素子は、ゲート電極６を２つ有し、一方のゲート電極６の主要部５がｐ領域Ｐとｉ領域Ｉの境界上に酸化シリコン膜１１を介して配置され、他方のゲート電極６の主要部５がｎ領域Ｎとｉ領域Ｉの境界上に酸化シリコン膜１１を介して配置された点である。各ゲート電極６は、例えば、コの字型で背中合わせに配置される。
【００３３】
図９は、薄膜ＰＩＮダイオード素子を含む照度測定回路の回路図である。電源Ｅは、薄膜ＰＩＮダイオード素子に逆バイアスを印加する。電源Ｅ＋は、ｎ領域Ｎとｉ領域Ｉの境界上に酸化シリコン膜１１を介して配置された主要部５を含むゲート電極６（図９のゲート電極６＋）に正電圧を印加し、電源Ｅ−は、ｐ領域Ｐとｉ領域Ｉの境界上に酸化シリコン膜１１を介して配置された主要部５を含むゲート電極６（図９のゲート電極６−）に負電圧を印加する。
【００３４】
第４の実施の形態では、第１の実施の形態と同様に、暗電流を低減して低い照度を検出することができ、さらに、境界上に酸化シリコン膜１１を介して主要部５を配置したので、各境界における暗電流を低減することができる。
【図面の簡単な説明】
【００３５】
【図１】第１の実施の形態に係る薄膜ＰＩＮダイオード素子を示す図である。
【図２】図１の薄膜ＰＩＮダイオード素子の特性を示すグラフである。
【図３】第１の実施の形態における変形例に係る薄膜ＰＩＮダイオード素子を示す図である。
【図４】図３と同様な変形例に係る薄膜ＰＩＮダイオード素子を示す図である。
【図５】第１の実施の形態における別な変形例に係る薄膜ＰＩＮダイオード素子を示す図である。
【図６】第２の実施の形態に係る薄膜ＰＩＮダイオード素子を示す図である。
【図７】第３の実施の形態に係る薄膜ＰＩＮダイオード素子を示す図である。
【図８】第４の実施の形態に係る薄膜ＰＩＮダイオード素子を示す図である。
【図９】図８の薄膜ＰＩＮダイオード素子を含む照度測定回路の回路図である。
【図１０】従来のゲート電極を有する薄膜ＰＩＮダイオード素子の概略的な平面図である。
【図１１】図１０の薄膜ＰＩＮダイオード素子の特性を示すグラフである。
【符号の説明】
【００３６】
１  半導体島
２  アノード電極
３  カソード電極
１０  ガラス基板
１１、１２  酸化シリコン膜
１０  エッジ
１１１  エッジ部分
Ｐ  ｐ領域
Ｎ、ＬＤＤ  ｎ領域
Ｉ  ｉ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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