(57)【要約】      （修正有）【課題】メモリセルや、高電圧トランジスタや、高性能トランジスタなどの、異なるタイプのトランジスタを、同一基板上に形成することが可能なフラッシュメモリ等の半導体装置を提供する。【解決手段】高電圧トランジスタは、誘電膜２０で覆われた第１のポリシリコン層２２により形成される。誘電膜２０上の第２のポリシリコン層２４は、トランジスタのゲート２２上に側壁スペーサ２４を形成するためにエッチングされる。側壁スペーサ２４は、ソースおよびドレイン３２を形成し、そして、サブリソグラフィックな軽度にドープされたドレイン３４を画定するために使用される。スペーサ２４を取り除いた後、下地の誘電膜２０は、軽度にドープされたドレイン３４を保護することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に第１のポリシリコン層を積層し、パタン形成する工程と、
前記パタン形成された第１のポリシリコン層上に誘電膜を形成する工程と、
前記誘電膜上に第２のポリシリコン層を形成する工程と、
前記第２のポリシリコン層から側壁スペーサを形成する工程と、
前記基板と前記第１のポリシリコン層の側面との上に下地の前記誘電膜を残しながら、前記側壁スペーサを除去する工程と
を含んでなる方法。
【請求項２】
前記第１のポリシリコン層を用いて、メモリセルのゲートと周辺トランジスタのゲートを形成する工程を含む請求項１に記載の方法。
【請求項３】
前記周辺トランジスタのところでのみ、前記第２のポリシリコン層から側壁スペーサを形成する工程を含む請求項２に記載の方法。
【請求項４】
前記側壁スペーサをマスクとして用いて、前記周辺トランジスタの前記第１のポリシリコン層の最上部から前記誘電膜を除去する工程を含む請求項３に記載の方法。
【請求項５】
メモリアレイと、前記メモリアレイの外側に第１集合のトランジスタと、前記メモリアレイの外側に第２集合のトランジスタとを形成する工程を含み、前記第１集合のトランジスタは、前記第２集合のトランジスタよりも高電圧のトランジスタである請求項１に記載の方法。
【請求項６】
前記第２集合のトランジスタのゲートまたは前記メモリアレイのゲートを形成するよりも前に、前記高電圧トランジスタのゲートを形成する工程を含む請求項５に記載の方法。
【請求項７】
前記第１集合のトランジスタ上に側壁スペーサを形成する工程を含む請求項６に記載の方法。
【請求項８】
前記メモリアレイの第１のポリシリコン層上と、前記高電圧トランジスタの第１のポリシリコン層上に、前記誘電膜を形成する工程を含む請求項７に記載の方法。
【請求項９】
高電圧トランジスタ用に第１および第２の誘電膜を形成し、前記第２の誘電膜を前記メモリアレイ用の誘電膜として機能するように適用する工程を含む請求項８に記載の方法。
【請求項１０】
前記誘電膜をＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）スタックとして形成する工程を含む請求項１に記載の方法。
【請求項１１】
マイクロエレクトロニクス基板と、
前記基板内の軽度にドープされたドレインと、
前記基板内のソースおよびドレインと、
前記基板上のトランジスタゲートであって、該トランジスタゲートに前記軽度にドープされたドレインが自己整合するトランジスタゲートと、
前記軽度にドープされたドレインをカバーするが、前記ソースおよびドレインはカバーしない誘電膜であって、前記トランジスタゲートの側面をカバーする誘電膜と
を備えてなる装置。
【請求項１２】
前記誘電膜は、ＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）スタックである請求項１１に記載の装置。
【請求項１３】
前記軽度にドープされたドレインはサブリソグラフィック寸法を有する請求項１１に記載の装置。
【請求項１４】
前記基板上に形成されたメモリアレイを含み、前記トランジスタは前記メモリアレイの外側に配置されている請求項１１に記載の装置。
【請求項１５】
前記ＯＮＯスタックの最下層のみが前記トランジスタゲートの最上部に積層されている請求項１４に記載の装置。
【請求項１６】
前記ＯＮＯスタックの最下層のみが前記ソースおよびドレイン上に積層されている請求項１５に記載の装置。
【請求項１７】
当該装置は前記基板上にメモリアレイと周辺回路とを含み、前記周辺回路は第１集合のトランジスタと第２集合のトランジスタとを含み、前記第１集合のトランジスタは前記第２集合のトランジスタよりも高い電圧を有し、前記第１集合のトランジスタの１つは、前記ソースおよびドレインと、前記軽度にドープされたドレインをカバーするが前記ソースおよびドレインはカバーしない前記誘電膜とを有する、請求項１４に記載の装置。
【請求項１８】
前記第２集合のトランジスタは、前記第１集合のトランジスタよりも高性能である請求項１７に記載の装置。
【請求項１９】
前記ソースおよびドレインは、前記トランジスタゲートに自己整合している請求項１１に記載の装置。
【請求項２０】
前記誘電膜は、前記軽度にドープされたドレインをサリサイド形成から保護している請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一の集積回路ウェハ上に異なるタイプのトランジスタを形成するための技術に関する。
【背景技術】
【０００２】
フラッシュメモリなどのマイクロエレクトロニクスメモリを製造する過程で、フラッシュメモリアレイを制御するために追加の回路も必要とされることがある。フラッシュメモリアレイは、アレイの周辺領域または外部領域と呼ばれうるものに含まれる制御回路の制御の下に操作されるフラッシュメモリセルのマトリックスを含みうる。
【０００３】
これらの周辺回路は、比較的低電圧の高性能トランジスタと比較的高電圧のトランジスタを含む、異なるタイプのトランジスタを含みうる。これらのトランジスタの特性は、互いに異なるほかに、メモリセルの特性とも異なる。よって、これらのデバイスの全てが同一ウェハ上に形成される場合でも、それらを製造するために使用されるプロセスも異なることが有利である。
【図面の簡単な説明】
【０００４】
【図１】本発明の実施の一形態による装置の製造の早期段階における拡大部分断面図である。
【図２】本発明の実施の一形態による装置の製造過程における第２のポリシリコン層を積層した後の拡大部分断面図である。
【図３】本発明の実施の一形態による、高電圧トランジスタのポリシリコンゲートの、製造の早期段階における更に大きく拡大された部分断面図である。
【図４】本発明の実施の一形態による、図３に示した高電圧トランジスタのポリシリコンゲートの、次の処理後の拡大部分断面図である。
【図５】本発明の実施の一形態による、図４に示した高電圧トランジスタのポリシリコンゲートの、次の処理後の拡大部分断面図である。
【発明を実施するための形態】
【０００５】
一部の実施形態によれば、集積回路は、より高い電圧を扱うことが可能な高電圧トランジスタと低電圧の高性能トランジスタの両方を含む制御回路によって取り囲まれたフラッシュメモリセルから構成されたフラッシュメモリアレイを含みうる。これらのトランジスタの各トランジスタは、異なる動作機能性を有し、その結果として、異なる構造特性を有する。有利には、実施形態によっては、マイクロエレクトロニクス製造工程を必要以上に重複させることなく、これらの異なるトランジスタとメモリセルの全てが同一ウェハ上に形成されることがある。
【０００６】
高電圧トランジスタを含む一部の実施形態によれば、製造過程を、高電圧トランジスタのゲート構造の形成から始めることが有利である。一般に、これらの高電圧トランジスタは、より低い電圧で動作するより高い性能のトランジスタよりも、サーマルバジェット（thermal budget）が高く、かつより厚いゲート酸化膜を有する。従って、高性能トランジスタが高電圧トランジスタを製造するために使用されるより高いサーマルバジェットに晒されないように、高電圧トランジスタはプロセスフローの初めに製造されうる。
【０００７】
図１を参照して説明すると、一部の実施形態において、単一のマイクロエレクトロニクス基板１２を有する１枚のウェハ上に、複数の異なるタイプのデバイス（素子）が形成されることがある。例えば、領域１０に、メモリセルのアレイが形成されうる。このメモリアレイは、別個の領域に存在することがあり、周辺回路と呼ばれることがあるものによって取り囲まれることがある。斯かる周辺回路は、メモリアレイの動作を制御するために使用されるトランジスタを含みうる。一般に、メモリアレイ内のセルの配置は周辺回路内のトランジスタの配置とは異なる。
【０００８】
従って、一部の実施形態において、メモリアレイ領域１０は、それぞれ高電圧トランジスタと第１および第２のゲート酸化膜タイプの高性能トランジスタを含む領域４０、４２、および４４によって囲まれる（境される）ことがある。各領域内において、Ｎ型とＰ型の両方の相補型金属酸化膜マイクロエレクトロニクストランジスタが配置されることがある。しかしながら、本発明は、どの特定タイプのトランジスタにも（たとえ、それらがメモリであれ、あるいは周辺の高電圧トランジスタもしくは高性能トランジスタであれ）限定されない。
【０００９】
異なるタイプのトランジスタを形成するために、一般に、異なるゲート誘電膜と異なるゲート誘電膜厚が使用されることがある。実施の一形態によれば、領域４０内の高電圧トランジスタのゲート誘電膜２８が最初に形成されることがある。該ゲート誘電膜２８は、高電圧トランジスタを形成することが意図された領域４０以外の、ウェハの全てのエリアで取り除かれる場合がある。
【００１０】
そして、メモリセル領域１０内と周辺領域４０、４２および４４上の両方に、メモリセルのゲート誘電膜２６がパタン形成されることがある。すなわち、ゲート誘電膜２６は、メモリセルの唯一のゲート誘電膜になることがあり、そして、例えば、高電圧トランジスタ用に既に形成された第１の誘電膜２８上の、周辺領域内における第２の誘電膜になることがある。その結果として、高電圧トランジスタのゲート誘電膜は実質的に、メモリセルのゲート誘電膜と領域４２および４４内における高性能トランジスタのゲート誘電膜よりも厚くなる可能性がある。領域４２と４４は、実施形態によっては、それら自身の特有のゲート誘電膜３０特性をそれぞれ有する場合がある。
【００１１】
メモリセルは、実施の一形態によれば、酸化物１４で充填された絶縁トレンチによって分離された第１のポリシリコンゲート１８を有する場合がある。ゲート１８は全て、単一のポリシリコン層をパタン形成し、エッチングすることによって形成されることがある。トレンチは、マイクロエレクトロニクス基板１２内に形成されることがある。唯一つのゲート１８のみが示されているが、実施形態によっては、多数のゲートがマイクロエレクトロニクスメモリマトリックスを構成する場合がある。
【００１２】
一部の場合において、セルに隣接して、ＮチャネルおよびＰチャネルの高電圧トランジスタのゲート２２を含む周辺回路が存在することがある。これらの高電圧トランジスタゲート２２は、メモリセルのゲート１８を形成するために使用されたのと同じポリシリコン堆積物から形成されることがある。従って、堆積したポリシリコンは、高電圧トランジスタに付随する大きめのゲート２２と、マイクロエレクトロニクスメモリ回路に付随する小さめのゲート１８とを形成するために適切にマスクされることがある。
【００１３】
マイクロエレクトロニクスメモリ回路１０に付随する小さめのゲート１８は、一部の場合において、迫り上がったエッジを有することがあり、そのゲートのサイズは、高電圧トランジスタに使用されるゲート２２よりも小さいことがある。迫り上がったエッジは、酸化物１４の成長と、高電圧トランジスタ下の基板１２ｂと比較して、下地の基板１２ａの小さめの厚みの結果であると考えられる。
【００１４】
一部の場合において、高電圧トランジスタ間のトレンチはセル間のトレンチよりも幅広いことがある。また、各高電圧トランジスタ下の基板１２は各セル下の基板よりも幅広いことがある。
【００１５】
図１に示した構造は、例えば、絶縁域画定、埋込ウェルインプラント、高電圧トランジスタのゲート酸化膜成長、およびメモリセルのウェルｎチャネルインプラントといった、一連の工程の結果として得ることができる。
【００１６】
最初のポリシリコン画定の後、高電圧トランジスタのゲート２２がドープされる。この工程はマスク（mask）を用いて実行される。ｎチャネル領域に、ウェル（well）がインプラントされる。同じくｎチャネル領域において、閾値調整とＬＤＤ（lightly doped drain、軽度にドープされたドレイン）インプラントが実行されることがある。ＬＤＤインプラントは自己整合プロセスにおいて高電圧トランジスタゲート２２をマスクとして利用する。高電圧トランジスタのＬＤＤインプラントは、チャネル領域において、既に画定された高電圧ポリシコンゲート２２によってシールドされる。従って、ソース／ドレイン・インプラントは、ＬＤＤ構造のソース部分およびドレイン部分を形成するために、ポリシリコンゲート２２のどちらか一方側（ページの内外）で起こる。ｐチャネル高電圧トランジスタに関しては、ｐチャネル領域がインプラントされる。
【００１７】
そして、ポリシリコン間誘電膜（inter-polysilicon dielectric）２０が、領域１０内のセルと領域４０内の高電圧トランジスタの両方の上に積層される。実施の一形態において、ポリシリコン間誘電膜２０はＯＮＯ（oxide/nitride/oxide）スタックである。
【００１８】
次に、第１のポリシリコン層とポリシリコン間誘電膜２０は、高性能トランジスタ領域４２と４４から取り除かれることがある。そして、２つの専用マスクを用いて、ＮウェルとＰウェルが、高性能トランジスタの閾電圧調整を含めて、画定される。
【００１９】
図２に示すように、第２のポリシリコン層２４が、メモリ領域１０と高電圧トランジスタ領域４０の上に、更には低電圧高性能トランジスタ領域４２、４４の上にも積層される。
【００２０】
メモリアレイにワード線を画定するためにマスクが使用されることがある。このマスクは、第２のポリシリコン層２４とポリシリコンゲート１８に自己整合することがある。フラッシュメモリセルのソースおよびドレインのインプラントは同じマスクを使用して実行されることがある。高性能トランジスタゲートのパタン形成が次に実行される。ポリシリコン間誘電膜２０は、専用マスクを用いて、高性能トランジスタから取り除かれる。このマスクは、高性能トランジスタ領域で完全にオープンになっており、そして、ポリシリコン間誘電膜２０が高電圧トランジスタゲート上に残ったままになるように、そのマスクは高電圧トランジスタ領域内で成形される。第２のポリシリコン層２４の高電圧トランジスタ領域４０からの除去に関して、それらのトランジスタの重要部分がその除去によって影響を受けるために、問題が発生する。
【００２１】
従って、図３に示すように、ポリシリコン間誘電膜２０はゲート２２の上に残ったままであり、第２のポリシリコン層２４の一部は、第２のポリシリコン層２４が高性能トランジスタから異方性エッチングによって除去されたときに、側壁スペーサの形で維持される。側壁スペーサ２４は第１のポリシリコン層のエッジの重なりの結果として垂直方向により厚みがあるので、側壁スペーサ２４は生き残る。高電圧トランジスタの接触されるソース領域およびドレイン領域は、ポリシリコン間誘電膜２０が取り除かれる。
【００２２】
そして、高性能トランジスタのウェルがインプラントされ、低電圧トランジスタゲート酸化膜が成長される。その間、フラッシュメモリセルは、それらのソースおよびドレインがインプラントされる。
【００２３】
高電圧トランジスタのソース／ドレイン領域３２は側壁スペーサ２４をマスクとして用いてインプラントされ、それにより、高くドープされたドレイン領域３４の長さが画定される。第２のポリシリコン層２４とポリシリコン間誘電膜２０は、ソースおよびドレインのインプラントと、ソース／ドレイン領域３２へのコンタクト（図示せず）の形成に向けたサリサイド（salicide）形成とから保護されるＬＤＤ拡張領域３４を画定する。従って、サリサイド保護マスクは、高電圧トランジスタ領域で完全にオープンになっていることがある。
【００２４】
図４を参照して説明すると、ポリシリコン間誘電膜２０の上層、すなわち上部の酸化膜３８および窒化膜３４は、適切に選択されたエッチング液を使用して、ゲート２２上から取り除くことができる。エッチング液は、ポリシリコンに対して選択的でなければならない。
【００２５】
そして、図５に示すように、酸化膜３８に関するポリシリコンスペーサの選択的エッチングが存在する。もちろん、実施形態によっては、Ｎ型およびＰ型の高電圧トランジスタゲートが両方提供される場合がある。場合によっては、これにより性能が改善される可能性がある。
【００２６】
ＬＤＤ拡張領域３４は、リソグラフィック（lithographic）寸法からサブリソグラフィック（sublithographic）寸法まで低減されることがある。それらの寸法は側壁スペーサ２４の幅によって決まり、その幅は側壁スペーサ２４を形成するために使用される異方性エッチングの時間によってコントロールされる。その結果、高電圧トランジスタのサイズは低減される可能性がある。
【００２７】
本明細書全体を通して、「実施の一形態」または「ある実施形態」と書いた場合には、その文言は、その実施形態に関連して述べた特定の特徴、構造、または特性が、本発明に包含される少なくとも１つの実装に含まれることを意味している。従って、「実施の一形態」または「ある実施形態」という文言が現れたとしても、斯かる文言は必ずしも同じ実施形態を指しているのではない。さらに、特定の特徴、構造、または特性は、示された特定の実施形態以外の他の適切な形態で具現化されることがある。そして、全ての斯かる形態は、本願の特許請求の範囲の請求項に包含されることを意図している。
【００２８】
本発明は、限定した数の実施形態に関して説明されてきたが、当業者であれば、そこから多数の変更形態および変形形態を思いつくことであろう。本願の特許請求の範囲の請求項は、全ての斯かる変更形態と変形形態を、本発明の真の精神と範囲の中に入るものとしてカバーすることを意図している。
【符号の説明】
【００２９】
１０  メモリアレイ領域
１２  マイクロエレクトロニクス基板
１４  トレンチ酸化物
１６  絶縁トレンチ
１８  メモリセルゲート（第１のポリシリコン層）
２０  ポリシリコン間誘電膜（ＯＮＯスタック）
２２  高電圧トランジスタゲート（第１のポリシリコン層）
２４  側壁スペーサ（第２のポリシリコン層）
２６  第２のゲート誘電膜
２８  第１のゲート誘電膜
３０  ゲート誘電膜
３４  ＯＮＯスタックの窒化膜
３６、３８  ＯＮＯスタックの酸化膜
３２  ソース／ドレイン領域
３４  ＬＤＤ（軽度にドープされたドレイン）拡張領域
４０  高電圧トランジスタ領域
４２、４４  低電圧高性能トランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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