(57)【要約】      （修正有）【課題】ＣＭＰによる平坦化時にディッシングや配線パターン剥離の発生を抑制して安定生産が可能で、ダミーパターン内における渦電流の発生に伴うインダクタンス素子のＱ値の低下を抑制可能な半導体装置を提供。【解決手段】半導体装置１０は、基板と、この基板上に形成され化学的機械的研磨工程（以下ＣＭＰと称する）を制御するためのダミーパターン１６と、基板上に螺旋状に形成されたインダクタンス素子１５と、を有し、ダミーパターン１６Ｐが、それぞれ先端が鋭角の突起Ａｐを八つ有する多角形状の平面視形状を有するように形成されている。突起の先端を挟む両側の縁部に沿ってそれぞれ発生する渦電流は、向きが互い逆方向であるため相殺されて打ち消され、大きな渦電流とならない。また、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制する。【選択図】図１
2010080551.tif 000002
【特許請求の範囲】
【請求項１】
基板と、該基板上に形成され化学的機械的研磨工程を制御するためのダミーパターンと、前記基板上に螺旋状に形成されたインダクタンス素子と、を有する半導体装置において、
前記ダミーパターンは先端が鋭角の突起を複数有する多角形状であることを特徴とする半導体装置。
【請求項２】
上記ダミーパターンが所定の間隔で複数配設されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に螺旋状に形成されたインダクタンス素子、その他の多層配線を含む薄膜集積回路等の半導体装置に関する。
【背景技術】
【０００２】
従来、インダクタンス素子、その他の各種回路素子を集積回路内に備える半導体装置が提案されている。例えば、基板上に渦巻き螺旋状の配線を形成した構造により所望のインダクタンスを得るインダクタンス素子と、導体・誘電体・導体を積層した構造により電荷を蓄えるコンデンサ素子などとを回路内に作り込み、特定の機能を発現させている。
特許文献１の従来の技術欄には、上記のインダクタンス素子を備える半導体装置を製造する際に、ＣＭＰ（化学的物理的研磨工程）による平坦化が行われることが記載されている。そして、上記ＣＭＰによる平坦化時に、幅広の配線部分だけが集中的に削られる所謂ディッシングや、微細な配線パターンの剥離等が生じやすい。これらの問題を回避するために、配線パターンの周辺にダミーパターンを配置することが従来より行なわれている。ここでダミーパターンとは、配線パターンと同じ材料で形成され、前記回路に接続されることなく独立して存在するパターンを意味する。そして、半導体装置の回路内にＣＭＰを含む多層配線プロセスでインダクタンス素子を形成する際に、上記の理由から、インダクタンス素子の周辺領域に、金属からなるダミーパターンを所定の被覆率となるように配置する方法が提案されている。
【０００３】
上記特許文献１には、図１３に示すように、上記ダミーパターン領域２１２を形成する際のインダクタンス素子２１５の特性（Ｑ値）の劣化を防止する構造が提案されている。具体的には、基板２１１上にスパイラル形状の線状導電層２１５ａを備えたスパイラルインダクタ２１０において、線状導電層２１５ａの直下の領域を除く領域に、上面がＣＭＰ工程を制御するためのダミーパターン領域２１２となるように、凸部が形成されるように基板表面に素子分離用の溝を形成するものである。
しかし、上記のダミーパターンと共に半導体装置の回路内にインダクタンス素子を作成すると、ダミーパターンとインダクタンス素子の配線との間に、寄生容量による容量結合が生じる。これにより、ダミーパターンや基板に渦電流が誘発され、インダクタンス素子の高周波特性、特にＱ値が劣化する。
【０００４】
上記のような課題に対し、特許文献２には、図示省略するが、ＩＣ内部に形成されるスパイラルインダクタの近傍に、閉ループの少なくとも一辺が開放された複数の略カギ形のダミーパターンを有することにより、スパイラルインダクタの高周波特性のＱ値の劣化を防止することが提案されている。
【特許文献１】特開２００２−１１０９０８号公報
【特許文献２】特開２００７−２７３５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記前者の背景技術に記載のスパイラルインダクタを備える半導体装置においては、ディッシングや配線パターン剥離の発生を抑制するために略正四角形状ダミーパターンを設けることに伴って、インダクタンス素子のＱ値が例えば１０％程度劣化するという課題があった。
また、後者の背景技術に記載の半導体装置においても、ダミーパターンの内部に該ダミーパターンの縁部に沿って渦電流が発生するため、Ｑ値の劣化の抑制効果が十分得られないという課題があった。
【０００６】
本発明は、以上の点に着目したもので、その目的は、ダミーパターンを設けることでディッシングや配線パターン剥離の発生を抑制しつつ、ダミーパターンの内部に渦電流が発生するのを抑制して、インダクタンス素子のＱ値の劣化を抑制することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の半導体装置は、(１)基板と、該基板上に形成され化学的機械的研磨工程を制御するためのダミーパターンと、前記基板上に螺旋状に形成されたインダクタ素子と、を有する半導体装置において、
前記ダミーパターンは先端が鋭角の突起を複数有する多角形状である。（以下、本発明の第１の技術手段と称する。）
【０００８】
上記半導体装置の主要な形態の一つは、（２）上記ダミーパターンが所定の間隔で複数配設されている。（以下、本発明の第２の技術手段と称する。）
【０００９】
上記第１の技術手段による作用は、次の通りである。即ち、前記ダミーパターンは先端が鋭角の突起を複数有する多角形状の平面視形状を有する。このため、従来のダミーパターンと同様にディッシングや配線パターン剥離の発生を防止する効果を奏しつつ、前記ダミーパターンの突起部分において、突起の先端を挟んで両側の縁部に沿って発生する渦電流の向きがほぼ逆向きとなるため、互いに相殺される。また、前記ダミーパターンが複数の突起を有するので、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制することができる。
【００１０】
上記第２の技術手段による作用は、次の通りである。即ち、前記ダミーパターンが所定の間隔で複数配設されている。このため、ディッシングや配線パターン剥離を生じることなく安定生産可能な半導体素子を提供することができる。
【００１１】
その他の本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【発明の効果】
【００１２】
本発明の半導体装置によれば、ＣＭＰを用いた平坦化時にディッシングや配線パターン剥離の発生を抑制しつつ、先端が鋭角の複数の突起部分において、先端を挟む両側の縁部に沿って発生する渦電流の向きがほぼ逆向きとなって互いに相殺される。また、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制することができる。このため、ダミーパターン内部に発生する渦電流を大幅に抑制してインダクタンス素子のＱ値の低下を抑制でき、ダミーパターンを設けないときのインダクタンス素子と同等のＱ値を得ることができる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の半導体装置の第１の実施形態について、図１〜図４を参照して説明する。図１は第１の実施形態の半導体装置１０の概要を説明するための平面図である。また、図２は本実施形態の半導体装置１０の内部構造を説明するための図１のＡ−Ａ線における縦断面である。図３は本実施形態の半導体装置１０の内部構造を説明するための図１のＢ−Ｂ線における縦断面図である。図４は本実施形態の半導体装置のダミーパターンにおける電流分布の一例を示す図である。
【００１４】
図１〜図３に示すように、第１の実施形態の半導体装置１０は、基板１１と、該基板１１上に形成され化学的機械的研磨工程（以下ＣＭＰと称する）を制御するためのダミーパターン１６と、前記基板１１上に螺旋状に形成されたインダクタンス素子１５と、を有する。
上記半導体装置１０は、より具体的には、基板１１の一方の主面側に、層間絶縁膜１２ａ，１２ｂ，１２ｃと絶縁層１３ａ，１３ｂ，１３ｃとがそれぞれ３層に亘って交互に積層されており、さらにその上に保護層１４が積層されている。
第１の絶縁層１３ａには、ダミーパターン１６ａが所定の間隔で複数配設されている。また、第２の絶縁層１３ｂには、螺旋状のインダクタンス素子１５を構成する螺旋状の下層配線１５ａと、該下層配線１５ａの周囲に前記と同様に所定の間隔で複数配設されたダミーパターン１６ｂと、が形成されている。また、第３の絶縁層１３ｃには、螺旋状のインダクタンス素子１５を構成する螺旋状の上層配線１５ｃと、引き出し用の上層配線１５ｄと、前記上層配線１５ｃ、１５ｄの周囲に前記と同様に所定の間隔で複数配設されたダミーパターン１６ｃと、が形成されている。また、第３の層間絶縁膜１２ｃには、前記螺旋状の下層配線１５ａと、螺旋状の上層配線１５ｃ及び引き出し部の上層配線１５ｄと、をそれぞれ接続するようにビア接続部が２箇所形成されている。
前記保護層１４上には複数の端子電極１７が所定の間隔で複数配設されている。
前記螺旋状に形成されたインダクタンス素子１５は、螺旋状の上層配線１５ｃの外周側の端部が前記複数の端子電極１７のうちの一つに接続されている。また、前記螺旋状の上層配線１５ｃの内周側の端部はビア接続部１５ｂを介して螺旋状の下層配線１５ａの内周側の端部に接続されている。前記螺旋状の下層配線１５ａの外周側の端部はビア接続部１５ｂを介して引き出し用の上層配線１５ｄの一端側に接続されており、該上層配線１５ｄの他端は前記複数の端子電極１７のうちの他の一つに接続されている。
【００１５】
そして、本実施形態の半導体装置１０においては、前記ダミーパターン１６、１６ａ、１６ｂ、１６ｃが、それぞれ先端が鋭角の突起Ａｐを複数（例えば八つ）有する多角形状の平面視形状を有するように形成されている。そして、上記ダミーパターンにおける電流分布の一例として、第１の絶縁層に設けられた複数のダミーパターン１６ａのうちの螺旋状のインダクタンス素子１５の内側に位置するダミーパターン１６Ｐ内の電流分布を図４に模式的に示す。同図において、ダミーパターン１６Ｐ内の各位置における渦電流を矢印で、また渦電流の向き及び大きさはそれぞれ矢印の向き及び大きさで示される。図４に示されるように、ダミーパターン１６Ｐの前記突起Ａｐの基部近傍においては、渦電流の発生がみられるものの、矩形のダミーパターンの縁部近傍に生じる渦電流の大きさに比較して、ダミーパターン１６Ｐの外形寸法のうちの中心寄りでダミーパターンに占める面積が小さいため相対的に小さく、全体に対して大きな影響を及ぼさない。また、外形寸法の外周寄りに位置する前記複数の突起Ａｐにおいては、突起の先端を挟む両側の縁部に沿ってそれぞれ渦電流が発生するものの、向きが互い逆方向であるために相殺されて打ち消され、大きな渦電流とならない。
【００１６】
次に、本発明の半導体装置の製造方法の一例について、図５〜図１０を参照して説明する。図５は、本発明の半導体装置の製造プロセスの一例の概要を示すフローチャートである。図６は、本発明の半導体装置の製造プロセスの一例において、前半の前記図５の（ａ）〜（ｆ）に相当する試料の図１にＡ−Ａ線で示す位置における要部拡大断面図である。同様に図７は、本発明の半導体装置の製造プロセスの一例において、後半の前記図５の（ｇ）〜（ｍ）に相当する試料の図１にＡ−Ａ線で示す位置における要部拡大断面図である。また、図８は、上記製造プロセスの一例において図５の（ｅ）に相当する試料の平面図である。また図９は、上記製造プロセスの一例において図５の（ｆ）に相当する試料を示す図であり、図９（Ａ）は平面図、図９（Ｂ）は、図９（Ａ）にＢ−Ｂ線で示す位置における縦断面図である。
同様に図１０は、上記製造プロセスの一例において図５の（ｌ）に相当する試料を示す図であり、図１０（Ａ）は平面図、図１０（Ｂ）は、図１０（Ａ）にＢ−Ｂ線で示す位置における縦断面図である。
【００１７】
まず、図５（ａ）及び図６（ａ）に示すように、基板１１の一方の主面上に第１の層間絶縁膜１２ａを形成する。次に図５（ｂ）及び図６（ｂ）に示すように、前記第１の層間絶縁膜１２ａ上に第１の絶縁層１３ａを形成する。次に図５（ｃ）及び図６（ｃ）に示すように、前記第１の絶縁層１３ａに所定の間隔で複数の溝Ｔｒを形成する。次に、図５（ｄ）及び図６（ｄ）に示すように、前記複数の溝Ｔｒが形成された前記第１の絶縁層１３ａ上に、スパッタによりメッキ下地層を形成したのちＣｕメッキ層を形成する。次に、図５(ｅ)、図６（ｅ）及び図８に示すように、ＣＭＰで平坦化して、所定間隔で複数配設されたダミーパターン１６ａを得る。尚、上記（ｂ）〜（ｅ）の一連の工程は、所謂ダマシン手法と呼ばれる。
【００１８】
次に、図５（ａ）と同様にして第２の層間絶縁膜１２ｂを形成する。次に、上記（ｂ）〜（ｅ）と同様にダマシン手法を用いて、第２の絶縁層１３ｂを形成し、該第２の絶縁層１３ｂに溝Ｔｒを形成し、Ｃｕメッキ層を形成した後、図５（ｆ）、図６（ｆ）及び図９（Ａ），（Ｂ）に示すように、ＣＭＰで平坦化して、インダクタンス素子１５の螺旋状の下層配線１５ａと、該下層配線１５ａの周囲に所定の間隔で複数配設されたダミーパターン１６ｂと、を得る。
【００１９】
次に、図５（ｇ）及び図７（ｇ）に示すように、第３の層間絶縁膜１２ｃを形成する。次に、図５（ｈ）及び図７（ｈ）に示すように、前記第３の層間絶縁膜１２ｃにビア接続部を形成するための孔Ｈを穿孔する。次に、図５（ｉ）及び図７（ｉ）に示すように、第３の層間絶縁膜１２ｃ上に第３の絶縁層１３ｃを形成する。次に、図５（ｊ）及び図７（ｊ）に示すように、前記第３の絶縁層１３ｃに溝Ｔｒを形成する。次に、図５（ｋ）及び図７（ｋ）に示すように、Ｃｕメッキ層を形成する。次に、ＣＭＰで平坦化して、図５（ｌ）、図７（ｌ）及び図１０（Ａ），（Ｂ）に示すように、インダクタンス素子１５のビア接続部１５ｂ、螺旋状の上層配線１５ｃ、引き出し用の上層配線１５ｄ、及び該上層配線１５ｃ、１５ｄの周囲に所定の間隔で複数配設されたダミーパターン１６ｃを得る。
尚、上記（ｇ）〜（ｌ）の一連の工程は、所謂デュアルダマシン手法と呼ばれる。
【００２０】
次に、図５（ｍ）及び図７（ｍ）に示すように、保護層１４を形成する。次に、図５（ｎ）に示すように、Ｃｕ選択メッキで端子電極１７を形成した後、必要により図５（ｏ）に示すように前記端子電極１７の表面にメッキ層１８を形成して、図１〜図３に示す半導体装置１０を得る。
【００２１】
次に、本発明の好ましい実施形態について説明する。まず、上記基板１１の好ましい実施形態は次の通りである。即ち上記基板１１としては、ＳｉＯ２の熱酸化により表面にＳｉＯ２膜を形成したシリコン基板、石英基板、及びサファイア基板が好ましい。
【００２２】
次に、上記層間絶縁膜１２ａ，１２ｂ，１２ｃの好ましい実施形態は以下の通りである。即ち上記層間絶縁膜１２ａ，１２ｂ，１２ｃとしては、例えばＢｅｎｚｏ  Ｃｙｃｌｏ  Ｂｕｔｅｎｅ(以下ＢＣＢと称する)等の感光性有機絶縁材料や、ＳｉＯ２等の無機絶縁材料からなることが好ましい。該層間絶縁膜１２の厚さは、例えば２〜２０μｍであることが好ましい。また、該層間絶縁膜１２ａ，１２ｂ，１２ｃの形成は、有機絶縁材料の場合、例えばスピンコート法により塗布した後、露光、キュアにより硬化させて形成することが好ましい。また、無機絶縁材料の場合、ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（以下ＣＶＤ法と称する）等により形成することが好ましい。
【００２３】
次に、上記絶縁層１３ａ，１３ｂ，１３ｃの好ましい実施形態は以下の通りである。即ち上記絶縁層１３ａ，１３ｂ，１３ｃとしては、上記層間絶縁膜と同様にＢＣＢ等の感光性有機絶縁材料、ＳｉＯ２等の無機絶縁材料からなることが好ましい。また、該絶縁層１３ａ，１３ｂ，１３ｃの厚さは、例えば２〜２０μｍであることが好ましい。また、該絶縁層１３ａ，１３ｂ，１３ｃ及び該絶縁層１３ａ，１３ｂ，１３ｃへの溝の形成は、有機絶縁材料の場合、例えばスピンコート法により塗布した後、マスクアライナー、ステッパー等により不要部を選択的に露光し、現像で取り去り、キュアして形成することが好ましい。また、無機絶縁材料の場合、ＣＶＤ法により成膜し、選択的にエッチングすることにより形成することが好ましい。
【００２４】
次に、上記保護層１４の好ましい実施形態は以下の通りである。即ち、上記保護層１４としては、上記層間絶縁膜と同様にＢＣＢや、ＳｉＯ２／ＳｉＮからなることが好ましい。また、該保護層１４の厚さは、例えば２〜５μｍであることが好ましい。また、該保護層１４の形成は、例えばＢＣＢの場合、スピンコート法等により塗布した後、マスクアライナー、ステッパー等により不要部を選択的に露光し、現像で取り去り、キュアして形成することが好ましい。ＳｉＯ２／ＳｉＮの場合、ＣＶＤ法により成膜し、選択的にエッチングすることにより形成することが好ましい。
【００２５】
次に、上記インダクタンス素子１５の好ましい実施形態は以下の通りである。即ち上記インダクタンス素子１５としては、螺旋状の配線を備えることが好ましい。本実施形態においては、螺旋状の下層配線１５ａと螺旋状の上層配線１５ｃと、の２層の螺旋状の配線を有するものであったが、本発明はこれに限定するものではなく、例えば、螺旋状の配線が１層のみであってもよく、また３層以上であってもよい。また、複数の螺旋状の配線層を相互に接続するため、あるいは螺旋状の配線層の内周側の端部を引き出すために、ビア接続部を有することが好ましい。
上記インダクタンス素子１５としては、Ｃｕからなる配線を有することが好ましい。また、上記Ｃｕからなる配線の形成は、所謂ダマシン手法を用いることが好ましい。該ダマシン手法は、溝を有する絶縁層を予め形成し、該絶縁層上にメッキ法、スパッタ法等により上記Ｃｕ層を形成したのち、ＣＭＰで平坦化して前記Ｃｕ層の残部を配線や後述するダミーパターンとして用いるものである。また、配線と同時にビア接続部を形成するためには、所謂デュアルダマシン手法を用いることが好ましい。該デュアルダマシン手法は、層間絶縁膜にビアを設けるための孔を形成し、該層間絶縁膜上にさらに上記ダマシン手法と同様にして溝を有する絶縁層を形成し、該絶縁層上に金属層を形成したのち、ＣＭＰで平坦化して前記金属層の前記孔内の残部をビア接続部として、また前記金属層の前記溝内の残部を配線や後述するダミーパターンとして用いるものである。上記金属層を例えばメッキ層で形成するためには、例えばスパッタにより予め下地層を形成しておくことが好ましい。上記下地層としては、例えばＴｉを１０ｎｍ，Ｃｕを１００ｎｍ、あるいはＴａＮを２０ｎｍ，Ｔａを３０ｎｍ，Ｃｕを１００ｎｍ、それぞれスパッタにより成膜することが好ましい。尚、本発明は特定形状の螺旋状のインダクタンス素子に限定するものではなく、種々のサイズや各種の螺旋状のインダクタンス素子にも適用できる。
【００２６】
次に、上記端子電極１７の好ましい実施形態は以下の通りである。即ち上記端子電極１７としては、Ｃｕが好ましく、該端子電極１７の形成は、Ｃｕの選択メッキにより形成することが好ましい。また、該端子電極の表面に、必要により例えば、厚さ４μｍのＮｉ膜、厚さ０．１μｍのＡｕ膜を順次無電解メッキにより形成することが好ましい。
【００２７】
次に、上記ダミーパターン１６，１６ａ，１６ｂ，１６ｃの好ましい実施形態は以下の通りである。即ち、上記ダミーパターン１６，１６ａ，１６ｂ，１６ｃとしては、上記螺旋状のインダクタンス素子１５の配線層と同様にＣｕからなることが好ましい。また、上記ダミーパターン１６，１６ａ，１６ｂ，１６ｃの形成は、上記螺旋状のインダクタンス素子１５の配線層と同様に、ダマシン手法により形成することが好ましい。また、上記配線と同一の層に形成する場合には、該配線と同時に形成することが好ましい。
上記ダミーパターンの形状は、先端が鋭角の突起を複数有する多角形状であることが好ましい。上記突起の数は、３つ以上が好ましく、より多数のほうが好ましい。また、上記突起の数が３〜７と少ない場合には、前記ダミーパターンの外形寸法から前記突起の突出寸法を差し引いた残部の寸法に比べて前記突起の突出寸法が大きくなるようにすることが好ましい。また、上記突起の数が多数の場合にも、前記残部の寸法に対し前記突起の突出寸法ができるだけ大きくなるようにすることが好ましい。
また、上記実施形態においては、ダミーパターンに形成される複数の突起の寸法が等しいものであったが、本発明はこれに限定するものではなく、例えば、複数の突起のうちの一部の突起の先端の角度や、突出寸法等を他の突起と異ならせても良い。また、上記実施形態においては、同一層内に配設される複数のダミーパターンの寸法や形状が等しいものであったが、本発明はこれに限定するものではない。
また、上記複数のダミーパターンの間隔は、例えば上記ダミーパターンの外形寸法と同等程度であることが好ましい。
また、上記実施形態においては、各層に配設される複数のダミーパターンの寸法、形状や間隔がそれぞれ等しいものであったが、本発明はこれに限定するものではなく、例えば、各層毎にダミーパターンの寸法、形状や間隔を異ならせてもよい。
【００２８】
（実施例）
次に、本発明の実施例について図１〜図１０を参照して説明する。本実施例の半導体装置は、上記第１の実施形態の半導体装置と同一である。
【００２９】
まず、図５（ａ）及び図６（ａ）に示すように、熱酸化により表面にＳｉＯ２層が形成されたシリコン基板１１を準備し、該基板１１の一方の主面上にスピンコート法によりＢＣＢの溶液を厚さ１０μｍに塗布し、露光して第１の層間絶縁膜１２ａを形成した。次に図５（ｂ）及び図６（ｂ）に示すように、前記第１の層間絶縁膜１２ａ上にスピンコート法によりＢＣＢの溶液を厚さ２μｍに塗布し、マスクアライナーで選択的に露光して、図５（ｃ）及び図６（ｃ）に示すように、所定の間隔で複数の溝Ｔｒを有する第１の絶縁層１３ａを形成した。次に、図５（ｄ）及び図６（ｄ）に示すように、前記複数の溝Ｔｒが形成された前記第１の絶縁層１３ａ上に、スパッタにより厚さ１０ｎｍのＴｉ下地層及び厚さ１００ｎｍのＣｕ下地層を順次形成したのち電解メッキによりＣｕのメッキ層を形成した。次に、図５(ｅ)、図６（ｅ）及び図８に示すように、ＣＭＰで平坦化して、３０μｍ間隔で複数配設されたダミーパターン１６ａを得た。尚、該ダミーパターン１６は、一辺が５μｍの正八角形の各辺に、底辺５μｍで高さ９μｍの二等辺三角形を結合させ、先端が鋭角の合計８個の突起を有する形状で、外形寸法は３０μｍとした。
【００３０】
次に、図５（ａ）と同様にしてＢＣＢからなる厚さ１０μｍの第２の層間絶縁膜１２ｂを形成した。次に、上記（ｂ）〜（ｅ）と同様にダマシン手法を用いて、ＢＣＢからなる厚さ２μｍの第２の絶縁層１３ｂを形成するとともに、該第２の絶縁層１３ｂに複数の溝Ｔｒを形成した。次に、上記と同様にしてＣｕのメッキ層を形成した後、図５（ｆ）、図６（ｆ）及び図９（Ａ），（Ｂ）に示すように、ＣＭＰで平坦化して、インダクタンス素子１５の螺旋状の下層配線１５ａと、該下層配線１５ａの周囲に３０μｍ間隔で複数配設されたダミーパターン１６ｂと、を得た。
【００３１】
次に、図５（ｇ）及び図７（ｇ）に示すように、上記と同様にしてＢＣＢからなる厚さ１０μｍの第３の層間絶縁膜１２ｃを形成するとともに、図５（ｈ）及び図７（ｈ）に示すように、前記第３の層間絶縁膜１２ｃにビア接続部を形成するための孔Ｈを２箇所穿孔した。次に、図５（ｉ）及び図７（ｉ）に示すように、第３の層間絶縁膜１２ｃ上にスピンコート法によりＢＣＢの溶液を塗布し、マスクアライナーで選択的に露光して、図５（ｊ）及び図７（ｊ）に示すように、前記２箇所の孔Ｈ及び複数の溝Ｔｒを有する第３の絶縁層１３ｃを形成した。次に、図５（ｋ）及び図７（ｋ）に示すように、上記と同様にしてＣｕのメッキ層を形成した後、ＣＭＰで平坦化して、図５（ｌ）、図７（ｌ）及び図１０（Ａ），（Ｂ）に示すように、インダクタンス素子１５のビア接続部１５ｂ、螺旋状の上層配線１５ｃ、引き出し用の上層配線１５ｄ、及び該上層配線１５ｃ、１５ｄの周囲に３０μｍ間隔で複数配設されたダミーパターン１６ｃを得た。
【００３２】
次に、図５（ｍ）及び図７（ｍ）に示すように、スピンコート法によりＢＣＢの溶液を塗布し、マスクアライナーで選択的に露光して、端子電極を形成する箇所に開口を備えた保護層１４を形成した。次に、図５（ｎ）に示すように、Ｃｕ選択メッキで端子電極１７を形成した後、図５（ｏ）に示すように前記端子電極１７の表面にメッキ層１８を形成して、図１〜図３に示す半導体装置１０を得た。上記半導体装置１０におけるインダクタンス素子１５の配線長は１２５０μｍであり、配線幅は２０μｍであった。
（比較例１）
ダミーパターンを設けないこと以外は前記実施例と同様にして図示省略した比較例１の半導体装置を得た。
（比較例２）
ダミーパターン１１６の平面視形状を３０μｍ□の正四角形としたこと以外は前記実施例と同様にして図１１に平面図で示す比較例２の半導体装置１１０を得た。
上記で得られた比較例１，２及び実施例の半導体装置について、該半導体装置内に形成されたインダクタンス素子の０．１ＭＨｚ〜２０ＧＨｚにおける無負荷Ｑ値を測定した結果を図１２に示した。
図１２から明らかなように、ダミーパターンを有さない比較例１の半導体層装置のインダクタンス素子の７〜８ＧＨｚ付近のＱ値は２５であるのに対し、３０μｍ□の複数のダミーパターンを設けた比較例２の半導体装置のインダクタンス素子のＱ値は２１と大きく低下している。これに比べて、本発明の実施例の半導体装置のインダクタンス素子の７〜８ＧＨｚ付近のＱ値は、ダミーパターンを有さない比較例１の半導体素子のインダクタンス素子のＱ値とほぼ同程度であって、渦電流の発生によるＱ値の劣化が抑制されていることがわかる。
【産業上の利用可能性】
【００３３】
本発明によれば、ディッシングや配線パターン剥離の発生を抑制して安定生産が可能で、インダクタンス素子のＱ値の劣化を抑制した半導体装置を利用した各種電子機器の用途に好適である。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体装置の第１実施形態の概要を示す平面図である。
【図２】上記第１実施形態の半導体装置の内部構造を示す図１のＡ−Ａ線における縦断面図である。
【図３】上記第１実施形態の半導体装置の内部構造を示す図１のＢ−Ｂ線における縦断面図である。
【図４】上記第１実施形態の半導体装置に用いたダミーパターンの内部における電流分布を示す図である。
【図５】本発明の半導体装置の製造プロセスの一例を示すフローチャートである。
【図６】本発明の半導体装置の製造プロセスの一例の前半部分について工程を追って説明するための図１のＡ−Ａ線に相当する位置における縦断面図である。
【図７】本発明の半導体装置の製造プロセスの一例の後半部分について工程を追って説明するための図１のＡ−Ａ線に相当する位置における縦断面図である。
【図８】本発明の半導体装置の製造プロセスの一例を示す図である。
【図９】本発明の半導体装置の製造プロセスの一例を示す図である。
【図１０】本発明の半導体装置の製造プロセスの一例を示す図である。
【図１１】背景技術の半導体装置を示す平面図である。
【図１２】本発明の半導体装置の電気的特性の測定結果を示す図である。
【図１３】背景技術の半導体装置を示す平面図である。
【符号の説明】
【００３５】
１０：半導体装置
１１：基板
１２ａ，１２ｂ，１２ｃ：層間絶縁膜
１３ａ，１３ｂ，１３ｃ：絶縁層
１４：保護層
１５：インダクタンス素子
１５ａ：下層配線
１５ｂ：ビア接続部
１５ｃ、１５ｄ：上層配線
１６：ダミーパターン
１６ａ：ダミーパターン
１６ｂ：ダミーパターン
１６ｃ：ダミーパターン
１６Ｐ：ダミーパターン
１７：端子電極
１８：メッキ層
Ａｐ：先端が鋭角の突起
Ｈ：孔
Ｔｒ：溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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