(57)【要約】【課題】発振周波数を制御するＰＬＬ回路で生成可能な制御電圧の最大値を低電圧化しても、可変容量ダイオードに印加される電圧の可変範囲を広げることができ、しかも簡単な回路構成で実現でき、発振器の小型化を図ること。【解決手段】この電圧制御発振回路１は、発振用トランジスタ２と、可変容量ダイオード１６を有し発振用トランジスタ２に接続された共振回路１３と、電源電圧が印加される電源端子Ｔ２とグラウンドとの間に介挿されると共に可変容量ダイオード１６に対して並列に接続されたコレクタ抵抗ＲＣと、コレクタ抵抗ＲＣのグラウンド側の端部とグラウンドとの間に介挿され発振周波数を制御する制御電圧が印加される制御用トランジスタ２１とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振用トランジスタと、可変容量ダイオードを有し前記発振用トランジスタに接続された共振回路と、電源電圧が印加される電源端子とグラウンドとの間に介挿されると共に前記可変容量ダイオードに対して並列に接続された抵抗と、前記抵抗のグラウンド側の端部とグラウンドとの間に介挿され発振周波数を制御する制御電圧が印加される可変抵抗手段と、を具備したことを特徴とする電圧制御発振回路。
【請求項２】
前記可変抵抗手段は、トランジスタであることを特徴とする請求項１記載の電圧制御発振回路。
【請求項３】
前記可変抵抗手段は、ＮＰＮ型トランジスタであり、
前記可変容量ダイオードは、アノードが前記ＮＰＮ型トランジスタのコレクタに接続され、
前記ＮＰＮ型トランジスタのエミッタが接地され、
前記ＮＰＮ型トランジスタのベースに前記制御電圧が印加される、
ことを特徴とする請求項２記載の電圧制御発振回路。
【請求項４】
前記可変抵抗手段は、ＰＮＰ型トランジスタであり、
前記可変容量ダイオードは、アノードが前記ＰＮＰ型トランジスタのエミッタに接続され、
前記ＰＮＰ型トランジスタのコレクタが接地され、
前記ＰＮＰ型トランジスタのベースに前記制御電圧が印加される、
ことを特徴とする請求項２記載の電圧制御発振回路。
【請求項５】
前記可変抵抗手段は、電界効果トランジスタであり、
前記可変容量ダイオードは、アノードが前記電界効果トランジスタのソースに接続され、
前記電界効果トランジスタのドレインが接地され、
前記電界効果トランジスタのゲートに前記制御電圧が印加される、
ことを特徴とする請求項２記載の電圧制御発振回路。
【請求項６】
前記抵抗の電源端子側の端部と前記可変容量ダイオードのカソードとの間に設けられた第１のチョークインダクタと、
前記抵抗のグラウンド側の端部と前記可変容量ダイオードのアノードとの間に設けられた第２のチョークインダクタと、
を具備したことを特徴とする請求項１から請求項５のいずれかに記載の電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量ダイオードに制御電圧を印加して発振周波数を制御する電圧制御発振回路に関する。
【背景技術】
【０００２】
従来、可変容量ダイオードを用いた電圧制御発振回路では、回路出力である発振信号の一部をＰＬＬ回路に入力して可変容量ダイオードの制御電圧を生成し、この制御電圧を可変容量ダイオードに印加して所望の発振周波数に安定化させていた。ところが、最近はＰＬＬ回路の駆動電圧を低電圧化する傾向にある。ＰＬＬ回路出力である制御電圧の最大値が小さくなると、可変容量ダイオードに印加する制御電圧の電圧幅が狭くなる。このため、従来通りの広帯域の電圧制御発振回路を設計しようとした場合、より狭い電圧幅で調整できるように制御電圧感度（ＫＶ）を高くせざるを得ず、ＳＳＢ  Ｐｈａｓｅ  Ｎｏｉｓｅ等の雑音特性の劣化を招いていた。
【０００３】
一方、極めて狭い制御電圧幅で可変容量ダイオードの制御ができ、ＰＬＬ回路の低電源電圧化を実現しようとした電圧制御発振器が提案されている（例えば、特許文献１参照）。図４は特許文献１に記載された電圧制御発振器の構成図である。電圧制御発振回路１００は、発振器１０１の発振周波数を決定する共振回路の一部に可変容量ダイオード１０２を有し、その両端の電圧を制御して容量を変化させ、発振周波数を制御する。電圧制御発振回路１００の出力信号を分周器１０３へ入力して発振周波数を分周する。位相比較器１０５において分周器１０３の出力信号と基準周波数信号ｆｒｅｆの位相を比較して位相差信号を生成し、チャージポンプ１０６へ出力する。チャージポンプ１０６では位相比較器１０５の出力信号に応じて充放電電流を生成し、フィルタ回路１０７で充放電電流を平滑化してから電圧制御発振回路１００へ供給する。このとき、反転回路１０８にてフィルタ回路１０７の出力電圧と基準電圧Ｖｒｅｆとの差電圧を反転した信号を生成し、電圧制御発振回路１００の２つの入力端子の一方にはフィルタ回路１０７の出力電圧を印加し、他方の入力端子には反転回路１０８の出力電圧を印加し、可変容量ダイオード１０２の両端の電圧を差動で同時に制御する。
【０００４】
以上のように、特許文献１に記載された電圧制御発振器は、ＰＬＬ回路出力であるフィルタ回路１０７の出力電圧の反転電圧（正確には基準電圧Ｖｒｅｆとの差電圧を反転させた電圧）を生成し、ＰＬＬ回路出力の非反転電圧と反転電圧とを可変容量ダイオード１０２の両端電圧とした。これにより、ＰＬＬ回路の出力電圧よりも可変容量ダイオード１０２の制御電圧の電圧幅を大きくすることができる。
【特許文献１】特開２００３−２４９８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された電圧制御発振器の場合、ＰＬＬ回路出力となる出力電圧と基準電圧Ｖｒｅｆとの差電圧を生成し、この差電圧を反転させる反転回路１０８が必要となるので、回路構成が複雑化し、電圧制御発振器の小型化を妨げるといった問題がある。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、発振周波数を制御するＰＬＬ回路で生成可能な制御電圧の最大値を低電圧化しても、可変容量ダイオードに印加される電圧の可変範囲を広げることができ、しかも簡単な回路構成で実現でき、発振器の小型化を図ることのできる電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電圧制御発振回路は、発振用トランジスタと、可変容量ダイオードを有し前記発振用トランジスタに接続された共振回路と、電源電圧が印加される電源端子とグラウンドとの間に介挿されると共に前記可変容量ダイオードに対して並列に接続された抵抗と、前記抵抗のグラウンド側の端部とグラウンドとの間に介挿され発振周波数を制御する制御電圧が印加される可変抵抗手段と、を具備したことを特徴とする。
【０００８】
この構成によれば、電源端子とグラウンドとの間に介挿された抵抗の両端電圧が可変容量ダイオードに印加されるので、電源電圧と抵抗の抵抗値を適切に選択することで、制御電圧が低くても可変容量ダイオードに印加される電圧の可変範囲を広げることができる。特に、可変容量ダイオードに印加される電圧の最大値を高くすることができ、高い周波数にまで発振周波数を広げることができる。しかも、抵抗と可変抵抗手段といった簡単な回路構成で実現でき、発振器の小型化を図ることができる。
【０００９】
上記電圧制御発振回路において、前記可変抵抗手段はトランジスタで構成できる。
【００１０】
また、上記電圧制御発振回路において、前記可変抵抗手段はＮＰＮ型トランジスタで構成できる。可変抵抗手段をＮＰＮ型トランジスタで構成する場合、前記可変容量ダイオードは、アノードが前記ＮＰＮ型トランジスタのコレクタに接続され、前記ＮＰＮ型トランジスタのエミッタが接地され、前記ＮＰＮ型トランジスタのベースに前記制御電圧が印加される。
【００１１】
また、上記電圧制御発振回路において、前記可変抵抗手段はＰＮＰ型トランジスタで構成できる。可変抵抗手段をＰＮＰ型トランジスタで構成する場合、前記可変容量ダイオードは、アノードが前記ＰＮＰ型トランジスタのエミッタに接続され、前記ＰＮＰ型トランジスタのコレクタが接地され、前記ＰＮＰ型トランジスタのベースに前記制御電圧が印加される。
【００１２】
また、上記電圧制御発振回路において、前記可変抵抗手段は電界効果トランジスタで構成できる。可変抵抗手段を電界効果トランジスタで構成する場合、前記可変容量ダイオードは、アノードが前記電界効果トランジスタのソースに接続され、前記電界効果トランジスタのドレインが接地され、前記電界効果トランジスタのゲートに前記制御電圧が印加される。
【００１３】
また、上記電圧制御発振回路において、前記抵抗の電源端子側の端部と前記可変容量ダイオードのカソードとの間に設けられた第１のチョークインダクタと、前記抵抗のグラウンド側の端部と前記可変容量ダイオードのアノードとの間に設けられた第２のチョークインダクタとを具備することができる。
【００１４】
このように、共振回路と可変容量ダイオードに電圧を印加する回路との間に、第１及び第２のチョークインダクタを設けることにより、共振回路側から可変容量ダイオードに電圧を印加する回路が高周波的に切り離され、共振回路のＱ低下を防止できる。
【発明の効果】
【００１５】
本発明によれば、発振周波数を制御するＰＬＬ回路で生成可能な制御電圧の最大値を低電圧化しても、可変容量ダイオードに印加される電圧の可変範囲を広げることができ、しかも簡単な回路構成で実現でき、発振器の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
図１は本発明の一実施の形態に係る電圧制御発振器の構成図である。
同図に示す電圧制御発振器１は、発振用トランジスタ２のコレクタがコンデンサ３を介して高周波的に接地され、ベース、エミッタ間およびエミッタ、コレクタ間にそれぞれ帰還コンデンサ４，５が接続されている。発振用トランジスタ２のエミッタは二つの帰還コンデンサ４，５の接続点に接続されると共にエミッタバイアス抵抗６を介して接地されている。発振用トランジスタ２のコレクタは、チョーク用コイル７を介して直流電源Ｖｃｃに接続されている。チョーク用コイル７の発振用トランジスタ２側の一端とグラウンドとの間に分圧用抵抗８，９が直列に接続されていて、一方の分圧用抵抗８と他方の分圧用抵抗９との中間接続点が発振用トランジスタ２のベースに接続されている。また、発振用トランジスタ２のエミッタは直流カットコンデンサ１１を介して出力端ＲＦｏｕｔに接続され、発振用トランジスタ２のベースには直流カットコンデンサ１２を介して共振回路１３が接続されている。
【００１７】
共振回路１３はストリップラインで構成されるインダクタ１４とコンデンサ１５との並列共振回路で構成されている。インダクタ１４の一端とコンデンサ１５の一端とが接続され、インダクタ１４及びコンデンサ１５の他端はそれぞれ接地されている。共振回路１３には可変容量ダイオードとしてのバラクタダイオード１６が並列に接続されている。バラクタダイオード１６のアノードはコンデンサ１７を介して高周波的に接地され、カソードはコンデンサ１８を介してインダクタ１４及びコンデンサ１５の一端部に接続されている。バラクタダイオード１６の両端に印加される電圧によって共振回路１３の共振周波数が変化する。
【００１８】
本実施の形態では、ＰＬＬ回路２０が電圧制御発振器１の発振周波数を制御する。電圧制御発振器１の出力端ＲＦｏｕｔから出力される発振信号をＰＬＬ回路２０に取り込む。ＰＬＬ回路２０は、発振周波数を分周する分周器と、分周器の出力信号と基準周波数信号ｆｒｅｆの位相を比較して位相差信号を生成する位相比較器と、位相比較器の出力信号に応じて充放電電流を生成するチャージポンプと、チャージポンプで生成した充放電電流を平滑化するフィルタ回路とを備える。すなわち、ＰＬＬ回路２０が発振信号を取り込んで、発振信号の周波数と目標周波数との差分をなくす制御電圧Ｖｃｔｌを生成する。本実施の形態は、ＰＬＬ回路２０の生成する制御電圧Ｖｃｔｌの可変範囲は従来のままとし、バラクタダイオード１６に印加する前段で制御電圧Ｖｃｔｌから電圧の最大値を大きくした制御電圧ＶＤに変換している。このための、具体的な回路構成は次の通りである。
【００１９】
ＰＬＬ回路２０から出力される制御電圧Ｖｃｔｌは制御電圧端子Ｔ１に印加される。制御電圧端子Ｔ１をチョーク用コイル２２経由で可変抵抗手段としての制御用トランジスタ２１のベースに接続している。制御用トランジスタ２１のコレクタはコレクタ抵抗ＲＣ及びチョーク用コイル２３を直列に介して直流電源Ｖｃｃの印加される電源端子Ｔ２に接続している。制御用トランジスタ２１のエミッタはエミッタ抵抗ＲＥを介して接地している。コレクタ抵抗ＲＣの電源側端部を、第１のチョーク用インダクタ２４を直列に介して、バラクタダイオード１６のカソードに接続し、コレクタ抵抗ＲＣのトランジスタ側端部を、第２のチョーク用インダクタ２５を直列に介して、バラクタダイオード１６のアノードに接続している。すなわち、バラクタダイオード１６の両端にはコレクタ抵抗ＲＣの両端の電圧が制御電圧ＶＤとして印加される。コレクタ抵抗ＲＣの両端に現れる電圧は、直流電圧Ｖｃｃ、コレクタ抵抗ＲＣの抵抗値、エミッタ抵抗ＲＥの抵抗値、及び制御用トランジスタ２１に印加される制御電圧Ｖｃｔｌによって決まる。直流電圧Ｖｃｃを大きくし、コレクタ抵抗ＲＣを大抵抗とし、エミッタ抵抗ＲＥを小抵抗とすれば、コレクタ抵抗ＲＣの両端に現れる電圧の最大値を制御電圧Ｖｃｔｌの最大値よりも２倍以上大きくすることができる。なお、第１及び第２のチョーク用インダクタ２４，２５のトランジスタ側はコンデンサ２６，２７を介して高周波的に接地されている。
【００２０】
以上のように構成された本実施の形態では、コレクタ抵抗ＲＣを大きな抵抗とし、エミッタ抵抗ＲＥを小さな抵抗とし、直流電源Ｖｃｃを大きな電圧として、コレクタ抵抗ＲＣの両端から大きな電圧を取り出す。例えば、制御用トランジスタ２１のベースに印加される制御電圧Ｖｃｔｌを１Ｖ〜５Ｖの可変幅とし、直流電源Ｖｃｃ＝１０Ｖ、コレクタ抵抗ＲＣ＝２Ω、エミッタ抵抗ＲＥ＝１Ωとする。この場合、バラクタダイオード１６の両端にかかる電圧ＶＤは、ＶＤ＝０．６Ｖ〜８．６Ｖとなり、制御電圧Ｖｃｔｌの可変幅の２倍となる。しかも、バラクタダイオード１６に印加される電圧ＶＤの最大値が高くなっているので、高い周波数にまで発振周波数を広げることができる。
【００２１】
このように、ＰＬＬ回路２０の制御電圧端子Ｔ１とバラクタダイオード１６との間に制御用トランジスタ２１を挿入し、制御用トランジスタ２１のコレクタ抵抗ＲＣの両端の電圧をバラクタダイオード１６の両端に印加することにより、ＰＬＬ回路出力の制御電圧Ｖｃｔｌよりも大きな電圧可変幅を実現できる。発振器用の直流電源ＶｃｃをＰＬＬ回路の出力電圧（Ｖｃｔｌ）の２倍程度に設定すれば、バラクタダイオード１６の両端に印加する電圧の最大値も２倍にでき、制御電圧感度（ＫＶ）を低めに設定しても十分な周波数可変幅を実現できる。また、制御電圧感度（ＫＶ）を低めに設定することにより、回路Ｑを高く維持でき、ＳＳＢ  Ｐｈａｓｅ  Ｎｏｉｓｅ等の雑音特性を改善できる。
【００２２】
また、バラクタダイオード１６の両端にかかる電圧ＶＤの最大値を高くすることができるため、高い周波数にまで発振周波数を広げることができる。また、コレクタ抵抗ＲＣの両端をバラクタダイオード１６の両端に対してチョーク用インダクタ２４，２５を介して接続したので、共振回路１３側からみたＰＬＬ回路２０側（制御用トランジスタ２６を含む）が高周波的に切り離され、共振回路１３のＱの低下を防止できる。
【００２３】
図２は図１に示す電圧制御発振器において、制御用トランジスタを電界効果トランジスタ（ＦＥＴ）に代えた変形例を示す図である。ＦＥＴ以外の構成要素は、図１に示す電圧制御発振器と同一であるので、同一要素には同一符号を付して説明の重複を避ける。
【００２４】
図２に示すように、ＰＬＬ回路２０の出力端子とバラクタダイオード１６との間にＦＥＴ３０を挿入し、ＦＥＴ３０のソース抵抗ＲＳの両端の電圧をバラクタダイオード１６の両端に印加することにより、本来の制御電圧Ｖｃｔｌよりも大きな電圧可変幅を実現している。
【００２５】
図３（ａ）はバラクタダイオードの制御電圧−ＫＶ特性を示している。同図に示すように制御電圧が高くなるのに従ってＫＶが低下する。このため、何の補正もしない場合にはロックアップタイム等のＰＬＬ性能に制御電圧のＬｏ／Ｈｉ間で図３（ａ）のような傾きが生じていた。
【００２６】
一方、図３（ｂ）に示すように、ＦＥＴのゲート電圧−出力電圧特性は、ＨＦＥ（増幅率）のエンハンス効果により、ゲートに掛かる電圧が高くなるほど、バラクタダイオード１６のカソードへの印加電圧の変化率が高くなる。
【００２７】
したがって、図３中に示すように、バラクタダイオードのＫＶが低下する領域Ｒ１において、バラクタダイオード１６のカソードへの印加電圧の変化率が高くなる領域Ｒ２が対応するので、バラクタダイオードの制御電圧−ＫＶ特性を補正することができる。
【００２８】
なお、以上の説明では、制御用トランジスタとしてＮＰＮ型トランジスタ（２１）を例示したが、ＰＮＰ型トランジスタであっても同様に用いることがきる。この場合、バラクタダイオード１６は、アノードがＰＮＰ型トランジスタのエミッタに接続され、ＰＮＰ型トランジスタのコレクタが接地され、ＰＮＰ型トランジスタのベースに制御電圧が印加される。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施の形態に係る電圧制御発振器の構成図
【図２】制御用トランジスタをＦＥＴに代えた変形例を示す図
【図３】（ａ）バラクタダイオードの制御電圧−ＫＶ特性を示す図、（ｂ）ＦＥＴのゲート電圧−出力電圧特性を示す図
【図４】特許文献１に記載された従来の電圧制御発振器の構成図
【符号の説明】
【００３０】
１…電圧制御発振器
２…発振用トランジスタ
３…コンデンサ
４、５…帰還コンデンサ
６…エミッタバイアス抵抗
７、２４、２５…チョーク用インダクタ
８，９…分圧用抵抗
１１、１２…直流カットコンデンサ
１３…共振回路
１４…インダクタ
１５…コンデンサ
１６…バラクタダイオード
２０…ＰＬＬ回路
ＲＣ…コレクタ抵抗
ＲＥ…エミッタ抵抗
ＲＳ…ソース抵抗
ＲＤ…ドレイン抵抗
【図１】
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【図２】
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【図３】
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【図４】
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