(57)【要約】【課題】フォーカルプレーン現象を緩和し、画素の読み出しの高速化を図ることができる撮像素子およびその制御方法並びにカメラを提供する。【解決手段】複数の垂直信号線ＶＳＬと、複数の画素回路１１が行列状に配列された画素部１０と、画素部１０の複数の画素回路１１が列単位でグループ毎に異なる垂直信号線ＶＳＬに接続され、グループ分けされた複数の画素回路１１が接続された垂直信号線ＶＳＬに出力した電圧信号を処理するカラム回路１３ａ、１３ｂとを有する。【選択図】図１
2010098516.tif 000002
【特許請求の範囲】
【請求項１】
複数の読み出し信号線と、
複数の画素回路が行列状に配列された画素部と、
上記画素部の上記複数の画素回路が列単位でグループ毎に異なる上記読み出し信号線に接続され、グループ分けされた複数の画素回路が接続された読み出し信号線に出力した読み出し信号を処理する処理部と
を有する撮像素子。
【請求項２】
上記画素部は、
第１の画素領域と第２の画素領域とに分割され、
上記複数の画素回路は、
上記第１の画素領域の複数の画素回路と上記第２の画素領域の複数の画素回路とによって列単位でグループ分けされている
請求項１記載の撮像素子。
【請求項３】
上記各々の画素回路を選択し、駆動する選択駆動部を有し、
上記選択駆動部は、
上記第１の画素領域内の複数の画素回路を上記第１の画素領域の最終行から上記第１の画素領域の初行へ行単位で順次駆動し、上記第２の画素領域内の複数の画素回路を上記第２の画素領域の最終行から上記第２の画素領域の初行へ行単位で順次駆動する
請求項２記載の撮像素子。
【請求項４】
上記各々の画素回路を選択し、駆動する選択駆動部を有し、
上記選択駆動部は、
上記第１の画素領域内の複数の画素回路を上記第１の画素領域の初行から上記第１の画素領域の最終行へ行単位で順次駆動し、上記第２の画素領域内の複数の画素回路を上記第２の画素領域の最終行から上記第２の画素領域の初行へ行単位で順次駆動する
請求項２記載の撮像素子。
【請求項５】
上記各々の画素回路を選択し、駆動する選択駆動部を有し、
上記選択駆動部は、
上記第１の画素領域内の複数の画素回路を上記第１の画素領域の最終行から上記第１の画素領域の初行へ行単位で順次駆動し、上記第２の画素領域内の複数の画素回路を上記第２の画素領域の初行から上記第２の画素領域の最終行へ行単位で順次駆動する
請求項２記載の撮像素子。
【請求項６】
上記複数の画素回路は、
上記読み出し信号線に接続された画素回路によって列単位でグループ分けされている
請求項１から５のいずれか一に記載の撮像素子。
【請求項７】
行列状に配列された画素部の複数の画素回路が列単位でグループ毎に異なる読み出し信号線に接続され、グループ分けされた複数の画素回路が接続された読み出し信号線に読み出し信号を出力するステップと、
上記読み出し信号線に出力された画素回路の読み出し信号を処理するステップと
を有する撮像素子の制御方法。
【請求項８】
撮像素子と、
上記撮像素子の画素領域に対して入射光を導く光学系と、
上記撮像素子が出力した読み出し信号に信号処理を施す信号処理部と
を有し、
上記撮像素子は、
複数の読み出し信号線と、
複数の画素回路が行列状に配列された画素部と、
上記画素部の上記複数の画素回路が列単位でグループ毎に異なる上記読み出し信号線に接続され、グループ分けされた複数の画素回路が接続された読み出し信号線に出力した読み出し信号を処理する処理部と
を有するカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子およびその制御方法並びにカメラに関するものである。
【背景技術】
【０００２】
近年では、ＣＭＯＳイメージセンサの多画素化や受光面積の大型化が進んでいる。一般的なＸ−Ｙアドレス型のイメージセンサでは、画素部に複数の画素回路がマトリクス状に配列されている。各々の画素回路には、列毎に垂直信号線が接続されている。
【０００３】
この垂直信号線には寄生抵抗および寄生容量が存在するため、これらの値が大きい場合には、画素の読み出し時間が増大する。その結果、行毎の画素の読み出し時間のズレや電荷蓄積時間のズレが生じ、フォーカルプレーン現象が発生しやすくなる。フォーカルプレーン現象は、撮像画像に歪みが生じる現象であり、アフィン変換等では、撮像画像の歪みを補正することが困難である。
【０００４】
このような現象を低減させるため、垂直信号線の幅を太くして寄生抵抗を低減させる対策や、垂直信号線の配線ピッチを大きくとって寄生容量を低減させる対策が行われてきた。画素回路間のピッチを変更して、垂直信号線の寄生抵抗および寄生容量を低減させる対策を講じることも可能であるが、画素の特性が犠牲になるという欠点がある。
【０００５】
そこで、画素領域を２つの領域に分割し、画素領域内で垂直信号線を電気的に分断することで、垂直信号線の寄生抵抗および寄生容量の低減を図ったＣＭＯＳイメージセンサが提案されている（特許文献１）。
【０００６】
特許文献１が開示するＣＭＯＳイメージセンサは、センスアンプリファイア（単に「センスアンプ」と表記する）型と称される。画素回路が蓄積した電荷は、電圧信号として増幅されることなく垂直信号線に出力され、センスアンプが垂直信号線に伝搬された電圧信号のレベルの変化を読み取る。
【特許文献１】特表２００４−５３０２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１が開示するＣＭＯＳイメージセンサは、垂直信号線の寄生抵抗等を低減させることによってＫＴＣノイズを低減させることができるにすぎない。したがって、行毎の画素の読み出し時間のズレや電荷蓄積時間のズレに起因するフォーカルプレーン現象を緩和することが困難である。
【０００８】
更に、特許文献１が開示するＣＭＯＳイメージセンサは、画素の読み出しの高速化を図ることまで考慮されていない。
【０００９】
本発明は、フォーカルプレーン現象を緩和し、画素の読み出しの高速化を図ることができる撮像装置およびその制御方法並びにカメラを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の撮像素子は、複数の読み出し信号線と、複数の画素回路が行列状に配列された画素部と、上記画素部の上記複数の画素回路が列単位でグループ毎に異なる上記読み出し信号線に接続され、グループ分けされた複数の画素回路が接続された読み出し信号線に出力した読み出し信号を処理する処理部とを有する。
【００１１】
好適には、上記画素部は、第１の画素領域と第２の画素領域とに分割され、上記複数の画素回路は、上記第１の画素領域の複数の画素回路と上記第２の画素領域の複数の画素回路とによって列単位でグループ分けされている。
【００１２】
好適には、本発明の撮像素子は、上記各々の画素回路を選択し、駆動する選択駆動部を有し、上記選択駆動部は、上記第１の画素領域内の複数の画素回路を上記第１の画素領域の最終行から上記第１の画素領域の初行へ行単位で順次駆動し、上記第２の画素領域内の複数の画素回路を上記第２の画素領域の最終行から上記第２の画素領域の初行へ行単位で順次駆動する。
【００１３】
好適には、本発明の撮像素子は、上記各々の画素回路を選択し、駆動する選択駆動部を有し、上記選択駆動部は、上記第１の画素領域内の複数の画素回路を上記第１の画素領域の初行から上記第１の画素領域の最終行へ行単位で順次駆動し、上記第２の画素領域内の複数の画素回路を上記第２の画素領域の最終行から上記第２の画素領域の初行へ行単位で順次駆動する。
【００１４】
好適には、本発明の撮像素子は、上記各々の画素回路を選択し、駆動する選択駆動部を有し、上記選択駆動部は、上記第１の画素領域内の複数の画素回路を上記第１の画素領域の最終行から上記第１の画素領域の初行へ行単位で順次駆動し、上記第２の画素領域内の複数の画素回路を上記第２の画素領域の初行から上記第２の画素領域の最終行へ行単位で順次駆動する。
【００１５】
好適には、上記複数の画素回路は、上記読み出し信号線に接続された画素回路によって列単位でグループ分けされている。
【００１６】
本発明の撮像素子の制御方法は、行列状に配列された画素部の複数の画素回路が列単位でグループ毎に異なる読み出し信号線に接続され、グループ分けされた複数の画素回路が接続された読み出し信号線に読み出し信号を出力するステップと、上記読み出し信号線に出力された画素回路の読み出し信号を処理するステップとを有する。
【００１７】
本発明のカメラは、撮像素子と、上記撮像素子の画素領域に対して入射光を導く光学系と、上記撮像素子が出力した読み出し信号に信号処理を施す信号処理部とを有し、上記撮像素子は、複数の読み出し信号線と、複数の画素回路が行列状に配列された画素部と、上記画素部の上記複数の画素回路が列単位でグループ毎に異なる上記読み出し信号線に接続され、グループ分けされた複数の画素回路が接続された読み出し信号線に出力した読み出し信号を処理する処理部とを有する。
【００１８】
本発明によれば、複数の画素回路が行列状に配列され、列単位でグループ分けされた複数の画素回路は、グループ毎に異なる読み出し信号線に読み出し信号を出力する。
そして、処理部は、グループ分けされた複数の画素回路が接続された読み出し信号線に出力した読み出し信号を処理する。
【発明の効果】
【００１９】
本発明によれば、フォーカルプレーン現象を緩和し、画素の読み出しの高速化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２１】
（第１実施形態）
図１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【００２２】
図１に図示するＣＭＯＳイメージセンサ１は、画素部１０および複数の画素回路１１を有する。ＣＭＯＳイメージセンサ１は、行駆動回路１２、カラム回路１３ａ、１３ｂ、列駆動回路１４ａ、１４ｂ、制御部１５、および補正部１６を有する。
【００２３】
なお、ＣＭＯＳイメージセンサ１は、本発明の撮像装置に対応し、行駆動回路１２は、本発明の選択駆動部に対応する。カラム回路１３ａおよびカラム回路１３ｂは、本発明の処理部に対応する。
【００２４】
図１に図示するように、画素部１０の第１行目の画素回路１１が配列された側には（単に「上段」のように表現する）、カラム回路１３ａおよび列駆動回路１４ａが配置されている。
【００２５】
画素部１０の最終行目の画素回路１１が配列された側には（単に「下段」のように表現する）、カラム回路１３ｂおよび列駆動回路１４ｂが配置されている。
【００２６】
ＣＭＯＳイメージセンサ１は、２系統のカラム回路１３ａ、１３ｂおよび２系統の列駆動回路１４ａ、１４ｂを有することで、画素の読み出しを高速に実行することができる。
【００２７】
図２は、本発明の第１実施形態に係る画素部の構成例を示す概略ブロック図である。ただし、図２には、画素部１０およびその周辺部のみが図示され、各画素回路１１を駆動するための信号線等が適宜省略されている。
【００２８】
画素部１０は、入射光を受光する画素領域である。図２に図示するように、画素部１０は、ｍ（行）×ｎ（列）個の画素回路１１がマトリクス状に配列されている。ｍおよびｎは、正の整数であって、ｍの最大値はｍａ（たとえば２０４８）、ｎの最大値はｎａ（たとえば２０４８）である。このようなＣＭＯＳイメージセンサ１は、Ｘ−Ｙアドレス型のＣＭＯＳイメージセンサと称される。
【００２９】
各画素回路１１には、Ｇｒ（緑）、Ｒ（赤）、Ｂ（青）、およびＧｂ（緑）の何れかのカラーフィルタが被され、各色のカラーフィルタに対応した色を検知する。画素部１０は、図２に図示するように、ベイヤ型の画素配列である。
【００３０】
たとえば、１行１列目には、Ｒの画素回路１１が配置され、１行２列目には、Ｇｒの画素回路１１が配置されている。２行１列目には、Ｇｂの画素回路１１が配置され、２行２列目には、Ｂの画素回路１１が配置されている。ベイヤ型の画素配列では、このような２×２の画素回路を繰り返し単位とする複数の画素回路１１が配列されている。
【００３１】
図２に図示する画素部１０は、ｍａ／２行目で第１の画素領域ＡＲＥ１および第２の画素領域ＡＲＥ２に分割されている。以下、任意のｍ行ｎ列目の画素回路１１を画素回路（ｍ、ｎ）１１のように適宜表記するものとする。
【００３２】
第１の画素領域ＡＲＥ１の画素回路（ｍ、ｎ）１１は、ノードＮＤ１にて垂直信号線ＶＳＬ１（ｎ）に接続され、第２の画素領域ＡＲＥ２の画素回路（ｍ、ｎ）１１は、ノードＮＤ１にて垂直信号線ＶＳＬ２（ｎ）に接続されている。
【００３３】
なお、垂直信号線ＶＳＬ１（ｎ）およびＶＳＬ２（ｎ）は、本発明の読み出し信号線に対応する。
【００３４】
垂直信号線ＶＳＬ１（ｎ）の一端は、カラム回路１３ａに接続され、垂直信号線ＶＳＬ２（ｎ）の一端は、カラム回路１３ｂに接続されている。そして、画素部１０内部においては、同列の垂直信号線同士、すなわち、垂直信号線ＶＳＬ１（ｎ）の他端と垂直信号線ＶＳＬ２（ｎ）の他端とが電気的に切断されている。
【００３５】
このように、第１の画素領域ＡＲＥ１の画素回路１１と第２の画素領域ＡＲＥ２の画素回路１１とは、接続先の垂直信号線が異なる。
【００３６】
これに伴い、第１の画素領域ＡＲＥ１の画素回路１１が出力した電圧信号は、上段のカラム回路１３ａで処理され、第２の画素領域ＡＲＥ２の画素回路１１が出力した電圧信号は、下段のカラム回路１３ｂで処理される。なお、この電圧信号は、本発明の読み出し信号に対応する。
【００３７】
図１に図示するように、同一行の画素回路１１は、リセット信号線ＲＳＴＬ、転送信号線ＴＲＮＬ、選択信号線ＳＥＬＬに共通に接続されている（図３参照）。
【００３８】
行駆動回路１２は、制御部１５の行選択信号ＳＶＤＲに基づいて駆動する画素回路１１の行を選択する。行駆動回路１２は、リセット信号線ＲＳＴＬにリセット信号ＳＲＳＴを印加し、転送信号線ＴＲＮＬに転送信号ＳＴＲＮを印加し、選択信号線ＳＥＬＬに選択信号ＳＳＥＬを印加することによって、同一行に配列された各々の画素回路１１を駆動する（図３参照）。
【００３９】
上段のカラム回路１３ａは、たとえば、コンパレータ等で構成されたＡ／Ｄ変換器１３１ａ、スイッチＳＷ１ａ、不図示のメモリ等を有する。Ａ／Ｄ変換器１３１ａやスイッチＳＷ１ａは、列ごとに配置され、Ａ／Ｄ変換器１３１ａは、垂直信号線ＶＳＬ１（ｎ）に接続されている。
【００４０】
上段のカラム回路１３ａは、第１の画素領域ＡＲＥ１の画素回路（ｍ、ｎ）１１から入力された電圧信号に対して次のような処理を施す。
【００４１】
垂直信号線ＶＳＬ１（ｎ）を介して入力された電圧信号はアナログ信号であるため、上段のカラム回路１３ａは、Ａ／Ｄ変換器１３１を用いて、このアナログの電圧信号をデジタルの電圧信号に変換する。
【００４２】
この他、上段のカラム回路１３ａは、電圧信号に相関二重サンプリング（ＣＤＳ:Correlated Double Sampling）処理を施す。このとき、上段のカラム回路１３ａは、後述する電荷読み出し期間において、電圧信号を２回感知し、２つの電圧信号の差分（電荷量の差分）から固定パターンノイズ等を除去する。
【００４３】
上段のカラム回路１３ａは、たとえばＡ／Ｄ変換器１３１ａに接続されたスイッチＳＷ１ａがオンに切り替わったとき、処理後の電圧信号を水平転送線ＨＳＴＬａを介して制御部１５に出力する。
【００４４】
下段のカラム回路１３ｂは、上段のカラム回路１３ａと同様に、たとえばＡ／Ｄ変換器１３１ｂ、スイッチＳＷ１ｂ、不図示のメモリ等で構成されている。Ａ／Ｄ変換器１３１ｂやスイッチＳＷ１ｂは、列ごとに配置され、Ａ／Ｄ変換器１３１ｂは、垂直信号線ＶＳＬ２（ｎ）に接続されている。
【００４５】
下段のカラム回路１３ｂは、第２の画素領域ＡＲＥ２の画素回路（ｍ、ｎ）１１から入力された電圧信号に対し、上段のカラム回路１３ａと同様の処理を施し、処理後の電圧信号を水平転送線ＨＳＴＬｂを介して制御部１５に出力する。
【００４６】
上段の列駆動回路１４ａは、たとえばシフトレジスタ等によって構成されている。上段の列駆動回路１４ａは、画素の読み出しを列ごとに行うため、制御部１５の列選択信号ＳＨＤＲに基づいて、上段のカラム回路１３ａを構成するスイッチＳＷ１ａの開閉を制御する。
【００４７】
下段の列駆動回路１４ｂも、上段の列駆動回路１４ａと同様に、たとえばシフトレジスタ等によって構成されている。下段の列駆動回路１４ｂは、上段の列駆動回路１４ａと同様に、制御部１５の列選択信号ＳＨＤＲに基づいて、下段のカラム回路１３ｂを構成するスイッチＳＷ１ｂの開閉を制御する。
【００４８】
制御部１５は、行駆動回路１２に行選択信号ＳＶＤＲに出力し、上下段の列駆動回路１４ａ、１４ｂに列選択信号ＳＨＤＲを出力する。制御部１５は、上下段のカラム回路１３ａ、１３ｂの水平転送線ＨＳＴＬａ、ＨＳＴＬｂを介して入力された電圧信号に増幅等の処理を施し、処理後の電圧信号を補正部１６に出力する。
【００４９】
補正部１６は、同一列の電圧信号に生じた、ゲインやオフセット電圧のズレ（歪み）を補正する。
【００５０】
次に、画素部１０および画素回路１１の詳細について説明する。
【００５１】
図３は、本発明の第１実施形態に係る画素回路の一例を示す等価回路図である。図３には、第１の画素領域ＡＲＥ１の画素回路１１と共にカラム回路１３ａが図示されている。
【００５２】
図４は、図２に図示する画素部の詳細な等価回路図である。ただし、図４には、画素部１０周辺の主要部のみが図示され、各画素回路１１を駆動するための信号線等が適宜省略されている。
【００５３】
図３に図示するように、各々の画素回路１１は、たとえばフォトダイオードで形成された光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を有する。
【００５４】
光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。
【００５５】
各々のトランジスタには、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一例として採用され、各々のトランジスタは、次のような接続形態を採っている。
【００５６】
転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をフローティングディフュージョンＦＤに転送するために、光電変換素子１１１のカソード側とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１１２のゲートには、転送信号線ＴＲＮＬ（ｍ）が接続されている。
【００５７】
フローティングディフュージョンＦＤには、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。
【００５８】
リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源電圧ＶＤＤにリセットするために、フローティングディフュージョンＦＤと電源電圧ＶＤＤとの間に接続されている。リセットトランジスタ１１３のゲートには、リセット信号線ＲＳＴＬ（ｍ）が接続されている。
【００５９】
増幅トランジスタ１１４は、ドレインが電源電圧ＶＤＤに、ソースが選択トランジスタ１１５のドレインに接続されている。増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電位を増幅する。
【００６０】
選択トランジスタ１１５は、増幅トランジスタ１１４と直列接続となるようにドレインが増幅トランジスタ１１４のソースに接続され、ソースがノードＮＤ１を介して垂直信号線ＶＳＬ１（ｎ）に接続され、ゲートが選択信号線ＳＥＬＬ（ｍ）に接続されている。
【００６１】
垂直信号線ＶＳＬ１（ｎ）には、電流源１７が接続されており、増幅トランジスタ１１４と電流源１７とによって、ソースフォロワ回路が形成されている。
【００６２】
図３に図示する寄生抵抗Ｒは、垂直信号線ＶＳＬ１（ｎ）の寄生抵抗（配線抵抗）を示し、キャパシタＣは、垂直信号線ＶＳＬ１（ｎ）の寄生容量を示している。垂直信号線ＶＳＬ１（ｍ）のノードＮＤ２には、カラム回路１３ａのＡ／Ｄ変換器１３１ａの入力側が接続されている。このＡ／Ｄ変換器１３１ａの出力側には、スイッチＳＷ１ａとして機能するトランジスタを介して水平転送線ＨＳＴＬａが接続されている。
【００６３】
画素部１０の具体的な等価回路図は、図４に図示される。始めに、行駆動回路１２による任意の画素回路（ｍ、ｎ）１１の駆動（動作）例について説明する。この画素回路（ｍ、ｎ）１１は、第１の画素領域ＡＲＥ１に配列されているものとする。
【００６４】
図５は、本発明の第１実施形態に係る画素回路１１の駆動例を示すタイミングチャートである。図５（Ａ）はリセット信号ＳＲＳＴを示し、図５（Ｂ）は転送信号ＳＴＲＮを示し、図５（Ｃ）は選択信号ＳＳＥＬを示している。
【００６５】
初めに、同一行の画素回路１１に対してリセット（電子シャッタ）が実行される。
【００６６】
時刻ｔ１において、行駆動回路１２は、パルス状（ハイレベル）のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｍ）に供給すると同時に（図５（Ａ）参照）、パルス状の転送信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｍ）に供給する（図５（Ｂ）参照）。
【００６７】
転送トランジスタ１１２およびリセットトランジスタ１１３は、パルス幅の期間、同時にオン状態となる。光電変換素子１１１に蓄積されている電荷が、フローティングディフュージョンＦＤに転送され、光電変換素子１１１に蓄積された電荷が、電源電圧ＶＤＤに排出されると共に、フローティングディフュージョンＦＤの電位が、電源電圧ＶＤＤにリセットされる。
【００６８】
リセット後、画素回路１１の光電変換素子１１１は、電荷の蓄積を開始し、電荷を蓄積する。画素回路１１が電荷を蓄積する期間は、電荷蓄積時間Δｔで示される期間である。
【００６９】
時刻ｔ２において、行駆動回路１２は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｍ）に供給する（図５（Ａ）参照）。これにより、フローティングディフュージョンＦＤの電位が一旦、電源電圧ＶＤＤにリセットされる。
【００７０】
時刻ｔ２において、行駆動回路１２は、ハイレベルの選択信号ＳＳＥＬを電荷の読み出し動作が終了する時刻ｔ６まで選択信号線ＳＥＬＬ（ｍ）に供給する（図５（Ｃ）参照）。これにより、画素回路１１の選択トランジスタ１１５は、同一行の画素回路１１の電荷の読み出し動作が終了するまでオン状態が保持される。
【００７１】
時刻ｔ３において、電圧信号が垂直信号線ＶＳＬ１（ｎ）を介して、上段のカラム回路１３ａに出力される。上段のカラム回路１３ａは、１回目の電圧信号を感知する。
【００７２】
転送トランジスタ１１２がオフの状態に保持されているため、上段のカラム回路１３ａは、リセット状態のフローティングディフュージョンＦＤの電圧信号を感知する。
【００７３】
時刻ｔ４において、行駆動回路１２は、パルス状の転送信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｍ）に供給する（図５（Ｂ）参照）。
【００７４】
パルス幅の期間、転送トランジスタ１１２がオン状態となる。このとき、リセットトランジスタ１１３は、オフ状態に保持されているため、光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送される。
【００７５】
フローティングディフュージョンＦＤの電位は、増幅トランジスタ１１４によって増幅される。図３に図示するように、増幅トランジスタ１１４と電流源１７とによって、ソースフォロワ回路が形成されている。電流源１７と増幅トランジスタ１１４との間にバイアス電流が流れ、増幅された電圧信号は、選択トランジスタ１１５を介して垂直信号線ＶＳＬ１（ｎ）に出力される（時刻ｔ４〜ｔ６）。
【００７６】
その後、上段のカラム回路１３ａは、２回目の電圧信号を感知し、１回目と２回目の電圧信号の差分（電荷量の差分）から固定パターンノイズ等を除去する。
【００７７】
上述した電圧信号が垂直信号線ＶＳＬ１（ｎ）に出力される期間は、電荷読み出し期間Δｔｓ（時刻ｔ３〜ｔ６）と定義され、この期間の一連の動作を画素の読み出しという。リセットの開始（時刻ｔ１）から画素回路１１の電荷の読み出しが終了（時刻ｔ６）までの期間は、画素回路の選択（フレーム）期間Ｔと定義される。
【００７８】
ところで、垂直信号線ＶＳＬ１（ｍ）には、寄生抵抗Ｒや寄生容量Ｃの影響を受けて、ノードＮＤ２の電位が変動する。したがって、カラム回路１３ａを構成するＡ／Ｄ変換器のセトリング時間（settling time）も変化する。
【００７９】
セトリング時間は、電荷の読み出し期間Δｔｓだけではなく、フレームレートにも影響を与えるが、以後の説明においては、ノードＮＤ２の電位が早期に安定し、セトリング時間の変化が極めて小さいものと仮定する。
【００８０】
図４に図示するように、画素部１０は、第１に画素領域ＡＲＥ１と第２の画素領域ＡＲＥ２とに分割されている。第１の画素領域ＡＲＥ１の画素回路１１から読み出された電圧信号は、上段のカラム回路１３ａによってＡ／Ｄ変換等の処理が施され、第２の画素領域ＡＲＥ２の画素回路１１から読み出された電圧信号は、下段のカラム回路１３ｂによってＡ／Ｄ変換等の処理が施される。
【００８１】
この場合、図１に図示する行駆動回路１２は、図６に図示するように、３通りの駆動（スキャン）方法によって各画素領域の画素回路を駆動することができる。
【００８２】
図６は、本発明の第１実施形態に係る行駆動回路による駆動方法の例を示す概略図である。図６（Ａ）は第１の駆動方法を示し、図６（Ｂ）は第２の駆動方法を示し、図６（Ｃ）は第３の駆動方法を示している。
【００８３】
第１の駆動方法では、図６（Ａ）に図示するように、行駆動回路１２は、第１の画素領域ＡＲＥ１の最終行目（ｍａ／２行）から１行目の方向へ画素回路１１を行単位で順次駆動する。これと共に、行駆動回路１２は、第２の画素領域ＡＲＥ２の最終行目（ｍａ行）から１行目（ｍａ／２＋１行）の方向へ画素回路１１を行単位で順次駆動する。
【００８４】
第２の駆動方法では、図６（Ｂ）に図示するように、行駆動回路１２は、第１の画素領域ＡＲＥ１の１行目から最終行目（ｍａ／２行）の方向へ画素回路１１を行単位で順次駆動する。これと共に、行駆動回路１２は、第２の画素領域ＡＲＥ２の最終行目（ｍａ行）から１行目（ｍａ／２＋１行）の方向へ画素回路１１を行単位で順次駆動する。
【００８５】
第３の駆動方法では、図６（Ｃ）に図示するように、行駆動回路１２は、第１の画素領域ＡＲＥ１の最終行目（ｍａ／２行）から１行目の方向へ画素回路１１を行単位で順次駆動する。これと共に、行駆動回路１２は、第２の画素領域ＡＲＥ２の１行目（ｍａ／２＋１行）から最終行目（ｍａ行）の方向へ画素回路１１を行単位で順次駆動する。
【００８６】
何れの駆動方法においても、行駆動回路１２は、第１の画素領域ＡＲＥ１内の画素回路１１と、第２の画素領域ＡＲＥ２内の画素回路１１とを並列に駆動するが、第１および第２の画素領域ＡＲＥ１、ＡＲＥ２の画素回路１１を交互に駆動してもよい。
【００８７】
この場合、行駆動回路１２は、第１の画素領域ＡＲＥ１の最終行目（ｍａ／２行）の画素回路１１を駆動した後、第２の画素領域ＡＲＥ２の最終行目（ｍａ行）の画素回路１１を駆動する。以後、行駆動回路１２は、このような動作を繰り返し、各々の画素領域の画素回路を行単位で順次駆動する。
【００８８】
第１〜第３の駆動方法の内、何れかの駆動方法を好適に採用することができる。以下に、第１の駆動方法が採用された場合のＣＭＯＳイメージセンサ１の動作を図７に関連付けて説明する。
【００８９】
図７は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。図７（Ａ）は、行選択信号ＳＶＤＲを示し、図７（Ｂ）は、列選択信号ＳＨＤＲを示す。なお、図７に図示する時刻は、図５に図示する時刻に対応している。
【００９０】
行駆動回路１２は、第１の画素領域ＡＲＥ１の最終行目（ｍａ／２行）から１行目の方向へ画素回路１１を行単位で順次駆動する。これと共に、行駆動回路１２は、第２の画素領域ＡＲＥ２の最終行目（ｍａ行）から１行目（ｍａ／２＋１行）の方向へ画素回路１１を行単位で順次駆動する。
【００９１】
すなわち、行駆動回路１２は、第１の画素領域ＡＲＥ１内の画素回路１１と、第２の画素領域ＡＲＥ２内の画素回路１１とを並列に駆動する。
【００９２】
以下の説明では、第１の画素領域ＡＲＥ１の画素回路１１を例に挙げて説明する。
【００９３】
最終行目（ｍａ／２行）の画素回路１１の選択期間Ｔの開始に（時刻ｔ１）、以下に説明する第１の工程および第２の工程が実行される。
【００９４】
第１の工程においては、制御部１５は、ハイレベルの行選択信号ＳＶＤＲを行駆動回路１２に出力する。行駆動回路１２は、行選択信号ＳＶＤＲを受けて、最終行目（ｍａ／２行）の画素回路１１を駆動し、画素の読み出しを行う。
【００９５】
その後、画素回路１１の駆動終了後の期間Ｔｎにおいて、第２の工程が開始される。
【００９６】
第２の工程においては、制御部１５は、連続した短パルス状の列選択信号ＳＨＤＲを上段の列駆動回路１４ａに出力する。
【００９７】
これにより、上段のカラム回路１３ａのスイッチＳＷ１ａが列選択信号ＳＨＤＲに同期して列毎に順次オン、オフされる。
【００９８】
たとえば、ｎ列目において、上段のカラム回路１３ａには、垂直信号線ＶＳＬ１（ｎ）のノードＮＤ１に接続された画素回路（ｍ、ｎ）１１から電圧信号が入力される。
【００９９】
その後、上段のカラム回路１３ａは、この電圧信号にＡ／Ｄ変換や相関二重サンプリング等の処理を施し、処理後の電圧信号をスイッチＳＷ１ａがオンのときに、水平転送線ＨＳＴＬａを介して制御部１５に出力する。
【０１００】
以上で、第２の工程が終了する。続いて、次の行（ｍａ／２−１行）から１行目の画素回路１１まで、第１および第２の工程が繰り返し実行される。
【０１０１】
第２の画素領域ＡＲＥ２の画素回路１１に対しても、最終行目（ｍａ行）から１行目（ｍａ／２＋１行）まで、第１および第２の工程が繰り返し実行される。
【０１０２】
ただし、第１の工程においては、制御部１５は、連続した短パルス状の列選択信号ＳＨＤＲを下段の列駆動回路１４ｂに出力する。第２の工程においては、制御部１５は、連続した短パルス状の列選択信号ＳＨＤＲを下段の列駆動回路１４ｂに出力する。
【０１０３】
これにより、下段のカラム回路１３ｂのスイッチＳＷ１ｂが列選択信号ＳＨＤＲに同期して列毎に順次オン、オフされ、下段のカラム回路１３ｂによりＡ／Ｄ変換や相関二重サンプリング等の処理が施された電圧信号を水平転送線ＨＳＴＬａを介して制御部１５に出力する。
【０１０４】
ところで、制御部１５には、第１の画素領域ＡＲＥ１および第２の画素領域ＡＲＥ２の画素回路１１から電圧信号が順次入力される。
【０１０５】
画素部１０が２つの画素領域に分割されているため、第１の画素領域ＡＲＥ１と第２の画素領域ＡＲＥ２とでは、画素の読み出しからカラム回路１３ａ、１３ｂ等による信号処理までのタイムラグ（時間差）が生じやすい。
【０１０６】
その結果、２つの画素領域から得られた電圧信号（画像データ）に、フォーカルプレーン現象の原因となるゲインやオフセット電圧のズレが生じる場合がある。そこで、補正部１６は、ゲインやオフセット電圧のズレを補正する。
【０１０７】
ここで、画素部１０を２つの領域に分割しない場合のＣＭＯＳイメージセンサについて説明する。
【０１０８】
図８は、一般的なＣＭＯＳイメージセンサの例を示す主要部の概略ブロック図である。
【０１０９】
この一般的なＣＭＯＳイメージセンサ１００は、カラム回路１０２を有する。画素部１０１には、画素回路１０３がマトリクス状に配列され、画素回路１０３には、列毎に垂直信号線１０４が接続されている。
【０１１０】
一般的なＣＭＯＳイメージセンサ１００と、本発明のＣＭＯＳイメージセンサ１との差異は、画素部１０１が２つの領域に分割され、垂直信号線１０４が画素部１０１内部で電気的に絶縁されていないことである。一般的なＣＭＯＳイメージセンサ１００において、画素回路１０３の数や配置形態等は、本発明のＣＭＯＳイメージセンサ１と同様の構成である。
【０１１１】
一般的なＣＭＯＳイメージセンサ１００では、行駆動回路１０５が最終行目から１行目の方向へ、画素回路１０３を順次駆動する。その結果、得られた撮像画像は、図９に図示される。
【０１１２】
図９は、図８に図示するＣＭＯＳイメージセンサによって得られた撮像画像の例を示す模式図である。
【０１１３】
図９（Ａ）は、理想的な撮像画像を表す模式図である。これに対し、高速で動く被写体等を撮像した場合には、一般的なＣＭＯＳイメージセンサ１００によって得られた撮像画像の被写体ＯＢＪは、図９（Ｂ）に図示するように、画像全体が平行四辺形状に歪んでいる。この被写体ＯＢＪの歪みは、フォーカルプレーン現象と呼ばれている。
【０１１４】
読み出し方式により蓄積時間の差等が発生することにより、撮像画像には、図９（Ｃ）の陰影部で示される暗電流ノイズ等に起因するシェーディング等が発生する。このような暗電流ノイズは、画素領域の上方、すなわち図８に図示するカラム回路１０２から最も離れた画素領域で多く発生している。
【０１１５】
一方、第１実施形態におけるＣＭＯＳイメージセンサ１によれば、図１０に図示するような撮像画像を得ることができる。
【０１１６】
図１０は、本発明の第１実施形態に係るＣＭＯＳイメージセンサによって得られた撮像画像の例を示す模式図である。
【０１１７】
第１の駆動方法が採用された場合、ＣＭＯＳイメージセンサによって得られた撮像画像の被写体には、図１０（Ａ）もしくは（Ａ），（Ｂ）に図示するような歪みが生じている。
【０１１８】
図中の符号「ＯＢＪ１」は、第１の画素領域ＡＲＥ１部分の被写体ＯＢＪを表し、符号「ＯＢＪ２」は、第２の画素領域ＡＲＥ２部分の被写体ＯＢＪを表している。
【０１１９】
この歪みは、蓄積時間等の同時性が保たれないことによるものであるが、被写体全体が歪んでおらず、一般的なＣＭＯＳイメージセンサ１００による歪みよりも緩和されている（図９（Ａ）参照）。
【０１２０】
これは、垂直信号線の長さが、従来のＣＭＯＳイメージセンサ１００のものよりも短くなり（半分程度）、寄生抵抗Ｒや寄生容量Ｃが半減してセトリング時間が軽減され、読み出し時間が速くなったからである。これに加え、フォーカルプレーン現象による歪みは、第１および第２の画素領域ＡＲＥ１、ＡＲＥ２内でのみ生じるからである。
【０１２１】
このように、ＣＭＯＳイメージセンサ１によれば、フォーカルプレーン現象が発生したとしても、撮像画像全体に歪みが生じない。
【０１２２】
暗電流等のノイズも発生するが、このノイズは、第１および第２の画素領域ＡＲＥ１、ＡＲＥ２の下方において若干発生し、一般的なＣＭＯＳイメージセンサ１００のものよりも緩和されている。
【０１２３】
以上、第１の駆動方法によるＣＭＯＳイメージセンサ１の動作について説明を行った。第２の駆動方法あるいは第３の駆動方法を採用した場合であっても、行駆動回路１２が駆動する画素回路１１の行方向の順が異なるのみであり、ＣＭＯＳイメージセンサ１の動作は共通である。
【０１２４】
第２の駆動方法が採用されたＣＭＯＳイメージセンサ１の場合には、図１０（Ｃ）に図示する撮像画像を得ることができる。図１０（Ａ）と同様に、被写体全体が歪んでおらず、歪みは、一般的なＣＭＯＳイメージセンサ１００による歪みよりも緩和されている。
【０１２５】
撮像画像には、図１０（Ｄ）に図示するように、暗電流等のノイズが発生している。このノイズも、画素領域の両端において若干発生し、一般的なＣＭＯＳイメージセンサ１００のものよりも緩和されている。
【０１２６】
第３の駆動方法が採用されたＣＭＯＳイメージセンサ１の場合には、図１０（Ｅ）に図示する撮像画像を得ることができる。図１０（Ａ）と同様に、被写体全体が歪んでおらず、歪みは、一般的なＣＭＯＳイメージセンサ１００による歪みよりも緩和されている。
【０１２７】
撮像画像には、図１０（Ｆ）に図示するように、暗電流等のノイズが発生している。このノイズも、画素領域の中心部において若干発生し、一般的なＣＭＯＳイメージセンサ１００のものよりも緩和されている。
【０１２８】
ところで、一般的なＣＭＯＳイメージセンサ１００は、図１１に図示するタイミングチャートに基づいて画素回路１０３の駆動、画素の読み出しを行う。
【０１２９】
図１１は、図８に図示する一般的なＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。
【０１３０】
行駆動回路１０５は、画素部１０１の最終行目から１行目の方向へ画素回路１１を行単位で順次駆動する。行駆動回路１０５は、行選択信号ＳＶＤＲがハイレベルの期間、ｍ行目の画素回路１１を駆動し、画素の読み出しを行う。その後、カラム回路１０２は、連続した短パルス状の列選択信号ＳＨＤＲを受けて、列毎に画素の読み出しを順次行う。
【０１３１】
このように、従来のＣＭＯＳイメージセンサ１００は、単一のカラム回路１０２が画素部１０１全体の画素回路１０３から画素の読み出しを行単位で行う。
【０１３２】
これに対し、第１実施形態におけるＣＭＯＳイメージセンサ１は、１選択（フレーム）期間Ｔが、ＣＭＯＳイメージセンサ１００の１選択期間Ｔ１の半分程度になる。すなわち、画素の読み出し時間は、一般的なＣＭＯＳイメージセンサ１００のものの半分である。
【０１３３】
これは、画素部１０が２つの領域に分割され、２系統のカラム回路１３ａ、１３ｂによって画素の読み出しを行うからである。
【０１３４】
なお、本実施形態では、分割された２つの領域が同数の画素回路１１を含むように、画素部１０がｍａ／２行目で分割されたが、たとえば、画素部１０をｍａ／３行目で分割するなど、画素部１０を好適に分割することができる。
【０１３５】
以上詳細に説明したように、第１実施形態によれば、ＣＭＯＳイメージセンサ１は、複数の垂直信号線ＶＳＬと、複数の画素回路１１が行列状に配列された画素部１０とを有する。
【０１３６】
画素部１０は、第１の画素領域ＡＲＥ１と第２の画素領域ＡＲＥ２とに分割され、複数の画素回路１１は、第１の画素領域ＡＲＥ１の複数の画素回路１１と第２の画素領域ＡＲＥ２の複数の画素回路１１とによって列単位でグループ分けされている。
【０１３７】
このＣＭＯＳイメージセンサ１は、画素部１０の複数の画素回路１１が列単位でグループ毎に異なる垂直信号線ＶＳＬに接続され、グループ分けされた複数の画素回路１１が接続された垂直信号線ＶＳＬに出力した電圧信号を処理する処理部を有する。
【０１３８】
したがって、列毎の画素の読み出し時間のズレや電荷蓄積時間のズレに起因するフォーカルプレーン現象を緩和することができるだけでなく、画素の読み出しの高速化を図ることができる。
【０１３９】
このため、多画素化が進んでも、フレームレートや（画素部の）受光面積を犠牲にすることのないＣＭＯＳイメージセンサを提供することができる。
【０１４０】
このようなＣＭＯＳイメージセンサの構造を容易に実現化できるという利点もある。
【０１４１】
図１２は、本発明の第１実施形態に係る補正部の配置形態の例を示す概略ブロック図である。
【０１４２】
図１２に図示するように、補正部１６をＣＭＯＳイメージセンサ１外部に配置することができる。
【０１４３】
（第２実施形態）
第２実施形態は、画素部１０を２つの画素領域に分割する代わりに、垂直信号線の本数を２倍にし、フォーカルプレーン現象の緩和、および高速な画素の読み出しを図ったものである。以下、第１実施形態と異なる点について説明する。
【０１４４】
図１３は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【０１４５】
図１３に図示するように、ＣＭＯＳイメージセンサ１ａには、列ごとに２本の垂直信号線が配置されている。
【０１４６】
詳細には、奇数（２ｍ＋１）行、奇数（２ｎ＋１）列の画素回路（２ｍ＋１，２ｎ＋１）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬｏ（ｎ）に接続され、奇数行、偶数（２ｎ）列の画素回路（２ｍ＋１，２ｎ）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬｅ（ｎ）に接続されている。
【０１４７】
なお、垂直信号線ＶＳＬｏ（ｎ）およびＶＳＬｅ（ｎ）は、本発明の読み出し信号線に対応する。
【０１４８】
一方、偶数（２ｍ）行、奇数列の画素回路（２ｍ，２ｎ＋１）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬｅ（ｎ）に接続され、偶数行、偶数列の画素回路（２ｍ，２ｎ）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬｏ（ｎ）に接続されている。
【０１４９】
このように、同一行の画素回路１１は、列毎に交互に何れかの垂直信号線ＶＳＬｏ（ｎ）、ＶＳＬｅ（ｎ）に接続されている。垂直信号線ＶＳＬｏ（ｎ）、ＶＳＬｅ（ｎ）には、上下段のカラム回路１３ａ、１３ｂが共に接続されている。
【０１５０】
このため、上段のカラム回路１３ａは、垂直信号線ＶＳＬｏ（ｎ）に共通に接続された画素回路１１の電圧信号に処理を施し、下段のカラム回路１３ｂは、垂直信号線ＶＳＬｅ（ｎ）に共通に接続された画素回路１１の電圧信号に処理を施す。
【０１５１】
逆に、上段のカラム回路１３ａが、垂直信号線ＶＳＬｅ（ｎ）に共通に接続された画素回路１１の電圧信号に処理を施し、下段のカラム回路１３ｂが、垂直信号線ＶＳＬｏ（ｎ）に共通に接続された画素回路１１の電圧信号に処理を施してもよい。
【０１５２】
第１実施形態のように、画素部１０が２つの画素領域に分割されていないが、１本の垂直信号線に接続されている画素回路１１の個数は、第１実施形態の場合と同数のｍａ／２個である。すなわち、１本の垂直信号線に接続されている選択トランジスタ１１５の数は、図８に図示する一般的なＣＭＯＳイメージセンサ１００の選択トランジスタの数の半分となる。
【０１５３】
したがって、各々の垂直信号線の寄生抵抗Ｒが、１列の全ての画素回路１１が１本の垂直信号線に接続された場合のものと略同一であったとしても、各々の垂直信号線の寄生抵抗は半分となる。その結果、垂直信号線を分断することなく、列毎の画素の読み出し時間のズレや電荷蓄積時間のズレに起因するフォーカルプレーン現象を緩和することができる。
【０１５４】
ＣＭＯＳイメージセンサ１ａの動作は、第１実施形態のものと同様である。たとえば、行駆動回路１２は、最終行目（ｍａ行）から１行目の方向へ画素回路１１を行単位で順次駆動する。
【０１５５】
上段のカラム回路１３ａは、垂直信号線ＶＳＬｏ（ｎ）に共通に接続された画素回路１１の電圧信号に処理を施し、下段のカラム回路１３ｂは、垂直信号線ＶＳＬｅ（ｎ）に共通に接続された画素回路１１の電圧信号に処理を施す。
【０１５６】
以上、第２実施形態によれば、列毎の画素の読み出し時間のズレや電荷蓄積時間のズレに起因するフォーカルプレーン現象を緩和することができるだけでなく、画素の読み出しの高速化を図ることができる。
【０１５７】
なお、一列に３本以上の垂直信号線を配し、各々の垂直信号線の寄生抵抗および寄生容量を低減させることで、更なるフォーカルプレーン現象の緩和、および高速な画素の読み出しを図ることもできる。
【０１５８】
（第３実施形態）
第３実施形態は、第１実施形態と第２実施形態との組み合わせである。すなわち、第３実施形態は、画素部１０を２つの画素領域に分割した上で、一列に２本の垂直信号線を配し、フォーカルプレーン現象の緩和、および高速な画素の読み出しを図ったものである。
【０１５９】
図１４は、本発明の第３実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【０１６０】
図１４に図示するように、ＣＭＯＳイメージセンサ１ｂには、画素部１０が第１の画素領域ＡＲＥ１および第２の画素領域ＡＲＥ２に分割されている。
【０１６１】
第１の画素領域ＡＲＥ１において、奇数行、奇数列の画素回路（２ｍ＋１，２ｎ＋１）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ１（ｎ）に接続され、奇数行、偶数列の画素回路（２ｍ＋１，２ｎ）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ２（ｎ）に接続されている。
【０１６２】
一方、第１の画素領域ＡＲＥ１において、偶数行、偶数列の画素回路（２ｍ，２ｎ）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ１（ｎ）に接続され、偶数行、奇数列の画素回路（２ｍ，２ｎ＋１）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ２（ｎ）に接続されている。
【０１６３】
第２の画素領域ＡＲＥ２において、奇数行、奇数列の画素回路（２ｍ＋１，２ｎ＋１）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ３（ｎ）に接続され、奇数行、偶数列の画素回路（２ｍ＋１，２ｎ）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ４（ｎ）に接続されている。
【０１６４】
一方、第２の画素領域ＡＲＥ２において、偶数行、偶数列の画素回路（２ｍ，２ｎ）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ３（ｎ）に接続され、偶数行、奇数列の画素回路（２ｍ，２ｎ＋１）１１は、ノードＮＤ１を介して垂直信号線ＶＳＬ４（ｎ）に接続されている。
【０１６５】
なお、垂直信号線ＶＳＬ１（ｎ）〜ＶＳＬ４（ｎ）は、本発明の読み出し信号線に対応する。
【０１６６】
ＣＭＯＳイメージセンサ１ｂの動作は、第１実施形態のものと同様である。第１〜第３の駆動方法の内、第１の駆動方法が採用された場合、ＣＭＯＳイメージセンサ１ｂの動作は、次の通りである。
【０１６７】
行駆動回路１２は、第１の画素領域ＡＲＥ１の最終行目（ｍａ／２行）から１行目の方向へ画素回路１１を行単位で順次駆動する。これと共に、行駆動回路１２は、第２の画素領域ＡＲＥ２の最終行目（ｍａ行）から１行目（ｍａ／２＋１行）の方向へ画素回路１１を行単位で順次駆動する。この際に、第１の工程、および第２の工程が行単位で繰り返し実行される。
【０１６８】
図１４に図示するＣＭＯＳイメージセンサ１ｂのように、画素部１０を２つの画素領域に分割した上で、一列に２本の垂直信号線を配すれば、各々の垂直信号線の寄生抵抗および寄生容量が、一般的なＣＭＯＳイメージセンサのものと比較して、共に半分となる。
【０１６９】
したがって、第３実施形態によれば、列毎の画素の読み出し時間のズレや電荷蓄積時間のズレに起因するフォーカルプレーン現象をさらに緩和させることができるだけでなく、他の実施形態よりも高速な画素の読み出しを図ることができる。
【０１７０】
本発明の撮像素子としてのＣＭＯＳイメージセンサは、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。以下、ＣＭＯＳイメージセンサ１を撮像デバイスとして適用させた場合について説明する。
【０１７１】
図１５は、本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【０１７２】
カメラ２は、図１３に示すように、ＣＭＯＳイメージセンサ１、このＣＭＯＳイメージセンサ１の画素領域（画素部１０）に入射光を導く（被写体像を結像する）光学系、およびＣＭＯＳイメージセンサ１の出力データＳＯＵＴを処理する画像処理回路２２を有する。光学系は、たとえば入射光（像光）を撮像面上に結像させるレンズ２１で構成されている。
【０１７３】
画像処理回路２２は、ＣＭＯＳイメージセンサ１の出力データＳＯＵＴに対して、カラー補間、γ補正、ＲＧＢ変換処理、ＹＵＶ変換処理等の画像処理を施す。
【０１７４】
画像処理回路２２で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。画像処理回路２２で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【０１７５】
このようなカメラ２においても、列毎の画素の読み出し時間のズレや電荷蓄積時間のズレに起因するフォーカルプレーン現象を緩和することができるだけでなく、画素の読み出しの高速化を図ることができる。
【図面の簡単な説明】
【０１７６】
【図１】本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【図２】本発明の第１実施形態に係る画素部の構成例を示す概略ブロック図である。
【図３】本発明の第１実施形態に係る画素回路の一例を示す等価回路図である
【図４】図２に図示する画素部の詳細な等価回路図である。
【図５】本発明の第１実施形態に係る画素回路１１の駆動例を示すタイミングチャートである。
【図６】本発明の第１実施形態に係る行駆動回路による駆動方法の例を示す概略図である。
【図７】本発明の第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。
【図８】一般的なＣＭＯＳイメージセンサの例を示す主要部の概略ブロック図である。
【図９】図８に図示するＣＭＯＳイメージセンサによって得られた撮像画像の例を示す模式図である。
【図１０】本発明の第１実施形態に係るＣＭＯＳイメージセンサによって得られた撮像画像の例を示す模式図である。
【図１１】図８に図示する一般的なＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。
【図１２】本発明の第１実施形態に係る補正部の配置形態の例を示す概略ブロック図である。
【図１３】本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【図１４】本発明の第３実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【図１５】本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【符号の説明】
【０１７７】
１…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路、１２…行駆動回路、１３…列駆動回路、１３ａ、１３ｂ…カラム回路、１４ａ、１４ｂ…列駆動回路、１５…制御部、１６…補正部、１７…電流源、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、１３１ａ、１３１ｂ…Ａ／Ｄ変換器、２…カメラ、２１…レンズ、２２…画像処理回路、ＦＤ…フローティングディフュージョン、ＨＳＴＬａ、ＨＳＴＬｂ…水平転送線、ＲＳＴＬ…リセット信号線、ＳＥＬＬ…選択信号線、ＴＲＮＬ…転送信号線、ＡＲＥ１…第１の画素領域、ＡＲＥ２…第２の画素領域、ＮＤ１、ＮＤ２…ノード、ＳＷ１ａ、ＳＷ１ｂ…スイッチ、ＶＳＬ、ＶＳＬｅ、ＶＳＬｏ、ＶＳＬ１〜４…垂直信号線
【図１】
2010098516.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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