(57)【要約】    【課題】フィルファクターを向上させたイメージセンサを提供する。    【解決手段】第１型不純物を有する半導体基板１と、入射光に反応して光電荷を生じるように構成されたフォトダイオード（８，９）と、フォトダイオードが生じた光電荷をセンサ出力信号に変換する複数のトランジスタＴｘ，Ｒｘ，Ｄｘ，Ｓｘと、を備える。フォトダイオードは、半導体基板の表面上方の、第２型不純物を有する第１導電層８と、第１導電層８上に形成され、第１型不純物を有することによって第１導電層８との間にｐｎ接合を形成する第２導電層９と、を備える。第１導電層８は、半導体基板１の表面に近い位置での断面積が、第２導電層９に近い位置での断面積よりも小さい。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１型不純物を有する半導体基板と、
入射光に反応して光電荷を生じるように構成されたフォトダイオードと、
前記フォトダイオードが生じた光電荷をセンサ出力信号に変換するように構成された複数のトランジスタと、
を含んで構成され、
前記フォトダイオードは、
前記半導体基板の表面上方の第１導電層であって、第２型不純物を有する第１導電層と、
前記第１導電層上に形成された第２導電層であって、前記第１型不純物を有することによって前記第１導電層とこの第２導電層との間にｐｎ接合を形成する第２導電層と、
を含んで構成され、
前記第１導電層は、前記半導体基板の表面に近い位置での断面積が、前記第２導電層に近い位置での断面積よりも小さい、
イメージセンサ。
【請求項２】
前記第２導電層は、前記第１導電層の上面と略同一の広がりを有する、請求項１に記載のイメージセンサ。
【請求項３】
前記複数のトランジスタのうちの１つ以上に接続された金属配線層を更に含んで構成され、
前記金属配線層は、前記半導体基板の表面から第１の距離に形成され、
前記第２導電層は、前記半導体基板の表面から、前記第１の距離よりも長い第２の距離に末端を有する、請求項１に記載のイメージセンサ。
【請求項４】
前記複数のトランジスタは、光電荷を前記フォトダイオードからフローティング拡散領域へ転送するように構成されたトランスファートランジスタを含み、
前記トランスファートランジスタは、前記第２型不純物を夫々有するソース電極及びドレイン電極を備え、
前記第１導電層は、前記ソース電極及び前記ドレイン電極のうちの一方に向けて延伸して、これと接触する、請求項１に記載のイメージセンサ。
【請求項５】
前記複数のトランジスタは、前記フォトダイオードが生じた光電荷を、この光電荷に相当する電圧に変換するように構成されたドライバートランジスタを含み、
前記ドライバートランジスタは、ゲート電極を備え、
前記第１導電層は、前記ゲート電極に向けて延伸して、前記ゲート電極と接触する、請求項１に記載のイメージセンサ。
【請求項６】
第１型不純物を有する半導体基板と、
入射光に反応して光電荷を生じるように構成されたフォトダイオードと、
前記フォトダイオードが生じた光電荷をセンサ出力信号に変換するように構成された複数のトランジスタであって、前記フォトダイオードから光電荷を受けるように構成されたコンタクト領域を有する複数のトランジスタと、
を含んで構成され、
前記フォトダイオードは、
前記半導体基板の表面上方の第１導電層であって、第２型不純物を有する第１導電層と、
前記第１導電層上に形成された第２導電層であって、前記第１型不純物を有することによって前記第１導電層とこの第２導電層との間にｐｎ接合を形成する第２導電層と、
を含んで構成され、
前記第１導電層は、前記コンタクト領域に向けて延伸して、前記コンタクト領域に接触する、
イメージセンサ。
【請求項７】
前記複数のトランジスタは、光電荷を前記フォトダイオードからフローティング拡散領域へ転送するように構成されたトランスファートランジスタを含み、
前記コンタクト領域は、前記トランスファートランジスタのソース領域及びドレイン領域のうちの一方を含んで構成される、請求項６に記載のイメージセンサ。
【請求項８】
前記複数のトランジスタは、前記フォトダイオードの光電荷を、この光電荷に相当する電圧に変換するように構成されたドライバートランジスタを含み、
前記コンタクト領域は、前記ドライバートランジスタのゲート領域を含んで構成される、請求項６に記載のイメージセンサ。
【請求項９】
前記第１導電層は、前記半導体基板の表面に近い位置での断面積が、前記第２導電層に近い位置での断面積よりも小さい、請求項６に記載のイメージセンサ。
【請求項１０】
前記複数のトランジスタのうちの１つ以上に接続された金属配線層を更に含んで構成され、
前記金属配線層は、前記半導体基板の表面から第１の距離に形成され、
前記第２導電層は、前記半導体基板の表面から、前記第１の距離よりも長い第２の距離に末端を有する、請求項６に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体イメージセンサに関し、特に、フォトダイオードを半導体基板の表面上方に形成することで、単位画素の面積を減少させつつフィルファクターを向上させたイメージセンサに関する。
【背景技術】
【０００２】
一般的にイメージセンサは、光学画像（optical image）を電気信号に変換する半導体素子であって、この中で電荷結合素子（ＣＣＤ：charge coupled device）は、個々のＭＯＳ（Metal-Oxide-Silicon）キャパシタが互いに非常に近接した位置にありながら電荷キャリアがキャパシタに格納されて移送される素子であり、ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路に使用するＣＭＯＳ技術を利用して画素数ほどのＭＯＳトランジスタを設け、これを利用して順に出力を検出するスイッチング方式を採用する素子である（下記非特許文献１参照）。
【０００３】
ＣＣＤは、駆動方式が煩雑であり電力消耗が多いことに加え、マスク工程ステップ数が多いため、工程が煩雑でありシグナルプロセシング回路をＣＣＤチップ内に実装できないので、ワンチップ化が困難であるといった種々の短所があるが、最近そのような短所を克服するため、サブマイクロン（sub-micron）ＣＭＯＳ製造技術を利用したＣＭＯＳイメージセンサの開発が数多く研究されている。ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタとを形成してスイッチング方式で順に信号を検出することによって、イメージを具現するようになるが、ＣＭＯＳ製造技術を利用するので、電力消耗も少なくマスク数も２０個程度であり、３０〜４０個のマスクが必要なＣＣＤ工程に比べて工程が非常に単純で、種々の信号処理回路とのワンチップ化が可能であり、次世代イメージセンサとして注目されている。
【０００４】
図１は、４個のトランジスタを利用した通常のＣＭＯＳイメージセンサの単位画素（Unit Pixel）回路図であって、１個のフォトダイオード（Photo Diode）ＰＤと４個のＮＭＯＳトランジスタとから構成され、４個のＮＭＯＳトランジスタは、フォトダイオードＰＤで集められた光電荷をフローティング拡散領域ＦＤに転送するためのトランスファートランジスタＴｘと、フローティング拡散領域ＦＤの電位を所望の値にセッティングして電荷を排出して、フローティング拡散領域ＦＤをリセットするためのリセットトランジスタＲｘと、ソースフォロアバッファ増幅器（Source Follower Buffer Amplifier）の役割をするドライバートランジスタＤｘと、スイッチング役割でアドレッシング（Addressing）できるようにするセレクトトランジスタＳｘと、から構成される。単位画素の外には出力信号を読み出しできるようにロード（load）トランジスタが形成されている。
【０００５】
図２は、１個のフォトダイオードと３個のトランジスタとを使用して構成されたイメージセンサの単位画素回路図であって、４個のトランジスタから構成された単位画素からトランスファートランジスタＴｘを除去したものである。
【０００６】
すなわち、フォトダイオードＰＤで生成された光電荷がトランスファートランジスタＴｘを介さず、ドライバートランジスタＤｘのゲート端に直に入力されてドライバートランジスタＤｘを駆動させる構造である。
【０００７】
リセットトランジスタＲｘとセレクトトランジスタＳｘとは、４個のトランジスタから構成された単位画素構造のものと類似した動作を行う。リセットトランジスタＲｘは、ゲート端に入力される信号によってフォトダイオードＰＤを初期化させる動作を行い、セレクトトランジスタＳｘは、ゲート端に入力されるスイッチング信号によって、単位画素の外にドライバートランジスタＤｘの出力を伝達する役割をする。
【０００８】
従来は、このような回路構成を有するイメージセンサにおいて、フォトダイオードが半導体基板の活性化領域に形成されているので、多くの面積を占め、また、他の付加的なトランジスタ（Ｔｘ、Ｒｘ、Ｄｘ、Ｓｘ等）等も活性化領域に形成されるため、実際の単位画素内においてフォトダイオード領域に使用できる部分は半分以下であった。したがって、単位画素内において光感知部分が占める比率であるフィルファクター（fill-factor）が減少するという短所があった。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Analysis of Low Fixed Pattern NoiseCell Structure for Photocoversion Layer Overlied CCD or CMOS Image Sensors (IEEE TRANSACTION ON ELECTRODE DEVICE, VOL. 44, No. 10, October 1997, Pages 1667-1671.)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、目的とするところは、新しいフォトダイオードの形成方法を創出して、フィルファクターを向上させたイメージセンサを提供することにある。
【課題を解決するための手段】
【００１１】
本発明によるイメージセンサは、第１型不純物を有する半導体基板と、入射光に反応して光電荷を生じるように構成されたフォトダイオードと、前記フォトダイオードが生じた光電荷をセンサ出力信号に変換するように構成された複数のトランジスタと、を含んで構成される。前記フォトダイオードは、前記半導体基板の表面上方の第１導電層であって、第２型不純物を有する第１導電層と、前記第１導電層上に形成された第２導電層であって、前記第１型不純物を有することによって前記第１導電層とこの第２導電層との間にｐｎ接合を形成する第２導電層と、を含んで構成される。前記第１導電層は、前記半導体基板の表面に近い位置での断面積が、前記第２導電層に近い位置での断面積よりも小さいことを特徴とする。
【００１２】
また、本発明によるイメージセンサは、第１型不純物を有する半導体基板と、入射光に反応して光電荷を生じるように構成されたフォトダイオードと、前記フォトダイオードが生じた光電荷をセンサ出力信号に変換するように構成された複数のトランジスタであって、前記フォトダイオードから光電荷を受けるように構成されたコンタクト領域を有する複数のトランジスタと、を含んで構成される。前記フォトダイオードは、前記半導体基板の表面上方の第１導電層であって、第２型不純物を有する第１導電層と、前記第１導電層上に形成された第２導電層であって、前記第１型不純物を有することによって前記第１導電層とこの第２導電層との間にｐｎ接合を形成する第２導電層と、を含んで構成される。前記第１導電層は、前記コンタクト領域に向けて延伸し、前記コンタクト領域に接触する。
【００１３】
本発明では、ＤＲＡＭ製造の際キャパシタ形成に用いられる技術を採用して、フォトダイオードをトランジスタの上側に形成することによって、フィルファクターを向上できることに着目する。
【００１４】
既存のフォトダイオードは、活性化領域に形成されて空乏層に光電荷を格納してイメージ再現に用いる方式が殆どであった。しかし、工程技術の発達によって、他の部分は小さくなり得るのに対し、フォトダイオードは面積減少に限界があるが、これは光の波長と隣接したフォトダイオード間の干渉現象のためである。
【００１５】
本発明では、ＤＲＡＭ工程技術を利用して、フォトダイオードをアンテナのように構成してトランジスタの上側から入射光を受光して光電荷を生成し、残りのトランジスタや他の素子は活性化領域に形成することにより、フィルファクターを増加させる。
【発明の効果】
【００１６】
本発明を適用してイメージセンサを製造すると、単位画素の面積が減少するのみでなく、イメージセンサのフィルファクターを画期的に高めることができる効果がある。
【図面の簡単な説明】
【００１７】
【図１】従来のイメージセンサの単位画素回路図である。
【図２】従来のイメージセンサの単位画素回路図である。
【図３】本発明の一実施形態に係る、４個のトランジスタから構成された単位画素の断面図である。
【図４】同上実施形態に係る単位画素の製造工程を示す図面である。
【図５】同上実施形態に係る単位画素の製造工程を示す図面である。
【図６】同上実施形態に係る単位画素の製造工程を示す図面である。
【図７】同上実施形態に係る単位画素の製造工程を示す図面である。
【図８】同上実施形態に係る単位画素の製造工程を示す図面である。
【図９】本発明の他の実施形態に係る、３個のトランジスタから構成された単位画素の断面図である。
【図１０】同上実施形態に係る単位画素の製造工程を示す図面である。
【図１１】同上実施形態に係る単位画素の製造工程を示す図面である。
【図１２】同上実施形態に係る単位画素の製造工程を示す図面である。
【図１３】同上実施形態に係る単位画素の製造工程を示す図面である。
【図１４】同上実施形態に係る単位画素の製造工程を示す図面である。
【発明を実施するための形態】
【００１８】
以下、本発明の好ましい実施の形態を、図３乃至図１４を参照しながら説明する。図３は、本発明の一実施形態に係る、４個のＮＭＯＳトランジスタから構成されたイメージセンサの単位画素を示す断面図であり、図４乃至図８は、本実施形態のイメージセンサの単位画素を形成するための工程図である。
【００１９】
図３を参照すると、本実施形態のイメージセンサは、フィールド絶縁膜２が形成されたｐ型基板１と、前記基板１上に形成されたトランスファートランジスタＴｘのゲート電極３Ａと、ドライバートランジスタＤｘのゲート電極３Ｂと、フローティング拡散領域４Ａとトランジスタのドレイン／ソース領域４Ｂをなすｎ＋不純物領域と、ゲート電極３Ａ、３Ｂ及びフローティング拡散領域４Ａを金属配線６に接続するためのコンタクトプラグ５と、金属配線６と、トランスファートランジスタＴｘのソース領域４Ｂに接続されたｎ型導電層８、及びｎ型導電層８と接続されてｎ型導電層８との間にｐｎ接合を形成するｐ型導電層９からなるフォトダイオードと、を備える。
【００２０】
ｐ型導電層９は、図３には示されていないが、基板１又は接地端（ground）に接続されている。本実施形態では、ｎ型導電層８にｎ型ドーピングされたポリシリコンを用い、ｐ型導電層９には、ｐ型ドーピングされたポリシリコンを使用した。
【００２１】
フォトダイオードをなすｎ型導電層８及びｐ型導電層９に入射する光により生成された電子正孔対のうち、電子はトランスファートランジスタＴｘのソース領域４Ｂに移動してイメージ再現に用いられ、正孔は基板１に抜け出すようになり、ｎ型導電層８の面積は下部から上部に行くほど増加する。
【００２２】
図３には、リセットトランジスタＲｘとセレクトトランジスタＳｘとは示されていないが、これは単にこの断面表示方向には存在しなかっただけである。本実施形態のフォトダイオードは、図３のように、金属配線６の上側に形成されているので、従来に比べて非常に少ない面積で単位画素を具現できる。本実施形態の特徴は、フォトダイオードを活性化領域ではない金属配線６の上側に形成したことであって、４個のＭＯＳトランジスタからなる単位画素の動作は従来と同様である。
【００２３】
すなわち、トランスファートランジスタＴｘは、フォトダイオードの信号を制御するものであって、オフされると、光電荷を続けて蓄積し、オンされると、蓄積した光電荷をフローティング拡散領域ＦＤ、４Ａに伝達する。リセットトランジスタＲｘは、フローティング拡散領域ＦＤの電位を初期化させる役割をし、オンされた場合には、フローティング拡散領域ＦＤをＶＤＤに初期化させ、オフされた場合には、初期化動作を中止する。
【００２４】
フローティング拡散領域ＦＤは、リセットトランジスタＲｘがオンされた時は電圧ＶＤＤ値を維持して、トランスファートランジスタＴｘがオンされた時、フォトダイオードＰＤから伝達された電子により電位が減少するようになり、このような電位の変化がドライバートランジスタＤｘのゲート端に入力されて出力を駆動する。
【００２５】
セレクトトランジスタＳｘは、ドライバートランジスタＤｘの出力を単位画素の外に伝達するか否かのみを決定する。
【００２６】
本実施形態では、一つの金属配線層を利用する場合を説明したが、２−３層の金属配線を利用することもでき、それらの金属配線の上方にフォトダイオードが位置するようになる。
【００２７】
このような構造の単位画素を形成する工程を図４乃至図８を参照して説明する。まず、図４のように、フィールド絶縁膜２が形成された基板１にゲート電極３Ａ、３Ｂを形成する。図４には示されていないが、ゲートスペーサ形成工程を実施することもできる。ゲート電極形成以後に、フローティング拡散領域ＦＤ、４Ａ及びトランジスタのソース／ドレイン領域４Ｂをなすｎ＋不純物領域を形成する。
【００２８】
以後、ゲート電極３を含む基板１前面に層間絶縁膜（図示せず）を形成し、これを選択的にエッチングしてフローティング拡散領域４Ａの表面を露出させるコンタクトホール（図示せず）を形成する。
【００２９】
次いで、図５のように、前記コンタクトホール内に導電物質を埋め込んで、ゲート電極３Ａ、３Ｂ及びフローティング拡散領域４Ａと金属配線６とを接続するためのコンタクトプラグ５を形成する。次に、金属配線６を形成する。
【００３０】
次に、図６のように、金属配線６を含む基板上に絶縁層７を形成し、これを選択的にエッチングしてトランスファートランジスタＴｘのソース／ドレイン領域４Ｂ表面を露出させるホールを形成し、入射する光をたくさん受光するように、上側に広い断面積を有する形態のホールを形成する。
【００３１】
次に、前記ホール内部に埋め込まれ、上側に広い面積を有するｎ型導電層８を蒸着する。ｎ型導電層８は、フォトダイオードを構成するｎタイプ領域となるが、本発明ではｎ型ドーピングされたポリシリコンを使用した。
【００３２】
次に、図８のように、ｎ型導電層８上にｐ型導電層９を形成し、これを基板１又は接地端に接続する。
【００３３】
上記の構造を有するフォトダイオードに光が入射すると、ｐｎ接合層で発生した空乏領域に電子正孔対が生成されるが、正孔は、基板１又は接地端に移動し、電子は、トランスファートランジスタＴｘのソース／ドレイン領域４Ｂに移動してイメージ再現に用いられる。
【００３４】
図９は、本発明の他の実施形態に係る、３個のＮＭＯＳトランジスタから構成されたイメージセンサの単位画素を示す断面図であり、図１０乃至図１４は、本実施形態のイメージセンサの単位画素を形成するための工程図である。
【００３５】
図９を参照すると、本実施形態のイメージセンサは、フィールド絶縁膜１２が形成されたｐ型基板１１と、前記基板１１上に形成されたセレクトトランジスタＳｘのゲート電極１３Ａと、ドライバートランジスタＤｘのゲート電極１３Ｂと、トランジスタのドレイン／ソース領域１４Ａ、１４Ｂをなすｎ＋不純物領域と、ゲート電極１３Ａ、１３Ｂ及びトランジスタのドレイン／ソース領域１４Ａ、１４Ｂを金属配線１６に接続するためのコンタクトプラグ１５と、金属配線１６と、ドライバートランジスタＤｘのゲート電極１３Ｂに直接接続されたｎ型導電層１８、及びｎ型導電層１８に接続されてｎ型導電層１８との間にｐｎ接合を形成するｐ型導電層１９からなるフォトダイオードと、を備える。
【００３６】
ｐ型導電層１９は、図９には示されていないが、基板１１又は接地端に接続されている。本実施形態では、ｎ型導電層１８にｎ型ドーピングされたポリシリコンを用い、ｐ型導電層１９にｐ型ドーピングされたポリシリコンを用いた。
【００３７】
フォトダイオードをなすｎ型導電層１８及びｐ型導電層１９に入射する光により生成された電子正孔対の中で、電子はドライバートランジスタＤｘのゲート電極１３Ｂに直接伝達されてドライバートランジスタＤｘを駆動してイメージ再現に用いられ、正孔は基板１１又は接地端に抜け出し、ｎ型導電層１８はその上端部が下端部に比べて側面に大きく拡張された形態を有する。
【００３８】
図９には、リセットトランジスタＲｘは示されていないが、これは単にこの断面表示方向には存在しなかっただけである。図９に示された３個のトランジスタから構成された単位画素も、フォトダイオードを活性化領域でない金属配線１６の上方に形成したこと以外は、従来の３個のトランジスタからなる単位画素の動作と同様である。
【００３９】
このような構造の単位画素を形成する工程を図１０乃至図１４を参照して説明する。まず、図１０のように、フィールド絶縁膜１２が形成された基板１１にゲート電極１３Ａ、１３Ｂを形成する。ドライバートランジスタＤｘのゲート電極１３Ｂは、フォトダイオードと直接接続させるため、他のトランジスタのゲートより長さ（length）を大きく形成する。
【００４０】
図１０には示さなかったが、ゲートスペーサ形成工程を実施することもできる。ゲート電極形成以後に、トランジスタのソース／ドレイン領域１４Ａ、１４Ｂをなすｎ＋不純物領域を形成する。
【００４１】
以後、ゲート電極１３を含む基板１１上に層間絶縁膜（図示せず）を形成し、これを選択的にエッチングしてゲート電極１３Ａ、１３Ｂ及びソース／ドレイン領域１４Ｂの表面を露出させるコンタクトホール（図示せず）を形成する。
【００４２】
以後、前記コンタクトホール内に導電物質を埋め込んで、図１１のように、ゲート電極１３及びｎ＋不純物領域１４と金属配線１６とを接続するためのコンタクトプラグ１５を形成する。以後、金属配線１６を形成する。
【００４３】
次に、図１２に示すように、金属配線１６を含む基板上に絶縁層１７を形成し、ドライバートランジスタＤｘのゲート電極１３Ｂの表面を露出させるホールを形成し、入射する光をたくさん受光できるように、上側に広い面積の形態を有するようにホールを形成する。
【００４４】
以後、前記ホール内部に埋め込まれ、上側に広い面積を有するｎ型導電層１８を蒸着する。ｎ型導電層１８は、フォトダイオードを構成するｎタイプ領域となるが、本実施形態では、ｎ型導電層１８にｎ型ドーピングされたポリシリコンを用いた。
【００４５】
次に、図１４のように、ｎ型導電層１８上にｐ型導電層１９を形成し、これを基板１１又は接地端に接続する。
【００４６】
上記の構造を有するフォトダイオードに光が入射すると、ｐｎ接合層で発生した空乏領域に電子正孔対が生成されるが、正孔は接地端に移動し、電子はドライバートランジスタＤｘのゲート電極１３Ｂに直接伝達されてドライバートランジスタＤｘを駆動することになる。
【００４７】
尚、本発明は、以上に述べた実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００４８】
１、１１  基板
２、１２  フィールド絶縁膜
３Ａ、３Ｂ、１３Ａ、１３Ｂ  ゲート電極
４Ａ  フローティング拡散領域
４Ｂ、１４Ａ、１４Ｂ  ソース／ドレイン領域
５、１５  コンタクトプラグ
６、１６  金属配線
７、１７  絶縁層
８、１８  ｎ型導電層
９、１９  ｐ型導電層
【図１】
2010161390.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010161390.tif 000014
【図１３】
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【図１４】
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