(57)【要約】【課題】  ノイズの影響を受け難い表示ドライバ等を提供する。【解決手段】  電気光学パネルを駆動するための表示ドライバ１０は、コマンドデータをデコードする複数のコマンドデコーダ５１４と、前記コマンドデータに続くパラメータデータを格納する複数のパラメータレジスタ３０と、前記パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路５１６と、を含む。前記複数のパラメータレジスタの各々において、前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、前記判定回路での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、前記パラメータデータの格納が制御される。表示ドライバは、前記複数のパラメータレジスタに格納されるパラメータデータに基づき前記電気光学パネルを駆動する。【選択図】  図６
2010066591.tif 000002
【特許請求の範囲】
【請求項１】
電気光学パネルを駆動するための表示ドライバであって、
コマンドデータをデコードする複数のコマンドデコーダと、
前記コマンドデータに続くパラメータデータを格納する複数のパラメータレジスタと、
前記パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路と、
を含み、
前記複数のパラメータレジスタの各々において、前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、前記判定回路での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、前記パラメータデータの格納が制御され、
前記複数のパラメータレジスタに格納されるパラメータデータに基づき前記電気光学パネルを駆動する表示ドライバ。
【請求項２】
請求項１において、
前記パラメータデータがダミーデータを有するか否かを検出する検出回路を
さらに含み、
前記複数のパラメータレジスタの少なくとも１つにおいて、前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、前記判定回路での判定結果によってアクティブとなる第２のイネーブル信号と、前記検出回路での検出結果によってアクティブとなる第３のイネーブル信号とに基づいて、前記パラメータデータの格納が制御される、表示ドライバ。
【請求項３】
請求項２において、
前記ダミーデータは、Ｍ個のＮビットのサブダミーデータであり、
Ｍは、整数であり、
Ｎは、２以上の整数であり、且つ、偶数であり、
Ｎビットの前記サブダミーデータに含まれる「０」の数は、Ｎビットの前記サブダミーデータに含まれる「１」の数と等しい、表示ドライバ。
【請求項４】
請求項３において、
Ｎビットの前記サブダミーデータに含まれるｉ番目のビットのデータは、「０」又は「１」の一方であり、Ｎビットの前記サブダミーデータに含まれるｉ＋１番目のビットのデータは、「０」又は「１」の他方であり、
ｉは、１以上Ｎ未満の整数であり、且つ、奇数である、表示ドライバ。
【請求項５】
請求項１乃至４の何れかにおいて、
前記パラメータデータは、Ｌ個のＮビットのサブパラメータデータであり、
Ｌは、整数であり、
Ｎは、２以上の整数であり、
前記所与のデータ長は、Ｌ×Ｎビットであり、
前記判定回路は、前記コマンドデータに続くＮビットの前記サブパラメータデータの数がＫであるか否かをカウントすることによって、前記パラメータデータのデータ長が前記所与のデータ長と一致するか否かを判定する、表示ドライバ。
【請求項６】
請求項１乃至５の何れかにおいて、
前記コマンドデータは、２Ｋビットのコマンドデータであり、
Ｋは、整数であり、
前記複数のコマンドデコーダは、上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダ、及び、下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダであり、
Ｘは、２以上２Ｋ以下の整数であり、
Ｙは、２以上２Ｋ以下の整数であり、
前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる前記第１のイネーブル信号は、前記Ｙ個の上位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のサブイネーブル信号、及び、前記Ｘ個の下位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第２のサブイネーブル信号である、表示ドライバ。
【請求項７】
請求項６において、
Ｘ＝Ｙである、表示ドライバ。
【請求項８】
請求項６又は７において、
第１のクラスに属するコマンドデータの上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダの何れか１つは、前記第１のクラスと異なる第２のクラスに属するコマンドデータの上位Ｋビットの上位コマンドデータをデコードしない、表示ドライバ。
【請求項９】
請求項６又は７において、
第１のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダの何れか１つは、前記第１のクラスと異なる第２のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードしない、表示ドライバ。
【請求項１０】
請求項１乃至９の何れかに記載の前記表示ドライバを含む電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバ及び電気光学装置等に関する。
【背景技術】
【０００２】
電気光学装置は、表示ドライバを含むことができる（例えば、特許文献１、特許文献２）。例えば、処理装置（例えば、ＭＰＵ）が表示ドライバにノイズを含むコマンドデータを送信する場合、表示ドライバは、誤動作をすることもある。
【０００３】
【特許文献１】特開２００５−１８２０８０号公報
【特許文献２】特開２００５−１９５７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の幾つかの態様によれば、ノイズの影響を受け難い表示ドライバ及び電気光学装置を提供できる。
【課題を解決するための手段】
【０００５】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【０００６】
本発明の一態様は、電気光学パネルを駆動するための表示ドライバであって、
コマンドデータをデコードする複数のコマンドデコーダと、
前記コマンドデータに続くパラメータデータを格納する複数のパラメータレジスタと、
前記パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路と、
を含み、
前記複数のパラメータレジスタの各々において、前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、前記判定回路での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、前記パラメータデータの格納が制御され、
前記複数のパラメータレジスタに格納されるパラメータデータに基づき前記電気光学パネルを駆動する表示ドライバに関係する。
【０００７】
表示ドライバは、パラメータデータのデータ長を確かめる判定回路を含むので、ノイズの影響を受け難い。
【０００８】
また本発明の一態様では、表示ドライバは、
前記パラメータデータがダミーデータを有するか否かを検出する検出回路を、
さらに含んでもよく、
前記複数のパラメータレジスタの少なくとも１つにおいて、前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、前記判定回路での判定結果によってアクティブとなる第２のイネーブル信号と、前記検出回路での検出結果によってアクティブとなる第３のイネーブル信号とに基づいて、前記パラメータデータの格納が制御されてもよい。
【０００９】
表示ドライバは、パラメータデータのダミーデータを確かめる判定回路を含むので、ノイズの影響を受け難い。
【００１０】
また本発明の一態様では、前記ダミーデータは、Ｍ個のＮビットのサブダミーデータであってもよく、
Ｍは、整数であってもよく、
Ｎは、２以上の整数であり、且つ、偶数であってもよく、
Ｎビットの前記サブダミーデータに含まれる「０」の数は、Ｎビットの前記サブダミーデータに含まれる「１」の数と等しくてもよい。
【００１１】
ノイズの影響によって、データに含まれる「０」が「１」に変化したり、データに含まれる「１」が「０」に変化したりする。サブダミーデータにノイズが含まれることにより、コマンドデータやパラメータデータ（サブパラメータデータ）を無効にすることができる。
【００１２】
また本発明の一態様では、Ｎビットの前記サブダミーデータに含まれるｉ番目のビットのデータは、「０」又は「１」の一方であってもよく、Ｎビットの前記サブダミーデータに含まれるｉ＋１番目のビットのデータは、「０」又は「１」の他方であってもよく、
ｉは、１以上Ｎ未満の整数であり、且つ、奇数であってもよい。
【００１３】
また本発明の一態様では、前記パラメータデータは、Ｌ個のＮビットのサブパラメータデータであってもよく、
Ｌは、整数であってもよく、
Ｎは、２以上の整数であってもよく、
前記所与のデータ長は、Ｌ×Ｎビットであってもよく、
前記判定回路は、前記コマンドデータに続くＮビットの前記サブパラメータデータの数がＫであるか否かをカウントすることによって、前記パラメータデータのデータ長が前記所与のデータ長と一致するか否かを判定してもよい。
【００１４】
また本発明の一態様では、前記コマンドデータは、２Ｋビットのコマンドデータであってもよく、
Ｋは、整数であってもよく、
前記複数のコマンドデコーダは、上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダ、及び、下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダであってもよく、
Ｘは、２以上２Ｋ以下の整数であってもよく、
Ｙは、２以上２Ｋ以下の整数であってもよく、
前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる前記第１のイネーブル信号は、前記Ｙ個の上位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のサブイネーブル信号、及び、前記Ｘ個の下位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第２のサブイネーブル信号であってもよい。
【００１５】
また本発明の一態様では、Ｘ＝Ｙであってもよい。
【００１６】
また本発明の一態様では、第１のクラスに属するコマンドデータの上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダ回路の何れか１つは、前記第１のクラスと異なる第２のクラスに属するコマンドデータの上位Ｋビットの上位コマンドデータをデコードしなくてもよい。
【００１７】
また本発明の一態様では、第１のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダ回路の何れか１つは、前記第１のクラスと異なる第２のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードしなくてもよい。
【００１８】
また本発明の他の態様は、上記の何れかの前記表示ドライバを含む電気光学装置に関係する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２０】
１．電気光学装置
図１に、本実施形態の電気光学装置の構成例を示す。電気光学装置は、例えば、図１に示される表示ドライバ１０と電気光学パネル５１２と処置装置１３０とを含む。電気光学装置は、表示ドライバ１０の外部に位置する外部不揮発性メモリ１３４を含んでもよい。電気光学パネル５１２は、表示ドライバ１０により駆動される。電気光学装置の範囲は、例えば、車載用表示ユニットを含む。なお、表示ドライバ１０は、図１に示される複数の回路の一部を省略してもよい。また、表示ドライバ１０は、図１に示されない回路を含んでもよい。さらに、表示ドライバ１０内の各回路は、複数の機能の一部を省略してもよく、他の機能を含んでもよい。表示ドライバ１０、処置装置１３０、及び外部不揮発性メモリの一部又は全部を、電気光学パネル５１２の上に形成してもよい。
【００２１】
図１において、電気光学パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、各画素が複数のデータ線の何れかのデータ線及び複数の走査線の何れかの走査線により特定される複数の画素とを有する。そして各画素領域における電気光学素子（例えば、液晶素子）の光学特性を変化させることで、表示動作を実現する。図１において、１×２画素が示されているが、複数の画素の数は、２に限定されるものではない。電気光学パネル５１２は、例えば３２０×３２０画素を有する。また、電気光学パネル５１２は、ＴＦＴ（Thin Film Transistor）、ＴＦＤ（Thin Film Diode）などのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネル５１２は、アクティブマトリクス方式以外のパネル（例えば、単純マトリックス方式のパネル）であってもよいし、液晶パネル以外のパネル（例えば、有機ＥＬ（Electro Luminescence）パネル）であってもよい。
【００２２】
より具体的には、液晶パネルは、例えばガラス基板からなるパネル基板上に形成される。パネル基板には、複数の走査線と、複数のデータ線とが配置されている。複数の走査線の何れかの走査線と複数のデータ線の何れかのデータ線との交差点に対応する位置に画素が設けられている。各画素は、例えばアモルファスＳｉ−ＴＦＴからなるスイッチング素子と、画素電極とを有する。
【００２３】
ＴＦＴのゲート電極は、複数の走査線の何れかの走査線に接続される。ＴＦＴのソース電極は、複数のデータ線の何れかのデータ線に接続される。ＴＦＴのドレイン電極は、複数の画素電極の何れかの画素電極に接続される。画素電極と、該画素電極と液晶素子（広義には電気光学物質）を介して対向する対向電極（コモン電極）との間には、液晶容量（広義には素子容量）が形成されている。なお、液晶容量と並列に、保持容量を形成するようにしても良い。液晶パネルでは、画素電極と対向電極との間の電圧に応じて、画素の透過率が変化するようになっている。対向電極に供給される対向電極電圧ＶＣＯＭは、電源回路５９０により生成される。このような液晶パネルは、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。素子容量の範囲は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含む。
【００２４】
記憶回路５２２（例えば、ＲＡＭ（Random Access Memory））は、画像データを記憶する。記憶回路５２２は、複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。電気光学パネル５１２が３２０×３２０画素を有する場合、記憶回路５２２の記憶容量は、例えば、３２０×３２０×４ビットである。この場合、記憶回路５２２は、１フレーム分の４ビット（１６階調）の画像データを記憶したり、２フレーム分の２ビット（４階調）の画像データを記憶したり、４フレーム分の１ビット（２階調）の画像データを記憶することができる。記憶回路５２２の記憶容量は、３２０×３２０×４ビットよりも大きくてもよく、記憶回路５２２は、複数フレーム分の４ビット（１６階調）の画像データを記憶してもよい。記憶回路５２２に記憶される画像データは、例えば、書き込み回路５２６及び読み出し回路５２４によって、書き込まれたり、読み出されたりする。
【００２５】
書き込み回路５２６は、処理装置１３０からの画像データを記憶回路５２２に書き込むが、書き込み回路５２６は、記憶回路５２２からの画像データを処理装置１３０に読み出す機能も有する書き込み／読み出し回路５２６であってもよい。読み出し回路５２４は、記憶回路５２２からの画像データをデータドライバ回路５５０に読み出す。書き込み回路５２６（書き込み／読み出し回路５２６）は、例えば、ページアドレスを制御するページアドレス制御回路とカラムアドレスを制御するカラムアドレス制御回路を有する。書き込み回路５２６（書き込み／読み出し回路５２６）は、画像データを一時的に記憶するバッファ回路を有してもよい。読み出し回路５２４は、例えば、ラインアドレスを制御するラインアドレス制御回路（及び必要に応じてカラムアドレスを制御するカラムアドレス制御回路）を有する。読み出し回路５２４は、画像データを一時的に保持するラッチ回路を有してもよい。
【００２６】
制御ロジック回路５４２は、各種制御信号や各種制御データを生成したり、表示ドライバ１０全体の制御を行う。制御ロジック回路５４２は、例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。また、制御ロジック回路５４２は、パラメータデータやコマンドデータを保持する。また、制御ロジック回路５４２は、階調電圧生成回路６１０（広義には、階調信号生成回路）に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路５９０に対して、各種の電圧を調整するための電圧設定データを出力する。また、制御ロジック回路５４２は、表示ドライバ１０に接続される外部不揮発性メモリ１３４（例えば、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM））に対してアクセス制御を行う。また、制御ロジック回路５４２は、処理装置１３０（例えば、ＭＰＵ（Micro Processing Unit））との間で、信号やデータを送受信する。なお、制御ロジック回路５４２は、処理装置１３０から基準クロックを受け取ってもよく、表示ドライバ１０は、基準クロックを生成する発振回路を含んでもよい。制御ロジック回路５４２は、処理装置１３０から垂直同期信号や水平同期信号を受け取ってもよく、表示ドライバ１０は、垂直同期信号や水平同期信号を生成する回路を含んでもよい。
【００２７】
表示タイミング制御回路５４４は、表示タイミングの制御信号を生成し、処理装置１３０から記憶回路５２２への画像データの書き込みタイミングを制御したり、記憶回路５２２からデータドライバ回路５５０への画像データの読み出しタイミングを制御する。また、表示タイミング制御回路５４４は、電気光学物質の印加電圧（広義には印加信号）の極性が反転するタイミングを指定する極性反転信号ＰＯＬを生成し、データドライバ回路５５０、電源回路５９０、及び階調電圧生成回路６１０に送る。
【００２８】
システムインターフェース回路５４８は、処理装置１３０から表示ドライバ１０への信号やデータを受け取り、表示ドライバ１０から処理装置１３０への信号やデータを送り出すインターフェースを実現する。システムインターフェース回路５４８は、処理装置１３０と記憶回路５２２との間の画像データの通信に、画像データを一時的に保持するバスホルダ回路を使用してもよい。システムインターフェース回路５４８は、パラレルインターフェース回路でもよく、シリアルインターフェース回路でもよく、パラレル／シリアルインターフェース回路でもよい。パラレルインターフェース回路は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱う。シリアルインターフェース回路は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。パラレル／シリアルインターフェース回路は、例えば、シリアル／パラレル選択信号ＩＦ、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、８ビットのデータＤ７〜Ｄ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。
【００２９】
シリアル／パラレル選択信号ＩＦの「Ｈ（Ｈｉｇｈレベル）」及び「Ｌ（Ｌｏｗレベル）」はそれぞれ、例えば、シリアル通信モード及びパラレル通信モードを示す。反転チップセレクト信号ＸＣＳの「Ｌ」は、例えば、処理装置１３０と表示ドライバ１０との間の通信の許可を示す。コマンド／データの識別信号Ａ０の「Ｈ」及び「Ｌ」はそれぞれ、例えば、画像データ又はパラメータデータの通信モード及びコマンドデータの通信モードを示す。パラレル通信モードにおける反転リード信号ＸＲＤの「Ｌ」は、例えば、表示ドライバ１０から処理装置１３０へのデータの読み出しを示す。パラレル通信モードにおける反転ライト信号ＸＷＲの「Ｌ」は、例えば、処理装置１３０から表示ドライバ１０へのデータの書き込みを示す。パラレル通信モードにおける８ビットのデータＤ７〜Ｄ０は、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。シリアル通信モードにおけるシリアルクロック信号ＳＣＬは、処理装置１３０と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアルデータＳＤは、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。
【００３０】
データドライバ回路５５０は、電気光学パネル５１２の複数のデータ線を駆動するためのデータ信号（データ線用の駆動信号）を生成する回路である。具体的にはデータドライバ回路５５０は、記憶回路５２２から画像データ（階調データ）を受け、階調電圧生成回路６１０から複数（例えば１６段階、４段階、２段階など）の階調電圧（基準電圧）（広義には、階調信号）を受ける。そして、データドライバ回路５５０は、複数の階調電圧の中から、画像データに対応する階調電圧を選択する。選択された階調電圧は、データ信号として、電気光学パネル５１２の複数のデータ線のうちの対応するデータ線に出力される。
【００３１】
データドライバ回路５５０は、電気光学物質の劣化を防止するために、電気光学物質の印加電圧（広義には印加信号）の極性を反転させる極性反転駆動を採用することができる。極性反転駆動は、１垂直走査期間単位で極性反転を行うフレーム反転駆動、１水平走査期間単位で極性反転を行うライン反転駆動、及び、１画素単位で極性反転を行うドット反転駆動をライン反転駆動に組み合わせた極性反転駆動などを有する。データドライバ回路５５０が極性反転駆動を採用する場合、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）に対応する階調電圧を選択する。具体的には、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）の各ビットを反転して、反転画像データ（反転階調データ）を生成する。データドライバ回路５５０は、極性反転信号ＰＯＬに基づき、複数の階調電圧の中から、画像データ又は反転画像データに対応する階調電圧を選択する。
【００３２】
走査ドライバ回路５７０は、電気光学パネル５１２の複数の走査線を駆動するための走査信号（走査線用の駆動信号）を生成する回路である。具体的には、内蔵するシフトレジスタにおいてスタートパルス信号を順次シフトし、このシフトされたスタートパルス信号をレベル変換する。レベル変換された信号は、走査信号（走査電圧）として、電気光学パネル５１２の複数の走査線うちの対応する走査線に出力される。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００３３】
電源回路５９０は、各種の電圧（広義には電源信号）を生成する回路である。電源回路５９０は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する。昇圧電圧に基づき、走査ドライバ回路５７０や階調電圧生成回路６１０が使用する高電圧を生成できる。また電源回路５９０は、昇圧電圧のレベル調整を行う。また電源回路５９０は、電気光学パネル５１２の対向電極に供給する対向電極電圧ＶＣＯＭも生成する。
【００３４】
階調電圧生成回路（γ補正回路）６１０は、複数の階調電圧を生成する回路である。具体的には、階調電圧生成回路６１０は、電源回路５９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ１〜ＶＳ６４（広義にはＲ個の選択用電圧）を出力する。階調電圧生成回路６１０は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ１〜ＶＳ６４として出力する。階調電圧生成回路６１０は、制御ロジック回路５４２からの階調特性の調整データに基づいて、選択用電圧ＶＳ１〜ＶＳ６４の中から、例えば１６階調の場合には１６個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ１〜Ｖ１６として出力する。このようにすれば電気光学パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお、極性反転駆動の場合には、階調電圧生成回路６１０は、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を含んでもよい。すなわち、階調電圧生成回路６１０は、極性反転信号ＰＯＬに同期して、正極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６又は負極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６を出力してもよい。
【００３５】
処理装置１３０は、制御ロジック回路５４２との間で、信号やデータを送受信する。処理装置１３０は、ＭＰＵやＣＰＵ（Central Prosessing Unit）により実現してもよいし、ＡＳＩＣであるコントローラ回路により実現してもよい。また、ＭＰＵ１３０の機能を、電子機器（例えば、電気光学装置、携帯電話、ページャ、時計、液晶テレビ、車載用表示装置、カーナビゲーション装置、電卓、ワードプロセッサ、プロジェクタ又はＰＯＳ端末等）が有する処理部（ＭＰＵ）により実現してもよい。
【００３６】
処理装置１３０の主な動作は、制御ロジック回路５４２にコマンドデータを送信し、制御ロジック回路５４２は、そのコマンドデータに基づき表示ドライバ１０を制御する。また、処理装置１３０は、必要に応じてコマンドデータに関連するパラメータデータを送信する。処理装置１３０の主な他の動作は、記憶回路５２２に画像データを送信する。具体的には、処理装置１３０は、記憶回路５２２の書き込み領域（例えば、１フレーム分の記憶領域）を制御ロジック回路５４２に指示するために、書き込み領域を設定するコマンドデータと、書き込み領域の内容（例えば、１フレーム分の記憶領域のスタートアドレス及びエンドアドレス）を表すパラメータデータとを制御ロジック回路５４２に送信する。その後、処理装置１３０は、記憶回路５２２への画像データ（例えば、１フレーム分の画像データ）の送信を開始し、これに応じて、制御ロジック回路５４２は、記憶回路５２２の設定された書き込み領域に画像データの書き込みを書き込み回路５２６を介して開始する。画像データ（例えば、１フレーム分の画像データ）の送信を開始する際、処理装置１３０は、画像データの書き込み開始を指示するコマンドデータを制御ロジック回路５４２に送信してもよい。
【００３７】
外部不揮発性メモリ１３４は、電気光学装置を動作させるための種々の情報を記憶する。具体的には、外部不揮発性メモリ１３４は、表示特性制御パラメータデータ（フリッカ調整パラメータデータ、コントラスト調整パラメータデータ、表示制御パラメータデータ、階調制御パラメータデータ、電圧設定パラメータデータ等）を記憶する。外部不揮発性メモリ１３４は、表示特性制御パラメータデータ以外のパラメータデータ（リフレッシュ期間パラメータデータ、製造情報パラメータデータ等）も記憶する。外部不揮発性メモリ１３４に記憶された各種のパラメータデータは、例えば、電源投入時、システムリセット時、又はリフレッシュ時に、制御ロジック回路５４２によって読み出される。
【００３８】
２．制御ロジック回路
図２に、図１の制御ロジック回路５４２の構成例を示す。制御ロジック回路５４２は、処理装置１３０からのコマンドデータをデコードするコマンドデコーダ回路５１４と、処理装置１３０からのパラメータデータを格納するパラメータレジスタ回路３０とを有する。また、制御ロジック回路５４２は、処理装置１３０からの画像データを受け、画像データを書き込み回路５２６に送る。図２において、システムインターフェース回路５４８は、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱い、処理装置１３０に対してパラレルインターフェース回路の機能を表す。
【００３９】
制御ロジック回路５４２の主な動作は、処理装置１３０からの各種のコマンドデータを受信し、コマンドデータの内容に応じて、表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０を制御する。図２に示すように、制御ロジック回路５４２は、各種のコマンドデータが入力されたことを保持するコマンドレジスタ回路５１５を有してもよい。また、制御ロジック回路５４２は、処理装置１３０からの各種のパラメータデータを受信し、パラメータデータをパラメータレジスタ回路３０に格納させる。図２に示すように、制御ロジック回路５４２は、コマンドデコーダ回路５１４のデコード結果に応じてコマンドデータに関連するパラメータデータをパラメータレジスタ回路３０に格納させるレジスタ書き込み回路２０を有してもよい。表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０は、パラメータレジスタ回路３０に格納されるパラメータデータに基づき動作する。コマンドレジスタ回路５１５やパラメータレジスタ回路３０のような制御レジスタ回路は、Ｄフリップフロップなどの保持回路で実現してもよいし、ＲＡＭなどのメモリ回路により実現してもよい。コマンドレジスタ回路５１５及びパラメータレジスタ回路３０を制御レジスタ回路として統合し、制御レジスタ回路をコマンドデータ用の領域とパラメータデータ用の領域とに分けてもよい。
【００４０】
処理装置１３０は、通常の動作モードにおいて、連続する複数のフレーム分の画像データを１フレーム単位で制御ロジック回路５４２（書き込み回路５２６、記憶回路５２２）に送信する。この時、処理装置１３０は、１フレーム分の画像データの記憶回路５２２への書き込み開始を指示するコマンドデータＷＲＲＡＭを１フレーム単位で制御ロジック回路５４２（コマンドデコーダ回路５１４）に送信する。記憶回路５２２の記憶容量が３２０×３２０×４ビットであり、且つ、画像データが１ビット（２階調）の画像データである場合、記憶回路５２２は、４フレーム分の１ビットの画像データを記憶することができる。したがって、処理装置１３０は、コマンドデータＷＲＲＡＭの前に、例えば、記憶回路５２２の書き込み領域のカラムアドレスを設定するコマンドデータＣＡＳＥＴ及びカラムアドレスの内容（例えば、カラムスタートアドレスＣ１及びカラムエンドアドレスＣ２）を表すパラメータデータと、記憶回路５２２の書き込み領域のページアドレス及びフレームアドレスを設定するコマンドデータＰＡＳＥＴ並びにページアドレス及びフレームアドレスの内容（例えば、ページスタートアドレスＰ１、ページエンドアドレスＰ２、フレームアドレス）を表すパラメータデータと、を制御ロジック回路５４２（コマンドデコーダ回路５１４、レジスタ書き込み回路２０、パラメータレジスタ回路３０）に送信する。
【００４１】
図３に、図１の記憶回路５２２の記憶領域の構成例を示す。記憶回路５２２の記憶容量が３２０×３２０×４ビットであり、且つ、画像データが１ビット（２階調）の画像データである場合、記憶回路５２２は、４つのフレームアドレスの各記憶領域（カラムスタートアドレスＣ１、ページスタートアドレスＰ１、カラムエンドアドレスＣ２及びページエンドアドレスＰ２で指定される矩形領域、並びに、フレームアドレスで指定されるフレーム領域）に、１フレーム分の１ビットの画像データを記憶することができる。
【００４２】
図２のコマンドデコーダ回路５１４は、処理装置１３０からのコマンドデータをデコードする。デコード結果がコマンドデータＣＡＳＥＴを示す場合、コマンドデコーダ回路５１４は、コマンドデータＣＡＳＥＴが入力されたことをコマンドレジスタ回路５１５が保持することを許可する。レジスタ書き込み回路２０は、コマンドレジスタ回路５１５が保持するコマンド内容に応じて、処理装置１３０からのパラメータデータ（Ｃ１、Ｃ２）をパラメータレジスタ回路３０の対応する領域に書き込む。デコード結果がコマンドデータＰＡＳＥＴを示す場合、同様に、レジスタ書き込み回路２０は、コマンドレジスタ回路５１５が保持するコマンド内容に応じて、処理装置１３０からのパラメータデータ（Ｐ１、Ｐ２、フレームアドレス）をパラメータレジスタ回路３０の対応する領域に書き込む。デコード結果がコマンドデータＷＲＲＡＭを示す場合、コマンドデコーダ回路５１４は、コマンドデータＷＲＲＡＭが入力されたことをコマンドレジスタ回路５１５が保持することを許可する。書き込み回路５２６は、制御ロジック回路５４２を介して、処理装置１３０からの１フレーム分の画像データを受け、コマンドレジスタ回路５１５が保持するコマンド内容（ＷＲＲＡＭ）及びパラメータレジスタ回路３０が保持するパラメータ内容（Ｃ１、Ｐ１、Ｃ２、Ｐ２、フレームアドレス）に基づき１フレーム分の画像データを記憶回路５２２の対応する記憶領域（例えば、フレームアドレス＝１）に書き込む。
【００４３】
制御ロジック回路５４２は、次のコマンドデータＣＡＳＥＴ、ＰＡＳＥＴ、ＷＰＲＡＭ及び次のパラメータデータ（Ｃ１、Ｐ１、Ｃ２、Ｐ２、フレームアドレス）を処理装置１３０から受信する。書き込み回路５２６は、同様に、１フレーム分の次の画像データを記憶回路５２２の対応する記憶領域（例えば、フレームアドレス＝２）に書き込む。このように、処理装置１３０は、通常の動作モードにおいて、連続する複数のフレーム分の画像データを１フレーム単位で、例えば図３のフレームアドレス１、２、３、４の順番で、記憶回路５２２に書き込む。なお、処理装置１３０は、記憶回路５２２の２つのフレームアドレス（例えば、フレームアドレス＝１）だけを使用し、他の３つのフレームアドレス（例えば、フレームアドレス＝２、３、４）を使用しなくてもよい。
【００４４】
図２において、システムインターフェース回路５４８は、電源投入時又はシステムリセット時に例えば「Ｌ」を示す反転リセット信号ＸＲＥＳを取り扱うことができ、制御ロジック回路５４２は、反転リセット信号ＸＲＥＳに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御するメモリ制御回路５１８を有することができる。なお、制御ロジック回路５４２がソフトウェアリセットを示すコマンドデータＳＷＲＥＳＥＴを処理装置１３０から受信する場合、同様に、制御ロジック回路５４２は、マンドデータＳＷＲＥＳＥＴに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御するメモリ制御回路５１８を有することができる。メモリ制御回路５１８は、読み出しの開始を制御する制御データを外部不揮発性メモリ１３４に送信する。
【００４５】
システムインターフェース回路５４８は、例えば、外部不揮発性メモリ１３４用の反転チップセレクト信号ＸＥ２ＣＳ、シリアルクロック信号Ｅ２ＳＣＬ、及びシリアル出力データＥ２ＳＯを取り扱うことができる。反転チップセレクト信号ＸＥ２ＣＳの「Ｌ」は、例えば、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信の許可を示す。シリアル通信モードにおけるシリアルクロック信号Ｅ２ＳＣＬは、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアル出力データＥ２ＳＯは、表示ドライバ１０から外部不揮発性メモリ１３４への制御データを示す。また、システムインターフェース回路５４８は、例えば、シリアル入力データＥ２ＳＩを取り扱うことができる。シリアル通信モードにおけるシリアル入力データＥ２ＳＯは、外部不揮発性メモリ１３４から表示ドライバ１０へのパラメータデータ又は制御データを示す。
【００４６】
外部不揮発性メモリ１３４は、読み出しの開始を制御する制御データをメモリ制御回路５１８から受信すると、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを開始する。レジスタ書き込み回路２０は、外部不揮発性メモリ１３４からのパラメータデータをパラメータレジスタ回路３０に書き込むことができる。パラメータレジスタ回路３０は、処理装置１３０によって設定されるパラメータデータと外部不揮発性メモリ１３４によって設定されるパラメータデータとを有することができる。
【００４７】
３．コマンドデータ、パラメータデータ
上述の通り、制御ロジック回路５４２は、処理装置１３０からの各種のコマンドデータを受信する。コマンドデータの種類によっては、パラメータデータと必要としないものと、パラメータデータを必要とするものとがある。例えば、１フレーム分の画像データの記憶回路５２２への書き込み開始を指示するコマンドデータＷＲＲＡＭや、ソフトウェアリセットを示すコマンドデータＳＷＲＥＳＥＴは、パラメータデータを必要としない。他方、例えば、記憶回路５２２の書き込み領域のカラムアドレスを設定するコマンドデータＣＡＳＥＴや記憶回路５２２の書き込み領域のページアドレス及びフレームアドレスを設定するコマンドデータＰＡＳＥＴは、パラメータデータを必要とする。また、パラメータデータのデータ長は、必ずしも一致していない。そこで、パラメータデータのデータ長を所与のデータ長に固定することで、耐ノイズ特性を向上させることができる。
【００４８】
具体的には、図２に示すように、制御ロジック回路５４２は、パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路５１６を有することができる。所与のデータ長に満たないパラメータデータには、ダミーデータを付加することができる。制御ロジック回路５４２は、パラメータデータがダミーデータを有するか否かを検出する検出回路５１７をさらに有することができる。付加されたデータがダミーデータであることを確認することにより、耐ノイズ特性をさらに向上させることができる。なお、パラメータデータを必要としないコマンドデータに、ダミーデータからなるパラメータデータを付加することもできる。
【００４９】
図４に、パラメータデータの構成例を示す。図４（Ａ）は、ダミーデータが付加されていないパラメータデータを示し、図４（Ｂ）は、１つのサブダミーデータが付加されたパラメータデータを示し、図４（Ｃ）は、２つのサブダミーデータが付加されたパラメータデータを示し、図４（Ｄ）は、３つのサブダミーデータが付加されたパラメータデータを示す。図４において、パラメータデータは、４つのサブパラメータで構成されるが、サブパラメータの数は、２以上であってもよい。
【００５０】
例えば、コマンドデータＣＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１及びＰ２で、カラムスタートアドレス（Ｃ１）を表し、サブパラメータデータＰ３及びＰ４で、カラムエンドアドレス（Ｃ２）を表す。また、コマンドデータＰＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１で、ページスタートアドレス（Ｐ１）を表し、サブパラメータデータＰ２で、ページスタートアドレス（Ｐ２）を表し、サブパラメータデータＰ３で、フレームアドレスを表し、サブパラメータデータＰ４で、１つのサブダミーデータＤＭを表す。
【００５１】
図５に、サブダミーデータの構成例を示す。図５において、サブダミーデータは、８ビットで構成されるが、２ビット以上のサブダミーデータでもよい。サブダミーデータのビット数をＮとするとき、Ｎは、偶数であることが好ましい。また、Ｎビットのサブダミーデータに含まれる「０」の数は、Ｎビットのサブダミーデータに含まれる「１」の数と等しいことが好ましい。
【００５２】
さらに好ましくは、Ｎビットのサブダミーデータに含まれるｉ番目のビットのデータは、「０」又は「１」の一方であり、Ｎビットのサブダミーデータに含まれるｉ＋１番目のビットのデータは、「０」又は「１」の他方であり、ｉは、１以上Ｎ未満の整数であり、且つ、奇数である。図５（Ａ）〜（Ｄ）は、Ｎ＝８のときの最も好ましいサブダミーデータの構成例を示す。
【００５３】
図６に、図２の制御ロジック回路５４２の一部の詳細な構成例を示す。図６において、コマンドデータのビット数は、８であり、パラメータデータのビット数も、８である。まず、処理装置１３０からのコマンドデータは、振り分け回路を介してコマンドデコーダ回路５１４に入力される。コマンドデコーダ回路５１４は、複数のコマンドデコーダを有する。複数のコマンドデコーダの数は、コマンドデコーダ回路５１４がデコード可能なコマンドデータの種類だけ準備する。図６において、複数のコマンドデコーダの数は、３であるが、この数に限定されることはない。
【００５４】
複数のコマンドデコーダの各々は、コマンドデータをデコードする。各コマンドデコーダには、固有のコマンドコードが割り当てられている。言い換えれば、１つのコマンドデコーダは、１つのコマンドデータのみに反応する。例えば、処理装置１３０からのコマンドデータが、１フレーム分の画像データの記憶回路５２２への書き込み開始を指示するコマンドデータＷＲＲＡＭである場合、コマンドデータＷＲＲＡＭに対応するコマンドデコーダＷＲＲＡＭは、コマンドデータＷＲＲＡＭが入力したことを表す信号（第１のイネーブル信号）を出力可能になる。処理装置１３０からのコマンドデータが、記憶回路５２２の書き込み領域のページアドレス及びフレームアドレスを設定するコマンドデータＰＡＳＥＴである場合、コマンドデータＰＡＳＥＴに対応するコマンドデコーダＰＡＳＥＴは、コマンドデータＰＡＳＥＴが入力したことを表す信号（第１のイネーブル信号）を出力可能になる。処理装置１３０からのコマンドデータが、記憶回路５２２の書き込み領域のカラムアドレスを設定するコマンドデータＣＡＳＥＴである場合、コマンドデータＣＡＳＥＴに対応するコマンドデコーダＣＡＳＥＴは、コマンドデータＣＡＳＥＴが入力したことを表す信号（第１のイネーブル信号）を出力可能になる。
【００５５】
次に、処理装置１３０からのコマンドデータに続くパラメータデータは、振り分け回路を介して判定回路５１６に入力される。判定回路５１６は、パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する。所与のデータ長は、例えば、４×８ビットである。パラメータデータが、４個の８ビットのサブパラメータデータである場合、判定回路５１６は、パラメータデータのデータ長が所与のデータ長と一致することを表す信号（第２のイネーブル信号）を出力可能になる。判定回路５１６は、８ビットのサブパラメータデータの数がカウントし、カウント数が所与の数（４）に一致することを表す信号（第２のイネーブル信号）を出力可能なカウンタを有することができる。
【００５６】
コマンドレジスタ回路５１５は、複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、判定回路５１６での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、各種のコマンドデータが入力されたことを保持する。
【００５７】
第１の保持回路は、パラメータデータの例えば１番目の８ビットのサブパラメータデータを保持し、第２の保持回路は、パラメータデータの例えば２番目の８ビットのサブパラメータデータを保持し、第３の保持回路は、パラメータデータの例えば３番目の８ビットのサブパラメータデータを保持し、第４の保持回路は、パラメータデータの例えば４番目の８ビットのサブパラメータデータを保持する。
【００５８】
検出回路５１７は、４×８ビットのパラメータデータがダミーデータを有するか否かを検出する。検出回路５１７は、複数のサブ検出回路を有し、複数のサブ検出回路の数（例えば、４）は、８ビットのサブパラメータデータの数（例えば、４）と一致する。第１のサブ検出回路は、第１の保持回路によって保持される１番目の８ビットのサブパラメータデータが、例えば図５（Ａ）に示されるサブダミーデータであるか否かを検出する。第２のサブ検出回路は、第２の保持回路によって保持される２番目の８ビットのサブパラメータデータが、サブダミーデータであるか否かを検出する。第３のサブ検出回路は、第３の保持回路によって保持される３番目の８ビットのサブパラメータデータが、サブダミーデータであるか否かを検出する。第４のサブ検出回路は、第４の保持回路によって保持される４番目の８ビットのサブパラメータデータが、サブダミーデータであるか否かを検出する。検出回路５１７での検出結果を表す信号（第３のイネーブル信号）は、４つのサブ検出回路での４つの検出結果を表す信号の組み合わせからなる。例えば、第４のサブ検出回路での検出結果を表す信号は、４番目の８ビットのサブパラメータデータがサブダミーデータであること、すなわち、４×８ビットのパラメータデータが１つのサブダミーデータからなるダミーデータを有することを表す信号（第３のイネーブル信号）である。また、第４のサブ検出回路での検出結果を表す信号及び第４のサブ検出回路での検出結果を表す信号は、４×８ビットのパラメータデータが２つのサブダミーデータからなるダミーデータを有することを表す信号（第３のイネーブル信号）である。
【００５９】
例えば、コマンドデータＣＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１及びＰ２で、カラムスタートアドレス（Ｃ１）を表し、サブパラメータデータＰ３及びＰ４で、カラムエンドアドレス（Ｃ２）を表す。このように、パラメータデータがダミーデータを有しない場合、検出回路５１７での検出結果を使用することなく、コマンドデータＣＡＳＥＴに関連するパラメータデータは、パラメータレジスタ回路３０の対応する領域（コマンドデコーダＣＡＳＥＴに対応するパラメータレジスタＣＡＳＥＴ（４つのサブパラメータレジスタ（Ｐ１、Ｐ２、Ｐ３、Ｐ４）））に格納することができる。すなわち、パラメータレジスタ回路３０のパラメータレジスタＣＡＳＥＴにおいて、コマンドデコーダＣＡＳＥＴのデコード結果によってアクティブとなる第１のイネーブル信号と、判定回路５１６での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、コマンドデータＣＡＳＥＴに関連するパラメータデータの格納が制御される。
【００６０】
例えば、コマンドデータＰＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１で、ページスタートアドレス（Ｐ１）を表し、サブパラメータデータＰ２で、ページスタートアドレス（Ｐ２）を表し、サブパラメータデータＰ３で、フレームアドレスを表し、サブパラメータデータＰ４で、１つのサブダミーデータＤＭを表す。このように、パラメータデータがダミーデータ（１つのサブダミーデータ）を有する場合、検出回路５１７での検出結果を使用して、コマンドデータＰＡＳＥＴに関連するパラメータデータは、パラメータレジスタ回路３０の対応する領域（コマンドデコーダＰＡＳＥＴに対応するパラメータレジスタＰＡＳＥＴ（３つのサブパラメータレジスタ（Ｐ１、Ｐ２、Ｐ３）））に格納することができる。すなわち、パラメータレジスタ回路３０のパラメータレジスタＰＡＳＥＴにおいて、コマンドデコーダＰＡＳＥＴのデコード結果によってアクティブとなる第１のイネーブル信号と、判定回路５１６での判定結果によってアクティブとなる第２のイネーブル信号と、検出回路５１７での検出結果によってアクティブとなる第３のイネーブル信号（第４のサブ検出回路での検出結果を表す信号）に基づいて、コマンドデータＰＡＳＥＴに関連するパラメータデータの格納が制御される。
【００６１】
レジスタ書き込み回路２０は、複数のサブ書き込み回路を有し、複数のサブ書き込み回路の数は、パラメータデータを有するコマンドデータの数と一致する。サブ書き込み回路は、例えば、論理積回路（例えば、ＡＮＤ回路）を含んで構成することができる。
【００６２】
図７に、図６のコマンドデコーダ回路５１４の変形例を示す。コマンドデータが２Ｋ（例えば、Ｋ＝４）ビットのコマンドデータである場合、図７に示すように、コマンドデコーダ回路５１４は、上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダと、下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダとを有する。Ｘは、２以上２Ｋ以下の整数であり、Ｙは、２以上２Ｋ以下の整数である。第１のイネーブル信号は、Ｙ個の上位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のサブイネーブル信号と、Ｘ個の下位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第２のサブイネーブル信号とを有する。好ましくは、Ｘ＝Ｙである。上位４ビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダを行方向に設け、下位４ビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダを列方向に設けることができる。
【００６３】
図６において、コマンドデコーダ回路５１４の各コマンドデコーダは、８ビットのコマンドデータをデコードする。したがって、図７のコマンドデコーダ回路５１４では、上位コマンドデコーダ又は下位コマンドデコーダのビット数が減少する。また、上位コマンドデコーダ及び下位コマンドデコーダの数（Ｘ＋Ｙ）も減少する。このように、図７のコマンドデコーダ回路５１４は、簡易な回路構成を有することができる。
【００６４】
加えて、Ｙ個の上位コマンドデコーダとＸ個の下位コマンドデコーダとのマトリックス（行列）配置により、上位Ｋビットの上位コマンドデータ（又は下位Ｋビットの下位コマンドデータ）に意味づけを行うことができる。すなわち、ある行（又は列）に位置する上位コマンドデコーダ（又は下位コマンドデコーダ）は、特定の意味を有するコマンドデータの上位Ｋビットの上位コマンドデータ（又は下位Ｋビットの下位コマンドデータ）だけをデコードすることができる。例えば、第１のクラスに属するコマンドデータ（処置装置１３０からの入力を意味するコマンドデータ）の上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダの何れか１つは、第１のクラスと異なる第２のクラスに属するコマンドデータ（外部不揮発性メモリ１３４からのパラメータデータの取り込みを意味するコマンドデータ）の上位Ｋビットの上位コマンドデータをデコードしない。代替的に、例えば、第１のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダの何れか１つは、第１のクラスと異なる第２のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードしないとすることもできる。
【００６５】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびそれらの変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【００６６】
【図１】本実施形態の電気光学装置の構成例。
【図２】図１の制御ロジック回路の構成例。
【図３】図１の記憶回路の記憶領域の構成例。
【図４】図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）は、パラメータデータの構成例。
【図５】サブダミーデータの構成例。
【図６】図２の制御ロジック回路の一部の詳細な構成例。
【図７】図６のコマンドデコーダ回路の変形例。
【符号の説明】
【００６７】
１０  表示ドライバ、２０  レジスタ書き込み回路、３０  パラメータレジスタ回路、
１３０  処理装置、１３４  外部不揮発性メモリ、５１２  電気光学パネル、
５１４  コマンドデコーダ回路、５１５  コマンドレジスタ回路、５１６  判定回路、
５１７  検出回路、５１８  メモリ制御回路、５２２  記憶回路、
５２４  読み出し回路、５２６  書き込み回路、５４２  制御ロジック回路、
５４４  表示タイミング制御回路、５４８  システムインターフェース回路、
５５０  データドライバ回路、５７０  走査ドライバ回路、５９０  電源回路、
６１０  階調電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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