(57)【要約】【課題】高電界領域及び低電界領域のリーク電流特性の双方を改善する。【解決手段】不揮発性半導体記憶装置は、半導体基板１０１内に互いに離間して設けられたソース領域１１０Ｓ及びドレイン領域１１０Ｄと、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ間のチャネル領域上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第２の絶縁膜１０４と、第２の絶縁膜１０４上に設けられた制御ゲート電極１０５とを含む。【選択図】      図１
2010080646.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に互いに離間して設けられたソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域間のチャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の絶縁膜は、前記第１のシリコン酸化膜若しくは前記第１のシリコン酸窒化膜の前記第１のランタンアルミシリケート膜が接する面と反対面に設けられた第２のランタンアルミシリケート膜をさらに含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の絶縁膜は、前記第１のランタンアルミシリケート膜の前記第１のシリコン酸化膜若しくは前記第１のシリコン酸窒化膜が接する面と反対面に設けられた第２のシリコン酸化膜若しくは第２のシリコン酸窒化膜をさらに含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のランタンアルミシリケート膜は、前記電荷蓄積層に接することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のランタンアルミシリケート膜は、前記制御ゲート電極に接することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板内に互いに離間して設けられたソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域間のチャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられ、かつ第１のシリコン酸窒化膜若しくは第１のシリコン窒化膜と、第１のシリコン酸化膜と、ランタンアルミシリケート膜と、第２のシリコン酸化膜と、第２のシリコン酸窒化膜若しくは第２のシリコン窒化膜とが積層された積層構造を含む第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項７】
半導体基板内に互いに離間して設けられたソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域間のチャネル領域上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１の絶縁膜は、前記第１のシリコン酸化膜若しくは前記第１のシリコン酸窒化膜の前記第１のランタンアルミシリケート膜が接する面と反対面に設けられた第２のランタンアルミシリケート膜をさらに含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１の絶縁膜は、前記第１のランタンアルミシリケート膜の前記第１のシリコン酸化膜若しくは前記第１のシリコン酸窒化膜が接する面と反対面に設けられた第２のシリコン酸化膜若しくは第２のシリコン酸窒化膜をさらに含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１のランタンアルミシリケート膜は、前記半導体基板に接することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１のランタンアルミシリケート膜は、前記電荷蓄積層に接することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１２】
前記電荷蓄積層は、導電体からなることを特徴とする請求項１乃至１１のいずれかに記載の不揮発性半導体記憶装置。
【請求項１３】
前記電荷蓄積層は、絶縁体からなることを特徴とする請求項１乃至１１のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば電荷蓄積層の電荷量によって情報を記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとしては、データの書き込み及び消去を電気的に行うＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリを構成するメモリセルは、積層ゲート構造を有しており、この積層ゲート構造は、シリコン（Ｓｉ）基板上に、第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極が順に積層されて構成される。第１の絶縁膜は、「トンネル絶縁膜」と呼ばれる。第２の絶縁膜は、電荷蓄積層が多結晶シリコン等からなる浮遊ゲート電極の場合には「ゲート間絶縁膜」と呼ばれ、電荷蓄積層が絶縁体からなる場合には「ブロック絶縁膜」と呼ばれる。
【０００３】
従来、第１の絶縁膜及び第２の絶縁膜には、シリコン酸化物若しくはシリコン酸窒化物が用いられてきたが、メモリセルの微細化に伴って、より高い誘電率をもつ絶縁膜（ｈｉｇｈ−ｋ膜）の使用が検討されている（例えば、特許文献１を参照）。その理由は、ｈｉｇｈ−ｋ膜は、実膜厚（物理膜厚）を維持しながら電気的膜厚を厚くできることにある。
【０００４】
しかしながら、ｈｉｇｈ−ｋ膜は、シリコン酸化膜及びシリコン酸窒化膜と比べて、欠陥が形成され易い傾向がある。そのため、ｈｉｇｈ−ｋ膜を第１の絶縁膜若しくは第２の絶縁膜に使用したメモリセルでは、書き込み及び消去時のＦＮトンネル電流が主成分となる高電界領域でのリーク電流が低減できる反面、低電界領域におけるリーク電流によりデータ保持特性（リテンション特性）が劣化する。さらに、アルミナやハフニア等のｈｉｇｈ−ｋ膜は、メモリセルを作製するプロセスで加えられる熱処理によって結晶化しやすい。メモリセルの微細化にともなってｈｉｇｈ−ｋ膜が微細化されると、結晶粒の大きさや結晶粒界の数による低電界領域のリーク電流量のばらつきが顕著になり、メモリセルの信頼性が劣化する。このように、結晶化したｈｉｇｈ−ｋ材料を用いると、高電界領域及び低電界領域のリーク電流特性の双方を同時に改善できないという問題がある。
【特許文献１】特開２００３−６８８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高電界領域及び低電界領域のリーク電流特性の双方を同時に改善できる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一視点に係る不揮発性半導体記憶装置は、半導体基板内に互いに離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを具備する。
【０００７】
本発明の一視点に係る不揮発性半導体記憶装置は、半導体基板内に互いに離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、かつ第１のシリコン酸窒化膜若しくは第１のシリコン窒化膜と、第１のシリコン酸化膜と、ランタンアルミシリケート膜と、第２のシリコン酸化膜と、第２のシリコン酸窒化膜若しくは第２のシリコン窒化膜とが積層された積層構造を含む第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを具備する。
【０００８】
本発明の一視点に係る不揮発性半導体記憶装置は、半導体基板内に互いに離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを具備する。
【発明の効果】
【０００９】
本発明によれば、高電界領域及び低電界領域のリーク電流特性の双方を同時に改善できる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１の実施形態］
＜１．不揮発性半導体記憶装置の構成＞
以下、本発明の第１の実施形態について図面を用いて詳細に説明する。図１及び図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１は、チャネル長方向に沿う断面図、図２は、チャネル幅方向に沿う断面図である。チャネル長方向とは、ビット線が延びるカラム方向のことであり、チャネル幅方向とは、ワード線（制御ゲート電極）が延びるロウ方向のことである。
【００１２】
図１及び図２に示したメモリセルは、電荷蓄積層が絶縁体からなるＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型メモリセルである。この実施形態は、ＭＯＮＯＳ型メモリセルについて記載しているが、電荷蓄積層が多結晶シリコン等の導電体からなるフローティングゲート型メモリセルでも同様に適用可能である。
【００１３】
ｐ型不純物がドープされたシリコン基板（ウェルを含む）１０１の表面領域には、ソース領域１１０Ｓ及びドレイン領域１１０Ｄが互いに離間して設けられている。ソース領域１１０Ｓ及びドレイン領域１１０Ｄはそれぞれ、シリコン基板１０１にｎ型不純物がドープされて形成される。ソース領域１１０Ｓ及びドレイン領域１１０Ｄ間は、チャネル領域であり、メモリセルがオン状態になると、チャネル領域には、ソース領域１１０Ｓ及びドレイン領域１１０Ｄを電気的に導通させるチャネルが形成される。ソース領域２１Ｓ及びドレイン領域２１Ｄは、チャネル領域上に設けられた積層ゲート構造をマスクにして、シリコン基板１０１内にセルフアラインで不純物をイオン注入することにより形成される。
【００１４】
ソース領域１１０Ｓ及びドレイン領域１１０Ｄ間のチャネル領域上には、トンネル絶縁膜（第１の絶縁膜）１０２として、例えば、厚さ約４ｎｍのシリコン酸化膜（ＳｉＯ２）１０２が設けられている。第１の絶縁膜１０２上には、電荷蓄積層１０３として、例えば、厚さ約６ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４）１０３が設けられている。
【００１５】
電荷蓄積層１０３上には、ブロック絶縁膜（第２の絶縁膜）１０４が設けられている。図３は、ブロック絶縁膜１０４を抽出して示した概略図である。ブロック絶縁膜１０４の第１の実施例（図３（ａ））は、厚さ約６ｎｍの非晶質のランタンアルミシリケート膜（ＬＡＳＯ）１０４Ａと、厚さ約３ｎｍのシリコン酸化膜（ＳｉＯ２）１０４Ｂとの積層絶縁膜（ＬＯ構造）から構成される。ブロック絶縁膜１０４の第２の実施例（図３（ｂ））は、厚さ約３ｎｍのシリコン酸化膜（ＳｉＯ２）１０４Ｂと、厚さ約６ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０４Ａとの積層絶縁膜（ＯＬ構造）から構成される。ブロック絶縁膜１０４の第３の実施例（図３（ｃ））は、厚さ約１．５ｎｍのシリコン酸化膜（ＳｉＯ２）１０４Ｂと、厚さ約６ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０４Ａと、厚さ約１．５ｎｍのシリコン酸化膜（ＳｉＯ２）１０４Ｃとの積層絶縁膜（ＯＬＯ構造）から構成される。
【００１６】
ブロック絶縁膜１０４の第４の実施例（図３（ｄ））は、厚さ約３ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０４Ａと、厚さ約３ｎｍのシリコン酸化膜（ＳｉＯ２）１０４Ｂと、厚さ約３ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０４Ｄとの積層絶縁膜（ＬＯＬ構造）から構成される。ブロック絶縁膜１０４の第５の実施例（図３（ｅ））は、厚さ約１．５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０４Ｅと、厚さ約１．５ｎｍのシリコン酸化膜（ＳｉＯ２）１０４Ｂと、厚さ約４ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０４Ａと、厚さ約１．５ｎｍのシリコン酸化膜（ＳｉＯ２）１０４Ｃと、厚さ約１．５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０４Ｆとの積層絶縁膜（ＮＯＬＯＮ構造）から構成される。シリコン酸窒化膜１０４Ｅ及び１０４Ｆは、シリコン窒化膜（ＳｉＮ）でも良い。
【００１７】
ＬＯ構造、ＯＬ構造、ＯＬＯ構造、及びＬＯＬ構造に含まれるシリコン酸化膜（ＳｉＯ２）としては、これの代わりに、シリコン酸窒化膜（ＳｉＯＮ）を用いてもよい。
【００１８】
ここで、ランタンアルミシリケート膜を構成するランタン、アルミニウム、シリコンの組成比について説明する。金属としてのランタンは吸湿性や炭酸ガスを吸収するなどの反応性があるが、このランタンはアルミニウム及び酸素と結合することにより、上記反応性が抑制される。よって、ランタンアルミシリケート膜に含まれるランタンの組成は、アルミニウムのそれ以下であることが望ましい。また、ランタンはシリコンと反応すると周囲へ拡散しにくくなる性質があることから、ランタンの組成はシリコンのそれ以下であることが望ましい。しかしながら、アルミニウムやシリコンの組成比を増加させると、誘電率が低下することから、最も望ましい組成比は、Ａｌ：Ｌａ：Ｓｉ＝１：１：１である。
【００１９】
このブロック絶縁膜１０４上には、厚さ約１００ｎｍの、例えばｎ型不純物がドープされた多結晶シリコンからなる制御ゲート電極１０５が設けられている。制御ゲート電極１０５上には、例えばタングステン（Ｗ）からなる厚さ約１００ｎｍの低抵抗金属層１１２が設けられている。トンネル絶縁膜１０２、電荷蓄積層１０３、ブロック絶縁膜１０４及び制御ゲート電極１０５からなる積層ゲート構造はロウ方向に複数個配置され、これらは素子分離絶縁層１１１により互いに分離される。素子分離絶縁層１１１は、例えばＳＴＩ（shallow trench isolation）から構成される。素子分離絶縁層１１１は、制御ゲート電極１０５の上面からシリコン基板１０１までの深さ約１００ｎｍを持つスリット状のトレンチを満たしている。低抵抗金属層１１２は、ロウ方向に延び、ワード線として機能する。
【００２０】
ここで、本実施形態で用いるトンネル絶縁膜１０２の厚さは２〜８ｎｍ程度が望ましい。また、本実施形態ではトンネル絶縁膜１０２としてシリコン酸化膜を用いたが、その代わりにシリコン酸窒化膜を用いてもよい。トンネル絶縁膜１０２にシリコン酸窒化膜を用いると正孔に対する電位障壁が小さくなるので、メモリセルの消去動作が速くなるという効果が得られる。また、トンネル絶縁膜１０２として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）等の積層トンネル絶縁膜を用いてもよい。その場合は、書き込み動作及び消去動作が速くなるという効果が得られる。なお、“／”の右側は下層、左側は上層を表している。
【００２１】
本実施形態で用いた電荷蓄積層１０３としてのシリコン窒化膜の膜厚は３〜１０ｎｍ程度が望ましい。また、電荷蓄積層１０３としてのシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ３Ｎ４である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成にしてもよいし、或いはトラップ準位を深くするために窒素リッチの組成にしてもよい。また、電荷蓄積層１０３としてのシリコン窒化膜は必ずしも均一な組成の膜である必要はなく、シリコンと窒素との比率が膜厚方向に変化する積層膜若しくは連続膜であっても構わない。
【００２２】
また、電荷蓄積層１０３としては、シリコン窒化膜の代わりに、ある程度の量の酸素を含有したシリコン酸窒化膜を用いてもよい。さらには、電荷蓄積層１０３として、ＨｆＯ２、ＨｆＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＺｒＯ２、ＺｒＯＮ、ＺｒＳｉＯｘ、ＺｒＳｉＯＮ、ＺｒＡｌＯｘ、ＺｒＡｌＯＮなどのハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）を含有する高誘電率電荷蓄積層を用いてもよいし、そこへさらにランタン（Ｌａ）を加えたＬａ添加ＨｆＳｉＯｘ、ハフニウム・ランタン・オキサイド（ＨｆＬａＯｘ）などの高誘電率電荷蓄積層を用いてもよい。また、電荷蓄積層１０３は、シリコン窒化膜と高誘電率電荷蓄積層とからなる積層膜若しくは連続膜でも構わない。
【００２３】
また、電荷蓄積層１０３が絶縁体からなるＭＯＮＯＳ型メモリセルに限らず、電荷蓄積層１０３が多結晶シリコン等の導電体からなるフローティングゲート型メモリセルであってもよい。フローティングゲート型メモリセルの場合、第２の絶縁膜１０４は、「ゲート間絶縁膜」と呼ばれる。フローティングゲート型メモリセルに使用される電荷蓄積層（浮遊ゲート電極）１０３としては、リン（Ｐ）または砒素（Ａｓ）をドープしたｎ型多結晶シリコン、ボロン（Ｂ）をドープしたｐ型多結晶シリコン等の他に、後述する制御ゲート電極１０５の金属系導電材料と同じものを用いることができる。
【００２４】
制御ゲート電極１０５は、リン（Ｐ）または砒素（Ａｓ）をドープしたｎ型多結晶シリコンの代わりに、ボロン（Ｂ）をドープしたｐ型多結晶シリコンを用いてもよい。さらには、制御ゲート電極１０５には、以下の（１）〜（７）の金属系導電材料を用いることができる。  
（１）白金（Ｐｔ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）のうちから選択される１種類以上の元素を含む材料
（２）白金（Ｐｔ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）のうちから選択される１種類以上の元素を含む材料の珪化物
（３）タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）のうちから選択される１種類以上の元素を含む材料の炭化物
（４）タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）のうちから選択される１種類以上の元素を含む材料の窒化物
（５）チタン（Ｔｉ）を含む材料の珪窒化物
（６）イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のうちから選択される１種類以上の元素を含む材料の酸化物
（７）（１）〜（６）の材料の化合物若しくは混合物
＜２．第２の絶縁膜（ブロック絶縁膜）１０４の機能＞
第２の絶縁膜１０４をランタンアルミシリケート膜とシリコン酸化膜もしくはシリコン酸窒化膜との積層構造にすることは以下の効果がある。
【００２５】
図３（ａ）のように、制御ゲート電極側にシリコン酸化膜もしくはシリコン酸窒化膜を挿入した場合には、消去時における制御ゲート電極からの電子注入が抑制されるため、消去効率が向上する。
【００２６】
図３（ｂ）のように、電荷蓄積層（もしくは浮遊ゲート電極）側にシリコン酸化膜もしくはシリコン酸窒化膜を挿入した場合には、バンドギャップの大きさから、書き込み時の電子もしくは消去時の正孔をトラップしやすい。つまり、書き込み効率及び消去効率が向上する。
【００２７】
図３（ｃ）のように、制御ゲート電極と電荷蓄積層（もしくは浮遊ゲート電極）との両側にシリコン酸化膜もしくはシリコン酸窒化膜を挿入した場合には、上記の効果を両方得ることができる。つまり、より書き込み効率及び消去効率の向上を図ることができる。さらに、制御ゲート電極及び浮遊ゲート電極として、ポリシリコン電極を用いた場合、制御ゲート電極側と浮遊ゲート電極側とにシリコン酸化膜もしくはシリコン酸窒化膜を挿入することは、電極界面の界面欠陥を抑制する効果があり、界面欠陥による誘電応答の遅い分極成分を抑制できる。
【００２８】
図３（ｄ）では、ＬＡＳＯの比誘電率が高いことから、酸化膜換算電界（ＥＯＴ電界）では実電界でブロック絶縁膜のリーク電流自体を抑制しつつ、シリコン酸化膜の挿入により電荷保持特性を向上できる。
【００２９】
図３（ｅ）では、高温プロセスを必要とした場合に、微量拡散するランタン及びアルミニウムが制御ゲート電極及び電荷蓄積層（もしくは浮遊ゲート電極）電極へ拡散するのを完全に抑制できる。
【００３０】
上記シリコン酸化膜の膜厚であるが、あまり厚いとブロック絶縁膜としての全体の誘電率が低下するため、少なくともトンネル絶縁膜よりも薄いことが望ましい。しかし、薄すぎては直接トンネル電流の影響が顕著になる。よって直接トンネル電流を抑制できることが望ましいことから、シリコン酸化膜の膜厚は、より望むべくは２〜５ｎｍ程度である。
【００３１】
本実施形態の第２の絶縁膜１０４は、高電界領域及び低電界領域の両方でリーク電流を抑制することが可能である。第２の絶縁膜１０４は、ランタンアルミシリケート膜、及びシリコン酸化膜（若しくはシリコン酸窒化膜）を含んで構成されている。ランタンアルミシリケートは、その誘電率が１３〜１４程度であり、高誘電率絶縁膜である。
【００３２】
高電界領域のリーク電流はトンネル電流が支配的であり、それは第２の絶縁膜１０４に電荷が注入される際の「入り口」、すなわちカソード端付近の絶縁膜材料で決まる。従って、カソード端付近に高誘電率絶縁膜を用いるほうが高電界リーク電流の抑制に有利である。
【００３３】
一方、第２の絶縁膜１０４のリーク電流を低電界領域で抑制するためには、電気伝導の経路として働く欠陥の密度が少ないシリコン酸化膜を第２の絶縁膜１０４中に挿入することが望ましい。
【００３４】
すなわち、低電界リーク電流の抑制のためには膜中欠陥の低減が最も重要であり、また、高電界リーク電流の抑制のためには膜の誘電率を上げることが最も重要である。なぜならば、膜中欠陥に起因するリーク電流は、緩い電界依存性を持ち、低電界領域で優勢となるのに対して、膜の誘電率とバリアハイトとで決まる真性リーク電流は、急峻な電界依存性を持ち、高電界領域で優勢となるからである。
【００３５】
また、シリコン酸化膜は、高誘電率絶縁膜に比べて電位障壁（バリアハイト）が高い。なお、「バリアハイト」（若しくは「バンドオフセット」）とは、外部電界が印加されず、エネルギーバンドがフラットな状態において、シリコン基板の伝導帯端のエネルギー位置を基準として測った各層の伝導帯端のエネルギー位置を意味する。
【００３６】
シリコン酸化膜のバリアハイトは、高電界領域で電子のトンネル障壁として機能する。よって、シリコン酸化膜を第２の絶縁膜１０４の一部に用いれば、単に低電界リーク電流が減少するだけでなく、高電界領域のリーク電流も低減するという効果が得られる。この効果は、単層の高誘電率絶縁膜からなる第２の絶縁膜では得られず、欠陥密度の少ない低誘電率のシリコン酸化膜を第２の絶縁膜１０４の一部に用いることで得られることになる。
【００３７】
ランタンアルミシリケートは、Ｅｏｘ（酸化膜換算電界）が１０ＭＶ／ｃｍ以上の高電界領域でのリーク電流を抑制する効果を有する。また、ランタンアルミシリケートは、高温熱処理（例えば１０００℃）を施した場合でも非晶質を維持することができる。メモリセルの製造プロセスでは、ソース／ドレイン領域形成工程において、シリコン基板に注入された不純物を活性化させるために、９００〜１０００℃での高温熱処理が施される。しかし、第２の絶縁膜１０４の一部にランタンアルミシリケートを用いることで、メモリセルに高温熱処理を施した場合でも、ランタンアルミシリケートが非晶質を維持でき、ひいてはリーク電流の少ない第２の絶縁膜１０４を実現することが可能となる。
【００３８】
また、高誘電率絶縁膜であるランタンアルミシリケートを用いることで、第２の絶縁膜１０４の酸化膜換算膜厚（ＥＯＴ： equivalent oxide thickness）を低減することができる。これにより、メモリセルの動作電圧（書き込み電圧、消去電圧）を低減することができる。
【００３９】
また、ランタンアルミシリケートは、シリコン、シリコン酸化物、シリコン窒化物もしくはシリコン酸窒化物と混ざりにくい。よって、積層ゲート構造の側面にシリコン酸化物、シリコン窒化物もしくはシリコン酸窒化物からなる側壁を形成した場合でも、ランタンアルミシリケートの特性が劣化するのを防ぐことができる。このような特性を有するランタンアルミシリケートは、メモリセルに使用するのに適しているといえる。
【００４０】
一方で、フローティングゲート型メモリセルでは、電荷蓄積層として多結晶シリコンが用いられるため、第２の絶縁膜１０４は多結晶シリコンと接するように配置される。しかし、ランタンアルミシリケートはシリコン、シリコン酸化物、シリコン窒化物もしくはシリコン酸窒化物と混ざりにくいという性質を有しているため、ＬＯ構造やＬＯＬ構造のように、第２の絶縁膜１０４に含まれるランタンアルミシリケート膜を多結晶シリコンに接する側に配置することで、相互拡散を防ぐことが可能となり、第２の絶縁膜１０４の特性劣化を抑制することができる。
【００４１】
なお、メモリセルの高電界動作は書き込みと消去の両方があり、第２の絶縁膜１０４にはそれぞれ逆方向に電圧が印加される。第２の絶縁膜１０４のうち最下層及び最上層は、主として、高電界領域のリーク電流を抑える機能を果たすので、誘電率の高いことが最優先事項となり、膜中欠陥密度に関してはある程度までは許容される。一方、最下層及び最上層に挟まれた中間層は、低電界リーク電流を阻止することが主眼となるので、膜中欠陥密度が低いことが最優先事項となる。従って、第２の絶縁膜１０４の最上層及び最下層に高誘電率のランタンアルミシリケート膜を配置し、中間層に欠陥の少ないシリコン酸化膜を配置するのが望ましい。このような観点からは、図３（ｄ）に示したＬＯＬ構造が最適である。
【００４２】
＜３．比較例＞
図４及び図５は、比較例に係る不揮発性半導体記憶装置の構成を示す断面図である。図４は、チャネル長方向に沿う断面図、図５は、チャネル幅方向に沿う断面図である。
【００４３】
図４に示すように、ｐ型不純物がドープされたシリコン基板（ウェルを含む）１１の表面領域には、ソース領域２１Ｓ及びドレイン領域２１Ｄが互いに離間して設けられている。ソース領域２１Ｓ及びドレイン領域２１Ｄ間のチャネル領域上には、厚さ約３〜４ｎｍのシリコン酸化物からなるトンネル絶縁膜（第１の絶縁膜）１２が設けられている。
【００４４】
トンネル絶縁膜１２上には、厚さ約６ｎｍのシリコン窒化物からなる電荷蓄積層１３が設けられている。電荷蓄積層１３上には、厚さ約１５ｎｍの酸化アルミニウム（アルミナ）からなるブロック絶縁膜（第２の絶縁膜）１４が設けられている。ブロック絶縁膜１４上には、厚さ約１００ｎｍの、例えばｎ型不純物がドープされた多結晶シリコンからなる制御ゲート電極１５が設けられている。
【００４５】
図５に示すように、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４及び制御ゲート電極１５からなる積層ゲート構造はロウ方向に複数個配置され、これらは例えばＳＴＩからなる素子分離絶縁層２２により互いに分離される。そして、制御ゲート電極１５上及び素子分離絶縁層２２上には、ロウ方向に延びるワード線２３が設けられる。ワード線２３は、例えばタングステン（Ｗ）からなる厚さ約１００ｎｍの低抵抗金属層から構成される。
【００４６】
この比較例におけるメモリセルでは、ブロック絶縁膜（第２の絶縁膜）がｈｉｇｈ−ｋ膜の一種としてのアルミナであるため、特に、膜中欠陥に起因する、低電界領域のリーク電流が無視できず、メモリセルのデータ保持特性が劣化し、ＮＡＮＤ型フラッシュメモリの長期信頼性を確保することができない。
【００４７】
＜４．不揮発性半導体記憶装置の製造方法＞
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。製造方法の説明に用いる図面のうち、図６〜図１７はチャネル幅方向（ロウ方向）に沿う断面図、図１８〜図２１はチャネル長方向（カラム方向）に沿う断面図である。
【００４８】
まず、図６に示すように、ｐ型不純物がドープされたシリコン基板（ウェルを含む）１０１の上面を洗浄した後に、８００〜１０００℃の温度範囲において、熱酸化法によって、厚さ約４ｎｍのシリコン酸化膜（トンネル絶縁膜）１０２を形成する。続いて、図７に示すように、６００〜８００℃の温度範囲において、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料ガスとするＬＰＣＶＤ（low pressure chemical vapor deposition）法によって、トンネル絶縁膜１０２上に厚さ約６ｎｍのシリコン窒化膜（電荷蓄積層）１０３を形成する。
【００４９】
続いて、図８に示すように、２００〜７００℃の温度範囲において、スパッタリング法によってランタンアルミシリケート膜１０４Ａを形成し、ランタンアルミシリケート膜１０４Ａの改質として９００〜１０５０℃の加熱処理を行う。続いて、６００〜８００℃の温度範囲において、ジクロルシラン（ＳｉＨ２Ｃｌ２）と亜酸化窒素（Ｎ２Ｏ）とを原料ガスとするＬＰＣＶＤ法によって、厚さ約３ｎｍのシリコン酸化膜１０４Ｂを形成する。以上のようにして、ブロック絶縁膜（第２の絶縁膜）１０４となるシリコン酸化膜／ランタンアルミシリケート膜の積層絶縁膜（ＬＯ構造）を形成することができる。
【００５０】
なお、図８ではＬＯ構造を示しているが、ランタンアルミシリケート膜／シリコン酸化膜のＯＬ構造、シリコン酸化膜／ランタンアルミシリケート膜／シリコン酸化膜のＯＬＯ構造、若しくはランタンアルミシリケート膜／シリコン酸化膜／ランタンアルミシリケート膜のＬＯＬ構造に関しては、上記ＬＯ構造の成膜方法を応用して成膜順序や成膜回数を変更することによって形成可能である。シリコン酸窒化膜／シリコン酸化膜／ランタンアルミシリケート膜／シリコン酸化膜／シリコン酸窒化膜のＮＯＬＯＮ構造の場合は、例えばシリコン窒化膜をＬＰＣＶＤ法で形成し、これを酸化してシリコン酸窒化膜を形成することができる。ＬＯ構造等において、シリコン酸化膜に代えてシリコン酸窒化膜を用いる場合も、上記同様の成膜方法を用いることができる。
【００５１】
続いて、図９に示すように、ブロック絶縁膜１０４上に、５５０〜７００℃の温度範囲において、シラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを原料ガスとするＬＰＣＶＤ法によって、制御ゲート電極１０５としての、ｎ型不純物がドープされた多結晶シリコン膜（成膜温度が低めの場合はアモルファスシリコン膜）１０５を形成する。
【００５２】
続いて、図１０に示すように、多結晶シリコン膜１０５上に、素子分離領域を加工するためのマスク層１２０を形成する。マスク層１２０としては、例えば絶縁体が用いられる。続いて、このマスク層１２０上にフォトレジスト（図示せず）を形成し、このフォトレジストを露光及び現像する。そして、図１１に示すように、例えばＲＩＥ（reactive ion etching）法によって、フォトレジストのパターンをマスク層１２０に転写する。この後、フォトレジストを除去する。
【００５３】
続いて、図１２に示すように、マスク層１２０をマスクにして、ＲＩＥ法によって、制御ゲート電極１０５、ブロック絶縁膜１０４（１０４Ａ、１０４Ｂ）、電荷蓄積層１０３、及びトンネル絶縁膜１０２を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離する複数のスリット１２１Ａを形成する。さらに、図１３に示すように、ＲＩＥ法によって、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの複数の素子分離トレンチ１２１Ｂを形成する。
【００５４】
続いて、図１４に示すように、例えばＣＶＤ法によって、スリット１２１Ａ及び素子分離トレンチ１２１Ｂを完全に満たすシリコン酸化膜（埋込酸化膜）１１１を形成する。続いて、図１５に示すように、ＣＭＰ（chemical mechanical polishing）法によって、マスク層１２０が露出するまでシリコン酸化膜１１１を研磨し、シリコン酸化膜１１１の上面を平坦化する。この後、図１６に示すように、マスク層１２０を除去する。
【００５５】
続いて、図１７に示すように、制御ゲート電極１０５上に、例えばタングステン（Ｗ）からなる厚さ約１００ｎｍの低抵抗金属層（ワード線）１１２を、例えば、４００〜６００℃の温度範囲において、ＷＦ６またはＷ（ＣＯ）６を原料ガスとするＣＶＤ法によって形成する。
【００５６】
続いて、図１８に示すように、例えばＣＶＤ法によって、低抵抗金属層１１２上にマスク層１２２を形成する。マスク層１２２としては、例えば絶縁体が用いられる。このマスク層１２２上にフォトレジスト（図示せず）を形成し、フォトレジストを露光及び現像する。そして、図１９に示すように、例えばＲＩＥ法によって、フォトレジストのパターンをマスク層１２２に転写する。その後、フォトレジストを除去する。
【００５７】
続いて、図２０に示すように、マスク層１２２をマスクにして、ＲＩＥ法によって、低抵抗金属層１１２、制御ゲート電極１０５、ブロック絶縁膜１０４（１０４Ａ、１０４Ｂ）、電荷蓄積層１０３、及びトンネル絶縁膜１０２を順次エッチングし、ＭＯＮＯＳ型ゲート構造を形成する。
【００５８】
続いて、図２１に示すように、例えばＣＶＤ法によって、ＭＯＮＯＳ型ゲート構造の側面を例えばシリコン酸化膜（図示せず）で被覆する処理を行った後、イオン注入法によりセルフアラインで、シリコン基板１０１の表面領域にｎ＋型拡散領域１１０（ソース領域１１０Ｓ及びドレイン領域１１０Ｄを含む）１１０を形成する。このようにして、不揮発性半導体記憶装置を構成するメモリセルが形成される。最後に、例えばＣＶＤ法によって、メモリセルを覆う層間絶縁膜（図示せず）を形成する。
【００５９】
なお、上述の製造方法は一例に過ぎず、これ以外の製造方法により、不揮発性半導体記憶装置を形成しても構わない。例えば、トンネル絶縁膜１０２の熱酸化の方法は、ドライＯ２酸化のほかにウェット酸化（水素燃焼酸化）、Ｏ２若しくはＨ２Ｏを原料ガスとするプラズマ酸化、など様々な方法を用いることができる。さらに、ＮＯガス、ＮＨ３ガス、若しくは窒素プラズマを施す工程を熱酸化の前若しくは後に入れて、窒化されたシリコン酸化膜（シリコン酸窒化膜）を形成しても構わない。
【００６０】
また、電荷蓄積層１０３として用いるシリコン窒化膜の組成は、ＬＰＣＶＤ法の原料ガスであるジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）との流量比を調整することにより変化させることができる。また、ブロック絶縁膜１０４のうちの１つの層であるランタンアルミシリケート膜は、スパッタリング法で形成する以外に、ＰＬＤ（pulsed laser deposition）法、分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法、ＣＶＤ法、ＭＯＣＶＤ（metal organic chemical vapor deposition）法、ＡＬＤ（atomic layer deposition）法のいずれを用いても構わない。
【００６１】
同様に、ブロック絶縁膜１０４のうちの１つの層であるシリコン酸化膜は、ＭＯＣＶＤ法で形成する以外に、２００〜５００℃の温度範囲において、ＢＴＢＡＳ［ビス（３級ブチルアミノ）シラン：bis (tertiary butyl amino) silane：ＳｉＨ２（ｔ−ＢｕＮＨ）２］とオゾン（Ｏ３）、若しくは３ＤＭＡＳ（ＳｉＨ（Ｎ（ＣＨ３）２）３）とオゾン（Ｏ３）を原料ガスとして用いるＡＬＤ法で形成しても構わない。また、制御ゲート電極１０５として用いる多結晶シリコン膜は、リンをドープしたｎ型多結晶シリコン以外に、ボロンをドープしたｐ型多結晶シリコンを用いても構わない。
【００６２】
さらに、上述のＭＯＮＯＳ型ゲート構造を構成する各層は、ＣＶＤ法に使用する原料ガスを、他のガスで代替することもできる。また、ＣＶＤ法は、スパッタリング法で代替することもできる。また、上記の各層の成膜は、ＣＶＤ法、スパッタリング法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などや、これらの方法を組み合わせた方法などにより形成することも可能である。
【００６３】
以上詳述したように本実施形態では、電荷蓄積層１０３と制御ゲート電極１０５との間に配置されるブロック絶縁膜（第２の絶縁膜）１０４として、ランタンアルミシリケート膜とシリコン酸化膜（若しくはシリコン酸窒化膜）とをそれぞれ少なくとも１層含む積層絶縁膜で構成するようにしている。
【００６４】
従って本実施形態によれば、高電界領域及び低電界領域の両方でリーク電流を抑制することが可能である。具体的には、ランタンアルミシリケート膜によって高電界領域でのリーク電流を抑制でき、シリコン酸化膜（若しくはシリコン酸窒化膜）によって低電界領域でのリーク電流を抑制することができる。
【００６５】
また、不揮発性半導体記憶装置に９００〜１０００℃程度の高温熱処理を施した場合でも、ランタンアルミシリケート膜を非晶質に維持させることができる。これにより、高い熱的安定性を有し、信頼性の高い不揮発性半導体記憶装置を構成することが可能となる。
【００６６】
また、高誘電率絶縁膜であるランタンアルミシリケート膜を第２の絶縁膜１０４の一部に用いることで、第２の絶縁膜１０４のＥＯＴを低減することができる。これにより、メモリセルの動作電圧（書き込み電圧、消去電圧）を低減することができる。
【００６７】
［第２の実施形態］
＜１．不揮発性半導体記憶装置の構成＞
以下、本発明の第２の実施形態について図面を用いて詳細に説明する。図２２及び図２３は、第２の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図２２は、チャネル長方向に沿う断面図、図２３は、チャネル幅方向に沿う断面図である。
【００６８】
ｐ型不純物がドープされたシリコン基板（ウェルを含む）１０１の表面領域には、ソース領域１１０Ｓ及びドレイン領域１１０Ｄが互いに離間して設けられている。ソース領域１１０Ｓ及びドレイン領域１１０Ｄ間のチャネル領域上には、トンネル絶縁膜（第１の絶縁膜）１０２が設けられている。
【００６９】
図２４は、トンネル絶縁膜１０２を抽出して示した概略図である。トンネル絶縁膜１０２の第１の実施例（図２４（ａ））は、厚さ約８ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０２Ａと、厚さ約３ｎｍのシリコン酸化膜（ＳｉＯ２）１０２Ｂとの積層絶縁膜（ＬＯ構造）から構成される。トンネル絶縁膜１０２の第２の実施例（図２４（ｂ））は、厚さ約３ｎｍのシリコン酸化膜（ＳｉＯ２）１０２Ｂと、厚さ約８ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０２Ａとの積層絶縁膜（ＯＬ構造）から構成される。トンネル絶縁膜１０２の第３の実施例（図２４（ｃ））は、厚さ約１．５ｎｍのシリコン酸化膜（ＳｉＯ２）１０２Ｂと、厚さ約８ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０２Ａと、厚さ約１．５ｎｍのシリコン酸化膜（ＳｉＯ２）１０２Ｃの積層絶縁膜（ＯＬＯ構造）から構成される。トンネル絶縁膜１０２の第４の実施例（図２４（ｄ））は、厚さ約４ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０２Ａと、厚さ約３ｎｍのシリコン酸化膜（ＳｉＯ２）１０２Ｂと、厚さ約４ｎｍのランタンアルミシリケート膜（ＬＡＳＯ）１０２Ｄとの積層絶縁膜（ＬＯＬ構造）から構成される。
【００７０】
なお、シリコン酸化膜に窒素をドープしたシリコン酸窒化膜、シリコン酸化膜／シリコン酸窒化膜、及びシリコン酸窒化膜／シリコン酸化膜の積層膜を、前述したトンネル絶縁膜１０２を構成するシリコン酸化膜の代わりに用いてもよい。トンネル絶縁膜１０２にシリコン酸窒化膜を用いると正孔に対する電位障壁が小さくなるので、メモリセルの消去動作が速くなるという効果が得られる。
【００７１】
トンネル絶縁膜１０２上には、電荷蓄積層１０３として、例えば、厚さ約６ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４）１０３が設けられている。また、電荷蓄積層１０３としては、シリコン窒化膜の代わりに、第１の実施形態で例示した絶縁材料を用いてもよい。さらに、電荷蓄積層１０３が絶縁体からなるＭＯＮＯＳ型メモリセルに限らず、電荷蓄積層１０３が多結晶シリコン等の導電体からなるフローティングゲート型メモリセルであってもよい。
【００７２】
電荷蓄積層１０３上には、ブロック絶縁膜（第２の絶縁膜）１０４として、例えば、厚さ約４ｎｍのシリコン酸化膜１０４が設けられている。ブロック絶縁膜１０４としては、他に、第１の実施形態で示したような、シリコン酸化膜とランタンアルミシリケート膜との積層構造を用いることもできる。
【００７３】
ブロック絶縁膜１０４上には、厚さ約１００ｎｍの、例えばｎ型不純物がドープされた多結晶シリコンからなる制御ゲート電極１０５が設けられている。制御ゲート電極１０５上には、例えばタングステン（Ｗ）からなる厚さ約１００ｎｍの低抵抗金属層１１２が設けられている。トンネル絶縁膜１０２、電荷蓄積層１０３、ブロック絶縁膜１０４及び制御ゲート電極１０５からなる積層ゲート構造はロウ方向に複数個配置され、これらは例えばＳＴＩから構成される素子分離絶縁層１１１により互いに分離される。低抵抗金属層１１２は、ロウ方向に延び、ワード線として機能する。
【００７４】
なお、電荷蓄積層１０３、ブロック絶縁膜１０４、及び制御ゲート電極１０５の材料は、上記例示したものの他に、第１の実施形態で示した材料と同じものを広く用いることが可能である。
【００７５】
＜２．トンネル絶縁膜（第１の絶縁膜）１０２の機能＞
第１の絶縁膜１０２をランタンアルミシリケート膜とシリコン酸化膜との積層構造にすることは以下の効果がある。
【００７６】
図２４（ａ）のように、シリコン基板側にランタンアルミシリケート膜を挿入した場合には、シリコン酸化膜が電荷蓄積層（もしくは浮遊ゲート電極）側にあることによって、電荷蓄積層（もしくは浮遊ゲート電極）から電荷が抜けにくくなる。つまり、電荷保持特性が向上する。
【００７７】
図２４（ｂ）のように、シリコン基板側にシリコン酸化膜を挿入した場合には、第１の絶縁膜１０２とシリコン基板との界面欠陥を低減できることから、メモリセルトランジスタの性能を劣化させない。
【００７８】
図２４（ｃ）のように、シリコン基板と電荷蓄積層（もしくは浮遊ゲート電極）との両側にシリコン酸化膜を挿入した場合には、界面特性の向上と電荷抜けの抑制とを両立することができる。
【００７９】
上記シリコン酸化膜の膜厚であるが、直接トンネル効果が顕著となる膜厚は２ｎｍであることを考慮に入れると、ランタンアルミシリケート膜及びシリコン酸化膜の膜厚はそれぞれ２ｎｍ以上が望ましい。ただし、ストレス誘起リーク電流（ＳＩＬＣ：stress induced leakage current）などの低電界リークを抑制することを考えると、ランタンアルミシリケート膜及びシリコン酸化膜の合計膜厚は８ｎｍ程度以上あれば十分である。つまり、シリコン酸化膜及びＬＡＳＯの膜厚はそれぞれ２〜８ｎｍ程度が望ましい。
【００８０】
トンネル絶縁膜１０２は、その中にランタンアルミシリケート膜を含むことによって、膜全体の誘電率が上昇する。これにより、メモリセルの低電圧動作が可能となるだけでなく、ランタンアルミシリケート膜はシリコン酸化膜よりもバンドギャップが小さいために、書き込み及び消去動作を高速化できる。
【００８１】
例えば、ランタンアルミシリケート膜をシリコン基板１０１に直接接合させた場合には、書き込み動作が高速化する。一方、ランタンアルミシリケート膜を電荷蓄積層１０３に直接接合させた場合には、消去動作が高速化する。書き込み及び消去の両方の動作を高速化することを考えると、図２４（ｄ）に示したＬＯＬ構造が望ましい。ただし、ＳｉＯ２／Ｓｉ基板界面は電気特性が安定していることから、信頼性を高めるにはＯＬ構造（図２４（ｂ））やＯＬＯ構造（図２４（ｃ））が望ましい。
【００８２】
また、トンネル絶縁膜１０２の高電界領域及び低電界領域でのリーク電流が抑制できる効果については、第１の実施形態で述べたブロック絶縁膜１０４の効果と同じである。
【００８３】
＜３．不揮発性半導体記憶装置の製造方法＞
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。製造方法の説明に用いる図面のうち、図２５〜図３６はチャネル幅方向（ロウ方向）に沿う断面図、図３７〜図４０はチャネル長方向（カラム方向）に沿う断面図である。
【００８４】
まず、図２５に示すように、ｐ型不純物がドープされたシリコン基板（ウェルを含む）１０１の上面を洗浄した後に、８００〜１０００℃の温度範囲において、熱酸化法によって、厚さ約４ｎｍのシリコン酸化膜１０２Ｂを形成する。続いて、図２６に示すように、２００〜７００℃の温度範囲において、例えばスパッタリング法によって、ランタンアルミシリケート膜１０２Ａを形成する。このようにして、トンネル絶縁膜（第２の絶縁膜）１０２となるランタンアルミシリケート膜／シリコン酸化膜（ＯＬ構造）の積層絶縁膜を形成する。なお、図２６ではＯＬ構造を示しているが、シリコン酸化膜／ランタンアルミシリケート膜のＬＯ構造、ランタンアルミシリケート膜／シリコン酸化膜／ランタンアルミシリケート膜のＬＯＬ構造、若しくはシリコン酸化膜／ランタンアルミシリケート膜／シリコン酸化膜のＯＬＯ構造に関しては、上記ＯＬ構造の成膜方法を応用して成膜順序や成膜回数を変更することによって形成可能である。また、シリコン酸化膜に窒素をドープしたシリコン酸窒化膜、シリコン酸化膜／シリコン酸窒化膜、及びシリコン酸窒化膜／シリコン酸化膜の積層絶縁膜を、前述したトンネル絶縁膜１０２を構成するシリコン酸化膜の代わりに用いてもよい。
【００８５】
続いて、図２７に示すように、６００〜８００℃の温度範囲において、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料ガスとするＬＰＣＶＤ法によって、トンネル絶縁膜１０２上に、厚さ約６ｎｍのシリコン窒化膜（電荷蓄積層）１０３を形成する。続いて、電荷蓄積層１０３上に、６００〜８００℃の温度範囲において、ジクロルシラン（ＳｉＨ２Ｃｌ２）と亜酸化窒素（Ｎ２Ｏ）とを原料ガスとするＬＰＣＶＤ法によって、厚さ約３ｎｍのシリコン酸化膜（ブロック絶縁膜）１０４を形成する。
【００８６】
続いて、図２８に示すように、５５０〜７００℃の温度範囲において、シラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを原料ガスとするＬＰＣＶＤ法によって、制御ゲート電極１０５としての、ｎ型不純物がドープされた多結晶シリコン膜（成膜温度が低めの場合はアモルファスシリコン膜）１０５を形成する。
【００８７】
続いて、図２９に示すように、多結晶シリコン膜１０５上に、素子分離領域を加工するためのマスク層１２０を形成する。マスク層１２０としては、例えば絶縁体が用いられる。続いて、このマスク層１２０上にフォトレジスト（図示せず）を形成し、このフォトレジストを露光及び現像する。そして、図３０に示すように、例えばＲＩＥ法によって、フォトレジストのパターンをマスク層１２０に転写する。この後、フォトレジストを除去する。
【００８８】
続いて、図３１に示すように、マスク層１２０をマスクにして、ＲＩＥ法によって、制御ゲート電極１０５、ブロック絶縁膜１０４、電荷蓄積層１０３、及びトンネル絶縁膜１０２（１０２Ａ、１０２Ｂ）を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離する複数のスリット１２１Ａを形成する。さらに、図３２に示すように、ＲＩＥ法によって、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの複数の素子分離トレンチ１２１Ｂを形成する。
【００８９】
続いて、図３３に示すように、例えばＣＶＤ法によって、スリット１２１Ａ及び素子分離トレンチ１２１Ｂを完全に満たすシリコン酸化膜（埋込酸化膜）１１１を形成する。続いて、図３４に示すように、ＣＭＰ法によって、マスク層１２０が露出するまでシリコン酸化膜１１１を研磨し、シリコン酸化膜１１１の上面を平坦化する。この後、図３５に示すように、マスク層１２０を除去する。
【００９０】
続いて、図３６に示すように、制御ゲート電極１０５上に、例えばタングステン（Ｗ）からなる厚さ約１００ｎｍの低抵抗金属層（ワード線）１１２を、４００〜６００℃の温度範囲において、ＷＦ６またはＷ（ＣＯ）６を原料ガスとするＣＶＤ法によって形成する。
【００９１】
続いて、図３７に示すように、例えばＣＶＤ法によって、低抵抗金属層１１２上にマスク層１２２を形成する。マスク層１２２としては、例えば絶縁体が用いられる。このマスク層１２２上にフォトレジスト（図示せず）を形成し、フォトレジストを露光及び現像する。そして、図３８に示すように、例えばＲＩＥ法によって、フォトレジストのパターンをマスク層１２２に転写する。その後、フォトレジストを除去する。
【００９２】
続いて、図３９に示すように、マスク層１２２をマスクにして、ＲＩＥ法によって、低抵抗金属層１１２、制御ゲート電極１０５、ブロック絶縁膜１０４、電荷蓄積層１０３、及びトンネル絶縁膜１０２（１０２Ａ、１０２Ｂ）を順次エッチングし、ＭＯＮＯＳ型ゲート構造を形成する。
【００９３】
続いて、図４０に示すように、例えばＣＶＤ法によって、ＭＯＮＯＳ型ゲート構造の側面を例えばシリコン酸化膜（図示せず）で被覆する処理を行った後、イオン注入法によりセルフアラインで、シリコン基板１０１の表面領域にｎ＋型拡散領域１１０（ソース領域１１０Ｓ及びドレイン領域１１０Ｄを含む）１１０を形成する。このようにして、不揮発性半導体記憶装置を構成するメモリセルが形成される。最後に、例えばＣＶＤ法によって、メモリセルを覆う層間絶縁膜（図示せず）を形成する。
【００９４】
なお、上述の製造方法は一例に過ぎず、これ以外の製造方法により、不揮発性半導体記憶装置を形成しても構わない。例えば、トンネル絶縁膜１０２の熱酸化の方法は、ドライＯ２酸化のほかにウェット酸化（水素燃焼酸化）、Ｏ２若しくはＨ２Ｏを原料ガスとするプラズマ酸化、など様々な方法を用いることができる。さらに、ＮＯガス、ＮＨ３ガス、若しくは窒素プラズマを施す工程を熱酸化の前若しくは後に入れて、窒化されたシリコン酸化膜（シリコン酸窒化膜）を形成しても構わない。
【００９５】
また、電荷蓄積層１０３として用いるシリコン窒化膜の組成は、ＬＰＣＶＤ法の原料ガスであるジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）との流量比を調整することにより変化させることができる。また、制御ゲート電極１０５として用いる多結晶シリコン膜は、リンをドープしたｎ型多結晶シリコン以外に、ボロンをドープしたｐ型多結晶シリコンを用いても構わない。
【００９６】
さらに、上述のＭＯＮＯＳ型ゲート構造を構成する各層は、ＣＶＤ法に使用する原料ガスを、他のガスで代替することもできる。また、ＣＶＤ法は、スパッタリング法で代替することもできる。また、上記の各層の成膜は、ＣＶＤ法、スパッタリング法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などや、これらの方法を組み合わせた方法などにより形成することも可能である。
【００９７】
以上詳述したように本実施形態では、半導体基板１０１と電荷蓄積層１０３との間に配置されるトンネル絶縁膜（第１の絶縁膜）１０２として、ランタンアルミシリケート膜とシリコン酸化膜（若しくはシリコン酸窒化膜）とをそれぞれ少なくとも１層含む積層絶縁膜で構成するようにしている。
【００９８】
従って本実施形態によれば、高電界領域及び低電界領域の両方でリーク電流を抑制することが可能である。具体的には、ランタンアルミシリケート膜によって高電界領域でのリーク電流を抑制でき、シリコン酸化膜（若しくはシリコン酸窒化膜）によって低電界領域でのリーク電流を抑制することができる。
【００９９】
また、不揮発性半導体記憶装置に９００〜１０００℃程度の高温熱処理を施した場合でも、ランタンアルミシリケート膜を非晶質に維持させることができる。これにより、高い熱的安定性を有し、信頼性の高い不揮発性半導体記憶装置を構成することが可能となる。
【０１００】
また、高誘電率絶縁膜であるランタンアルミシリケート膜を第１の絶縁膜１０４の一部に用いることで、第１の絶縁膜１０４の誘電率が上昇する。これにより、メモリセルの動作電圧（書き込み電圧、消去電圧）を低減することができ、さらに書き込み及び消去動作を高速化することが可能となる。
【０１０１】
［適用例］
本実施形態は、絶縁体或いは導電体からなる電荷蓄積層を備えたメモリセルを有する不揮発性半導体メモリ、その中でも特に、ＮＡＮＤ型の素子構成を有するフラッシュメモリに適用できる。
【０１０２】
本実施形態では、電荷蓄積層としてシリコン窒化膜の例を示したが、電荷蓄積層は必ずしもシリコン窒化膜に限ることはなく、高誘電率絶縁膜の電荷蓄積層の場合についても適用が可能である。例えば、電荷蓄積層がＨｆ系絶縁膜で構成されていてもよいし、そこに窒素が添加されていてもよい。さらに、電荷蓄積層が高誘電率絶縁膜とシリコン窒化膜の積層膜若しくは連続膜で構成される場合についても適用は可能である。
【０１０３】
また、電荷蓄積層が必ずしも有限の厚さを持った絶縁膜である必要はなく、例えばトンネル絶縁膜とブロック絶縁膜との境界面に存在する電荷捕獲中心を電荷蓄積層の代わりに用いる「界面トラップ型メモリ」に対しても本実施形態は適用可能である。
【０１０４】
さらに、本実施形態が適用される対象は必ずしもＭＯＮＯＳ型、ＳＯＮＯＳ（silicon oxide nitride oxide silicon）型のメモリセルに限らない。したがって、本実施形態における第１の絶縁膜及び第２の絶縁膜は、例えば、フローティングゲート型メモリセルのトンネル絶縁膜やゲート間絶縁膜として適用することも可能である。また、ナノドット型メモリセルのトンネル絶縁膜やブロック絶縁膜に本実施形態を適用することも可能である。
【０１０５】
また、本実施形態は、第１の絶縁膜及び第２の絶縁膜の構成に特徴を有しているので、本実施形態に係る積層ゲート構造は、基板側のドーパント不純物分布に関わらず用いることができる。したがって、例えば、メモリセルがソース／ドレイン拡散層を有しないＤ−ｔｙｐｅのＮＡＮＤ型フラッシュメモリにも有効である。
【０１０６】
同様の考察から、本実施形態に係る積層ゲート構造は、必ずしもシリコン（Ｓｉ）基板上に形成する必要はない。例えば、シリコン基板上に形成されるウェル領域上に本実施形態の積層ゲート構造を形成してもよい。また、シリコン基板の代わりに、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板などを用いてもよいし、これらの基板内のウェル領域上に本実施形態の積層ゲート構造を形成してもよい。さらに、絶縁膜上に薄膜半導体が形成されるＳＯＩ（silicon on insulator）基板、ＳＧＯＩ（silicon-germanium on insulator）基板、ＧＯＩ（germanium on insulator）基板などを使用することも可能であり、これらの基板内のウェル領域上に本実施形態の積層ゲート構造を形成してもよい。
【０１０７】
また、本実施形態では、ｐ型シリコン基板（ウェル領域を含む）に形成されたｎチャネルＭＯＳ（metal oxide semiconductor）トランジスタからなるメモリセルについて述べたが、これを、ｎ型シリコン基板（ウェル領域を含む）上のｐチャネルＭＯＳトランジスタからなるメモリセルに置き換えることも可能である。この場合、ソース領域及びドレイン領域の導電型は、ｐ型になる。
【０１０８】
また、本実施形態は、メモリセル内の要素技術に関わる発明であり、メモリセルの回路レベルでの接続の仕方には依存しないため、ＮＡＮＤ型の不揮発性半導体メモリ以外に、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ（Divided bit-line NOR）型の不揮発性半導体メモリ、ＮＯＲ型とＮＡＮＤ型の良い点を融合した２transistor（Ｔｒ）型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３Ｔｒ−ＮＡＮＤ型フラッシュメモリなどにも、広く適用可能である。
【０１０９】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１０】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示すチャネル長方向に沿う断面図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を示すチャネル幅方向に沿う断面図。
【図３】第１の実施形態に係るブロック絶縁膜１０４を抽出して示した概略図。
【図４】比較例に係る不揮発性半導体記憶装置の構成を示すチャネル長方向に沿う断面図。
【図５】比較例に係る不揮発性半導体記憶装置の構成を示すチャネル幅方向に沿う断面図。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】不揮発性半導体記憶装置の製造方法を示す断面図。
【図８】不揮発性半導体記憶装置の製造方法を示す断面図。
【図９】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１０】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１１】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１２】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１３】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１４】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１５】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１６】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１７】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１８】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１９】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２０】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２１】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２２】第２の実施形態に係る不揮発性半導体記憶装置の構成を示すチャネル長方向に沿う断面図。
【図２３】第２の実施形態に係る不揮発性半導体記憶装置の構成を示すチャネル幅方向に沿う断面図。
【図２４】第２の実施形態に係るトンネル絶縁膜１０２を抽出して示した概略図。
【図２５】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２６】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２７】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２８】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２９】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３０】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３１】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３２】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３３】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３４】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３５】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３６】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３７】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３８】不揮発性半導体記憶装置の製造方法を示す断面図。
【図３９】不揮発性半導体記憶装置の製造方法を示す断面図。
【図４０】不揮発性半導体記憶装置の製造方法を示す断面図。
【符号の説明】
【０１１１】
１１，１０１…半導体基板、１２，１０２…トンネル絶縁膜（第１の絶縁膜）、１３，１０３…電荷蓄積層、１４，１０４…ブロック絶縁膜（第２の絶縁膜）、１５，１０５…制御ゲート電極、２１Ｓ，１１０Ｓ…ソース領域、２１Ｄ，１１０Ｄ…ドレイン領域、２２，１１１…素子分離絶縁層、２３，１１２…ワード線、１２０，１２２…マスク層、１２１Ａ…スリット、１２１Ｂ…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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