(57)【要約】【課題】可変抵抗メモリー素子及びその製造方法を提供する。【解決手段】本発明の一実施形態による可変抵抗メモリー素子は、少なくとも１つの下部電極と、少なくとも１つの下部電極を露出するトレンチを含む第１絶縁膜と、前記トレンチの対向する側壁の上に各々位置する第１及び第２部分を含む可変抵抗物質膜と、を含み、前記可変抵抗物質膜の第１及び第２部分は、前記少なくとも１つの下部電極と電気的に連結される。前記素子は、前記トレンチの内の可変抵抗物質膜を覆う保護膜、及び前記トレンチの内に位置し、前記トレンチの内の保護膜を覆う第２絶縁膜をさらに含む。【選択図】図４
2010161376.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの下部電極と、
前記少なくとも１つの下部電極を露出するトレンチを含む第１絶縁膜と、
前記少なくとも１つの下部電極と電気的に連結され、前記トレンチの対向する側面の上に各々位置する第１部分及び第２部分を含む可変抵抗物質膜と、
前記トレンチの内に可変抵抗物質膜を覆う保護膜と、
トレンチの内に位置し、トレンチの内の保護膜を覆う第２絶縁膜と、を含む可変抵抗メモリー素子。
【請求項２】
前記可変抵抗物質膜は、相変化物質膜である請求項１に記載の可変抵抗メモリー素子。
【請求項３】
前記少なくとも１つの下部電極は、第１下部電極及び第２下部電極を含み、
前記可変抵抗物質膜の第１部分及び第２部分は、互い電気的に絶縁され、前記第１下部電極及び第２下部電極と電気的に各々連結され、
前記可変抵抗物質膜の前記第１部分及び第２部分は、各々の第１メモリーセル及び第２メモリーセルの格納要素である請求項１に記載の可変抵抗メモリー素子。
【請求項４】
前記可変抵抗物質膜は、相変化物質膜であり、前記第１メモリーセル及び前記第２メモリーセルは、相変化メモリーセルである請求項３に記載の可変抵抗メモリー素子。
【請求項５】
前記可変抵抗物質膜の前記第１部分及び前記第２部分の各々は、実質的にＬ型の断面を有する請求項３に記載の可変抵抗メモリー素子。
【請求項６】
前記可変抵抗物質膜の前記第１部分及び前記第２部分は、前記トレンチの内で長く延び、複数の第１及び第２下部電極と各々交差し、複数の第１及び第２メモリーセルを形成する請求項３に記載の可変抵抗メモリー素子。
【請求項７】
前記保護膜は、シリコン窒化物、シリコンカーボン窒化物、カーボン窒化物及びカーボンの中で少なくともいずれか１つを含む請求項１に記載の可変抵抗メモリー素子。
【請求項８】
前記保護膜は、離隔され、前記可変抵抗物質膜の前記第１及び第２部分を各々覆う第１及び第２保護膜を含む請求項３に記載の可変抵抗メモリー素子。
【請求項９】
第１及び第２保護膜は、シリコン窒化物、シリコンカーボン窒化物、カーボン窒化物及びカーボンの中で少なくともいずれか１つを含む請求項８に記載の可変抵抗メモリー素子。
【請求項１０】
前記少なくとも１つの下部電極は、単一電極を含み、
可変抵抗物質膜は、前記第１及び第２部分が連続に接触し、相変化メモリーセルの格納要素である請求項１に記載の可変抵抗メモリー素子。
【請求項１１】
前記可変抵抗物質膜の前記第１及び第２部分と接触する少なくとも１つの上部電極をさらに含む請求項１に記載の可変抵抗メモリー素子。
【請求項１２】
前記上部電極は、バリア膜を含む請求項１１に記載の可変抵抗メモリー素子。
【請求項１３】
前記可変抵抗物質膜は、相変化物質を含み、前記バリア膜は、相変化物質を含む請求項１２に記載の可変抵抗メモリー素子。
【請求項１４】
複数のワードライン、複数のビットライン、及び前記ワードライン及び前記ビットラインと各々電気的に連結された可変抵抗メモリーセルのアレイにおいて、
各々のメモリーセルは、
前記複数のワードライン及び前記複数のビットラインとの間に介在された物質膜の内に形成されたトレンチの対向する側面の上に位置する可変抵抗物質膜と、
前記トレンチの内の可変抵抗物質膜を覆う保護膜と、
前記トレンチの内に位置し、前記トレンチの内の保護膜を覆う絶縁膜と、を含む可変抵抗メモリー素子。
【請求項１５】
前記可変抵抗物質膜は、相変化物質膜である請求項１４に記載の可変抵抗メモリー素子。
【請求項１６】
各々のメモリーセル及びワードラインと電気的に連結された第１及び第２下部電極をさらに含み、
前記可変抵抗物質膜は、前記トレンチの対向する側面の上に提供され、電気的に互い絶縁され、前記第１及び第２下部電極と各々電気的に連結された第１部分及び第２部分を含み、
前記可変抵抗物質膜の前記第１及び第２部分は、各々第１及び第２メモリーセルの格納要素である請求項１５に記載の可変抵抗メモリー素子。
【請求項１７】
前記可変抵抗物質膜の前記第１及び第２部分各々は、実質的にＬ型の断面を有する請求項１６に記載の可変抵抗メモリー素子。
【請求項１８】
前記可変抵抗物質膜の第１及び第２部分は、前記トレンチの内で長く延びて複数の第１及び第２下部電極と各々交差し、複数の第１及び第２メモリーセルを各々形成する請求項１７に記載の可変抵抗メモリー素子。
【請求項１９】
請求項１４に記載の可変抵抗メモリー素子を含む格納システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリー素子に関するものである。具体的に本発明によるメモリー素子のこのようなタイプは、例えば、相変化メモリー素子と称するプログラム可能な可変抵抗メモリー素子を含む。
【背景技術】
【０００２】
不揮発性メモリー素子のいずれかのタイプは、データを格納するためのメモリーセル等のプログラム可能な抵抗特性に依存する。このようなタイプのメモリー素子は、一般的に可変抵抗メモリー素子（例えば、相変化メモリー素子）と称する。
【０００３】
ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）でよく知られるＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、エネルギー（例えば、熱エネルギー）に反応して安定的に結晶質及び非晶質状態へ変化するカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）混合物のような相変化物質を含む。例えば、ＰＲＡＭは、特許文献１及び特許文献２に開示されている。
【０００４】
ＰＲＡＭの相変化物質は、結晶質状態で比較的低い抵抗を表して、非晶質状態で比較的高い抵抗を示す。一般的に、低い抵抗の結晶質状態を‘セット（ｓｅｔ）’として、論理的に‘０’を示す。反面、高い抵抗の非晶質状態を‘リセット（ｒｅｓｅｔ）’として、論理的に‘１’を示す。例えば、他の抵抗を有する他の結晶状態にプログラムして２つ以上のビットが各々の相変化セルに格納されて‘マルチビット（ｍｕｌｔｉ−ｂｉｔ）’が具現されることができる。
【０００５】
‘結晶質’及び‘非結晶質’という用語は、相変化物質の情況による相対的な用語である。即ち、相変化メモリーセルが結晶質状態にあると称する時、当業者は、セルの相変化物質が非晶質状態と比較してより規則的になる結晶質構造を有することで理解できる。結晶質状態の相変化メモリーセルは、完全に結晶質である必要がなく、非晶質状態の相変化メモリーセルは、完全に非晶質である必要がない。
【０００６】
一般的に、ＰＲＡＭの相変化物質は、相対的に短い時間にその融点温度を超過するジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）によって非晶質にリセット（ｒｅｓｅｔ）される。一方、前記相変化物質は、より長い時間の間に融点温度の下で加えられる熱によって結晶質にセットされる。各々の場合、前記物質は、熱処理の後に、その本来の温度にクーリング（ｃｏｏｌｉｎｇ）される。しかし、一般的にクーリングは、前記相変化物質が非晶質状態にリセット（ｒｅｓｅｔ）されている場合により速やかに発生する。
【０００７】
前記相変化物質の相変化特性の速度及び安全性は、ＰＲＡＭの動作特性に致命的である。上に提案された通り、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）の混合物は、適切な相変化特性を有することと認められた。具体的にゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）（例えば、Ｇｅ２Ｓｂ２Ｔｅ５、又はＧＳＴ）を含む化合物は、安定であり、結晶質と非晶質との間を速やかな速度で変化する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６，４８７，１１３号公報
【特許文献２】米国特許第６，４８０，４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高信頼性を有する可変抵抗メモリー素子を提供することにある。
【課題を解決するための手段】
【００１０】
上述した本発明が解決しようとする課題を達成するために本発明の一実施形態による可変抵抗メモリー素子は、少なくとも１つの下部電極と、前記少なくとも１つの下部電極を露出するトレンチを含む第１絶縁膜と、前記トレンチの対向する側面の上に各々位置する第１及び第１部分を含む可変抵抗物質膜と、を含み、前記可変抵抗物質膜の前記第１及び第２部分は、前記少なくとも１つの下部電極と電気的に連結する。前記素子は、前記トレンチの内の可変抵抗物質膜を覆う保護膜と、前記トレンチの内に配置され、前記トレンチの内の前記保護膜を覆う第２層間絶縁膜をさらに含む。
【００１１】
本発明による概念を説明する。複数のワードライン、複数のビットライン、及び前記各ワードライン及び各々のビットラインと連結された可変抵抗メモリーセルのアレイを有する可変抵抗メモリー素子が提供されている。前記各々のメモリーセルは、前記ワードラインと前記ビットラインとの間に介在された物質膜内に形成されたトレンチの対向する側面の上に位置する可変抵抗物質膜、前記トレンチの内の前記可変抵抗物質膜を覆う保護膜及び前記トレンチの内に位置して、前記トレンチの内の前記保護膜を覆う絶縁膜を含む。
【００１２】
本発明による概念を説明する。可変抵抗メモリー素子の形成方法は、第１及び第２電極を含む第１絶縁膜を提供すること、前記第１絶縁膜の上に第２絶縁膜を形成すること、前記第２絶縁膜の内に前記第１及び第２電極の少なくとも一部を露出するトレンチを形成すること、及び前記トレンチの内に前記第１及び第２下部電極と電気的に接触するように可変抵抗物質膜を形成して、前記トレンチの底面及び対向する側面の上に位置する可変抵抗物質を形成すること、を含む。この方法は、前記可変抵抗物質膜の上に保護膜を形成すること、前記保護膜の一部を除去して前記トレンチの前記対向する側面の上の前記可変抵抗物質膜の上に位置して、離隔された第１及び第２保護膜部分を形成することと、前記トレンチの底面の上の可変抵抗物質膜の一部は、前記第１及び第２保護膜部分との間で露出されることと、前記可変抵抗物質膜の前記露出された部分を除去して前記トレンチの前記対向する側面の第１及び第２可変抵抗物質膜部分を定義することと、をさらに含む。この方法は、前記トレンチを第２絶縁膜で満たすこと、及び第１及び第２可変抵抗物質膜部分と電気的に連結した第１及び第２上部電極を形成することとをさらに含む。
【発明の効果】
【００１３】
本発明によると、可変抵抗メモリー素子は、状態を変化させるために必要な駆動電流を減少させることができる。保護膜が、前記可変抵抗パターンの後続工程による影響から保護することができ、周辺への熱損失を減少させることができる。
【図面の簡単な説明】
【００１４】
【図１】可変抵抗メモリー素子のメモリーセルの一部を示す回路図である。
【図２】本発明の一実施形態による可変抵抗メモリー素子の斜視図である。
【図３】図２の可変抵抗メモリー素子の概略に示す平面図である。
【図４】図３のＩ−Ｉ’に沿って切った断面図である。
【図５Ａ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｂ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｃ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｄ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｅ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｆ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｇ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｈ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図５Ｉ】本発明の一実施形態による可変抵抗メモリー素子の製造方法を説明するための断面図等である。
【図６】本発明の他の実施形態による可変抵抗メモリー素子の斜視図である。
【図７】図６の可変抵抗メモリー素子の概略的平面図である。
【図８】図７のＩ−Ｉ’に沿って切った断面図である。
【図９Ａ】本発明の他の実施形態による可変抵抗メモリー素子を説明するための断面図等である。
【図９Ｂ】本発明の他の実施形態による可変抵抗メモリー素子を説明するための断面図等である。
【図９Ｃ】本発明の他の実施形態による可変抵抗メモリー素子を説明するための断面図等である。
【図９Ｄ】本発明の他の実施形態による可変抵抗メモリー素子を説明するための断面図等である。
【図９Ｅ】本発明の他の実施形態による可変抵抗メモリー素子を説明するための断面図等である。
【図９Ｆ】本発明の他の実施形態による可変抵抗メモリー素子を説明するための断面図等である。
【図１０】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【図１１】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【図１２】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【図１３】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【図１４】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【図１５】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【図１６】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【図１７】本発明の実施形態による可変抵抗メモリー素子を含むメモリーシステム及び素子を説明するためのブロック図である。
【発明を実施するための形態】
【００１５】
多様な実施形態は、図面を参照して説明され、同じ図面符号は、同一、又は類似の構成を示す。しかし、発明の思想は、多様な形態に具体化でき、記述される実施形態に限定されることではない。
【００１６】
図面で、膜の相対的な寸法は、効果的な説明のために誇張されることができる。即ち、例えば、膜の相対的な厚さ及び／又は幅は、開示されたものから変更できる。例えば、技術が明確に異なることを指称しない限り、第一膜が第２膜より厚く見られる場合、第２膜は、同じ厚さを有することができるか、或いは第２膜は、第一膜より厚いこともある。
【００１７】
容易に理解するために、制限無しで記述される用語の数は、発明の思想の範囲を定義する意図でないことに利用される。例えば、‘第１’、‘第２’等の用語が多様な要素に使われても、このような要素は、このような用語によって制限されない。このような用語は、単純に要素を互いに区別するために使われる。例えば、発明の思想の範囲を制限、又は逸脱せずに、第１要素は、第２要素に命名でき、そして同様に第２要素は、第１要素に命名できる。同じように、‘上’、‘下’、‘上部’、‘下部’等のような相対的である単語によって、発明の思想を特定素子の方向によって限定する意図ではない。ここで使われたように、‘及び／又は’は、記述された項目等の何れか１つ以上の全ての組合せを含む。
【００１８】
そして、ここで使われる用語はたびたび物質の‘膜’で引用される。引用されるものが物質の膜の場合、発明の思想が単一膜構造に制限されないことで理解される。例えば，絶縁膜は、本質的に単一絶縁膜と同じ絶縁機能を遂行する絶縁物質の多層膜を実際的に含むことができる。同じ原理が半導体導電領域及び膜に適用される。
【００１９】
要素が異なる要素と‘連結された’、又は‘結合された（ｃｏｕｐｌｅｄ）’を引用する場合、これは、直接他の要素と連結、又は結合されたか、或いは，または介入（ｉｎｔｅｒｖｅｎｉｎｇ）要素が提供されることで理解される。反対に、要素が異なる要素と‘直接連結’又は‘直接結合された’を引用する場合、介入要素がないことである。要素と要素との間の関係（例えば、‘間’と‘直接間’、‘隣接’と‘直接隣接’等）を記述することに使われる他の単語は同じように解釈されなければならない。
【００２０】
本明細書で用語は、特定実施形態を記述するためのものであって，発明を限定する意図ではない。本明細書で、単数型は、文句で特別に言及しない限り複数型も含む。本明細書に使われる‘含む’は言及された構成要素、段階、動作及び／又は素子は、１つ以上の他の構成要素、段階、動作、素子及び／又はこれらの組合せの存在又は追加を排除しない。
【００２１】
他の定義がない限り、本明細書に使われるすべての用語（技術的科学的用語を含む）は、本発明が属する技術分野の当業者が常識的に理解するような意味を有する。一般的に辞書に記載された用語の定義のように、用語は、適切な分野の情況に合うように一貫した意味を有すると解釈されなければならなくて、本明細書で表現しない限り、理想的に又は過度に形式的な意味と解釈されない。
【００２２】
図１は、本発明の実施形態による可変抵抗メモリー素子のメモリーセルアレイの一部を示す回路図である。図１を参照すると、メモリーセルアレイは、複数のワードラインＷＬと複数のビットラインＢＬとの間に連結して、ワードラインＷＬとビットラインＢＬとが交差する領域に位置する複数の単位メモリーセル１０を含むことができる。例えば、前記各々の単位メモリーセル１０は、可変抵抗格納素子１１とスイッチング素子１２とを含むことができる。例えば、前記可変抵抗格納素子１１は、相変化格納素子でありうり、前記スイッチング素子１２は、ダイオード、又はトランジスタ素子でありうる。
【００２３】
図２は、本発明の一実施形態による可変抵抗メモリー素子の斜視図である。
【００２４】
図２を参照すると、この実施形態の可変抵抗メモリー素子は、複数のワードラインＷＬ、及び前記複数のワードラインＷＬの上で、前記複数のワードラインＷＬと実質的に直角である方向に延長される複数の上部電極対１６１、１６２を含む。後述するように、２可変抵抗メモリーセルは、複数のワードラインＷＬ及び上部電極対１６１、１６２各々の交差領域に位置する。
【００２５】
続いて、図２を参照すると、可変抵抗メモリー素子は、前記複数のワードラインＷＬ及び上部電極対１６１、１６２が各々交差する領域に位置する１対の選択素子１０２を含む。一対の選択素子１０２のうちの１つは、上部電極１６１の下に整列にされ、一対の選択素子１０２のうち、他の１つは、上部電極１６２の下に整列される。例えば、前記選択素子１０２は、ダイオード素子及び／又はトランジスタ素子で具現されることができる。前記選択素子１０２がダイオード素子である場合、前記ダイオード素子は、互い接触するＮ型半導体膜及びＰ型半導体層を含み、前記Ｎ型半導体層は、ワードラインＷＬと電気的に連結することができる。前記選択素子１０２がトランジスタ素子である場合、前記トランジスタ素子は、前記ワードラインＷＬによって制御でき、下部電極１１２（下に説明する）及び基準電位（例えば、接地電位）を直列に電気的に連結できる。
【００２６】
下部電極１１２は、対応する選択素子１０２の上に位置し、前記対応する選択素子１０２と電気的に連結することができる。例えば、各々の下部電極１１２は、対応するメモリーセルの相変化物質（後に説明する）のジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）によって、ヒーターの一部として機能できる。複数の下部電極は、単一導電膜、又は複数の導電膜に具現されることができる。例えば、各々の下部電極１１２は、前記選択素子１０２に接触する電気的導電膜、及び前記電気的導電膜上に積層された電気的／熱的導電膜を含むことができる。前記下部電極１１２の物質の例は、図５Ａを参照して提供されている。
【００２７】
続いて、図２を参照すると、一対の可変抵抗格納パターン１３１／１３２は、上部電極対１６１／１６２の各々及び対応する下部電極対１１２との間に位置する。即ち、可変抵抗格納パターン１３１、１３２の各々は、対応する上部電極１６１、１６２の下で長く延び、前記複数のワードラインＷＬと直角である方向に前記複数の下部電極１１２と交差する（例えば、ビットラインの方向と整列）。
【００２８】
下部電極１１２上に位置する可変抵抗格納パターン１３１各々の一部は、データの１つ以上のビットを格納する格納素子を構成して、可変抵抗格納パターン１３２の一部は、データの１つ以上のビットを格納する格納素子を構成する。各々の可変抵抗格納パターン１３１、１３２が相変化物質（例えば、ＧＳＴ）で構成される場合、可変抵抗格納パターン１３１、１３２の各々の格納素子は、プログラムできる。例えば、低い抵抗の結晶質状態（‘ｓｅｔ’状態）は、‘０’を格納するか、或いは、高い抵抗の非晶質状態（‘ｒｅｓｅｔ’状態）は、‘１’を格納することができる。これと異なって、他の抵抗を有する他の結晶状態にセルをプログラムして２つ、又はそれ以上のビットが各々の相変化セルに格納されて、‘マルチビット（ｍｕｌｔｉ−ｂｉｔ）’が具現されることができる。
【００２９】
図２の例で、各々の可変抵抗格納パターン１３１、１３２は、一般的にＬ型を有することができる。これに加えると、図面で示すように、各々の格納パターン１３１、１３２のＬ型は、互い対面する。図２で示するように、可変抵抗格納パターン１３１、１３２各々の対面する面を保護膜パターン対１４１、１４２が各々覆うことができる。
【００３０】
図２の実施形態に対して図３及び図４を参照してより詳細に説明する。
【００３１】
図３は、図２で説明された可変抵抗メモリー素子の概略的な平面図であり、図４は、図３のＩ−Ｉ’に沿って切断した断面図である。
【００３２】
図３を参照すると、可変抵抗メモリー素子は、複数のワードラインＷＬ上で、複数のワードラインＷＬと実質的に直角である方向に延長する複数のビットラインＢＬを含む。複数の下部電極１１２のアレイは、前記複数のビットラインＢＬ及び複数のワードラインＷＬが交差する領域に位置する。これに加えて、一対の可変抵抗格納パターン１３１、１３２は、各々の隣接する複数のビットラインＢＬの下及び各々のビットラインＢＬの長さ方向の下に整列される前記下部電極１１２の上で長く延びる。
【００３３】
図４を参照すると、示すように、第１層間絶縁膜１１０は、基板１０１の上部面の上に位置し、第１及び第２下部電極１１２は、前記第１層間絶縁膜１１０に内在にされる。上述したように、前記メモリー素子が可変抵抗格納素子として相変化物質を採用する場合、前記複数の下部電極１１２は、ジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）の素子の機能する膜を少なくとも１つを有する多層の導電膜に形成されることができる。同様に、第１層間絶縁膜１１０は、単一膜、又は多層膜に形成されることができる。
【００３４】
図４では示さなかったが、前記基板１０１（及び／又は前記基板１０１と前記第１層間絶縁膜１１０との間に介在された１つ以上の膜）は、下部電極１１２の各々及びワードライン（図４に図示せず）と電気的に連結したスイッチング素子（例えば、ダイオード、又はトランジスタ）を含むことができる。
【００３５】
第２層間絶縁膜１２０（或いは複数の膜）が前記第１層間絶縁膜１１０上に位置して、蝕刻停止膜１２１（或いは複数の膜）が前記第２層間絶縁膜１２０の上に位置する。本発明の実施形態によると、前記第２層間絶縁膜１２０及び蝕刻停止膜１２１は、その内部に画定され、隣接する複数の下部電極１１２の間の領域の上に整列され、各々の下部電極１１２と部分的にオーバーラップ（ｏｖｅｒｌａｐ）されるトレンチ１２２を含む。
【００３６】
第１及び第２可変抵抗格納パターン１３１、１３２は、前記第２層間絶縁膜１２０の前記トレンチ１２２の対向する側壁の上に位置する。具体的に、前記第１格納パターン１３１は、前記第１下部電極１１２の上部面部分の上に位置する底部１３４及び前記トレンチ１２２の側面１２４上に位置する側壁部１３６を含む。例えば、前記第１及び第２可変抵抗格納パターン１３１、１３２は、ＧＳＴの化合物のような相変化物質で形成されることができる。
【００３７】
続いて図４を参照すると、複数の保護膜パターン１４１、１４２が前記トレンチ１２２内の前記可変抵抗格納パターン１３１、１３２の露出された表面を各々覆うことができる。そして、前記複数の保護膜パターン１３１、１３２との間の前記トレンチ１２２内の空間が絶縁膜１５０で満たされる。
【００３８】
図４で示すように、第３層間絶縁膜１７０（或いは複数の膜）が第２層間絶縁膜１２０上に位置する。第１及び第２上部電極１６１、１６２が前記第３層間絶縁膜１７０内に位置して、可変抵抗格納パターン１３１、１３２と各々電気的に接触する。尚、第１及び第２上部電極１６１、１６２の各々は、これらの下部面にバリア膜１６３を含む。
【００３９】
最後に、複数のビットラインＢＬが前記第３層間絶縁膜１７０の上に位置するか、或いは内部に位置し、複数のコンタクトプラグ１７１が前記複数のビットラインＢＬと複数の上部電極１６１、１６２との間で延びて、前記複数のビットラインＢＬと前記上部電極１６１、１６２とが電気的に連結される。
【００４０】
図５Ａ乃至図５Ｉは、本発明の実施形態による可変抵抗メモリー素子を説明するための断面図である。
【００４１】
図５Ａを参照すると、第１層間絶縁膜１１０が前記下部膜１０１の表面の上に形成される。この実施形態で、前記下部膜１０１は、半導体膜、ＳＯＩ基板、又は類似のものである。図５Ａで図示されなかったが、前記下部膜１０１は、ワードライン（図５Ａで図示せず）と電気的に連結されるスイッチング素子（例えば、ダイオード、又はトランジスタ）を含むことができる。この実施形態で、前記第１層間絶縁膜１１０は、シリコン酸化膜ＳｉＯ２で形成されるか、或いは他の物質が代わりに使われることができる。例示に限定されずに、例えば、前記第１層間絶縁膜１１０は、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａ  ｇｌａｓｓ）、ＰＳＢ（ｐｈｏｓｐｈｏｒｕｓ  ｓｉｌｉｃａ  ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等で形成されることができる。
【００４２】
図５Ａで示すように、第１及び第２下部電極１１２が前記第１層間絶縁膜１１０の内に形成される。例えば、前記複数の下部電極１１２は、前記層間絶縁膜１１０の内にコンタクトホールを蝕刻し、その後、複数の前記下部電極１１２の物質膜を蒸着し、複数の下部電極１１２を定義するために前記物質膜を平坦化（例えば、ＣＭＰ）して形成されることができる。
【００４３】
前記複数の下部電極１１２の形状は、限定されない。例示に限定されないが、前記複数の下部電極１１２は、円形、又は四角形の断面を有する円柱形状でありうり、又は前記複数の下部電極１１２は、リング型断面の環でありうる。そして、上述したように、前記複数の下部電極１１２は、他の物質の多層膜で形成されることができる。前記複数の下部電極１１２を構成する物質は、Ｃｕ、Ｔｉ、ＴｉＳｉＸ、ＴｉＮ、ＴｉＯＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＢＮ、Ｗ、ＷＳｉＸ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉＸ、ＴａＮ、ＴａＯＮ、ＴａＡｌＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＮｂＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、Ｒｕ、ＣｏＳｉＸ、ＮｉＳｉＸ、及び導電炭素の中で１つ以上を含むことができて、これに限定されない。
【００４４】
図５Ｂを参照すると、第２層間絶縁膜１２０が前記第１層間絶縁膜１１０の上に蒸着される。例えば、前記第２層間絶縁膜１２０は、ＳｉＯ２、ＢＳＧ、ＰＳＢ、ＰＢＳＧ、及びＰＥ−ＴＥＯＳなどで形成されることができる。蝕刻停止膜１２１が前記第２層間絶縁膜１２０上に形成されて、パターニングできる。前記蝕刻停止膜１２１は、ＳｉＮ、ＳｉＯＮ、ＨｆＯ、及びＡｌＯなどを含むことができるが、これに限定されない。前記蝕刻停止膜１２１は、前記第２層間絶縁膜１２０に対して高い蝕刻選択性を有し、前記第２層間絶縁膜１２０の内にトレンチ１２２を蝕刻するための蝕刻マスクとして使われる。前記トレンチ１２２が蝕刻され、それの底面１２３と互いに隣接する一対の下部電極１１２の上部面の少なくとも一部を露出させる。図面に示すように、前記トレンチ１２２の側面１２４は、傾くように形成され、前記トレンチ１２２の幅は、上部開口部が底面１２３より広いことができる。
【００４５】
次に、図５Ｃを参照すると、図５Ｂで示した構造の表面に沿って可変抵抗物質膜１３０が蒸着される。即ち、前記可変抵抗物質膜１３０は、前記蝕刻停止膜１２１、前記トレンチ１２２の前記側面１２４及び前記トレンチ１２２の前記底面１２３をコンフォーマル（ｃｏｎｆｏｒｍａｌ）に覆うように蒸着される。例えば、前記可変抵抗物質膜１３０は、化学気相蒸着（ＣＶＤ）、又は物理気相蒸着（ＰＶＤ）方法によって蒸着できる。例えば、前記可変抵抗物質膜は、相変化物質で形成されることができる。適当な相変化物質膜は、ＳｅＳｂＴｅ、ＧｅＴｅＡｓ、ＳｎＴｅＳｎ、ＧｅＴｅ、ＳｂＴｅ、ＳｅｔｅＳｎ、ＧｅＴｅＳｅ、ＳｂＳｅＢｉ、ＧｅＢｉＴｅ、ＧｅＴｅＴｉ、ＩｎＳｅ、ＧａＴｅＳｅ、及びＩｎＳｂＴｅ、を含むことができるが、これに限定されない。これに加えて、例えば、前記可変抵抗物質膜１３０は、炭素、窒素、シリコン及び／又は酸素でドーピングされうる。
【００４６】
次に、図５Ｄを参照すると、保護膜１４０が前記可変抵抗物質膜１３０上に蒸着できる。例えば、前記保護膜１４０は、前記可変抵抗物質膜１３０のトポロジー（ｔｏｐｏｌｏｇｙ）によって蒸着されて、前記トレンチ１２２を完全に満たさない。例えば、前記保護膜１４０の深さは、前記トレンチ１２２を満たすことを防ぐために前記トレンチ１２２の幅の半分より小さいことができる。
【００４７】
製造された可変抵抗メモリー素子の動作の時に、前記保護膜１４０は、可変抵抗膜の熱損失を防止する機能を果たすことができる。そして、前記保護膜１４０は、製造工程の一連の段階で受ける工程ダメージ（ｄａｍａｇｅ）から前記可変抵抗物質膜１３０を保護するように機能する。例えば、前記保護膜１４０は、一連のプロセスの間に蝕刻条件及び／又は酸素露出（例えば、酸素拡散）から前記可変抵抗物質膜１３０を保護することができる。
【００４８】
例えば、これに限定されないが、前記保護膜は、シリコン窒化膜、シリコンカーボン窒化膜、カーボン窒化膜、及び／又はカーボンを含む。例えば、前記保護膜１４０は、約３８０〜４００℃の温度でＰＣ−ＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ）を利用して形成されたシリコン窒化膜である。上述したように、前記可変抵抗物質膜１３０は、炭素、窒素、シリコン及び／又は酸素にドーピングされうる。この場合、ドーピングされた物質の揮発温度は、ドーピングされない物質のその温度より高いことができる。
【００４９】
次に、図５Ｅを参照すると、前記対向する複数の側壁１２４の上の前記保護膜１４０の一部を除いて、前記保護膜１４０は、除去される。即ち、図面に示すように、前記保護膜１４０は、部分的に除去されて、前記トレンチ１２２内の可変抵抗物質膜１３０の上に複数の保護膜パターン１４１、１４２が定義される。例えば、前記複数の保護膜パターン１４１、１４２は、前記保護膜１４０を異方性に蝕刻して形成されることができる。
【００５０】
図５Ｅは、前記複数の下部電極１１２の内部エッジ（ｅｄｇｅ）と整列された前記複数の保護膜パターン１４１、１４２の内部エッジを説明する。ただし、この実施形態に限定されない。
【００５１】
図５Ｆを参照すると、前記可変抵抗物質膜１３０がパターニングされて、複数の可変抵抗格納パターン１３１、１３２が形成される。例えば、これは、前記可変抵抗物質膜１３０の露出された部分（前記蝕刻停止膜１２１の上部及び前記トレンチ１２２の内部）を前記複数の保護膜パターン１４１、１４２を蝕刻停止膜として使用して異方性に蝕刻除去して隨行できる。前記複数の保護膜パターン１４１、１４２は、蝕刻工程の間のダメージから前記複数の可変抵抗格納パターン１３１、１３２を保護することができる。
【００５２】
この蝕刻工程の結果によると、前記複数の可変抵抗パターン１３１、１３２は、前記複数の保護膜パターン１４１、１４２の各々の下で、互いにミラー対称であり、一般的に断面がＬ型に定義される。具体的に、前記可変抵抗格納パターン１３１は、側壁部１３６及び底部１３４を含み、前記可変抵抗パターン１３２は、側壁部１３７及び底部１３５を含む。
【００５３】
次に、図５Ｇを参照すると、前記複数の保護膜パターン１４１、１４２の間のギャップ（ｇａｐ）が絶縁物質１５０で満たされる。例えば、これは、絶縁物質を蒸着し、平坦化工程を経て、隨行できる。これに限定されないが、例えば、前記蒸着された絶縁物質は、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化物、ＰＥ−ＴＥＯＳ（（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）、ＨＳＱ（ｈｙｄｒｏｓｉｌｓｅｓｑｕｉｏｘａｎｅ）及びＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）のようなシリコン酸化物を含む。例えば、平坦化は、化学的機械的研磨（ＣＭＰ）、又はエッチバック工程を利用して隨行できる。他の場合、前記蝕刻停止膜１２１が除去停止膜として使われることができる。尚、平坦化工程の間、前記蝕刻停止膜１２１（図５Ｆ参照）から突出された前記複数の保護絶縁パターン１４１、１４２の一部が平坦な上部面を有する構造を定義するために除去できる。
【００５４】
図面に示さなかったが、前記平坦化工程に不活性ガスを使用したプラズマ処理が後続することができる。これに限定されないが、前記不活性ガスは、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ及び／又はＸｅを含む。スパッタ（ｓｐｕｔｔｅｒ）工程が平坦化工程の後に隨行されることによって、前記複数の可変抵抗膜パターン１３１、１３２の損傷、或いは酸化された部分が除去される。
【００５５】
次に、図５Ｈを参照すると、バリア物質膜及び電極物質膜が公知の技術（例えば、蒸着、マスキング（ｍａｓｋｉｎｇ）及び蝕刻）を利用して蒸着及びパターニングされて、バリア膜１６３の上の複数の上部電極１６１、１６２が各々定義される。これに限定されないが、例えば、前記複数の上部電極１６１、１６２の物質は、Ｔｉ、ＴｉＳｉＸ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＢＮ、Ｗ、ＷＳｉＸ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉＸ、ＴａＮ、ＴａＯＮ、ＴａＡｌＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＮｂＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、Ｒｕ、ＣｏＳｉ、ＮｉＳｉ、導電カーボン（ｃａｒｂｏｎ）及び銅を含む。
【００５６】
前記バリア膜１６３は、接着膜として機能でき、前記複数の上部電極１６１、１６２と前記下部の複数の可変抵抗膜パターン１３１、１３２のような複数の下部膜の間の拡散を防止できる。これに限定されないが、例えば、前記バリア膜１６３は、ＴｉＮ、ＴｉＷ、ＴｉＣＮ、ＴｉＡｌＮ、ＴｉＳｉＣ、ＴａＮ、ＴａＳｉＮ、ＷＮ、ＭｏＮ及びＣＮを含むことができる。
【００５７】
そして、前記複数の可変抵抗膜パターン１３１、１３２がＧＳＴ（又はカルコゲナイド）物質のような相変化物質を含む場合、前記バリア膜１６３は、前記複数の可変抵抗膜パターン１３１、１３２と同一であるか、或いは他の相変化物質を含むように形成されることができる。これは、上述したように前記絶縁膜１５０が平坦化される間、前記複数の可変抵抗膜パターン１３１、１３２に発生できるダメージを補償できる利点を有することができる。例えば、前記バリア膜１６３は、ＧＳＴ物質膜及び導電膜が積層された構造を含むことができる。
【００５８】
次に図５Ｉを参照すると、第３層間絶縁膜１７０が蒸着されて、複数のコンタクトプラグ１７１が前記層間絶縁膜１７０の内に形成され、複数の導電ビットラインＢＬが前記複数のコンタクトプラグ１７１と電気的に接触するように形成される。この業界でよく知らされた技術及び物質がこのような素子を形成することに使われることができる。図２及び３で示すように、前記複数のビットラインＢＬは、複数の前記可変抵抗膜パターン１３１、１３２と平行した方向に長く延びる。
【００５９】
図６は、本発明の他の実施形態による可変抵抗メモリー素子を示す斜視図である。
【００６０】
図２で示すように、この実施形態の可変抵抗メモリー素子は、複数のワードラインＷＬ、及び前記複数のワードラインＷＬの上で前記複数のワードラインＷＬと実質的に直角である方向に延長する複数の上部電極２６１を含むことができる。後述するように、可変抵抗メモリーセルは、前記複数のワードラインＷＬ及び前記上部電極２６１が各々交差する領域に位置する。
【００６１】
続いて図６を参照すると、前記可変抵抗メモリー素子は、前記複数のワードラインＷＬ及び複数の上部電極２６１が各々交差する領域の選択素子２０２を含む。複数の選択素子２０２のうちの１つは、上部電極２６１の下に整列される。例えば、前記複数の選択素子２０２は、ダイオード素子及び／又はトランジスタ素子で具現される。前記複数の選択素子２０２がダイオード素子である場合、前記ダイオード素子は、互い接触するＰ型半導体層、及びＮ型半導体層を含み、前記Ｎ型半導体層は、ワードラインＷＬと電気的に連結することができる。前記選択素子２０２がトランジスタ素子である場合、前記トランジスタ素子は、前記ワードラインＷＬに制御でき、（後述する）下部電極２１２及び基準電位（例えば、接地電位）を直列に電気的に連結できる。
【００６２】
下部電極２１２は、対応する選択素子２０２の上に位置して、対応する選択素子２０２と電気的に連結する。例えば、下部電極２１２の各々は、対応するメモリーセルの相変化物質のジュール熱（Ｊｏｕｌｅ  ｈｅａｎｔｉｎｇ）のためヒーターの一部として機能する。前記複数の下部電極２１２は、単一導電膜、又は多層導電膜として具現できる。例えば、下部電極２１２の各々は、前記選択素子２０２と接触する電気的導電膜、及び前記電気的導電膜の上に積層された電気的／熱的導電膜を含むことができる。前記下部電極２１２の物質の例は、図５Ａを参照して後述する。
【００６３】
図６で示すように、可変抵抗格納パターン２３１が各上部電極２６１及び対応する下部電極２１２との間に位置する。即ち、各々の可変抵抗格納パターン２３１は、対応する上部電極２６１の下で長く延びて、複数のワードラインＷＬと直角である方向に前記複数の下部電極２１２と交差する（例えば、ビットライン方向と整列）。
【００６４】
下部電極２１２の上に位置する各々の可変抵抗格納パターン２３１の一部は、データの１つ以上のビットを格納する格納素子を構成する。複数の可変抵抗格納パターン２３１の各々が相変化物質（例えば、ＧＳＴ）で構成される場合、複数の可変抵抗格納パターン２３１の各々の格納素子は、プログラムできる。例えば、低い抵抗の結晶質状態（‘ｓｅｔ’状態）は、‘０’を格納し、又は高い抵抗の非晶質状態（‘ｒｅｓｅｔ’状態）は、‘１’を格納することができる。これと異なって、他の抵抗を有する他の結晶状態にセルをプログラムして、２つ以上のビットが各々の相変化セルに格納されて‘マルチビット（ｍｕｌｔｉ−ｂｉｔ）’が具現されることができる。
【００６５】
図６の実施形態において、各々の可変抵抗格納パターン２３１は、一般的にＵ型を有する。図６で示すように、Ｕ型の可変抵抗格納パターン２３１各々の内部表面を各々覆う複数の保護膜パターン２４１が提供されている。
【００６６】
図６の実施形態に対して図７及び８を参照してより詳細に説明される。
【００６７】
図７は、図６で説明された前記可変抵抗メモリー素子の概略的な平面図であり、図８は、図７のＩ−Ｉ’に沿って切断した断面図である。
【００６８】
図７で示すように、前記可変抵抗メモリー素子は、複数のワードラインＷＬの上で複数のワードラインＷＬと実質的に直角に延長する複数のビットラインＢＬを含む。複数の下部電極２１２アレイは、前記複数のビットラインＢＬと複数のワードラインＷＬとが交差する領域に位置する。そして、可変抵抗格納パターン２３１は、各々のビットラインＢＬの下、及び各々のビットラインＢＬの長さ方向の下に整列された前記複数の下部電極２１２上で長く延びる。
【００６９】
図８の断面図を参考にすると、図面に示すように、第１層間絶縁膜２１０が基板２０１の上部面の上に位置し、下部電極２１２が前記第１層間絶縁膜の内に内在にされる。上述したように、前記メモリー素子が可変抵抗格納素子として相変化物質を採用する場合、前記複数の下部電極２１２は、ジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）の素子の機能する膜を少なくとも１つ有する多層の導電膜で形成されることができる。同様に、第１層間絶縁膜２１０は、単一膜、又は多層膜に形成されることができる。
【００７０】
図８に示さなかったが、前記基板２０１（及び／又は１つ以上の膜が前記基板２０１及び前記第１層間絶縁膜２０１との間に介在されること）は、各々の下部電極２１２及びワードライン（図８で図示せず）と電気的に連結したスイッチング素子（例えば、ダイオード、又はトランジスタ）を含む。
【００７１】
第２層間絶縁膜２２０（或いは複数の膜）が前記第１層間絶縁膜２１０の上に位置し、蝕刻停止膜２２１（或いは複数の膜）が第２層間絶縁膜２２０の上に位置する。この実施形態によると、前記第２層間絶縁膜２２０及び蝕刻停止膜２２１は、その内部に定義されて、前記下部電極２１２の上に整列されて、前記下部電極２１２と部分的にオーバーラップ（ｏｖｅｒｌａｐ）されるトレンチ２２２を含む。図８で、参照符号２２３は、トレンチ２２２の底面を表し、参照符号２２４は、トレンチ２２２の側面を表す。
【００７２】
可変抵抗格納パターン２３１は、前記トレンチ２２２の対向する側壁２２４及び底部２２３の上に位置する。具体的に前記可変抵抗格納パターン２３１は、前記下部電極２１２の上部面の一部の上に位置する底部２３４、及び前記トレンチ２２２の前記側面２２４の上に位置する側壁部２３６）を含む。例えば、前記可変抵抗格納パターン２３１は、ＧＳＴ化合物と同じ相変化物質に形成される。
【００７３】
続いて図８を参照すると、保護膜パターン２４１が前記トレンチ２２２内の前記可変抵抗格納パターン２３１の露出された表面を覆う。そして、前記トレンチ２２２内の空間が絶縁膜２５０で満たされる。
【００７４】
図８に示すように、第３層間絶縁膜２７０（或いは複数の膜）が前記第２層間絶縁膜２２０の上に位置する。上部電極２６１が前記第３層間絶縁膜２７０の内に位置して、前記可変抵抗格納パターン２３１と電気的に接触する。例えば、前記上部電極２６１は、その下部面のバリア膜２６３を含む。
【００７５】
最後に、複数のビットラインＢＬが前記第３層間絶縁膜２７０の上に、又は内部に位置し、コンタクトプラグ２７１が前記ビットラインＢＬと上部電極２６１との間に延び、前記ビットラインＢＬ及び上部電極２６１を電気的に連結する。
【００７６】
図９Ａ乃至図９Ｆは、図６乃至８の可変抵抗メモリー素子の製造方法の実施形態を説明するための断面図である。
【００７７】
図９Ａに示すように、第１層間絶縁膜２１０が下部膜２０１の表面上に形成される。例えば、前記下部膜２０１は、半導体基板、ＳＯＩ基板、又は類似なものである。図９Ａに示さなかったが、前記下部膜２０１は、ワードライン（と電気的に連結したスイッチング素子、例えば、ダイオード、又はトランジスタ、図９Ａには図示せず）を含む。例えば、前記第１層間絶縁膜２１０は、ＳｉＯ２に形成されるか、或いは他の物質が代わりに利用されることができる。これに限定されないが、例えば、前記第１層間絶縁膜は、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａ  ｇｌａｓｓ）、ＰＳＢ（ｐｈｏｓｐｈｏｒｕｓｓｉｌｉｃａ  ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）及びＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）などで形成されることができる。
【００７８】
図９Ａに示すように、下部電極２１２は、前記第１層間絶縁膜２１０の内に形成される。例えば、前記下部電極２１２は、前記層間絶縁膜２１０の内にコンタクトホールを蝕刻して、その後、前記下部電極２１２の物質膜を蒸着し、その次、下部電極２１２を定義するために前記物質膜を平坦化（例えば、ＣＭＰ）して形成されることができる。前記下部電極２１２の形状は、限定されない。例示に限定されないが、前記下部電極２１２は、円形、又は四角形の断面を有する円柱形状でありうり、又は前記下部電極２１２は、リング型の断面の環でありうる。そして、上述したように、前記下部電極２１２は、他の物質の多層膜に形成されることができる。これに限定されないが、例えば、前記下部電極２１２を構成する物質は、Ｃｕ、Ｔｉ、ＴｉＳｉＸ、ＴｉＮ、ＴｉＯＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＢＮ、Ｗ、ＷＳｉＸ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉＸ、ＴａＮ、ＴａＯＮ、ＴａＡｌＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＮｂＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、Ｒｕ、ＣｏＳｉＸ、ＮｉＳｉＸ、及び導電炭素の中で１つ以上を含むことができる。
【００７９】
図９Ｂを参照すると、第２層間絶縁膜２２０が前記第２層間絶縁膜２１０の上に蒸着される。例えば、前記第２層間絶縁膜２２０は、ＳｉＯ２、ＢＳＧ、ＰＳＢ、ＰＢＳＧ、及びＰＥ−ＴＥＯＳなどで形成される。蝕刻停止膜２２１が前記第２層間絶縁膜２２０の上に形成され、パターニングされる。これに限定されないが、例えば、前記蝕刻停止膜２２１は、ＳｉＮ、ＳｉＯＮ、ＨｆＯ、及びＡｌＯなどを含む。前記蝕刻停止膜２２１は、前記第２層間絶縁膜２２０に対して高い蝕刻選択性を有し、前記第２層間絶縁膜２２０の内にトレンチ２２２を蝕刻するための蝕刻マスクとして使われる。前記トレンチ１２２が蝕刻され、それの底面２２３が前記下部電極２１２の上部面の少なくとも一部を露出させる。図面に示すように、前記トレンチ２２２の側面２２４は、傾斜して形成され、前記トレンチ２２２の幅が上部開口部が前記底面２２３より広いことができる。
【００８０】
次に図９Ｃを参照すると、図９Ｂに示された構造の表面に沿って可変抵抗物質膜２３０が蒸着される。即ち、前記可変抵抗物質膜２３０は、前記蝕刻停止膜２２１、前記トレンチ２２２の前記側面２２４及び前記トレンチ２２２の前記底面２２３をコンフォーマル（ｃｏｎｆｏｒｍａｌ）に覆うように蒸着される。例えば、前記可変抵抗物質膜２３０は、化学気相蒸着（ＣＶＤ）、又は物理気相蒸着（ＰＶＤ）方法によって蒸着できる。これに限定されないが、例えば、前記可変抵抗物質膜２３０は、相変化物質で形成されることができる。適当な相変化物質膜は、ＳｅＳｂＴｅ、ＧｅＴｅＡｓ、ＳｎＴｅＳｎ、ＧｅＴｅ、ＳｂＴｅ、ＳｅｔｅＳｎ、ＧｅＴｅＳｅ、ＳｂＳｅＢｉ、ＧｅＢｉＴｅ、ＧｅＴｅＴｉ、ＩｎＳｅ、ＧａＴｅＳｅ、及びＩｎＳｂＴｅ、を含む。そして、例えば、前記可変抵抗物質膜２３０は、炭素、窒素、シリコン及び／又は酸素でドーピングされうる。
【００８１】
続いて図９Ｃを参照すると、保護膜２４０が前記可変抵抗物質膜２３０の上に蒸着できる。例えば、前記保護膜２４０は、前記可変抵抗物質膜２３０のトポロジーによって蒸着されて、前記トレンチ２２２を完全に満たされない。例えば、前記トレンチ２２２を満たすことを防ぐために前記保護膜２４０の深さは、前記トレンチ２２２の幅の半分より小さいことができる。
【００８２】
製造された可変抵抗メモリー素子の動作の時に、前記保護膜２４０は、可変抵抗膜の熱損失を防止する機能を果たすことができる。そして、前記保護膜２４０は、製造工程の一連の段階で受ける工程ダメージから前記可変抵抗物質膜２３０を保護するように機能する。例えば、前記保護膜２４０は、一連のプロセスの間に蝕刻状態及び／又は酸素露出（例えば、酸素拡散）から前記可変抵抗物質膜２３０を保護することができる。
【００８３】
これに限定されないが、例えば、前記保護膜２４０は、シリコン窒化膜、シリコンカーボン窒化膜、カーボン窒化膜及び／又はカーボンを含む。例えば、前記保護膜２４０は、約３８０〜４００℃の温度でＰＣ−ＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ）を利用して形成されたシリコン窒化膜である。上述したように、前記可変抵抗物質膜２３０は、炭素、窒素、シリコン及び／又は酸素でドーピングされうる。この場合、ドーピングされた物質の揮発温度は、ドーピングされない物質の温度より高いことができる。
【００８４】
次に図９Ｄを参照すると、前記保護膜パターン２４１によって前記トレンチ２２２の内に残されたギャップ（ｇａｐ）が絶縁物質２５０で満たされる。例えば、これは、絶縁物質を蒸着し、その後、平坦化工程をして隨行できる。これに限定されないが、例えば、蒸着される絶縁物質は、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）ｏｘｉｄｅ、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）、ＨＳＱ（ｈｙｄｒｏｓｉｌｓｅｓｑｕｉｏｘａｎｅ）及びＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）のようなシリコン酸化物を含む。例えば、平坦化工程は、ＣＭＰ（化学的機械的研磨）、又はエッチバック工程でありうる。他の場合、前記蝕刻停止膜２２１が除去停止膜として使われることができる。平坦化工程の間、図９Ｄに示すように、平坦な上部面を有する構造を定義するために、前記蝕刻停止膜２２１の上の保護膜パターン２４１及び前記可変抵抗物質膜２３１が除去される。このような方法によって、図６の前記可変抵抗物質膜パターン２３１が形成される。
【００８５】
図面に示さなかったが、前記平坦化工程の後に不活性ガスを使用したプラズマ処理が後に実行されることができる。これに限定されないが、前記不活性ガスは、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、及び／又はＸｅを含む。スパッタ（ｓｐｕｔｔｅｒ）工程が平坦化工程の後に隨行されることによって、前記可変抵抗膜パターン２３１の損傷、或いは酸化された部分が除去される。
【００８６】
次に、図９Ｅを参照すると、バリア物質膜及び電極物質膜が公知の技術（例えば、蒸着、マスキング（ｍａｓｋｉｎｇ）及び蝕刻）を利用して蒸着及びパターニングされて、バリア膜２６３及び上部電極２６１が各々定義される。これに限定されないが、例えば、前記上部電極２６１の物質は、Ｔｉ、ＴｉＳｉＸ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＢＮ、Ｗ、ＷＳｉＸ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉＸ、ＴａＮ、ＴａＯＮ、ＴａＡｌＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＮｂＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、Ｒｕ、ＣｏＳｉ、ＮｉＳｉ、導電カーボン（ｃａｒｂｏｎ）及び銅を含む。
【００８７】
前記バリア膜２６３は、接着膜として機能でき、前記上部電極２６１及び前記下部の可変抵抗膜パターン２３１のような複数の下部膜との間の拡散を防止できる。これに限定されないが、例えば、前記バリア膜２６３は、ＴｉＮ、ＴｉＷ、ＴｉＣＮ、ＴｉＡｌＮ、ＴｉＳｉＣ、ＴａＮ、ＴａＳｉＮ、ＷＮ、ＭｏＮ及びＣＮを含む。
【００８８】
そして、前記複数の可変抵抗膜パターン２３１がＧＳＴ（又はカルコゲナイド）物質のような相変化物質を含む場合、前記バリア膜２６３は、前記複数の可変抵抗膜パターン２３１と同一であるか、或いは他の相変化物質を含むように形成されることができる。これは、上述したように前記絶縁膜２５０が平坦化される間、前記複数の可変抵抗膜パターン２３１に発生し得るダメージを補償できる利点を有することができる。例えば、前記バリア膜２６３は、ＧＳＴ物質膜及び導電膜が積層された構造を含むことができる。
【００８９】
次に、図９Ｆを参照すると、第３層間絶縁膜２７０が蒸着され、複数のコンタクトプラグ２７１が前記層間絶縁膜２７０の内に形成され、複数の導電ビットラインＢＬが前記複数のコンタクトプラグ２７１と電気的に接触するように形成される。この業界でよく知らされた技術及び物質がこのような素子を形成することに使われることができる。図６及び７で示すように、前記複数のビットラインＢＬは、前記可変抵抗膜パターン２３１と平行した方向に長く延びる。
【００９０】
可変抵抗メモリー素子の実質的な適用の多様な例を説明する。このような適用は、ここではまとめてメモリーシステムと呼ばれる。
【００９１】
図１０は、本発明の実施形態による可変抵抗メモリー素子を含む装置を示す。図面に示すように、前記装置は、メモリー５１０及びメモリーコントローラー５２０を含む。前記メモリー５１０は、ここで上述された可変抵抗メモリー素子を含むことができる。前記メモリーコントローラー５２０は、前記メモリーの動作をコントロールするための入力信号を供給できる。例えば、前記メモリーコントローラー５２０は、コマンド言語及びアドレス（ａｄｄｒｅｓｓ）信号を供給できる。前記メモリーコントローラー５２０は、入力されたコントロール信号に基づいて前記メモリー５１０をコントロールできる。
【００９２】
図１１は、本発明の実施形態による可変抵抗メモリー素子を含む装置を示す。図面に示すように、前記装置は、インターフェース５１５と連結したメモリー５１０を含む。前記メモリー５１０は、ここで上述された可変抵抗メモリー素子を含むことができる。例えば、前記インターフェース５１５は、コマンド言語及びアドレス信号を供給できる。前記インターフェース５１５は、外部から発生されて、入力されたコントロール信号に基づいて前記メモリー５１０をコントロールできる。
【００９３】
図１２は、本発明の実施形態による可変抵抗メモリー素子を含む装置を示す。図面に示すように、前記装置は、前記メモリー５１０及びメモリーコントローラー５２０がメモリーカード５３０の内に集積されたことを除いては、図１０の装置と類似している。例えば、前記メモリーカード５３０は、電子機器（例えば、デジタルカメラ、ＰＣ、又はこれと類似するもの）のデータ互換性のための標準を満足するメモリーカードでありうる。前記メモリーコントローラー５２０は、他の素子（例えば、外部機器）から前記メモリーカードが受けたコントロール信号に基づいて前記メモリー５１０をコントロールできる。
【００９４】
図１３は、本発明の実施形態による可変抵抗メモリー素子を含むモバイル（ｍｏｂｉｌｅ）素子６０００を示す。前記モバイル素子６０００は、ＭＰ３、ビデオ再生機、ビデオ、オーディオ再生機、又はこれと類似するものであることができる。図面に示すように、前記モバイル素子６０００は、前記メモリー５１０及びメモリーコントローラー５２０を含む。前記メモリー５１０は、ここで上述された可変抵抗メモリー素子を含む。前記モバイル素子６０００は、インコーダー及びデコーダ６１０（ＥＤＣ）、プレゼンテーション（ｐｒｅｓｅｎｔａｔｉｏｎ）構成６２０及びインターフェース６３０を含むことができる。ビデオ、又はオーディオのようなデータは、前記メモリーコントローラー５２０を経て、前記メモリー５１０とＥＤＣ６１０との間で交換できる。点線が表すように、データは、前記メモリー５１０とＥＤＣ６１０との間で直ちに交換できる。ＥＤＣ６１０は、データを前記メモリー５１０に格納するためにエンコード（ｅｎｃｏｄｅ）できる。例えば、ＥＤＣ６１０は、オーディオデータをＭＰ３ファイルにエンコーディングでき、エンコーディングされたＭＰ３ファイルを前記メモリー５１０に格納することができる。これと異なって、ＥＤＣ６１０は、ＭＰＥＧビデオデータ（例えば、ＭＰＥＧ３、ＭＰＥＧ４その他等）をエンコーディングし、、エンコーディングされたビデオデータを前記メモリー５１０に格納することができる。そして、ＥＤＣ６１０は、他のデータの形式による他のデータタイプをエンコーディングする複数のエンコーダー（ｅｎｃｏｄｅｒ）を含むことができる。例えば、ＥＤＣ６１０は、オーディオデータ用ＭＰ３エンコーダー、及びビデオデータ用ＭＰＥＧエンコーダーを含むことができる。ＥＤＣ６１０は、前記メモリー５１０から出力データをデコーディングできる。例えば、ＥＤＣ６１０は、前記メモリー５１０からオーディオデータをＭＰ３ファイルにデコーディングできる。ＥＤＣ６１０は、前記メモリー５１０からビデオデータを出力してＭＰＥＧファイルにデコーディングできる。そして、ＥＤＣ６１０は、他のデータの形式による他のデータタイプをデコーディングする複数のデコーダー（ｄｅｃｏｄｅｒ）を含むことができる。例えば、既にエンコーディングされたデータは、ＥＤＣ６１０へ伝えられてデコーディングされ、前記メモリーコントローラー５２０、及び／又は前記メモリー５１０へ伝えられることができる。ＥＤＣ６１０は、インターフェース６３０を経てデータをエンコーディングするために受けることができ、又は既にエンコーディングされたデータを受けることができる。前記インターフェース６３０は、よく知らされた標準（例えば、ＵＳＢ、ｆｉｒｅｗｉｒｅ等）に従うことができる。前記メモリー５１０から供給されたデータは、前記インターフェース６３０を経て出力されることができる。前記プレゼンテーション構成６２０は、前記メモリー５１０及び／又はＥＤＣ６１０によってデコーディングされた使用者が認識できるデコーディングされたデータのようなデータを表現できる。例えば、前記プレゼンテーション構成６２０は、ビデオデータ等を表示するディスプレースクリーン、及びオーディオデータを出力するスピーカー端子（Ｊａｃｋ）を含むことができる。
【００９５】
図１４は、本発明の実施形態による可変抵抗メモリー素子を含む装置を示す。図面に示すように、前記メモリー５１０は、ホストシステム７０００（ｈｏｓｔ  ｓｙｓｔｅｍ）と連結することができる。前記メモリー５１０は、ここで上述された可変抵抗メモリー素子を含むことができる。前記ホストシステム７０００は、ＰＣ、デジタルカメラ等と同じプロセシングシステムでありうる。前記メモリー５１０は、メモリーカード、ＵＳＢメモリー、又はＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅ  ｄｒｉｖｅｒ）のような分離できる格納媒体でありうる。前記ホストシステム７０００は、前記メモリー５１０が動作をコントロールするコマンド言語及びアドレス信号のような入力信号を供給できる。
【００９６】
図１５は、本発明の実施形態による可変抵抗メモリー素子を含む装置を示す。例えば、前記ホストシステム７０００は、前記メモリーカード５３０と連結することができる。前記ホストシステム７０００は、前記メモリー５１０の動作をコントロールするメモリーコントローラー５２０を作動させるコントロール信号を前記メモリーカード５３０に供給できる。
【００９７】
図１６は、本発明の実施形態による可変抵抗メモリー素子を含む装置を示す。上述したように、前記メモリー５１０は、コンピュータシステム８０００の中央処理装置８１０（ＣＰＵ）と連結することができる。例えば、前記コンピュータシステム８０００は、ＰＣ、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｔ）等である。前記メモリー５１０は、バス（ｂｕｓ）を経てＣＰＵ８１０に連結することができる。
【００９８】
図１７は、本発明の実施形態による可変抵抗メモリー素子を含む装置を示す。図１７に示すように、前記装置９０００は、コントローラー９１０、キーボード、ディスプレー、又はこれと類似した入出力素子９２０、メモリー９３０及びインターフェース９４０を含むことができる。前記装置を構成する各々の構成は、バス８５０を通して互い連結することができる。前記コントローラー９１０は、マイクロプロセッサ、デジタルプロセッサー、マイクロコントローラー、又はプロセッサーの中で少なくとも１つを含むことができる。前記メモリー９３０は、データ及び／又はコントローラー９１０によって実行されるコマンド言語を格納することができる。前記インターフェース９４０は、他のシステム（例えば、通信ネットワーク、又は通信ネットワーク）にデータを電送するのに使われることができる。前記装置９０００は、ＰＤＡ、携帯用コンピュータ、ウェブタブレット、無線電話、モバイル電話、デジタル音楽再生機、メモリーカード、又は情報を送受信する他のシステムのようなモバイルシステムでありうる。
【００９９】
本明細書で実施形態が開示され、特定用語が使われたが、これは、一般的であり、記述的意味に解釈されるものであって、制限を目的とするものでない。したがって、当業者により下の請求項によって、本発明の範囲及び思想から逸脱することなく、形式及び細部的である内容が変更できる。
【符号の説明】
【０１００】
１０１  前記基板
１１０  第１層間絶縁膜
１１２  下部電極
１２０  第２層間絶縁膜
１２１  蝕刻停止膜
１２２  トレンチ
１３１、１３２  第１及び第２可変抵抗格納パターン
１３４  底部
１３６  側壁部
１４１、１４２  保護膜パターン
１５０  絶縁膜
１６１、１６２  上部電極
１６３  バリア膜
１７０  第３層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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