(57)【要約】【課題】光電変換装置において、光電変換部として機能する半導体領域への集光効率を向上する。【解決手段】光電変換装置は、光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを含む半導体基板と、前記半導体基板の上に配されたゲート電極と、前記第２の半導体領域と前記ゲート電極との両方に接触したコンタクトプラグとを備え、前記コンタクトプラグの上面と前記ゲート電極の上面の少なくとも一部とによって連続した面が形成されている。【選択図】図２
2010098192.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを含む半導体基板と、
前記半導体基板の上に配されたゲート電極と、
前記第２の半導体領域と前記ゲート電極との両方に接触したコンタクトプラグと、
を備え、
前記コンタクトプラグの上面と前記ゲート電極の上面の少なくとも一部とによって連続した面が形成されている
ことを特徴とする光電変換装置。
【請求項２】
前記ゲート電極の上面は、
前記コンタクトプラグの上面より高さが低い第１の領域と、
前記コンタクトプラグの上面と高さが同じ第２の領域と、
を含み、
前記第１の領域は、前記第２の領域より前記第２の半導体領域の近くに位置し、
前記コンタクトプラグの上面と前記ゲート電極の上面における前記第２の領域とによって連続した面が形成されている
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを含む半導体基板と、
前記半導体基板の上に配されたゲート電極と、
前記ゲート電極の上面の一部を覆って配された絶縁膜と、
前記第２の半導体領域と前記ゲート電極との両方に接触したコンタクトプラグと、
を備え、
前記コンタクトプラグの上面と前記絶縁膜の上面とによって連続した面が形成されている
ことを特徴とする光電変換装置。
【請求項４】
前記絶縁膜は、反射防止膜として機能する
ことを特徴とする請求項３に記載の光電変換装置。
【請求項５】
請求項１から４のいずれか１項に記載の光電変換装置と、
前記光電変換装置の撮像面へ像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【請求項６】
半導体基板の上にゲート電極を形成するとともに、前記半導体基板内に、光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを形成する第１の工程と、
前記半導体基板の表面と前記ゲート電極とを覆うように絶縁膜を形成する第２の工程と、
前記第２の半導体領域の上面と前記ゲート電極の上面の少なくとも一部とを露出させるように、前記絶縁膜にコンタクトホールを形成する第３の工程と、
前記コンタクトホールに導電体を埋め込む第４の工程と、
前記ゲート電極の上面の一部が露出されるように、前記絶縁膜及び前記導電体を研磨する第５の工程と、
を備えたことを特徴とする光電変換装置の製造方法。
【請求項７】
半導体基板の上にゲート電極を形成するとともに、前記半導体基板内に、光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを形成する第１の工程と、
前記ゲート電極の上面の一部を覆う第１の絶縁膜を形成する第６の工程と、
前記半導体基板の表面、前記第１の絶縁膜、及び前記ゲート電極を覆うように第２の絶縁膜を形成する第７の工程と、
前記第２の半導体領域の上面と前記ゲート電極の上面の少なくとも一部とを露出するようにドライエッチングを行うことにより、前記第２の絶縁膜にコンタクトホールを形成する第８の工程と、
前記コンタクトホールに導電体を埋め込む第９の工程と、
前記第１の絶縁膜の上面が露出されるように、前記第２の絶縁膜及び前記導電体を研磨する第１０の工程と、
を備えたことを特徴とする光電変換装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、撮像システム、及び光電変換装置の製造方法に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＭＯＳセンサなどの光電変換装置は、近年、ディジタルスチルカメラ、ビデオカムコーダーを中心とする二次元画像入力装置に用いられている。あるいは、光電変換装置は、ファクシミリ、スキャナーを中心とする一次元画像読み取り装置に用いられている。
【０００３】
特許文献３には、特許文献３の図２に示すように、固体撮像素子２０において、フローティングディフュージョン領域２８とゲート電極部３４ａとを金属プラグ４０で接続することが記載されている。
【０００４】
一方、特許文献１には、特許文献１の図１に示すように、ＳＲＡＭのメモリセルにおいて、ソース・ドレイン領域７とゲート電極６とを多結晶シリコンプラグ層１５で直接接続することが記載されている。
【０００５】
また、特許文献２には、特許文献２の図１に示すように、ＳＲＡＭにおいて、Ｎ＋拡散層とゲート電極Ｇ２とをシェアードコンタクトＣ２で接続することが記載されている。
【特許文献１】特開平０５−０４１３７８号公報
【特許文献２】特開平０９−０５５４４０号公報
【特許文献３】特開２００２−３６８２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
光電変換装置において、半導体基板における半導体領域と半導体基板上のゲート電極とを接続し配線層に接続されないシェアードコンタクトプラグを設ける場合を考える。この場合、その配線層を、半導体基板の表面からシェアードコンタクトプラグよりも高い位置に設ける必要がある。
【０００７】
ここで、その配線層がフォトダイオードの上方における開口領域を規定している場合、その配線層が半導体基板の表面から高い位置に設けられるほど、その配線層の影響を受けてフォトダイオードの受光面への集光効率が落ちる可能性がある。
【０００８】
本発明の目的は、光電変換装置において、光電変換部として機能する半導体領域への集光効率を向上することにある。
【課題を解決するための手段】
【０００９】
本発明の第１側面に係る光電変換装置は、光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを含む半導体基板と、前記半導体基板の上に配されたゲート電極と、前記第２の半導体領域と前記ゲート電極との両方に接触したコンタクトプラグとを備え、前記コンタクトプラグの上面と前記ゲート電極の上面の少なくとも一部とによって連続した面が形成されていることを特徴とする。
【００１０】
本発明の第２側面に係る撮像システムは、請求項１から４のいずれか１項に記載の光電変換装置と、前記光電変換装置の撮像面へ像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【００１１】
本発明の第３側面に係る光電変換装置の製造方法は、半導体基板の上にゲート電極を形成するとともに、前記半導体基板内に、光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを形成する第１の工程と、前記半導体基板の表面と前記ゲート電極とを覆うように絶縁膜を形成する第２の工程と、前記第２の半導体領域の上面と前記ゲート電極の上面の少なくとも一部とを露出させるように、前記絶縁膜にコンタクトホールを形成する第３の工程と、前記コンタクトホールに導電体を埋め込む第４の工程と、前記ゲート電極の上面の一部が露出されるように、前記絶縁膜及び前記導電体を研磨する第５の工程とを備えたことを特徴とする。
【００１２】
本発明の第４側面に係る光電変換装置の製造方法は、半導体基板の上にゲート電極を形成するとともに、前記半導体基板内に、光電変換部として機能する第１の半導体領域とソース電極又はドレイン電極として機能する第２の半導体領域とを形成する第１の工程と、前記ゲート電極の上面の一部を覆った第１の絶縁膜を形成する第６の工程と、前記半導体基板の表面、前記第１の絶縁膜、及び前記ゲート電極を覆うように第２の絶縁膜を形成する第７の工程と、前記第１の半導体領域の上面と前記ゲート電極の上面の少なくとも一部とを露出するようにドライエッチングを行うことにより、前記第２の絶縁膜にコンタクトホールを形成する第８の工程と、前記コンタクトホールに導電体を埋め込む第９の工程と、前記第１の絶縁膜の上面が露出されるように、前記第２の絶縁膜及び前記導電体を研磨する第１０の工程とを備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、光電変換装置において、光電変換部として機能する半導体領域への集光効率を向上することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の第１実施形態に係る光電変換装置１００における画素Ｐの回路構成を、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置１００における画素Ｐの回路構成を示す図である。
【００１５】
画素Ｐは、図１に示すように、光電変換部３１、転送トランジスタ３２、フローティングディフュージョン（ＦＤ）３３、リセットトランジスタ３４、増幅トランジスタ３６、及び選択トランジスタ３５を含む。
【００１６】
光電変換部３１は、光がその受光面に入射すると、光に応じた電荷（ここでは電子）を発生させて蓄積する。光電変換部３１は、例えば、フォトダイオードであり、アノードとカソードとの界面で光電変換を行い発生させた電荷をカソードに蓄積する。転送トランジスタ３２は、オンした際に、光電変換部３１で発生した電荷をＦＤ３３へ転送する。ＦＤ３３は、転送された電荷を電圧に変換する。リセットトランジスタ３４は、オンした際に、ＦＤ３３をリセットする。増幅トランジスタ３６は、垂直信号線３７に接続された定電流源３８とともにソースフォロワ動作を行うことにより、ＦＤ３３の電圧に応じた信号を垂直信号線３７へ出力する。すなわち、増幅トランジスタ３６は、リセットトランジスタ３４によりＦＤ３３がリセットされた状態でＦＤ３３の電圧に応じたノイズ信号を垂直信号線３７へ出力する。増幅トランジスタ３６は、光電変換部３１で発生した電荷が転送トランジスタ３２によりＦＤ３３へ転送された状態でＦＤ３３の電圧に応じた光信号を垂直信号線３７へ出力する。選択トランジスタ３５は、オンした際に画素Ｐを選択状態にし、オフした際に画素Ｐを非選択状態にする。なお、ＦＤ３３の電位により画素Ｐの選択状態／非選択状態を制御する場合、画素Ｐは選択トランジスタ３５が省略されても良く、１つの増幅トランジスタ３６に対して複数の光電変換部３１を有していてもよい。
【００１７】
ここで、ＦＤ３３は、後述するように、半導体基板における不純物を含む半導体領域として形成される。後述する第２のコンタクトプラグ１１は、例えば、ＦＤ３３を増幅トランジスタ３６のゲート電極に接続する際に用いられる。
【００１８】
次に、本発明の第１実施形態に係る光電変換装置１００の断面構成を、図２を用いて説明する。図２は、本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図である。図２において、各ＭＯＳトランジスタを接続する電極や配線は省略されている。
【００１９】
光電変換装置１００は、半導体基板ＳＢ、第１のゲート電極８、第２のゲート電極１５、第１の層間絶縁膜１０、第２の層間絶縁膜１２、配線層１４、第１のコンタクトプラグ１３、及び第２のコンタクトプラグ１１を備える。
【００２０】
半導体基板ＳＢは、Ｐウエル１、素子分離部２、第２の半導体領域３、第１の半導体領域６、第３の半導体領域５、及び第４の半導体領域４を含む。
【００２１】
Ｐウエル１は、Ｐ型の不純物を比較的低い濃度で含む。
【００２２】
素子分離部２は、素子分離を行う。素子分離法には、ＬＯＣＯＳ法、メサ型法、ＳＴＩ法などがあり、いずれの分離法を用いても本発明の趣旨には矛盾しない。素子分離部２は、例えば、シリコン酸化物で形成されている。
【００２３】
第１の半導体領域６は、光電変換部３１（図１参照）として機能し、光電変換により発生した電荷を蓄積するための領域である。第１の半導体領域６は、Ｎ型の不純物をＰウエル１におけるＰ型の不純物の濃度より高い濃度で含む。
【００２４】
第２の半導体領域３は、ソース電極又はドレイン電極（例えば、図１に示す転送トランジスタ３２のドレイン電極であるＦＤ３３）として機能する。第２の半導体領域３は、Ｎ型の不純物をＰウエル１におけるＰ型の不純物の濃度より高い濃度で含む。
【００２５】
第３の半導体領域５は、第１の半導体領域６を保護し、光電変換部３１（フォトダイオード）を埋め込み構造とするための領域である。第３の半導体領域５は、Ｐ型の不純物をＰウエル１より高い濃度で含む。
【００２６】
第４の半導体領域４は、Ｎ型の不純物を第２の半導体領域３より低い濃度で含む領域である。第４の半導体領域４は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を提供するために設けられている。
【００２７】
第５の半導体領域４１は、ソース電極又はドレイン電極（例えば、第２のゲート電極１５に対するソース電極又はドレイン電極）として機能する。第５の半導体領域４１は、Ｎ型の不純物をＰウエル１におけるＰ型の不純物の濃度より高い濃度で含む。
【００２８】
第１のゲート電極８は、ゲート絶縁膜７を介して半導体基板ＳＢの上に配されている。第１のゲート電極８の側面と半導体基板ＳＢの表面における第１のゲート電極８の側面に隣接した領域とには、ライナー絶縁膜３１ａを介してサイドスペーサ３１ｂが配されている。ここで、ライナー絶縁膜３１ａと第１のゲート電極８との間に、更に応力緩和膜を有していても良い。
【００２９】
なお、第１の半導体領域６及び第３の半導体領域５の上には、ライナー絶縁膜３１ａと同様に形成され反射防止膜として機能するライナー絶縁膜２１ａと、サイドスペーサ３１ｂと同様に形成され保護膜として機能する絶縁膜２１ｂとが配されても良い。
【００３０】
第２のゲート電極１５は、ゲート絶縁膜１７を介して半導体基板ＳＢの上に配されている。第２のゲート電極１５の側面と半導体基板ＳＢの表面における第２のゲート電極１５の側面に隣接した領域とには、ライナー絶縁膜９ａを介してサイドスペーサ９ｂが配されている。
【００３１】
第２のゲート電極１５の上面１５ａは、第１の領域１５ａ１と第２の領域１５ａ２とを含む。第１の領域１５ａ１は、第２のコンタクトプラグ１１の上面１１ａより高さが低い。第２の領域１５ａ２は、第２のコンタクトプラグ１１の上面１１ａと高さが同じである。第１の領域１５ａ１は、第２の領域１５ａ２より第２の半導体領域３の近くに位置している。
【００３２】
第１の層間絶縁膜１０は、半導体基板ＳＢの表面ＳＢａを覆うように配されている。第２の層間絶縁膜１２は、第１の層間絶縁膜１０、第１のゲート電極８、第２のコンタクトプラグ１１、及び第２のゲート電極１５を覆うように配されている。第１の層間絶縁膜１０及び第２の層間絶縁膜１２は、半導体基板ＳＢの表面ＳＢａと配線層１４とを絶縁している。
【００３３】
配線層１４は、第２の層間絶縁膜１２の上に配されている。すなわち、配線層１４は、第２のコンタクトプラグ１１の上方において第１の半導体領域６（光電変換部３１）に対する開口領域ＯＡを規定するように配されている。ここで開口領域ＯＡは配線層１４以外の配線層によって規定されていてもよい。
【００３４】
第１のコンタクトプラグ１３は、第５の半導体領域４１と配線層１４とを電気的に接続するように、第２の層間絶縁膜１２及び第１の層間絶縁膜１０を貫通したコンタクトホールに導電体を配したものである。なお、第１のコンタクトプラグ１３は、下部コンタクトプラグプラグと上部コンタクトプラグプラグが積層されたスタックドビア形状であってもよい（図７参照）。
【００３５】
第２のコンタクトプラグ１１は、第２の半導体領域３と第２のゲート電極１５とを電気的に接続するように、コンタクトホールに導電体を配したものである。第２のコンタクトプラグ１１は、第２の半導体領域３と第２のゲート電極１５との両方に接触している。第２のコンタクトプラグ１１は、第２の半導体領域３のコンタクトプラグと第２のゲート電極１５のコンタクトプラグとが共通化されたものという意味でシェアードコンタクトプラグとも呼ばれる。第２のコンタクトプラグ１１は、配線層１４に接続されない。
【００３６】
第２のコンタクトプラグ１１の上面１１ａと、第２のゲート電極１５の上面１５ａにおける第２の半導体領域３から遠い第２の領域１５ａ２とによって、連続した面が形成されている。これにより、第１の半導体領域６（光電変換部３１）に対する開口領域ＯＡを規定している配線層１４の半導体基板ＳＢの表面ＳＢａからの高さを低く抑えることができる。この結果、光電変換部として機能する半導体領域への集光効率を向上することができる。
【００３７】
また、第１の領域１５ａ１は、第２のコンタクトプラグ１１の上面１１ａより高さが低く、第２の領域１５ａ２より第２の半導体領域３の近くに位置している。これにより、第２のコンタクトプラグ１１の上面１１ａと第２のゲート電極１５の上面１５ａにおける第２の領域１５ａ２とによって連続した面を形成した場合でも、第２の半導体領域３と第２のゲート電極１５とを電気的に十分に接続することが容易である。
【００３８】
次に、本発明の第１実施形態に係る光電変換装置１００の製造方法について図３（ａ）〜（ｅ）を参照して説明する。図３（ａ）〜（ｅ）は、本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図である。
【００３９】
図３（ａ）に示す工程では、まず、シリコンなどの半導体基板ＳＢ内にＰウエル１とＮウエル（図示せず）、及び素子分離部２を形成する。素子分離部２はＳＴＩ、選択酸化法などにより形成される。
【００４０】
次に、半導体基板ＳＢ上に、熱酸化法又はＣＶＤ法等により、ゲート絶縁膜７ｉを形成する。半導体基板ＳＢ上のゲート絶縁膜７ｉの上に、ゲート電極となるべきポリシリコン層を形成してパターニングすることにより、第１のゲート電極８及び第２のゲート電極１５を形成する（第１の工程）。
【００４１】
半導体基板ＳＢにｎ型の不純物を注入することにより、光電変換部３１として機能する第１の半導体領域６を半導体基板ＳＢ内（半導体基板内）に高濃度で形成する（第１の工程）。また、半導体基板ＳＢにｐ型の不純物を注入することにより、第１の半導体領域６を保護するための第３の半導体領域５を半導体基板ＳＢの表面ＳＢａ近傍に高濃度で形成する。このゲート電極の形成と半導体領域の形成の順番は適宜選択可能である。
【００４２】
そして、レジストパターン及びゲート電極をマスクとして半導体基板ＳＢにｎ型の不純物を注入することにより、第４の半導体領域４となるべき半導体領域４ｉを半導体基板ＳＢの表面ＳＢａ近傍に低濃度で形成する。半導体領域４ｉは、第１のゲート電極８及び第２のゲート電極１５等に自己整合した領域となっている。
【００４３】
次に、半導体基板ＳＢの表面ＳＢａ、第１のゲート電極８及び第２のゲート電極１５を覆うように、ライナー絶縁膜９ａｉ（第１の絶縁膜）を形成する。ライナー絶縁膜９ａｉの上に、サイドスペーサとなるべき絶縁膜９ｂｉを形成する。
【００４４】
図３（ｂ）に示す工程では、ライナー絶縁膜９ａｉと絶縁膜９ｂｉとを異方性ドライエッチングによりエッチバックする。これにより、第１のゲート電極８の側面に隣接するように、ライナー絶縁膜３１ａ及びサイドスペーサ３１ｂが形成される。第２のゲート電極１５の側面に隣接するように、ライナー絶縁膜９ａ及びサイドスペーサ９ｂが形成される。
【００４５】
なお、第１の半導体領域６及び第３の半導体領域５の上をレジストで覆ってから異方性ドライエッチングを行うことにより、第１の半導体領域６及び第３の半導体領域５の上にライナー絶縁膜２１ａと絶縁膜２１ｂとを形成しても良い。ライナー絶縁膜２１ａは、反射防止膜として機能するとともに、第１の半導体領域６をにおけるダメージから保護する保護膜として機能する。この場合、上述のライナー絶縁膜９ａｉをシリコン窒化物で形成することが好ましく、絶縁膜９ｂｉをシリコン酸化物で形成することが好ましい。また、必ずしもライナー絶縁膜９ａｉと絶縁膜９ｂｉに対する異方性ドライエッチングを行う必要はなく、行わなくても良い。
【００４６】
次に、レジストパターン、ゲート電極、及びサイドスペーサをマスクとして半導体基板ＳＢにｎ型の不純物を注入することにより、第２の半導体領域３及び第５の半導体領域４１を半導体基板ＳＢ内（半導体基板内）に高濃度で形成する（第１の工程）。第２の半導体領域３及び第５の半導体領域４１は、サイドスペーサ３１ｂ側面に自己整合した領域となっている。第２の半導体領域３及び第５の半導体領域４１は、サイドスペーサ３１ｂ下に形成されている第４の半導体領域４とＬＤＤ構造を有するトランジスタを構成する。
【００４７】
図３（ｃ）に示す工程では、半導体基板ＳＢの表面ＳＢａと第１のゲート電極８及び第２のゲート電極１５とを覆うように、絶縁膜１０ｉを堆積し、表面を研磨することにより平坦化を行う。これにより、第１の層間絶縁膜１０となるべき絶縁膜１０ｉ（第２の絶縁膜）を形成する（第２の工程）。
【００４８】
次に、第２の半導体領域３の上面と第２のゲート電極１５の上面１５ａの一部である第１の領域１５ａ１とを露出するように、絶縁膜１０ｉにコンタクトホールを形成する（第３の工程）。
【００４９】
そして、コンタクトホール内、及び絶縁膜１０ｉの表面に導電材料を堆積する。すなわち、コンタクトホールに導電体１１ｉを埋め込む（第４の工程）。
【００５０】
図３（ｄ）に示す工程では、導電体１１ｉの上面が第２のゲート電極１５の上面１５ａに近くなるように、絶縁膜１０ｉ及び導電体１１ｉを研磨する（第５の工程）。具体的には、表面の導電材料及びその下の絶縁膜１０ｉの表面を研磨することにより、第２のコンタクトプラグ１１及び第１の層間絶縁膜１０を形成する。この際、第２のゲート電極１５の上面１５ａにおける第２の領域１５ａ２が露出するまで研磨を行う。
【００５１】
なお、絶縁膜１０ｉと第２のゲート電極１５との研磨レートの違いを利用し、第２のゲート電極１５をストッパー層として研磨を行っても良い。
【００５２】
次に、図２に示すように、研磨された第１の層間絶縁膜１０及び第２のコンタクトプラグ１１を覆うように第２の層間絶縁膜（他の絶縁膜）１２を堆積して形成する（第６の工程）。
【００５３】
第２の半導体領域３や第５の半導体領域４１の上面を露出するように、第２の層間絶縁膜１２及び第１の層間絶縁膜１０にコンタクトホールを形成する。そして、そのコンタクトホールに導電体を埋め込むことにより、第１のコンタクトプラグ１３を形成する。
【００５４】
次に、第２の層間絶縁膜１２の上に、第１の半導体領域３に対する開口領域ＯＡを規定するように配線層１４を形成する（第７の工程）。
【００５５】
このように、第２のコンタクトプラグの上面と第２のゲート電極の上面の一部とによって連続した面が形成されるようにした。よって、第２のコンタクトプラグの上面と配線層との距離を十分に確保できるので、配線層の高さを低くした場合でも、第２のコンタクトプラグと配線層との間における寄生容量の増加を抑制できる。
【００５６】
なお、第２のコンタクトプラグの上面が第２のゲート電極の上面より高い場合と比べ、両者の接触面積が減少する場合がある。この場合でも、第２のコンタクトプラグにおけるコンタクトプラグ抵抗を決める要素として、第２の半導体領域に対する接触面積が支配的であるため、抵抗の増加は軽微である。
【００５７】
本実施形態によれば、第２のゲート電極と第２の半導体領域とを同時接続するとともに配線層に接続されない第２のコンタクトプラグを使用する光電変換装置において、以下の理由で集光効率を上げることができる。
【００５８】
第２のコンタクトプラグの上面と第２のゲート電極の上面とを連続する同一平坦面とする。これにより、第２のコンタクトプラグにおける第２のゲート電極と第２の半導体領域との接続に寄与していない、第２のゲート電極より高い部分だけ第２のコンタクトプラグを低くできる。この結果、半導体基板から配線層までの高さも低くすることができるので、その配線層により規定される開口領域を通過した光の第１の半導体領域への集光効率が上がる。
【００５９】
次に、本発明の光電変換装置を適用した撮像システムの一例を図４に示す。
【００６０】
撮像システム９０は、図４に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００６１】
シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。
【００６２】
レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置１００の撮像面に被写体の像を形成する。
【００６３】
絞り９３は、光路上においてレンズ９２と光電変換装置１００との間に設けられ、レンズ９２を通過後に光電変換装置１００へ導かれる光の量を調節する。
【００６４】
撮像装置８６の光電変換装置１００は、光電変換装置１００の撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置１００から読み出して出力する。
【００６５】
撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。
【００６６】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。
【００６７】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００６８】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００６９】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００７０】
タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００７１】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００７２】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００７３】
以上の構成により、光電変換装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００７４】
次に、本発明の第２実施形態に係る光電変換装置２００を、図５を用いて説明する。図５は、本発明の第２実施形態に係る光電変換装置２００の断面構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。
【００７５】
光電変換装置２００は、ライナー絶縁膜２０９ａ及び第２のコンタクトプラグ２１１を備える。ライナー絶縁膜２０９ａは、ドライエッチングにおけるダメージから保護するように、第２のゲート電極の上面１５ａの一部である第２の領域１５ａ２を覆って配されている。ライナー絶縁膜２０９ａは、反射防止膜としても機能する。ライナー絶縁膜２０９ａは、第２のゲート電極１５の上面１５ａにおける光の反射を防止する。第２のゲート電極の側面には、ライナー絶縁膜２０９ａを介してサイドスペース２０９ｂが配されている。
【００７６】
ここで、第２のコンタクトプラグ２１１の上面２１１ａとライナー絶縁膜２０９ａの上面２０９ａ１とによって連続した面が形成されている。これにより、第１の半導体領域６（光電変換部３１）に対する開口領域ＯＡを規定している配線層１４の半導体基板ＳＢの表面ＳＢａからの高さを低く抑えることができる点は、第１実施形態と同様である。
【００７７】
また、光電変換装置１００の製造方法が、図６に示すように、次の点で第１実施形態と異なる。図６は、本発明の第２実施形態に係る光電変換装置２００の製造方法を示す工程断面図である。
【００７８】
図６（ｂ１）に示す工程では、第２の領域１５ａ２の上方をレジストで覆ってから異方性ドライエッチングを行うことにより、第２の領域１５ａ２の上にライナー絶縁膜２０９ａとサイドスペースとなるべき絶縁膜２０９ｂｉとを形成する（第６の工程）。
【００７９】
なお、図６（ｂ１）に示すように、サイドスペーサを形成する必要のないゲート電極部分、すなわち、分離領域上のゲート電極配線部、層間膜平坦化に用いるダミーのゲート電極、大面積ゲート電極の中央部等をレジストで覆ってもよい。ゲート電極上面のライナー絶縁膜９ａをより多く残すことにより、研磨の均一性を向上できる。
【００８０】
その後、半導体基板の表面、ライナー絶縁膜、及びゲート電極を覆うように絶縁膜を形成する（第７の工程）点は、図３（ｃ）に示す工程と同様である。また、ドライエッチングを行うことにより、絶縁膜にコンタクトホールを形成し（第８の工程）、コンタクトホールに導電体を埋め込む（第９の工程）点も、図３（ｃ）に示す工程と同様である。
【００８１】
図６（ｄ１）に示す工程では、表面の導電材料及びその下の絶縁膜１０ｉの表面を研磨することにより、第２のコンタクトプラグ２１１及び第１の層間絶縁膜１０を形成する（第１０の工程）。この際、ライナー絶縁膜２０９ａの上面２０９ａ１が露出するまで研磨を行う。ライナー絶縁膜２０９ａを研磨のストップ膜として用いることも可能である。このとき、サイドスペース２０９ｂが形成される。なお、研磨によってライナー絶縁膜２０９ａの上面２０９ａ１を除去してしまってもよい。
【００８２】
なお、以上の説明はｎＭＯＳトランジスタを用いた例について説明したが、ＣＭＯＳプロセスで光電変換装置を作製する場合には、導電型を変えれば同じようにｐＭＯＳトランジスタを作ることができる。
【００８３】
また、図７に示すように、光電変換装置２００ｊにおける第１のコンタクトプラグ２１３ｊは、下部コンタクトプラグ２１３ｂｊと上部コンタクトプラグ２１３ａｊが積層されたスタックドビア形状であってもよい。すなわち、図３（ｃ）に示す工程において、下部コンタクトプラグ２１３ｂｊ用のスルーホールも形成して導電体を埋め込む。これにより、上部コンタクトプラグ２１３ａｊ用のスルーホールのアスペクト比（深さ／幅）を小さくできるので、上部コンタクトプラグ２１３ａｊを容易に形成できる。すなわち、アスペクト比の大きなスルーホールに導電体を埋め込む場合に比べて、第１のコンタクトプラグ２１３ｊを容易に形成することができる。また、第２のコンタクトプラグと下部コンタクトプラグ２１３ｂｊとを同一工程で行うことによって、半導体基板を露出することによる金属不純物の汚染を低減することも可能である。
【００８４】
なお、全ての実施形態において、第２のゲート電極１５の上面１５ａの第１の領域１５ａ１と第２の領域１５ａ２とは、同じ高さ、すなわち同一面であってもよい。例えば、図３（ｄ）にある第２のコンタクトプラグを形成する際の平坦化において、第１の領域１５ａ１と第２の領域１５ａ２とが同一高さになるまで平坦化してもよい。また、第２のゲート電極１５は全て素子分離部２上に形成されているような形態であってもよい。第２のコンタクトプラグは第２のゲート電極の側面にさえ接続していれば、機能しうる。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施形態に係る光電変換装置１００における画素Ｐの回路構成を示す図。
【図２】本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図。
【図３】本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。
【図４】第１実施形態に係る光電変換装置を適用した撮像システムの構成図。
【図５】本発明の第２実施形態に係る光電変換装置２００の断面構成を示す図。
【図６】本発明の第２実施形態に係る光電変換装置２００の製造方法を示す工程断面図。
【図７】本発明の第２実施形態の変形例に係る光電変換装置２００ｊの断面構成を示す図。
【符号の説明】
【００８６】
１００、２００、２００ｊ  光電変換装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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