(57)【要約】【課題】低い電源電圧を使用する場合であってもラッチ状態を解消可能であり、かつ高速動作が可能なコンパレータを提供する。【解決手段】出力ノードＮ１とＰＭＯＳトランジスタＭ３のソースとの間には、電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ５およびダイオードＤ１が直列に接続されて第１の電圧差解消手段を構成している。また、出力ノードＮ２とＰＭＯＳトランジスタＭ４のソースとの間には、電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ６およびダイオードＤ２が直列に接続されて第２の電圧差解消手段を構成している。なお、ＮＭＯＳトランジスタＭ１およびＭ２のゲートには、それぞれアナログプラス入力電圧Ｖｉｎｐおよびアナログマイナス入力電圧Ｖｉｎｎが与えられ、リセットスイッチとして機能するＰＭＯＳトランジスタＭ５およびＭ６のゲートにはリセット信号ＲＳＴＮとして接地電圧Ｖｓｓが与えられる構成となっている。【選択図】図１
2010098563.tif 000002
【特許請求の範囲】
【請求項１】
電源と定電流源との間に接続され、第１の入力ノードには正相入力アナログ信号、第２の入力ノードには逆相入力アナログ信号が印加される差動対を備えるコンパレータであって、
前記差動対は、
前記定電流源に並列に接続された、それぞれの制御電極が、前記第１および第２の入力ノードとなる第１導電型の第１および第２のトランジスタと、
前記第１および第２のトランジスタに、それぞれの一方の主電極が接続され、それぞれの他方の主電極が前記電源に接続された、第２導電型の第３および第４のトランジスタとを有し、
前記第３および第４のトランジスタのそれぞれの制御電極は、互いの前記一方の主電極に交差接続され、
前記第１のトランジスタと前記第３のトランジスタとの接続ノードが第１の出力ノードを構成し、
前記第２のトランジスタと前記第４のトランジスタとの接続ノードが第２の出力ノードを構成し、
前記第３および第４のトランジスタのそれぞれの前記他方の主電極と、前記第１および第２の出力ノードとの間にそれぞれ接続され、前記コンパレータのリセット期間の開始に合わせて、前記第１および第２の出力ノードの電圧を前記電源の電圧に基づく所定の値に固定して、両者の電圧差を解消する第１および第２の電圧差解消手段をさらに備える、コンパレータ。
【請求項２】
前記第１の電圧差解消手段は、
前記第３のトランジスタの前記他方の主電極に一方の主電極が接続された、第２導電型の第５のトランジスタと、
前記第５のトランジスタの他方の主電極と前記第１の出力ノードとの間に順方向となるように接続された第１のダイオードとを有し、
前記第２の電圧差解消手段は、
前記第４のトランジスタの前記他方の主電極に一方の主電極が接続された、第２導電型の第６のトランジスタと、
前記第６のトランジスタの他方の主電極と前記第２の出力ノードとの間に順方向となるように接続された第２のダイオードとを有し、
前記第５および第６のトランジスタの制御電極には、前記リセット期間の開始に合わせて、前記第５および第６のトランジスタを導通状態とするリセット信号が与えられる、請求項１記載のコンパレータ。
【請求項３】
前記第１の電圧差解消手段は、
前記第３のトランジスタの前記他方の主電極に一方の主電極が接続された、第２導電型の第５のトランジスタと、
前記第５のトランジスタの他方の主電極と前記第１の出力ノードとの間に直列に接続され、その制御電極が前記第１の出力ノードに接続された第２導電型の第７のダイオードとを有し、
前記第２の電圧差解消手段は、
前記第４のトランジスタの前記他方の主電極に一方の主電極が接続された、第２導電型の第６のトランジスタと、
前記第６のトランジスタの他方の主電極と前記第２の出力ノードとの間に直列に接続され、その制御電極が前記第２の出力ノードに接続された第２導電型の第８のダイオードとを有し、
前記第５および第６のトランジスタの制御電極には、前記リセット期間の開始に合わせて、前記第５および第６のトランジスタを導通状態とするリセット信号が与えられる、請求項１記載のコンパレータ。
【請求項４】
前記第１の電圧差解消手段は、
前記第５のトランジスタの他方の主電極と前記第１の出力ノードとの間に接続された第１の抵抗をさらに有し、
前記第２の電圧差解消手段は、
前記第６のトランジスタの他方の主電極と前記第２の出力ノードとの間に接続された第２の抵抗をさらに有する、請求項１記載のコンパレータ。
【請求項５】
前記第１の電圧差解消手段は、
前記第５のトランジスタの他方の主電極と前記第１の出力ノードとの間に接続された第２導電型の第９のトランジスタをさらに有し、
前記第２の電圧差解消手段は、
前記第６のトランジスタの他方の主電極と前記第２の出力ノードとの間に接続された第２導電型の第１０のトランジスタをさらに有する、請求項１記載のコンパレータ。
【請求項６】
前記差動対は、
前記第１の出力ノードと、前記第２の出力ノードとの間に接続され、制御電極に前記リセット信号が与えられる第２導電型の第９のトランジスタをさらに有する、請求項３記載のコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンパレータに関し、特に、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器を構成するコンパレータに関する。
【背景技術】
【０００２】
センサで読み込まれた信号をディジタル信号処理により制御する系においては、Ａ／Ｄ変換器が必須となるが、制御系におけるＡ／Ｄ変換器においては、近年益々の低電源電圧での動作が求められている。
【０００３】
従来の比較的高い電源電圧（Ｖｄｄ）が許されるコンパレータでは、例えば非特許文献１のＦｉｇ．７．２７に示されるように、出力端子間にトランジスタ素子を接続してリセットスイッチとして使用する構成が広く用いられてきた。コンパレータでは、このリセットスイッチがオン（出力端子間をショート状態）することで、出力端子間の電圧差が開ききった状態（以下、「ラッチ状態」と呼称）から抜け出し、前回の比較結果の影響を受けずに判定を行うことができる。
【０００４】
しかし、Ａ／Ｄ変換器を低い電源電圧（Ｖｄｄ）で用いる場合、電源電圧（Ｖｄｄ）が低いためにゲート電圧（Ｖｇｓ）が低くなり、リセットスイッチを構成するトランジスタ素子に必要なオーバードライブ電圧（Ｖｅｆｆ：Ｖｅｆｆ＝Ｖｇｓ−Ｖｔｈ）が小さくなるので、リセットスイッチとして用いられるトランジスタ素子のオン抵抗Ｒｄｓが大きくなる。そのような状況では、リセット期間においてラッチ状態から抜け出すことができず、コンパレータが正常に動作しなくなる可能性が高くなる。
【０００５】
【非特許文献１】ベザド・ラザビィ（Behzad Razavi）著，「PRINCIPLES OF DATA CONVERSION SYSTEM DESIGN」，アイ・イー・イー・イー・プレス（IEEE PRESS），pp.188-190
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上説明したように、従来のリセットスイッチを有するコンパレータでは、許容される電源電圧が低くなり、電源電圧（Ｖｄｄ）に対するしきい値電圧（Ｖｔｈ）の割合が大きくなると、オーバードライブ電圧（Ｖｅｆｆ）が小さくなって、リセット期間においてラッチ状態から抜け出すことができず、高速動作ができなくなるという問題があった。
【０００７】
本発明は、上記のような問題点を解決するためになされたものであり、低い電源電圧を使用する場合であってもラッチ状態を解消可能であり、かつ高速動作が可能なコンパレータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る１の実施の形態においては、コンパレータを構成する差動対の第１の出力ノードと第１の負荷トランジスタのソースとの間には、リセット期間の開始に合わせて、第１の出力ノードの電圧を所定の値に固定する第１の電圧差解消手段を備えている。また、差動対の第２の出力ノードと第２の負荷トランジスタのソースとの間には、リセット期間の開始に合わせて、第２の出力ノードの電圧を電源の電圧に基づく所定の値に固定する第２の電圧差解消手段を備えている。そして、第１および第２のリセットスイッチとして機能するＰＭＯＳトランジスタのゲートにはリセット信号として接地電圧が与えられる構成となっている。
【発明の効果】
【０００９】
上記実施の形態によれば、リセット期間において、２つの出力ノードの電圧差を解消することができるので、低い電源電圧を使用する場合でも、リセット期間においてラッチ状態を解消できる。
【発明を実施するための最良の形態】
【００１０】
＜はじめに＞
実施の形態の説明に先だって、図６を用いて、従来のリセットスイッチを有するコンパレータの問題点についてさらに説明する。
【００１１】
図６に示すコンパレータ９０は、接地Ｖｓｓ（接地電圧Ｖｓｓを供給）に接続された定電流源Ｉｓｓ（電流Ｉｓｓを供給）と、電源Ｖｄｄ（電源電圧Ｖｄｄを供給）との間に、電源Ｖｄｄ側から順に、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｍ３およびＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｍ１が直列に接続され、同じく電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ２が直列に接続された構成を有している。そして、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との接続ノードおよびＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続ノードが、それぞれ出力ノードＮ１およびＮ２となって、マイナス出力電圧Ｖｏｕｔｎおよびプラス出力電圧Ｖｏｕｔｐを出力する構成となっている。
【００１２】
そして、ＰＭＯＳトランジスタＭ３のゲートとＰＭＯＳトランジスタＭ４のドレインとが接続され、ＰＭＯＳトランジスタＭ４のゲートとＰＭＯＳトランジスタＭ３のドレインとが接続されてラッチ構成となっている。また、出力ノードＮ１とＮ２との間には、リセットスイッチとしてのＰＭＯＳトランジスタＭ１５が接続されている。
【００１３】
なお、ＮＭＯＳトランジスタＭ１およびＭ２のゲートには、それぞれアナログプラス入力電圧Ｖｉｎｐおよびアナログマイナス入力電圧Ｖｉｎｎが与えられ、ＰＭＯＳトランジスタＭ１５のゲートにはリセット信号ＲＳＴＮとして接地電圧Ｖｓｓが与えられる構成となっている。
【００１４】
コンパレータ９０は、アナログプラス入力電圧Ｖｉｎｐとアナログマイナス入力電圧（Ｖｉｎｎとの大小関係を判定し、比較結果をプラス出力電圧Ｖｏｕｔｐとマイナス出力電圧Ｖｏｕｔｎとの差分の電圧として出力する。
【００１５】
このような構成においては、ラッチ状態となっても、リセット期間にＮＭＯＳトランジスタＭ１５がオンすることで、出力ノードＮ１およびＮ２の電圧差が解消され、ラッチ状態から抜け出すことができ、次の微小入力に対しても正しく判定することができる。
【００１６】
しかし、許容される電源電圧Ｖｄｄが低くなり、電源電圧Ｖｄｄに対するしきい値電圧の割合が大きくなると、ＰＭＯＳトランジスタＭ１５の駆動に必要なオーバードライブ電圧Ｖｅｆｆが小さくなって、リセット期間においてラッチ状態から抜け出すことができず、高速動作ができなくなる。
【００１７】
すなわち、ＰＭＯＳトランジスタＭ１５のゲートには接地電圧Ｖｓｓが与えられ、そのソース電圧Ｖｓは、ＰＭＯＳトランジスタＭ４のゲート−ソース間電圧を｜Ｖｇｓ４｜とした場合、Ｖｓ＝Ｖｄｄ−｜Ｖｇｓ４｜となる。一方、ＰＭＯＳトランジスタＭ１５のゲート−ソース間電圧を｜Ｖｇｓ５｜とした場合、｜Ｖｇｓ５｜＝Ｖｄｄ−｜Ｖｇｓ４｜となる。ここで、｜Ｖｇｓ４｜は電流Ｉｓｓによって決まる一定値であるため、電源電圧Ｖｄｄが低くなれば｜Ｖｇｓ５｜も小さくなり、ＰＭＯＳトランジスタＭ１５のオーバードライブ電圧Ｖｅｆｆも小さくなって、ＰＭＯＳトランジスタＭ１５が十分に駆動しなくなるからである。
【００１８】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１は、本発明に係る実施の形態１のコンパレータ１００の構成を示す図である。図１に示すように、コンパレータ１００においては、接地電圧Ｖｓｓを基準とする定電流源Ｉｓｓ（電流Ｉｓｓを供給）と電源Ｖｄｄ（電源電圧Ｖｄｄを供給）との間に、電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ３（第３のトランジスタ）およびＮＭＯＳトランジスタＭ１（第１のトランジスタ）が直列に接続され、同じく電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ４（第４のトランジスタ）およびＮＭＯＳトランジスタＭ２（第２のトランジスタ）が直列に接続された構成を有している。そして、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との接続ノードおよびＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続ノードが、それぞれ出力ノードＮ１およびＮ２となって、マイナス出力電圧Ｖｏｕｔｎおよびプラス出力電圧Ｖｏｕｔｐを出力する構成となっている。
【００１９】
そして、ＰＭＯＳトランジスタＭ３のゲートとＰＭＯＳトランジスタＭ４のドレインとが接続され、ＰＭＯＳトランジスタＭ４のゲートとＰＭＯＳトランジスタＭ３のドレインとが接続されて、ラッチ構成となっている。
【００２０】
さらに、出力ノードＮ１とＰＭＯＳトランジスタＭ３のソースとの間には、電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ５（第５のトランジスタ）およびダイオードＤ１が直列に接続されて第１の電圧差解消手段を構成している。また、出力ノードＮ２とＰＭＯＳトランジスタＭ４のソースとの間には、電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ６（第６のトランジスタ）およびダイオードＤ２が直列に接続されて第２の電圧差解消手段を構成している。
【００２１】
なお、ＮＭＯＳトランジスタＭ１およびＭ２のゲートには、それぞれ第１および第２の入力ノードとしてアナログプラス入力電圧Ｖｉｎｐおよびアナログマイナス入力電圧Ｖｉｎｎが与えられ、リセットスイッチとして機能するＰＭＯＳトランジスタＭ５およびＭ６のゲートにはリセット信号ＲＳＴＮとして接地電圧Ｖｓｓが与えられる構成となっている。
【００２２】
＜Ａ−２．動作および効果＞
図１に示したコンパレータ１００においては、リセット期間に入ると、ＰＭＯＳトランジスタＭ５およびＭ６のゲートにはリセット信号ＲＳＴＮとして接地電圧Ｖｓｓが与えられるが、これにより、ＰＭＯＳトランジスタＭ５およびＭ６のオーバードライブ電圧ＶｅｆｆはＶｄｄ−Ｖｔｈ（Ｍ５およびＭ６のしきい値電圧）となり、トランジスタＭ５、Ｍ６は電源電圧Ｖｄｄが低い場合でもオンすることになる。
【００２３】
トランジスタＭ５およびＭ６がオンすると、ダイオードＤ１およびＤ２に順方向に電流が流れ、トランジスタＭ５およびＭ６のそれぞれのドレインと、出力ノードＮ１およびＮ２との間の電圧は、それぞれダイオードＤ１およびＤ２の順方向電圧に基づいてクリップされることになる。
【００２４】
すなわち、シリコンダイオードの場合、順方向電圧は０．５〜０．７Ｖであるので、出力ノードＮ１およびＮ２の電圧は、トランジスタＭ５およびＭ６での電圧降下と併せて、電源電圧Ｖｄｄから０．８〜１．０Ｖ降下した電圧となり、例えば、電源電圧Ｖｄｄが１．５Ｖであれば、０．５Ｖ〜０．７Ｖにクリップされ、両者の電位差は０に近づく。このため、コンパレータ１００はラッチ状態から回復する。
【００２５】
また、この状態において、ＰＭＯＳトランジスタＭ３およびＭ４のゲートには、出力ノードＮ１およびＮ２の電圧０．５〜０．７Ｖがそれぞれ印加されるので、負荷トランジスタであるＰＭＯＳトランジスタＭ３およびＭ４は飽和状態での動作が可能で、十分な電流が流れて、リセット期間からラッチ期間に遷移した際の高速動作が可能となる。
【００２６】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
図２は、本発明に係る実施の形態２のコンパレータ２００の構成を示す図である。なお、図２において図１に示したコンパレータ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００２７】
図２に示すようにコンパレータ２００においては、コンパレータ１００のダイオードＤ１およびＤ２の代わりに、それぞれのゲートがドレインに接続されてダイオード接続となったＰＭＯＳトランジスタＭ７およびＭ８（第７、第８のトランジスタ）を有している。さらに、ＰＭＯＳトランジスタＭ７およびＭ８のそれぞれのソースと、出力ノードＮ１およびＮ２との間には、抵抗Ｒ１およびＲ２が接続されている。
【００２８】
＜Ｂ−２．動作および効果＞
図２に示したコンパレータ２００においては、ＰＭＯＳトランジスタＭ３、Ｍ７および抵抗Ｒ１と、ＰＭＯＳトランジスタＭ４、Ｍ６および抵抗Ｒ２とで、正帰還のラッチシステムが構成されるが、このラッチシステムにおいて発振しない条件は、下記の数式（１）によって得られる。
【００２９】
【数１】
2010098563.tif 000003
【００３０】
上記数式（１）において、ｇm3、ｇm4、ｇm7およびｇm8は、それぞれＰＭＯＳトランジスタＭ３、Ｍ４、Ｍ７およびＭ８のトランスコンダクタであり、Ｒ1およびＲ2は、それぞれ抵抗Ｒ１およびＲ２の抵抗値である。
【００３１】
また、数式（１）の第２項および第４項は増幅率を表すが、それらは以下の数式（２）および（３）で表される。
【００３２】
【数２】
2010098563.tif 000004
【００３３】
【数３】
2010098563.tif 000005
【００３４】
リセット期間において、数式（１）の条件を満たすことができれば、アナログプラス入力電圧Ｖｉｎｐおよびアナログマイナス入力電圧Ｖｉｎｎに同レベルの電圧が加わった入力バランス状態ではＰＭＯＳトランジスタＭ７およびＭ８、抵抗Ｒ１およびＲ２に流れる電流はそれぞれ等しくなり、出力ノードＮ１およびＮ２の電圧はＰＭＯＳトランジスタＭ７およびＭ８のゲート−ソース間電圧にクランプされ、コンパレータ２００の出力であるプラス出力電圧Ｖｏｕｔｐとマイナス出力電圧Ｖｏｕｔｎの差分の電圧は０に近くなり、コンパレータ２００の出力はラッチ状態から回復する。
【００３５】
数式（１）を満たすためには１／ｇm7と１／ｇm8を小さくしなければならない。そのためには、ＰＭＯＳトランジスタＭ７およびＭ８のトランジスタサイズを大きくしなければならないが、抵抗Ｒ１およびＲ２を、それぞれＰＭＯＳトランジスタＭ７およびＭ８に並列に接続することで、数式（１）を満たすｇm7およびｇm8が小さくて済むので、ＰＭＯＳトランジスタＭ７およびＭ８のトランジスタサイズの増大を抑制できる。
【００３６】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
図３は、本発明に係る実施の形態３のコンパレータ３００の構成を示す図である。なお、図３において図２に示したコンパレータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３７】
図３に示すようにコンパレータ３００においては、コンパレータ２００のＭ７およびＭ８にそれぞれ並列に接続されていた抵抗Ｒ１およびＲ２を有さない構成となっている。
【００３８】
＜Ｃ−２．動作および効果＞
このように、リセットスイッチであるＰＭＯＳトランジスタＭ５およびＭ６には、それぞれダイオードとして機能するＰＭＯＳトランジスタＭ７およびＭ８のみを接続した構成を採る場合、ＰＭＯＳトランジスタＭ３およびＭ７と、ＰＭＯＳトランジスタＭ４およびＭ６とで、正帰還のラッチシステムが構成されるが、このラッチシステムにおいて発振しない条件は、下記の数式（４）によって得られる。
【００３９】
【数４】
2010098563.tif 000006
【００４０】
リセット期間において、数式（４）の条件を満たすことができれば、入力バランス状態ではＰＭＯＳトランジスタＭ７およびＭ８に流れる電流はそれぞれ等しくなり、出力ノードＮ１およびＮ２の電圧はＰＭＯＳトランジスタＭ７およびＭ８のゲート−ソース間電圧にクランプされ、コンパレータ３００の出力であるプラス出力電圧Ｖｏｕｔｐとマイナス出力電圧Ｖｏｕｔｎとの差分の電圧は０に近くなり、コンパレータ３００の出力はラッチ状態から回復する。
【００４１】
また、リセットスイッチと直列にダイオード接続したトランジスタを接続することで、リセット時の出力電圧の電圧差の解消を容易にする効果も有している。
【００４２】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
図４は、本発明に係る実施の形態４のコンパレータ４００の構成を示す図である。なお、図４において図３に示したコンパレータ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００４３】
図４に示すようにコンパレータ４００においては、出力ノードＮ１とＮ２との間に、リセットスイッチとしてのＰＭＯＳトランジスタＭ１５（第１１のトランジスタ）が接続され、ＰＭＯＳトランジスタＭ１５のゲートにはリセット信号ＲＳＴＮとして接地電圧Ｖｓｓが与えられる構成となっている。
【００４４】
＜Ｄ−２．動作および効果＞
このように、出力ノードＮ１とＮ２との間に、ＰＭＯＳトランジスタＭ１５を接続することで、出力ノードＮ１とＮ２との電圧差が、例え電源電圧Ｖｄｄと接地電圧Ｖｓｓとの電圧差まで広がっていた場合でも、リセット時にはＰＭＯＳトランジスタＭ１５がオンすることで、出力ノードＮ１とＮ２との電圧差が縮まることになる。出力ノードＮ１とＮ２との電圧差がある程度まで縮まり、ＰＭＯＳトランジスタＭ１５のゲート−ソース間電圧が低くなると、ＰＭＯＳトランジスタＭ１５は導通を維持できなくなり、それ以上は電圧差を小さくできなくなるが、出力ノードＮ１およびＮ２の電圧はＰＭＯＳトランジスタＭ７およびＭ８のゲート−ソース間電圧にクランプされ、コンパレータ４００の出力であるプラス出力電圧Ｖｏｕｔｐとマイナス出力電圧Ｖｏｕｔｎとの差分の電圧は０に近くなり、コンパレータ３００の出力はラッチ状態から回復する。
【００４５】
出力ノードＮ１とＮ２との間にＰＭＯＳトランジスタＭ１５を接続することで、まず、出力ノードＮ１とＮ２との電圧差が瞬間的に縮まるので、ラッチ状態からの回復速度が速くなるという効果が得られる。
【００４６】
すなわち、リセット時にはＰＭＯＳトランジスタＭ５およびＭ６がオンすることで、出力ノードＮ１およびＮ２の電圧は、ＰＭＯＳトランジスタＭ７およびＭ８のゲート−ソース間電圧にクランプされ、何れは、出力ノードＮ１とＮ２との電圧差が０に近づくが、それまでの時間よりもＰＭＯＳトランジスタＭ１５がオンすることで両者の電圧差が縮まる速度の方が速いので、ＰＭＯＳトランジスタＭ１５はラッチ状態からの回復をアシストする機能を有していると言える。
【００４７】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
図５は、本発明に係る実施の形態５のコンパレータ５００の構成を示す図である。なお、図５において図３に示したコンパレータ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００４８】
図５に示すようにコンパレータ５００においては、コンパレータ２００のＭ７およびＭ８にそれぞれ並列に接続されていた抵抗Ｒ１およびＲ２の代わりに、ＰＭＯＳトランジスタＭ９およびＭ１０（第９および第１０のトランジスタ）が並列に接続された構成となっている。そして、ＰＭＯＳトランジスタＭ９およびＭ１０のゲートには接地電圧Ｖｓｓが与えられる構成となっている。
【００４９】
＜Ｅ−２．動作および効果＞
ＰＭＯＳトランジスタＭ９およびＭ１０は、線形領域で動作するトランジスタであり、ゲートには接地電圧Ｖｓｓが与えられているので、リセット時にＰＭＯＳトランジスタＭ５およびＭ６がオンすると、ＰＭＯＳトランジスタＭ９およびＭ１０のゲート−ソース間電圧として電源電圧Ｖｄｄが加わることになるので、オン抵抗が小さくなり、抵抗Ｒ１およびＲ２の代わりとして機能するとともに、抵抗Ｒ１およびＲ２を設ける場合より、小さな占有面積で済む。また、製造工程的には抵抗Ｒ１およびＲ２を形成するよりも、ＰＭＯＳトランジスタＭ９およびＭ１０を形成する方が製造管理が容易という利点もある。
【００５０】
なお、以上説明したコンパレータ１００〜５００は、ＭＯＳトランジスタを用いて構成する例を示したが、バイポーラトランジスタを用いて構成しても良く、また、導電型を逆転させて構成しても良い。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る実施の形態１のコンパレータの構成を示す図である。
【図２】本発明に係る実施の形態２のコンパレータの構成を示す図である。
【図３】本発明に係る実施の形態３のコンパレータの構成を示す図である。
【図４】本発明に係る実施の形態４のコンパレータの構成を示す図である。
【図５】本発明に係る実施の形態５のコンパレータの構成を示す図である。
【図６】従来のリセットスイッチを有するコンパレータの問題点を説明する図である。
【図１】
2010098563.tif 000007
【図２】
2010098563.tif 000008
【図３】
2010098563.tif 000009
【図４】
2010098563.tif 000010
【図５】
2010098563.tif 000011
【図６】
2010098563.tif 000012