(57)【要約】【課題】開口率を小さくすることのない垂直配向型の薄膜トランジスタアレイ基板を提供すること。【解決手段】絶縁層上に形成されたエッチング停止層と、前記エッチング停止層を含む前記絶縁層上に形成されたパッシベーション層と、前記パッシベーション層に形成されるとともに前記エッチング停止層に通ずる凹部と、前記凹部を含む前記パッシベーション層上に形成されるとともに前記凹部に対応して凹んだ画素電極と、を備え、前記エッチング停止層は、透明半導体よりなる。【選択図】図１
2010170057.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に形成されたエッチング停止層と、
前記エッチング停止層を含む前記絶縁層上に形成されたパッシベーション層と、
前記パッシベーション層に形成されるとともに前記エッチング停止層に通ずる凹部と、
前記凹部を含む前記パッシベーション層上に形成されるとともに前記凹部に対応して凹んだ画素電極と、
を備え、
前記エッチング停止層は、透明半導体よりなることを特徴とする薄膜トランジスタアレイ基板。
【請求項２】
透明絶縁基板と、
前記透明絶縁基板上に形成された走査線と、
前記透明絶縁基板上に形成されるとともに、前記走査線から分岐したゲート電極と、
前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に形成された絶縁層と、
前記絶縁層上の前記ゲート電極のチャネルとなる領域に形成された透明半導体層と、
前記絶縁層上に形成されるとともに、前記走査線と交差する信号線と、
前記絶縁層上に形成されるとともに、前記信号線から分岐し、かつ、前記透明半導体層の一端に接続されたドレイン電極と、
前記ドレイン電極と同一層の前記絶縁層上に形成されるとともに、前記透明半導体層の他端に接続されたソース電極と、
前記パッシベーション層に形成されるとともに、前記ソース電極に通ずるコンタクトホールと、
を備え、
前記エッチング停止層は、前記透明半導体層と同一層かつ同一材料であり、
前記パッシベーション層は、前記透明半導体層、前記エッチング停止層、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上に形成され、
前記凹部は、前記走査線と前記信号線に囲まれた領域の前記パッシベーション層に形成され、
前記画素電極は、少なくとも前記走査線と前記信号線に囲まれた領域の前記パッシベーション層上に形成されるとともに、前記コンタクトホールを通じて前記ソース電極と電気的に接続されていることを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
【請求項３】
前記凹部は、中心から放射状に複数の突出部を有する形状に形成されていることを特徴とする請求項１又は２記載の薄膜トランジスタアレイ基板。
【請求項４】
前記凹部は、前記走査線と前記信号線に囲まれた領域の中央に形成されていることを特徴とする請求項２又は３記載の薄膜トランジスタアレイ基板。
【請求項５】
前記エッチング停止層は、前記画素電極の領域と略同一の領域に配設されることを特徴とする請求項１乃至４のいずれか一に記載の薄膜トランジスタアレイ基板。
【請求項６】
前記画素電極は、複数のサブ画素電極が相互に連結された構成となっており、
前記凹部は、前記サブ画素電極ごとに配設されていることを特徴とする請求項１乃至５のいずれか一に記載の薄膜トランジスタアレイ基板。
【請求項７】
前記ソース電極は、前記エッチング停止層上にも形成され、
前記コンタクトホールは、前記ソース電極と前記エッチング停止層が重なった領域に形成されていることを特徴とする請求項２乃至６のいずれか一に記載の薄膜トランジスタアレイ基板。
【請求項８】
絶縁層上に形成された画素凸部と、
前記画素凸部を含む前記絶縁層上に形成されるとともに、前記画素凸部に対応した突出部分を有するパッシベーション層と、
前記突出部分を含む前記パッシベーション層上に形成されるとともに前記突出部分に対応した突出部分を有する画素電極と、
を備え、
前記画素凸部は、透明半導体よりなることを特徴とする薄膜トランジスタアレイ基板。
【請求項９】
透明絶縁基板と、
前記透明絶縁基板上に形成された走査線と、
前記透明絶縁基板上に形成されるとともに、前記走査線から分岐したゲート電極と、
前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に形成された絶縁層と、
前記絶縁層上の前記ゲート電極のチャネルとなる領域に形成された透明半導体層と、
前記絶縁層上に形成されるとともに、前記走査線と交差する信号線と、
前記絶縁層上に形成されるとともに、前記信号線から分岐し、かつ、前記透明半導体層の一端に接続されたドレイン電極と、
前記ドレイン電極と同一層の前記絶縁層上に形成されるとともに、前記透明半導体層の他端に接続されたソース電極と、
前記パッシベーション層に形成されるとともに、前記ソース電極に通ずるコンタクトホールと、
を備え、
前記画素凸部は、前記透明半導体層と同一層かつ同一材料であり、
前記パッシベーション層は、前記透明半導体層、前記画素凸部、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上に形成され、
前記画素電極は、少なくとも前記走査線と前記信号線に囲まれた領域の前記パッシベーション層上に形成されるとともに、前記コンタクトホールを通じて前記ソース電極と電気的に接続されていることを特徴とする請求項８記載の薄膜トランジスタアレイ基板。
【請求項１０】
前記画素凸部は、中心から放射状に複数の突出部を有する形状に形成されていることを特徴とする請求項８又は９記載の薄膜トランジスタアレイ基板。
【請求項１１】
前記画素凸部は、前記走査線と前記信号線に囲まれた領域の中央に形成されていることを特徴とする請求項９又は１０記載の薄膜トランジスタアレイ基板。
【請求項１２】
前記画素電極は、複数のサブ画素電極が相互に連結された構成となっており、
前記画素凸部は、前記サブ画素電極ごとに配設されていることを特徴とする請求項８乃至１１のいずれか一に記載の薄膜トランジスタアレイ基板。
【請求項１３】
前記画素電極の一部は、前記走査線と重なる領域にも配設されていることを特徴とする請求項２又は９記載の薄膜トランジスタアレイ基板。
【請求項１４】
前記画素電極は、周縁部に複数のスリット部が形成されていることを特徴とする請求項１乃至１３のいずれか一に記載の薄膜トランジスタアレイ基板。
【請求項１５】
前記画素電極は、前記複数のサブ画素電極のうちいずれか一のサブ画素電極が反射型の画素電極であり、前記一のサブ画素電極以外の他のサブ画素電極が透過型の画素電極であることを特徴とする請求項６又は１２記載の薄膜トランジスタアレイ基板。
【請求項１６】
前記反射型の画素電極と前記透過型の画素電極は、同一層に形成されていることを特徴とする請求項１５記載の薄膜トランジスタアレイ基板。
【請求項１７】
前記画素電極は、透過型の画素電極であることを特徴とする請求項１乃至１６のいずれか一に記載の薄膜トランジスタアレイ基板。
【請求項１８】
請求項１乃至１７のいずれか一に記載の薄膜トランジスタアレイ基板と、
カラーフィルタ基板と、
前記薄膜トランジスタアレイ基板と前記カラーフィルタ基板の間に介在した液晶層と、を備えることを特徴とする液晶表示装置。
【請求項１９】
前記液晶層は、垂直配向型の液晶分子よりなる層であることを特徴とする請求項１８記載の液晶表示装置。
【請求項２０】
透明絶縁基板上にゲート電極及び走査線を形成する工程と、
前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に絶縁層を形成する工程と、
前記絶縁層上にて、前記ゲート電極のチャネルとなる領域に透明半導体層を形成し、同時に、前記透明半導体層と同一材料であるエッチング停止層を形成する工程と、
少なくとも前記絶縁層上にドレイン電極、ソース電極、及び信号線を形成する工程と、
前記透明半導体層、前記エッチング停止層、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上にパッシベーション層を形成する工程と、
前記パッシベーション層に、前記エッチング停止層に通ずる凹部を形成し、同時に、前記ソース電極に通ずるコンタクトホールを形成する工程と、
前記凹部及び前記コンタクトホールの領域を含む前記パッシベーション層上に画素電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタアレイの製造方法。
【請求項２１】
透明絶縁基板上にゲート電極及び走査線を形成する工程と、
前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に絶縁層を形成する工程と、
前記絶縁層上にて、前記ゲート電極のチャネルとなる領域に透明半導体層を形成し、同時に、前記透明半導体層と同一材料である画素凸部を形成する工程と、
少なくとも前記絶縁層上にドレイン電極、ソース電極、及び信号線を形成する工程と、
前記透明半導体層、前記画素凸部、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上にパッシベーション層を形成する工程と、
前記パッシベーション層に、前記ソース電極に通ずるコンタクトホールを形成する工程と、
前記画素凸部及び前記コンタクトホールの領域を含む前記パッシベーション層上に画素電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板及びその製造方法並びに液晶表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス駆動方式の液晶表示装置は、ＴＦＴや画素電極がマトリクス状に複数形成されたＴＦＴアレイ基板と、対向電極が被覆されたカラーフィルタ基板とを対向させ、それら二つの基板の間に液晶を挟持した構造となっている。例えば、特許文献１に記載されている従来の液晶表示装置は、ガラス基板１１０と、ガラス基板１１０の上の形成されたＴＦＴ１０５と、ＴＦＴ１０５に接続された画素電極１２４とを備えたＴＦＴ基板１０２と、ＴＦＴ基板１０２に対向して配置される対向基板１０２ａと、ＴＦＴ基板１０２と対向基板１０２ａとの間に封入された垂直配向型液晶１２６とを有する垂直配向型の液晶表示装置が開示されている（図２４参照）。
【０００３】
また、特許文献１に記載の液晶表示装置では、ＴＦＴ基板１０２の画素電極１２４が形成された画素領域内に、画素電極１２４の一部がへこんだ凹部１２３が設けられており、かつ、凹部１２３の下にエッチングストップパターン１１３ａ、１１３ｂ、１１３ｃが形成されている。画素電極１２４及びコモン電極１３６との間に電圧を印加すると、垂直配向型液晶１２６に係る液晶分子が電界に垂直な方向に配向するので、凹部１２３を形成することで、液晶分子の配向方向が凹部１２３から放射状に相互に異なるようになり、マルチドメインが達成される。また、エッチングストップパターン１１３ａ、１１３ｂ、１１３ｃを形成することで、凹部１２３をエッチング形成する際にエッチングストップパターン１１３ａ、１１３ｂ、１１３ｃによりエッチングが進まないようにして、ガラス基板１１０の強度の低下を防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４３４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の液晶表示装置では、画素領域内に形成されたエッチングストップパターン１１３ａ、１１３ｂ、１１３ｃが金属（例えば、アルミニウムとチタンの積層膜）でできており、光が透過しない。そのため、開口率（画素を透過部と遮光部とに分けた場合の透過部の面積割合）が小さくなる。
【０００６】
本発明の主な課題は、開口率を小さくすることのない垂直配向型の薄膜トランジスタアレイ基板及びその製造方法並びに液晶表示装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の視点においては、薄膜トランジスタアレイ基板において、絶縁層上に形成されたエッチング停止層と、前記エッチング停止層を含む前記絶縁層上に形成されたパッシベーション層と、前記パッシベーション層に形成されるとともに前記エッチング停止層に通ずる凹部と、前記凹部を含む前記パッシベーション層上に形成されるとともに前記凹部に対応して凹んだ画素電極と、を備え、前記エッチング停止層は、透明半導体よりなることを特徴とする。
【０００８】
本発明の第２の視点においては、薄膜トランジスタアレイ基板において、絶縁層上に形成された画素凸部と、前記画素凸部を含む前記絶縁層上に形成されるとともに、前記画素凸部に対応した突出部分を有するパッシベーション層と、前記突出部分を含む前記パッシベーション層上に形成されるとともに前記突出部分に対応した突出部分を有する画素電極と、を備え、前記画素凸部は、透明半導体よりなることを特徴とする。
【０００９】
本発明の第３の視点においては、液晶表示装置において、前記薄膜トランジスタアレイ基板と、カラーフィルタ基板と、前記薄膜トランジスタアレイ基板と前記カラーフィルタ基板の間に介在した液晶層と、を備えることを特徴とする。
【００１０】
本発明の第４の視点においては、薄膜トランジスタアレイの製造方法において、透明絶縁基板上にゲート電極及び走査線を形成する工程と、前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に絶縁層を形成する工程と、前記絶縁層上にて、前記ゲート電極のチャネルとなる領域に透明半導体層を形成し、同時に、前記透明半導体層と同一材料であるエッチング停止層を形成する工程と、少なくとも前記絶縁層上にドレイン電極、ソース電極、及び信号線を形成する工程と、前記透明半導体層、前記エッチング停止層、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上にパッシベーション層を形成する工程と、前記パッシベーション層に、前記エッチング停止層に通ずる凹部を形成し、同時に、前記ソース電極に通ずるコンタクトホールを形成する工程と、前記凹部及び前記コンタクトホールの領域を含む前記パッシベーション層上に画素電極を形成する工程と、を含むことを特徴とする。
【００１１】
本発明の第５の視点においては、薄膜トランジスタアレイの製造方法において、透明絶縁基板上にゲート電極及び走査線を形成する工程と、前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に絶縁層を形成する工程と、前記絶縁層上にて、前記ゲート電極のチャネルとなる領域に透明半導体層を形成し、同時に、前記透明半導体層と同一材料である画素凸部を形成する工程と、少なくとも前記絶縁層上にドレイン電極、ソース電極、及び信号線を形成する工程と、前記透明半導体層、前記画素凸部、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上にパッシベーション層を形成する工程と、前記パッシベーション層に、前記ソース電極に通ずるコンタクトホールを形成する工程と、前記画素凸部及び前記コンタクトホールの領域を含む前記パッシベーション層上に画素電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明（視点１、視点３）によれば、画素領域におけるエッチング停止層が透明であるので、開口率（画素を透過部と遮光部とに分けた場合の透過部の面積割合）を高くすることができ、非常に良好な表示特性を示す液晶表示装置が得られる。
【００１３】
本発明（視点２、視点３）によれば、画素領域における画素凸部が透明であるので、開口率（画素を透過部と遮光部とに分けた場合の透過部の面積割合）を高くすることができ、非常に良好な表示特性を示す液晶表示装置が得られる。
【００１４】
本発明（視点４）によれば、エッチング停止層を、薄膜トランジスタの透明半導体層の形成と同時に形成することができるので、フォトレジストを形成する工程を増やすことがなく、装置の製造コストを増大させることがない。
【００１５】
本発明（視点５）によれば、画素凸部を、薄膜トランジスタの透明半導体層の形成と同時に形成することができるので、フォトレジストを形成する工程を増やすことがなく、装置の製造コストを増大させることがない。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図２】本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１のＡ−Ａ´間の断面図である。
【図３】本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１のＢ−Ｂ´間の断面図である。
【図４】本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１のＣ−Ｃ´間の断面図である。
【図５】本発明の実施例１に係る薄膜トランジスタアレイ基板を用いた液晶表示装置の一画素部の構成を模式的に示した図１のＡ−Ａ´間に相当する断面図である。
【図６】本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成の変形例を模式的に示した部分平面図である。
【図７】本発明の実施例１に係る薄膜トランジスタアレイ基板の製造方法を模式的に示した第１の工程断面図である。
【図８】本発明の実施例１に係る薄膜トランジスタアレイ基板の製造方法を模式的に示した第２の工程断面図である。
【図９】本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図１０】本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図９のＡ−Ａ´間の断面図である。
【図１１】本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図９のＢ−Ｂ´間の断面図である。
【図１２】本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図９のＣ−Ｃ´間の断面図である。
【図１３】本発明の実施例２に係る薄膜トランジスタアレイ基板を用いた液晶表示装置の一画素部の構成を模式的に示した図１のＡ−Ａ´間に相当する断面図である。
【図１４】本発明の実施例２に係る薄膜トランジスタアレイ基板の製造方法を模式的に示した第１の工程断面図である。
【図１５】本発明の実施例２に係る薄膜トランジスタアレイ基板の製造方法を模式的に示した第２の工程断面図である。
【図１６】本発明の実施例３に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図１７】本発明の実施例４に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図１８】本発明の実施例５に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図１９】本発明の実施例５に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１８のＤ−Ｄ´間の断面図である。
【図２０】本発明の実施例５−１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図２１】本発明の実施例５−１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図２０のＥ−Ｅ´間の断面図である。
【図２２】本発明の実施例５−２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図２３】本発明の実施例５−３に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。
【図２４】従来例に係る液晶表示装置の構成を模式的に示した断面図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態１に係る薄膜トランジスタアレイ基板では、絶縁層（図１〜図４の４）上に形成されたエッチング停止層（図１〜図４の６）と、前記エッチング停止層を含む前記絶縁層上に形成されたパッシベーション層（図１〜図４の１０）と、前記パッシベーション層に形成されるとともに前記エッチング停止層に通ずる凹部（図１〜図４の１１）と、前記凹部を含む前記パッシベーション層上に形成されるとともに前記凹部に対応して凹んだ画素電極（図１〜図４の１２）と、を備え、前記エッチング停止層は、透明半導体よりなる（形態１）。
【００１８】
さらに、以下の形態も可能である。
透明絶縁基板と、前記透明絶縁基板上に形成された走査線と、前記透明絶縁基板上に形成されるとともに、前記走査線から分岐したゲート電極と、前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に形成された絶縁層と、前記絶縁層上の前記ゲート電極のチャネルとなる領域に形成された透明半導体層と、前記絶縁層上に形成されるとともに、前記走査線と交差する信号線と、前記絶縁層上に形成されるとともに、前記信号線から分岐し、かつ、前記透明半導体層の一端に接続されたドレイン電極と、前記ドレイン電極と同一層の前記絶縁層上に形成されるとともに、前記透明半導体層の他端に接続されたソース電極と、前記パッシベーション層に形成されるとともに、前記ソース電極に通ずるコンタクトホールと、を備え、前記エッチング停止層は、前記透明半導体層と同一層かつ同一材料であり、前記パッシベーション層は、前記透明半導体層、前記エッチング停止層、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上に形成され、前記凹部は、前記走査線と前記信号線に囲まれた領域の前記パッシベーション層に形成され、前記画素電極は、少なくとも前記走査線と前記信号線に囲まれた領域の前記パッシベーション層上に形成されるとともに、前記コンタクトホールを通じて前記ソース電極と電気的に接続されていることが好ましい（形態１−１）。
前記凹部は、中心から放射状に複数の突出部を有する形状に形成されていることが好ましい（形態１−２）。
前記凹部は、前記走査線と前記信号線に囲まれた領域の中央に形成されていることが好ましい（形態１−３）。
前記エッチング停止層は、前記画素電極の領域と略同一の領域に配設されることが好ましい（形態１−４）。
前記画素電極は、複数のサブ画素電極が相互に連結された構成となっており、前記凹部は、前記サブ画素電極ごとに配設されていることが好ましい（形態１−６）。
前記ソース電極は、前記エッチング停止層上にも形成され、前記コンタクトホールは、前記ソース電極と前記エッチング停止層が重なった領域に形成されていることが好ましい（形態１−５）。
【００１９】
本発明の実施形態２に係る薄膜トランジスタアレイ基板では、絶縁層（図９〜図１２の４）上に形成された画素凸部（図９〜図１２の１９）と、前記画素凸部を含む前記絶縁層上に形成されるとともに前記画素凸部に対応した突出部分を有するパッシベーション層（図９〜図１２の１０）と、前記突出部分を含む前記パッシベーション層上に形成されるとともに前記パッシベーション層の前記突出部分に対応した突出部分を有する画素電極（図９〜図１２の１２）と、を備え、前記画素凸部は、透明半導体よりなる（形態２）。
【００２０】
さらに、以下の形態も可能である
透明絶縁基板と、前記透明絶縁基板上に形成された走査線と、前記透明絶縁基板上に形成されるとともに、前記走査線から分岐したゲート電極と、前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に形成された絶縁層と、前記絶縁層上の前記ゲート電極のチャネルとなる領域に形成された透明半導体層と、前記絶縁層上に形成されるとともに、前記走査線と交差する信号線と、前記絶縁層上に形成されるとともに、前記信号線から分岐し、かつ、前記透明半導体層の一端に接続されたドレイン電極と、前記ドレイン電極と同一層の前記絶縁層上に形成されるとともに、前記透明半導体層の他端に接続されたソース電極と、前記パッシベーション層に形成されるとともに、前記ソース電極に通ずるコンタクトホールと、を備え、前記画素凸部は、前記透明半導体層と同一層かつ同一材料であり、前記パッシベーション層は、前記透明半導体層、前記画素凸部、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上に形成され、前記画素電極は、少なくとも前記走査線と前記信号線に囲まれた領域の前記パッシベーション層上に形成されるとともに、前記コンタクトホールを通じて前記ソース電極と電気的に接続されていることが好ましい（形態２−１）。
前記画素凸部は、中心から放射状に複数の突出部を有する形状に形成されていることが好ましい（形態２−２）。
前記画素凸部は、前記走査線と前記信号線に囲まれた領域の中央に形成されていることが好ましい（形態２−３）。
前記画素電極は、複数のサブ画素電極が相互に連結された構成となっており、前記画素凸部は、前記サブ画素電極ごとに配設されていることが好ましい（形態２−４）。
【００２１】
また、実施形態１、２については、以下の形態も可能である。
前記画素電極の一部は、前記走査線と重なる領域にも配設されていることが好ましい（形態１、２−１）。
前記画素電極は、周縁部に複数のスリット部が形成されていることが好ましい（形態１、２−２）。
前記画素電極は、前記複数のサブ画素電極のうちいずれか一のサブ画素電極が反射型の画素電極であり、前記一のサブ画素電極以外の他のサブ画素電極が透過型の画素電極であることが好ましい（形態１、２−３）。
前記反射型の画素電極と前記透過型の画素電極は、同一層に形成されていることが好ましい（形態１、２−４）。
前記画素電極は、透過型の画素電極であることが好ましい（形態１、２−５）。
【００２２】
本発明の実施形態３に係る液晶表示装置では、前記薄膜トランジスタアレイ基板（図５の１３、図１３の２２）と、カラーフィルタ基板（図５、図１３の１６）と、前記薄膜トランジスタアレイ基板と前記カラーフィルタ基板の間に介在した液晶層（図５、図１３の１８）と、を備える（形態３）。
【００２３】
さらに、以下の形態も可能である。
前記液晶層は、垂直配向型の液晶分子よりなる層であることが好ましい（形態３−１）。
【００２４】
本発明の実施形態４に係る薄膜トランジスタアレイの製造方法では、透明絶縁基板上にゲート電極及び走査線を形成する工程（図７（ａ））と、前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に絶縁層を形成する工程（図７（ｂ））と、前記絶縁層上にて、前記ゲート電極のチャネルとなる領域に透明半導体層を形成し、同時に、前記透明半導体層と同一材料であるエッチング停止層を形成する工程（図７（ｃ））と、少なくとも前記絶縁層上にドレイン電極、ソース電極、及び信号線を形成する工程（図８（ａ））と、前記透明半導体層、前記エッチング停止層、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上にパッシベーション層を形成する工程（図８（ｂ））と、前記パッシベーション層に、前記エッチング停止層に通ずる凹部を形成し、同時に、前記ソース電極に通ずるコンタクトホールを形成する工程（図８（ｂ））と、前記凹部及び前記コンタクトホールの領域を含む前記パッシベーション層上に画素電極を形成する工程（図８（ｃ））と、を含む（形態４）。
【００２５】
本発明の実施形態５に係る薄膜トランジスタアレイの製造方法では、透明絶縁基板上にゲート電極及び走査線を形成する工程（図１４（ａ））と、前記ゲート電極及び前記走査線を含む前記透明絶縁基板上に絶縁層を形成する工程（図１４（ｂ））と、前記絶縁層上にて、前記ゲート電極のチャネルとなる領域に透明半導体層を形成し、同時に、前記透明半導体層と同一材料である画素凸部を形成する工程（図１４（ｃ））と、少なくとも前記絶縁層上にドレイン電極、ソース電極、及び信号線を形成する工程（図１５（ａ））と、前記透明半導体層、前記画素凸部、前記信号線、前記ドレイン電極、及び前記ソース電極を含む前記絶縁層上にパッシベーション層を形成する工程（図１５（ｂ））と、前記パッシベーション層に、前記ソース電極に通ずるコンタクトホールを形成する工程（図１５（ｂ））と、前記画素凸部及び前記コンタクトホールの領域を含む前記パッシベーション層上に画素電極を形成する工程（図１５（ｃ））と、を含む（形態５）。
【実施例１】
【００２６】
次に、本発明の実施例１に係る薄膜トランジスタアレイ基板について図面を用いて説明する。図１は、本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。図２は、本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１のＡ−Ａ´間の断面図である。図３は、本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１のＢ−Ｂ´間の断面図である。図４は、本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１のＣ−Ｃ´間の断面図である。図５は、本発明の実施例１に係る薄膜トランジスタアレイ基板を用いた液晶表示装置の一画素部の構成を模式的に示した図１のＡ−Ａ´間に相当する断面図である。図６は、本発明の実施例１に係る薄膜トランジスタアレイ基板の一画素部の構成の変形例を模式的に示した部分平面図である。なお、図１、図６では、透明絶縁基板１、絶縁層４、及びパッシベーション層１０を省略している。
【００２７】
図１〜図４を参照すると、薄膜トランジスタアレイ基板１３は、薄膜トランジスタがマトリクス状に複数形成された基板であり、液晶表示装置（図５の２５）における液晶層（図５の１８）のカラーフィルタ基板（図５の１６）側の反対側に配置された基板である。薄膜トランジスタアレイ基板１３は、液晶テレビ、機械制御装置や携帯電話機等に使用される液晶表示装置に用いられる。薄膜トランジスタアレイ基板１３には、走査線３と、走査線３と立体交差する信号線９と、が形成されている。走査線３及び信号線９はそれぞれ複数本で形成されており、これらによって区画される矩形の領域がそれぞれ画素部となる。
【００２８】
薄膜トランジスタアレイ基板１３の画素部では、薄膜トランジスタの領域にて、透明絶縁基板１上に走査線３に連結されたゲート電極２が形成され、ゲート電極２上にゲート絶縁膜となる絶縁層４が形成され、絶縁層４上にチャネルとなる透明半導体層５が形成され、透明半導体層５の両側に、信号線９に連結されたドレイン電極７と、ソース電極８とが形成され、透明半導体層５、ドレイン電極７、及びソース電極８を含む絶縁層４上にパッシベーション層１０が形成されている。ソース電極８の一部は、画素電極１２の領域に延在しており、エッチング停止層６上に形成され、パッシベーション層１０に形成されたコンタクトホール２０を通じて画素電極１２と電気的に接続されている。
【００２９】
薄膜トランジスタアレイ基板１３の画素部では、画素電極１２の領域（薄膜トランジスタを除く領域）にて、透明絶縁基板１上に絶縁層４が形成され、絶縁層４上にエッチング停止層６が形成され、エッチング停止層６上にパッシベーション層１０が形成され、パッシベーション層１０上に画素電極１２が形成され、画素電極１２がパッシベーション層１０に形成された凹部１１を通じてエッチング停止層６と接続され、画素電極１２がパッシベーション層１０に形成されたコンタクトホール２０を通じてソース電極８と電気的に接続されている。
【００３０】
透明絶縁基板１は、ガラス等よりなる透明で板状の絶縁基板である。
【００３１】
ゲート電極２及び走査線３は、導電体よりなり（例えば、クロム、モリブデン、アルミ合金等の金属）、同一材料であり、透明絶縁基板１上にて同一層に形成されている。ゲート電極２は、走査線３から分岐した形状になっており、画素部ごとに１本配されている。走査線３は、ゲートドライバＩＣ（図示せず）に電気的に接続される。
【００３２】
絶縁層４には、例えば、窒化シリコン、酸化シリコン等の透明な絶縁体を用いることができる。
【００３３】
透明半導体層５及びエッチング停止層６は、透明半導体（例えば、酸化亜鉛、酸化亜鉛インジウムガリウム、硫化亜鉛等）よりなり、同一材料であり、同一層に形成されている。透明半導体層５は、薄膜トランジスタのチャネルとなるものである。透明半導体層５は、画素部における薄膜トランジスタの領域の絶縁層４上にて、ゲート電極２を跨ぐように形成されている。透明半導体層５の両端には、ドレイン電極７とソース電極８が乗り上げるように形成されている。エッチング停止層６は、透明半導体層５と分離しており、画素部における画素電極１２の領域（薄膜トランジスタの領域を除く領域）形成されている。エッチング停止層６上には、ソース電極８の一部が乗り上げるように形成され、ソース電極８と接続されている。エッチング停止層６は、パッシベーション層１０に形成された凹部１１を通じて画素電極１２と接続されている。エッチング停止層６は、走査線３及び信号線９と重ならないように配置される。エッチング停止層６の平面形状は、エッチング停止層６の端の段差によるディスクリネーション（転傾）を抑えるために、図１のように画素電極１２における画素部の領域内の部分の形状と略同一形状に形成されていることが好ましい。
【００３４】
ドレイン電極７、ソース電極８、及び信号線９は、導電体（例えば、クロム、モリブデン、アルミ合金、下層遷移金属−中間層アルミ合金−上層遷移金属等の金属）よりなり、同一材料であり、同一層に形成されている。ドレイン電極７は、信号線９から分岐した形状になっており、画素部ごとに１本配され、一部が透明半導体層５に乗り上げるように形成されている。ソース電極８は、透明半導体層５とエッチング停止層６の間にて、一部が透明半導体層５及びエッチング停止層６に乗り上げるように形成されている。信号線９は、信号線ドライバＩＣ（図示せず）に電気的に接続される。
【００３５】
パッシベーション層１０には、例えば、窒化シリコン、酸化シリコン等の透明な絶縁体を用いることができる。パッシベーション層１０は、各画素部の中央付近にエッチング停止層６に通ずる凹部１１が形成されている。凹部１１は、画素電極１２の表面に凹部を形成して、液晶分子の倒れる方向を制御するためのものである。画素電極１２とエッチング停止層６を接続するためのものである。凹部１１の平面形状は、図１では矩形であるが、図６の凹部１１´のようにＸ字形状にしたり、中心から放射状に複数の突出部を有する星マーク状や、多角形の形状にすることができる。パッシベーション層１０は、ソース電極８と画素電極１２が重なる領域にて、ソース電極８に通ずるコンタクトホール２０が形成されている。コンタクトホール２０は、ソース電極８と画素電極１２を電気的に接続するためのものである。凹部１１及びコンタクトホール２０の側壁面は、底面側のほうが狭いテーパ形状となる。
【００３６】
画素電極１２は、透明な導電体（酸化インジウム錫（ＩＴＯ）等）よりなる。画素電極１２は、薄膜トランジスタを除く領域のパッシベーション層１０上に形成されている。画素電極１２の一部は、図１では走査線３と重なるように形成されているが、図６のように走査線３と重ならないように形成してもよい。画素電極１２は、パッシベーション層１０に形成された凹部１１を通じてエッチング停止層６と接続され、パッシベーション層１０に形成されたコンタクトホール２０を通じてソース電極８と電気的に接続されている。画素電極１２の表面は、凹部１１及びコンタクトホール２０の形状に応じて凹んでいる。画素電極１２の表面に形成される凹部によって、液晶分子の倒れる方向を制御している。
【００３７】
図１〜図４のような薄膜トランジスタアレイ基板１３は、図５のように液晶表示装置２５に用いられる。薄膜トランジスタアレイ基板１３は、透明絶縁基板１の表面にアレイ側偏光板３０が貼り付けられている。アレイ側偏光板３０の表面側にバックライトユニット（図示せず）が設けられることになる。
【００３８】
薄膜トランジスタアレイ基板１３は、画素電極１２を含むパッシベーション層１０上に液晶配向層１４（例えば、ポリイミドなど）が形成されている。液晶配向層１４上には液晶層１８が配置される。液晶層１８の薄膜トランジスタアレイ基板１３側の反対側には、カラーフィルタ基板１６が配置されている。薄膜トランジスタアレイ基板１３は、カラーフィルタ基板１６と所定間隔をもってシール材（図示せず；接着剤）によって接着される。
【００３９】
カラーフィルタ基板１６は、ガラス基板３２上（液晶層１８側の面上）に、ブラックマトリックスとなる遮光層３４が形成されており、遮光層３４と同一層の空所にカラーフィルタとなる色層３３が形成されており、遮光層３４及び色層３３の液晶層１８側の面上に保護層３５が形成されており、保護層３５の液晶層１８側の面上に対向共通電極１５が形成されている。遮光層３４は、クロムなどの遮光材料からなり、複数の画素部間の領域、薄膜トランジスタが形成された領域、及び蓄積容量（図示せず）が形成された領域に対応する部分に設けられている。色層３３は、レッドフィルタ層、グリーンフィルタ層及びブルーフィルタ層から構成され、各色の画素部に対応するように配置されている。保護層３５は、透明な絶縁体よりなる層である。対向共通電極１５は、透明な導電体（ＩＴＯなど）よりなり、全ての画素部に対して共通に形成されている。カラーフィルタ基板１６は、対向共通電極１５上に液晶配向層１７（例えば、ポリイミドなど）が形成されている。カラーフィルタ基板１６は、ガラス基板３２の表面にカラーフィルタ側偏光板３１が貼り付けられている。
【００４０】
液晶層１８は、垂直配向型の液晶分子よりなる層である。液晶層１８は、薄膜トランジスタアレイ基板１３とカラーフィルタ基板１６の間に封入されている。
【００４１】
液晶表示装置２５の動作は、以下の通りである。
【００４２】
画素電極１２及び対向共通電極１５との間に電圧を印加しない状態では、液晶層１８における垂直配向型の液晶分子は液晶配向層１４、１７に対して垂直に配向する。従って、薄膜トランジスタアレイ基板１３のドメイン規制用の凹部１１の内側においては、液晶分子は相互に異なる方向に配向する。
【００４３】
一方、画素電極１２及び対向共通電極１５との間に電圧を印加すると、液晶層１８における垂直配向型の液晶分子は電界に垂直な方向に配向するので、液晶分子の配向方向が凹部１１から放射状に相互に異なるようになり、ＴＮ（Twisted Nematic）モードの場合より広い視野角特性が示される。
【００４４】
次に、本発明の実施例１に係る薄膜トランジスタアレイ基板の製造方法について図面を用いて説明する。図７、図８は、本発明の実施例１に係る薄膜トランジスタアレイ基板の製造方法を模式的に示した工程断面図である。
【００４５】
まず、透明絶縁基板１上にゲート電極２及び走査線３用の導電体膜（図示せず）を成膜し、その後、当該導電体膜上におけるゲート電極２及び走査線３として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、ゲート電極２及び走査線３を形成し、その後、当該フォトレジストを除去する（ステップＡ１；図７（ａ）参照）。ここで、導電体膜は、例えば、クロム、モリブデン、アルミ合金等の金属をスパッタ法により成膜することができる。また、導電体膜の膜厚は、１００〜３００ｎｍ程度とすることができる。
【００４６】
次に、ゲート電極２及び走査線３を含む透明絶縁基板１上に絶縁層４を成膜する（ステップＡ２；図７（ｂ）参照）。ここで、絶縁層４は、例えば、窒化シリコンや酸化シリコンをスパッタ法やプラズマＣＶＤ法により成膜することができる。また、絶縁層４の膜厚は、３００〜５００ｎｍ程度とすることができる。
【００４７】
絶縁層４の成膜に連続して、絶縁層４の上に透明半導体層５及びエッチング停止層６用の透明半導体膜（図示せず）を成膜し、その後、当該透明半導体膜上における透明半導体層５及びエッチング停止層６として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、透明半導体層５及びエッチング停止層６を同時に形成し、その後、当該フォトレジストを除去する（ステップＡ３；図７（ｃ）参照）。ここで、透明半導体膜は、例えば、酸化亜鉛、酸化亜鉛インジウムガリウム、硫化亜鉛等の透明半導体をスパッタ法、ＣＶＤ法、真空蒸着法、ゾルゲル法等により成膜することができる。また、透明半導体膜の膜厚は、２０〜２００ｎｍ程度とすることができる。また、絶縁層４と透明半導体膜は同一装置で真空を保ったまま、連続して形成してもよい。
【００４８】
次に、透明半導体層５及びエッチング停止層６を含む絶縁層４上にドレイン電極７、ソース電極８、及び信号線９用の導電体膜（図示せず）を成膜し、その後、当該導電体膜上におけるドレイン電極７、ソース電極８、及び信号線９として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、ドレイン電極７、ソース電極８、及び信号線９を形成し、その後、当該フォトレジストを除去する（ステップＡ４；図８（ａ）参照）。ここで、導電体膜は、例えば、クロム、モリブデン、アルミ合金、下層遷移金属−中間層アルミ合金−上層遷移金属等の金属をスパッタ法により成膜することができる。導電体膜を下層遷移金属−中間層アルミ合金−上層遷移金属の三層としているのは、ドレイン電極７、ソース電極８と透明半導体層５との接触抵抗やソース電極８と画素電極１２との接触抵抗を低くするためである。また、導電体膜の膜厚は、１００〜３００ｎｍ程度とすることができる。
【００４９】
次に、透明半導体層５、エッチング停止層６、ドレイン電極７、ソース電極８、及び信号線９を含む絶縁層４上にパッシベーション層１０を成膜し、その後、パッシベーション層１０上における凹部１１及びコンタクトホール２０を形成する領域を除く部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、凹部１１及びコンタクトホール２０を形成し、その後、当該フォトレジストを除去する（ステップＡ５；図８（ｂ）参照）。ここで、パッシベーション層１０は、例えば、窒化シリコンや酸化シリコンをスパッタ法やプラズマＣＶＤ法により成膜することができる。また、パッシベーション層１０の膜厚は、１００〜５００ｎｍ程度とすることができる。また、凹部１１及びコンタクトホール２０は、フッ素基を含む気体のドライエッチングにより、パッシベーション層１０をエッチングすることにより形成されるが、このようなドライエッチングではエッチング停止層６及びソース電極８はほとんどエッチングされない。従って、エッチング停止層６及びソース電極８でパッシベーション層１０のエッチングが止まる。
【００５０】
なお、図示されていないが、表示部の周辺に配置されている走査線３用の端子部や信号線９用の端子部のコンタクトホールも、ステップＡ５で同時に形成される。また、走査線３用の端子部のコンタクトホールは、パッシベーション層１０だけでなく絶縁層４もエッチング加工して形成される。
【００５１】
次に、凹部１１及びコンタクトホール２０を含むパッシベーション層１０上に画素電極１２用の透明導電体を成膜し、その後、当該透明導電体膜上における画素電極１２として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、画素電極１２を形成し、その後、当該フォトレジストを除去する（ステップＡ６；図８（ｃ）参照）。これにより、画素電極１２は、コンタクトホール２０を通じてソース電極８とは電気的に接続され、凹部１１によって表面が凹んだ形状となる。ここで、透明導電体膜は、例えば、酸化インジウム錫（ＩＴＯ）をスパッタ法により成膜することができる。なお、透明半導体膜には、必要に応じて、ドーピング等により不純物を導入する等の方法によって抵抗を調整してもよい。また、透明導電体膜の膜厚は、２０〜１００ｎｍ程度とすることができる。また、画素電極１２は、エッチング停止層６の端の段差によるディスクリネーション（転傾）を抑えるために、エッチング停止層６と略同一形状とすることが好ましい。この後に、１００〜２００℃程度のアニールを行ってもよい。
【００５２】
なお、ステップＡ６では、表示部の周辺に配置されている走査線３用の端子部や信号線９用の端子部が、コンタクトホールを通じて、透明導電体膜と電気的に接続され、所定の配線パターンに形成される。
【００５３】
以上のようにして、図１〜図４と同様の薄膜トランジスタアレイ基板１３が完成する。この薄膜トランジスタアレイ基板１３を用いた液晶表示装置（図５の２５）の製造方法は、以下の通りである。
【００５４】
まず、薄膜トランジスタアレイ基板１３の画素電極１２側の面の表示部に、液晶配向層１４を形成する。また、カラーフィルタ基板１６の対向共通電極１５側の面の表示部に、液晶配向層１７を形成する。
【００５５】
次に、薄膜トランジスタアレイ基板１３とカラーフィルタ基板１６を、画素電極１２と対向共通電極１５が対向するようにして配置し、表示部付近の細いシール材（接着剤）により、これら２つの基板１３、１６の間に液晶を封入し、液晶層１８を形成する。
【００５６】
次に、薄膜トランジスタアレイ基板１３の透明絶縁基板１の表面にアレイ側偏光板３０を貼り付け、カラーフィルタ基板１６のガラス基板３２の表面にカラーフィルタ側偏光板３１を貼り付ける。これにより、図５と同様な液晶表示装置２５ができる。
【００５７】
その後、液晶表示装置２５の端子（図示せず）にゲートドライバＩＣや信号線ドライバＩＣ等をそれぞれ接続し、薄膜トランジスタアレイ基板１３側にバックライトユニット（図示せず）を設けることになる。
【００５８】
実施例１によれば、画素領域におけるエッチング停止層６が透明であるので、開口率（画素を透過部と遮光部とに分けた場合の透過部の面積割合）を高くすることができる。これにより、非常に良好な表示特性を示す液晶表示装置が得られる。つまり、従来よりも明るい高性能ディスプレイが実現でき、あるいは、従来と同じ明るさにした場合には、消費電力が従来よりも小さいディスプレイが実現できる。
【００５９】
また、実施例１によれば、液晶層１８における垂直配向型の液晶分子の配向に影響を与える凹部１１以外の段差が画素領域内にないので、液晶分子の配向の乱れ（ディスクリネーション）がなく、表示特性を向上させることができる。つまり、また、エッチング停止層６が透明であるので、エッチング停止層６の面積をいくら大きくしても透過する光を妨げないので、エッチング停止層６を、画素領域内の画素電極１２とほぼ同じ大きさにしても開口率が確保でき、かつ、エッチング停止層６による段差を画素電極１２の画素領域内になくすことが可能であるので、凹部１１以外の段差によるディスクリネーションがなく、表示特性を向上させることができる。
【００６０】
また、実施例１によれば、エッチング停止層６を、薄膜トランジスタの透明半導体層５の形成と同時に形成することができるので、フォトレジストを形成する工程を増やすことない。これにより、装置の製造コストを増大させることなく、上記効果を実現することができる。
【実施例２】
【００６１】
本発明の実施例２に係る薄膜トランジスタアレイ基板について図面を用いて説明する。図９は、本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。図１０は、本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図９のＡ−Ａ´間の断面図である。図１１は、本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図９のＢ−Ｂ´間の断面図である。図１２は、本発明の実施例２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図９のＣ−Ｃ´間の断面図である。図１３は、本発明の実施例２に係る薄膜トランジスタアレイ基板を用いた液晶表示装置の一画素部の構成を模式的に示した図１のＡ−Ａ´間に相当する断面図である。なお、図９では、透明絶縁基板１、絶縁層４、及びパッシベーション層１０を省略している。
【００６２】
実施例１では、パッシベーション層（図２の１０）に、底面がエッチング停止層（図２の６；透明半導体）の凹部（図２の１１）を形成することによって、画素電極（図２の１２）の表面形状を凹部（図２の１１）に応じて凹んだ形状にして、液晶分子の倒れる方向を制御しているが、実施例２では、パッシベーション層１０の下に凸部１９（透明半導体）を形成することによって、パッシベーション層１０を凸形状にして、これに伴って画素電極２１の表面形状を凸形状にして、液晶分子の倒れる方向を制御している。その他の構成は、実施例１と同様である。
【００６３】
なお、実施例２では、凸部１９（透明半導体）は透明絶縁基板１のエッチングを停止させるためのものではなく、パッシベーション層１０に実施例１のような凹部（コンタクトホールを除く）を形成していない。凸部１９は、透明半導体（例えば、酸化亜鉛、酸化亜鉛インジウムガリウム、硫化亜鉛等）よりなり、透明半導体層５と同一材料であり、透明半導体層５と同一層に形成されている。凸部１９は、透明半導体層５と分離しており、画素領域の中央付近に配置されており、画素電極２１と同様な大きさにはなっていない。凸部１９上には、パッシベーション層１０が形成されているが、ソース電極８と接触していない。凸部１９は、パッシベーション層１０上の画素電極２１とは接続されていない。凸部１９の平面形状は、図９ではＸ字形状になっているが、液晶分子の倒れる方向を考慮して、中心から放射状に複数の突出部を有する星マーク状や、多角形、円形状にすることができる。
【００６４】
図１３を参照すると、画素電極２１及び対向共通電極１５との間に電圧を印加しない状態では、液晶層１８における垂直配向型の液晶分子は液晶配向層１４、１７に対して垂直に配向する。従って、薄膜トランジスタアレイ基板２２のドメイン規制用の凸部１９に伴う画素電極２１の突出した部分の周辺においては、液晶分子は相互に異なる方向に配向する。
【００６５】
一方、画素電極２１及び対向共通電極１５との間に電圧を印加すると、液晶層１８における垂直配向型の液晶分子は電界に垂直な方向に配向するので、液晶分子の配向方向が凸部１９に伴う画素電極２１の突出した部分から放射状に相互に異なるようになり、ＴＮ（Twisted Nematic）モードの場合より広い視野角特性が示される。
【００６６】
次に、本発明の実施例２に係る薄膜トランジスタアレイ基板の製造方法について図面を用いて説明する。図１４、図１５は、本発明の実施例２に係る薄膜トランジスタアレイ基板の製造方法を模式的に示した工程断面図である。
【００６７】
まず、透明絶縁基板１上にゲート電極２及び走査線３用の導電体膜（図示せず）を成膜し、その後、当該導電体膜上におけるゲート電極２及び走査線３として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、ゲート電極２及び走査線３を形成し、その後、当該フォトレジストを除去する（ステップＢ１；図１４（ａ）参照）。この工程は、実施例１に係るステップＡ１（図７（ａ）参照）と同様である。
【００６８】
次に、ゲート電極２及び走査線３を含む透明絶縁基板１上に絶縁層４を成膜する（ステップＢ２；図１４（ｂ）参照）。この工程は、実施例１に係るステップＡ２（図７（ｂ）参照）と同様である。
【００６９】
絶縁層４の成膜に連続して、絶縁層４の上に透明半導体層５及び凸部１９用の透明半導体膜（図示せず）を成膜し、その後、当該透明半導体膜上における透明半導体層５及び凸部１９として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、透明半導体層５及び凸部１９を同時に形成し、その後、当該フォトレジストを除去する（ステップＢ３；図１４（ｃ）参照）。ここで、凸部１９の平面形状はＸ字形状のようにすることができる。その他は、実施例１に係るステップＡ３（図７（ｃ）参照）と同様である。
【００７０】
次に、透明半導体層５及び凸部１９を含む絶縁層４上にドレイン電極７、ソース電極８、及び信号線９用の導電体膜（図示せず）を成膜し、その後、当該導電体膜上におけるドレイン電極７、ソース電極８、及び信号線９として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、ドレイン電極７、ソース電極８、及び信号線９を形成し、その後、当該フォトレジストを除去する（ステップＢ４；図１５（ａ）参照）。この工程は、実施例１に係るステップＡ４（図８（ａ）参照）と同様である。
【００７１】
次に、透明半導体層５、凸部１９、ドレイン電極７、ソース電極８、及び信号線９を含む絶縁層４上にパッシベーション層１０を成膜し、その後、パッシベーション層１０上におけるコンタクトホール２０を形成する領域を除く部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、コンタクトホール２０を形成し、その後、当該フォトレジストを除去する（ステップＢ５；図１５（ｂ）参照）。この工程では、凹部（図８（ｂ）の１１）を形成していない点で、実施例１に係るステップＡ５（図８（ｂ）参照）と異なる。その他は、実施例１に係るステップＡ５（図７（ｃ）参照）と同様である。
【００７２】
次に、コンタクトホール２０を含むパッシベーション層１０上に画素電極２１用の透明導電体を成膜し、その後、当該透明導電体膜上における画素電極２１として残す部分にフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてエッチング除去することにより、画素電極２１を形成し、その後、当該フォトレジストを除去する（ステップＢ６；図１５（ｃ）参照）。これにより、画素電極２１は、コンタクトホール２０を通じてソース電極８とは電気的に接続され、凸部１９によって表面が突出した形状となる。また、画素電極２１は、凸部１９の端の段差を利用するので、凸部１９よりも大きな領域に形成される。その他は、実施例１に係るステップＡ６（図８（ｃ）参照）と同様である。
【００７３】
以上のようにして、図９〜図１２と同様の薄膜トランジスタアレイ基板２２が完成する。この薄膜トランジスタアレイ基板２２を用いた液晶表示装置（図１３の２６）の製造方法は、実施例１と同様である。
【００７４】
実施例２によれば、画素領域における凸部１９が透明であるので、開口率（画素を透過部と遮光部とに分けた場合の透過部の面積割合）を高くすることができる。これにより、非常に良好な表示特性を示す液晶表示装置が得られる。つまり、従来よりも明るい高性能ディスプレイが実現でき、あるいは、従来と同じ明るさにした場合には、消費電力が従来よりも小さいディスプレイが実現できる。
【００７５】
また、実施例２によれば、液晶層１８における垂直配向型の液晶分子の配向に影響を与える凸部１９以外の段差が画素領域内にないので、液晶分子の配向の乱れ（ディスクリネーション）がなく、表示特性を向上させることができる。
【００７６】
また、実施例２によれば、凸部１９を、薄膜トランジスタの透明半導体層５の形成と同時に形成することができるので、フォトレジストを形成する工程を増やすことない。これにより、装置の製造コストを増大させることなく、上記効果を実現することができる。
【実施例３】
【００７７】
本発明の実施例３に係る薄膜トランジスタアレイ基板について図面を用いて説明する。図１６は、本発明の実施例３に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。なお、図１６では、ガラス基板（図２の１に相当）、絶縁層（図２の４に相当）、及びパッシベーション層（図２の１０に相当）を省略している。
【００７８】
実施例１では、一画素領域において画素電極（図１の１２）が１つであるが、実施例３では、一画素領域において画素電極１２が複数（図１６では３つ）のサブ画素電極１２ａ、１２ｂ、１２ｃからなり、各サブ画素電極１２ａ、１２ｂ、１２ｃ間が連結部１２ｄで連結された構成となっている。また、サブ画素電極１２ａ、１２ｂ、１２ｃの領域ごとに、分割された配向を実現するための凹部１１が設けられている。エッチング停止層６は、画素電極１２の領域よりも若干大きい。その他の構成、製造方法は、実施例１と同様である。
【００７９】
実施例３によれば、実施例１と同様な効果を奏するとともに、各サブ画素電極１２ａ、１２ｂ、１２ｃの形状が、凹部１１を中心とした点対称に近い形状となるため、分割された複数のドメインを安定に生じることができる。また、実施例３のように、一画素領域の縦と横の比が異なっていると、カラーフィルタを利用してカラー表示を行うためのカラー表示画素を複数用意する場合に良好な表示が得られる。すなわち、例えば、赤・青・緑の３つのカラー表示画素の集まりを一つの表示単位とする場合、図１６のように縦横の比が３：１の構成は好適に利用できる。
【実施例４】
【００８０】
本発明の実施例４に係る薄膜トランジスタアレイ基板について図面を用いて説明する。図１７は、本発明の実施例４に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。なお、図１７では、ガラス基板（図２の１に相当）、絶縁層（図２の４に相当）、及びパッシベーション層（図２の１０に相当）を省略している。
【００８１】
実施例４に係る薄膜トランジスタアレイ基板は、実施例３とほぼ同様であるが、画素電極１２の形状が異なっている。すなわち、液晶の配向を安定させるために、複数の切り込み（スリット部１２ｅ）が各サブ画素電極１２ａ、１２ｂ、１２ｃの周縁部に設けられている。その他の構成、製造方法は、実施例３と同様である。
【００８２】
実施例４によれば、実施例３と同様な効果を奏するとともに、各サブ画素電極１２ａ、１２ｂ、１２ｃの周囲にスリット部１２ｅを設けることで、実施例３の構成よりも更に液晶の配向を安定させることが可能である。
【実施例５】
【００８３】
本発明の実施例５に係る薄膜トランジスタアレイ基板について図面を用いて説明する。図１８は、本発明の実施例５に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。図１９は、本発明の実施例５に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図１８のＤ−Ｄ´間の断面図である。図２０は、本発明の実施例５−１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。図２１は、本発明の実施例５−１に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した図２０のＥ−Ｅ´間の断面図である。図２２は、本発明の実施例５−２に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。図２３は、本発明の実施例５−３に係る薄膜トランジスタアレイ基板の一画素部の構成を模式的に示した部分平面図である。なお、図１８、図２０、図２２、図２３では、透明絶縁基板１、絶縁層４、及びパッシベーション層１０を省略している。図１８では、第２パッシベーション層３８も省略している。
【００８４】
実施例３では、画素電極として透過型の画素電極（図１６の１２）のみを用いているが、実施例５では、反射型の反射電極３７と透過型の画素電極１２とを用いている（図１８、図１９参照）。反射電極３７（もしくは反射パターン）は、実施例３の画素電極（図１６の１２）の同一層に形成されており、パッシベーション層１０のコンタクトホール２０を通じてソース電極８と電気的に接続されており、パッシベーション層１０の凹部１１に応じて凹んでいる。反射電極３７を含むパッシベーション層１０上には、第２パッシベーション層３８が形成されている。第２パッシベーション層３８は、パッシベーション層１０の凹部１１に応じて凹んでいる。第２パッシベーション層３８には、反射電極３７に通ずるコンタクトホール３６が形成されている。第２パッシベーション層３８上には、サブ画素電極１２ｂ、１２ｃが連結部１２ｄで連結された画素電極１２が形成されている。サブ画素電極１２ｂは、反射電極３７と接続するための連結部１２ｆを有する。連結部１２ｆは、コンタクトホール３６を通じて反射電極３７と電気的に接続されている。画素電極１２は、パッシベーション層１０の凹部１１に対応する第２パッシベーション層３８の凹んだ部分に対応して凹んでいる。その他の構成は、実施例３と同様である。
【００８５】
なお、実施例５に係る薄膜トランジスタアレイ基板の製造方法は、実施例１のステップＡ１〜ステップＡ５の工程により、パッシベーション層１０に凹部１１及びコンタクトホール２０を形成した後、凹部１１及びコンタクトホール２０を含むパッシベーション層１０上に反射電極３７を形成し、その後、反射電極３７を含むパッシベーション層１０上に第２パッシベーション層３８を形成し、その後、第２パッシベーション層３８に、反射電極３７に通ずるコンタクトホール３６形成し、その後、コンタクトホール３６を含む第２パッシベーション層３８上に画素電極１２を形成する。これにより、図１８、図１９と同様な薄膜トランジスタアレイ基板が完成する。
【００８６】
なお、図１８、図１９では、パッシベーション層１０と第２パッシベーション層３８の間の層に反射電極３７を設けた構成を示したが、図１８、図１９の第２パッシベーション層３８を廃止し、図２０、図２１のように、反射電極３７と同一層に透過型の画素電極１２を設け、画素電極１２に形成された連結部１２ｇと反射電極３７とを接続した構成としてもよい（実施例５−１）。この場合、図１８、図１９の第２パッシベーション層３８及びコンタクトホール３６は不要となる。
【００８７】
また、図２０、図２１の構成では、反射電極３７は、一画素領域における３つのサブ画素電極のうち、コンタクトホール２０を通じてソース電極８と接続されるサブ画素電極の位置に形成されているが、図２２のように中間のサブ画素電極の位置に反射電極３７を形成してもよく（実施例５−２）、図２３のようにコンタクトホール２０から最も離れたサブ画素電極の位置に反射電極３７を形成してもよい（実施例５−３）。
【００８８】
実施例５によれば、実施例３と同様な効果を奏するとともに、一画素領域において反射型のサブ画素電極（反射電極３７）を有するため、いわゆる半透過型の液晶表示装置として動作することが可能である。このため、周囲が明るい場合、暗い場合の双方において、良好な表示が実現できる。
【符号の説明】
【００８９】
１  ガラス基板（透明絶縁基板）
２  ゲート電極
３  走査線
４  絶縁層
５  透明半導体層
６  エッチング停止層
７  ドレイン電極
８  ソース電極
９  信号線
１０  パッシベーション層
１１、１１´  凹部
１２  画素電極
１２ａ、１２ｂ、１２ｃ  サブ画素電極
１２ｄ、１２ｆ、１２ｇ  連結部
１２ｅ  スリット部
１３  薄膜トランジスタアレイ基板
１４  液晶配向層
１５  対向共通電極
１６  カラーフィルタ基板
１７  液晶配向層
１８  液晶層
１９  画素凸部
２０  コンタクトホール
２１  画素電極
２２  薄膜トランジスタアレイ基板
２３  液晶層
２５、２６  液晶表示装置
３０  アレイ側偏光板
３１  カラーフィルタ側偏光板
３２  ガラス基板
３３  色層
３４  遮光層
３５  保護層
３６  コンタクトホール
３７  反射電極
３８  第２パッシベーション層
１０１  液晶表示装置
１０２  ＴＦＴ基板
１０２ａ  対向基板
１０５  ＴＦＴ
１１０、１３０  ガラス基板
１１２ａ  ゲートバスライン
１１２ｂ  蓄積容量バスライン
１１３ａ、１１３ｂ、１１３ｃ  エッチングストップパターン
１１４  絶縁層
１１６  半導体層パターン
１１８  チャネル保護層
１２０ａ  ソース電極
１２０ｂ  ドレイン電極
１２０ｃ  蓄積容量電極
１２２  保護層
１２２ｘ、１２２ｙ  コンタクトホール
１２２ｚ  開口部
１２３  凹部
１２４  画素電極
１２６  垂直配向型液晶
１３２  ブラックマトリックス
１３４  カラーフィルタ層
１３６  コモン電極
Ｃｓ  蓄積容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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