(57)【要約】【課題】安定的にジッタを低減する。【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１２を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１２における遅延量を制御する。位相比較結果判定回路１５は、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する。【選択図】図１
2010103759.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、
前記入力クロック信号と前記出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて前記遅延量を制御する位相比較結果判定回路を備えることを特徴とするＤＬＬ回路。
【請求項２】
前記位相比較結果判定回路は、前記入力クロック信号に対し前記出力クロック信号の位相が進んでいること示す前記位相比較結果を積算する場合において、前記積算結果が第１の閾値以上である場合に前記遅延量を増加させ、前記積算結果が前記第１の閾値より小さい第２の閾値以下である場合に前記遅延量を減少させることを特徴とする請求項１記載のＤＬＬ回路。
【請求項３】
前記位相比較結果判定回路は、前記入力クロック信号に対し前記出力クロック信号の位相が遅れていること示す前記位相比較結果を積算する場合において、前記積算結果が第１の閾値以上である場合に前記遅延量を減少させ、前記積算結果が前記第１の閾値より小さい第２の閾値以下である場合に前記遅延量を増加させることを特徴とする請求項１記載のＤＬＬ回路。
【請求項４】
前記可変遅延回路における遅延量を制御するためのカウント値をカウントする位相調整カウンタを備え、
前記位相調整カウンタは、前記積算結果と前記第１および第２の閾値との比較結果に基づいて前記カウント値を増減させることを特徴とする請求項２または３記載のＤＬＬ回路。
【請求項５】
入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路の制御方法であって、
前記入力クロック信号と前記出力クロック信号との位相比較結果を所定の期間に亘って積算するステップと、
前記積算の結果の分布に基づいて前記遅延量を制御するステップと、
を含むことを特徴とするＤＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路とその制御方法に係り、特に、ＤＬＬ回路におけるジッタの低減技術に係る。
【背景技術】
【０００２】
ＤＬＬ回路は、入力されるクロック信号ＣＬＫｉ（基準クロック）と、可変遅延回路（電圧制御遅延線など）が出力するクロック信号ＣＬＫｏをフィードバックした信号との位相が位相比較回路（ＰＤ）により比較され、比較結果を可変遅延回路の遅延時間に反映させる。そして、クロック信号ＣＬＫｏの位相を進ませ、又は遅らせる制御を行い、最終的にクロック信号ＣＬＫｏとクロック信号ＣＬＫｉの位相が一致（ロック）するように動作する。
【０００３】
このようなＤＬＬ回路では、クロック信号ＣＬＫｉにジッタが含まれる場合、クロック信号ＣＬＫｏにもクロック信号ＣＬＫｉのジッタが反映される。すなわち、クロック信号ＣＬＫｉのジッタによる位相差を位相比較回路（ＰＤ）が検出して位相調整を行うため、クロック信号ＣＬＫｏのジッタは、クロック信号ＣＬＫｉのジッタに位相調整による位相変動が足されてしまう。
【０００４】
そこでクロック信号ＣＬＫｏのジッタを低減するために、複数回の位相比較の結果が全て一致する場合に、比較結果に基づいて可変遅延回路の遅延時間を調整するＤＬＬ回路が特許文献１において開示されている。
【０００５】
【特許文献１】特開２００１−２９０５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
ところでジッタの大きさは、一般に時間的な変動を伴う。このジッタの変動の分布によっては、従来技術のような複数回の比較結果が全て一致する場合がかなり限られてしまい充分にジッタを低減することができない場合がある。これを避けるには、複数回を比較的小さな回数とすれば良いが、この場合にはクロック信号ＣＬＫｏのジッタは、クロック信号ＣＬＫｉのジッタに位相調整による位相変動が足されてしまう虞が出てくる。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係るＤＬＬ回路は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、入力クロック信号と出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する位相比較結果判定回路を備える。
【０００９】
本発明の他のアスペクト（側面）に係るＤＬＬ回路の制御方法は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路の制御方法であって、入力クロック信号と出力クロック信号との位相比較結果を所定の期間に亘って積算するステップと、積算の結果の分布に基づいて遅延量を制御するステップと、を含む。
【発明の効果】
【００１０】
本発明によれば、ノイズ的な位相ずれに反応し難くなるため、安定的にジッタを低減することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態に係るＤＬＬ回路は、入力クロック信号（図１のＣＬＫｉ）を可変遅延回路（図１の電圧制御遅延回路１２）を介して出力クロック信号（図１のＣＬＫｏ）として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、入力クロック信号と出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する位相比較結果判定回路（図１の１５）を備える。
【００１２】
位相比較結果判定回路は、入力クロック信号に対し出力クロック信号の位相が進んでいることを示す位相比較結果を積算する場合において、積算結果が第１の閾値以上である場合に遅延量を増加させ、積算結果が第１の閾値より小さい第２の閾値以下である場合に遅延量を減少させることが好ましい。
【００１３】
また、位相比較結果判定回路は、入力クロック信号に対し出力クロック信号の位相が遅れていることを示す位相比較結果を積算する場合において、積算結果が第１の閾値以上である場合に遅延量を減少させ、積算結果が第１の閾値より小さい第２の閾値以下である場合に遅延量を増加させることが好ましい。
【００１４】
可変遅延回路における遅延量を制御するためのカウント値をカウントする位相調整カウンタ（図１の１６）を備え、位相調整カウンタは、積算結果と第１および第２の閾値との比較結果に基づいてカウント値を増減させるようにしてもよい。
【００１５】
以上のようなＤＬＬ回路によれば、位相比較結果の積算結果の分布に基づいて遅延量を増減させるので、入力クロック信号におけるノイズ的な位相ずれに反応し難くなり、安定的にジッタを低減することができる。
【００１６】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。図１において、ＤＬＬ回路は、入力バッファ１１、電圧制御遅延回路（ＶＣＤＬ）１２、出力バッファ１３、位相比較回路（ＰＤ）１４、位相比較結果判定回路１５、位相調整カウンタ１６、Ｄ／Ａ変換回路１７を備える。
【００１８】
入力バッファ１１は、外部からクロック信号ＣＬＫｉを入力し、電圧制御遅延回路１２および位相比較結果判定回路１５に出力する。また、クロック信号ＣＬＫｉは、位相比較回路１４の一方の入力端子にも入力される。電圧制御遅延回路１２は、Ｄ／Ａ変換回路１７の出力信号に基づいて遅延量を制御する可変遅延回路であって、入力バッファ１１の出力信号を遅延し、出力バッファ１３に出力する。出力バッファ１３は、電圧制御遅延回路１２の出力信号をバッファリングし、クロック信号ＣＬＫｏとして外部に出力すると共に位相比較回路１４の他方の入力端子に出力する。
【００１９】
位相比較回路１４は、クロック信号ＣＬＫｉとクロック信号ＣＬＫｏの位相を比較し、比較結果を位相比較結果判定回路１５に出力する。位相比較結果判定回路１５は、位相比較結果を複数サイクルにわたりカウントして、位相比較結果の累積（積算）を求め、累積値が所定の閾値を変えたか否かの比較結果を位相調整カウンタ１６に出力する。
【００２０】
位相調整カウンタ１６は、比較結果をカウントし、Ｄ／Ａ変換回路１７は、カウント結果をＤ／Ａ変換して電圧制御遅延回路１２における遅延量を制御するように電圧制御遅延回路１２に与える。
【００２１】
次に、位相比較結果判定回路１５の詳細について説明する。位相比較結果判定回路１５は、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２、位相比較結果用のカウンタ２１、リセット用カウンタ２２、カウンタ値の判定回路２３を備える。ＤＬＬ回路における所定の動作により位相ロックが完了した後、カウンタ２１は、予め定められた複数サイクル（期間内）に亘って、位相比較回路１４の位相比較結果（位相ＵＰまたは位相ＤＯＷＮ）をＡＮＤ回路ＡＮＤ１を介して入力しカウントする。ＡＮＤ回路ＡＮＤ１は、入力バッファ１１の出力信号がＨレベルにある場合の位相比較結果のみをカウンタ２１に出力する。
【００２２】
判定回路２３は、位相ＵＰ（あるいはＤＯＷＮ）信号が、複数サイクルの例えば２５％未満に存在すれば位相ＤＯＷＮ（あるいは位相ＵＰ）、２５％〜７５％に存在すれば位相ＨＯＬＤ（位相をずらさない）、７５％を超えて存在すれば位相ＵＰ（あるいは位相ＤＯＷＮ）とする位相比較の判定結果を出力する。リセット用カウンタ２２は、入力バッファ１１の出力信号をカウントすることでカウンタ２１をリセットして前述の予め定められた複数サイクルの期間を作り出す。また同時にＡＮＤ回路ＡＮＤ２によるゲートをアクティブとすることで判定回路２３の判定結果をＡＮＤ回路ＡＮＤ２を介して位相調整カウンタ１６に出力させる。
【００２３】
図２は、本発明の実施例に係る位相比較結果判定回路の動作を表すフローチャートである。ここでは、一例としてカウンタ２１は、６進カウンタであり、位相比較結果である位相ＵＰを０〜６３の範囲でカウントするものとする。
【００２４】
ステップＳ１０において、カウンタ２１は、リセット用カウンタ２２からのリセット信号でリセットされ、カウンタ値が０となる（ステップＳ１１）。
【００２５】
ステップＳ１２において、カウンタ２１は、位相ＵＰ（位相比較ＵＰ）の回数をカウントし、ステップＳ１３において、カウントを終了し、判定回路２３は、カウント値の判定を行う。
【００２６】
カウント値の判定の結果、判定回路２３は、０〜１５回がＵｐ判定つまり７５％以上がＤｏｗｎ判定であるならば、位相調整カウンタ１６をカウントダウンさせるように判定結果を出力する（ステップＳ１４）。また、４９〜６３回がＵｐ判定つまり７５％以上がＵｐ判定であるならば、位相調整カウンタ１６をカウントアップさせるように判定結果を出力する（ステップＳ１６）。さらに、１６〜４８回がＵｐ判定であるならば、Ｕｐ、Ｄｏｗｎ判定間に大きな差がないとして位相調整カウンタ１６を動作させないように判定結果を出力する（ステップＳ１５）。
【００２７】
ステップＳ１７において、リセット用カウンタ２２によってリセット信号が出力され、上記の判定結果にしたがって位相調整カウンタ１６が動作し、ステップＳ１０に戻る。
【００２８】
図３は、本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。図３において、ＤＬＬ回路がロックした後におけるクロック信号ＣＬＫｉのライズエッジのジッタに注目した動作波形を示す。ここでは描画の簡略化のために、カウンタ２１が８進カウンタである場合を例とする。クロック信号ＣＬＫｉにジッタが存在する場合、クロック信号ＣＬＫｉの波形に示すように理想エッジからΔＴの時間ずれ（ジッタ）が発生する。この時間ずれΔＴは、サイクルごとに変動することもあるため、クロック信号ＣＬＫｉの波形のようになり、ジッタのピーク量をΔＴＪｅｘｔとする。
【００２９】
ここでｔ０のタイミング以降における動作について説明する。位相比較回路１４は、「クロック信号ＣＬＫｉ」と「クロック信号ＣＬＫｉ＋位相調整結果となるクロック信号ＣＬＫｏ」との位相を比較し、位相ＤＯＷＮあるいは位相ＵＰとなる位相比較結果（ＰＤ出力）を出力する。８進カウンタを用いた例では、カウンタ２１により、位相比較回路１４の出力をサイクル毎にカウントし、８サイクル中の位相比較結果の分布を判定回路２３により判断する。図３の例では、ｔ１のタイミングでＵＰ判定が５０％であるため、位相ホールドの判定となり、位相調整カウンタのＵＰ信号、ＤＮ信号の両方が“Ｌ”とされ、位相調整カウンタ値がｖの値のまま保持される。この結果、位相比較結果判定回路１５を設けない場合にクロック信号ＣＬＫｏのジッタのピーク量がΔＴＪｉｎｔと増大するのに対し、位相比較結果判定回路１５を設けることでクロック信号ＣＬＫｏのジッタのピーク量がΔＴＪｅｘｔとなる。なお、カウンタ２１は、８サイクル毎にリセットされる。
【００３０】
以上のようなＤＬＬ回路によれば、位相比較回路１４の位相比較結果の積算の分布から判断して位相調整カウンタ１６をＵｐ／Ｄｏｗｎを判定することで、ノイズ的な位相ずれに反応し難くなるため平均的なエッジ位置を維持することができる。ここでは判定方法にカウンタ２１を用いて、ある一定期間でのカウンタ２１の値を元に位相調整カウンタ１６をＵｐ／Ｄｏｗｎする。この判定値はプログラマブルにすることも可能であり、システム毎に調整可能とする。
【００３１】
なお、本発明のＤＬＬ回路において、位相比較結果のカウンタを多段構成とし、位相比較結果判定のサイクル数を可変とするように構成してもよい。また、位相調整を行う分布のしきい値を可変とする構成であってもよい。
【００３２】
さらに、クロック信号ＣＬＫｉのフォールエッジに適用する構成としてもよい。また、クロック信号ＣＬＫｉのライズ、フォールの両エッジに適用する構成としてもよい。
【００３３】
以上説明したようにクロック信号ＣＬＫｉにジッタが存在する場合において、一定の複数サイクル内における位相比較結果の分布を元にクロック信号ＣＬＫｏの位相調整を行うことで、複数サイクル内のジッタによる位相変動の影響をフィルタする。この結果、クロック信号ＣＬＫｏのジッタ量は、クロック信号ＣＬＫｉのジッタのピーク値であるΔＴＪｅｘｔを超えることがなくなる。
【００３４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施例に係る位相比較結果判定回路の動作を表すフローチャートである。
【図３】本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。
【符号の説明】
【００３６】
１１  入力バッファ
１２  電圧制御遅延回路
１３  出力バッファ
１４  位相比較回路
１５  位相比較結果判定回路
１６  位相調整カウンタ
１７  Ｄ／Ａ変換回路
２１  カウンタ
２２  リセット用カウンタ
２３  判定回路
ＡＮＤ１、ＡＮＤ２  ＡＮＤ回路
【図１】
2010103759.tif 000003
【図２】
2010103759.tif 000004
【図３】
2010103759.tif 000005