(57)【要約】【課題】ワード線間に空隙を有する不揮発性半導体記憶装置で、従来に比してワード線間の容量の増大を抑えることができる不揮発性半導体記憶装置を提供する。【解決手段】シリコン基板１上にゲート絶縁膜１１、多結晶シリコン膜１２、電極間絶縁膜１３および多結晶シリコン膜１４が順に積層された積層ゲート構造ＭＧと、積層ゲート構造ＭＧの下部のチャネル領域を挟んで形成されるソース／ドレイン領域と、を有するメモリセルトランジスタが複数隣接して配置され、隣接する積層ゲート構造ＭＧ間に空隙ＡＧ１，ＡＧ２ができるように連続したシリコン酸化膜がメモリセルトランジスタ上に形成され、電極間絶縁膜１３の形成位置よりも高い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積が、その位置よりも低い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積よりも狭くなるように、積層ゲート構造ＭＧの側面にシリコン酸化膜２０，２１が形成される。【選択図】        図３
2010080853.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が順に積層された積層ゲート構造と、前記積層ゲート構造の下部のチャネル領域を挟んで前記半導体基板上に形成されるソース／ドレイン領域と、を有するメモリセルトランジスタが、複数隣接して配置され、隣接する前記積層ゲート構造間に空隙ができるように連続したシリコン酸化膜が前記メモリセルトランジスタ上に形成された不揮発性半導体記憶装置において、
前記電極間絶縁膜の形成位置よりも高い開口面積変化位置での基板面に平行な方向の前記空隙の開口面積が、前記開口面積変化位置よりも低い位置での基板面に平行な方向の前記空隙の開口面積よりも狭くなるように、前記積層ゲート構造の側面にシリコン酸化膜が形成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記空隙の下端は、前記電極間絶縁膜よりも下に位置するように前記積層ゲート構造間の前記半導体基板上にシリコン酸化膜が形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にゲート絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を積層し、複数の積層ゲート構造に分離し、前記積層ゲート構造をマスクとして前記半導体基板上にソース／ドレイン領域を形成する第１の工程と、
前記積層ゲート構造の側面と前記積層ゲート構造間の前記半導体基板上を被覆するように第１のシリコン酸化膜を形成する第２の工程と、
前記積層ゲート構造間に塗布型絶縁膜を埋め込む第３の工程と、
前記積層ゲート構造の前記制御ゲート電極を露出させるように、前記制御ゲート電極より上に形成されている前記塗布型絶縁膜と前記第１のシリコン酸化膜を除去する第４の工程と、
前記積層ゲート構造間の前記第１のシリコン酸化膜と前記塗布型絶縁膜を、前記電極間絶縁膜の形成位置よりも高い所定の深さだけエッチングする第５の工程と、
エッチングされた前記積層ゲート構造の側面および上面と、前記積層ゲート構造間の前記第１のシリコン酸化膜と前記塗布型絶縁膜の上面を被覆するように、前記第１のシリコン酸化膜よりも厚く第２のシリコン酸化膜を形成する第６の工程と、
前記第２のシリコン酸化膜をエッチバックし、前記積層ゲート構造間で前記塗布型絶縁膜の上面を露出させる第７の工程と、
ウエットエッチングにより、前記積層ゲート構造間の前記塗布型絶縁膜を除去して、前記積層ゲート構造間に、上部の方が下部よりも基板面に平行な方向の開口面積が小さい空隙を形成する第８の工程と、
前記積層ゲート構造間への埋め込み性が低い条件で、前記積層ゲート構造が形成された前記半導体基板上に第３のシリコン酸化膜を形成する第９の工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１の工程で、前記制御ゲート電極としてシリコン膜を形成し、
前記第５の工程は、
前記制御ゲート電極上にシリコンと反応してシリサイドを形成する金属を含む金属膜を形成する工程と、
熱処理を行って、前記制御ゲート電極の上部にシリサイド膜を形成する工程と、
前記シリサイド膜をマスクとして、前記積層ゲート構造間の前記第１のシリコン酸化膜と前記塗布型絶縁膜を所定の深さだけエッチングする工程と、
を含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第９の工程で、前記第３のシリコン酸化膜は、プラズマＣＶＤ法によって形成されることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の開発において、大容量化・低コストを達成するため素子の微細化が年々進められている。たとえばＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進められている。しかし、微細化の進行に伴い配線間の層間絶縁膜が薄くなることにより、配線間容量が増大することになり、素子の特性上で無視できなくなりつつある。
【０００３】
つまり、配線間容量が増大すると、トンネル酸化膜に配線間容量が並列に繋がった状態になるので、トンネル酸化膜の容量は配線間容量を含む全容量の和となり、トンネル酸化膜の容量が見かけ上大きくなる。そのため、トンネル酸化膜にかかる電圧が小さくなるので、データを書き込むために、電圧をかけてトンネル酸化膜を経て浮遊ゲートへ電子を注入するのに時間がかかることになり、書き込み速度を遅くする主要因となっている。
【０００４】
これを避けるためには、ワード線間の層間絶縁膜材料として一般的に使用されているシリコン酸化膜（比誘電率ε＝３．９）に代えて、比誘電率の低い材料に置き換える必要がある。そこで、従来では、比誘電率の最も低い物質である空気（比誘電率ε＝１）をワード線間絶縁膜として用いるエアギャップ構成が提案されている（たとえば、特許文献１参照）。
【０００５】
この特許文献１では、半導体基板上にゲート絶縁膜と浮遊ゲート電極とを所定の形状となるように形成し他の地、ゲート間絶縁膜と制御ゲート電極とを順に積層し、ワード線の形状となるようにパターニングを行って、隣接するワード線間に空隙を形成する。その後、プラズマＣＶＤ（Chemical  Vapor  Deposition）法でワード線間の空隙を維持したまま、隣接するワード線の上部間に絶縁膜を形成することによって、ワード線間絶縁膜にエアギャップを有する不揮発性半導体記憶装置を製造している。
【０００６】
しかしながら、この特許文献１に記載の製造方法では、埋め込み特性の悪いプラズマＣＶＤ法を用いてワード線の上部間に絶縁膜を形成しているが、成膜中に、隣接するワード線間に形成された空隙内に絶縁膜が入り込む結果、空隙内の底部に絶縁膜がかなり堆積し、ワード線間の容量が増大してしまうという問題点があった。
【０００７】
【特許文献１】特開２００７−１５７９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ワード線間に空隙を有する不揮発性半導体記憶装置において、従来に比してワード線間の容量の増大を抑えることができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体基板上にゲート絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が順に積層された積層ゲート構造と、前記積層ゲート構造の下部のチャネル領域を挟んで前記半導体基板上に形成されるソース／ドレイン領域と、を有するメモリセルトランジスタが、複数隣接して配置され、隣接する前記積層ゲート構造間に空隙ができるように連続したシリコン酸化膜が前記メモリセルトランジスタ上に形成された不揮発性半導体記憶装置において、前記電極間絶縁膜の形成位置よりも高い開口面積変化位置での基板面に平行な方向の前記空隙の開口面積が、前記開口面積変化位置よりも低い位置での基板面に平行な方向の前記空隙の開口面積よりも狭くなるように、前記積層ゲート構造の側面にシリコン酸化膜が形成されることを特徴とする不揮発性半導体記憶装置が提供される。
【００１０】
また、本発明の一態様によれば、半導体基板上にゲート絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を積層し、複数の積層ゲート構造に分離し、前記積層ゲート構造をマスクとして前記半導体基板上にソース／ドレイン領域を形成する第１の工程と、前記積層ゲート構造の側面と前記積層ゲート構造間の前記半導体基板上を被覆するように第１のシリコン酸化膜を形成する第２の工程と、前記積層ゲート構造間に塗布型絶縁膜を埋め込む第３の工程と、前記積層ゲート構造の前記制御ゲート電極を露出させるように、前記制御ゲート電極より上に形成されている前記塗布型絶縁膜と前記第１のシリコン酸化膜を除去する第４の工程と、前記積層ゲート構造間の前記第１のシリコン酸化膜と前記塗布型絶縁膜を、前記電極間絶縁膜の形成位置よりも高い所定の深さだけエッチングする第５の工程と、エッチングされた前記積層ゲート構造の側面および上面と、前記積層ゲート構造間の前記第１のシリコン酸化膜と前記塗布型絶縁膜の上面を被覆するように、前記第１のシリコン酸化膜よりも厚く第２のシリコン酸化膜を形成する第６の工程と、前記第２のシリコン酸化膜をエッチバックし、前記積層ゲート構造間で前記塗布型絶縁膜の上面を露出させる第７の工程と、ウエットエッチングにより、前記積層ゲート構造間の前記塗布型絶縁膜を除去して、前記積層ゲート構造間に、上部の方が下部よりも基板面に平行な方向の開口面積が小さい空隙を形成する第８の工程と、前記積層ゲート構造間への埋め込み性が低い条件で、前記積層ゲート構造が形成された前記半導体基板上に第３のシリコン酸化膜を形成する第９の工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、ワード線間に空隙を有する不揮発性半導体記憶装置において、従来に比してワード線間の容量の増大を抑えることができる不揮発性半導体記憶装置およびその製造方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる図は模式的なものであり、層の厚さと平面寸法との関係や、各層の厚さの比率などは現実のものとは異なる。
【００１３】
以下では、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の実施の形態について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２と、これらの選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２間に直列接続された複数個（たとえば、２n乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることによって構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１４】
図１中のＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢの一方の端は、図１中のＸ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、ソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。
【００１５】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（Shallow  Trench  Isolation）２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域３が図２中のＸ方向に分離した状態に形成されている。活性領域３と直交する図２中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルトランジスタＴｒｍのワード線ＷＬが形成されている。
【００１６】
また、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ１が、隣接して並行に形成されている。隣接する２本の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。このビット線コンタクトＣＢは、隣接する活性領域３にＹ方向の位置を交互に変えて配置されている。すなわち、２本の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置されるビット線コンタクトＣＢと、他方の選択ゲート線ＳＧＬ１側に寄せて配置されたビット線コンタクトＣＢとが、交互に配置されている、いわゆる千鳥状に配置された状態である。
【００１７】
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、選択ゲート線ＳＧＬ１の場合と同様にして、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ２が並行して形成されている。そして、２本の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳが配置されている。
【００１８】
ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＴｒｍの積層ゲート構造ＭＧが形成され、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域３上には選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のゲート構造ＳＧ１，ＳＧ２が形成されている。
【００１９】
図３は、図２のＡ−Ａ断面図である。すなわち、活性領域３における選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のゲート構造ＳＧ１，ＳＧ２と、２つの選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２間に配置されたメモリセルトランジスタＴｒｍの積層ゲート構造ＭＧと、を示したものである。この図３において、シリコン基板１上に形成されたメモリセルトランジスタＴｒｍの積層ゲート構造ＭＧおよび選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のゲート構造ＳＧ１，ＳＧ２は、ゲート絶縁膜１１を介して浮遊ゲート電極用の電極膜である多結晶シリコン膜１２と、ＯＮＯ膜などからなる電極間絶縁膜１３と、制御ゲート電極用の電極膜である多結晶シリコン膜１４および金属シリサイド層としてのニッケルシリサイド（ＮｉＳｉ）膜１５とが順次積層されている。また、各選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のメモリセルトランジスタＴｒｍと隣接する側のゲート構造ＳＧ１，ＳＧ２の側壁と、メモリセルトランジスタＴｒｍの積層ゲート構造ＭＧの側壁には信頼性を向上させるためのシリコン酸化膜２０，２１が形成された構成となっている。具体的には、ニッケルシリサイド膜１５よりも下方の位置に形成されるシリコン酸化膜２０と、ニッケルシリサイド膜１５の側壁に形成され、シリコン酸化膜２０よりも厚いシリコン酸化膜２１と、から構成される。なお、選択ゲートトランジスタＴｒｓ１のゲート構造ＳＧ１，ＳＧ２の電極間絶縁膜１３には、多結晶シリコン膜１２と多結晶シリコン膜１４を導通するための開口１３ａが形成され、この開口１３ａ内に多結晶シリコン膜１４が埋め込まれている。
【００２０】
シリコン基板１の積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間にはソース／ドレイン領域となる不純物拡散領域１６ａが形成され、その上部には、ゲート絶縁膜１１とシリコン酸化膜２０が形成されている。また、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間には、不純物拡散領域１６ａと同じくソース／ドレイン領域となる不純物拡散領域１６ｂがそれぞれ形成されている。不純物拡散領域１６ｂの中央部には、ビット線コンタクトＣＢおよびソース線コンタクトＣＳのコンタクト抵抗を下げるための不純物拡散領域１６ｃが形成されている。この不純物拡散領域１６ｃは、不純物拡散領域１６ｂよりも幅寸法が狭く、拡散深さ（ｐｎ接合の深さ）が深く形成されており、ＬＤＤ（Lightly  Doped  Drain）構造とされている。
【００２１】
さらに、隣接する一対のゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間においては、それぞれ対向するゲート構造ＳＧ１，ＳＧ２の側壁面にシリコン酸化膜からなるスペーサ膜３１が形成され、ゲート構造ＳＧ１−ＳＧ１間のシリコン基板１の表面にはゲート絶縁膜１１とシリコン酸化膜２０が形成されている。スペーサ膜３１とシリコン酸化膜２０の表面を覆うように、加工用のストッパ膜として機能するシリコン窒化膜１０４が形成されている。また、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間のシリコン窒化膜１０４で囲まれる領域の内側には、ＢＰＳＧ（Boron  PhosphoSilicate  Glass）膜などの流動性が良好で埋め込み性が優れた塗布型絶縁膜により形成されている層間絶縁膜４１が埋め込み形成されている。
【００２２】
積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間および積層ゲート構造ＭＧ−ＭＧ間は、それぞれ空隙部（エアギャップ）ＡＧ１，ＡＧ２として埋め込み物が存在しない領域となっている。これら空隙部ＡＧ１，ＡＧ２は、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間や積層ゲート構造ＭＧ−ＭＧ間に、誘電体として誘電率が最も小さい空気（または真空状態）を設けた構成となっている。これにより、セル間の結合容量を低減することができる。
【００２３】
具体的には、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間および積層ゲート構造ＭＧ−ＭＧ間に形成された溝の側面と底面には、シリコン酸化膜２０，２１が形成され、その上部が層間絶縁膜４２で閉じられた構造となって、空隙部ＡＧ１，ＡＧ２が形成されている。この空隙部ＡＧ１，ＡＧ２の底面は、電極間絶縁膜１３よりも下位に位置している。また、空隙部ＡＧ１，ＡＧ２の上部は、制御ゲート電極を構成するニッケルシリサイド膜１５が形成されている位置（開口面積変化位置）で、その基板面に平行な方向の開口面積が、それよりも下位の位置の基板面に平行な方向の開口面積よりも小さくなっている。つまり、ニッケルシリサイド膜１５が形成されている位置の側壁に形成されるシリコン酸化膜（以下、スペーサ膜ともいう）２１の膜厚は、その位置よりも下位のシリコン酸化膜２０の膜厚よりも厚くなっている。これによって、図３に示されるワード線（制御ゲート電極）の延在方向に垂直な断面では、空隙部ＡＧ１，ＡＧ２は、ニッケルシリサイド膜１５よりも下位に位置する下部空隙部２２と、ニッケルシリサイド膜１５と同じ高さに位置し、開口断面が下部空隙部２２よりも小さな上部空隙部２３とで構成される。
【００２４】
積層ゲート構造ＭＧ、ゲート構造ＳＧ１，ＳＧ２およびそれらの間の上部を覆うように全面にＴＥＯＳ膜からなる層間絶縁膜４２が形成される。この層間絶縁膜４２は、後述するように、埋め込み性の悪い条件で形成することで、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間や、積層ゲート構造ＭＧ−ＭＧ間の空隙部ＡＧ１，ＡＧ２を積極的に残した状態に形成している。
【００２５】
ゲート構造ＳＧ１−ＳＧ１間には、層間絶縁膜４２の上面からシリコン基板１の表面に達するコンタクトプラグ４５が形成されている。コンタクトプラグ４５はビット線コンタクトＣＢに相当し、前述のように、隣接するビット線コンタクトＣＢとは千鳥状に交互に配置されており、図３の場合には右側に寄った位置に形成されている。また、ゲート構造ＳＧ２−ＳＧ２間には、層間絶縁膜４２の上面からシリコン基板１の表面に達するコンタクトプラグ４６が形成されている。このコンタクトプラグ４６はソース線コンタクトＣＳに相当し、ビット線ＢＬ間を横断するように形成される。
【００２６】
このような積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２の上部にシリサイド膜を形成したＮＡＮＤ型のフラッシュメモリにおいて、隣接するワード線ＷＬ−ＷＬ間に、誘電率の最も小さい空気（真空状態も含む）を存在させた空隙部ＡＧ１，ＡＧ２を設けることで、隣接するワード線ＷＬ−ＷＬ間の結合容量を最も小さくすることができる。これによって、配線間容量を低減でき、トンネル酸化膜にかかる電圧を大きくでき、データの書き込み速度が低減するのを抑制できる。
【００２７】
つぎに、このような構造を有する不揮発性半導体記憶装置の製造方法について説明する。図４−１〜図４−１６は、この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である。
【００２８】
まず、シリコン基板１の上にゲート絶縁膜１１と浮遊ゲート電極となる多結晶シリコン膜１２を成膜し、選択ゲート線ＳＧＬ１，ＳＧＬ２とワード線ＷＬの延在方向に隣接する選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２とメモリセルトランジスタＴｒｍとの間を分離するようにパターニングを行い、図示しないＳＴＩを形成する。その後、電極間絶縁膜１３および制御ゲート電極（ワード線）となる多結晶シリコン膜１４を積層する。また、多結晶シリコン膜１４の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１０１を積層形成する。この後、フォトリソグラフィ技術を用いて、積層ゲート構造ＭＧおよびゲート構造ＳＧ１，ＳＧ２を形成するためのレジストパタンを形成し、このレジストパタンをマスクとして、ＲＩＥ（Reactive  Ion  Etching）法によってエッチング加工して、選択ゲート線ＳＧＬ１，ＳＧＬ２とワード線ＷＬに直交する方向に隣接する選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２とメモリセルトランジスタＴｒｍとの間を分離する。これによって、積層ゲート構造ＭＧおよびゲート構造ＳＧ１，ＳＧ２が形成される。なお、電極間絶縁膜１３を多結晶シリコン膜１２上に形成した後、選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のゲート構造ＳＧ１，ＳＧ２形成領域の電極間絶縁膜１３の一部を除去して、開口１３ａが形成される。これによって、電極間絶縁膜１３上に多結晶シリコン膜１４を形成した際に、この開口１３ａ内に多結晶シリコン膜１４が埋め込まれ、多結晶シリコン膜１２と多結晶シリコン膜１４とが電気的に接続可能な状態となる。
【００２９】
その後、分離された各積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２を形成したシリコン基板１上に信頼性を上げるためのシリコン酸化膜２０を形成する。このとき、各積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２の側壁部と、各積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間を被覆するようにシリコン酸化膜２０を形成する。ついで、各積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間、およびゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間にイオン注入処理を行い、活性化させて、メモリセルトランジスタＴｒｍと選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のソース／ドレイン領域に相当する不純物拡散領域１６ａ，１６ｂを形成する。以上によって、図４−１に示される状態のものが得られる。なお、ゲート構造ＳＧ１，ＳＧ２−積層ゲート構造ＭＧ間が空隙部ＡＧ１に相当し、積層ゲート構造ＭＧ−ＭＧ間が空隙部ＡＧ２に相当する。
【００３０】
ついで、積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２を形成したシリコン基板１上に、塗布型絶縁膜であるＳＯＧ（Spin  On  Glass）膜１０２を塗布し、積層ゲート構造ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間を埋め込み、さらにその上部を覆うように形成する（図４−２）。具体的には、まず、ポリシラザン溶液を全体に塗布し、この後、有機溶剤を脱離させるためにアニール処理を行ってシリコン酸化膜に近い状態に置換させて、ＳＯＧ膜１０２を形成する。
【００３１】
その後、積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２の上部のシリコン酸化膜２０が露出するまで、ＣＭＰ（Chemical  Mechanical  Polishing）法によって、ＳＯＧ膜１０２の不要な部分を研磨し、除去する（図４−３）。
【００３２】
ついで、シリコン酸化膜２０を露出させたＳＯＧ膜１０２上にレジスト１０３を塗布し、フォトリソグラフィ技術を用いて、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間以外のメモリセルアレイの部分を覆うようにパターニングを行い、マスクパタンを形成する（図４−４）。続いて、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間に存在するＳＯＧ膜１０２をフッ酸またはフッ酸・フッ化アンモニウム混合溶液などのエッチング液を用いてウエットエッチング法によって選択的に除去する（図４−５）。これによって、レジスト１０３でカバーされた積層ゲート構造ＭＧ−ＭＧ間と積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間のＳＯＧ膜１０２はそのまま残り、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間に存在するＳＯＧ膜１０２のみが除去される。
【００３３】
レジスト１０３を除去した後、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間に不純物拡散領域１６ｃを形成するためのスペーサ膜３１を形成する。スペーサ材としては、ＴＥＯＳ（Tetraethyl  orthosilicate）などのシリコン酸化膜を用いることができる。この場合、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間以外のセルアレイの部分を覆うようにパターニングを行い、マスクパタンを形成した後、所定膜厚で全面にシリコン酸化膜を堆積し、エッチバック処理によってゲート構造ＳＧ１，ＳＧ２の隣接するゲート構造ＳＧ１，ＳＧ２に対向する側の側壁部にのみスペーサ加工を行う。このとき、積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間のシリコン酸化膜２０とＳＯＧ膜１０２が一部除去される。この後、イオン注入法により不純物を隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間のシリコン基板１の表層に注入して熱処理によって活性化させ、不純物拡散領域１６ｃを形成する（図４−６）。
【００３４】
ついで、上記構成の上面全面に所定の厚さのシリコン窒化膜１０４を形成する。すなわち、積層ゲート構造ＭＧ、ゲート構造ＳＧ１，ＳＧ２上およびそれらの間のＳＯＧ膜１０２の上面に形成すると共に、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間のスペーサ膜３１およびシリコン酸化膜２０の表面に形成する。このシリコン窒化膜１０４は、後の工程で実施するＣＭＰ処理のストッパであり、コンタクト形成時のストッパとしても機能する。また、このシリコン窒化膜１０４の上面には、下地に合わせて凹凸が形成される。具体的には、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間と、積層ゲート構造ＭＧ−ＭＧ間に凹部が形成される。その後、シリコン窒化膜１０４上の全面に、塗布型絶縁膜であるＢＰＳＧ膜１０５を形成する（図４−７）。
【００３５】
ついで、ＣＭＰ法によって、シリコン窒化膜１０４をストッパとしてＢＰＳＧ膜１０５を平坦化する（図４−８）。これによって、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間には、ＢＰＳＧ膜１０５が埋め込まれた構造である層間絶縁膜４１が形成される。
【００３６】
ついで、積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２の各上部のシリコン窒化膜１０４，１０１を、ＲＩＥ法を用いて、エッチバックする（図４−９）。これによって、各積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２では、制御ゲート電極である多結晶シリコン膜１４が露出し、各積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間では、積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２の側壁に形成されたシリコン酸化膜２０とＳＯＧ膜１０２とが露出する。
【００３７】
その後、その上面にシリサイド形成用の金属としてニッケル（Ｎｉ）膜をスパッタ法などの成膜法によって形成し、熱処理を行なってサリサイド化を行い、制御ゲート電極を構成する多結晶シリコン膜１４の上部をニッケルシリサイド膜１５とする（図４−１０）。
【００３８】
ついで、フォトリソグラフィ技術によって、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の上面を選択的に覆うようにレジスト１０６をパターニングする（図４−１１）。これによって、積層ゲート構造ＭＧ、ゲート構造ＳＧ１，ＳＧ２の各間に埋め込み形成されているＳＯＧ膜１０２とシリコン酸化膜２０の上面が露出した状態となる。
【００３９】
続いて、レジスト１０６とニッケルシリサイド膜１５をマスクとして用いて、上記した上面が露出した状態のＳＯＧ膜１０２とシリコン酸化膜２０を、ＲＩＥ法によって所定の深さまでエッチングする（図４−１２）。ここでは、ニッケルシリサイド膜１５よりもシリコン酸化膜の方がエッチングされやすい条件で、ＳＯＧ膜１０２とシリコン酸化膜２０の上面が、ニッケルシリサイド膜１５の下面とほぼ一致するまでエッチングを行う。
【００４０】
レジスト１０６を剥離した後、その上面にシリコン酸化膜１０７を被覆性のよい成膜法を用いて形成する（図４−１３）。このシリコン酸化膜１０７は、エッチバックしたＳＯＧ１０２膜とシリコン酸化膜２０の表面と、ニッケルシリサイド膜１５の側面を被覆するように形成する。その後、ＲＩＥ法を用いて、形成したシリコン酸化膜１０７のエッチバックを行う（図４−１４）。これによって、ニッケルシリサイド膜１５の側面にはシリコン酸化膜１０７によるスペーサ膜２１が形成される。また、スペーサ膜２１間には、開口２１ａが形成され、この開口２１ａで下部のＳＯＧ膜１０２が露出された状態となる。
【００４１】
その後、スペーサ膜２１間に形成された開口２１ａからウエットエッチング処理によって、ＳＯＧ膜１０２が除去される（図４−１５）。これによって、ゲート構造ＳＧ１，ＳＧ２−積層ゲート構造ＭＧ間と、積層ゲート構造ＭＧ間に、それぞれ空隙部ＡＧ１，ＡＧ２が形成される。この空隙部ＡＧ１，ＡＧ２は、ＳＯＧ膜１０２が形成されていたニッケルシリサイド膜１５よりも下方に位置する下部空隙部２２と、ニッケルシリサイド膜１５と同じ高さに形成される上部空隙部２３と、からなる。上部空隙部２３の基板面に平行な方向の開口面積は、下部空隙部２２の基板面に平行な方向の開口面積よりも小さくなっている。
【００４２】
この結果、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間は、スペーサ膜３１、シリコン窒化膜１０４、層間絶縁膜４１が埋め込まれた状態となるが、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間および積層ゲート構造ＭＧ−ＭＧ間の側壁部および底部にはシリコン酸化膜２０，２１が形成されるが、他に埋め込み物質が存在しない空隙部ＡＧ１，ＡＧ２が形成された状態となる。
【００４３】
ついで、上記構成の上面に、シリコン酸化膜として層間絶縁膜４２を、埋め込み性が悪い条件で堆積する（図４−１６）。たとえば、ＴＥＯＳ膜をプラズマＣＶＤ法によって形成することができる。このとき、埋め込み性が悪い条件で堆積するとともに、空隙部ＡＧ１，ＡＧ２における下部空隙部２２の開口面積に比べて上部空隙部２３の開口面積の方が狭いので、成膜中に空隙部ＡＧ１，ＡＧ２にＴＥＯＳ膜がほとんど埋め込まれない状態で、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間および積層ゲート構造ＭＧ−ＭＧ間の上部に層間絶縁膜４２を形成することができる。その結果、空隙部ＡＧ１，ＡＧ２は、内部に空気が存在する状態で上面を層間絶縁膜４２で閉塞されたエアギャップ構造として形成される。
【００４４】
この後、図３に示したように、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間のそれぞれに、フォトリソグラフィ処理により、コンタクトプラグ４５，４６を形成する。つまり、コンタクトホール形成用のレジストパタンを形成し、層間絶縁膜４２の上面から、層間絶縁膜４１、シリコン窒化膜１０４、シリコン酸化膜２０およびゲート絶縁膜１１を貫通してシリコン基板１の表面を露出するようにエッチングを行ない、コンタクトホールを形成する。この後、コンタクトプラグ用の導体材料を、コンタクトホール内を埋め込むように堆積させ、ＣＭＰ処理などによりコンタクトホール内以外の部分の導体材料を除去してコンタクトプラグ４５，４６を埋め込み形成する。
【００４５】
この場合、コンタクトプラグ４５，４６として、先にチタン（Ｔｉ）膜や、窒化チタン（ＴｉＮ）膜などの導電性材料をバリアメタル膜として薄く成膜し、この後、タングステン（Ｗ）や銅（Ｃｕ）などの導電性材料を埋め込むように形成する構成としてもよい。以後、図示はしないが、この上層への多層配線プロセスが行なわれてメモリのチップとして形成される。
【００４６】
なお、上述した説明では、積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２の制御ゲート電極の上部にシリサイド膜としてニッケルシリサイド膜１５を形成した場合を例に挙げたが、シリサイド膜を形成する金属は、Ｃｏ，Ｐｔ，Ｔｉ，Ｔａ，Ｗを用いることでも同様の効果を得ることができる。また、浮遊ゲート電極または制御ゲート電極に使用した多結晶シリコン膜１２，１４として、アモルファスシリコン膜を用いることもできる。さらに、電極間絶縁膜１３は、ＯＮＯ膜以外に、ＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitride）膜を用いることもできる。また、電極間絶縁膜１３は、中央にアルミニウム膜やハフニウム膜を使用することもできる。さらに、ワード線ＷＬの形成工程では、側壁転写技術により通常のリソグラフィ処理では得られない微細な幅寸法を有するパターンを形成してエッチング処理をするようにしてもよい。
【００４７】
この実施の形態によれば、制御ゲート電極にニッケルシリサイド膜１５を形成した後、ワード線ＷＬ間のＳＯＧ膜１０２を所定の深さだけ除去し、その上に積層ゲート構造間に形成したシリコン酸化膜２０よりも厚いシリコン酸化膜１０７を形成し、エッチバックによってＳＯＧ膜１０２の上面が露出するように、ワード線ＷＬ間のシリコン酸化膜１０７に開口２１ａを形成し、この開口２１ａからＳＯＧ膜１０２を除去するようにしたので、上部の方が開口面積の小さい空隙部ＡＧ１，ＡＧ２を形成することができる。その結果、その後に行われるプラズマＣＶＤ法による層間絶縁膜４２の形成時に、空隙部ＡＧ１，ＡＧ２に落ち込む層間絶縁膜４２を構成するシリコン酸化膜の量を、上部の開口面積が小さくなっていない空隙部上にシリコン酸化膜を形成する場合に比して少なくすることができ、より完全な中空構造を達成することができるという効果を有する。
【００４８】
また、この第１の実施の形態によれば、空隙部ＡＧ１，ＡＧ２内に落ち込むシリコン酸化膜の量が従来の構造に比して少なくなるので、積層ゲート構造間の容量を小さくすることができるという効果も有する。
【図面の簡単な説明】
【００４９】
【図１】ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【図２】メモリセル領域の一部のレイアウトパターンを示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４−１】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１）。
【図４−２】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その２）。
【図４−３】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その３）。
【図４−４】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その４）。
【図４−５】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その５）。
【図４−６】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その６）。
【図４−７】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その７）。
【図４−８】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その８）。
【図４−９】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その９）。
【図４−１０】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１０）。
【図４−１１】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１１）。
【図４−１２】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１２）。
【図４−１３】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１３）。
【図４−１４】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１４）。
【図４−１５】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１５）。
【図４−１６】この実施の形態による不揮発性半導体記憶装置の製造方法の一例を模式的に示す断面図である（その１６）。
【符号の説明】
【００５０】
１…シリコン基板、１１…ゲート絶縁膜、１２，１４…多結晶シリコン膜、１３…電極間絶縁膜、１３ａ…開口、１５…ニッケルシリサイド膜、１６ａ，１６ｂ，１６ｃ…不純物拡散領域、２０，１０７…シリコン酸化膜、２１…シリコン酸化膜（スペーサ膜）、２２…下部空隙部、２３…上部空隙部、３１…スペーサ膜、４１，４２…層間絶縁膜、４５，４６…コンタクトプラグ、１０１，１０４…シリコン窒化膜、１０２…ＳＯＧ膜、１０３，１０６…レジスト、１０５…ＢＰＳＧ膜、ＡＧ１，ＡＧ２…空隙部、ＭＧ…積層ゲート構造、ＳＧ１，ＳＧ２…ゲート構造、Ｔｒｍ…メモリセルトランジスタ、Ｔｒｓ１，Ｔｒｓ２…選択ゲートトランジスタ、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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【図４−１０】
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【図４−１１】
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【図４−１２】
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【図４−１３】
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【図４−１４】
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【図４−１５】
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【図４−１６】
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