(57)【要約】【課題】シリコン層におけるトレンチの近傍に熱処理に起因する結晶欠陥が発生することを防止できる、半導体装置の製造方法および半導体装置を提供する。【解決手段】ＬＯＣＯＳ法（熱酸化法）により、シリコン層５の表面にＬＯＣＯＳ酸化膜６が形成される。そして、シリコン層５に不純物が導入されることにより、シリコン層５にソース領域１２およびドレイン領域１３が形成される。その後、ＬＯＣＯＳ酸化膜６およびシリコン層５が連続して掘り下げられることにより、トレンチ７が形成されて、素子形成領域１０が絶縁分離される。【選択図】図２Ｆ
2010103242.tif 000002
【特許請求の範囲】
【請求項１】
ＬＯＣＯＳ法により、シリコン層の表面にＬＯＣＯＳ酸化膜を形成する工程と、
前記シリコン層に不純物を導入することにより、前記シリコン層に不純物領域を形成する工程と、
前記ＬＯＣＯＳ酸化膜および前記不純物領域の形成後、前記ＬＯＣＯＳ酸化膜および前記シリコン層を連続して掘り下げることにより、前記不純物領域の絶縁分離のためのトレンチを形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記トレンチの側面上にトレンチ酸化膜を形成する工程をさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ酸化膜は、熱酸化法により形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記トレンチ酸化膜は、ＴＥＯＳ−ＣＶＤ法により形成される、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記ＬＯＣＯＳ酸化膜および前記不純物領域の形成後、前記トレンチの形成に先立ち、前記シリコン層上にＳｉＮからなるＳｉＮ層およびＳｉＯ２からなるＳｉＯ２層をこの順に積層する工程と、
フォトリソグラフィおよびエッチングにより、前記ＳｉＮ層および前記ＳｉＯ２層に前記ＬＯＣＯＳ酸化膜の表面を選択的に露出させる開口を形成する工程とをさらに含み、
前記開口の形成後に、前記ＳｉＮ層および前記ＳｉＯ２層をマスクとするエッチングにより、前記トレンチが形成される、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記マスクを利用して、前記トレンチ内にポリシリコンを堆積させ、前記トレンチをポリシリコンで埋め尽くす工程と、
前記トレンチがポリシリコンで埋め尽くされた後、エッチバックにより、前記ＳｉＯ２層を除去する工程とをさらに含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ＳｉＯ２層の除去後、前記ＳｉＮ層を除去する工程と、
前記ＳｉＮ層の除去後、前記シリコン層上にＳｉＯ２からなる層間絶縁膜を形成する工程とをさらに含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ＳｉＯ２層の除去後、前記ＳｉＮ層上にＳｉＯ２からなる層間絶縁膜を形成する工程をさらに含む、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ＬＯＣＯＳ酸化膜および前記不純物領域の形成後、前記トレンチの形成に先立ち、前記シリコン層上にＳｉＯ２からなるＳｉＯ２層を積層する工程と、
フォトリソグラフィおよびエッチングにより、前記ＳｉＯ２層に前記ＬＯＣＯＳ酸化膜の表面を選択的に露出させる開口を形成する工程とをさらに含み、
前記開口の形成後に、前記ＳｉＯ２層をマスクとするエッチングにより、前記トレンチが形成される、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記マスクを利用して、前記トレンチ内にポリシリコンを堆積させ、前記トレンチをポリシリコンで埋め尽くす工程と、
前記トレンチがポリシリコンで埋め尽くされた後、前記ＳｉＯ２層の表面を平坦化する工程とをさらに含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記マスクを利用して、前記トレンチ内にポリシリコンを堆積させ、前記トレンチをポリシリコンで埋め尽くす工程と、
前記トレンチがポリシリコンで埋め尽くされた後、エッチバックにより、前記ＳｉＯ２層を除去する工程と、
前記ＳｉＯ２層の除去後、前記シリコン層上にＳｉＯ２からなる層間絶縁膜を形成する工程とをさらに含む、請求項９に記載の半導体装置の製造方法。
【請求項１２】
シリコン層と、
前記シリコン層の表面に選択的に形成されたＬＯＣＯＳ酸化膜と、
前記シリコン層に不純物を導入することにより形成された不純物領域と、
前記ＬＯＣＯＳ酸化膜および前記シリコン層を連続して掘り下げることにより形成され、前記不純物領域の絶縁分離のためのトレンチとを含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの高耐圧素子と他の素子とを電気的に分離する素子分離技術として、ＤＴＩ（Deep Trench Isolation）技術が知られている。
図９は、ＤＴＩ技術が採用された半導体装置の構造を示す模式的な断面図である。
半導体装置１０１は、厚膜ＳＯＩ（Silicon On Insulator）基板１０２を備えている。厚膜ＳＯＩ基板１０２は、シリコン基板１０３上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０４を介して、Ｓｉ（シリコン）からなるＮ型のエピタキシャル層１０５を積層した構造を有している。
【０００３】
エピタキシャル層１０５には、環状のディープトレンチ１０６が層厚方向に貫通して形成されている。ディープトレンチ１０６の側面上には、ＳｉＯ２からなる酸化膜１０７が形成されている。そして、ディープトレンチ１０６内は、酸化膜１０７を介して、ポリシリコン１０８で埋め尽くされている。これにより、ディープトレンチ１０６に囲まれる領域は、その周囲から絶縁分離された素子形成領域１０９となっている。
【０００４】
素子形成領域１０９におけるエピタキシャル層１０５の表面には、ＬＯＣＯＳ酸化膜１１０が選択的に形成されている。また、素子形成領域１０９には、高耐圧素子（たとえば、ＭＯＳＦＥＴ）１１１およびフローティングキャパシタ１１２が形成されている。また、厚膜ＳＯＩ基板１０２上は、ＳｉＯ２からなる層間絶縁膜１１３により覆われている。
半導体装置１０１の形成に際しては、まず、トレンチ１０６が形成され、このトレンチ１０６内に酸化膜１０７を介してポリシリコン１０８が埋設される。これにより、素子形成領域１０９がその周囲から絶縁分離される。その後、ＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子形成領域１０９におけるエピタキシャル層１０５の表面にＬＯＣＯＳ酸化膜１１０が形成される。そして、イオン注入法により、素子形成領域におけるエピタキシャル層１０５の表層部に不純物が選択的に注入され、ＰチャネルＭＯＳＦＥＴ１１１のソース領域およびドレイン領域などの不純物領域が形成される。
【特許文献１】特開２００６−１８６３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＬＯＣＯＳ酸化膜１１０の形成時には、熱処理が行われる。また、不純物領域の形成時には、エピタキシャル層１０５に注入された不純物を活性化するための熱処理が行われる。熱処理が行われると、エピタキシャル層１０５と酸化膜１０７との材質の相違に起因する応力（ストレス）がエピタキシャル層１０５におけるトレンチ１０６の上端近傍および下端近傍に集中する。そのため、熱処理が繰り返し行われると、エピタキシャル層１０５におけるトレンチ１０６の上端近傍および下端近傍に、ストレスの集中による結晶欠陥１１４が生じるおそれがある。
【０００６】
そこで、本発明の目的は、シリコン層におけるトレンチの近傍に熱処理に起因する結晶欠陥が発生することを防止できる、半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための請求項１記載の発明は、ＬＯＣＯＳ法により、シリコン層の表面にＬＯＣＯＳ酸化膜を形成する工程と、前記シリコン層に不純物を導入することにより、前記シリコン層に不純物領域を形成する工程と、前記ＬＯＣＯＳ酸化膜および前記不純物領域の形成後、前記ＬＯＣＯＳ酸化膜および前記シリコン層を連続して掘り下げることにより、前記不純物領域の絶縁分離のためのトレンチを形成する工程とを含む、半導体装置の製造方法である。
【０００８】
この方法によれば、シリコン層の表面にＬＯＣＯＳ酸化膜が形成され、シリコン層に不純物領域が形成された後、ＬＯＣＯＳ酸化膜およびシリコン層を連続して掘り下がるトレンチが形成される。すなわち、トレンチの形成に先立ち、ＬＯＣＯＳ酸化膜および不純物領域が形成される。ＬＯＣＯＳ酸化膜および不純物領域の形成のための熱処理がトレンチの形成前に完了しているので、シリコン層におけるトレンチの近傍に、それらの熱処理によるストレス（熱ストレス）が加わることがない。よって、シリコン層におけるトレンチの近傍に熱ストレスに起因する結晶欠陥が生じることを防止できる。
【０００９】
請求項２に記載のように、前記トレンチの側面上にトレンチ酸化膜を形成する工程が行われてもよい。
その場合、請求項３，４に記載のように、トレンチ酸化膜は、熱酸化法またはＴＥＯＳ−ＣＶＤ法により形成されてもよいし、熱酸化法およびＴＥＯＳ−ＣＶＤ法の組合せにより形成されてもよい。ＴＥＯＳ−ＣＶＤ法では、熱酸化法と比較して、相対的に低い温度でＳｉＯ２を形成することができる。したがって、トレンチ酸化膜が比較的厚く形成される場合には、ＴＥＯＳ−ＣＶＤ法単独または熱酸化法およびＴＥＯＳ−ＣＶＤ法の組合せによりトレンチ酸化膜が形成されることが好ましい。これにより、トレンチ酸化膜の形成時に、シリコン層におけるトレンチの近傍に熱ストレスによる結晶欠陥が生じることを防止できる。
【００１０】
請求項５に記載のように、前記ＬＯＣＯＳ酸化膜および前記不純物領域の形成後、前記トレンチの形成に先立ち、前記シリコン層上にＳｉＮからなるＳｉＮ層およびＳｉＯ２からなるＳｉＯ２層をこの順に積層する工程と、フォトリソグラフィおよびエッチングにより、前記ＳｉＮ層および前記ＳｉＯ２層に前記ＬＯＣＯＳ酸化膜の表面を選択的に露出させる開口を形成する工程とが行われ、前記開口の形成後に、前記ＳｉＮ層および前記ＳｉＯ２層をマスクとするエッチングにより、前記トレンチが形成されてもよい。
【００１１】
さらに、請求項６に記載のように、前記マスクを利用して、前記トレンチ内にポリシリコンを堆積させ、前記トレンチをポリシリコンで埋め尽くす工程と、前記トレンチがポリシリコンで埋め尽くされた後、エッチバックにより、前記ＳｉＯ２層を除去する工程とが行われてもよい。
ＳｉＯ２層をエッチバックにより除去する場合、ＳｉＯ２層の一部がＳｉＮ層上に残留することがある。
【００１２】
そこで、請求項７に記載のように、前記ＳｉＯ２層の除去後、前記ＳｉＮ層を除去する工程と、前記ＳｉＮ層の除去後、前記シリコン層上にＳｉＯ２からなる層間絶縁膜を形成する工程とがさらに行われてもよい。ＳｉＯ２層の除去後にＳｉＮ層が除去されることにより、ＳｉＮ層とともにそのＳｉＮ層上に残留しているＳｉＯ２層を除去することができる。その後、シリコン層上に層間絶縁膜が形成されることにより、シリコン層をＳｉＯ２からなる単層の層間絶縁膜で良好に被覆することができる。
【００１３】
また、請求項８に記載のように、前記ＳｉＯ２層の除去後、前記ＳｉＮ層が除去されずに、前記ＳｉＮ層上にＳｉＯ２からなる層間絶縁膜が形成されてもよい。ＳｉＮ層上にＳｉＯ２層の一部が残留していても、層間絶縁膜が形成されると、その残留しているＳｉＯ２層の一部と層間絶縁膜とが一体化される。そして、ＳｉＮ層も絶縁性を有しているので、ＳｉＮ層がシリコン層と層間絶縁膜との間に介在されていても、層間絶縁膜上に形成される配線などとシリコン層との絶縁に問題は生じない。その一方で、ＳｉＮ層を除去する工程が省略されるので、半導体装置の製造工程の簡素化を達成することができる。
【００１４】
また、請求項９に記載のように、前記ＬＯＣＯＳ酸化膜および前記不純物領域の形成後、前記トレンチの形成に先立ち、前記シリコン層上にＳｉＯ２からなるＳｉＯ２層を積層する工程と、フォトリソグラフィおよびエッチングにより、前記ＳｉＯ２層に前記ＬＯＣＯＳ酸化膜の表面を選択的に露出させる開口を形成する工程とが行われ、前記開口の形成後に、前記ＳｉＯ２層をマスクとするエッチングにより、前記トレンチが形成されてもよい。
【００１５】
この場合、請求項１０に記載のように、前記マスクを利用して、前記トレンチ内にポリシリコンを堆積させ、前記トレンチをポリシリコンで埋め尽くす工程と、前記トレンチがポリシリコンで埋め尽くされた後、前記ＳｉＯ２層の表面を平坦化する工程とが行われてもよい。
また、請求項１１に記載のように、前記マスクを利用して、前記トレンチ内にポリシリコンを堆積させ、前記トレンチをポリシリコンで埋め尽くす工程と、前記トレンチがポリシリコンで埋め尽くされた後、エッチバックにより、前記ＳｉＯ２層を除去する工程と、前記ＳｉＯ２層の除去後、前記シリコン層上にＳｉＯ２からなる層間絶縁膜を形成する工程とが行われてもよい。
【００１６】
請求項１に記載の製造方法により、請求項１２に記載の半導体装置を製造することができる。この半導体装置は、シリコン層と、前記シリコン層の表面に選択的に形成されたＬＯＣＯＳ酸化膜と、前記シリコン層に不純物を導入することにより形成された不純物領域と、前記ＬＯＣＯＳ酸化膜および前記シリコン層を連続して掘り下げることにより形成され、前記不純物領域の絶縁分離のためのトレンチとを備えている。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、シリコン基板３上に、ＳｉＯ２からなるＢＯＸ層４を介して、ＳｉからなるＮ型のシリコン層５を積層した構造を有している。シリコン層５の表面には、ＬＯＣＯＳ酸化膜６が選択的に形成されている。
【００１８】
厚膜ＳＯＩ基板２には、環状のトレンチ７が形成されている。トレンチ７は、ＬＯＣＯＳ酸化膜６およびシリコン層５をＬＯＣＯＳ酸化膜６の表面から掘り下げて形成され、シリコン層５を貫通している。トレンチ７の側面上には、ＳｉＯ２からなるトレンチ酸化膜８が形成されている。そして、トレンチ７内は、トレンチ酸化膜８を介して、ポリシリコン９により埋め尽くされている。これにより、トレンチ７に囲まれる領域は、トレンチ酸化膜８により、その周囲から絶縁分離（誘電体分離）された素子形成領域１０となっている。
【００１９】
素子形成領域１０には、たとえば、ＰチャネルＭＯＳＦＥＴ１１が形成されている。具体的には、素子形成領域１０におけるシリコン層５の表層部に、Ｐ型のソース領域１２およびＰ型のドレイン領域１３が互いに間隔を空けて形成されている。ソース領域１２およびドレイン領域１３の間におけるシリコン層５の表面には、ＬＯＣＯＳ酸化膜６がソース領域１２と間隔を空けて形成されている。そして、そのＬＯＣＯＳ酸化膜６とソース領域１２との間におけるシリコン層５の表面上には、ゲート酸化膜（図示せず）を介して、金属材料からなるゲート電極１４が形成されている。ゲート電極１４の一部は、ＬＯＣＯＳ酸化膜６上に乗り上げ、フィールドプレートとして機能する。また、ゲート電極１４の側面は、サイドウォール１５により覆われている。
【００２０】
また、素子形成領域１０には、フローティングキャパシタ１６が形成されている。具体的には、素子形成領域１０において、ＰチャネルＭＯＳＦＥＴ１１の側方のＬＯＣＯＳ酸化膜６上には、金属材料からなる下部電極１７が形成されている。下部電極１７上には、絶縁膜１８および金属材料からなる上部電極１９がこの順に積層されている。また、下部電極１７および上部電極１９の各側面は、サイドウォール２０により覆われている。
【００２１】
そして、シリコン層５の表面上には、ＳｉＯ２からなる層間絶縁膜２１が積層されている。
図２Ａ〜２Ｌは、図１に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、ＢＯＸ層４を有するシリコン基板３が用意され、エピタキシャル成長法により、ＢＯＸ層４上にシリコン層５が形成される。
【００２２】
次いで、図２Ｂに示すように、ＬＯＣＯＳ法により、シリコン層５上に、ＬＯＣＯＳ酸化膜６が形成される。具体的には、シリコン層５上に、ＬＯＣＯＳ酸化膜６が形成されるべき部分を選択的に露出させる開口を有するマスク２２が形成される。そして、シリコン層５におけるマスク２２の開口から露出する部分が熱酸化されることにより、ＬＯＣＯＳ酸化膜６が形成される。ＬＯＣＯＳ酸化膜６の形成後、マスク２２は除去される。
【００２３】
次に、図２Ｃに示すように、シリコン層５上に、ソース領域１２およびドレイン領域１３が形成されるべき部分を選択的に露出させる開口を有するマスク２３が形成される。そして、イオン注入法により、マスク２３を介して、シリコン層５の表層部にＰ型の不純物が注入される。このシリコン層５の表層部に注入された不純物が熱処理によって活性化されることにより、ソース領域１２およびドレイン領域１３が形成される。ソース領域１２およびドレイン領域１３の形成後、マスク２３は除去される。
【００２４】
その後、図２Ｄに示すように、シリコン層５およびＬＯＣＯＳ酸化膜６上において、素子形成領域１０（図１参照）となるべき部分に、ＰチャネルＭＯＳＦＥＴ１１のゲート電極１４およびフローティングキャパシタ１６が形成される。
次いで、図２Ｅに示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、シリコン層５上に、ＳｉＮ（窒化シリコン）からなるＳｉＮ層２４およびＳｉＯ２からなるＳｉＯ２層２５がシリコン層５側からこの順に積層される。
【００２５】
そして、図２Ｆに示すように、フォトリソグラフィおよびエッチングにより、ＳｉＮ層２４、ＳｉＯ２層２５およびＬＯＣＯＳ酸化膜６が選択的に除去され、ＳｉＮ層２４、ＳｉＯ２層２５およびＬＯＣＯＳ酸化膜６にシリコン層５の表面の一部を露出させる開口２６が貫通形成される。
その後、図２Ｇに示すように、開口２６が形成されたＳｉＮ層２４、ＳｉＯ２層２５およびＬＯＣＯＳ酸化膜６を介して、シリコン層５がエッチングされる。これにより、シリコン層５に、開口２６と連通するトレンチ７が形成される。シリコン層５のエッチングは、ＢＯＸ層４が露出した時点で停止される。
【００２６】
次に、図２Ｈに示すように、熱酸化法により、トレンチ７の側面上に、トレンチ酸化膜８が形成される。
その後、図２Ｉに示すように、ＣＶＤ法により、トレンチ７内を含むＳｉＯ２層２５上に、ポリシリコン９が堆積される。このポリシリコン９は、トレンチ７を埋め尽くし、ＳｉＯ２層２５の表面を覆いつくすような厚さに形成される。
【００２７】
次いで、ポリシリコン９がエッチバック（全面ドライエッチング）される。このエッチバックにより、図２Ｊに示すように、トレンチ７上のみにポリシリコン９が残される。
その後、エッチバックにより、ＳｉＯ２層２５が除去される。これにより、図２Ｋに示すように、ＳｉＮ層２４の表面が露出する。このとき、ＳｉＮ層２４における段差部分に、ＳｉＯ２層２５の残渣２７がわずかに残留する。
【００２８】
その後、図２Ｌに示すように、ウェットエッチングにより、ＳｉＮ層２４がその段差部分に残留した残渣２７とともに除去される。そして、ＣＶＤ法により、シリコン層５上に、ＳｉＯ２からなる層間絶縁膜２１が積層される。これにより、図１に示す半導体装置１が得られる。
以上のように、ＬＯＣＯＳ酸化膜６およびソース領域１２およびドレイン領域１３の形成のための熱処理がトレンチ７の形成前に完了しているので、シリコン層５におけるトレンチ７の近傍に、それらの熱処理によるストレス（熱ストレス）が加わることがない。よって、シリコン層５におけるトレンチ７の近傍に熱ストレスに起因する結晶欠陥が生じることを防止できる。
【００２９】
トレンチ酸化膜８は、熱酸化法に限らず、ＴＥＯＳ−ＣＶＤ法により形成されてもよいし、熱酸化法およびＴＥＯＳ−ＣＶＤ法の組合せにより形成されてもよい。ＴＥＯＳ−ＣＶＤ法では、熱酸化法と比較して、相対的に低い温度でＳｉＯ２を形成することができる。したがって、トレンチ酸化膜８が比較的厚く形成される場合には、ＴＥＯＳ−ＣＶＤ法単独または熱酸化法およびＴＥＯＳ−ＣＶＤ法の組合せによりトレンチ酸化膜８が形成されることが好ましい。たとえば、熱酸化法により、相対的に小さい厚さ（たとえば、６５ｎｍ）の酸化膜を形成した後、この酸化膜上に、ＴＥＯＳ−ＣＶＤ法により、相対的に大きい厚さ（たとえば、６６０ｎｍ）のＴＥＯＳ膜を積層することにより形成されてもよい。これにより、トレンチ酸化膜８の形成時に、シリコン層５におけるトレンチ７の近傍に熱ストレスによる結晶欠陥が生じることを防止できる。
【００３０】
また、ＳｉＯ２層２５がエッチバックにより除去されると、ＳｉＯ２層２５の一部が残渣２７としてＳｉＮ層２４上に残留する。ＳｉＯ２層２５の除去後にＳｉＮ層２４が除去されることにより、ＳｉＮ層２４とともにそのＳｉＮ層２４上に残留しているＳｉＯ２層２５の残渣２７を除去することができる。その後、シリコン層５上に層間絶縁膜２１が形成されることにより、シリコン層５をＳｉＯ２からなる単層の層間絶縁膜２１で良好に被覆することができる。
【００３１】
図３Ａ〜３Ｋは、図１に示す半導体装置の他の製造方法を工程順に示す図解的な断面図である。
まず、図３Ａに示すように、ＢＯＸ層４を有するシリコン基板３が用意され、エピタキシャル成長法により、ＢＯＸ層４上にシリコン層５が形成される。
次いで、図３Ｂに示すように、ＬＯＣＯＳ法により、シリコン層５上に、ＬＯＣＯＳ酸化膜６が形成される。具体的には、シリコン層５上に、ＬＯＣＯＳ酸化膜６が形成されるべき部分を選択的に露出させる開口を有するマスク２２が形成される。そして、シリコン層５におけるマスク２２の開口から露出する部分が熱酸化されることにより、ＬＯＣＯＳ酸化膜６が形成される。ＬＯＣＯＳ酸化膜６の形成後、マスク２２は除去される。
【００３２】
次に、図３Ｃに示すように、シリコン層５上に、ソース領域１２およびドレイン領域１３が形成されるべき部分を選択的に露出させる開口を有するマスク２３が形成される。そして、イオン注入法により、マスク２３を介して、シリコン層５の表層部にＰ型の不純物が注入される。このシリコン層５の表層部に注入された不純物が熱処理によって活性化されることにより、ソース領域１２およびドレイン領域１３が形成される。ソース領域１２およびドレイン領域１３の形成後、マスク２３は除去される。
【００３３】
その後、図３Ｄに示すように、シリコン層５およびＬＯＣＯＳ酸化膜６上において、素子形成領域１０（図１参照）となるべき部分に、ＰチャネルＭＯＳＦＥＴ１１およびフローティングキャパシタ１６が形成される。
次いで、図３Ｅに示すように、ＬＰＣＶＤ法により、シリコン層５上に、ＳｉＯ２からなるＳｉＯ２層２５が積層される。
【００３４】
そして、図３Ｆに示すように、フォトリソグラフィおよびエッチングにより、ＳｉＯ２層２５およびＬＯＣＯＳ酸化膜６が選択的に除去され、ＳｉＯ２層２５およびＬＯＣＯＳ酸化膜６にシリコン層５の表面の一部を露出させる開口２６が貫通形成される。
その後、図３Ｇに示すように、開口２６が形成されたＳｉＯ２層２５およびＬＯＣＯＳ酸化膜６を介して、シリコン層５がエッチングされる。これにより、シリコン層５に、開口２６と連通するトレンチ７が形成される。シリコン層５のエッチングは、ＢＯＸ層４が露出した時点で停止される。
【００３５】
次に、図３Ｈに示すように、たとえば、熱酸化法により、トレンチ７の側面上に、トレンチ酸化膜８が形成される。
その後、図３Ｉに示すように、ＣＶＤ法により、トレンチ７内を含むＳｉＯ２層２５上に、ポリシリコン９が堆積される。このポリシリコン９は、トレンチ７を埋め尽くし、ＳｉＯ２層２５の表面を覆いつくすような厚さに形成される。
【００３６】
次いで、ポリシリコン９がエッチバック（全面ドライエッチング）される。このエッチバックにより、図３Ｊに示すように、トレンチ７上のみにポリシリコン９が残される。
その後、エッチバックにより、ＳｉＯ２層２５が除去される。これにより、図３Ｋに示すように、シリコン層５の表面が露出する。このとき、サイドウォール１５，２０の側方などに、ＳｉＯ２層２５の残渣２７がわずかに残留する。
【００３７】
その後、ＣＶＤ法により、シリコン層５上に、層間絶縁膜２１が積層される。これにより、図１に示す半導体装置１が得られる。シリコン層５上における段差部分に残留する残渣２７は、層間絶縁膜２１と同じＳｉＯ２からなるので、層間絶縁膜２１の形成に伴って実質的に一体となる。
この方法によれば、ＬＯＣＯＳ酸化膜６、ＰチャネルＭＯＳＦＥＴ１１およびフローティングキャパシタ１６を含むシリコン層５上に、図２Ａ〜２Ｌに示すＳｉＮ層２４を形成する必要がないので、半導体装置１の製造工程数の低減を図ることができる。
【００３８】
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
図４は、本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置３１は、厚膜ＳＯＩ基板３２を備えている。厚膜ＳＯＩ基板３２は、シリコン基板３３上に、ＳｉＯ２からなるＢＯＸ層３４を介して、ＳｉからなるＮ型のシリコン層３５を積層した構造を有している。シリコン層３５の表面には、ＬＯＣＯＳ酸化膜３６が選択的に形成されている。
【００３９】
厚膜ＳＯＩ基板２には、環状のトレンチ３７が形成されている。トレンチ３７は、ＬＯＣＯＳ酸化膜３６およびシリコン層３５をＬＯＣＯＳ酸化膜３６の表面から掘り下げて形成され、シリコン層３５を貫通している。トレンチ３７の側面上には、ＳｉＯ２からなるトレンチ酸化膜３８が形成されている。そして、トレンチ３７内は、トレンチ酸化膜３８を介して、ポリシリコン３９により埋め尽くされている。これにより、トレンチ３７に囲まれる領域は、トレンチ酸化膜３８により、その周囲から絶縁分離（誘電体分離）された素子形成領域４０となっている。
【００４０】
素子形成領域４０には、たとえば、ＰチャネルＭＯＳＦＥＴ４１が形成されている。具体的には、素子形成領域４０におけるシリコン層３５の表層部に、Ｐ型のソース領域４２およびＰ型のドレイン領域４３が互いに間隔を空けて形成されている。ソース領域４２およびドレイン領域４３の間におけるシリコン層３５の表面には、ＬＯＣＯＳ酸化膜３６がソース領域４２と間隔を空けて形成されている。そして、そのＬＯＣＯＳ酸化膜３６とソース領域４２との間におけるシリコン層３５の表面上には、ゲート酸化膜（図示せず）を介して、金属材料からなるゲート電極４４が形成されている。ゲート電極４４の一部は、ＬＯＣＯＳ酸化膜３６上に乗り上げ、フィールドプレートとして機能する。また、ゲート電極４４の側面は、サイドウォール４５により覆われている。
【００４１】
また、素子形成領域４０には、フローティングキャパシタ４６が形成されている。具体的には、素子形成領域４０において、ＰチャネルＭＯＳＦＥＴ４１の側方のＬＯＣＯＳ酸化膜３６上には、金属材料からなる下部電極４７が形成されている。下部電極４７上には、絶縁膜４８および金属材料からなる上部電極４９がこの順に積層されている。また、下部電極４７および上部電極４９の各側面は、サイドウォール５０により覆われている。
【００４２】
そして、シリコン層３５の表面上には、ＳｉＮからなるＳｉＮ層５１が積層されている。ＳｉＮ層５１には、トレンチ３７内に埋設されたポリシリコン３９と対向する部分に、開口５２が貫通形成されている。そして、ＳｉＮ層５１上およびポリシリコン３９上には、ＳｉＯ２からなる層間絶縁膜５３が積層されている。
図５Ａ〜５Ｋは、図４に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
【００４３】
まず、図５Ａに示すように、ＢＯＸ層３４を有するシリコン基板３３が用意され、エピタキシャル成長法により、ＢＯＸ層３４上にシリコン層３５が形成される。
次いで、図５Ｂに示すように、ＬＯＣＯＳ法により、シリコン層３５上に、ＬＯＣＯＳ酸化膜３６が形成される。具体的には、シリコン層３５上に、ＬＯＣＯＳ酸化膜３６が形成されるべき部分を選択的に露出させる開口を有するマスク５４が形成される。そして、シリコン層３５におけるマスク５４の開口から露出する部分が熱酸化されることにより、ＬＯＣＯＳ酸化膜３６が形成される。ＬＯＣＯＳ酸化膜３６の形成後、マスク５４は除去される。
【００４４】
次に、図５Ｃに示すように、シリコン層３５上に、ソース領域４２およびドレイン領域４３が形成されるべき部分を選択的に露出させる開口を有するマスク５５が形成される。そして、イオン注入法により、マスク５５を介して、シリコン層３５の表層部にＰ型の不純物が注入される。このシリコン層３５の表層部に注入された不純物が熱処理によって活性化されることにより、ソース領域４２およびドレイン領域４３が形成される。ソース領域４２およびドレイン領域４３の形成後、マスク５５は除去される。
【００４５】
その後、図５Ｄに示すように、シリコン層３５およびＬＯＣＯＳ酸化膜３６上において、素子形成領域４０（図４参照）となるべき部分に、ＰチャネルＭＯＳＦＥＴ４１のゲート電極４４およびフローティングキャパシタ４６が形成される。
次いで、図５Ｅに示すように、ＬＰＣＶＤ法により、シリコン層３５上に、ＳｉＮからなるＳｉＮ層５１およびＳｉＯ２からなるＳｉＯ２層５６がシリコン層３５側からこの順に積層される。
【００４６】
そして、図５Ｆに示すように、フォトリソグラフィおよびエッチングにより、ＳｉＮ層５１、ＳｉＯ２層５６およびＬＯＣＯＳ酸化膜３６が選択的に除去され、ＳｉＮ層５１、ＳｉＯ２層５６およびＬＯＣＯＳ酸化膜３６にシリコン層３５の表面の一部を露出させる開口５２が貫通形成される。
その後、図５Ｇに示すように、開口５２が形成されたＳｉＮ層５１、ＳｉＯ２層５６およびＬＯＣＯＳ酸化膜３６を介して、シリコン層３５がエッチングされる。これにより、シリコン層３５に、開口５２と連通するトレンチ３７が形成される。シリコン層３５のエッチングは、ＢＯＸ層３４が露出した時点で停止される。
【００４７】
次に、図５Ｈに示すように、たとえば、熱酸化法により、トレンチ３７の側面上に、トレンチ酸化膜３８が形成される。トレンチ酸化膜３８は、トレンチ酸化膜８と同様に、熱酸化法に限らず、ＴＥＯＳ−ＣＶＤ法により形成されてもよいし、熱酸化法およびＴＥＯＳ−ＣＶＤ法の組み合わせにより形成されてもよい。
その後、図５Ｉに示すように、ＣＶＤ法により、トレンチ３７内を含むＳｉＯ２層５６上に、ポリシリコン３９が堆積される。このポリシリコン３９は、トレンチ３７を埋め尽くし、ＳｉＯ２層５６の表面を覆いつくすような厚さに形成される。
【００４８】
次いで、ポリシリコン３９がエッチバック（全面ドライエッチング）される。このエッチバックにより、図５Ｊに示すように、トレンチ３７上のみにポリシリコン３９が残される。
その後、エッチバックにより、ＳｉＯ２層５６が除去される。これにより、図５Ｋに示すように、ＳｉＮ層５１の表面が露出する。このとき、ＳｉＮ層５１における段差部分には、ＳｉＯ２層５６の残渣５７がわずかに残留する。
【００４９】
その後、ＣＶＤ法により、ＳｉＮ層５１上に層間絶縁膜５３が積層される。これにより、図４に示す半導体装置３１が得られる。ＳｉＮ層５１における段差部分に残留する残渣５７は、層間絶縁膜５３と同じＳｉＯ２からなるので、層間絶縁膜５３の形成に伴って実質的に一体となる。
この方法によれば、ＳｉＯ２層５６の除去後、ＳｉＮ層５１が除去されずに、ＳｉＮ層５１上にＳｉＯ２からなる層間絶縁膜５３が形成される。ＳｉＮ層５１上にＳｉＯ２層５６の一部（残渣５７）が残留していても、層間絶縁膜５３が形成されると、その残渣５７と層間絶縁膜５３とが一体化される。そして、ＳｉＮ層５１も絶縁性を有しているので、ＳｉＮ層５１がシリコン層３５と層間絶縁膜５３との間に介在されていても、層間絶縁膜５３上に形成される配線などとシリコン層３５との絶縁に問題は生じない。その一方で、ＳｉＮ層５１を除去する工程が省略されるので、この半導体装置３１の製造方法では、図２Ａ〜図２Ｌに示す製造方法と比較して、工程の簡素化を達成することができる。
【００５０】
図６は、本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置６１は、厚膜ＳＯＩ基板６２を備えている。厚膜ＳＯＩ基板６２は、シリコン基板６３上に、ＳｉＯ２からなるＢＯＸ層６４を介して、ＳｉからなるＮ型のシリコン層６５を積層した構造を有している。シリコン層６５上には、ＬＯＣＯＳ酸化膜６６が選択的に形成されている。
【００５１】
厚膜ＳＯＩ基板６２には、環状のトレンチ６７が形成されている。トレンチ６７は、ＬＯＣＯＳ酸化膜６６およびシリコン層６５をＬＯＣＯＳ酸化膜６６の表面から掘り下げて形成され、シリコン層６５を貫通している。トレンチ６７の側面上には、ＳｉＯ２からなるトレンチ酸化膜６８が形成されている。そして、トレンチ６７内は、トレンチ酸化膜６８を介して、ポリシリコン６９により埋め尽くされている。これにより、トレンチ６７に囲まれる領域は、トレンチ酸化膜６８により、その周囲から絶縁分離（誘電体分離）された素子形成領域７０となっている。
【００５２】
素子形成領域７０には、たとえば、ＰチャネルＭＯＳＦＥＴ７１が形成されている。具体的には、素子形成領域７０におけるシリコン層６５の表層部に、Ｐ型のソース領域７２およびＰ型のドレイン領域７３が互いに間隔を空けて形成されている。ソース領域７２およびドレイン領域７３の間におけるシリコン層６５の表面には、ＬＯＣＯＳ酸化膜６６がソース領域７２と間隔を空けて形成されている。そして、そのＬＯＣＯＳ酸化膜６６とソース領域７２との間におけるシリコン層６５の表面上には、ゲート酸化膜（図示せず）を介して、金属材料からなるゲート電極７４が形成されている。ゲート電極７４の一部は、ＬＯＣＯＳ酸化膜６６上に乗り上げ、フィールドプレートとして機能する。また、ゲート電極７４の側面は、サイドウォール７５により覆われている。
【００５３】
また、素子形成領域７０には、フローティングキャパシタ７６が形成されている。具体的には、素子形成領域７０において、ＰチャネルＭＯＳＦＥＴ７１の側方のＬＯＣＯＳ酸化膜６６上には、金属材料からなる下部電極７７が形成されている。下部電極７７上には、絶縁膜７８および金属材料からなる上部電極７９がこの順に積層されている。また、下部電極７７および上部電極７９の各側面は、サイドウォール８０により覆われている。
【００５４】
そして、シリコン層５の表面上には、ＳｉＯ２からなる層間絶縁膜８１が積層されている。層間絶縁膜８１の表面は、平坦化されている。
図７Ａ〜７Ｋは、図６に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
まず、図７Ａに示すように、ＢＯＸ層６４を有するシリコン基板６３が用意され、エピタキシャル成長法により、ＢＯＸ層６４上にシリコン層６５が形成される。
【００５５】
次いで、図７Ｂに示すように、ＬＯＣＯＳ法により、シリコン層６５上に、ＬＯＣＯＳ酸化膜６６が形成される。具体的には、シリコン層６５上に、ＬＯＣＯＳ酸化膜６６が形成されるべき部分を選択的に露出させる開口を有するマスク８２が形成される。そして、シリコン層６５におけるマスク８２の開口から露出する部分が熱酸化されることにより、ＬＯＣＯＳ酸化膜６６が形成される。ＬＯＣＯＳ酸化膜６６の形成後、マスク８２は除去される。
【００５６】
次に、図７Ｃに示すように、シリコン層６５上に、ソース領域７２およびドレイン領域７３が形成されるべき部分を選択的に露出させる開口を有するマスク８３が形成される。そして、イオン注入法により、マスク８３を介して、シリコン層６５の表層部にＮ型またはＰ型の不純物が注入される。このシリコン層６５の表層部に注入された不純物が熱処理によって活性化されることにより、ソース領域７２およびドレイン領域７３が形成される。ソース領域７２およびドレイン領域７３の形成後、マスク８３は除去される。
【００５７】
その後、図７Ｄに示すように、シリコン層６５およびＬＯＣＯＳ酸化膜６６上において、素子形成領域７０（図６参照）となるべき部分に、ＰチャネルＭＯＳＦＥＴ７１のゲート電極７４およびフローティングキャパシタ７６が形成される。
次いで、図７Ｅに示すように、ＬＰＣＶＤ法により、シリコン層６５上に、ＳｉＯ２からなるＳｉＯ２層８４が積層される。
【００５８】
そして、図７Ｆに示すように、フォトリソグラフィおよびエッチングにより、ＳｉＯ２層８４およびＬＯＣＯＳ酸化膜６６が選択的に除去され、ＳｉＯ２層８４およびＬＯＣＯＳ酸化膜６６にシリコン層６５の表面の一部を露出させる開口８５が貫通形成される。
その後、図７Ｇに示すように、開口８５が形成されたＳｉＯ２層８４およびＬＯＣＯＳ酸化膜６６を介して、シリコン層６５がエッチングされる。これにより、シリコン層６５に、開口８５と連通するトレンチ６７が形成される。シリコン層６５のエッチングは、ＢＯＸ層６４が露出した時点で停止される。
【００５９】
次に、図７Ｈに示すように、たとえば、熱酸化法により、トレンチ６７の側面上に、トレンチ酸化膜６８が形成される。トレンチ酸化膜６８は、トレンチ酸化膜８と同様に、熱酸化法に限らず、ＴＥＯＳ−ＣＶＤ法により形成されてもよいし、熱酸化法およびＴＥＯＳ−ＣＶＤ法の組み合わせにより形成されてもよい。
その後、図７Ｉに示すように、ＣＶＤ法により、トレンチ６７内を含むＳｉＯ２層８４上に、ポリシリコン６９が堆積される。このポリシリコン６９は、トレンチ６７を埋め尽くし、ＳｉＯ２層８４の表面を覆いつくすような厚さに形成される。
【００６０】
次いで、ポリシリコン６９がエッチバック（全面ドライエッチング）される。このエッチバックにより、図７Ｊに示すように、トレンチ６７上のみにポリシリコン６９が残される。
その後、図７Ｋに示すように、ＬＰＣＶＤ法により、ＳｉＯ２層８４およびポリシリコン６９における開口８５に臨む部分上に、ＳｉＯ２からなる第２ＳｉＯ２層８６が積層される。これにより、開口８５は、第２ＳｉＯ２層８６により埋め尽くされる。また、ＳｉＯ２層８４および第２ＳｉＯ２層８６は、ともにＳｉＯ２からなるので、第２ＳｉＯ２層８６の積層後、ＳｉＯ２層８４と第２ＳｉＯ２層８６とは、実質的に一体となり、層間絶縁膜８１をなす。
【００６１】
その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、層間絶縁膜８１の表面が平坦化される。これにより、図６に示す半導体装置６１が得られる。
このような方法により形成された半導体装置６１によっても、図１に示す半導体装置１と同様の効果を奏することができる。
【００６２】
なお、図７Ｋに示す工程に代えて、図７Ｊに示す工程の後、図８Ａおよび図８Ｂに示す工程が行われてもよい。
具体的には、図７Ｊに示す工程の後、図８Ａに示すように、エッチバックにより、ＳｉＯ２層８４がシリコン層６５上から除去される。このとき、サイドウォール７５，８０の側方には、ＳｉＯ２層８４の残渣８７がわずかに残留する。
【００６３】
その後、ＣＶＤ法により、ＬＯＣＯＳ酸化膜６６、ポリシリコン６９、ＰチャネルＭＯＳＦＥＴ７１およびフローティングキャパシタ７６を含むシリコン層６５上にＳｉＯ２からなる層間絶縁膜８１が積層される。このとき、シリコン層６５上における段差部分に残留する残渣８７は、層間絶縁膜８１と同じＳｉＯ２からなるので、層間絶縁膜８１の形成に伴って実質的に一体となる。
【００６４】
そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、層間絶縁膜８１の表面が平坦化される。この方法によっても、図６に示す半導体装置６１を得ることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６５】
【図１】図１は、本発明の一実施形態に係る方法により製造される半導体装置の構造を示す模式的な断面図である。
【図２Ａ】図２Ａは、本発明の一実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｈは、図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｉは、図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｊは、図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｋは、図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｌは、図２Ｋの次の工程を示す模式的な断面図である。
【図３Ａ】図３Ａは、本発明の一実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊの次の工程を示す模式的な断面図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図５Ａ】図５Ａは、図４に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す模式的な断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す模式的な断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す模式的な断面図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す模式的な断面図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す模式的な断面図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す模式的な断面図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す模式的な断面図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す模式的な断面図である。
【図５Ｊ】図５Ｊは、図５Ｉの次の工程を示す模式的な断面図である。
【図５Ｋ】図５Ｋは、図５Ｊの次の工程を示す模式的な断面図である。
【図６】図６は、本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図７Ａ】図７Ａは、図６に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す模式的な断面図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す模式的な断面図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す模式的な断面図である。
【図７Ｅ】図７Ｅは、図７Ｄの次の工程を示す模式的な断面図である。
【図７Ｆ】図７Ｆは、図７Ｅの次の工程を示す模式的な断面図である。
【図７Ｇ】図７Ｇは、図７Ｆの次の工程を示す模式的な断面図である。
【図７Ｈ】図７Ｈは、図７Ｇの次の工程を示す模式的な断面図である。
【図７Ｉ】図７Ｉは、図７Ｈの次の工程を示す模式的な断面図である。
【図７Ｊ】図７Ｊは、図７Ｉの次の工程を示す模式的な断面図である。
【図７Ｋ】図７Ｋは、図７Ｊの次の工程を示す模式的な断面図である。
【図８Ａ】図８Ａは、図６に示す半導体装置の他の製造方法を説明するための模式的な断面図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す模式的な断面図である。
【図９】図９は、ＤＴＩ技術が採用された半導体装置の構造を示す模式的な断面図である。
【符号の説明】
【００６６】
１      半導体装置
５      シリコン層
６      ＬＯＣＯＳ酸化膜
７      トレンチ
８      トレンチ酸化膜
９      ポリシリコン
１１    ＰチャネルＭＯＳＦＥＴ
１２    ソース領域（不純物領域）
１３    ドレイン領域（不純物領域）
２１    層間絶縁膜
２４    ＳｉＮ層
２５    ＳｉＯ２層
２６    開口
３１    半導体装置
３５    シリコン層
３６    ＬＯＣＯＳ酸化膜
３７    トレンチ
３８    トレンチ酸化膜
３９    ポリシリコン
４１    ＰチャネルＭＯＳＦＥＴ
４２    ソース領域（不純物領域）
４３    ドレイン領域（不純物領域）
５１    ＳｉＮ層
５２    開口
５３    層間絶縁膜
５６    ＳｉＯ２層
６１    半導体装置
６５    シリコン層
６６    ＬＯＣＯＳ酸化膜
６７    トレンチ
６８    トレンチ酸化膜
６９    ポリシリコン
７１    ＰチャネルＭＯＳＦＥＴ
７２    ソース領域（不純物領域）
７３    ドレイン領域（不純物領域）
８１    層間絶縁膜
８４    ＳｉＯ２層
８５    開口
８６    第２ＳｉＯ２層
【図１】
2010103242.tif 000003
【図２Ａ】
2010103242.tif 000004
【図２Ｂ】
2010103242.tif 000005
【図２Ｃ】
2010103242.tif 000006
【図２Ｄ】
2010103242.tif 000007
【図２Ｅ】
2010103242.tif 000008
【図２Ｆ】
2010103242.tif 000009
【図２Ｇ】
2010103242.tif 000010
【図２Ｈ】
2010103242.tif 000011
【図２Ｉ】
2010103242.tif 000012
【図２Ｊ】
2010103242.tif 000013
【図２Ｋ】
2010103242.tif 000014
【図２Ｌ】
2010103242.tif 000015
【図３Ａ】
2010103242.tif 000016
【図３Ｂ】
2010103242.tif 000017
【図３Ｃ】
2010103242.tif 000018
【図３Ｄ】
2010103242.tif 000019
【図３Ｅ】
2010103242.tif 000020
【図３Ｆ】
2010103242.tif 000021
【図３Ｇ】
2010103242.tif 000022
【図３Ｈ】
2010103242.tif 000023
【図３Ｉ】
2010103242.tif 000024
【図３Ｊ】
2010103242.tif 000025
【図３Ｋ】
2010103242.tif 000026
【図４】
2010103242.tif 000027
【図５Ａ】
2010103242.tif 000028
【図５Ｂ】
2010103242.tif 000029
【図５Ｃ】
2010103242.tif 000030
【図５Ｄ】
2010103242.tif 000031
【図５Ｅ】
2010103242.tif 000032
【図５Ｆ】
2010103242.tif 000033
【図５Ｇ】
2010103242.tif 000034
【図５Ｈ】
2010103242.tif 000035
【図５Ｉ】
2010103242.tif 000036
【図５Ｊ】
2010103242.tif 000037
【図５Ｋ】
2010103242.tif 000038
【図６】
2010103242.tif 000039
【図７Ａ】
2010103242.tif 000040
【図７Ｂ】
2010103242.tif 000041
【図７Ｃ】
2010103242.tif 000042
【図７Ｄ】
2010103242.tif 000043
【図７Ｅ】
2010103242.tif 000044
【図７Ｆ】
2010103242.tif 000045
【図７Ｇ】
2010103242.tif 000046
【図７Ｈ】
2010103242.tif 000047
【図７Ｉ】
2010103242.tif 000048
【図７Ｊ】
2010103242.tif 000049
【図７Ｋ】
2010103242.tif 000050
【図８Ａ】
2010103242.tif 000051
【図８Ｂ】
2010103242.tif 000052
【図９】
2010103242.tif 000053