(57)【要約】【課題】回路規模を抑制しながら、高分解能且つ高速応答を可能とするパルス幅変調回路を提供する。【解決手段】互いに位相の異なる複数のクロック信号ＣＬＫ１〜ＣＬＫ４の夫々から、各クロック信号ＣＬＫ１〜ＣＬＫ４毎に増加又は減少する複数の基準信号ＣＮＴ１〜ＣＮＴ４を生成し、各基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮとの大小関係を夫々比較した結果を比較信号ＰＷＭ１〜ＰＷＭ４として夫々出力し、出力される複数の比較信号ＰＷＭ１〜ＰＷＭ４を、論理演算により一つ以上の２値信号からなるパルス幅変調信号ＰＷＭとして出力することにより、抵抗やスイッチング素子は１つでよく、これにより回路規模を抑制することができる。【選択図】図９
2010103680.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる複数の基準信号を生成する基準信号生成部と、前記各基準信号と入力信号との大小関係を夫々比較し、前記比較の結果を互いに位相の異なる複数の比較信号として夫々出力する比較部と、前記比較部から出力される複数の比較信号を、論理演算により一つ以上の２値信号からなるパルス幅変調信号として出力する合成部とを備えたことを特徴とするパルス幅変調回路。
【請求項２】
前記基準信号生成部は、互いに位相の異なる複数のクロック信号の夫々に対応して、各クロック信号毎に増加又は減少し且つ増加開始又は減少開始の初期値が夫々異なる複数のカウンタを備え、各カウンタの出力を前記複数の基準信号としたことを特徴とする請求項１に記載のパルス幅変調回路。
【請求項３】
前記基準信号生成部は、互いに位相の異なる複数のクロック信号の少なくとも１つのクロック信号に対応して、当該クロック信号毎に増加又は減少するカウンタと、前記位相の異なる複数のクロック信号の夫々に対応させた互いに異なる値を有する複数のオフセット値を、前記カウンタの出力に対して夫々加算又は減算することにより前記複数の基準信号として生成する加減算部とを備え、
前記比較部は、前記各基準信号と入力信号との大小関係を夫々比較し、各比較結果を、夫々に対応する前記クロック信号に同期させて出力するように構成したことを特徴とする請求項１に記載のパルス幅変調回路。
【請求項４】
前記カウンタは、所定の周期で、増加と減少を切り替えることを特徴とする請求項２又は３に記載のパルス幅変調回路。
【請求項５】
前記カウンタの増加又は減少の単位ｄが、前記互いに位相の異なるクロック信号の数Ｎの整数倍であり、最も位相の早いクロック信号ＣＬＫ１に対するｉ番目のクロック信号ＣＬＫｉの位相差がｐｉ°である場合に、当該ｉ番目のクロック信号ＣＬＫｉに対応した増加開始又は減少開始の初期値ｏｆｆｓｅｔｉが、ａを定数とする、ｏｆｆｓｅｔｉ＝ｄ×ｐｉ／３６０＋ａであることを特徴とする請求項２又は３に記載のパルス幅変調回路。
【請求項６】
前記合成部は、前記複数の比較信号の論理和を出力する論理和部と、前記複数の比較信号の論理積を出力する論理積部と、前記論理和部の論理和又は論理積部の論理積の何れかを選択してパルス幅変調信号として出力する選択部とを備えたことを特徴とする請求項１乃至５に記載のパルス幅変調回路。
【請求項７】
前記選択部は、前記カウンタの増加時には、前記論理和部の論理和及び論理積部の論理積の何れか一方を選択し、前記カウンタの減少時又はリセット時には、前記論理和部の論理和及び論理積部の論理積の何れか他方を選択することを特徴とする請求項６に記載のパルス幅変調回路。
【請求項８】
前記合成部は、前記カウンタのリセット時に、パルス幅変調信号が変化しないようにマスクするマスク部を備えたことを特徴とする請求項１乃至５に記載のパルス幅変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号をパルス変調して、二値のパルス幅変調信号を出力するパルス幅変調回路に関するものである。
【背景技術】
【０００２】
電圧をデジタル制御するために、入力信号をパルス変調して二値のパルス幅変調信号を出力するパルス幅変調回路が広く用いられている。パルス幅変調回路では、例えばクロック信号に応じたノコギリ波や三角波などの基準信号を生成し、この基準信号と入力信号との大小関係を比較して、例えば基準信号より入力信号が大きいときにハイレベル、小さいときにローレベルとなる二値の電圧信号をパルス幅変調信号として出力する。
このようなパルス幅変調回路において、パルス幅変調信号を高分解能とするためには、基準信号のベースとなるクロック信号を高周波数化するのが最も簡単である。しかしながら、ベースとなるクロック信号を高周波数化すると、基準信号と入力信号との比較演算が追従できなくなり、内部演算処理が不安定になる。つまり、高分解能と高速応答の両立には限界がある。
【０００３】
そこで、下記特許文献１に記載されるパルス幅変調回路では、複数のパルス幅変調器のパルス幅変調信号を加減算して、電圧軸方向に多値の信号を生成し、これを平滑回路でフィルタリングしてアナログ信号を得るようにしている。また、下記特許文献２に記載されるパルス幅変調回路では、位相の異なる複数のノコギリ波を生成し、各ノコギリ波と入力信号とを比較し、その比較結果の出力を、抵抗を介して合成することで、電圧軸方向に多値の信号を生成し、これを積分回路でフィルタリングしてアナログ信号を得るようにしている。即ち、これらのパルス幅変調回路では、電圧軸方向に多値の信号を得ることによって高分解能を実現しようとしている。
【特許文献１】特開平４−１５９８２１号公報
【特許文献２】特開２００４−３１２４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記特許文献に記載されるパルス幅変調回路のように、電圧軸方向に多値の信号を出力するためには、例えば各電圧段階毎に出力を断続する抵抗やスイッチング素子が必要となるため、例えばデジタル電力増幅器、所謂Ｄ級アンプを駆動する場合のように、電力が大きい場合には、前記抵抗やスイッチング素子をパーツとして備える必要が生じ、その分だけ、回路規模が大きくなり、コストも増大するという問題が生じる。
本発明は、これらの諸問題に着目して開発されたものであり、回路規模を抑制しながら、高分解能且つ高速応答を可能とするパルス幅変調回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
上記諸問題を解決するため、本発明のパルス幅変調回路は、互いに異なる複数の基準信号を生成する基準信号生成部と、前記各基準信号と入力信号との大小関係を夫々比較し、その比較の結果を互いに位相の異なる比較信号として夫々出力する比較部と、前記比較部から出力される複数の比較信号を、論理演算により一つ以上の２値信号からなるパルス幅変調信号として出力する合成部とを備えたことを特徴とするものである。
このパルス幅変調回路によれば、出力されるパルス幅変調信号は２値信号であることから、抵抗やスイッチング素子は１つでよく、これにより回路規模を抑制することができると共に、互いに異なる複数の基準信号と入力信号との大小関係を夫々比較して得られた互いに位相の異なる複数の比較信号の論理演算から１つ以上の２値信号をパルス幅変調信号として出力することから、時間軸方向への高分解能化が可能になる。また、基準信号の数（位相数）を増やすことで、基準信号の周波数は高い状態に保ったまま、パルス幅変調信号の分解能を高めているので、高速応答も可能となる。
【０００６】
また、前記基準信号生成部は、互いに位相の異なる複数のクロック信号の夫々に対応して、各クロック信号毎に増加又は減少し且つ増加開始又は減少開始の初期値が夫々異なる複数のカウンタを備え、各カウンタの出力を前記複数の基準信号としたことを特徴とするものである。
このパルス幅変調回路によれば、高分解能なパルス幅変調信号を出力することが可能で、かつ高速応答も実現することができる。それでいながら各基準信号を生成する元となる各クロック信号の周波数は高くしなくてもよいので、単純な回路で安定的に動作させることが可能になる。
【０００７】
また、前記基準信号生成部は、互いに位相の異なる複数のクロック信号の少なくとも１つのクロック信号に対応して、当該クロック信号毎に増加又は減少するカウンタと、前記位相の異なる複数のクロック信号の夫々に対応させた互いに異なる値を有する複数のオフセット値を、前記カウンタの出力に対して夫々加算又は減算することにより前記複数の基準信号として生成する加減算部とを備え、前記比較部は、前記各基準信号と入力信号との大小関係を夫々比較し、各比較結果を、夫々に対応する前記クロック信号に同期させて出力するように構成したことを特徴とするものである。
【０００８】
このパルス幅変調回路によれば、上記の効果に加え、更にカウンタの数を低減することができ、回路規模を抑制することができる。
また、前記カウンタは、所定の周期で、増加と減少を切り替えることを特徴とするものである。
このパルス幅変調回路によれば、基準信号として三角波信号を得ることができ、これにより上記の効果に加え、更にパルス幅変調信号の出力歪みを抑制することができる。
また、前記カウンタの増加又は減少の単位ｄが、前記互いに位相の異なるクロック信号の数Ｎの整数倍であり、最も位相の早いクロック信号ＣＬＫ１に対するｉ番目のクロック信号ＣＬＫｉの位相差がｐｉ°である場合に、当該ｉ番目のクロック信号ＣＬＫｉに対応した増加開始又は減少開始の初期値ｏｆｆｓｅｔｉが、ａを定数とする、ｏｆｆｓｅｔｉ＝ｄ×ｐｉ／３６０＋ａであることを特徴とするものである。
【０００９】
このパルス幅変調回路によれば、上記の効果に加え、更に各クロック信号間の位相差が一定でない場合にも線形性の高いパルス幅変調信号を得ることが可能となる。
また、前記合成部は、前記複数の比較信号の論理和を出力する論理和部と、前記複数の比較信号の論理積を出力する論理積部と、前記論理和部の論理和又は論理積部の論理積の何れかを選択してパルス幅変調信号として出力する選択部とを備えたことを特徴とするものである。
このパルス幅変調回路によれば、時間軸方向に高分解能なパルス幅変調信号を出力することが可能になると共に、必要に応じてパルス幅変調信号のデューティ比を調整することが可能となる。
【００１０】
また、前記選択部は、前記カウンタの増加時には、前記論理和部の論理和及び論理積部の論理積の何れか一方を選択し、前記カウンタの減少時又はリセット時には、前記論理和部の論理和及び論理積部の論理積の何れか他方を選択することを特徴とするものである。
このパルス幅変調回路によれば、基準信号の波形が三角波であるような場合に、基準信号増加時の比較結果に含まれる比較誤差と減少時の比較結果に含まれる比較誤差とがキャンセルされるように合成されるので、高分解能で高精度なパルス幅変調信号を出力することが可能となる。
また、前記合成部は、前記カウンタのリセット時に、パルス幅変調信号が変化しないようにマスクするマスク部を備えたことを特徴とするものである。
このパルス幅変調回路によれば、カウンタのリセット時のパルス幅変調信号を安定させることができ、これによりパルス幅変調信号の分解能を確保することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明のパルス幅変調回路の一実施形態として、液体噴射型印刷装置のデジタル電力増幅器の駆動に用いられたものについて説明する。
図１は、本実施形態の印刷装置の概略構成図であり、図において、印刷媒体１は、図の左から右に向けて矢印方向に搬送され、その搬送途中の印刷領域で印刷される、ラインヘッド型印刷装置である。
液体噴射型印刷装置のうち、液体噴射ノズルの形成された液体噴射ヘッドをキャリッジと呼ばれる移動体に載せて印刷媒体の搬送方向と交差する方向に移動させるものを一般に「マルチパス型印刷装置」と呼んでいる。これに対し、印刷媒体の搬送方向と交差する方向に長尺な液体噴射ヘッドを配置して、所謂１パスでの印刷が可能なものを一般に「ラインヘッド型印刷装置」と呼んでいる。
【００１２】
図１中の符号２は、印刷媒体１の搬送ライン上方に設けられた複数の液体噴射ヘッドであり、印刷媒体搬送方向に２列になるように且つ印刷媒体搬送方向と交差する方向に並べて配設されて、夫々、ヘッド固定プレート１１に固定されている。各液体噴射ヘッド２の最下面には、多数のノズルが形成されており、この面がノズル面と呼ばれている。ノズルは、図２に示すように、噴射する液体の色毎に、印刷媒体搬送方向と交差する方向に列状に配設されており、その列をノズル列と呼んだり、その列方向をノズル列方向と呼んだりする。そして、印刷媒体搬送方向と交差する方向に配設された全ての液体噴射ヘッド２のノズル列によって、印刷媒体１の搬送方向と交差する方向の幅全長に及ぶラインヘッドが形成されている。印刷媒体１は、これらの液体噴射ヘッド２のノズル面の下方を通過するときに、ノズル面に形成されている多数のノズルから液体が噴射され、印刷が行われる。
【００１３】
液体噴射ヘッド２には、例えばイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の４色のインクなどの液体が、図示しない各色の液体タンクから液体供給チューブを介して供給される。そして、各液体噴射ヘッド２に形成されているノズルから同時に必要箇所に必要量の液体を噴射することにより、印刷媒体１上に微小なドットを出力する。これを各色毎に行うことにより、搬送部４で搬送される印刷媒体１を一度通過させるだけで、所謂１パスによる印刷を行うことができる。
【００１４】
液体噴射ヘッドの各ノズルから液体を噴射する方法としては、静電方式、ピエゾ方式、膜沸騰液体噴射方式などがあり、本実施形態ではピエゾ方式を用いた。ピエゾ方式は、ノズルアクチュエータである圧電素子に駆動信号を与えると、キャビティ内の振動板が変位してキャビティ内に圧力変化を生じ、その圧力変化によって液滴がノズルから噴射されるというものである。そして、駆動信号の波高値や電圧増減傾きを調整することで液滴の噴射量を調整することが可能となる。なお、本発明は、ピエゾ方式以外の液体噴射方法にも、同様に適用可能である。
【００１５】
液体噴射ヘッド２の下方には、印刷媒体１を搬送方向に搬送するための搬送部４が設けられている。搬送部４は、駆動ローラ８及び従動ローラ９に搬送ベルト６を巻回して構成され、駆動ローラ８には図示しない電動モータが接続されている。また、搬送ベルト６の内側には、当該搬送ベルト６の表面に印刷媒体１を吸着するための図示しない吸着装置が設けられている。この吸着装置には、例えば負圧によって印刷媒体１を搬送ベルト６に吸着する空気吸引装置や、静電気力で印刷媒体１を搬送ベルト６に吸着する静電吸着装置などが用いられる。従って、給紙ローラ５によって給紙部３から印刷媒体１を一枚だけ搬送ベルト６上に送給し、電動モータによって駆動ローラ８を回転駆動すると、搬送ベルト６が印刷媒体搬送方向に回転され、吸着装置によって搬送ベルト６に印刷媒体１が吸着されて搬送される。この印刷媒体１の搬送中に、液体噴射ヘッド２から液体を噴射して印刷を行う。印刷の終了した印刷媒体１は、搬送方向下流側の排紙部１０に排紙される。なお、前記搬送ベルト６には、例えばリニアエンコーダなどで構成される印刷基準信号出力装置が取付けられている。この印刷基準信号出力装置は、例えば搬送ベルト６とそれに吸着されて搬送される印刷媒体１とが同期して移動されることに着目し、印刷媒体１が搬送経路中の所定位置を通過した後は、搬送ベルト６の移動に伴って要求される印刷解像度相当のパルス信号を出力し、このパルス信号に応じて、後述する駆動回路から駆動信号をノズルアクチュエータに出力することで印刷媒体１上の所定位置に所定の色の液体を噴射し、そのドットによって印刷媒体１上に所定の画像を描画する。
【００１６】
この印刷装置内には、自身を制御するための制御装置が設けられている。この制御装置は、例えば図３に示すように、例えばパーソナルコンピュータ、デジタルカメラ等のホストコンピュータ６０から入力された印刷データに基づいて、印刷装置や給紙装置等を制御することにより印刷媒体に印刷処理を行うものである。そして、ホストコンピュータ６０から入力された印刷データ読込むための入力インタフェース６１と、この入力インタフェース６１から入力された印刷データに基づいて印刷処理等の演算処理を実行する例えばマイクロコンピュータで構成される制御部６２と、前記給紙ローラ５に接続されている給紙ローラモータ１７を駆動制御する給紙ローラモータドライバ６３と、各液体噴射ヘッド２を駆動制御するヘッドドライバ６５と、前記駆動ローラ８に接続されている電動モータ７を駆動制御する電動モータドライバ６６と、各ドライバ６３、６５、６６と外部の給紙ローラモータ１７、液体噴射ヘッド２，３、電動モータ７とを接続するインタフェース６７とを備えて構成される。
【００１７】
制御部６２は、印刷処理等の各種処理を実行するＣＰＵ（Central Processing Unit）６２ａと、入力インタフェース６１を介して入力された印刷データ或いは当該印刷データ印刷処理等を実行する際の各種データを一時的に格納し、或いは印刷処理等のプログラムを一時的に展開するＲＡＭ（Random Access Memory）６２ｃと、ＣＰＵ６２ａで実行する制御プログラム等を格納する不揮発性半導体メモリで構成されるＲＯＭ（Read-Only Memory）６２ｄを備えている。この制御部６２は、インタフェース６１を介してホストコンピュータ６０から印刷データ（画像データ）を入手すると、ＣＰＵ６２ａが、この印刷データに所定の処理を実行して、何れの液体噴射ヘッド２の何れのノズルから液体を噴射するか或いはどの程度の液体を噴射するかというノズル選択データ（駆動信号選択データ）を算出し、この印刷データや駆動信号選択データ及び各種センサからの入力データに基づいて、各ドライバ６３、６５、６６に制御信号を出力する。各ドライバ６３、６５、６６からはアクチュエータを駆動するための駆動信号が出力され、給紙ローラモータ１７、電動モータ７、液体噴射ヘッド２内のノズルアクチュエータなどが夫々作動して、印刷媒体１の給紙及び搬送及び排紙、並びに印刷媒体１への印刷処理が実行される。なお、制御部６２内の各構成要素は、図示しないバスを介して電気的に接続されている。
【００１８】
図４には、本実施形態の印刷装置の制御装置から液体噴射ヘッド２に供給され、圧電素子からなるノズルアクチュエータを駆動するための駆動信号ＣＯＭの一例を示す。本実施形態では、中間電位を中心に電位が変化する信号とした。この駆動信号ＣＯＭは、ノズルアクチュエータを駆動して液体を噴射する単位駆動信号としての駆動パルスＰＣＯＭを時系列的に接続したものであり、各駆動パルスＰＣＯＭの立上がり部分がノズルに連通するキャビティ（圧力室）の容積を拡大して液体を引込む（液体の噴射面を考えればメニスカスを引き込むとも言える）段階であり、駆動パルスＰＣＯＭの立下がり部分がキャビティの容積を縮小して液体を押出す（液体の噴射面を考えればメニスカスを押出すとも言える）段階であり、液体を押出した結果、液滴がノズルから噴射される。
【００１９】
この電圧台形波からなる駆動パルスＰＣＯＭの電圧増減傾きや波高値を種々に変更することにより、液体の引込量や引込速度、液体の押出量や押出速度を変化させることができ、これにより液滴の噴射量を変化させて異なる大きさのドットを得ることができる。従って、複数の駆動パルスＰＣＯＭを時系列的に連結する場合でも、そのうちから単独の駆動パルスＰＣＯＭを選択してアクチュエータに供給し、液滴を噴射したり、複数の駆動パルスＰＣＯＭを選択してアクチュエータに供給し、液滴を複数回噴射したりすることで種々の大きさのドットを得ることができる。即ち、液体が乾かないうちに複数の液滴を同じ位置に着弾すると、実質的に大きな液滴を噴射するのと同じことになり、ドットの大きさを大きくすることができるのである。このような技術の組合せによって多階調化を図ることが可能となる。なお、図４の左端の駆動パルスＰＣＯＭ１は、液体を引込むだけで押出していない。これは、微振動と呼ばれ、液滴を噴射せずに、例えばノズルの増粘を抑制防止したりするのに用いられる。
【００２０】
各液体噴射ヘッド２には、前記駆動信号ＣＯＭの他、前記図３の制御装置から制御信号として、印刷データに基づいて噴射するノズルを選択すると共に圧電素子などのノズルアクチュエータの駆動信号ＣＯＭへの接続タイミングを決定する駆動信号選択データＳＩ＆ＳＰ、全ノズルにノズル選択データが入力された後、駆動信号選択データＳＩ＆ＳＰに基づいて駆動信号ＣＯＭと液体噴射ヘッド２のノズルアクチュエータとを接続させるラッチ信号ＬＡＴ及びチャンネル信号ＣＨ、駆動信号選択データＳＩ＆ＳＰをシリアル信号として液体噴射ヘッド２に送信するためのクロック信号ＣＬＫが入力されている。なお、これ以後、ノズルアクチュエータを駆動する駆動信号の最小単位を駆動パルスＰＣＯＭとし、駆動パルスＰＣＯＭが時系列的に連結された信号全体を駆動信号ＣＯＭと記す。即ち、ラッチ信号ＬＡＴで一連の駆動信号ＣＯＭが出力され始め、チャンネル信号ＣＨ毎に駆動パルスＰＣＯＭが出力されることになる。
【００２１】
図５には、駆動信号ＣＯＭ（駆動パルスＰＣＯＭ）をノズルアクチュエータ２２に供給するために各液体噴射ヘッド２内に構築されたスイッチングコントローラの具体的な構成を示す。このスイッチングコントローラは、液体を噴射させるべきノズルに対応した圧電素子などのノズルアクチュエータ２２を指定するための駆動信号選択データＳＩ＆ＳＰを保存するシフトレジスタ２１１と、シフトレジスタ２１１のデータを一時的に保存するラッチ回路２１２と、ラッチ回路２１２の出力をレベル変換して選択スイッチ２０１に供給することにより、駆動信号ＣＯＭをピエゾ素子などのノズルアクチュエータ２２に接続するレベルシフタ２１３を備えて構成されている。
【００２２】
シフトレジスタ２１１には、駆動信号選択データ信号ＳＩ＆ＳＰが順次入力されると共に、クロック信号ＣＬＫの入力パルスに応じて記憶領域が初段から順次後段にシフトする。ラッチ回路２１２は、ノズル数分の駆動信号選択データＳＩ＆ＳＰがシフトレジスタ２１１に格納された後、入力されるラッチ信号ＬＡＴによってシフトレジスタ２１１の各出力信号をラッチする。ラッチ回路２１２に保存された信号は、レベルシフタ２１３によって次段の選択スイッチ２０１をオンオフできる電圧レベルに変換される。これは、駆動信号ＣＯＭが、ラッチ回路２１２の出力電圧に比べて高い電圧であり、これに合わせて選択スイッチ２０１の動作電圧範囲も高く設定されているためである。従って、レベルシフタ２１３によって選択スイッチ２０１が閉じられる圧電素子などのノズルアクチュエータは駆動信号選択データＳＩ＆ＳＰの接続タイミングで駆動信号ＣＯＭ（駆動パルスＰＣＯＭ）に接続される。また、シフトレジスタ２１１の駆動信号選択データＳＩ＆ＳＰがラッチ回路２１２に保存された後、次の印刷情報をシフトレジスタ２１１に入力し、液体の噴射タイミングに合わせてラッチ回路２１２の保存データを順次更新する。なお、図中の符号ＨＧＮＤは、圧電素子などのノズルアクチュエータのグランド端である。また、この選択スイッチ２０１によれば、圧電素子などのノズルアクチュエータを駆動信号ＣＯＭ（駆動パルスＰＣＯＭ）から切り離した後も、当該ノズルアクチュエータ２２の入力電圧は、切り離す直前の電圧に維持される。
【００２３】
図６には、ノズルアクチュエータの駆動回路の具体的な構成を示す。本実施形態の駆動回路は、予め記憶されている駆動波形データに基づいて、駆動信号ＣＯＭの元、つまりノズルアクチュエータ２２の駆動を制御する信号の基準となる駆動波形信号ＷＣＯＭを生成する駆動波形信号発生回路２５と、駆動波形信号発生回路２５で生成された駆動波形信号ＷＣＯＭをパルス変調する変調回路２６と、変調回路２６でパルス変調された変調信号を電力増幅するデジタル電力増幅器、所謂Ｄ級アンプ２８と、デジタル電力増幅器２８で電力増幅された電力増幅変調信号を平滑化して、駆動信号ＣＯＭ（駆動パルスＰＣＯＭ）として選択スイッチ２０１からノズルアクチュエータ２２に供給する平滑フィルタ２９とを備えて構成される。
【００２４】
駆動波形信号発生回路２５は、ＣＰＵ６２ａから出力された駆動波形データを基に、所定のサンプリング周期で標本化され、所定のビット数で量子化された駆動波形信号ＷＣＯＭとして出力する。本実施形態では、この駆動波形信号ＷＣＯＭをパルス変調する変調回路２６にパルス幅変調（ＰＷＭ）回路を用いた。パルス幅変調は、三角波信号やノコギリ波信号などの基準信号と駆動波形信号ＷＣＯＭとを比較して、例えば基準信号より駆動波形信号ＷＣＯＭが大きいときにオンデューティとなるパルス信号を変調信号として出力する。パルス幅変調回路の詳細は、後段に説明する。デジタル電力増幅器２８は、実質的に電力を増幅するためのハイサイドのスイッチング素子Ｑ１及びローサイドのスイッチング素子Ｑ２からなるハーフブリッジＤ級出力段２１と、変調回路２６からの変調信号に基づいて、それらのスイッチング素子Ｑ１、Ｑ２のゲート−ソース間信号ＧＨ、ＧＬを調整するためのゲート駆動回路３０とを備えて構成されている。また、平滑フィルタ２９は例えばコイルＬとコンデンサＣの組合せからなるローパスフィルタ（低域通過フィルタ）で構成され、このローパスフィルタによって電力増幅変調信号の変調周期成分、この場合は基準信号の周波数成分が除去される。
【００２５】
デジタル電力増幅器２８では、変調信号がハイレベルであるとき、ハイサイド側スイッチング素子Ｑ１のゲート−ソース間信号ＧＨはハイレベルとなり、ローサイド側スイッチング素子Ｑ２のゲート−ソース間信号ＧＬはローレベルとなるので、ハイサイド側スイッチング素子Ｑ１はオン状態となり、ローサイド側スイッチング素子Ｑ２はオフ状態となり、その結果、ハーフブリッジＤ級出力段２１の出力は、供給電圧ＶＤＤとなる。一方、変調信号がローレベルであるとき、ハイサイド側スイッチング素子Ｑ１のゲート−ソース間信号ＧＨはローレベルとなり、ローサイド側スイッチング素子Ｑ２のゲート−ソース間信号ＧＬはハイレベルとなるので、ハイサイド側スイッチング素子Ｑ１はオフ状態となり、ローサイド側スイッチング素子Ｑ２はオン状態となり、その結果、ハーフブリッジ出力段２１の出力は０となる。
【００２６】
このようにハイサイド及びローサイドのスイッチング素子がデジタル駆動される場合には、オン状態のスイッチング素子に電流が流れるが、ドレイン−ソース間の抵抗値は非常に小さく、損失は殆ど発生しない。また、オフ状態のスイッチング素子には電流が流れないので損失は発生しない。従って、このデジタル電力増幅器２８の損失そのものは極めて小さく、小型のＭＯＳＦＥＴ等のスイッチング素子を使用することができる。
【００２７】
図７には、前記変調回路２６として用いられたパルス幅変調回路の概略構成を示す。このパルス幅変調回路では、クロック信号生成回路３１で、例えば前記クロック信号ＣＬＫを分周したり位相をずらしたりして、互いに位相の異なる４つの第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４を生成し、第１〜第４カウンタ３２ａ〜３２ｄで、それらのクロック信号ＣＬＫ１〜ＣＬＫ４をカウントし、それを第１〜第４基準信号ＣＮＴ１〜ＣＮＴ４として出力する。カウントは、例えばクロック信号ＣＬＫ１〜ＣＬＫ４の立上がり毎に、予め設定された所定値ずつ増加又は減少する。例えば、クロック信号ＣＬＫ１〜ＣＬＫ４の立上がり毎に所定値ずつ増加し、所定時間が経過するか、カウント値が所定値以上になったら、カウント値をリセットするようにすれば、基準信号ＣＮＴ１〜ＣＮＴ４はノコギリ波信号となる。一方、クロック信号ＣＬＫ１〜ＣＬＫ４の立上がり毎に、予め設定された所定値ずつ増加し、所定時間が経過するか、カウント値が所定値以上になったら、今度は、クロック信号ＣＬＫ１〜ＣＬＫ４の立上がり毎に、増加時の所定値と同じ所定値ずつ減少し、所定時間が経過するか、カウント値が所定値以下になったら、再びカウント値を所定値ずつ増加するようにすれば、基準信号ＣＮＴ１〜ＣＮＴ４は三角波信号となる。なお、本実施形態では、第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４を、第１から第４の順に、９０°ずつ位相をずらしている。また、各カウンタ３２ａ〜３２ｄでは、カウント値の増加開始又は減少開始の初期値ｏｆｆｓｅｔを互いに異なる値としてある。具体的には、最も位相の早い第１クロック信号ＣＬＫ１をカウントする第１カウンタ３２ａのｏｆｆｓｅｔ値が最も小さく、次いで、第２カウンタ３２ｂ、第３カウンタ３２ｃ、第４カウンタ３２ｄの順にｏｆｆｓｅｔ値が大きくなるようにしている。
【００２８】
そして、第１〜第４比較器３３ａ〜３３ｄは、この第１〜第４基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮ、この場合は前記駆動波形信号ＷＣＯＭとを比較し、例えば入力信号ＩＮが基準信号ＣＮＴ１〜ＣＮＴ４より大きければハイレベル、即ち論理値“１”とし、入力信号ＩＮが基準信号ＣＮＴ１〜ＣＮＴ４より小さければローレベル、即ち論理値“０”とする信号を第１〜第４比較信号（実質的にはパルス幅変調信号と同じである）ＰＷＭ１〜ＰＷＭ４として出力する。合成回路３４は、第１〜第４比較信号ＰＷＭ１〜ＰＷＭ４の論理和或いは論理積を論理演算し、その論理演算結果を、最終的なパルス幅変調信号ＰＷＭとして出力する。
【００２９】
このパルス幅変調回路では、互いに位相の異なる４つのクロック信号ＣＬＫ１〜ＣＬＫ４の夫々から４つの基準信号ＣＮＴ１〜ＣＮＴ４を生成するので、それらの基準信号ＣＮＴ１〜ＣＮＴ４の位相も互いに異なっている。この互いに位相の異なる４つの基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮとを夫々比較して、夫々の比較結果を４つの比較信号ＰＷＭ１〜ＰＷＭ４を出力するから、それらの比較信号ＰＷＭ１〜ＰＷＭ４の位相も異なるものとなる。しかしながら、これらの比較信号ＰＷＭ１〜ＰＷＭ４の論理和或いは論理積からなる最終的なパルス幅変調信号ＰＷＭは、クロック信号ＣＬＫ１〜ＣＬＫ４の位相差分だけ、オンデューティとなるタイミング或いはオフデューティとなるタイミングが早いか遅いかというものになり、結果的に、クロック信号がＣＬＫ１〜ＣＬＫ４のうちの１つだけの場合に対して、クロック信号数倍、即ち４倍の高分解能となる。それでいて、クロック信号ＣＬＫ１〜ＣＬＫ４自体の周波数は、単独のクロック信号のままであるから、基準信号と入力信号との比較演算も容易であり、内部演算処理が安定する。また基準信号ＣＮＴ１〜ＣＮＴ４の周波数を低くすることなく、パルス幅変調信号ＰＷＭの分解能を高めているので、高速応答も可能となる。
【００３０】
本発明のパルス幅変調回路による高分解能、高速応答の詳細について、異なる実施形態で説明する。図８は、本発明のパルス幅変調回路の第２実施形態を示すブロック図である。図は、ブロック化してあるが、実際には、プログラムによる演算処理で構築しても構わない。
この実施形態では、クロック信号のカウンタが１つだけである。前記図７と同等の機能を有するクロック信号生成回路３１は、クロック信号ＣＬＫの整数倍のクロック信号を出力するＰＬＬ（Phase Locked Loop）回路３１１と、その整数倍のクロック信号から、位相が９０°ずつずれた、即ち互いに位相の異なる４つの第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４を出力するマルチフェイズクロック回路３１２が備えられている。なお、ＰＬＬ回路に代えて、ＤＬＬ（Delay Locked Loop）回路を用いてもよい。
【００３１】
カウンタ回路３５は、４つのクロック信号ＣＬＫ１〜ＣＬＫ４のうちの第１クロック信号ＣＬＫ１のみをカウンタ３５１でカウントし、そのカウント値に応じた電圧信号を基準信号ＣＮＴとして出力する。なお、カウンタ回路３５には、後述の第１〜第４加算・比較器３６ａ〜３６ｄに増加開始初期値ｏｆｆｓｅｔ１〜ｏｆｆｓｅｔ４を付与するパルス幅変調管理回路３５２が備えられている。また、カウンタ３５１は、後述するマスク回路からリセット信号が出力されると、カウント値をリセットする。
【００３２】
第１加算・比較器３６ａ〜３６ｄは、第１クロック信号ＣＬＫ１の立上がりでカウンタ３５１の基準信号ＣＮＴを入力し、それをパルス幅変調管理回路３５２からの第１〜第４増加開始初期値ｏｆｆｓｅｔ１〜ｏｆｆｓｅｔ４に加算して第１〜第４基準信号ＣＮＴ１〜ＣＮＴ４を算出し、夫々の基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮ、この場合は前記駆動波形信号ＷＣＯＭとを比較し、例えば入力信号ＩＮが基準信号ＣＮＴ１〜ＣＮＴ４より大きければハイレベル、即ち論理値“１”とし、入力信号ＩＮが基準信号ＣＮＴ１〜ＣＮＴ４より小さければローレベル、即ち論理値“０”とする信号を第１〜第４比較信号ＰＷＭ１〜ＰＷＭ４として出力する。但し、第２〜第４比較信号ＰＷＭ２〜ＰＷＭ４は、第２〜第４同期回路（第１同期回路は存在しないが、符号の整合と理解を容易にするために、第２〜第４同期回路とした）３７ｂ〜３７ｄで、第２〜第４クロック信号ＣＬＫ２〜ＣＬＫ４の立上がりに同期して出力される。出力された第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４は、ＯＲ回路３８で論理和が論理演算され、出力される。
【００３３】
マスク回路３９は、カウンタ３５１のカウント値を、第４クロック信号ＣＬＫ４の立上がりに合わせて読込み、このカウント値が所定値以上になったら、次の第４クロック信号ＣＬＫ４の立上がりまで、ハイレベル、即ち論理値“１”のリセット信号ＲＥＳＥＴを出力する。リセット信号ＲＥＳＥＴは反転回路４０で反転され、前記ＯＲ回路３８の出力と共にＡＮＤ回路４１に入力される。ＡＮＤ回路４１では、ＯＲ回路３８の出力と反転回路４０の出力の論理積を論理演算し、その論理演算結果を最終的なパルス幅変調信号ＰＷＭとして出力する。
【００３４】
図９には、図８のパルス幅変調回路のクロック信号ＣＬＫ１〜ＣＬＫ４、基準信号ＣＮＴ１〜ＣＮＴ４、比較信号ＰＷＭ１〜ＰＷＭ４、リセット信号ＲＥＳＥＴ、最終的なパルス幅変調信号ＰＷＭ（ＯＲ）の経時変化を示す。図中のパルス幅変調信号ＰＷＭ（ＡＮＤ）は、ＯＲ回路３８に代えて、ＡＮＤ回路を介装した場合の最終的なパルス幅変調信号である。また、前記増加開始初期値ｏｆｆｓｅｔ１〜ｏｆｆｓｅｔ４は、同図に示すように、一定値ずつ大きくなっており、これにより基準信号ＣＮＴ１〜ＣＮＴ４の初期値に電圧差を付与している。
【００３５】
その結果、最も電位の高い第４基準信号ＣＮＴ４が最も遅いタイミングでオフデューティになる傾向があるが、入力信号ＩＮの状態によっては、そうならない場合もある。これらの基準信号ＣＮＴ１〜ＣＮＴ４の比較結果である比較信号ＰＷＭ１〜ＰＷＭ４の論理和からなるパルス幅変調信号ＰＷＭ（ＯＲ）も、論理積からなるパルス幅変調信号ＰＷＭ（ＡＮＤ）も、パルス幅変調ＰＷＭ１〜ＰＷＭ４の何れか１つだけと比較すると、入力信号ＩＮの特徴を正確に捉えており、高分解能であることが分かる。また、前述と同様に、各クロック信号ＣＬＫ１〜ＣＬＫ４は、さほど周波数が高くないので、内部演算処理が安定する。また基準信号ＣＮＴ１〜ＣＮＴ４の周波数を低くすることなく、パルス幅変調信号ＰＷＭの分解能を高めているので、高速応答も可能となる。
【００３６】
ちなみに、比較信号ＰＷＭ１〜ＰＷＭ４の論理和からなるパルス幅変調信号ＰＷＭ（ＯＲ）と、論理積からなるパルス幅変調信号ＰＷＭ（ＡＮＤ）とを比較すると分かるように、論理和からなるパルス幅変調信号ＰＷＭ（ＯＲ）は、論理積からなるパルス幅変調信号ＰＷＭ（ＡＮＤ）に対して、例えばオフデューティのタイミングが所定値だけ遅くなった状態で出力される。そのため、入力信号レベルに対応する出力デューティ比を高めに設定したい場合には論理和からなるパルス幅変調信号ＰＷＭ（ＯＲ）を、デューティ比を低めに設定したい場合には論理積からなるパルス幅変調信号ＰＷＭ（ＡＮＤ）を用いるようにすればよい。あるいは、ＰＷＭ（ＯＲ）とＰＷＭ（ＡＮＤ）のパルス幅変調信号の両方を出力しておき、さらに後段で適宜使い分けるように構成してもよい。また、この傾向を逆に利用すれば、例えばオフデューティのタイミングを微調整することも可能である。即ち、例えば、論理積からなるパルス幅変調信号ＰＷＭ（ＡＮＤ）の立下がりエッジを第１クロック信号ＣＬＫ１の２／４（＝１／２）だけ遅延させれば、オフデューティのタイミングを、論理和からなるパルス幅変調信号ＰＷＭ（ＯＲ）と、論理積からなるパルス幅変調信号ＰＷＭ（ＡＮＤ）の中間に設定することが可能となる。
【００３７】
また、加算・比較回路３６ａ〜３６ｄで、基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮとを比較する際、例えばノイズ対策としてヒステリシスを与えることも可能である。即ち、例えば比較信号ＰＷＭ１〜ＰＷＭ４がオンデューティからオフデューティに切り替わるときの基準信号ＣＮＴ１〜ＣＮＴ４を少し高めに設定し、比較信号ＰＷＭ１〜ＰＷＭ４がオフデューティからオンデューティに切り替わるときの基準信号ＣＮＴ１〜ＣＮＴ４を少し低めに設定すればよい。
【００３８】
図１０は、本発明のパルス幅変調回路の第３実施形態を示すブロック図である。この実施形態も、ブロック化されているが、実際にはプログラムによる演算処理で構築しても構わない。
同図において、クロック信号生成回路３１は、前記第１実施形態及び第２実施形態と同様の機能を有し、前記クロック信号ＣＬＫから互いに位相の異なる、具体的には位相が９０°ずつずれた第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４を生成する。入力信号ＩＮ、この場合は駆動波形信号ＷＣＯＭを読込む第１〜第４レジスタ４２ａ〜４２ｄのうち、第１レジスタ４２ａは第４クロック信号ＣＬＫ４の立上がりで入力信号ＩＮを読込み、第２レジスタ４２ｂは第１クロック信号ＣＬＫ１の立上がりで入力信号ＩＮを読込み、第３レジスタ４２ｃは第２クロック信号ＣＬＫ２の立上がりで入力信号ＩＮを読込み、第４レジスタ４２ｄは第３クロック信号ＣＬＫ３の立上がりで入力信号ＩＮを読込む。これは、後述する変調器４３ａ〜４３ｄ内での基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮとの比較のタイミングに先んじて、入力信号ＩＮを読込んでいるのである。
【００３９】
入力信号ＩＮと後述する基準信号との比較を行って第１〜第４比較信号ＰＷＭ１〜ＰＷＭ４を出力する第１〜第４変調器４３ａ〜４３ｄには、パルス幅変調自体を許可するイネーブル信号Ｅｎａｂｌｅが入力され、このイネーブル信号Ｅｎａｂｌｅがハイレベル、即ち論理値“１”のときに、第１変調器４３ａは、第１クロック信号ＣＬＫ１の立上がりで第１レジスタ４２ａに記憶されている入力信号ＩＮの値と基準信号とを比較して第１比較信号ＰＷＭ１を出力し、第２変調器４３ｂは、第２クロック信号ＣＬＫ２の立上がりで第２レジスタ４２ｂに記憶されている入力信号ＩＮの値と基準信号とを比較して第２比較信号ＰＷＭ２を出力し、第３変調器４３ｃは、第３クロック信号ＣＬＫ３の立上がりで第３レジスタ４２ｃに記憶されている入力信号ＩＮの値と基準信号とを比較して第３比較信号ＰＷＭ３を出力し、第４変調器４３ｄは、第４クロック信号ＣＬＫ４の立上がりで第４レジスタ４２ｄに記憶されている入力信号ＩＮの値と基準信号とを比較して第４比較信号ＰＷＭ４を出力する。なお、第１変調器４３ａは、後述する選択スイッチ４６を切換える切換え信号Ｓｗｉｔｃｈを出力する。
【００４０】
第１〜第４パルス変調信号ＰＷＭ１〜ＰＷＭ４は、全てＡＮＤ回路４４及びＯＲ回路４５に並列に入力され、それらの出力は、切換え信号Ｓｗｉｔｃｈにより選択スイッチ４６で切換えられる。
図１１には、第１〜第４変調器４３ａ〜４３ｄの詳細を示す。各変調器４３ａ〜４３ｄは、所定周期毎に、クロック信号ＣＬＫ１〜ＣＬＫ４に応じたカウント値の増加と減少を切換えることにより、基準信号として三角波信号を生成し、その三角波信号と入力信号ＩＮとを比較して比較信号ＰＷＭ１〜ＰＷＭ４を出力する。そのため、各変調器４３ａ〜４３ｄは、カウント制御器４７、分周器（カウンタ）４８、アップダウンカウンタ４９、比較器５０、ＡＮＤ回路５１を備える。カウント制御器４７は、イネーブル信号Ｅｎａｂｌｅがハイレベルにあるとき、各クロック信号ＣＬＫ１〜ＣＬＫ４の立上がりで当該イネーブル信号Ｅｎａｂｌｅを後段に出力する。分周器（カウンタ）４８は、カウント制御器４７からのイネーブル信号Ｅｎａｂｌｅと三角波信号の一周期に相当する分周比を読込み、各クロック信号ＣＬＫ１〜ＣＬＫ４をカウントして、三角波信号の半周期毎にハイレベル、即ち論理値“１”とローレベル、即ち論理値“０”が切換わる切換え信号Ｓｗｉｔｃｈを出力する。アップダウンカウンタ４９は、後述する増減値ＤＥＦ、減少開始初期値ＵＴＯＤ、増加開始初期値ＤＴＯＵを読込み、各クロック信号ＣＬＫ１〜ＣＬＫ４の立上がりで、当該増減値ＤＥＦ分ずつ、増加又は減少を繰り返して基準信号ＣＮＴ１〜ＣＮＴ４として出力し、且つ前記三角波信号の半周期に相当する切換え信号Ｓｗｉｔｃｈの切換わり毎に増加と減少を切換える。比較器５０は、アップダウンカウンタ４９から出力される基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮとを比較して、入力信号ＩＮが基準信号ＣＮＴ１〜ＣＮＴ４より大きいときにハイレベル、即ち論理値“１”、小さいときにローレベル、即ち論理値“０”の比較信号ＰＷＭ１〜ＰＷＭ４を出力する。ＡＮＤ回路５１は、イネーブル信号Ｅｎａｂｌｅがハイレベルにあるときにのみ、比較信号ＰＷＭ１〜ＰＷＭ４を通過させて出力する。
【００４１】
図１２には、本実施形態のクロック信号ＣＬＫ１〜ＣＬＫ４、基準信号ＣＮＴ１〜ＣＮＴ４、比較信号ＰＷＭ１〜ＰＷＭ４、最終的なパルス幅変調信号ＰＷＭの経時変化を示す。図１２ａは、アップダウンカウンタ４９のカウント値、即ち基準信号ＣＮＴ１〜ＣＮＴ４の増加時、図１２ｂは、基準信号ＣＮＴ１〜ＣＮＴ４の減少時を示す。この説明では、アップダウンカウンタ４９の増減値ＤＥＦを４とし、第１基準信号ＣＮＴ１の増加開始初期値ＤＴＯＵを０、減少開始初期値ＵＴＯＤを１６とした。同様に、第２基準信号ＣＮＴ２の増加開始初期値ＤＴＯＵを１、減少開始初期値ＵＴＯＤを１５、第３基準信号ＣＮＴ３の増加開始初期値ＤＴＯＵを２、減少開始初期値ＵＴＯＤを１４、第４基準信号ＣＮＴ４の増加開始初期値ＤＴＯＵを３、減少開始初期値ＵＴＯＤを１３とした。また、切換え信号Ｓｗｉｔｃｈにより、基準信号ＣＮＴ１〜ＣＮＴ４の増加時にはＡＮＤ回路４４からの出力が最終的なパルス幅変調信号ＰＷＭとして選択され、基準信号ＣＮＴ１〜ＣＮＴ４の減少時にはＯＲ回路４５からの出力が最終的なパルス幅変調信号ＰＷＭとして選択されるようにした。
【００４２】
このようにして互いに異なる増加開始初期値ＤＴＯＵや減少開始初期値ＵＴＯＤが設定され、且つ各基準信号ＣＮＴ１〜ＣＮＴ４が互いに位相の異なるクロック信号ＣＬＫ１〜ＣＬＫ４の立上がりで増加又は減少すると、基準信号ＣＮＴ１〜ＣＮＴ４の電位と位相が少しずつずれる。図１３には、基準信号ＣＮＴ１〜ＣＮＴ４を重ね合わせたイメージを示した。このような基準信号ＣＮＴ１〜ＣＮＴ４と、値が“８”の入力信号ＩＮとを比較すると、各基準信号ＣＮＴ１〜ＣＮＴ４に対応する比較信号ＰＷＭ１〜ＰＷＭ４もオフデューティになるタイミングやオンデューティになるタイミングが少しずれている。図１２ａや図１３ａに示す基準信号ＣＮＴ１〜ＣＮＴ４の増加時にはＡＮＤ回路４４からの出力が選択されるので、全ての比較信号ＰＷＭ１〜ＰＷＭ４がオンデューティにあるときにだけ、最終的なパルス幅変調信号ＰＷＭもオンデューティ、即ちハイレベルになる。また、図１２ｂや図１３ｂに示す基準信号ＣＮＴ１〜ＣＮＴ４の減少時にはＯＲ回路４５からの出力が選択されるので、何れかの比較信号ＰＷＭ１〜ＰＷＭ４がオンデューティにあるときに、最終的なパルス幅変調信号ＰＷＭがオンデューティ、即ちハイレベルになる。
【００４３】
図１２には、入力信号ＩＮの値が“８”であるときと、“９”であるときの最終的なパルス幅変調信号ＰＷＭを示した。同図から明らかなように、基準信号ＣＮＴ１〜ＣＮＴ４の増加時でも減少時でも、入力信号ＩＮの値が“８”であるときと、“９”であるときの最終的なパルス幅変調信号ＰＷＭのオフデューティのタイミング或いはオンデューティのタイミングは、クロック信号ＣＬＫ１〜ＣＬＫ４の位相差分、即ち９０°であり、極めて高い分解能を示す。また、基準信号ＣＮＴ１〜ＣＮＴ４の増加時にはＡＮＤ回路４４からの出力、即ち論理積を選択し、基準信号ＣＮＴ１〜ＣＮＴ４の減少時にはＯＲ回路４５からの出力、即ち論理和を選択するようにしたことで、前述した両者のデューティ比の僅差が相殺される。なお、周知のように、基準信号に三角波信号を用いた方が、ノコギリ波信号を用いた場合に比して、若干、波形歪みを低減することができる。
【００４４】
下記表１には、アップダウンカウンタ４９でカウントされる基準信号ＣＮＴ１〜ＣＮＴ４の具体的な増減値ＤＥＦ、減少開始初期値ＵＴＯＤ、増加開始初期値ＤＴＯＵの値の一例を示す。つまり、例えば基準信号ＣＮＴ１は、増加開始初期値０から増加を開始し、クロック信号ＣＬＫ１の立上がり毎に１２８ずつ増加し、カウント値が減少開始初期値１０２４になったら減少に転じ、クロック信号ＣＬＫ１の立上がり毎に１２８ずつ減少する。また、基準信号ＣＮＴ４は、増加開始初期値９６から増加を開始し、クロック信号ＣＬＫ４の立上がり毎に１２８ずつ増加し、カウント値が減少開始初期値９２８になったら減少に転じ、クロック信号ＣＬＫ４の立上がり毎に１２８ずつ減少する。
【００４５】
【表１】
2010103680.tif 000003
【００４６】
図１４ａには、これら基準信号ＣＮＴ１〜ＣＮＴ４のカウント値を重ね合わせて三角波信号を擬似的に表した。図１４ｂは、サンプル番号８に表れる三角波信号の最大値付近を、図１４ｃは、サンプル番号１６に表れる三角波信号の最小値付近を示す。図１４に示した例では、三角波信号の振幅が１０２４となるため、入力信号ＩＮのレベルが最大１０ビットまで対応することができる。なお、図１４に示す重ね合わされた形の三角波信号は、実際に入力信号との比較に用いられる基準信号ではなく、擬似的なものであり、実際の入力信号との比較に用いられる基準信号は、あくまでも個々の基準信号ＣＮＴ１〜ＣＮＴ４なのであるが、表１のように増減値ＤＥＦ、減少開始初期値ＵＴＯＤ、増加開始初期値ＤＴＯＵを設定することにより、精度の高い三角波信号を得ることができ、これによりより一層正確なパルス幅変調信号を得ることが可能となる。
【００４７】
このように前記各実施形態のパルス幅変調回路によれば、互いに位相の異なる複数のクロック信号ＣＬＫ１〜ＣＬＫ４の夫々から、各クロック信号ＣＬＫ１〜ＣＬＫ４毎に増加（又は減少する）複数の基準信号ＣＮＴ１〜ＣＮＴ４を生成し、各基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮとの大小関係を夫々比較した結果を比較信号ＰＷＭ１〜ＰＷＭ４として夫々出力し、出力される複数の比較信号ＰＷＭ１〜ＰＷＭ４を、論理演算により一つの２値信号からなるパルス幅変調信号ＰＷＭとして出力する構成としたため、出力されるパルス幅変調信号ＰＷＭは２値信号であることから、抵抗やスイッチング素子は１つでよく、これにより回路規模を抑制することができると共に、位相の異なる複数のクロック信号ＣＬＫ１〜ＣＬＫ４の夫々から生成した基準信号ＣＮＴ１〜ＣＮＴ４と入力信号ＩＮとの大小関係を比較し、その比較信号ＰＷＭ１〜ＰＷＭ４の論理演算から１つの２値信号をパルス幅変調信号ＰＷＭとして出力することから、時間軸方向への高分解能化が可能になる。また、基準信号の元となるクロック信号の数（位相数）を増やすことで、基準信号ＣＮＴ１〜ＣＮＴ４の周波数は高い状態に保ったまま、パルス幅変調信号ＰＷＭの分解能を高めているので、高速応答も可能となる。それでいながら、各クロック信号ＣＬＫ１〜ＣＬＫ４の周波数は高くしなくてもよいので、単純な回路で安定的に動作させることが可能になる。
【００４８】
また、位相の異なる複数のクロック信号ＣＬＫ１〜ＣＬＫ４の夫々に対応して、各クロック信号ＣＬＫ１〜ＣＬｋ４毎に増加又は減少し且つ増加開始又は減少開始の初期値ｏｆｆｓｅｔ、ＤＴＯＵ、ＵＴＯＤが夫々異なる複数のカウンタ３２ａ〜３２ｄ、４９を備え、各カウンタ３２ａ〜３２ｄ、４９の出力を複数の基準信号ＣＮＴ１〜ＣＮＴ４とすることにより、時間軸方向への高分解能化が可能になる。また、基準信号の元となるクロック信号の数（位相数）を増やすことで、基準信号ＣＮＴ１〜ＣＮＴ４の周波数は高い状態に保ったまま、パルス幅変調信号ＰＷＭの分解能を高めているので、高速応答も可能となる。それでいながら、各クロック信号ＣＬＫ１〜ＣＬＫ４の周波数は高くしなくてもよいので、単純な回路で安定的に動作させることが可能になる。
【００４９】
また、位相の異なる複数のクロック信号ＣＬＫ１〜ＣＬＫ４のうちの第１クロック信号ＣＬＫ１に対応して、当該クロック信号ＣＬＫ１毎に増加（又は減少）するカウンタ３５１と、カウンタ３５１の出力を位相の異なる複数のクロック信号ＣＬＫ１〜ＣＬＫ４の夫々毎に、互いに異なる増加開始（又は減少開始）の初期値ｏｆｆｓｅｔ１〜ｏｆｆｓｅｔ４に加算（又は減算）して複数の基準信号ＣＮＴ１〜ＣＮＴ４を生成する加算・比較器（加減算部）３６ａ〜３６ｄとを備えることにより、上記の効果に加え、更にカウンタの数を低減することができ、回路規模を抑制することができる。
また、アップダウンカウンタ４９が、所定の周期で、増加と減少を切り替えることにより、基準信号ＣＮＴ１〜ＣＮＴ４として三角波信号を得ることができ、これにより上記の効果に加え、更にパルス幅変調信号の出力歪みを抑制することができる。
【００５０】
また、複数の比較信号ＰＷＭ１〜ＰＷＭ４の論理和を出力すると共に、複数の比較信号ＰＷＭ１〜ＰＷＭ４の論理積を出力し、論理和又は論理積の何れかを選択してパルス幅変調信号ＰＷＭとして出力することにより、時間軸方向に高分解能なパルス幅変調信号を出力することが可能になると共に、必要に応じてパルス幅変調信号ＰＷＭのデューティ比を調整することが可能となる。
また、アップダウンカウンタ４９の増加時には、論理和及び論理積の何れか一方を選択し、アップダウンカウンタ４９の減少時には、論理和及び論理積の何れか他方を選択することにより、基準信号ＣＮＴ１〜ＣＮＴ４の波形が三角波であるような場合に、基準信号ＣＮＴ１〜ＣＮＴ４の増加時の比較結果に含まれる比較誤差と減少時の比較結果に含まれる比較誤差とがキャンセルされるように合成されるので、高分解能で高精度なパルス幅変調信号を出力することが可能となる。
【００５１】
また、カウンタ３５１のリセット時に、パルス幅変調信号ＰＷＭが変化しないようにマスクすることにより、カウンタ３５１のリセット時のパルス幅変調信号ＰＷＭを安定させることができ、これによりパルス幅変調信号ＰＷＭの分解能を確保することができる。
なお、前記実施形態では、４つのクロック信号ＣＬＫ１〜ＣＬＫ４が互いに９０°ずつ位相ズレしている場合について説明したが、クロック信号の数は、これに限定されない。また、カウンタの増加又は減少の単位ｄを、互いに位相の異なるクロック信号の数Ｎの整数倍とし、最も位相の早いクロック信号ＣＬＫ１に対するｉ番目のクロック信号ＣＬＫｉの位相差がｐｉ°である場合には、当該ｉ番目のクロック信号ＣＬＫｉに対応した増減開始又は減少開始の初期値ｏｆｆｓｅｔｉを、ａを定数とする、ｏｆｆｓｅｔｉ＝ｄ×ｐｉ／３６０＋ａとすれば、あらゆる位相差に対応することができる。ちなみに、定数ａは、カウンタの値、即ち基準信号ＣＮＴｉ全体をドリフト的にずらすためのものである。
【００５２】
また、前記実施形態では、クロック信号生成回路を構成の一部としたが、互いに異なる位相の複数のクロック信号を外部から入手することができれば、クロック信号生成回路は構成要件に含まれない。
また、前記実施形態では、本発明のパルス幅変調回路をラインヘッド型の液体噴射型印刷装置に用いた場合についてのみ詳述したが、本発明のパルス幅変調回路は、マルチパス型の液体噴射型印刷装置にも同様に適用可能である。
【００５３】
また、前記実施形態では、本発明のパルス幅変調回路を液体噴射型印刷装置のデジタル電力増幅器の駆動回路に具体化したが、この限りではなく、インク以外の他の液体（液体以外にも、機能材料の粒子が分散されている液状体、ジェルなどの流状体を含む）や液体以外の流体（流体として流して噴射できる固体など）を噴射したり吐出したりする液体噴射装置に具体化することもできる。例えば、液晶ディスプレイ、ＥＬ（エレクトロルミネッサンス）ディスプレイ、面発光ディスプレイ、カラーフィルタの製造などに用いられる電極材や色材などの材料を分散又は溶解の形態で含む液状体を噴射する液状体噴射装置、バイオチップ製造に用いられる生体有機物を噴射する液体噴射装置、精密ピペットとして用いられて試料となる液体を噴射する液体噴射装置であってもよい。更に、時計やカメラなどの精密機械にピンポイントで潤滑油を噴射する液体噴射装置、光通信素子などに用いられる微小半球レンズ（光学レンズ）などを形成するための紫外線硬化樹脂などの透明樹脂液を基板上に噴射する液体噴射装置、基板などをエッチングするために酸又はアルカリなどのエッチング液を噴射する液体噴射装置、ジェルを噴射する流状体噴射装置、トナーなどの粉体を例とする固体を噴射する流体噴射式記録装置であってもよい。そして、これらのうち何れか一種の噴射装置に本発明を適用することができる。
更には、本発明のパルス幅変調回路は、噴射装置に限らず、通信などのインタフェースやモータ駆動など、パルス幅変調を利用するあらゆるアプリケーションに適用可能であり、種々の駆動回路として有効に利用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明のパルス幅変調回路を用いた液体噴射型印刷装置の一実施形態を示す概略構成正面図である。
【図２】図１の液体噴射型印刷装置に用いられる液体噴射ヘッド近傍の平面図である。
【図３】図１の液体噴射型印刷装置の制御装置のブロック図である。
【図４】各液体噴射ヘッド内のノズルアクチュエータを駆動する駆動信号の説明図である。
【図５】スイッチングコントローラのブロック図である。
【図６】ノズルアクチュエータの駆動回路の一例を示すブロック図である。
【図７】図６の変調回路に用いられた本発明のパルス幅変調回路の第１実施形態を示すブロック図である。
【図８】図６の変調回路に用いられた本発明のパルス幅変調回路の第２実施形態を示すブロック図である。
【図９】図８のパルス幅変調回路の作用の説明図である。
【図１０】図６の変調回路に用いられた本発明のパルス幅変調回路の第３実施形態を示すブロック図である。
【図１１】図１０のパルス幅変調回路の変調器の詳細を示すブロック図である。
【図１２】図１０のパルス幅変調回路の作用の説明図である。
【図１３】図１０のパルス幅変調回路の作用の説明図である。
【図１４】図１０のパルス幅変調回路の作用の説明図である。
【符号の説明】
【００５５】
１は印刷媒体、２は液体噴射ヘッド、３は給紙部、４は搬送部、５は給紙ローラ、６は搬送ベルト、７は電動モータ、８は駆動ローラ、９は従動ローラ、１０は排紙部、１１は固定プレート、２１はハーフブリッジＤ級出力段、２２はノズルアクチュエータ、２５は駆動波形信号発生回路、２６は変調回路、２８はデジタル電力増幅器、２９は平滑フィルタ、３０はゲート駆動回路、３１はクロック信号生成回路、３２ａ〜３２ｄはカウンタ、３３ａ〜３３ｄは比較器、３４は合成回路、３５はカウンタ回路、３５１はカウンタ、３６ａ〜３６ｄは加算・比較器、３７ｂ〜３７ｄは同期回路、３８はＯＲ回路、３９はマスク回路、４１はＡＮＤ回路、４２ａ〜４２ｄはレジスタ、４３ａ〜４３ｄは変調器、４４はＡＮＤ回路、４５はＯＲ回路、４６は選択スイッチ、４８は分周器（カウンタ）、４９はアップダウンカウンタ、５０は比較器、６５はヘッドドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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