(57)【要約】【課題】調整により遅延時間の誤差を回避してフィルタ特性の劣化を少なくすることができるトランスバーサルフィルタおよび等化器を提供する。【解決手段】入力信号に対して所定の時間遅延を施す遅延器１０、２０と、この遅延器１０、２０の入力信号および出力信号にそれぞれ外部から与えられるタップ係数Ｔ０、Ｔ１、Ｔ２を乗算して出力する乗算器３０、３１、３２と、この乗算器３０、３１、３２の出力を加算する加算器５１、５２とを有し、遅延器１０、２０は、それぞれ遅延時間が異なるＭ系列（Ｍは２以上の整数）の回路手段（１１〜１３、２１〜２３）と、この回路手段から１系列を選択する選択手段（１４、２４）とを有する。【選択図】図１
2010161470.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に対して所定の時間遅延を施す遅延器と、
この遅延器の入力信号および出力信号にそれぞれ外部から与えられるタップ係数を乗算して出力する乗算器と、
この乗算器の出力を加算する加算器と
を有するトランスバーサルフィルタにおいて、
上記遅延器は、それぞれ遅延時間が異なるＭ系列（Ｍは２以上の整数）の回路手段と、この回路手段から１系列を選択する選択手段とを有する
ことを特徴とするトランスバーサルフィルタ。
【請求項２】
請求項１記載のトランスバーサルフィルタにおいて、前記回路手段は、半導体集積回路上で互いに異なる数の遅延バッファが直列多段接続された遅延部の並列回路により構成されたことを特徴とするトランスバーサルフィルタ。
【請求項３】
請求項１記載のトランスバーサルフィルタにおいて、前記回路手段は、半導体集積回路上で１または複数の遅延バッファが直列多段接続された直列回路部と、この直列回路部の出力を分岐して互いに異なる遅延を施す並列回路部とを有することを特徴とするトランスバーサルフィルタ。
【請求項４】
請求項３記載のトランスバーサルフィルタにおいて、前記並列回路部が多段に接続され、前段の出力を分岐して互いに異なる遅延を施すことを特徴とするトランスバーサルフィルタ。
【請求項５】
請求項１から４のいずれか１項記載のトランスバーサルフィルタにおいて、前記選択手段は、多段に接続され各段で２系列から１系列を選択するセレクタを有することを特徴とするトランスバーサルフィルタ。
【請求項６】
入力信号をトランスバーサルフィルタにより等化するフィードフォワード型等化器、または入力信号の符号判定を行う識別器の出力をトランスバーサルフィルタに通して前記識別器の入力信号から減算するディシジョン・フィードバック型等化器、あるいはフィードフォワード型等化器とディシジョン・フィードバック型等化器とを組み合わせた等化器であり、
この等化器を構成する少なくとも一部のトランスバーサフィルタが請求項１から４のいずれか１項記載のトランスバーサルフィルタにより構成された
ことを特徴とする等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスバーサルフィルタおよびトランスバーサルフィルタを用いて光ファイバ通信などの通信方式における信号波形劣化を電気回路により改善する等化器に関する。
【背景技術】
【０００２】
図６は、３タップで構成されたトランスバーサルフィルタの構成例を示す図である。信号入力端子１から入力された信号は、直列接続された第１、第２の遅延器１１０、２１０に入力される。遅延器１１０、２１０の遅延時間はそれぞれτｌ、τ２とする。これらの遅延時間τ１、τ２は、実用上同じ値に設計することが多いが、一般的には必ずしも同じ値である必要はない。信号入力端子１から入力された信号および第１、第２の遅延器１１０、２１０の出力信号は、それぞれ第０、第１、第２の乗算器３０、３１、３２に入力され、タップ係数入力端子４０、４１、４２から与えられるタップ係数Ｔ０、Ｔｌ、Ｔ２によって適当に重み付けされた後、第１、第２の加算器５１、５２により加算され、信号出力端子２から出力される。
【０００３】
図７は、トランスバーサルフィルタを用いた等化器の構成例を示す図である。良く知られているように、このようなトランスバーサルフィルタは、情報通信の各種通信方式において、伝送媒体の伝達により劣化した信号を整形する「等化器」として機能する。トランスバーサルフィルタを用いた等化器には、主として、フィードフォワード型等化器またはディシジョン・フィードバック（判定帰還）型等化器あるいはそれらを組み合わせた型の等化器がある。図７には、フィードフォワード型等化器（ＦＦＥ）６１とディシジョン・フィードバック型等化器（ＤＦＥ）６２を組み合わせた型の等化器の構成例を示す。
【０００４】
ＦＦＥ６１は、入力信号をトランスバーサルフィルタにより等化する等化器であり、図６に示すトランスバーサルフィルタの回路構成がそのまま用いられる。ただし、図７では、２つの遅延器の遅延時間をそれぞれτｆｌ、τｆ２とし、タップ係数をＴｆ０、Ｔｆｌ、Ｔｆ２としている。ＤＦＥ６２は、入力信号の符号判定を行う識別器６３の出力をトランスバーサルフィルタに通して識別器６３の入力信号から減算する等化器であり、図６に示すトランスバーサルフィルタの回路構成における２つの遅延器の遅延時間をそれぞれτｄ２、τｄ３、タップ係数をＴｄ０、Ｔｄｌ、Ｔｄ２とし、さらに、そのトランスバーサルフィルタの入力に遅延時間τｄ１の遅延器を設けた回路構成が用いられる。
【０００５】
図８は、等化器を用いた一般的な光ファイバ伝送装置の構成例を示す図である。この光ファイバ伝送装置は、変調データ入力端子３０１、電気光変換器３０２、光ファイバ３０３、光電気変換器３０４、等化器３０５、識別器３０６および復調データ出力端子３０７を有する。変調データ入力端子３０１には、光ファイバ伝送系の変調データが入力される。電気光変換器３０２は、光送信器として動作し、変調データ入力端子３０１に入力された変調データを光信号に変換して、光ファイバ３０３に送出する。光電気変換器３０４は、光受信器として動作し、光ファイバ３０３から光信号を受信して、電気信号に変換する。等化器３０５は、光ファイバ３０３の伝達により劣化した信号を整形する。識別器３０６は、信号の符号判定を行い、復調データ出力端子３０７に復調データを出力する。
【０００６】
光ファイバ伝送における信号劣化の要因は、主として、光ファイバの分散特性にある。光ファイバの分散特性には、波長分散、偏波分散、モード分散などがあり、分散により光信号の帯域や波形が劣化して、アイパタン開口率の低下や符号誤り率増大を招き、光伝送の高速化あるいは長距離伝送化を制限する。この分散の影響を低減する技術として等化器が用いられ、等化器によって、光ファイバ伝送後の周波数応答や波形形状が改善される（例えば非特許文献２参照）。したがって、光ファイバ伝送方式の等化器は、（電気）分散補償器とも呼ばれる。
【０００７】
ところで、半導体集積回路によって実現されるトランスバーサルフィルタを用いた通信方式用等化器の場合、トランスバーサルフィルタの遅延器は、一般的には複数の遅延バッファの多段接続によって構成される（非特許文献１参照）。図６の構成例を用いて説明すると、遅延器１１０、２１０は、所望の遅延時間を得るために必要な段数だけ遅延バッファ１１１、２１１を直列に多段接続することによって構成される。通信速度が高速化すると等化器の周波数特性に対しても高速化が要求されるが、そのためには、トランスバーサルフィルタを構成する半導体集積回路のトランジスタの動作速度向上が必要となる。
【０００８】
一方で、最先端の半導体プロセスを用いて集積回路を製造する場合、トランジスタの動作速度向上のために半導体プロセスの微細加工が必要となるため、トランジスタ動作速度の向上に反比例して、半導体プロセスの製造ばらつきが増加する。このため、図６で示されるような多段の遅延バッファ１１１、２１１で構成される遅延器１１０、２１０では、半導体プロセスの製造ばらつきによって遅延器１１０、２１０遅延時間が設計値から外れることにより、フィルタの特性が劣化する（所望の特性が得られない）ことがある。遅延時間が可変なトランスバーサルフィルタ構成が提案され、例えば特許文献１あるいは特許文献２に示されているが、回路構成が複雑であったり、集積回路の構成としては実現困難である
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特公平８−８４６２号公報
【特許文献２】特公平７−８３３０３号公報
【非特許文献】
【００１０】
【非特許文献１】小西良弘監著、「通信用フィルタ回路の設計とその応用」、７５−９５頁、総合電子出版社、１９９４年
【非特許文献２】Ｈ．Ｂｕｅｌｏｗ，”Ｅｌｅｃｔｒｏｎｉｃ  ｄｉｓｐｅｒｓｉｏｎ  ｃｏｍｐｅｎｓａｔｉｏｎ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｆｏｒ  Ｏｐｔｉｃａｌ  Ｆｉｂｅｒ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ  ａｎｄ  Ｎａｔｉｏｎａｌ  Ｆｉｂｅｒ  Ｏｐｔｉｃ  Ｅｎｇｉｎｅｅｒｓ  Ｃｏｎｆｅｒｅｎｃｅ  （ＯＦＣ／ＮＦＯＥＣ），  ＯＭＧ５，２００７
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、調整により遅延時間の誤差を回避してフィルタ特性の劣化を少なくすることができるトランスバーサルフィルタおよび等化器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のトランスバーサルフィルタは、入力信号に対して所定の時間遅延を施す遅延器と、この遅延器の入力信号および出力信号にそれぞれ外部から与えられるタップ係数を乗算して出力する乗算器と、この乗算器の出力を加算する加算器とを有するトランスバーサルフィルタにおいて、遅延器は、それぞれ遅延時間が異なるＭ系列（Ｍは２以上の整数）の回路手段と、この回路手段から１系列を選択するセレクタとを有することを特徴とする。
【００１３】
Ｍ系列の回路手段は、半導体集積回路上で互いに異なる数の遅延バッファが直列多段接続された遅延部の並列回路により構成されることができる。また、Ｍ系列の回路手段は、半導体集積回路上で１または複数の遅延バッファが直列多段接続された直列回路部と、この直列回路部の出力を分岐して互いに異なる遅延を施す並列回路部とを有することもできる。この場合、並列回路部が多段に接続され、前段の出力を分岐して互いに異なる遅延を施すこともできる。選択手段は、多段に接続され各段で２系列から１系列を選択するセレクタを有することができる。
【００１４】
本発明の等化器は、入力信号をトランスバーサルフィルタにより等化するフィードフォワード型等化器、または入力信号の符号判定を行う識別器の出力をトランスバーサルフィルタに通して前記識別器の入力信号から減算するディシジョン・フィードバック型等化器、あるいはフィードフォワード型等化器とディシジョン・フィードバック型等化器とを組み合わせた等化器であり、この等化器を構成する少なくとも一部のトランスバーサフィルタが上述のトランスバーサルフィルタにより構成されたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、遅延時間が異なるＭ系列の回路手段を設け、その１系列を選択することで、遅延器の遅延時間の誤差を回避し、フィルタ特性の劣化を少なくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係るトランスバーサルフィルタの構成例を示す図である。
【図２】本発明の第２の実施の形態に係るトランスバーサルフィルタの構成例を示す図である。
【図３】図１または図２に示すトランスバーサルフィルタ内の遅延器の他の構成例を示す図である。
【図４】トランスバーサルフィルタの遅延特性のシミュレーション結果を示す図であり、半導体プロセスの製造ばらつきを考慮して設計された、図３に示す遅延器構成を有する図１に示すトランスバーサルフィルタの遅延特性を示す。
【図５】本発明の第３の実施の形態に係るトランスバーサルフィルタの構成例を示す図である。
【図６】３タップで構成されたトランスバーサルフィルタの構成例を示す図である。
【図７】トランスバーサルフィルタを用いた等化器の構成例を示す図である。
【図８】等化器を用いた一般的な光ファイバ伝送装置の構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
［第１の実施の形態］
図１は本発明の第１の実施の形態に係るトランスバーサルフィルタの構成例を示す図である。ここでは、図６に示す構成例と同様に３タップの構成例を示す。このトランスバーサルフィルタは、遅延器１０、２０、乗算器３０、３１、３２および加算器５１、５２を備える。遅延器１０、２０は、信号入力端子１から入力される入力信号に対して、所定の時間遅延を施す。乗算器３０、３１、３２は、遅延器１０、２０の入力信号および出力信号に、それぞれ外部からタップ係数入力端子４０、４１、４２に与えられるタップ係数Ｔ０、Ｔ１、Ｔ２を乗算して出力する。加算器５１、５２は、乗算器３０、３１、３２の出力を加算して信号出力端子２に出力する。遅延器１０は、それぞれ遅延時間が異なるＭ系列（Ｍは２以上の整数、この実施の形態では３）の回路手段としての遅延部１１、１２、１３と、遅延部１１、１２、１３から１系列を選択する選択手段としてのセレクタ１４とを有する。遅延器２０も同様に、それぞれ遅延時間が異なるＭ系列の回路手段としての遅延部２１、２２、２３と、遅延部２１、２２、２３から１系列を選択するセレクタ２４とを有する。
【００１９】
図１に示すトランスバーサルフィルタが図６に示す構成例と異なる点は、図６に示す遅延器１１０の代わりに、遅延時間の異なる３個並列の遅延部１ｌ、１２、１３およびそれらの後に続くセレクタ（３入力マルチプレクサ）１４によって構成される遅延器１０を用い、遅延器２１０の代わりに、遅延時間の異なる３個並列の遅延部２１、２２、２３およびそれらの後に続くセレクタ（３入力マルチプレクサ）２４によって構成される遅延器２０を用いることにある。
【００２０】
［動作の説明］
図１に示すトランスバーサルフィルタにおいて、信号入力端子１から入力される信号が並列化された遅延部１１、１２、１３のうちいずれを通過するかは、セレクタ切替端子１５に入力される選択信号Ｓ１により、セレクタ１４で選択される。同様に、セレクタ１４を通過した信号が並列化された遅延部２１、２２、２３のうちいずれを通過するかは、セレクタ切替端子２５に入力される選択信号Ｓ２により、セレクタ２４で選択される。信号入力端子１から入力された信号およびセレクタ１４、２４の出力信号は、それぞれ第０、第１、第２の乗算器３０、３１、３２に入力され、タップ係数入力端子４０、４１、４２から与えられるタップ係数Ｔ０、Ｔｌ、Ｔ２によって適当に重み付けされた後、第１、第２の加算器５１、５２により加算され、信号出力端子２から出力される。
【００２１】
［遅延部の構成およびその選択］
遅延部１１、１２、１３はそれぞれ、半導体集積回路上で互いに異なる数の遅延バッファ１１１が直列多段接続されて構成される。遅延部２１、２２、２３も同様に、半導体集積回路上で互いに異なる数の遅延バッファ２１１が直列多段接続されて構成される。遅延時間の差は、遅延バッファ１１１、２１１の段数の違いによって生成される。例えば、図１で示すように、遅延部１１、１２、１３を構成する遅延バッファ１１１の段数をそれぞれ２段、３段、４段とし、遅延部１２の遅延時間をτｌ、遅延バッファ１段当たりの遅延時間をΔτ１とすると、遅延部１１、１３の遅延時間はそれぞれτ１−Δτ１、τ１＋Δτ１となる。また、τ１＝３Δτ１である。
【００２２】
図１に示すトランスバーサルフィルタを半導体集積回路によって実現する際に、その設計時において、遅延部１１、１２、１３の中から遅延部１２が、遅延部２１、２２、２３の中から遅延部２２がそれぞれ選択された場合に、フィルタの特性が最適化されるように設計されたとする。集積回路が製造された結果、半導体プロセス、特にトランジスタが当初の設計通りの特性を有している場合には、遅延部１２および２２を選択することにより、当初の設計通りのフィルタ特性が得られる。ところが、半導体プロセスに製造ばらつきが生じ、実際のトランジスタの特性が回路設計に用いた特性から外れた場合には、遅延バッファ１１１、２１１の遅延時間に設計値との誤差が生じる。このような場合においても、製造後の検査時において、並列化された遅延部１１、１２、１３および遅延部２１、２２、２３の中でどれを通過させるかをそれぞれセレクタ１４、２４で切り替えながらフィルタ特性を確認することによって、遅延時間の設計値との誤差を補正して、フィルタ特性を所望の特性に近づけることが可能となる。例えば、遅延バッファ１１１、２１１の１段当たりの遅延時間が設計値より長い場合には、遅延部１２および２２の代わりに遅延部１１および２１を、設計値より短い場合には遅延部１２および２２の代わりに、遅延部１３および２３を選択すれば良い。
【００２３】
[効果]
以上説明した本発明の第１の実施の形態によれば、集積回路の回路規模増大を抑えつつ、設計時には予測不可能な半導体プロセスの製造ばらつきがあっても、製造後の調整により遅延器の遅延時間の誤差を回避し、フィルタ特性の劣化が少ないトランスバーサルフィルタを提供することができる。また、半導体プロセスの製造ばらつきの問題とは無関係に、製造後においてもフィルタ特性が可変なため、トランスバーサルフィルタの性能向上や適用範囲の拡大が可能であるという効果も有している。
【００２４】
［第２の実施の形態］
図２は本発明の第２の実施の形態に係るトランスバーサルフィルタの構成例を示す図である。ここでは、図１に示す第１の実施の形態と同様に、３タップの構成例を示す。図１に示す第１の実施の形態では、遅延器１０、２０の段数Ｎ（Ｎは２以上の整数、第１の実施の形態ではＮ＝２）に対して、乗算器３０、３１、３２の出力を加算するために、Ｎ個の２入力１出力加算器５１、５２を用いる構成としている。これに対し、第２の実施の形態では、乗算器３０、３１、３２の出力を、ｌ個の（Ｎ＋１）入力１出力加算器５３で加算する構成とする。この構成においても、第１の実施の形態と同等の効果が得られる。
【００２５】
［遅延器の他の構成例］
図３は、図１または図２に示すトランスバーサルフィルタ内の遅延器１０、２０の他の構成例を示す図である。図３では、遅延器１０として示す。図３に示す遅延器１０は、半導体集積回路上で１または複数の遅延バッファ１１１が直列多段（図３に示す例では２段）接続された直列回路部１１２と、この直列回路部１１２の出力を分岐して互いに異なる遅延を施す並列回路部１１３、１１４とを有し、並列回路部１１３、１１４が２段に接続され、前段の出力を分岐して互いに異なる遅延、すなわち、一方はそのまま出力し、他方には遅延バッファ１１１による遅延を施す構成となっている。また、図１または図２に示すセレクタ１４、２４に代えて、選択手段として、多段（図３に示す例では２段）に接続され各段で２系列から１系列を選択するセレクタ１６を有する。セレクタ１６は、セレクタ切替端子１７、１８に入力される選択信号Ｓ１１、Ｓ１２により、信号が通過する経路を選択する。
【００２６】
実際に遅延器１０、２０を半導体集積回路によって構成しようとする場合、遅延バッファ１１１の数が増えると、回路規模が大きくなり消費電力も増加する。また、多入力１出力のセレクタ１４、２４を１つの要素回路で実現することが難しい場合がある。そこで、図３に示す構成により、遅延時間の異なる複数の遅延部１１、１２、１３による並列回路と同等の機能を、１つのセルの遅延器１０によって実現する。これにより、なるべく遅延バッファ１１１の総数を減らすことができる。また、セレクタ１４、２４として、２入力１出力のセレクタ１６のみで構成されたものを用いる。２入力１出力のセレクタ１６は、３入力１出力のセレクタ１４、２４に比べて、実現が容易である。
【００２７】
[遅延特性］
図４は、トランスバーサルフィルタの遅延特性のシミュレーション結果を示す図であり、半導体プロセスの製造ばらつきを考慮して設計された、図３に示す遅延器構成を有する図１に示すトランスバーサルフィルタの遅延特性を示す。
【００２８】
集積回路の設計段階において、既に半導体プロセスの製造ばらつき範囲が予測可能な場合には、トランジスタ特性変動の予測偏差に基づいて、遅延器１０、２０によって得られる遅延時間の差を設定することが望ましい。図４には、遅延器１０、２０の遅延時間の設計目標を６５ｐｓとし、半導体プロセスの製造ばらつきによるトランジスタのパラメータ変動予測値が標準（ＴＹＰ）、最悪（ＷＯＲＳＴ）、最良（ＢＥＳＴ）の場合における群遅延特性および電圧利得特性を示す。パラメータ変動の条件に応じて、信号が通過する経路をセレクタ１６により適切に切り替える。これにより、ＴＹＰ、ＷＯＲＳＴ、ＢＥＳＴにおける遅延時間は、それぞれ６５．４５ｐｓ、６５.８４ｐｓ、６２.４８ｐｓとなり、トランジスタのパラメータ変動によらず゛ほぼ一定の遅延特性が得られることがわかる。
【００２９】
また、半導体プロセスの製造ばらつきの問題とは無関係に、製造後においてもフィルタ特性が可変なため、適用状況に応じて例えば特性の微調整に用いることで、フィルタ性能の向上や適用範囲の拡大といった効果も期待できる。
【００３０】
［第３の実施の形態］
図５は本発明の第３の実施の形態に係るトランスバーサルフィルタの構成例を示す図であり、遅延器の段数がＮ（タップ数がＮ＋１）の構成例を示す。第１および第２の実施の形態においては、それぞれ遅延時間が異なるＭ系列から１系列を選択する遅延器１１、２１として、Ｍ＝３の例について説明したが、Ｍが２または４以上の整数となる構成とすることもできる。また、第１および第２の実施の形態においては、３タップ構成（遅延器１１、２１の段数が２）のトランスバーサルフィルタを例に説明したが、広くＮ＋１タップ構成（Ｎは遅延器の段数で２以上の整数）のトランスバーサルフィルタとすることができる。実際の回路設計において、Ｍの値は、回路規模の増大対効果（フィルタ特性）を勘案して、最適値となるように決定する。また、Ｎの値は、動作帯域対効果（フィルタ特性）を勘案して、最適値となるように決定する。
【００３１】
[等化器としての実施の形態]
以上説明したトランスバーサルフィルタは、図７を参照して説明したようなフィードフォワード型等化器（ＦＦＥ）、またはディシジョン・フィードバック型等化器（ＤＦＥ）、あるいはＦＦＥとＤＦＥとを組み合わせた型の等化器として利用することができる。このような等化器は、設計時には予測不可能な半導体プロセスの製造ばらつきがあっても、製造後の調整により遅延器の遅延時間の誤差を回避し、フィルタ特性の劣化が少ない等化器を実現することができる。また、半導体プロセスの製造ばらつきの問題とは無関係に、製造後においてもフィルタ特性が可変である。このような等化器は、フィルタ性能向上や適用範囲の拡大といった効果も期待できる。
【符号の説明】
【００３２】
１  信号入力端子
２  信号出力端子
１０、２０  遅延器
１１〜１３、２１〜２３  遅延部（回路手段）
１４、１６、２４  セレクタ（選択手段）
１５、１７、１８、２５  セレクタ切替端子
３０〜３２  乗算器  
４０〜４２  タップ係数入力端子
５１〜５３  加算器
６１  フィードフォワード型等化器（ＦＦＥ）
６２  ディシジョン・フィードバック型等化器（ＤＦＥ）
６３  識別器
１１１、２１１  遅延バッファ
１１２  直列回路部
１１３、１１４  並列回路部
３０１  変調データ入力端子
３０２  電気光変換器（光送信器）
３０３  光ファイバ
３０４  光電気変換器（光受信器）
３０５  等化器
３０６  識別器
３０７  復調データ出力端子
【図１】
2010161470.tif 000003
【図２】
2010161470.tif 000004
【図３】
2010161470.tif 000005
【図４】
2010161470.tif 000006
【図５】
2010161470.tif 000007
【図６】
2010161470.tif 000008
【図７】
2010161470.tif 000009
【図８】
2010161470.tif 000010