(57)【要約】【課題】半導体集積回路内部の遅延調整回路の故障を検出するにあたって、遅延誤差が数ｐｓという非常に微細である場合には、線路の長さの誤差が原因で誤判定が発生してしまう。基板レイアウトの改善以外の方法で、遅延調整回路の故障を検出するテスト回路及びテスト方法を提供する。【解決手段】２つの遅延調整回路の出力をワイヤード接続し、両遅延調整回路に別々のテスト用信号を入力する。ワイヤード接続部の出力電圧を測定し、予め求めた期待値と照合することによって、故障が検出可能となる。【選択図】図３
2010054367.tif 000002
【特許請求の範囲】
【請求項１】
第１の遅延調整回路と、
第２の遅延調整回路と、
前記第１および第２の遅延調整回路に供給される複数の信号の供給源を切替えるための複数のスイッチと、
前記複数のスイッチと、前記第１および第２の遅延調整回路のそれぞれに供給するテスト用信号とを制御するテスト制御回路と、
前記第１および第２の遅延調整回路の出力部をワイヤード接続する出力信号配線と
を具備する
半導体回路。
【請求項２】
請求項１に記載の半導体回路において、
所定の基準電圧を出力するための基準電圧生成部と、
前記出力信号配線における電圧と、前記基準電圧とを比較して判定結果を出力するためのコンパレータと
をさらに具備する
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
第１の基準電圧と、第２の基準電圧と出力するための基準電圧生成部と、
前記出力信号配線における電圧と、前記第１の基準電圧とを比較するための第１のコンパレータと、
前記出力信号配線における電圧と、前記第２の基準電圧とを比較するための第２のコンパレータと、
前記出力信号配線における電圧を比較する相手として、前記第１の基準電圧と、前記第２の基準電圧とを選択的に切替えるための基準電圧切替えスイッチと
をさらに具備し、
前記基準電圧切替えスイッチは、選択された基準電圧と、前記出力信号配線における電圧とを比較した判定結果を出力する
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
複数の基準電圧を出力するための基準電圧生成部と、
前記出力信号配線における電圧と、前記複数の基準電圧のそれぞれとを比較するための複数のコンパレータと、
前記複数のコンパレータがそれぞれ比較して出力した判定結果を入力して、前記出力信号配線における電圧が属する基準電圧範囲を判定するための判定値生成論理回路と
をさらに具備する
半導体装置。
【請求項５】
請求項２〜４のいずれかに記載の半導体装置において、
前記テスト制御回路は、前記基準電圧生成部を制御する
半導体装置。
【請求項６】
請求項２〜４のいずれかに記載の半導体装置において、
前記テスト制御回路は、
前記基準電圧生成部を制御するための基準電圧設定信号を設定して出力するための基準電圧設定回路と、
前記テスト制御回路の外部から入力するテストバス信号に基づいて、前記複数のスイッチを切替えるためのデコーダと、
前記判定結果をフィードバック入力して、前記基準電圧設定回路を制御するステートマシーンと、
前記ステートマシンに制御されて、前記テストパターンを出力するテストパターンデコーダと
を具備する
半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
前記駆動能力の電圧を判定するために前記出力信号配線の後段に接続されたインバータ
をさらに具備する
半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１の遅延調整回路は、
プルアップドライバ
を具備し、
前記第２の遅延調整回路は、
プルダウンドライバ
を具備し、
前記テスト制御回路は、前記プルアップドライバと、前記プルダウンドライバとの、駆動能力における切替えを制御する
半導体装置。
【請求項９】
半導体装置において、遅延調整回路の故障を検出するための半導体テスト方法であって、
（ａ）第１の遅延調整回路と、第２の遅延調整回路とに供給される複数の信号の供給源を切替えるステップと、
（ｂ）前記第１および第２の遅延調整回路に、それぞれ異なるテスト用信号を供給するステップと、
（ｃ）前記第１および第２の遅延調整回路の出力部をワイヤード接続した出力信号配線における電圧の、期待値と測定値とを照合するステップと、
（ｄ）前記テスト用信号における所定の組み合わせを全て試すまで、前記ステップ（ｂ）と、前記ステップ（ｃ）とを繰り返すステップと
を具備する
半導体テスト方法。
【請求項１０】
請求項９に記載の半導体テスト方法において、
前記ステップ（ａ）は、
（ａ−１）前記第１および第２の遅延調整回路に供給される信号を仲介する複数のスイッチを切替えるステップ
を具備する
半導体テスト方法。
【請求項１１】
請求項９または１０に記載の半導体テスト方法において、
前記ステップ（ｂ）は、
（ｂ−１）前記第１および第２の遅延調整回路に、それぞれ異なるテスト用データ信号を供給するステップと、
（ｂ−２）前記第１および第２の遅延調整回路に、それぞれ異なる駆動能力切替え信号を供給するステップと
を具備する
半導体テスト方法。
【請求項１２】
請求項９〜１１のいずれかに記載の半導体テスト方法において、
前記第１および第２の遅延調整回路は、それぞれ複数のトランジスタを具備し、
前記ステップ（ｃ）は、
（ｃ−１）前記測定値と、前記期待値とが異なる場合において、対応するトランジスタの番号を記録するステップ
を具備する
半導体テスト方法。
【請求項１３】
請求項９〜１２のいずれかに記載の半導体テスト方法において、
（ｅ）前記ステップ（ａ）を実行する前に、前記出力信号配線の電圧を比較する対象である基準電圧を設定するステップ
をさらに具備し、
前記ステップ（ｅ）は、
（ｅ−１）前記２つの遅延調整回路が入力する信号の供給源を切替えることによって、前記２つの遅延調整回路に、テスト用信号を供給するステップと、
（ｅ−２）前記期待値を切替えるステップと、
（ｅ−３）前記基準電圧を生成する基準電圧生成部における設定を自動調整するステップと、
（ｅ−４）前記基準電圧を、前記ステップ（ｅ−３）で得られた値に確定するステップと
を具備する
半導体テスト方法。
【請求項１４】
請求項１３に記載の遅延テスト方法において、
前記ステップ（ｅ−３）は、
（ｅ−３−１）前記基準電圧生成部を制御するための基準電圧設定信号を設定するステップと、
（ｅ−３−２）前記２つの遅延調整回路にそれぞれ供給されるテスト用データ信号を設定するステップと、
（ｅ−３−３）前記第１の遅延調整回路に供給される駆動能力切替え信号を設定するステップと、
（ｅ−３−４）前記第２の遅延調整回路に供給される駆動能力切替え信号を設定するステップと、
（ｅ−３−５）前記測定値と、前記期待値とを照合して、照合結果が所定の条件を満たすまで、各信号に異なる値を設定しながら前記ステップ（ｅ−３−１）〜（ｅ−３−４）を繰り返すステップと
を具備する
半導体テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における遅延調整回路の故障を検出するための遅延テスト回路と、この遅延テスト回路を用いる遅延テスト方法と、この遅延テスト回路を具備する半導体装置とに係る。
【背景技術】
【０００２】
近年、半導体集積回路におけるＣＰＵ及びメモリの性能がますます向上している。これに伴い、ＣＰＵ及びメモリのインターフェース高速化が図られている。そのためには、遅延調整回路を半導体集積回路内部に搭載してフリップフロップ間のデータバス及びシステムクロックの遅延調整を行う必要がある。こうすることで、高周波における半導体集積回路内部のフリップフロップのセットアップタイム及びホールドタイムを確保することが可能となっている。
【０００３】
今後、更なる高速化を実現するために、遅延調整回路の微細な調整が必要となってきている。このため、故障の検出が困難になっている。
【０００４】
また、半導体集積回路の製造後または製造中に、故障が発生しているか否かを確認するためのテストを行なう必要もある。テスタビリティ向上のためには、半導体集積回路に搭載される全ての回路を、テストによって故障検出可能にすることを求められている。
【０００５】
上記に関連して、特許文献１（特開２００４−１３９７１８号公報）には、出力ドライバ係る記載が開示されている。
特許文献１に記載された出力ドライバは、半導体メモリ装置の出力ドライバである。この出力ドライバは、出力端と、プルアップドライバと、プルダウンドライバと、モードレジスタセットとを備える。ここで、プルアップドライバは、出力端に連結され、出力端をプルアップさせるものである。プルダウンドライバは、出力端に連結され、出力端をプルダウンさせるものである。モードレジスタセットは、半導体メモリ装置のＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レーテンシ情報を保存するものである。この出力ドライバは、プルアップドライバおよびプルダウンドライバの駆動能力が、ＣＡＳレーテンシ情報に応答して可変することを特徴とする。
【０００６】
図１は、特許文献１に記載された遅延調整回路の構成を説明するための回路図である。図１（ａ）は、遅延調整回路として用いられている出力ドライバ２０の構成を説明するための回路図である。図１（ｂ）は、出力ドライバ２０の前段に接続される制御回路２２について説明するための回路図である。
【０００７】
出力ドライバ２０は、プルアップドライバ２３と、プルダウンドライバ２４と、入力端ＤＱＯＵＴと、出力端ＤＱとを具備する。プルアップドライバ２３は、複数のＰＭＯＳ（Ｐ型Ｍｅｔａｌ  Ｏｘｙｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチトランジスタＰ１４〜Ｐ１７と、複数のプルアップトランジスタＰ１０〜Ｐ１３とを具備する。プルダウンドライバ２４は、複数のＮＭＯＳ（Ｎ型Ｍｅｔａｌ  Ｏｘｙｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチトランジスタＮ１４〜Ｎ１７と、複数のプルダウントランジスタＮ１０〜Ｎ１３とを具備する。
【０００８】
制御回路２２は、複数の入力部を具備する。制御回路２２の前段には、複数の入力部を介して、モードレジスタセット２１が接続されている。複数の入力部は、それぞれ異なるＣＡＳレーテンシＣＬ１．５、ＣＬ２、ＣＬ２．５、ＣＬ３に対応している。
【０００９】
制御回路２２は、複数の出力部ａ０、ａ１、ａ２、ａ３をさらに具備する。複数の出力部はそれぞれ複数のインバータの入力部に接続されている。複数のインバータは、それぞれ複数の出力部ａｂ０、ａｂ１、ａｂ２、ａｂ３を具備する。
【００１０】
複数のプルアップトランジスタＰ１０〜Ｐ１３のそれぞれにおいて、ドレインはＶＤＤに接続されており、ゲートは複数のインバータの出力部ａｂ０、ａｂ１、ａｂ２、ａｂ３にそれぞれ接続されており、ソースは複数のＰＭＯＳスイッチトランジスタＰ１４〜Ｐ１７のドレインにそれぞれ接続されている。複数のＰＭＯＳスイッチトランジスタＰ１４〜Ｐ１７のそれぞれにおいて、ゲートは入力端ＤＱＯＵＴに接続されており、ソースは出力端ＤＱに接続されている。
【００１１】
複数のプルダウントランジスタＮ１０〜Ｎ１３のそれぞれにおいて、ソースはＶＳＳに接続されており、ゲートは制御回路の出力部ａ０、ａ１、ａ２、ａ３にそれぞれ接続されており、ドレインは複数のＮＭＯＳスイッチトランジスタＮ１４〜Ｎ１７のソースにそれぞれ接続されている。複数のＮＭＯＳスイッチトランジスタＮ１４〜Ｎ１７のそれぞれにおいて、ゲートは入力端ＤＱＯＵＴに接続されており、ドレインは出力端ＤＱに接続されている。
【００１２】
複数のプルアップトランジスタＰ１０〜Ｐ１３は、入力端ＤＱＯＵＴからの入力に応答して、さらに複数の制御信号ａｂ０〜ａｂ３にそれぞれ応答して、選択的にイネーブルされる。複数のプルダウントランジスタＮ１０〜Ｎ１３は、入力端ＤＱＯＵＴからの入力に応答して、さらに複数の制御信号ａ０〜ａ３にそれぞれ応答して、選択的にイネーブルされる。
【００１３】
プルアップドライバ２３は、出力端ＤＱに連結されており、出力端ＤＱをプルアップさせる。また、プルダウンドライバ２４は、出力端ＤＱに連結されており、出力端ＤＱをプルダウンさせる。
【００１４】
モードレジスタセット２１は、半導体メモリ装置の外部から印加されるＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３を保存する。
【００１５】
プルアップドライバ２３およびプルダウンドライバ２４の駆動能力は、前記ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３に応答して可変する。より具体的には、まず、図１（ｂ）における制御回路２２が、ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３に応答して、制御信号ａ０〜ａ３およびａｂ０〜ａｂ３を出力する。この制御信号ａ０〜ａ３およびａｂ０〜ａｂ３に応答して、図１（ａ）におけるプルアップドライバ２３とプルダウンドライバ２４の駆動能力が可変する。
【００１６】
また、図１（ａ）における出力ドライバ２０の出力は、出力端ＤＱに接続されている。そこで、出力ドライバ２０の故障は、出力端ＤＱにて電流の変化を測定して検出する手法が一般的に用いられている。
【００１７】
近年は、システムとしてのインターフェースの高速化が強く要求されている。そこで、半導体集積回路内部のデータバスを、高周波のシステムクロックでラッチしなければならない。
【００１８】
しかし、システムクロックが高周波になると、システムクロック分配の遅延バラつきとデータバスの遅延バラつきによって、フリップフロップ間のセットアップタイム及びホールドタイムを確保することが困難となる。システムクロック及びデータバスの遅延調整を行うために、半導体集積回路に遅延調整回路を搭載することで、半導体集積回路内部のフリップフロップ間のセットアップタイム及びホールドタイムが確保される。
【００１９】
半導体集積回路内部で、システムクロック及びデータバスに微量な遅延調整を行う一般的な技術として、図１（ａ）における出力ドライバ２０を半導体集積回路内部に搭載する方法が知られている。
【００２０】
しかし、半導体集積回路内部のフリップフロップ間でのデータ信号及びクロック信号の遅延（以下、内部遅延と記載）を調整する遅延調整回路は出力パッドに直接接続していない。このため、故障時の電流の変化を測定する事は不可能である。
【００２１】
半導体集積回路内部に図１（ａ）の出力ドライバ２０をそのまま搭載しても、出力ドライバ２０の故障を検出できない。このため、一般的には、テスト回路を付加して故障検出を行う技術が広く知られている。
【００２２】
図２は、遅延調整回路用の、従来のテスト回路の例を説明するための回路図である。図２（ａ）は、遅延調整回路とテスト回路との接続関係を説明するための回路図である。図２（ｂ）は、遅延調整回路の制御信号生成回路について説明するための回路図である。
【００２３】
図２（ａ）の回路は、２つの遅延調整回路４０、４１と、テスト回路とを具備する。遅延調整回路４０は、入力端ＤＱＯＵＴ０と、出力端ＤＱ０とを具備する。遅延調整回路４１は、入力端ＤＱＯＵＴ１と、出力端ＤＱ１とを具備する。テスト回路は、テスト用フリップフロップ回路６１と、出力端３１１とを具備する。
【００２４】
図２（ｂ）における２つの制御信号生成回路は、それぞれ、モードレジスタセット７１、８１と、制御回路７２、８２とを具備する。
【００２５】
モードレジスタセット７１は、４つの出力部ＡＣＬ１．５、ＡＣＬ２、ＡＣＬ２．５、ＡＣＬ３を具備する。制御回路７２は、４つの入力部ＡＣＬ１．５、ＡＣＬ２、ＡＣＬ２．５、ＡＣＬ３と、４つの出力部ａ０、ａ１、ａ２、ａ３と、４つのインバータ回路３１、３２、３３、３４とを具備する。４つのインバータ回路３１、３２、３３、３４はそれぞれ、出力部ａｂ０、ａｂ１、ａｂ２、ａｂ３を具備する。
【００２６】
モードレジスタセット８１は、４つの出力部ＢＣＬ１．５、ＢＣＬ２、ＢＣＬ２．５、ＢＣＬ３を具備する。制御回路８２は、４つの入力部ＢＣＬ１．５、ＢＣＬ２、ＢＣＬ２．５、ＢＣＬ３と、４つの出力部ｂ０、ｂ１、ｂ２、ｂ３と、４つのインバータ回路３５、３６、３７、３８とを具備する。４つのインバータ回路３５、３６、３７、３８はそれぞれ、出力部ｂｂ０、ｂｂ１、ｂｂ２、ｂｂ３を具備する。
【００２７】
モードレジスタセット７１と、制御回路７２とは、４つの線路で接続されている。これら４つの線路は、４つの信号ＡＣＬ１．５、ＡＣＬ２、ＡＣＬ２．５、ＡＣＬ３にそれぞれ対応している。また、４つの信号ＡＣＬ１．５、ＡＣＬ２、ＡＣＬ２．５、ＡＣＬ３は、４種類のＣＡＳレーテンシＣＬ１．５、ＣＬ２、ＣＬ２．５、ＣＬ３にそれぞれ対応している。
【００２８】
制御回路７２において、４つの出力部ａ０、ａ１、ａ２、ａ３は、４つのインバータ回路３１、３２、３３、３４の入力部にそれぞれ接続されている。
【００２９】
モードレジスタセット８１と、制御回路８２とは、４つの線路で接続されている。これら４つの線路は、４つの信号ＢＣＬ１．５、ＢＣＬ２、ＢＣＬ２．５、ＢＣＬ３にそれぞれ対応している。また、４つの信号ＢＣＬ１．５、ＢＣＬ２、ＢＣＬ２．５、ＢＣＬ３は、４種類のＣＡＳレーテンシＣＬ１．５、ＣＬ２、ＣＬ２．５、ＣＬ３にそれぞれ対応している。
【００３０】
制御回路８２において、４つの出力部ｂ０、ｂ１、ｂ２、ｂ３は、４つのインバータ回路３５、３６、３７、３８の入力部にそれぞれ接続されている。
【００３１】
２つのモードレジスタセット７１、８１および２つの制御回路７２、８２の動作は、図１（ｂ）におけるモードレジスタセット２１および制御回路２２の動作とそれぞれ同じであるので、説明を省略する。
【００３２】
図２（ａ）における遅延調整回路４０の動作は、図１（ａ）における遅延調整回路２０の動作と同じであるので、説明を省略する。また、遅延調整回路４１の動作も、遅延調整回路２０の動作と同じである。すなわち、遅延調整回路４１と遅延調整回路４０、ＤＱＯＵＴ１とＤＱＯＵＴ０、ＤＱ１とＤＱ０、ｂ０〜ｂ３とａ０〜ａ３、ｂｂ０〜ｂｂ３とａｂ０〜ａｂ３、がそれぞれ対応する動作を行う。より詳細な説明は省略する。
【００３３】
ＤＱ０と、ＤＱ１とは、それぞれ線路２０１、２０２を介して、テスト用フリップフロップ回路６１に接続されている。２本の線路２０１、２０２は、２つの遅延調整回路出力信号２０１、２０２にそれぞれ対応する。ここで、２つの遅延調整回路出力信号２０１、２０２は、同じ遅延で配線されることが重要である。
【００３４】
テスト用フリップフロップ回路６１の動作について説明する。テスト用フリップフロップ回路６１は、遅延調整回路４０の出力と、遅延調整回路４１の出力との、遅延長性差を判定する。ここで、遅延調整回路出力信号２０１と、遅延調整回路出力信号２０２との間に配線誤差が生じると、テスト用フリップフロップ回路６１は、配線誤差分を含んだ遅延差を判定してしまう。つまり、このような場合に、テスト用フリップフロップ回路６１は、遅延調整回路４０と、遅延調整回路４１との出力における純粋な遅延調整差を判定出来ないことになる。
【００３５】
例えば、遅延調整回路４０および遅延調整回路４１の出力における遅延調整差が、１０ｐｓという微小な値であるとする。さらに、これに対して、遅延調整回路出力信号２０１および遅延調整回路出力信号２０２から、テスト用フリップフロップ回路６１までの配線誤差が２０ｐｓあるとする。この場合、テスト用フリップフロップ６１の入力端では、遅延調整回路４０の出力と遅延調整回路４１の遅延調整差が逆転し、テスト用フリップフロップ６１は誤判定してしまう。
【００３６】
図２（ａ）と図２（ｂ）の一般的な遅延調整回路の故障検出を行うためのテスト回路動作を説明する。
【００３７】
モードレジスタセット７１で制御される制御回路７２にて、駆動能力切替え信号ａ０〜ａ３と駆動能力切替え反転信号ａｂ０〜ａｂ３を設定する。モードレジスタセット８１で制御される制御回路８２にて、駆動能力切替え信号ｂ０〜ｂ３と駆動能力切替え反転信号ｂｂ０〜ｂｂ３を設定する。
【００３８】
ここで、駆動能力切替え信号ａ０〜ａ３及び駆動能力切替え反転信号ａｂ０〜ａｂ３と、駆動能力切替え信号ｂ０〜ｂ３及び駆動能力切替え反転信号ｂｂ０〜ｂｂ３とは、遅延調整回路４０の駆動能力と、遅延調整回路４１の駆動能力とが異なるようにそれぞれ設定する。
【００３９】
遅延調整回路４０の入力であるＤＱＯＵＴ０と、遅延調整回路４１の入力であるＤＱＯＵＴ１とは、同じタイミングで信号を入力する。
【００４０】
前記の設定を行うことで、遅延調整回路４０と遅延調整回路４１は駆動能力に応じた遅延時間で、ＤＱＯＵＴ０からは遅延調整回路出力信号２０１が出力される。同様に、ＤＱＯＵＴ１からは遅延調整回路出力信号２０２が出力される。そして、遅延調整回路出力信号２０１と遅延調整回路出力信号２０２との駆動能力差が、遅延調整差として出力される。
【００４１】
次に、テスト用フリップフロップのクロックに入力される遅延調整回路出力信号２０２の立ち上がりエッジにおいて、テスト用フリップフロップ回路６１のデータに入力される遅延調整回路出力信号２０１をラッチして、出力信号３１１に出力する。
【００４２】
モードレジスタセット７１およびモードレジスタセット８１の設定値によって遅延調整回路４０および遅延調整回路４１の駆動能力切替えが正常に行われたら、遅延調整回路出力信号２０１および遅延調整回路出力信号２０２に設定通りの遅延調整差が出力される。
【００４３】
故障が無い場合は、遅延調整差が、遅延調整回路出力信号２０１および遅延調整回路出力信号２０２に出力される。この遅延調整差は、駆動能力切替え信号ａ０〜ａ３、ｂ０〜ｂ３及び駆動能力切替え反転信号ａｂ０〜ａｂ３、ｂｂ０〜ｂｂ３の設定にそれぞれ合った遅延調整回路４０および遅延調整回路４１の遅延調整差である。駆動能力切替え信号ａ０〜ａ３、ｂ０〜ｂ３及び駆動能力切替え反転信号ａｂ０〜ａｂ３、ｂｂ０〜ｂｂ３に対して、遅延調整回路４０と遅延調整回路４１が正常に動作することを仮定した場合の予測値を、以下、「期待値」と記載する。この期待値と、テスト用フリップフロップ回路６１が遅延調整回路出力信号２０１を遅延調整回路出力信号２０２のエッジでラッチした出力信号３１１の出力結果とが一致することで、遅延調整回路４０内のトランジスタと、遅延調整回路４１内のトランジスタとが正常に動作していることが確認できる。
【００４４】
故障がある場合は、駆動能力切替え信号ａ０〜ａ３、ｂ０〜ｂ３及び駆動能力切替え反転信号ａｂ０〜ａｂ３、ｂｂ０〜ｂｂ３の設定と異なった遅延調整回路４０と遅延調整回路４１の遅延調整差が遅延調整回路出力信号２０１と遅延調整回路出力信号２０２に出力される。このため、テスト用フリップフロップ回路６１がラッチした出力信号３１１の出力結果と期待値が不一致となる。その結果、遅延調整回路４０内のトランジスタと遅延調整回路４１内のトランジスタの駆動能力切替えが正しく動作していないという故障を検出する事ができる。
【００４５】
また、図２（ｂ）で説明した制御回路の入力は、必ずしもモードレジスタセット７１、８１によって制御されなくても実現可能である。例えば、駆動能力を制御するカウンターの出力でも実現でき、外部テストピンで割り付けられた信号によっても実現できる。
【００４６】
【特許文献１】特開２００４−１３９７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００４７】
本発明に関連する技術である半導体集積回路内部の遅延調整回路の故障検出用テスト回路では、図２（ａ）に示す遅延調整回路出力信号２０１と遅延調整回路出力信号２０２において、遅延調整回路４０と遅延調整回路４１の遅延調整差をテスト用フリップフロップ６１まで誤差なく伝播させる必要がある。
【００４８】
しかし、ＣＰＵ及びメモリを含むシステムの高速化に伴い、遅延調整回路の遅延調整量の規格が小さくなっている。その結果、遅延調整回路出力信号２０１と遅延調整回路出力信号２０２からテスト用フリップフロップまでの配線遅延誤差や相対バラつき等による遅延誤差が、遅延調整量より大きくなる。したがって、テスト用フリップフロップ６１は、遅延調整回路４０と遅延調整回路４１の遅延調整差の判定結果ではなく、配線遅延誤差や相対バラつきによる遅延差を判定結果として出力する。そのため、遅延調整回路４０と遅延調整回路４１の遅延調整差に対して、誤判定が発生してしまう。
【００４９】
前述した問題は、レイアウトによる等長配線の精度を上げることで、ある程度改善することができる。しかし、今後、遅延誤差が数ｐｓという非常に微細なものになった場合、レイアウトで改善することは非常に困難となる。
【００５０】
例えば、遅延調整回路４０の出力と遅延調整回路４１の出力の遅延調整差が３ｐｓと微小な値に対して、遅延調整回路出力信号２０１と遅延調整回路出力信号２０２からテスト用フリップフロップ６１までの配線遅延誤差や相対バラつき等で遅延誤差が６ｐｓある場合を考える。テスト用フリップフロップ６１の入力端では、遅延調整回路４０と遅延調整回路４１の遅延調整差が逆転し、テスト用フリップフロップ６１が誤判定してしまう。このため、配線遅延誤差をレイアウトで改善する必要がある。しかし、遅延調整回路出力信号２０１と遅延調整回路出力信号２０２の遅延誤差の６ｐｓをさらにレイアウトで改善することは非常に困難である。
【００５１】
遅延調整量以上の遅延誤差が生じた遅延調整回路４０と遅延調整回路４１の遅延調整差をラッチしたテスト用フリップフロップ６１は、出力信号３１１に誤った結果を出力してしまう。
【００５２】
ゆえに、期待値に対して正確な判定ができない。このため、半導体集積回路内部にある微小な遅延量を調整する遅延調整回路の故障検出ができないと言う問題がある。
【課題を解決するための手段】
【００５３】
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００５４】
本発明による半導体装置は、第１の遅延調整回路（７、２３）と、第２の遅延調整回路（８、２４）と、複数のスイッチ（２、３、５、６）と、テスト制御回路（１、１０１、１０２、１０３）と、出力信号配線（３１０）とを具備する。ここで、複数のスイッチ（２、３、５、６）は、第１および第２の遅延調整回路（７、８、２３、２４）に供給される信号の供給源（３０２〜３０９）を切替えるためのものである。テスト制御回路（１、１０１〜１０３）は、複数のスイッチ（２、３、５、６）と、第１および第２の遅延調整回路（７、８、２３、２４）のそれぞれに供給するテスト用信号（３０２、３０５、３０９）とを制御するものである。出力信号配線（３１０）は、第１および第２の遅延調整回路（７、８、２３、２４）の出力部をワイヤード接続するものである。
【００５５】
本発明による遅延テスト方法は、半導体装置において、遅延調整回路（７、８、２２、２３）の故障を検出するためのものである。この遅延テスト方法は、（ａ）第１の遅延調整回路（７、２２）と、第２の遅延調整回路（８、２３）とに供給される信号の供給源（３０２〜３０９）を切替えるステップと、（ｂ）第１および第２の遅延調整回路（７、８、２３、２４）に、それぞれ異なるテスト用信号（３０２、３０５、３０９）を供給するステップと、（ｃ）第１および第２の遅延調整回路（７、８、２３、２４）の出力部をワイヤード接続した出力信号配線（３１０）における電圧の、期待値と測定値とを照合するステップと、（ｄ）テスト用信号（３０２、３０５、３０９）における所定の組み合わせを全て試すまで、ステップ（ｂ）と、ステップ（ｃ）とを繰り返すステップとを具備する。
【発明の効果】
【００５６】
本発明による遅延テスト回路及び遅延テスト方法では、２つの遅延調整回路の出力をワイヤード接続し、両遅延調整回路に別々のテスト用信号を入力する。ワイヤード接続部の出力電圧を測定し、予め求めた期待値と照合することによって、故障が検出可能となる。
【発明を実施するための最良の形態】
【００５７】
添付図面を参照して、本発明による遅延テスト回路と、この遅延テスト回路を用いる遅延テスト方法と、この遅延テスト回路を具備する半導体装置とを実施するための最良の形態を以下に説明する。
【００５８】
（第１の実施形態）
図３は、本発明の第１の実施形態における遅延調整回路のテスト回路の構成を説明するための回路図である。
【００５９】
図３の回路は、２つの遅延調整回路７、８と、これら２つの遅延調整回路７、８に接続されたテスト回路とを含む。このテスト回路は、テスト制御回路１と、４つのスイッチ２、３、５、６と、テストデータ信号インバータ４と、出力段インバータ９と、ワイヤード接続配線３１０とを具備する。
【００６０】
テスト制御回路１は、テストバス信号入力部７０１と、テストイネーブル信号出力部３０１と、２つの駆動能力切替えテスト信号出力部３０３、３０９と、テストデータ出力部３０５とを具備する。
【００６１】
スイッチ２は、テストイネーブル信号入力部３０１と、通常動作時駆動能力切替え信号入力部３０２と、駆動能力切替えテスト信号３０３と、駆動能力切替え信号出力部４０１とを具備する。
【００６２】
スイッチ３は、テストイネーブル信号入力部３０１と、通常動作時駆動能力切替え信号入力部３０８と、駆動能力切替えテスト信号３０９と、駆動能力切替え信号出力部４０２とを具備する。
【００６３】
スイッチ５は、テストイネーブル信号入力部３０１と、通常動作時データ信号入力部３０４と、テストデータ信号入力部３０５と、遅延調整回路入力信号出力部５０１とを具備する。
【００６４】
スイッチ６は、テストイネーブル信号入力部３０１と、通常動作時データ信号入力部３０４と、テストデータ反転信号入力部３０６と、遅延調整回路入力信号出力部５０２とを具備する。
【００６５】
テストデータ信号インバータ４は、テストデータ信号入力部３０５と、テストデータ反転信号出力部３０６とを具備する。
【００６６】
出力段インバータ９は、ワイヤード出力信号入力部３１０と、出力信号出力部３１１とを具備する。
【００６７】
テスト制御回路１は、３つのスイッチ２、３、５と、テストデータ信号インバータ４とに接続されている。スイッチ２は、遅延調整回路７に接続されている。スイッチ３は、遅延調整回路８に接続されている。スイッチ５は、遅延調整回路７に接続されている。出力端インバータ４は、スイッチ６に接続されている。スイッチ６は、遅延調整回路８に接続されている。２つの遅延調整回路７、８は、出力段インバータ９に接続されている。
【００６８】
テスト制御回路１は、チップ端子から直接テスト設定を実施するテスト信号として、テストバス信号７０１を入力する。また、テスト制御回路１は、テストイネーブル信号３０１と、テストデータ信号３０５と、駆動能力切替えテスト信号３０３と、駆動能力切替えテスト信号３０９とを出力する。
【００６９】
テストデータ信号インバータ４は、テストデータ信号３０５を入力し、このテストデータ信号３０５を反転してテストデータ反転信号３０６として出力する。
【００７０】
スイッチ２は、通常動作時駆動能力切替え信号３０２と、駆動能力切替えテスト信号３０３と、テストイネーブル信号３０１とを入力する。また、スイッチ２は、駆動能力切替え信号４０１を出力する。なお、スイッチ２は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時駆動能力切替え信号３０２を駆動能力切替え信号４０１として出力する。また、スイッチ２は、テストイネーブル信号３０１がＯＮ状態の時には、駆動能力切替えテスト信号３０３を駆動能力切替え信号４０１として出力する。
【００７１】
スイッチ３は、通常動作時駆動能力切替え信号３０８と、駆動能力切替えテスト信号３０９と、テストイネーブル信号３０１とを入力する。また、スイッチ３は、駆動能力切替え信号４０２を出力する。なお、スイッチ３は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時駆動能力切替え信号３０８を駆動能力切替え信号４０２として出力する。また、スイッチ３は、テストイネーブル信号３０１がＯＮ状態の時には、駆動能力切替えテスト信号３０９を駆動能力切替え信号４０２として出力する。
【００７２】
スイッチ５は、通常動作時データ信号３０４と、テストデータ信号３０５と、テストイネーブル信号３０１とを入力する。また、スイッチ５は、遅延調整回路入力信号５０１を出力する。なお、スイッチ５は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時データ信号３０４を遅延調整回路入力信号５０１として出力する。また、スイッチ５は、テストイネーブル信号３０１がＯＮ状態の時には、テストデータ信号３０５を遅延調整回路入力信号５０１として出力する。
【００７３】
スイッチ６は、通常動作時データ信号３０７と、テストデータ反転信号３０６と、テストイネーブル信号３０１とを入力する、また、スイッチ５は、遅延調整回路入力信号５０２を出力する。なお、スイッチ５は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時データ信号３０７を遅延調整回路入力信号５０２として出力する。また、スイッチ５は、テストイネーブル信号３０１がＯＮ状態の時には、テストデータ反転信号３０６を遅延調整回路入力信号５０２として出力する。
【００７４】
遅延調整回路７は、遅延調整回路入力信号５０１と、駆動能力切替え信号４０１とを入力し、ワイヤード出力信号３１０を出力する。同様に、遅延調整回路８は、遅延調整回路入力信号５０２と、駆動能力切替え信号４０２とを入力し、ワイヤード出力信号３１０に出力する。
【００７５】
２つの遅延調整回路７、８は、それぞれ、前述した図１（ａ）における出力ドライバ２０と同じ構成であっても良い。繰り返しになるが、ここで、２つの遅延調整回路７、８のより詳細な構成例を説明する。
【００７６】
図１を用いて、本発明による遅延テスト回路がテストする遅延調整回路７、８の構成例を説明する。図１（ａ）は、遅延調整回路として用いられている出力ドライバ２０の構成を説明するための回路図である。図１（ｂ）は、出力ドライバ２０の前段に接続される制御回路２２について説明するための回路図である。
【００７７】
出力ドライバ２０は、プルアップドライバ２３と、プルダウンドライバ２４と、入力端ＤＱＯＵＴと、出力端ＤＱとを具備する。プルアップドライバ２３は、複数のＰＭＯＳスイッチトランジスタＰ１４〜Ｐ１７と、複数のプルアップトランジスタＰ１０〜Ｐ１３とを具備する。プルダウンドライバ２４は、複数のＮＭＯＳスイッチトランジスタＮ１４〜Ｎ１７と、複数のプルダウントランジスタＮ１０〜Ｎ１３とを具備する。
【００７８】
制御回路２２は、複数の入力部を具備する。制御回路２２の前段には、複数の入力部を介して、モードレジスタセット２１が接続されている。複数の入力部は、それぞれ異なるＣＡＳレーテンシＣＬ１．５、ＣＬ２、ＣＬ２．５、ＣＬ３に対応している。
【００７９】
制御回路２２は、複数の出力部ａ０、ａ１、ａ２、ａ３をさらに具備する。複数の出力部はそれぞれ複数のインバータの入力部に接続されている。複数のインバータは、それぞれ複数の出力部ａｂ０、ａｂ１、ａｂ２、ａｂ３を具備する。
【００８０】
複数のプルアップトランジスタＰ１０〜Ｐ１３のそれぞれにおいて、ドレインはＶＤＤに接続されており、ゲートは複数のインバータの出力部ａｂ０、ａｂ１、ａｂ２、ａｂ３にそれぞれ接続されており、ソースは複数のＰＭＯＳスイッチトランジスタＰ１４〜Ｐ１７のドレインにそれぞれ接続されている。複数のＰＭＯＳスイッチトランジスタＰ１４〜Ｐ１７のそれぞれにおいて、ゲートは入力端ＤＱＯＵＴに接続されており、ソースは出力端ＤＱに接続されている。
【００８１】
複数のプルダウントランジスタＮ１０〜Ｎ１３のそれぞれにおいて、ソースはＶＳＳに接続されており、ゲートは制御回路の出力部ａ０、ａ１、ａ２、ａ３にそれぞれ接続されており、ドレインは複数のＮＭＯＳスイッチトランジスタＮ１４〜Ｎ１７のソースにそれぞれ接続されている。複数のＮＭＯＳスイッチトランジスタＮ１４〜Ｎ１７のそれぞれにおいて、ゲートは入力端ＤＱＯＵＴに接続されており、ドレインは出力端ＤＱに接続されている。
【００８２】
複数のプルアップトランジスタＰ１０〜Ｐ１３は、入力端ＤＱＯＵＴからの入力に応答して、さらに複数の制御信号ａｂ０〜ａｂ３にそれぞれ応答して、選択的にイネーブルされる。複数のプルダウントランジスタＮ１０〜Ｎ１３は、入力端ＤＱＯＵＴからの入力に応答して、さらに複数の制御信号ａ０〜ａ３にそれぞれ応答して、選択的にイネーブルされる。
【００８３】
プルアップドライバ２３は、出力端ＤＱに連結されており、出力端ＤＱをプルアップさせる。また、プルダウンドライバ２４は、出力端ＤＱに連結されており、出力端ＤＱをプルダウンさせる。
【００８４】
モードレジスタセット２１は、半導体メモリ装置の外部から印加されるＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３を保存する。
【００８５】
プルアップドライバ２３およびプルダウンドライバ２４の駆動能力は、前記ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３に応答して可変する。より具体的には、まず、図１（ｂ）における制御回路２２が、ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３に応答して、制御信号ａ０〜ａ３およびａｂ０〜ａｂ３を出力する。この制御信号ａ０〜ａ３およびａｂ０〜ａｂ３に応答して、図１（ａ）におけるプルアップドライバ２３とプルダウンドライバ２４の駆動能力が可変する。
【００８６】
また、図１（ａ）における出力ドライバ２０の出力は、出力端ＤＱに接続されている。
【００８７】
ここで、図１における信号ａ０、ａｂ０、ａ１、ａｂ１、ａ２、ａｂ２、ａ３、ａｂ３は、図３における信号４０１、４０２に対応する。また、図１における信号ＤＱＯＵＴは、図３における信号５０１、５０２に対応する。最後に、図１における信号ＤＱは、図３における信号３１０、３１０に対応する。
【００８８】
出力段インバータ９は、ワイヤード出力信号３１０を入力し、このワイヤード出力信号３１０を反転して出力信号３１１として出力する。
【００８９】
図４は、本実施形態による遅延テスト方法について説明するためのフローチャートである。
【００９０】
このフローチャートは、ステップＳ１０１と、ステップＳ１０２と、ステップＳ１０３と、サブルーチンＡＳ２０１と、ステップＳ１１４と、サブルーチンＢＳ２０２と、ステップＳ１２０と、ステップＳ１２１とを具備する。
【００９１】
サブルーチンＡＳ２０１は、ステップＳ１０４と、ステップＳ１０５と、ステップＳ１０６と、ステップＳ１０８とを具備する。
【００９２】
サブルーチンＢＳ２０２は、ステップＳ１１５と、ステップＳ１１６と、ステップＳ１１７と、ステップＳ１１８とを具備する。
【００９３】
このフローチャートが開始すると、まず、ステップＳ１０１が実行される。ステップＳ１０１では、テストイネーブル信号３０１をＯＮ状態にする。テストイネーブル信号をＯＮ状態にすることで、スイッチ２とスイッチ５は、遅延調整回路７の入力にテストデータ信号３０５と駆動能力切替えテスト信号３０３を入力するように選択する。同様に、スイッチ３とスイッチ６は、遅延調整回路８の入力にテストデータ反転信号３０６と駆動能力切替えテスト信号３０９を入力するように選択する。
【００９４】
ステップＳ１０１の後に、ステップＳ１０２が実行される。ステップＳ１０２では、テストデータ信号３０５をＨｉｇｈに切り替える。
【００９５】
ステップＳ１０２の後に、ステップＳ１０３が実行される。ステップＳ１０３では、遅延調整回路７内のＰ１０〜Ｐ１３及びＮ１０〜Ｎ１３が全てＯＮ状態になるように、駆動能力切替えテスト信号３０３を設定する。
【００９６】
ステップＳ１０３の後に、サブルーチンＡＳ２０１が実行される。サブルーチンＡＳ２０１では、始めに、ステップＳ１０４が実行される。ステップＳ１０４では、駆動能力切替えテスト信号３０９に遅延調整回路８内のＰ１０〜Ｐ１３のいずれか１つのみをＯＦＦし、かつＮ１０〜Ｎ１３のいずれか１つのみをＯＦＦするように駆動能力制御値を与える。
【００９７】
ステップＳ１０４の後に、ステップＳ１０５が実行される。ステップＳ１０５では、図３の出力信号３１１に出力された電圧レベルと、期待値とを照合する。
【００９８】
ステップＳ１０５での判定において、出力信号３１１の電圧レベルが期待値と一致しなければ、遅延調整回路８内の故障対象トランジスタの故障を検出し、ステップＳ１０８に進んで故障検出箇所をログへ書き込む。
【００９９】
ステップＳ１０５での判定において、出力信号３１１の電圧レベルが期待値と一致したら、遅延調整回路８内の故障対象トランジスタの故障がないという事である。
【０１００】
いずれの判定結果においても、ステップＳ１０５またはＳ１０８の後に、ステップＳ１０６が実行される。ステップＳ１０６では、現在実行中のサブルーチンＡＳ２０１において、まだ一度もＯＦＦ状態にしていないＴＲ（トランジスタ）Ｐ１０〜Ｐ１３、Ｎ１０〜Ｎ１３があるかどうかを判定する。
【０１０１】
まだ一度もＯＦＦ状態にしていないトランジスタがあった場合は、ステップＳ１０４へ戻る。ここで、ステップＳ１０４では、サブルーチンＡＳ２０１内で１度もＯＦＦにしていない遅延調整回路８内のＰ１０〜Ｐ１３及びＮ１０〜Ｎ１３のそれぞれ１つのみをＯＦＦにするように駆動能力切替えテスト信号３０９を設定する。ステップＳ１０４の後は、ステップＳ１０５に進む。トランジスタＰ１０〜Ｐ１３、Ｎ１０〜Ｎ１３の全てが、一度はＯＦＦになるまで、サブルーチンＡＳ２０１内のステップＳ１０４とステップＳ１０５とステップＳ１０６を繰り返す。
【０１０２】
反対に、サブルーチンＡＳ２０１内で遅延調整回路８内のトランジスタＰ１０〜Ｐ１３、Ｎ１０〜Ｎ１３の全てが少なくとも１度はＯＦＦになっていたら、ステップＳ１１４へ進む。
【０１０３】
ステップＳ１１４では、遅延調整回路８内のトランジスタＰ１０〜Ｐ１３、Ｎ１０〜Ｎ１３の全てがＯＮになるように、駆動能力切替えテスト信号３０９を設定する。
【０１０４】
ステップＳ１１４の後に、サブルーチンＢＳ２０２内のステップＳ１１５が実行される。ステップＳ１１５では、遅延調整回路７内のトランジスタＰ１０〜Ｐ１３のうちで１つのみがＯＦＦとなり、かつ、トランジスタＮ１０〜Ｎ１３のうちの１つのみがＯＦＦとなるように、駆動能力切替えテスト信号３０３を設定する。
【０１０５】
ステップＳ１１５の後に、ステップＳ１１６が実行される。ステップＳ１１６では、図３の出力信号３１１に出力された電圧レベルと、期待値とを照合する。
【０１０６】
ステップＳ１１６の照合の結果、出力信号３１１の電圧レベル結果が期待値と一致しなければ、遅延調整回路７内の故障対象トランジスタの故障を検出する。また、ステップＳ１１８を実行して故障検出箇所をログへ書き込む。
【０１０７】
ステップＳ１１６の照合の結果、出力信号３１１の電圧レベル結果が期待値と一致したら、遅延調整回路７内の故障対象トランジスタの故障がないという事を意味する。
【０１０８】
ステップＳ１１６またはステップＳ１１８の後に、ステップＳ１１７が実行される。ステップＳ１１７では、トランジスタＰ１０〜Ｐ１３、Ｎ１０〜Ｎ１３のうち、サブルーチンＢＳ２０２内で遅延調整回路７内に１度もＯＦＦしていないトランジスタがあるかどうかを判定する。
【０１０９】
ステップＳ１１７の判定の結果、１度もＯＦＦしていないトランジスタがあった場合、ステップＳ１１５へ戻る。ここで、ステップＳ１１５において、サブルーチンＢＳ２０２内で１度もＯＦＦにしていない遅延調整回路８内のＰ１０〜Ｐ１３及びＮ１０〜Ｎ１３をそれぞれ１つのみをＯＦＦにするように駆動能力切替えテスト信号３０３を設定する。サブルーチンＢＳ２０２内のステップＳ１１５とステップＳ１１６とステップＳ１１７を繰り返す。
【０１１０】
反対に、ステップＳ１１７の判定の結果、サブルーチンＢＳ２０２内で遅延調整回路７内のトランジスタＰ１０〜Ｐ１３、Ｎ１０〜Ｎ１３の全てが少なくとも１度はＯＦＦになっていたら、ステップＳ１２０へ進む。
【０１１１】
ステップＳ１２０では、テストデータ信号３０５にＬｏｗを設定してあったかどうかを判定する。
【０１１２】
ステップＳ１２０の判定の結果、テストデータ信号３０５にＬｏｗを設定していなかった場合は、ステップＳ１２１へ進む。
【０１１３】
ステップＳ１２１では、テストデータ信号３０５をＬｏｗに設定して、ステップＳ１０３に戻る。その後、サブルーチンＡＳ２０１、ステップＳ１１４、サブルーチンＢＳ２０２を再度実行し、さらにステップＳ１２０を再度実行する。なお、再度のステップＳ１２０では、テストデータ信号３０５は必然的にＬｏｗに設定してある。
【０１１４】
ステップＳ１２０の判定の結果、テストデータ信号にＬｏｗを設定していた場合は、遅延調整回路７内のトランジスタと遅延調整回路８内のトランジスタの故障検出パターンが終了していることを意味する。したがって、ステップＳ１２２に進み、故障検出フローが終了する。
【０１１５】
なお、テストバス信号７０１は、チップ端子から直接テスト設定を実施するテスト信号である。テスト制御回路１は、このテストバス信号７０１を入力し、テストイネーブル信号３０１、テストデータ信号３０５、駆動能力切替えテスト信号３０９及び３０３の状態を制御して出力することによって、故障検出フローを実施する。したがって、テスト制御回路１内部にテストパターンデコーダ及びステートマシンを備えることで、テスト制御回路１の出力であるテストイネーブル信号３０１、テストデータ信号３０５、駆動能力切替えテスト信号３０９及び３０３の制御を自動化できる。
【０１１６】
本実施形態による遅延テスト回路または遅延テスト方法によって、従来技術の問題点が解決されることを以下に示す。
【０１１７】
遅延調整回路７が入力するテストデータ信号３０５と、遅延調整回路８が入力するテストデータ信号３０６とは、相反するレベルの信号である。したがって、遅延調整回路７と遅延調整回路８とが出力する信号の電圧レベルはお互いに異なる。
【０１１８】
また、遅延調整回路７の出力部と、遅延調整回路８の出力部とは、お互いにワイヤード接続されている。したがって、遅延調整回路７の出力信号と、遅延調整回路８の出力信号とのうち、駆動能力がより高い方の遅延調整回路からの出力電圧レベルが、ワイヤード出力信号３１０として出力される。
【０１１９】
本実施形態のテスト回路構成において、図４における第１の実施形態の故障検出フローを実施することで、遅延調整回路７または遅延調整回路８に含まれる全てのトランジスタのＯＮとＯＦＦによる駆動能力差を、それぞれの電圧レベルで判定することが出来る。その結果、遅延調整回路の遅延調整量が微小となっても、テスト回路動作マージンに関係なく故障検出テストが可能となる。
【０１２０】
（第２の実施形態）
図５は、本発明の第２の実施形態における遅延調整回路のテスト回路の回路図である。
【０１２１】
本実施形態における回路構成は、図３に示した第１の実施形態の回路構成に複数の構成要素を追加して、さらにテスト制御回路に改良を加えた回路構成に等しい。ここで、追加された複数の構成要素には、コンパレータ１０と、コンパレータ１１と、コンパレータＶＲＥＦ（Ｖｏｌｔａｇｅ  ｏｆ  ＲＥＦｅｒｅｎｃｅ、基準電圧）生成部１２と、スイッチ１３と、テスト制御回路１０１の出力部の１つである期待値切替え信号３１２出力部とが含まれる。
【０１２２】
その他の構成要素については、第１の実施形態と同じであるので、詳細な説明を省略する。
【０１２３】
遅延調整回路７、８の出力部であり、出力段インバータ９の入力部でもあるワイヤード出力信号線路３１０は、コンパレータ１０の入力部の一方と、コンパレータ１１の入力部の一方とに接続されている。コンパレータ基準電圧生成部１２の出力部の一方は、コンパレータ１０の入力部の他方に接続されている。コンパレータ基準電圧生成部１２の出力部の他方は、コンパレータ１１の入力部の他方に接続されている。コンパレータ１０の出力部は、スイッチ１３の第１の入力部に接続されている。コンパレータ１１の出力部は、スイッチ１３の第２の入力部に接続されている。期待値切替え信号３１２出力部は、スイッチ１３の第３の入力部に接続されている。
【０１２４】
その他の接続関係については、第１の実施形態と同じであるので、詳細な説明を省略する。
【０１２５】
本実施形態におけるテスト制御回路１０１は、第１の実施形態で説明したテスト制御回路１の動作に加えて、期待値切替え信号３１２をさらに出力する。ここで、期待値切替え信号３１２は、テストバス信号７０１によりチップ端子から出力されるものである。
【０１２６】
コンパレータ基準ＶＲＥＦ生成部１２は、中間電圧を排除するためのＨｉｇｈ側ＶＲＥＦ基準信号６０１と、Ｌｏｗ側ＶＲＥＦ基準信号６０２とを出力する。
【０１２７】
コンパレータ１０は、コンパレータ基準ＶＲＥＦ生成部１２から出力されるＨｉｇｈ側ＶＲＥＦ基準信号６０１と、ワイヤード出力信号３１０とを入力し、コンパレータ出力信号８０１を出力する。
【０１２８】
コンパレータ１１は、コンパレータ基準ＶＲＥＦ生成部１２から出力されるＬｏｗ側ＶＲＥＦ基準信号６０２と、ワイヤード出力信号３１０とを入力し、コンパレータ出力信号８０２を出力する。
【０１２９】
スイッチ１３は、テスト制御回路１０１の出力である期待値切替え信号３１２と、コンパレータ１０の出力信号８０１と、コンパレータ１１の出力信号８０２とを入力し、期待値判定信号３１３を出力する。
【０１３０】
本実施形態における回路動作について説明する。
【０１３１】
コンパレータ１０は、ワイヤード出力信号３１０の電圧レベルがＨｉｇｈ側ＶＲＥＦ基準信号６０１の電圧よりも高ければ、Ｈｉｇｈ状態のコンパレータ出力信号８０１を出力する。また、反対に、ワイヤード出力信号３１０の電圧レベルがＨｉｇｈ側ＶＲＥＦ基準信号６０１の電圧よりも低ければ、コンパレータ１０はＬｏｗ状態のコンパレータ出力信号８０１を出力する。
【０１３２】
コンパレータ１１は、ワイヤード出力信号３１０の電圧レベルがＬｏｗ側ＶＲＥＦ基準信号６０２の電圧よりも高ければ、Ｈｉｇｈ状態のコンパレータ出力信号８０２を出力する。また、反対に、ワイヤード出力信号３１０の電圧レベルがＬｏｗ側ＶＲＥＦ基準信号６０２の電圧よりも低ければ、コンパレータ１０はＬｏｗ状態のコンパレータ出力信号８０２を出力する。
【０１３３】
チップ端子から入力するテストバス信号７０１に基づいて、テスト制御回路１０１は、期待値切替え信号３１２を設定し、出力する。このとき、スイッチ１３が、期待値判定信号３１３の期待値がＨｉｇｈの時には、コンパレータ出力信号８０１を期待値判定信号３１３に出力するようにする。また、スイッチ１３が、期待値判定信号３１３の期待値がＬｏｗの時には、コンパレータ出力信号８０２を期待値判定信号３１３に出力するようにする。
【０１３４】
２つの遅延調整回路７、８の駆動能力差が非常に小さいと、ワイヤード出力信号３１０の電圧変動が小さくなる。この場合、ワイヤード出力信号３１０を２つのコンパレータに並列入力し、基準信号と比較した結果を選択して出力することによって、２つの遅延調整回路の非常に小さい駆動能力差が判定可能となる。その結果、遅延テストのさらなるに高速化が可能となる。
【０１３５】
図６は、本実施形態における遅延調整回路の、別のテスト回路の回路図である。図６の回路図は、図５の回路図に一部の変更を加えたものである。すなわち、図６の回路では、図５の回路よりも多くの基準電圧を同時に用いる。ここでは一例として、基準電圧の数が１１である場合について説明する。
【０１３６】
図５のコンパレータ１０、１１は２つだが、図６では基準電圧と同数のコンパレータ１１０〜１２０が、ＶＲＥＦ１２に、線路６１０〜６２０を介して接続されている。コンパレータ１１０〜１２０の後段には、図５のスイッチ１３の変わりに、図６では判定値生成論理回路１３０を用いる。判定値生成論理回路１３０は、コンパレータ１１０〜１２０からの出力を入力し、出力信号電圧３１０が属する電圧範囲に係る判定値出力信号３１７を出力する。
【０１３７】
図６の例では、出力信号電圧３１０を、図５の場合よりもさらに詳細に調べることが出来る。例えば、線路６１０〜６２０の電圧を、１．０Ｖ〜２．０Ｖの範囲で、それぞれ０．１Ｖ刻みに設定する。コンパレータ１１０〜１２０が、出力信号電圧３１０と、基準電圧６１０〜６２０をそれぞれ比較した結果を、線路８１０〜８２０に出力する。ここで、例えば、出力信号８１０〜８１５がロー状態で、出力信号８１６〜８２０がハイ状態であれば、出力電圧３１０は１．５Ｖ〜１．６Ｖの範囲に含まれると言える。判定値生成論理回路１３０は、この結果に対応する判定値出力信号３１７を出力する。このとき、判定値出力信号３１７はデジタル信号であることが望ましい。
【０１３８】
さらに別の例について説明する。これまで、コンパレータが複数である場合について説明したが、コンパレータは単独であっても良い。なお、当然ながら、この場合は、スイッチ１３や判定値生成論理回路１３０に相当する構成要素が不要となる。
【０１３９】
（第３の実施形態）
図７は、本発明の第３の実施形態における、遅延調整回路と遅延テスト回路との回路構成を説明するための回路図である。図７（ａ）は、遅延調整回路および遅延テスト回路の全体的な回路構成を説明するための回路図である。図７（ｂ）は、遅延調整回路７または８の内部的な回路構成を説明するための回路図である。
【０１４０】
図７（ａ）に示す回路図は、図５に示した本発明の第２の実施形態における回路構成に、線路３１５を追加し、さらに、テスト制御回路に変更を加えたものに等しい。この線路３１５は、テスト制御回路１０２が出力するＶＲＥＦコントロール信号３１５をコンパレータ基準ＶＲＥＦ生成部１２の入力部まで接続するためのものである。その他の構成要素及び接続関係は、第２の実施形態と同じであるので、詳細な説明を省略する。
【０１４１】
図７（ｂ）に示す遅延調整回路は、図１（ａ）で示した遅延調整回路を一般化したものである。すなわち、図１（ａ）では、直列に接続された４つのトランジスタからなるインバータ回路を４つ具備する遅延調整回路を示したが、
図７（ｂ）では、インバータ回路７３の数を一般化してｊとした。言い換えれば、本実施形態における遅延調整回路の内部では、インバータ回路７３が並列にｊ段接続されている。
【０１４２】
また、遅延調整回路７においてＯＮ状態になっているインバータ７３の数と、遅延調整回路８においてＯＮ状態になっているインバータ７３の数との差分を、以下、「段数差」と記載する。
【０１４３】
テストバス信号７０１により、テスト制御回路１０２のチップ端子からの出力であるＶＲＥＦコントロール信号３１５を介して、コンパレータ基準ＶＲＥＦ生成部１２のＶＲＥＦ基準電圧を設定できるようにする。こうする事で、Ｈｉｇｈ側ＶＲＥＦ基準信号６０１およびＬｏｗ側ＶＲＥＦ基準信号６０２の制御が可能となる。その結果、コンパレータ１０、１１の設定が変更できる。
【０１４４】
図８Ａと図８Ｂとはそれぞれ、本実施形態において用いるテストパターンの例を説明するための表である。
【０１４５】
図８Ａは、期待値判定信号３１３の出力結果と、期待値判定信号３１３の期待値とを照合するためのテストパターンである。このテストパターンにおいて、期待値判定信号３１３の出力結果は、テストデータ信号３０５と、駆動能力切替えテスト信号３０３と、駆動能力切替えテスト信号３０９との組み合わせによるものである。この組み合わせは、合計３２通りある。なお、ここで、遅延調整回路７内インバータと、遅延調整回路８内インバータとの並列段数の段数差は、１段に保たれている。
【０１４６】
図８Ｂは、期待値判定信号３１３の出力結果と、期待値判定信号３１３の期待値とを照合するためのテストパターンである。このテストパターンにおいて、期待値判定信号３１３の出力結果は、テストデータ信号３０５と、駆動能力切替えテスト信号３０３と、駆動能力切替えテスト信号３０９との組み合わせによるものである。この組み合わせは、合計１６通りある。なお、ここで、遅延調整回路７内インバータと、遅延調整回路８内インバータとの並列段数の段数差は、２段に保たれている。
【０１４７】
上記の２つのテストパターンで示すように、遅延調整回路７と、遅延調整回路８との遅延調整回路内インバータの段数差を大きくすることで、テストパターンの期待値照合を、４通りまで削減できる。
【０１４８】
本実施形態では、チップ端子から直接テスト設定を実施するテスト信号であるテストバス信号７０１からコンパレータ１０、１１の設定を変更できる。このことにより、コンパレータ基準電圧生成部１２を回路変更することなく、図８Ａのテストパターンを図８Ｂのテストパターンに変更することが可能である。すなわち、テスト時間を削減することができる。
【０１４９】
上記のテストパターンである図８Ａから図８Ｂへの変更はあくまでも一例であるに過ぎない。テストパターンの変更と、テストパターンの変更に伴うコンパレータ設定変更とにより、期待値照合組合せが任意に変更できることは、明らかである。
【０１５０】
（第４の実施形態）
図９は、本発明の第４の実施形態における、遅延制御回路のテスト回路の回路構成を説明するための回路図である。
【０１５１】
本実施形態における遅延テスト回路は、本発明の第３の実施形態における図７（ａ）の遅延テスト回路に、一部の変更を加えたものに等しい。すなわち、本実施形態における遅延テスト回路は、第３の実施形態における遅延テスト回路のテスト制御回路１０２をテスト制御回路１０３に変更し、さらにスイッチ１３の出力部３１３と遅延テスト回路１０３とを接続する配線を追加したものに等しい。
【０１５２】
本実施形態におけるテスト制御回路１０３は、テストパターンデコーダ１４と、ステートマシーン１５と、ＶＲＥＦ設定回路１６と、デコーダ８０と、３つのフリップフロップ回路とを具備する。
【０１５３】
本実施形態における遅延テスト回路の、その他の構成要素は、第３の実施形態と同じであるので、詳細についてはその説明を省略する。
【０１５４】
テスト制御回路１０３の第１の入力部７０１は、デコーダ８０はの入力部に接続されている。テスト制御回路１０３の第２の入力部３１４は、ステートマシーン１５の入力部と、３つのフリップフロップ回路のそれぞれにおける第１の入力部に接続されている。テスト制御回路１０３の第３の入力部３１３は、ステートマシーン１５の入力部に接続されている。
【０１５５】
デコーダ８０の出力部３０１は、ステートマシーン１５の別の入力部と、３つのフリップフロップ回路のそれぞれにおける第２の入力部と、テスト制御部１０３の出力部３０１とに接続されている。
【０１５６】
ステートマシーン１５の第１の出力９０１は、テストパターンデコーダ１４の入力部９０１に接続されている。ステートマシーン１５の第２の出力９０２は、ＶＲＥＦ設定回路１６の入力部９０２に接続されている。
【０１５７】
テストパターンデコーダ１４の３つの出力部は、３つのフリップフロップ回路における第３の入力部に、それぞれ接続されている。
【０１５８】
３つのフリップフロップの出力部は、それぞれ、テスト制御回路１０３の３つの出力部３０３、３０５、３０９に接続されている。
【０１５９】
ＶＲＥＦ設定回路部１６の出力部３１５は、テスト制御回路１０３の出力部３１５に接続されている。
【０１６０】
スイッチ１３の出力部３１３は、テスト制御回路１０３の入力部３１３に接続されている。
【０１６１】
本実施形態における遅延テスト回路の、その他の接続関係は、第３の実施形態と同じであるので、その他の接続関係に関する詳細な説明は省略する。
【０１６２】
テスト制御回路１０３は、第３の実施形態で説明したテスト制御回路１０２の端子７０１に加え、テストクロック信号３１４と、期待値判定信号３１３とをさらに入力する。
【０１６３】
デコーダ１８は、テストバス信号７０１を入力し、テストイネーブル信号３０１を出力する。
【０１６４】
ステートマシン１５は、テストクロック信号３１４と期待値判定信号３１３を入力し、状態遷移デコード信号９０１と、ＶＲＥＦ設定状態遷移デコード信号９０２と、期待値切替え信号３１２とを出力する。
【０１６５】
テストパターンデコーダ１４は、状態遷移デコード信号９０１を入力し、テストイネーブル信号３０１と、テストデータ信号３０５と、駆動能力切替えテスト信号３０３と、駆動能力切替えテスト信号３０９とを出力する。
【０１６６】
ＶＲＥＦ設定回路１６は、ＶＲＥＦ設定状態遷移デコード信号９０２を入力し、ＶＲＥＦコントロール信号３１５を出力する。
【０１６７】
図１０は、本実施形態における遅延テスト方法について説明するためのフローチャートの一部である。本実施形態における遅延テスト方法は、図１０のフローを実施した後に、図４のフローを実施することで実現される。
【０１６８】
図９のフローチャートは、ステップＳ４０１と、ステップＳ４０２と、ＶＲＥＦ設定サブルーチンＳ４１０と、ステップＳ４０８とを具備する。
【０１６９】
ステップＳ４０１と、ステップＳ４０２と、ＶＲＥＦ設定サブルーチンＳ４１０と、ステップＳ４０８とは、直列にこの順番に接続されている。すなわち、ステップＳ４０１の後にステップＳ４０２が、ステップＳ４０２の後にＶＲＥＦ設定サブルーチンＳ４１０が、ＶＲＥＦ設定サブルーチンＳ４１０の後にステップＳ４０８が、それぞれ実行される。なお、ステップＳ４０８の後には、図４のステップＳ１０１が実行される。
【０１７０】
ＶＲＥＦ設定サブルーチンＳ４１０は、ステップＳ４０３と、ステップＳ４０４と、ステップＳ４０５と、ステップＳ４０６と、ステップＳ４０７とを具備する。
【０１７１】
ここで、ステップＳ４０３と、ステップＳ４０４と、ステップＳ４０５と、ステップＳ４０６と、ステップＳ４０７とは、直列にこの順番に接続されている。すなわち、ステップＳ４０３の後にステップＳ４０４が、ステップＳ４０４の後にステップＳ４０５が、ステップＳ４０５の後にステップＳ４０６が、ステップＳ４０６の後にステップＳ４０７が、それぞれ実行される。なお、ステップＳ４０７で判定の実行を行ったの後、誤記の判定の結果に応じて、ステップＳ４０３に戻っても良い。
【０１７２】
本実施形態の、遅延テスト方法の各ステップにおける、遅延テスト回路の動作を説明する。
【０１７３】
最初に、ステップＳ４０１として、テストイネーブル信号３０１をＯＮに設定する。
【０１７４】
ステップＳ４０１の後に、ステップＳ４０２を実行する。ここで、期待値切替え信号３１２を設定する。
【０１７５】
ステップＳ４０２の後に、ＶＲＥＦ設定サブルーチンＳ４１０を実行する。ＶＲＥＦ設定サブルーチンでは、最初に、ステップＳ４０３を実行する。ここで、ＶＲＥＦコントロール信号３１５を設定する。
【０１７６】
ステップＳ４０３の後に、ステップＳ４０４を実行する。ここで、テストデータ信号３０５を設定する。
【０１７７】
ステップＳ４０４の後に、ステップＳ４０５を実行する。ここで、駆動能力切替えテスト信号３０３を設定する。
【０１７８】
ステップＳ４０５の後に、ステップＳ４０６を実行する。ここで、駆動能力切替えテスト信号３０９を設定する。
【０１７９】
ステップＳ４０６の後に、ステップＳ４０７を実行する。ここで、期待値判定信号３１３の結果と、駆動能力切替えテスト信号３０３及び駆動能力切替えテスト信号３０９の設定値で予測した値とが、一致しているかどうかを照合する。
【０１８０】
ステップＳ４０７における照合の結果、一致していなければ、ＶＲＥＦ設定サブルーチン内のステップＳ４０３に戻る。すなわち、ステップＳ４０７で期待値照合が一致するまで、ＶＲＥＦ設定サブルーチンが繰り返される。
【０１８１】
ステップＳ４０７における照合の結果、一致していれば、期待値照合が一致した時のＶＲＥＦコントロール信号３１５を固定する。さらに、ステップＳ４０８においてＶＲＥＦ設定フローを終了し、その後に、図４に示す故障検出フローを実施する。
【０１８２】
第３の実施形態では、チップ端子から直接テスト設定を実施するテスト信号であるテストバス信号７０１からＶＲＥＦコントロール信号３１５を制御する。さらに、期待値判定信号３１３の結果を判断しながら、手動でコンパレータ１０、１１を最適化した。これに対して、本実施形態は、期待値判定信号３１３をテスト制御回路１０３内のステートマシン１５にフィードバックする。こうすることで、期待値判定信号３１３の結果をステートマシン１５がＶＲＥＦ設定回路１６に反映する。さらに、Ｈｉｇｈ側ＶＲＥＦ基準信号６０１とＬｏｗ側ＶＲＥＦ基準信号６０２を自動調整することで、コンパレータ１０、１１を最適化する。このため、コンパレータを最適化する工数を削減できる効果が得られる。
【０１８３】
（第５の実施形態）
図１１は、本発明の第５の実施形態における遅延調整回路のテスト回路の構成を説明するための回路図である。
【０１８４】
本実施形態では、プルアップドライバ２３と、プルダウンドライバ２４とを、それぞれ遅延調整回路として用いる。これら２つの遅延調整回路をテストするための遅延テスト回路は、テスト制御回路１と、スイッチ２と、スイッチ３と、インバータ４と、スイッチ５と、スイッチ６と、出力段インバータ９とを具備する。
【０１８５】
プルアップドライバ２３は、２つの入力部４０１、５０１と、出力部３１０とを具備する。
【０１８６】
プルダウンドライバ２４は、２つの入力部４０２、５０２と、出力部３１０とを具備する。
【０１８７】
テスト制御回路１は、入力部７０１と、４つの出力部３０１、３０３、３０５、３０９とを具備する。
【０１８８】
インバータ４は、入力部３０５と、出力部３０６とを具備する。
【０１８９】
スイッチ２は、テストイネーブル信号入力部３０１と、通常動作時駆動能力切替え信号入力部３０２と、駆動能力切替えテスト信号３０３と、駆動能力切替え信号出力部４０１とを具備する。
【０１９０】
スイッチ３は、テストイネーブル信号入力部３０１と、通常動作時駆動能力切替え信号入力部３０８と、駆動能力切替えテスト信号３０９と、駆動能力切替え信号出力部４０２とを具備する。
【０１９１】
スイッチ５は、テストイネーブル信号入力部３０１と、通常動作時データ信号入力部３０４と、テストデータ信号入力部３０５と、遅延調整回路入力信号出力部５０１とを具備する。
【０１９２】
スイッチ６は、テストイネーブル信号入力部３０１と、通常動作時データ信号入力部３０４と、テストデータ反転信号入力部３０６と、遅延調整回路入力信号出力部５０２とを具備する。
【０１９３】
出力段インバータ９は、ワイヤード出力信号入力部３１０と、出力信号出力部３１１とを具備する。
【０１９４】
テスト制御回路１は、スイッチ２と、スイッチ３と、インバータ４と、スイッチ５とに接続されている。
【０１９５】
スイッチ２は、プルアップドライバ２３に接続されている。
【０１９６】
スイッチ３は、プルダウンドライバ２４に接続されている。
【０１９７】
インバータ４は、スイッチ６に接続されている。
【０１９８】
スイッチ５は、プルアップドライバ２３に接続されている。
【０１９９】
スイッチ６は、プルダウンドライバ２４に接続されている。
【０２００】
プルアップドライバ２３は、インバータ９に接続されている。
【０２０１】
プルアップドライバ２４は、インバータ９に接続されている。
【０２０２】
本実施形態における遅延テスト回路の動作について説明する。
【０２０３】
テスト制御回路１は、テストバス信号７０１を入力し、テストイネーブル信号３０１と、駆動能力切替えテスト信号３０３と、駆動能力切替えテスト信号３０９と、テストデータ信号３０５とを出力する。
【０２０４】
インバータ４は、テストデータ信号３０５を入力し、テストデータ反転信号３０６を出力する。
【０２０５】
スイッチ２は、通常動作時駆動能力切替え信号３０２と、駆動能力切替えテスト信号３０３と、テストイネーブル信号３０１とを入力する。また、スイッチ２は、駆動能力切替え信号４０１を出力する。なお、スイッチ２は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時駆動能力切替え信号３０２を駆動能力切替え信号４０１として出力する。また、スイッチ２は、テストイネーブル信号３０１がＯＮ状態の時には、駆動能力切替えテスト信号３０３を駆動能力切替え信号４０１として出力する。
【０２０６】
スイッチ３は、通常動作時駆動能力切替え信号３０８と、駆動能力切替えテスト信号３０９と、テストイネーブル信号３０１とを入力する。また、スイッチ３は、駆動能力切替え信号４０２を出力する。なお、スイッチ３は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時駆動能力切替え信号３０８を駆動能力切替え信号４０２として出力する。また、スイッチ３は、テストイネーブル信号３０１がＯＮ状態の時には、駆動能力切替えテスト信号３０９を駆動能力切替え信号４０２として出力する。
【０２０７】
スイッチ５は、通常動作時データ信号３０４と、テストデータ信号３０５と、テストイネーブル信号３０１とを入力する。また、スイッチ５は、遅延調整回路入力信号５０１を出力する。なお、スイッチ５は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時データ信号３０４を遅延調整回路入力信号５０１として出力する。また、スイッチ５は、テストイネーブル信号３０１がＯＮ状態の時には、テストデータ信号３０５を遅延調整回路入力信号５０１として出力する。
【０２０８】
スイッチ６は、通常動作時データ信号３０７と、テストデータ反転信号３０６と、テストイネーブル信号３０１とを入力する、また、スイッチ５は、遅延調整回路入力信号５０２を出力する。なお、スイッチ５は、テストイネーブル信号３０１がＯＦＦ状態の時には、通常動作時データ信号３０７を遅延調整回路入力信号５０２として出力する。また、スイッチ５は、テストイネーブル信号３０１がＯＮ状態の時には、テストデータ反転信号３０６を遅延調整回路入力信号５０２として出力する。
【０２０９】
プルアップドライバ２３は、本発明の第１の実施形態における図１（ａ）のプルアップドライバ２３と同じものである。すなわち、プルアップドライバ２３は、遅延調整回路入力信号５０１と駆動能力切替え信号４０１を入力し、ワイヤード出力信号３１０をプルアップする。
【０２１０】
プルダウンドライバ２４は、本発明の第１の実施形態における図１（ａ）のプルダウンドライバ２４と同じものである。すなわち、遅延調整回路入力信号５０２と駆動能力切替え信号４０２を入力し、ワイヤード出力信号３１０をプルダウンする。
【０２１１】
インバータ９は、ワイヤード出力信号３１０を入力し、出力信号３１１を出力する。
【０２１２】
上記のように、本実施形態は、第１の実施形態に対して遅延調整回路７をプルアップドライバ２３、遅延調整回路８をプルダウンドライバ２４で構成した回路構成であり、第１の実施形態と同様の動作をする。
【０２１３】
半導体集積回路内部の２つの遅延調整回路をそれぞれプルアップドライバとプルダウンドライバで構成した場合も、第１の実施形態と同じ効果を得られる。
【０２１４】
以上のように、半導体集積回路内部に搭載している、駆動能力切替えで遅延調整可能な遅延調整回路の、故障を検出するためのテスト回路とテスト方法とについて説明した。ここで、同じ回路構成である２つの遅延調整回路の出力をワイヤード接続し、テスト時に２つの遅延調整回路の入力信号に異なったレベルのテスト信号を入力し、あわせて遅延調整制御信号を制御する。こうすることにより、遅延調整回路の遅延調整量が微小となっても、テスト回路動作マージンに関係なく遅延調整回路内トランジスタの故障検出が可能となる。
【０２１５】
本発明の第２の実施形態で示したように、２つの遅延調整回路の駆動能力差が非常に小さい場合においては、ワイヤード出力信号３１０の電圧変動が小さくなる。ここで、細かい電圧を判定できるコンパレータを有することで、２つの遅延調整回路の非常に小さい駆動能力差を判定でき、さらなる高速化への対応が可能となる。
【０２１６】
本発明の第３の実施形態で示したように、外部端子によって、コンパレータの設定を変更することで、回路変更を行うことなく、テスト時間を削減できるテストパターンを変更できる。
【０２１７】
本発明の第４の実施形態で示したように、期待値判定信号をＶＲＥＦ設定回路にフィードバックすることで、故障検出パターン実行前にコンパレータの最適化を自動化できる。これによって、コンパレータを最適化する工数を削減できるという効果が得られる。
【０２１８】
本発明の第５の実施形態では、プルアップドライバとプルダウンドライバとを、２つの遅延調整回路としてそれぞれ用いた。このような場合でも、テスト回路動作マージンに関係なく、遅延調整回路内トランジスタの故障検出を可能とする。
【０２１９】
なお、本発明における複数の実施形態は、技術的に矛盾しない範囲で、自由に組み合わせることが可能である。
【図面の簡単な説明】
【０２２０】
【図１】図１は、特許文献１に記載された遅延調整回路の構成を説明するための回路図である。図１（ａ）は、遅延調整回路として用いられている出力ドライバの構成を説明するための回路図である。図１（ｂ）は、出力ドライバの前段に接続される制御回路について説明するための回路図である。
【図２】図２は、遅延調整回路用の、従来のテスト回路の例を説明するための回路図である。図２（ａ）は、遅延調整回路とテスト回路との接続関係を説明するための回路図である。図２（ｂ）は、遅延調整回路の制御信号生成回路について説明するための回路図である。
【図３】図３は、本発明の第１の実施形態における遅延調整回路のテスト回路の構成を説明するための回路図である。
【図４】図４は、本発明の第１の実施形態による遅延テスト方法について説明するためのフローチャートである。
【図５】図５は、本発明の第２の実施形態における遅延調整回路のテスト回路の回路図である。
【図６】図６は、本発明の第２の実施形態における遅延調整回路の、別のテスト回路の回路図である。
【図７】図７は、本発明の第３の実施形態における、遅延調整回路と遅延テスト回路との回路構成を説明するための回路図である。図７（ａ）は、遅延調整回路および遅延テスト回路の全体的な回路構成を説明するための回路図である。図７（ｂ）は、遅延調整回路の内部的な回路構成を説明するための回路図である。
【図８Ａ】図８Ａは、本発明の第３の実施形態における、期待値判定信号の出力結果と、期待値判定信号の期待値とを照合するためのテストパターンである。
【図８Ｂ】図８Ｂは、本発明の第３の実施形態における、期待値判定信号の出力結果と、期待値判定信号の期待値とを照合するためのテストパターンである。
【図９】図９は、本発明の第４の実施形態における、遅延制御回路のテスト回路の回路構成を説明するための回路図である。
【図１０】図１０は、本発明の第４の実施形態における遅延テスト方法について説明するためのフローチャートの一部である。
【図１１】図１１は、本発明の第５の実施形態における遅延調整回路のテスト回路の構成を説明するための回路図である。
【符号の説明】
【０２２１】
１、１０１、１０２、１０３：テスト制御回路
２、３、５、６、１３：スイッチ
１３０：判定値生成論理回路
４：テストデータ信号インバータ
７、８、４０、４１、７０：遅延調整回路
９：出力段インバータ
１０、１１：コンパレータ
１１０〜１２０：コンパレータ
１２：コンパレータ基準ＶＲＥＦ生成部
１４：テストパターンデコーダ部
１５：ステートマシン
１６：ＶＲＥＦ設定回路
２０：出力ドライバ
２１、７１、８１：モードレジスタセット
２２、７２、８２：制御回路
２３：プルアップドライバ
２４：プルダウンドライバ
３１、３２、３３、３４、３５、３６、３７、３８：インバータ
６１：テスト用フリップフロップ
７３：遅延調整回路内インバータ
８０：デコーダ
２０１、２０２：遅延調整回路出力信号
３０１：テストイネーブル信号
３０２、３０８：通常動作時駆動能力切替え信号
３０３、３０９：駆動能力切替えテスト信号
３０４、３０７：通常動作時データ信号
３０５：テストデータ信号
３０６：テストデータ反転信号
３１０：ワイヤード出力信号
３１１：出力信号
３１２：期待値切替え信号
３１３：期待値判定信号
３１４：テストクロック信号
３１５：ＶＲＥＦコントロール信号
３１６：コンパレータ出力選択信号
３１７：判定値出力信号
４０１、４０２、ａ０〜ａ３、ｂ０〜ｂ３：駆動能力切替え信号
ａｂ０〜ａｂ３、ｂｂ０〜ｂｂ３：駆動能力切替え反転信号
５０１、５０２：遅延調整回路入力信号
６０１：Ｈｉｇｈ側ＶＲＥＦ基準信号
６０２：Ｌｏｗ側ＶＲＥＦ基準信号
６１０〜６２０：ＶＲＥＦ基準信号
７０１：テストバス信号
８０１、８０２、８１０〜８２０：コンパレータ出力信号
９０１：状態遷移デコード信号
９０２：ＶＲＥＦ設定状態遷移デコード信号
【図１】
2010054367.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010054367.tif 000009
【図８Ａ】
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【図８Ｂ】
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【図９】
2010054367.tif 000012
【図１０】
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【図１１】
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