(57)【要約】【課題】電源系統が分離された複数の回路ブロックを有する半導体装置において、静電気に対する耐性を向上させる。【解決手段】この半導体装置は、電源系統が分離された複数の回路ブロックと、複数の回路ブロックの接地電位線にそれぞれ接続されたアノードを有する第１群のダイオードと、複数の回路ブロックの接地電位線にそれぞれ接続されたカソードを有する第２群のダイオードと、第１群のダイオードのカソード及び第２群のダイオードのアノードに接続されたフローティング状態の共通放電線とを具備する。【選択図】図１
2010080472.tif 000002
【特許請求の範囲】
【請求項１】
電源系統が分離された複数の回路ブロックと、
前記複数の回路ブロックの接地電位線にそれぞれ接続されたアノードを有する第１群のダイオードと、
前記複数の回路ブロックの接地電位線にそれぞれ接続されたカソードを有する第２群のダイオードと、
前記第１群のダイオードのカソード及び前記第２群のダイオードのアノードに接続されたフローティング状態の共通放電線と、
を具備する半導体装置。
【請求項２】
前記複数の回路ブロックの各々が、電源電位線と接地電位線との間に接続されたサイリスタ及び逆方向ダイオードによって構成される静電保護素子を含む、請求項１記載の半導体装置。
【請求項３】
前記共通放電線が、配線層に形成されたメタル配線によって構成される、請求項１又は２記載の半導体装置。
【請求項４】
前記共通放電線が、入出力バッファ領域に形成されている、請求項１〜３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、特に、電源系統が分離された複数の回路ブロックを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、静電気による内部回路の破壊を防止するために、静電保護素子を設けることが行われている。例えば、電源電位が供給される配線（電源電位線）と接地電位が供給される配線（接地電位線）との間に、ダイオード又はサイリスタ（ＳＣＲ：Silicon Controlled Rectifier）等によって構成される静電保護素子が接続される。電源電位線と接地電位線との間に静電気が印加されると、静電保護素子を介して静電気が放電されて、内部回路に過大な電圧が印加されることがないので、内部回路の破壊を防止することができる。
【０００３】
さらに、電源系統が分離された複数の回路ブロックを有する半導体装置においては、接地電位線も複数の系統に分離されており、分離された接地電位線の間に所定数のダイオードが逆並列接続される場合がある。以下においては、逆並列接続された所定数のダイオードのことを、「双方向ダイオード」ともいう。
【０００４】
図４は、従来の半導体装置における静電保護回路の例を示す回路図である。この半導体装置は、電源系統が分離された回路ブロックＡ及び回路ブロックＢを含んでいる。回路ブロックＡは、電源電位ＶＤＤ１及び接地電位ＶＳＳ１が供給されて動作する。電源電位ＶＤＤ１は、電源端子１１を介して電源電位線に供給され、接地電位ＶＳＳ１は、接地端子１２を介して接地電位線に供給される。電源電位線と接地電位線との間には、サイリスタ（ＳＣＲ）１３、ダイオード１４、及び、バッファ１５等の内部回路が接続されている。
【０００５】
また、回路ブロックＢは、電源電位ＶＤＤ２及び接地電位ＶＳＳ２が供給されて動作する。電源電位ＶＤＤ２は、電源端子２１を介して電源電位線に供給され、接地電位ＶＳＳ２は、接地端子２２を介して接地電位線に供給される。電源電位線と接地電位線との間には、サイリスタ（ＳＣＲ）２３、ダイオード２４、及び、バッファ２５等の内部回路が接続されている。
【０００６】
回路ブロックＢの接地電位線と回路ブロックＡの接地電位線との間には、直列接続された２個のダイオードＤ１及びＤ２と直列接続された２個のダイオードＤ３及びＤ４とが、逆並列で接続されている。直列接続されるダイオードの数は、半導体装置の仕様によって定められるが、一般的には、２個のダイオードが直列接続される。ダイオードの順方向電圧は約０．６Ｖであるから、回路ブロックＢの接地電位線と回路ブロックＡの接地電位線との間に約１．２Ｖ以上の電位差が発生すると、ダイオードＤ１及びＤ２又はダイオードＤ３及びＤ４がオン状態となる。
【０００７】
これにより、例えば、電源端子２１と電源端子１１との間に高電圧の静電気が印加された場合においても、サイリスタ２３、ダイオードＤ１及びＤ２、ダイオード１４を介して静電気が放電されるので、静電気による内部回路の破壊を防止することができる。
【０００８】
図５は、従来の半導体装置における静電保護回路の別の例を示す回路図である。この半導体装置は、図４に示す回路ブロックＡ及び回路ブロックＢに加えて、電源系統が分離された回路ブロックＣを含んでいる。回路ブロックＣは、電源電位ＶＤＤ３及び接地電位ＶＳＳ３が供給されて動作する。電源電位ＶＤＤ３は、電源端子３１を介して電源電位線に供給され、接地電位ＶＳＳ３は、接地端子３２を介して接地電位線に供給される。電源電位線と接地電位線との間には、サイリスタ（ＳＣＲ）３３、ダイオード３４、及び、バッファ３５等の内部回路が接続されている。
【０００９】
回路ブロックＣの接地電位線と回路ブロックＢの接地電位線との間には、直列接続された２個のダイオードＤ５及びＤ６と直列接続された２個のダイオードＤ７及びＤ８とが、逆並列で接続されている。ダイオードの順方向電圧は約０．６Ｖであるから、回路ブロックＣの接地電位線と回路ブロックＢの接地電位線との間に約１．２Ｖ以上の電位差が発生すると、ダイオードＤ５及びＤ６又はダイオードＤ７及びＤ８がオン状態となる。
【００１０】
これにより、例えば、電源端子３１と電源端子１１との間に高電圧の静電気が印加された場合においても、サイリスタ３３、ダイオードＤ５及びＤ６、ダイオードＤ１及びＤ２、ダイオード１４を介して静電気が放電される。
【００１１】
しかしながら、図５に示す半導体装置においては、サイリスタ３３の他に５個のダイオードを介して電流が流れるので、ダイオードにおいて生じる電圧降下が約３Ｖとなってしまい、図４に示す半導体装置よりも静電破壊に対して弱くなってしまう。
【００１２】
さらに、電源系統が分離された回路ブロックの数が多くなるにつれて、静電気の放電経路に多くのダイオードが挿入されるので、静電気に対する耐性が劣化してしまう。これを防止するためには、分離された全ての接地電位線の間に双方向ダイオードを挿入する必要があるが、例えば、接地電位線が４つに分離されている場合には、分離された全ての接地電位線の間に双方向ダイオードを挿入することは困難である。
【００１３】
関連する技術として、特許文献１には、出力トランジスタが異なる信号をゲート入力する複数のトランジスタに分割された場合に、端子容量の増加が少なく、且つ、占有面積の増加も少なく、ＣＤＭ（デバイス帯電モデル）試験時において、出力トランジスタの破壊を防ぐことを目的とする半導体集積回路装置が開示されている。この半導体集積回路装置は、第１の電源と第１の基準電位配線との間に第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとが直列に接続され、前記直列に接続された第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとが複数組設けられ、前記第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとの接続点がそれぞれ出力端子に接続されて出力回路を形成し、それぞれの前記第１導電型のＭＯＳＦＥＴのゲートにはそれぞれの駆動回路が接続され、それぞれの前記駆動回路が、第２の電源と第２の基準電位配線との間に直列に接続された第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとを含み、前記駆動回路の第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとの接続点が、前記出力回路の第１導電型のＭＯＳＦＥＴのゲートに接続され、且つ、前記各ＭＯＳＦＥＴを同一の半導体基板上に形成した半導体集積回路装置において、前記出力端子と第２の基準電位配線間に第１の静電気保護素子を接続したことを特徴とする。
【００１４】
しかしながら、特許文献１は、出力端子に印加される静電気による出力トランジスタの破壊を防ぐことを目的としたものであり、電源系統が分離された複数の回路ブロックの電源端子間に印加される静電気による破壊を防ぐことに関しては、特に記載されていない。
【００１５】
特許文献２には、同一基板上に形成され、電源系統を異にする複数の回路を有する半導体装置において、電源間の干渉の少ないＥＳＤ（静電気放電）保護回路を提供することが開示されている。この半導体装置は、互いに電気的に分離された少なくとも第１及び第２のウェルが形成される半導体基板と、上記第１のウェル内に形成されかつ第１の回路電源に電源端子を介して接続される第１の電気回路と、上記第２のウェル内に形成されかつ第２の回路電源に電源端子を介して接続される第２の電気回路と、上記半導体基板上に形成されかつ安定な基準電位を与える第３の回路電源に接続される基板接地用ウェルと、上記第１の電源の電源端子と上記基板接地ウェル間に逆バイアスされるように接続される第１の保護ダイオードと、上記第２の電源の電源端子と上記基板接地ウェル間に逆バイアスされるように接続される第２の保護ダイオードとを備える。
【００１６】
特許文献２によれば、一方の電気回路における電源電圧の変動が、保護ダイオードのキャパシタを介して基板接地用ウェルによって吸収されるので、他方の電気回路に与える影響を軽減することができる。しかしながら、第１の電源の電源端子と第２の電源の電源端子との間に静電気が印加されると、静電気の放電経路が存在しないので、どのようにして静電気による破壊を防ぐのかは不明である。
【特許文献１】特開２００５−１５８８２０号公報（第４−５頁、図１）
【特許文献２】特開平７−５８２８９号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、上記の点に鑑み、本発明は、電源系統が分離された複数の回路ブロックを有する半導体装置において、静電気に対する耐性を向上させることを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明の第１の観点に係る半導体装置は、電源系統が分離された複数の回路ブロックと、複数の回路ブロックの接地電位線にそれぞれ接続されたアノードを有する第１群のダイオードと、複数の回路ブロックの接地電位線にそれぞれ接続されたカソードを有する第２群のダイオードと、第１群のダイオードのカソード及び第２群のダイオードのアノードに接続されたフローティング状態の共通放電線とを具備する。
【００１９】
ここで、複数の回路ブロックの各々が、電源電位線と接地電位線との間に接続されたサイリスタ及び逆方向ダイオードによって構成される静電保護素子を含むことが望ましい。また、共通放電線が、配線層に形成されたメタル配線によって構成されるようにしても良い。さらに、共通放電線が、入出力バッファ領域に形成されていることが望ましい。
【発明の効果】
【００２０】
本発明によれば、複数の回路ブロックの各々とフローティング状態の共通放電線との間に双方向ダイオードを接続することにより、どの回路ブロックの電源端子の間に静電気が印加されても、静電気に対する耐性を従来よりも向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体装置の構成を示す回路図である。この半導体装置は、電源系統が分離された複数の回路ブロックを含んでいる。例えば、半導体装置がアナログ回路ブロックとディジタル回路ブロックとを含む場合には、ディジタル回路ブロックによって誘起される電源ノイズがアナログ回路ブロックに影響を与えないように、電源系統が分離される。以下においては、半導体装置が、電源系統が分離された３つの回路ブロックＡ〜Ｃを有する場合について説明する。
【００２２】
回路ブロックＡは、高電位側の電源電位ＶＤＤ１と低電位側の電源電位ＶＳＳ１とが供給されて動作する。電源電位ＶＤＤ１と電源電位ＶＳＳ１との内の一方は、接地電位とされる。以下においては、電源電位ＶＳＳ１が接地電位とされる場合について説明することにし、電源電位ＶＳＳ１のことを「接地電位ＶＳＳ１」という。他のブロックについても同様である。
【００２３】
電源電位ＶＤＤ１は、電源端子１１を介して電源電位線に供給され、接地電位ＶＳＳ１は、接地端子１２を介して接地電位線に供給される。電源電位線と接地電位線との間には、サイリスタ（ＳＣＲ：Silicon Controlled Rectifier）１３、ダイオード１４、及び、バッファ１５等の内部回路が接続されている。ここで、サイリスタ１３及び逆方向のダイオード１４は、静電保護素子を構成している。
【００２４】
図２は、サイリスタの構造及び等価回路を示す図である。図２の（ａ）に示すように、サイリスタは、ゲートとカソードとの間に電圧をかけることによって、アノードとカソードとの間を導通させることができる３端子の半導体素子である。図１に示す回路ブロックＡにおいて、サイリスタ１３のアノードが、高電位側の電源電位ＶＤＤ１に接続され、サイリスタ１３のゲート及びカソードが、低電位側の電源電位（接地電位）ＶＳＳ１に接続される。他の回路ブロックにおいても同様である。
【００２５】
図２の（ｂ）に示すように、サイリスタにおいては、Ｐ＋領域１と、Ｎ＋領域２と、Ｐ−領域３と、Ｎ＋領域４とが順に接合されている。さらに、Ｐ−領域３上にゲート絶縁膜５を介してゲート電極６が設けられているので、ターンオンが起こる電圧（スイッチング電圧）ＶＳを制御することが可能である。
【００２６】
図２の（ｃ）に示すように、サイリスタの等価回路は、２つのバイポーラトランジスタＱ１及びＱ２によって表すことができる。さらに、サイリスタにおいて、バイポーラトランジスタＱ２が、ゲートを有するＮチャネル電界効果トランジスタＱ３としても動作すると考えることができる。
【００２７】
図２の（ｂ）において、アノード電位がカソード電位よりも高い場合には、Ｐ−領域３とＮ＋領域２との間のＰＮ接合が逆方向にバイアスされるようになっている。従って、アノード・カソード間の電圧が小さい場合には、電流がほとんど流れず、サイリスタはオフ状態となっている。アノード・カソード間の電圧がスイッチング電圧ＶＳを越えると、Ｐ−領域３とＮ＋領域２との間のＰＮ接合がなだれ破壊を起こし、サイリスタがターンオンする。なお、ゲート電極６に印加する電位によって、スイッチング電圧ＶＳの値を変化させることができる。サイリスタがターンオンすると、アノード・カソード間の電圧が低下して、ほぼ一定の値にクランプされる。
【００２８】
再び図１を参照すると、回路ブロックＡにおいて、静電気によって電源端子１１と接地端子１２との間の電圧がスイッチング電圧ＶＳを越えると、サイリスタ１３がターンオンして、電源端子１１と接地端子１２との間の電圧がほぼ一定の値にクランプされる。一方、静電気によって接地端子１２の電位が電源端子１１の電位よりも高くなると、ダイオード１４がオン状態となって、接地端子１２と電源端子１１との間の電圧がダイオード１４の順方向電圧（約０．６Ｖ）にクランプされる。
【００２９】
また、回路ブロックＢは、電源電位ＶＤＤ２及び接地電位ＶＳＳ２が供給されて動作する。電源電位ＶＤＤ２は、電源端子２１を介して電源電位線に供給され、接地電位ＶＳＳ２は、接地端子２２を介して接地電位線に供給される。電源電位線と接地電位線との間には、サイリスタ２３、ダイオード２４、及び、バッファ２５等の内部回路が接続されている。ここで、サイリスタ２３及び逆方向のダイオード２４は、静電保護素子を構成している。
【００３０】
同様に、回路ブロックＣは、電源電位ＶＤＤ３及び接地電位ＶＳＳ３が供給されて動作する。電源電位ＶＤＤ３は、電源端子３１を介して電源電位線に供給され、接地電位ＶＳＳ３は、接地端子３２を介して接地電位線に供給される。電源電位線と接地電位線との間には、サイリスタ３３、ダイオード３４、及び、バッファ３５等の内部回路が接続されている。ここで、サイリスタ３３及び逆方向のダイオード３４は、静電保護素子を構成している。
【００３１】
半導体装置においては、複数のトランジスタのソース・ドレイン領域が形成された半導体基板上に、ゲート絶縁膜を介してゲート電極が配置され、さらに、層間絶縁膜を介して少なくとも１層の配線層が設けられている。本実施形態においては、配線層に形成されたメタル配線によって、フローティング状態の共通放電線１０１が構成されている。
【００３２】
回路ブロックＡ〜Ｃと共通放電線１０１との間には、第１群のダイオードＤａ１〜Ｄａ３と第２群のダイオードＤｂ１〜Ｄｂ３とが接続されている。第１群のダイオードＤａ１〜Ｄａ３は、回路ブロックＡ〜Ｃの接地電位線にそれぞれ接続されたアノードと、共通放電線１０１に接続されたカソードとを有している。また、第２群のダイオードＤｂ１〜Ｄｂ３は、回路ブロックＡ〜Ｃの接地電位線にそれぞれ接続されたカソードと、共通放電線１０１に接続されたアノードとを有している。
【００３３】
これにより、電源端子２１と電源端子１１との間に高電圧の静電気が印加された場合に、サイリスタ２３、ダイオードＤａ２及びＤｂ１、ダイオード１４を介して静電気が放電されるので、静電気による内部回路の破壊を防止することができる。ここで、ダイオードの順方向電圧ＶＦは約０．６Ｖであるから、回路ブロックＢの接地電位線と回路ブロックＡの接地電位線との間に約１．２Ｖ以上の電位差が発生すると、ダイオードＤａ２及びＤｂ１がオン状態となる。
【００３４】
また、電源端子３１と電源端子１１との間に高電圧の静電気が印加された場合には、サイリスタ３３、ダイオードＤａ３及びＤｂ１、ダイオード１４を介して静電気が放電されるので、静電気による内部回路の破壊を防止することができる。ここで、ダイオードの順方向電圧ＶＦは約０．６Ｖであるから、回路ブロックＣの接地電位線と回路ブロックＡの接地電位線との間に約１．２Ｖ以上の電位差が発生すると、ダイオードＤａ３及びＤｂ１がオン状態となる。
【００３５】
このように、本発明によれば、どの端子間に静電気が印加されても、２つの回路ブロックの接地電位線の間に生じる電位差は、ダイオード２個分の順方向電圧２ＶＦを超えることがないので、静電気による内部回路の破壊を有効に防止することができる。特に、回路ブロックの数が３以上の場合には、先に説明した従来の半導体装置の静電保護回路においては、２つの回路ブロックの接地電位線の間に生じる電位差がダイオード２個分の順方向電圧２ＶＦを超えることがあるので、本発明に優位性が認められる。さらに、回路ブロックの数が４以上の場合には、従来の半導体装置においては、接地電位線の間に静電保護回路を設置することが困難になるので、本発明の意義が大きい。
【００３６】
図３は、本発明の一実施形態に係る半導体装置のレイアウトを示す平面図である。半導体基板において、入出力バッファ１１０が配置される入出力バッファ領域１００と、回路ブロックＡ〜Ｃが配置される内部領域２００とが設けられている。図１に示す共通放電線１０１は、入出力バッファ領域１００に配置されることが望ましい。入出力バッファ領域１００は、回路ブロックＡ〜Ｃの周囲を取り囲んでいるので、共通放電線１０１と回路ブロックＡ〜Ｃの接地電位線との間にダイオードを接続することが容易となり、しかも、回路ブロックＡ〜Ｃ間の配線を妨げることがないからである。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る半導体装置の構成を示す回路図。
【図２】サイリスタの構造及び等価回路を示す図。
【図３】本発明の一実施形態に係る半導体装置のレイアウトを示す平面図。
【図４】従来の半導体装置における静電保護回路の例を示す回路図。
【図５】従来の半導体装置における静電保護回路の別の例を示す回路図。
【符号の説明】
【００３８】
１  Ｐ＋領域、  ２  Ｎ＋領域、  ３  Ｐ−領域、  ４  Ｎ＋領域、  ５  ゲート絶縁膜、  ６  ゲート電極、  １１、２１、３１  電源端子、  １２、２２、３２  接地端子、  １３、２３、３３  サイリスタ（ＳＣＲ）、  １４、２４、３４  ダイオード、  １５、２５、３５  バッファ、  １００  入出力バッファ領域、  １１０  入出力バッファ、  ２００  内部領域、  Ｄａ１〜Ｄａ３  第１群のダイオード、  Ｄｂ１〜Ｄｂ３  第２群のダイオード
【図１】
2010080472.tif 000003
【図２】
2010080472.tif 000004
【図３】
2010080472.tif 000005
【図４】
2010080472.tif 000006
【図５】
2010080472.tif 000007