(57)【要約】【課題】ＳＯＩ基板上に形成される、電流密度の大きな横型ＩＧＢＴを提供する。【解決手段】１つのコレクタ端子に対し、２つ以上の第二導電型ベース層からなるエミッタ端子を有する横型ＩＧＢＴ構造において、エミッタ領域の第二導電型ベース層をドリフト層より高濃度の第一導電型層で覆うとともに、隣接する２つのエミッタ間にあるゲート電極の幅Ｌ１を４μｍ以下に、或いはそれに加えて、隣接する２つのゲート電極間のエミッタ電極引き出し用の開口部の幅Ｌ２を３μｍ以下にすることで、耐圧を維持したまま、第一導電型層の高濃度化を実現し、電流密度を向上させる。【選択図】図１
2010003889.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板の一方の主表面の表面層に、
選択的に形成された内部に第一導電型エミッタ領域を含む第二導電型ベース領域、
前記第二導電型ベース領域上に絶縁膜を介して形成されたゲート電極、および
第二導電型コレクタ領域
を備え、隣接する２つの前記第二導電型コレクタ領域の間に２つ以上の前記第二導電型ベース領域が挟まれた半導体装置において、
２つ以上の前記第二導電型ベース領域間およびこれらの第二導電型ベース領域の下部に前記第一導電型半導体基板よりも高濃度の第一導電型領域を形成するとともに、
隣接する２つの前記第二導電型ベース領域間を前記絶縁膜を介して連絡するように形成されたゲート電極の幅を４μｍ以下としたことを特徴とする半導体装置。
【請求項２】
請求項１において、る、隣接する２つの前記ゲート電極間の間隙からエミッタ電極が引き出され、隣接する２つの前記ゲート電極間の前記間隙を３μｍ以下としたことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置を備えたことを特徴とするプラズマディスプレイ駆動用半導体集積回路装置。
【請求項４】
請求項３に記載のプラズマディスプレイ駆動用半導体集積回路装置を備えたことを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）等の半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路およびプラズマディスプレイ装置に関するものである。
【背景技術】
【０００２】
近年、デバイス分離領域が小さく、寄生トランジスタフリーという特徴から、ＳＯＩ基板を用いた高耐圧パワーＩＣの開発が盛んに行われている。本発明を主に適用する高耐圧パワーＩＣはプラズマディスプレイ駆動用半導体ＩＣ向けであり、その耐圧は２００Ｖクラスである。この高耐圧パワーＩＣの開発では、負荷を直接駆動する高耐圧出力デバイスの出力特性の向上が、性能向上やチップサイズ低減の観点から必須となる。しかしながら、ＳＯＩ基板を用いたパワーＩＣの出力デバイスとして主に使用される横型ＩＧＢＴでは、エミッタ・ゲート領域とコレクタ領域が同一平面状に形成されるために、実質的に通電できる面積が減少し、素子面積あたりの電流容量が小さくなる。また、横型ＩＧＢＴでは、素子の横方向の電流成分が大きいため、ラッチアップが発生しやすく、素子の安定動作領域が狭いという問題がある。この問題を考慮し、単位面積あたりの電流容量を増大させ、かつ安全動作領域の広い横型ＩＧＢＴが開発されている。
【０００３】
この横型ＩＧＢＴの出力向上の観点から、例えば、特許文献１には、隣接する２つのエミッタ間にあるゲート電極の幅Ｌ１を大きくすることで、隣接する２つのエミッタ間の抵抗を下げ、出力電流密度を向上することが提案されている。
【０００４】
一方、横型ＩＧＢＴの出力向上に関して、本発明者等は、特願２００７−１０８８０２号として出願中のものがある。この特許出願に係る横型ＩＧＢＴは、図９に示すような構成を採ることによって、電流密度を向上させている。
【０００５】
図９において、ｎ型半導体基板１の表面層に選択的にｐベース領域２が形成され、そのｐベース領域２の表面層の一部に二つのｎエミッタ領域４が形成され、その二つのｎエミッタ領域４の間に一部ｎエミッタ領域４と重複するようにｐコンタクト領域３が形成されている。ｐベース領域２の形成されていないｎ型基板１の表面露出部に選択的にｎバッファ領域９が形成され、そのｎバッファ領域９の表面層にｐコレクタ領域１０が形成されている。そして、ｐベース領域２の表面層のチャネル領域１４の表面上にゲート酸化膜５を介してＧ端子に接続されるゲート電極６が設けられている。また、ｎエミッタ領域４とｐコンタクト領域３の表面に共通に接触するエミッタ電極７が設けられ、ｐコレクタ領域１０の表面上にはコレクタ電極１１が設けられ、これらはそれぞれＥ端子、Ｃ端子に接続される。ｎ型基板１とＳＯＩ基板の支持基板１７の間には、酸化膜１６が埋め込まれている。図では、左端ａ−ａ’を中心部とする横型ＩＧＢＴの右半分を示している。
【０００６】
本構造は、素子中央部のｐベース領域を覆うように新たにｎ型半導体基板１より高濃度のｎ層１８を形成することを特徴としている。このＩＧＢＴでは、新たに追加したエミッタ領域を覆う高濃度の第一導電型層１８と、埋め込み酸化膜１６との間のシリコン層が低抵抗化される。これにより、コレクタ領域より離れたエミッタ・ゲート領域にも電圧降下が増大することなく電流が流れることが可能となり、従来構造と比較し、電流密度が向上する。
【０００７】
【特許文献１】特許第３，５２２，９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図９に示す構造のＩＧＢＴでは、ｎ型半導体基板１より高濃度のｎ層１８のｎ型不純物の濃度が一定濃度を超えると耐圧が急低下するため、２倍以上の高濃度化による電流密度の向上には限界がある。
【０００９】
本発明の目的は、横型ＩＧＢＴのような半導体装置において、出力電流密度をさらに向上させることである。
【課題を解決するための手段】
【００１０】
本発明はその一面において、第一導電型の半導体基板の一方の主表面の表面層に、選択的に形成された内部に第一導電型エミッタ領域を含む第二導電型ベース領域、前記第二導電型ベース領域上に絶縁膜を介して形成されたゲート電極、および第二導電型コレクタ領域を備え、隣接する２つの前記第二導電型コレクタ領域の間に２つ以上の前記第二導電型ベース領域が挟まれた半導体装置において、２つ以上の前記第二導電型ベース領域間およびこれらの第二導電型ベース領域の下部に前記第一導電型半導体基板よりも高濃度の第一導電型領域を形成するとともに、隣接する２つの前記第二導電型ベース領域間を前記絶縁膜を介して連絡するように形成されたゲート電極の幅を４μｍ以下としたことを特徴とする。
【００１１】
本発明の望ましい実施態様においては、耐圧２００Ｖクラスの横型ＩＧＢＴにおいて、高濃度ｎ層１８のｎ型不純物濃度が一定濃度を超えた場合に耐圧の降伏点となる隣接する２つのエミッタ間にあるゲート電極直下のシリコン領域の電界を緩和するため、隣接する２つのエミッタ間にあるゲート電極の幅を狭くする。
【００１２】
本発明の望ましい実施態様においては、上記に加え、エミッタ電極引き出し用の、隣接する２つのゲート電極間の開口幅を狭くすることで、ｐベース領域を囲む高濃度の第一導電型層の体積を減少させる。
【００１３】
具体的実施形態においては、隣接する２つのエミッタ間にあるゲート電極の幅を４μｍ以下に、或いはそれに加えて、隣接する２つのゲート電極間のエミッタ引き出し用の開口幅を３μｍ以下にしたことを特徴とする。
【発明の効果】
【００１４】
本発明の望ましい実施態様によれば、横型ＩＧＢＴ等の半導体装置は、耐圧を保持した高濃度第一導電型層の不純物濃度を高くすることができ、それにより出力電流密度をさらに向上させることができる。
【００１５】
本発明の望ましい実施形態によれば、ｐベース領域を囲む高濃度ｎ領域のｎ不純物を少なくすることが出来、空乏化によるｐベース領域およびそれを囲むｎ領域の電位分布の固定化がより低い電圧で起こり、ゲート電極直下のシリコン領域の電界を低減できる。
【００１６】
加えて、隣接する２つのゲート電極間のエミッタ引き出し用の開口幅を狭くすることで、コレクタまでの電流経路が短くなり、エミッタ領域が小型化されるため、複数のチャネル領域のうち、コレクタから遠いチャネル領域にも電界が印加され易くなる。このため、高濃度ｎ層の高濃度化の効果に加えて、出力電流密度を向上させることができる。
【００１７】
横型ＩＧＢＴの電流密度が向上することにより、高耐圧・大電流を必要とするプラズマディスプレイ駆動用の半導体集積回路を、より小さなチップサイズで実現することが可能である。
【００１８】
また、熱拡散を抑制するなどしてチャネル領域を小さくすることで、出力電流密度を向上させる場合でも、ｐベース領域を囲むｎ領域の体積が増加するため、上記の本発明が解決しようとする課題が発生する。その場合の解決策としても本発明は有効である。
【００１９】
本発明のその他の目的と特徴は、以下に述べる実施形態の中で明らかにする。
【発明を実施するための最良の形態】
【００２０】
以下、横型ＩＧＢＴの性能向上と、それに伴う高耐圧パワーＩＣの出力特性改善およびチップサイズ低減を図る本発明の実施の形態を添付の図面に基づいて詳細に説明する。
【００２１】
図１は、本発明の一実施例によるＩＧＢＴを示す部分断面構造図である。このＩＧＢＴは、図の左端の破線ａ−ａ’を中心部とする構造であり、右半分のみを図示している。
【００２２】
図１において、ｎ型半導体基板１の表面層に選択的にｐベース領域２が形成される。そのｐベース領域２の表面層の一部に、それぞれ２つづつのｎエミッタ領域４が形成され、その２つのｎエミッタ領域４の間に一部ｎエミッタ領域４と重複するようにｐコンタクト領域３が形成されている。ｐベース領域２の形成されていないｎ型基板１の表面露出部に選択的にｎバッファ領域９が形成され、そのｎバッファ領域９の表面層にｐコレクタ領域１０が形成されている。そして、ｐベース領域２の表面層のチャネル領域１４の表面上にゲート酸化膜５を介してゲート（Ｇ）端子に接続されるゲート電極６が設けられている。また、ｎエミッタ領域４とｐコンタクト領域３の表面に共通に接触するエミッタ電極７が設けられ、ｐコレクタ領域１０の表面上にはコレクタ電極１１が設けられ、これらはそれぞれエミッタ（Ｅ）端子、コレクタ（Ｃ）端子に接続される。ｎ型基板１とＳＯＩ基板の支持基板１７の間には、酸化膜１６が埋め込まれている。また、素子中央部のｐベース領域を覆うように新たにｎ型半導体基板１より高濃度のｎ層１８を形成している。ｐベース領域２は、図１に示すように複数あり、ゲート電極６下のｎ型シリコン領域によって分離されている。
【００２３】
本実施例は、耐圧２００ＶクラスのＩＧＢＴの隣接する２つのエミッタ間にあるゲート電極の幅Ｌ１を４μｍ以下に、或いはそれに加えて、隣接する２つのゲート電極間のエミッタ電極引き出し用の開口部の幅Ｌ２を３μｍ以下にしたものである。
【００２４】
前述した図９の耐圧２００Ｖクラスの横型ＩＧＢＴにおいて、高濃度ｎ層１８のｎ型不純物濃度が一定濃度を超えた場合に耐圧が急低下する現象について述べた。この横型ＩＧＢＴにおいては、その降伏点が隣接する２つのエミッタ間のゲート電極直下のシリコン領域にあることが、デバイスシミュレーションの結果から判った。
【００２５】
図２は、図９の半導体装置のオフ状態での電位分布図であり、高濃度ｎ層１８のｎ型不純物濃度によって耐圧の低下が起こっていない場合の降伏点を示した図である。ここでは、エミッタ及びゲートは０Ｖ、コレクタには２５０Ｖ印加した時の降伏点を示しており、降伏点はコレクタ下の等電位線が密になる箇所（図中の破線丸印）がそれに当る。
【００２６】
図３は、図９の半導体装置において、高濃度ｎ層１８のｎ型不純物濃度を耐圧低下が起きるまで増加させた場合のオフ状態での電位分布図であり、その場合の降伏点を示している。図３では、エミッタ及びゲートは０Ｖ、コレクタには１００Ｖ印加している場合であり、隣接する２つのエミッタ間にあるゲート直下のシリコン領域（図中の破線楕円印）の電界が最も強くなるため、この箇所が降伏点となる。前記の隣接する２つのエミッタ間にあるゲート電極直下にシリコン領域の電界を緩和する方法として、ｐベース領域２の間隔を狭めて、より凹形状にする。即ち、隣接する２つのエミッタ電極間にあるゲート電極６の幅を狭くすることで、隣接する２つのｐベース領域２に挟まれた領域の電位変動を緩やかにすることができる。また、コレクタにゼロから正電圧を印加したとき、電圧が上がる過程でｐベース領域２を囲むｎ領域が空乏化し、ｐベース領域２およびそれを囲むｎ領域の電位分布がほぼ固定化される。それ以降のコレクタ電圧上昇分はｐベース領域２とコレクタ側のｐ領域１０の間のシリコン領域にその大部分が印加されることになる。前記のｐベース領域２およびそれを囲むｎ領域１８の電位分布の固定化がより低い電圧で起きることで前記の隣接する２つのエミッタ間にあるゲート電極直下のシリコン領域の電界を低減することが可能である。
【００２７】
以上の実施例を要約すると、第一導電型の半導体基板１の一方の主表面の表面層に、選択的に形成された内部に第一導電型エミッタ領域４を含む第二導電型ベース領域２、前記第二導電型ベース領域２上に絶縁膜５を介して形成されたゲート電極６、および第二導電型コレクタ領域１０とを有しており、隣接する２つの前記第二導電型コレクタ領域１０の間に２つ以上の前記第二導電型ベース領域２が挟まれた半導体装置において、２つ以上の前記第二導電型ベース領域２間およびこれらの第二導電型ベース領域２の下部に前記第一導電型半導体基板１よりも高濃度の第一導電型領域１８を形成するとともに、隣接する２つの前記第二導電型ベース領域２間を前記絶縁膜５を介して連絡するように形成されたゲート電極６の長さを４μｍ以下としたことを特徴とする。
【００２８】
また、本実施例では、隣接する２つのエミッタ電極間にあるゲート電極の幅Ｌ１を狭くするほか、隣接する２つのゲート電極６間のエミッタ電極７引き出し用の開口部の幅Ｌ２を狭くしている。これにより、ｐベース領域２を囲むｎ領域の体積を減らし、ｐベース領域２を囲むｎ領域のｎ型不純物量を少なくし、より低いコレクタ電圧で空乏化させる。この結果、耐圧を保持したまま、高濃度ｎ層１８のｎ型不純物濃度を高くすることができ、出力電流密度を向上させることができる。
【００２９】
図４は、図９による半導体装置と本発明の一実施例による半導体装置の特性比較図である。図９の横型ＩＧＢＴのＬ１＝６μｍ、Ｌ２＝４μｍにした構造０と、図１の横型ＩＧＢＴのＬ１＝４μｍ、Ｌ２＝４μｍにした構造１についてデバイスシミュレーションした結果を示す。図４は、上記の構造０と構造１について、高濃度ｎ層１８を形成するために注入するｎ形不純物濃度を変数（横軸）にして、耐圧と出力電流密度を比較したグラフである。構造０の耐圧を保持するｎ形不純物濃度の限界は破線Ａ、構造１の耐圧を保持するｎ形不純物濃度の限界は破線Ｂである。破線ＡおよびＢが対応する出力電流密度線との交差点に白丸と黒丸を表示した。
【００３０】
図４から明らかなように、横型ＩＧＢＴの構造を構造０から構造１に変えることで耐圧を保持可能なｎ形不純物濃度が増加し、それに伴い出力電流密度を白丸の値から黒丸の値に向上させることができる。
【００３１】
なお、特許文献１に開示されたように、隣接する２つのエミッタ間にあるゲート幅Ｌ１を大きくすることで、隣接する２つのエミッタ間の抵抗を下げ、出力電流密度を向上するという考えがある。しかし、高濃度ｎ層１８を有するＩＧＢＴにおいては、耐圧と出力電流性能のトレードオフ点を向上させる観点から、本発明の実施例においては、隣接する２つのエミッタ電極間にあるゲート電極の幅Ｌ１や、隣接する２つのゲート電極間のエミッタ電極引き出し用の開口部の幅Ｌ２を縮小する。
【００３２】
図５は、本発明の２つの実施例による半導体装置の特性比較図である。ここでは、ｐベース領域２を囲むｎ領域の体積を減らすことで、ｐベース領域２を囲むｎ領域のｎ型不純物量を少なくした。この手法により、ゲート電極の幅Ｌ１を狭くしたことに加えて、隣接する２つのゲート電極間のエミッタ電極用の開口幅Ｌ２をも狭くした構造２（Ｌ１＝４μｍ、Ｌ２＝３μｍ）について、デバイスシミュレーションした結果を構造１の結果と比較して示している。
【００３３】
両寸法Ｌ１とＬ２を狭めた図４の説明と同様に、構造２にすることで、耐圧を保持するｎ形不純物濃度の限界は破線Ｂから破線Ｃまで増加し、出力電流密度を黒丸の値から白丸の値に向上させることができる。
【００３４】
図４と図５から、構造０と構造１を比較すると、出力電流密度は約４０％増加しており、また、構造０と構造２を比較すると、出力電流密度が約６０％増加している。また、領域ｎに追加のｎ型不純物を注入しない場合と比較して、出力電流密度が２倍以上に向上している。
【００３５】
このように、横型ＩＧＢＴの電流密度を向上することにより、高耐圧・大電流を必要とするプラズマディスプレイ駆動用の半導体集積回路を、より小さなチップサイズで実現することが可能である。
【００３６】
図６は、本発明の一実施例による横型ＩＧＢＴを適用したプラズマディスプレイ駆動用半導体集積回路装置の出力段回路の構成例を示したものである。出力段回路２２は、電源ＶＨと接地ＧＮＤの間に本発明の一実施例によるＩＧＢＴ１９、２０をトーテムポール接続した構成で、ＩＧＢＴ１９と２０の接続点を出力端子ＨＶＯとしている。ＩＧＢＴ１９、２０は、出力段制御回路２１によりオン、オフ制御され、出力端子ＨＶＯをＶＨ、ＧＮＤの電圧レベル、またはハイインピーダンス状態とする。
【００３７】
図７は、本発明の一実施例による横型ＩＧＢＴを適用したプラズマディスプレイ駆動用半導体集積回路装置の構成例を示したものである。プラズマディスプレイ駆動用半導体集積回路装置２７は、シフトレジスタ回路２３、ラッチ回路２４、セレクタ２５、出力段回路２６から構成される。シフトレジスタ回路では、端子ＤＡＴＡより入力された制御信号を端子ＣＬＫに入力されたクロック信号に同期させてシフトする。また、セレクタに接続される端子ＯＣ１、ＯＣ２の組み合わせにより、全出力端子をＶＨレベル、ＧＮＤ電圧レベル、ハイインピーダンス状態、ラッチからのデータ出力状態とする。
【００３８】
図８は、本発明の一実施例による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置を用いたプラズマディスプレイ装置の構成例である。図８に示すように回路構成することによって、プラズマディスプレイ装置の発光部を制御できる。本発明の一実施例による半導体集積回路装置によってプラズマディスプレイ装置のコスト削減が可能になる。
【図面の簡単な説明】
【００３９】
【図１】本発明による半導体装置の第１の実施形態を示す断面構造図である。
【図２】先願技術による半導体装置のオフ状態での電位分布図である。
【図３】先願技術による半導体装置において高濃度ｎ層のｎ型不純物濃度を耐圧低下が起きるまで増加させた場合のオフ状態での電位分布図である。
【図４】本発明の一実施例ならびに先願技術による半導体装置の特性比較図である。
【図５】本発明の２つの実施例による半導体装置の特性比較図である。
【図６】本発明の一実施例による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置の出力段回路の構成例である。
【図７】本発明の一実施例による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置の構成例である。
【図８】本発明の一実施例による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置を用いたプラズマディスプレイ装置の構成例である。
【図９】先願技術による半導体装置を示す断面構造図である。
【符号の説明】
【００４０】
１…ｎ型半導体基板、２…ｐベース領域、３…ｐコンタクト領域、４…ｎエミッタ領域、５…ゲート酸化膜、６…ゲート電極、７…エミッタ電極、８…エミッタ・ゲート領域、９…ｎバッファ領域、１０…ｐコレクタ領域、１１…コレクタ電極、１２…コレクタ領域、１３…ドリフト領域、１４…チャネル領域、１５…隣接するエミッタ・ゲート領域間の領域、１６…ＳＯＩ基板の酸化膜、１７…ＳＯＩ基板の支持基板、１８…ｎ層、１９…出力段素子、２０…出力段素子、２１…出力段制御回路、２２…出力段回路、２３…シフトレジスタ回路、２４…ラッチ回路、２５…セレクタ回路、２６…プラズマディスプレイ駆動用半導体集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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