(57)【要約】【課題】時々刻々変化する遅延バラツキを補正して安定したデータ転送を可能とするデータ転送装置及びカメラを提供する。【解決手段】デジタルカメラ１に設けられたデータ転送装置（データ転送部４）は、データ信号を、所定の遅延量だけ遅延させた基準遅延データ信号Ｎ０、所定の遅延量よりも遅延補償量だけ小さく遅延させた小遅延データ信号Ｎ−、及び、所定の遅延補償量よりも大きく遅延させた大遅延データ信号Ｎ＋として出力する遅延処理部７と、クロック信号に基づいて、基準遅延データ信号Ｎ０からデータを取り込んで出力する取込部８と、基準データ信号Ｎ０と小遅延データ信号Ｎ−との整合、及び、基準データ信号Ｎ０と大遅延データ信号Ｎ＋との整合の少なくとも一方に基づいて、遅延処理部７における所定の基準遅延量を制御する遅延制御部９と、を有する。【選択図】図１
2010161692.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期してデータ信号を転送するデータ転送装置であって、
前記データ信号を、基準遅延量だけ遅延させた基準遅延データ信号、前記基準遅延量よりも第１の遅延補償量だけ小さく遅延させた小遅延データ信号、及び、前記基準遅延量よりも第２の遅延補償量だけ大きく遅延させた大遅延データ信号として出力する遅延処理部と、
前記クロック信号に基づいて、前記基準遅延データ信号からデータを取り込んで出力する取込部と、
前記基準遅延データ信号と前記小遅延データ信号との整合、及び、前記基準遅延データ信号と前記大遅延データ信号との整合の少なくとも一方に基づいて、前記遅延処理部における前記基準遅延量を制御する遅延制御部と、を有するデータ転送装置。
【請求項２】
前記遅延制御部は、前記基準遅延データ信号と前記小遅延データ信号との整合が取れなくなったときは、前記遅延処理部の前記基準遅延量を増加させ、前記基準遅延データ信号と前記大遅延データ信号との整合が取れなくなったときは、前記遅延処理部の前記基準遅延量を減少させる請求項１に記載のデータ転送装置。
【請求項３】
前記取込部は、前記クロック信号に基づいて、前記基準遅延データ信号から取り込んだデータと前記小遅延データ信号から取り込んだデータとを比較して、整合が取れないときは遅延プラス信号を出力し、前記基準データ信号から取り込んだデータと前記大遅延データ信号から取り込んだデータとを比較して、整合が取れないときは遅延マイナス信号を出力するように構成され、
前記遅延制御部は、前記取込部から前記遅延プラス信号が出力されたときは、前記遅延処理部の前記基準遅延量を増加させ、前記取込部から前記遅延マイナス信号が出力されたときは、前記遅延処理部の前記基準遅延量を減少させる請求項１または２に記載のデータ転送装置。
【請求項４】
前記第１の遅延補償量及び前記第２の遅延補償量は、前記データ信号のデータ幅の半分より小さく設定される請求項１〜３いずれか一項に記載のデータ転送装置。
【請求項５】
前記クロック信号の周波数は１ＧＨｚ以上である請求項１〜４いずれか一項に記載のデータ転送装置。
【請求項６】
請求項１〜５いずれか一項に記載のデータ転送装置を有するカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送装置及びこのデータ転送装置を有するカメラに関する。
【背景技術】
【０００２】
従来、デジタルデータの高速転送を目的とする電子機器の設計では、伝送路のインピーダンスコントロール、等長配線、プリント基板等の材質の選定を行い、その後に信号波形のシミュレーションを行って、データの有効期間（アイパターン）を確保している。特に、複数の信号線でデータ転送を行うパラレル方式の場合、転送速度がギガヘルツ近傍のオーダーになると等長配線などの対策のみでは限界があり、また、ジッタ（データ信号の遅延時間のゆらぎ）の影響によって安定した高速伝送が困難となることも知られている。なお、特許文献１には、パラレル方式でのデータ転送において、信号間の遅延ばらつきを補正するデータ転送装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１７１２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、信号間の遅延ばらつきを補正したとしても、温度変化や電圧変化による遅延の変化が発生し、データ転送が不安定になるという課題があった。
【０００５】
本発明はこのような課題に鑑みてなされたものであり、温度変化や電圧変化により時々刻々変化するデータ転送における遅延を補正して安定したデータ転送を可能とするデータ転送装置及びこのデータ転送装置を有するカメラを提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明に係るデータ転送装置は、クロック信号に同期してデータ信号を転送するデータ転送装置であって、データ信号を、基準遅延量だけ遅延させた基準遅延データ信号、基準遅延量よりも第１の遅延補償量だけ小さく遅延させた小遅延データ信号、及び、基準遅延量よりも第２の遅延補償量だけ大きく遅延させた大遅延データ信号として出力する遅延処理部と、クロック信号に基づいて、基準遅延データ信号からデータを取り込んで出力する取込部と、基準遅延データ信号と小遅延データ信号との整合、及び、基準遅延データ信号と大遅延データ信号との整合の少なくとも一方に基づいて、遅延処理部における基準遅延量を制御する遅延制御部と、を有する。
【０００７】
このようなデータ転送装置において、遅延制御部は、基準遅延データ信号と小遅延データ信号との整合が取れなくなったときは、遅延処理部の基準遅延量を増加させ、基準遅延データ信号と大遅延データ信号との整合が取れなくなったときは、遅延処理部の基準遅延量を減少させることが好ましい。
【０００８】
また、このようなデータ転送装置において、取込部は、クロック信号に基づいて、基準遅延データ信号から取り込んだデータと小遅延データ信号から取り込んだデータとを比較して、整合が取れないときは遅延プラス信号を出力し、基準遅延データ信号から取り込んだデータと大遅延データ信号から取り込んだデータとを比較して、整合が取れないときは遅延マイナス信号を出力するように構成され、遅延制御部は、取込部から遅延プラス信号が出力されたときは、遅延処理部の基準遅延量を増加させ、取込部から遅延マイナス信号が出力されたときは、遅延処理部の基準遅延量を減少させることが好ましい。
【０００９】
また、このようなデータ転送装置において、第１及び第２の遅延補償量は、データ信号のデータ幅の半分より小さく設定されることが好ましい。
【００１０】
さらに、このようなデータ転送装置において、クロック信号の周波数は１ＧＨｚ以上であることが好ましい。
【００１１】
また、本発明に係るカメラは、上述のデータ転送装置のいずれかを有して構成される。
【発明の効果】
【００１２】
本発明に係るデータ転送装置及びカメラを以上のように構成すると、温度変化や電圧変化により時々刻々変化するデータ転送における遅延を補正して安定したデータ転送を可能とすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係るデータ転送装置の構成例を示すブロック図である。
【図２】遅延処理部の構成例を示すブロック図であり、（ａ）遅延処理部全体の構成を示し、（ｂ）は主要な部分の構成を示す。
【図３】取込部の構成例を示すブロック図である。
【図４】遅延制御部で実行される基準遅延量の初期設定処理を示すフローチャートである。
【図５】基準遅延量の初期設定例を示すタイミングチャートである。
【図６】基準遅延量の補正例を示すタイミングチャートであって，（ａ）は初期設定時のデータ信号を示し、（ｂ）は温度上昇等により遅延時間が増加した場合のデータ信号を示し、（ｃ）は基準遅延量の補正後のデータ信号を示す。
【図７】遅延制御部で実行される基準遅延量の補正処理を示すフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の好ましい実施形態について図面を参照して説明する。まず、図１を用いて本実施の形態に係るデータ転送装置をデジタルカメラに適用した場合を説明する。この図１では、カメラ１の撮像素子２を出力装置とし、信号処理回路３を入力装置として、撮像素子２から出力されるデータ信号を信号処理回路３に設けられたデータ転送装置であるデータ転送部４で取り込んで画像処理部５に渡すように構成したときの構成例を示している。
【００１５】
このカメラ１において、撮像素子２は、画像信号（データ信号）を並列出力する２つのデータ信号線ＤＡＴＡ０，ＤＡＴＡ１の一端と、クロック信号を出力するクロック信号線ＣＬＫの一端と、が接続されている。そして、これらの信号線ＤＡＴＡ０，ＤＡＴＡ１，ＣＬＫの他端は、それぞれ信号処理回路３のデータ転送部４に接続されている。このように２つの信号線ＤＡＴＡ０，ＤＡＴＡ１を設けることにより、撮像素子２と信号処理回路３との間のデータ転送では、クロック信号を用いて２つのチャネルにより画像信号（データ信号）をパラレル方式で転送できる。なお、撮像素子２は、データ信号線ＤＡＴＡ０，ＤＡＴＡ１に対して、後述するテストデータを出力する機能も備えている。
【００１６】
信号処理回路３は、撮像素子２から入力されたデジタルの画像信号（データ信号）に各種の画像処理を施すデジタルフロントエンド回路である。この信号処理回路３は、データ転送部４と、画像処理部５と、記憶部６と、を有し、さらに、データ転送部４は、それぞれ２つの遅延処理部７及び取込部８と、遅延制御部９と、を有している。この信号処理回路３において、遅延処理部７、取込部８及び記憶部６はそれぞれ遅延制御部９と接続されている。また、画像処理部５は、デジタルの画像信号に各種の画像処理（欠陥画素補正、階調補正、ホワイトバランス調整、エッジ強調等）を施すＡＳＩＣである。なお、図１において、データ信号（画像信号）の流れを実線で示し、制御信号の流れを破線で示す。
【００１７】
上述の遅延処理部７及び取込部８は、信号線ＤＡＴＡ０，ＤＡＴＡ１に対してそれぞれ１組みずつ配置されている。各組の遅延処理部７及び取込部８は、直列に接続されており、それぞれの遅延処理部７はデータ信号線ＤＡＴＡ０，ＤＡＴＡ１のいずれか一方と接続されている。そして、各々の取込部８の出力はそれぞれ信号線１９を介して画像処理部５と接続されている。また、各々の取込部８はクロック信号線ＣＬＫと接続されている。さらに、遅延制御部９と各々の遅延処理部７とは信号線２０で接続され、遅延制御部９と各々の取込部８とは信号線２１で接続されている。なお、各組の遅延処理部７及び取込部８の構成はいずれも共通する。そのため、以降の説明においては、データ信号線ＤＡＴＡ０に接続された遅延処理部７及び取込部８について説明し、データ信号線ＤＡＴＡ１に接続された遅延処理部７及び取込部８の説明は省略する。
【００１８】
遅延処理部７は、データ信号線ＤＡＴＡ０から出力されるデータ信号の遅延量を制御する回路である。図２（ａ）に示すように、この遅延処理部７は、複数段直列に接続された複数の遅延素子（インバータ等）１１と、各々の遅延素子１１の出力と接続された複数のパス１２と、これらのパス１２のいずれかを選択するセレクタ１０と、を有している。遅延素子１１の最初の段（図２（ａ）における遅延１）の入力端には、信号線ＤＡＴＡ０が接続されている。また、この遅延処理部７は、遅延制御部９から信号線２０を介して送信される基準遅延切換信号Ａ及び、遅延補償量信号Ｎにより、セレクタ１０が選択する３つのパス１２を通る信号がこのセレクタ１０に接続された３本の信号線１３（１３ａ〜１３ｃ）から出力されるように構成されている。具体的には、図２（ｂ）に示すように、基準遅延切換信号Ａで指定された第Ａ段の遅延素子（図２（ｂ）における遅延Ａ）の出力、すなわち、第Ａ段の遅延素子１１を通過した信号（以下、「基準遅延データ信号Ｎ０」と呼ぶ）が、信号線１３ａに出力され、第１段から第Ａ段までの遅延素子１１による遅延量（これを「基準遅延量」と呼ぶ）よりも小さい遅延量となる、第Ａ段よりＮ段前の遅延素子１１（第Ａ−Ｎ段の遅延素子１１）を通過した信号（以下、「小遅延データ信号Ｎ−」と呼ぶ）が、信号線１３ｂから出力され、基準遅延量よりも大きい遅延量となる、第Ａ段よりＮ段後の遅延素子１１（第Ａ＋Ｎ段の遅延素子１１）を通過した信号（以下、「大遅延データ信号Ｎ＋」と呼ぶ）が、信号線１３ｃから出力される。この図２の構成から明らかなように、遅延処理部７においてＤＡＴＡ０を介して入力されたデータ信号が遅延される量は、遅延素子１１の数により決定されるため、基準遅延切換信号Ａ及び遅延補償量信号Ｎは、実際には、遅延素子１１の段数として表される。
【００１９】
なお、図２（ｂ）は、遅延補償量信号Ｎとして遅延補償量１（遅延素子１１の１段）が指定されている場合を示しており、遅延Ａ−１と遅延Ａ＋１を通過した信号がそれぞれ小遅延データ信号Ｎ−及び大遅延データ信号Ｎ＋として出力される。また、１つの遅延素子１１の遅延時間はデータ転送周期の１／１０程度以下（データ転送周期が１ＧＨｚの場合、１つの遅延素子１１の遅延時間は１００ピコ秒以下）とすることが好ましい。また、遅延素子１１の個数は遅延素子１１全体でデータ転送周期の少なくとも１．５倍（データ転送周期が１ＧＨｚで遅延素子１１の遅延時間が１００ピコ秒の場合１５個）とすることが好ましく、データ転送周期の数倍とすればマージン（余裕）が確保される。このように、遅延処理部７は、取込部８で取り込まれるデータ信号のクロック信号に対する遅延量を調整するために用いられるものである。さらに、遅延補償量信号Ｎは、遅延補償量が、データ信号のデータ幅の半分より小さくなる範囲で設定される。なお、本実施形態では小遅延データ信号用の遅延補償量と大遅延データ信号用の遅延補償量とは同じとしたが、これらを異ならせてもよい。その場合、遅延制御部９から信号線２０を介して送信される信号は、基準遅延切換信号Ａ及び、小遅延データ信号Ｎ−用の第１の遅延補償量信号Ｎ１と大遅延データ信号Ｎ＋用の第２の遅延補償量信号Ｎ１となる。
【００２０】
取込部８は、クロック信号線ＣＬＫから入力されるクロック信号の立ち上がり又は立ち下がり又は立ち下がり及び立ち上がりの両方のタイミングに同期して、入力されたデータ信号（基準遅延データ信号Ｎ０）の示す値を取り込むものである。この取込部８は、図３に示すように、３つのフリップフロップ回路（ＦＦ）１４〜１６と、２つの排他論理和回路（ＥＸＯＲ）１７，１８と、を有している。遅延処理部７の信号線１３ａに出力された基準遅延データ信号Ｎ０は、第１フリップフロップ回路１４のＤ端子に入力され、信号線１３ｂに出力された小遅延データ信号Ｎ−は、第２フリップフロップ回路１５のＤ端子に入力され、信号線１３ｃに出力された大遅延データ信号Ｎ＋は、第３フリップフロップ回路１６のＤ端子に入力される。また、クロック信号線ＣＬＫは、第１〜第３フリップフロップ回路１４〜１６のＣＫ端子に接続され、これらのＣＫ端子に撮像素子２から出力されたクロック信号が入力される。フリップフロップ回路１４〜１６は、クロック信号の立ち上がり若しくは立ち下がり又は立ち下がり及び立ち上がりの両方の時にＤ端子に入力されている信号の値（「１」又は「０」）を保持して、Ｑ端子から出力するものである。なお、第１フリップフロップ回路１４のＱ端子から出力される値は信号線１９を介して画像処理部５に出力され、同時に、データ信号Ｓｄとして信号線２１を介して遅延制御部９に出力される。
【００２１】
また、第１排他論理和回路１７の２つのＩＮ端子には、それぞれ第１フリップフロップ回路１４のＱ出力と第２フリップフロップ回路１５のＱ出力が接続され、この第１排他論理和回路１７のＯＵＴ端子からは遅延プラス信号Ｓｐが、信号線２１を介して遅延制御部９に出力される。また、第２排他論理和回路１８の２つのＩＮ端子には、それぞれ第１フリップフロップ回路１４のＱ出力と第３フリップフロップ回路１６のＱ出力が接続され、この第２排他論理和回路１８のＯＵＴ端子からは遅延マイナス信号Ｓｎが信号線２１を介して遅延制御部９に出力される。この第１及び第２排他論理和回路１７，１８は、２つのＩＮ端子の入力値が同じときはＯＵＴ端子から「０」が出力され、異なるときは「１」が出力されるように構成されている。すなわち、クロック信号の立ち上がり時若しくは立ち下がり時に、基準遅延データ信号Ｎ０と、小遅延データ信号Ｎ−とが一致するときに遅延プラス信号Ｓｐとして「０」が出力され、異なるときに「１」が出力される。同様に、基準遅延データ信号Ｎ０と、大遅延データ信号Ｎ＋とが一致するときに遅延マイナス信号Ｓｎとして「０」が出力され、異なるときに「１」が出力される。すなわち、取込部８は、基準遅延データ信号Ｎ０と小遅延データ信号Ｎ−との整合が取れないときに、遅延プラス信号Ｓｐを出力し、基準遅延データ信号Ｎ０と大遅延データ信号Ｎ＋との整合が取れないときに、遅延マイナス信号Ｓｎを出力する。
【００２２】
なお、遅延補償量（小遅延データ信号用の遅延補償量と大遅延データ信号用の遅延補償量）を大きく設定しすぎた場合、または温度変化等によりアイパターンが小さくなった場合は図７のフロー処理において２つの排他論理和回路（ＥＸＯＲ）１７，１８の出力ともに１になってしまう可能性があるため、遅延補償量を小さくする処理が必要になるが、通常はアイパターンの縮小も考慮した遅延補償量を設定すれば、遅延補償量を小さくする処理は必要ない。または図７のフロー処理に遅延補償量を小さくする処理を追加してもよい。
【００２３】
遅延制御部９は、各組の遅延処理部７及び取込部８をそれぞれ独立に制御するプロセッサである。例えば、遅延制御部９は、取込部８に接続された信号線２１を介して入力される信号（データ信号Ｓｄ、遅延プラス信号Ｓｐ及び遅延マイナス信号Ｓｎ）に基づいて、遅延処理部７の基準遅延量（遅延段数）を制御するものである（詳細な制御方法については、後述する）。また、記憶部６は、レジスタなどの記憶媒体で構成される。この記憶部６には、遅延制御部９によって制御される遅延処理部７の基準遅延量（遅延段数）等のデータが記憶される。
【００２４】
（基準遅延量の初期設定処理）
それでは、以上のような構成のデータ転送部４の動作例について説明する。まず、図４を用いて、遅延制御部９により、遅延処理部７の基準遅延量を初期設定する方法について説明する。なお、この図４に示す処理は、例えば、カメラ１の電源投入直後や、撮像素子２から記録画像データを転送する直前などのタイミングで実行される。また、図４に示す処理では、撮像素子２から出力されるテストデータを用いて、遅延制御部９が遅延処理部７での基準遅延量を決定する。この場合のテストデータは、クロック信号と同じ周期で「０」と「１」とが繰り返される２値のデータ列で構成される。
【００２５】
最初に、遅延制御部９は、遅延処理部７の基準遅延量を初期化する（例えば、遅延段数を０にする）とともに、撮像素子２にテストデータの出力開始を指示する（ステップＳ１０１）。これにより、撮像素子２からは、クロック信号に同期して各データ信号線ＤＡＴＡ０，ＤＡＴＡ１にテストデータが出力される。そして、データ信号線ＤＡＴＡ０のテストデータは、遅延処理部７を介して取込部８に入力される。次に、遅延制御部９は、クロック信号の立ち上がりにおいて取込部８で取り込まれてこの遅延制御部９に入力されたデータ信号Ｓｄが「０」であるか否かを判定する（ステップＳ１０２）。遅延制御部９は、データ信号Ｓｄが「０」でない場合には、基準遅延量（遅延段数）を１増加させ、その基準遅延量を基準遅延切換信号Ａとして遅延処理部７に出力し、基準遅延データ信号Ｎ０が出力される遅延素子１１の段数を１増加させる（ステップＳ１０３）。これにより、データ信号線ＤＡＴＡ０から入力されるデータ信号（テストデータ）の位相を遅らせることができる。その後に遅延制御部９は、ステップＳ１０２に戻って上述の動作を繰り返す。なお、ステップＳ１０２のＮＯ側からステップＳ１０３までのループは、テストデータでの信号波形の立ち上がり位置を探索するために、取込部８におけるデータ信号の取込位置を「０」値のところまで一旦シフトさせる動作に相当する。
【００２６】
次に、遅延制御部９は、ステップＳ１０２において、データ信号Ｓｄが「０」である場合には、クロック信号の立ち上がりにおいて取込部８で取り込まれてこの遅延制御部９に入力されたデータ信号Ｓｄが「１」であるか否かを判定する（ステップＳ１０４）。遅延制御部９は、データ信号Ｓｄが「１」でない場合には、基準遅延量（遅延段数）を１増加させ、その基準遅延量を基準遅延切換信号Ａとして遅延処理部７に出力し、基準遅延データ信号Ｎ０が出力される遅延素子１１の段数を１増加させる（ステップＳ１０５）。これにより、データ信号線ＤＡＴＡ０から入力されるデータ信号（テストデータ）の位相を遅らせることができる。その後に遅延制御部９は、ステップＳ１０４に戻って上述の動作を繰り返す。なお、ステップＳ１０４のＮ０側からステップＳ１０５までのループは、テストデータでの信号波形の立ち上がり位置まで、取込部８におけるデータ信号の取込位置をシフトさせる動作に相当する。
【００２７】
そして、遅延制御部９は、ステップＳ１０４において、データ信号Ｓｄが「１」である場合には、現在の基準遅延量を「delay_start」として記憶部６に一時的に記憶させる（ステップＳ１０６）。なお、このステップＳ１０６で記憶された基準遅延量「delay_start」は、テストデータでの信号波形の立ち上がり位置に対応する（図５参照）。
【００２８】
さらに、遅延制御部９は、クロック信号の立ち上がりにおいて取込部８で取り込まれてこの遅延制御部９に入力されたデータ信号Ｓｄが「０」であるか否かを判定する（ステップＳ１０７）。遅延制御部９は、データ信号Ｓｄが「０」でない場合には、基準遅延量（遅延段数）を１増加させ、その基準遅延量を基準遅延切換信号Ａとして遅延処理部７に出力し、基準遅延データ信号Ｎ０が出力される遅延素子１１の段数を１増加させる（ステップＳ１０８）。これにより、データ信号線ＤＡＴＡ０から入力されるデータ信号（テストデータ）の位相を遅らせることができる。その後に遅延制御部９は、ステップＳ１０７に戻って上述の動作を繰り返す。なお、ステップＳ１０７のＮ０側からステップＳ１０８までのループは、テストデータでの信号波形の立ち下がり位置まで取込部８におけるデータ信号の取込位置をシフトさせる動作に相当する（図５参照）。
【００２９】
そして、遅延制御部９は、ステップＳ１０７において、データ信号Ｓｄが「０」である場合には、現在の基準遅延量を「delay_end」として記憶部６に一時的に記憶させる（ステップＳ１０９)。なお、このステップＳ１０９で記憶された基準遅延量「delay_end」は、テストデータでの信号波形の立ち下がり位置に対応する（図５参照）。
【００３０】
最後に、遅延制御部９は、ステップＳ１０６で取得した基準遅延量「delay_start」と、ステップＳ１０９で取得した基準遅延量「delay_end」とを用いて、データ通信のときの遅延処理部７の基準遅延量（データ信号の基準取り込み位置）の初期値を決定する（ステップＳ１１０）。具体的には、遅延制御部９は、次式（１）によってデータ信号の基準取り込み位置を演算して決定する。
【００３１】
基準取り込み位置＝（delay_end−delay_start）／２＋delay_start       （１）
【００３２】
このステップＳ１１０で求めた基準取り込み位置（基準遅延量の初期値）は、テストデータの信号波形の立ち上がり位置と立ち下がり位置との中間に位置することとなる（図５参照）。そのため、上記初期設定後に行われるデータ通信では、データ信号の取り込みタイミングが遅延処理部７により付与された基準遅延量によって安定するので、データ転送時の符号誤りが低減する。また、上記の基準取り込み位置（基準遅延量の初期値）はテストデータの実測値によって決定される。そのため、上記の設定動作によって、配線長および素子のばらつきや環境変化による誤差も吸収されるので、データ転送部４の信頼性をより向上させることができる。さらに、データ転送部４を以上のように構成すると、データ信号線ＤＡＴＡ０およびデータ信号線ＤＡＴＡ１のそれぞれに対して独立して基準遅延量の初期値を調整できる。そのため、パラレル方式のデータ転送部４では等長配線設計を回避することができ、設計時において素子や配線のレイアウトの自由度が大きく向上する。
【００３３】
（基準遅延量の補正処理）
しかしながら、上述の処理により、遅延制御部４により遅延処理部７の初期の基準遅延量を調整して、取込部８におけるデータ信号の取込位置を安定してデータが取り込める位置に調整したとしても、例えば、クロック信号の周波数が１ＧＨｚ以上の高速データ転送を行っている場合に、このデータ転送部４に温度変化や電圧変化が生じると、データ信号に発生する遅延（例えば、一つの遅延素子１１で遅延される時間や、信号線で遅延する時間など）に変化が出てしまい正確なデータの取得ができなくなってしまう。例えば、図６（ａ）に示す基準遅延データ信号の状態から温度が上昇して遅延が増大し、図６（ｂ）の状態になると、クロック信号の立ち上がり時のデータ信号の値が図６（ａ）の場合に比べて、反転してしまい（「０」となり）正確な値を取り込めなくなる。そこで、本実施の形態に係るデータ転送部４においては、データ信号の状態に応じて、遅延処理部７における基準遅延量を補正して最適な値が取り込めるように構成されている。以下、基準遅延量の補正方法について、図７を合わせて用いて説明する。
【００３４】
上述のステップＳ１０１〜Ｓ１１０に示したように、遅延制御部９は、テストデータを用いて初期の基準遅延量を決定すると（ステップＳ２０１）、その基準遅延量を基準遅延切換信号Ａとして遅延処理部７に出力し、遅延素子１１の段数を設定し、また、所定の遅延補償量を遅延補償量信号Ｎとして遅延処理部７に出力し、セレクタ１０における基準遅延量及び遅延補償量を設定する。（ステップＳ２０２）。そして、遅延制御部９は、このような状態で取込部８によりデータ信号の取込を行いながら、合わせて、取込部８から出力される遅延プラス信号Ｓｐ及び遅延マイナス信号Ｓｎを用いて、以下の動作により基準遅延量の補正を行う。具体的には、まず、遅延制御部９は、遅延プラス信号Ｓｐが「１」であるか否かを判定する（ステップＳ２０３）。そして、遅延制御部９は、遅延プラス信号Ｓｐが「１」である場合は、現在の基準遅延量（段数）に１を加え、その基準遅延量を基準遅延切換信号Ａとして遅延処理部７に出力し、遅延素子１１の段数を設定する。遅延プラス信号Ｓｐが「１」であるということは、基準取込位置において取り込まれた基準遅延データ信号Ｎ０と、この基準遅延位置から−Ｎ段の遅延素子１１から出力された小遅延データ信号Ｎ−との値が異なっていること、すなわち、現在の基準遅延量により遅延されたデータ信号の遅延量が初期設定されたときに比べて短くなっていることを意味し、これを補正するために、基準遅延量（段数）を１増加させる動作に相当する。ステップＳ２０４で基準遅延量を１増加させた後は、ステップＳ２０３に戻り同様の動作を繰り返す。
【００３５】
一方、ステップＳ２０３で遅延プラス信号Ｓｐが「１」でない場合は、次に、遅延制御部９は、遅延マイナス信号Ｓｎが「１」であるか否かを判定する（ステップＳ２０５）。そして、遅延制御部９は、遅延マイナス信号Ｓｎが「１」である場合は、現在の基準遅延量（段数）から１を引き、その基準遅延量を基準遅延切換信号Ａとして遅延処理部７に出力し、遅延素子１１の段数を設定する。遅延マイナス信号が「１」であるということは、基準遅延位置において取り込まれた基準遅延データ信号Ｎ０と、この基準遅延位置から＋Ｎ段の遅延素子１１から出力された大遅延データ信号Ｎ＋との値が異なっていること、すなわち、現在の基準遅延量により遅延されたデータ信号の遅延量が初期設定されたときに比べて長くなっていることを意味し、これを補正するために、基準遅延量（段数）から１減少させる動作に相当する。ステップＳ２０５で基準遅延量（段数）を１減少させた後は、ステップＳ２０３に戻り同様の動作を繰り返す。また、ステップＳ２０５で遅延マイナス信号Ｓｎが「１」でない場合は、そのままステップＳ２０３に戻り同様の動作を繰り返す。なお、遅延プラス信号Ｓｐまたは遅延マイナス信号Ｓｎが「１」となった時の基準遅延量（段数）の調整量は１段以上とすることもできる。例えば遅延補償量が遅延素子３段の場合には、基準遅延量（段数）の調整量を２段もしくは３段としてもよい。
【００３６】
例えば、図６（ｂ）に示すように、温度上昇により遅延量が増加して基準遅延位置により取り込まれたデータ信号と、基準遅延位置から＋Ｎ段遅延されたデータ信号とが異なったときは、図６（ｃ）に示すように、同じ値になるまで（遅延マイナス信号Ｓｎが「０」になるまで）基準遅延量を減少させることにより、取込部８で安定してデータが取り込める位置までデータ信号の取り込み位置を補正することができる。そのため、１ＧＨｚ以上のクロック信号を用いてデータ転送を行った場合でも、温度その他の要因で伝送路特性やデータ出力タイミングが変化に対応して常に、データ取込タイミングを安定した状態に維持することができる。
【００３７】
なお、上述の遅延処理部７の基準遅延量の初期設定において、取込部８で取り込まれたデータＳｄが「０」であるか、若しくは「１」であるかを判定する処理（ステップＳ１０２，Ｓ１０４，Ｓ１０７）においては、ジッタ等によるデータ信号の変動を考慮して、複数回取得して連続して「０」若しくは「１」であるときに、「０」若しくは「１」であると判断するように構成しても良い。また、上述の基準遅延量の補正処理において、システムの伝送特性の変動が激しい場合は、遅延プラス信号Ｓｐまたは遅延マイナス信号Ｓｎにより、遅延段数をこれらの値のｎ倍として設定するように構成しても良い。また、遅延制御部９から遅延処理部７に対して出力する遅延補償量Ｎは、遅延素子１１の段数や転送速度により最適な値に設定することが好ましい（但し、上述のように、データ信号のデータ幅の半分より小さくなる範囲とする）。
【符号の説明】
【００３８】
１  デジタルカメラ    ４  データ転送部（データ転送装置）
７  遅延処理部    ８  取込部    ９  遅延制御部
【図１】
2010161692.tif 000003
【図２】
2010161692.tif 000004
【図３】
2010161692.tif 000005
【図４】
2010161692.tif 000006
【図５】
2010161692.tif 000007
【図６】
2010161692.tif 000008
【図７】
2010161692.tif 000009