(57)【要約】【課題】配線群およびバッファ回路におけるチップ占有面積を小さくする。【解決手段】順に並んだ平行な第１〜第Ｎ（Ｎは２以上の整数）の配線位置にそれぞれ配線され、それぞれの配線が始端側と終端側とに二分される配線群と、第Ｍ（Ｍは、１≦Ｍ≦Ｋを満たす整数、ただし、Ｋは、Ｋ≦Ｎ／２を満たす整数）の配線位置の始端側の配線を入力とし、第Ｍ＋Ｎ−Ｋの配線位置の終端側の配線を出力として接続する第Ｍのバッファ回路と、を備える。配線群は、バッファ回路の配置領域の上層の配線層において、第Ｊ（Ｊは、Ｋ＜Ｊ≦Ｎを満たす整数）の配線位置の始端側の配線が第Ｊ−Ｋの配線位置の終端側の配線に接続替えされて配線される構造を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
順に並んだ平行な第１〜第Ｎ（Ｎは２以上の整数）の配線位置にそれぞれ配線され、それぞれの配線が始端側と終端側とに二分される配線群と、
第Ｍ（Ｍは、１≦Ｍ≦Ｋを満たす整数、ただし、Ｋは、Ｋ≦Ｎ／２を満たす整数）の配線位置の始端側の配線を入力とし、第Ｍ＋Ｎ−Ｋの配線位置の終端側の配線を出力として接続する第Ｍのバッファ回路と、
を備え、
前記配線群は、前記バッファ回路の配置領域の上層の配線層において、第Ｊ（Ｊは、Ｋ＜Ｊ≦Ｎを満たす整数）の配線位置の始端側の配線が第Ｊ−Ｋの配線位置の終端側の配線に接続替えされて配線される構造を有することを特徴とする半導体集積回路装置。
【請求項２】
１段分の前記配線群およびバッファ回路を、自身の終端側と次段の始端側とを接続して多段に構成することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
Ｎは、Ｋの整数倍であって、前記多段の数は、Ｎ／Ｋであることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記バッファ回路は、互いに相補型となる２個のトランジスタが配線位置方向に形成されてＣＭＯＳ構造となるインバータ回路を含むことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記バッファ回路は、配線位置方向に対し直交する方向にインバータ回路を隣接して２つ並べ、２つのインバータ回路を直列形態で接続する構成であることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記バッファ回路は、配線位置方向にインバータ回路を隣接して２つ並べ、２つのインバータ回路を直列形態で接続する構成であることを特徴とする請求項４記載の半導体集積回路装置。
【請求項７】
アレイ状に配置される同一構造の複数の機能ブロックを備え、
１つの前記機能ブロック中に１段分の前記配線群およびバッファ回路を含むことを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路装置。
【請求項８】
前記機能ブロックは、メモリセルアレイと、前記メモリセルアレイ中のメモリセルを選択する選択回路とを備え、
１つの前記選択回路中に１段分の前記配線群およびバッファ回路を含むことを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記機能ブロックは、メモリセルアレイと、前記メモリセルアレイ中のメモリセルの選択を制御する制御回路と備え、
１つの前記制御回路中に１段分の前記配線群およびバッファ回路を含むことを特徴とする請求項７記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、半導体集積回路装置の配置配線技術に係る。
【背景技術】
【０００２】
近年、半導体集積回路装置の大規模化に伴って、組み込みシステム製品の主要な機能の多くを１チップに集積したＡＳＩＣ（Application Specific Integrated Circuit）が開発されている。ＡＳＩＣでは、アナログ回路やＤＲＡＭなどのメモリ、フラッシュメモリなど様々な回路が搭載されている。このような機能ブロックは、ＬＳＩ内の配置スペースが大きくなるものが多い。このため、機能ブロックを挟んで機能ブロック外の配線を配線しようとする場合、機能ブロックを迂回するか、あるいは機能ブロック上を配線することとなる。
【０００３】
機能ブロックは、一般に回路規模が大きいので、機能ブロックを挟んで配線する場合、配線中にバッファ回路を挿入する必要が多い。そこで、機能ブロックとして、メモリ回路とロジック回路を搭載し、メモリ回路上にフィードスルー配線を有する例が特許文献１に記載されている。そこでは、メモリセルを配列して領域の間（メモリセル非配列領域）にバッファ回路が設けられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１７４５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
一般にバッファ回路は、ＣＭＯＳ回路で構成され、バッファ回路の一つを配置配線するためには、配線の数で数ピッチ分の領域が必要となる。フィードスルー配線の数が増大していった場合、バッファ回路の配置領域の面積が比例的に増大する。このため、メモリセル非配列領域の幅あるいは高さが大きくなって、無駄になる領域を含んだチップ占有面積が増大してしまうこととなる。
【課題を解決するための手段】
【０００７】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、順に並んだ平行な第１〜第Ｎ（Ｎは２以上の整数）の配線位置にそれぞれ配線され、それぞれの配線が始端側と終端側とに二分される配線群と、第Ｍ（Ｍは、１≦Ｍ≦Ｋを満たす整数、ただし、Ｋは、Ｋ≦Ｎ／２を満たす整数）の配線位置の始端側の配線を入力とし、第Ｍ＋Ｎ−Ｋの配線位置の終端側の配線を出力として接続する第Ｍのバッファ回路と、を備え、配線群は、バッファ回路の配置領域の上層の配線層において、第Ｊ（Ｊは、Ｋ＜Ｊ≦Ｎを満たす整数）の配線位置の始端側の配線が第Ｊ−Ｋの配線位置の終端側の配線に接続替えされて配線される構造を有する。
【発明の効果】
【０００８】
本発明によれば、配線群は、バッファ回路の配置領域の上層の配線層において接続替えされて配線される構造を有し、配線群およびバッファ回路におけるチップ占有面積を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。
【図２】バッファ配置領域の構造を示す図である。
【図３】バッファ配置領域の他の構造を示す図である。
【図４】本発明の第２の実施例に係る半導体集積回路装置の構成を示す図である。
【図５】バッファ配置領域のさらに他の構造を示す図である。
【図６】本発明の第３の実施例に係るバッファ配置領域の構成を示す図である。
【図７】本発明の第４の実施例に係るバッファ配置領域の構成を示す図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態に係る半導体集積回路装置は、順に並んだ平行な第１〜第Ｎ（Ｎは２以上の整数）の配線位置にそれぞれ配線され、それぞれの配線が始端側と終端側とに二分される配線群と、第Ｍ（Ｍは、１≦Ｍ≦Ｋを満たす整数、ただし、Ｋは、Ｋ≦Ｎ／２を満たす整数）の配線位置の始端側の配線を入力とし、第Ｍ＋Ｎ−Ｋの配線位置の終端側の配線を出力として接続する第Ｍのバッファ回路と、を備える。配線群は、バッファ回路の配置領域の上層の配線層において、第Ｊ（Ｊは、Ｋ＜Ｊ≦Ｎを満たす整数）の配線位置の始端側の配線が第Ｊ−Ｋの配線位置の終端側の配線に接続替えされて配線される構造を有する。
【００１１】
１段分の配線群およびバッファ回路を、自身の終端側と次段の始端側とを接続して多段に構成するようにしてもよい。
【００１２】
Ｎは、Ｋの整数倍であって、多段の数は、Ｎ／Ｋであってもよい。
【００１３】
バッファ回路は、互いに相補型となる２個のトランジスタが配線位置方向に形成されてＣＭＯＳ構造となるインバータ回路を含んでもよい。
【００１４】
バッファ回路は、配線位置方向に対し直交する方向にインバータ回路を隣接して２つ並べ、２つのインバータ回路を直列形態で接続する構成であってもよい。
【００１５】
バッファ回路は、配線位置方向にインバータ回路を隣接して２つ並べ、２つのインバータ回路を直列形態で接続する構成であってもよい。
【００１６】
アレイ状に配置される同一構造の複数の機能ブロックを備え、１つの機能ブロック中に１段分の配線群およびバッファ回路を含んでもよい。
【００１７】
機能ブロックは、メモリセルアレイと、メモリセルアレイ中のメモリセルを選択する選択回路とを備え、１つの選択回路中に１段分の配線群およびバッファ回路を含んでもよい。
【００１８】
機能ブロックは、メモリセルアレイと、メモリセルアレイ中のメモリセルの選択を制御する制御回路とを備え、１つの制御回路中に１段分の配線群およびバッファ回路を含んでもよい。
【００１９】
以上のような半導体集積回路装置によれば、配線群は、バッファ回路の配置領域の上層の配線層において接続替えされて配線される構造を有する。したがって、配線群およびバッファ回路におけるチップ占有面積を小さくすることができる。このため、特にアレイ状に配置される同一構造の複数の機能ブロックを備えるような場合、バッファ回路を専用に配置するための領域を設けることなく、各機能ブロックに分散して配置することができる。また、配線群およびバッファ回路を配置するバッファ配置領域は、同一構造のものを繰り返して配置するので、配置配線が単純でありチップのコストダウンに繋がる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。図１において、半導体集積回路装置は、４個のサブアレイ１０、センスアンプ、Ｉ／Ｏ，制御回路１４（以下、単に制御回路１４という）、チャージポンプ回路１５を備え、それぞれのサブアレイ１０は、メモリセルアレイ１１、メモリセル選択回路１２を備える。メモリセル選択回路１２の中には、バッファ配置領域１３が設けられる。バッファ配置領域１３中にバッファ回路Ｂｆが存在する。
【００２２】
制御回路１４から、それぞれのサブアレイ１０のメモリセルアレイ１１に対しビット線０〜ｎが配線される。また、制御回路１４から、それぞれのサブアレイ１０のメモリセル選択回路１２の中のバッファ配置領域１３を介してチャージポンプ回路１５に向けて配線Ａ〜Ｄが配線される。最上段のサブアレイ１０では、配線Ａは、バッファ回路Ｂｆを介して次段のサブアレイ１０に配線される。ここで、メモリセルアレイ１１、メモリセル選択回路１２、制御回路１４、チャージポンプ回路１５自体の機能および動作は、従来から知られている一般的なメモリに関するものであって本発明と係らないので、これらの説明を省略する。
【００２３】
図２は、バッファ配置領域の構造を示す図である。図２において、バッファ配置領域１３には、メタル配線層であるＭ２層に配線Ａ、Ｂ、Ｃ、Ｄ、Ａ’が配置される。この場合、バッファ配置領域１３において、図２の左から順に並んだ平行な配線位置に対して、配線Ａおよび配線Ｂの終端側、配線Ｂの始端側および配線Ｃの終端側、配線Ｃの始端側および配線Ｄの終端側、配線Ｄの始端側および配線Ａ’が最小ピッチで順に配置される。
【００２４】
また、Ｍ２層の下部となるメタル配線層であるＭ１層に配線ａ１、ａ２、ａ３、Ｖｄｄ、Ｇｎｄが配置される。さらに、Ｍ１層の下部の半導体基板には、ＭＯＳトランジスタを配置するＰ＋拡散層およびＮ＋拡散層が形成され、その上部にゲート電極（ゲートポリ配線）ｇ１、ｇ２が形成される。
【００２５】
ＮＭＯＳトラジスタＭＮ１は、Ｎ＋拡散層上に形成され、ビア（コンタクトプラグ）を介して配線ａ２に接続される側をドレインとし、ビア（コンタクトプラグ）を介して配線Ｇｎｄに接続される側をソースとし、ゲート電極ｇ１をゲートとする。
【００２６】
ＮＭＯＳトラジスタＭＮ２は、Ｎ＋拡散層上に形成され、ビア（コンタクトプラグ）を介して配線ａ３に接続される側をドレインとし、ビア（コンタクトプラグ）を介して配線Ｇｎｄに接続される側をソースとし、ゲート電極ｇ２をゲートとする。
【００２７】
ＰＭＯＳトラジスタＭＰ１は、Ｐ＋拡散層上に形成され、ビア（コンタクトプラグ）を介して配線ａ２に接続される側をドレインとし、ビア（コンタクトプラグ）を介して配線Ｖｄｄに接続される側をソースとし、ゲート電極ｇ１をゲートとする。
【００２８】
ＰＭＯＳトラジスタＭＰ２は、Ｐ＋拡散層上に形成され、ビア（コンタクトプラグ）を介して配線ａ３に接続される側をドレインとし、ビア（コンタクトプラグ）を介して配線Ｖｄｄに接続される側をソースとし、ゲート電極ｇ２をゲートとする。
【００２９】
配線Ａは、ビアを介して配線ａ１と接続され、さらにビアを介してゲート電極ｇ１と接続される。配線ａ２は、ビアを介してゲート電極ｇ２と接続される。配線Ａ’は、ビアを介して配線ａ３と接続される。
【００３０】
以上のような構成において、ＮＭＯＳトラジスタＭＮ１とＰＭＯＳトラジスタＭＰ１とで第１のインバータ回路を構成し、ＮＭＯＳトラジスタＭＮ２とＰＭＯＳトラジスタＭＰ２とで、第１のインバータ回路の出力信号を反転する第２のインバータ回路を構成する。
【００３１】
配線Ａの信号は、２つのインバータ回路からなるバッファ回路Ｂｆによって、バッファリングされ、配線Ａ’に出力される。この場合、配線Ａは、バッファ回路Ｂｆを介して３配線ピッチ分隔たった配線Ａ’に接続される。また、配線Ｂ、Ｃ、Ｄについては、始端側の配線が１配線ピッチ分ずれて終端側の配線に接続替えされて配線される構造を有する。
【００３２】
以上、バッファ配置領域１３が４配線ピッチ分の幅を有する場合について説明した。しかし、バッファ回路Ｂｆは、配線ａ２、ａ３間の３配線ピッチ分の幅で配置可能であるので、バッファ配置領域を３配線ピッチ分の幅とすることもできる。
【００３３】
図３は、バッファ配置領域の他の構造を示す図である。図３において、図２と同一の符号は同一物を表し、その説明を省略する。バッファ配置領域１３ａには、メタル配線層であるＭ２層に配線Ａ、Ｂ、Ｃ、Ａ’が配置される。この場合、バッファ配置領域１３ａにおいて、図３の左から配線位置順に、配線Ａおよび配線Ｂの終端側、配線Ｂの始端側および配線Ｃの終端側、配線Ｃの始端側および配線Ａ’が最小ピッチで順に配置される。また、Ｍ２層の下部となるメタル配線層であるＭ１層において、配線ａ１が省かれ、配線Ａは、ビアを介して直接ゲート電極ｇ１と接続される。このようなバッファ配置領域の配置には、３配線ピッチ以上の幅があれば充分である。
【００３４】
以上説明したようなバッファ配置領域を図１に示すようにサブアレイ毎に配置し、サブアレイを通過する毎に配線の接続替え（ローテーション）を行う。このような構成によれば、配線群およびバッファ回路におけるチップ占有面積を小さくすることができる。この場合、バッファ回路を専用に配置するための領域を設けることなく、各機能ブロックに分散して配置することができる。また、バッファ配置領域は、同一構造のものを繰り返して配置するので、配置配線が単純である。
【実施例２】
【００３５】
図４は、本発明の第２の実施例に係る半導体集積回路装置の構成を示す図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。半導体集積回路装置は、２個のサブアレイ１０ａを備え、各サブアレイ１０ａは、メモリセルアレイ１１、１１ａ、メモリセル選択回路１２ａ、１２ｂ、Ｙセレクタ１６、制御回路１７を備える。制御回路１７の中には、バッファ配置領域１３ｂが設けられる。バッファ配置領域１３中にバッファ回路Ｂｆが存在する。
【００３６】
制御回路１４から、それぞれのサブアレイ１０ａのＹセレクタ１６に対し主ビット線０〜ｎが配線される。Ｙセレクタ１６からは、主ビット線０〜ｎにそれぞれ対応させて副ビット線００、０１〜ｎ０、ｎ１がメモリセルアレイ１１、１１ａにそれぞれ配線される。また、制御回路１４からは、それぞれのサブアレイ１０の制御回路１７の中のバッファ配置領域１３ｂを介してチャージポンプ回路１５に向けて配線Ａ、Ｂが配線される。最上段のサブアレイ１０ａでは、配線Ａは、バッファ回路Ｂｆを介して次段のサブアレイ１０ａに配線される。ここで、メモリセルアレイ１１、１１ａ、メモリセル選択回路１２ａ、１２ｂ、制御回路１４、１７、Ｙセレクタ１６、チャージポンプ回路１５自体の機能および動作は、従来から知られている一般的なメモリに関するものであって本発明と係らないので、これらの説明を省略する。
【００３７】
図５は、バッファ配置領域のさらに他の構造を示す図である。図５において、図２と同一の符号は同一物を表し、その説明を省略する。バッファ配置領域１３ｂには、メタル配線層であるＭ２層に配線Ａ、Ｂ、Ａ’が配置される。この場合、バッファ配置領域１３ｂにおいて、図３の左から配線位置順に、配線Ａおよび配線Ｂの終端側、配線Ｂの始端側および配線Ａ’が最小ピッチで順に配置される。また、Ｍ２層の下部となるメタル配線層であるＭ１層において、配線ａ１が省かれ、配線Ａは、ビアを介して直接ゲート電極ｇ１と接続される。
【００３８】
図５において、トランジスタの接続の構成は、図２、図３と同一であるが、トランジスタの配置が異なる。すなわち、図２、３では、配線位置方向に対し直交する方向にインバータ回路を隣接して２つ並べ、２つのインバータ回路を直列形態で接続する構成である。これに対し、図５では、バッファ回路Ｂｆは、配線位置方向にインバータ回路を隣接して２つ並べ、２つのインバータ回路を直列形態で接続する構成である。
【００３９】
図５のようなバッファ配置領域の配置には、２配線ピッチ以上の幅があれば充分である。このようなバッファ配置領域を図４に示すようにサブアレイ毎に配置し、サブアレイを通過する毎に配線の接続替えを行うことで、配線群およびバッファ回路におけるチップ占有面積を小さくすることができる。
【実施例３】
【００４０】
図６は、本発明の第３の実施例に係るバッファ配置領域の構成を示す図である。図６において、バッファ配置領域１３ｃには、メタル配線層であるＭ２層に配線Ｅ１〜Ｅ４が配置される。この場合、バッファ配置領域１３ｃにおいて、図６の左から順に並んだ平行な配線位置に対して、配線Ｅ１および配線Ｅ３の終端側、配線Ｅ２および配線Ｅ４の終端側、配線Ｅ３の始端側および配線Ｅ１の終端側、配線Ｅ４の始端側および配線Ｅ２の終端側が最小ピッチで順に配置される。配線Ｅ１は、バッファ回路Ｂｆ１を介して配線Ｅ１の終端側に接続される。配線Ｅ２は、バッファ回路Ｂｆ２を介して配線Ｅ２の終端側に接続される。ここで、バッファ回路Ｂｆ１、Ｂｆ２を、２配線ピッチを占有する図５に示すようなバッファ配置領域に構成すれば、バッファ配置領域１３ｃの幅を、配線の占有幅である４配線ピッチ分とすることが可能である。
【００４１】
なお、ここでは、アレイを３段として配線Ｅ１、Ｅ２は、バッファ回路を２段介して配線されている例を示した。アレイを２段とすれば、配線Ｅ１〜Ｅ４全てがバッファ回路を１段介して配線されることとなる。
【００４２】
以上のような構成のバッファ配置領域１３ｃによれば、配線の接続替えを２配線ピッチ分ずらして行うこともできる。
【実施例４】
【００４３】
図７は、本発明の第４の実施例に係るバッファ配置領域の構成を示す図である。図７において、バッファ配置領域１３ｄには、メタル配線層であるＭ２層に配線Ｆ１〜Ｆ２５、Ｇ１〜Ｇ２５、Ｈ１〜Ｈ２５、Ｉ１〜Ｉ２５の１００本が配置される。この場合、バッファ配置領域１３ｄにおいて、図７の左から順に並んだ平行な配線位置に対して、配線Ｆ１および配線Ｇ１の終端側、配線Ｆ２および配線Ｇ２の終端側、・・・配線Ｆ２５および配線Ｇ２５の終端側、配線Ｇ１の始端側および配線Ｈ１の終端側、配線Ｇ２の始端側および配線Ｈ２の終端側、・・・配線Ｇ２５の始端側および配線Ｈ２５の終端側、配線Ｈ１の始端側および配線Ｉ１の終端側、配線Ｈ２の始端側および配線Ｉ２の終端側、・・・配線Ｈ２５の始端側および配線Ｉ２５の終端側、配線Ｉ１の始端側および配線Ｆ１の終端側、配線Ｉ２の始端側および配線Ｆ２の終端側、・・・配線Ｉ２５の始端側および配線Ｆ２５の終端側、が最小ピッチで順に配置される。また、配線Ｆ１〜Ｆ２５は、それぞれバッファ回路Ｂｆ１〜Ｂｆ２５を介して配線Ｆ１〜Ｆ２５の終端側に接続される。ここで、バッファ回路Ｂｆ１〜Ｂｆ２５のそれぞれを、４配線ピッチ分内に構成すれば、バッファ配置領域１３ｄの幅を、配線の占有幅である１００配線ピッチ分とすることが可能である。
【００４４】
なお、ここでは、アレイを３段とし、配線Ｉ１〜Ｉ２５は、バッファ回路を介さずに配線されている例を示した。アレイを４段とすれば、１００本全ての配線がバッファ回路を介して配線されることとなる。
【００４５】
以上のような構成のバッファ配置領域１３ｄによれば、配線の接続替えを２５配線ピッチずらして行うことができる。こうように配線の接続替えの構造は、必要に応じて種々変更可能である。
【００４６】
なお、以上の説明では、バッファ回路が２段のインバータ回路から構成される場合について説明した。しかし、これに限定されることなく、バッファ回路が単なるインバータ回路であっても良い。この場合、２つのサブアレイを通過することで２個のインバータ回路相当を通過させるように構成しても良い。
【００４７】
また、機能ブロックがサブアレイに分割されたメモリ回路である場合について説明した。しかし、これに限定されることなく、例えば、高速処理を要求されるネットワーク通信機器や画像機器などに用いられるＡＳＩＣおいて、負荷分散のために同一の機能ブロックがアレイ状に配置されるような場合であっても同様に適用することができる。
【００４８】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４９】
１０、１０ａ  サブアレイ
１１、１１ａ  メモリセルアレイ
１２、１２ａ、１２ｂ  メモリセル選択回路
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ  バッファ配置領域
１４  センスアンプ、Ｉ／Ｏ，制御回路
１５  チャージポンプ回路
１６  Ｙセレクタ
１７  制御回路
Ａ、Ａ’、Ｂ、Ｃ、Ｄ、ａ１、ａ２、ａ３、Ｅ１〜Ｅ４、Ｅ１’〜Ｅ４’、Ｆ１〜Ｆ２５、Ｇ１〜Ｇ２５、Ｈ１〜Ｈ２５、Ｉ１〜Ｉ２５、Ｆ１’〜Ｆ２５’、Ｇ１’〜Ｇ２５’、Ｈ１’〜Ｈ２５’、Ｉ１’〜Ｉ２５’、Ｇｎｄ、Ｖｄｄ  配線
Ｂｆ、Ｂｆ１〜Ｂｆ２５  バッファ回路
ｇ１、ｇ２  ゲート電極
ＭＮ１、ＭＮ２  ＮＭＯＳトラジスタ
ＭＰ１、ＭＰ２  ＰＭＯＳトラジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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