(57)【要約】【課題】固体撮像装置において、４画素共有構造にて画素加算を行った場合に発生する、開口率の低下や変換ゲインの低下を招くのを回避する。【解決手段】画素アレイにおける画素を、電荷蓄積部にて作成された電荷を転送する転送トランジスタＴｒ０及びＴｒ１のドレインを該増幅トランジスタＳＦＴｒ０に接続し、転送トランジスタＴｒ２及びＴｒ３のドレインを該増幅トランジスタＳＦＴｒ１に接続したいわゆる２画素共有構造とし、増幅トランジスタ（ソースフォロア）ＳＦＴｒ０及びＳＲＴｒ１の出力をショートさせることで、同色行信号間にて擬似的に画素信号の平均化を行うようにした。【選択図】図２
2010098548.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を行列状に配列してなる画素アレイと、該各列の画素に対応するよう設けられ、該画素に対応する画素信号を読み出すための垂直信号線と、該垂直信号線に読み出された画素信号を処理する信号処理回路とを備えた固体撮像装置であって、
該各画素は、光電変換により信号電荷を生成する光電変換素子と、該光電変換素子で生成された信号電荷を蓄積する電荷蓄積部と、該光電変換素子から信号電荷を該電荷蓄積部に転送する転送トランジスタと、該電荷蓄積部での信号電荷の蓄積により生成された信号電圧を増幅して読み出す増幅トランジスタとを有し、
該画素アレイは、
異なる増幅トランジスタに接続された転送トランジスタが同時にオンしたとき、対応する電荷蓄積部の信号電圧により、該異なる増幅トランジスタの出力信号を１つの垂直信号線に出力して、複数の画素の画素信号の平均化を行う画素平均化回路を有している固体撮像装置。
【請求項２】
前記画素アレイは、隣接する光電変換素子に接続された２つの転送トランジスタの出力を１つの増幅トランジスタのゲートに接続した２画素共有構造を有する請求項１に記載の固体撮像装置。
【請求項３】
前記画素アレイは、異なる色の画素を所定の順序で繰り返し配列してなるものであり、
前記画素平均化回路は、同じ列の同色の２画素の画素信号を、これらの画素の画素信号が平均化されるよう加算して画素加算平均値を出力する請求項２に記載の固体撮像装置。
【請求項４】
前記各垂直信号線に定電流を供給して、前記増幅トランジスタとともにソースフォロア回路を構成するよう、該垂直信号線に接続された定電流源を備え、
前記複数の画素の画素信号の平均化を行う際には、該定電流源の電流供給能力を、前記画素平均化回路を構成する増幅トランジスタの動作範囲が拡大するよう増大させる請求項１に記載の固体撮像装置。
【請求項５】
前記複数の画素の画素信号の平均化を行う際には、前記定電流源の電流供給能力の増大により、前記画素平均化回路を構成する複数の増幅トランジスタのうちの、明るい画素からの画素信号を読み出す増幅トランジスタの動作範囲を拡大させる請求項４に記載の固体撮像装置。
【請求項６】
前記画素平均化回路は、前記画素信号の読み出しの対象となる対称画素の画素信号を、該対象画素の近傍に位置する近傍画素の画素信号との間で平均化して画素加算平均値として出力するものであり、
前記信号処理回路は、
前記画素平均化回路から出力される画素加算平均値をアナログ値からデジタル値にＡＤ変換するＡＤ変換回路と、
該ＡＤ変換された画素加算平均値を、決められたアルゴリズムに従って補正する補正回路とを備え、
該補正回路は、該対象画素と同じ列の近傍画素のレベルに基づいて、該ＡＤ変換された画素加算平均値を、これが理想加算平均値に近づくよう補正する請求項３に記載の固体撮像装置。
【請求項７】
前記補正回路は、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが暗い場合であって、該２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上に暗い場合には、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい第１の輝度レベルとなるよう補正する請求項６に記載の固体撮像装置。
【請求項８】
前記補正回路は、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、前記対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが暗い場合であって、該２つの同色の隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上に暗い場合には、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第１の輝度レベルよりさらに明るい第２の輝度レベルとなるよう補正する請求項６または７に記載の固体撮像装置。
【請求項９】
前記補正回路は、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが明るく、かつ該２つの同色の隣接画素のうちのもう１つの隣接画素の輝度レベルが該対象画素の輝度レベルより暗い場合であって、該２つの隣接画素のうちの明るい方の隣接画素が該対象画素の輝度レベルに対してある閾値以上に明るい場合には、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい輝度レベルとなるよう補正する請求項６に記載の固体撮像装置。
【請求項１０】
前記補正回路は、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが明るく、かつ該２つの同色の隣接画素のうちのもう１つの隣接画素の輝度レベルが該対象画素の輝度レベルより暗い場合であって、該２つの隣接画素のうちの暗い方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に暗い場合には、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい輝度レベルとなるよう補正する請求項６に記載の固体撮像装置。
【請求項１１】
前記補正回路は、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが明るく、かつ該２つの同色の隣接画素のうちのもう１つの隣接画素の輝度レベルが該対象画素の輝度レベルより暗い場合であって、該２つの隣接画素のうちの明るい方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に明るく、かつ該２つの隣接画素のうちの暗い方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に暗い場合には、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第２の輝度レベルよりさらに明るい第３の輝度レベルとなるよう補正する請求項８に記載の固体撮像装置。
【請求項１２】
前記補正回路は、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが明るい場合であって、該２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上の明るい場合には、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい輝度レベルとなるよう補正する請求項６に記載の固体撮像装置。
【請求項１３】
前記補正回路は、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが明るい場合であって、該２つの同色の隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上の明るい場合には、
前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第３の輝度レベルよりさらに明るい第４の輝度レベルとなるよう補正する請求項１１に記載の固体撮像装置。
【請求項１４】
複数の画素部を行列状に配列してなる画素アレイと、該各列の画素に対応するよう設けられ、該画素に対応する画素信号を読み出すための垂直信号線と、該垂直信号線に読み出された画素信号を処理する信号処理回路とを備え、該各画素部は、光電変換により信号電荷を生成する光電変換素子と、該光電変換素子で生成された信号電荷を蓄積する電荷蓄積部と、該光電変換素子から信号電荷を該電荷蓄積部に転送する転送トランジスタと、該電荷蓄積部での信号電荷の蓄積により生成された信号電圧を増幅して読み出す増幅トランジスタとを有する固体撮像装置を駆動する方法であって、
異なる増幅トランジスタに接続された転送トランジスタが同時にオンしたとき、対応する電荷蓄積部の信号電圧により、該異なる増幅トランジスタの出力信号を１つの垂直信号線に出力して、複数の画素の画素信号の平均化を行って画素加算平均値として出力するステップと、
該画素加算平均値をアナログ値からデジタル値にＡＤ変換するステップとを含む固体撮像装置の駆動方法。
【請求項１５】
決められたアルゴリズムに従って、前記画素信号の読み出しの対象となる対象画素と同じ列の近傍画素のレベルに基づいて、前記ＡＤ変換された画素加算平均値を、これが理想加算平均値に近づくよう補正するステップを含む請求項１４に記載の固体撮像装置の駆動方法。
【請求項１６】
被写体の撮像を行う撮像部を備えた電子情報機器であって、
該撮像部は、請求項１に記載の固体撮像装置である電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその駆動方法、並びに電子情報機器に関し、特に、画素信号の読み出しの対象となる対象画素の画素信号が擬似的に平均化されるよう、信号電荷を信号電圧に変換する複数の増幅トランジスタの出力をショートするよう構成した固体撮像装置、及び対象画素から該擬似的に平均化された画素信号が得られるよう固体撮像装置を駆動する方法、並びにこのような固体撮像装置を用いた電子情報機器に関するものである。
【背景技術】
【０００２】
近年の電子スチルカメラでは、高画素、高解像度が静止画に対して要求される。
【０００３】
しかし、電子スチルカメラで使用される小画面モニターでは、被写体の動画像の確認ができればよく、このため、比較的低解像度な画像信号を高速に読み出すのが望ましい。このように、低解像度の画像信号を作成しつつ、高速に読み出すためには、画素からの信号（画素信号）の読出しを、複数行から１行のみ取り出して実行する、垂直方向での間引き処理が行われる。
【０００４】
しかし、単純に画素信号を間引くとモアレが発生し、解像度の低下を招く結果となる。
【０００５】
そのため、垂直方向における同色カラーフィルタを有する画素の画素信号を加算して平均化し、１画素分の画素情報（画素データ）として読み出す画素加算法が提案されている（特許文献１参照）。
【０００６】
図１４は、特許文献１に示された画素加算方法（第１の画素加算法）を説明する図であり、ＣＭＯＳ型の固体撮像装置における画素回路を示している。
【０００７】
この固体撮像装置における複数の画素を形成する画素部（画素回路）２００は、フォトダイオードからなる複数の光電変換素子と、光電変換素子から信号電荷を電荷蓄積部に転送する転送トランジスタと、電荷蓄積部の電位をリセットするリセットトランジスタと、ソース側が信号線に接続され、電荷蓄積部の電位を増幅して信号線に読み出す増幅トランジスタとを有している。
【０００８】
ここでは、１つのフォトダイオードとこれに対応する１つの転送トランジスタとが１画素毎に設けられており、該フォトダイオードは２次元行列状に配列されている。そして画素を形成する画素部（画素回路）は、同一画素行における４つのフォトダイオードＰＤ０〜ＰＤ３とこれに対応する４つの転送トランジスタＴｒ０〜Ｔｒ３とが、１つのリセットトランジスタＴｒｓと１つの増幅トランジスタＳＦＴｒを共有するいわゆる４画素共有構造となっている。
【０００９】
具体的には、上記複数のフォトダイオードＰＤ０〜ＰＤ３が、対応する転送トランジスタＴｒ０〜Ｔｒ３を介して、１つの電荷蓄積部であるＦＤ（フローティングディフュージョン）部に接続され、該ＦＤ部には１つの増幅トランジスタＳＦＴｒのゲートが接続されている。この増幅トランジスタＳＦＴｒのソースは垂直信号線Ｖｓｉｇに接続され、そのドレインは電源ラインに接続されている。また、該転送トランジスタＴｒ０〜Ｔｒ３のゲートには制御信号ＴＸ０〜ＴＸ３が印加されるようになっている。また、ＦＤ部とリセット電圧ＶＲとの間にはリセットトランジスタＴｒｓが接続されており、該リセットトランジスタＴｒｓのゲートにはリセット信号ＲＳが入力されるようになっている。
【００１０】
なお、図中、Ｌは定電流源であり、この定電流源Ｌは接地ラインと上記増幅トランジスタＳＦＴｒとの間に接続されている。また、Ｃｆｄは、ＦＤ部と接地ラインとの間の容量である。ここで、フォトダイオードＰＤ０およびＰＤ２には、赤色画素を構成するよう赤色カラーフィルターが用いられており、フォトダイオードＰＤ１およびＰＤ３には、緑色画素を構成するよう緑色カラーフィルターが用いられている。なお、これらのフォトダイオード列に隣接するフォトダイオード列では、同一色のカラーフィルタを用いた画素同士が隣接しないよう、赤色カラーフィルターを用いた画素と、青色カラーフィルターを用いた画素とが交互に配列されている。
【００１１】
このような固体撮像装置では、同色の複数のフォトダイオードより、光電変換により生成された信号電荷を１つのＦＤ部に電荷を転送して、信号電荷の加算を行う。
【００１２】
現行の画素の配列（ベイヤー配列）では、奇数行の同列画素及び偶数行の同列画素には、同色カラーフィルターが使用されており、奇数行の同列画素同士は、画素加算、つまり信号電荷の加算が可能であり、偶数行の同列画素同士は、画素加算、つまり信号電荷の加算が可能である。
【００１３】
従って、図１４に示す画素回路では、例えば、０行目の転送トランジスタＴｒ０の制御信号ＴＸ０をＨレベルとして、赤色電荷を蓄積したフォトダイオードＰＤ０の電荷Ｑ０をＦＤ部に転送する。
【００１４】
次に、２行目の転送トランジスタＴｒ２の制御信号ＴＸ２をＨレベルとして、赤色電荷を蓄積したフォトダイオードＰＤ２の電荷Ｑ２をＦＤ部に転送する。
【００１５】
この手法にて、両画素（つまり、フォトダイオードＰＤ０とＰＤ２）で生成された信号電荷が加算され、ＦＤ部に読み出される。このとき、ＦＤ部で発生する信号電圧Ｖｆｄは以下の式で示される。
【００１６】
Ｖｆｄ＝（Ｑ０＋Ｑ２）／Ｃｆｄ
また、０行目の転送トランジスタの制御信号ＴＸ０と、２行目の転送トランジスタの制御信号ＴＸ２を同時にＨレベルとして読出し速度の高速化を図ることは可能である。
【００１７】
次に、増幅トランジスタ（ソースフォロアＴｒ）ＳＦＴｒにて、加算された信号電荷により生じた信号電圧を増幅し、垂直信号線Ｖｓｉｇに信号電荷に相当する信号電圧Ｖｏｕｔを読み出す。
【００１８】
このときの信号電圧Ｖｏｕｔは、増幅トランジスタＳＦＴｒの増幅率をＡｓｆとして以下の式で示される。
【００１９】
Ｖｏｕｔ＝Ａｓｆ（Ｑ０＋Ｑ２）／Ｃｆｄ
同様に、図１４に示す回路構成では、例えば、１行目の転送トランジスタＴｒ１の制御信号ＴＸ１をＨレベルとして、緑色電荷を蓄積したフォトダイオードＰＤ１の電荷をＦＤ部に転送する。
【００２０】
次に、３行目の転送トランジスタＴｒ３の制御信号ＴＸ３をＨレベルとして、緑色電荷を蓄積したフォトダイオードＰＤ３の電荷をＦＤ部に転送する。
【００２１】
この手法にて、両画素（フォトダイオードＰＤ１とＰＤ３）の電荷が加算され、ＦＤ部に読み出されている。
【００２２】
次に増幅トランジスタ（ソースフォロアＴｒ）ＳＦＴｒにて、加算された信号電圧を増幅して垂直信号線Ｖｓｉｇに読み出す。
【００２３】
また、１行目の転送トランジスタのＴｒ１の制御信号ＴＸ１と、３行目の転送トランジスタＴｒ３の制御信号ＴＸ３を同時にＨレベルとして読出し速度の高速化を図ることは可能である。
【００２４】
図１５は、従来のその他の画素加算方法（第２の画素加算法）を説明する図であり、図１５（ａ）は、画素加算処理を行う信号処理回路を示している。。
【００２５】
この信号処理回路２１０は、垂直信号線Ｖｓｉｇからの信号電圧を処理する回路であり、各画素列に対応する垂直信号線Ｖｓｉｇを選択する選択回路（水平走査回路）に含まれている。
【００２６】
この信号処理回路２１０は、信号線に読み出されたＶＳＩＧ信号が入力されるノードＮ１と、ランプ波形（ＶＲＡＭＰ波形）が入力されるノードＮ２とを有し、ｎ行目の画素信号とｎ＋２行目の画素信号とを加算する前段回路２１１と、該前段回路２１１の出力ノードＮ３から出力される信号を処理する後段回路２１０ｂとを有している。
【００２７】
ここで、前段回路２１１は、ノードＮ１とノードＮ３との間に直列に接続されたスイッチＳＳＡ０及び容量Ｃｒｃ０と、該スイッチＳＳＡ０に並列に接続されたスイッチＳＳＢ０とＲＩ０との直列接続体と、該直列接続体の接続点と上記ノードＮ２との間に接続された容量Ｃｓ０とを有している。また、前段回路２１１は、ノードＮ１とノードＮ３との間に直列に接続されたスイッチＳＳＡ１及び容量Ｃｒｃ１と、該スイッチＳＳＡ１に並列に接続されたスイッチＳＳＢ１とＲＩ１との直列接続体と、該直列接続体の接続点と上記ノードＮ２との間に接続された容量Ｃｓ１とを有している。なお、上記前段回路２１１には、スイッチＰＡを介してもう１つの前段回路２１２が接続されている。
【００２８】
また、後段回路２１０ｂは、該前段回路２１１の出力ノードＮ３と、後段回路２１０ｂの出力ノードＮ４との間に直列に接続された、インバータＩＮＶ１、スイッチ回路ＳＣ、第２のインバータＩＮＶ２、及び第３のインバータＩＮＶ３とを有している。ここで、第１及び第２のインバータＩＮＶ１及びＩＮＶ２にはそれぞれに並列にスイッチＲＳ及びＲＳＤが接続されている。また、上記スイッチ回路ＳＣは、第１及び第２のインバータＩＮＶ１及びＩＮＶ２の間に直列に接続された容量Ｃｒｔ０及びスイッチＦＲＳ０と、該第１及び第２のインバータＩＮＶ１及びＩＮＶ２の間に直列に接続された容量Ｃｒｔ１及びスイッチＦＲＳ１とを有している。
【００２９】
また、図１５（ｂ）は、該信号処理回路における各スイッチのオンオフタイミングを示している。図１５（ｂ）に示す波形では、オン期間はＨレベル期間であり、オフ期間はＬレベル期間である。
【００３０】
以下簡単にこの信号処理回路２１０の動作について説明する。
【００３１】
つまり、この信号処理回路２１０では、先ず、ｎ行目画素のリセット信号レベルを、スイッチＳＳＡ０をオンすることにより、容量Ｃｒｃ０に取り込む。このとき、後段回路２１０ｂのスイッチＲＳ、ＲＳＤ、及びＦＲＳ０はオン状態であり、上記リセット信号レベルが容量Ｃｒｆ０にも取り込まれる。
【００３２】
次に、上記スイッチＳＳＡ０、ＲＳ、ＲＳＤ、及びＦＲＳ０をオフした後、スイッチＳＳＢ０をオンすることにより、ｎ行目画素の電荷信号レベルを容量Ｃｓ０に取り込む。
【００３３】
次に、先ずｎ＋２行目画素のリセット信号レベルを、スイッチＳＳＡ１をオンすることにより、容量Ｃｒｃ１に取り込む。このとき、後段回路２１０ｂのスイッチＲＳ、ＲＳＤ、及びＦＲＳ１はオン状態であり、上記リセット信号レベルが容量Ｃｒｆ１にも取り込まれる。
【００３４】
次に、上記スイッチＳＳＡ１、ＲＳ、ＲＳＤ、及びＦＲＳ１をオフした後、スイッチＳＳＢ１をオンすることにより、ｎ＋２行目画素の電荷信号レベルを容量Ｃｓ１に取り込む。
【００３５】
次に、スイッチＦＲＳ０及びＦＲＳ１をオンした状態で、ＶＲＡＭＰ信号のレベルを直線的に増加させ、スイッチＲＩ０，ＲＩ１をオンさせることにより、ｎ行目の画素信号とｎ＋２行目の画素信号の加算平均値が前段回路２１１の出力ノードＮ３に出力され、さらにこの加算平均値がインバータＩＮＶ１、スイッチ回路ＳＣ、インバータＩＮＶ２，及びインバータＩＮＶ３を介して後段回路２１０ｂの出力ノードＮ４に出力される。
【００３６】
この加算法では、両入力画素信号から連続的な（つまりリニアな）画素信号の加算平均値（以下、画素加算平均値ともいう。）を実現することができる。
【特許文献１】特開平９−４６５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
しかしながら、上記従来の第１の画素加算法では、ベイヤー配列で同色画素を加算するには４ｎ（ｎは自然数）画素を共有する必要があるために、転送トランジスタの数が多くなり（４ｎ個）、各転送トランジスタＴｒのドレインに接続されるＦＤ部の配線（以下、ＦＤ配線ともいう。）が長くなる。これは、画素セルに割当てられている領域にて、フォトダイオードＰＤのレイアウト領域の占める割合（開口率）の低下を招く。
【００３８】
また、ＦＤ配線の増加に伴い、増幅トランジスタ（ソースフォロア）ＳＦＴｒのゲート容量の増加を招くために、変換ゲインの低下につながる。つまり、フォトダイオードＰＤで発生した電荷をＦＤ部にて電圧に変換するが、ＦＤ部の容量増加に伴い、電荷から電圧への変換率（変換ゲイン）が低下し、効率の悪いものとなる。
【００３９】
また、上述した第２の従来の画素加算方法では、画素データとリセットデータの読出しが、行毎にそれぞれ２回必要となるために、動画像読出しの高速化を実現することができない。
【００４０】
さらには、スイッチング素子が増加するため、ノイズの影響をより受けやすくなり、スイッチング素子に対応する容量の数が増加し、コラムＡＤ部の面積増加をもたらす。
【００４１】
上記のように、従来の第１の画素加算法では、開口率、変換ゲインの低下が生じ、従来の第２の画素加算法では、読出し速度の低下、ノイズの増加等が生ずるといった問題があり、各手法にて、様々な問題点がみられる。
【００４２】
本発明は、上記のような従来の問題点を解決するためになされたもので、静止画像の表示では高解像度画素を達成し、小型モニター画像の表示では、モアレの無い、高速読出しを実現することができる固体撮像装置およびその駆動方法、並びにこのような固体撮像装置を用いた電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００４３】
本発明に係る固体撮像装置は、複数の画素を行列状に配列してなる画素アレイと、該各列の画素に対応するよう設けられ、該画素に対応する画素信号を読み出すための垂直信号線と、該垂直信号線に読み出された画素信号を処理する信号処理回路とを備えた固体撮像装置であって、該各画素は、光電変換により信号電荷を生成する光電変換素子と、該光電変換素子で生成された信号電荷を蓄積する電荷蓄積部と、該光電変換素子から信号電荷を該電荷蓄積部に転送する転送トランジスタと、該電荷蓄積部での信号電荷の蓄積により生成された信号電圧を増幅して読み出す増幅トランジスタとを有し、該画素アレイは、異なる増幅トランジスタに接続された転送トランジスタが同時にオンしたとき、対応する電荷蓄積部の信号電圧により、該異なる増幅トランジスタの出力信号を１つの垂直信号線に出力して、複数の画素の画素信号の平均化を行う画素平均化回路を有しており、そのことにより上記目的が達成される。
【００４４】
本発明は、上記固体撮像装置において、前記画素アレイは、隣接する光電変換素子に接続された２つの転送トランジスタの出力を１つの増幅トランジスタのゲートに接続した２画素共有構造を有することが好ましい。
【００４５】
本発明は、上記固体撮像装置において、前記画素アレイは、異なる色の画素を所定の順序で繰り返し配列してなるものであり、前記画素平均化回路は、同じ列の同色の２画素の画素信号を、これらの画素の画素信号が平均化されるよう加算して画素加算平均値を出力することが好ましい。
【００４６】
本発明は、上記固体撮像装置において、前記各垂直信号線に定電流を供給して、前記増幅トランジスタとともにソースフォロア回路を構成するよう、該垂直信号線に接続された定電流源を備え、前記複数の画素の画素信号の平均化を行う際には、該定電流源の電流供給能力を、前記画素平均化回路を構成する増幅トランジスタの動作範囲が拡大するよう増大させることが好ましい。
【００４７】
本発明は、上記固体撮像装置において、前記複数の画素の画素信号の平均化を行う際には、前記定電流源の電流供給能力の増大により、前記画素平均化回路を構成する複数の増幅トランジスタのうちの、明るい画素からの画素信号を読み出す増幅トランジスタの動作範囲を拡大させることが好ましい。
【００４８】
本発明は、上記固体撮像装置において、前記画素平均化回路は、前記画素信号の読み出しの対象となる対称画素の画素信号を、該対象画素の近傍に位置する近傍画素の画素信号との間で平均化して画素加算平均値として出力するものであり、前記信号処理回路は、前記画素平均化回路から出力される画素加算平均値をアナログ値からデジタル値にＡＤ変換するＡＤ変換回路と、該ＡＤ変換された画素加算平均値を、決められたアルゴリズムに従って補正する補正回路とを備え、該補正回路は、該対象画素と同じ列の近傍画素のレベルに基づいて、該ＡＤ変換された画素加算平均値を、これが理想加算平均値に近づくよう補正することが好ましい。
【００４９】
本発明は、上記固体撮像装置において、前記補正回路は、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが暗い場合であって、該２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上に暗い場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい第１の輝度レベルとなるよう補正することが好ましい。
【００５０】
本発明は、上記固体撮像装置において、前記補正回路は、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、前記対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが暗い場合であって、該２つの同色の隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上に暗い場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第１の輝度レベルよりさらに明るい第２の輝度レベルとなるよう補正することが好ましい。
【００５１】
本発明は、上記固体撮像装置において、前記補正回路は、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが明るく、かつ該２つの同色の隣接画素のうちのもう１つの隣接画素の輝度レベルが該対象画素の輝度レベルより暗い場合であって、該２つの隣接画素のうちの明るい方の隣接画素が該対象画素の輝度レベルに対してある閾値以上に明るい場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい輝度レベルとなるよう補正することが好ましい。
【００５２】
本発明は、上記固体撮像装置において、前記補正回路は、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが明るく、かつ該２つの同色の隣接画素のうちのもう１つの隣接画素の輝度レベルが該対象画素の輝度レベルより暗い場合であって、該２つの隣接画素のうちの暗い方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に暗い場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい輝度レベルとなるよう補正することが好ましい。
【００５３】
本発明は、上記固体撮像装置において、前記補正回路は、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが明るく、かつ該２つの同色の隣接画素のうちのもう１つの隣接画素の輝度レベルが該対象画素の輝度レベルより暗い場合であって、該２つの隣接画素のうちの明るい方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に明るく、かつ該２つの隣接画素のうちの暗い方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に暗い場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第２の輝度レベルよりさらに明るい第３の輝度レベルとなるよう補正することが好ましい。
【００５４】
本発明は、上記固体撮像装置において、前記補正回路は、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが明るい場合であって、該２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上の明るい場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、より明るい輝度レベルとなるよう補正することが好ましい。
【００５５】
本発明は、上記固体撮像装置において、前記補正回路は、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが明るい場合であって、該２つの同色の隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上の明るい場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第３の輝度レベルよりさらに明るい第４の輝度レベルとなるよう補正することが好ましい。
【００５６】
本発明に係る固体撮像装置の駆動方法は、複数の画素部を行列状に配列してなる画素アレイと、該各列の画素に対応するよう設けられ、該画素に対応する画素信号を読み出すための垂直信号線と、該垂直信号線に読み出された画素信号を処理する信号処理回路とを備え、該各画素部は、光電変換により信号電荷を生成する光電変換素子と、該光電変換素子で生成された信号電荷を蓄積する電荷蓄積部と、該光電変換素子から信号電荷を該電荷蓄積部に転送する転送トランジスタと、該電荷蓄積部での信号電荷の蓄積により生成された信号電圧を増幅して読み出す増幅トランジスタとを有する固体撮像装置を駆動する方法であって、異なる増幅トランジスタに接続された転送トランジスタが同時にオンしたとき、対応する電荷蓄積部の信号電圧により、該異なる増幅トランジスタの出力信号を１つの垂直信号線に出力して、複数の画素の画素信号の平均化を行って画素加算平均値として出力するステップと、該画素加算平均値をアナログ値からデジタル値にＡＤ変換するステップとを含むものであり、そのことにより上記目的が達成される。
【００５７】
本発明は、上記固体撮像装置の駆動方法において、決められたアルゴリズムに従って、前記画素信号の読み出しの対象となる対象画素と同じ列の近傍画素のレベルに基づいて、前記ＡＤ変換された画素加算平均値を、これが理想加算平均値に近づくよう補正するステップを含むことが好ましい。
【００５８】
本発明に係る電子情報機器は、被写体の撮像を行う撮像部を備えた電子情報機器であって、該撮像部は、上記固体撮像装置であり、そのことにより上記目的が達成される。
【００５９】
以下、本発明の作用について説明する。
【００６０】
本発明においては、異なる増幅トランジスタに接続された転送トランジスタが同時にオンしたとき、対応する電荷蓄積部の信号電圧により、該異なる増幅トランジスタの出力信号を１つの垂直信号線に出力して、複数の画素の画素信号の平均化を行う画素平均化回路を備えたので、増幅トランジスタ（ソースフォロア）の出力をショートさせることで、同色行信号間にて擬似的な画素加算信号の平均化を行うことができ、これにより、固体撮像装置において、４画素共有構造にて画素加算を行った場合に発生する、開口率の低下や変換ゲインの低下を招くのを回避でき、しかも、読出し速度の低下を招くことがなく、ノイズの影響を大きく受けるのを回避することができる。
【発明の効果】
【００６１】
以上のように、本発明によれば、異なる増幅トランジスタに接続された転送トランジスタが同時にオンしたとき、対応する電荷蓄積部の信号電圧により、該異なる増幅トランジスタの出力信号を１つの垂直信号線に出力して、複数の画素の画素信号の平均化を行うようにしたので、４画素共有構造にて画素加算を行った場合に発生する、開口率の低下や変換ゲインの低下を招くことはないという効果がある。
【００６２】
また、アナログ値の画素加算により画素信号の平均化を行う手法でみられるような読出し速度の低下を招くことがなく、ノイズの影響を大きく受けることが少なくなるという効果もある。
【００６３】
従って、静止画像の表示では高解像度画素を達成し、小型モニター画像の表示では、モアレの無い、高速読出しを実現することができ、電子スチルカメラの静止画や小画面モニターに対して有効な固体撮像装置を得ることができる。
【発明を実施するための最良の形態】
【００６４】
以下、本発明の実施形態について図面を参照しながら説明する。
（実施形態１）
図１〜図１１は、本発明の実施形態１による固体撮像装置を説明する図であり、図１（ａ）は該固体撮像素子の全体構成を模式的に示し、図１（ｂ）は、この実施形態１の固体撮像装置における画素信号の加算平均化処理を行う画素加算平均化部の構成を示している。また、図２は、該固体撮像素子における画素を構成する画素回路（画素部）を示している。
【００６５】
この実施形態１の固体撮像装置１０は、画素を行列状に配列してなる画素アレイ部１０ａと、画素アレイ部の各画素行を選択する垂直選択回路１０ｂと、画素アレイ部１０ａの各画素列を選択する水平選択回路１０ｃと、前記垂直選択回路１０ｂ及び水平選択回路１０ｃを制御する制御部１０ｄとを有している。
【００６６】
ここで、各画素は、光電変換部としてのフォトダイオードＰＤ０〜ＰＤ３と、該フォトダイオードに蓄積した信号電荷を電荷検出部ＦＤ０、ＦＤ１に転送する転送トランジスタＴｒ０〜Ｔｒ３と、該転送トランジスタのドレインが接続された電荷検出部の電位をＶＲ電位（例えば電源電位）にリセットするリセットトランジスタＲＳｔｒ０及びＲＳｔｒ１と、該電荷検出部ＦＤの電位を増幅する増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１とを備えている。
【００６７】
また、上記画素アレイ部１０ａには、各画素列毎に垂直信号線Ｖｓｉｇが設けられ、各画素列の画素は、対応する垂直信号線に接続されている。該垂直信号線Ｖｓｉｇには、該垂直信号線に読み出された電荷検出部ＦＤの電位を信号処理して、各画素の画素データ（画素信号）を生成する信号処理回路が接続されている。なお、この信号処理回路は、上記水平選択回路１１０ｃに含まれている。
【００６８】
ここで、画素アレイ１０ａにおける画素を構成する画素回路１００は、上記電荷蓄積部にて作成された信号電荷を転送する２つの転送トランジスタのドレインを１つの増幅トランジスタのゲートに接続したいわゆる２画素共有構造となっている。
【００６９】
また、上記画素回路１００は、増幅トランジスタ（ソースフォロア）ＳＦＴｒ０及びＳＲＴｒ１の出力をショートさせることで、同色行信号間にて擬似的画素加算平均化信号を作成するＳＦ出力ショート回路１１０を有している。
【００７０】
また、上記水平選択回路１０ｃは、この作成された擬似的画素加算平均化信号（アナログ信号）をデジタル信号に変換するコラムＡＤ部１２０と、デジタルデータ補正アルゴリズムに従って、作成されたデジタル信号に補正処理を施すことによって、加算された信号を理想的な平均画像を表す画像信号に近づけるデジタルデータ補正回路１３０とを有している。
【００７１】
以下、図２を用いて、具体的に、画素回路における４つの画素が形成されている部分について説明する。
【００７２】
この画素回路１００は、フォトダイオードＰＤ０〜ＰＤ３からなる複数の光電変換素子と、光電変換素子から信号電荷を電荷蓄積部に転送する転送トランジスタＴｒ０〜Ｔｒ３と、電荷蓄積部の電位をリセットするリセットトランジスタＲＳｔｒ０及びＲＳｔｒ１と、ソース側が信号線に接続され、電荷蓄積部の電位を増幅して信号線に読み出す増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１とを有している。
【００７３】
ここでは、１つのフォトダイオードとこれに対応する１つの転送トランジスタとが１画素毎に設けられており、該フォトダイオードは２次元行列状に配列されている。そして画素を形成する画素回路１００では、同一画素行における２つのフォトダイオードＰＤ０及びＰＤ１に対応する２つの転送トランジスタＴｒ０及びＴｒ１とが、１つのリセットトランジスタＴｒｓ及び１つの増幅トランジスタＳＦＴｒ０を共有し、同一画素行における２つのフォトダイオードＰＤ２及びＰＤ３に対応する２つの転送トランジスタＴｒ２及びＴｒ３が、１つのリセットトランジスタＴｒｓｂ及び１つの増幅トランジスタＳＦＴｒ１を共有している。つまり、この画素回路はいわゆる２画素共有構造となっている。
【００７４】
具体的には、上記複数のフォトダイオードＰＤ０及びＰＤ１が、対応する転送トランジスタＴｒ０及びＴｒ１を介して、１つの電荷蓄積部であるフローティングディフュージョン部ＦＤ０に接続され、該フローティングディフュージョン部ＦＤ０には１つの増幅トランジスタＳＦＴｒ０のゲートが接続されている。この増幅トランジスタＳＦＴｒ０のソースは垂直信号線Ｖｓｉｇに接続され、そのドレインは電源ラインに接続されている。また、該転送トランジスタＴｒ０及びＴｒ１のゲートには制御信号ＴＸ０及びＴＸ１が印加されるようになっている。また、フローティングディフュージョン部ＦＤ０とリセット電圧ＶＲとの間にはリセットトランジスタＲＳＴｒ０が接続されており、該リセットトランジスタＲＳｔｒ０のゲートにはリセット信号ＲＳ０が入力されるようになっている。
【００７５】
また、上記複数のフォトダイオードＰＤ２及びＰＤ３が、対応する転送トランジスタＴｒ２及びＴｒ３を介して、１つの電荷蓄積部であるフローティングディフュージョン部ＦＤ１に接続され、該フローティングディフュージョン部ＦＤ１には１つの増幅トランジスタＳＦＴｒ１のゲートが接続されている。この増幅トランジスタＳＦＴｒ１のソースは垂直信号線Ｖｓｉｇに接続され、そのドレインは電源ラインに接続されている。また、該転送トランジスタＴｒ２及びＴｒ３のゲートには制御信号ＴＸ２及びＴＸ３が印加されるようになっている。また、フローティングディフュージョン部ＦＤ１とリセット電圧ＶＲとの間にはリセットトランジスタＲＳＴｒ１が接続されており、該リセットトランジスタＲＳＴｒ１のゲートにはリセット信号ＲＳ１が入力されるようになっている。
【００７６】
なお、図中、Ｌは定電流源であり、該定電流源Ｌは接地ラインと上記増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１の共通ドレインとの間に接続されている。また、図２では、ＦＤ部と接地ラインとの間の容量は図示していない。また、実施形態１においても、フォトダイオードＰＤ０およびＰＤ２には、赤色画素を構成するよう赤色カラーフィルターが用いられており、フォトダイオードＰＤ１およびＰＤ３には、緑色画素を構成するよう緑色カラーフィルターが用いられている。
【００７７】
次に動作について説明する。
【００７８】
この固体撮像装置では、増幅トランジスタＳＦＴｒの出力をショートさせるＳＦ出力ショート回路１１０にて、同色行信号間にて擬似的な画素加算平均化信号が作成される。
【００７９】
ここで、上記ＳＦ出力ショート回路１１０では、同色の奇数行間データ加算、及び、同色の偶数行間データ加算は、該当する増幅トランジスタＳＦＴｒの出力をショートすることにて行われる。
【００８０】
次に、コラムＡＤ部１２０にて、この作成された擬似的画素加算平均化信号（アナログ信号）がデジタル信号に変換される。
【００８１】
次に、補正回路１３０にて、デジタルデータ補正アルゴリズムに従って、作成されたデジタル信号に補正を掛けることによって、擬似的画素信号の加算値を理想的な平均画素信号に近づける。
【００８２】
以下、具体的に説明する。
【００８３】
例えば、偶数行の画素加算動作の場合には、例えば、０行目の画素と２行目の画素に対応する増幅トランジスタＳＦＴｒ０及びＳＦＴｒ２の出力ショートを実行する場合、転送トランジスタＴｒ０およびＴｒ２がオンするように、その制御信号ＴＸ０及びＴＸ２をＨレベルとする。そして、増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１の増幅データを垂直信号線Ｖｓｉｇに出力する。
【００８４】
また、奇数行の画素加算動作の場合には、例えば、１行目の画素と３行目の画素に対応する増幅トランジスタＳＦＴｒ１及びＳＦＴｒ３の出力ショートを実行する場合、転送トランジスタＴｒ１およびｔｒ３がオンするように、その制御信号ＴＸ１及びＴＸ３をＨレベルとする。これにより、増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１の増幅データが垂直信号線Ｖｓｉｇに出力される。
【００８５】
このように２つの増幅トランジスタＳＦＴｒの出力をショートさせることによって、擬似的な画素信号の加算平均化値を得ることができる。
【００８６】
次に、上記ＳＦ出力ショート回路１１０から出力される実使用時の画素平均値出力と、理想的な平均画像信号との誤差を抽出する方法について説明する。
【００８７】
図３は、この誤差を検出する処理を説明する図であり、図１におけるショート回路を示している。なお、図３では、図１におけるフォトダイオード、転送トランジスタ、及びリセットトランジスタは省略している。
【００８８】
図３（ａ）に示すように、画素間の理想加算平均値を取得するために、各画素ＩＮ０，ＩＮ１の理想平均入力値（ＩＮ０＋ＩＮ１）／２を、増幅トランジスタＳＦＴｒ０およびＳＦＴｒ１の転送ゲートに入力し、理想画素平均値を垂直信号線Ｖｓｉｇに出力する。
【００８９】
次に、図３（ｂ）に示すように、画素の画素値ＩＮ０，ＩＮ１をそれぞれ増幅トランジスタＳＦＴｒ０およびＳＦＴｒ１に入力し、実使用時の画素平均値を垂直信号線Ｖｓｉｇに出力する。
【００９０】
図４（ａ）には、この２入力ＩＮ０，ＩＮ１の入力レベル相対値と理想画素加算平均値との入出力特性を示している。また、図４（ｂ）には、図２および図３（ｂ）に示すＳＦ出力ショート回路を使用した場合の、２入力ＩＮ０，ＩＮ１の入力レベル相対値とＳＦ出力ショート結果との入出力特性を示す。
【００９１】
図４（ａ）に示す理想画素平均値と、図４（ｂ）に示すＳＦ出力ショートにより得られる画素値（以下、ＳＦ出力ショート画素値という。）では、図４（ｂ）に示すように、２入力値が近似している場合には、ＳＦ出力ショート画素値と理想画素平均値とがほぼ一致しているとみなすことができる（領域Ｒｂ参照）。
【００９２】
しかし、２入力値のレベル差が大きくなるに従って、ＳＦ出力ショート画素値と理想画素平均値との出力値誤差が拡大する結果となっている。図４（ｂ）では、点線で示す理想画素加算平均値に対する誤差として、誤差Ｅ２及びＥ１が示されており、入力差の大きい場合の誤差Ｅ２が、入力差の小さい場合の誤差Ｅ１より大きくなっている。
【００９３】
また、加算する入力レベルがどのような状態であろうと、画素加算平均値は暗いレベルに引っ張られる。
【００９４】
このような結果に陥る原因を究明するために行った、ＳＦ出力ショート回路中の増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１の動作解析が図５に示されている。
【００９５】
図５では、例えば、明るい光を受けたフォトダイオードＰＤ２と暗い光を受けたフォトダイオードＰＤ０につながる転送トランジスタＴｒ０及びＴｒ２が、同時にオンした場合の増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１の動作を示す。
【００９６】
図５中、増幅トランジスタＳＦＴｒ０のゲート−ソース間の電位差をＶｇｓｄ，増幅トランジスタＳＦＴｒ１のゲート−ソース間の電位差をＶｇｓｌ、増幅トランジスタＳＦＴｒ０のゲートレベルをＶｉｄ、増幅トランジスタＳＦＴｒ１のゲートレベルをＶｉｌとしている。
【００９７】
また、この場合、明るい画素の信号電圧を読出す増幅トランジスタＳＦＴｒ１がオフ状態となる時の、両増幅トランジスタＳＦＴｒ０およびＳＦＴｒ１のゲートレベル電位差を解析すると、以下のようになる。
【００９８】
増幅トランジスタＳＦＴｒ１がオフ状態では、下記（１）式に示すとおり、ゲートソース電位差は、閾値Ｖｔｈより小さくなっている。
【００９９】
Ｖｇｓｌ−Ｖｔｈ  ＜  ０                      （１）
増幅トランジスタＳＦＴｒ１のゲートソース電位差は、下記（２）式で表される。
【０１００】
Ｖｇｓｌ  ＝  Ｖｉｌ  −  Ｖｏ                （２）
そして、このとき、増幅トランジスタＳＦＴｒ０はトランジスタ飽和動作となり、電流値Ｉは、以下の式（３）で表される。
【０１０１】
Ｉ＝  １／２・β・（Ｖｇｓｄ−Ｖｔｈ）２        （３）
上式（１）、（２），（３）から、両増幅トランジスタＳＦＴｒのゲート電位レベルの関係は以下のように導出される。
【０１０２】
図５に示す回路構成から、Ｖｇｓｄ  ＝  Ｖｉｄ−Ｖｏ    （３Ａ）  が成り立つ。
【０１０３】
（３Ａ）式を（３）式に代入すると、以下の（３Ｂ）式が得られる。
【０１０４】
Ｉ＝  １／２・β・（Ｖｉｄ−Ｖｏ−Ｖｔｈ）２
（Ｖｉｄ−Ｖｏ−Ｖｔｈ）  ＝  √（２・Ｉ／β）
Ｖｏ＋Ｖｔｈ  ＝  Ｖｉｄ  −  √（２・Ｉ／β）    （３Ｂ）
また、（１）式、（２）式より以下の（３Ｃ）式が得られる。
【０１０５】
Ｖｉｌ  -  Ｖｏ  -Ｖｔｈ    ＜  ０
Ｖｉｌ  ＜  Ｖｏ  ＋  Ｖｔｈ            （３Ｃ）
（３Ｃ）式に（３Ｂ）式を代入して以下のように（４）式が得られる。
【０１０６】
Ｖｉｌ  ＜  Ｖｉｄ  -  √（２・Ｉ／β）  （Ｖ）      （４）
ここでは、この（４）式に、β＝２３２μ（Ａ／Ｖ２），Ｉ＝２．５３μ（Ａ）を代入し、以下の（５）の条件式を得ている。
【０１０７】
Ｖｉｌ  ＜  Ｖｉｄ  −  ０．１４２    （Ｖ）            （５）
該増幅トランジスタＳＦＴｒのゲインを０．９とすると、両ＳＦＴｒのソース電位レベル差は０．１２７Ｖとなる。
【０１０８】
上記解析結果より、極端に明るい画素と暗い画素の２つの画素の加算平均を得るために、２つの増幅トランジスタＳＦＴｒの出力をショートさせる動作を行う場合には、両増幅トランジスタＳＦＴｒのソースレベル差が０．１２７Ｖ以上となるときは、明るい画素を増幅する増幅トランジスタＳＦＴｒがオフ動作となり、暗い画素を増幅する増幅トランジスタＳＦＴｒのみがオン動作となる。
【０１０９】
従って、両者の加算平均を取る目的であっても、暗い画素のみのデータとなり、加算平均結果は暗い方向にひっぱられる結果となる。
【０１１０】
従って、この状態に陥る閾値（両増幅トランジスタＳＦＴｒのソースレベル電位差）は０．１２７Ｖとなる。
【０１１１】
上述したように、加算平均の対象となる２画素からの電荷データ、つまり増幅トランジスタＳＦＴｒのゲートレベルのレベル差が大きくなるに従って、ＳＦ出力ショート画素値と理想画素平均値との出力値誤差が拡大する。
【０１１２】
また、加算する入力レベルがどのような状態であろうと、画素加算平均値は暗いレベルに引っ張られる。
【０１１３】
本実施形態では、このような解析結果に基づいて、補正の対象となる画素とその画素の前後（レイアウト上下）画素のレベルに基づき、以下のような、画素レベルの補正アルゴリズムを策定している。
【０１１４】
１）暗（上部画素）−明（補正対象画素）−暗（下部画素）［補正対象画素と隣接画素レベルの関係］の場合
この場合、明画素（補正対象画素）Ｐｘのレベルは、その両側の隣接画素Ｐｎ１及びＰｎ２より明るいレベルであるので、明画素（補正対象画素）のレベルは出力に影響を与えていない範囲であると考えられる。このパターンは、明るさを保つ以上、暗画素の影響は少ない模様のパターンである。
【０１１５】
但し、どちらかの隣接画素Ｐｎ１あるいはＰｎ２、またはその両方が補正対象画素Ｐｘより所定の閾値ＴＨＤＣ以上暗い場合は補正を行う。
【０１１６】
ここで、閾値ＴＨＤＣは、隣接画素Ｐｎ１あるいはＰｎ２が補正対象画素Ｐｘより暗い場合の、補正を行うか否かの判定基準となる閾値のデジタル値を示す。
【０１１７】
この明るさと画素位置との関係を図６（ａ）に示す。
【０１１８】
２）暗（明）（上部画素）−明（補正対象画素）−明（暗）（下部画素）［補正対象画素と隣接画素レベルの関係］の場合
この場合、補正対象画素Ｐｘの明るさレベルと隣接の明画素Ｐｎ１あるいはＰｎ２の明るさレベルとの間に、補正対象画素Ｐｘの明るさレベルの真値があるはずである。
【０１１９】
補正対象画素Ｐｘに対して、明るい側の画素（隣接画素）Ｐｎ２がＴＨＬＣ以上明るい場合、または暗い側の画素（隣接画素）が閾値ＴＨＤＣ以上暗い場合は、あるいはその両方の場合に、画素加算平均値の補正を行う。
【０１２０】
閾値ＴＨＬＣは隣接画素が補正対象画素より明るい場合の、補正を行うか否かの判定基準となる閾値のデジタル値を示す。
【０１２１】
この明るさと画素位置との関係を図６（ｂ）に示す。
【０１２２】
３）明（上部画素）−暗（補正対象画素）−明（下部画素）［補正対象画素と隣接画素レベルの関係］の場合
この場合、補正対象画素Ｐｘと隣接画素Ｐｎ１及びＰｎ２のどちらかとの間に真値があると考えられる。
【０１２３】
どちらかの隣接画素またはその両方の隣接画素が補正対象画素の明るさレベルより閾値ＴＨＬＣ以上明るい場合、画素加算平均値の補正をする。
【０１２４】
この明るさと画素位置との関係を図６（ｃ）に示す。
【０１２５】
また、この実施形態では、補正値、つまり補正前の画素加算平均化値に加える値を、例えば以下のように定めており、以下に示す方法は１つの例である。
【０１２６】
１）補正対象画素と隣接画素との明るさレベルの関係が、暗（上部画素Ｐｎ１）−明（補正対象画素Ｐｘ）−暗（下部画素Ｐｎ２）となっている場合は、以下のとおり補正値（画素加算平均化値）を決定する。
【０１２７】
補正後の値＝補正前の値＋ＮＯＥＦＦＣ／８
但し、ＮＯＥＦＦＣは、２つの増幅トランジスタＳＦＴｒの出力ショート時に画素加算平均化値が、明るい方の画素に対応する増幅トランジスタＳＦＴｒの影響を受けない時の、該両増幅トランジスタの２つの入力の電位差［デジタル値］である。
【０１２８】
２）補正対象画素と隣接画素との明るさレベルの関係が、暗（明）（上部画素Ｐｎ１）−明（補正対象画素Ｐｘ）−明（暗）（下部画素Ｐｎ２）となっている場合は、以下のとおり補正後の値（画素加算平均値）を決定する。
【０１２９】
補正後の値＝（明るい方の隣接画素の値−補正前の値）／８＋補正前の値
３）補正対象画素と隣接画素との明るさレベルの関係が、明（上部画素Ｐｎ１）−暗（補正対象画素Ｐｘ）−明（下部画素Ｐｎ２）となっている場合は、以下のとおり補正値（画素加算平均値）を決定する。
【０１３０】
補正後の値＝（明るい方の隣接画素の値−補正前の値）／８＋補正前の値
但し、この補正値は、上記ＳＦ出力ショート結果（画素加算平均値）が暗いレベルに引っ張られるという傾向から導出した１例に過ぎない。
【０１３１】
さらには、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが暗い場合であって、該２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上に暗い場合に、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を補正するレベルを、第１の輝度レベルとして、その他の場合の補正の輝度レベルを以下のように決定してもよい。
【０１３２】
例えば、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、前記対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが暗い場合であって、該２つの同色の隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上に暗い場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第１の輝度レベルよりさらに明るい第２の輝度レベルとなるよう補正する。
【０１３３】
また、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素のうちの１つの隣接画素の輝度レベルが明るく、かつ該２つの同色の隣接画素のうちのもう１つの隣接画素の輝度レベルが該対象画素の輝度レベルより暗い場合であって、該２つの隣接画素のうちの明るい方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に明るく、かつ該２つの隣接画素のうちの暗い方の隣接画素が、該対象画素の輝度レベルに対してある閾値以上に暗い場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第２の輝度レベルよりさらに明るい第３の輝度レベルとなるよう補正する。
【０１３４】
さらには、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値より、該対象画素と同列の最も隣接する２つの同色の隣接画素の輝度レベルが明るい場合であって、該２つの同色の隣接画素の輝度レベルが該対象画素の輝度レベルに対してある閾値以上の明るい場合には、前記対象画素の輝度レベルである前記ＡＤ変換された画素加算平均値を、前記第３の輝度レベルよりさらに明るい第４の輝度レベルとなるよう補正する。
【０１３５】
以下に、上記補正アルゴリズムを使用して画素加算平均値の補正を行った場合の補正の効果をＳＰＩＣＥシミュレーションにて確認した結果を示している。
【０１３６】
理想平均値（ＳＦ入力平均：（ＩＮ０＋ＩＮ１）／２）を増幅トランジスタに入力した場合に垂直信号線に読み出される信号レベルと、ＳＦ出力ショート結果として垂直信号線に読み出される信号レベルとをＳＰＩＣＥでシミュレーションしており、このときの入力条件を以下に示す。
【０１３７】
１）入力周期ＴＴ＝２行〜２０行，ＳＴＥＰ＝１行
２）位相ＰＨＡＳＥ＝０〜３５／３６π，ＳＴＥＰ＝１／３６π
この条件で、ＤＣシミュレーション実施している。
【０１３８】
入力波形（ＳＩＮカーブ：入力レベル，周期，位相）と各画素（行）との関係を図７に示している。例えば、図７には、サイン波形を有する入力レベルの値が、５１２個の画素からなる各画素行に対して、２周期にわたって変化している様子を示している。つまり、０〜２行目の画素に対応する増幅トランジスタＳＦＴｒに入力されるべき入力レベルが、該サイン波形の点Ｄ０〜Ｄ２により示されている。５０９〜５１１行目の画素に対応する増幅トランジスタＳＦＴｒに入力されるべき入力レベルが、該サイン波形の点Ｄ５０９〜Ｄ５１１により示されている。
【０１３９】
最大入力レベルは、リセットレベル（ＲＳＴレベル）に一致しており、最小値と最大値との差は８００ｍＶである。
【０１４０】
図８〜図１１は、シミュレーション結果を示す。
【０１４１】
図８には、入力波形周期ＴＴ＝２０〜１８行（図８（ａ）〜図８（ｃ））にて、補正前と補正後にて理想平均からの誤差を比較している。
【０１４２】
入力波形周期（ＴＴ＝１８）以上では補正はかからないが、増幅トランジスタの閾値などの変更次第で、補正がかかるようにすることもできる。
【０１４３】
もともとの誤差も比較的小さい。例えば、７５ＬＳＢｒｍｓ＠１２ｂｉｔ以下である。つまり、誤差は、正弦波のＲＭＳ値を１２ビットで表した場合の最小ビットの値の７５倍以下であり、８ｂｉｔ換算で７ＬＳＢｒｍｓ程度となる。
【０１４４】
図９には、入力波形周期ＴＴ＝１７〜１２行（図９（ａ）〜図９（ｆ））にて、補正前と補正後にて理想平均からの誤差を比較している。
【０１４５】
この場合、補正効果が確認できる結果が得られた。
【０１４６】
図１０には、入力波形周期ＴＴ＝１１〜７行（図１０（ａ）〜図１０（ｅ））にて、補正前と補正後にて理想平均からの誤差を比較している。
【０１４７】
この場合も、補正効果が確認できる結果が得られた。
【０１４８】
図１１には、入力波形周期ＴＴ＝６〜２行（図１１（ａ）〜図１１（ｅ））にて、補正前と補正後にて理想平均からの誤差を比較補正効果が確認できる結果が得られた。
【０１４９】
ＴＴ＝４では位相によっては補正値の誤差が大きくなる場合がみられる。
【０１５０】
高周波側での大きな改善効果はないが、１０〜３０％程度の改善のみ見られる。
【０１５１】
ＴＴ＝３，４では位相によっては補正がかからない。
【０１５２】
ＴＴ＝２では補正はかからない。
【０１５３】
この場合、アルゴリズムの限界のため、前後の画素の画素信号からその補正値は全く推測できない。
【０１５４】
このように本実施形態１では、同時に２つの転送トランジスタをオンさせ、２つの電荷蓄積部の電荷を読み出し、異なる２つの増幅トランジスタＳＦＴｒ０及びＳＦＴｒ１の出力を垂直信号線に出力することによって、２画素データの画素加算平均を取得する手段を有し、前記２画素データの画素加算平均は、同じ列の同色の画素データを加算するので、４画素共有構造にて、画素加算を行った場合に発生する、開口率の低下や変換ゲインの低下を招くことはないという効果がある。
【０１５５】
また、２つの増幅トランジスタの出力を垂直信号線Ｖｓｉｇに出力することによって得られた画素加算平均化値を、加算の対象となる対象画素と、これに隣接する隣接画素との明るさレベルの関係に基づいて補正するので、加算平均結果が暗い方向にひっぱられるのを防止することができる。
（実施形態２）
図１２は、本発明の実施形態２による固体撮像装置を説明する図である。
【０１５６】
この実施形態２の固体撮像装置を構成する画素回路１００ａは、実施形態１での加算平均画素値を補正する処理に変えて、画素加算平均を取得する場合には、定電流源Ｌａの供給能力を増加させ、明るい画素を読み出す増幅トランジスタの動作範囲を拡大させ、画素加算平均動作の動作範囲を拡大させるようにしたものであり、その他の構成は実施形態１のものと同一である。
【０１５７】
前記実施形態１に示したＳＦ出力ショート回路１１０は、増幅トランジスタＳＦＴｒの出力をショートさせて、画素加算平均値を出力するものである。
【０１５８】
しかし、図５に示したように、画素信号を加算する両画素の電荷レベルが極端に異なる場合には、明るい画素を増幅するトランジスタのソースレベルが上昇し、増幅動作が機能しなくなる場合がある。
【０１５９】
本実施形態２はこの点を改善したものであり、図１２に示すように、増幅トランジスタＳＦＴｒ、垂直信号線Ｖｓｉｇ、及び低電流源ＣＩにより構成されるソースフォロア回路において、低電流源Ｌａの供給能力ＣＩを上昇させ、出力レベルＶｏを低下させるようにしている。
【０１６０】
実施形態１における、図５にて示した以下の条件式（１），（２），（３）より、トランジスタＳＦＴｒ１がオフ状態で式（１）がなりたつ。
【０１６１】
Ｖｇｓｌ−Ｖｔｈ  ＜  ０                  （１）
トランジスタＳＦＴｒ１のゲートソース電位差は式（２）で示される。
【０１６２】
Ｖｇｓｌ  ＝  Ｖｉｌ  −  Ｖｏ  （２）
トランジスタＳＦＴｒ０はトランジスタ飽和動作時に式（３）で示される電流を供給する。
【０１６３】
Ｉ＝  １／２・β・（Ｖｇｓｄ−Ｖｔｈ）２  （３）
上式（１），（２），（３）から両ＳＦＴｒのゲート電位レベルの関係は以下のように導出される。
【０１６４】
図５に示す回路構成から、Ｖｇｓｄ  ＝  Ｖｉｄ−Ｖｏ    （３Ａ）  が成り立つ。
【０１６５】
（３Ａ）式を（３）式に代入すると、以下のように（３Ｂ）式が得られる。
【０１６６】
Ｉ＝  １／２・β・（Ｖｉｄ−Ｖｏ−Ｖｔｈ）２
（Ｖｉｄ−Ｖｏ−Ｖｔｈ）  ＝  √（２・Ｉ／β）
Ｖｏ＋Ｖｔｈ  ＝  Ｖｉｄ  −  √（２・Ｉ／β）    （３Ｂ）
また、（１）式、（２）式より以下の（３Ｃ）式が得られる。
【０１６７】
Ｖｉｌ  -  Ｖｏ  -Ｖｔｈ    ＜  ０
Ｖｉｌ  ＜  Ｖｏ  ＋  Ｖｔｈ            （３Ｃ）
（３Ｃ）式に（３Ｂ）式を代入して以下のように（４）式が得られる。
【０１６８】
Ｖｉｌ  ＜  Ｖｉｄ  −  √（２・Ｉ／β）  （Ｖ）    （４）
実施形態１では、β＝２３２μ（Ａ／Ｖ２），Ｉ＝２．５３μ（Ａ）を代入し、以下の（５）の条件式を得ている。
【０１６９】
Ｖｉｌ  ＜  Ｖｉｄ  −  ０．１４２  （Ｖ）          （５）
本実施形態２では、低電流源ＣＩの電流供給能力を２倍とした場合には、Ｉ＝５．０６μ（Ａ），β＝２３２μ（Ａ／Ｖ２）を（４）式に代入することにより、（６）式が導出される。
【０１７０】
Ｖｉｌ  ＜  Ｖｉｄ  −  ０．２０９  （Ｖ）  （６）
つまり、（４）式と（６）式を比較すると、低電流源ＣＩの電流供給能力を２倍することにより、ゲートレベルＶｉｌとＶｉｄの差が、０．２０９  −  ０．１４２  ＝    ０．０６７  Ｖ  となる。
【０１７１】
この場合、増幅トランジスタＳＦＴｒのゲートレベルにて、０．０６７Ｖ低いレベル（すなわち実施形態１よりも明るいレベル）まで明るい画素の加算平均動作が可能となる。
【０１７２】
このように本実施形態２では、画素の加算平均を出力する場合には、ソースフォロア回路の低電流源の能力を上昇させ、明るい画素を増幅するトランジスタの動作範囲を拡大させ、画素加算平均を取得する動作範囲を拡大させるので、実施形態１に比べてよりも明るいレベルの画素に対しても加算平均動作が可能となる。
【０１７３】
また、この実施形態２の画素加算平均化手法に、実施形態１にて示したデジタル補正アルゴリズムを追加することで、より理想地に近い画素加算平均化値を取得することは有効な手法である。
【０１７４】
さらに、上記実施形態１および２では、特に説明しなかったが、上記実施形態１および２の固体撮像装置の少なくともいずれかを撮像部に用いた、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの、画像入力デバイスを有した電子情報機器について以下簡単に説明する。
（実施形態３）
図１３は、本発明の実施形態３として、実施形態１あるいは２の固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【０１７５】
図１３に示す本発明の実施形態３による電子情報機器９０は、本発明の上記実施形態１および２の固体撮像装置の少なくともいずれかを、被写体の撮影を行う撮像部９１として備えたものであり、このような撮像部による撮影により得られた高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部９２と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示部９３と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信部９４と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力部９５とのうちの少なくともいずれかを有している。
【０１７６】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１７７】
本発明は、画素からの信号電荷を信号電圧に変換する、異なる画素に対応する複数の増幅トランジスタの出力信号を、異なる画素の画素信号の擬似的な加算値が得られるよう信号線に出力する固体撮像装置、及び該異なる画素の画素信号の擬似的な加算値が得られるよう固体撮像装置を駆動する方法、並びにこのような固体撮像装置を用いた電子情報機器の分野において、静止画像の表示では高解像度画素を達成し、小型モニター画像の表示では、モアレの無い、高速読出しを実現することができる。
【図面の簡単な説明】
【０１７８】
【図１】図１は本発明の実施形態１による固体撮像装置を説明する図であり、図１（ａ）は該固体撮像素子の全体構成を模式的に示し、図１（ｂ）は、この実施形態１の固体撮像装置における画素加算処理を行う画素加算部の構成を示している。
【図２】図２は、上記実施形態１の固体撮像装置におけるＳＦ出力ショート回路を説明する図である。
【図３】図３は、上記ＳＦ出力ショート回路１１０から出力される実使用時の画素平均値出力（図（ｂ））と、理想的な平均画像信号（図（ａ））との誤差を抽出する方法を説明する図である。
【図４】図４（ａ）は、２入力ＩＮ０，ＩＮ１の入力レベル相対値と理想画素加算平均値との入出力特性を示す図、図４（ｂ）は、図２および図３（ｂ）に示すＳＦ出力ショート回路を使用した場合の、入力レベル相対値とＳＦ出力ショート結果との入出力特性を示す図である。
【図５】図５は、明るい光を受けたフォトダイオードＰＤ２と暗い光を受けたフォトダイオードＰＤ０にて同時に転送Ｔｒ０及びＴｒ２がオンした場合のＳＦＴｒ０及びＳＦＴｒ１の動作を示す図である。
【図６】図６は、補正対象画素と隣接画素との明るさレベルの関係として３つの関係（図（ａ）〜図（ｃ））を示す図である。
【図７】図７は、画素加算平均値の補正効果をＳＰＩＣＥシミュレーションにて確認する方法を説明する図である。
【図８】図８は、シミュレーション結果を示す図であり、入力波形周期がＴＴ＝２０〜１８行（図８（ａ）〜図８（ｃ））である場合を示している。
【図９】図９は、シミュレーション結果を示す図であり、入力波形周期がＴＴ＝１７〜１２行である場合（図９（ａ）〜図９（ｆ））を示している。
【図１０】図１０は、シミュレーション結果を示す図であり、入力波形周期がＴＴ＝１１〜７行である場合（図１０（ａ）〜図１０（ｅ））を示している。
【図１１】図１１は、シミュレーション結果を示す図であり、入力波形周期がＴＴ＝６〜２行である場合（図１１（ａ）〜図１１（ｅ））を示している。
【図１２】図１２は、本発明の実施形態２による固体撮像装置を説明する図である。。
【図１３】図１３は、本発明の実施形態３として、実施形態１あるいは２の固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図１４】図１４は、特許文献１に示された画素加算方法（第１の画素加算法）を説明する図であり、ＣＭＯＳ型の固体撮像装置における画素回路を示している。
【図１５】図１５は、従来のその他の画素加算方法（第２の画素加算法）を説明する図であり、図１５（ａ）は、画素加算処理を行う信号処理回路を示し、図１５（ｂ）は、該信号処理回路における各スイッチのオンオフタイミングを示している。
【符号の説明】
【０１７９】
９０  電子情報機器
９１  撮像部
９２  メモリ部
９３  表示手段
９４  通信手段
９５  画像出力手段
１０  固体撮像装置
１０ａ  画素アレイ部
１０ｂ  垂直選択回路
１０ｃ  水平選択回路
１１０  ＳＦ出力ショート回路
１２０  コラムＡＤ部
１３０  デジタルデータ補正回路
Ｌ  定電流源
ＰＤ０〜ＰＤ３  フォトダイオード
ＳＦＴｒ０、ＳＲＴｒ１  増幅トランジスタ（ソースフォロア）
Ｔｒ２、Ｔｒ３  転送トランジスタ
【図１】
2010098548.tif 000003
【図２】
2010098548.tif 000004
【図３】
2010098548.tif 000005
【図５】
2010098548.tif 000006
【図６】
2010098548.tif 000007
【図７】
2010098548.tif 000008
【図８】
2010098548.tif 000009
【図９】
2010098548.tif 000010
【図１０】
2010098548.tif 000011
【図１１】
2010098548.tif 000012
【図１２】
2010098548.tif 000013
【図１３】
2010098548.tif 000014
【図１４】
2010098548.tif 000015
【図１５】
2010098548.tif 000016
【図４】
2010098548.tif 000017