(57)【要約】【課題】  電気光学装置の製造コストを低減する技術を提供する。【解決手段】  電気光学装置を形成するＴＦＴの作製方法において、必要とするパターニング回数を極力低減することにより、製造コストの低減を図る。具体的には、ゲート配線をマスクとして活性層に不純物元素を添加した後、該ゲート配線の線幅をパターニング工程を施すことなく狭め、再度不純物元素を添加する。これによりパターニング回数を増やすことなくＬＤＤ領域を形成できる。【選択図】なし【特許請求の範囲】
【請求項１】
基板上に結晶質構造を含む半導体膜を形成し、
前記半導体膜より第１の活性層及び第２の活性層を形成し、
前記第２の活性層にｎ型不純物元素を選択的に添加し、
前記第１の活性層及び前記第２の活性層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に導電膜を形成し、
前記導電膜の上に第１のレジストマスク及び第２のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記導電膜をエッチングして第１の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記導電膜をエッチングして前記ゲート絶縁膜を介して前記ｎ型不純物元素が添加された領域の一部と重なる前記第１の形状の第２のゲート配線を形成し、
前記第１の形状の第１のゲート配線をマスクとして、前記第１の活性層にｎ型不純物元素を添加するとともに、前記第１の形状の第２のゲート配線をマスクとして、前記第２の活性層にｎ型不純物元素を添加し、
前記第１のレジストマスクを用いて前記第１の形状の第１のゲート配線の一部をエッチングして前記第１の形状の第１のゲート配線より細い第２の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記第１の形状の第２のゲート配線の一部をエッチングして前記第１の形状の第２のゲート配線より細い第２の形状の第２のゲート配線を形成し、
前記第１のレジストマスク及び前記第２のレジストマスクを除去し、
前記第２の形状の第１のゲート配線をマスクとして、前記第１の活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに前記ゲート絶縁膜を介して前記第２の形状の第１のゲート配線と重ならないＬＤＤ領域を前記第１の活性層に形成するとともに、前記第２の形状の第２のゲート配線をマスクとして、前記第２の活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに少なくとも一部が前記ゲート絶縁膜を介して前記第２の形状の第２のゲート配線と重なるＬＤＤ領域を前記第２の活性層に形成することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に結晶質構造を含む半導体膜を形成し、
前記半導体膜より第１の活性層及び第２の活性層を形成し、
前記第２の活性層にｎ型不純物元素を選択的に添加し、
前記第１の活性層及び前記第２の活性層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に第１導電膜を形成し、前記第１導電膜の上に第２導電膜を形成することで前記第１導電膜及び前記第２導電膜でなる積層膜を形成し、
前記積層膜の上に第１のレジストマスク及び第２のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記積層膜をエッチングして第１の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記積層膜をエッチングして前記ゲート絶縁膜を介して前記ｎ型不純物元素が添加された領域の一部と重なる前記第１の形状の第２のゲート配線を形成し、
前記第１の形状の第１のゲート配線をマスクとして、前記第１の活性層にｎ型不純物元素を添加するとともに、前記第１の形状の第２のゲート配線をマスクとして、前記第２の活性層にｎ型不純物元素を添加し、
前記第１のレジストマスクを用いて前記第１の形状の第１のゲート配線のうち前記第２導電膜でなる部分の一部を選択的にエッチングして凸状のゲート配線である第２の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記第１の形状の第２のゲート配線のうち前記第２導電膜でなる部分の一部を選択的にエッチングして凸状のゲート配線である第２の形状の第２のゲート配線を形成し、
前記第１のレジストマスク及び前記第２のレジストマスクを除去し、
前記第２の形状の第１のゲート配線をマスクとして、前記第２の形状のゲート配線のうち上部に前記第２導電膜の部分が設けられていない前記第１導電膜の部分を貫通させて前記活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに前記ゲート絶縁膜を介して前記第２の形状の第１のゲート配線と重ならないＬＤＤ領域を前記第１の活性層に形成するとともに、前記第２の形状の第２のゲート配線をマスクとして、前記第２の形状のゲート配線のうち上部に前記第２導電膜の部分が設けられていない前記第１導電膜の部分を貫通させて前記活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに少なくとも一部が前記ゲート絶縁膜を介して前記第２の形状の第２のゲート配線と重なるＬＤＤ領域を前記第２の活性層に形成することを特徴とする半導体装置の作製方法。
【請求項３】
基板上に結晶質構造を含む半導体膜を形成し、
前記半導体膜より第１乃至第３の活性層を形成し、
前記第２の活性層にｎ型不純物元素を選択的に添加し、
前記第１の活性層及び前記第２の活性層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に導電膜を形成し、
前記導電膜の上に第１のレジストマスク及び第２のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記導電膜をエッチングして第１の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記導電膜をエッチングして前記ゲート絶縁膜を介して前記ｎ型不純物元素が添加された領域の一部と重なる前記第１の形状の第２のゲート配線を形成し、
前記第１の形状の第１のゲート配線をマスクとして、前記第１の活性層にｎ型不純物元素を添加するとともに、前記第１の形状の第２のゲート配線をマスクとして、前記第２の活性層にｎ型不純物元素を添加し、
前記第１のレジストマスクを用いて前記第１の形状の第１のゲート配線の一部をエッチングして前記第１の形状の第１のゲート配線より細い第２の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記第１の形状の第２のゲート配線の一部をエッチングして前記第１の形状の第２のゲート配線より細い第２の形状の第２のゲート配線を形成し、
前記第１のレジストマスク及び前記第２のレジストマスクを除去し、
前記第２の形状の第１のゲート配線をマスクとして、前記第１の活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに前記ゲート絶縁膜を介して前記第２の形状の第１のゲート配線と重ならないＬＤＤ領域を前記第１の活性層に形成するとともに、前記第２の形状の第２のゲート配線をマスクとして、前記第２の活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに少なくとも一部が前記ゲート絶縁膜を介して前記第２の形状の第２のゲート配線と重なるＬＤＤ領域を前記第２の活性層に形成し、
前記第３の活性層にｐ型不純物元素を添加し、ソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
基板上に結晶質構造を含む半導体膜を形成し、
前記半導体膜より第１乃至第３の活性層を形成し、
前記第２の活性層にｎ型不純物元素を選択的に添加し、
前記第１の活性層及び前記第２の活性層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に第１導電膜を形成し、前記第１導電膜の上に第２導電膜を形成することで前記第１導電膜及び前記第２導電膜でなる積層膜を形成し、
前記積層膜の上に第１のレジストマスク及び第２のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記積層膜をエッチングして第１の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記積層膜をエッチングして前記ゲート絶縁膜を介して前記ｎ型不純物元素が添加された領域の一部と重なる前記第１の形状の第２のゲート配線を形成し、
前記第１の形状の第１のゲート配線をマスクとして、前記第１の活性層にｎ型不純物元素を添加するとともに、前記第１の形状の第２のゲート配線をマスクとして、前記第２の活性層にｎ型不純物元素を添加し、
前記第１のレジストマスクを用いて前記第１の形状の第１のゲート配線のうち前記第２導電膜でなる部分の一部を選択的にエッチングして凸状のゲート配線である第２の形状の第１のゲート配線を形成するとともに、前記第２のレジストマスクを用いて前記第１の形状の第２のゲート配線のうち前記第２導電膜でなる部分の一部を選択的にエッチングして凸状のゲート配線である第２の形状の第２のゲート配線を形成し、
前記第１のレジストマスク及び前記第２のレジストマスクを除去し、
前記第２の形状の第１のゲート配線をマスクとして、前記第２の形状のゲート配線のうち上部に前記第２導電膜の部分が設けられていない前記第１導電膜の部分を貫通させて前記活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに前記ゲート絶縁膜を介して前記第２の形状の第１のゲート配線と重ならないＬＤＤ領域を前記第１の活性層に形成するとともに、前記第２の形状の第２のゲート配線をマスクとして、前記第２の形状のゲート配線のうち上部に前記第２導電膜の部分が設けられていない前記第１導電膜の部分を貫通させて前記活性層にｎ型不純物元素を添加することにより、ソース領域及びドレイン領域、並びに少なくとも一部が前記ゲート絶縁膜を介して前記第２の形状の第２のゲート配線と重なるＬＤＤ領域を前記第２の活性層に形成し、
前記第３の活性層にｐ型不純物元素を添加し、ソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１又は３において、前記第１の形状の第１のゲート配線及び前記第１の形状の第２のゲート配線の一部をエッチングする工程は等方性のドライエッチングであることを特徴とする半導体装置の作製方法。
【請求項６】
請求項２又は４において、前記第１の形状の第１のゲート配線及び前記第１の形状の第２のゲート配線の一部をエッチングする工程は前記第２導電膜のみがエッチングされることを特徴とする半導体装置の作製方法。
【請求項７】
請求項２、４又は６のいずれか１項において、前記積層して設けられた導電膜としてはタンタル、チタン、モリブデン、タングステン、クロム、ニオブから選ばれた元素を含む金属膜、または前記元素を主成分とする金属化合物膜、または前記元素を主成分とする合金膜のいずれかを積層して用いることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）
で構成された素子又は回路を有する電気光学装置の作製方法に関する。また、本願発明を用いた作製された電気光学装置を具備する電子装置に関する。
【背景技術】
【０００２】
基板上にＴＦＴで形成した集積回路を有する電気光学装置の開発が進んでいる。液晶表示装置、ＥＬ表示装置、又は密着型イメージセンサはその代表例として知られている。特に、ポリシリコン膜（多結晶シリコン膜）を活性層にしたＴＦＴ（以下、poly-SiＴＦＴと記す）は従来のアモルファスシリコン膜を用いたＴＦＴ（以下、a-SiＴＦＴと記す）よりも電界効果移動度が高いことから注目されている。
【０００３】
poly-SiＴＦＴを用いた電気光学装置としては、現在液晶表示装置が非常に注目され、既に市場に現れ始めている。しかしながら、poly-SiＴＦＴは高性能ではあるが、a-SiＴＦＴに比べて製造コストが高い。従って、poly-SiＴＦＴの製造コストを低減することが、poly-SiＴＦＴを用いた液晶表示装置の市場を確保する上で重要な問題となってきている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明は、ＴＦＴの製造コストを低減することにより、ＴＦＴを用いた電気光学装置の製造コストを低減するための技術を提供することを課題とする。そして、電気光学装置の製造コストを低減する技術を提供することにより、その電気光学装置を具備した電子装置の製造コストを低減することを課題とする。
【課題を解決するための手段】
【０００５】
本願発明では、ＴＦＴの製造過程で用いられるパターニング工程（フォトリソグラフィ工程）の回数を極力抑えることにより、製造コストの低減を達成する。
このパターニング工程の削減のために、ゲート電極を形成した後、新たにパターニング工程を施すことなく前記ゲート電極を細くする技術を用いる。
【発明の効果】
【０００６】
本願発明を実施することで液晶表示装置やＥＬ表示装置等の電気光学装置の製造工程が簡略化され、製造コストを低減することが可能である。また、そのように低いコストで信頼性の高い電気光学装置を作製することができる。
【０００７】
さらに、本願発明の実施によって得られた安価な電気光学装置を搭載することによって電子装置の製造コストも低減することができる。このように本願発明は産業上、非常に有用な技術である。
【図面の簡単な説明】
【０００８】
【図１】画素部と駆動回路の作製工程を示す図。
【図２】画素部と駆動回路の作製工程を示す図。
【図３】画素部と駆動回路の作製工程を示す図。
【図４】画素部と駆動回路の作製工程を示す図。
【図５】ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。
【図６】アクティブマトリクス型液晶表示装置の斜視図。
【図７】画素部と駆動回路の作製工程を示す図。
【図８】画素部と駆動回路の作製工程を示す図。
【図９】電子装置の一例を示す図。
【発明を実施するための形態】
【０００９】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【実施例１】
【００１０】
本発明の実施例について図１〜図４を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路を同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては、シフトレジスタ回路、バッファ回路等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【００１１】
図１（Ａ）において、基板１０１には、ガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である。
【００１２】
そして、基板１０１のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜（本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す）からなる下地膜１０２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成する。
【００１３】
なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜１０２として、窒素を２０〜５０atomic％（典型的には２０〜３０atomic％）で含む１００ｎｍ厚の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比（atomic％比）は３：１〜１：３（典型的には１：１）とすればよい。また、窒化酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作製すればよい。
【００１４】
なお、この下地膜１０１は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【００１５】
次に下地膜１０２の上に３０〜１２０ｎｍ（好ましくは５０〜７０ｎｍ）の厚さの、アモルファスシリコン膜（図示せず）を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜であれば良い。非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらにアモルファス構造のシリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にＴＦＴが完成した時点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）となる。
【００１６】
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載された技術に従って、ポリシリコン膜１０３を形成する。同公報記載の技術は、アモルファスシリコン膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。
【００１７】
具体的には、アモルファスシリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、アモルファスシリコン膜をポリシリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、本実施例ではポリシリコン膜を例にしているが、ポリシリコン膜に限定する必要はなく、結晶質構造を含む半導体膜（単結晶シリコン膜も含む）であれば良い。（図１（Ａ））
【００１８】
アモルファスシリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、アモルファスシリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００１９】
ここでは、下地膜とアモルファスシリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００２０】
次に、ポリシリコン膜１０３に対してレーザー光源から発する光（レーザー光）を照射（以下、レーザーアニールという）して結晶性の改善されたポリシリコン膜１０４を形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。
また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。（図１（Ｂ））
【００２１】
また、レーザー光の代わりにランプから発する光（以下、ランプ光という）を照射（以下、ランプアニールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。
【００２２】
なお、このようにレーザー光またはランプ光により熱処理（アニール）を施す工程を光アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うことができる。勿論、目的はアニールであるので電熱炉を用いたファーネスアニール（熱アニールともいう）で代用することもできる。
【００２３】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm2（代表的には３５０〜４００mJ/cm2）とする。
【００２４】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そのため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件を第１アニール条件と呼ぶことにする。
【００２５】
次に、ポリシリコン膜１０４をパターニングして島状の半導体膜（以下、活性層という）１０５〜１０８を形成する。ここで１回目のパターニング工程が行われる。なお、このとき同時に、今後のパターニング時の位置合わせに用いるアライメントマーカーを、ポリシリコン膜を用いて形成する。本実施例の場合、活性層の形成と同時にアライメントマーカーを形成することができるため、アライメントマーカーを別途形成する手間（パターニング工程の増加）を防ぐことができる。
【００２６】
次に、活性層１０５〜１０８上に後の不純物添加時のために保護膜１０９を形成する。保護膜１０９は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）
の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いる。この保護膜１０９は不純物添加時にポリシリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。（図１（Ｃ））
【００２７】
そして、保護膜１０９を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。
なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００２８】
こうして１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）が添加された活性層１１０〜１１３が形成される。但し、本明細書中で記載する濃度は全てＳＩＭＳ（質量二次イオン分析）による測定値である。なお、本明細書中では少なくとも上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、１×１０16atoms/cm3の濃度でｎ型を付与する不純物元素、典型的にはリン又は砒素が添加された領域を除く）をｐ型不純物領域（ｂ）と定義する。（図１（Ｄ））
【００２９】
また、この工程では後のｐチャネル型ＴＦＴの活性層１１０にもボロンが添加されているが、必要がなければ活性層１１０のみレジストマスクで隠して上記工程を行っても良いし、全面のボロンを添加した後、活性層１１０のみに１５族に属する元素（代表的にはリン又は砒素）を添加してさらにしきい値電圧を調節しても良い。但し、いずれにしてもパターニング回数は増加してしまう。
【００３０】
次に、レジストマスク１１４a〜１１４dを形成する。ここで２回目のパターニング工程が行われる。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１１５〜１１８を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図１（Ｅ））
【００３１】
この低濃度不純物領域１１５〜１１８は、後にＣＭＯＳ回路又はサンプリング回路のｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる不純物領域、若しくは保持容量の下部電極となる領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００３２】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、保護膜１０９を介してポリシリコン膜にリンを添加する。
【００３３】
次に、レジストマスク１１４a〜１１４d及び保護膜１０９を除去し、再びレーザー光の照射工程を行う。ここでもレーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。但し、添加された不純物元素の活性化が目的であるので、ポリシリコン膜が溶融しない程度のエネルギーで照射することが好ましい。また、保護膜１０９をつけたままレーザーアニール工程を行うことも可能である。（図１（Ｆ））
【００３４】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＫｒＦガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm2（代表的には１５０〜２５０mJ/cm2）とする。
【００３５】
上記条件で行われた光アニール工程は、添加されたｎ型またはｐ型を付与する不純物元素を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果を有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且つ、不純物元素を活性化することが好ましい。また、本工程は光アニールによりｎ型またはｐ型を付与する不純物元素を活性化する工程、半導体膜を再結晶化する工程、またはそれらを同時に行う工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件を第２アニール条件と呼ぶことにする。
【００３６】
この工程によりｎ型不純物領域（ｂ）１１５〜１１８の境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質的に真性とみなす）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００３７】
なお、このレーザー光による不純物元素の活性化に際して、電熱炉を用いた熱処理による活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮して４５０〜６５０℃（好ましくは５００〜５５０℃）の熱処理を行えば良い。
【００３８】
次に、活性層１１０〜１１３を覆ってゲート絶縁膜１１９を形成する。ゲート絶縁膜１１９は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を８０ｎｍの厚さに形成する。（図２（Ａ））
【００３９】
次に、ゲート配線（ゲート電極も含む）となる導電膜１２０を形成する。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。
【００４０】
ここで導電膜１２０としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）から選ばれた元素を含む金属膜、または前記元素を主成分とする金属化合物膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜）、若しくはそれらの薄膜を積層した積層膜を用いることができる。
【００４１】
本実施例では、導電膜１２０として、５０ｎｍ厚の窒化タンタル（ＴａＮ）膜と、３５０ｎｍ厚のタンタル（Ｔａ）膜でなる積層膜を用いる。
【００４２】
このほか、窒化タングステン膜とタングステン膜との積層膜、窒化タンタル膜のみの単層膜、タングステンシリサイド膜も好適である。また、ゲート配線の最下層にシリコン膜を２〜２０ｎｍ程度の厚さで形成する構造（ポリサイド構造）
とすると、シリコン膜上に形成された導電膜の密着性を向上させると同時に、導電膜の酸化を抑制することができる。
【００４３】
また、本実施例のように導電膜１２０として金属膜を用いた場合、その表面をアンモニアガスまたは窒素ガスを用いたプラズマ雰囲気に曝すことで窒化することも有効である。こうすることで、金属膜表面の酸化を抑制することが可能である。
【００４４】
次に、レジストマスク１２１a〜１２１fを形成し、導電膜１２０をエッチングして４００ｎｍ厚のゲート配線１２２〜１２４、１２５a、１２５b及び保持容量の上部電極となる容量配線１２６を形成する。ここで３回目のパターニング工程が行われる。この時、駆動回路に形成されるゲート配線１２３、１２４はｎ型不純物領域（ｂ）１１５〜１１７の一部とゲート絶縁膜を介して重なるように形成する。なお、ゲート配線１２５a、１２５bは断面では二つに見えるが、実際は連続的に繋がった一つのパターンから形成されている。（図２（Ｂ））
【００４５】
次に、ゲート配線１２２〜１２４、１２５a、１２５b及び容量配線１２６をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして高濃度にリンを含む不純物領域１２７〜１３６を形成する。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）とする。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。（図２（Ｃ））
【００４６】
また、不純物領域１２９、１３１、１３２が形成された領域には既に前工程で添加されたリンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンの影響は考えなくて良い。
【００４７】
次に、レジストマスク１２１a〜１２１fをマスクとして等方性のドライエッチング工程を行う。エッチングガスとしてはＣＦ4とＯ2との混合ガスを用いれば良い。勿論、他のガスで行っても良い。この工程により横方向からエッチングされて細くなったゲート配線１３７〜１３９、１４０a、１４０b及び容量配線１４１が形成される。（図２（Ｄ））
【００４８】
次に、レジストマスク１２１a〜１２１fを除去して、再びｎ型不純物元素の添加工程を行う。こうして形成された不純物領域１４２〜１４８にはｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｃ）と定義する。
（図３（Ａ））
【００４９】
なお、ｎ型不純物領域（ｃ）１４２〜１４８には既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、ボロンの影響は無視して良い。
【００５０】
但し、厳密にはｎ型不純物領域（ｂ）１１５〜１１７のうちゲート配線に重なった部分のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
【００５１】
ここで形成されたｎ型不純物領域（ｃ）１４５〜１４８は後に画素部に配置されるＴＦＴ（以下、画素ＴＦＴという）のＬＤＤ領域となる。このｎ型不純物領域（ｃ）１４５〜１４８の長さ（幅）は、図２（Ｄ）におけるゲート配線のエッチング量で決定される。従って、それを踏まえて、最初のゲート配線１２２〜１２４、１２５a、１２５bの線幅や該ゲート配線の横方向からのエッチング量を設定しておく必要がある。
【００５２】
次に、レジストマスク１４９を形成する。ここで４回目のパターニング工程が行われる。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域１５０、１５１を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図３（Ｂ））
【００５３】
なお、不純物領域１５０、１５１の一部（前述のｎ型不純物領域（ａ）１２７、１２８）には既に１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。
【００５４】
次に、レジストマスク１４９を除去した後、第１層間絶縁膜１５２を形成する。第１層間絶縁膜１５２としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は５０〜４００ｎｍ（好ましくは１００〜２００ｎｍ）とすれば良い。
【００５５】
本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。この第１層間絶縁膜１５２は次に行われる熱処理工程（活性化工程）において、ゲート配線１３７〜１３９、１４０a、１４０b及び容量配線１４１が酸化されて抵抗値が増加するのを防ぐ効果を有する。
【００５６】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程（活性化工程）を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行う。この熱処理工程は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行う。（図３（Ｃ））
【００５７】
この時、本実施例においてアモルファスシリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が、矢印で示す方向に移動して、前述の図２（Ｃ）の工程で形成された高濃度にリンを含む領域に捕獲（ゲッタリング）される。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、後のチャネル形成領域１５３〜１５７は前記触媒元素の濃度が１×１０17atoms/cm3以下となる。但し、ニッケルの場合、１×１０17atoms/cm3以下はＳＩＭＳの測定下限となるため、現状の技術では測定不能である。
【００５８】
また、逆に触媒元素のゲッタリングサイトとなった領域（図２（Ｃ）の工程で不純物領域１２７〜１３６が形成された領域）は高濃度に触媒元素が偏析して５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在するようになる。しかし、このゲッタリングサイトとなった領域はソース領域またはドレイン領域として機能すれば良いので、ニッケルの有無は問題とはならないと考えられる。
【００５９】
次に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６０】
活性化工程を終えたら、第１層間絶縁膜１５２の上に５００ｎｍ〜１．５μm厚の第２層間絶縁膜１５８を形成する。本実施例では第２層間絶縁膜１５８として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ法により形成する。こうして第１層間絶縁膜（窒化酸化シリコン膜）１５２と第２層間絶縁膜（酸化シリコン膜）１５８との積層膜でなる１μm厚の層間絶縁膜を形成する。（図３（Ｄ））
【００６１】
なお、第２層間絶縁膜１５８として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂絶縁膜を用いることも可能である。
【００６２】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成される。ここで５回目のパターニング工程が行われる。そして、ソース配線１５９〜１６２と、ドレイン配線１６３〜１６６を形成する。ここで６回目のパターニング工程が行われる。
【００６３】
なお、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線１６３、１６４は電気的に接続されている。また、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【００６４】
次に、パッシベーション膜１６７として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する。
【００６５】
この時、膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行うことは有効である。この前処理により励起された水素が第１、第２層間絶縁膜中に供給される。、この状態で熱処理を行うことで、パッシベーション膜１６７の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【００６６】
また、パッシベーション膜１６７を形成した後に、さらに水素化工程を行っても良い。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。
【００６７】
なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１６７に開口部を形成しておいても良い。但し、その場合はパターニング回数が増加してしまう。
【００６８】
その後、樹脂材料（又は有機材料ともいう）でなる絶縁膜（以下、樹脂絶縁膜という）でなる第３層間絶縁膜１６８を約１μmの厚さに形成する。樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。樹脂絶縁膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の樹脂絶縁膜や有機系SiO化合物などを用いることもできる。
【００６９】
なお、ここでは、基板に塗布後、熱で重合するタイプのアクリル膜を用いるが、光照射により重合するタイプを用いても良い。また、光重合タイプとしてはネガ型樹脂絶縁膜が挙げられる。このようなタイプは光が照射された部分が重合して架橋構造を形成するため、溶液に対する耐性が強くなる。
【００７０】
また、第３層間絶縁膜１６８の一部の層として、顔料等で着色した樹脂絶縁膜を設け、カラーフィルターとして用いることも可能である。
【００７１】
次に、第３層間絶縁膜１６８、パッシベーション膜１６７にドレイン配線１６６に達するコンタクトホールを形成する。ここで７回目のパターニング工程が行われる。そして、画素電極１６９、１７０を形成する。ここで８回目のパターニング工程が行われる。
【００７２】
なお、画素電極１７０はそれぞれ隣接する別の画素の画素電極である。本実施例では画素電極１６９、１７０として透明導電膜を用い、具体的には酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ法で形成する。
【００７３】
また、反射型の液晶表示装置とする場合には画素電極の材料として金属膜を用いれば良い。特に、反射率の高い金属膜が好ましく、アルミニウム合金を用いることが好ましい。
【００７４】
こうして同一基板上に、駆動回路と画素部とを有した基板（以下、アクティブマトリクス基板という）が完成する。ここまで完成するのに要したパターニング回数は８回であり、poly-SiＴＦＴを用いたアクティブマトリクス基板の作製方法としては非常に少ない回数であると言える。
【００７５】
さらに、図４に示すように、アクティブマトリクス基板が完成したら、画素電極１７０の上に樹脂でなるスペーサー１７１をパターニングにより形成する。さらにその上には配向膜１７２をスクリーン印刷により形成する。
【００７６】
また、透光性基板１７３上に遮光膜１７４a、１７４b、カラーフィルター１７５a、１７５b、平坦化膜（オーバーコート剤）１７６、透明導電膜でなる対向電極１７７、配向膜１７８を形成して対向基板を作製する。
【００７７】
そして、アクティブマトリクス基板と対向基板とをシール剤１７９で貼り合わせ、シール剤１７９によって液晶１８０を封入する。こうして、図４に示すような構造の液晶表示装置が完成する。
【００７８】
なお、図４においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４、保持容量３０５が形成される。
【００７９】
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０２、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、実際にはソース領域またはドレイン領域の一部（図２（Ｃ）のｎ型不純物領域１２７、１２８が形成された部分）に１×１０20〜１×１０21atoms/cm3の濃度でリンを含む領域が存在する。また、その領域には図３（Ｃ）の工程でゲッタリングされた触媒元素が５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在する。
【００８０】
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域の片側（ドレイン領域側）に、ゲート絶縁膜を介してゲート配線と重なったＬＤＤ領域２０７が形成される。この時、ＬＤＤ領域２０７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と一部が重なるように形成される。また、ソース領域側にはｎ型不純物領域（ｃ）でなるＬＤＤ領域２０８が形成される。
【００８１】
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０９、ソース領域２１０、ドレイン領域２１１、そしてチャネル形成領域の両側にＬＤＤ領域２１２、２１３が形成される。なお、この構造ではＬＤＤ領域２１２、２１３の一部はゲート配線と重なるように配置されるため、ゲート絶縁膜を介してゲート配線と重なったＬＤＤ領域とゲート絶縁膜を介してゲート配線と重ならないＬＤＤ領域が形成されている。この構造はｎチャネル型ＴＦＴ３０２のＬＤＤ領域２０７と同じ構造である。
【００８２】
ここで図５に示す断面図は図４に示したｎチャネル型ＴＦＴ３０３を図３（Ａ）の工程まで作製した状態を示す拡大図である。ここに示すように、ＬＤＤ領域２１２はさらにゲート配線に重なる領域２１２a、ゲート配線に重ならない領域２１２bに、ＬＤＤ領域２１３はさらにゲート配線に重なる領域２１３a、ゲート配線に重ならない領域２１３bに区別できる。また、前述の領域２１２a、２１３aには２×１０16〜５×１０19atoms/cm3の濃度でリンが含まれるが、領域２１２b、２１３bはその１〜２倍（代表的には１．２〜１．５倍）の濃度でリンが含まれる。
【００８３】
また、画素ＴＦＴ３０４には、チャネル形成領域２１４、２１５、ソース領域２１６、ドレイン領域２１７、ＬＤＤ領域２１８〜２２１、ＬＤＤ領域２１９、２２０に接したｎ型不純物領域（ａ）２２２が形成される。この時、ソース領域２１６、ドレイン領域２１７はそれぞれｎ型不純物領域（ａ）で形成され、ＬＤＤ領域２１８〜２２１はｎ型不純物領域（ｃ）で形成される。
【００８４】
また、ドレイン領域２１７が延長されてｎ型不純物領域２２３に接続されている。そして、ゲート絶縁膜１１９を介して容量配線１４１が重なっている。このとき、ｎ型不純物領域２２３、ゲート絶縁膜１１９及び容量配線１４１でなる保持容量３０５が形成される。
【００８５】
本実施例の作製工程によれば、画素部および駆動回路が求める性能に応じて回路または素子を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現しうる。
【００８６】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重視するシフトレジスタ、信号分割回路などの駆動回路に適している。即ち、チャネル形成領域の片側（ドレイン領域側）のみにゲート配線と重なるＬＤＤ領域を配置することで、できるだけ寄生容量の形成を抑えつつホットキャリア注入による劣化に強い動作を達成しうる。
【００８７】
また、ｎチャネル型ＴＦＴ３０３はホットキャリア対策と低オフ電流動作の双方を重視するサンプリング回路（サンプル及びホールド回路）に適している。即ち、ゲート配線と重なるＬＤＤ領域でホットキャリア注入を低減し、さらにゲート配線と重ならないＬＤＤ領域で低オフ電流を低減する。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造とする。
【００８８】
また、ｎチャネル型ＴＦＴ３０４は低オフ電流動作を重視した画素部、サンプリング回路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる要因となりうるゲート配線と重なるＬＤＤ領域を配置せず、ゲート配線と重ならないようにＬＤＤ領域を配置することで低オフ電流動作を達成しうる。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域を用いることで、さらにオフ電流値を低減することができる。
【００８９】
また、本実施例ではダブルゲート構造としているが、二つのゲート配線（ゲート電極）の間に高濃度の不純物領域（この場合はｎ型不純物領域（ａ）２２２）
を配置することはオフ電流値を低減する上で非常に有効である。なお、トリプルゲート構造等、他のマルチゲート構造としても良い。
【００９０】
また、ｎチャネル型ＴＦＴ３０２のＬＤＤ領域２０７及びｎチャネル型ＴＦＴ３０３のＬＤＤ領域２１２、２１３のうち、ゲート配線と重なる領域の長さ（幅）は０．１〜３．０μｍ（代表的には０．２〜１．５μｍ）とし、ゲート配線と重ならない領域の長さ（幅）は１．０〜３．５μｍ（代表的には１．５〜２．０μｍ）とすれば良い。また、画素ＴＦＴ３０４に設けられるＬＤＤ領域２１８〜２２１の長さ（幅）は０．５〜３．５μｍ（代表的には２．０〜２．５μｍ）とすれば良い。
【実施例２】
【００９１】
本実施例では、実施例１で作製した液晶表示装置の外観について説明する。説明には図６の斜視図を用いる。アクティブマトリクス基板は、基板６０１上に形成された、画素部６０２と、ゲート信号側駆動回路６０３と、ソース信号側駆動回路６０４で構成される。画素部の画素ＴＦＴ６０５には画素電極６０６及び保持容量６０７が接続される。実施例１に示した保持容量３０５は、この保持容量６０７に用いる。
【００９２】
また、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ゲート信号側駆動回路６０３と、ソース信号側駆動回路６０４はそれぞれゲート配線６０８とソース配線６０９で画素部６０２に接続されている。また、ＦＰＣ６１０には駆動回路まで信号を伝達するための入出力配線（接続配線）６１１、６１２が設けられている。また、６１３は対向基板である。
【００９３】
なお、本明細書中では図６に示した電気光学装置を液晶表示装置と呼んでいるが、図６に示すようにＦＰＣまで取り付けられた状態を一般的には液晶モジュールという。従って、本実施例でいう液晶表示装置を液晶モジュールと呼んでも差し支えない。
【実施例３】
【００９４】
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図７を用いる。
【００９５】
まず、実施例１に従って図２（Ｃ）の工程まで行う。但し、本実施例ではゲート配線として、陽極酸化の可能な材料を用いる。特に好ましい材料としては、アルミニウムを主成分とする材料が挙げられる。本実施例では、０．２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる。
【００９６】
この状態を図７（Ａ）に示す。そして、図７（Ａ）の状態が得られたら、３％シュウ酸水溶液を電解溶液とした陽極酸化処理により、多孔質状の陽極酸化物７０１〜７０６を形成する。これらの陽極酸化物は図７（Ｂ）に示すようにゲート配線に対して横方向から形成される。この陽極酸化物７０１〜７０６の厚さは時間で制御され、本実施例では１μmの厚さとする。
【００９７】
次に、レジストマスク１２１a〜１２１fを除去１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した電解溶液を用いて陽極酸化処理を行い、緻密な（無孔質な）陽極酸化物７０７〜７１３を形成する。この陽極酸化物７０７〜７１３の厚さは陽極酸化時の印加電圧で制御され、本実施例では１５０ｎｍの厚さとする。なお、この陽極酸化物７０７〜７１３は後のドーピング工程や活性化工程において、ゲート配線を保護するための目的で設けられている。（図７（Ｃ））
【００９８】
次に、多孔質状の陽極酸化物７０１〜７０６を除去する。除去のためのエッチング溶液としては、リン酸、硝酸、酢酸及び水をこの順に８５：５：５：５（体積比）で混合した溶液を用いれば良い。
【００９９】
そして、最終的なゲート配線７０７〜７０９、７１０a、７１０b及び容量配線７１１をマスクとしてｎ型不純物元素を添加する。このときの添加条件は実施例１の図３（Ａ）の工程と同様である。これによりｎ型不純物領域（ｃ）１４２〜１４８が形成される。こうして図７（Ｄ）の状態を得る。
【０１００】
なお、本実施例の場合、チャネル形成領域７１４〜７１８とそれらに接するｎ型不純物領域（ｃ）１４２〜１４８との間に、前述の陽極酸化物７０７〜７１３の厚さに相当する長さのオフセット領域（図示せず）が形成される。
【０１０１】
この後の工程は、実施例１の図３（Ｂ）以降の工程に従えば良い。なお、図３（Ｃ）の活性化工程においては、ゲート配線の耐熱性を考慮して、４５０〜５００℃の温度範囲で行うことが好ましい。
【０１０２】
また、本実施例の場合、少なくとも図７（Ｃ）の工程までは全てのゲート配線が電気的に接続されていなければならない。即ち、隣接するゲート配線間を電気的に接続する部分を分断しなければならない。
【０１０３】
そこで、本実施例では図３（Ｄ）に示すソース配線及びドレイン配線を形成する際に予めゲート配線の一部を露呈させておいて、ソース配線及びドレイン配線の形成時にゲート配線の一部（分断部）もエッチングして除去する。これにより個々のゲート配線が分離される。
【０１０４】
なお、本実施例の作製工程は実施例１の一部を変更したものであり、その部分以外については、実施例１を準用することができる。また、実施例２に示した液晶表示装置を作製するにあたって、本実施例を実施することができる。
【実施例４】
【０１０５】
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図８を用いる。
【０１０６】
まず、実施例１に従って図２（Ａ）の工程まで行う。但し、本実施例ではゲート配線１２０として、第１導電膜１２０a及び第２導電膜１２０bでなる積層膜を用いる。このとき、「第２導電膜１２０bをエッチングしうる条件で第１導電膜１２０aがエッチングされない」という条件を満たす導電膜の組み合わせを選択する点に特徴がある。
【０１０７】
本実施例では、第１導電膜１２０aとして１００ｎｍ厚のモリブデン膜を用い、第２導電膜１２０bとして３００ｎｍ厚のタンタル膜を用いる。なお、ここではタンタル膜を単層で用いるが、窒化タンタル膜との積層膜を用いても良い。タンタル膜はフッ素系のエッチングガスで容易にエッチングされるが、モリブデン膜はフッ素系ガスでは殆どエッチングされない。
【０１０８】
エッチングガスとしてフッ素系ガスを用いる場合の組み合わせとしては、第１導電膜１２０aとしてチタン膜、モリブデン膜、アルミニウム合金膜のいずれかを選び、第２導電膜１２０bとしてシリコン膜又はタンタル膜（窒化タンタル膜も同様）を用いれば良い。また、塩素系ガスを用いる場合の組み合わせとしては、第１導電膜１２０aとしてシリコン膜又はタンタル膜（窒化タンタル膜も同様）のいずれかを選び、第２導電膜１２０bとしてアルミニウム合金膜又はチタン膜を用いれば良い。
【０１０９】
なお、ここではドライエッチングを行う場合について説明したが、ウェットエッチングを用いる場合においても同様である。様々な金属膜についてエッチングされる溶液及びエッチングされない溶液は周知となっているのでその関係を調べて適用すれば良い。
【０１１０】
この状態を図８（Ａ）に示す。そして、図８（Ａ）の状態が得られたら、レジストマスク１２１a〜１２１fを形成してエッチングを行い、ゲート配線１２２〜１２４、１２５a、１２５b及び容量配線１２６を形成する。
【０１１１】
そして、実施例１の図２（Ｃ）の工程と同様にｎ型不純物元素を添加し、ｎ型不純物領域（Ａ）１２７〜１３６を形成する。（図８（Ｂ））
【０１１２】
次に、レジストマスク１２１a〜１２１fをマスクとしてフッ素系ガス（本実施例ではＣＦ4とＯ2の混合ガス）を用いて等方性のエッチングを行う。これによりゲート配線のうち第２導電膜１２０bでなる部分のみが選択的にエッチングされ、８０１a〜８０６aで示される導電膜と、８０１b〜８０６bで示される導電膜とでなる凸状のゲート配線及び容量配線が形成される。
【０１１３】
そして、凸状のゲート配線及び容量配線をマスクとしてｎ型不純物元素を添加する。このときの添加条件は実施例１の図３（Ａ）の工程と同様である。但し、ここでは８０１b〜８０６bで示される導電膜を貫通してその下の活性層にもｎ型不純物元素が添加されるように調節する。これによりｎ型不純物領域（ｃ）１４２〜１４８が形成される。こうして図８（Ｄ）の状態を得る。
【０１１４】
なお、本実施例の場合、８０１b〜８０６bで示される導電膜の下にもｎ型不純物領域（ｃ）が形成されるため、ＬＤＤ領域に完全にゲート配線が重なる状態となる。
【０１１５】
この後の工程は、実施例１の図３（Ｂ）以降の工程に従えば良い。なお、本実施例の作製工程は実施例１の一部を変更したものであり、その部分以外については、実施例１を準用することができる。また、実施例２に示した液晶表示装置を作製するにあたって、本実施例を実施することができる。
【実施例５】
【０１１６】
実施例１の作製工程では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０１１７】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、６００〜６５０℃の温度で１５〜２４時間の熱処理工程を行えば良い。即ち、６００℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【０１１８】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例１に示した第１アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【０１１９】
また、特願平１１−７６９６７号出願明細書の実施例１に記載された技術を用いても良い。同出願明細書の実施例１の作製工程によれば、特異な結晶構造のポリシリコン膜を得ることができる。なお、このポリシリコン膜に関する詳細は、本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１２０】
以上のように、ＴＦＴに用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例は実施例１〜４のいずれの構成とも自由に組み合わせることができる。
【実施例６】
【０１２１】
実施例１の図２（Ｃ）の工程、図３（Ａ）の工程又は図３（Ｂ）の工程のいずれか又は全ての工程において、ｎ型不純物元素又はｐ型不純物元素を添加する前に、ゲート配線をマスクにしてゲート絶縁膜をエッチングし、除去する工程を行っても良い。
【０１２２】
ゲート絶縁膜が珪素を含む絶縁膜でなる場合、エッチングガスとしてＣＨＦ3を用いたドライエッチング法を用いることが好ましい。こうすることで直接的に活性層に対して不純物元素を添加することになるため、ドーピング時の加速電圧を抑えることができ、スループットの向上を図ることができる。
【０１２３】
なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例７】
【０１２４】
本発明は半導体基板を用いた従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
【０１２５】
また、反射型液晶表示装置を作製する場合に限り、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。勿論、これらのＳＯＩ技術を用いて透明基板上に単結晶半導体薄膜を形成する技術が確立されれば、透過型表示装置に用いることも可能となる。
【０１２６】
なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが可能である。
【実施例８】
【０１２７】
実施例１〜実施例７に示したＴＦＴの作製プロセスは、アクティブマトリクス型のＥＬ（エレクトロルミネッセンス）表示装置を作製する場合においても適用することができる。
【０１２８】
通常のＥＬ表示装置では、画素内にスイッチング用のＴＦＴと電流制御用のＴＦＴの二つが形成されるが、図４に示したｎチャネル型ＴＦＴ３０４がスイッチング用のＴＦＴに適しており、ｎチャネル型ＴＦＴ３０２が電流制御用のＴＦＴに適している。
【０１２９】
従って、実施例１〜実施例７の作製工程を参照してＥＬ表示装置用のアクティブマトリクス基板を作製し、公知のＥＬ形成技術を用いて、ＥＬ表示装置を完成させれば良い。
【実施例９】
【０１３０】
本願発明の実施によって得られた安価な電気光学装置はパーソナルコンピュータ等のような表示ディスプレイを組み込んだ電子装置（電子製品）全てに部品として組み込むことが可能である。
【０１３１】
その様な電子装置としては、ビデオカメラ、デジタルスチルカメラ、プロジェクター（リア型またはフロント型）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）
又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の例を図９に示す。
【０１３２】
図９（Ａ）はパーソナルコンピュータであり、本体２００１、受像部２００２、表示装置２００３、キーボード２００４等で構成される。本願発明は表示装置２００４に用いることができる。
【０１３３】
図９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等で構成される。本願発明を表示装置２１０２に用いることができる。
【０１３４】
図９（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示装置２２０２、アーム部２２０３等で構成される。本発明は表示装置２２０２に用いることができる。
【０１３５】
図９（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ２３０３、表示装置（ａ）２３０４、表示装置（ｂ）２３０５等で構成される。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１３６】
図９（Ｅ）はフロント型プロジェクターであり、本体２４０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２等で構成され、スクリーン２４０３に画像を表示することができる。本発明は光学エンジン２４０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１３７】
図９（Ｆ）はリア型プロジェクターであり、本体２５０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２、光源２５０２、リフレクター２５０３、２５０４、スクリーン２５０５等で構成される。本発明は光学エンジン２５０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１３８】
なお、本実施例における電気光学装置は実施例１〜８のどのような組み合わせからなる構成を用いて作製されたものであっても良い。
【符号の説明】
【０１３９】
１０１    基板
１０２    下地膜
１０３    結晶質半導体膜
１０４    結晶質半導体膜
１０５〜１０８    活性層
１０９    保護膜
１１０〜１１３    ｐ型不純物領域（ｂ）が形成された活性層
１１５〜１１８    ｎ型不純物領域（ｂ）
１１９    ゲート絶縁膜
１２０    導電膜
１２１a〜１２１f、１４９    レジストマスク
１２２〜１２４、１２５a、１２５、１２６    ゲート配線
１２７〜１３６    ｎ型不純物領域（ａ）
１３７〜１４１    ゲート配線
１４２〜１４８    ｎ型不純物領域（ｃ）
１５０、１５１    ｐ型不純物領域（ａ）
１５２    第１層間絶縁膜
１５３〜１５７    チャネル形成領域
１５８    第２層間絶縁膜
１５９〜１６２    ソース配線
１６３〜１６６    ドレイン配線
１６７    パッシベーション膜
１６８    第３層間絶縁膜
１６９、１７０    画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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