(57)【要約】      （修正有）【課題】データ出力回路を除くその他の回路に電源電圧又はグランド電圧を供給する配線の低インピーダンス化、データ出力回路のデータ信号伝送の高速化が可能な半導体装置を提供する。【解決手段】半導体チップ１の上面に追加基板２ａ及び追加基板２ｂが設けられている。各追加基板２ａ、２ｂに形成された第１の電源用追加配線層１０ｄ及び第１のグランド用追加配線層１０ｓは半導体チップ１上に所定の導電領域を形成している。第１の電源配線４０Ｃ1dあるいは第１のグランド配線４０Ｃ1sは追加配線層１０ｄ、１０ｓを介して接続されている。第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sはＤＱ系信号配線４０ＣDQに対して引出方向が同一方向であり帰還電流経路を形成している。第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sはＤＱ系信号配線４０ＣDQに対して近接して配置されている。【選択図】図６
2010192680.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に実装され、データ出力用回路及び前記データ出力用回路を除く他の回路を有する半導体チップと、を備え、
前記データ出力用回路を除く他の回路には、前記半導体チップ上の所定の導電領域を経由する第１の経路で前記配線基板からの第１の電源電位又は第１のグランド電位が供給され、
前記データ出力用回路には、該データ出力用回路から前記配線基板に出力されるデータ信号の帰還電流経路を形成する第２の経路で前記配線基板からの第２の電源電位又は第２のグランド電位が供給される半導体装置。
【請求項２】
配線基板と、
前記配線基板上に実装され、データ出力用回路及び前記データ出力用回路を除く他の回路を有する半導体チップと、
前記半導体チップ上に配置された配線層と、を備え、
前記データ出力用回路を除く他の回路には、前記配線層を含む第１の経路で前記配線基板から第１の電源電位又は第１のグランド電位が供給され、
前記データ出力用回路には、該データ出力用回路から前記配線基板に出力されるデータ信号の帰還電流経路を形成する第２の経路で前記配線基板から第２の電源電位又は第２のグランド電位が供給される半導体装置。
【請求項３】
配線基板と、
前記配線基板上に実装され、データ出力用回路及び前記データ出力用回路を除く他の回路を有する半導体チップと、
前記半導体チップ上に配置された配線層と、
前記データ出力用回路へのデータ信号の入出力に用いられるデータ信号配線と、
前記データ出力用回路に第２の電源電位を供給するための第２の電源配線及び前記データ出力用回路に第２のグランド電位を供給するための第２のグランド配線と、を備え、
前記データ出力用回路からの前記第２の電源配線及び前記第２のグランド配線は、前記データ出力用回路からの前記データ信号配線の引出方向に沿った方向に引き出されており、
前記データ出力用回路を除く他の回路には、前記配線層を含む第１の経路で前記配線基板から第１の電源電位又は第１のグランド電位が供給され、
前記データ出力用回路には、前記第２の電源配線及び前記第２のグランド配線からなる第２の経路で前記配線基板から第２の電源電位又は第２のグランド電位が供給される半導体装置。
【請求項４】
前記配線層は、前記第１の電源電位を供給する電源用配線層及び前記第１のグランド電位を供給するグランド用配線層を含み、前記電源用配線層及び前記グランド用配線層は、半導体チップ上に積層して形成されている請求項２または３に記載の半導体装置。
【請求項５】
前記配線層は、前記第１の電源電位を供給する電源用配線層及び前記第１のグランド電位を供給するグランド用配線層を含み、前記電源用配線層及び前記グランド用配線層は、半導体チップ上の同一面上に配置されている半導体装置。
【請求項６】
前記配線基板上に形成された前記第１の電源電位を供給する第１の電源配線と、前記配線基板上に形成された前記第１のグランド電位を供給する第１のグランド配線と、を有し、
前記第１の電源配線と前記配線層とは複数のボンディングワイヤで接続され、かつ前記第１のグランド配線と前記配線層とは複数のボンディングワイヤで接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源用配線及びグランド用配線を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体チップの複数の電源用電極パッド間、または複数のグランド用電極パッド間の電位のばらつきを低減させる技術を用いることで電気的特性を向上させた半導体装置が開発されている。このような半導体装置は、例えば、複数の電源用電極パッドへの電源電圧をパッケージ基板内の電源用配線から共通化して供給するとともに、複数のグランド用電極パッドへのグランド電圧をパッケージ基板内のグランド用配線から共通化して供給することで、電位のばらつきを防止している。
【０００３】
図１は、本発明に関連する技術による半導体装置の半導体チップ周辺部概略図である。また、図２は、図１に示す半導体装置の縦断面図である。また、図３は半導体チップ搭載側から見た半導体装置の基板配線図であり、図４は外部端子側から見た半導体装置の基板配線図である。
【０００４】
図１〜図４に示す例では、配線基板２０２上に搭載された半導体チップ２０１の上面の両側部分に複数の電極パッド２２０からなるパッド列２２０Ｐが形成されている。
【０００５】
半導体装置には、外部から電位が供給される電源・グランドとして複数種類のものが存在する。これら複数種類の電源・グランドの中には、データ出力用回路に主として電源電位及びグランド電位を供給する第２の電源・グランド系（ＶＤＤＱ・ＶＳＳＱ）と、データ出力回路を除くその他の回路に主として電源電位及びグランド電位を供給する第１の電源・グランド系（ＶＤＤ・ＶＳＳ）とが含まれる。
【０００６】
図１に示す半導体装置の構成の場合、第１の電源用パッド２２０Ｑ1dは、両側のパッド列２２０Ｐのいずれにも含まれている。同様に、第１のグランド用パッド２２０Ｑ1sは、両側のパッド列２２０Ｐに含まれている。すなわち、第１の電源・グランド系（ＶＤＤ・ＶＳＳ）の電位は、半導体チップ内の広い範囲に供給される。このため、半導体チップ２０１上の第１の電源・グランド用のパッド（ＶＤＤパッド・ＶＳＳパッド）は、半導体チップ２０１上に分散して配置される場合がある。
【０００７】
一方、第２の電源用パッド２２０Ｑ2d及び第２のグランド用パッド２２０Ｑ2sは、ＤＱ系信号用パッド２２０ＱDQの近傍に配置されている。つまり、第２の電源・グランド系（ＶＤＤＱ・ＶＳＳＱ）の電位は、半導体チップのデータ入出力パッドの近傍にて外部から半導体チップ内部に供給される。このため、第２の電源・グランド用のパッド（ＶＤＤＱパッド・ＶＳＳＱパッド）は、半導体チップ上のデータ入出力パッド（ＤＱパッド）の近傍に配置される。
【０００８】
これら各パッドと、接続ランド２３０とはボンディングワイヤ２０６で接続されており、各接続ランド２３０からは配線が延びている。
【０００９】
図１〜図４に示す半導体装置の例では、各パッドと各接続ランドとがいずれもボンディングワイヤで直接接続されている。これに対して、配線基板に実装された半導体チップ上に、電源又はグランドの追加配線層を設けた構成が特許文献１あるいは特許文献２に開示されている。特許文献１あるいは特許文献２に開示された、半導体チップ上に設けた追加配線層を用いて電源配線又はグランド配線を引き廻す手段は、配線基板上の電源配線及びグランド配線のインピーダンスを低減するために、有用な方法である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−３２７７５７号公報
【特許文献２】特開２００３−３３２５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１あるいは特許文献２に開示された手段をＤＲＡＭ等の半導体チップを搭載した半導体装置に用いた場合、配線基板の電源配線及びグランド配線のインピーダンスは低減するにもかかわらず、信号伝送の高速化が阻害されるという問題が生じた。
【００１２】
そこで、本願発明者らは、この問題について鋭意研究を行なった結果、上記問題が以下の原因により生じることを見出した。
【００１３】
上述したように、外部から電位が供給される電源・グランドには、主にデータ出力回路を除くその他の回路に電源電位及びグランド電位を供給する第１の電源・グランド系（ＶＤＤ・ＶＳＳ）と、主にデータ出力用回路に電源電位及びグランド電位を供給する第２の電源・グランド系（ＶＤＤＱ・ＶＳＳＱ）とが含まれる。
【００１４】
このうち、第１の電源・グランド系（ＶＤＤ・ＶＳＳ）の電位は、半導体チップ内の広い範囲に供給される。このため、半導体チップ上の第１の電源・グランド用のパッド（ＶＤＤパッド・ＶＳＳパッド）は、半導体チップ上に分散して配置される場合がある。例えば、図１に示した２列エッジパッド配置の半導体チップにおいては、第１の電源・グランド系のパッドは、両端のパッド列に配置されている。つまり、図３及び図４に示すように、第１の電源配線２４０Ｃ1d及び第１のグランド配線２４０Ｃ1s（第１の電源・グランド系）を配線基板２０２上で半導体チップ２０１の周囲を引き廻した場合、以下の問題を生じる。例えば、図５に示すように第１の電源配線２４０Ｃ1dを引き廻すと、配線を引き廻す距離が長くなる部分を生じる、あるいは、配線途中で他の配線を避けるために配線幅の減少や配線長の更なる増加を余儀なくされる箇所を生じる、といった問題を生じる。従って、第１の電源・グランド系は、特許文献１あるいは特許文献２で開示されているような追加配線層を用いて引き廻しを行う配線方法が、配線のインピーダンスを低減できるため、有利である。
【００１５】
一方、第２の電源用パッド２２０Ｑ2d及び第２のグランド用パッド２２０Ｑ2sは、ＤＱ系信号用パッド２２０ＱDQの近傍に配置されており、これら各パッドからのボンディングワイヤ２０６は互いに並走するように引き出されている。このように、第２の電源用パッド２２０Ｑ2d及び第２のグランド用パッド２２０Ｑ2sからのボンディングワイヤ２０６の引出方向と、ＤＱ系信号用パッド２２０ＱDQからのボンディングワイヤ２０６の引出方向とを揃えておくことで、第２の電源・グランド系が、出力データ信号の帰還電流経路を形成し、出力回路のスイッチングに起因するスイッチングノイズを低減している。
【００１６】
しかしながら、第２の電源・グランド系の電源配線を、半導体チップ上に形成された追加配線層にて引き廻した場合、第２の電源用パッド２２０Ｑ2d及び第２のグランド用パッド２２０Ｑ2sからのボンディングワイヤ２０６の引出方向と、ＤＱ系信号用パッド２２０ＱDQからのボンディングワイヤ２０６の引出方向とが異なる方向となってしまう。その結果、第２の電源・グランド系による出力データ信号の帰還電流経路が崩れ、スイッチングノイズの低減効果の低下、つまり、スイッチングノイズの増加が起こり、信号伝送の高速化が阻害されてしまう。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、配線基板と、配線基板上に実装され、データ出力回路及びデータ出力回路を除くその他の回路を有する半導体チップと、データ出力回路を除くその他の回路には、半導体チップ上の所定の導電領域を経由する第１の経路で配線基板からの第１の電源電位又は第１のグランド電位が供給され、データ出力回路には、該データ出力回路から配線基板に出力されるデータ信号の帰還電流経路を形成する第２の経路で配線基板からの第２の電源電位又は第２のグランド電位が供給される。
【００１８】
本発明によれば、データ出力回路を除くその他の回路には、半導体チップの周囲を引き廻すことなく、半導体チップ上の所定の導電領域を経由する第１の経路で第１の電源電位又は第１のグランド電位が供給される。すなわち、データ出力回路を除くその他の回路には、半導体チップの周囲を引き廻す配線に比べ、ベタパターンに近い太さの配線を通ることができ、直線的な経路で電源電位又はグランド電位を供給することができるため、配線のインピーダンスが低減する。また、データ出力回路には、帰還電流経路を形成する第２の経路で配線基板からの第２の電源電位又は第２のグランド電位が供給される。このため、出力回路のスイッチングに起因するスイッチングノイズが低減し、よって、データ信号伝送の高速化が可能となる。
【発明の効果】
【００１９】
本発明によれば、データ出力回路を除くその他の回路に電源電圧又はグランド電圧を供給する配線の低インピーダンス化を実現しつつ、データ出力回路におけるデータ信号伝送の高速化が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明に関連する技術における半導体装置の半導体チップ周辺部概略図である。
【図２】図１に示す半導体装置の縦断面図である。
【図３】本発明に関連する技術における半導体装置の基板配線図（半導体チップ搭載側）である。
【図４】本発明に関連する技術における半導体装置の基板配線図（外部端子側）である。
【図５】図３に示す基板配線図の中で特定の外部端子から電極パッドまでの配線を説明する図である。
【図６】本発明の一実施形態に係る半導体装置の半導体チップ周辺部概略図である。
【図７】図６に示す半導体装置の縦断面図である。
【図８】本発明の一実施形態に係る半導体装置の基板配線図（半導体チップ搭載側）である。
【図９】本発明の一実施形態に係る半導体装置の基板配線図（外部端子側）である。
【図１０】本発明の一実施形態に係る半導体チップのデータ出力回路及びデータ出力回路を除くその他の回路のブロック図である。
【図１１】図８に示す基板配線図の中で特定の外部端子から電極パッドまでの第１の電源配線を説明する図である。
【図１２】本発明の一実施形態の基板配線図における、ＤＱ系信号および第２の電源／グランドについての配線図である。
【図１３】本発明に関連する技術の基板配線図における、ＤＱ系信号および第２の電源／グランドについての配線図である。
【図１４】図８に示す基板配線図（半導体チップ搭載側）における、所定のＤＱ系信号配線と所定の第２のグランドとの関係を示す図である。
【図１５】図９に示す基板配線図（外部端子側）における、所定のＤＱ系信号配線と所定の第２のグランドとの関係を示す図である。
【図１６】本発明の一実施形態に係る半導体装置の製造方法を説明するための図であって、配線基板上に半導体チップが実装された状態を示す図である。
【図１７】図１６に示す半導体チップ上に追加配線層を有する追加基板が積層された状態を示す図である。
【図１８】図１７に示す半導体チップにおいて、電極パッドと追加配線層とがボンディングワイヤにより接続された状態を示す図である。
【図１９】図１８に示す半導体チップにおいて、追加配線層と配線基板上の接続ランドとが複数のボンディングワイヤにより接続された状態を示す図である。
【図２０】図１９に示す半導体チップにおいて、電極パッド（第１の電源／グランド以外）と配線基板上の接続ランドとが複数のボンディングワイヤにより接続された状態を示す図である。
【図２１】図１６から図２０に示す工程を経て製造された本発明の一実施形態に係る半導体装置の縦断面図である。
【図２２】本発明の他の実施形態に係る半導体装置の半導体チップ周辺部概略図である。
【図２３】図２２に示す半導体装置の縦断面図である。
【発明を実施するための形態】
【００２１】
（第１の実施形態）
次に、図面を参照しながら本発明を実施するための形態について説明する。
【００２２】
図６は、本発明の一実施形態に係る半導体装置の半導体チップ周辺部概略図である。また、図７は、図６に示す半導体装置の縦断面図である。また、図８は半導体チップ搭載側から見た半導体装置の基板配線図であり、図９は外部端子側から見た半導体装置の基板配線図である。さらに、図１０に、本発明の一実施形態に係る半導体チップのデータ出力回路及びデータ出力回路を除くその他の回路のブロック図を示す。
【００２３】
なお、以下の説明において用いられる文言である「ＤＱ系」とは、データ入出力に用いられる系を意味し、「ＣＡ系」とはコマンド−アドレス系を意味する。
【００２４】
「第１の電源」、「ＶＤＤ」とは、データ出力回路を除くその他の回路の電源を指す。「第１のグランド」、「ＶＳＳ」とは、データ出力回路を除くその他の回路のグランドを指す。「第２の電源」、「ＶＤＤＱ」とは、データ出力回路の電源を指す。「第２のグランド」、「ＶＳＳＱ」とは、データ出力回路のグランドを指す。
【００２５】
また、各符号の添字は、以下の対応関係となる。すなわち、各添字は、「ＣＡ」及び「Ａ」はＣＡ系、「ＤＱ」及び「Ｑ」はＤＱ系、「ｄ」は電源、「１ｄ」は第１の電源配線、「２ｄ」は第２の電源配線、「Ｓ」はグランド、「１s」は第１のグランド、「２s」は第２のグランド、「Ｌ」はランド、「Ｃ」は配線、をそれぞれ意味する。
［半導体装置の構成］
本実施形態の半導体装置は、図７に示すように、配線基板２の上面（半導体チップ搭載側）に封止樹脂５にて封止された半導体チップ１を有する。本実施形態の半導体チップ１の平面形状は矩形であり、辺１Ｑ、辺１Ｑと対向した側の辺１Ａ、辺１Ｑと辺１Ａとを結ぶ辺１ｄ、辺１Ｑと辺１Ａとを結び、かつ辺１ｄと対向した側の辺１ｓとを有する。
【００２６】
図１０に示すように、半導体チップ１は、データ出力回路７ａ及びデータ出力回路７ａを除く他の回路７ｂを有する。データ出力回路７ａを除く他の回路７ｂとしては例えば、メモリコア部（メモリセルアレイ）や入力回路、その他周辺回路（例えば、ＰＬＬ、ＤＬＬ、昇圧回路等）が含まれる。
【００２７】
配線基板２の上面（半導体チップ搭載側）には図８に示すように、複数の接続ランド３０、信号配線４０Ｗが形成されている。一方、配線基板２の下面（外部端子側）には、図９に示すように、複数の外部端子４、信号配線４０Ｗが形成されている。また、配線基板２には複数のビア３が配線基板２を貫通するように形成されている。配線基板２の上面側の信号配線４０Ｗは接続ランド３０とビア３とを電気的に接続している。また、配線基板２の下面側の信号配線４０Ｗは外部端子４とビア３とを電気的に接続している。すなわち、接続ランド３０と外部端子４とは電気的に接続されている。
【００２８】
また、半導体チップ１の上面に追加基板２ａが設けられており、この追加基板２ａの上面には第１のグランド用追加配線層１０ｓが形成されている。また、この追加基板２ａ上には追加基板２ｂがさらに設けられている。この追加基板２ｂの上面には第１の電源用追加配線層１０ｄが形成されている。つまり、図６及び図７に示す半導体チップの場合、第１の電源用追加配線層１０ｄと第１のグランド用追加配線層１０ｓとはいずれも半導体チップ１上に積層されており、互いに異なる層に追加配線層を構成していることとなる。なお、第１の電源用追加配線層１０ｄと第１のグランド用追加配線層１０ｓとはいわゆるベタパターンであり、これらは、半導体チップ１上に所定の導電領域を形成していることとなる。また、図２１に示すように、半導体チップ１の上面に形成する追加基板は、第１のグランド用追加配線層１０ｓ及び第１の電源用追加配線層１０ｄの両方の配線層を形成した１枚の追加基板（多層基板）２ｃであっても良い。
【００２９】
また、半導体チップ１は、複数の電極パッド２０を有し、これら各電極パッド２０は、配線基板２上の各接続ランド３０とボンディングワイヤ６によって電気的に接続されている。また、これら各電極パッド２０は、両端部の一列に配列されており、それぞれＤＱ系パッド列２０Ｑ、ＣＡ系パッド列２０Ａを構成している。つまり、これらＤＱ系パッド列２０Ｑ、ＣＡ系パッド列２０Ａは、追加基板２ａ及び追加基板２ｂからなる導電領域と半導体チップ１の端部との間に配置されている。
【００３０】
一方、配線基板２上には、ＤＱ系パッド列２０Ｑ及びＣＡ系パッド列２０Ａの各電極パッド２０に対応して設けられた接続ランド３０の他、第１の電源用追加配線層１０ｄに対応した接続ランド３０Ｌ1d及び第１のグランド用追加配線層１０ｓに対応した接続ランド３０Ｌ1sが設けられている。
［電気的接続関係］
次に、図６を参照しながら、データ出力用回路７a、データ出力用回路７aを除くその他の回路７ｂ、各電極パッド２０、各接続ランド３０、各電源配線、及び各グランド配線の電気的な接続関係について説明する。なお、ＤＱ系パッド列２０Ｑは、データの入出力用のパッド列であり、データ入出力系パッド列、あるいは第１のパッド列と呼称する場合がある。また、ＣＡ系パッド列２０Ａは、コマンド−アドレス用のパッド列であり、コマンド−アドレス系パッド列、あるいは第２のパッド列と呼称する場合がある。
・データ出力用回路
データ出力用回路７ａは、第２の電源用パッド２０Ｑ2d、ＤＱ系信号用パッド２０ＱDQ及び第２のグランド用パッド２０Ｑ2sに接続されている。データ出力用回路７ａには後述するように、第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sから第２の電源電位及び第２のグランド電位が供給される。
・データ出力用回路を除くその他の回路
他の回路７ｂは、第１の電源用パッド２０Ｑ1d及び第１のグランド用パッド２０Ｑ1s、ＣＡ系信号用パッド２０ＡCAに接続されている。他の回路７ｂには、後述するように、第１の電源用追加配線層１０ｄを経由して第１の電源配線４０Ｃ1dからの第１の電源電位が供給され、かつ第１のグランド用追加配線層１０ｓを経由して第１のグランド配線４０Ｃ1sからの第１のグランド電位が供給される。
・ＤＱ系パッド列−接続パッド−ＤＱ系信号配線、第２の電源／グランド配線
まず、ＤＱ系パッド列２０Ｑと、接続ランド３０と、ＤＱ系信号配線あるいは第２の電源配線／グランド配線と、の接続関係について説明する。
【００３１】
ＤＱ系パッド列２０Ｑは、半導体チップ１の辺１Ｑ側に形成されている。このＤＱ系パッド列２０Ｑは、第１の電源用パッド２０Ｑ1d、第２の電源（ＶＤＤＱ）用パッド２０Ｑ2d、ＤＱ系信号用パッド２０ＱDQ、第２のグランド（ＶＳＳＱ）用パッド２０Ｑ2s、及び第１のグランド用パッド２０Ｑ1sを含む。これら各パッドのうち接続ランド３０に接続されるものは、辺１Ｑ側に配置された接続ランド３０に接続されている。以下、これら各電極パッド２０について、図６の上側に配置されているものから順に説明する。
【００３２】
第１の電源用パッド２０Ｑ1dは、第１の電源用追加配線層１０ｄにボンディングワイヤ６で接続されている。
【００３３】
第２の電源用パッド２０Ｑ2dは、第２の電源用接続ランド３０Ｌ2dにボンディングワイヤ６で接続されている。第２の電源用接続ランド３０Ｌ2dは、第２の電源配線４０Ｃ2dに接続されている。
【００３４】
ＤＱ系信号用パッド２０ＱDQは、ＤＱ系信号用接続ランド３０ＬDQにボンディングワイヤ６で接続されている。ＤＱ系信号用接続ランド３０ＬDQは、ＤＱ系信号配線４０ＣDQに接続されている。
【００３５】
第２のグランド用パッド２０Ｑ2sは、第２のグランド用接続ランド３０Ｌ2sにボンディングワイヤ６で接続されている。第２のグランド用接続ランド３０Ｌ2sは、第２のグランド配線４０Ｃ2sに接続されている。
【００３６】
第１のグランド用パッド２０Ｑ1sは、第１のグランド用追加配線層１０ｓにボンディングワイヤ６で接続されている。
【００３７】
なお、第２の電源用接続ランド３０Ｌ2dからの第２の電源配線４０Ｃ2dの引出方向、及び第２のグランド用パッド３０Ｌ2sからの第２のグランド配線４０Ｃ2sの引出方向は、ＤＱ系信号用接続ランド３０ＬDQからのＤＱ系信号配線４０ＣDQの引出方向と同一方向である。すなわち、第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sは、ＤＱ系信号配線４０ＣDQに対して帰還電流経路を形成しており、これによって出力回路のスイッチングに起因するスイッチングノイズを低減している。
【００３８】
また、第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sは、いずれもＤＱ系信号配線４０ＣDQに対して近接して配置されることが好ましい。このように近接して配置することで、第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sとＤＱ系信号配線４０ＣDQとの相互インダクタンスを大きくすることができる。その結果、ＤＱ系信号配線４０ＣDQの実効インダクタンスの値がさらに低減することで低ノイズ化され、信号伝送の更なる高速動作が可能となる。
・ＣＡ系パッド列−接続パッド−各配線
次に、ＣＡ系パッド列２０Ａと、接続ランド３０と、各配線との接続関係について説明する。
【００３９】
ＣＡ系パッド列２０Ａは、辺１Ａ側に形成されている。このＣＡ系パッド列２０Ａは、第１の電源用パッド２０Ｑ1d、ＣＡ系信号用パッド２０ＡCA、第１のグランド用パッド２０Ｑ1sを含む。これら各パッドのうち接続ランド３０に接続されるものは、辺１Ａ側に配置された接続ランド３０に接続されている。これら各電極パッド２０について、図６の上側に配置されているものから順に説明する。
【００４０】
第１の電源用パッド２０Ｑ1dは、第１の電源用追加配線層１０ｄにボンディングワイヤ６で接続されている。
【００４１】
ＣＡ系信号用パッド２０ＡCAは、ＣＡ系信号用接続ランド３０ＬCAにボンディングワイヤ６で接続されている。ＣＡ系信号用接続ランド３０ＬCAは、ＣＡ系信号配線４０ＣCAに接続されている。
【００４２】
第１のグランド用パッド２０Ｑ1sは、第１のグランド用追加配線層１０ｓにボンディングワイヤ６で接続されている。
・第１の電源用配線−接続ランド−追加配線層
次に、第１の電源配線４０Ｃ1d、第１の電源用接続ランド３０Ｌ1d及び第１の電源用追加配線層１０ｄの配置関係について説明する。
【００４３】
第１の電源用接続ランド３０Ｌ1dは、半導体チップ１の辺１ｄ側に形成されている。また、第１の電源配線４０Ｃ1dは、第１の電源用接続ランド３０Ｌ1dに接続されている。これら第１の電源用接続ランド３０Ｌ1d及び第１の電源配線４０Ｃ1dはベタパターンである。また、第１の電源用接続ランド３０Ｌ1dは、第１の電源用追加配線層１０ｄに複数のボンディングワイヤ６で接続されている。
・第１のグランド用配線−接続ランド−追加配線層
次に、第１のグランド配線４０Ｃ1s、第１のグランド用接続ランド３０Ｌ1s、第１のグランド用追加配線層１０ｓの配置関係について説明する。
【００４４】
第１のグランド用接続ランド３０Ｌ1sは、半導体チップ１の辺１ｓ側に形成されている。また、第１のグランド配線４０Ｃ1sは、第１のグランド用接続ランド３０Ｌ1sに接続されている。これら第１のグランド用接続ランド３０Ｌ1s及び第１のグランド配線４０Ｃ1sは、ベタパターンである。また、第１のグランド用接続ランド３０Ｌ1sは、第１のグランド用追加配線層１０ｓに複数のボンディングワイヤ６で接続されている。
【００４５】
このように、本実施形態の場合、第１の電源配線４０Ｃ1dあるいは第１のグランド配線４０Ｃ1sは、電極パッド２０に直接接続されているのではなく、追加配線層１０ｄ、１０ｓを介して接続されている。
［半導体装置の動作］
次に、以上のような構成を特徴とする本発明の半導体装置の動作について図５、図１１〜図１５を用いて説明する。
【００４６】
図５は上述したとおり、図３に示す基板配線図の中で特定の外部端子から電極パッドまでの配線を説明する図である。図１１は、図８に示す基板配線図の中で特定の外部端子から電極パッドまでの配線を説明する図である。図１２は、本発明の一実施形態の基板配線図における、ＤＱ系信号および第２の電源／グランドについての配線図である。図１３は、比較のための、本発明に関連する技術の基板配線図における、ＤＱ系信号および第２の電源／グランドについての配線図である。図１４は、図８に示す基板配線図（半導体チップ搭載側）における、所定のＤＱ系信号配線と所定の第２のグランドとの関係を示す図である。図１５は、図９に示す基板配線図（外部端子側）における、所定のＤＱ系信号配線と所定の第２のグランドとの関係を示す図である。
【００４７】
まず、図５と図１１とを比較して、基板配線図の中で特定の外部端子から電極パッドまでの電流経路について説明する。
【００４８】
図５に示す本発明に関連する技術の電流経路は、以下のとおりである。
［１］外部端子２０４
↓
［２］基板配線パターン（第１の電源配線２４０Ｃ1d：配線幅が減少した部分（図中Ａ部）、及び破線で示す細長いパターン（図中Ｂ部）を含む）
↓
［３］接続ランド２３０
↓
［４］ボンディングワイヤ２０６
↓
［５］電極パッド２２０
一方、図１１に示す本実施形態の電流経路は、以下のとおりである。
［１’］外部端子４
↓
［２’］基板配線パターン（第１の電源配線４０Ｃ1d：ベタパターンに近い太さであり、配線幅が減少した部分（図中Ａ’部）は含まない）
↓
［３’］接続ランド３０Ｌ1d
↓
［４’］複数のボンディングワイヤ６
↓
［５’］第１の電源用追加配線層１０ｄ（ベタパターン）
↓
［６’］ボンディングワイヤ６
↓
［７’］電極パッド２０
図５に示す構成の場合、［２］基板配線パターンにおいて、上記電流経路中に配線幅が減少した部分（図中Ａ部）、及び破線で示す細長いパターン（図中Ｂ部）が存在する。これに対して、図１１に示す本発明の［２’］基板配線パターンでは、電流経路となっている配線パターンにおいては、配線幅が減少した部分（図中Ａ’部）や細長いパターン部分が含まれておらず、ベタパターンに近い太さを有する。従って、基板上での配線インピーダンスは、図１１に示す本発明の構成のほうが図５に示す本発明に関連する技術よりも低くなる。
【００４９】
また、図１１に示す本発明の構成の場合、［５’］第１の電源用追加配線層１０ｄもベタパターンであるためインピーダンスは、ベタパターンでない基板配線パターンよりも低い。さらに、図１１に示す本発明の構成の場合、［３’］接続ランド３０Ｌ1dと［５’］第１の電源用追加配線層１０ｄとが［４’］複数のボンディングワイヤ６で接続されている。すなわち、ボンディングワイヤを複数本とすることで、１本のボンディングワイヤに比べて低インピーダンスである。
【００５０】
図５に示す構成の場合、外部端子２０４と電極パッド２２０とは半導体チップ２０１を迂回するようにして結線されている。一方、図１１の構成の場合、半導体チップ１上の所定の導電領域である第１の電源用追加配線層１０ｄを経由するため、データ出力回路を除くその他の回路には、直線的な電流経路である第１の経路Ｒ１で第１の電源電位及び第１のグランド電位が供給されることとなる。つまり、本発明の場合、外部端子４から電極パッド２０までの導体の距離が本発明に関連する技術よりも短くなっている。このため、本発明は、本発明に関連する技術よりも低インピーダンスで外部端子と電極パッドの間を接続することが可能となる。
【００５１】
次に、図１２及び図１３を用いて、ＤＱ系信号配線と、第２の電源用配線及び第２のグランド用配線の配置関係について説明する。なお、図１２では、簡単のため第２の電源配線４０Ｃ2dと第２のグランド配線４０Ｃ2sとをひとつにまとめて描いている。また、図１３も同様に、第２の電源配線２４０Ｃ2dと第２のグランド配線２４０Ｃ2sとをひとつにまとめて描いている。
【００５２】
図１２に示す本実施形態の構成においては、データ出力回路には、データ出力回路から配線基板２に出力されるデータ信号の帰還電流経路を形成する第２の経路Ｒ２で配線基板２から第２の電源電位又は第２のグランド電位が供給される。つまり、本実施形態は、第２の電源配線４０Ｃ2d、第２のグランド配線４０Ｃ2sからなる第２の経路Ｒ２がＤＱ系信号配線４０ＣDQと隣接して同じ方向に引き出すように配線されているため、実効インダクタンスを低減化することができる。
【００５３】
これに対して、特許文献１では、任意の電源用配線及びグランド用配線を追加配線層で引き廻している。このことは、本発明において、図１３に示すように、第２の電源配線２４０Ｃ2dと第２のグランド配線２４０Ｃ2sを、本発明の第１の電源配線４０Ｃ1d及び第１のグランド配線４０Ｃ1sと同じように第１の電源用追加配線層１０ｄ及び第１のグランド用追加配線層１０ｓを用いて引き廻すことに相当する。つまり、図１３に示す構成では、ＤＱ系信号配線２４０ＣDQに対して第２の電源配線２４０Ｃ2dおよび第２のグランド配線２４０Ｃ2sは、離れた位置に設けられることとなり、互いに隣接していないこととなる。
【００５４】
ここで、図１２に示す本発明の構成と、図１３に示す構成とについて、実効インダクタンス値をシミュレーションにより算出した。図１２に示す構成では、実効インダクタンス値を、図１３に示す構成に比べて約１／４に低減可能であるとの結果を得た。つまり、図１２に示す構成は、リターンパスである第２の経路Ｒ２が、ＤＱ系信号配線４０ＣDQと隣接して配線されているので、電圧の降下やノイズ増大を抑制することができ、よって、信号伝送の高速化が可能となる。
【００５５】
また、第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sは、いずれもがＤＱ系信号配線４０ＣDQと近接して配置されることが好ましい。このように互いに近接して配置することで、第２の電源配線４０Ｃ2d及び第２のグランド配線４０Ｃ2sとＤＱ系信号配線４０ＣDQとの相互インダクタンスを大きくすることができる。その結果、ＤＱ系信号配線４０ＣDQの実効インダクタンスの値がさらに低減することで低ノイズ化され、よって信号伝送の更なる高速動作が可能となる。
【００５６】
次に、図１４及び図１５を用いて所定のＤＱ系信号配線と所定の第２のグランド用配線との関係を説明する。
【００５７】
本発明では、第２の電源・グランド系（ＶＤＤＱ・ＶＳＳＱ）を、出力データ信号と並走して半導体チップから引き出す構成としている。このことにより、第２の電源・グランド系を追加配線層を用いて引き廻す場合（図１３に示すような構成）に比べ、配線基板上においても、図１４及び図１５に示すように、第２の電源・グランド系（ＶＤＤＱ・ＶＳＳＱ）の配線が出力データ信号の配線に近い位置を通るように配線基板を構成することができる。その結果、ＤＱ系信号線の実効インダクタンスの値がさらに低減し、よって信号伝送の更なる高速動作が可能となる。
［半導体装置の製造プロセス］
次に、本発明の半導体装置の製造プロセスについて、図１６〜図２０を参照して説明する。
【００５８】
図１６に示すように、ＣＡ系パッド列２０Ａ及びＤＱ系パッド列２０Ｑが形成された半導体チップ１をフェイスアップ（回路面が上）状態で配線基板２に実装する。
【００５９】
次に、図１７に示すように、半導体チップ１上に第１の電源用追加配線層１０ｄ及び第１のグランド用追加配線層１０ｓを形成する。なお、本実施形態では、半導体チップ１上に追加基板２ａを設け、この追加基板２ａ上にさらに追加基板２ｂを積層して設けている。そして、追加基板２ａの上面に第１のグランド用追加配線層１０ｓを形成し、追加基板２ｂ上に第１の電源用追加配線層１０ｄを形成する。
【００６０】
次に、図１８に示すように、第１の電源用パッド２０Ｑ1dと第１の電源用追加配線層１０ｄとをボンディングワイヤ６により接続する。また、第１のグランド用パッド２０Ｑ1sと第１のグランド用追加配線層１０ｓとをボンディングワイヤ６により接続する。
【００６１】
次に、図１９に示すように、第１の電源用追加配線層１０ｄの任意の箇所と配線基板２上の第１の電源用接続ランド３０Ｌ1dとを複数のボンディングワイヤ６により接続する。同様に、第１のグランド用追加配線層１０ｓの任意の箇所と配線基板２上の第１のグランド用接続ランド３０Ｌ1sとを複数のボンディングワイヤ６により接続する。
【００６２】
次に、図２０に示すように、ＤＱ系パッド列２０Ｑと、接続ランド３０（ＤＱ系信号用接続ランド３０ＬDQ、第２の電源用接続ランド３０Ｌ2d、第２のグランド用パッド３０Ｌ2sを含む）とをボンディングワイヤ６により接続する。同様に、ＣＡ系パッド列２０Ａと、接続ランド３０（ＣＡ系信号用接続ランド３０ＬCAを含む）とをボンディングワイヤ６により接続する。
【００６３】
最後に、配線基板２の半導体チップ１や追加配線層１０ｄ、１０ｓが積層されている側を封止樹脂５で封止（モールディング）し、配線基板２の封止樹脂５で封止されている側とは反対側の面に外部端子４となる半田ボール（例えば、Ｓｎ−Ａｇ−Ｃｕからなる）を形成する。これにより、図７のような本発明の半導体装置が完成する。
（第２の実施形態）
次に、図２２に本発明の他の実施形態に係る半導体装置の半導体チップ周辺部概略図を示す。また、図２３に、図２２に示す半導体装置の縦断面図を示す。
【００６４】
図６及び図７等に示した第１の実施形態に係る半導体装置は、半導体チップ１上に追加基板２ａを設け、この追加基板２ａ上にさらに追加基板２ｂを積層して設けられている構成であった。そして、追加基板２ａの上面に第１のグランド用追加配線層１０ｓが形成され、追加基板２ｂ上に第１の電源用追加配線層１０ｄが形成されている構成であった。つまり、第１の実施形態に係る半導体装置は、積層された２枚の追加基板のそれぞれに追加配線層が形成された構成を有するものであった。
【００６５】
これに対して、図２２及び図２３に示す構成は、１枚の追加基板２ａの上面に第１のグランド用追加配線層１０ｓ及び第１の電源用追加配線層１０ｄが並べて形成された構成となっている。つまり、第１のグランド用追加配線層１０ｓ及び第１の電源用追加配線層１０ｄは、半導体チップ１上の同一面上に配置されている。第１のグランド用追加配線層１０ｓは、第１のグランド用接続ランド３０Ｌ1sに近い側に形成され、第１の電源用追加配線層１０ｄは、第１の電源用接続ランド３０Ｌ1dに近い側に形成されている。なお、これ以外の構成は第１の実施形態に係る半導体装置と同様であるため詳細の説明は省略するものとする。
【００６６】
上記では、半導体装置として、ＤＲＡＭを例に説明したが、本発明はこれに限定されるものではない。例えば、データ出力回路とその他の回路とに各々別電源が供給されるようなロジック回路についても発明を適用できる。
【符号の説明】
【００６７】
１    半導体チップ
１ａ    パッケージ外形
２    配線基板
２ａ  追加基板
２ｂ  追加基板
２ｃ  追加基板（多層基板）
３    ビア
４    外部端子
５    封止樹脂
６    ボンディングワイヤ
７ａ    データ出力用回路
７ｂ    データ出力用回路を除く他の回路
１０ｄ    第１の電源用追加配線層
１０ｓ    第１のグランド用追加配線層
２０    電極パッド
２０Ｐ    パッド列
２０Ａ    ＣＡ系パッド列
２０ＡCA    ＣＡ系信号用パッド
２０Ａ1d    第１の電源用パッド
２０Ａ1s    第１のグランド用パッド
２０Ｑ    ＤＱ系パッド列
２０ＱDQ    ＤＱ系信号用パッド
２０Ｑ1d    第１の電源用パッド
２０Ｑ1s    第１のグランド用パッド
２０Ｑ2d    第２の電源用パッド
２０Ｑ2s    第２のグランド用パッド
３０    接続ランド
３０ＬCA    ＣＡ系信号用接続ランド
３０ＬDQ    ＤＱ系信号用接続ランド
３０Ｌ1d    第１の電源用接続ランド
３０Ｌ1s    第１のグランド用接続ランド
３０Ｌ2d    第２の電源用接続ランド
３０Ｌ2s    第２のグランド用パッド
４０ＣCA    ＣＡ系信号配線
４０ＣDQ    ＤＱ系信号配線
４０Ｃ1d    第１の電源配線
４０Ｃ1s    第１のグランド配線
４０Ｃ2d    第２の電源配線
４０Ｃ2s    第２のグランド配線
４０Ｐ    配線パターン
４０Ｗ    信号配線
Ｒ１    第１の経路
Ｒ２    第２の経路
【図１】
2010192680.tif 000003
【図２】
2010192680.tif 000004
【図３】
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【図４】
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【図５】
2010192680.tif 000007
【図６】
2010192680.tif 000008
【図７】
2010192680.tif 000009
【図８】
2010192680.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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