(57)【要約】【課題】より適切にキャッシュを有効活用することを実現できる制御装置を提供すること。【解決手段】本発明による制御装置１は、ソフトを記憶する主記憶手段３と、中央演算処理手段が含むコア９と、コア９に対応して、上記ソフトの一部を記憶する二の副記憶手段４、５と、を含み、上記ソフトが、高速処理が必要なソフトであるか否かを判定する要否判定手段６を含み、要否判定手段６により高速処理が必要と判定されたソフトを上記副記憶手段４、５が記憶することを特徴とする。【選択図】図１
2010170272.tif 000002
【特許請求の範囲】
【請求項１】
ソフトを記憶する主記憶手段と、中央演算処理手段が含むコアと、前記コアに対応して、前記ソフトの一部を記憶する二の副記憶手段と、を含み、前記ソフトが、高速処理が必要なソフトであるか否かを判定する要否判定手段を含み、前記要否判定手段により高速処理が必要と判定された前記ソフトを前記副記憶手段が記憶することを特徴とする制御装置。
【請求項２】
前記ソフトに基づく制御の制御モードの遷移を予測する遷移予測手段を含み、前記遷移予測手段により予測された前記遷移に基づいて、前記二の副記憶手段が前記ソフトを分担し記憶することを特徴とする請求項１に記載の制御装置。
【請求項３】
前記コアが処理高負荷であるか否かを判定する処理判定手段を含み、前記処理判定手段が前記コアは処理高負荷であると判定する場合に、前記要否判定手段が高速処理は不要であると判定した前記ソフトを、前記二の副記憶手段のうち一の副記憶手段が分担し記憶することを特徴とする請求項１又は２に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、乗用車、トラック、バス等の車両に適用して好適なＥＣＵ（Electronic  Control  Unit）等の制御装置に関する。
【背景技術】
【０００２】
近年の車両においては、車両における様々な制御を実現するために、車載機器に関する種々の制御情報を検出するセンサ、これらの種々の制御情報を用いて車載機器を制御する制御装置としてＥＣＵを備えている。これらのＥＣＵの相互間はＣＡＮ（Controller  Area  Network）等の通信規格により接続されて相互に必要な情報を授受している。車載機器は、例えばガソリン車であれば、エンジン、トランスミッション等を含み、ハイブリッド車つまりＨＶ車であれば、エンジン、モータ、発電機、インバータ、動力分割機構等を含む。
【０００３】
このようなＥＣＵにおいては、汎用のパーソナルコンピュータやワークステーションと同様に、ＣＰＵ（Central  Processing  Unit）の備えるコアの高速化すなわち高クロック化の進歩に比して、主メモリすなわちＲＯＭ（Read  Only  Memory）の高速化が遅れており、処理性能をＣＰＵのコアの高速化に即して高めることが難しいという問題が生じる。このため、例えば特許文献１に記載されているように、使用する頻度の高いプログラムのコードのみを、高速で小容量のキャッシュにリロードして動的に配置することが行われている。
【０００４】
ここで、特許文献１に記載の制御装置においては、プログラムのコードのうち高速処理が必要な処理と、高速処理が不要な処理とを相互に区別することなく、キャッシュにリロードすることが行われる。このことに起因して、コアがキャッシュにアクセスして高速処理が必要なプログラムのコードを読み込む読込動作を行った場合に、キャッシュに要求対象となるプログラムのコードが存在しないキャッシュミスが発生して、キャッシュからＲＯＭにリロード要求を行うことが発生する。また、制御として処理内容が変化する遷移が発生する場合には、それまで未実施であったプログラムのコードが実行されるため、その時点で全てキャッシュミスが発生し、リロードが発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０５−０２８０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このように特許文献１に記載の制御装置においては、実行したいプログラムがキャッシュ上にない、すなわち、キャッシュミスが発生する都度、ＲＯＭからキャッシュにリロードする必要が生じるため、遅延時間が増大して処理に必要な実行時間が増大し、コアの処理時間の増大を招くという問題が生じ、実行時間のばらつきも増大するという問題も生じることとなり、より適切にキャッシュを有効活用することが実現できていないという課題が生じていた。
【０００７】
本発明は、上記課題に鑑み、より適切にキャッシュを有効活用することを実現できる制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の問題を解決するため、本発明に係る制御装置は、
ソフトを記憶する主記憶手段と、
中央演算処理手段が含むコアと、
前記コアに対応して、前記ソフトの一部を記憶する二の副記憶手段と、
を含み、
前記ソフトが、高速処理が必要なソフトであるか否かを判定する要否判定手段を含み、
前記要否判定手段により高速処理が必要と判定された前記ソフトを前記副記憶手段が記憶すること、
を特徴とする。
【０００９】
なお、前記主記憶手段とは典型的には主メモリつまりＲＯＭであり、前記副記憶手段とは典型的にはキャッシュ又はキャッシュを構成する管理単位であるキャッシュバンクであり、前記中央演算処理手段とは典型的にはＣＰＵであり、前記要否判定手段とは典型的にはアドレス判断回路により構成される。
【００１０】
また、前記ソフトとは、個々のプログラムを構成するコードの全体又は一部の集合を示す。例えば前記制御装置を適用する車両がＨＶ車であれば、モータ用、発電機用、共通用のプログラムのコードが正弦波モード、過変調モード、矩形波モードのそれぞれの制御モード毎に存在する。
【００１１】
本発明に係わる前記制御装置によれば、前記要否判定手段により高速処理が必要であると判定された前記ソフトのみを、前記副記憶手段が前記主記憶手段からリロードして記憶するので、前記ソフトのうち不要な部分をリロードすることを回避して、前記副記憶手段の記憶容量を超えた部分が発生することを防止し、前記リロードに供する前記ソフトの容量を予め絞り込んで、前記リロードに要する処理時間を短縮することができる。
【００１２】
このため、前記コアが前記副記憶手段に前記主記憶手段からあらかじめリロードされている前記ソフトつまりプログラムのコードを読み込むために前記副記憶手段にアクセスして、読込動作の対象となる前記ソフトが存在しないキャッシュミスが発生する度合を減少することができる。また、前記コアの前記副記憶手段に対するアクセスを高速化し、処理時間を高速化することができる。
【００１３】
さらに、前記制御装置は、
前記ソフトに基づく制御の制御モードの遷移を予測する遷移予測手段を含み、
前記遷移予測手段により予測された前記遷移に基づいて、前記二の副記憶手段が前記ソフトを分担し記憶する、
ことを特徴とすることが好ましい。
【００１４】
なお、前記遷移予測手段は、例えばキャッシュ切替え判断回路により構成する。また、前述した正弦波モード、過変調モード、矩形波モードにおいては、矩形波モードが前記処理高負荷である制御モードに該当する。
【００１５】
前記制御装置によれば、前記制御モードの遷移を予め予測した上で、前記遷移に基づいて前記遷移後の前記制御モードを実現する前記ソフトを、前記二の副記憶手段が前記主記憶手段よりリロードして分担して記憶することができる。これにより、前記遷移が実際に発生した時点において、前記遷移後の制御モードを実現する前記ソフトが前記副記憶手段に確実に存在することとなるので、前記キャッシュミスを防止して、前記遷移後における最初のタイミングの前記キャッシュミスを防止することができる。
【００１６】
なお、前記遷移に基づいて前記ソフトを分担して記憶するより具体的な形態としては、前記遷移前の制御モードを実行している期間中は、前記二の副記憶手段の一方に、前記遷移後の制御モードを実行するための前記ソフトの前半をリロードして記憶させ、前記遷移後の制御モードを実行するための前記ソフトの前半を前記コアが実行している期間中は、前記二の副記憶手段の他方に、前記遷移後の制御モードを実行するための前記ソフトの後半をリロードして記憶させることとすることができる。ここで、前記副記憶手段の一方又は他方の選択及び切換も、前記キャッシュ切替え判断回路により実行される。これにより、前記副記憶手段の双方を有効に活用することができる。
【００１７】
さらに、前記制御装置は、
前記コアが処理高負荷であるか否かを判定する処理判定手段を含み、
前記処理判定手段が前記コアは処理高負荷であると判定する場合に、前記要否判定手段が高速処理は不要であると判定した前記ソフトを、前記二の副記憶手段のうち一の副記憶手段が分担し記憶する、
ことを特徴とすることが好ましい。
【００１８】
なお、前記高速処理が不要であると判定される前記ソフトとは、例えば、ダイアグチェックやスリープオンオフ等の定期的な定期周期処理を実行するプログラムを示す。
【００１９】
前記制御装置によれば、前記要否判定手段が高速処理は必要でなく不要であると判定した前記ソフトについても、前記コアに対して前記主記憶手段よりも近接した領域に配置される前記副記憶手段にリロードされることとなるので、前記コアが前記副記憶手段に前記ソフトを要求した場合のアクセスを高速化し、処理時間を高速化して、処理性能を高めることができる。
【発明の効果】
【００２０】
本発明によれば、より適切にキャッシュを有効活用することを実現できる制御装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る制御装置の一実施形態を示すブロック図である。
【図２】本発明に係る制御装置の一実施形態が使用するマップを示す模式図である。
【図３】本発明に係る制御装置の一実施形態におけるリロード形態を示す模式図である。
【図４】本発明に係る制御装置の一実施形態におけるリロード形態を示す模式図である。
【図５】本発明に係る制御装置の一実施形態の制御内容を示すフローチャートである。
【発明を実施するための形態】
【実施例】
【００２２】
以下、本発明を実施するための形態について、添付図面を参照しながら説明する。図１は、本発明に係わる車両制御装置の一実施形態を機能ブロック的に示す模式図である。図２は、本発明に係わる車両制御装置の一実施形態が用いるＮＴマップ（回転数ＮとトルクＴの関係）を示す模式図である。図３は、本発明に係わる車両制御装置の一実施形態における副記憶手段のリロード形態を示す模式図である。図４は、本発明に係わる車両制御装置の一実施形態における副記憶手段のリロード形態を示す模式図である。
【００２３】
本実施例の車両制御装置（１）は、マイクロコンピュータ（２）と、ＲＯＭ（３）と、キャッシュバンクＡ（４）と、キャッシュバンクＢ（５）と、アドレス判断回路（６）と、キャッシュ切替え判断回路（７）と、ＲＡＭ（８）と、ＣＰＵコア（９）と、現回転数モニタ回路（１０）と、周辺ＩＯ（１１）と、モータ（１２）と、ＨＶ−ＥＣＵ（１３）とを含む。図１における白抜きの矢印及び実線の矢印は、上述した構成要素間を相互に接続するデータバス又は配線を示す。
【００２４】
ここで、車両制御装置（１）は本発明の制御装置を構成する。ＲＯＭ（３）は主記憶手段を構成する。ＣＰＵコア（９）はコアを構成し、キャッシュバンクＡ（４）と、キャッシュバンクＢ（５）はともにキャッシュすなわち副記憶手段を構成する。ＣＰＵコア（９）とキャッシュバンクＡ（４）とキャッシュバンクＢ（５）と周辺ＩＯ（１１）で中央演算処理手段を構成する。
【００２５】
アドレス判断回路（６）と、キャッシュ切替え判断回路（７）と、現回転数モニタ回路（１０）は、マイクロコンピュータ（２）が所定のプログラムを実行することにより実現される機能ブロックであり、アドレス判断回路（６）は、要否判定手段を構成し、キャッシュ切替え判断回路（７）は、遷移予測手段と、処理判定手段を構成する。
【００２６】
ＲＯＭ（３）は、モータ（１２）を制御するための、正弦波モード、過変調モード、矩形波モード、定期周期処理を実行するプログラムがそれぞれ、コンパイル時においてプログラム毎に割り当てられたアドレスを有するメモリ領域に分割してロードされる。
【００２７】
キャッシュ切替え判断回路（７）はモータ（１２）を制御する図示しないインバータが備える電流計と電圧計からモータ電流と、システム電圧を取得して、現回転数モニタ回路（１０）は、モータ（１２）が備える図示しないレゾルバからレゾルバ角情報を取得して、現回転数を演算してキャッシュ切替え判断回路（７）に出力する。
【００２８】
キャッシュ切替え判断回路（７）は、システム電圧、モータ電流と、ＨＶ−ＥＣＵ（１３）から取得した目標トルク、目標回転数と、現回転数モニタ回路（１０）から取得した現回転数と、図２に示すＮＴマップを元に、モータ（１２）の制御モードを判断し、制御モードの遷移を予測する。
【００２９】
アドレス判断回路（６）が、ＣＰＵコア（９）が処理したいプログラムのアドレスを取得して、高速処理必要な処理であるか否かと、高速処理不要な処理か否かを判定し、ＣＰＵコア（９）が処理したいプログラムが高速処理不要な処理であると判定される場合には、ＣＰＵコア（９）はＲＯＭ（３）に直接アクセスして、該当するプログラムを読み込み、実行する。
【００３０】
ＣＰＵコア（９）が処理したいプログラムについて高速処理が必要な処理であると、アドレス判断回路（６）が判定する場合には、ＣＰＵコア（９）はキャッシュバンクＡ（４）及びキャッシュバンクＢ（５）にアクセスして読込動作を実行して、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）にプログラムがない場合にはキャッシュミスとなり、該当するプログラムをＲＯＭ（３）よりリロードした上で、再度読込動作を実行して、ＣＰＵコア（９）はプログラムを実行する。この場合において、各制御モード用のプログラムの容量を、キャッシュバンクＡ（４）及びキャッシュバンクＢの記憶容量の合計値以内とすることにより、同一の制御モードで動作している状態であれば、制御モードを実行するプログラムの全てがキャッシュバンクＡ（４）及びキャッシュバンクＢ（５）上に載置されることとなり、キャッシュミスは発生しない。
【００３１】
キャッシュ切替え判断回路（７）は、制御モードの遷移を予測し、予測した遷移前の制御モードをＣＰＵコア（９）が実行している期間中、すなわち図３で示す状態Ｃ１及びＣ２の後半のＣ２において、キャッシュバンクＡ（４）に、遷移後の制御モードを実行するためのプログラムの前半をリロードするようにＲＯＭ（３）に指令してリロードされたプログラムをキャッシュバンクＡ（４）に記憶させる。
【００３２】
図３で示す状態Ｃ３において、つまり、遷移後の制御モードを実行するためのソフトの前半をＣＰＵコア（９）が実行している期間中は、キャッシュバンクＢ（５）に、遷移後の制御モードを実行するためのソフトの後半をリロードして記憶させるようにＲＯＭ（３）に指令を出力する。ＣＰＵコア（９）から実行したいプログラムのアドレスを取得したアドレス判断回路（６）は、キャッシュ切替え判断回路（７）から通知されたキャッシュバンクＡ（４）及びキャッシュバンクＢ（５）の内容情報に基づいて、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）のいずれにアクセスするかを判断して読み込む。図３で示す状態Ｃ４においては、状態Ｃ３において予めリロードされて記憶された過変調モードのプログラムをＣＰＵコア（９）が実行する。
【００３３】
アドレス判断回路（６）は、回転数及び制御モードの状態から処理高負荷である、すなわち矩形波モードであって高回転数であると、キャッシュ切替え判断回路（７）が判定し判断した場合であって、ＣＰＵコア（９）から高速処理不要な処理のプログラムのアドレスの要求があった場合に、二つのキャッシュの片バンク、ここでは、図４の状態Ｃ５に示すように、矩形波モードを実行するための後半のプログラムが記憶されているキャッシュバンクＡ（４）を、状態Ｃ６において、高速処理不要な処理用に割り当てて、キャッシュミスを発生させて、ＲＯＭ（３）から高速処理不要な定期周期処理を実行するプログラムをリロードして記憶させる。
【００３４】
図４に示す状態Ｃ６において、高速処理必要な処理が新たに発生して、状態Ｃ７に移行した場合には、キャッシュバンクＡ（４）に記憶されたプログラムに基づいて矩形波モードの前半の処理を実行するとともに、キャッシュバンクＢ（５）に矩形波モードのプログラムの後半をリロードする。図４に示す状態Ｃ８において、状態Ｃ７において予めリロードされて記憶された矩形波モードのプログラムの後半をＣＰＵコア（９）が実行する。
【００３５】
以下に以上述べた本実施例の車両制御装置（１）の制御内容を、フローチャートを用いて説明する。図５は、本発明に係わる車両制御装置（１）の制御内容を示すフローチャートである。
【００３６】
図５に示すように、ステップＳ１において、ＣＰＵコア（９）が処理したいプログラムのアドレスをキャッシュ切替え判断回路（７）は、ＣＰＵコア（９）の制御モードが、図２に示した正弦波モード、過変調モード、矩形波モードのいずれであるかを判断し、ステップＳ２において、アドレス判断回路（６）は、実行されているプログラムのアドレスからＣＰＵコア（９）が矩形波モードであり高回転数であって処理高負荷であるか否かを判定し、肯定である場合にはステップＳ３にすすみ、否定である場合には、ステップＳ１２にすすむ。
【００３７】
ステップＳ３において、キャッシュ切替え判断回路（７）は、回転数及び制御モードの状態から処理高負荷時であるか否かを判定して、否定と判定される場合にはステップＳ４にすすみ、肯定と判定される場合にはステップＳ１３にすすむ。
【００３８】
ステップＳ４において、目標トルクと、目標回転数、現回転数、モータ電流、システム電圧がキャッシュ切替え判断回路（７）に入力され、ステップＳ５において、キャッシュ切替え判断回路（７）は、目標トルク、目標回転数、現回転数、モータ電流、システム電圧と、図２に示すＮＴマップに基づいて、制御モードの遷移が発生するか否かを判定し、肯定である場合にはステップＳ６にすすみ、否定である場合にはステップＳ１１にすすむ。
【００３９】
ステップＳ６において、キャッシュ切替え判断回路（７）は、主メモリすなわちＲＯＭ（３）に遷移後の制御モードを実行するためのプログラムをキャッシュバンクＡ（４）及びキャッシュバンクＢ（５）にリロードするための指示を出力してステップＳ７にすすむ。
【００４０】
ステップＳ７において、キャッシュ切替え判断回路（７）は、ＣＰＵコア（９）が遷移前の制御モードのプログラムの前半の処理が終了したか否かを判定し、肯定である場合にはステップＳ８にすすみ、否定である場合には、ステップＳ７の手前に戻って、ステップＳ７の処理を再度実行する。
【００４１】
ステップＳ８において、キャッシュバンクＡ（４）は、遷移後の制御モードを実行するためのプログラムの前半をリロードして、ステップＳ９にすすみ、ステップＳ９において、キャッシュ切替え判断回路（７）は、ＣＰＵコア（９）が遷移前の制御モードのプログラムの後半の処理が終了したか否かを判定し、肯定である場合にはステップＳ１０にすすみ、否定である場合には、ステップＳ９の手前に戻って、ステップＳ９の処理を再度実行する。
【００４２】
ステップＳ１０において、キャッシュバンクＢ（５）は、遷移後の制御モードを実行するためのプログラムの後半をリロードして、ステップＳ１１にすすみ、ステップＳ１１において、ＣＰＵコア（９）は、キャッシュバンクＢ（５）上のプログラムを使用して、遷移後の制御モードのプログラムの処理を実行する。
【００４３】
ステップＳ２において否定と判定された後は、ステップＳ１２にすすんで、ステップＳ１２において、キャッシュ切替え判断回路（７）は、回転数及び制御モードの状態から処理高負荷時であるか否かを判定して、否定と判定される場合にはステップＳ１４にすすみ、肯定と判定される場合にはステップＳ１５にすすむ。
【００４４】
ステップＳ３において肯定と判定された後は、ステップＳ１３にすすんで、キャッシュバンクＢ（５）は、矩形波モードを実行するためのプログラムの後半をリロードして、ステップＳ１１にすすみ、ステップＳ１１において、ＣＰＵコア（９）は、キャッシュバンクＢ（５）上の矩形波モードを実行するためのプログラムを使用して、処理を実行する。
【００４５】
ステップＳ１４において、ＣＰＵコア（９）は、主メモリすなわちＲＯＭ（３）より直接、高速処理不要な処理のプログラムを実行する。
【００４６】
ステップＳ１５において、アドレス判断回路（６）は、キャッシュバンクＢ（５）を高速処理が不要な処理用に割り当てて、ステップＳ１６にすすみ、ステップ１６において、キャッシュバンクＢ（５）においてキャッシュミスが発生し、主メモリすなわちＲＯＭ（３）上の高速処理不要な処理であるプログラムが記憶された領域から、高速処理が不要な処理であるプログラムをキャッシュバンクＢ（５）にリロードする。
【００４７】
ステップＳ１７において、ＣＰＵコア（９）は、キャッシュバンクＢ（５）上の高速処理不要な処理のプログラムを実行する。
【００４８】
これらの制御内容により実現される本実施例の車両制御装置（１）によれば、以下のような作用効果を得ることができる。すなわち、アドレス判断回路（６）により高速処理が必要であると判定されたプログラムのみを、キャッシュバンクＡ（４）又はキャッシュバンクＢ（５）がＲＯＭ（３）からリロードして記憶するので、プログラムのうち不要なプログラムをリロードすることを回避して、キャッシュバンクＡ（４）又はキャッシュバンクＢ（５）の記憶容量を超えたプログラムがリロードされることを防止して、リロードされるプログラムの容量を予め絞り込んで、リロードに必要となる処理時間を短縮することができる。
【００４９】
つまり、ＣＰＵコア（９）がキャッシュバンクＡ（４）又はキャッシュバンクＢ（５）にＲＯＭ（３）からあらかじめリロードされているプログラムのコードを読み込むためにアクセスして、読込動作の対象となるプログラムが存在しないキャッシュミスが発生する度合を減少することができる。このようにキャッシュミスを減少することにより、ＣＰＵコア（９）のキャッシュバンクＡ（４）及びキャッシュバンクＢ（５）に対するアクセスを高速化し、処理時間を高速化することができる。
【００５０】
さらに本実施例の車両制御装置１においては、キャッシュ切替え判断回路（７）がプログラムに基づく制御の制御モードの遷移を予測し、予測された遷移に基づいて、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）がプログラムを分担し記憶することとしているので、制御モードの遷移を予め予測した上で、遷移に基づいて遷移後の制御モードを実現するプログラムを、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）がＲＯＭ（３）よりリロードして分担して記憶することができる。これにより、遷移が実際に発生した時点において、遷移後の制御モードを実現するプログラムがキャッシュバンクＡ（４）及びキャッシュバンクＢ（５）に確実に存在することとなるので、キャッシュミスを防止するとともに、遷移後における最初のタイミングのキャッシュミスを防止することができる。
【００５１】
さらに、本実施例の車両制御装置１においては、遷移前の制御モードを実行している期間中は、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）の一方に、遷移後の制御モードを実行するためのプログラムの前半をリロードして記憶させ、遷移後の制御モードを実行するためのプログラムの前半をＣＰＵコア（９）が実行している期間中は、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）の他方に、遷移後の制御モードを実行するためのプログラムの後半をリロードして記憶させているので、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）の双方を有効に活用することができる。
【００５２】
さらに、本実施例の車両制御装置１においては、アドレス判断回路（６）が、ＣＰＵコア（９）が処理高負荷であるか否かを判定して、処理高負荷であると判定される場合に、キャッシュ切替え判断回路（７）が高速処理は不要であると判定したプログラムを、キャッシュバンクＡ（４）及びキャッシュバンクＢ（５）のうち一方が分担し記憶することとしているので、高速処理は必要でなく不要であると判定したプログラムについても、ＣＰＵコア（９）に対してＲＯＭ（３）よりも近接した領域に配置されるキャッシュバンクＡ（４）又はキャッシュバンクＢ（５）にリロードされることとなるので、ＣＰＵコア（９）がキャッシュバンクＡ（４）及びキャッシュバンクＢ（５）を要求した場合のアクセスを高速化し、処理時間を高速化して、処理性能を高めることができる。
【００５３】
以上本発明の好ましい実施例について詳細に説明したが、本発明は上述した実施例に制限されることなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形および置換を加えることができる。
【産業上の利用可能性】
【００５４】
本発明の制御装置によれば、複数のキャッシュをより適切に有効活用することを可能とすることができ、キャッシュの記憶容量を制限してコストダウンを図り、ＣＰＵの処理時間の短縮化と高速化を図ることができるので、乗用車、トラック、バス等の様々な車両に適用して有益なものである。
【符号の説明】
【００５５】
１      車両制御装置
２      マイクロコンピュータ
３      ＲＯＭ
４      キャッシュバンクＡ
５      キャッシュバンクＢ
６      アドレス判断回路
７      キャッシュ切換判断回路
８      ＲＡＭ
９      ＣＰＵコア
１０      現回転数モニタ回路
１１      周辺ＩＯ
１２      モータ
１３      ＨＶ−ＥＣＵ
【図１】
2010170272.tif 000003
【図２】
2010170272.tif 000004
【図３】
2010170272.tif 000005
【図４】
2010170272.tif 000006
【図５】
2010170272.tif 000007