(57)【要約】【課題】表示むらおよび消費電力を抑制し、かつ、高速駆動が可能な液晶パネルを提供する。【解決手段】少なくとも酸化物半導体により形成した活性層33cを備えたｎチャネル型の複数の画素駆動用ＴＦＴ33を備える。非酸化物半導体により形成した活性層45cを備えた複数の駆動回路用ＴＦＴ45を備える。活性層33cの欠陥密度のばらつきを抑制しかつ閾値電圧が相対的に低い画素駆動用ＴＦＴ33によって副画素を駆動するので、表示むらおよび消費電力を抑制できる。ドライバを電界効果移動度が高い非酸化物半導体によって形成した活性層45cを有する駆動回路用ＴＦＴ45により駆動できるので、高速駆動が可能になる。【選択図】図１
2010003910.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
少なくとも酸化物半導体により形成された駆動用活性層を備え、前記基板上に形成されたｎチャネル型の複数の画素駆動用薄膜トランジスタと、
非酸化物半導体により形成された回路用活性層を備え、前記基板上に形成された複数の駆動回路用薄膜トランジスタと、
前記各画素駆動用薄膜トランジスタによりそれぞれ駆動される複数の画素と、
少なくとも前記駆動回路用薄膜トランジスタにより駆動され、前記各画素駆動用薄膜トランジスタを駆動する駆動回路と
を具備したことを特徴とする表示素子。
【請求項２】
少なくとも酸化物半導体により形成された回路駆動用活性層を備え、前記基板上に形成されたｎチャネル型の回路駆動用薄膜トランジスタを具備し、
前記駆動回路は、前記駆動回路用薄膜トランジスタと前記回路駆動用薄膜トランジスタとにより駆動される
ことを特徴とする請求項１記載の表示素子。
【請求項３】
前記駆動回路用薄膜トランジスタは、トップゲート型のｐチャネル型薄膜トランジスタと、トップゲート型のｎチャネル型薄膜トランジスタとの少なくともいずれか一方である
ことを特徴とする請求項１記載の表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体により形成された活性層を備えたｎチャネル型の薄膜トランジスタを備えた表示素子に関する。
【背景技術】
【０００２】
近年、インターフェース回路やタイミング発生回路などの駆動回路をガラス基板上に集積化した、駆動回路一体型の表示素子が開発されている。
【０００３】
このような駆動回路として用いられる薄膜トランジスタにおいては、活性層として、例えばエキシマレーザにて溶融結晶化させた多結晶シリコン薄膜が用いられる。
【０００４】
しかしながら、エキシマレーザにて溶融結晶化させた多結晶シリコン膜は、レーザショットのエネルギのばらつきにより膜中の欠陥密度がばらつき、表示デバイスを作成した場合に、このばらつきが表示むらとして視認されるという問題がある。
【０００５】
一方、近年、ＩｎＧａＺｎＯなどの酸化物半導体を活性層として用いる薄膜トランジスタの研究が進められている。これら酸化物半導体は、局部的なばらつきが発生し難い（例えば、特許文献１参照。）。
【特許文献１】特開２００８−７２０１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、酸化物半導体は一般にｎチャネル型しか作成できないため、酸化物半導体により活性層を形成した薄膜トランジスタを駆動回路に適用した場合、片チャネルしか形成できないと、消費電力が大きくなるなどの問題がある。
【０００７】
また、酸化物半導体の電界効果移動度は１０cm2／Vs程度であるため、高速の駆動回路を形成することも容易でないという問題もある。
【０００８】
本発明は、このような点に鑑みなされたもので、表示むらおよび消費電力を抑制し、かつ、高速駆動が可能な表示素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基板と、少なくとも酸化物半導体により形成された駆動用活性層を備え、前記基板上に形成されたｎチャネル型の複数の画素駆動用薄膜トランジスタと、非酸化物半導体により形成された回路用活性層を備え、前記基板上に形成された複数の駆動回路用薄膜トランジスタと、前記各画素駆動用薄膜トランジスタによりそれぞれ駆動される複数の画素と、少なくとも前記駆動回路用薄膜トランジスタにより駆動され、前記各画素駆動用薄膜トランジスタを駆動する駆動回路とを具備したものである。
【００１０】
そして、基板上に、少なくとも酸化物半導体により形成された駆動用活性層を有し画素を駆動するｎチャネル型の画素駆動用薄膜トランジスタと、非酸化物半導体により形成された回路用活性層を有し駆動回路を駆動する駆動回路用薄膜トランジスタとを形成する。
【発明の効果】
【００１１】
本発明によれば、駆動用活性層の欠陥密度のばらつきが抑制されかつ閾値電圧が相対的に低い画素駆動用薄膜トランジスタによって画素を駆動するので、表示むらおよび消費電力を抑制でき、かつ、駆動回路を電界効果移動度が高い非酸化物半導体によって形成した第２活性層を有する駆動回路用薄膜トランジスタにより駆動できるので、高速駆動が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の第１の実施の形態の表示素子の構成を図面を参照して説明する。
【００１３】
図３において、11は表示素子としての液晶表示素子、すなわちＬＣＤ(Liquid Crystal Display)である液晶パネルであり、この液晶パネル11は、例えば図示しない面状光源装置であるバックライトからの面状光と変調透過させて画像を表示する透過型のものである。
【００１４】
そして、液晶パネル11は、例えばカラー表示が可能なアクティブマトリクス型のもので、基板装置としての第１基板であるアレイ基板16と第２基板である対向基板17とを、間隙保持部材である図示しないスペーサを介して互いに対向配置し、これら基板16，17間に光変調層である液晶層18を介在し、かつ、基板16，17のそれぞれに図示しない偏光板を取り付けて構成され、基板16，17が互いに接着部としてのシール部19にて貼り合わされて接着固定され、略中央部に、画像を表示させる画素である副画素SPがマトリクス状に形成された四角形状の表示領域20が形成されているとともに、この表示領域20の周囲に、額縁状の非表示領域である額縁部21が形成されている。
【００１５】
アレイ基板16は、図１および図２に示すように、例えば透光性を有する基板としての第１基板本体であるガラス基板25を有し、このガラス基板25の液晶層18側の主面上には、金属部材などの導電体により薄膜状に形成された複数の配線である走査線(ゲート配線)31と信号線(ソース配線)32とが互いに略直交するように格子状に配設されており、これら走査線31と信号線32とのそれぞれの交差位置に、スイッチング素子である画素駆動用の第１薄膜トランジスタである画素駆動用薄膜トランジスタ33(以下、画素駆動用ＴＦＴ33という)が設けられ、これらの上に液晶層18の液晶分子の配向用の図示しない配向膜が設けられている。また、走査線31は、駆動回路としての走査線駆動回路であるゲートドライバ36に電気的に接続されており、信号線32は、駆動回路としての信号線駆動回路であるソースドライバ37に電気的に接続されている。
【００１６】
画素駆動用ＴＦＴ33は、ボトムゲート型のｎチャネル型の薄膜トランジスタであり、ガラス基板25上に形成された酸化シリコン膜、あるいは窒化シリコン膜などの第１絶縁膜である層間絶縁膜41上に形成されたゲート電極33g上に酸化シリコン膜、あるいは窒化シリコン膜などの第２絶縁膜であるゲート絶縁膜42が形成され、このゲート絶縁膜42上に第１活性層としての駆動用活性層である活性層33cが形成され、この活性層33c上にソース電極33sおよびドレイン電極33dと、ゲート電極33gに自己整合される窒化シリコン膜などのチャネル保護膜であるエッチングストッパ層43とがそれぞれ形成され、これらソース電極33s、ドレイン電極33dおよびエッチングストッパ層43を覆って、酸化シリコン膜、あるいは窒化シリコン膜などの第３絶縁膜である保護絶縁膜44が形成されている。
【００１７】
ゲート電極33gは、走査線31の一部を突出させて形成されている。したがって、このゲート電極33gは、走査線31と電気的に接続されている。また、ソース電極33sは、信号線32と電気的に接続されている。さらに、ドレイン電極33dは、保護絶縁膜44上にＩＴＯなどの透明導電材料により形成された図示しない画素電極、および、補助容量Csと電気的に接続されている。そして、ソース電極33sとドレイン電極33dとは、同一の材料および同一の工程で同時に形成されている。
【００１８】
また、活性層33cは、酸化物半導体、例えばＩｎＧａＺｎＯ4をスパッタリングおよびエッチングして島状に形成されている。
【００１９】
そして、画素駆動用ＴＦＴ33は、ゲートドライバ36からの信号が走査線31を介してゲート電極33gに印加されることでスイッチング制御され、ソースドライバ37から信号線32を介して入力された信号に対応して画素電極に電圧を印加することで、副画素SPをそれぞれ独立して点灯／消灯させることが可能となっている。
【００２０】
ゲートドライバ36およびソースドライバ37は、ガラス基板25上に形成されデータ処理回路およびクロック生成回路などを備えた図示しないコントローラと電気的に接続されている。ここで、データ処理回路は、外部機器などから入力されたＲＧＢデータを処理して映像信号としてソースドライバ37へと出力するものであり、また、クロック生成回路は、各ドライバ36、37での動作タイミングを制御するクロック信号を生成して出力するものである。そして、ゲートドライバ36およびソースドライバ37は、駆動回路用の対をなす第２薄膜トランジスタとしての駆動回路用薄膜トランジスタ45(以下、駆動回路用ＴＦＴ45という)および第３薄膜トランジスタとしての回路駆動用薄膜トランジスタ46(以下、回路駆動用ＴＦＴ46という)を有している。
【００２１】
駆動回路用ＴＦＴ45は、トップゲート型のｐチャネル型の薄膜トランジスタであり、ガラス基板25上に第２活性層としての回路用活性層である活性層45cが形成され、この活性層45cが層間絶縁膜41により覆われ、この層間絶縁膜41上にゲート電極45gが形成され、このゲート電極45gを覆うゲート絶縁膜42上にソース電極45sおよびドレイン電極45dが形成され、これらソース電極45sおよびドレイン電極45dが、それぞれコンタクトホール48，49を介して活性層45cに電気的に接続され、かつ、これらソース電極45sおよびドレイン電極45dが保護絶縁膜44により覆われている。
【００２２】
活性層45cは、非酸化物半導体である多結晶シリコン、すなわちポリシリコン(ｐ−Ｓｉ)により島状に形成されている。そして、この活性層45cには、ソース電極45sと電気的に接続されるソース領域45csが一側に形成され、ドレイン電極45dと電気的に接続されるドレイン領域45cdが他側に形成されている。
【００２３】
ゲート電極45gは、画素駆動用ＴＦＴ33のゲート電極33gと同一の材料および同一の工程で同時に形成されるものである。
【００２４】
ソース電極45sおよびドレイン電極45dは、それぞれ画素駆動用ＴＦＴ33のソース電極33sおよびドレイン電極33dと同一の材料および同一の工程で同時に形成されるものである。
【００２５】
また、回路駆動用ＴＦＴ46は、画素駆動用ＴＦＴ33と同様の構成を有するボトムゲート型のｎチャネル型の薄膜トランジスタである。したがって、回路駆動用ＴＦＴ46は、層間絶縁膜41上にゲート電極46gが形成され、このゲート電極46gを覆うゲート絶縁膜42上に第３活性層としての回路駆動用活性層である活性層46cが形成され、この活性層46c上にソース電極46sおよびドレイン電極46dと、ゲート電極46gに自己整合される窒化シリコン膜などのチャネル保護膜であるエッチングストッパ層50とがそれぞれ形成され、これらソース電極46s、ドレイン電極46dおよびエッチングストッパ層50が保護絶縁膜44に覆われている。
【００２６】
ゲート電極46gは、画素駆動用ＴＦＴ33のゲート電極33gと同一の材料および同一の工程で同時に形成されるものである。また、ソース電極46sとドレイン電極46dとは、画素駆動用ＴＦＴ33のソース電極33sおよびドレイン電極33dと同一の材料および同一の工程で同時に形成されている。
【００２７】
また、活性層46cは、酸化物半導体、例えばＩｎＧａＺｎＯ4をスパッタリングおよびエッチングして島状に形成されている。なお、この活性層46cは、画素駆動用ＴＦＴ33の活性層33cと同一の材料および同一の工程で同時に形成されるものである。
【００２８】
そして、ＴＦＴ45，46は、例えば互いにゲート電極45g，46gが電気的に接続され、ドレイン電極45dとソース電極46s、あるいはドレイン電極46dとソース電極45sが電気的に接続されることにより、ＣＭＯＳ状の相補型スイッチング回路を形成している。
【００２９】
コンタクトホール48，49は、例えばエッチングなどによりゲート絶縁膜42および層間絶縁膜41を貫通して形成されている。
【００３０】
補助容量Csは、液晶層18の液晶容量と電気的に並列となっており、電位を再配分して画素電極に印加される電圧を決定するためのもので、一方の電極が画素駆動用ＴＦＴ33のゲート電極33gと同一の材料により同一の工程で同時に形成され、かつ、他方の電極が画素駆動用ＴＦＴ33のドレイン電極33dと同一の材料により同一の工程で同時に形成され、この他方の電極が画素駆動用ＴＦＴ33のドレイン電極33dに電気的に接続されている。
【００３１】
また、図３に示すように、対向基板17は、透光性を有する第２基板本体であるガラス基板55を有し、このガラス基板55上に、図示しないカラーフィルタ層、対向電極および配向膜などが順次積層されている。
【００３２】
カラーフィルタ層は、例えばＲＧＢ３原色に対応して合成樹脂などによりそれぞれ副画素SP毎に薄膜状に形成され、平面視で例えばストライプ状をなしている。なお、このカラーフィルタ層は、アレイ基板16側に形成してもよい。
【００３３】
対向電極は、表示領域20の画素電極に対応する位置にて、例えばＩＴＯなどの透明導電材料により、スパッタリング法などで形成されている。
【００３４】
また、液晶層18は、所定の液晶材料により形成された光変調層である。
【００３５】
さらに、シール部19は、所定の接着剤などにより、表示領域20を囲む枠状(額縁状)に形成されている。
【００３６】
次に、上記第１の実施の形態の製造方法を説明する。
【００３７】
アレイ基板16の製造に際しては、まず、図示しないアンダコート層などを形成したガラス基板25上に、図４に示すように、例えばＣＶＤ(Chemical Vapor Deposition)法などによりアモルファスシリコン(ａ−Ｓｉ)膜を成膜し(アモルファスシリコン膜形成工程)、所定温度で所定時間アニールした(アニール工程)後、このアモルファスシリコン膜を、例えばエキシマレーザアニール(ＥＬＡ)法により溶融結晶化してポリシリコン膜PSとし、フォトエッチングなどにより所定の形状にパターニングする(ポリシリコン膜形成工程)。このとき、補助容量Csの一方の電極も同一の材料で同時に形成する。
【００３８】
次いで、図５に示すように、例えばＣＶＤ法によりポリシリコン膜PSを覆って、層間絶縁膜41を形成する(層間絶縁膜形成工程)。
【００３９】
この後、図６に示すように、層間絶縁膜41上に、図示しないタンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜などを被着し、フォトエッチング法などにより所定の形状にパターニングすることで、走査線31などとともに各ゲート電極33g，45g，46gを形成し(ゲート電極形成工程)、不純物が注入されないように塗布したレジストなどにより一部をマスクして、例えばボロンをドーピングすることで、活性層45cにソース領域45csとドレイン領域45cdとを形成する(ドーピング工程)。
【００４０】
さらに、図７に示すように、例えばＰＥＣＶＤ(Plasma Enhanced CVD)法を用いて、ゲート電極33g，45g，46gを覆うゲート絶縁膜42を形成する(ゲート絶縁膜形成工程)。
【００４１】
また、例えば酸素をスパッタガスとして用い、ターゲットとして酸素を含まない金属、あるいは化学量論的組成より酸素濃度が少ない酸化物半導体を用いて、反応性スパッタリング法であるＤＣスパッタリング法を用いて、ＩｎＧａＺｎＯ4などの酸化物半導体により活性層33c，46cをそれぞれ形成し(活性層形成工程)、さらに、エッチングストッパ層43，50を形成する(エッチングストッパ層形成工程)。
【００４２】
そして、図８に示すように、例えばフォトエッチング法により、コンタクトホール48，49を、ゲート絶縁膜42および層間絶縁膜41に形成し(第１コンタクトホール形成工程)、さらに、タンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜を被着し、フォトエッチング法などにより所定の形状にパターニングすることで、各電極33s，33d，45s，45d，46s，46dを形成して(電極形成工程)、ＴＦＴ33，45，46を完成する。
【００４３】
この後、図１に示すように、これら電極33s，33d，45s，45d，46s，46dを覆って、ＰＥＣＶＤ法などにより保護絶縁膜44を形成し(保護絶縁膜形成工程)、例えばフォトエッチング法によりコンタクトホールを形成し(第２コンタクトホール形成工程)、例えばＩＴＯをスパッタリング法などにより成膜した後、フォトエッチング法などにより所定の形状にパターニングして画素電極を形成し(画素電極形成工程)、さらに、配向膜およびスペーサなどを形成してアレイ基板16を完成する。
【００４４】
上述したように、上記第１の実施の形態では、少なくとも酸化物半導体により形成された活性層33cを有し副画素SPを駆動するｎチャネル型の画素駆動用ＴＦＴ33と、非酸化物半導体により形成された活性層45cを有しゲートドライバ36およびソースドライバ37を駆動する駆動回路用ＴＦＴ45とを形成する構成とした。
【００４５】
このため、例えばアモルファスシリコン膜を溶融結晶化してポリシリコン膜とした活性層を有する薄膜トランジスタを画素駆動用に用いる場合と比較して、画素駆動用ＴＦＴ33は、活性層33cの欠陥密度のばらつきが抑制され、かつ閾値電圧が低いので、視認される表示むらおよび消費電力をそれぞれ抑制でき、かつ、各ドライバ36，37を電界効果移動度が高い非酸化物半導体によって形成した活性層45cを有する駆動回路用ＴＦＴ45により駆動するので、高速駆動が可能になる。
【００４６】
また、各ドライバ36，37を、駆動回路用ＴＦＴ45と、回路駆動用ＴＦＴ46とにより駆動することで、これらＴＦＴ45，46によって相補型のスイッチング回路を構成することにより消費電力をより抑制できるとともに、回路駆動用ＴＦＴ46は、例えば非酸化物半導体により活性層を形成するｎチャネル型の薄膜トランジスタと比較して製造工数が少ないため、製造工数の増加も抑制できる。
【００４７】
さらに、各ＴＦＴ33，45，46は、ゲート電極33g，45g，46gなどを同一の材料および同一の工程により同時に形成できるので、工数の増加が抑制され、製造性を確保しつつ必要以上のコストアップを防止できる。
【００４８】
そして、補助容量CsもＴＦＴ33，45，46の一部と同一の材料および同一の工程で同時に形成することで、補助容量を形成する工程を別途要する場合と比較して、工数を低減できる。
【００４９】
次に、第２の実施の形態を図面を参照して説明する。なお、上記第１の実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。
【００５０】
この第２の実施の形態は、上記第１の実施の形態の回路駆動用ＴＦＴ46に代えて、図９に示すように、駆動回路用の第４薄膜トランジスタとしての駆動回路用薄膜トランジスタ58(以下、他方の駆動回路用ＴＦＴ58という)を有し、この他方の駆動回路用ＴＦＴ58が、一方の駆動回路用ＴＦＴ45と対をなしているものである。
【００５１】
他方の駆動回路用ＴＦＴ58は、トップゲート型のｎチャネル型の薄膜トランジスタであり、ガラス基板25上に第４活性層としての回路用活性層である活性層58cが形成され、この活性層58cが層間絶縁膜41により覆われ、この層間絶縁膜41上にゲート電極58gが形成され、このゲート電極58gを覆うゲート絶縁膜42上にソース電極58sおよびドレイン電極58dが形成され、これらソース電極58sおよびドレイン電極58dが、それぞれコンタクトホール61，62を介して活性層58cに電気的に接続され、かつ、これらソース電極58sおよびドレイン電極58dが保護絶縁膜44により覆われている。
【００５２】
活性層58cは、非酸化物半導体である多結晶シリコン、すなわちポリシリコン(ｐ−Ｓｉ)により島状に形成されている。そして、この活性層58cには、ソース電極58sと電気的に接続されるソース領域58csが一側に形成され、ドレイン電極58dと電気的に接続されるドレイン領域58cdが他側に形成されているとともに、これらソース領域58csおよびドレイン領域58cdに隣接して、図示しないＬＤＤ(Lightly Doped Drain)領域がそれぞれ形成されている。
【００５３】
ゲート電極58gは、画素駆動用ＴＦＴ33のゲート電極33gと同一の材料および同一の工程で同時に形成されるものである。
【００５４】
ソース電極58sおよびドレイン電極58dは、それぞれ画素駆動用ＴＦＴ33のソース電極33sおよびドレイン電極33dと同一の材料および同一の工程で同時に形成されるものである。
【００５５】
そして、上記アレイ基板16の製造の際には、図１０に示すように、図示しないアンダコート層などを形成したガラス基板25上に、例えばＣＶＤ法などによりアモルファスシリコン(ａ−Ｓｉ)膜を成膜し(アモルファスシリコン膜形成工程)、所定温度で所定時間アニールした後、このアモルファスシリコン膜を、例えばエキシマレーザアニール法により溶融結晶化してポリシリコン膜PSとし（アニール工程）、フォトエッチングなどにより所定の形状にパターニングする(ポリシリコン膜形成工程)。このとき、補助容量Csの一方の電極も同一の材料で同時に形成する。
【００５６】
次いで、図１１に示すように、例えばＣＶＤ法によりポリシリコン膜PSを覆って、層間絶縁膜41を形成し(層間絶縁膜形成工程)、かつ、不純物が注入されないように塗布したレジストなどにより一部をマスクして、イオン注入やイオンドーピング法などにより例えばリンをドーピングすることで、活性層58cにソース領域58csおよびドレイン領域58cdを形成し(第１ドーピング工程)、さらに、活性層58cにＬＤＤ領域を形成するために不純物を注入し、アニールすることにより不純物を活性化する(ＬＤＤ領域形成工程)。
【００５７】
この後、図１２に示すように、層間絶縁膜41上に、図示しないタンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜などを被着し、フォトエッチング法などにより所定の形状にパターニングすることで、走査線31などとともに各ゲート電極33g，45g，58gを形成し(ゲート電極形成工程)、不純物が注入されないように塗布したレジストなどにより一部をマスクして、例えばボロンをドーピングすることで、活性層45cにソース領域45csとドレイン領域45cdとを形成する(第２ドーピング工程)。
【００５８】
さらに、図１３に示すように、例えばＰＥＣＶＤ法を用いて、ゲート電極33g，45g，58gを覆うゲート絶縁膜42を形成する(ゲート絶縁膜形成工程)。
【００５９】
また、例えば酸素をスパッタガスとして用い、ターゲットとして酸素を含まない金属、あるいは化学量論的組成より酸素濃度が少ない酸化物半導体を用いて、反応性スパッタリング法であるＤＣスパッタリング法を用いて、ＩｎＧａＺｎＯ4などの酸化物半導体により活性層33cをそれぞれ形成し(活性層形成工程)、さらに、エッチングストッパ層43を形成する(エッチングストッパ層形成工程)。
【００６０】
そして、図１４に示すように、例えばフォトエッチング法により、コンタクトホール48，49，61，62を、ゲート絶縁膜42および層間絶縁膜41に形成し(第１コンタクトホール形成工程)、さらに、タンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜を被着し、フォトエッチング法などにより所定の形状にパターニングすることで、各電極33s，33d，45s，45d，58s，58dを形成して(電極形成工程)、ＴＦＴ33，45，58を完成する。
【００６１】
この後、図９に示すように、これら電極33s，33d，45s，45d，58s，58dを覆って、ＰＥＣＶＤ法などにより保護絶縁膜44を形成し(保護絶縁膜形成工程)、例えばフォトエッチング法によりコンタクトホールを形成し(第２コンタクトホール形成工程)、例えばＩＴＯをスパッタリング法などにより成膜した後、フォトエッチング法などにより所定の形状にパターニングして画素電極を形成し(画素電極形成工程)、さらに、配向膜およびスペーサなどを形成してアレイ基板16を完成する。
【００６２】
このように、少なくとも酸化物半導体により形成された活性層33cを有し副画素SPを駆動するｎチャネル型の画素駆動用ＴＦＴ33と、非酸化物半導体により形成された活性層45cを有しゲートドライバ36およびソースドライバ37を駆動する駆動回路用ＴＦＴ45とを形成するなど、上記第１の実施の形態と同様の構成を有することにより、上記第１の実施の形態と同様の作用効果を奏することができる。
【００６３】
また、ゲートドライバ36およびソースドライバ37に、活性層45cを非酸化物半導体により形成したｐチャネル型の駆動回路用ＴＦＴ45だけでなく、活性層58cを非酸化物半導体により形成したｎチャネル型の駆動回路用ＴＦＴ58を用いることにより、これらＴＦＴ45，58によって相補型のスイッチング回路を構成することにより消費電力をより抑制できるとともに、これらＴＦＴ45，58は、それぞれ電界効果移動度が高いので、ドライバ36，37をより高速に駆動できる。
【００６４】
なお、上記第２の実施の形態において、例えば図１５に示す第３の実施の形態のように、ゲートドライバ36およびソースドライバ37を構成する薄膜トランジスタを、駆動回路用ＴＦＴ45のみとしてもよい。この場合には、各ドライバ36，37の製造工数をより抑制できる。
【００６５】
また、例えば図１６に示す第４の実施の形態のように、ゲートドライバ36およびソースドライバ37を構成する薄膜トランジスタを、駆動回路用ＴＦＴ58のみとしてもよい。この場合には、各ドライバ36，37の駆動速度の低下を抑制しつつ製造工数も抑制できる。
【００６６】
さらに、上記各実施の形態において、各副画素SP(画素)をそれぞれ薄膜トランジスタで駆動するとともに、これら薄膜トランジスタを、他の薄膜トランジスタにより駆動するものであれば、液晶パネル11だけでなく、例えば有機ＥＬなど、他の任意の表示素子に対応可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態の表示素子の要部を示す縦断面図である。
【図２】同上表示素子を示す回路図である。
【図３】同上表示素子を示す説明側面図である。
【図４】同上表示素子の製造方法のアモルファスシリコン膜形成工程、アニール工程およびポリシリコン膜形成工程を示す説明断面図である。
【図５】同上表示素子の製造方法の層間絶縁膜形成工程を示す説明断面図である。
【図６】同上表示素子の製造方法のゲート電極形成工程およびドーピング工程を示す説明断面図である。
【図７】同上表示素子の製造方法のゲート絶縁膜形成工程、活性層形成工程およびエッチングストッパ層形成工程を示す説明断面図である。
【図８】同上表示素子の製造方法の第１コンタクトホール形成工程および電極形成工程を示す説明断面図である。
【図９】本発明の第２の実施の形態の表示素子の要部を示す縦断面図である。
【図１０】同上表示素子の製造方法のアモルファスシリコン膜形成工程、アニール工程およびポリシリコン膜形成工程を示す説明断面図である。
【図１１】同上表示素子の製造方法の層間絶縁膜形成工程、第１ドーピング工程およびＬＤＤ領域形成工程を示す説明断面図である。
【図１２】同上表示素子の製造方法のゲート電極形成工程および第２ドーピング工程を示す説明断面図である。
【図１３】同上表示素子の製造方法のゲート絶縁膜形成工程、活性層形成工程およびエッチングストッパ層形成工程を示す説明断面図である。
【図１４】同上表示素子の製造方法の第１コンタクトホール形成工程および電極形成工程を示す説明断面図である。
【図１５】本発明の第３の実施の形態の表示素子の要部を示す縦断面図である。
【図１６】本発明の第４の実施の形態の表示素子の要部を示す縦断面図である。
【符号の説明】
【００６８】
11    表示素子としての液晶パネル
25    基板としてのガラス基板
33    画素駆動用薄膜トランジスタ
33c   駆動用活性層である活性層
36    駆動回路としてのゲートドライバ
37    駆動回路としてのソースドライバ
45，58    駆動回路用薄膜トランジスタ
45c，58c    回路用活性層である活性層
46    回路駆動用薄膜トランジスタ
46c   回路駆動用活性層である活性層
SP    画素である副画素
【図１】
2010003910.tif 000003
【図２】
2010003910.tif 000004
【図３】
2010003910.tif 000005
【図４】
2010003910.tif 000006
【図５】
2010003910.tif 000007
【図６】
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【図７】
2010003910.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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