(57)【要約】【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。【選択図】        図２
2010080633.tif 000002
【特許請求の範囲】
【請求項１】
裏面に凹部が形成された支持基板と、
前記支持基板における前記裏面と反対側の上面上に成長された化合物半導体層と、該化合物半導体層の上方または側方に互いに離間して形成された２つの電極と、を含む半導体素子と、
を備え、
前記化合物半導体層は、前記支持基板に対して格子定数および熱膨張係数のうち少なくとも１つが異なり、
前記凹部は、前記支持基板の厚み方向から見て少なくとも前記２つの電極で挟まれた領域を内包する領域に形成されていることを特徴とする半導体装置。
【請求項２】
前記凹部は、前記支持基板における個片化面が形成された部分の厚み方向の厚さに対して８割以上の深さを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記支持基板の下面に設けられ、前記凹部に嵌合する凸部を有するリードフレームを備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体素子は、ＭＯＳＦＥＴ、ＨＥＭＴおよびＳＢＤのうち少なくとも１つを含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記化合物半導体層は、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された２つの電極とを含む半導体素子がそれぞれ１以上形成された素子形成領域と、前記素子形成領域間に配置された素子分離領域と、を備えたウエハ構造体であって、
前記素子形成領域における前記半導体素子が形成された素子形成面と反対側の面に、該素子形成面上から見て少なくとも前記２つの電極で挟まれた領域を内包する領域に凹部が形成されていることを特徴とするウエハ構造体。
【請求項７】
前記凹部は、前記素子分離領域下以外に形成されていることを特徴とする請求項６記載のウエハ構造体。
【請求項８】
複数の素子形成領域と前記各素子形成領域を区画する素子分離領域とを含む支持基板を前記素子分離領域で切断することで半導体装置を個片化する個片化工程を含む半導体装置の製造方法であって、
前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された２つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、
前記支持基板の裏面における前記素子分離領域下以外の領域に、該支持基板の厚み方向から見て少なくとも前記２つの電極で挟まれた領域を内包する凹部を形成する凹部形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
複数の素子形成領域と前記各素子形成領域を区画する素子分離領域とを含む支持基板を前記素子分離領域で切断することで半導体装置を個片化する個片化工程を含む半導体装置の製造方法であって、
前記支持基板の裏面における前記素子分離領域下以外の領域に凹部を形成する凹部形成工程と、
前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された２つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、
を含み、
前記２つの電極は、前記支持基板の厚み方向から見て前記凹部に内包される領域に形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
前記凹部の深さは、前記支持基板における個片化面が形成された部分の厚み方向の厚さの８割以上であることを特徴とする請求項８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、ウエハ構造体および半導体装置の製造方法に関し、特にＩＩＩ族窒化物半導体を用いた半導体装置、ウエハ構造体および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＡｌｘＩｎｙＧａ１−ｘ−ｙＡｓｕＰｖＮ１−ｕ−ｖ（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、例えばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても安定して動作することが可能な固体デバイスとして注目されている。
【０００３】
ただし、ＧａＮ系化合物半導体は、シリコン（Ｓｉ）やヒ化ガリウム（ＧａＡｓ）などとは異なり、比較的大口径の単結晶基板を作製することが困難である。そこで近年では、例えばシリコンカーバイト（ＳｉＣ）、サファイア、ＺｎＯまたはＳｉなどのような材料からなる基板（以下、これを支持基板という）にＧａＮ系化合物半導体層をエピタキシャル成長し、これにより作製された積層基板を用いて電子デバイスを製造する技術が用いられている。特にＳｉを材料とした基板は、比較的大口径の基板を安価で入手できるため、ＧａＮ系化合物半導体層を用いた電子デバイス用の支持基板として広く用いられている。
【０００４】
しかしながら、ＳｉとＧａＮとでは、格子定数および熱膨張係数に非常に大きな差がある。このため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に比較的大きな引っ張り歪みが内在してしまう。この引っ張り歪みは、ＧａＮ層をエピタキシャル成長させたＳｉ基板全体に凹形状の反りを発生させたり結晶性を悪化させたりなどの不具合を生じさせる要因となる。また、内在する引っ張り歪みが大きいと、ＧａＮ層にクラックを生じさせる場合もある。そこで従来では、Ｓｉ基板とＧａＮ層との間に歪み緩和層としてのバッファ層を設けることで、内在する引っ張り歪みの低減を図っていた（例えば以下に示す特許文献１または２参照）。
【０００５】
【特許文献１】特開２００３−５９９４８号公報
【特許文献２】特開２００７−８８４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年では、高温環境下で安定した動作が可能なことや高速動作が可能なことなどの理由から、エピタキシャル成長したＧａＮ系化合物半導体層を活性層として用いた電子デバイスを利用して電源デバイスを作製する技術が注目されている。ここで、電子デバイスを利用して電源デバイスを作製する上で重要となるファクタの１つとして、電子デバイスの高耐圧化が存在する。
【０００７】
しかしながら、格子定数やコスト面などから使い勝手のよいＳｉ基板は、例えばサファイア基板などと比較して抵抗が低い。このため、Ｓｉ基板を用いた電子デバイスを高耐圧化するためには、Ｓｉ基板上に形成するエピタキシャル層の総層厚を大きくして電界集中を緩和する必要がある。ただし、このエピタキシャル層の総層厚を大きくすると、エピタキシャル層全体の剛性が高くなるため、Ｓｉ基板とエピタキシャル層とからなる積層基板に内在する引っ張り歪みが増加してしまうという問題が発生する。
【０００８】
一方で、電子デバイスにおいては、動作時に素子が発熱するため、この熱を効率的に外部に逃がすことで素子温度が過剰に上昇しないようにする必要がある。そこで従来では、ウエハプロセス終了後、ウエハの基板を研磨して薄くすることで、デバイスの熱抵抗を下げて放熱効率を向上することが行なわれている。
【０００９】
しかしながら、Ｓｉ基板上にＧａＮ系化合物半導体層をエピタキシャル成長した半導体ウエハでは、上述したように内在する引っ張り歪みが大きい。このため、基板を薄く研磨するとエピタキシャル層とＳｉ基板との応力のバランスが崩れてしまい、ウエハにクラックが発生してしまうという問題を引き起こす場合がある。このような問題は、個片化後のデバイスの歩留りや信頼性を大きく低下させる要因となるため、解決する必要がある。
【００１０】
このように、Ｓｉ基板上にＧａＮ系化合物半導体層をエピタキシャル成長した積層基板を用いて作製された電子デバイスでは、積層基板に内在する引っ張り歪みによるクラック等の発生防止と放熱効率の向上とがトレードオフの関係にあるため、従来技術では両者を両立させることが困難であるという問題が存在した。
【００１１】
また、このような問題は、Ｓｉ基板に限らず、ＳｉＣやサファイアやＺｎＯなど、エピタキシャル成長させる層と異なる格子定数及び／又は熱膨張係数を持つ材料よりなる基板（以下、異種基板という）を用いた場合でも、同様に発生する問題である。
【００１２】
そこで本発明は、上記の問題に鑑みてなされたものであり、異種基板を用いた半導体装置および半導体装置の製造方法であって、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置、ウエハ構造体および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するために、本発明による半導体装置は、裏面に凹部が形成された支持基板と、前記支持基板における前記裏面と反対側の上面上に成長された化合物半導体層と、該化合物半導体層の上方または側方に互いに離間して形成された２つの電極と、を含む半導体素子と、を備え、前記化合物半導体層が、前記支持基板に対して格子定数および熱膨張係数のうち少なくとも１つが異なり、前記凹部が、前記支持基板の厚み方向から見て少なくとも前記２つの電極で挟まれた領域を内包する領域に形成されていることを特徴としている。
【００１４】
上記した本発明による半導体装置は、前記凹部が、前記支持基板における個片化面が形成された部分の厚み方向の厚さに対して８割以上の深さを有することを特徴としている。
【００１５】
上記した本発明による半導体装置は、前記支持基板の下面に設けられ、前記凹部に嵌合する凸部を有するリードフレームを備えたことを特徴としている。
【００１６】
上記した本発明による半導体装置は、前記半導体素子が、ＭＯＳＦＥＴ、ＨＥＭＴおよびＳＢＤのうち少なくとも１つを含むことを特徴としている。
【００１７】
上記した本発明による半導体装置は、前記化合物半導体層が、ＧａＮ、ＡｌＧａＮ、ＢＡｌＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰおよびＳｅＧｅのうち少なくとも１つを含むことを特徴としている。
【００１８】
また、本発明によるウエハ構造体は、化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された２つの電極とを含む半導体素子がそれぞれ１以上形成された素子形成領域と、前記素子形成領域間に配置された素子分離領域と、を備えたウエハ構造体であって、前記素子形成領域における前記半導体素子が形成された素子形成面と反対側の面に、該素子形成面上から見て少なくとも前記２つの電極で挟まれた領域を内包する領域に凹部が形成されていることを特徴としている。
【００１９】
上記した本発明によるウエハ構造体は、前記凹部が、前記素子分離領域下以外に形成されていることを特徴としている。
【００２０】
また、本発明による半導体装置の製造方法は、複数の素子形成領域と前記各素子形成領域を区画する素子分離領域とを含む支持基板を前記素子分離領域で切断することで半導体装置を個片化する個片化工程を含む半導体装置の製造方法であって、前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された２つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、前記支持基板の裏面における前記素子分離領域下以外の領域に、該支持基板の厚み方向から見て少なくとも前記２つの電極で挟まれた領域を内包する凹部を形成する凹部形成工程と、を含むことを特徴としている。
【００２１】
また、本発明による半導体装置の製造方法は、複数の素子形成領域と前記各素子形成領域を区画する素子分離領域とを含む支持基板を前記素子分離領域で切断することで半導体装置を個片化する個片化工程を含む半導体装置の製造方法であって、前記支持基板の裏面における前記素子分離領域下以外の領域に凹部を形成する凹部形成工程と、前記支持基板の上面上に成長された化合物半導体層と該化合物半導体層の上方または側方に互いに離間して形成された２つの電極とを含む半導体素子を前記素子形成領域に形成する素子形成工程と、を含み、前記２つの電極が、前記支持基板の厚み方向から見て前記凹部に内包される領域に形成されることを特徴としている。
【００２２】
上記した本発明による前記凹部の深さが、前記支持基板における個片化面が形成された部分の厚み方向の厚さの８割以上であることを特徴としている。
【発明の効果】
【００２３】
本発明によれば、化合物半導体層におけるチャネル形成領域として機能する２つの電極で挟まれた領域下に支持基板を薄くする凹部が形成されるため、動作時にチャネル形成領域で発生した熱を支持基板裏面から効率的に放熱することが可能となる。また、この凹部が形成されていない領域は、支持基板の厚さが確保されているため、エピタキシャル層である化合物半導体層と異種基板である支持基板との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００２５】
＜実施の形態１＞
以下、本発明の実施の形態１による半導体装置１００を、図面を用いて詳細に説明する。
【００２６】
（構成）
図１Ａは本実施の形態による半導体装置１００を個片化する前のウエハ１の概略構成を示す上視図であり、図１Ｂは図１Ａに示すウエハ１に作り込まれた個片化前の複数の半導体装置１００の１つの概略構成を拡大した拡大図である。また、図２は、図１ＢにおけるＡ−Ａ’断面の層構造を示す模式図である。図３は、チップに個片化した半導体装置１００をリードフレーム１２０に実装したものの断面図である。なお、図３では図２に対応する断面を示す。
【００２７】
図１Ａに示すように、ウエハ１には、ウエハプロセス技術を用いて複数の半導体装置１００が２次元的に配列した状態で形成されている。各半導体装置１００は、これに含まれるＭＯＳＦＥＴなどの半導体素子が形成される素子形成領域ＡＲ１と、隣接する素子形成領域ＡＲ１を電気的に分離する素子分離領域ＦＲ１と、を備える。
【００２８】
また、図１Ｂに示すように、ウエハ１において、縦または横に隣接する素子形成領域ＡＲ１間の素子分離領域ＦＲ１には、各半導体装置１００を個片化する際の切断部分となるスクライブ領域ＳＲが設定されている。本実施の形態では、スクライブ領域ＳＲを所定のダイシングラインＤＬに沿って例えばダイシングブレードやレーザカッターなどを用いて切断することで、各半導体装置１００をチップに個片化する。
【００２９】
本実施の形態では、例として、素子分離領域ＦＲ１の幅を３００μｍ程度とし、スクライブ領域ＳＲの幅を５０〜１００μｍ程度とする。また、素子形成領域ＡＲ１の長手方向（例えば形成される素子のチャネル長方向）の長さを７ｍｍ程度とし、短手方向の長さを３．５ｍｍ程度とする。ただし、これに限定されるものではない。例えばスクライブ領域ＳＲは、素子分離領域ＦＲ１と同一の領域であってもよい。また、ダイシングにより除去される幅、すなわちダイシングブレードの幅やレーザカッターのスポット径などは、スクライブ領域ＳＲと同一の幅である必要はなく、スクライブ領域ＳＲよりも小さければよい。
【００３０】
また、少なくとも半導体装置１００の駆動部分であるチャネル形成領域ＣＲ１の下の領域には、後述するシリコン基板１０１（図２参照）を基板裏面（素子形成面と反対側の面）から彫り込むことで形成された凹部ＤＰ１が存在する。すなわち、本実施の形態では、少なくともチャネル形成領域ＣＲ１下のシリコン基板１０１が、個片化時の切断部分であるスクライブ領域ＳＲのシリコン基板１０１よりも薄厚化されている。半導体装置１００の駆動部分であるチャネル形成領域ＣＲ１は、半導体装置１００の動作時に発熱する部分である。そこで、本実施の形態のようにチャネル形成領域ＣＲ１下のシリコン基板１０１を薄厚化する。これにより、薄厚化された部分におけるシリコン基板１０１の熱抵抗を低減することが可能となるため、チャネル形成領域ＣＲ１で発生した熱をシリコン基板１０１を介して基板裏面から効率良く放熱することが可能となる。
【００３１】
この凹部ＤＰ１は、必ずしもチャネル形成領域ＣＲ１下の領域全体に形成されている必要はなく、チャネル形成領域ＣＲ１下の一部にでも形成されていれば、チャネル形成領域ＣＲ１で発生した熱の放熱効果を向上することが可能である。
【００３２】
ここで、１つの素子形成領域ＡＲ１に形成される半導体素子（本説明ではＭＯＳＦＥＴ１００Ａ）は、１つに限られるものではない。例えば図１Ｂに示すように、共通のソース電極パッドＰＳに接続された櫛歯状に連なる複数のソース電極１０８ｓと、同じく共通のドレイン電極パッドＰＤに接続された櫛歯状に連なる複数のドレイン電極１０８ｄと、が噛み合うように対向することで、並列に接続された複数のＭＯＳＦＥＴが１つの素子形成領域ＡＲ１に形成されてもよい。この場合、各ＭＯＳＦＥＴのソース・ドレイン間上には、共通又は独立したゲート電極パッドＰＧに接続されたゲートが形成される。なお、各パッド（ＰＳ、ＰＤ、ＰＧ）の長手方向の幅は、例えば２００μ程度とすることができる。
【００３３】
このように複数の半導体素子が１つの素子形成領域ＡＲ１に形成される場合、例えば配列する複数の半導体素子のうち最外に配置された半導体素子のチャネル形成領域の外側を結んでなる領域を１つのチャネル形成領域と見なし、このチャネル形成領域下に凹部ＤＰ１を形成することが好ましい。なお、以下では、説明の簡略化のため、１つのＭＯＳＦＥＴ１００Ａが形成された半導体装置１００を例に挙げる。
【００３４】
各素子形成領域ＡＲ１の層構造は、図２に示すように、例えば、シリコン基板１０１に形成されたバッファ層１０２上に、動作時にチャネル層として機能するｐ型半導体層１０３と、ヘテロ接合界面を形成することでキャリアとして利用することができる２次元電子ガスを発生させるキャリア走行層１０４およびキャリア供給層１０５と、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を構成するｐ型半導体層１０３上のゲート絶縁膜１０６およびゲート電極１０７と、ゲート電極１０７を挟む２つの領域に形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含み、これにより、各素子形成領域ＡＲ１に１つのＭＯＳＦＥＴ１００Ａが形成される。
【００３５】
また、隣接する半導体装置１００間、すなわち素子分離領域ＦＲ１には、ＭＯＳＦＥＴ１００Ａを電気的に分離するための構成としてトレンチＴＲ１が形成されている。このトレンチＴＲ１は、例えばシリコン基板１０１の上層にまで到達する。さらに、ＭＯＳＦＥＴ１００Ａが形成された素子形成領域ＡＲ１には、素子分離領域ＦＲ１のトレンチＴＲ１内部にまで延在する層間絶縁膜１０９が形成される。層間絶縁膜１０９には、ゲート電極１０７、ソース電極１０８ｓ及びドレイン電極１０８ｄをそれぞれ露出させる開口が形成され、この開口内から層間絶縁膜１０９上の一部にかけて、各電極（１０７、１０８ｓ及び１０８ｄ）をそれぞれ層間絶縁膜１０９上に電気的に引き出すメタル層１１０が形成される。さらにまた、メタル層１１０が形成された層間絶縁膜１０９上には、下層のＭＯＳＦＥＴ１００Ａ等を保護するためのパッシベーション膜１１１が形成される。
【００３６】
上記のような構成を備える半導体装置１００において、チャネル形成領域ＣＲ１として機能する領域は、図２に示すように、主として、ＭＯＳＦＥＴ１００Ａのソース電極１０８ｓとドレイン電極１０８ｄとに挟まれた領域下に位置するｐ型半導体層１０３、キャリア走行層１０４および／またはキャリア供給層１０５である。この領域は、言い換えれば、ソース電極１０８ｓからドレイン電極１０８ｄにかけての電流パスが形成される領域であって、半導体装置１００の駆動部分である。したがって、本実施の形態では、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域にシリコン基板１０１を薄厚化する凹部ＤＰ１を形成する。
【００３７】
ただし、このシリコン基板１０１を薄厚化する凹部ＤＰ１は、図示されているように、凹部の底部から凹部の開口部に向けて拡大しているので、凹部の形成が容易である。また、少なくともダイシング時に除去される部分には形成されない。これは例えば、ダイシング時にダイシングブレード等が押し付けられる切断部分を支持しておくためや、ダイシングの際に発生する振動や熱などのストレスに対するウエハ１の剛性又は耐性を確保するためや、ダイシング時にウエハ１を固定しておくダイシングシートＤＳとの接着面（ウエハ１裏面）を確保するため、などである。なお、ダイシング時に除去される切断部分は、ウエハ１のダイシングテーブル上における位置ずれや、ダイシングブレードの位置ずれ又はレーザカッターの光軸ずれなどの要因から、ウエハ１における確約された領域とはならない。そこで、本実施の形態では、スクライブ領域ＳＲを切断予定部分よりも幅広に設定しておき、凹部ＤＰ１がスクライブ領域ＳＲに形成されないようにする。これにより、切断部分が予定しておいた切断部分と多少ずれた場合でも、切断部分が凹部ＤＰ１に達してウエハ１の剛性やダイシングテープとの接着性などが低下してしまうことを防止できる。
【００３８】
このように、本実施の形態による個片化前のウエハ１は、半導体装置１００の活性領域（チャネル形成領域ＣＲ１）の下に、シリコン基板１０１を薄厚化する溝状の凹部ＤＰ１を備える。個片化時には、凹部ＤＰ１の外側かつＭＯＳＦＥＴ１００Ａの外側の部分に設定されたスクライブ領域ＳＲを切断する。この結果、個片化された半導体装置１００は、外周部分においては厚いシリコン基板１０１のままであり、活性領域（チャネル形成領域ＣＲ１）下においてはシリコン基板１０１が薄くされた構成を備える。これにより、エピタキシャル層であるｐ型半導体層１０３、キャリア走行層１０４及び／またはキャリア供給層１０５と異種基板であるシリコン基板１０１との応力のバランスの崩れを低減することが可能となるため、ウエハ１にクラック等が発生して半導体装置１００の歩留まりや信頼性が劣化することを防止できる。
【００３９】
チップに個片化された半導体装置１００の裏面には、図３に示すように、銅（Ｃｕ）などの金属製のリードフレーム１２０が半田などによってボンディングされる。また、リードフレーム１２０がボンディングされた半導体装置１００は、必要な配線を施された後に樹脂１３０によってモールドされる。リードフレーム１２０は、突起状の凸部１２１を備え、この凸部１２１が凹部ＤＰ１と嵌合するように半導体装置１００裏面に貼り合わされる。このリードフレーム１２０は放熱板としても機能する。従って、本実施の形態では、半導体装置１００の発熱部分であるチャネル形成領域ＣＲ１下の薄くなったシリコン基板１０１直下に放熱板を備えることになり、熱抵抗を大きく低減することが可能である。
【００４０】
上記において、支持基板には、上記したシリコン（１１１）基板１０１の他に、例えばサファイア基板やＳｉＣ基板やＺｎＯ基板など、種々の基板を適用することができる。また、シリコン基板１０１上のバッファ層１０２は、上層に成長させるｐ型半導体層１０３とシリコン基板１０１との特性差による相互作用を緩衝し、両者の接合強度を向上するための層である。このようなバッファ層１０２は、シリコン基板１０１上に膜厚が例えば５０ｎｍ程度のＡｌＮ（窒化アルミニウム）層を形成し、これの上に膜厚が例えば５〜１００ｎｍ程度のＧａＮ層と膜厚が例えば１〜１０ｎｍ程度のＡｌＮ層とよりなる積層膜を例えば２０〜８０層程度重ねることで形成することができる。ただし、本発明ではこの構成に限定されず、バッファ層１０２の上に形成する半導体層（本実施の形態ではｐ型半導体層１０３）の材料等によって種々変形されるものである。
【００４１】
バッファ層１０２上のｐ型半導体層１０３は、例えばｐ型の不純物を含む半導体層であり、上述したように動作時にチャネルが形成されるチャネル形成領域ＣＲ１を含む層である。このようなｐ型半導体層１０３は、例えばＧａＮやＡｌＧａＮやＢＡｌＧａＮやＩｎＧａＮなどのＩＩＩ族窒化物半導体や、その他ＧａＡｓやＩｎＰやＳｅＧｅなどのような化合物半導体など、支持基板として用いたシリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる種々の半導体を用いて形成することができる。本実施の形態では、ＧａＮ層を用いてｐ型半導体層を形成した場合を例に挙げる。また、本実施の形態では、ｐ型の不純物としてマグネシウム（Ｍｇ）を用いた場合を例に挙げ、その濃度（Ｍｇ濃度）を例えば１×１０１７／ｃｍ３程度とする。
【００４２】
ｐ型半導体層１０３上のキャリア走行層１０４およびキャリア供給層１０５は、いわゆるＨＥＭＴ構造を形成する層であり、上述したように、ヘテロ接合界面を形成することで界面近傍であるキャリア走行層１０４上層に動作時にキャリアとして利用することが可能な２次元電子ガスを発生させる。本実施の形態では、キャリア走行層１０４として例えばアンドープのＧａＮ（以下、ｕｎ−ＧａＮという）層を用い、キャリア供給層１０５として例えばアンドープのＡｌＧａＮ（以下、ｕｎ−ＡｌＧａＮという）層を用いる。ただし、本発明はこれらに限定されず、ヘテロ接合界面を形成して２次元電子ガスを発生させることが可能な種々の化合物半導体積層膜を適用することが可能である。
【００４３】
ｐ型半導体層１０３上のＨＥＭＴ構造の一部（キャリア走行層１０４およびキャリア供給層１０５の一部）は除去されており、この除去部分におけるｐ型半導体層１０３上にゲート絶縁膜１０６およびゲート電極１０７が形成されている。この構成により、本実施の形態によるＭＯＳＦＥＴ１００Ａが、ｐ型半導体層１０３とゲート絶縁膜１０６とゲート電極１０７とよりなるＭＯＳ構造を備える。本実施の形態では、ゲート絶縁膜１０６として例えばシリコン酸化膜を用い、また、ゲート電極１０７として例えばアルミニウム（Ａｌ）膜をチタニウム（Ｔｉ）膜で上下層からサンドウィッチした積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、半導体装置１００に組み込まれる半導体素子が例えばＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＦＥＴであってもよい。したがって、ゲート絶縁膜１０６およびゲート電極１０７についても、種々の絶縁膜および導電体膜を用いることが可能である。
【００４４】
キャリア供給層１０５上には、上述したように、ゲート電極１０７を挟む２つの領域に対をなすソース電極１０８ｓおよびドレイン電極１０８ｄが形成されている。本実施の形態において、ソース電極１０８ｓおよびドレイン電極１０８ｄには、例えば下層のＴｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層１０５とオーミック接合することが可能な種々の導電体を用いて形成することが可能である。
【００４５】
また、半導体素子を覆う層間絶縁膜１０９は、例えばシリコン酸化膜などの絶縁膜を用いて形成することができる。さらに、層間絶縁膜１０９上およびこれのコンタクトホール内のメタル層１１０は、例えばＴｉ膜とＡｌ膜との積層構造を有する金属膜などを用いて形成することができる。さらにまた、これらを覆うパッシベーション膜１１１は、例えばシリコン窒化膜などの絶縁膜を用いて形成することができる。
【００４６】
また、チャネル形成領域ＣＲ１下の凹部ＤＰ１は、上記したＭＯＳＦＥＴ１００Ａを形成するためのウエハプロセス終了後に、両面リソグラフィ装置を用いて凹部ＤＰ１の開口形状が転写されたマスク膜をシリコン基板１０１裏面に形成し、次にマスク膜が形成されたシリコン基板１０１裏面をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）装置などを用いてドライエッチングを行うことによって形成される。凹部ＤＰ１の深さは、例えば許容される熱抵抗と加工の容易さとから決定することができる。本実施の形態では、例えばチャネル形成領域ＣＲ１下に残すシリコン基板１０１の厚さを１００μｍ程度とする。これにより、熱抵抗の低減と加工の容易さとを両立させることができる。通常、１０００Ｖ以上の耐圧を持つＧａＮ系化合物半導体電界効果トランジスタの場合は、１ｍｍ程度の厚さを持つＳｉ基板上にＧａＮ層をエピタキシャル成長させることが多い。したがって、この場合のエッチング深さは、略９００μｍとなる。ただし、これに限定されるものではない。例えばシリコン基板１０１の厚さの６割以上の深さの凹部でも、熱抵抗の低減効果はある程度認められるが、８割以上の深さを有する凹部ＤＰ１を形成することで、十分に熱抵抗の低減と加工の容易さとを両立させることが可能である。なお、ウエハ１における隣接する半導体装置１００間で素子を分離するためのトレンチＴＲ１は、各半導体装置１００の外周部における基板エッチングを施されていない部分に形成される。
【００４７】
なお、ここまでは、説明の簡略化のため、各半導体装置１００が１つのＭＯＳＦＥＴ１００Ａを備える場合を例に挙げたが、実際には半導体装置１００に流れる電流量を大きくするために、例えば図１Ｂに示したように、ウエハ１上のメタル層を利用して１つの半導体装置が並列に接続された複数の半導体素子を備えるように構成することが一般的である。この場合の断面図を図４に示す。図４に示すように、複数のＭＯＳＦＥＴ１００Ａ（半導体素子）が形成された半導体装置１５０では、例えば配列する複数のＭＯＳＦＥＴ１００Ａのうち最外に配置されたＭＯＳＦＥＴ１００Ａのチャネル形成領域ＣＲ１の外側を結んでなる領域を１つのチャネル形成領域ＣＲ１１と見なし、このチャネル形成領域ＣＲ１１下に凹部ＤＰ１を形成する。
【００４８】
（製造方法）
次に、本実施の形態による半導体装置１００の製造方法を、詳細に説明する。
【００４９】
本製造方法では、まず、図５（ａ）に示すように、シリコン基板１０１上に、バッファ層１０２Ａを形成し、その上にｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００５０】
具体的には、まず、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置のチャンバ内にシリコン基板１０１を設置した状態で、シリコン基板１０１上に例えばトリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）とをそれぞれ例えば１００μｍｏｌ／分程度、１２リットル／分程度の流量で導入する。これにより、膜厚が例えば１００ｎｍ程度のＡｌＮ層がシリコン基板１０１上にエピタキシャル成長する。次に、成長したＡｌＮ層上に例えばトリメチルガリウム（ＴＭＧ）とアンモニアとをそれぞれ例えば５８μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば２００ｎｍ程度のＧａＮ層をエピタキシャル成長し、続いて、ＧａＮ層上に例えばＴＭＡとアンモニアとを上記と同様の流量で導入することで、膜厚が例えば２０ｎｍ程度のＡｌＮ層をエピタキシャル成長する。その後、膜厚が２００ｎｍ程度のＧａＮ層と膜厚が２０ｎｍ程度のＡｌＮ層とよりなる積層膜を例えば８層程度重ねることで、最下層のＡｌＮ層からの合計の膜厚が例えば１８６０ｎｍ程度の積層構造を有するバッファ層１０２をシリコン基板１０１上に形成する。
【００５１】
続いて、バッファ層１０２上に例えばＴＭＧとアンモニアとの他にビスシクロペンタジエニルマグネシウム（Ｂｉｓ（Ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ）Ｍａｇｎｅｓｉｕｍ：ＣＰ２Ｍｇ）を導入する。これにより、ｐ型の不純物としてＭｇがドーピングされたＧａＮ層（ｐ−ＧａＮ層）１０３Ａがバッファ層１０２Ａ上にエピタキシャル成長する。なお、ｐ−ＧａＮ層１０３Ａの膜厚は、例えば５００ｎｍ程度とすることができる。また、この際のＴＭＧとアンモニアとの流量は、それぞれ例えば１９μｍｏｌ／分程度、１２リットル／分程度とすることができる。さらに、ＣＰ２Ｍｇの流量は、例えば成長したｐ−ＧａＮ層１０３ＡにおけるＭｇ濃度が１×１０１７／ｃｍ３程度となるような流量とすることができる。ただし、Ｍｇ濃度は、例えば２次イオン質量分析法（ＳＩＭＳ）により測定した結果である。
【００５２】
続いて、ｐ−ＧａＮ層１０３Ａ上に例えばＴＭＧとアンモニアとをそれぞれ例えば１９μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば１００ｎｍ程度のｕｎ−ＧａＮ層１０４Ａをエピタキシャル成長する。続いて、ｕｎ−ＧａＮ層１０４Ａ上に例えばＴＭＡとＴＭＧとアンモニアとをそれぞれ例えば１２５μｍｏｌ／分程度、１９μｍｏｌ／分程度、１２リットル／分程度の流量で導入することで、膜厚が例えば２０ｎｍ程度のｕｎ−ＡｌＧａＮ層１０５Ａをエピタキシャル成長する。なお、ｕｎ−ＡｌＧａＮ層１０５Ａの組成は、例えばＡｌ０．２５Ｇａ０．７５Ｎとすることができる。また、上記工程における各層（バッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａ）の成長温度は、例えば１０５０℃程度とすることができる。
【００５３】
以上のようにしてバッファ層１０２とｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとよりなる積層膜をシリコン基板１０１上に形成すると、次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図５（ｂ）に示すように、素子形成領域ＡＲ１におけるｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａの一部を除去し、下層のｐ−ＧａＮ層１０３Ａの一部を露出させる。具体的には、例えばＣＶＤ法を用いることでｕｎ−ＡｌＧａＮ層１０５Ａ上に膜厚が例えば３００ｎｍ程度のシリコン酸化膜を形成し、次いで例えばフォトリソグラフィ技術を用いることで、シリコン酸化膜上にｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａの除去パターンが転写されたフォトレジストを形成する。続いて、該フォトレジストをマスクとして用いつつ、例えば緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングまたはフッ素系ガスを用いたドライエッチングによりシリコン酸化膜を加工することで、シリコン酸化膜に上記除去パターンを転写する。これにより、除去パターンとしての開口ａｐ１を備えたシリコン酸化膜Ｍ１が形成される。続いて、上記のフォトレジストを除去した後、開口ａｐ１を有するシリコン酸化膜Ｍ１をマスクとして用いつつ、例えば塩素系ガスを用いたドライエッチングによりｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａを順次エッチングすることで、開口ａｐ１下のｕｎ−ＡｌＧａＮ層１０５Ａおよびｕｎ−ＧａＮ層１０４Ａを除去し、この部分のｐ−ＧａＮ層１０３Ａ上面を露出させる。この際、オーバエッチング気味に処理することで、開口ａｐ１下のｕｎ−ＧａＮ層１０４Ａを完全に除去することが好ましい。また、本工程において、半導体素子として使用しない領域に位置するｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａを除去してもよい。
【００５４】
次に、マスクとして用いたシリコン酸化膜Ｍ１を除去した後、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図５（ｃ）に示すように、各素子形成領域ＡＲ１間に素子分離のためのトレンチＴＲ１を形成する。具体的には、例えば図５（ｂ）を用いて説明した工程と同様の工程を用いることで、ｕｎ−ＡｌＧａＮ層１０５Ａおよび露出したｐ−ＧａＮ層１０３Ａ上に、トレンチＴＲ１形成用の開口ａｐ２を有するシリコン酸化膜Ｍ２を形成する。なお、シリコン酸化膜Ｍ２の膜厚は例えば１０００ｎｍ程度とすることができる。続いて、シリコン酸化膜Ｍ２をマスクとして用いつつ、例えば塩素系ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）やＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ−ＲＩＥ）などのドライエッチングによりｕｎ−ＡｌＧａＮ層１０５Ａとｕｎ−ＧａＮ層１０４Ａとｐ−ＧａＮ層１０３Ａとバッファ層１０２Ａとシリコン基板１０１の上層部分とを順次エッチングすることで、スクライブ領域ＳＲに半導体素子間を電気的に分離するトレンチＴＲ１を形成する。なお、上記した実施の形態においては、ｐ−ＧａＮ層１０３Ａを露出させる工程の後にトレンチＴＲ１を形成しているが、トレンチＴＲ１形成後にｐ−ＧａＮ層１０３Ａを露出させる工程を行っても良い。
【００５５】
次に、マスクとして用いたシリコン酸化膜Ｍ２を除去した後、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、上記各層が形成されたシリコン基板１０１上面全体を覆う、膜厚が例えば６０ｎｍ程度のシリコン酸化膜よりなるゲート絶縁膜１０６を形成する。続いて、該シリコン酸化膜をフォトリソグラフィ技術およびエッチング技術を用いて加工することで、図６（ａ）に示すように、キャリア供給層１０５上の少なくとも一部のゲート絶縁膜１０６を除去して、ソース電極１０８ｓおよびドレイン電極１０８ｄとのコンタクト用の開口ａｐ３をそれぞれ形成する。
【００５６】
次に、例えばリフトオフ法を用いることで、図６（ｂ）に示すように、ゲート絶縁膜１０６の開口ａｐ３により露出されたキャリア供給層１０５上に、これとオーミック接触するソース電極１０８ｓおよびドレイン電極１０８ｄを形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄの形成領域に開口ａｐ３を含む開口ａｐ４を有するフォトレジストＲ１を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ１上および開口ａｐ４により露出されたキャリア供給層１０５上に、ＴｉとＡｌとを順次堆積する。これにより、フォトレジスト上Ｒ１にＴｉ膜とＡｌ膜との積層膜よりなる金属膜１００８が形成されると共に、開口ａｐ４により露出されたキャリア供給層１０５上にソース電極１０８ｓおよびドレイン電極１０８ｄが形成される。なお、Ｔｉ膜およびＡｌ膜の膜厚は、それぞれ例えば２５ｎｍ程度、３００ｎｍ程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストＲ１を除去することで、フォトレジストＲ１上の金属膜１００８をリフトオフにより除去する。その後、例えば６００℃のアニール処理を１０分間程度行なうことで、ソース側のキャリア供給層１０５とソース電極１０８ｓと、並びに、ドレイン側のキャリア供給層１０５とドレイン電極１０８ｄとを、それぞれオーミック接触させる。
【００５７】
次に、例えばリフトオフ法を用いることで、図７（ａ）に示すように、ゲート絶縁膜１０６上にゲート電極１０７を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ゲート絶縁膜１０６上におけるゲート電極１０７の形成領域に開口ａｐ５を有するフォトレジストＲ２を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ２上および開口ａｐ５により露出されたゲート絶縁膜１０６上に、ＴｉとＡｌとＴｉとを順次堆積する。これにより、フォトレジストＲ２上にＴｉ膜とＡｌ膜とＴｉ膜との積層膜よりなる金属膜１００７が形成されると共に、開口ａｐ５により露出されたゲート絶縁膜１０６上にゲート電極１０７が形成される。なお、下層のＴｉ膜とＡｌ膜と上層のＴｉ膜との膜厚は、それぞれ例えば２５ｎｍ程度、３００ｎｍ程度、２５ｎｍ程度とすることができる。続いて、例えばアセトンなどの剥離液を用いてフォトレジストＲ２を除去することで、フォトレジストＲ２上の金属膜１００７をリフトオフにより除去する。
【００５８】
以上までの工程が、ウエハ１の上面上に成長された化合物半導体層（ｐ型半導体層１０３、キャリア走行層１０４及びキャリア供給層１０５の少なくとも１つ）と化合物半導体層の上方（側方であってもよい）に互いに離間して形成された２つの電極（ソース電極１０８ｓ及びドレイン電極１０８ｄ）とを含む半導体素子（ＭＯＳＦＥＴ１００Ａ）を素子形成領域ＡＲ１に形成する素子形成工程に相当する。
【００５９】
以上のようにしてＭＯＳＦＥＴ１００Ａを含む半導体素子を形成すると、次に、例えばＣＶＤ法を用いて酸化シリコンを堆積させることで、上記各層が形成されたシリコン基板１０１上面全体を覆う、膜厚が例えば３０００ｎｍ程度の層間絶縁膜１０９を形成する。続いて、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄ並びにゲート電極１０７の一部をそれぞれ露出させるコンタクトホールを層間絶縁膜１０９に形成し、次いで例えばスパッタ法または真空蒸着法を用いることで、図７（ｂ）に示すように、層間絶縁膜１０９上の上層配線とコンタクトホール内のコンタクト内線とを含むメタル層１１０を形成する。なお、層間絶縁膜１０９およびメタル層１１０は、それぞれ一層に限らず、複数層形成してもよい。
【００６０】
次に、例えばＣＶＤ法を用いて窒化シリコンを堆積させることで、図８（ａ）に示すように、層間絶縁膜１０９およびメタル層１１０上に、膜厚が例えば８００ｎｍ程度のパッシベーション膜１１１を形成する。
【００６１】
次に、例えばフォトリソグラフィ技術を用いることで、チャネル形成領域ＣＲ１下の凹部ＤＰ１が形成される部分に開口を有するフォトレジストを形成する。続いて、形成されたフォトレジストをマスクとして用いつつ、例えばＩＣＰ装置などを用いてドライエッチングを行うことで、図８（ｂ）に示すように、シリコン基板１０１裏面に凹部ＤＰ１を形成する（凹部形成工程）。凹部ＤＰ１の深さは、上述したように、許容される熱抵抗と加工の容易さから決定される。そこで本実施の形態では、シリコン基板１０１の厚さを１ｍｍ程度とし、チャネル形成領域ＣＲ１下の基板残し厚さを例えば１００μｍ程度とする。したがって、シリコン基板１０１を彫り込む深さは、９００μｍ程度となる。なお、この工程の結果、図１Ａ〜図２に示すウエハ１が製造される。次に、リードフレーム１２０との接合のために、シリコン基板１０１裏面の全面に、スパッタ法または蒸着法などを用いて、膜厚が１００ｎｍ程度のニッケル（Ｎｉ）膜と、膜厚が５００ｎｍ程度の金（Ａｕ）膜と、からなる裏面電極を形成する。
【００６２】
次に、凹部ＤＰ１が形成されたシリコン基板１０１裏面に例えば粘着面を備えたダイシングシートＤＳを貼り付け、これをダイシングテーブル上に固定した後、図９に示すように、シリコン基板１０１のスクライブ領域ＳＲを例えばダイシングブレードＤＢを用いて切断する（個片化工程）。この際、シリコン基板１０１上面側から切断する。これにより、図１Ａ〜図２に示すウエハ１が個々の半導体装置１００に個片化される。なお、本実施の形態では、上記したようにダイシングブレードＤＢを用いて半導体装置１００を個片化するが、本発明はこれに限定されず、例えばレーザカッターを用いたステルスカットにて半導体装置１００を個片化してもよい。これにより、個片化された半導体装置１００は、外周部分においては厚いシリコン基板１０１のままであり、発熱部分であるチャネル形成領域ＣＲ１下のシリコン基板１０１のみ薄くされた状態になる。これにより、エピタキシャル成長により形成されたｐ型半導体層１０３とシリコン基板１０１の応力のバランスが崩れることがないため、ウエハ１にクラックが発生することを回避でき、結果、半導体装置１００の歩留まりや信頼性が劣化することを防止できる。
【００６３】
また、チップに個片化された半導体装置１００は、図３に示すようにリードフレーム１２０に半田などによってボンディングされ、必要な配線を施された後に樹脂１３０によってモールドされる。この際、半導体装置１００の凹部ＤＰ１に凸部１２１が嵌合するように、リードフレーム１２０が半導体装置１００裏面にボンディングされる。また、リードフレーム１２０は、半導体装置１００を個片化する前にウエハ１の裏面にボンディングされてもよい。この場合、図１０に示すように、ウエハ１における半導体装置１００の配列と同様に複数のリードフレーム１２０が配列された一体のリードフレームがシリコン基板１０１裏面にボンディングされた状態で、ダイシングブレードＤＢ等を用いて半導体装置１００が個片化される。
【００６４】
以上のような工程を用いて半導体装置１００を製造することで、図３に示すようなリードフレーム１２０を備えた半導体装置１００が製造される。この半導体装置１００は、シリコン基板１０１裏面の凹部ＤＰ１に放熱板として機能するリードフレーム１２０の凸部１２１が嵌合しているため、上述したように、駆動時にチャネル形成領域ＣＲ１で発生した熱を効率よく放熱することが可能である。
【００６５】
以上のように、本実施の形態によれば、化合物半導体層であるｐ型半導体層１０３（キャリア走行層１０４またはキャリア供給層１０５を含んでもよい）におけるチャネル形成領域ＣＲ１として機能するソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域下に支持基板であるシリコン基板１０１を薄くする凹部ＤＰ１が形成されるため、動作時にチャネル形成領域ＣＲ１で発生した熱をシリコン基板１０１裏面から効率的に放熱することが可能となる。また、この凹部ＤＰ１が形成されていない領域は、シリコン基板１０１の厚さが確保されているため、エピタキシャル層であるｐ型半導体層１０３と異種基板であるシリコン基板１０１との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置１００を実現することができる。
【００６６】
なお、上記した実施の形態では、半導体素子（ＭＯＳＦＥＴ１００Ａ）を形成するウエハプロセスが終了した後にシリコン基板１０１裏面に凹部ＤＰ１を形成しているが、本発明はこれに限定されず、例えばシリコン基板１０１にｐ型半導体層１０３などの膜をエピタキシャル成長させた直後（図５（ａ）参照）に、シリコン基板１０１裏面に凹部ＤＰ１を形成し、凹部ＤＰ１の直上にＭＯＳＦＥＴ１００Ａのチャネル形成領域ＣＲ１が配置されるように、後のウエハ加工を行うように構成してもよい。さらに、あらかじめ凹部ＤＰ１が形成されたシリコン基板１０１を用いて半導体装置１００を製造してもよい。
【００６７】
また、上記した実施の形態１では、シリコン基板１０１に貼り合わされる面と反対側の面（これを裏面とする）が同一平面、いわゆる面一となるような面を備えたリードフレーム１２０を用いた場合を例示した。このように裏面側が面一のリードフレーム１２０を用いることで、リードフレーム１２０下に設けられる放熱板とリードフレーム１２０との接触面を大きくすることが可能となるため、放熱効率を向上させることができる。さらに、リードフレーム１２０が貼り付けられた半導体装置１００のピックアップ性を向上することができるという効果も得られる。ただし、本発明はこれに限定されず、例えば図１１に示すように、裏面側にシリコン基板１０１の裏面に形成された凹部ＤＰ１と同様の凹部１２２を備えたリードフレーム１２０Ａを用いてもよい。なお、上記のようなリードフレーム１２０及び１２０Ａは、例えばプレス加工やエッチング加工により形成することが可能である。
【００６８】
＜実施の形態２＞
次に、本発明の実施の形態２による半導体装置２００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＨＥＭＴ２００Ａが形成された半導体装置２００を例に挙げる。なお、以下の説明において、本発明の実施の形態１と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００６９】
（構成）
本実施の形態において、半導体装置２００を個片化する前のウエハ２の上方からの概略構成は、図１Ａおよび図１Ｂに示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図１２は、本実施の形態によるウエハ２の層構造を示す模式図である。なお、図１２では、図１ＢにおけるＡ−Ａ’断面と対応する断面の層構造を示す。
【００７０】
図１２と図２とを比較すると明らかなように、本実施の形態において各素子形成領域ＡＲ１に形成されるＨＥＭＴ２００Ａは、本発明の実施の形態１によるＭＯＳＦＥＴ１００Ａと同様の構成において、キャリア走行層２０４およびキャリア供給層２０５がゲート電極２０７の形成領域において除去されていない構成を有している。また、ＭＯＳＦＥＴ１００Ａにおけるゲート絶縁膜１０６が省かれ、且つ、ゲート電極１０７がキャリア供給層２０５とショットキー接触するゲート電極２０７に置き換えられた構成を有している。また、他の構成は、本発明の実施の形態１と同様であるため、同一の符号を付し、その詳細な説明を省く。
【００７１】
さらに、本実施の形態における凹部ＤＰ２は、半導体装置２００の駆動部分であって発熱部分であるチャネル形成領域ＣＲ２の下の領域に、シリコン基板１０１を基板裏面から彫り込むことで形成される。これにより、本発明の実施の形態１と同様に、薄厚化された部分におけるシリコン基板１０１の熱抵抗を低減することが可能となるため、ソース電極１０８ｓ及びドレイン電極１０８ｄに挟まれた領域下のチャネル形成領域ＣＲ２で発生した熱をシリコン基板１０１を介して基板裏面から効率良く放熱することが可能となる。
【００７２】
また、ゲート電極２０７は、上述したようにキャリア供給層２０５上に形成され、これとショットキー接触する。本実施の形態において、ゲート電極２０７には、例えば下層のニッケル（Ｎｉ）膜と上層の金（Ａｕ）膜とよりなる積層構造の金属膜を用いることができる。ただし、本発明ではこれに限定されず、例えば下層のキャリア供給層２０５とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
【００７３】
キャリア走行層２０４およびキャリア供給層２０５は、本発明の実施の形態１におけるキャリア走行層１０４およびキャリア供給層１０５と同様の材料を用いて形成することが可能であるため、ここでは詳細な説明を省略する。
【００７４】
（製造方法）
次に、本実施の形態による半導体装置２００の製造方法を、図面を用いて詳細に説明する。図１３（ａ）から図１３（ｃ）は、本実施の形態による半導体装置２００の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１と同様の工程については、それを引用することで説明を簡略化する。
【００７５】
本製造方法では、まず、本発明の実施の形態１において図５（ａ）を用いて説明した工程と同様の工程を用いることで、シリコン基板１０１上に、バッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００７６】
次に、本発明の実施の形態１において図５（ｃ）を用いて説明した工程と同様の工程を用いることで、図１３（ａ）に示すように、各素子形成領域ＡＲ１間に素子分離のためのトレンチＴＲ１を形成する。なお、この工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層２０４およびキャリア供給層２０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離される。
【００７７】
次に、マスクとして用いたシリコン酸化膜Ｍ２２を除去した後、本発明の実施の形態１において図６（ａ）を用いて説明したリフトオフ工程と同様の工程を用いることで、図１３（ｂ）に示すように、キャリア供給層２０５上に、これとオーミック接触するソース電極１０８ｓおよびドレイン電極１０８ｄを形成する。なお、マスクとして用いたフォトレジストＲ２１を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ２１上の金属膜１００８がリフトオフにより除去され、開口ａｐ２１内に形成されたソース電極１０８ｓおよびドレイン電極１０８ｄが残る。
【００７８】
次に、例えばリフトオフ法を用いることで、図１３（ｃ）に示すように、キャリア供給層２０５上におけるソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域にゲート電極２０７を形成する。具体的には、例えばフォトリソグラフィ技術を用いることで、ソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域上に開口ａｐ２２を有するフォトレジストＲ２２を形成する。続いて、例えばスパッタ法または真空蒸着法を用いることで、フォトレジストＲ２２上および開口ａｐ２２により露出されたキャリア供給層２０５上に、ＮｉとＡｕとを順次堆積する。これにより、フォトレジストＲ２２上にＮｉ膜とＡｕ膜との積層膜よりなる金属膜２００７が形成されると共に、開口ａｐ２２により露出されたキャリア供給層２０５上にこれとショットキー接合するゲート電極２０７が形成される。なお、Ｎｉ膜およびＡｕ膜の膜厚は、それぞれ例えば１００ｎｍ程度、２００ｎｍ程度とすることができる。なお、マスクとして用いたフォトレジストＲ２２を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ２２上の金属膜２００７がリフトオフにより除去され、開口ａｐ２２内に形成されたゲート電極２０７が残る。また、以上までの工程が、素子形成工程に相当する。
【００７９】
その後、本発明の実施の形態１において図７（ｂ）から図８（ａ）を用いて説明した工程と同様の工程を用いることで、層間絶縁膜１０９、メタル層１１０およびパッシベーション膜１１１を順次形成し、続いて同実施の形態１において図８（ｂ）を用いて説明した工程と同様の工程を用いることで、少なくともチャネル形成領域ＣＲ２下にシリコン基板１０１裏面から彫り込まれた凹部ＤＰ２を形成する（凹部形成工程）。
【００８０】
その後、同実施の形態１において図９を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ２（図１２参照）を個々の半導体装置２００に個片化する（個片化工程）。
【００８１】
以上のように、本実施の形態によれば、化合物半導体層であるｐ型半導体層１０３（キャリア走行層２０４またはキャリア供給層２０５を含んでもよい）におけるチャネル形成領域ＣＲ２として機能するソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域下に支持基板であるシリコン基板１０１を薄くする凹部ＤＰ２が形成されるため、動作時にチャネル形成領域ＣＲ２で発生した熱をシリコン基板１０１裏面から効率的に放熱することが可能となる。また、この凹部ＤＰ２が形成されていない領域は、シリコン基板１０１の厚さが確保されているため、エピタキシャル層であるｐ型半導体層１０３と異種基板であるシリコン基板１０１との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置２００を実現することができる。
【００８２】
＜実施の形態３＞
次に、本発明の実施の形態３による半導体装置３００を、図面を用いて詳細に説明する。なお、本実施の形態では、半導体素子として１つ以上のＳＢＤ３００Ａが形成された半導体装置３００を例に挙げる。なお、以下の説明において、本発明の実施の形態１または２と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００８３】
（構成）
本実施の形態において、半導体装置３００を個片化する前のウエハ３の上方からの概略構成は、図１Ａおよび図１Ｂに示す概略構成と同様であるため、ここではこれを引用することで詳細な説明を省略する。また、図１４は、本実施の形態によるウエハ３の層構造を示す模式図である。なお、図１４では、図１ＢにおけるＡ−Ａ’断面と対応する断面の層構造を示す。
【００８４】
図１４と図２および図１２とを比較すると明らかなように、本実施の形態において、各素子形成領域ＡＲ１に形成されるＳＢＤ３００Ａは、本発明の実施の形態２によるＨＥＭＴ２００Ａと同様の構成において、キャリア供給層２０５上のゲート電極２０７が省かれ、キャリア供給層２０５上のソース電極１０８ｓおよびドレイン電極１０８ｄがそれぞれカソード電極３０８ｃおよびアノード電極３０８ａに置き換えられた構成を有している。他の構成は、本発明の実施の形態１または２と同様であるため、同一の符号を付し、その詳細な説明を省く。
【００８５】
さらに、本実施の形態における凹部ＤＰ３は、半導体装置３００の駆動部分であって発熱部分であるチャネル形成領域ＣＲ３の下の領域に、シリコン基板１０１を基板裏面から彫り込むことで形成される。これにより、本発明の実施の形態１または２と同様に、薄厚化された部分におけるシリコン基板１０１の熱抵抗を低減することが可能となるため、アノード電極３０８ａ及びカソード電極３０８ｃに挟まれた領域下のチャネル形成領域ＣＲ３で発生した熱をシリコン基板１０１を介して基板裏面から効率良く放熱することが可能となる。
【００８６】
また、カソード電極３０８ｃは、キャリア供給層２０５とオーミック接触する金属膜よりなる電極である。本実施の形態では、例えば下層のＴｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いる。ただし、本発明はこれに限定されず、下層のキャリア供給層２０５とオーミック接触することが可能な種々の導電体を用いて形成することが可能である。
【００８７】
アノード電極３０８ａは、キャリア供給層２０５とショットキー接触する金属膜よりなる電極である。本実施の形態では、例えば下層のＮｉ膜と上層のＡｌ膜とよりなる積層構造の金属膜を用いる。ただし、本発明ではこれに限定されず、下層のキャリア供給層２０５とショットキー接触することが可能な種々の導電体を用いて形成することが可能である。
【００８８】
（製造方法）
次に、本実施の形態による半導体装置３００の製造方法を、図面を用いて詳細に説明する。図１５（ａ）および図１５（ｂ）は、本実施の形態による半導体装置３００の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１または２と同様の工程については、それを引用することで説明を簡略化する。
【００８９】
本製造方法では、まず、本発明の実施の形態１において図５（ａ）を用いて説明した工程と同様の工程を用いることで、シリコン基板１０１上に、バッファ層１０２Ａとｐ−ＧａＮ層１０３Ａとｕｎ−ＧａＮ層１０４Ａとｕｎ−ＡｌＧａＮ層１０５Ａとを順次形成する。
【００９０】
次に、本発明の実施の形態１において図５（ｃ）を用いて説明した工程と同様の工程を用いることで、本発明の実施の形態２において図１３（ａ）に示すように、各素子形成領域ＡＲ１間に素子分離のためのトレンチＴＲ１を形成する。なお、この工程の結果、素子形成領域ＡＲ１におけるバッファ層１０２Ａ、ｐ−ＧａＮ層１０３Ａ、ｕｎ−ＧａＮ層１０４Ａおよびｕｎ−ＡｌＧａＮ層１０５Ａがそれぞれバッファ層１０２、ｐ型半導体層１０３、キャリア走行層２０４およびキャリア供給層２０５に整形されると共に、各素子形成領域ＡＲ１間が素子分離される。
【００９１】
次に、本発明の実施の形態１において図６（ａ）を用いて説明したリフトオフ工程と同様の工程をもちいることで、図１５（ａ）に示すように、キャリア供給層２０５上に、これとオーミック接触するカソード電極３０８ｃを形成する。なお、マスクとして用いたフォトレジストＲ３１を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ３１上の金属膜３００８がリフトオフにより除去され、開口ａｐ３１内に形成されたカソード電極３０８ｃが残る。
【００９２】
次に、本発明の実施の形態２において図１３（ｃ）を用いて説明したリフトオフ工程と同様の工程を用いることで、図１５（ｂ）に示すように、キャリア供給層２０５上に、これとショットキー接触するアノード電極３０８ａを形成する。なお、マスクとして用いたフォトレジストＲ３２を例えばアセトンなどの剥離液を用いて除去することで、フォトレジストＲ３２上の金属膜３０１８がリフトオフにより除去され、開口ａｐ３２内に形成されたアノード電極３０８ａが残る。なお、以上までの工程が、素子形成工程に相当する。
【００９３】
その後、本発明の実施の形態１において図５（ｂ）から図６（ａ）を用いて説明した工程と同様の工程を用いることで、層間絶縁膜１０９、メタル層１１０およびパッシベーション膜１１１を順次形成し、続いて同実施の形態１において図８（ｂ）を用いて説明した工程と同様の工程を用いることで、少なくともチャネル形成領域ＣＲ３下にシリコン基板１０１裏面から彫り込まれた凹部ＤＰ３を形成する（凹部形成工程）。
【００９４】
その後、同実施の形態１において図９を用いて説明した工程と同様の工程を用いることで、上記各層が形成されたウエハ３（図１４参照）を個々の半導体装置３００に個片化する（個片化工程）。
【００９５】
以上のように、本実施の形態によれば、化合物半導体層であるｐ型半導体層１０３（キャリア走行層２０４またはキャリア供給層２０５を含んでもよい）におけるチャネル形成領域ＣＲ３として機能するアノード電極３０８ａおよびカソード電極３０８ｃで挟まれた領域下に支持基板であるシリコン基板１０１を薄くする凹部ＤＰ３が形成されるため、動作時にチャネル形成領域ＣＲ３で発生した熱をシリコン基板１０１裏面から効率的に放熱することが可能となる。また、この凹部ＤＰ３が形成されていない領域は、シリコン基板１０１の厚さが確保されているため、エピタキシャル層であるｐ型半導体層１０３と異種基板であるシリコン基板１０１との応力のバランスが崩れることを防止できる。これにより、放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置３００を実現することができる。
【００９６】
なお、上記各実施の形態においては、半導体素子として半導体電子デバイスがＭＯＳＦＥＴ、ＨＥＭＴ、ＳＢＤ等の素子を例示した電子デバイスであったが、本発明はこれに限定されず、ショットキーゲート型（ＭＥＳ型）トランジスタや、ｐｎ接合ダイオード等、種々の半導体素子電子デバイスに対して適用することが可能である。また、本発明の実施の形態１においては、耐圧維持層にＡｌＧａＮ／ＧａＮ構造を用いたリセス型ＭＯＳＦＥＴを例にとって説明しているが、本発明はこれに限定されず、耐圧維持層にn−ＧａＮエピタキシャル層を用いたリセス型ＭＯＳＦＥＴや、イオン注入によって耐圧維持層を形成したプレーナ型ＭＯＳＦＥＴや、縦型トレンチＭＯＳＦＥＴなど、他種のＭＯＳＦＥＴに適用することも可能である。
【００９７】
また、上記実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００９８】
【図１Ａ】本発明の実施の形態１による半導体装置を個片化する前のウエハの概略構成を示す上視図である。
【図１Ｂ】図１Ａに示すウエハに作り込まれた個片化前の複数の半導体装置の１つの概略構成を拡大した拡大図である。
【図２】図１ＢにおけるＡ−Ａ’断面の層構造を示す模式図である。
【図３】本発明の実施の形態１によるチップに個片化した半導体装置をリードフレームに実装したものの断面図である。
【図４】本発明の実施の形態１において１つの素子形成領域に複数の半導体素子を形成した場合のウエハの断面構造を示す模式図である。
【図５】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（その１）。
【図６】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（その２）。
【図７】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（その３）。
【図８】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（その４）。
【図９】本発明の実施の形態１による半導体装置の製造方法を示すプロセス図である（その５）。
【図１０】本発明の実施の形態１による半導体装置の他の製造方法を示すプロセス図である。
【図１１】本発明の実施の形態１によるリードフレームの変形例を示す断面図である。
【図１２】本発明の実施の形態２によるウエハの層構造を示す模式図である。
【図１３】本発明の実施の形態２による半導体装置の製造方法を示すプロセス図である。
【図１４】本発明の実施の形態３によるウエハの層構造を示す模式図である。
【図１５】本発明の実施の形態３による半導体装置の製造方法を示すプロセス図である。
【符号の説明】
【００９９】
１、２、３  ウエハ
１００、１５０、２００、３００  半導体装置
１００Ａ  ＭＯＳＦＥＴ
１０１  シリコン基板
１０２、１０２Ａ  バッファ層
１０３  ｐ型半導体層
１０４、２０４  キャリア走行層
１０５、２０５  キャリア供給層
１０６  ゲート絶縁膜
１０７、２０７  ゲート電極
１０８ｄ  ドレイン電極
１０８ｓ  ソース電極
１０９  層間絶縁膜
１１０  メタル層
１１１  パッシベーション膜
１２０  リードフレーム
１２１  凸部
１３０  樹脂
２００Ａ  ＨＥＭＴ
３００Ａ  ＳＢＤ
３０８ａ  アノード電極
３０８ｃ  カソード電極
ＡＲ１  素子形成領域
ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ１１  チャネル形成領域
ＤＰ１、ＤＰ２、ＤＰ３  凹部
ＦＲ１  素子分離領域
ＳＲ  スクライブ領域
【図１Ａ】
2010080633.tif 000003
【図１Ｂ】
2010080633.tif 000004
【図２】
2010080633.tif 000005
【図３】
2010080633.tif 000006
【図４】
2010080633.tif 000007
【図５】
2010080633.tif 000008
【図６】
2010080633.tif 000009
【図７】
2010080633.tif 000010
【図８】
2010080633.tif 000011
【図９】
2010080633.tif 000012
【図１０】
2010080633.tif 000013
【図１１】
2010080633.tif 000014
【図１２】
2010080633.tif 000015
【図１３】
2010080633.tif 000016
【図１４】
2010080633.tif 000017
【図１５】
2010080633.tif 000018