(57)【要約】【課題】  複数チャネル出力回路を構成する複数のトランジスタを持つ半導体装置においてセルサイズ縮小および信頼性向上を図る。【解決手段】  複数のチャネル回路構成において、共通の機能を有する複数のチャネルのトランジスタ群を共通のトレンチ溝で囲い、機能の異なるトランジスタ郡に対して絶縁素子分離されていて、ハイサイド側の隣接するトランジスタのコレクタ部を共有化してVH電源に接続すると共に、ローサイド側の隣接するチャネルのトランジスタ群のエミッタ部を共有化してGND電源に接続する。【選択図】  図７
2010080803.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャネルを有して構成される半導体装置であって、
共通の機能を有する前記複数のチャネルの素子群が共通の素子分離構造で囲まれると共に、機能の異なる素子同士が前記素子分離構造によって互いに絶縁分離されている
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記素子群は複数のトランジスタからなるトランジスタ群である
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
共通の前記素子分離構造で囲まれた前記トランジスタ群のコレクタおよびドレインのうちのいずれかの領域が、共通の第１の電位の電源配線に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記トランジスタ群の互いに隣接するチャネルのトランジスタが共通のコレクタおよびドレインのうちのいずれかの領域で構成されている
ことを特徴とする半導体装置。
【請求項５】
請求項２において、
共通の前記素子分離構造で囲まれた前記トランジスタ群のエミッタおよびソースのうちのいずれかの領域が、第１の電位より低い共通の第２の電位の電源配線に接続されている
ことを特徴とする半導体装置。
【請求項６】
請求項５において、
前記トランジスタ群の互いに隣接するチャネルのトランジスタが共通のエミッタおよびソースのうちのいずれかの領域で構成されている
ことを特徴とする半導体装置。
【請求項７】
請求項２において、
前記素子分離構造は、外部領域から分離すべき素子を囲むように閉曲線状に形成された溝を有して成るトレンチ分離構造である
ことを特徴とする半導体装置。
【請求項８】
請求項２において、
前記トランジスタ群は横型絶縁ゲートバイポーラトランジスタを含んでなる
ことを特徴とする半導体装置。
【請求項９】
請求項１において、
前記素子群は複数のダイオードからなるダイオード群である
ことを特徴とする半導体装置。
【請求項１０】
請求項９において、
共通の前記素子分離構造で囲まれた前記ダイオード群のカソード領域が、共通の第１の電位の電源配線に接続されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記ダイオード群の互いに隣接するチャネルのダイオードが共通のカソード領域で構成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項２において、
前記トランジスタ群は電界効果型トランジスタを含んでなる
ことを特徴とする半導体装置。
【請求項１３】
複数チャネルのトランジスタが共通の第１の素子分離構造で囲まれ、かつ、前記第１の素子分離構造で囲まれた各チャネルのトランジスタが、エミッタを中央に、コレクタを外側にして、それぞれ配置されて成る第１のトランジスタ群と、
前記第１のトランジスタ群を構成する前記複数チャネルのトランジスタとは別個の複数チャネルのトランジスタが前記第１の素子分離構造とは別個の共通の第２の素子分離構造で囲まれ、かつ、前記第２の素子分離構造で囲まれた各チャネルのトランジスタが、コレクタを中央に、エミッタを外側にして、それぞれ配置されて成る第２のトランジスタ群と
を備え、
前記第１のトランジスタ群のエミッタと前記第２のトランジスタ群のコレクタとが共通に出力端子に接続されている
ことを特徴とする半導体装置。
【請求項１４】
請求項１３において、
共通の前記素子分離構造で囲まれた前記トランジスタ群のコレクタおよびドレインのうちのいずれかの領域が、共通の第１の電位の電源配線に接続されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記トランジスタ群の互いに隣接するチャネルのトランジスタが共通のコレクタおよびドレインのうちのいずれかの領域で構成されている
ことを特徴とする半導体装置。
【請求項１６】
請求項１３において、
共通の前記素子分離構造で囲まれた前記トランジスタ群のエミッタおよびソースのうちのいずれかの領域が、第１の電位より低い共通の第２の電位の電源配線に接続されている
ことを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記トランジスタ群の互いに隣接するチャネルのトランジスタが共通のエミッタおよびソースのうちのいずれかの領域で構成されている
ことを特徴とする半導体装置。
【請求項１８】
請求項１３において、
前記素子分離構造は、外部領域から分離すべき素子を囲むように閉曲線状に形成された溝を有して成るトレンチ分離構造である
ことを特徴とする半導体装置。
【請求項１９】
請求項１３において、
前記トランジスタ群は横型絶縁ゲートバイポーラトランジスタを含んでなる
ことを特徴とする半導体装置。
【請求項２０】
請求項１３において、
前記トランジスタ群は電界効果型トランジスタを含んでなる
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばプラズマディスプレイパネルの走査用ドライバIC(スキャンIC)のように上下アームからなる複数チャネル出力機能を有する回路装置に適用して有効な半導体装置に関するものである。
【背景技術】
【０００２】
従来、２組のトランジスタ群を備え、その両トランジスタ群の間が素子分離領域によって隔てられている半導体装置として、ソースが共通の電源に接続され、かつ、各トランジスタが互いに並列に接続されているものがあった（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００６−２６９８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１に、プラズマディスプレイパネル(以下PDPと略す)の駆動方式を示す。通常PDPは、走査用ドライバIC(以下スキャンICと証する)とアドレスドライバによって駆動される。両ドライバとも多段ビットで構成され、駆動信号によって各ビットに対応するセルが点灯してPDPの表示が実現される。
【０００５】
図２に、スキャンICの１ビット分の出力回路図を示す。この回路は高耐圧の横型絶縁ゲートバイポーラトランジスタとダイオードで構成されている。
VHは負荷電源、D0は出力、GNDはグランド端子であり、この回路が例えば６４ビット分含まれている。
【０００６】
図３、４に、スキャンIC回路を形成する横型絶縁ゲートバイポーラトランジスタとダイオードの平面図を示す。図５、６に示すように各素子は、チャネル毎に素子分離するため溝型の分離構造で囲まれている。
【０００７】
チップサイズの縮小はコスト低減に有効であり、スキャンICのように多チャネル出力回路を有する場合、1チャネルのトランジスタサイズの縮小が、チップ全体の縮小に大きな効果をもたらす。しかし、横型絶縁ゲートバイポーラトランジスタにおけるコレクタ／エミッタ間距離縮小によるサイズ縮小は素子耐圧の低下が懸念され、同様にコレクタ領域／トレンチ溝距離縮小によるサイズ縮小も素子耐圧の低下を生じる。
【０００８】
これはダイオードにおいても同じである。以上より、横型絶縁ゲートバイポーラトランジスタ及び、ダイオードの素子サイズ縮小は素子耐圧の低下を生じるため、チップサイズの縮小に上限がある。
【０００９】
また、出力ドライバのように大電流を流す場合、各素子が熱伝導性の低い絶縁膜で分離されていることにより、動作時に温度上昇が生じるため素子の電流密度向上により熱による不具合が生じやすくなるという問題がある。
【００１０】
ところで、従来、２組のトランジスタ群を備え、その両トランジスタ群の間が素子分離領域によって隔てられている半導体装置として、上述の特許文献１のように、ソースが共通の電源に接続され、かつ、各トランジスタが互いに並列に接続されているものがあった。
【００１１】
しかし、例えば高耐圧デバイスの出力段回路素子（トランジスタまたは高圧ダイオード）のように、第一諧調から第ｎ諧調までの各諧調（チャネル）で第１群（例えばハイサイド）の素子と第２群（例えばローサイド）の素子とが直列接続され、かつ、第１群と第２群とが素子分離構造によって互いに分離されている構成は、従前に例がない。
【００１２】
本発明の目的は、チップサイズの縮小と、動作時の素子の放熱性向上とを両立することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の代表的なものの一例を示せば、以下の通りである。
【００１４】
すなわち、本発明の半導体装置は、複数のチャネルを有して構成される半導体装置であって、共通の機能を有する前記複数のチャネルの素子群が共通の素子分離構造で囲まれると共に、機能の異なる素子同士が前記素子分離構造によって互いに分離されていることを特徴とする。
【００１５】
より具体的には、本発明の半導体装置は、複数チャネルのトランジスタが共通の第１の素子分離構造で囲まれ、かつ、前記第１の素子分離構造で囲まれた各チャネルのトランジスタが、エミッタを中央に、コレクタを外側にして、それぞれ配置されて成る第１のトランジスタ群と、前記第１のトランジスタ群を構成する前記複数チャネルのトランジスタとは別個の複数チャネルのトランジスタが前記第１の素子分離構造とは別個の共通の第２の素子分離構造で囲まれ、かつ、前記第２の素子分離構造で囲まれた各チャネルのトランジスタが、コレクタを中央に、エミッタを外側にして、それぞれ配置されて成る第２のトランジスタ群とを備え、前記第１のトランジスタ群のエミッタと前記第２のトランジスタ群のコレクタとが共通に出力端子に接続されていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、チップサイズの縮小と放熱性の向上を図ることができ、ひいては信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１７】
本願において開示されている発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１８】
複数のチャネル回路構成において、共通の機能を有するトランジスタ群を共通のトレンチ溝で囲い、ハイサイド側の隣接するトランジスタのコレクタ部を共有化してVH電源に接続する。また他方ローサイド側の隣接するチャネルのトランジスタ群のエミッタ部を共有化してGND電源に接続する。
【００１９】
この構成により、隣接したトランジスタのコレクタ領域を共通化し、共通のトレンチ溝で囲むことにより、隣接したトレンチ溝領域間距離、隣接した２つの装置領域に属するトレンチ溝幅、トレンチ溝／コレクタ領域間距離、チャネルあたりの素子サイズ縮小をすることができる。
【００２０】
本発明の半導体装置は、複数のチャネルを有して構成される半導体装置であって、共通の機能を有する複数のチャネルの素子群が共通の素子分離構造で囲まれると共に、機能の異なる素子同士がその素子分離構造によって互いに絶縁分離されていることを特徴とする。
【００２１】
ここで、素子群とは、例えば複数のトランジスタからなるトランジスタ群であってもよいし、例えば複数のダイオードからなるダイオード群であってもよいが、本発明はそれらに限定されない。
【００２２】
素子群が複数のトランジスタからなるトランジスタ群である場合、以下のような態様を取ることが可能である。
【００２３】
まず、共通の素子分離構造で囲まれたトランジスタ群のコレクタ（またはドレイン）領域が、共通の第１の電位の電源配線に接続されている構成であってもよい。この場合、トランジスタ群の互いに隣接するチャネルのトランジスタが共通のコレクタ（またはドレイン）領域で構成される。
【００２４】
あるいは、共通の素子分離構造で囲まれたトランジスタ群のエミッタ（またはソース）領域が、第１の電位より低い共通の第２の電位の電源配線に接続されている構成であってもよい。この場合、トランジスタ群の互いに隣接するチャネルのトランジスタが共通のエミッタ（またはソース）領域で構成される。
【００２５】
素子分離構造は、外部領域から分離すべき素子を囲むように閉曲線状に形成された溝を有して成るトレンチ分離構造であれば好適である。
【００２６】
尚、トランジスタ群は横型絶縁ゲートバイポーラトランジスタを含んでなるものであってもよいし、電界効果型トランジスタを含んでなるものであってもよい。
【００２７】
素子群が複数のダイオードからなるダイオード群である場合、以下のような態様を取ることが可能である。
【００２８】
まず、共通の素子分離構造で囲まれたダイオード群のカソード領域が、共通の第１の電位の電源配線に接続されている構成であってもよい。この場合、ダイオード群の互いに隣接するチャネルのダイオードが共通のカソード領域で構成される。
【００２９】
あるいは、共通の素子分離構造で囲まれたダイオード群のアノード領域が、第１の電位より低い共通の第２の電位の電源配線に接続されている構成であってもよい。この場合、ダイオード群の互いに隣接するチャネルのダイオードが共通のアノード領域で構成される。
【００３０】
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各半導体装置は、SOI(Silicon On Insulator)基板上に形成される。しかしながら、本発明はSOI基板ではなく、バルク基板において形成した構造においても適用することができる。
【００３１】
また本実施例は、複数のチャネル構成から成る半導体装置において共通の機能を有する絶縁ゲートバイポーラトランジスタ群・電界効果型トランジスタ群に適用され、また本発明は、トランジスタ群ではなく、複数チャネルを構成し共通の機能を有するダイオード群においても適用する事ができる。
【００３２】
以下、図面を参照しつつ本発明の半導体装置の好適な実施形態について各実施例として説明する。
【００３３】
［実施例１］
図７は本発明を適用したトランジスタ群の一実施例の部分平面図を示している。複数のチャネル回路構成において、共通の機能を有するトランジスタ群を共通のトレンチ溝で囲い、ハイサイド側の隣接するチャネルのトランジスタのコレクタ(ドレイン／カソード)領域を共有化して、VH電源に接続する。また、他方ローサイド側の隣接するチャネルのエミッタ(ソース／アノード)領域を共有化してGND電源に接続している。
【００３４】
一方の素子分離領域（例えばトレンチU溝）26に囲まれたコレクタ（またはドレイン）領域27、ゲート領域28、およびエミッタ（またはソース）領域29を備えて成る複数のトランジスタは共通に高耐圧デバイスの一方の電位（例えば正電位）側であるハイサイド側の機能を有する。これに対し、他方の素子分離領域（同様に例えばトレンチU溝）26-2に囲まれたコレクタ（またはドレイン）領域27-2、ゲート領域28-2、およびエミッタ（またはソース）領域29-2を備えて成る複数のトランジスタは、素子分離領域26に囲まれたトランジスタ群とは異なり、共通に高耐圧デバイスの他方の電位（例えば接地（GND）電位）側であるローサイド側の機能を有する。このように、機能が共通であるトランジスタ同士は共通の素子分離領域によって共通の領域内に囲まれ、かつ、機能が異なるトランジスタ同士は素子分離領域によって互いに分離される。
【００３５】
ハイサイド側の互いに隣接するチャネルのトランジスタ同士はコレクタ（またはドレイン）領域27が共有化され、正電位電源VHに接続される。これに対し、ローサイド側の互いに隣接するチャネルのトランジスタ同士はエミッタ（またはソース）領域29-2が共有化され、接地電位電源GNDに接続される。
【００３６】
一方の素子分離領域26に囲まれた第１のトランジスタ群および他方の素子分離領域26-2に囲まれた第２のトランジスタ群は共に、出力段回路第一諧調（第１チャネル）におけるトランジスタ30、出力段回路第二諧調（第２チャネル）におけるトランジスタ31、・・・、出力段回路第ｎ諧調（第ｎチャネル）におけるトランジスタ32の順で１次元的に配置される。  図８は本発明を適用したダイオード群の一実施例の部分平面図を示している。複数のチャネル回路構成において、共通の機能を有するダイオード群を共通のトレンチ溝で囲い、ハイサイド側の隣接するチャネルのダイオードのカソード領域を共有化して、VH電源に接続する。また、他方ローサイド側の隣接するチャネルのアノード領域を共有化してGND電源に接続している。
【００３７】
一方の素子分離領域（例えばトレンチU溝）26-3に囲まれたカソード領域27-3およびアノード領域29-3を備えて成る複数のダイオードは共通に高耐圧デバイスの一方の電位（例えば正電位）側であるハイサイド側の機能を有する。これに対し、他方の素子分離領域（同様に例えばトレンチU溝）26-4に囲まれたカソード領域27-4およびアノード領域29-4を備えて成る複数のダイオードは、素子分離領域26-3に囲まれたダイオード群とは異なり、共通に高耐圧デバイスの他方の電位（例えば接地（GND）電位）側であるローサイド側の機能を有する。このように、機能が共通であるダイオード同士は共通の素子分離領域によって共通の領域内に囲まれ、かつ、機能が異なるトランジスタ同士は素子分離領域によって互いに分離される。
【００３８】
ハイサイド側の互いに隣接するチャネルのダイオード同士はカソード領域27-3が共有化され、正電位電源VHに接続される。これに対し、ローサイド側の互いに隣接するチャネルのダイオード同士はアノード領域29-4が共有化され、接地電位電源GNDに接続される。
【００３９】
一方の素子分離領域26-3に囲まれた第１のダイオード群および他方の素子分離領域26-4に囲まれた第２のダイオード群は共に、出力段回路第一諧調（第１チャネル）における高圧ダイオード33、出力段回路第二諧調（第２チャネル）における高圧ダイオード34、・・・、出力段回路第ｎ諧調（第ｎチャネル）における高圧ダイオード35の順で１次元的に配置される。
【００４０】
本実施例によれば、一方の共通素子分離領域によって囲まれた第１の素子群の隣接チャネルのコレクタ(ドレイン／カソード)領域同士を共通化すると共に他方の共通素子分離領域によって囲まれた第２の素子群の隣接チャネルのエミッタ(ソース／アノード)領域同士を共通化した構造とし、各素子を個別にU溝で囲んでいた従来構造に代えて、チャネルを構成する機能共通のトランジスタをすべて共通のトレンチU溝で囲う構造を適用していることで、素子サイズ縮小が実現でき、また、放熱性の向上を図ることができる。
【００４１】
［実施例２］
図９、１０Ａ、１０Ｂは本発明を適用した半導体集積回路装置として出力回路における横型絶縁ゲートバイポーラトランジスタの実施例を示したものである。図９が部分平面図、図１０ＡおよびＢが部分断面図を示しており、図１０Ａはその全体を、図１０Ｂはその拡大図を、それぞれ示している。出力端子Doは直列接続された２つのトランジスタの間から取り出されている。電源端子VHに接続される素子をソース素子、グランド端子に接続される素子をシンク素子と呼ぶ。
【００４２】
用いられる横型絶縁ゲートバイポーラトランジスタの断面構造であるが、ここではｎチャネル型の横型絶縁ゲートバイポーラトランジスタについて示す。ｎ型半導体基板の表面層に選択的にｐベース領域が形成され、そのｐベース領域の表面層の一部に二つのｎエミッタ領域が形成され、そのｎエミッタ領域の間に一部ｎエミッタ領域と重複するようにｐコンタクト領域が形成されている。ｐベース領域の形成されていないｎ型基板の表面露出部に選択的にｎバッファ領域が形成され、そのｎバッファ領域の表面層にｐコレクタ領域が形成されている。そして、ｎ型基板の表面露出部とｎエミッタ領域に挟まれたｐベース領域の表面層のチャネル領域の表面上にゲート酸化膜を介してG端子に接続されるゲート電極が設けられている。またｎエミッタ領域とｐコンタクト領域の表面に共通に接触するエミッタ電極が、ｐコレクタ領域の表面上にはコレクタ電極が設けられ、それぞれE端子、C端子に接続される。図１０において、ｐベース領域とその上の構造が設けられた領域をエミッタ・ゲート領域、ｎバッファ領域とその上の構造が設けられた領域をコレクタ領域と呼ぶことにする。本件で検討した素子は、エミッタ・ゲート領域に対し、コレクタ領域が両側対称に設置されたレイアウト配置となっている。
【００４３】
この構造は従来構造に対して、隣接チャネルのコレクタ領域を共通化し、従来構造では各チャネル毎に囲んでいたトレンチU溝を無くして、共通の機能を有する横型絶縁ゲートバイポーラトランジスタをすべて同一のトレンチU溝で囲っている。これにより、従来構造に比べ１チャネル当たりのレイアウトサイズの縮小を図ることができる。また、隣接するコレクタを共通化し下アーム側のエミッタと共通に電源をとるため、単一セルをずらす事により、配線長を短くできる。さらに、１個の素子をトレンチ溝で囲う従来構造に比べ、複数の素子をトレンチ溝で囲う構造によって、熱抵抗を下げられるため、放熱性を上げられる。これにより、素子発熱による素子破壊を抑制できるため、信頼性を向上できる、。また、この構成ではソース素子である横型ゲートバイポーラトランジスタとシンク素子である横型ゲートバイポーラトランジスタのレイアウトを一致させて特性、耐圧が同一な素子を形成できる。
【００４４】
［実施例３］
図１１、１２Ａ、１２Ｂは本発明を適用した半導体集積回路装置として出力回路におけるダイオードの実施例を示したものである。図１１が部分平面図、図１２ＡおよびＢが部分断面図を示しており、図１２Ａはその全体を、図１２Ｂはその拡大図を、それぞれ示している。出力端子Doは直列接続された２つのトランジスタの間から取り出されている。電源端子VHに接続される素子をソース素子、グランド端子に接続される素子をシンク素子と呼ぶ。
【００４５】
用いられるダイオードの断面構造であるが、ｎ型半導体基板の表面層に選択的にｐアノード領域を形成し、そのｐアノード領域の表面層の一部にｐコンタクト領域が形成されている。ｐアノード領域が形成されていないｎ型基板の表面露出部に選択的にｎコンタクト領域が形成されている。またｐコンタクト領域の表面に接触するアノード電極が、ｎコンタクト領域の表面上にはカソード電極が設けられ、それぞれA端子、K端子に接続される。図１２において、ｐコンタクト領域とその上の構造が設けられた領域をアノード領域、ｎコンタクト領域とその上の構造が設けられた領域をカソード領域と呼ぶことにする。本件で検討した素子は、アノード領域に対し、カソード領域が両側対称に設置されたレイアウト配置となっている。
【００４６】
この構造は従来構造に対し、隣接チャネルのカソード領域同士を共通化した構造であり、従来構造において各素子毎に囲んでいたトレンチU溝を取り除き、チャネルを構成するダイオードすべてを同一のトレンチU溝で囲っている。これにより、従来構造に比べ１チャネル当たり、隣接したトレンチU溝領域間距離、隣接した２つの装置領域に属するトレンチU溝幅、トレンチU溝カソード領域間距離及び、カソード領域幅の分だけサイズ縮小をすることができる。また、各素子を各々トレンチU溝で囲う従来構造に比べ、複数の素子をトレンチU溝で囲う構造は、熱抵抗を低減でき優れた放熱効果が期待できる。また、この構造ではソース素子を構成するのダイオードとシンク素子を構成するダイオードの基本単位レイアウトを一致させて特性、耐圧が同一な素子を形成できる。
【００４７】
［実施例４］
図１３は、本発明の半導体装置を用いたスキャンIC回路レイアウト構成の一実施例をレイアウト図として示したものである。出力段回路を構成するシンク部（ハイサイド側）横型絶縁ゲートバイポーラトランジスタ群は共通の素子分離構造58によって共通に他の領域から分離され、出力段回路を構成するソース部（ローサイド側）横型絶縁ゲートバイポーラトランジスタ群は共通の素子分離構造59によって共通に他の領域から分離され、出力段回路を構成するシンク部（ハイサイド側）高圧ダイオード群は共通の素子分離構造60によって共通に他の領域から分離され、出力段回路を構成するソース部（ローサイド側）高圧ダイオード群は共通の素子分離構造61によって共通に他の領域から分離される。これら４つの素子群は互いに別個の素子分離構造58、59、60、61によって別々に囲まれる。
【００４８】
ハイサイド側の横型絶縁ゲートバイポーラトランジスタ群のコレクタおよびハイサイド側の高圧ダイオード群のカソードは、共通に所定の第１の電位VHに接続され、ローサイド側の横型絶縁ゲートバイポーラトランジスタ群のエミッタおよびローサイド側の高圧ダイオード群のアノードは、第１の電位より低い所定の第２の電位に共通に接続される。第１の電位としては例えば所定の正電位としてもよく、また、第２の電位としては、例えば接地電位GNDとしてもよいが、本発明はこれに限定されない。
【００４９】
ハイサイド側の横型絶縁ゲートバイポーラトランジスタ群のエミッタ、ローサイド側の横型絶縁ゲートバイポーラトランジスタ群のコレクタ、ハイサイド側の高圧ダイオード群のアノード、およびローサイド側の高圧ダイオード群のカソードは、チャネル毎に共通にそれぞれのチャネルの出力端子D01〜D0nに接続される。ハイサイド側の横型絶縁ゲートバイポーラトランジスタ群のエミッタと出力端子との間には、ハイサイド側・ローサイド側の高圧ダイオードとは別のダイオードがチャネル毎に接続されてもよい。
【００５０】
本実施例によれば、図２に示した横型絶縁ゲートバイポーラトランジスタと高圧ダイオードに関して実施例１、実施例２を適用し、それらを配線で繋ぐことで、高圧出力段回路におけるサイズ縮小が実現でき、もってICチップのサイズ縮小が実現できる。
【図面の簡単な説明】
【００５１】
【図１】AC型PDPを駆動するICの構成図である。
【図２】AC型PDP用ICの出力回路図である。
【図３】横型絶縁ゲートバイポーラトランジスタの部分平面図である。
【図４】高圧ダイオードの部分平面図である。
【図５】出力回路を構成する横型絶縁ゲートバイポーラトランジスタの部分平面図である。
【図６】出力回路を構成する高圧ダイオードの部分平面図である。
【図７】本発明第一の実施例のトランジスタの部分平面図である。
【図８】本発明第一の実施例の高圧ダイオードの部分平面図である。
【図９】本発明第二の実施例の横型ゲートバイポーラトランジスタの部分平面図である。
【図１０Ａ】本発明第二の実施例の横型ゲートバイポーラトランジスタの部分断面図の全体を示す図である。
【図１０Ｂ】本発明第二の実施例の横型ゲートバイポーラトランジスタの部分断面図の拡大図である。
【図１１】本発明第三の実施例の高圧ダイオードの部分平面図である。
【図１２Ａ】本発明第三の実施例の高圧ダイオードの部分断面図の全体を示す図である。
【図１２Ｂ】本発明第三の実施例の高圧ダイオードの部分断面図の拡大図である。
【図１３】本発明第四の実施例のスキャンIC出力回路の部分平面図である。
【符号の説明】
【００５２】
１    スキャンドライバ
２    アドレスドライバ
３    プラズマディスプレイ
４    セル
５    レベルシフト出力信号
６    シンク部用横型絶縁ゲートバイポーラトランジスタ入力信号
７    ソース部用高圧ダイオード
８    シンク部用高圧ダイオード
９    ソース部用絶縁ゲートバイポーラトランジスタ
１０  シンク部用絶縁ゲートバイポーラトランジスタ
１１  分離用ダイオード
１２  ツェナーダイオード
１３  コレクタ(ドレイン／カソード)領域
１４  ゲート領域
１５  エミッタ(ソース／アノード)領域
１６  素子分離領域(トレンチU溝)
１７  カソード領域
１８  アノード領域
１９  素子分離領域(トレンチU溝)
２０  出力段回路第一諧調における横型絶縁ゲートバイポーラトランジスタ
２１  出力段回路第二諧調における横型絶縁ゲートバイポーラトランジスタ
２２  出力段回路第n諧調における横型絶縁ゲートバイポーラトランジスタ
２３  出力段回路第一諧調における高圧ダイオード
２４  出力段回路第二階調における高圧ダイオード
２５  出力段回路第ｎ諧調における高圧ダイオード
２６  素子分離領域(トレンチU溝)
２７  コレクタ(ドレイン)領域
２８  ゲート領域
２９  エミッタ(ソース)領域
３０  出力段回路第一諧調におけるトランジスタ
３１  出力段回路第二諧調におけるトランジスタ
３２  出力段回路第ｎ諧調におけるトランジスタ
３３  出力段回路第一諧調における高圧ダイオード
３４  出力段回路第二諧調における高圧ダイオード
３５  出力段回路第ｎ諧調における高圧ダイオード
３６  出力段回路第一諧調における横型絶縁ゲートバイポーラトランジスタ
３７  出力段回路第一諧調における横型絶縁ゲートバイポーラトランジスタ
３８  出力段回路第一諧調における横型絶縁ゲートバイポーラトランジスタ
３９  コレクタ領域
４０  エミッタ領域
４１  ゲート領域
４２  コレクタ電極
４３  ゲート電極
４４  エミッタ電極
４５  pコレクタ領域
４６  pコンタクト領域
４７  ｎエミッタ領域
４８  ｐベース領域
４９  ｎバッファ領域
５０  ゲート酸化膜
５１  出力段回路第一諧調における高圧ダイオード
５２  出力段回路第二諧調における高圧ダイオード
５３  出力段回路第ｎ諧調における高圧ダイオード
５４  カソード領域
５５  エミッタ領域
５６  エミッタ電極
５７  カソード電極
５８  出力段回路を構成するシンク部(ハイサイド側)横型絶縁ゲートバイポーラトランジスタ
５９  出力段回路を構成するソース部(ローサイド側)横型絶縁ゲートバイポーラトランジスタ
６０  出力段回路を構成するシンク部(ハイサイド側)高圧ダイオード
６１  出力段回路を構成するソース部(ローサイド側)高圧ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010080803.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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