(57)【要約】【課題】ゲイン誤差を調整するためのゲイン変更回数をより少なくして調整にかかる時間を短縮すると共に、調整にかかる負荷を低減でき、しかも調整回路規模を縮小できるゲイン調整回路を提供する。【解決手段】アナログ信号をデジタル変換して得られるデジタル出力信号の値を、出力すべき値であって、かつ当該デジタル出力信号と線形の関係にある理想値に調整するゲイン調整回路を、デジタル出力信号を理想値に変換するゲイン誤差修正値の設定指示を入力し、指示から所定の時間だけゲイン誤差修正値を算出する除算器１０５、算出されたゲイン誤差修正値が保存されるレジスタ１０６、レジスタ１０６に保存されたゲイン誤差修正値を、デジタル出力信号を調整するタイミングに応じて読み出し、デジタル出力信号と乗算する乗算器１０２と、によって構成する。【選択図】  図１
2010103927.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル変換して得られるデジタル出力信号の値を、出力されるべき値であって、かつ当該デジタル出力信号と線形の関係にある理想値に調整するゲイン調整回路であって、
前記デジタル出力信号を前記理想値に変換するゲイン誤差修正値の設定の指示を入力し、当該指示から所定の時間内に入力された前記デジタル出力信号を使って前記ゲイン誤差修正値を算出するゲイン誤差修正値算出回路と、
前記ゲイン誤差修正値算出回路によって算出された前記ゲイン誤差修正値が保存される第１保存部と、
前記第１保存部に保存された前記ゲイン誤差修正値が前記デジタル出力信号の入力タイミングに応じて読み出され、入力された前記デジタル出力信号と前記ゲイン誤差修正値とを乗算する乗算器と、
を備えることを特徴とするゲイン調整回路。
【請求項２】
前記ゲイン誤差修正値算出回路は、
入力されたアナログ信号をデジタル出力信号に変換して得られるデジタル出力信号を、前記理想値で除算してゲイン誤差修正値を算出する除算器を含むことを特徴とする請求項１に記載のゲイン調整回路。
【請求項３】
前記ゲイン誤差修正値算出回路は、
前記理想値と、アナログ信号をデジタル出力信号に変換した際に生じる誤差を含むデジタル出力信号の値である誤差値とを比較する比較器を含み、
前記比較器は、比較の結果に基づいて、前記誤差値を前記理想値に変換するゲイン誤差修正値を出力することを特徴とする請求項１に記載のゲイン調整回路。
【請求項４】
任意の値に設定されたゲイン誤差修正値を保存する第２保存部と、
前記第１保存部、前記第２保存部のいずれかを選択するセレクタと、を備え、
前記乗算器は、前記セレクタによって選択された前記第１保存部、前記第２保存部のいずれかから読み出されたゲイン誤差修正値と、デジタル出力信号とを乗算することを特徴とする請求項１から３のいずれか１項に記載のゲイン調整回路。
【請求項５】
アナログ信号をデジタル変換して得られるデジタル出力信号の値を、出力されるべき値であって、かつ当該デジタル出力信号と線形の関係にある理想値に調整して出力するＡ／Ｄ変換装置であって、
アナログ信号を入力し、デジタル出力信号に変換して出力するＡ／Ｄ変換器と、
前記デジタル出力信号を前記理想値に変換するゲイン誤差修正値の設定の指示を入力し、当該指示から所定の時間内に入力された前記デジタル出力信号を使って前記ゲイン誤差修正値を算出するゲイン誤差修正値算出回路と、
前記ゲイン誤差修正値算出回路によって算出された前記ゲイン誤差修正値が保存される第１保存部と、
前記第１保存部に保存された前記ゲイン誤差修正値が前記デジタル出力信号の入力タイミングに応じて読み出され、入力された前記デジタル出力信号と前記ゲイン誤差修正値とを乗算する乗算器と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項６】
アナログ信号をデジタル変換して得られるデジタル出力信号の値を、出力されるべき値であって、かつ当該デジタル出力信号と線形の関係にある理想値に調整するゲイン調整方法であって、
前記デジタル出力信号を前記理想値に変換するゲイン誤差修正値の設定の指示を入力し、当該指示から所定の時間内に入力された前記デジタル出力信号を使って前記ゲイン誤差修正値を算出するゲイン誤差修正値算出工程と、
前記ゲイン誤差修正値算出工程において算出されたゲイン誤差修正値を保存する保存工程と、
前記保存工程において保存された前記ゲイン誤差修正値が前記デジタル出力信号の入力タイミングに応じて読み出され、入力された前記デジタル出力信号と前記ゲイン誤差修正値とを乗算する乗算工程と、
を含むことを特徴とするゲイン調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲイン調整回路、Ａ／Ｄ変換装置及びゲイン調整方法に係り、特に、ゲインの調整にかかる時間を低減することに適したゲイン調整回路、Ａ／Ｄ変換装置及びこのゲイン調整方法に関する。
【背景技術】
【０００２】
図７は、Ａ／Ｄ変換装置の一般的な構成を説明するための図である。図示したＡ／Ｄ変換装置６は、Ａ／Ｄ変換器１と、Ａ／Ｄ変換器１に基準電圧を出力する基準電圧発生部２を備えている。
Ａ／Ｄ変換装置では、製造上のばらつきや設計通りの理想回路からのずれにより、ゲイン誤差と呼ばれる誤差を生じることがある。このため、図７に示した構成は、Ａ／Ｄ変換器１が基準電圧を基準にしてデジタル変換した信号のゲインを調整する乗算器３及びレジスタ４、以上の構成を制御するＣＰＵ（Central Processing Unit）５を備えている。
【０００３】
Ａ／Ｄ変換装置では、入力信号Ｖａが入力された場合に、ユーザが望む、出力されるべき出力信号Ｄａが得られる状態を「理想」とする。ところが、ゲイン誤差により、入力信号Ｖａに対して出力信号Ｄａｘが出力される場合がある。
このようなゲイン誤差は、ＣＰＵ５がレジスタ４にゲインを書き込むことによって調整することができる。例えば、特許文献１に記載された従来技術では、ＣＰＵ５が調整前変換値と理想値変換値との差分をレジスタ４に書き込むことによってゲインを調整している。ゲイン調整の調整回路には一般的にマイクロコンピュータが使われている。
【特許文献１】特開平９−１１９８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、ゲイン誤差を調整するために複数回の調整が必要であり、調整にかかる時間や処理回数を低減することが望まれていた。例えば、図７に示した構成の場合、ＣＰＵ５は、Ａ／Ｄ変換装置６の出力Ｄｏｕｔをモニタしながらレジスタ４に書き込まれるゲイン値を変更する。ゲイン値の変更は、出力Ｄｏｕｔが理想値となるまで繰り返し行われる。
【０００５】
また、特許文献１の発明では、実測定電圧と理想測定電圧との差分を使って補正データを算出し、他の実測定電圧と補正データとの差分を格納する。このため、１回のゲインの変更に少なくとも２度Ａ／Ｄ変換を行わなければならない。このため、特許文献１の発明は、ゲイン値を変更する際にマイクロコンピュータに複数回の命令を与える必要があり、処理にかかる負荷がいっそう大きくなる。
【０００６】
さらに、マイクロコンピュータは、比較的回路規模が大きいため、Ａ／Ｄ変換器の中に取り込んで一体の構成とし難いという欠点がある。
本発明は、上記した点に鑑みて行われたものであって、ゲイン誤差を調整するためのゲイン変更回数をより少なくして調整にかかる時間を短縮すると共に、調整にかかる負荷を低減でき、しかも回路規模を縮小できるゲイン調整回路、Ａ／Ｄ変換装置、ゲイン調整方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の請求項１のゲイン調整回路は、アナログ信号をデジタル変換して得られるデジタル出力信号の値を、出力されるべき値であって、かつ当該デジタル出力信号と線形の関係にある理想値に調整するゲイン調整回路であって、前記デジタル出力信号を前記理想値に変換するゲイン誤差修正値の設定の指示を入力し、当該指示から所定の時間内に入力された前記デジタル出力信号を使って前記ゲイン誤差修正値を算出するゲイン誤差修正値算出回路と、前記ゲイン誤差修正値算出回路によって算出された前記ゲイン誤差修正値が保存される第１保存部と、前記第１保存部に保存された前記ゲイン誤差修正値が前記デジタル出力信号の入力タイミングに応じて読み出され、入力された前記デジタル出力信号と前記ゲイン誤差修正値とを乗算する乗算器と、を備えることを特徴とする。
【０００８】
本発明の請求項２のゲイン調整回路は、請求項１において、前記ゲイン誤差修正値算出回路が、入力されたアナログ信号をデジタル出力信号に変換して得られるデジタル出力信号を、前記理想値で除算してゲイン誤差修正値を算出する除算器を含むことを特徴とする。
本発明の請求項３に記載のゲイン調整回路は、請求項１において、前記ゲイン誤差修正値算出回路が、前記理想値と、アナログ信号をデジタル出力信号に変換した際に生じる誤差を含むデジタル出力信号の値である誤差値とを比較する比較器を含み、前記比較器は、比較の結果に基づいて、前記誤差値を前記理想値に変換するゲイン誤差修正値を出力することを特徴とする。
【０００９】
請求項４に記載のゲイン調整回路は、請求項１から３のいずれか１項において、任意の値に設定されたゲイン誤差修正値を保存する第２保存部と、前記第１保存部、前記第２保存部のいずれかを選択するセレクタと、を備え、前記乗算器は、前記セレクタによって選択された前記第１保存部、前記第２保存部のいずれかから読み出されたゲイン誤差修正値と、デジタル出力信号とを乗算することを特徴とする。
【００１０】
請求項５に記載のＡ／Ｄ変換装置は、アナログ信号をデジタル変換して得られるデジタル出力信号の値を、出力されるべき値であって、かつ当該デジタル出力信号と線形の関係にある理想値に調整して出力するＡ／Ｄ変換装置であって、アナログ信号を入力し、デジタル出力信号に変換して出力するＡ／Ｄ変換器と、前記デジタル出力信号を前記理想値に変換するゲイン誤差修正値の設定の指示を入力し、当該指示から所定の時間内に入力された前記デジタル出力信号を使って前記ゲイン誤差修正値を算出するゲイン誤差修正値算出回路と、前記ゲイン誤差修正値算出回路によって算出された前記ゲイン誤差修正値が保存される第１保存部と、前記第１保存部に保存された前記ゲイン誤差修正値が前記デジタル出力信号の入力タイミングに応じて読み出され、入力された前記デジタル出力信号と前記ゲイン誤差修正値とを乗算する乗算器と、を備えることを特徴とする。
【００１１】
請求項６に記載のゲイン調整方法は、アナログ信号をデジタル変換して得られるデジタル出力信号の値を、出力されるべき値であって、かつ当該デジタル出力信号と線形の関係にある理想値に調整するゲイン調整方法であって、前記デジタル出力信号を前記理想値に変換するゲイン誤差修正値の設定の指示を入力し、当該指示から所定の時間内に入力された前記デジタル出力信号を使って前記ゲイン誤差修正値を算出するゲイン誤差修正値算出工程と、前記ゲイン誤差修正値算出工程において算出されたゲイン誤差修正値を保存する保存工程と、前記保存工程において保存された前記ゲイン誤差修正値が前記デジタル出力信号の入力タイミングに応じて読み出され、入力された前記デジタル出力信号と前記ゲイン誤差修正値とを乗算する乗算工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明の請求項１のゲイン調整回路によれば、ゲイン誤差修正値の設定の指示から所定の時間内にだけゲイン誤差修正値を算出し、算出されたゲイン誤差修正値を保存しておくことができる。そして、保存されているゲイン誤差修正値をデジタル出力信号の入力のタイミングに応じて読み出し、繰り返しデジタル出力信号のゲイン誤差の修正に使用することができる。
【００１３】
また、デジタル出力値と理想値とが線形の関係にあることから、入力されたアナログ信号が変動しても同じゲイン誤差修正値を使ってゲイン誤差を修正することができる。このため、ゲイン誤差修正値を算出するためのＡ／Ｄ変換及び演算が１回で済み、また１回の修正でデジタル出力信号を理想値に変換することができるので、ゲイン誤差を短時間のうちに修正することもできる。
さらに、ゲイン誤差修正値設定の指示を入力した後は順次回路等が動作してデジタル出力信号のゲイン誤差を修正することができる。このため、ＣＰＵ等の制御回路が１回の指示を出力するだけでゲイン誤差を修正することができる。
【００１４】
本発明の請求項２のゲイン調整回路によれば、前記ゲイン誤差修正値算出回路を除算器とし、他の乗算器やレジスタ等の保存部によってゲイン調整回路を構成することもできる。このため、マイクロコンピュータを使ってゲイン調整をする構成よりも回路面積を小型化すること有利である。
本発明の請求項３に記載のゲイン調整回路によれば、前記ゲイン誤差修正値算出回路を比較器とし、他の乗算器やレジスタ等の保存部によってゲイン調整回路を構成することもできる。このため、マイクロコンピュータを使ってゲイン調整をする構成よりも回路面積を小型化すること有利である。
本発明の請求項４に記載のゲイン調整回路によれば、算出されたゲイン誤差修正値、任意の値に設定されたゲイン誤差修正値のいずれかを適宜選択してゲイン誤差の修正に使用することもできる。
【００１５】
請求項５に記載のＡ／Ｄ変換装置によれば、ゲイン誤差修正値を算出するためのＡ／Ｄ変換及び演算が１回で済み、また１回の修正でデジタル出力信号を理想値に変換することができるので、ゲイン誤差を短時間のうちに修正することもできる。さらに、ＣＰＵ等の制御回路が１回の指示を出力するだけでゲイン誤差を修正することができる。
請求項６に記載のゲイン調整方法によれば、ゲイン誤差修正値を算出するためのＡ／Ｄ変換及び演算が１回で済み、また１回の修正でデジタル出力信号を理想値に変換することができるので、ゲイン誤差を短時間のうちに修正することもできる。さらに、ＣＰＵ等の制御回路が１回の指示を出力するだけでゲイン誤差を修正することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図を参照して本発明に係る実施形態１ないし実施形態３を説明する。
（実施形態１）
（構成）
図１は、本発明の実施形態１のＡ／Ｄ変換装置１００と、Ａ／Ｄ変換装置１００を制御するＣＰＵ１１０とを示したブロック図である。Ａ／Ｄ変換装置１００のうち、Ａ／Ｄ変換器１０１を除いた構成が実施形態１のゲイン調整回路となっている。また、図中に示した実線はアナログ入力信号やアナログ入力信号をＡ／Ｄ変換するために授受される演算値や変換後のデジタル信号を示す。
【００１７】
ＣＰＵ１１０のＡ／Ｄ変換装置の制御は、シーケンサ１０８を介して実行される。図中の一点鎖線は、ＣＰＵ１１０及びシーケンサ１０８から出力される制御信号を示している。制御信号には、後述するゲイン誤差の設定を開始することを指示する指示信号が含まれる。指示信号は、ＣＰＵ１１０を備えるコンピュータ等をユーザが操作することによって出力される。
Ａ／Ｄ変換装置は、Ａ／Ｄ変換器１０１と、Ａ／Ｄ変換器１０１がアナログ入力信号Ｖａをデジタル変換するのに使用される基準電圧を発生する基準電圧発生部１０３を備えている。Ａ／Ｄ変換装置１００は、さらに、除算器１０５、メモリ１０４、レジスタ、セレクタ１０７、乗算器１０２、シーケンサ１０８を有している。
【００１８】
Ａ／Ｄ変換器１０１は基準電圧と、アナログ入力信号Ｖａとを比較してデジタル出力信号となるデジタル出力コードＤａｘを出力する。デジタル出力コードＤａｘは、Ａ／Ｄ変換器１０１、基準電圧発生部１０３によって生じたゲイン誤差を含んでいる。メモリ１０４には、ユーザが望む、出力されるべきデジタル出力コードＤａ（以下、理想値とも記す）が保存されている。除算器１０５は、デジタル出力コードＤａを、誤差を含むデジタル出力コードＤａｘによって除算する。
【００１９】
除算の結果得られた値は、デジタル出力コードを理想値に変換するデジタル出力信号修正値となる。実施形態１では、デジタル出力信号修正値を、以降、ゲイン誤差修正値Ｇａと記す。ゲイン誤差修正値Ｇａは、レジスタ１０６に保存される。
レジスタ１０６に保存されたゲイン誤差修正値Ｇａは、セレクタ１０７を介して乗算器１０２に出力される。デジタル出力コードＤａｘは、乗算器１０２においてゲイン誤差修正値Ｇａと乗算されてデジタル出力値ＤｏｕｔとしてＡ／Ｄ変換装置１００から出力される。
【００２０】
また、レジスタ１０６に保存されているゲイン誤差修正値ＧａはＣＰＵ１１０からも読み出すことができる。ＣＰＵ１１０は、ゲイン誤差修正値Ｇａを読み出した場合に、読み出されたゲイン誤差修正値Ｇａを、セレクタ１０７を介して乗算器１０２に出力する。ゲイン誤差修正値Ｇａは、デジタル出力コードＤａｘと乗算器１０２において乗算される。
実施形態１では、メモリ１０４に保存される理想値Ｄａを１つだけとする。そして、ゲイン誤差を設定するにあたり、メモリ１０４に保存されている理想値に対応する値のアナログ入力信号Ｖａを入力するようにユーザに指示する。指示は、Ａ／Ｄ変換装置の仕様書等に入力すべきアナログ入力信号の値を記載しておくものであってもよいし、製品のＨＰ等にアナログ入力信号Ｖａの値を掲示しておくものであってもよい。
【００２１】
以上の構成において、除算器１０５には、シーケンサ１０８を介してＣＰＵ１１０からゲイン誤差修正値Ｇａの設定を指示する指示信号が入力される。このとき、Ａ／Ｄ変換器１０１には、理想値Ｄａに対応するアナログ入力信号Ｖａが入力されている。Ａ／Ｄ変換器１０１によってアナログ入力信号Ｖａがデジタル出力信号Ｄａｘに変換される。除算器１０５は、このデジタル出力信号Ｄａｘで理想値Ｄａを除算して正確なゲイン誤差修正値Ｇａを得る必要がある。
【００２２】
このため、実施形態１では、デジタル出力信号Ｄａｘの入力及び除算を、指示信号の入力から所定の時間内に限って実行する。なお、所定の時間内とは、1ミリ秒、１秒、あるいは１０秒といった一定の時間であってもよい。また、アナログ入力信号Ｖａの値とともにアナログ入力信号Ｖａを入力する時間をユーザに指示しておき、この時間内にデジタル出力信号Ｄａｘの入力及び除算を行うものであってもよい。
【００２３】
さらに、上述した実施形態１では、指示信号は１回で良く、指示信号出力停止を指示する信号は必要ではないが、ＣＰＵ１１０を備えるコンピュータを操作してシーケンサ１０８に指示信号出力停止を指示する場合、指示信号出力停止が指示されるまでの時間に入力されたデジタル出力信号を理想値Ｄａで除算するものであってもよい。なお、所定の時間内にデジタル出力信号を複数回実行した場合には、先に実行された除算によって得られたゲイン誤差修正値Ｇａを後の除算によって得られたゲイン誤差修正値Ｇａによって更新するものであってもよい。
【００２４】
なお、実施形態１では、レジスタ１０９を備えていて、ＣＰＵ１１０はレジスタ１０９に任意の値をゲイン誤差として書き込むことも可能である。実施形態１では、レジスタ１０６、レジスタ１０９のいずれかを選択するセレクタ１０７を備えている。そして、セレクタ１０７によってレジスタ１０６、１０９を切り替えることにより、算出されたゲイン誤差修正値Ｇａ、任意のゲイン誤差のいずれかを使ってデジタル出力コードＤａｘのゲインを調整することができる。
【００２５】
以上述べた構成において、デジタル出力信号がデジタル出力コードＤａｘに、理想値は理想値Ｄａに、ゲイン誤差修正値はゲイン誤差修正値Ｇａにそれぞれ相当する。また、除算器１０５がゲイン誤差修正値算出回路に、レジスタ１０６が第１保存部にそれぞれ相当する。さらに、ゲイン誤差修正値Ｇａはデジタル出力信号を入力するタイミングに応じて読み出され、乗算器１０２がゲイン誤差修正値Ｇａとデジタル出力コードＤａｘとを乗算する乗算器に相当する。レジスタ１０９は第２保存部に相当する。
【００２６】
（ゲイン誤差修正値）
ここで、アナログ入力信号Ｖａ、デジタル出力コードＤａｘ、理想値Ｄａ、ゲイン誤差修正値Ｇａの関係について説明する。
図２は、Ａ／Ｄ変換器１０１の理想入出力特性グラフであって、縦軸に理想値Ｄａを、横軸にアナログ入力信号Ｖａを示している。理想入力特性では、アナログ入力信号Ｖａに対し、デジタル出力コードＤａが得られる。また、アナログ入力信号２Ｖａに対し、デジタル出力コード２Ｄａが得られる。
【００２７】
図３は、ゲイン誤差を含んだＡ／Ｄ変換器１０１入出力特性を示す図である。縦軸に理想値Ｄａを、横軸にアナログ入力信号Ｖａを示している。図示するように、実施形態１では、Ａ／Ｄ変換器１０１の入出力特性は線形であることを前提にしている。
ゲイン誤差を含む場合、アナログ入力信号Ｖａが入力されたとき、Ａ／Ｄ変換器１０１からデジタル出力コードＤａと相違するデジタル出力コードＤａｘが出力される。このとき、ゲイン誤差修正値Ｇａは、
Ｇａ＝Ｄａ／Ｄａｘ
と表される。
【００２８】
除算器１０５においてゲイン誤差修正値Ｇａが算出されると、ゲイン誤差修正値Ｇａはレジスタ１０６に書き込まれる。セレクタ１０７は、レジスタ１０６を指定してゲイン誤差修正値Ｇａを読み出し、乗算器１０２に出力する。乗算器１０２は、デジタル出力コードＤａｘに、ゲイン誤差修正値Ｇａ、つまりＤａ／Ｄａｘを乗算する。乗算の結果、デジタル出力コードＤａｘは理想値Ｄａに変換されて、Ａ／Ｄ変換装置１００から出力される。
【００２９】
次回のデジタル出力コードＤａｘの調整タイミングでは、セレクタ１０７がレジスタ１０６を選択し、レジスタ１０６から乗算器１０２にゲイン誤差修正値Ｇａが出力される。乗算器１０２では、前回のデジタル出力コードＤａｘの調整時と同様に、デジタル出力コードＤａｘにゲイン誤差修正値Ｇａを乗算し、デジタル出力コードＤａに修正して出力する。
なお、デジタル出力コードＤａｘの修正は、周期的に繰り返し行われる。実施形態１では、周期的なデジタル出力コードＤａｘの修正のタイミングに応じてゲイン誤差修正値Ｇａがレジスタ１０６から乗算器１０２に読み出されてデジタル出力コードＤａｘと乗算される。
【００３０】
このため、実施形態１では、１度ゲイン誤差修正値Ｇａを算出すれば、リセットや電源が落とされない限りにおいては、以降の調整のタイミングではＡ／Ｄ変換及び除算器１０５による演算をすることなく、ゲイン誤差修正値Ｇａを得ることができる。このため、ゲイン誤差修正値Ｇａを算出するためにかかる時間を省き、高速にデジタルコード出力コードを調整することができる。また、リセット後や電源が落とされた後では、前もって読み出しておいたレジスタ１０６の値をレジスタ１０９に書き込むことでアナログ入力信号Ｖａ入力をすることなく、期待値Ｄａを得ることができる。
【００３１】
なお、以上説明した構成において、アナログ入力信号Ｖａが変動し、例えば２Ｖａになった場合を考える。図２に示したように、アナログ入力信号２Ｖａに対応する理想値はデジタル出力コード２Ｄａである。
このとき、実施形態１では、図３に示すようにＡ／Ｄ変換器１０１の入出力特性は線形であるから、Ａ／Ｄ変換器１０１はデジタル出力コード２Ｄａｘを出力する。乗算器１０２では、レジスタ１０６からゲイン誤差修正値Ｇａが読み出され、デジタル出力コード２Ｄａｘに乗算される。この結果、Ａ／Ｄ変換装置１００からは、理想値であるデジタル出力コード２Ｄａが出力される。つまり、実施形態１では、アナログ入力信号Ｖａが変動しても、１度の演算で得られたゲイン誤差修正値Ｇａをレジスタ１０６に書き込んでおき、繰り返し使って理想値を得ることが可能になる。
【００３２】
（動作）
図４は、実施形態１のＡ／Ｄ変換装置１００が、ゲイン誤差修正値Ｇａをレジスタ１０６に保存するための動作を説明するためのフローチャートである。ＣＰＵ１１０からシーケンサ１０８に命令が出力されると、シーケンサ１０８がＡ／Ｄ変換器１０１に制御信号を出力して処理が開始される。Ａ／Ｄ変換器１０１は、入力された信号Ａｉｎがアナログ入力信号Ｖａであると判定する（ステップＳ４０１）。そして、基準電圧を使ってアナログ入力信号ＶａをＡ／Ｄ変換し、デジタル出力コードＤａｘを算出する（ステップＳ４０２）。
【００３３】
除算器１０５は、メモリ１０４から理想値Ｄａを読み出し、デジタル出力コードを理想値Ｄａによって除算し、ゲイン誤差修正値Ｇａを算出する（ステップＳ４０３）。ゲイン誤差修正値Ｇａは、セレクタ１０７を介してレジスタ１０６に書き込まれて保存される（ステップＳ４０４）。
以上の処理により、実施形態１では、演算によって得られるゲイン誤差修正値Ｇａをレジスタ１０６に保存することができる。そして、以降のゲイン調整には、レジスタ１０６に保存されているゲイン誤差修正値Ｇａが読み出され乗算器１０２に出力される。このため、ゲインの調整では、ゲイン誤差修正値Ｇａを得るためのＡ／Ｄ変換をすることなくデジタル出力コードを理想値に変換することができる。
【００３４】
また、実施形態１では、図４を使って説明したように、ＣＰＵ１１０から１回命令を出すだけで、ゲイン誤差修正値Ｇａの算出からレジスタ１０６への保存までの一連の処理を実行することができる。このため、ＣＰＵ１１０にかかる負荷を低減し、ＣＰＵ１１０により小型で安価な構成を採用することが可能になる。さらに、実施形態１の構成は、除算器１０５、レジスタ１０６、セレクタ１０７、乗算器１０２によってデジタル出力コードを調整する回路を構成できるので、マイクロコンピュータを使って調整する従来技術よりもゲイン調整回路の面積コストを削減することもできる。
【００３５】
なお、実施形態１は、以上述べた構成に限定されるものではない。すなわち、実施形態１では、ゲイン誤差修正値Ｇａが既知である場合、ＣＰＵ１１０によって既知のゲイン誤差修正値Ｇａをレジスタ１０９に書き込んでおき、セレクタ１０７が常にレジスタを選択するようにすることが可能である。このような場合、ゲイン誤差修正値Ｇａを算出するために行われるＡ／Ｄ変換は不要になる。
【００３６】
また、実施形態１ではメモリ１０４に予め理想値を保存してＡ／Ｄ変換装置を出荷するものとしているが、このような構成に限定されるものではない。例えば、ユーザがアナログ入力信号Ｖａを入力し、デジタル出力信号Ｄｂとして出力したい場合、メモリ１０４に理想値としてＤｂの値を書き込めばよい。メモリ１０４への書き込みは、ＣＰＵ１１０から指示することが可能である。なお、メモリ１０４に任意の理想値を書き込めば、任意の値のアナログ信号を使ってゲイン誤差修正値Ｇａを設定することができる。
【００３７】
（実施形態２）
図５は、本発明の実施形態２のＡ／Ｄ変換装置１００と、Ａ／Ｄ変換装置１００を制御するＣＰＵ１１０とを示したブロック図である。図中に示した構成のうち、図１において説明した構成と同様の構成については同様の符号を付して示し、説明を一部略すものとする。
実施形態２は、実施形態1がデジタル出力コードＤａｘを直接除算器１０５に入力し、除算器１０５において算出されたゲイン誤差修正値Ｇａをレジスタに保存していたのに対し、デジタル出力コードＤａｘをいったんレジスタに保存してから除算器１０５に出力する点で相違する。実施形態２では、除算器１０５からセレクタ１０７に直接ゲイン誤差修正値Ｇａが読み出されて乗算器１０２に出力される。
実施形態２の構成によっても、前述した実施形態１と同様の効果を得ることができる。
【００３８】
（実施形態３）
図６は、本発明の実施形態３のＡ／Ｄ変換装置１００と、Ａ／Ｄ変換装置１００を制御するＣＰＵ１１０とを示したブロック図である。図中に示した構成のうち、図１において説明した構成と同様の構成については同様の符号を付して示し、説明を一部略すものとする。
実施形態３は、実施形態１が除算器１０５を使ってゲイン誤差修正値Ｇａを算出しているのに対し、比較器を使ってゲイン誤差修正値Ｇａを算出する点で相違する。すなわち、実施形態３では、レジスタにゲイン誤差の初期値Ｇａ’を予め保存しておく。そして、Ａ／Ｄ変換器１０１から出力されたデジタル出力信号Ｄａｘを乗算器１０２に入力し、乗算器１０２においてデジタル出力信号Ｄａｘと初期値Ｇａ’とを乗算させる。
乗算器１０２における乗算の結果、
Ｄａ’＝Ｇａ’×Ｄａｘ
が算出される。
【００３９】
Ｄａｘは、比較器６０１に出力される。また、メモリ１０４に保存されている理想値Ｄａが比較器６０１に読み出される。比較器６０１は、Ｄａｘと理想値Ｄａとを比較し、乗算器１０２においてＤａ’＝Ｄａとなるようにレジスタ１０６のＧａ’を変更する。レジスタ１０６の変更方法は、ＤａとＤａ’を比較器１０６で比較し、Ｄａ＜Ｄａ’の場合はＧａ’を減少させ、Ｄａ＞Ｄａ’の場合はＧａ’を増加させて新しいＤａ’＝Ｇａ’×Ｄａｘを計算する。このＤａ’の計算とＧａ’の変更を繰り返すことによりＤａ＝Ｄａ’となるＧａ’を求める事が可能となる。Ｇａ’の増減値は変更の繰り返し毎に変えられて、例えば、初期値を１、１回目１／２、２回目１／４、３回目１／８・・・ｎ回目１／（２n）とする。このことにより、実施形態３は、Ｄａ＝Ｇａ×Ｄａｘとなるゲイン誤差修正値Ｇａを求めることができる。
【００４０】
以上述べた実施形態３においても、１度のＡ／Ｄ変換でゲイン誤差修正値Ｇａを決定し、以降のゲイン調整にゲイン誤差修正値Ｇａを繰り返し使用することができる。
具体的には、Ｖａとして、例えば０．５Ｖ（入力フルスケール電圧の１／２）が入力された場合、１８ｂｉｔのＡ／Ｄ変換装置では、１／２フルスケールは２16＝６５５３６コードとなり、これが期待値Ｄａとなる。このとき、ゲイン修正誤差Ｇａ＝６５５３６／Ｇａ’として求められる。このように、本実施形態は、アナログ入力信号Ｖａを固定値に限定することによりＧａを求めるパラメータが初期値Ｇａ’のみで済むため、回路構成をも簡単化することができる。
【００４１】
なお、実施形態３において、比較器６０１は請求項３の比較器に相当する。
以上述べた実施形態１〜３のＡ/Ｄ変換装置は、いずれもアプリケーションとして主に電力計をターゲットとしている。電力計では、Ａ／Ｄ変換装置でのゲイン誤差はそのまま電力誤差につながるため、補正が必須となる。さらに、ゲイン誤差は電力計で個体差があるため、１つ補正値を求めるだけでは済まず、個体ごとの補正も必要である。
【００４２】
しかしながら、従来では図７にあるようにＤｏｕｔを観測しながらレジスタ４を変更して補正を行う必要があり、必ず繰り返し作業の発生する手間のかかる補正方法となっていました。本実施形態１〜３によれば、作業を繰り返すことなくゲイン誤差を補正することができるので、ゲイン誤差を簡易に補正できる、操作性の良好な電力計を提供することに寄与することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態１のＡ／Ｄ変換装置と、Ａ／Ｄ変換装置を制御するＣＰＵとを示したブロック図である。
【図２】図１に示したＡ／Ｄ変換器の理想入出力特性グラフであ
【図３】図２に示した理想入力特性に対し、ゲイン誤差を含んだＡ／Ｄ変換器入出力特性を示す図である。
【図４】実施形態１のＡ／Ｄ変換装置が、ゲイン誤差修正値Ｇａをレジスタに保存するための動作を説明するためのフローチャートである。
【図５】本発明の実施形態２のＡ／Ｄ変換装置と、Ａ／Ｄ変換装置を制御するＣＰＵとを示したブロック図である。
【図６】本発明の実施形態３のＡ／Ｄ変換装置と、Ａ／Ｄ変換装置を制御するＣＰＵとを示したブロック図である。
【図７】Ａ／Ｄ変換装置の一般的な構成を説明するための図である。
【符号の説明】
【００４４】
１００  Ａ／Ｄ変換装置
１０１  Ａ／Ｄ変換器
１０２  乗算器
１０３  基準電圧発生部
１０４  メモリ
１０５  除算器
１０６，１０９  レジスタ
１０７  セレクタ
１０８  シーケンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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