(57)【要約】【課題】ＤＰ−ＳＲＡＭコアに両ポートの動作タイミングをＤｉｓｔｕｒｂ状態に合わせることのできる回路を組み込むことで、確実にＤｉｓｔｕｒｂ状態に合わせることのできる方法を提供する。【解決手段】各ポート２１、３１のコントローラ２２、３２にテスト回路を組み込む。このテスト回路は入力されるクロック信号にΔｔの遅延を与える。Ｄｉｓｔｕｒｂ状態のテストの際、検証の対象となるポートのテスト回路には更にΔαの遅延を加えることで、確実にＤｉｓｔｕｒｂ状態の検証が可能となる。【選択図】図６
2010080001.tif 000002
【特許請求の範囲】
【請求項１】
１つのメモリセルに対して第１のワードラインと第２のワードラインを出力する半導体メモリのワードドライバであって、
該ワードドライバは前記各ワードラインに対して、非選択状態から選択状態、選択状態から非選択状態に変化する一連の状態変化を実行可能であり、
該ワードドライバが前記第１のワードラインと前記第２のワードラインのテスト実行時に、前記第１のワードラインと前記第２のワードラインの選択状態が重なる場合と、前記第１のワードラインと前記第２のワードラインのいずれかが選択状態で他方が非選択状態である状態を有することを特徴とする半導体メモリのワードドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルポートＳＲＡＭのテスト回路、特に両ポートの動作タイミングをワースト状態に合わせることが可能な回路、に関する。
【背景技術】
【０００２】
ＬＳＩの微細化が進むにつれ、不純物揺らぎなどの影響で、チップ間ばらつきに加え、チップ内ばらつきも回路への影響度が無視できないレベルまで来ている。ここでチップ間ばらつきとは、異なるチップ間でのばらつきのことであり、Ｄ２Ｄ（Ｄｉｅ  ｔｏ  Ｄｉｅ  Ｖａｒｉａｔｉｏｎ）と略称で呼ばれることもある。チップ間ばらつきは、さらにウエーハ内ばらつき、ウエーハ間ばらつき、ロット間ばらつき、装置間ばらつき、ＦＡＢ間ばらつきに細分できる。また、チップ内ばらつきは同一チップ内でのばらつきのことを言う。ＯＣＶ（Ｏｎ  Ｃｈｉｐ  Ｖａｒｉａｔｉｏｎ）、ＷＩＤ（Ｗｉｔｈｉｎ  Ｄｉｅ  Ｖａｒｉａｔｉｏｎ）等の略語で呼ばれることもある。
【０００３】
特にロジックＬＳＩ（ＳＯＣ）においては、混載されるＳＲＡＭメモリセルがその影響を最も敏感に受ける。これらの影響を受け、性能が劣化したメモリセル（＝裾引きビットセル）を見つけるためのテスト手法は重要である。ＳＲＡＭメモリセルの中でも、デュアルポートＳＲＡＭ（＝ＤＰ−ＳＲＡＭ）においては、これらのばらつきの影響に加え、両ポートの動作するタイミングにおける影響が非常に大きいため、テスト手法としては非常に困難である。また、ＳＯＣチップに搭載されている全てのＤＰ−ＳＲＡＭに対して、両ポートの動作タイミングをワースト状態（＝Ｄｉｓｔｕｒｂ状態での読み出し）に合わせてテストを実施することは、困難かつテスト時間が膨大に掛かることになる。
【０００４】
図１はＤＰ−ＳＲＡＭにおけるメモリセルの配置を表す概念図である。
【０００５】
このＤＰ−ＳＲＡＭはＡポート２１、Ａポートコントローラ２２、Ｂポート３１、Ｂポートコントローラ３２、ワードドライバ４１、４２、メモリアレイ５１、５２を含んで構成される。
【０００６】
ＤＰ−ＳＲＡＭコアの図の上方にはＡポート２１、下方にはＢポート３１が配される。Ａポート２１の略中央にはＡポートコントローラ２２、Ｂポート３１の略中央にはＢポートコントローラ３２が配される。
【０００７】
Ａポート２１及びＢポート３１は入出力インターフェイスである。ここから、ビットラインＢＬＡ、／ＢＬＡ、ＢＬＢ、／ＢＬＢを介して、メモリセル５１、５２のメモリセルのデータがビットラインＢＬＡ、／ＢＬＡ、ＢＬＢ、／ＢＬＢに出力される。
【０００８】
Ａポート２１及びＢポート３１の間には制御の対象であり、実際の記憶領域となるメモリセル５１、５２が配される。
【０００９】
Ａポートコントローラ２２とＢポートコントローラ３２に挟まれた領域にはワードドライバ４１、４２が配され、これがその両脇に接するメモリアレイ５１、５２に含まれるメモリセルのワードラインの制御を行う。たとえばワードドライバ４１がワードラインＷＬＢを選択すれば、メモリアレイ５１のメモリセルのデータがビットラインＢＬＢ、／ＢＬＢに出力される。
【００１０】
本発明は、このワードラインの評価を念頭に置いたものである。
【００１１】
図２はＤＰ−ＳＲＡＭにおけるＤｉｓｔｕｒｂ状態でのアクセスの問題点を説明する模式図である。この図では、テスト対象はＢポートである。
【００１２】
図２では裾引きビットセルを見つけるためのテスト時の理想なワースト状態を示す。ここで裾引きビットセルとは製造上最もＶｄｄ下限の電圧動作マージンの少ないビットセルのことを言う。
【００１３】
この裾引きビットセルを見つけるには、あるポートの検査中にＤｉｓｔｕｒｂ状態を発生させることが考えられる。ここでＤｉｓｔｕｒｂ状態とは検査対象ポート動作時に、他ポートから動作性能を悪化させる要因を受けている状態のことを言う。
【００１４】
Ｄｉｓｔｕｒｂ状態発生時にはＡポートのＷｏｒｄ  Ｌｉｎｅ信号により一定の電荷がチャージされた状態となる。クロックスキューによりＢポートのＷｏｒｄ  Ｌｉｎｅ信号がＡポートのそれより遅れて入力されたことを想定すると、ＡポートのＷｏｒｄ  Ｌｉｎｅ信号により一定の電荷がチャージされた状態動作が開始される。この状態でＤＰ−ＳＲＡＭが正常に動作するかを全てのメモリセルに対してＡポート、Ｂポート双方に対して確認する必要がある。
【００１５】
ここでは、Ｂポートがテスト対象側で、ＡポートがＤｉｓｔｕｒｂ状態を発生させる側とする。そして、Ａポート側からのアクセスによってＤｉｓｔｕｒｂ状態を発生させ、Ｂポート側の動作をさせることがワースト状態と考える。
【００１６】
図３は従来のＤｉｓｔｕｒｂ状態でのアクセスの検証を行う際の入力波形を示す概念図である。また図４は、入力されるクロック信号と出力されるワードライン信号のスキューのタイミングを示す概念図である。
【００１７】
従来は、図３に示すように両ポートを同時動作させることがワースト状態であると考えられており、この様なタイミングでのテストを実施していた。これでは、全てのビットセルにおける裾引きビットセル検出のためのテストとは言えない。
【００１８】
また、前述したＤｉｓｔｕｒｂ状態でのテストを、ＳＯＣチップに搭載した全ＤＰ−ＳＲＡＭコアに対して実施しようとすると、各コアにおけるＡポートとＢポートの動作の起点となるクロック信号（ＣＬＫ）のスキュー（Ｓｋｅｗ）も異なる。
【００１９】
したがって図４のようにコア毎にＤｉｓｔｕｒｂ状態にするためには、クロック信号をスキューさせながらテストを行う必要があるのでテスト時間が膨大になる問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ＤＰ−ＳＲＡＭにおける裾引きビットセルを排除するためのテストにおいては、チップ間ばらつきならびにチップ内ばらつきによる影響とともに、両ポートの動作するタイミングによる影響が非常に大きいため、非常に困難である。また、ＳＯＣチップに搭載されている全てのＤＰ−ＳＲＡＭに対して、両ポートの動作タイミングをワースト状態に合わせてテストを実施することは、困難かつテスト時間が膨大に掛かることになる。
【００２１】
本発明の目的は、ＤＰ−ＳＲＡＭコアに両ポートの動作タイミングをＤｉｓｔｕｒｂ状態に合わせることのできる回路を組み込むことで、確実にＤｉｓｔｕｒｂ状態に合わせることのできる方法を提供することにある。
【００２２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００２４】
本発明の代表的な実施の形態に関わる半導体メモリのワードドライバは、１つのメモリセルに対して第１のワードラインと第２のワードラインを出力し、該ワードドライバは各ワードラインに対して、非選択状態から選択状態、選択状態から非選択状態に変化する一連の状態変化を実行可能であり、該ワードドライバが第１のワードラインと第２のワードラインを用いてテストを実行する際に、第１のワードラインと第２のワードラインの選択状態が重なる場合と、第１のワードラインと第２のワードラインのいずれかが選択状態で他方が非選択状態である状態を有することを特徴とする。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２６】
本発明の代表的な実施の形態に関わるＤＰ−ＳＲＡＭコアでは、テスト期間中にデュアルポートの両ポートの動作タイミングをワースト状態に合わせることのできる回路を組み込むことで、確実にＤｉｓｔｕｒｂ状態を起こすことができ、かつ従来と同様のテスト時間でテストを実施することが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下図を用いて本発明の実施の形態を説明する。
【００２８】
（第１の実施の形態）
図５は本発明の第１の実施の形態のＤＰ−ＳＲＡＭコアが出力しようとする波形を表す波形図である。
【００２９】
すなわちＣＬＫの入力に対してΔｔＡの遅延がＡポートのワードラインに発生する。内部回路にディレイをかませることで、そこから更にＢポートのワードラインに遅延を発生させる。結果、テスト期間中Ａポートのワードライン信号より（ΔｔＢ−ΔｔＡ）分だけ遅れてＢポートのワードラインが動作することで、Ｄｉｓｔｕｒｂ状態を容易に実現することを可能ならしめる。
【００３０】
図６は本発明の第１の実施の形態に関するＤＰ−ＳＲＡＭコア内のテスト回路の模式図である。このテスト回路には入力端子としてＣＬＫ端子１０１とＴｅｓｔ端子１０２が、また、出力端子としてＷｏｒｄ  Ｌｉｎｅ端子２０１が存在する。テスト回路の内部にはディレイ用の基準遅延素子１１１、付加遅延素子１１２、そしてテスト状態か否かを決めるスイッチ１１３が存在する。
【００３１】
ＣＬＫ端子１０１はクロック信号を入力するための端子である。また、Ｔｅｓｔ端子１０２はテスト回路をＤｉｓｔｕｒｂ状態の検証状態に置くかを示すテスト信号を入力する端子である。
【００３２】
基準遅延素子１１１はＣＬＫ端子１０１に入力されるクロック信号からの標準的な遅延ΔｔＡを発生させるための遅延素子である。ワードライン信号はクロック信号より一定の値分遅延するが、この遅延を生じさせるのが基準遅延素子１１１である。
【００３３】
一方付加遅延素子１１２はＤｉｓｔｒｕｂ状態を検証するための遅延Δｔα（＝ΔｔＢ−ΔｔＡ：ΔｔＢ＞ΔｔＡ）を生じさせるための遅延素子である。すなわち、Ｄｉｓｔｕｒｂ状態の検証時にのみ有効となる遅延素子である。
【００３４】
スイッチ１１３はＤｉｓｔｕｒｂ状態の検証を行うか否かでテスト回路の状態を切り分けるためのスイッチ回路である。Ｔｅｓｔ端子１０２に入力されるテスト信号が１であればＤｉｓｔｕｒｂ状態の検証を、Ｔｅｓｔ端子１０２に入力されるテスト信号が０であればＤｉｓｔｕｒｂ状態の通常使用時の設定となる。
【００３５】
これにより、テスト回路はＴｅｓｔ端子１０２に入力されるテスト信号が０のときには、該テスト回路はΔｔＡ遅延したクロック信号をワードライン信号としてＷｏｒｄ  Ｌｉｎｅ端子２０１より出力する。また、Ｔｅｓｔ端子１０２に入力されるテスト信号が１のときには、該テスト回路はΔｔＡ＋Δｔα＝ΔｔＢ遅延したクロック信号をワードライン信号としてＷｏｒｄ  Ｌｉｎｅ端子２０１より出力する。
【００３６】
なお、この検証用のテスト回路はＡポート及びＢポートそれぞれに有する必要がある。Ａポート側の入力、Ｂポート側の入力の双方の検証に対応させるためである。この際、このテスト回路全てを各ポートに準備しても良い。また、基準遅延素子１１１はＡポート、Ｂポート共用として、残りの素子及び端子を各ポートに配置するようにしても良い。図７はこのテスト回路の配置箇所の一例を表すＤＰ−ＳＲＡＭコアの平面図である。
【００３７】
図１と同様に、本発明のＤＰ−ＳＲＡＭコアの図の上方にはＡポート２１、下方にはＢポート３１が配される。Ａポート２１の略中央にはＡポートコントローラ２２、Ｂポート３１の略中央にはＢポートコントローラ３２が配される。
【００３８】
各ポートに図６のテスト回路が配置されるときには、Ａポートコントローラ２２及びＢポートコントローラ３２にテスト回路が配置される。
【００３９】
一方、基準遅延素子１１１を共用する際には、基準遅延素子１１１をチップ中心部４３（図１で言えばワードドライバ４１、４２配置箇所）に配置し、その他の構成を、Ａポートコントローラ２２及びＢポートコントローラ３２に配置するのが設計上は妥当であろう。
【００４０】
このようにＤＰ−ＳＲＡＭコア中にテスト回路を設けることで、クロック信号及びテスト信号を適宜入力することでＤｉｓｔｕｒｂ状態を簡単かつ確実に作成することができる。これにより、Ｄｉｓｔｕｒｂ状態を適切に検証できるテストを従来のテスト時間内でテストすることを可能にする。
【００４１】
なお、変形例として、上記テスト回路をＤＰ−ＳＲＡＭ外に置き、付加遅延素子１１２相当により適宜遅延を付加されたワードライン信号をＤＰ−ＳＲＡＭに入力する方式をとっても同様の効果を奏する。
【００４２】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００４３】
第１の実施の形態では、セルの操作の立ち上がりタイミングに着目してＤｉｓｔｕｒｂ状態を生成する場合を示した。
【００４４】
しかし、ＤＰ−ＳＲＡＭが使用されるＬＳＩ（ＳＯＣ）の高速化に伴い、ＤＰ−ＳＲＡＭの動作周波数も高速化され、セル動作の期間（＝ワードライン信号の活性化期間）が短くなっている。これにより新たな問題が生じている。
【００４５】
図８は本発明の第２の実施の形態で解決しようとする問題点を説明する概念図である。
【００４６】
Ａポート及びＢポート双方のワードライン信号の活性化期間が短くなると、この図で示すとおりＡポートのワードライン信号が立ち下がって、初めてＢポートのワードライン信号が立ち上がるという状態が発生する。こうなると、両ポートの動作タイミングのワースト状態であるＤｉｓｔｕｒｂ状態での読み出しを検証することとならない。
【００４７】
本実施の形態はこの問題を解決するための方法を提供するものである。
【００４８】
図９は本発明の第２の実施の形態に関するＤＰ−ＳＲＡＭコア内のテスト回路の模式図である。このテスト回路をＡポート、Ｂポートのコントローラがそれぞれ有している。
【００４９】
第２の実施の形態に関するテスト回路は、入力端子としてＣＬＫ端子３０１、Ｔｅｓｔ端子３０２、Ｄｉｓｔｕｒｂ端子３０３を有する。また、出力端子としては、Ｗｏｒｄ  Ｌｉｎｅ端子４０１が存在する。また内部には該ポートがテスト対象であるときに動作する能動部ａと、他ポートの検査時にＤｉｓｔｕｒｂ状態を作るためのＤｉｓｔｕｒｂ状態生成部ｄよりなる。
【００５０】
能動部ａは該テスト回路を使うポートがＤｉｓｔｕｒｂ状態の検査対象となっているか決定する回路である。この能動部ａの中にはクロック信号とワードライン信号の基本的な遅延Δｔを生成するための基準遅延素子３１１と、Ｄｉｓｔｕｒｂ状態の検証時挿入される遅延ΔＡを生成する付加遅延素子３１２、付加遅延素子３１２による遅延ΔＡを挿入したものを出力とするか否か切り替える能動部スイッチ３１３より構成される。
【００５１】
基準遅延素子３１１はクロック信号から一定量遅延するワードライン信号を生成するための基準となる遅延素子である。一方、付加遅延素子３１２はＤｉｓｔｕｒｂ状態の検証用にワードライン信号の立ち上がりを遅らせるための付加的な遅延素子である。これらは第１の実施の形態の基準遅延素子１１１及び付加遅延素子１１２同様の性質を有する。
【００５２】
能動部ａを動作させるか否かはＴｅｓｔ端子３０２を用いる。Ｔｅｓｔ端子３０２に「１」を入力すると付加遅延素子３１２による遅延ΔＡを挿入したもの（＝Δｔ＋ΔＡ）を能動部ａは出力とする。また、Ｔｅｓｔ端子３０２に「０」を入力すると付加遅延素子３１２による遅延ΔＡを挿入しないもの（＝Δｔ）を能動部ａは出力する。
【００５３】
いずれにしても能動部ａの出力はＤｉｓｔｕｒｂ状態生成部ｄに入力される。
【００５４】
Ｄｉｓｔｕｒｂ状態生成部ｄは他のポートのＤｉｓｔｕｒｂ状態におけるアクセス検査時にＤｉｓｔｕｒｂ状態を生成するための回路である。このＤｉｓｔｕｒｂ状態生成部ｄの中には基本的な立下りを遅らせるための遅延ΔＢを生成するためのＤｉｓｔｕｒｂ遅延素子３１４、付加遅延補償用の遅延させるための付加遅延補償遅延素子３１５、出力の選択を行うＤｉｓｔｕｒｂ状態生成部スイッチ３１６、能動部ａの出力とＤｉｓｔｕｒｂ状態生成部スイッチ３１６の出力の論理和を取るＯＲゲート３１７より構成される。
【００５５】
Ｄｉｓｔｕｒｂ遅延素子３１４は他ポートの検証のためにＤｉｓｔｕｒｂ状態を維持する目的でワードライン信号の立ち下りを遅らせる遅延（Ｄｉｓｔｕｒｂ遅延）を与える遅延素子である。
【００５６】
一方、付加遅延補償遅延素子３１５は、Ｄｉｓｔｕｒｂ遅延素子３１４と性質を異にする。すなわち、Ｄｉｓｔｕｒｂ状態生成部ｄが動作する際には、Ｄｉｓｔｕｒｂ状態生成部ｄに入力される能動部ａの出力には付加遅延素子３１２による遅延ΔＡは含まれていない。この遅延ΔＡを無視すると、Ｄｉｓｔｕｒｂ状態の検査を行うポートの遅延ΔＡが含まれるワードライン信号が立ち下がる前にＤｉｓｔｕｒｂ状態を生成する側のポートのワードライン信号が立ち下がる。このような早期立ち下りを起こさない目的で挿入される遅延素子が付加遅延補償遅延素子３１５である。
【００５７】
Ｄｉｓｔｕｒｂ状態生成部ｄを動作させるか否かはＤｉｓｔｕｒｂ端子３０３への入力によって決定される。Ｄｉｓｔｕｒｂ端子３０３に「１」が入力されると付加遅延補償遅延素子３１５による遅延が掛かった状態（＝ΔＡ＋ΔＢ）としてＯＲゲート３１７に出力される。一方、Ｄｉｓｔｕｒｂ端子３０３に「０」が入力されると付加遅延補償遅延素子３１５による遅延が掛からない状態（＝ΔＢ）でＯＲゲート３１７に出力される。
【００５８】
ここで注意すべきはＴｅｓｔ端子３０２とＤｉｓｔｕｒｂ端子３０３の動作条件が異なることである。Ｔｅｓｔ端子３０２を「１」にするのはＤｉｓｔｕｒｂ状態の検査対象となる場合、Ｄｉｓｔｕｒｂ端子３０３を「１」にするのはＤｉｓｔｕｒｂ状態を作り出す場合（＝検査対象でない場合）と相違する点に注意する。
【００５９】
ＯＲゲート３１７は、Ｄｉｓｔｕｒｂ状態生成部スイッチ３１６の出力とＤｉｓｔｕｒｂ状態生成部ｄへの入力の論理和を取るゲート回路である。これにより立下りの遅延を生成する。
【００６０】
図１０はこのテスト回路を各ポートのコントローラに組み込んだＤＰ−ＳＲＡＭコアの通常時の動作を表す波形図である。ここでクロックＡはＡポートのテスト回路のＣＬＫ端子３０１に入力されるクロック信号であり、クロックＢはＢポートのテスト回路のＣＬＫ端子３０１に入力されるクロック信号である。またワードラインＡはＡポートのテスト回路のＷｏｒｄ  Ｌｉｎｅ端子４０１より出力されるワードライン信号であり、ワードラインＢはＢポートのテスト回路のＷｏｒｄ  Ｌｉｎｅ端子４０１より出力されるワードライン信号である。
【００６１】
ここで「通常時の動作」とは、Ｄｉｓｔｕｒｂ状態の検証を行わない状況のことを言う。すなわち、いずれのテスト回路のＴｅｓｔ端子３０２も「０」であり、また、Ｄｉｓｔｕｒｂ端子３０３も「０」である。
【００６２】
このような状態では、能動部ａの出力はΔｔの遅延のみ生じるものとなる。また、Ｄｉｓｔｕｒｂ状態生成部ｄのＤｉｓｔｕｒｂ状態生成部スイッチ３１６への出力はΔＢの遅延が生じる。したがって、各テスト回路のワードライン信号の立ち上がりにはΔｔの遅延が生じ、ワードライン信号の立ち下がりにはΔｔ＋ΔＢの遅延が生じる。
【００６３】
図１１はこのテスト回路を各ポートのコントローラに組み込んだＤＰ−ＳＲＡＭコアのＤｉｓｔｕｒｂ状態を検出する時の動作を表す波形図である。ここではＡポートをＤｉｓｔｕｒｂ状態の検査対象とし、ＢポートはＤｉｓｔｕｒｂ状態を作り出すポートとする。
【００６４】
これを実現するためには、Ａポート側のテスト回路のＴｅｓｔ端子３０２を「１」に、Ｄｉｓｔｕｒｂ端子３０３を「０」に設定する。また、Ｂポート側のＴｅｓｔ端子３０２は「０」にＤｉｓｔｕｒｂ端子３０３を「１」に設定する。
【００６５】
この設定時にＡポート側のテスト回路の動作を説明する。なお、入力されるクロック信号のクロック幅はΔＣＨｗとする。
【００６６】
上述の通り、Ａポート側のテスト回路の能動部ａはΔｔ＋ΔＡの遅延を生ずる。一方、Ａポート側のテスト回路のＤｉｓｔｕｒｂ状態生成部ｄは付加遅延補償遅延素子３１５による遅延が掛からない状態、すなわちΔＢのみの遅延になる。これによりワードラインＡの立ち上がりはΔｔ＋ΔＡとなる。一方、ワードラインＡの立下りは能動部ａの出力Δｔ＋ΔＡと、Ｄｉｓｔｕｒｂ状態生成部ｄによる遅延が入ったΔｔ＋ΔＡ＋ΔＢのうち遅いほうとなる。ΔＡ、ΔＢ、Δｔ＞０であるため、結果Δｔ＋ΔＡ＋ΔＢの立下りの遅延が生じる。
【００６７】
次にＤｉｓｔｕｒｂ状態を作り出す側のＢポート側のテスト回路の動作について説明する。Ｂポート側のテスト回路の能動部ａはΔｔの遅延を生ずる。また、Ｂポート側のテスト回路のＤｉｓｔｕｒｂ状態生成部ｄは付加遅延補償遅延素子３１５による遅延が掛かる状態、すなわちΔＢ＋ΔＡの遅延となる。これらにより、能動部ａにより支配されるワードラインＢの立ち上がりはΔｔとなる。一方、ワードラインＢの立ち下がりは、Δｔ＋ΔＡ＋ΔＢとなる。
【００６８】
このようにすることで、ワードラインＡとワードラインＢの立下りを同じタイミングにすることができる。結果図８で説明したようなＤｉｓｔｕｒｂ状態とならないときでのメモリセルへのアクセスを回避することが可能となる。
【００６９】
最後に、この実施の形態の変形例を説明する。
【００７０】
上述の実施の形態では付加遅延素子３１２と付加遅延補償遅延素子３１５が同じ遅延効果を生じることを前提としている。しかし、半導体製造工程でのばらつき等で必ず同じ性質を有すると補償できるものでもない。
【００７１】
図１２は本実施の形態の変形例が解決しようとする問題点を説明する概念図である。
【００７２】
すなわち、Ｄｉｓｔｕｒｂ状態を検出するポートの立下りまで、Ｄｉｓｔｕｒｂ状態を作り出す側の遅延量をαだけ大きくする。この目的で、Ｄｉｓｔｕｒｂ状態生成部ｄに含まれる付加遅延補償遅延素子３１５の遅延量を、能動部ａの付加遅延素子３１２の遅延量よりαだけ大きくし、ΔＡ＋αとする。
【００７３】
これにより、さらにＤｉｓｔｕｒｂ状態でのメモリアクセス性の検査を確実に行うことが可能になる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【００７５】
たとえば、説明中で「遅延素子」としているが、これらは遅延が生じるものであれば良く、論理的機能をあわせて提供するものであっても良い。
【００７６】
また上記ではデュアルポートＳＲＡＭに限定して説明したが２ポートＳＲＡＭ、多ポートＳＲＡＭにも適用可能である。
【００７７】
（追記）
本明細書に記載の発明は以下の発明も含むものである。
１．  クロック信号を入力するクロック端子と、テスト状態か否かの選択を行う信号を入力するテスト端子と、前記クロック信号に基準遅延を与える基準遅延素子を有するデュアルポートＳＲＡＭのテスト回路であって、
更に付加遅延を与える付加遅延素子を有し、
前記テスト端子の入力により該テスト回路がテスト状態のときは前記クロック信号に前記基準遅延及び前記付加遅延を加えたものを出力し、
前記テスト端子の入力により該テスト回路がテスト状態にないときは前記クロック信号に前記基準遅延を加えたものを出力することを特徴とするデュアルポートＳＲＡＭのテスト回路。
２．  クロック信号を入力するクロック端子と、テスト状態か否かの選択を行う信号を入力するテスト端子と、ディスターブ状態を起こすか否かの選択を行う信号を入力するディスターブ端子と、を有するデュアルポートＳＲＡＭのテスト回路であって、
該テスト回路は、前記テスト端子からの入力によってテスト状態を作る能動部と、前記ディスターブ端子からの入力によってディスターブ状態を作るディスターブ状態生成部を含むことを特徴とするデュアルポートＳＲＡＭのテスト回路。
３．  このデュアルポートＳＲＡＭのテスト回路において、前記能動部は前記クロック信号に基準遅延を与える基準遅延素子と、付加遅延を与える付加遅延素子と、前記テスト端子から入力される前記テスト信号により切り替えられる能動部スイッチを有し、
前記能動部スイッチはクロック信号に基準遅延を与えたもの又はクロック信号に前記基準遅延及び前記付加遅延を与えたものを前記ディスターブ状態生成部に出力することを特徴とするデュアルポートＳＲＡＭのテスト回路。
４．  このデュアルポートＳＲＡＭのテスト回路において、前記ディスターブ状態生成部は前記能動部の出力にディスターブ遅延を与えるディスターブ遅延素子と、付加遅延を補償する付加遅延補償遅延素子と、ＯＲゲートと前記ＯＲゲートに前記ディスターブ遅延及び前記付加遅延補償遅延素子による付加遅延補償を与えたもののいずれかを出力するディスターブ状態生成部スイッチを有し、
前記ＯＲゲートは前記ディスターブ状態生成部スイッチの出力と前記能動部の出力の論理和を出力することを特徴とするデュアルポートＳＲＡＭのテスト回路。
５．  クロック信号を入力するクロック端子と、テスト状態か否かの選択を行う信号を入力するテスト端子と、ディスターブ状態を起こすか否かの選択を行う信号を入力するディスターブ端子と、を有するデュアルポートＳＲＡＭのテスト回路であって、
該テスト回路は、前記テスト端子からの入力によってテスト状態を作る能動部と、前記ディスターブ端子からの入力によってディスターブ状態を作るディスターブ状態生成部を含み、
前記能動部は前記クロック信号に基準遅延を与える基準遅延素子と、付加遅延を与える付加遅延素子と、前記テスト端子から入力される前記テスト信号により前記クロック信号に前記基準遅延を与えたもの又は前記クロック信号に前記基準遅延及び前記付加遅延を与えたものを選択的に前記ディスターブ状態生成部に出力する能動部スイッチを有し、
前記ディスターブ状態生成部は前記能動部の出力にディスターブ遅延を与えるディスターブ遅延素子と、付加遅延を補償する付加遅延補償遅延素子と、前記能動部の出力に前記ディスターブ遅延を与えたもの又は前記能動部の出力に前記ディスターブ遅延及び前記付加遅延補償遅延素子による付加遅延補償遅延を与えたもののいずれかを選択的に出力するディスターブ状態生成部スイッチと、前記ディスターブ状態生成部スイッチの出力と前記能動部の出力の論理和を出力するＯＲゲートを有し、
前記付加遅延補償遅延素子の遅延量が前記付加遅延素子の遅延量より大きいことを特徴とするデュアルポートＳＲＡＭのテスト回路。
６．  クロック信号を入力するクロック端子と、テスト状態か否かの選択を行う信号を入力するテスト端子と、ディスターブ状態を起こすか否かの選択を行う信号を入力するディスターブ端子と、を有するデュアルポートＳＲＡＭのテスト回路であって、
該テスト回路は、前記テスト端子からの入力によってテスト状態を作る能動部と、前記ディスターブ端子からの入力によってディスターブ状態を作るディスターブ状態生成部を含み、
前記能動部は前記クロック信号に基準遅延を与える基準遅延素子と、付加遅延を与える付加遅延素子と、前記テスト端子から入力される前記テスト信号により前記クロック信号に前記基準遅延を与えたもの又は前記クロック信号に前記基準遅延及び前記付加遅延を与えたものを選択的に前記ディスターブ状態生成部に出力する能動部スイッチを有し、
前記ディスターブ状態生成部は前記能動部の出力にディスターブ遅延を与えるディスターブ遅延素子と、付加遅延を補償する付加遅延補償遅延素子と、前記能動部の出力に前記ディスターブ遅延を与えたもの又は前記能動部の出力に前記ディスターブ遅延及び前記付加遅延補償遅延素子による付加遅延補償遅延を与えたもののいずれかを選択的に出力するディスターブ状態生成部スイッチと、前記ディスターブ状態生成部スイッチの出力と前記能動部の出力の論理和を出力するＯＲゲートを有し、
前記付加遅延素子の遅延量と、前記付加遅延補償遅延素子の遅延量が等しいことを特徴とするデュアルポートＳＲＡＭのテスト回路。
【産業上の利用可能性】
【００７８】
上述の通り、本発明はＤＰ−ＳＲＡＭコアの検証用回路であり、２以上のポートを有するメモリ、用途的説明をすればＶＲＡＭなど、に適用することを想定する。しかし、ポートが複数あって、動作確認を行う必要があるメモリ回路であればＤＰ−ＳＲＡＭコアに限らず適用可能である。
【図面の簡単な説明】
【００７９】
【図１】ＤＰ−ＳＲＡＭにおけるメモリセルの配置を表す概念図である。
【図２】ＤＰ−ＳＲＡＭにおけるＤｉｓｔｕｒｂ状態でのアクセスの問題点を説明する模式図である。
【図３】従来のＤｉｓｔｕｒｂ状態でのアクセスの検証を行う際の入力波形を示す概念図である。
【図４】入力されるクロック信号と出力されるワードライン信号のスキューのタイミングを示す概念図である。
【図５】本発明の第１の実施の形態のＤＰ−ＳＲＡＭコアが出力しようとする波形を表す波形図である。
【図６】本発明の第１の実施の形態に関するＤＰ−ＳＲＡＭコア内のテスト回路の模式図である。
【図７】本発明の第１の実施の形態に関するテスト回路の配置箇所の一例を表すＤＰ−ＳＲＡＭコアの平面図である。
【図８】本発明の第２の実施の形態で解決しようとする問題点を説明する概念図である。
【図９】本発明の第２の実施の形態に関するＤＰ−ＳＲＡＭコア内のテスト回路の模式図である。
【図１０】本発明の第２の実施の形態のテスト回路を各ポートのコントローラに組み込んだＤＰ−ＳＲＡＭコアの通常時の動作を表す波形図である。
【図１１】本発明の第２の実施の形態のテスト回路を各ポートのコントローラに組み込んだＤＰ−ＳＲＡＭコアのＤｉｓｔｕｒｂ状態を検出する時の動作を表す波形図である。
【図１２】本発明の第２の実施の形態の変形例が解決しようとする問題点を説明する概念図である。
【符号の説明】
【００８０】
ａ…能動部、ｄ…Ｄｉｓｔｕｒｂ状態生成部、
２１…Ａポート、２２…Ａポートコントローラ、３１…Ｂポート、
３２…Ｂポートコントローラ、４１、４２…ワードドライバ、
５１、５２…メモリアレイ、１０１…ＣＬＫ端子、１０２…Ｔｅｓｔ端子、
１１１…基準遅延素子、１１２…付加遅延素子、１１３…スイッチ、
２０１…Ｗｏｒｄ  Ｌｉｎｅ端子、
３０１…ＣＬＫ端子、３０２…Ｔｅｓｔ端子、３０３…Ｄｉｓｔｕｒｂ端子、
３１１…基準遅延素子、３１２…付加遅延素子、３１３…能動部スイッチ、
３１４…Ｄｉｓｔｕｒｂ遅延素子、３１５…付加遅延補償遅延素子、
３１６…Ｄｉｓｔｕｒｂ状態生成部スイッチ、３１７…ＯＲゲート、
４０１…Ｗｏｒｄ  Ｌｉｎｅ端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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