(57)【要約】【課題】シロキサンポリマーと下地との密着を高めることができる絶縁膜及び当該絶縁膜を備えた半導体デバイスを提供すること。【解決手段】この薄膜トランジスタ１０は、基板１２を備え、その基板１２の上面には、ソース電極１５及びドレイン電極１６が、所定のチャネル長の離間幅をもって各々設けられている。また、ソース電極１５及びドレイン電極１６の間を埋めるように、半導体層１７が形成され、当該半導体層１７上には、ゲート絶縁膜１３が設けられている。ゲート絶縁膜１３上には、ゲート電極１１が設けられている。また、基板１２、ソース電極１５、ドレイン電極１６、ゲート絶縁膜１３及びゲート電極１１を覆うようにポリシラザン層１９が形成されている。そして、ポリシラザン層１９の上側には、シロキサンポリマーからなる層間絶縁膜１４が形成されている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
基板又は下地層上に形成された、
ポリシラザンもしくはポリシラザンから成る変性セラミックと、
前記ポリシラザンもしくはポリシラザンから成る変性セラミック上に形成された、シロキサン結合を有するポリマー絶縁膜と
を備えたことを特徴とする絶縁膜。
【請求項２】
前記絶縁膜と接する前記下地層の表面が、少なくとも２種類以上の材料により構成されていることを特徴とする請求項１に記載の絶縁膜。
【請求項３】
請求項１又は２に記載されている前記絶縁膜が、層間絶縁膜であることを特徴とする半導体デバイス。
【請求項４】
請求項１又は２に記載されている前記絶縁膜が、ゲート絶縁膜であることを特徴とする半導体デバイス。
【請求項５】
請求項１又は２に記載されている前記絶縁膜が、パッシベーション膜であることを特徴とする半導体デバイス。
【請求項６】
前記半導体デバイスは薄膜トランジスタであることを特徴とする請求項３乃至５の何れかに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜及び当該絶縁膜を備えた半導体デバイスに関する。
【背景技術】
【０００２】
従来、有機ＥＬ、液晶、電子ペーパ等のディスプレイの各画素電極は、スパッタリングなどの真空プロセスを用いているが、レジストなどの材料費や設備費がかり、且つコンタクトホール部での導通の確保が困難であるという問題点があった。この問題点を解決する方法として、自己組織化単分子膜（以下「ＳＡＭ」という。）を用いた無電解めっきプロセスを用いた画素電極の形成方法が提案されている（例えば、特許文献１参照。）
【０００３】
【特許文献１】特開２００４−２９６４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の製造方法では、層間絶縁膜を構成する材料として無機酸化物を用いているが、これを無機酸化物系ポリマー（以下「シロキサンポリマー」という）に置き換えた場合、シロキサンポリマーは下地層との密着性が乏しいという問題点があった。密着性を向上させるには界面にシランカップリング剤を導入することが一般的に知られているが、シランカップリング剤は特定の材質表面上のみ形成可能なため、半導体デバイスのような下地層が複数種類存在する場合はシランカップリング剤を一様に形成できないため密着性を確保することが困難であった。さらに、シロキサンポリマー自体に密着助剤を添加し、密着性を向上させる手法も知られるが、シロキサンポリマー特有の利点を損なうという弊害があった。
【０００５】
本発明は上述の課題を解決するためになされたものであり、シロキサンポリマーと下地との密着を高めることができる絶縁膜及び当該絶縁膜を備えた半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１に係る発明の絶縁膜は、基板又は下地層上に形成されたポリシラザンもしくはポリシラザンから成る変性セラミックと、前記ポリシラザンもしくはポリシラザンから成る変性セラミック上に形成された、シロキサン結合を有するポリマー絶縁膜とを備えたことを特徴とする。
【０００７】
また、請求項２に係る発明の絶縁膜は、請求項１に係る発明の構成に加えて、前記絶縁膜と接する前記下地層の表面が、少なくとも２種類以上の材料により構成されていることを特徴とする。
【０００８】
また、請求項３に係る発明の半導体デバイスは、請求項１又は２に係る発明の構成に加えて、前記絶縁膜が、層間絶縁膜であることを特徴とする。
【０００９】
また、請求項４に係る発明の半導体デバイスは、請求項１又は２に係る発明の構成に加えて、ゲート絶縁膜であることを特徴とする。
【００１０】
また、請求項５に係る発明の半導体デバイスは、請求項１又は２に係る発明の構成に加えて、前記絶縁膜が、パッシベーション膜であることを特徴とする。
【００１１】
また、請求項６に係る発明の半導体デバイスは、請求項３乃至５の何れかに記載の発明の構成を備えた薄膜トランジスタであることを特徴とする。
【発明の効果】
【００１２】
請求項１に係る発明の絶縁膜では、基板又は下地層上に形成されたポリシラザンもしくはポリシラザンから成る変性セラミックを設けているので、シロキサン結合を有するポリマー絶縁膜が基板又は下地層から剥がれにくくなる。
【００１３】
また、請求項２に係る発明の絶縁膜では、前記絶縁膜と接する前記下地層の表面が、少なくとも２種類以上の材料により構成されていても、シロキサン結合を有するポリマー絶縁膜が下地層から剥がれにくくなる。
【００１４】
また、請求項３に係る発明の半導体デバイスでは、前記絶縁膜が、層間絶縁膜であっても下地層から剥がれにくくなる。
【００１５】
また、請求項４に係る発明の半導体デバイスでは、前記絶縁膜が、ゲート絶縁膜であっても下地層から剥がれにくくなる。
【００１６】
また、請求項５に係る発明の半導体デバイスでは、前記絶縁膜が、パッシベーション膜であっても下地層から剥がれにくくなる。
【００１７】
また、請求項６に係る発明の半導体デバイスでは、前記半導体デバイスは薄膜トランジスタであっても請求項３乃至５の何れかに記載の発明の効果を奏することができる。
【発明を実施するための最良の形態】
【００１８】
＜第１実施形態＞
以下、本発明の第１実施の形態である半導体デバイスについて図１を参照して、説明する。図１は、第１実施の形態の半導体デバイス１の縦断面図である。図１に示すように、半導体デバイス１では、下地としての基板２上に、ポリシラザン又はポリシラザンから成る変性セラミックによって形成されているポリシラザン層９が界面８を挟んで形成されている。そして、ポリシラザン層９の上面には、シロキサン結合を有するポリマー絶縁膜４が設けられている。従って、ポリマー絶縁膜４は基板２から剥がれにくくなる。
【００１９】
＜第２実施形態＞
以下、本発明の第２実施の形態である半導体デバイスについて図２を参照して、説明する。図２は、第２実施の形態の半導体デバイス１の縦断面図である。図２に示すように、第２実施の形態の半導体デバイス１では、基板２上に、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ，Ｎｉ等の金属によって形成されている電気配線５が設けられている。そして、基板２及び電気配線５を覆うように、ポリシラザン又はポリシラザンから成る変性セラミックによって形成されているポリシラザン層９が界面８を挟んで形成されている。そして、ポリシラザン層９の上面には、シロキサン結合を有するポリマー絶縁膜４が設けられている。従って、下地として基板２、電気配線５が設けられていてもポリマー絶縁膜４は下地から剥がれにくくなる。
【００２０】
＜第３実施形態＞
図３乃至図１０を参照して、本発明の第３実施の形態である半導体デバイスについて説明する。図３は、半導体表示デバイス１００の正面である。図４は、図３のＸ−Ｘ線に於ける半導体表示デバイス１００を構成する半導体デバイスとしての薄膜トランジスタ１０の矢視方向断面図である。図５乃至図１０は、薄膜トランジスタ１０の製造工程を示す縦断面図である。
【００２１】
図３に示すように、半導体表示デバイス１００には、薄膜トランジスタ１０が縦横に格子状に配列されている。図４に示す薄膜トランジスタ１０は、所謂、トップゲート構造のＴＦＴである。この薄膜トランジスタ１０は、ガラス基板等の絶縁性材料からなる基板１２を備えている。この基板１２は、合成樹脂で形成することもできる。合成樹脂の一例としては、ＰＥＳ（ポリエーテルスルホン），ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＥＮ（ポリエチレンナフタレート）等が挙げられる。
【００２２】
そして、その基板１２の上面には、ソース電極１５及びドレイン電極１６が、所定のチャネル長の離間幅をもって各々設けられている。このソース電極１５及びドレイン電極１６の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ，Ｎｉ等の金属の他、ＩＴＯなどの透明導電材料、ＰＥＤＯＴ等の導電性ポリマーが適用可能である。そして、ソース電極１５及びドレイン電極１６の間は、所定のチャネル長が形成されている。なお、チャネル長は、ソース電極１５及びドレイン電極１６の端面までの距離と定義されている。
【００２３】
また、ソース電極１５及びドレイン電極１６の間を埋めるように、半導体層１７が形成され、当該半導体層１７上には、ゲート絶縁膜１３が設けられている。このゲート絶縁膜１３は、ＰＶＰ（ポリビニルフェノール）、ＰＶＡ（ポリビニルアルコール）、ＰＩ（ポリイミド）等の有機物又はＳｉＯ２等の無機物等用いて合成したコーティング液をスピンコートして形成している。
【００２４】
また、ゲート絶縁膜１３上には、ゲート電極１１が設けられている。このゲート電極１１の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ，Ｎｉ等の金属の他、ＩＴＯなどの透明導電材料、ＰＥＤＯＴ等の導電性ポリマーが適用可能である。
【００２５】
また、基板１２、ソース電極１５、ドレイン電極１６、ゲート絶縁膜１３及びゲート電極１１を覆うようにポリシラザン層１９が形成されている。そして、ポリシラザン層１９の上側には、シロキサンポリマーからなる層間絶縁膜１４が形成されている。そして、層間絶縁膜１４上には、画素電極２０がＳＡＭ１８を介して形成されている。このＳＡＭ１８の材質には、３−アミノプロピルトリメトキシシラン、Ｎ−（２−アミノエチル）−３−アミノプロピルトリメトキシシラン等が挙げられる。
【００２６】
次に、上記構成を備えた薄膜トランジスタ１０の製造方法について図４乃至図１０を参照して説明する。まず、基板１２を脱ガスし、図５に示すように、基板１２上にスパッタリング法にてＮｉを成膜した。つぎに該Ｎｉ薄膜をフォトリソグラフィにより、所望のソース電極１５及びドレイン電極１６を形成した。そして、半導体層１７として、ソース電極１５及びドレイン電極１６形成した基板１２の上面全体にスパッタリング法にてＩｎＧａＺｎＯ４酸化物半導体を形成した。スパッタガスとして、酸素ガスとＡｒを用いた。
【００２７】
次いで、半導体層１７上と、ソース電極１５及びドレイン電極１６上を覆うようにゲート絶縁膜１３をスピンコート法にて成膜した。ゲート絶縁膜１３としては、メラミンホルムアルデヒドで架橋されたポリビニルフェノールを用いた。次いで、ゲート絶縁膜１３上には、ゲート電極１１としてスパッタ法にてＮｉを成膜した。つぎに該Ｎｉ薄膜をフォトリソグラフィにより、所望のゲートパターンを形成した。
【００２８】
次に、図６に示すように、基板１２、ソース電極１５、ドレイン電極１６、ゲート絶縁膜１３及びゲート電極１１を覆うようにポリシラザン層１９による密着層兼保護膜を形成する。尚、このポリシラザン層１９は、詳細には、ポリシラザン及びその変性物からなるシリカ系セラミックからなる。
【００２９】
次いで、図７に示すように、ポリシラザン層１９の上面側にシロキサンポリマーによる層間絶縁膜１４を形成後、露光によりビア２１を形成する。次いで、図８に示すように、フッ酸によるポリシラザン層１９のエッチングを行う。
【００３０】
次に、図９に示すように、シロキサンポリマーからなる層間絶縁膜１４上及び壁部と、ポリシラザン層１９の壁部にＳＡＭ１８を付与する。次いで、図１０に示すように、ＶＵＶ露光によるＳＡＭ１８のパターニングを行う。そして、図４に示すように、無電解鍍金によりＳＡＭ１８上に画素電極２０を形成する。
【００３１】
上記構成を有する薄膜トランジスタ１０では、ポリシラザン層１９からなる密着層兼保護膜を設けているので、シロキサンポリマーからなる層間絶縁膜１４の密着性が向上して剥がれにくくなる。また、下地を選ばす薄膜の形成が可能となるためシロキサンポリマー本来の特性を損なわない。
【００３２】
＜第４実施形態＞
以下、本発明の第４実施の形態である薄膜トランジスタ３０について図１１を参照して説明する。図１１に示す薄膜トランジスタ３０は、所謂、トップゲート構造のＴＦＴである。この薄膜トランジスタ３０は、ガラス基板等の絶縁性材料からなる基板３２を備えている。この基板３２は、合成樹脂で形成することもできる。
【００３３】
そして、その基板３２の上面には、ソース電極３５及びドレイン電極３６が、所定のチャネル長の離間幅をもって各々設けられている。そして、ソース電極３５及びドレイン電極３６の間は、所定のチャネル長が形成されている。
【００３４】
また、ソース電極３５及びドレイン電極３６の間を埋めるように、半導体層３３が形成され、当該半導体層３３上には、ゲート絶縁膜３４が設けられている。また、ゲート絶縁膜３４上には、ゲート電極３１が設けられている。そして、ゲート電極３１及びゲート絶縁膜３４を覆うように、ポリシラザン及びその変性物からなるシリカ系セラミックからなるポリシラザン層３７が形成されている。ポリシラザン層３７上には、シロキサン結合を有するポリマー絶縁膜３８が設けられている。ポリシラザン層３７及びポリマー絶縁膜３８が層間絶縁膜を構成する。また、ポリマー絶縁膜３８上には、画素電極４０及びその導電部３９が設けられている。
【００３５】
＜第５実施形態＞
以下、本発明の第５実施の形態である薄膜トランジスタ５０について図１２を参照して説明する。図１２に示す薄膜トランジスタ５０は、所謂、トップゲート構造のＴＦＴである。この薄膜トランジスタ５０は、ガラス基板等の絶縁性材料からなる基板４２を備えている。この基板４２は、合成樹脂で形成することもできる。
【００３６】
そして、その基板４２の上面には、ソース電極４５及びドレイン電極４６が、所定のチャネル長の離間幅をもって各々設けられている。そして、ソース電極４５及びドレイン電極４６の間は、所定のチャネル長が形成されている。
【００３７】
また、ソース電極４５及びドレイン電極４６の間を埋めるように、半導体層４３が形成され、当該半導体層４３上には、ゲート絶縁膜４４が設けられている。また、ゲート絶縁膜４４上には、ゲート電極４１が設けられている。そして、ゲート電極４１、ゲート絶縁膜４４、ソース電極４５及びドレイン電極４６を覆うように、ポリシラザン及びその変性物からなるシリカ系セラミックからなるポリシラザン層４７が形成されている。ポリシラザン層４７上には、シロキサン結合を有するポリマー絶縁膜４８が設けられている。ポリシラザン層４７及びポリマー絶縁膜４８が層間絶縁膜を構成する。また、ポリマー絶縁膜４８上には、画素電極５１及びその導電部４９が設けられている。
【００３８】
＜第６実施形態＞
以下、本発明の第６実施の形態である薄膜トランジスタ６０について図１３を参照して説明する。図１３に示す薄膜トランジスタ６０は、所謂、トップゲート構造のＴＦＴである。この薄膜トランジスタ６０は、ガラス基板等の絶縁性材料からなる基板６２を備えている。この基板６２は、合成樹脂で形成することもできる。
【００３９】
そして、その基板６２の上面には、ソース電極６５及びドレイン電極６６が、所定のチャネル長の離間幅をもって各々設けられている。そして、ソース電極６５及びドレイン電極６６の間は、所定のチャネル長が形成されている。
【００４０】
また、ソース電極６５及びドレイン電極６６の間を埋めるように、半導体層６３が形成され、当該半導体層６３上には、ポリシラザン及びその変性物からなるシリカ系セラミックからなるポリシラザン層６７及びシロキサン結合を有するポリマー絶縁膜６８が設けられている。このポリシラザン層６７及びポリマー絶縁膜６８がゲート絶縁膜を構成する。ポリマー絶縁膜６８上には、ゲート電極６１が設けられている。
【００４１】
＜第７実施形態＞
以下、本発明の第７実施の形態である薄膜トランジスタ７０について図１４を参照して説明する。図１４に示す薄膜トランジスタ７０は、所謂、ボトムゲート構造のＴＦＴである。この薄膜トランジスタ７０は、ガラス基板等の絶縁性材料からなる基板７２を備えている。この基板７２は、合成樹脂で形成することもできる。
【００４２】
そして、その基板７２の上面には、ゲート電極７１が設けられている。ゲート電極７１及び基板７２を覆うように、ポリシラザン及びその変性物からなるシリカ系セラミックからなるポリシラザン層７７が設けられ、ポリシラザン層７７の上面には、シロキサン結合を有するポリマー絶縁膜７８が設けられている。また、ポリマー絶縁膜７８上にはソース電極７５及びドレイン電極７６が、所定のチャネル長の離間幅をもって各々設けられている。そして、ソース電極７５及びドレイン電極７６の間は、所定のチャネル長が形成されている。また、ソース電極７５及びドレイン電極７６の間を埋めるように、半導体層７３が形成されている。尚、ポリシラザン層７７及びポリマー絶縁膜７８がゲート絶縁層を構成する。
【００４３】
＜第８実施形態＞
以下、本発明の第８実施の形態である薄膜トランジスタ８０について図１５を参照して説明する。図１５に示す薄膜トランジスタ８０は、所謂、トップゲート構造のＴＦＴである。この薄膜トランジスタ８０は、ガラス基板等の絶縁性材料からなる基板８２を備えている。この基板８２は、合成樹脂で形成することもできる。
【００４４】
そして、その基板８２の上面には、ソース電極８５及びドレイン電極８６が、所定のチャネル長の離間幅をもって各々設けられている。そして、ソース電極８５及びドレイン電極８６の間は、所定のチャネル長が形成されている。
【００４５】
また、ソース電極８５及びドレイン電極８６の間を埋めるように、半導体層８３が形成され、当該半導体層８３上には、ゲート絶縁層８４が設けられている。ゲート絶縁層８４上には、ゲート電極８１が設けられている。ゲート電極８１及びゲート絶縁層８４を覆うように、ポリシラザン及びその変性物からなるシリカ系セラミックからなるポリシラザン層８７が設けられ、ポリシラザン層８７上には、シロキサン結合を有するポリマー絶縁膜８８が設けられている。このポリシラザン層８７及びポリマー絶縁膜８８が保護層を構成する。
【００４６】
＜第９実施形態＞
以下、本発明の第９実施の形態である薄膜トランジスタ９０について図１６を参照して説明する。図１６に示す薄膜トランジスタ９０は、所謂、トップゲート構造のＴＦＴである。この薄膜トランジスタ９０は、ガラス基板等の絶縁性材料からなる基板９２を備えている。この基板９２は、合成樹脂で形成することもできる。
【００４７】
そして、その基板９２の上面には、ソース電極９５及びドレイン電極９６が、所定のチャネル長の離間幅をもって各々設けられている。そして、ソース電極８５及びドレイン電極９６の間は、所定のチャネル長が形成されている。
【００４８】
また、ソース電極９５及びドレイン電極９６の間を埋めるように、半導体層９３が形成され、当該半導体層９３上には、ゲート絶縁層９４が設けられている。ゲート絶縁層９４上には、ゲート電極９１が設けられている。ゲート電極９１、ゲート絶縁層９４、ソース電極９５及びドレイン電極９６を覆うように、ポリシラザン及びその変性物からなるシリカ系セラミックからなるポリシラザン層９７が設けられ、ポリシラザン層９７上には、シロキサン結合を有するポリマー絶縁膜９８が設けられている。このポリシラザン層９７及びポリマー絶縁膜９８が保護層を構成する。
【００４９】
次に、表１及び図１７乃至図２０を参照して、ポリシラザン層導入によるシロキサンポリマー密着試験について説明する。表１は、シロキサンポリマー密着試験の結果を表である。また、図１７は、ポリシラザン処理無しの場合のテープによる引き剥がし試験前の状態を示す写真であり、図１８は、ポリシラザン処理無しの場合のテープによる引き剥がし試験後の状態を示す写真である。また、図１９は、ポリシラザン処理有りの場合のテープによる引き剥がし試験前の状態を示す写真であり、図２０は、ポリシラザン処理有りの場合のテープによる引き剥がし試験後の状態を示す写真である。
【００５０】
このシロキサンポリマー密着試験は、ＪＩＳ  Ｈ−８５０４に従って行った。具体的には、めっき面をシロキサンポリマーで構成して、形成したシロキサンポリマー表面に刃物で２ｍｍ間隔程度で碁盤目を入れる（図１７及び図１９参照）。次いで、粘着性のあるテープを気泡ができないように碁盤目上に貼り付け、これを引き剥がすことによってシロキサンポリマーの密着性をしらべた（図１８及び図２０参照）。試験結果の判定方法としては、テープの付着面にシロキサンポリマーが付着しているか否かで判定した。
【００５１】
このシロキサンポリマー密着試験の結果、図１８に示す写真のように、ポリシラザン処理無しの場合のテープによる引き剥がし試験後には、シロキサンポリマーの剥離が多数見られた。従って、密着性は悪いと判断できる。また、図２０に示す写真のように、ポリシラザン処理有り場合のテープによる引き剥がし試験後には、シロキサンポリマーの剥離が全く見られなかった。従って、密着性は良好と判断できる。
【表１】
2010080554.tif 000003
【００５２】
表１に示すように、ポリシラザン処理の無アルカリガラスでは、シロキサンポリマーの密着性は良好であった。また、ＰＥＮフィルム表面に対してもシロキサンポリマーの密着性は良好であった。表１に示す他のものでは、密着性は不良であった。
【００５３】
尚、本発明は、上記の実施の形態に限られず、各種の変形が可能なことは言うまでもない。
【産業上の利用可能性】
【００５４】
本発明の絶縁膜及び当該絶縁膜を備えた半導体デバイスは、所謂ボトムゲート型またはトップゲート型の有機薄膜トランジスタ等の半導体デバイスに適用可能である。
【図面の簡単な説明】
【００５５】
【図１】第１実施の形態の半導体デバイス１の縦断面図である。
【図２】第２実施の形態の半導体デバイス１の縦断面図である。
【図３】半導体表示デバイス１００の正面である。
【図４】図３のＸ−Ｘ線に於ける半導体表示デバイス１００を構成する半導体デバイスとしての薄膜トランジスタ１０の矢視方向断面図である。
【図５】薄膜トランジスタ１０の製造工程を示す縦断面図である。
【図６】薄膜トランジスタ１０の製造工程を示す縦断面図である。
【図７】薄膜トランジスタ１０の製造工程を示す縦断面図である。
【図８】薄膜トランジスタ１０の製造工程を示す縦断面図である。
【図９】薄膜トランジスタ１０の製造工程を示す縦断面図である。
【図１０】薄膜トランジスタ１０の製造工程を示す縦断面図である。
【図１１】第４実施の形態である薄膜トランジスタ縦断面図である。
【図１２】第５実施の形態である薄膜トランジスタ縦断面図である。
【図１３】第６実施の形態である薄膜トランジスタ縦断面図である。
【図１４】第７実施の形態である薄膜トランジスタ縦断面図である。
【図１５】第８実施の形態である薄膜トランジスタ縦断面図である。
【図１６】第９実施の形態である薄膜トランジスタ縦断面図である。
【図１７】ポリシラザン処理無しの場合のテープによる引き剥がし試験前の状態を示す写真である。
【図１８】ポリシラザン処理無しの場合のテープによる引き剥がし試験後の状態を示す写真である。
【図１９】ポリシラザン処理有りの場合のテープによる引き剥がし試験前の状態を示す写真である。
【図２０】ポリシラザン処理有りの場合のテープによる引き剥がし試験後の状態を示す写真である。
【符号の説明】
【００５６】
１  半導体デバイス
２  基板
４  ポリマー絶縁膜
５  電気配線
８  界面
９  ポリシラザン層
１０  薄膜トランジスタ
１１  ゲート電極
１２  基板
１３  ゲート絶縁膜
１４  層間絶縁膜
１５  ソース電極
１６  ドレイン電極
１７  半導体層
１８  ＳＡＭ
１９  ポリシラザン層
２０  画素電極
３０  薄膜トランジスタ
３１  ゲート電極
３２  基板
３３  半導体層
３４  ゲート絶縁膜
３５  ソース電極
３６  ドレイン電極
３７  ポリシラザン層
３８  ポリマー絶縁膜
３９  導電部
４２  基板
４３  半導体層
４４  ゲート絶縁膜
４５  ソース電極
４６  ドレイン電極
４７  ポリシラザン層
４８  ポリマー絶縁膜
４９  導電部
５０  薄膜トランジスタ
５１  画素電極
６０  薄膜トランジスタ
６１  ゲート電極
６２  基板
６３  半導体層
６５  ソース電極
６６  ドレイン電極
６７  ポリシラザン層
６８  ポリマー絶縁膜
７０  薄膜トランジスタ
７１  ゲート電極
７２  基板
７３  半導体層
７５  ソース電極
７６  ドレイン電極
７７  ポリシラザン層
７８  ポリマー絶縁膜
８０  薄膜トランジスタ
８１  ゲート電極
８２  基板
８３  半導体層
８４  ゲート絶縁層
８５  ソース電極
８６  ドレイン電極
８７  ポリシラザン層
８８  ポリマー絶縁膜
９０  薄膜トランジスタ
９３  半導体層
９４  ゲート絶縁層
９５  ソース電極
９６  ドレイン電極
９７  ポリシラザン層
９８  ポリマー絶縁膜
【図１】
2010080554.tif 000004
【図２】
2010080554.tif 000005
【図３】
2010080554.tif 000006
【図４】
2010080554.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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