(57)【要約】【課題】消費電力の低減、回路規模の縮小を図りつつ、読み出しスピードを向上させることを課題とする。【解決手段】半導体回路記憶装置は、一つのＰ型トランジスタにビットラインを接続するダイナミックな構成のリード回路を有する。そして、ビットラインに接続されたＰ型トランジスタと、電源ソースとの間に直列に接続されるとともに、リードカラムセレクション信号に接続されたＰ型トランジスタをリード回路内に有する。さらに、リード回路内に、リードカラムセレクション信号に接続されたＮ型トランジスタを有する。【選択図】        図１
2010170641.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第１の複数の記憶回路と、
第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行う第１のプリチャージ制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子にグローバルビット線ドライバ制御信号線が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記グローバルビット線ドライバ制御信号線をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージする第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記グローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタとを有し、前記チャージされたグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記第１の複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する読み出し制御回路と
を有することを特徴とする半導体記憶回路装置。
【請求項２】
前記半導体記憶回路装置はさらに、
第４のビット信号線と第５のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第２の複数の記憶回路と、
第２のプリチャージ制御信号線と前記第４のビット信号線と前記第５のビット信号線が接続され、前記第２のプリチャージ制御信号線からの入力に基づいて、前記第４のビット信号線と前記第５のビット信号線のプリチャージを行う第１のプリチャージ制御回路と、
ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第４のビット信号線が接続されるとともに、ドレイン端子にグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第４のビット信号線の電位に基づいて、前記グローバルビット線ドライバ制御信号をチャージする第５のトランジスタと
を有することを特徴とする請求項１に記載の半導体記憶回路装置。
【請求項３】
前記半導体記憶回路装置はさらに、
ソース端子が電源電位に接続され、ゲート端子が第３のプリチャージ制御信号線に接続されるとともに、ソース端子が前記第３のビット信号線に接続される第６のトランジスタを有し、前記第３のプリチャージ制御信号線からの入力に基づいて、前記第３のビット信号線をプリチャージすることを特徴とする請求項１又は２に記載の半導体記憶回路装置。
【請求項４】
前記半導体記憶回路装置はさらに、
書き込みカラム選択信号線と書き込みデータ入力信号線が接続された書き込み制御回路を有し、前記書き込みカラム選択信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路に対して、前記書き込みデータ入力信号線からの情報を書き込むことを特徴とする請求項１又は２に記載の半導体記憶回路装置。
【請求項５】
第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する複数の記憶回路と、
第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行うプリチャージ制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子に第１のグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記第１のグローバルビット線ドライバ制御信号をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地された第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記第１のグローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタを有し、前記プリチャージされた第１のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する第１の読み出し制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第５のトランジスタと、ソース端子に前記第５のトランジスタのドレイン端子が接続され、ゲート端子に前記第２のビット信号線が接続されるとともに、ドレイン端子に第２のグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記第２のグローバルビット線ドライバ制御信号をチャージする第６のトランジスタと、ドレイン端子に前記第２のグローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージする第７のトランジスタと、ドレイン端子に第４のビット信号線が接続され、ゲート端子に前記第２のグローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第８のトランジスタを有し、前記プリチャージされた第２のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第４のビット信号線に出力する第２の読み出し制御回路と
を有することを特徴とする半導体記憶回路装置。
【請求項６】
第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第１の複数の記憶回路と、
第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行う第１のプリチャージ制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子にグローバルビット線ドライバ制御信号線が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記グローバルビット線ドライバ制御信号線をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージする第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記グローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタとを有する読み出し制御回路とを有する半導体記憶回路装置において、
前記チャージされたグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタを導通させることにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムの選択を行い、前記第１の複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する読み出し制御を実行する読み出し制御ステップを含んだことを特徴とする半導体記憶回路装置の読出制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶回路装置、半導体記憶回路装置の読出制御方法に関する。
【背景技術】
【０００２】
従来より、半導体集積回路において、様々なデータを記憶するために、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶回路装置が利用されている（例えば、特許文献１、非特許文献１または２等参照）。
【０００３】
そして、上記の半導体記憶回路装置の構成として、ビット信号線に接続されるトランジスタをP型MOSトランジスタ１個としたダイナミック回路が採用されている。ダイナミック回路を採用することでスタティック回路と比較してビット信号線につながるトランジスタが1個のためビット信号線の負荷容量が小さく、高速読み出しが可能である。また、ダイナミック回路は、少ないトランジスタ数で回路を構成することができるため、回路面積を小さくできるという特徴を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３３１５６８号公報
【非特許文献】
【０００５】
【非特許文献１】Kevin Zhang, Ken Hose, Vivek De, and Borys Senyk “The Scaling of Data Sensing Schemes for High Speed Cache Design in Sub-0.18pm Technologies”2000 Symposium on VLSl Circuits Digest of Technical Papers, pp226-227.
【非特許文献２】J. Davis, D. Plass, P. Bunce, Y. Chan1, A. Pelella, R. Joshi, A. Chen, W. Huott, T. Knips, P. Patel, K. Lo, E. Fluhr “A 5.6GHz 64kB Dual-Read Data Cache for the POWER6TM Processor”2006 IEEE International Solid-State Circuits Conference．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上記した従来の半導体記憶回路装置は、図６の（１）に示すように、ローカルビットラインにカラム選択回路を組み込むことで、ローカルビットラインのディスチャージスピードが遅くなり、結果として、読み出しスピードが落ちる場合がある。
【０００７】
また、図６の（１）、（２）や図７に示すように、ローカルビットラインの先にインバータやＮＡＮＤなど、トランジスタ数が２個以上で構成されたローカルのリード回路を付加することで、ローカルビットラインのディスチャージスピードが遅くなる。したがって、結果として、読み出しスピードが落ちる場合がある。
【０００８】
また、図７や図８に示すように、ローカルのリード回路（ローカル部）でカラム選択せずにグローバル読み出しの際にカラム選択する場合には、全カラム分のグローバルビットラインの充放電が行われる可能性があるので消費電力が増大する。
【０００９】
また、図８では、ローカルビットラインの先をＰ型トランジスタ１個（図８の（Ａ）参照）に接続したプリディスチャージのダイナミック回路で、読み出しスピードの高速化を図っている。しかしながら、上記の通り、カラム選択をローカル部で行っていないため消費電力の増大が問題である。例えば、図８に示す回路に、カラム選択回路を追加すると、トランジスタ数も必然的に増加する。また、ローカル部への入力信号として、プリディスチャージ信号とカラム選択信号の双方が必要となり、配線エリアの確保も必要となる。このようなことから、図８に示す回路にカラム選択回路を組み込むと、回路規模が増大してしまう。なお、図６〜図８は、従来技術を説明するための図である。
【００１０】
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、消費電力の低減、回路規模の縮小を図りつつ、読み出しスピードを向上させることが可能な半導体記憶回路装置および読出制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、開示の装置は、第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第１の複数の記憶回路と、第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行う第１のプリチャージ制御回路と、ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子にグローバルビット線ドライバ制御信号線が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記グローバルビット線ドライバ制御信号線をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージする第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記グローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタとを有し、前記チャージされたグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記第１の複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する読み出し制御回路とを有する。
【発明の効果】
【００１２】
開示の装置によれば、半導体記憶回路装置において、消費電力の低減、回路規模の縮小を図りつつ、読み出しスピードを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施例１に係る半導体記憶回路装置の回路構成例を示す図である。
【図２】図２は、実施例１に係る半導体記憶回路装置を説明するための図である。
【図３】図３は、実施例１に係る半導体記憶回路装置を説明するための図である。
【図４】図４は、実施例１に係る各信号の波形図である。
【図５】図５は、実施例２に係る半導体記憶回路装置の構成例を示す図である。
【図６】図６は、従来技術を説明するための図である。
【図７】図７は、従来技術を説明するための図である。
【図８】図８は、従来技術を説明するための図である。
【発明を実施するための形態】
【００１４】
以下に、半導体記憶回路装置および読出制御方法の一実施形態について詳細に説明する。
【実施例１】
【００１５】
実施例１に係る半導体回路記憶装置は、一つのＰ型トランジスタにビットラインを接続するダイナミックな構成のリード回路を有する。そして、実施例１に係る半導体回路記憶装置の骨子は、次の二つの点にある。すなわち、ビットラインに接続されたＰ型トランジスタと、電源ソースとの間に直列に接続されるとともに、リードカラムセレクション信号に接続されたＰ型トランジスタをリード回路内に有する点が一つ目である。さらに、リード回路内に、リードカラムセレクション信号に接続されたＮ型トランジスタを有する点が二つ目である。以下に、実施例１に係る半導体回路記憶装置について具体的に説明する。
【００１６】
図１は、実施例１に係る半導体記憶回路装置の回路構成例を示す図である。図２は、実施例１に係る半導体記憶回路装置を説明するための図である。実施例１に係る半導体記憶回路装置は、図１に示すような回路構成を有する。なお、以下では、図２を用いて、実施例１に係る半導体記憶回路装置を説明する。
【００１７】
図２に示すように、実施例１に係る半導体記憶回路装置は、各ローカルビットライン７０とワードライン２０に接続されるとともに、情報をそれぞれ保持する複数のビットセル１０を有する。
【００１８】
さらに、半導体記憶回路装置は、ローカルビットラインプリチャージ信号線４０と各ローカルビットライン７０に接続され、ローカルビットラインプリチャージ信号線４０からの入力に基づいて、各ローカルビットライン７０のプリチャージを行うプリチャージ回路３０を有する。
【００１９】
また、半導体記憶回路装置は、以下に説明するようなリード回路２００を有する。すなわち、リード回路２００は、ソース端子に電源電位が接続されるとともに、ゲート端子にリードカラムセレクション信号線９０が接続されるＰ型トランジスタ「Ｐ２」を有する。
【００２０】
さらに、リード回路２００は、ソース端子にＰ型トランジスタ「Ｐ２」のドレイン端子が接続され、ゲート端子にローカルビットラインの一方が接続されるとともに、ドレイン端子にセンスアウト信号線８０が接続され、リードカラムセレクション信号線９０からの入力とローカルビットライン７０の電位に基づいて、センスアウト信号線８０をチャージするＰ型トランジスタ「Ｐ１」を有する。さらに、リード回路２００は、ドレイン端子にセンスアウト信号線８０が接続され、ゲート端子にリードカラムセレクション信号線９０が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージするＮ型トランジスタ「Ｎ１」を有する。さらに、リード回路２００は、ドレイン端子にグローバルビットラインが接続され、ゲート端子にセンスアウト信号線８０が接続されるとともに、ソース端子が接地されるＮ型トランジスタ「Ｎ２」を有する。
【００２１】
そして、リード回路２００において、チャージされたセンスアウト信号線８０からの入力に基づいて、Ｎ型トランジスタ「Ｎ２」が導通することにより、各ローカルビットラインを有するカラムが選択され（リードカラムセレクション信号線９０の信号が「Ｌｏ」となることでカラム選択された状態となる）、複数のビットセル１０のうち、ワードライン２０が駆動されるビットセル１０が保持する情報が、グローバルビットライン１１０から読み出される。
【００２２】
また、実施例１に係る半導体記憶回路装置は、図２に示すように、ライトカラムセレクション信号線３１０とライトデータ入力信号線３２０が接続されたライト回路３００を有する。そして、ライトカラムセレクション信号線３１０からの入力に基づいて、各ローカルビットラインを有するカラムが選択され、複数のビットセル１０のうち、ワードライン２０が駆動されるビットセル１０に対して、ライトデータ入力信号線３２０からの情報が書き込まれる。
【００２３】
なお、ビットセル１０は、特許請求の範囲に記載の「ビットセル」ともいう。ワードライン２０は、特許請求の範囲に記載の「ワード信号線」ともいう。また、プリチャージ回路３０は、特許請求の範囲に記載の「第１のプリチャージ制御回路」ともいう。また、ローカルビットラインプリチャージ信号線４０は、特許請求の範囲に記載の「第１のプリチャージ制御信号線」ともいう。また、ローカルビットライン７０は、特許請求の範囲に記載の「第１のビット信号線」および「第２のビット信号線」ともいう。また、センスアウト信号線８０は、特許請求の範囲に記載の「グローバルビット線ドライバ制御信号線」ともいう。また、リードカラムセレクション信号線９０は、特許請求の範囲に記載の「カラム選択信号線」ともいう。また、グローバルビットラインプリチャージ信号線１００は、特許請求の範囲に記載の「第３のプリチャージ制御信号線」ともいう。また、グローバルビットライン１１０は、特許請求の範囲に記載の「第３のビット信号線」ともいう。
【００２４】
なお、Ｐ型トランジスタ「Ｐ１」は、特許請求の範囲に記載の「第２のトランジスタ」ともいう。また、Ｐ型トランジスタ「Ｐ２」は、特許請求の範囲に記載の「第１のトランジスタ」ともいう。また、Ｎ型トランジスタ「Ｎ１」は、特許請求の範囲に記載の「第３のトランジスタ」ともいう。また、Ｎ型トランジスタ「Ｎ２」は、特許請求の範囲に記載の「第４のトランジスタ」ともいう。
【００２５】
なお、ライト回路３００は、特許請求の範囲に記載の「書込み制御回路」ともいう。また、ライトカラムセレクション信号線３１０は、特許請求の範囲に記載の「書き込みカラム選択信号線」ともいう。また、ライトデータ入力信号線３２０は、特許請求の範囲に記載の「書き込みデータ入力信号線」ともいう。
【００２６】
以下に、図３を用いて、リード回路２００におけるビットセルの選択方法について説明する。図３は、実施例１に係る半導体記憶回路装置を説明するための図である。上記に示した図１および図２では、簡単のため、直列に接続された一列のビットセル１０が半導体記憶回路装置内にスタックされている場合を示した。通常は、図３に示すように、アレイ上に配置された複数のビットセルが半導体記憶回路装置内にスタックされている。
【００２７】
そして、例えば、ホスト（図示せず）からリード要求があると、リード回路２００において、リード要求されたデータを保持するビットセル１０が選択される。具体的には、図３に示すように、ワードライン２０が駆動されることにより、リード要求されたデータを保持するビットセル１０の接続されている行が選択されるとともに、リードカラムセレクション信号線９０からの入力により、リード要求されたデータを保持するビットセルの接続されている列（カラム）が選択される。
【００２８】
続いて、図４を参照しつつ、リード回路２００における読み出し動作手順を説明する。図４は、実施例１に係る各信号の波形図である。なお、同図に示す破線矢印は、各信号のＨｉ／Ｌｏの切り替わりのトリガとなる信号を示す。リード要求があると、ローカルビットラインプリチャージ信号線からの入力に基づいて、ローカルビットライン７０がプリチャージされる（図４（１）参照）。続いて、グローバルビットラインプリチャージ信号線１００からの入力に基づいて、グローバルビットライン１１０がプリチャージされる（同図（２）参照）。
【００２９】
また、図４に示すように、ローカルビットライン７０およびグローバルビットライン１１０のプリチャージ中は、リードカラムセレクション信号線９０からの入力が「Ｈｉ」となっている（同図（３）参照）。よって、リードカラムセレクション信号線９０に接続されたＮ型トランジスタ「Ｎ１」がＯＮされ、センスアウト信号線８０がプリディスチャージされて、センスアウト信号線８０が「Ｌｏ」になる（同図（４）参照）。
【００３０】
そして、ワードライン２０が「Ｈｉ」になり（図４の（５）参照）、リードカラムセレクション信号線９０からの入力が「Ｌｏ」の時には（同図（６）参照）、Ｎ型トランジスタ「Ｎ１」は「ＯＦＦ」される。なお、リードカラムセレクション信号線９０からの入力が「Ｌｏ」になったことで、既に、カラム選択された状態にある。その一方で、リードカラムセレクション信号線９０からの入力が「Ｌｏ」の時には（同図（６）参照）、Ｐ型トランジスタ「Ｐ２」がＯＮされ、一方、ワードライン２０が「Ｈｉ」になることでローカルビットライン７０がディスチャージ（ローカルビットライン７０に係わるビットセルの内部ノードがＬｏの場合ローカルビットライン７０はディスチャージされ、Ｈｉの場合はディスチャージされない）され（同図の（７）参照）、Ｐ型トランジスタ「Ｐ１」がＯＮされる。「Ｐ１」、「Ｐ２」の両方がＯＮすることで電源電位から電荷がチャージされ、センスアウト信号線８０がチャージされる（同図（８）参照）。
【００３１】
そして、「Ｈｉ」になったセンスアウト信号線８０によって、Ｎ型トランジスタ「Ｎ２」がＯＮされ、グローバルビットライン１１０をディスチャージし、「Ｌｏ」にする。グローバルビットライン１１０がディスチャージされた後、ビットセル１０からのリード結果として、Ｉ／Ｏ回路４００に「Ｌｏ」を出力する。
【００３２】
リード回路２００における読み出し動作について、概念的に整理する。（１）：ワードラインで駆動される行が一斉に読み出しをおこなう。（２）：そのうちリードカラムセレクション信号で必要なカラム(列)だけを選択する(この時点でカラム選択はされている)。（３）：その結果、センスアウトがチャージされる。（４）：（３）でチャージされることによってＮ２がＯＮになり、結果としてワードラインとリードカラムセレクション信号によって選択された記憶保持回路のデータを読み出す（Ｎ２はローカル部で読み出した結果をグローバル部に伝えるための回路である）。
【００３３】
上述してきたように、実施例１に係る半導体記憶回路装置は、Ｐ型トランジスタ「Ｐ１」にビットラインを接続するダイナミックな構成のリード回路を有するので、ローカルビットライン７０からのディスチャージスピードを向上させることができる。したがって、結果としてリード回路２００の読み出しスピードを向上させることができる。
【００３４】
また、従来の半導体記憶回路装置では、トランジスタの製造性能のバラつき対策として、ローカルビットラインのショート化を実行しているが、ビットラインの分割数増によりビットライン方向のレイアウトサイズが増大し、グローバルビットラインの充放電される電荷量が増える結果、消費電力が大きくなっていた。これに対し、実施例１に係る半導体記憶回路装置は、ローカルビットライン７０に接続されたＰ型トランジスタ「Ｐ１」と、電源電位との間に直列に接続されるとともに、リードカラムセレクション信号に接続されたＰ型トランジスタ「Ｐ２」をリード回路内に有する。そして、このＰ型トランジスタ「Ｐ２」によりビットセルのカラム選択を実現するので、充放電されるグローバルビットラインを削減でき、結果として、消費電力を大幅に低減できる。
【００３５】
また、リード回路２００内に、センスアウト信号線８０のプリディスチャージするためのＮ型トランジスタ「Ｎ１」をリードカラムセレクション信号に接続することで、カラム選択とセンスアウト信号線８０のプリディスチャージを一本の信号線で実現する。このようなことから、回路規模の縮小を図ることができる。
【実施例２】
【００３６】
以下、半導体記憶回路装置および書込／読出制御方法の他の実施形態について説明する。
【００３７】
（１）実施例１に係る半導体記憶装置回路の適用例
例えば、図５に示すように、マルチポート読み出しが可能な半導体記憶回路装置に、上述してきた実施例１に係る半導体記憶回路装置を適用することができる。図５は、実施例２に係る半導体記憶回路装置の構成例を示す図である。
【００３８】
（２）回路構成等
また、図１に示した半導体記憶回路装置の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、図１に示した半導体記憶回路装置の分散・統合の具体的形態は図示のものに限られず、目的を達成するために必要な範囲で、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【００３９】
（３）読出制御方法
上記の実施例１で説明した半導体記憶回路装置により、以下のような読出制御方法が実現される。
【００４０】
すなわち、プリチャージされたセンスアウト信号線８０からの入力に基づいて、Ｎ型トランジスタ「Ｎ２」を導通させ、各ローカルビットラインを有するカラムを選択し、複数のビットセル１０のうち、ワードライン２０が駆動されるビットセル１０が保持する情報を、グローバルビットライン１１０に出力する読み出し制御を実行する読み出し制御ステップを含んだ半導体記憶回路装置の読出制御方法が実現される。
【００４１】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
【００４２】
（付記１）第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第１の複数の記憶回路と、
第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行う第１のプリチャージ制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子にグローバルビット線ドライバ制御信号線が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記グローバルビット線ドライバ制御信号線をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージする第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記グローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタとを有し、前記チャージされたグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記第１の複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する読み出し制御回路と
を有することを特徴とする半導体記憶回路装置。
【００４３】
（付記２）前記半導体記憶回路装置はさらに、
第４のビット信号線と第５のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第２の複数の記憶回路と、
第２のプリチャージ制御信号線と前記第４のビット信号線と前記第５のビット信号線が接続され、前記第２のプリチャージ制御信号線からの入力に基づいて、前記第４のビット信号線と前記第５のビット信号線のプリチャージを行う第１のプリチャージ制御回路と、
ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第４のビット信号線が接続されるとともに、ドレイン端子にグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第４のビット信号線の電位に基づいて、前記グローバルビット線ドライバ制御信号をチャージする第５のトランジスタと
を有することを特徴とする付記１に記載の半導体記憶回路装置。
【００４４】
（付記３）前記半導体記憶回路装置はさらに、
ソース端子が電源電位に接続され、ゲート端子が第３のプリチャージ制御信号線に接続されるとともに、ソース端子が前記第３のビット信号線に接続される第６のトランジスタを有し、前記第３のプリチャージ制御信号線からの入力に基づいて、前記第３のビット信号線をプリチャージすることを特徴とする付記１または２に記載の半導体記憶回路装置。
【００４５】
（付記４）前記半導体記憶回路装置はさらに、
書き込みカラム選択信号線と書き込みデータ入力信号線が接続された書き込み制御回路を有し、前記書き込みカラム選択信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路に対して、前記書き込みデータ入力信号線からの情報を書き込むことを特徴とする付記１または２に記載の半導体記憶回路装置。
【００４６】
（付記５）第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する複数の記憶回路と、
第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行うプリチャージ制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子に第１のグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記第１のグローバルビット線ドライバ制御信号をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地された第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記第１のグローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタを有し、前記プリチャージされた第１のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する第１の読み出し制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第５のトランジスタと、ソース端子に前記第５のトランジスタのドレイン端子が接続され、ゲート端子に前記第２のビット信号線が接続されるとともに、ドレイン端子に第２のグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記第２のグローバルビット線ドライバ制御信号をチャージする第６のトランジスタと、ドレイン端子に前記第２のグローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージする第７のトランジスタと、ドレイン端子に第４のビット信号線が接続され、ゲート端子に前記第２のグローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第８のトランジスタを有し、前記プリチャージされた第２のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第４のビット信号線に出力する第２の読み出し制御回路と
を有することを特徴とする半導体記憶回路装置。
【００４７】
（付記６）第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第１の複数の記憶回路と、
第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行う第１のプリチャージ制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子にグローバルビット線ドライバ制御信号線が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記グローバルビット線ドライバ制御信号線をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地され、カラム選択信号に基づいてグローバルビット線ドライバ制御信号線をプリディスチャージする第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記グローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタとを有する読み出し制御回路とを有する半導体記憶回路装置において、
前記チャージされたグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタを導通させることにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムの選択を行い、前記第１の複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する読み出し制御を実行する読み出し制御ステップを含んだことを特徴とする半導体記憶回路装置の読出制御方法。
【００４８】
（付記７）第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する第１の複数の記憶回路と、
書き込みカラム選択信号線と書き込みデータ入力信号線が接続された書き込み制御回路とを有する半導体記憶回路装置において、
前記書き込みカラム選択信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線を有するカラムの選択を行い、前記複数の記憶回路のうちワード線が駆動される記憶回路に対して、前記書き込みデータ入力信号線からの情報を書き込む書き込み制御を実行する書き込み制御ステップを含んだことを特徴とする半導体記憶回路装置の書込制御方法。
【００４９】
（付記８）第１のビット信号線と第２のビット信号線とワード信号線にそれぞれ接続されるとともに、情報をそれぞれ保持する複数の記憶回路と、
第１のプリチャージ制御信号線と前記第１のビット信号線と前記第２のビット信号線が接続され、前記第１のプリチャージ制御信号線からの入力に基づいて、前記第１のビット信号線と前記第２のビット信号線のプリチャージを行うプリチャージ制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第１のトランジスタと、ソース端子に前記第１のトランジスタのドレイン端子が接続され、ゲート端子に前記第１のビット信号線が接続されるとともに、ドレイン端子に第１のグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記第１のグローバルビット線ドライバ制御信号をチャージする第２のトランジスタと、ドレイン端子に前記グローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地された第３のトランジスタと、ドレイン端子に第３のビット信号線が接続され、ゲート端子に前記第１のグローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第４のトランジスタを有し、前記チャージされた第１のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線に出力する第１の読み出し制御回路と、
ソース端子に電源電位が接続されるとともに、ゲート端子に読み出しカラム選択信号線が接続される第５のトランジスタと、ソース端子に前記第５のトランジスタのドレイン端子が接続され、ゲート端子に前記第２のビット信号線が接続されるとともに、ドレイン端子に第２のグローバルビット線ドライバ制御信号が接続され、前記読み出しカラム選択信号線からの入力と前記第１のビット信号線の電位に基づいて、前記第２のグローバルビット線ドライバ制御信号をチャージする第６のトランジスタと、ドレイン端子に前記第２のグローバルビット線ドライバ制御信号線が接続され、ゲート端子に前記読み出しカラム選択信号線が接続されるとともに、ソース端子が接地された第７のトランジスタと、ドレイン端子に第４のビット信号線が接続され、ゲート端子に前記第２のグローバルビット線ドライバ制御信号線が接続されるとともに、ソース端子が接地される第８のトランジスタを有し、前記チャージされた第２のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタが導通することにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムが選択され、前記複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第４のビット信号線に出力する第２の読み出し制御回路とを有する半導体記憶回路装置において、
前記チャージされた前記第１のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第４のトランジスタを導通させることにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムの選択を行い、前記第１の複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第３のビット信号線から読み出す読み出し制御を実行し、前記プリチャージされた前記第２のグローバルビット線ドライバ制御信号線からの入力に基づいて、前記第８のトランジスタを導通させることにより、前記第１のビット信号線と前記第２のビット信号線を有するカラムの選択を行い、前記第１の複数の記憶回路のうちワード線が駆動される記憶回路が保持する情報を、前記第４のビット信号線に出力する読み出し制御を実行する読み出し制御ステップを含んだことを特徴とする半導体記憶回路装置の読出制御方法。
【符号の説明】
【００５０】
１０  ビットセル
２０  ワードライン
３０  プリチャージ回路
４０  ローカルビットラインプリチャージ信号線
５０  ライト回路
７０  ローカルビットライン
８０  センスアウト信号線
９０  リードカラムセレクション信号線
１００  グローバルビットラインプリチャージ信号線
１１０  グローバルビットライン
２００  リード回路
３００  ライト回路
３１０  ライトカラムセレクション信号線
３２０  ライトデータ入力信号線
４００Ｉ／Ｏ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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