(57)【要約】【課題】ＴＥＧに対してパッドの大きさは非常に大きい。よって、パッドの数が増えると配置できるＴＥＧの数が減ってしまう。したがって、パッドの数を減少させることによって、ＴＥＧの占有面積を減少させることを目的とする。【解決手段】複数のトランジスタにそれぞれ振り分け回路を介して電気的に接続された１つのパッドを有し、前記振り分け回路のうち１つが導通状態となるとき、他の前記振り分け回路は非導通状態となるようにする。【選択図】図１
2010103509.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタにそれぞれ振り分け回路を介して電気的に接続された１つのパッドを有し、
前記振り分け回路のうち１つが導通状態となるとき、他の前記振り分け回路は非導通状態となることを特徴とする半導体装置。
【請求項２】
複数のトランジスタにそれぞれ振り分け回路を介して電気的に接続された１つのパッドを有し、
前記振り分け回路は、少なくともアナログスイッチと、インバータ回路と、選択回路と、を有し、
前記選択回路の出力端子は、前記アナログスイッチの非反転素子と電気的に接続されているとともに、前記アナログスイッチの反転素子と前記インバータ回路を介して電気的に接続されており、
前記アナログスイッチの入力端子は、前記パッドと電気的に接続されており、
前記アナログスイッチの出力端子は、前記トランジスタと電気的に接続されており、
前記選択回路のうち１つの出力が１（Ｈｉｇｈ）となるとき、他の選択回路の出力は０（Ｌｏｗ）となることを特徴とする半導体装置。
【請求項３】
少なくとも第１のパッド、第２のパッド、第３のパッドを有し、
前記第１のパッドは、第１のトランジスタに第１の振り分け回路を介して電気的に接続されており、第２のトランジスタに第２の振り分け回路を介して電気的に接続されており、第３のトランジスタに第３の振り分け回路を介して電気的に接続されており、且つ第４のトランジスタに第４の振り分け回路を介して電気的に接続されており、
前記第１乃至第４の振り分け回路は、少なくともアナログスイッチと、第１のインバータ回路と、ＮＯＲ回路と、を有し、
前記ＮＯＲ回路の出力端子は、前記アナログスイッチの非反転素子と電気的に接続されているとともに、前記アナログスイッチの反転素子と前記第１のインバータ回路を介して電気的に接続されており、
前記第１の振り分け回路のＮＯＲ回路の入力端子のうち一方は、前記第２のパッドに電気的に接続されており、
前記第１の振り分け回路のＮＯＲ回路の入力端子のうち他方は、前記第３のパッドに電気的に接続されており、
前記第２の振り分け回路のＮＯＲ回路の入力端子のうち一方は、第２のインバータ回路を介して前記第２のパッドに電気的に接続されており、
前記第２の振り分け回路のＮＯＲ回路の入力端子のうち他方は、前記第３のパッドに電気的に接続されており、
前記第３の振り分け回路のＮＯＲ回路の入力端子のうち一方は、前記第２のパッドに電気的に接続されており、
前記第３の振り分け回路のＮＯＲ回路の入力端子のうち他方は、第３のインバータ回路を介して前記第３のパッドに電気的に接続されており、
前記第４の振り分け回路のＮＯＲ回路の入力端子のうち一方は、第４のインバータ回路を介して前記第２のパッドに電気的に接続されており、
前記第４の振り分け回路のＮＯＲ回路の入力端子のうち他方は、第５のインバータ回路を介して前記第３のパッドに電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を備えた回路、又はＴＥＧを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路を備えた半導体装置を製造する場合、半導体集積回路に発生する製造上の問題を見つけ出すために、半導体集積回路を構成する素子の一部を切り出した評価用素子（ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ））を形成する場合がある。（特許文献１）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２３５１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
素子の一部の例として、単体ＴＦＴ−ＴＥＧの例を示す。なお、ＴＦＴとは薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）のことである。
【０００５】
従来の単体ＴＦＴ−ＴＥＧおよびＴＥＧパッドの配置図を図７に示す。図７において、ＴＦＴ−ＴＥＧ１０を測定するにあたり、ソース・ゲート・ドレインをそれぞれ個別のＴＥＧパッド（パッド１０１、パッド１０２、パッド１０３）に接続する。
【０００６】
パッドのサイズは一辺が１００ｕｍ以上、測定物である単体ＴＦＴ−ＴＥＧサイズは一辺が数ｕｍ〜数十ｕｍを有する。
【０００７】
以上のように、パッドのサイズは単体ＴＦＴ−ＴＥＧのサイズと比較して非常に大きい。
【０００８】
また、半導体集積回路には異なるサイズのＴＦＴを複数形成するため、単体ＴＦＴ−ＴＥＧも異なるサイズのＴＦＴを複数形成する必要がある。
【０００９】
よって、図７のような構成とすると、ＴＥＧのパッドの数が必然的に増加してしまいうので、ＴＥＧの占有面積が増加してしまうことになる。
【００１０】
そして、ＴＥＧの占有面積が増加すると、半導体集積回路を形成する基板の面積には限りがあるので、半導体集積回路を形成する面積が奪われてしまい設計上の制約が生じることになる。
【００１１】
なお、実験的にＴＥＧのみを複数ならべて形成する場合もある。
【００１２】
この場合も、パッドの数が増えると配置できるＴＥＧの数が減ってしまう。
【００１３】
したがって、パッドの数を減少させることによって、ＴＥＧの占有面積を減少させる構成を以下に開示する。
【課題を解決するための手段】
【００１４】
トランジスタに電気的に接続されるパッドの一部を共通化するものである。
【００１５】
また、振り分け用回路を用いて複数の単体ＴＥＧのうちの一部だけ電圧が印加されるようにすると好ましい。
【００１６】
特に、パッドに接続される複数の振り分け回路のうち、１つの振り分け回路が導通状態（オン）になっているとき、他の振り分け回路が非導通状態（オフ）になるようにすることにより、パッド数を削減することができる。
【００１７】
なお、振り分け用回路を用いる理由は、複数の単体ＴＥＧを同一のＴＥＧパッドに接続している為、正しい電圧が印加されず、測定結果となる電流値も他のＴＦＴの影響を受けることから、正しい測定ができないからである。
【００１８】
また、一のＴＦＴの測定をしている間、他のＴＦＴにも電圧が印加されてしまうと、他のＴＦＴが電圧印加により劣化してしまう。
【００１９】
すると、一のＴＦＴの測定後、劣化してしまった他のＴＦＴを測定することになるので、他のＴＦＴの初期特性が測定できなくなるからでもある。さらに、測定はパッドに針を突き刺して電圧を印加（プロービング）することにより行う。そして、パッドに針を突き刺す度にパッドはだんだん削られていくので、パッドが徐々に破壊されていく。よって、振り分け回路の使用は、パッドに針を突き刺す回数を減らせる点でも有利である。
【００２０】
振り分け用回路としては、入力値より複数の単体ＴＥＧ内から測定するＴＥＧを選択し、選択されたＴＥＧのみＴＥＧパッドと導通し、測定を可能にするものがある。
【００２１】
また、ソース用パッド、ドレイン用パッド、ゲート用パッドのうち少なくとも一だけに振り分け回路を設けてもパッド数を減らすことができるので、必ずしも全てのパッドに振り分け回路を設ける必要はない。
【００２２】
即ち、ソース用パッド、ドレイン用パッド、ゲート用パッドのうち１つのパッドに対して複数の振り分け回路を設けても良いし、２つのパッドに対してそれぞれ複数の振り分け回路を設けても良いし、３つのパッド全てに対してそれぞれ複数の振り分け回路を設けても良い。
【００２３】
そして、開示する発明の１つは、複数のトランジスタにそれぞれ振り分け回路を介して電気的に接続された１つのパッドを有し、前記振り分け回路のうち１つが導通状態となるとき、他の前記振り分け回路は非導通状態となることを特徴とする半導体装置である。
【００２４】
また、開示する発明の１つは、複数のトランジスタにそれぞれ振り分け回路を介して電気的に接続された１つのパッドを有し、前記振り分け回路は、少なくともアナログスイッチと、インバータ回路と、選択回路と、を有し、前記選択回路の出力端子は、前記アナログスイッチの非反転素子と電気的に接続されているとともに、前記アナログスイッチの反転素子と前記インバータ回路を介して電気的に接続されており、前記アナログスイッチの入力端子は、前記パッドと電気的に接続されており、前記アナログスイッチの出力端子は、前記トランジスタと電気的に接続されており、前記選択回路のうち１つの出力が１（Ｈｉｇｈ）となるとき、他の選択回路の出力は０（Ｌｏｗ）となることを特徴とする半導体装置である。
【００２５】
また、開示する発明の１つは、少なくとも第１のパッド、第２のパッド、第３のパッドを有し、前記第１のパッドは、第１のトランジスタに第１の振り分け回路を介して電気的に接続されており、第２のトランジスタに第２の振り分け回路を介して電気的に接続されており、第３のトランジスタに第３の振り分け回路を介して電気的に接続されており、且つ第４のトランジスタに第４の振り分け回路を介して電気的に接続されており、前記第１乃至第４の振り分け回路は、少なくともアナログスイッチと、第１のインバータ回路と、ＮＯＲ回路と、を有し、前記ＮＯＲ回路の出力端子は、前記アナログスイッチの非反転素子と電気的に接続されているとともに、前記アナログスイッチの反転素子と前記第１のインバータ回路を介して電気的に接続されており、前記第１の振り分け回路のＮＯＲ回路の入力端子のうち一方は、前記第２のパッドに電気的に接続されており、前記第１の振り分け回路のＮＯＲ回路の入力端子のうち他方は、前記第３のパッドに電気的に接続されており、前記第２の振り分け回路のＮＯＲ回路の入力端子のうち一方は、第２のインバータ回路を介して前記第２のパッドに電気的に接続されており、前記第２の振り分け回路のＮＯＲ回路の入力端子のうち他方は、前記第３のパッドに電気的に接続されており、前記第３の振り分け回路のＮＯＲ回路の入力端子のうち一方は、前記第２のパッドに電気的に接続されており、前記第３の振り分け回路のＮＯＲ回路の入力端子のうち他方は、第３のインバータ回路を介して前記第３のパッドに電気的に接続されており、前記第４の振り分け回路のＮＯＲ回路の入力端子のうち一方は、第４のインバータ回路を介して前記第２のパッドに電気的に接続されており、前記第４の振り分け回路のＮＯＲ回路の入力端子のうち他方は、第５のインバータ回路を介して前記第３のパッドに電気的に接続されていることを特徴とする半導体装置である。
【発明の効果】
【００２６】
トランジスタに電気的に接続されるパッドの一部を共通化することによって、パッドの数を減少させることができるので、ＴＥＧの占有面積を減少させることができる。
【００２７】
さらに、測定結果の正確性を確保するため、また、パッドに接続される複数の振り分け回路のうち、１つの振り分け回路が導通状態（オン）になっているとき、他の振り分け回路が非導通状態（オフ）になるようにすると好ましい。
【００２８】
なお、ソース用パッド、ドレイン用パッド、ゲート用パッドのうち少なくとも１つだけに振り分け回路を設けてもパッド数を減らすことができるので、必ずしも全てのパッドに振り分け回路を設ける必要はない。
【図面の簡単な説明】
【００２９】
【図１】半導体装置の一例
【図２】振替回路の一例
【図３】振替回路のＮＯＲ回路入力段と出力の関係
【図４】インバータ回路の一例
【図５】ＮＯＲ回路の一例
【図６】アナログスイッチの一例
【図７】従来例
【図８】並列接続の一例
【発明を実施するための形態】
【００３０】
実施の形態について、図面を用いて詳細に説明する。
【００３１】
但し、開示する発明は以下の説明に限定されないこと、並びに、開示する発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。
【００３２】
従って、開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
なお、以下に説明する開示する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３４】
（実施の形態１）
本実施の形態では、ＴＥＧの構成について説明する。
【００３５】
なお、本実施の形態ではＴＦＴ−ＴＥＧの４つとして例示するが、開示する発明は１つの振り分け回路が導通状態（オン）になっているとき、他の振り分け回路が非導通状態（オフ）になるようにすれば、パッド数が３つで済むという効果を得られるので、ＴＦＴ−ＴＥＧの数は２つでも３つでも、５つ以上でも適用可能である。
【００３６】
また、本実施の形態では、全てのパッドに振り分け回路を設けたが、ソース用パッド、ドレイン用パッド、ゲート用パッドのうち少なくとも一だけに振り分け回路を設けてもパッド数を減らすことができるので、必ずしも全てのパッドに振り分け回路を設ける必要はない。
【００３７】
図１に４つの単体ＴＦＴ−ＴＥＧを３つのＴＥＧパッドで測定する場合の配置図を示す。
【００３８】
図１に記載したＴＥＧは、パッド１０４、パッド１０５、パッド１０６、入力パッド１０７、入力パッド１０８、振り分け回路２０１ａ〜ｃ、振り分け回路２０２ａ〜ｃ、振り分け回路２０３ａ〜ｃ、振り分け回路２０４ａ〜ｃ、ＴＦＴ１１、ＴＦＴ１２、ＴＦＴ１３、ＴＦＴ１４を少なくとも有する。
【００３９】
なお、図１に記載のとおり、パッドは、振り分け回路を介して、ＴＦＴのソース、ドレイン、又はゲートに電気的に接続されている。また、入力パッド１０７、入力パッド１０８は、全ての振り分け回路に共通に電気的に接続されている。なお、入力パッド１０７、入力パッド１０８は、振り分け回路内のＮＯＲ回路の入力端子に電気的に接続される。（図２参照）
【００４０】
本実施の形態では、パッド１０４をソース用パッド、パッド１０５をゲート用パッド、パッド１０６をドレイン用パッドとして用いる。
【００４１】
単体ＴＦＴ−ＴＥＧの各端子をＴＥＧパッドへ接続する間に振り分け回路を配置する。
【００４２】
振り分け回路は、１つのＴＦＴのみ測定する為に配置する。
【００４３】
具体的には、１つの振り分け回路が導通状態（オン）になっているとき、他の３つの振り分け回路が非導通状態（オフ）になるようにすることによって、１つのＴＦＴのソース、ドレイン、及びゲートにパッドから電圧を印加できるようになる。
【００４４】
例えば、振り分け回路２０１ａ〜ｃが導通状態（オン）になっているとき、他の３つの振り分け回路２０２ａ〜ｃ、２０３ａ〜ｃ、２０４ａ〜ｃが非導通状態（オフ）になるようにする。
【００４５】
１つの振り分け回路が導通状態（オン）になっているとき、他の３つの振り分け回路が非導通状態（オフ）になるようにする理由、即ち、振り分け回路を設ける理由は、複数のＴＦＴを同一のＴＥＧパッドに同時に導通させてしまうと、測定しようとするＴＦＴが他のＴＦＴの影響を受けてしまい正しい測定ができなくなるからである。
【００４６】
また、測定しようとするＴＦＴの測定をしている間、他のＴＦＴにも電圧が印加されてしまうと、他のＴＦＴが電圧印加により劣化してしまう。
【００４７】
すると、測定しようとするＴＦＴの測定後、劣化してしまった他のＴＦＴを測定することになるので、他のＴＦＴの初期特性が測定できなくなるからでもある。
【００４８】
図２に、図１に示した振り分け回路の回路図を示す。
【００４９】
また、図３に、図２（Ａ）〜（Ｄ）の入力パッド１０７、入力パッド１０８の入力と、振り分け回路Ａ〜Ｄの出力との関係を示した振り分け回路動作表を示す。
【００５０】
図１の振り分け回路２０１ａ〜ｃが図２（Ａ）に、図１の振り分け回路２０２ａ〜ｃが図２（Ｂ）に、図１の振り分け回路２０３ａ〜ｃが図２（Ｃ）に、図１の振り分け回路２０４ａ〜ｃが図２（Ｄ）にそれぞれ対応する。
【００５１】
また、図２（Ａ）〜（Ｄ）の入力パッド１０７は図１の全ての振り分け回路について共通であり、図２（Ａ）〜（Ｄ）の入力パッド１０８も図１の全ての振り分け回路について共通としている。（つまり、同一のものである。）
【００５２】
なお、開示する発明においては、必ずしも入力パッドを全ての振り分け回路について共通としなくても良い。
【００５３】
しかし、入力パッドを全ての振り分け回路について共通とするとパッド数の数を削減することができるので好ましい。
【００５４】
図２（Ａ）に記載した振り分け回路Ａは、ＮＯＲ回路２０１、アナログスイッチ２０２、インバータ回路２０３を少なくとも有している。（なお、ＮＯＲ回路２０１を第１の選択回路とする。（ソース、ドレイン、ゲートにそれぞれ用いられるので、第１のソース用選択回路、第１のドレイン用選択回路、第１のゲート用選択回路がある。））
【００５５】
図２（Ｂ）に記載した振り分け回路Ｂは、インバータ回路２０４、ＮＯＲ回路２０５、アナログスイッチ２０６、インバータ回路２０７を少なくとも有している。（なお、インバータ回路２０４、ＮＯＲ回路２０５の組み合わせを第２の選択回路とする。（ソース、ドレイン、ゲートにそれぞれ用いられるので、第２のソース用選択回路、第２のドレイン用選択回路、第２のゲート用選択回路がある。））
【００５６】
図２（Ｃ）に記載した振り分け回路Ｃは、インバータ回路２０８、ＮＯＲ回路２０９、アナログスイッチ２１０、インバータ回路２１１を少なくとも有している。（なお、インバータ回路２０８、ＮＯＲ回路２０９の組み合わせを第３の選択回路とする。（ソース、ドレイン、ゲートにそれぞれ用いられるので、第３のソース用選択回路、第３のドレイン用選択回路、第３のゲート用選択回路がある。））
【００５７】
図２（Ｄ）に記載した振り分け回路Ｄは、インバータ回路２１２、インバータ回路２１３、ＮＯＲ回路２１４、アナログスイッチ２１５、インバータ回路２１６を少なくとも有している。（なお、インバータ回路２１２、インバータ回路２１３、ＮＯＲ回路２１４の組み合わせを第４の選択回路とする。（ソース、ドレイン、ゲートにそれぞれ用いられるので、第４のソース用選択回路、第４のドレイン用選択回路、第４のゲート用選択回路がある。））
【００５８】
対応関係を示すと、図１の、２０１ａが第１のソース用選択回路、２０２ａが第２のソース用選択回路、２０３ａが第３のソース用選択回路、２０４ａが第４のソース用選択回路、２０１ｂが第１のゲート用選択回路、２０２ｂが第２のゲート用選択回路、２０３ｂが第３のゲート用選択回路、２０４ｂが第４のゲート用選択回路、２０１ｃが第１のドレイン用選択回路、２０２ｃが第２のドレイン用選択回路、２０３ｃが第３のドレイン用選択回路、２０４ｃが第４のドレイン用選択回路に対応する。
【００５９】
図２（Ａ）〜（Ｃ）において、入力パッドはＮＯＲ回路の入力端子の１つに電気的に接続されている箇所を少なくとも有する。
【００６０】
図２（Ｂ）〜（Ｄ）において、インバータ回路の入力端子は入力パッドの１つに電気的に接続されており、インバータ回路の出力端子はＮＯＲ回路の入力端子の１つに電気的に接続されている。つまり、インバータ回路を介して入力パッドとＮＯＲ回路の入力端子の１つが電気的に接続されている箇所を少なくとも有する。
【００６１】
図２（Ａ）〜（Ｄ）において、ＮＯＲ回路の出力端子は、アナログスイッチの非反転端子に電気的に接続されているとともに、アナログスイッチの非反転端子にインバータ回路を介して電気的に接続されている。
【００６２】
当該構成とすることによって、ＮＯＲ回路の出力が「１（Ｈｉｇｈ）」のときのみアナログスイッチがオンとなり導通状態となる。
【００６３】
よって、４つあるＮＯＲ回路の出力の１つが「１（Ｈｉｇｈ）」となり、他の３つが「０（Ｌｏｗ）」となるように、４つあるＮＯＲ回路の入力段を調整する構成とすれば振り分け回路が実現する。
【００６４】
なお、アナログスイッチの非反転端子にインバータ回路を介して電気的に接続されているとともに、アナログスイッチの非反転端子に電気的に接続されている構成としても良い。
【００６５】
この場合は、ＮＯＲ回路をＯＲ回路とし、４つあるＯＲ回路の出力の１つが「０（Ｌｏｗ）」となり、他の３つが「１（Ｈｉｇｈ）」となるように、４つあるＯＲ回路の入力段を調整する構成とすれば振り分け回路が実現する。
【００６６】
なお、ＴＦＴ端子１５は、図１のＴＦＴ１１〜１４のソース、ドレイン、又はゲートのいずれかに対応する。
【００６７】
また、パッド１０９は、図１のパッド１０４、パッド１０５、パッド１０６のいずれかに対応する。なお、パッド１０９は第１乃至第４の選択回路のアナログスイッチの入力端子全てに共通に電気的に接続されている。そして、パッド１０９が第１乃至第４の選択回路全てに共通に電気的に接続されているので、パッドの数を減らすことができるのである。特に、パッドの種類が、パッド１０４、パッド１０５、パッド１０６、入力パッド１０７、入力パッド１０８だけとなる図１及び図２の構成は、４つのＴＦＴを測定するためのプロービングの回数が一回だけで済むのでパッド破壊の影響を低減できる。（なお、パッドが破壊されると測定が不能になる。）
【００６８】
なお、振り分け回路で使用するＴＦＴに関しては、十分なＯＮ特性がとれてＯＦＦが低くとれるサイズが好ましい。
【００６９】
単体ＴＦＴのチャネル幅Ｗは大きすぎると特性が飽和してしまう為、最大５０ｕｍで形成すると好ましい。もちろん、当該サイズに限定されるものではない。
【００７０】
ここで、図２の動作について説明する。
【００７１】
振り分け回路は、図２において入力パッド１０７と入力パッド１０８から２つの入力を行う。
【００７２】
２つの入力はＮＯＲ回路により１つの信号へ変換され、アナログスイッチへ入力される。ＮＯＲ回路は２つの入力が両方「０（Ｌｏｗ）」である場合のみ「１（Ｈｉｇｈ）」を返す。
【００７３】
図２（Ａ）に示すアナログ回路において、入力パッド１０７、１０８の入力が共に「０（Ｌｏｗ）」であった場合、ＮＯＲ回路出力は「１（Ｈｉｇｈ）」となる。
【００７４】
図２（Ｂ）〜（Ｄ）に示すアナログ回路において同じ入力を行うと、インバータ回路２０４、２０８、２１２、２１３により、ＮＯＲ回路への入力が両方「０（Ｌｏｗ）」にならないのでＮＯＲ回路出力は「１（Ｈｉｇｈ）」にならない。
【００７５】
その他の入力パッド１０７、入力パッド１０８の入力組み合わせ条件においても、図２（Ａ）〜（Ｄ）のうち１つの回路のみ、ＮＯＲ回路出力は「１（Ｈｉｇｈ）」となり、他の回路では「０（Ｌｏｗ）」となる。
【００７６】
なお、アナログスイッチは入力「１（Ｈｉｇｈ）」の場合のみ接続端子同士を導通させ、「０（Ｌｏｗ）」の場合は導通させない。
【００７７】
入力パッド１０７、１０８の入力で存在する組み合わせ４条件において、それぞれ１つのアナログ回路ではＮＯＲ回路出力が「１（Ｈｉｇｈ）」となり接続端子同士が導通し、その他のアナログ回路では「０（Ｌｏｗ）」となり導通しない。
【００７８】
つまり、ＮＯＲ回路の入力段の関係は図３のようになる。
【００７９】
本実施の形態では振り分け回路の数を４種類１２個とすることによって、４つのＴＦＴを３つのパッド（入力パッドを合わせれば５個）で測定できる構成としたが開示する発明は当該構成に限定されるものではない。
【００８０】
即ち、振り分け回路におけるＮＯＲ回路の入力端子の数を３つ以上に増やすことにより、ＮＯＲ回路の入力段の組み合わせを増加させれば、本実施の形態より（入力パッドの数は別として）３つのパッドで４つより多い数のＴＦＴを測定できるようになることは当業者にとって明らかである。もちろん、２つ、３つのＴＦＴでも適用可能である。
【００８１】
つまり、入力パッドとインバータ回路とＮＯＲ回路を組み合わせた回路（若しくは入力パッドとＮＯＲ回路のみ組み合わせた回路）を選択回路とみなせば良い。
【００８２】
そして、選択回路の出力端子が、アナログスイッチの非反転端子に電気的に接続され且つアナログスイッチの非反転端子にインバータ回路を介して電気的に接続されている構成となっていると考えると理解が深まるであろう。また、選択回路の入力端子は複数の入力パッドと電気的に接続されている。
【００８３】
なお、選択回路の入力は、入力パッドに限定されず、フレキシブルプリントサーキット（ＦＰＣ）、電源と接続される電源線等であっても良い。要するに選択回路の入力端子はどのようなものに接続されていても良いということである。
【００８４】
本実施の形態のようにアナログスイッチを介してパッド１０９とＴＦＴ端子１５が電気的に接続する意義は次のとおりである。
【００８５】
例えば、選択回路の出力端子をＴＦＴ端子に直接接続した参照回路を想定する。
【００８６】
参照回路においては、選択回路によりＴＦＴ端子を選択することができる。
【００８７】
しかし、選択回路の出力電圧の大きさの調整ができないので、参照回路ではＴＦＴ端子に１種類の電圧しか印加することができない。
【００８８】
一方、本実施の形態の振り分け回路では、選択回路を用いて電圧を印加するＴＦＴ端子を選択した後、パッド１０９に印加する電圧を調整すればＴＦＴ端子１５に印加される電圧の大きさを調整できる。
【００８９】
つまり、アナログスイッチを介してパッド１０９とＴＦＴ端子１５を電気的に接続することによって、ＴＦＴ端子１５に印加される電圧の大きさを調整できるようになるのである。
【００９０】
ＴＦＴの測定を行う場合は、さまざまな観点からＴＦＴの電気的特性を評価するために、端子に印加する電圧の設定条件を複数設定し、複数の設定条件同士を比較する必要がある。
【００９１】
よって、ＴＦＴ端子１５に印加される電圧の大きさを調整できることは非常に重要である。
（実施の形態２）
本実施の形態では、インバータ回路、ＮＯＲ回路、アナログスイッチの回路図について説明する。
【００９２】
図４にインバータ回路の一例を示す。
【００９３】
図４に記載のインバータ回路は、ＩＮ１が入力端子であり、ＯＵＴが出力端子である。またＶＤＤは電源であり、ＧＮはグラウンドである。また、トランジスタ記号の矢印は、矢印が逆向きだと逆極性であることを示している。なお、ＧＮ側のトランジスタはＮ型であり、ＶＤＤ側のトランジスタはＰ型である。
【００９４】
図５にＮＯＲ回路の一例を示す。
【００９５】
図５に記載のＮＯＲ回路は、ＩＮ１が第１の入力端子であり、ＩＮ２が第２の入力端子であり、ＯＵｔが出力である。また、ＶＤＤは電源であり、ＧＮはグラウンドである。また、トランジスタ記号の矢印は、矢印が逆向きだと逆極性であることを示している。なお、ＧＮ側の２つのトランジスタはＮ型であり、ＶＤＤ側の２つのトランジスタはＰ型である。
【００９６】
図６にアナログスイッチの一例を示す。
【００９７】
図６に記載のアナログスイッチは、ＩＮが非反転端子であり、ＩＮＢが反転端子であり、ＶＩＤＥＯ  ＩＮが入力端子であり、ＶＩＤＥＯ  ＯＵＴが出力端子である。また、トランジスタ記号の矢印は、矢印が逆向きだと逆極性であることを示している。なお、非反転端子に接続されるトランジスタはＮ型であり、反転端子に接続されるトランジスタはＰ型である。
【００９８】
（実施の形態３）
本実施の形態ではＴＥＧの作製方法について説明する。
【００９９】
ＴＥＧは、半導体集積回路と同一基板に、半導体集積回路を構成する材料を用いて、半導体集積回路と同時に形成される。
【０１００】
まず、ＴＥＧを構成する半導体集積回路を構成するトランジスタと同一材料、同一工程で形成される。
【０１０１】
ＴＥＧを構成するパッドは、半導体集積回路を構成するゲートの材料、配線の材料等を使用して半導体集積回路と同一工程で形成される。
【０１０２】
具体的には、ゲートメタルと配線を積層して形成する。このとき、ゲートメタルと配線が電気的に接続するように間の層間絶縁膜を除去しておく。
【０１０３】
層間絶縁膜の除去は、コンタクトホール形成時に同時に行っておくと好ましい。
【０１０４】
なお、トランジスタとは、ガラス基板、石英基板等の基板上に形成したＴＦＴであっても良いし、シリコンウェハ、ＳＯＩ基板等を用いて形成したＭＯＳＦＥＴであっても良い。
【０１０５】
（実施の形態４）
【０１０６】
実施の形態１〜３において、振り替え回路が壊れてしまった場合、正常な測定ができなくなるという問題が生じる。
【０１０７】
そこで、図４〜６において、同一極性のトランジスタが複数並列接続された構成とすることによって、複数のトランジスタのうちの一部が壊れても測定可能になる。
【０１０８】
なお、並列接続とは、同一極性の複数のトランジスタのゲートが互いに電気的に接続され、同一極性の複数のトランジスタのソースが互いに電気的に接続され、且つ同一極性の複数のトランジスタのドレインが互いに電気的に接続された状態をいう。
【０１０９】
単数のトランジスタと、複数並列接続したトランジスタの図の対比表を図８に記載する。
【０１１０】
なお、図８（Ａ）が単数のトランジスタであり、図８（Ｂ）が複数並列接続したトランジスタである。なお、図８（Ｂ）では３つ並列接続させた例を記載したが、２つでも４つ以上でも良い。
【０１１１】
図８（Ａ）も図８（Ｂ）も３端子の回路要素と見なせる。（図８（Ｃ）参照）
【０１１２】
よって、本実施の形態を図４〜６に適用する場合は、図４〜６の単体ＴＦＴの１つを複数並列接続したトランジスタに置換すれば良い。トランジスタを複数にすることにより、複数のトランジスタの一部が破壊されていても回路が動作するので好ましい。
【０１１３】
もちろん、図４〜６における一部の単体ＴＦＴのみを複数並列接続したＴＦＴに置換しても良いし、図４〜６に記載された全ての単体ＴＦＴを複数並列接続したＴＦＴに置換しても良い。特に、振り分け回路のアナログスイッチはＴＥＧの直前の回路であるので、当該回路が破壊されると致命的である。よって、特にアナログスイッチを構成するのＮ型トランジスタ及びＰ型トランジスタの両方をそれぞれ複数個設けることが好ましい。
【符号の説明】
【０１１４】
１０  ＴＦＴ−ＴＥＧ
１１  ＴＦＴ
１２  ＴＦＴ
１３  ＴＦＴ
１４  ＴＦＴ
１０１  パッド
１０２  パッド
１０３  パッド
１０４  パッド
１０５  パッド
１０６  パッド
１０７  入力パッド
１０８  入力パッド
１０９  パッド
２０１  ＮＯＲ回路
２０１ａ  振り分け回路
２０１ｂ  振り分け回路
２０１ｃ  振り分け回路
２０２  アナログスイッチ
２０２ａ  振り分け回路
２０２ｂ  振り分け回路
２０２ｃ  振り分け回路
２０３  インバータ回路
２０３ａ  振り分け回路
２０３ｂ  振り分け回路
２０３ｃ  振り分け回路
２０４  インバータ回路
２０４ａ  振り分け回路
２０４ｂ  振り分け回路
２０４ｃ  振り分け回路
２０５  ＮＯＲ回路
２０６  アナログスイッチ
２０７  インバータ回路
２０８  インバータ回路
２０９  ＮＯＲ回路
２１０  アナログスイッチ
２１１  インバータ回路
２１２  インバータ回路
２１３  インバータ回路
２１４  ＮＯＲ回路
２１５  アナログスイッチ
２１６  インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010103509.tif 000007
【図６】
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【図７】
2010103509.tif 000009
【図８】
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