(57)【要約】【課題】ＰＮ接合境界を有し且つ表面に金属シリサイド膜が形成されたゲート電極や配線の上にホールが形成されている構造において、ホールとＰＮ接合境界との接近に起因して金属シリサイド膜に断線が生じることを防止し、それにより、高集積化を達成しつつゲート電極や配線の高抵抗化を防止する。【解決手段】ゲート電極となる多結晶シリコン膜１０３中に、ＰＮ接合境界１０５を挟んで隣接するようにＮ型多結晶シリコン領域１０３ＡとＰ型多結晶シリコン領域１０３Ｂとが形成されている。多結晶シリコン膜１０３上にＰＮ接合境界１０５を跨ぐように金属シリサイド膜１０４が形成されている。ＰＮ接合境界１０５はゲート電極の延伸方向に対して垂直面を構成しないように設けられている。【選択図】図１
2010103401.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され且つゲート電極又は配線となるシリコン膜と、
前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、
前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜とを備え、
前記Ｐ型不純物領域及び前記Ｎ型不純物領域は、前記ＰＮ接合境界が前記ゲート電極又は前記配線の延伸方向に対して垂直面を構成しないように形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記金属シリサイド膜上に形成された絶縁膜と、
前記絶縁膜中に前記金属シリサイド膜に達するように形成されたホールとをさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ホールが形成されている部分の前記シリコン膜の幅は、その他の部分の幅よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ＰＮ接合境界の一部は、前記ゲート電極又は前記配線の延伸方向に沿って形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置を製造する方法であって、
前記Ｐ型不純物領域は、前記Ｎ型不純物領域の形成領域を覆う第１のレジストパターンを用いて形成される一方、前記Ｎ型不純物領域は、前記Ｐ型不純物領域の形成領域を覆う第２のレジストパターンを用いて形成され、
前記第１のレジストパターン及び前記第２のレジストパターンのうちの少なくとも一方は、そのエッジが前記ゲート電極又は前記配線の延伸方向と斜めに交差するように形成されることを特徴とする半導体装置の製造方法。
【請求項６】
基板上に形成され且つゲート電極又は配線となるシリコン膜と、
前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、
前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜と、
前記金属シリサイド膜上に形成された絶縁膜と、
前記絶縁膜中に前記金属シリサイド膜に達するように形成されたホールとを備え、
前記ＰＮ接合境界と前記ホールとの間隔は５０ｎｍ以上であることを特徴とする半導体装置。
【請求項７】
活性領域を有する基板上に前記活性領域を跨ぐように形成され且つゲート電極となるシリコン膜と、
前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、
前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜と、
前記金属シリサイド膜上に形成された絶縁膜と、
前記金属シリサイド膜における前記ＰＮ接合境界から見て前記活性領域の反対側に位置する部分に達するように前記絶縁膜中に形成されたホールとを備え、
前記ＰＮ接合境界と前記ホールとの間隔は、前記ＰＮ接合境界と前記活性領域との間隔よりも大きいことを特徴とする半導体装置。
【請求項８】
基板上に形成され且つゲート電極又は配線となるシリコン膜と、
前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、
前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜と、
前記金属シリサイド膜上に形成された絶縁膜と、
前記絶縁膜中に前記金属シリサイド膜に達するように形成されたホールとを備え、
前記ホールは前記ＰＮ接合境界とオーバーラップしないように形成されており、
前記ホールが形成されている部分の前記シリコン膜の幅は、その他の部分の幅と比べて同等か又は小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、シリサイド化された領域（シリサイド領域）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、微細化が進み、最小加工寸法が５０ｎｍ以下というディープサブミクロン領域に達している。しかし、半導体装置の微細化を妨げる要因のひとつとして、ゲート電極の細線化に伴う抵抗上昇による回路速度遅延という集積回路の性能向上を阻害する問題が発生している。
【０００３】
そのため、ゲート電極を構成する多結晶シリコン膜の表面を金属シリサイド化してゲート電極の抵抗を低下させるための素子構造やその製造方法について、多くの改良がなされてきた。
【０００４】
図６（ａ）〜（ｅ）は、従来の半導体装置の製造方法、具体的には、表面にシリサイド膜が形成されたデュアルゲート構造を有するトランジスタの製造方法の各工程を示す断面図（トランジスタのゲート幅方向の断面図）である。
【０００５】
まず、図６（ａ）に示すように、シリコン基板１０上に、素子分離領域（シャロートレンチアイソレーション：ＳＴＩ）１１によって区画された、Ｎチャネル型トランジスタを形成する活性領域（ＮＴｒ領域）とＰチャネル型トランジスタを形成する活性領域（ＰＴｒ領域）とを形成する。その後、シリコン基板１０のＮＴｒ領域及びＰＴｒ領域のそれぞれの上に、シリコン酸化膜からなるゲート絶縁膜１２を形成した後、ゲート絶縁膜１２上に、ＮＴｒ領域からＰＴｒ領域まで連続する多結晶シリコン膜１３を形成する。
【０００６】
次に、図６（ｂ）に示すように、多結晶シリコン膜１３上に、ＰＴｒ領域を覆い且つＮＴｒ領域が開口されたレジストパターン１６を形成した後、レジストパターン１６をマスクとして、ＮＴｒ領域の多結晶シリコン膜１３にＮ型不純物であるリンイオン（Ｐ+ ）をイオン注入する。
【０００７】
次に、レジストパターン１６を除去した後、図６（ｃ）に示すように、多結晶シリコン膜１３上に、ＮＴｒ領域を覆い且つＰＴｒ領域が開口されたレジストパターン１７を形成する。その後、レジストパターン１７をマスクとして、ＰＴｒ領域の多結晶シリコン膜１３にＰ型不純物であるボロンイオン（Ｂ+ ）をイオン注入する。
【０００８】
次に、レジストパターン１７を除去した後、シリコン基板１０に対して熱処理を行って、多結晶シリコン膜１３中に注入された不純物を活性化する。この熱処理によって、図６（ｄ）に示すように、多結晶シリコン膜１３中のリン及びボロンが拡散して、多結晶シリコン膜１３中にＮ型多結晶シリコン領域１３ＡとＰ型多結晶シリコン領域１３Ｂとが形成される。このようにして、ＰＴｒ領域とＮＴｒ領域とで単一のゲート電極を共有するデュアルゲート構造が形成される。このとき、Ｎ型多結晶シリコン領域１３ＡとＰ型多結晶シリコン領域１３Ｂとの間にＰＮ接合境界１５が形成される。ＰＮ接合境界１５は、ＮＴｒ領域とＰＴｒ領域との境界付近に位置する。
【０００９】
次に、図６（ｅ）に示すように、多結晶シリコン膜１３上に金属膜を堆積した後、公知のサリサイド技術を用いて当該金属膜と多結晶シリコン膜１３とを反応させて、多結晶シリコン膜１３上に金属シリサイド膜１４を選択的に形成する。
【００１０】
しかしながら、多結晶シリコンからなるゲート電極や配線の幅が細くなるに従って、表面に形成される金属シリサイド膜は凝集により断線しやすくなる。特に、デュアルゲート構造の場合、図７に示すように、多結晶シリコン膜１３をシリサイド化して金属シリサイド膜１４を形成すると、ＰＮ接合境界１５上において金属シリサイド膜１４に顕著に断線１７が生じやすくなることが知られている。これは、ＰＮ接合境界１５近傍において多結晶シリコン膜１３中の不純物濃度が大きく変化することが原因であると考えられている。
【００１１】
そこで、このような断線に起因するゲート電極の高抵抗化を回避するために、例えば図８に示すようなデュアルゲート構造が提案されている（例えば特許文献１参照）。
【００１２】
図８は、図６（ｃ）に示す工程の後に多結晶シリコン膜１３をゲート電極形状にパターニングした様子を示す平面図である。
【００１３】
図８に示すように、多結晶シリコン膜１３のうちＰＮ接合境界領域２１（図６の素子分離領域１１）上に形成されている部分の配線幅は、多結晶シリコン膜１３の他の部分（例えばＮＴｒ領域の活性領域２０Ａ上やＰＴｒ領域の活性領域２０Ｂ上に形成されている部分）の配線幅と比べて大きく設定されている。
【００１４】
このように、ＰＮ接合境界領域２１の多結晶シリコン膜１３の配線幅を太くすることによって、ＰＮ接合境界１５上での金属シリサイド膜１４の断線を防止することができ、その結果、ゲート電極や配線の高抵抗化を防止することができる。
【００１５】
ところで、ゲート電極又は配線となる多結晶シリコン膜１３中のＰＮ接合境界１５上にコンタクトホールを形成する場合には、金属シリサイド膜１４に対してストレスがさらに付加されることになる。具体的には、コンタクトホール形成後に熱処理等を行った場合、多結晶シリコン膜１３上の金属シリサイド膜１４には、ＰＮ接合境界１５に起因する応力のみならず、熱処理等による金属シリサイド膜１４の異常酸化に起因するストレスが加わる。その結果、ＰＮ接合境界１５上で金属シリサイド膜１４に断線がさらに生じやすくなると考えられている。
【００１６】
そこで、このような金属シリサイド膜の断線に起因するコンタクト抵抗の増大を回避するために、例えば図９（ａ）及び（ｂ）に示すようなデュアルゲート構造が提案されている（例えば特許文献２参照）。
【００１７】
図９（ａ）及び（ｂ）は、図６（ｃ）に示す工程の後に多結晶シリコン膜１３をゲート電極形状にパターニングし、その後、図６（ｄ）及び（ｅ）に示す工程を順次実施した後、金属シリサイド膜１４の上に層間絶縁膜１８を形成し、その後、層間絶縁膜１８中に金属シリサイド膜１４に達するコンタクトホール１９をエッチングによって形成した様子を示す断面図及び平面図である。
【００１８】
図９（ａ）及び（ｂ）に示すように、コンタクトホール１９はＰＮ接合境界１５を避けて形成されている。
【００１９】
このように、ＰＮ接合境界１５を避けてコンタクトホール１９を形成することによって、コンタクトホール１９の形成後に熱処理等を行った際にも、コンタクトホール１９直下の金属シリサイド膜１４に異常酸化や多結晶シリコン膜１３からの剥がれ等が生じることを防止できるので、金属シリサイド膜１４の断線に起因するコンタクト抵抗の増大を防止することができる。
【特許文献１】特開２００３−１００７４８号公報
【特許文献２】特開平０２−２９１１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、ＰＮ接合境界を避けるようにコンタクトホールを形成する従来の製造方法を適用した場合にも、コンタクトホールがＰＮ接合境界の近傍に形成されると、依然、当該コンタクトホールの下側やその近傍で金属シリサイド膜の断線が発生するという問題が生じる。特に、コンタクトホール形成箇所がゲート電極や配線の端部である場合、金属シリサイド膜の断線が顕著になる。
【００２１】
前記に鑑み、本発明は、ＰＮ接合境界を有し且つ表面に金属シリサイド膜が形成されたゲート電極や配線の上にホールが形成されている構造において、ホールとＰＮ接合境界との接近に起因して金属シリサイド膜に断線が生じることを防止し、それにより、高集積化を達成しつつゲート電極や配線の高抵抗化を防止することを目的とする。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、本願発明者は、ＰＮ接合境界を有し且つ表面に金属シリサイド膜が形成されたゲート電極や配線の上にコンタクトホールが形成されている従来の構造において、コンタクトホールがＰＮ接合境界の近傍に形成されると、当該コンタクトホールの下側やその近傍で金属シリサイド膜の断線が発生する原因について検討した結果、次のような知見を得た。
【００２３】
すなわち、ＰＮ接合境界の近傍にコンタクトホールを形成した場合、コンタクトホール形成時のストレス、ＰＮ接合境界における不純物濃度変化に起因するストレス、さらには、コンタクトホール形成領域におけるゲート電極や配線の幅の変化（図８参照）によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜に加わるストレスの３つのストレスの影響によって、コンタクトホールの下側やその近傍で金属シリサイド膜の断線が発生していると考えられる。
【００２４】
本発明は、以上の知見に基づきなされたものであって、本発明に係る第１の半導体装置は、基板上に形成され且つゲート電極又は配線となるシリコン膜と、前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜とを備え、前記Ｐ型不純物領域及び前記Ｎ型不純物領域は、前記ＰＮ接合境界が前記ゲート電極又は前記配線の延伸方向に対して垂直面を構成しないように形成されている。
【００２５】
本発明に係る第１の半導体装置によると、ゲート電極又は配線となるシリコン膜中において、Ｐ型不純物領域及びＮ型不純物領域は、ＰＮ接合境界がゲート電極又は配線の延伸方向に対して垂直面を構成しないように形成されている。このため、ＰＮ接合境界近傍で不純物濃度が急激に変化することを抑制できるので、当該変化に起因して金属シリサイド膜に加わるストレスを低減できる。従って、ホールがＰＮ接合境界の近傍に形成された場合にも、金属シリサイド膜に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極や配線の高抵抗化を防止することができる。
【００２６】
本発明に係る第１の半導体装置において、前記金属シリサイド膜上に形成された絶縁膜と、前記絶縁膜中に前記金属シリサイド膜に達するように形成されたホールとをさらに備えていてもよい。この場合、前記ホールが形成されている部分の前記シリコン膜の幅は、その他の部分の幅よりも大きくてもよい。
【００２７】
本発明に係る第１の半導体装置において、前記ＰＮ接合境界の一部は、前記ゲート電極又は前記配線の延伸方向に沿って形成されていてもよい。
【００２８】
本発明に係る半導体装置の製造方法は、本発明に係る第１の半導体装置を製造する方法であって、前記Ｐ型不純物領域は、前記Ｎ型不純物領域の形成領域を覆う第１のレジストパターンを用いて形成される一方、前記Ｎ型不純物領域は、前記Ｐ型不純物領域の形成領域を覆う第２のレジストパターンを用いて形成され、前記第１のレジストパターン及び前記第２のレジストパターンのうちの少なくとも一方は、そのエッジが前記ゲート電極又は前記配線の延伸方向と斜めに交差するように形成される。
【００２９】
本発明に係る半導体装置の製造方法によると、本発明に係る第１の半導体装置、つまり、ゲート電極や配線となるシリコン膜中のＰＮ接合境界がゲート電極や配線の延伸方向に対して垂直面を構成していない半導体装置を確実に形成することができる。
【００３０】
本発明に係る第２の半導体装置は、基板上に形成され且つゲート電極又は配線となるシリコン膜と、前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜と、前記金属シリサイド膜上に形成された絶縁膜と、前記絶縁膜中に前記金属シリサイド膜に達するように形成されたホールとを備え、前記ＰＮ接合境界と前記ホールとの間隔は５０ｎｍ以上である。
【００３１】
本発明に係る第２の半導体装置によると、ゲート電極や配線となるシリコン膜中のＰＮ接合境界と、当該シリコン膜上の絶縁膜中に形成されるホールとの間隔が５０ｎｍ以上であるため、ホール形成時のストレス、又はホール形成領域におけるゲート電極や配線の幅の変化によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜に加わるストレスに、ＰＮ接合境界における不純物濃度変化に起因するストレスがさらに加わることを防止できる。すなわち、ホール形成領域やその近傍で金属シリサイド膜に加わるストレスを低減できる。従って、ＰＮ接合境界がゲート電極や配線の延伸方向に対して垂直面を構成する場合にも、金属シリサイド膜に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極や配線の高抵抗化を防止することができる。
【００３２】
本発明に係る第３の半導体装置は、活性領域を有する基板上に前記活性領域を跨ぐように形成され且つゲート電極となるシリコン膜と、前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜と、前記金属シリサイド膜上に形成された絶縁膜と、前記金属シリサイド膜における前記ＰＮ接合境界から見て前記活性領域の反対側に位置する部分に達するように前記絶縁膜中に形成されたホールとを備え、前記ＰＮ接合境界と前記ホールとの間隔は、前記ＰＮ接合境界と前記活性領域との間隔よりも大きい。
【００３３】
本発明に係る第３の半導体装置によると、ゲート電極となるシリコン膜中のＰＮ接合境界と、当該シリコン膜上の絶縁膜中に形成されるホールとの間隔が、ＰＮ接合境界と活性領域との間隔よりも大きいため、ホール形成時のストレス、又はホール形成領域におけるゲート電極の幅の変化によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜に加わるストレスに、ＰＮ接合境界における不純物濃度変化に起因するストレスがさらに加わることを防止できる。すなわち、ホール形成領域やその近傍で金属シリサイド膜に加わるストレスを低減できる。従って、ＰＮ接合境界がゲート電極の延伸方向に対して垂直面を構成する場合にも、金属シリサイド膜に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極や配線の高抵抗化を防止することができる。
【００３４】
本発明に係る第４の半導体装置は、基板上に形成され且つゲート電極又は配線となるシリコン膜と、前記シリコン膜中にＰＮ接合境界を挟んで隣接するように形成されたＰ型不純物領域及びＮ型不純物領域と、前記シリコン膜上に前記ＰＮ接合境界を跨ぐように形成された金属シリサイド膜と、前記金属シリサイド膜上に形成された絶縁膜と、前記絶縁膜中に前記金属シリサイド膜に達するように形成されたホールとを備え、前記ホールは前記ＰＮ接合境界とオーバーラップしないように形成されており、前記ホールが形成されている部分の前記シリコン膜の幅は、その他の部分の幅と比べて同等か又は小さい。
【００３５】
本発明に係る第４の半導体装置によると、ゲート電極又は配線となるシリコン膜のうちホールが形成されている部分の幅が、その他の部分の幅と比べて同等か又は小さいため、ホール形成領域におけるゲート電極や配線の幅の変化によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜に加わるストレスを低減できる。従って、ホールがＰＮ接合境界の近傍に形成された場合にも、金属シリサイド膜に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極や配線の高抵抗化を防止することができる。
【発明の効果】
【００３６】
本発明によると、ＰＮ接合境界を有し且つ表面に金属シリサイド膜が形成されたゲート電極や配線の上にホールが形成されている構造において、ＰＮ接合境界における不純物濃度変化に起因して金属シリサイド膜に加わるストレス、又は、ホール形成領域におけるゲート電極や配線の幅の変化によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜に加わるストレスを緩和することができる。従って、ホールとＰＮ接合境界との接近に起因して金属シリサイド膜に断線が生じることを防止できるので、高集積化を達成しつつゲート電極や配線の高抵抗化を防止可能な信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。
【００３８】
図１（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法、具体的には、表面にシリサイド膜が形成されたデュアルゲート構造を有する半導体装置の製造方法の各工程を示す断面図（トランジスタのゲート幅方向の断面図）である。また、図１（ｇ）〜（ｉ）はそれぞれ、図１（ｂ）、（ｃ）及び（ｆ）に示す断面図と対応する平面図であって、ゲート電極のどの部分に不純物注入が行われているかを示す模式図である。尚、図１（ｇ）、（ｈ）では、説明を分かりやすくするために、ゲート電極形状にパターニングされたシリコン膜を示しているが、実際には、図１（ｇ）、（ｈ）に示す工程（つまり図１（ｂ）、（ｃ）に示す工程）の時点ではシリコン膜のパターニングは行われていない。
【００３９】
まず、図１（ａ）に示すように、シリコン基板１００上に、素子分離領域（シャロートレンチアイソレーション：ＳＴＩ）１０１によって区画された、Ｎチャネル型トランジスタを形成する活性領域（ＮＴｒ領域）とＰチャネル型トランジスタを形成する活性領域（ＰＴｒ領域）とを形成する。その後、シリコン基板１００のＮＴｒ領域及びＰＴｒ領域のそれぞれの上に、例えばシリコン酸化膜からなる膜厚２ｎｍのゲート絶縁膜１０２を形成した後、ゲート絶縁膜１０２上に、ＮＴｒ領域からＰＴｒ領域まで連続する例えば膜厚２００ｎｍの多結晶シリコン膜１０３を形成する。
【００４０】
次に、図１（ｂ）に示すように、多結晶シリコン膜１０３上に、ＰＴｒ領域を覆い且つＮＴｒ領域が開口されたレジストパターン１０６を形成した後、レジストパターン１０６をマスクとして、ＮＴｒ領域の多結晶シリコン膜１０３にＮ型不純物であるリンイオン（Ｐ+ ）を、例えば注入エネルギーが約３０ｋｅＶ、ドーズ量が約８×１０15／ｃｍ2 の注入条件でイオン注入する。
【００４１】
このとき、図１（ｇ）に示すように、平面的に見て、レジストパターン１０６は、そのエッジが、以降の工程でパターニング形成されるゲート電極（図中では多結晶シリコン膜１０３）の延伸方向と垂直に交差しないように、例えば、図中においてゲート電極の延伸方向と右上がりに斜めに交差するように形成されている。
【００４２】
次に、レジストパターン１０６を除去した後、図１（ｃ）に示すように、多結晶シリコン膜１０３上に、ＮＴｒ領域を覆い且つＰＴｒ領域が開口されたレジストパターン１０７を形成する。その後、レジストパターン１０７をマスクとして、ＰＴｒ領域の多結晶シリコン膜１０３にＰ型不純物であるボロンイオン（Ｂ+ ）を、例えば注入エネルギーが約１ｋｅＶ、ドーズ量が約３×１０15／ｃｍ2 の注入条件でイオン注入する。
【００４３】
このとき、図１（ｈ）に示すように、平面的に見て、レジストパターン１０７は、そのエッジが、以降の工程でパターニング形成されるゲート電極（図中では多結晶シリコン膜１０３）の延伸方向と垂直に交差しないように、例えば、図中においてゲート電極の延伸方向と右下がりに斜めに交差するように形成されている。また、レジストパターン１０７は、そのエッジが、図１（ｇ）に示すレジストパターン１０６のエッジとゲート電極上で交差するように形成されている。
【００４４】
その後、レジストパターン１０７を除去した後、多結晶シリコン膜１０３をゲート電極形状にパターニングする。
【００４５】
次に、シリコン基板１００に対して熱処理を行って、多結晶シリコン膜１０３中に注入された不純物を活性化する。この熱処理によって、図１（ｄ）に示すように、多結晶シリコン膜１０３中のリン及びボロンが拡散して、多結晶シリコン膜１０３中にＮ型多結晶シリコン領域１０３ＡとＰ型多結晶シリコン領域１０３Ｂとが形成される。このようにして、ＰＴｒ領域とＮＴｒ領域とで単一のゲート電極を共有するデュアルゲート構造が形成される。このとき、Ｎ型多結晶シリコン領域１０３ＡとＰ型多結晶シリコン領域１０３Ｂとの間にＰＮ接合境界１０５が形成される。ＰＮ接合境界１０５は、ＮＴｒ領域とＰＴｒ領域との境界付近に位置する。
【００４６】
本実施形態では、図１（ｇ）及び図１（ｈ）に示すように、Ｎ型多結晶シリコン領域１０３Ａ及びＰ型多結晶シリコン領域１０３Ｂを形成するための注入マスクとなるレジストパターン１０６及び１０７を、それぞれのエッジがゲート電極の延伸方向と垂直に交差しないように且つ両エッジがゲート電極上で交差するように（つまり両エッジが重ならないように）形成している。このため、ＰＮ接合境界１０５はゲート電極の延伸方向に対して垂直面を構成することはない。言い換えると、ＰＮ接合境界１０５は、ある程度の幅を有する領域に亘って形成されるため、ＰＮ接合境界１０５での不純物濃度の変化は緩やかになる。
【００４７】
次に、図１（ｅ）に示すように、多結晶シリコン膜１０３上に金属膜を堆積した後、公知のサリサイド技術を用いて当該金属膜と多結晶シリコン膜１０３とを反応させて、多結晶シリコン膜１０３上に金属シリサイド膜１０４を選択的に形成する。具体的には、まず、多結晶シリコン膜１０３上に金属膜として例えば厚さ１０ｎｍ程度のコバルト膜を堆積する。このとき、コバルト膜上にＴｉＮ膜を形成してもよい。次に、例えば４３０℃で第１の熱処理を９０秒間程度実施し、多結晶シリコン膜１０３を構成するシリコンとコバルトとを反応させて、コバルトリッチなコバルトシリサイド膜を形成する。その後、薬液処理を実施し、未反応のまま残存するコバルト膜を選択的に除去することによって、コバルトリッチなコバルトシリサイド膜を選択的に残す。その後、さらに、例えば８５０℃で第２の熱処理を６０秒間程度実施し、コバルトリッチなコバルトシリサイド膜を、構造的に安定したコバルトシリサイド膜に変質させることによって、金属シリサイド膜１０４を形成する。
【００４８】
次に、図１（ｆ）に示すように、多結晶シリコン膜１０３及び金属シリサイド膜１０４からなるゲート電極の上を含む半導体基板１００の上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８を貫通して当該ゲート電極に達するコンタクトホール１０９を形成する。ここで、コンタクトホール１０９は、図１（ｄ）に示す工程で形成されたＰＮ接合境界１０５を避けつつ、その近傍、具体的には、ＰＮ接合境界１０５の近傍のＰ型多結晶シリコン領域１０３Ｂ上に形成される。また、このとき、図１（ｉ）に示すように、平面的に見て、コンタクトホール１０９が形成されている部分の多結晶シリコン膜１０３の幅は、その他の部分（例えばＮＴｒ領域の活性領域１２０Ａ上やＰＴｒ領域の活性領域１２０Ｂ上に形成されている部分）の幅よりも大きく設定されている。尚、図１（ｉ）において、図１（ｇ）及び図１（ｈ）に示すレジストパターン１０６及び１０７のエッジを破線で示している。また、図１（ｉ）においては、層間絶縁膜１０８及び金属シリサイド膜１０４の図示を省略している。
【００４９】
以上に説明した本実施形態によれば、図１（ｇ）及び図１（ｈ）に示すように、Ｎ型多結晶シリコン領域１０３Ａ及びＰ型多結晶シリコン領域１０３Ｂを形成するための注入マスクとなるレジストパターン１０６及び１０７を、それぞれのエッジがゲート電極の延伸方向と垂直に交差しないように且つ両エッジがゲート電極上で交差するように（つまり両エッジが重ならないように）形成している。このため、ＰＮ接合境界１０５はゲート電極の延伸方向に対して垂直面を構成することはないので、ＰＮ接合境界１０５の近傍で不純物濃度が急激に変化することを抑制でき、それにより、当該変化に起因して金属シリサイド膜１０４に加わるストレスを低減できる。従って、コンタクトホール１０９がＰＮ接合境界１０５の近傍に形成された場合にも、金属シリサイド膜１０４に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極の高抵抗化を防止することができる。
【００５０】
尚、第１の実施形態において、多結晶シリコン膜１０３中にＰＮ接合境界１０５を有し且つ表面に金属シリサイド膜１０４が形成されたゲート電極を対象としたが、これに代えて、シリコン膜中にＰＮ接合境界を有し且つ表面に金属シリサイド膜が形成された配線を対象とした場合にも、同様の効果を得ることができる。
【００５１】
また、第１の実施形態において、ＰＮ接合境界１０５の近傍のＰ型多結晶シリコン領域１０３Ｂ上にコンタクトホール１０９を形成したが、これに代えて、ＰＮ接合境界１０５の近傍のＮ型多結晶シリコン領域１０３Ａ上にコンタクトホール１０９を形成した場合にも、同様の効果を得ることができる。
【００５２】
また、第１の実施形態において、Ｎ型不純物及びＰ型不純物の注入後に多結晶シリコン膜１０３をゲート電極形状にパターニングしたが、これに代えて、Ｎ型不純物の注入後であってＰ型不純物の注入前に多結晶シリコン膜１０３のパターニングを行ってもよい。また、Ｎ型不純物注入及びＰ型不純物注入の実施順を入れ替えて、Ｐ型不純物の注入後であってＮ型不純物の注入前に多結晶シリコン膜１０３のパターニングを行ってもよい。
【００５３】
また、第１の実施形態において、Ｎ型多結晶シリコン領域１０３Ａ及びＰ型多結晶シリコン領域１０３Ｂを形成するための注入マスクとなるレジストパターン１０６及び１０７の両方のエッジを、ゲート電極の延伸方向と垂直に交差しないように、言い換えると、ゲート電極の延伸方向と斜めに交差するようにしたが、これに代えて、レジストパターン１０６及び１０７の一方のエッジのみをゲート電極の延伸方向と斜めに交差させてもよい。
【００５４】
また、第１の実施形態において、金属シリサイド膜１０４を形成するための金属材料としてコバルトを用いたが、これに代えて、シリサイドを形成可能な他の金属、例えばチタン又はニッケル等を用いてもよい。
【００５５】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。
【００５６】
図２（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法、具体的には、表面にシリサイド膜が形成されたデュアルゲート構造を有する半導体装置の製造方法の各工程を示す平面図であって、ゲート電極のどの部分に不純物注入が行われているかを示す模式図である。尚、図２（ａ）〜（ｃ）において、図１（ａ）〜（ｉ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、説明を省略する。また、図２（ａ）〜（ｃ）は、第１の実施形態の図１（ｇ）〜（ｉ）に対応する。また、図２（ａ）、（ｂ）では、説明を分かりやすくするために、ゲート電極形状にパターニングされたシリコン膜を示しているが、実際には、図２（ａ）、（ｂ）に示す工程の時点ではシリコン膜のパターニングは行われていない。
【００５７】
図２（ａ）〜（ｃ）に示すように、本変形例が第１の実施形態と異なっている点は、Ｎ型多結晶シリコン領域１０３Ａ及びＰ型多結晶シリコン領域１０３Ｂを形成するための注入マスクとなるレジストパターン１０６及び１０７の形状、つまりＰＮ接合境界１０５の形成位置である。具体的には、本変形例では、第１の実施形態と異なり、Ｐ型不純物の注入マスクのエッジとＮ型不純物の注入マスクのエッジとを一致させている。また、本変形例では、第１の実施形態と異なり、コンタクトホール形成領域内にＰＮ接合境界１０５が存在するが、当該コンタクトホール形成領域内において、ＰＮ接合境界１０５はゲート電極の延伸方向に対して平行に形成されている。
【００５８】
尚、本変形例では、第１の実施形態におけるＰＴｒ領域の活性領域１２０Ｂに代えて、素子分離領域１０１が設けられており、当該素子分離領域１０１上でゲート電極（図中では多結晶シリコン膜１０３）が終端しており、このゲート電極終端部は、他の部分と比べて幅広に形成されたコンタクトホール形成領域となっている。ここで、コンタクトホール形成領域を活性領域上に設けてもよい。
【００５９】
以下、本変形例の製造方法について説明する。
【００６０】
まず、図２（ａ）に示すように、多結晶シリコン膜１０３上に、図中においてゲート電極終端部の上半分を覆い且つゲート電極終端部の下半分及びＮＴｒ領域が開口されたレジストパターン１０６を形成した後、レジストパターン１０６をマスクとして、ＮＴｒ領域の多結晶シリコン膜１０３及びゲート電極終端部の下半分となる多結晶シリコン膜１０３にＮ型不純物であるリンイオン（Ｐ+ ）を注入する。すなわち、レジストパターン１０６は、そのエッジがゲート電極終端部上でゲート電極の延伸方向に対して平行になるように形成されている。
【００６１】
次に、レジストパターン１０６を除去した後、図２（ｂ）に示すように、多結晶シリコン膜１０３上に、図中においてゲート電極終端部の下半分及びＮＴｒ領域を覆い且つゲート電極終端部の上半分が開口されたレジストパターン１０７を形成した後、レジストパターン１０７をマスクとして、ゲート電極終端部の上半分となる多結晶シリコン膜１０３にＰ型不純物であるボロンイオン（Ｂ+ ）を注入する。すなわち、レジストパターン１０７は、そのエッジがゲート電極終端部上でゲート電極の延伸方向に対して平行になるように形成されている。尚、本変形例では、レジストパターン１０６のエッジとレジストパターン１０７のエッジとは一致する。
【００６２】
その後、レジストパターン１０７を除去した後、多結晶シリコン膜１０３をゲート電極形状にパターニングする。次に、熱処理を行って、多結晶シリコン膜１０３中に注入された不純物を活性化する。この熱処理によって、図２（ｃ）に示すように、多結晶シリコン膜１０３中のリン及びボロンが拡散して、多結晶シリコン膜１０３中にＮ型多結晶シリコン領域１０３ＡとＰ型多結晶シリコン領域１０３Ｂとが形成される。このとき、Ｎ型多結晶シリコン領域１０３ＡとＰ型多結晶シリコン領域１０３Ｂとの間にＰＮ接合境界１０５が形成される。ここで、ＰＮ接合境界１０５の一部は、ゲート電極の延伸方向に沿って形成されている。
【００６３】
次に、図示は省略しているが、多結晶シリコン膜１０３上に金属膜を堆積した後、公知のサリサイド技術を用いて当該金属膜と多結晶シリコン膜１０３とを反応させて、多結晶シリコン膜１０３上に金属シリサイド膜１０４を選択的に形成する。その後、多結晶シリコン膜１０３及び金属シリサイド膜１０４からなるゲート電極の上を含む基板上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８を貫通して当該ゲート電極に達するコンタクトホール１０９を形成する。ここで、図２（ｃ）に示すように、コンタクトホール１０９はＰＮ接合境界１０５とオーバーラップするように形成されている。尚、図２（ｃ）においては、層間絶縁膜１０８及び金属シリサイド膜１０４の図示を省略している。
【００６４】
以上に説明した本変形例によれば、ゲート電極終端部において、ゲート電極の延伸方向と同一方向にＰＮ接合境界１０５を配置することにより、ゲート電極終端部でのＰ型不純物注入領域の形状とＮ型不純物注入領域の形状とを同一にすることができる。すなわち、ゲート電極終端部においてＰ型不純物注入領域とＮ型不純物注入領域とを共存させることができる。これにより、ゲート電極の延伸方向に対して垂直にＰＮ接合境界を配置した場合のように、コンタクトホール形成領域におけるゲート電極の幅の変化によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜にストレスが加わってしまう事態を緩和することができる。従って、金属シリサイド膜１０４に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極の高抵抗化を防止することができる。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら詳細に説明する。
【００６６】
図３は、第２の実施形態に係る半導体装置を示す平面図である。尚、図３において、図１（ａ）〜（ｉ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、説明を省略する。
【００６７】
図３に示すように、第２の実施形態が第１の実施形態と異なっている点は、Ｎ型多結晶シリコン領域１０３Ａ及びＰ型多結晶シリコン領域１０３Ｂを形成するための注入マスクとなるレジストパターンを共に、そのエッジがゲート電極の延伸方向に対して垂直になるように形成していることである。言い換えると、第２の実施形態においては、前記両レジストパターンのエッジの位置はＰＮ接合境界１０５の位置と一致している。また、第２の実施形態の特徴として、ＰＮ接合境界１０５とコンタクトホール１０９との間隔が、ＰＮ接合境界１０５とＮＴｒ領域の活性領域１２０Ａとの間隔よりも大きく設定されていることである。
【００６８】
尚、第２の実施形態では、第１の実施形態におけるＰＴｒ領域の活性領域１２０Ｂに代えて、素子分離領域１０１が設けられており、当該素子分離領域１０１上でゲート電極（図中では多結晶シリコン膜１０３）が終端しており、このゲート電極終端部は、他の部分と比べて幅広に形成されたコンタクトホール形成領域となっている。ここで、コンタクトホール形成領域を活性領域上に設けてもよい。
【００６９】
具体的には、例えば４５ｎｍデザインルールのデバイスにおいて、配線長が３μｍのゲート電極の終端部にコンタクトホール１０９を形成する場合、コンタクトホール１０９の端部からＰＮ接合境界１０５までの距離（つまりコンタクトホール１０９とＰＮ接合境界１０５との間隔）が３０ｎｍ程度以下になると、ゲート電極となる多結晶シリコン領域１０３上に形成された金属シリサイド膜（図示省略）に断線が発生する恐れがある。このため、マスクのアライメントマージン（例えば２０ｎｍ程度）を考慮して、ＰＮ接合境界１０５の位置をコンタクトホール１０９の端部から５０ｎｍ程度以上離すことが好ましい。尚、ＮＴｒ領域の活性領域１２０Ａの端部からＰＮ接合境界までの距離（つまりＮＴｒ領域の活性領域１２０ＡとＰＮ接合境界１０５との間隔）については、ＰＮ接合形成に関与する注入マスクのアライメントマージンのみを考慮すればよい。
【００７０】
以上に説明した第２の実施形態によると、ゲート電極となる多結晶シリコン領域１０３中のＰＮ接合境界１０５と、当該多結晶シリコン領域１０３上の層間絶縁膜（図示省略）中に形成されるコンタクトホール１０９との間隔が、ＰＮ接合境界１０５とＮＴｒ領域の活性領域１２０Ａとの間隔よりも大きいため、具体的には、ＰＮ接合境界１０５とコンタクトホール１０９との間隔が５０ｎｍ以上であるため、コンタクトホール１０９の形成時のストレス、又はコンタクトホール１０９の形成領域におけるゲート電極や配線の幅の変化によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜に加わるストレスに、ＰＮ接合境界１０５における不純物濃度変化に起因するストレスがさらに加わることを防止できる。すなわち、コンタクトホール１０９の形成領域やその近傍で金属シリサイド膜に加わるストレスを低減できる。従って、ＰＮ接合境界１０５がゲート電極や配線の延伸方向に対して垂直面を構成する場合にも、金属シリサイド膜に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極や配線の高抵抗化を防止することができる。
【００７１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら詳細に説明する。
【００７２】
図４は、第３の実施形態に係る半導体装置を示す平面図である。尚、図４において、図１（ａ）〜（ｉ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、説明を省略する。
【００７３】
図４に示すように、第３の実施形態が第１の実施形態と異なっている点は、コンタクトホール１０９が形成されている部分の多結晶シリコン膜１０３つまりゲート電極又は配線の幅を、その他の部分の幅と同じにしていることである。
【００７４】
尚、第３の実施形態では、第１の実施形態におけるＰＴｒ領域の活性領域１２０Ｂに代えて、素子分離領域１０１が設けられており、当該素子分離領域１０１上でゲート電極（図中では多結晶シリコン膜１０３）が終端している。そして、第３の実施形態では、このコンタクトホール形成領域となるゲート電極終端部の幅を拡げずに、当該終端部の面積を従来と比べて小さくしている。ここで、コンタクトホール形成領域を活性領域上に設けてもよい。
【００７５】
すなわち、コンタクトホール形成領域となるゲート電極部分のレイアウトについては、コンタクトホールとゲート電極とのアライメントマージンの確保などの観点から、従来、他の部分よりも幅広に設定されていた。しかしながら、実際には、コンタクトホールが多少ゲート電極を踏み外して形成されたとしても、コンタクト特性には大きな問題が生じないことが確認されている。
【００７６】
そこで、第３の実施形態では、コンタクトホール形成領域となるゲート電極終端部の幅を拡げることなく、ＮＴｒ領域の活性領域１２０Ａ上でのゲート電極幅と同一に設定している。
【００７７】
以上に説明した第３の実施形態によると、ゲート電極となる多結晶シリコン膜１０３のうちコンタクトホール１０９が形成されている部分の幅が、その他の部分の幅と同等であるため、コンタクトホール形成領域におけるゲート電極の幅の変化によって同一サイズのコンタクトホールに対して不純物濃度が及ぼす影響が変化することに起因して金属シリサイド膜（図示省略）に加わるストレスを低減できる。従って、コンタクトホール１０９がＰＮ接合境界１０５の近傍に形成された場合にも、金属シリサイド膜に断線が生じることを抑制できるので、高集積化を達成しつつゲート電極の高抵抗化を防止することができる。
【００７８】
尚、第３の実施形態において、多結晶シリコン膜１０３中にＰＮ接合境界１０５を有し且つ表面に金属シリサイド膜が形成されたゲート電極を対象としたが、これに代えて、シリコン膜中にＰＮ接合境界を有し且つ表面に金属シリサイド膜が形成された配線を対象とした場合にも、同様の効果を得ることができる。
【００７９】
また、第３の実施形態において、コンタクトホール１０９が形成されているゲート電極部分の幅を、その他の部分の幅と同等に設定したが、これに代えて、当該他の部分の幅よりも小さく設定してもよい。ここで、ゲート電極幅については、コンタクトホール１０９の寸法と同程度の寸法まで小さくすることができる。
【００８０】
また、第３の実施形態においては、コンタクトホール１０９が形成されているゲート電極部分の幅を従来よりも狭くすることによって当該ゲート電極部分の面積を縮小しているが、その一変形例として、図５に示すように、例えば近接補正効果（ＯＰＣ）などを用いて、コンタクトホール１０９が形成されているゲート電極部分の幅を部分的に小さくする加工等を行うことにより、当該ゲート電極部分の面積を縮小してもよい。
【産業上の利用可能性】
【００８１】
以上に説明したように、本発明に係る半導体装置及びその製造方法は、ＰＮ接合境界を有し且つ表面に金属シリサイド膜が形成されたゲート電極や配線の上にホールが形成されている構造において、ホールとＰＮ接合境界との接近に起因して金属シリサイド膜に断線が生じることを防止し、それにより、高集積化を達成しつつゲート電極や配線の高抵抗化を防止することを可能とするものであり、特に、表面にシリサイド膜が形成されたデュアルゲート構造を有する半導体装置等に適用した場合に有用である。
【図面の簡単な説明】
【００８２】
【図１】図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１（ｇ）〜（ｉ）はそれぞれ、図１（ｂ）、（ｃ）及び（ｆ）に示す断面図と対応する平面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す平面図である。
【図３】図３は、本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図４】図４は、本発明の第３の実施形態に係る半導体装置を示す平面図である。
【図５】図５は、本発明の第３の実施形態の変形例に係る半導体装置を示す平面図である。
【図６】図６（ａ）〜（ｅ）は、第１従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７は、第１従来例に係る半導体装置の問題点を示す図である。
【図８】図８は、第２従来例に係る半導体装置を示す平面図である。
【図９】図９（ａ）及び（ｂ）は、第３従来例に係る半導体装置を示す断面図及び平面図である。
【符号の説明】
【００８３】
１００  シリコン基板
１０１  素子分離領域
１０２  ゲート絶縁膜
１０３  多結晶シリコン膜
１０３Ａ  Ｎ型多結晶シリコン領域
１０３Ｂ  Ｐ型多結晶シリコン領域
１０４  金属シリサイド膜
１０５  ＰＮ接合境界
１０６、１０７  レジストパターン
１０７  レジストパターン
１０８  層間絶縁膜
１０９  コンタクトホール
１２０Ａ、１２０Ｂ  活性領域
【図１】
2010103401.tif 000003
【図２】
2010103401.tif 000004
【図３】
2010103401.tif 000005
【図４】
2010103401.tif 000006
【図５】
2010103401.tif 000007
【図６】
2010103401.tif 000008
【図７】
2010103401.tif 000009
【図８】
2010103401.tif 000010
【図９】
2010103401.tif 000011