(57)【要約】【課題】キャパシタ誘電体膜を薄膜化しても容量を確保できる薄膜キャパシタを提供する。【解決手段】薄膜キャパシタは、基板と、前記基板上に形成された単結晶金属膜よりなる下部電極と、前記下部電極上にエピタキシャルに形成された、膜厚が１００ｎｍ以下のＡＢＯ3ペロブスカイト構造を有するチタン酸バリウムストロンチウムの単結晶薄膜よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを含み、前記キャパシタ絶縁膜はスカンジウム（Ｓｃ）を含む。【選択図】図３
2010003758.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された単結晶金属膜よりなる下部電極と、
前記下部電極上にエピタキシャルに形成された、膜厚が１００ｎｍ以下のペロブスカイト構造を有するチタン酸バリウムストロンチウムの単結晶薄膜よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された上部電極と、
を含み、
前記キャパシタ絶縁膜はスカンジウム（Ｓｃ）を含むことを特徴とする薄膜キャパシタ
【請求項２】
前記キャパシタ絶縁膜は、式（Ｂａ1-xＳｒx）Ｔｉ1-zＳｃyＯ3+δ（０＜ｘ＜１，０．０１＜ｚ＜０．３，０．００５＜ｙ＜０．２，−０．５＜δ＜０．５）で表される組成を有することを特徴とする請求項１記載の薄膜キャパシタ。
【請求項３】
前記基板は（１００）面方位を有するチタン酸ストロンチウムの単結晶であることを特徴とする請求項１または２記載の薄膜キャパシタ。
【請求項４】
前記基板は（１００）面方位を有する酸化マグネシウムの単結晶であることを特徴とする請求項１または２記載の薄膜キャパシタ。
【請求項５】
前記キャパシタ絶縁膜は、Ａｌ，Ｆｅ，Ｍｎ，Ｎｉ，Ｃｏ，Ｍｎ，Ｌｕ，Ｅｒ，Ｙ，Ｈｏ，Ｄｙ，ＧｄおよびＴｍのうち少なくとも一つを１０００ｐｐｍ以下の濃度で含むことを特徴とする請求項１〜４のうち、いずれか一項記載の薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にキャパシタに係り、特にペロブスカイト構造のキャパシタ絶縁膜を有する薄膜キャパシタに関する。
【背景技術】
【０００２】
チタン酸バリウムストロンチウムなどＡＢＯ3型ペロブスカイト構造を有する誘電体膜をキャパシタ誘電体膜としてつかったキャパシタは、半導体装置や電子装置において広く使われている。
【０００３】
しかし、半導体装置に集積されるようなキャパシタでは、半導体装置の微細化および動作電圧の低減に伴い、キャパシタ誘電体膜の膜厚も低減されるが、このような膜厚の著しく低減したキャパシタ誘電体膜を有するキャパシタでは、キャパシタ誘電体膜と上部電極あるいは下部電極との界面に形成される界面層の影響が無視できなくなる。
【特許文献１】特開２００７−２７３８９２号公報
【非特許文献１】J. D. Baniecki, M. Ishii, T. Shioga, K. Kurihara, and S. Miyahara,Appl. Phys, Lett. 89, 162908 (2006)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
空間の誘電率ε0、キャパシタ誘電体膜の誘電率εr、キャパシタ誘電体膜の膜厚ｄおよびキャパシタの面積Ａを使って、キャパシタの容量Ｃは、
Ｃ＝（ε0・εr・Ａ）／ｄ                                                            （１）
と表されるが、上記の式は、
１／ｃ＝ｄ／（ε0・εr）                                                            （２）
と変形される。ただしｃは前記キャパシタの単位面積当たりの容量密度であり、ｃ＝Ｃ／Ａと定義される。
【０００５】
そこで、容量密度の逆数（１／ｃ）を縦軸に、膜厚ｄを横軸にプロットした場合、図１の直線１のような、原点（１／ｃ＝０、ｄ＝０）を通過する直線関係が成立するものと考えられる。
【０００６】
ところが、キャパシタ誘電体膜が、膜厚ｄが１００ｎｍ以下の薄膜である場合、実際には図１において直線２で示すように、容量密度の逆数（１／ｃ）と膜厚ｄとの間に、原点を通過しない直線関係が見られることがある。これは、図２に示すキャパシタ構造において、キャパシタ誘電体膜１と下部電極２あるいは上部電極３との界面に、何らかの界面層４が形成されており、その影響が無視できないことを意味している。なお図２では界面層４が下部電極２とキャパシタ誘電体膜１との間に形成される場合を示しているが、このような界面層４の原因が何であれ、界面層４の存在はキャパシタに容量の小さい別のキャパシタが接続されたのと等価になり、キャパシタ全体の容量を低下させる。またこのようにキャパシタの容量が減少すると、例えば可変容量キャパシタにおいては容量可変範囲が縮小してしまう。
【課題を解決するための手段】
【０００７】
一の側面によれば薄膜キャパシタは、基板と、前記基板上に形成された単結晶金属膜よりなる下部電極と、前記下部電極上にエピタキシャルに形成された、膜厚が１００ｎｍ以下のペロブスカイト構造を有するチタン酸バリウムストロンチウムよりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極と、を含み、前記キャパシタ絶縁膜はスカンジウム（Ｓｃ）を含むことを特徴とする。
【発明の効果】
【０００８】
上記の薄膜キャパシタでは、キャパシタ誘電体膜が単結晶のエピタキシャル膜よりなるため、原子半径の大きなスカンジウムをドープされることで誘起される面内歪みが緩和されにくく、キャパシタ誘電体膜は大きな歪みを蓄積する。その結果、キャパシタ絶縁膜には、膜厚の減少とともに誘電率が増加するような膜厚範囲が生じ、膜厚を厳しく低減しても、大きな誘電率を確保することが可能となる。これにより、界面層の効果によるキャパシタ容量の低減が補償され、非常に薄いキャパシタ誘電体膜を有する薄膜キャパシタでありながら、十分なキャパシタ容量を維持することが可能となる。その際、エピタキシャル薄膜、すなわち単結晶膜を使うことにより、このようにして導入された歪みに伴う応力が、多結晶膜を使った場合のように粒界で緩和されることがなく、大きな歪みを膜中に残留させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
［第１の実施形態］
図３は、本発明の第１の実施形態による薄膜キャパシタ１０の構成を示す図である。
【００１０】
図３を参照するに、前記薄膜キャパシタ１０は（００１）配向で組成がＳｒＴｉＯ3のチタン酸ストロンチウム単結晶基板１１上に形成されており、前記単結晶基板１１上にスパッタ法によりエピタキシャルに８０ｎｍの膜厚で形成された（００１）配向Ｐｔエピタキシャル薄膜よりなる下部電極１２と、前記下部電極１２上にスパッタ法により例えば７０ｎｍの膜厚に形成された、スカンジウム（Ｓｃ）を含み、組成が例えばＢａ0.7Ｓｒ0.3Ｓｃ0. 17Ｔｉ0.93Ｏ3のＳｃドープチタン酸バリウムストロンチウムの（００１）配向エピタキシャル薄膜よるなるキャパシタ誘電体膜１３を含む。これは、前記Ｓｃドープチタン酸バリウムストロンチウムのエピタキシャル薄膜１３の組成を組成パラメータｘ，ｙ，ｚ，δを使って（Ｂａ1-xＳｒx）Ｔｉ1-zＳｃyＯ3＋δと表した場合、ｘ＝０．３，ｙ＝０．１７，ｚ＝０．０３，δ＝０の場合に相当する。
【００１１】
さらに前記キャパシタ誘電体膜１３上には、Ｐｔ膜１４が、スパッタ法により、例えば８０ｎｍの膜厚に形成される。このＰｔ膜１４は必ずしもエピタキシャル膜である必要はないが、本実施形態では（００１）配向エピタキシャル薄膜としている。
【００１２】
さらにこのようにして得られた薄膜キャパシタ１０は、酸素雰囲気中、１００℃〜９００℃での熱処理が施され、これにより、前記キャパシタ誘電体膜１３の結晶化が進行し、また酸素欠損が補償される。
【００１３】
図４は、このようにして形成されたＳｃドープチタン酸バリウムストロンチウムエピタキシャル薄膜１３の、θ−２θ法によるＸ線回折プロファイルおよびファイスキャンプロファイルを、Ｓｃドープをしていないチタン酸バリウムストロンチウムのエピタキシャル薄膜と比較して示す。なお図４のＸ線回折プロファイルは、前記Ｐｔ上部電極膜１４を形成しない状態で測定している。
【００１４】
図４を参照するに、Ｘ線回折プロファイルには、（００１）配向チタン酸ストロンチウム基板１１を構成するＳｒＴｉＯ3単結晶の（００１）面および（００２）面、（００１）配向Ｐｔ下部電極１２を構成するＰｔ単結晶の（００２）面、および（００１）配向Ｓｃドープチタン酸バリウムストロンチウムエピタキシャル薄膜１３を構成するＳｒＴｉＯ3単結晶の（００１）および（００２）回折ピークが観察されるのがわかる。
【００１５】
また図４のファイスキャンプロファイルによれば、前記Ｓｃドープチタン酸バリウムストロンチウムのエピタキシャル薄膜１３では９０°毎にＳｒＴｉＯ3の回折ピークが観察され、前記キャパシタ誘電体膜１３は、（００１）に優先配向した多結晶膜ではなく、実際にも（００１）配向の単結晶膜になっていることが確認される。
【００１６】
図５は、図４のＸ線回折図形から求めた、Ｓｃドープのないチタン酸バリウムストロンチウムの、膜面に対して垂直方向の格子定数ａnおよび膜面内の格子定数ａ││の、膜厚ｄによる変化を示す。なお図４においてａ0は、前記図４のＸ線回折図形から求めた、平均の格子定数を示す。
【００１７】
図５を参照するに、チタン酸バリウムストロンチウム結晶は、本来は測定温度（室温）において等軸晶系であるはずであるが、前記格子定数ａnと格子定数ａ││が異なった値を有しており、これは、このような膜厚が１００ｎｍ以下のエピタキシャル薄膜の場合、歪みの効果により、結晶系が通常の等軸晶系からずれていることを示している。特にＳｃドープをしない場合、前記格子定数ａnは、膜厚ｄが増加するとともに減少し、一方、格子定数ａ││は、膜厚ｄが増加するとともに増加する傾向を示すことがわかる。
【００１８】
これに対し図６は、先に説明したＳｃをｙ＝０．１７の濃度でドープしたチタン酸バリウムストロンチウムのエピタキシャル薄膜１３について得られた、膜厚ｄと格子定数ａnおよび格子定数ａ││の関係を示す。
【００１９】
図６を参照するに、格子定数ａnは膜厚ｄの増加とともに減少する、図５と同様な傾向を示しているが、その程度はやや小さくなっており、また格子定数ａ││は、膜厚ｄに対してほとんど一定になっていることがわかる。
【００２０】
また図７は、前記Ｓｃドープを行わないチタン酸バリウムストロンチウムのエピタキシャル薄膜について、前記格子定数ａnおよびａ││から、式Ｖ’＝ａ││2×ａnにより求めた単位格子体積と、式Ｖ0＝ａ03により求めた単位格子体積を示すが、単位格子体積Ｖ0は膜厚ｄが増加すると共に減少するのに対し、単位格子体積Ｖ’は、膜厚ｄの増加とともに逆に増加しているのがわかる。
【００２１】
これに対し図８は、前記Ｓｃドープを行ったチタン酸バリウムストロンチウムのエピタキシャル薄膜１３について、前記格子定数ａnおよびａ││から、式Ｖ’＝ａ││2×ａnにより求めた単位格子体積と、式Ｖ0＝ａ03により求めた単位格子体積を示すが、単位格子体積Ｖ’の傾向が反転し、単位格子体積Ｖ0および単位格子体積Ｖ’共、膜厚ｄの増加とともに増加しているのがわかる。
【００２２】
このような図５〜図８に見られるＳｃドープを行わないチタン酸バリウムストロンチウムのエピタキシャル薄膜とＳｃドープを行ったチタン酸バリウムストロンチウムエピタキシャル薄膜との間での、格子定数あるいは単位格子体積と膜厚ｄとの関係の変化は、Ｓｃのドープにより、膜中の歪みの状態が変化したことを意味しており、またＳｃ（６配位席におけるシャノンのイオン半径が０．７４５Å）がＡＢＯ3型ペロブスカイト構造のＢ席に、Ｔｉ4+（６配位席におけるシャノンのイオン半径が０．６０５Å）を置換して入っていることを示唆している。
【００２３】
そこで、前記ｙ＝０．１７Ｓｃドープを行ったチタン酸バリウムストロンチウムのエピタキシャル薄膜１３について、ｓｉｎ2Ψ法により、膜面に対して垂直方向の歪みεnおよび膜面内方向の歪みε││を求めた。その結果を以下の表１に、格子定数ａ0，ａnおよびａ││と共に示す。
【００２４】
【表１】
2010003758.tif 000003
表１を参照するに、Ｓｃドープをしない場合には、チタン酸バリウムストロンチウムのエピタキシャル膜中における歪みεnおよびε││は、膜厚ｄの増加とともに急激に減少するが、Ｓｃドープを行ったチタン酸バリウムストロンチウム膜１３の場合には、前記膜厚ｄが増加した場合でも、前記膜厚ｄが１００ｎｍ以下の範囲内であれば、前記面内歪みε││が維持されることがわかる。
【００２５】
図９は、前記図３の薄膜キャパシタ１０において、Ｓｃをｙ＝０．１７の原子濃度でドープしたチタン酸バリウムストロンチウムのエピタキシャル薄膜１３の誘電率と膜厚ｄの関係を、Ｓｃドープをしない場合と比較して示す図である。
【００２６】
図９を参照するに、Ｓｃドープを行わなかった場合、膜厚ｄが１００ｎｍ以下の範囲では誘電率は膜厚ｄと共に、グラフＣで示すように増加するのに対し、Ｓｃドープを行ったチタン酸バリウムストロンチウムのエピタキシャル薄膜１３では、膜厚ｄが６０ｎｍ以下の範囲では、グラフＡで示すように誘電率が膜厚ｄの増加とともにやや増加するものの、膜厚ｄが６０ｎｍを超える領域ではグラフＢで示すように減少に転じることがわかる。また膜厚ｄが３５ｎｍの膜で比較してみると、誘電率の値はＳｃドープ膜の場合、Ｓｃドープしていない膜の約１．４５倍になっていることがわかる。
【００２７】
図９の関係は、前記図３の薄膜キャパシタ１０において、Ｓｃドープチタン酸バリウムストロンチウムのエピタキシャル薄膜をキャパシタ誘電体膜１３に使った場合、膜厚ｄが１００ｎｍ以下の領域であれば、Ｓｃが取り込まれることで膜１３の面内歪みε││が増大し、その結果、膜厚ｄが減少しても誘電率の低下が生じない、あるいは低下の程度を抑制させられることを示している。またエピタキシャル薄膜、すなわち単結晶膜を使うことにより、このようにＳｃが取り込まれることで導入された歪みに伴う応力が、多結晶膜を使った場合のように粒界などで緩和されることがなく、大きな歪みが膜中に残留することを示している。
【００２８】
一方、前記キャパシタ誘電体膜１３の膜厚ｄを１００ｎｍ以上に増大させた場合には、前記線Ｂと線Ｃとは、やがて一致してしまい、Ｓｃドープ膜とＳｃ非ドープ膜で差は生じなくなるものと考えられる。
【００２９】
なお、以上の説明では、前記チタン酸バリウムストロンチウムのエピタキシャル薄膜よりなるキャパシタ絶縁膜にドープされる元素をＳｃとしたが、他にも、ＡＢＯ3型ペロブスカイト構造のＢ席を占有して歪みをもたらすことの出来る元素、具体的にはＡｌ，Ｆｅ，Ｍｎ，Ｎｉ，Ｃｏ，Ｍｎ，Ｌｕ，Ｅｒ，Ｙ，Ｈｏ，Ｄｙ，ＧｄおよびＴｍの少なくとも一つを、例えば１０００ｐｐｍの濃度を上限に、さらに含むものであってもよい。
【００３０】
また上記の実験では、前記Ｓｃドープチタン酸バリウムストロンチウムのエピタキシャル薄膜の組成をＢａ0.7Ｓｒ0.3Ｓｃ0. 17Ｔｉ0.93Ｏ3としていたが、本発明は、前記組成パラメータｘ，ｙ，ｚ，δを、０＜ｘ＜１，０．００５＜ｙ＜０．０２，０．０１＜ｚ＜０．３，−０．５＜δ＜０．５の範囲で変化させても有効である。
【００３１】
また上記の実験では、前記基板１１としてＳｒＴｉＯ3単結晶基板を使ったが、図１０に示すように（００１）配向のＭｇＯ基板を使うことも可能である。また、前記Ｓｃドープチタン酸バリウムストロンチウムのエピタキシャル薄膜が形成できる基板であれば、例えばシリコン基板やＳｉＧｅ混晶基板、さらにＧａＡｓ基板やＩｎＡｓ基板、ＩｎＰ基板などのＩＩＩ−Ｖ族化合物半導体基板を使うことも可能である。
【００３２】
また先に説明した実験では前記下部電極１２として、Ｐｔの（００１）配向エピタキシャル薄膜を使ったが、他にＰｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕなどのエピタキシャル薄膜を使うことが可能である。
【００３３】
さらに先に説明した実験では前記上部電極１４として、Ｐｔの（００１）配向エピタキシャル薄膜を使ったが、他にＰｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕなどのエピタキシャル膜や多結晶膜、さらにこれらの導電性酸化物膜を使うことも可能である。このような導電性酸化物膜には、ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘなどの非晶質膜が含まれる。さらにＳｒＲｕＯ3膜やＬａＮｉＯ3膜などの導電性酸化物膜を使うことも可能である。
【００３４】
本発明によれば、このように薄膜キャパシタにおいてキャパシタ絶縁膜の膜厚を厳しく低減しても、大きな誘電率を確保することが可能で、これにより、キャパシタ絶縁膜の膜厚を低減させた場合に顕著になる界面層の効果が補償され、非常に薄いキャパシタ誘電体膜を有する薄膜キャパシタでありながら、十分なキャパシタ容量を維持することが可能となる。
［第２の実施形態］
図１1は、本発明の第２の実施形態による同調可能フィルタ回路１００の構成を示す。本実施形態では、前記図３の薄膜キャパシタ１０を、印加電圧により図１２に示すように容量を変化させる可変容量素子として使っている。
【００３５】
図１1を参照するに、同調可能フィルタ回路１００は、高周波信号が入来するアンテナあるいはその他の入力ポート１０１と、前記入力ポート１０１に直列接続されたブロッキングキャパシタ１０２と、可変容量素子を構成する薄膜キャパシタ１０とを含み、前記薄膜キャパシタ１０は、制御電圧Ｖtuneを抵抗１０４を介して供給され、その容量を変化させる。
【００３６】
本実施形態では、前記容量可変素子として、先に説明した薄膜キャパシタ１０を使うことにより、制御電圧Ｖtuneを印加しない状態で大きな容量を確保でき、制御電圧Ｖtuneにより同調周波数を大きな周波数範囲で変化させることが可能となる。
［第３の実施形態］
図１３Ａ，１３Ｂは、本発明の第３の実施形態によるＤＲＡＭの構成を示す。ただし図１３Ａは前記ＤＲＡＭ中、一メモリセルの等価回路図を、図１３Ｂは前記メモリセルの断面図を示す。
【００３７】
図１３Ａの等価回路図を参照するに、ＤＲＡＭのメモリセルはゲートがワ―ドラインに接続され、ソースがビットラインに接続されたメモリセルトランジスタＭＣＴｒを含み、前記メモリセルトランジスタＭＣＴｒのドレインにはメモリセルキャパシタＭＣが接続されている。
【００３８】
図１３Ｂの断面図を参照するに、メモリセルは素子分離領域１２０Ｉにより画成された素子領域を１２０Ａを有するシリコン基板１２０上に形成されており、前記素子領域１２０Ａにはゲート絶縁膜１２１を介してゲート電極１２２が形成されている。また前記素子領域１２０Ａではシリコン基板１２０中、前記ゲート電極１２２の外側に、それぞれソース拡散領域１２０ａおよびドレイン拡散領域１２０ｂが形成されている。
【００３９】
前記ゲート電極１２２は前記シリコン基板１２０上に形成された絶縁膜１２３により覆われており、前記絶縁膜１２３上にはビットラインパターン１２３ＢＬが形成されている。前記ビットラインパターン１２３ＢＬは、前記絶縁膜１２３中に形成されたビアプラグ１２３Ａにより前記ソース拡散領域１２０ａに接続される。
【００４０】
前記絶縁膜１２３上には次の層間絶縁膜１２４が、前記ビットラインパターン１２３ＢＬを覆って形成され、前記層間絶縁膜１２４上にはメモリセルキャパシタＭＣの下部電極１２５が、前記層間絶縁膜１２４およびその下の絶縁膜１２３を貫通するビアプラグ１２３Ｂにより、前記ドレイン拡散領域１２０ｂにコンタクトして形成されている。
【００４１】
前記下部電極１２５上には、Ｓｃドープチタン酸バリウムストロンチウムのエピタキシャル薄膜よりなるキャパシタ絶縁膜１２６が形成され、さらに前記キャパシタ絶縁膜１２６上には、プレート電極１２７が形成されている。
【００４２】
本実施形態のＤＲＡＭでは、前記メモリセルキャパシタＭＣとして図３の薄膜キャパシタを使うことにより、膜厚ｄを低減させてもキャパシタ絶縁膜１２６の誘電率の低下を抑制でき、多量の電荷を蓄積することが可能となる。
【００４３】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００４４】
【図１】従来の薄膜キャパシタの特性を説明する図である。
【図２】従来の薄膜キャパシタの問題点を説明する図である。
【図３】本発明の第１の実施形態による薄膜キャパシタの構成を示す図である。
【図４】図３の薄膜キャパシタで使われるチタン酸バリウムストロンチウムのエピタキシャル薄膜のＸ線回折図形を示す図である。
【図５】比較対照例によるＳｃドープのないチタン酸バリウムストロンチウムのエピタキシャル薄膜の格子定数と膜厚の関係を示すグラフである。
【図６】Ｓｃドープしたチタン酸バリウムストロンチウムのエピタキシャル薄膜の格子定数と膜厚の関係を示すグラフである。
【図７】比較対照例によるＳｃドープのないチタン酸バリウムストロンチウムのエピタキシャル薄膜の単位格子体積と膜厚の関係を示すグラフである。
【図８】Ｓｃドープしたチタン酸バリウムストロンチウムのエピタキシャル薄膜の単位格子体積と膜厚の関係を示すグラフである。
【図９】Ｓｃドープしたチタン酸バリウムストロンチウムのエピタキシャル薄膜の誘電率と膜厚の関係を、比較対照例と対比して示す図である。
【図１０】第１の実施形態の薄膜キャパシタの一変形例を示す図である。
【図１１】本発明の第２の実施形態による同調回路を示す図である。
【図１２】図１１で使われる容量可変素子の特性を示す図である。
【図１３Ａ】本発明の第３の実施形態によるＤＲＡＭを示す等価回路図である。
【図１３Ｂ】本発明の第３の実施形態によるＤＲＡＭを示す図である。
【符号の説明】
【００４５】
１  キャパシタ誘電体膜
２  下部電極
３  上部電極
４  界面層
１１  単結晶基板
１２  単結晶下部電極
１３  単結晶キャパシタ誘電体膜
１４  上部電極
１００  同調回路
１０１  ＲＦ入力ポート
１０２  ブロッキングキャパシタ
１０３  容量可変素子
１０４  抵抗
１２０  シリコン基板
１２０Ａ  素子領域
１２０Ｉ  素子分離領域
１２０ａ  ソース領域
１２０ｂ  ドレイン領域
１２１  ゲート絶縁膜
１２２  ゲート電極
１２３  絶縁膜
１２３Ａ，１２３Ｂ  ビアプラグ
１２３ＢＬ  ビット線パターン
１２４  層間絶縁膜
１２５  下部電極
１２６  金属酸化膜
１２６  プレート電極
【図１】
2010003758.tif 000004
【図２】
2010003758.tif 000005
【図３】
2010003758.tif 000006
【図５】
2010003758.tif 000007
【図６】
2010003758.tif 000008
【図７】
2010003758.tif 000009
【図８】
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【図９】
2010003758.tif 000011
【図１０】
2010003758.tif 000012
【図１１】
2010003758.tif 000013
【図１２】
2010003758.tif 000014
【図１３Ａ】
2010003758.tif 000015
【図１３Ｂ】
2010003758.tif 000016
【図４】
2010003758.tif 000017