(57)【要約】【課題】容量回路から発生する歪みを抑圧することができる可変フィルタを得ることを目的とする。【解決手段】シャントに装荷されている複数の容量回路のうち、少なくとも１つの容量回路が固定キャパシタ７で構成され、その他の容量回路が可変容量素子８ａ〜８ｃで構成されている。これにより、シャントに装荷されている容量回路から発生する歪みを抑圧することができる。特に、シャントに装荷されている複数の容量回路のうち、最も出力端子２に近い容量回路を固定キャパシタ７としている。これにより、固定キャパシタ７の前段の可変容量素子８ａ〜８ｃから発生する歪みを固定キャパシタ７で抑圧することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数のインダクタと、一端が上記複数のインダクタ間に接続され、他端が接地されている複数の容量回路とを備えた可変フィルタにおいて、上記複数の容量回路のうち、少なくとも１つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されていることを特徴とする可変フィルタ。
【請求項２】
複数の容量回路のうち、最も出力端子に近い容量回路が固定の容量素子で構成されていることを特徴とする請求項１記載の可変フィルタ。
【請求項３】
周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数の容量回路と、一端が上記複数の容量回路間に接続され、他端が接地されている複数のインダクタとを備えた可変フィルタにおいて、上記複数の容量回路のうち、少なくとも１つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されていることを特徴とする可変フィルタ。
【請求項４】
複数の容量回路のうち、最も入力端子に近い容量回路が固定の容量素子で構成されていることを特徴とする請求項３記載の可変フィルタ。
【請求項５】
周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数の直列共振器と、一端が上記複数の直列共振器間に接続され、他端が接地されている複数の並列共振器とを備えた可変フィルタにおいて、上記複数の直列共振器が容量回路とインダクタの直列回路から構成され、上記複数の並列共振器が容量回路とインダクタの並列回路から構成されており、上記複数の直列共振器又は上記複数の並列共振器を構成している容量回路のうち、少なくとも１つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されていることを特徴とする可変フィルタ。
【請求項６】
その他の容量回路を構成する可変容量素子が少なくとも２以上直列に接続されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載の可変フィルタ。
【請求項７】
周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数のインダクタと、一端が上記複数のインダクタ間に接続され、他端が接地されている複数の容量回路とを備えた可変フィルタにおいて、上記複数の容量回路は、可変容量素子と固定の容量素子が並列に接続されている回路構成であることを特徴とする可変フィルタ。
【請求項８】
周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数のインダクタと、一端が上記複数のインダクタ間に接続され、他端が接地されている複数の容量回路とを備えた可変フィルタにおいて、上記複数の容量回路は、複数の可変容量素子が並列されている回路が少なくとも２以上直列に接続されている回路構成であることを特徴とする可変フィルタ。
【請求項９】
複数の容量回路のうち、少なくとも１つの容量回路が固定の容量素子だけで構成されていることを特徴とする請求項７または請求項８記載の可変フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、低歪み特性を有する可変フィルタに関するものである。
【背景技術】
【０００２】
図１２は以下の特許文献１に開示されている従来の可変フィルタを示す構成図である。
図１２において、１０１は入力端子、１０２は出力端子、１０３は制御電圧端子であり、キャパシタ１０４ａ〜１０４ｅ及びインダクタ１０５ａ〜１０５ｄがハイパスフィルタ（ＨＰＦ：Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を構成している。
また、キャパシタ１０４ｃ及びインダクタ１０５ｂがハイパスフィルタの低域に減衰極を構成している。
【０００３】
インダクタ１０５ｃ，１０５ｄは、ローパスフィルタ（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を構成している。また、可変容量ダイオード１０６ａ，１０６ｂは、抵抗１０７ｂを介して制御電圧端子１０３と接続されており、制御電圧端子１０３の印加電圧によって可変容量として動作する。
したがって、可変容量ダイオード１０６ａ，１０６ｂは、インダクタ１０５ｃ，１０５ｄと共に可変ＬＰＦを構成している。
キャパシタ１０４ｅは、ＤＣカット用コンデンサである。
図１２の可変フィルタは、上記のように構成されているので、制御電圧端子１０３に印加される制御電圧を可変することにより、信号の周波数帯域幅が可変される。
【０００４】
【特許文献１】特開昭６１−２２７４１４号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の可変フィルタは以上のように構成されているので、可変容量ダイオード１０６ａ，１０６ｂが制御電圧端子１０３の印加電圧によって可変容量として動作するが、可変容量素子である可変容量ダイオード１０６ａ，１０６ｂの非線形性により歪みが発生してしまうなどの課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、容量回路から発生する歪みを抑圧することができる可変フィルタを得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る可変フィルタは、一端が複数のインダクタ間に接続され、他端が接地されている複数の容量回路のうち、少なくとも１つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されているようにしたものである。
【発明の効果】
【０００８】
この発明によれば、一端が複数のインダクタ間に接続され、他端が接地されている複数の容量回路のうち、少なくとも１つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されているようにしたので、複数の容量回路から発生する歪みを抑圧することができる効果がる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１による可変フィルタを示す構成図である。
図１において、入力端子１は周波数帯域を変更する信号を入力する端子である。
出力端子２は周波数帯域変更後の信号を出力する端子である。
制御電圧端子３ａ〜３ｃは制御電圧が印加される端子である。
ＤＣカット用キャパシタ４ａ〜４ｅは信号に含まれている直流成分をカットする容量である。
５ａ〜５ｄは抵抗である。
【００１０】
インダクタ６ａ〜６ｅは入力端子１と出力端子２の間に直列に接続されている。
固定キャパシタ７は一端がインダクタ６ｄとインダクタ６ｅの間に接続され、他端が接地されている固定の容量回路である。
可変容量素子８ａは一端がインダクタ６ａとインダクタ６ｂの間に接続され、他端がＤＣカット用キャパシタ４ｃを介して接地されている可変の容量回路である。
可変容量素子８ｂは一端がインダクタ６ｂとインダクタ６ｃの間に接続され、他端がＤＣカット用キャパシタ４ｄを介して接地されている可変の容量回路である。
可変容量素子８ｃは一端がインダクタ６ｃとインダクタ６ｄの間に接続され、他端がＤＣカット用キャパシタ４ｅを介して接地されている可変の容量回路である。
【００１１】
次に動作について説明する。
インダクタ６ａ〜６ｅは、ローパスフィルタ（ＬＰＦ）を構成している。
また、シャントに装荷されている可変容量素子８ａ〜８ｃは、抵抗５ｂ〜５ｄを介して制御電圧端子３ａ〜３ｃと接続されており、制御電圧端子３ａ〜３ｃの印加電圧によって可変容量として動作する。
したがって、可変容量素子８ａ〜８ｃは、インダクタ６ａ〜６ｅ及び固定キャパシタ７と共に可変ＬＰＦを構成している。
【００１２】
上記のように構成されている可変ＬＰＦは、制御電圧端子３ａ〜３ｃに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シャントに装荷されている可変容量素子８ａ〜８ｃは、自己の非線形性によって歪みを発生する。
したがって、シャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態１では、少なくとも一つの容量回路を固定キャパシタ７としている。このため、シャントに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態１では、シャントに装荷されている複数の容量回路のうち、最も出力端子２に近い容量回路を固定キャパシタ７としている。このため、固定キャパシタ７の前段の可変容量素子８ａ〜８ｃから発生する歪みを固定キャパシタ７で抑圧することができる。
【００１３】
以上で明らかなように、この実施の形態１によれば、シャントに装荷されている複数の容量回路のうち、少なくとも１つの容量回路が固定キャパシタ７で構成され、その他の容量回路が可変容量素子８ａ〜８ｃで構成されているようにしたので、シャントに装荷されている容量回路から発生する歪みを抑圧することができる効果を奏する。
【００１４】
また、この実施の形態１によれば、シャントに装荷されている複数の容量回路のうち、最も出力端子２に近い容量回路を固定キャパシタ７としているので、固定キャパシタ７の前段の可変容量素子８ａ〜８ｃから発生する歪みを固定キャパシタ７で抑圧することができる効果を奏する。
【００１５】
図１では、１つの容量回路が固定キャパシタ７で構成されている例を示したが、図２に示すように、２つの容量回路が固定キャパシタ７ａ，７ｂで構成されていてもよい。
即ち、図２の可変フィルタでは、２つの容量回路を可変容量素子８ａ，８ｂで構成し、可変容量素子８ａ，８ｂの後段の２つの容量回路を固定キャパシタ７ａ，７ｂで構成している。
図２の可変フィルタによれば、図１の可変フィルタよりも更に、シャントに装荷されている容量回路から発生する歪みを抑圧することができる。
【００１６】
実施の形態２．
図３はこの発明の実施の形態２による可変フィルタを示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
制御電圧端子３ｄは制御電圧が印加される端子である。
抵抗５ｅは制御電圧端子３ｄと接続されている抵抗である。
ＤＣカット用キャパシタ１１ａ〜１１ｄは信号に含まれている直流成分をカットする容量である。
【００１７】
固定キャパシタ１２は一端が入力端子１と接続されている固定の容量回路である。
可変容量素子１３ａは一端が固定キャパシタ１２と接続され、他端がＤＣカット用キャパシタ１１ａと接続されている可変の容量回路である。
可変容量素子１３ｂは一端がＤＣカット用キャパシタ１１ｂと接続され、他端が可変容量素子１３ｃと接続されている可変の容量回路である。
可変容量素子１３ｃは一端が可変容量素子１３ｂと接続され、他端がＤＣカット用キャパシタ１１ｃと接続されている可変の容量回路である。
可変容量素子１３ｄは一端がＤＣカット用キャパシタ１１ｃと接続され、他端がＤＣカット用キャパシタ１１ｄと接続されている可変の容量回路である。
【００１８】
インダクタ１４ａは一端が固定キャパシタ１２と可変容量素子１３ａの間に接続され、他端が接地されている。
インダクタ１４ｂは一端がＤＣカット用キャパシタ１１ａとＤＣカット用キャパシタ１１ｂの間に接続され、他端が接地されている。
インダクタ１４ｃは一端が可変容量素子１３ｂと可変容量素子１３ｃの間に接続され、他端が接地されている。
インダクタ１４ｄは一端がＤＣカット用キャパシタ１１ｃと可変容量素子１３ｄの間に接続され、他端が接地されている。
【００１９】
次に動作について説明する。
インダクタ１４ａ〜１４ｄは、ハイパスフィルタ（ＨＰＦ）を構成している。
また、シリーズに装荷されている可変容量素子１３ａ〜１３ｄは、抵抗５ｂ〜５ｅを介して制御電圧端子３ａ〜３ｄと接続されており、制御電圧端子３ａ〜３ｄの印加電圧によって可変容量として動作する。
したがって、可変容量素子１３ａ〜１３ｄは、インダクタ１４ａ〜１４ｄ及び固定キャパシタ１２と共に可変ＨＰＦを構成している。
【００２０】
上記のように構成されている可変ＨＰＦは、制御電圧端子３ａ〜３ｄに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シリーズに装荷されている可変容量素子１３ａ〜１３ｄは、自己の非線形性によって歪みを発生する。
したがって、シリーズに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態２では、少なくとも一つの容量回路を固定キャパシタ１２としている。このため、シリーズに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態２では、シリーズに装荷されている複数の容量回路のうち、最も入力端子１に近い容量回路（入力電力が最も大きくなる入力側の容量回路）を固定キャパシタ１２としている。このため、後段の可変容量素子１３ａ〜１３ｄから発生する歪みのレベルを小さくすることができる。
【００２１】
以上で明らかなように、この実施の形態２によれば、シリーズに装荷されている複数の容量回路のうち、少なくとも１つの容量回路が固定キャパシタ１２で構成され、その他の容量回路が可変容量素子１３ａ〜１３ｄで構成されているようにしたので、シリーズに装荷されている容量回路から発生する歪みを抑圧することができる効果を奏する。
【００２２】
また、この実施の形態２によれば、シリーズに装荷されている複数の容量回路のうち、最も入力端子１に近い容量回路を固定キャパシタ１２としているので、後段の可変容量素子１３ａ〜１３ｄから発生する歪みのレベルを小さくすることができる効果を奏する。
【００２３】
実施の形態３．
図４はこの発明の実施の形態３による可変フィルタを示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
制御電圧端子２１ａ〜２１ｇは制御電圧が印加される端子である。
抵抗２２ａ〜２２ｇは制御電圧端子２１ａ〜２１ｇと接続されている抵抗であり、抵抗２２ｈ〜２２ｊは一端が接地されている抵抗である。
ＤＣカット用キャパシタ２３ａ〜２３ｇは信号に含まれている直流成分をカットする容量である。
【００２４】
可変容量素子２４ａは一端がＤＣカット用キャパシタ２３ａと接続され、他端がインダクタ２６ａと接続されている可変の容量回路である。
インダクタ２６ａは一端が可変容量素子２４ａと接続され、他端がインダクタ２６ｂと接続されており、可変容量素子２４ａと共に直列共振器を構成している。
【００２５】
可変容量素子２４ｂは一端がインダクタ２６ｂと接続され、他端がＤＣカット用キャパシタ２３ｂと接続されている可変の容量回路である。
インダクタ２６ｂは一端がインダクタ２６ａと接続され、他端が可変容量素子２４ｂと接続されており、可変容量素子２４ｂと共に直列共振器を構成している。
【００２６】
可変容量素子２４ｃは一端がインダクタ２６ｃと接続され、他端がＤＣカット用キャパシタ２３ｃと接続されている可変の容量回路である。
インダクタ２６ｃは一端がＤＣカット用キャパシタ２３ｂと接続され、他端が可変容量素子２４ｃと接続されており、可変容量素子２４ｃと共に直列共振器を構成している。
【００２７】
可変容量素子２４ｄは一端がインダクタ２６ｄと接続され、他端がＤＣカット用キャパシタ２３ｄと接続されている可変の容量回路である。
インダクタ２６ｄは一端がＤＣカット用キャパシタ２３ｃと接続され、他端が可変容量素子２４ｄと接続されており、可変容量素子２４ｄと共に直列共振器を構成している。
【００２８】
固定キャパシタ２５は一端がインダクタ２６ｅと接続され、他端が出力端子２と接続されている固定の容量回路である。
インダクタ２６ｅは一端がＤＣカット用キャパシタ２３ｄと接続され、他端が固定キャパシタ２５と接続されており、固定キャパシタ２５と共に直列共振器を構成している。
【００２９】
可変容量素子２７ａは一端がインダクタ２６ａとインダクタ２６ｂの間に接続され、他端がＤＣカット用キャパシタ２３ｅを介して接地されている可変の容量回路である。
インダクタ２９ａは可変容量素子２７ａと並列に接続されており、可変容量素子２７ａと共に並列共振器を構成している。
【００３０】
可変容量素子２７ｂは一端がＤＣカット用キャパシタ２３ｂとインダクタ２６ｃの間に接続され、他端がＤＣカット用キャパシタ２３ｆを介して接地されている可変の容量回路である。
インダクタ２９ｂは可変容量素子２７ｂと並列に接続されており、可変容量素子２７ｂと共に並列共振器を構成している。
【００３１】
可変容量素子２７ｃは一端がＤＣカット用キャパシタ２３ｃとインダクタ２６ｄの間に接続され、他端がＤＣカット用キャパシタ２３ｇを介して接地されている可変の容量回路である。
インダクタ２９ｃは可変容量素子２７ｃと並列に接続されており、可変容量素子２７ｃと共に並列共振器を構成している。
【００３２】
固定キャパシタ２８は一端がＤＣカット用キャパシタ２３ｄとインダクタ２６ｅの間に接続され、他端が接地されている固定の容量回路である。
インダクタ２９ｄは固定キャパシタ２８と並列に接続されており、固定キャパシタ２８と共に並列共振器を構成している。
【００３３】
次に動作について説明する。
インダクタ２６ａ〜２６ｅは、直列共振器を構成している。
また、シリーズに装荷されている可変容量素子２４ａ〜２４ｄは、抵抗２２ａ〜２２ｄを介して制御電圧端子２１ａ〜２１ｄと接続されており、制御電圧端子２１ａ〜２１ｄの印加電圧によって可変容量として動作する。
したがって、可変容量素子２４ａ〜２４ｄは、インダクタ２６ａ〜２６ｅ及び固定キャパシタ２５と共に可変直列共振器を構成している。
【００３４】
インダクタ２９ａ〜２９ｄは、並列共振器を構成している。
また、シャントに装荷されている可変容量素子２７ａ〜２７ｃは、抵抗２２ｅ〜２２ｇを介して制御電圧端子２１ｅ〜２１ｇと接続されており、制御電圧端子２１ｅ〜２１ｇの印加電圧によって可変容量として動作する。
したがって、可変容量素子２７ａ〜２７ｃは、インダクタ２９ａ〜２９ｄ及び固定キャパシタ２８と共に可変並列共振器を構成している。
【００３５】
上記のような可変直列共振器と可変並列共振器で構成される可変ＢＰＦ（Ｂａｎｄ  Ｐａｓｓ  Ｆｉｌｔｅｒ）は、制御電圧端子２１ａ〜２１ｇに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シリーズ又はシャントに装荷されている可変容量素子２４ａ〜２４ｄ，２７ａ〜２７ｃは、自己の非線形性によって歪みを発生する。
したがって、シリーズ又はシャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態３では、少なくとも一つ以上の容量回路を固定キャパシタ２５，２８としている。このため、シリーズ又はシャントに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態３では、シリーズ又はシャントに装荷されている複数の容量回路のうち、最も出力端子２に近い容量回路を固定キャパシタ２５，２８としている。このため、固定キャパシタ２５，２８の前段の可変容量素子２４ａ〜２４ｄ，２７ａ〜２７ｃから発生する歪みを固定キャパシタ２５，２８で抑圧することができる。
【００３６】
以上で明らかなように、この実施の形態３によれば、シリーズ又はシャントに装荷されている複数の容量回路のうち、少なくとも１つの容量回路が固定キャパシタ２５，２８で構成され、その他の容量回路が可変容量素子２４ａ〜２４ｄ，２７ａ〜２７ｃで構成されているようにしたので、シリーズ又はシャントに装荷されている容量回路から発生する歪みを抑圧することができる効果を奏する。
【００３７】
なお、この実施の形態３では、共振器結合型の可変ＢＰＦについて述べたが、Ｃ結合型，Ｌ結合型の可変ＢＰＦでも、同等の効果を奏することができる。
【００３８】
実施の形態４．
図５はこの発明の実施の形態４による可変フィルタを示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
可変容量素子８ｄはアノードが可変容量素子８ａのアノードと接続され、カソードが接地されている可変の容量回路である。
可変容量素子８ｅはアノードが可変容量素子８ｂのアノードと接続され、カソードが接地されている可変の容量回路である。
可変容量素子８ｆはアノードが可変容量素子８ｃのアノードと接続され、カソードが接地されている可変の容量回路である。
【００３９】
上記実施の形態１では、可変容量素子８ａ〜８ｃがＤＣカット用キャパシタ４ｃ〜４ｅと接続されているものについて示したが、可変容量素子８ａ〜８ｃと可変容量素子８ｄ〜８ｅのアノード側同士を直列に接続することで、可変容量素子８ａ〜８ｃから発生する歪みのレベルを小さくするようにしてもよい。
【００４０】
次に動作について説明する。
インダクタ６ａ〜６ｅは、ＬＰＦを構成している。
また、シャントに装荷されている可変容量素子８ａ〜８ｆは、抵抗５ｂ〜５ｄを介して制御電圧端子３ａ〜３ｃと接続されており、制御電圧端子３ａ〜３ｃの印加電圧によって可変容量として動作する。
したがって、可変容量素子８ａ〜８ｆは、インダクタ６ａ〜６ｅ及び固定キャパシタ７と共に可変ＬＰＦを構成している。
【００４１】
上記のように構成されている可変ＬＰＦは、制御電圧端子３ａ〜３ｃに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シャントに装荷されている可変容量素子８ａ〜８ｆは、自己の非線形性によって歪みを発生する。
したがって、シャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態４では、上記実施の形態１と同様に、少なくとも一つの容量回路を固定キャパシタ７としている。このため、可変容量素子から発生する歪みのレベルを小さくすることができる。
【００４２】
また、この実施の形態４では、可変容量素子８ａ〜８ｃと可変容量素子８ｄ〜８ｅのアノード側同士を直列に接続している。このため、可変容量素子８ａ〜８ｃから発生する歪みのレベルを小さくすることができる。
また、この実施の形態４では、上記実施の形態１と同様に、シャントに装荷されている複数の容量回路のうち、最も出力端子２に近い容量回路を固定キャパシタ７としている。このため、固定キャパシタ７の前段の可変容量素子８ａ〜８ｅから発生する歪みを固定キャパシタ７で抑圧することができる。
【００４３】
以上で明らかなように、この実施の形態４によれば、可変容量素子８ａ〜８ｃと可変容量素子８ｄ〜８ｅのアノード側同士を直列に接続するように構成したので、可変容量素子８ａ〜８ｃから発生する歪みを可変容量素子８ｄ〜８ｅで抑圧することができる効果を奏する。
なお、図５では、可変容量素子８ａ〜８ｃと可変容量素子８ｄ〜８ｅのアノード側同士を直列に接続している例を示しているが、可変容量素子８ａ〜８ｃと可変容量素子８ｄ〜８ｅのカソード側同士を直列に接続しても、同様の効果を奏することができる。
【００４４】
また、この実施の形態４では、２以上の可変容量素子が直列に接続される構成を図１の可変フィルタに適用するものを示したが、２以上の可変容量素子が直列に接続される構成を図３の可変フィルタに適用するようにしてもよい（図６を参照）。
図６において、可変容量素子１３ｅはアノードが可変容量素子１３ａのアノードと接続され、可変容量素子１３ｆはアノードが可変容量素子１３ｂのアノードと接続され、可変容量素子１３ｇはアノードが可変容量素子１３ｃのアノードと接続されている。
【００４５】
同様に、２以上の可変容量素子が直列に接続される構成を図４の可変フィルタに適用するようにしてもよい（図７を参照）。
図７において、可変容量素子２４ｅはアノードが可変容量素子２４ａのアノードと接続され、可変容量素子２４ｆはアノードが可変容量素子２４ｂのアノードと接続され、可変容量素子２４ｇはアノードが可変容量素子２４ｃのアノードと接続され、可変容量素子２４ｈはアノードが可変容量素子２４ｄのアノードと接続されている。
なお、図７では、並列共振器を構成する可変容量素子２７ａ〜２７ｃについては、可変容量素子を２以上直列に接続する構成になっていないが、２以上直列に接続する構成であってもよい。
【００４６】
実施の形態５．
図８はこの発明の実施の形態５による可変フィルタを示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
ＤＣカット用キャパシタ４ｆは信号に含まれている直流成分をカットする容量である。
固定キャパシタ３１ａは可変容量素子８ａと並列に接続されており、可変容量素子８ａと共に容量回路を構成している。
固定キャパシタ３１ｂは可変容量素子８ｂと並列に接続されており、可変容量素子８ｂと共に容量回路を構成している。
固定キャパシタ３１ｃは可変容量素子８ｃと並列に接続されており、可変容量素子８ｃと共に容量回路を構成している。
固定キャパシタ３１ｄは可変容量素子８ｄと並列に接続されており、可変容量素子８ｄと共に容量回路を構成している。
【００４７】
次に動作について説明する。
インダクタ６ａ〜６ｅは、ＬＰＦを構成している。
また、シャントに装荷されている可変容量素子８ａ〜８ｄは、抵抗５ｂ〜５ｅを介して制御電圧端子３ａ〜３ｄと接続されており、制御電圧端子３ａ〜３ｄの印加電圧によって可変容量として動作する。
したがって、可変容量素子８ａ〜８ｄは、インダクタ６ａ〜６ｅと共に可変ＬＰＦを構成している。
【００４８】
図８の可変フィルタでは、可変容量素子８ａ〜８ｄに固定キャパシタ３１ａ〜３１ｄが並列に接続されている。このため、可変容量素子８ａ〜８ｄに印加される電圧が固定キャパシタ３１ａ〜３１ｄに分圧され、歪みの発生を抑えることができる。また、可変容量素子８ａ〜８ｄに流れる電流が固定キャパシタ３１ａ〜３１ｄに分流され、発熱を抑えることができる。
【００４９】
なお、図８における「制御電圧端子３ｄ、ＤＣカット用キャパシタ４ｆ、抵抗５ｅ、可変容量素子８ｄ及び固定キャパシタ３１ｄ」の代わりに、固定キャパシタ７を設けるようにしてもよい（図９を参照）。
図９の可変フィルタによれば、図８の可変フィルタの効果に加え、上記実施の形態１における図１の可変フィルタと同様の効果が得られる。
【００５０】
実施の形態６．
図１０はこの発明の実施の形態６による可変フィルタを示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
可変容量素子４１ａは一端がインダクタ６ａとインダクタ６ｂの間に接続されている。
可変容量素子４１ｂは可変容量素子４１ａと並列に接続されており、可変容量素子４１ａと共に可変の容量回路を構成している。
可変容量素子４１ｃはアノードが可変容量素子４１ａ，４１ｂのアノードと接続され、カソードが接地されている。
可変容量素子４１ｄは可変容量素子４１ｃと並列に接続されており、可変容量素子４１ｃと共に可変の容量回路を構成している。
【００５１】
可変容量素子４１ｅは一端がインダクタ６ｂとインダクタ６ｃの間に接続されている。
可変容量素子４１ｆは可変容量素子４１ｅと並列に接続されており、可変容量素子４１ｅと共に可変の容量回路を構成している。
可変容量素子４１ｇはアノードが可変容量素子４１ｅ，４１ｆのアノードと接続され、カソードが接地されている。
可変容量素子４１ｈは可変容量素子４１ｇと並列に接続されており、可変容量素子４１ｇと共に可変の容量回路を構成している。
【００５２】
可変容量素子４１ｉは一端がインダクタ６ｃとインダクタ６ｄの間に接続されている。
可変容量素子４１ｊは可変容量素子４１ｉと並列に接続されており、可変容量素子４１ｉと共に可変の容量回路を構成している。
可変容量素子４１ｋはアノードが可変容量素子４１ｉ，４１ｊのアノードと接続され、カソードが接地されている。
可変容量素子４１ｌは可変容量素子４１ｋと並列に接続されており、可変容量素子４１ｋと共に可変の容量回路を構成している。
【００５３】
可変容量素子４１ｍは一端がインダクタ６ｄとインダクタ６ｅの間に接続されている。
可変容量素子４１ｎは可変容量素子４１ｍと並列に接続されており、可変容量素子４１ｍと共に可変の容量回路を構成している。
可変容量素子４１ｏはアノードが可変容量素子４１ｍ，４１ｎのアノードと接続され、カソードが接地されている。
可変容量素子４１ｐは可変容量素子４１ｏと並列に接続されており、可変容量素子４１ｏと共に可変の容量回路を構成している。
【００５４】
次に動作について説明する。
インダクタ６ａ〜６ｅは、ＬＰＦを構成している。
また、シャントに装荷されている可変容量素子４１ａ〜４１ｐは、抵抗５ｂ〜５ｅを介して制御電圧端子３ａ〜３ｄと接続されており、制御電圧端子３ａ〜３ｄの印加電圧によって可変容量として動作する。
したがって、可変容量素子４１ａ〜４１ｐは、インダクタ６ａ〜６ｅと共に可変ＬＰＦを構成している。
【００５５】
図１０の可変フィルタでは、並列に接続されている可変容量素子４１ａ，４１ｂと、並列に接続されている可変容量素子４１ｃ，４１ｄとは、アノード側同士が直列に接続されており、可変容量素子４１ａ〜４１ｄから直並列可変容量回路が構成されている。
同様にして、可変容量素子４１ｅ〜４１ｈから直並列可変容量回路が構成され、可変容量素子４１ｉ〜４１ｌから直並列可変容量回路が構成され、可変容量素子４１ｍ〜４１ｐから直並列可変容量回路が構成されている。
このように、直並列可変容量回路が構成されているため、各々の可変容量素子に印加される電圧が分圧され、歪みの発生を抑えることができる。また、各々の可変容量素子に流れる電流が分流され、発熱を抑えることができる。
【００５６】
なお、図１０における「制御電圧端子３ｄ、抵抗５ｅ及び可変容量素子４１ｍ〜４１ｐ」の代わりに、固定キャパシタ７を設けるようにしてもよい（図１１を参照）。
図１１の可変フィルタによれば、図１０の可変フィルタの効果に加え、上記実施の形態１における図１の可変フィルタと同様の効果が得られる。
【００５７】
図１０及び図１１では、各々の可変容量素子のアノード側同士を直列に接続している例を示しているが、各々の可変容量素子のカソード側同士を直列に接続しても、同様の効果が得られる。
【００５８】
上記実施の形態１〜６では、フィルタの段数が９段であるＴ型の可変フィルタの構成を示したが、フィルタの段数を変えてもよく、また、π型でも同等な効果が得られる。
また、上記実施の形態４〜６では、可変ＬＰＦについて述べたが、可変ＨＰＦもしくは可変ＢＰＦに適用しても、同等の効果が得られる。
【図面の簡単な説明】
【００５９】
【図１】この発明の実施の形態１による可変フィルタを示す構成図である。
【図２】この発明の実施の形態１による他の可変フィルタを示す構成図である。
【図３】この発明の実施の形態２による可変フィルタを示す構成図である。
【図４】この発明の実施の形態３による可変フィルタを示す構成図である。
【図５】この発明の実施の形態４による可変フィルタを示す構成図である。
【図６】この発明の実施の形態４による他の可変フィルタを示す構成図である。
【図７】この発明の実施の形態４による他の可変フィルタを示す構成図である。
【図８】この発明の実施の形態５による可変フィルタを示す構成図である。
【図９】この発明の実施の形態５による他の可変フィルタを示す構成図である。
【図１０】この発明の実施の形態６による可変フィルタを示す構成図である。
【図１１】この発明の実施の形態６による他の可変フィルタを示す構成図である。
【図１２】特許文献１に開示されている従来の可変フィルタを示す構成図である。
【符号の説明】
【００６０】
１  入力端子、２  出力端子、３ａ〜３ｄ  制御電圧端子、４ａ〜４ｆ  ＤＣカット用キャパシタ、５ａ〜５ｅ  抵抗、６ａ〜６ｅ  インダクタ、７，７ａ，７ｂ  固定キャパシタ、８ａ〜８ｆ  可変容量素子、１１ａ〜１１ｄ  ＤＣカット用キャパシタ、１２  固定キャパシタ、１３ａ〜１３ｄ  可変容量素子、１４ａ〜１４ｄ  インダクタ、２１ａ〜２１ｇ  制御電圧端子、２２ａ〜２２ｊ  抵抗、２３ａ〜２３ｇ  ＤＣカット用キャパシタ、２４ａ〜２４ｇ，２７ａ〜２７ｃ  可変容量素子、２５，２８  固定キャパシタ、２６ａ〜２６ｄ，２９ａ〜２９ｄ  インダクタ、３１ａ〜３１ｄ  固定キャパシタ、４１ａ〜４１ｐ  可変容量素子、１０１  入力端子、１０２  出力端子、１０３  制御電圧端子、１０４ａ〜１０４ｅ  キャパシタ、１０５ａ〜１０５ｄ  インダクタ、１０６ａ，１０６ｂ  可変容量ダイオード、１０７ａ，１０７ｂ  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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