(57)【要約】【課題】フリップ・フロップ回路において回路素子を簡略化させ、回路配置スペースを縮小すると同時に、回路におけるダイナミック電力の消費を低下させる。【解決手段】本発明は、入力データを受信するとともに、クロック信号により中間出力信号をクロック制御インバータ（Inverter）に提供する伝送ゲートを有するクロックＤ型フリップ・フロップ回路を提供する。当該クロック制御インバータ３０はラッチ（Latch）として、第1の伝送ゲート２０からの出力信号をラッチし、当該クロック制御インバータは、また、同じクロック信号でラッチされる信号を出力信号インバータ４０に出力する。当該出力信号インバータの出力端は、フリップ・フロップ回路の出力信号Ｑ端子である。もう一つの出力信号インバータ５０は、Ｑ端子からの信号を相補出力信号に反転させるのに用いられる。本発明の１例において、もう一つの第2の伝送ゲート６０は前記相補出力信号を決めるのに用いられる。【選択図】図３
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【特許請求の範囲】
【請求項１】
伝送ゲート及びスイッチシリーズを具えるクロックＤ型フリップ・フロップ回路であって、
前記伝送ゲートは、入力端と出力端を有し、
前記入力端は、入力信号を受信するのに用いられ、
前記出力端は、前記入力信号に応じて第１出力信号を提供するのに用いられ、且つ、前記伝送ゲートが第１クロック信号および前記第１クロック信号と相補関係にある第２クロック信号を受信するように設定されて、前記第１出力信号を制御し、
前記スイッチシリーズは、第１電圧レベル源に接続される前記スイッチングシリーズの第１端と、前記第１端の反対の端に設置されて、前記第１電圧レベル源と異なる第２電圧レベル源に接続される前記スイッチングシリーズの第２端とを有し、
前記スイッチシリーズは、互いに直列に接続される複數のスイッチ素子を有し、前記複数のスイッチ素子は、
前記第１端に位置する第１スイッチ素子と、
前記第１スイッチ素子に電気的に接続される第２スイッチ素子と、
前記第２スイッチ素子に電気的に接続される第３スイッチ素子と、
前記第３スイッチ素子と前記第２端との間に介在し、且つ前記第３スイッチ素子及び前記第２端に電気的に接続される第４スイッチ素子と、
を含み、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子と前記第４スイッチ素子は、いずれも相補関係にある二つのスイッチ状態で操作することができ、
前記第１出力信号は、前記第１スイッチ素子および前記第４スイッチ素子が前記二つのスイッチ状態で操作されるように設定され、前記第１スイッチ素子のスイッチ状態と前記第４スイッチ素子のスイッチ状態を相補状態にさせ、
前記第１クロック信号は、前記第２スイッチ素子が前記二つのスイッチ状態で操作されるように設定され、前記第２クロック信号は、前記第３スイッチ素子が前記二つのスイッチ状態で操作されるように設定され、且つ、前記第２スイッチ素子のスイッチ状態と前記第３スイッチ素子のスイッチ状態が同じになるように設定され、さらに、前記スイッチシリーズは、前記第２スイッチ素子と前記第３スイッチ素子との間の第１出力点から第２出力信号を出力するように設定されることを特徴とするクロックＤ型フリップ・フロップ回路。
【請求項２】
前記第１出力点に電気的に接続され、前記第２出力信号に応じて第３出力信号を出力するのに用いられるモジュールを更に含むことを特徴とする請求項１に記載のクロックＤ型フリップ・フロップ回路。
【請求項３】
前記モジュールが、前記第３出力信号と前記第２出力信号を相補関係にさせる変換回路を含むことを特徴とする請求項２に記載のクロックＤ型フリップ・フロップ回路。
【請求項４】
前記第１スイッチ素子は、前記第１出力信号を受信するように設置されるゲート端子を有する第１ｐ型トランジスタを含み、
前記第２スイッチ素子は、前記第１クロック信号を受信するように設置されるゲート端子を有する第２ｐ型トランジスタを含み、
前記第３スイッチ素子は、前記第２クロック信号を受信するように設置されるゲート端子を有する第１ｎ型トランジスタを含み、
前記第４スイッチ素子は、前記第１出力信号を受信するように設置されるゲート端子を有する第２ｎ型トランジスタを含むことを特徴とする請求項１に記載のクロックＤ型フリップ・フロップ回路。
【請求項５】
前記伝送ゲートは、
前記伝送ゲートの前記出力端に電気的に接続される第１ソース端子、前記伝送ゲートの前記入力端に電気的に接続される第１ドレイン端子、および前記第１クロック信号を受信するように設置される第１ゲート端子を有するｎ型トランジスタと、
前記第１ドレイン端子に電気的に接続される第２ソース端子、前記第１ソース端子に電気的に接続される第２ドレイン端子、および前記第２クロック信号を受信するように設置される第２ゲート端子を有するｐ型トランジスタと、
を含むことを特徴とする請求項１に記載のクロックＤ型フリップ・フロップ回路。
【請求項６】
前記変換回路は、
前記第１電圧レベル源に電気的に接続される第１ｐ型トランジスタと、
前記第１ｐ型トランジスタと前記第２電圧レベル源との間に接続される第１ｎ型トランジスタと、
を含み、
前記第１ｐ型トランジスタと前記第１ｎ型トランジスタは、いずれも前記第２出力信号を受信するように設置される第１ゲート端子を有し、且つ、前記変換回路は、更に、前記第１ｐ型トランジスタと前記第１ｎ型トランジスタとの間に位置して、前記第３出力信号を出力する第２出力点を含むことを特徴とする請求項３に記載のクロックＤ型フリップ・フロップ回路。
【請求項７】
前記第２出力点に電気的に接続される第２変換回路を更に含み、前記第２変換回路は、前記第３出力信号に応じて第４出力信号を出力するのに用いられ、且つ、前記第４出力信号と前記第３出力信号を相補状態にさせることを特徴とする請求項６に記載のクロックＤ型フリップ・フロップ回路。
【請求項８】
前記第２変換回路は、
前記第１電圧レベル源に電気的に接続される第２ｐ型トランジスタと、
前記第２ｐ型トランジスタと前記第２電圧レベル源との間に介在して接続される第２ｎ型トランジスタと、
を含み、
前記第２ｐ型トランジスタと前記第２ｎ型トランジスタは、いずれも前記第３出力信号を受信するように設置される第２ゲート端子を有し、且つ、前記第２変換回路は、更に、前記第２ｐ型トランジスタと前記第２ｎ型トランジスタとの間に位置して、前記第４出力信号を出力するための第３出力点を含むことを特徴とする請求項７に記載のクロックＤ型フリップ・フロップ回路。
【請求項９】
前記第１クロック信号と前記第２クロック信号を受信するように設置される第２伝送ゲートを更に含み、前記第２伝送ゲートは、前記第１出力点に接続され、前記第２出力信号を受信する第１ゲート端、および前記第２変換回路の前記第３出力点に接続される第２ゲート端を含むことを特徴とする請求項８に記載のクロックＤ型フリップ・フロップ回路。
【請求項１０】
前記第２伝送ゲートは、
前記第２変換回路の前記第３出力点に電気的に接続されるドレイン端子、前記第１ゲート端に電気的に接続されるソース端子、および前記第１クロック信号を受信するように設置されたゲート端子を有する第３ｎ型トランジスタと、
前記第２伝送ゲートの前記第３ｎ型トランジスタのドレイン端子に電気的に接続されるソース端子、前記第２伝送ゲートの前記第３ｎ型トランジスタのソース端子に電気的に接続されるドレイン端子、および前記第２クロック信号を受信するように設置されるゲート端子を有する第３ｐ型トランジスタと、
を含むことを特徴とする請求項９に記載のクロックＤ型フリップ・フロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロックＤ型フリップ・フロップ回路（Clocked D-Type Flip-Flop Circuit）に関する。
【背景技術】
【０００２】
当該技術分野において周知であるように、クロックＤ型フリップ・フロップ回路は入力信号Ｄ（データ）を受信するが、クロック（clock）の状態変化がない限り、出力信号Ｑは入力信号Ｄの状態の変化に対して反応しない。通常、クロックの立ち上がりエッジ（Rising Edge）或いは立ち上がり方向の状態変化（Upward Transition）によって、入力信号Ｄも状態が変化した場合、出力信号Ｑはその状態を変化させる。更に、出力信号Ｑの状態はクロックが立ち上がり方向に状態変化した時の入力信号Ｄの状態に依存する。図１は、クロックＤ型フリップ・フロップ・チップの入力および出力を示し、図２は、入力信号Ｄ、クロックＣＬＫおよび出力信号Ｑの間の関係を示すタイミング図である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的はフリップ・フロップ回路を提供することであって、共通ラッチを利用することにより回路素子を簡略化させ、よって、回路配置スペースを縮小すると同時に、回路におけるダイナミック電力の消費を低下させることにある。
【課題を解決するための手段】
【０００４】
本発明は、入力データを受信し、クロック信号によって中間出力信号をクロック制御インバータ（Inverter）に提供する伝送ゲートを含むクロックＤ型フリップ・フロップ回路を提供する。当該クロック制御インバータは、ラッチ（Latch）として、伝送ゲートからの出力信号をラッチし、且つ、同じクロック信号でラッチされた信号を出力信号インバータに出力する。当該出力信号インバータの出力端は、フリップ・フロップ回路の出力信号のＱ端子である。本発明の1例においては別のもう一つの出力信号インバータを含み、このインバータは、Ｑ端子からの信号を相補出力信号に反転するのに用いられる。さらに本発明の１例においては別のもうひとつの伝送ゲートを含み、このもう一つの伝送ゲートは上述の相補出力信号を決めるのに用いられる。
【０００５】
クロック制御インバータはスイッチシリーズであってもよく、当該スイッチシリーズが前記シリーズの第１端と、シリーズの第１端の反対に位置するシリーズの第２端とを有し、該シリーズの第１端は第１電圧レベル源ＶＤＤに接続され、該シリーズの第２端は、第１電圧レベル源と異なる第２電圧レベル源ＧＮＤに接続される。前記スイッチシリーズは互いに直列に接続される複数のスイッチ素子Ｍ３〜Ｍ６を含み、当該複数のスイッチ素子は、第１スイッチ素子Ｍ３、第２スイッチ素子Ｍ４、第３スイッチ素子Ｍ５および第４スイッチ素子Ｍ６を含む。第１スイッチ素子Ｍ３は該シリーズの第１端に位置し、第２スイッチ素子Ｍ４は第１スイッチ素子Ｍ３に電気的に接続され、第３スイッチ素子Ｍ５は第２スイッチ素子Ｍ４に電気的に接続され、３スイッチ素子Ｍ５と該シリーズ第２端との間に介在する第４スイッチ素子Ｍ６は、第３スイッチ素子Ｍ５及び該シリーズ第２端に電気的に接続される。中で、第１スイッチ素子Ｍ３、第２スイッチ素子Ｍ４、第３スイッチ素子Ｍ５及び第４スイッチ素子Ｍ６は、いずれも相補関係にある二つのスイッチ状態で操作可能である。そのうち、第1出力信号を第１スイッチ素子Ｍ３および第４スイッチ素子Ｍ６が上記二つのスイッチ状態で操作されるように設置し、さらに第１スイッチ素子Ｍ３のスイッチ状態と第４スイッチ素子Ｍ６のスイッチ状態が互いに相補状態になるようにする。また、第２スイッチ素子Ｍ４が上記二つのスイッチ状態で操作されるように第１クロック信号を設置し、第３スイッチ素子Ｍ５が上記二つのスイッチ状態で操作されるように第２クロック信号を設置して、第２スイッチ素子Ｍ４のスイッチ状態と第３スイッチ素子Ｍ５のスイッチ状態が同じ状態になるように設定する。これにより、第２スイッチ素子Ｍ４と第３スイッチ素子Ｍ５との間の第１出力点Ｎ０５で、第２出力信号を提供するようにスイッチシリーズを設定される。
【０００６】
以下、図１〜図６を参照にしながら、本発明の目的をより一層明確に判るように説明する。
【図面の簡単な説明】
【０００７】
【図１】クロックＤ型フリップ・フロップ回路チップを示す略図である。
【図２】クロックＤ型フリップ・フロップ回路を示すタイミング図である。
【図３】本発明の実施例によるクロックＤ型フリップ・フロップ回路を示す略図である。
【図４】本発明の様々な実施例によるクロックＤ型フリップ・フロップ回路における各節点の典型的な信号レベルを示すタイミング図である。
【図５】本発明のもう一つの実施例によるクロックＤ型フリップ・フロップ回路を示す略図である。
【図６】本発明のその他の実施例によるクロックＤ型フリップ・フロップ回路を示す略図である。
【発明を実施するための形態】
【０００８】
本発明の各種実施例によれば、本発明によるクロックＤ型フリップ・フロップ回路は伝送ゲートを含み、当該伝送ゲートは入力信号Ｄ（データ）を受信し、クロック信号により中間出力信号をクロック制御インバータ（或いはプッシュプル部分；Push-Pull Section）に提供する。クロック制御インバータは、伝送ゲートおよびクロック信号からの直接の出力信号に応じて、出力信号を出力信号インバータに出力する。図３に示すように、クロックＤ型フリップ・フロップ回路１０は、伝送ゲート２０、クロック制御インバータ３０および出力信号インバータ４０を有する。伝送ゲート２０、クロック制御インバータ３０および出力信号インバータ４０におけるスイッチ素子は、すべて金属酸化膜半導体（Metal-Oxide-Semiconductor；MOS）電界効果トランジスタ（Field Effect Transistors；FET）で構成される。伝送ゲート２０は、ｎ−ＭＯＳトランジスタＭ１およびｐ−ＭＯＳトランジスタＭ２を有する。ｎ−ＭＯＳトランジスタＭ１のソースは、ｐ−ＭＯＳトランジスタＭ２のドレインに接続され、ｎ−ＭＯＳトランジスタＭ１のドレインはｐ−ＭＯＳトランジスタＭ２のソースに接続される。
【０００９】
入力信号Ｄは、ｎ−ＭＯＳトランジスタＭ１のドレインにより受信される。クロック信号ＣＬＫを受信するように、ｎ−ＭＯＳトランジスタＭ１のゲートを設定し、クロック信号ＣＬＫと相補関係にあるクロック信号ＣＫＢを受信するようにｐ−ＭＯＳトランジスタＭ２のゲートを設定する。伝送ゲート２０の出力信号は、ｎ−ＭＯＳトランジスタＭ１のソースから節点Ｎ０１に供給される。
【００１０】
本発明の各実施例によれば、クロック制御インバータ３０は複数の互いに直列に接続されるスイッチ素子を含む。図３に示すように、クロック制御インバータ３０は、第１電圧レベル（例えばＶＤＤ）に接続される第１トランジスタＭ３と、第１トランジスタＭ３に接続される第２トランジスタＭ４と、第２トランジスタＭ４に接続される第３トランジスタＭ５と、第３トランジスタＭ５と第２電圧レベル（例えばＧＮＤ）との間に介在して接続される第４トランジスタＭ６と、を有する。具体的な実施例において、第１トランジスタＭ３および第２トランジスタＭ４がｐ−ＭＯＳトランジスタであり、第３トランジスタＭ５および第４トランジスタＭ６がｎ−ＭＯＳトランジスタである。図３に示すように、第１トランジスタＭ３のソースは第１電圧レベルＶＤＤに接続され、第２トランジスタＭ４のソースは第１トランジスタＭ３のドレインに接続され、第３トランジスタＭ５のドレインは第２トランジスタＭ４のドレインに接続され、第４トランジスタＭ６のドレインは第３トランジスタＭ５のソースに接続され、なお、第４トランジスタＭ６のソースは第２電圧レベルＧＮＤに接続される。第１トランジスタＭ３のゲートおよび第４トランジスタＭ６のゲートは、節点Ｎ０１の伝送ゲート２０からの出力信号を受信するように設定される。第２トランジスタＭ４のゲートはクロック信号ＣＬＫを受信するように設定され、第３トランジスタＭ５のゲートはクロック信号ＣＬＫと相補関係にあるクロック信号ＣＫＢを受信するように設定される。クロック制御インバータ３０の出力信号は節点Ｎ０５により出力信号インバータ４０に供給される。
【００１１】
出力信号インバータ４０は、二つの互いに直列に接続されるスイッチ素子、即ち、ｐ−ＭＯＳトランジスタＭ７およびｎ−ＭＯＳトランジスタＭ８を有する。図３に示すように、ｐ−ＭＯＳトランジスタＭ７のソースが第１電圧レベルＶＤＤに接続され、ｎ−ＭＯＳトランジスタＭ８のソースが第２電圧レベルＧＮＤに接続される。ｎ−ＭＯＳトランジスタＭ８のドレインがｐ−ＭＯＳトランジスタＭ７のドレインに接続されて、出力信号インバータ４０の出力信号Ｑを出力する。ｐ−ＭＯＳトランジスタＭ７のゲートはがｎ−ＭＯＳトランジスタＭ８のゲートに接続されて、節点Ｎ０５からの入力信号を受信する。この時、出力信号Ｑの状態は節点Ｎ０５の信号状態と相補状態にある。
【００１２】
クロックＤ型フリップ・フロップ回路がどのように動作するのかを示すために、回路の各節点における信号レベルを図４のタイミング図で表示する。節点Ｎ０３は、クロック制御インバータ３０の第１トランジスタＭ３と第２トランジスタＭ４との間に位置され、節点Ｎ０４は、第３トランジスタＭ５と第４トランジスタＭ６との間に位置される。
【００１３】
図５は本発明のもう一つの実施例によるクロックＤ型フリップ・フロップ回路を示す。出力信号インバータ４０が出力信号Ｑを出力する他に、もう一つの出力信号インバータ５０が相補関係にある出力信号ＱＢを出力する。図５に示すように、出力信号インバータ４０からの出力信号Ｑは出力信号インバータ５０に供給される。この時、出力信号ＱＢの状態は出力信号Ｑの状態と相補状態になる。
【００１４】
図６は本発明のもう一つの実施例によるクロックＤ型フリップ・フロップ回路を示す。節点Ｎ０５と出力信号インバータ５０の相補出力信号ＱＢとの間に設置されるもう一つの伝送ゲート６０を除くと、第５に示す回路とほぼ同じである。図６に示すように、伝送ゲート６０はｎ−ＭＯＳトランジスタＭ１１およびｐ−ＭＯＳトランジスタＭ１２を有する。ｎ−ＭＯＳトランジスタＭ１１のドレインは、ｐ−ＭＯＳトランジスタＭ１２のソースに接続され、節点Ｎ０５からの入力信号を受信する。ｎ−ＭＯＳトランジスタＭ１１のソースはｐ−ＭＯＳトランジスタＭ１２のドレインに接続されて、出力信号を出力信号インバータ５０の出力端に出力する。ｎ−ＭＯＳトランジスタＭ１１のゲートはクロック信号ＣＬＫを受信するように設定され、ｐ−ＭＯＳトランジスタＭ１２のゲートは相補クロック信号ＣＫＢを受信するように設定される。ｎ−ＭＯＳトランジスタＭ１１とｐ−ＭＯＳトランジスタＭ１２を使用することにより、節点Ｎ０５の浮動（Floating）を避けることができるとともに、ｐ−ＭＯＳトランジスタＭ７、ｎ−ＭＯＳトランジスタＭ８、トランジスタＭ９およびトランジスタＭ１０が不安定状態で動作されることも避けることができる。すなわち、伝送ゲート６０はノイズ干渉（Noise Disturbance）を低減させるとともに、雑音排除性（Noise Immunity）を向上させることができる。
【００１５】
以上をまとめると本発明は伝送ゲート、クロック制御インバータおよび出力信号インバータを具えるクロックＤ型フリップ・フロップ回路を提供する。入力データおよびクロック信号、相補クロック信号に応じて、伝送ゲートは中間出力信号を４つの直列に接続されたスイッチングシリーズからなるクロック制御インバータに出力する。
【００１６】
具体的な実施例において、伝送ゲートは入力信号（例えば入力信号Ｄ）を受信する入力端、および入力信号に応じて第１出力信号を出力する出力端（例えば節点Ｎ０１）を含み、伝送ゲートは第１クロック信号（例えばクロック信号ＣＬＫ）および第１クロック信号と互いに補償する第２クロック信号（例えば相補クロック信号ＣＫＢ）を受信するように設定され、これにより前記第１出力信号を制御する。
【００１７】
上記スイッチシリーズは、第１電圧レベル源ＶＤＤに接続されるスイッチシリーズの第１端と、第１電圧レベル源ＶＤＤと異なる第２電圧レベル源ＧＮＤに接続され、且つシリーズの第１端と反対の端に位置するシリーズ第２端と、を有し、上記スイッチシリーズは複数の互いに直列に接続されたスイッチ素子（例えば第１トランジスタＭ３〜第４トランジスタＭ６）を備え、当該複数のスイッチ素子は、第１スイッチ素子、第２スイッチ素子、第３スイッチ素子、および第４スイッチ素子を含む。第１スイッチ素子（例えば第１トランジスタＭ３）はシリーズの第１端に位置し、第２スイッチ素子（例えば第２トランジスタＭ４）は第１スイッチ素子に電気的に接続され、第３スイッチ素子（例えば第３トランジスタＭ５）は第２スイッチ素子に電気的に接続され、第４スイッチ素子（例えば第４トランジスタＭ６）は第３スイッチ素子とシリーズの第２端との間に介在され、且つ第３スイッチ素子とシリーズの第２端と電気的に接続される。そのうち、第１スイッチ素子、第２スイッチ素子、第３スイッチ素子および第４スイッチ素子はいずれも相補関係にある二つのスイッチ状態で操作することができる。第1出力信号は、第１スイッチ素子と第４スイッチ素子が上記二つのスイッチ状態の間で操作されるように設置し、第１スイッチ素子のスイッチ状態と第４スイッチ素子のスイッチ状態が相補状態になるように設定される。第1クロック信号は第２スイッチ素子が上記二つのスイッチ状態の間で操作されるよう設置し、第2クロック信号は第３スイッチ素子が上記二つのスイッチ状態の間で操作されるように設置して、これらのクロック信号は、第２スイッチ素子のスイッチ状態と第３スイッチ素子のスイッチ状態が同じようになるように設定される。また、第２スイッチ素子と第３スイッチ素子との間の第１出力点（例えば節点Ｎ０５）から第２出力信号を出力するようにスイッチシリーズを配置させる。
【００１８】
フリップ・フロップ回路は、第１出力点に電気的に接続されるモジュールを更に有し、第２出力信号に応じて第３出力信号（例えば出力信号Ｑ）を提供する。上記モジュールは変換回路を含むことで、第３出力信号と第２出力信号を相補状態にさせる。
【００１９】
本発明の１例において、第１スイッチ素子はゲート端子を有するｐ型トランジスタを含み、第１出力信号を受信するのに用いられ、第２スイッチ素子はゲート端子を有するｐ型トランジスタを含み、第１クロック信号を受信するのに用いられ、第３スイッチ素子はゲート端子を有するｎ型トランジスタを含み、第２クロック信号を受信するのに用いられ、第４スイッチ素子はゲート端子を有するｎ型トランジスタを含み、第１出力信号を受信するのに用いられる。
【００２０】
本発明の１例において、伝送ゲートはｎ型トランジスタ（例えばｎ−ＭＯＳトランジスタＭ１）とｐ型トランジスタ（例えばｐ−ＭＯＳトランジスタＭ２）を有し、当該ｎ型トランジスタは、伝送ゲートの出力端（例えば節点Ｎ０１）に電気的に接続される第１ソース端子と、伝送ゲートの入力端に電気的に接続される第１ドレイン端子、および第１クロック信号を受信するための第１ゲート端子を有し、当該ｐ型トランジスタは、第１ドレイン端子に電気的に接続される第２ソース端子、第１ソース端子に電気的に接続される第２ドレイン端子、および第２クロック信号を受信するための第２ゲート端子を有する。
【００２１】
本発明の１例において、変換回路は、第１電圧レベル源（例えば第１電圧レベルＶＤＤ）に電気的に接続される第１ｐ型トランジスタ（例えばｐ−ＭＯＳトランジスタＭ７）と、第１ｐ型トランジスタと第２電圧レベル入力（例えば第２電圧レベルＧＮＤ）との間に介在され、且つ第１ｐ型トランジスタ及び第２電圧レベル入力とに電気的に接続される第１ｎ型トランジスタ（例えばｎ−ＭＯＳトランジスタＭ８）と、を含む。前記第１ｐ型トランジスタと第１ｎ型トランジスタは、いずれも第２出力信号を受信するための第１ゲート端子を有し、且つ、変換回路は、更に、第１ｐ型トランジスタと第１ｎ型トランジスタとの間に介在する第２出力点を含み、第３出力信号（例えば出力信号Ｑ）を出力するのに用いられる。
【００２２】
本発明の１例において、フリップ・フロップ回路は、また、第２出力点に電気的に接続される第２変換回路を有し、当該第２変換回路は、第３出力信号に応じて第４出力信号（相補出力信号ＱＢ）を出力し、且つ、第４出力信号と第３出力信号とを相補状態にさせる。第２変換回路は、第１電圧レベル源（例えば第１電圧レベルＶＤＤ）に電気的に接続される第２ｐ型トランジスタ（例えばトランジスタＭ９）、および第２ｐ型トランジスタと第２電圧レベル入力（例えば第２電圧レベルＧＮＤ）との間に介在され、且つ第２ｐ型トランジスタと第２電圧レベル入力とに接続される第２ｎ型トランジスタ（例えばトランジスタＭ１０）を含み、第２ｐ型トランジスタと第２ｎ型トランジスタは、いずれも第３出力信号を受信するための第２ゲート端子を有し、且つ、第２変換回路は、更に、第２ｐ型トランジスタと第２ｎ型トランジスタとの間に位置される第３出力点を含んで、第４出力信号（相補出力信号ＱＢ）を提供するのに用いられる。
【００２３】
本発明の１例において、フリップ・フロップ回路は、更に、第１クロック信号（例えばクロック信号ＣＬＫ）および第２クロック信号（例えば相補クロック信号ＣＫＢ）を受信するための第２伝送ゲート（伝送ゲート６０）を含み、第２伝送ゲートは、第１出力点（例えば節点Ｎ０５）に接続されて、第２出力信号を受信する第１ゲート端、および第２変換回路（例えば出力信号インバータ５０）の第３出力点に接続される第２ゲート端を有する。第２伝送ゲートは第３ｎ型トランジスタ（例えばｎ−ＭＯＳトランジスタＭ１１）と第３ｐ型トランジスタ（例えばｐ−ＭＯＳトランジスタＭ１２）とを含む。当該第３ｎ型トランジスタは、第２変換回路の第３出力点に電気的に接続されるソース端子、第１ゲート端に電気的に接続されるドレイン端子、および第１クロック信号を受信するように設置されたゲート端子を有し、当該第３ｐ型トランジスタは、第２伝送ゲートの第３ｎ型トランジスタのドレイン端子に電気的に接続されるソース端子、第２伝送ゲートの第３ｎ型トランジスタのソース端子に電気的に接続されるドレイン端子、および第２クロック信号を受信するように設置されたゲート端子を有する。
【００２４】
以上、本発明について一つ又は複数の実施例を挙げ説明したが、当業者であれば、本発明の範囲を逸脱しない限り、形式上または細部についての各種の変更、削除及び変化を加えることができる。
【符号の説明】
【００２５】
１０：クロックＤ型フリップ・フロップ回路
２０：伝送ゲート
３０：クロック制御インバータ
４０：出力信号インバータ
５０：出力信号インバータ
６０：伝送ゲート
ＣＫＢ：相補クロック信号
ＣＬＫ：クロック信号
Ｄ：入力信号
ＧＮＤ：第２電圧レベル源
Ｍ１：ｎ−ＭＯＳトランジスタ
Ｍ２：ｐ−ＭＯＳトランジスタ
Ｍ３：第１トランジスタ
Ｍ４：第２トランジスタ
Ｍ５：第３トランジスタ
Ｍ６：第４トランジスタ
Ｍ７：ｐ−ＭＯＳトランジスタ
Ｍ８：ｎ−ＭＯＳトランジスタ
Ｍ９：トランジスタ
Ｍ１０：トランジスタ
Ｍ１１：ｎ−ＭＯＳトランジスタ
Ｍ１２：ｐ−ＭＯＳトランジスタ
Ｎ０１：節点
Ｎ０３：節点
Ｎ０４：節点
Ｎ０５：節点
Ｑ：出力信号
ＱＢ：相補出力信号
ＶＤＤ：第１電圧レベル源
【図１】
2010161761.tif 000003
【図２】
2010161761.tif 000004
【図３】
2010161761.tif 000005
【図４】
2010161761.tif 000006
【図５】
2010161761.tif 000007
【図６】
2010161761.tif 000008