(57)【要約】【課題】微細なラインアンドスペースパターンを含むパターンを形成することのできる半導体装置の製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工材上に、第１の芯材、および前記第１の芯材下に位置し、前記第１の芯材よりも幅の大きい第２の芯材を形成する工程と、前記第１および第２の芯材の側面を覆うように被覆膜を形成する工程と、前記被覆膜を前記第１および第２の芯材の側面に位置する部分を残して除去し、側壁マスクに加工する工程と、前記側壁マスクをマスクとして前記第１および第２の芯材にエッチングを施し、前記第１の芯材、および前記第２の芯材の前記側壁マスクに上面を覆われていない部分を除去して、前記側壁マスク、および前記側壁マスクの直下に残った前記第２の芯材を含むエッチングマスクを形成する工程と、前記エッチングマスクをマスクとして前記被加工材にエッチングを施し、前記被加工材をパターン加工する工程と、を含む。【選択図】図１
2010003826.tif 000002
【特許請求の範囲】
【請求項１】
被加工材上に、第１の芯材、および前記第１の芯材下に位置し、前記第１の芯材よりも幅の大きい第２の芯材を形成する工程と、
前記第１および第２の芯材の側面を覆うように被覆膜を形成する工程と、
前記被覆膜を前記第１および第２の芯材の側面に位置する部分を残して除去し、側壁マスクに加工する工程と、
前記側壁マスクをマスクとして前記第１および第２の芯材にエッチングを施し、前記第１の芯材、および前記第２の芯材の前記側壁マスクに上面を覆われていない部分を除去して、前記側壁マスク、および前記側壁マスクの直下に残った前記第２の芯材を含むエッチングマスクを形成する工程と、
前記エッチングマスクをマスクとして前記被加工材にエッチングを施し、前記被加工材をパターン加工する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１および第２の芯材を形成する工程は、
前記被加工材上に、第１の層および第１の層下に位置する第２の層からなる犠牲層と、前記犠牲層上に位置する所定のパターンを有するレジストとを形成する工程と、
前記レジストをマスクとして前記第１および第２の層にエッチングを施し、前記第１および第２の層をそれぞれ前記第１および第２の芯材に加工する工程と、
前記第１の芯材へのスリミング処理、またはスリミング処理を施した前記レジストをマスクとして用いた前記第１の芯材へのエッチングにより、前記第１の芯材の幅を細める工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２の芯材を形成する工程は、
前記被加工材上に、第２の犠牲膜、第３の犠牲膜、第１の犠牲膜、および所定のパターンを有するレジストを積層する工程と、
前記レジストをマスクとして前記第１の犠牲膜にエッチングを施し、前記第１の犠牲膜を前記第１の芯材に加工する工程と、
前記第３の犠牲膜を前記第１の芯材の両側に傾斜を有するテーパー形状に加工する工程と、
前記レジストおよびテーパー形状の前記第３の犠牲膜をマスクとして前記第２の犠牲膜にエッチングを施し、前記第２の犠牲膜を前記第２の芯材に加工する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１および第２の芯材を形成する工程は、
前記第１および第２の芯材の形状に対応した立体的な凹凸パターンを有するテンプレートを用いて、前記第１および第２の芯材の材料膜を直接型押し成型して前記第１および第２の芯材を形成する工程、または前記材料膜上に形成したレジスト膜を型押し成型した後、エッチングにより前記レジスト膜の形状を前記材料膜に転写する工程、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記被加工材上に、上段から順に幅が大きくなるｍ段の芯材（ｍは正の整数）を配置ピッチＰで複数形成する工程と、
前記ｍ段の芯材の側面を覆うように被覆膜を形成する工程と、
前記被覆膜を前記ｍ段の芯材の側面に位置する部分を残して除去し、側壁マスクに加工する工程と、
前記側壁マスクをマスクとして前記ｍ段の芯材にエッチングを施し、前記ｍ段の芯材中の上から１段目の芯材、および上から２〜ｍ段目の芯材の前記側壁マスクに上面を覆われていない部分を除去して、前記側壁マスク、および前記側壁マスクの直下に残った前記上から２〜ｍ段目の芯材を含むエッチングマスクを形成する工程と、
前記エッチングマスクをマスクとして前記被加工材にエッチングを施し、前記被加工材をパターン加工する工程と、
を含み、
前記ｍ段の芯材は、上からｎ段目の芯材（ｎは１以上ｍ以下の整数）の幅が約（４ｎ―３）Ｐ／（４ｍ）となるように形成され、
前記側壁マスクは、その幅が約Ｐ／（４ｍ）となるように形成される、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い、リソグラフィの解像限界（限界露光線幅、限界露光ピッチ）未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターン（芯材）の側面に側壁パターンを形成し、その側壁パターンをマスクとして被加工膜のエッチングを行う方法が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１等に記載の従来の方法によれば、側壁パターンの形成後に、ウェット処理により側壁パターン間のダミーパターンを除去し、側壁パターンにより構成される微細なマスクを形成する。最近では、このような側壁パターンを利用したパターン形成方法に対し、さらなるパターン寸法、パターンピッチの微細化の向上が求められている。
【特許文献１】特開２００６−３０３０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、微細なラインアンドスペースパターンを含むパターンを形成することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、被加工材上に、第１の芯材、および前記第１の芯材下に位置し、前記第１の芯材よりも幅の大きい第２の芯材を形成する工程と、前記第１および第２の芯材の側面を覆うように被覆膜を形成する工程と、前記被覆膜を前記第１および第２の芯材の側面に位置する部分を残して除去し、側壁マスクに加工する工程と、前記側壁マスクをマスクとして前記第１および第２の芯材にエッチングを施し、前記第１の芯材、および前記第２の芯材の前記側壁マスクに上面を覆われていない部分を除去して、前記側壁マスク、および前記側壁マスクの直下に残った前記第２の芯材を含むエッチングマスクを形成する工程と、前記エッチングマスクをマスクとして前記被加工材にエッチングを施し、前記被加工材をパターン加工する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【０００６】
また、本発明の他の態様は、前記被加工材上に、上段から順に幅が大きくなるｍ段の芯材（ｍは正の整数）を配置ピッチＰで複数形成する工程と、前記ｍ段の芯材の側面を覆うように被覆膜を形成する工程と、前記被覆膜を前記ｍ段の芯材の側面に位置する部分を残して除去し、側壁マスクに加工する工程と、前記側壁マスクをマスクとして前記ｍ段の芯材にエッチングを施し、前記ｍ段の芯材中の上から１段目の芯材、および上から２〜ｍ段目の芯材の前記側壁マスクに上面を覆われていない部分を除去して、前記側壁マスク、および前記側壁マスクの直下に残った前記上から２〜ｍ段目の芯材を含むエッチングマスクを形成する工程と、前記エッチングマスクをマスクとして前記被加工材にエッチングを施し、前記被加工材をパターン加工する工程と、を含み、前記ｍ段の芯材は、上からｎ段目の芯材（ｎは１以上ｍ以下の整数）の幅が約（４ｎ―３）Ｐ／（４ｍ）となるように形成され、前記側壁マスクは、その幅が約Ｐ／（４ｍ）となるように形成される、ことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、微細なラインアンドスペースパターンを含むパターンを形成することのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔実施の形態の基本概念〕
図１（ａ）〜（ｄ）は、本発明の実施の形態の基本概念に係る半導体装置の製造工程を示す断面図である。
【０００９】
まず、図１（ａ）に示すように、被加工膜１上に芯材２ａ、２ｂを形成する。芯材２ａ、２ｂの断面はｍ段（ｍは正の整数）の段層からなり、各段層は上から１〜ｍ段目の芯材Ｃ１〜Ｃｍで構成されている。芯材Ｃ１〜Ｃｍの幅は下段のものほど大きくなる。なお、芯材Ｃ１〜Ｃｍは、個々の部材を積層したものであってもよいし、１つの材料から一体に形成されたものであってもよい。
【００１０】
次に、図１（ｂ）に示すように、１〜ｍ段目の芯材Ｃ１〜Ｃｍの側面にそれぞれ側壁マスク３を形成する側壁マスク３は、１〜ｍ段目の芯材Ｃ１〜Ｃｍの露出した上面および側面を覆うように被覆膜を形成した後、その被覆膜を１〜ｍ段目の芯材Ｃ１〜Ｃｍの側面に位置する部分を残して除去することにより形成される。
【００１１】
次に、図１（ｃ）に示すように、側壁マスク３をマスクとしてエッチングを行うことにより、１〜ｍ段目の芯材Ｃ１〜Ｃｍの上方を側壁マスク３に覆われていない部分を除去する。これにより、側壁マスク３および側壁マスク３の直下に残った２〜ｍ段目の芯材Ｃ２〜Ｃｍからなるエッチングマスク４が得られる。
【００１２】
次に、図１（ｄ）に示すように、エッチングマスク４をマスクとしてエッチングを行うことにより、被加工材１をパターン加工する。
【００１３】
上記の方法を用いて幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成する場合には、芯材２ａ、２ｂの配置ピッチ（１〜ｍ段目の芯材Ｃ１〜Ｃｍの各ピッチ）をＰ１、ｎ段目（ｎは１以上ｍ以下の整数）の芯材Ｃｎの幅をＷｎ、側壁マスク３の幅をＷｓとして、以下の式に示す関係を満たせばよい。
【数１】
2010003826.tif 000003
【００１４】
このとき、エッチングマスク４により被加工材１に形成されるパターンの幅および間隔はＷｓと等しく、そのパターンピッチＰ２は以下の式で表される。
【数２】
2010003826.tif 000004
【００１５】
〔第１の実施の形態〕
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００１６】
まず、図２Ａ（ａ）に示すように、例えば、図示しない半導体基板上に形成された被加工膜１上に、第２の犠牲膜１２、第１の犠牲膜１１、およびピッチＰ１のラインアンドスペースパターンを有するレジスト１３を積層する。なお、ピッチＰ１は一定でなくともよい。
【００１７】
レジスト１３は、リソグラフィとＲＩＥ（Reactive Ion Etching）等によりパターニングされる。レジスト１３のパターン幅は、後述する第２の芯材１５の幅Ｗ２とほぼ等しくなるため、第２の芯材１５の幅Ｗ２に合わせてレジスト１３のパターン幅を決定することができる。
【００１８】
ここで、被加工膜１は、例えば、ゲート材料膜や、加工対象上のハードマスクである。また、被加工膜１は、複数の層からなる膜でもよく、例えば、フラッシュメモリのスタックゲート構造を構成するコントロール電極膜、電極間絶縁膜、フローティングゲート電極膜であってもよい。さらに、半導体基板自体を加工対象（被加工材）としてもよい。
【００１９】
第１および第２の犠牲膜１１、１２の材料の組み合わせは、エッチング選択比の高いものから選択される。また、第１および第２の犠牲膜１１、１２の材料は、被加工材１の材料に対して高いエッチング選択比を有することが要される。例えば、被加工材１がＳｉＮからなる場合、第１の犠牲膜１１の材料としてＳｉＯ２等、第２の犠牲膜１２の材料としてＣ、ＳｉＣ、Ｗ、Ｔａ等、を用いることができる。また、被加工材１がＳｉＯ２からなる場合、第１の犠牲膜１１の材料としてＳｉＮ等、第２の犠牲膜１２の材料としてＣ、ＳｉＣ、Ｗ、Ｔａ等、を用いることができる。
【００２０】
以降に示す工程において、ＳｉＯ２からなる部材の加工処理または除去には、例えば、ＨＦ（フッ化水素酸）溶液またはＣＦ（フッ化炭素）系ガスが用いられる。また、ＳｉＮからなる部材の加工処理または除去には、例えば、リン酸溶液またはＣＦ系ガスが用いられる。また、Ｃからなる部材の加工処理または除去には、例えば、酸素ガスが用いられる。
【００２１】
次に、図２Ａ（ｂ）に示すように、レジスト１３をマスクとしてエッチングを行うことにより、レジスト１３のパターンを第１および第２の犠牲膜１１、１２に転写し、それぞれ芯材１４ａ、１４ｂに加工する。第１および第２の犠牲膜１１、１２のエッチングは、ＲＩＥ等により行われる。
【００２２】
次に、図２Ａ（ｃ）に示すように、芯材１４ａにウェット処理等によるスリミング処理を施し、幅を細める。ここで、スリミング処理後の芯材１４ａの幅をＷ１とする。なお、レジスト１３はスリミング処理の前または後に除去される。
【００２３】
次に、図２Ａ（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、芯材１４ａ、１４ｂの露出した上面および側面をコンフォーマルに覆うように被覆膜１５を形成する。
【００２４】
ここで、被覆膜１５の厚さは、後述する側壁マスク１６の幅Ｗｓとほぼ等しくなるため、側壁マスク１６の幅Ｗｓに合わせて被覆膜１５の厚さを決定することができる。また、被覆膜１５は、被加工材１、芯材１４ａ、１４ｂとのエッチング選択比を大きくとることのできる材料から形成される。例えば、被加工材１、芯材１４ａ、１４ｂがそれぞれＳｉＮ、ＳｉＯ２、Ｃからなる場合は、被覆膜１５の材料としてアモルファスＳｉを用いることができる。
【００２５】
次に、図２Ｂ（ｅ）に示すように、ＲＩＥ等により、被覆膜１５を芯材１４ａ、１４ｂの側面に位置する部分を残して除去し、側壁マスク１６に加工する。ここで、側壁マスク１６の幅をＷｓとする。
【００２６】
次に、図２Ｂ（ｆ）に示すように、ウェット処理等により芯材１４ａを選択的に除去する。
【００２７】
次に、図２Ｂ（ｇ）に示すように、側壁マスク１６をマスクとしてエッチングを行うことにより、芯材１４ｂの上面を側壁マスク１６に覆われていない部分を除去する。これにより、側壁マスク１６、および側壁マスク１６の直下に残った芯材１４ｂからなるエッチングマスク１７が得られる。芯材１４ｂのエッチングは、ＲＩＥ等により行われる。
【００２８】
次に、図２Ｂ（ｈ）に示すように、エッチングマスク１７をマスクとしてエッチングを行うことにより、被加工材１をパターン加工する。ここで、被加工材１に形成されるラインアンドスペースパターンのパターンピッチをＰ２とする。なお、被加工材１に形成されるラインアンドスペースパターンの幅および間隔は一定でなくともよく、この場合、パターンピッチＰ２も一定にならない。
【００２９】
被加工材１のエッチングは、ＲＩＥ等により行われる。なお、ラインアンドスペースパターンの端部のエッチングマスク１７が繋がっている領域は、リソグラフィとＲＩＥ等により、適宜パターンを分離すればよい。
【００３０】
次に、図２Ｂ（ｉ）に示すように、被加工材１上からエッチングマスク１７を除去する。エッチングマスク１７の除去は、ウェット処理、ＲＩＥ等により行われる。
【００３１】
（第１の実施の形態の効果）
第１の実施の形態によれば、従来の側壁マスクを用いるパターン形成方法と比較して、より微細なラインアンドスペースパターンを形成することができる。
【００３２】
また、上記の方法を用いて幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成する場合には、レジスト１３のパターンピッチＰ１は一定であり、パターンピッチＰ１、芯材１４ａの幅Ｗ１、芯材１４ｂの幅Ｗ２、側壁マスク１６の幅Ｗｓが以下の式で表される関係を満たせばよい。
【数３】
2010003826.tif 000005
【００３３】
ここで、数３のＷ１は、前述の式、数１のＷｎのｍに２、ｎに１を代入したものに等しい。また、数３のＷ２は、前述の式、数１のＷｎのｍに２、ｎに２を代入したものに等しい。また、数３のＷｓは、前述の式、数１のＷｓのｍに２を代入したものに等しい。
【００３４】
このとき、被加工材１に形成されるパターンの幅および間隔は、芯材１４ａの幅Ｗ１および側壁マスク１６の幅Ｗｓと等しく、そのパターンピッチＰ２は一定となり、以下の式で表される。
【数４】
2010003826.tif 000006
【００３５】
すなわち、レジスト１３のパターンピッチＰ１がリソグラフィの露光限界ピッチであった場合、本実施の形態により、露光限界ピッチの１／４のピッチのパターンを被加工材１に形成することができる。
【００３６】
ここで、数４のＰ２は、前述の式、数２のＰｎのｍに２を代入したものに等しい。
【００３７】
〔第２の実施の形態〕
本実施の形態は、犠牲膜の代わりにレジストにスリミング処理を施すことにより各芯材を所望する幅に形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００３８】
以下に一例として３段の芯材（３段の側壁マスク）を形成する場合について説明するが、実際には、加工精度を維持できる範囲で、２段以上の任意の段数の芯材を形成することができる。
【００３９】
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）〜（ｈ）、図３Ｃ（ｉ）〜（ｋ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００４０】
まず、図３Ａ（ａ）に示すように、例えば、図示しない半導体基板上に形成された被加工膜１上に犠牲膜２１ｃ、２１ｂ、２１ａ、およびピッチＰ１のラインアンドスペースパターンを有するレジスト２２を積層する。なお、ピッチＰ１は一定でなくともよい。また、犠牲膜２１ａと犠牲膜２１ｂの間、および犠牲膜２１ｂと犠牲膜２１ｃの間に、犠牲膜２１ａ、２１ｂ、２１ｃに対して高いエッチング選択比を有するエッチングストッパ膜を形成してもよい。
【００４１】
レジスト２２は、リソグラフィとＲＩＥ等によりパターニングされる。レジスト２２のパターン幅は、後述する芯材２３ｃの幅Ｗ３とほぼ等しくなるため、芯材２３ｃの幅Ｗ３に合わせてレジスト２２のパターン幅を決定することができる。
【００４２】
犠牲膜２１ａ、２１ｂ、２１ｃは、同一の材料からなる膜であってもよいし、それぞれ異なる材料からなる膜であってもよい。また、犠牲膜２１ａ、２１ｂ、２１ｃは、１つの材料から一体に形成されたものであってもよい。また、犠牲膜２１ａ、２１ｂ、２１ｃの材料は、被加工材１の材料に対して高いエッチング選択比を有することが要される。例えば、被加工材１がＳｉＯ２からなる場合、犠牲膜２１ａ、２１ｂ、２１ｃの材料として、ＳｉＮ、Ｃ、ＳｉＣ等の絶縁膜や、Ｗ、Ｔｉ、Ａｌ、Ｔａ等の金属、またはこれらの金属の窒化物、酸化物を用いることができる。
【００４３】
次に、図３Ａ（ｂ）に示すように、レジスト２２をマスクとしてエッチングを行うことにより、レジスト２２のパターンを犠牲膜２１ａ、２１ｂ、２１ｃに転写し、それぞれ芯材２３ａ、２３ｂ、２３ｃに加工する。犠牲膜２１ａ、２１ｂ、２１ｃのエッチングは、ＲＩＥ等により行われる。
【００４４】
次に、図３Ａ（ｃ）に示すように、レジスト２２にＣＤＥ（Chemical DryEtching）等によるスリミング処理を施し、幅を細める。ここで、スリミング処理後のレジスト２２の幅は、最終的な芯材２３ｂの幅Ｗ２とほぼ等しくなるため、芯材２３ｂの幅Ｗ２に合わせてスリミング処理後のレジスト２２のパターン幅を決定することができる。
【００４５】
次に、図３Ａ（ｄ）に示すように、幅を細めたレジスト２２をマスクとしてエッチングを行うことにより、芯材２３ａの幅を細める。芯材２３ａのエッチングは、ＲＩＥ等により行われる。このとき、芯材２３ａと芯材２３ｂの間にエッチングストッパ膜が形成されていない場合は、エッチング時間の制御等により、芯材２３ｂにまでエッチングが進行しないようにすることが好ましい。
【００４６】
次に、図３Ｂ（ｅ）に示すように、再度レジスト２２にＣＤＥ等によるスリミング処理を施し、更に幅を細める。ここで、スリミング処理後のレジスト２２の幅は、最終的な芯材２３ａの幅Ｗ１とほぼ等しくなるため、芯材２３ａの幅Ｗ１に合わせてスリミング処理後のレジスト２２のパターン幅を決定することができる。
【００４７】
次に、図３Ｂ（ｆ）に示すように、再度幅を細めたレジスト２２をマスクとしてエッチングを行うことにより、芯材２３ａ、２３ｂの幅を細める。このとき、芯材２３ａ、２３ｂの上面の露出した部分がエッチングされ、芯材２３ａにはレジスト２２のパターン、芯材２３ｂには図３Ｂ（ｅ）に示した時点における芯材２３ａのパターンが転写される。芯材２３ａ、２３ｂのエッチングは、ＲＩＥ等により行われる。このとき、芯材２３ａと芯材２３ｂの間、および芯材２３ｂと芯材２３ｃの間にエッチングストッパ膜が形成されていない場合は、エッチング時間の制御等により、芯材２３ｂの芯材２３ａに上面を覆われた部分および芯材２３ｃにまでエッチングが進行しないようにすることが好ましい。
【００４８】
次に、図３Ｂ（ｇ）に示すように、レジスト２２を除去した後、ＣＶＤ等により、芯材２３ａ、２３ｂ、２３ｃの露出した上面および側面をコンフォーマルに覆うように被覆膜２４を形成する。ここで、被覆膜２４の厚さは、後述する側壁マスク１６の幅Ｗｓとほぼ等しくなる。
【００４９】
次に、図３Ｂ（ｈ）に示すように、ＲＩＥ等により、被覆膜２４を芯材２３ａ、２３ｂ、２３ｃの側面に位置する部分を残して除去し、側壁マスク２５に加工する。ここで、側壁マスク２５の幅をＷｓとする。
【００５０】
次に、図３Ｃ（ｉ）に示すように、側壁マスク２５をマスクとしてエッチングを行うことにより、芯材２３ａ、および芯材２３ｂ、２３ｃの上方を側壁マスク２５に覆われていない部分を除去する。これにより、側壁マスク２５、および側壁マスク２５の直下に残った芯材２３ｂ、２３ｃからなるエッチングマスク２６が得られる。芯材２３ａ、２３ｂ、２３ｃのエッチングは、ＲＩＥ等により行われる。
【００５１】
次に、図３Ｃ（ｊ）に示すように、エッチングマスク２６をマスクとしてエッチングを行うことにより、被加工材１をパターン加工する。ここで、被加工材１に形成されるラインアンドスペースパターンのパターンピッチをＰ２とする。なお、被加工材１に形成されるラインアンドスペースパターンの幅および間隔は一定でなくともよく、この場合、パターンピッチＰ２も一定にならない。被加工材１のエッチングは、ＲＩＥ等により行われる。
【００５２】
次に、図３Ｃ（ｋ）に示すように、被加工材１上からエッチングマスク２６を除去する。エッチングマスク２６の除去は、ウェット処理、ＲＩＥ等により行われる。
【００５３】
（第２の実施の形態の効果）
第２の実施の形態によれば、第１の実施の形態と同様に、従来の側壁マスクを用いるパターン形成方法と比較して、より微細なラインアンドスペースパターンを形成することができる。
【００５４】
また、上記の方法を用いて幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成する場合には、レジスト２２のパターンピッチＰ１は一定であり、パターンピッチＰ１、芯材２３ａの幅Ｗ１、芯材２３ｂの幅Ｗ２、芯材２３ｃの幅Ｗ３、側壁マスク２５の幅Ｗｓが以下の式で表される関係を満たせばよい。
【数５】
2010003826.tif 000007
【００５５】
ここで、数５のＷ１は、前述の式、数１のＷｎのｍに３、ｎに１を代入したものに等しい。また、数３のＷ２は、前述の式、数１のＷｎのｍに３、ｎに２を代入したものに等しい。また、数３のＷ３は、前述の式、数１のＷｎのｍに３、ｎに３を代入したものに等しい。また、数５のＷｓは、前述の式、数１のＷｓのｍに３を代入したものに等しい。
【００５６】
このとき、被加工材１に形成されるパターンの幅および間隔はＷｓと等しく、そのパターンピッチＰ２は一定となり、以下の式で表される。
【数６】
2010003826.tif 000008
【００５７】
すなわち、レジスト２２のパターンピッチＰ１がリソグラフィの露光限界ピッチであった場合、本実施の形態により、露光限界ピッチの１／６のピッチのパターンを被加工材１に形成することができる。
【００５８】
ここで、数６のＰ２は、前述の式、数２のＰｎのｍに３を代入したものに等しい。
【００５９】
なお、本実施の形態は、４層以上の犠牲膜を用いて、４段以上の芯材を形成してもよい。その場合、芯材の段数をｍ（ｍは正の整数）とすれば、幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成するためには、レジスト２２のパターンピッチ（上から１〜ｍ段目の芯材の各ピッチ）をＰ１、上からｎ段目（ｎは１以上ｍ以下の整数）の芯材の幅をＷｎ、側壁マスク２５の幅をＷｓとして、前述の式、数１に示す関係を満たせばよい。その結果、前述の式、数２に示したピッチＰ２のパターンが被加工材１に形成される。
【００６０】
この場合、図３Ａ（ａ）に示した工程においてリソグラフィとＲＩＥ等によりパターニングされたレジスト２２のパターン幅は、上からｍ段目（最下段）の芯材の幅Ｗｍにほぼ等しくなる。また、図３Ａ（ｃ）に示した工程においてスリミング処理により細められたレジスト２２のパターン幅は、上からｍ−１段目（下から２段目）の芯材の幅Ｗｍ−１にほぼ等しくなる。また、図３Ｂ（ｅ）に示した工程においてスリミング処理により細められたレジスト２２のパターン幅は、上からｍ−２段目（下から３段目）の芯材の幅Ｗｍ−２にほぼ等しくなる。以降、同様に、レジスト２２のパターン幅が最上段の芯材の幅Ｗ１と等しくなるまで、レジスト２２のスリミング処理と、スリミング処理を施したレジスト２２をマスクとした下層の芯材のエッチングを繰り返す。レジスト２２のスリミング処理は、総数でｍ−１回となる。
【００６１】
〔第３の実施の形態〕
本実施の形態は、スリミング処理の代わりにナノインプリント技術等の型押し成型技術による立体的な凹凸パターンの転写をレジストに施すことにより、各芯材を所望する幅に形成する点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略または簡略化する。
【００６２】
以下に一例として３段の芯材（３段の側壁マスク）を形成する場合について説明するが、実際には、加工精度を維持できる範囲で、２段以上の任意の段数の芯材を形成することができる。
【００６３】
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００６４】
まず、図４Ａ（ａ）に示すように、例えば、図示しない半導体基板上に形成された被加工膜１上に犠牲膜３１ｃ、３１ｂ、３１ａ、およびレジスト３２を積層する。
【００６５】
犠牲膜３１ａ、３１ｂ、３１ｃは、第２の実施の形態に係る犠牲膜３１ａ、２１ｂ、２１ｃと同様の材料を用いて形成することができる。
【００６６】
次に、図４Ａ（ｂ）に示すように、テンプレート３３を用いた型押し成型技術により、レジスト３２に凹凸パターンを転写する。テンプレート３３は、後述する芯材３４ａ、３４ｂ、３４ｃの最終的な形状に対応する立体的な凹凸パターンを有し、これをレジスト３２に押し当てることで凹凸パターンを転写する。ここで、凹凸パターンは、芯材３４ａ、３４ｂ、３４ｃの最終的な幅であるＷ１、Ｗ２、Ｗ３と同じ幅の層を有する。ここで、凹凸パターンの各層のピッチをＰ１とする。なお、ピッチＰ１は一定でなくともよい。
【００６７】
なお、型押し成型技術として、熱可塑性樹脂をレジスト３２として用いて、ガラス転移温度以上まで加熱することで軟化させた後、テンプレート３３を押し当てる熱ナノインプリント技術、光硬化樹脂をレジスト３２として用いて、テンプレート３３を押し当てた後、紫外線を照射することでレジスト３２を硬化させる光ナノインプリント技術等のナノインプリント技術を用いることができる。
【００６８】
次に、ＲＩＥ等のエッチングによりレジスト３２の上面を削る。図４Ａ（ｃ）は、レジスト３２の最下段の層が除去されて、犠牲膜３１ａの上面がの一部が露出した時点の様子を示す。この時点において、レジスト３２は、３段の段層からなる形状を有する。ここで、レジスト３２の各段層を上から層３２ａ、３２ｂ、３２ｃとする。層３２ａ、３２ｂ、３２ｃは、それぞれＷ１、Ｗ２、Ｗ３の幅を有する。
【００６９】
図４Ｂ（ｄ）は、さらにエッチングを続けて、レジスト３２の層３２ａがほぼ完全に除去された時点の様子を示す。このとき、レジスト３２の層３２ａ、３２ｂ、３２ｃ、および犠牲膜３１ａの上面の露出した部分がエッチングされ、層３２ｂには図４Ａ（ｃ）に示した時点における層３２ａのパターン、層３２ｃには図４Ａ（ｃ）に示した時点における層３２ｂのパターン、犠牲膜３１ａには図４Ａ（ｃ）に示した時点における層３２ｃのパターンが、それぞれ転写される。これにより、犠牲膜３１ａは芯材３４ａに加工される。
【００７０】
なお、この工程において、レジスト３２の層３２ａが除去される時点と、犠牲層３１ａの一部が除去されて犠牲層３１ｂの一部が露出する時点とは、ほぼ同一であることが好ましい。この場合、犠牲層３１ａの材料とレジスト３２の材料のエッチング選択比に応じて、犠牲層３１ａと層３２ａの厚さを設定することが求められる。また、犠牲層３１ｂと層３２ｂの厚さの関係、および犠牲層３１ｃと層３２ｃの厚さの関係も、犠牲層３１ａと層３２ａの厚さの関係と同様である。また、犠牲膜３１ａ、３１ｂ、３１ｃの各膜の厚さは同一であることが好ましく、この場合、層３２ａ、３２ｂ、３２ｃの各層の厚さも同一とすることが好ましい。
【００７１】
図４Ｂ（ｅ）は、さらにエッチングを続けて、レジスト３２の層３２ｂがほぼ完全に除去された時点の様子を示す。このとき、レジスト３２の層３２ｂ、３２ｃ、芯材３４ａ、および犠牲膜３１ｂの上面の露出した部分がエッチングされ、層３２ｃには図４Ｂ（ｄ）に示した時点における層３２ｂのパターン、芯材３４ａには図４Ｂ（ｄ）に示した時点における層３２ｃのパターン、犠牲膜３１ｂには図４Ｂ（ｄ）に示した時点における芯材３４ａのパターンが、それぞれ転写される。これにより、犠牲膜３１ｂは芯材３４ｂに加工される。
【００７２】
図４Ｂ（ｆ）は、さらにエッチングを続けて、レジスト３２がほぼ完全に除去された時点の様子を示す。このとき、レジスト３２の層３２ｃ、芯材３４ａ、３４ｂ、および犠牲膜３１ｃの上面の露出した部分がエッチングされ、芯材３４ａには図４Ｂ（ｅ）に示した時点における層３２ｃのパターン、芯材３４ｂには図４Ｂ（ｅ）に示した時点における芯材３４ａのパターン、犠牲膜３１ｃには図４Ｂ（ｅ）に示した時点における芯材３４ｂのパターンが、それぞれ転写される。これにより、犠牲膜３１ｃは芯材３４ｃに加工される。このときの芯材３４ａ、３４ｂ、３４ｃの幅を、それぞれＷ１、Ｗ２、Ｗ３とする。
【００７３】
その後、図３Ｂ（ｇ）に示した被覆膜２４を形成する工程以降の工程を第２の実施の形態と同様に行う。
【００７４】
（第３の実施の形態の効果）
本実施の形態によれば、ナノインプリント技術等の型押し成型技術を用いることにより、レジスト、犠牲膜等にスリミング処理を施すことなく芯材３４ａ、３４ｂ、３４ｃを所望の形状に形成することができる。また、第２の実施の形態と同様の効果を得ることができる。
【００７５】
なお、レジスト３２を用いずに、型押し成型技術による凹凸パターンの転写を犠牲膜３１ａ、３１ｂ、３１ｃに直接行ってもよい。ただし、この場合には、犠牲膜３１ａ、３１ｂ、３１ｃの材料をナノインプリント技術により凹凸パターンを転写することのできる材料から選択する必要があり、側壁マスクの材料とのエッチング選択比を大きくとることや、エッチングの加工精度を維持することが困難になるおそれがある。
【００７６】
また、本実施の形態は、テンプレート３３の凹凸パターンの段数を増やして、４段以上の芯材を形成してもよい。その場合、芯材の段数をｍ（ｍは正の整数）とすれば、幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成するためには、テンプレート３３によりレジスト３２に転写された凹凸パターンの各層のピッチ（上から１〜ｍ段目の芯材の各ピッチ）をＰ１、上からｎ段目（ｎは１以上ｍ以下の整数）の芯材の幅をＷｎ、側壁マスクの幅をＷｓとして、前述の式、数１に示す関係を満たせばよい。その結果、前述の式、数２に示したピッチＰ２のパターンが被加工材１に形成される。
【００７７】
〔第４の実施の形態〕
本実施の形態は、レジストにスリミング処理を施す代わりに、犠牲膜の膜間にテーパー形状の寸法調整用膜を形成することにより、各芯材を所望する幅に形成する点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略または簡略化する。
【００７８】
以下に一例として３段の芯材（３段の側壁マスク）を形成する場合について説明するが、実際には、加工精度を維持できる範囲で、２段以上の任意の段数の芯材を形成することができる。
【００７９】
図５Ａ（ａ）〜（ｄ）、図５Ｂ（ｅ）〜（ｈ）、図５Ｃ（ｉ）〜（ｋ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００８０】
まず、図５Ａ（ａ）に示すように、例えば、図示しない半導体基板上に形成された被加工膜１上に、第１の犠牲膜４１ｃ、第２の犠牲膜４２ｂ、第１の犠牲膜４１ｂ、第２の犠牲膜４２ａ、第１の犠牲膜４１ａ、およびピッチＰ１のラインアンドスペースパターンを有するレジスト４２を積層する。なお、ピッチＰ１は一定でなくともよい。
【００８１】
レジスト４２は、リソグラフィとＲＩＥ等によりパターニングされる。レジスト４２のパターン幅は、後述する芯材４３ａの幅Ｗ１とほぼ等しくなるため、芯材４３ａの幅Ｗ１に合わせてレジスト４２のパターン幅を決定することができる。
【００８２】
第１の犠牲膜４１ａ、４１ｂ、４１ｃは、同一の材料からなる膜であってもよいし、それぞれ異なる材料からなる膜であってもよい。また、第２の犠牲膜４２ａ、４２ｂは、同一の材料からなる膜であってもよいし、それぞれ異なる材料からなる膜であってもよい。ただし、第１の犠牲膜４１ａ、４１ｂ、４１ｃの材料と第２の犠牲膜４２ａ、４２ｂの材料とは、高いエッチング選択比を有することが要される。また、第１の犠牲膜４１ａ、４１ｂ、４１ｃの材料は、被加工材１の材料に対して高いエッチング選択比を有することが要される。例えば、被加工材１がＳｉＯ２からなる場合、第１の犠牲膜４１ａ、４１ｂ、４１ｃの材料として、ＳｉＮ、Ｃ、ＳｉＣ等の絶縁膜や、Ｗ、Ｔｉ、Ａｌ、Ｔａ等の金属、またはこれらの金属の窒化物、酸化物を用いることができる。第２の犠牲膜４２ａ、４２ｂの材料は、第１の犠牲膜４１ａ、４１ｂ、４１ｃの材料と同じ候補の中から、第１の犠牲膜４１ａ、４１ｂ、４１ｃの材料に対して高いエッチング選択比を有する材料を選ぶことができる。また、第２の犠牲膜４２ａ、４２ｂの材料は、被加工材１の材料に対して高いエッチング選択比を有さなくてもよいため、被加工材１の材料と同じものを用いてもよい。
【００８３】
次に、図５Ａ（ｂ）に示すように、レジスト４２をマスクとしてエッチングを行うことにより、レジスト４２のパターンを第１の犠牲膜４１ａに転写し、芯材４３ａに加工する。第１の犠牲膜４１ａのエッチングは、ＲＩＥ等により行われる。
【００８４】
次に、図５Ａ（ｃ）に示すように、第２の犠牲膜４２ａをテーパー形状の寸法調整用膜４４ａに加工する。寸法調整用膜４４ａの幅（下面の幅）は、後述する芯材４３ｂの幅Ｗ２とほぼ等しくなるため、芯材４３ｂの幅Ｗ２に合わせて寸法調整用膜４４ａの幅を決定することができる。第２の犠牲膜４２ａの寸法調整用膜４４ａへの加工は、例えば、ＲＩＥ等によるエッチング時に反応生成物の堆積量が多い条件にて加工することにより行われる。
【００８５】
次に、図５Ａ（ｄ）に示すように、レジスト４２および寸法調整用膜４４ａをマスクとしてエッチングを行うことにより、寸法調整用膜４４ａのパターンを第１の犠牲膜４１ｂに転写し、芯材４３ｂに加工する。第１の犠牲膜４１ｂのエッチングは、ＲＩＥ等により行われる。
【００８６】
次に、図５Ｂ（ｅ）に示すように、第２の犠牲膜４２ｂをテーパー形状の寸法調整用膜４４ｂに加工する。寸法調整用膜４４ｂの幅（下面の幅）は、後述する芯材４３ｃの幅Ｗ３とほぼ等しくなるため、芯材４３ｃの幅Ｗ３に合わせて寸法調整用膜４４ａの幅を決定することができる。第２の犠牲膜４２ａの寸法調整用膜４４ｂへの加工は、寸法調整用膜４４ａと同様の方法により行われる。なお、この工程において、寸法調整用膜４４ａの露出部分が削れてもよい。
【００８７】
次に、図５Ｂ（ｆ）に示すように、レジスト４２、寸法調整用膜４４ａ、４４ｂをマスクとしてエッチングを行うことにより、寸法調整用膜４４ｂのパターンを第１の犠牲膜４１ｃに転写し、芯材４３ｃに加工する。第１の犠牲膜４１ｃのエッチングは、ＲＩＥ等により行われる。
【００８８】
次に、図５Ｂ（ｇ）に示すように、レジスト４２を除去した後、ＣＶＤ等により、芯材４３ａ、４３ｂ、４３ｃの側面および寸法調整用膜４４ａ、４４ｂの傾斜面をコンフォーマルに覆うように被覆膜４５を形成する。ここで、被覆膜４５の厚さは、後述する側壁マスク４６の幅Ｗｓとほぼ等しくなる。
【００８９】
次に、図５Ｂ（ｈ）に示すように、ＲＩＥ等により、被覆膜４５を芯材４３ａ、４３ｂ、４３ｃの側面に位置する部分を残して除去し、側壁マスク４６に加工する。ここで、側壁マスク４６の幅をＷｓとする。
【００９０】
次に、図５Ｃ（ｉ）に示すように、側壁マスク４６をマスクとしてエッチングを行うことにより、芯材４３ａ、および芯材４３ｂ、４３ｃ、寸法調整用膜４４ａ、４４ｂの上方を側壁マスク４６に覆われていない部分を除去する。これにより、側壁マスク４６、および側壁マスク４６の直下に残った芯材４３ｂ、４３ｃ、寸法調整用膜４４ａ、４４ｂからなるエッチングマスク４７が得られる。芯材４３ａ、４３ｂ、４３ｃ、および寸法調整用膜４４ａ、４４ｂのエッチングは、ＲＩＥ等により行われる。
【００９１】
次に、図５Ｃ（ｊ）に示すように、エッチングマスク４７をマスクとしてエッチングを行うことにより、被加工材１をパターン加工する。ここで、被加工材１に形成されるラインアンドスペースパターンのパターンピッチをＰ２とする。なお、被加工材１に形成されるラインアンドスペースパターンの幅および間隔は一定でなくともよく、この場合、パターンピッチＰ２も一定にならない。被加工材１のエッチングは、ＲＩＥ等により行われる。
【００９２】
次に、図５Ｃ（ｋ）に示すように、被加工材１上からエッチングマスク４７を除去する。エッチングマスク４７の除去は、ウェット処理、ＲＩＥ等により行われる。
【００９３】
（第４の実施の形態の効果）
第４の実施の形態によれば、上記各実施の形態と同様に、従来の側壁マスクを用いるパターン形成方法と比較して、より微細なラインアンドスペースパターンを形成することができる。
【００９４】
また、上記の方法を用いて幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成する場合には、レジスト４２のパターンピッチＰ１は一定であり、パターンピッチＰ１、芯材４３ａの幅Ｗ１、芯材４３ｂの幅Ｗ２、芯材４３ｃの幅Ｗ３、側壁マスク４６の幅Ｗｓが以下の式で表される関係を満たせばよい。
【数７】
2010003826.tif 000009
【００９５】
ここで、数７のＷ１は、前述の式、数１のＷｎのｍに３、ｎに１を代入したものに等しい。また、数７のＷ２は、前述の式、数１のＷｎのｍに３、ｎに２を代入したものに等しい。また、数７のＷ３は、前述の式、数１のＷｎのｍに３、ｎに３を代入したものに等しい。また、数７のＷｓは、前述の式、数１のＷｓのｍに３を代入したものに等しい。
【００９６】
このとき、被加工材１に形成されるパターンの幅および間隔はＷｓと等しく、そのパターンピッチＰ２は一定となり、以下の式で表される。
【数８】
2010003826.tif 000010
【００９７】
すなわち、レジスト４２のパターンピッチＰ１がリソグラフィの露光限界ピッチであった場合、本実施の形態により、露光限界ピッチの１／６のピッチのパターンを被加工材１に形成することができる。
【００９８】
ここで、数８のＰ２は、前述の式、数２のＰｎのｍに３を代入したものに等しい。
【００９９】
なお、本実施の形態は、４層以上の第１の犠牲膜を用いて、４段以上の芯材を形成してもよい。その場合、芯材の段数をｍ（ｍは正の整数）とすれば、幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成するためには、レジスト４２のパターンピッチＰ１（上から１〜ｍ段目の芯材の各ピッチ）をＰ１、上からｎ段目（ｎは１以上ｍ以下の整数）の芯材の幅をＷｎ、側壁マスク４６の幅をＷｓとして、前述の式、数１に示す関係を満たせばよい。その結果、前述の式、数２に示したピッチＰ２のパターンが被加工材１に形成される。
【０１００】
この場合、図３Ａ（ａ）に示した工程においてリソグラフィとＲＩＥ等によりパターニングされたレジスト４２のパターン幅は、１段目の芯材の幅Ｗ１にほぼ等しくなる。また、上からｎ段目の寸法調整用膜の幅は、その直下に形成される上からｎ＋１段目の芯材の幅と等しく、寸法調整用膜は、上からｍ−１段目まで形成される。
【０１０１】
〔第５の実施の形態〕
本実施の形態は、第１の実施の形態に第４の実施の形態を組み合わせたものに相当し、第２の犠牲層を複数層形成し、３段以上の芯材を形成する点において、第１の実施の形態と異なる。なお、第１および第２の実施の形態と同様の点については、説明を省略または簡略化する。
【０１０２】
以下に一例として３段の芯材（３段の側壁マスク）を形成する場合について説明するが、実際には、加工精度を維持できる範囲で、２段以上の任意の段数の芯材を形成することができる。
【０１０３】
図６Ａ（ａ）〜（ｄ）、図６Ｂ（ｅ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図である。
【０１０４】
まず、図６Ａ（ａ）に示すように、例えば、図示しない半導体基板上に形成された被加工膜１上に、第２の犠牲膜５２ｂ、５２ａ、第１の犠牲膜５１、およびピッチＰ１のラインアンドスペースパターンを有するレジスト５３を積層する。なお、ピッチＰ１は一定でなくともよい。また、第２の犠牲膜５２ａと第２の犠牲膜５２ｂの間に、第２の犠牲膜５２ａ、５２ｂに対して高いエッチング選択比を有するエッチングストッパ膜を形成してもよい。
【０１０５】
レジスト５３は、リソグラフィとＲＩＥ等によりパターニングされる。レジスト５３のパターン幅は、後述する第３の芯材５４ｃの幅Ｗ３とほぼ等しくなるため、第３の芯材５４ｃの幅Ｗ３に合わせてレジスト５３のパターン幅を決定することができる。
【０１０６】
第１の犠牲膜５１および第２の犠牲膜５２ａ、５２ｂの材料の組み合わせは、エッチング選択比の高いものから選択される。第１の犠牲膜５１および第２の犠牲膜５２ａ、５２ｂは、第１の実施の形態における第１の犠牲膜１１および第２の犠牲膜１２の材料と同様の材料を用いて形成することができる。
【０１０７】
また、第２の犠牲膜５２ａ、５２ｂは、同一の材料からなる膜であってもよいし、それぞれ異なる材料からなる膜であってもよい。また、第２の犠牲膜５２ａ、５２ｂは、１つの材料から一体に形成されたものであってもよい。また、第１の犠牲膜５１および第２の犠牲膜５２ａ、５２ｂの材料は、被加工材１の材料に対して高いエッチング選択比を有することが要される。
【０１０８】
次に、図６Ａ（ｂ）に示すように、レジスト５３をマスクとしてエッチングを行うことにより、レジスト５３のパターンを第１の犠牲膜５１および第２の犠牲膜５２ａ、５２ｂに転写し、それぞれ芯材５４ａ、５４ｂ、５４ｃに加工する。第１の犠牲膜５１および第２の犠牲膜５２ａ、５２ｂのエッチングは、ＲＩＥ等により行われる。
【０１０９】
次に、図６Ａ（ｃ）に示すように、芯材５４ａにウェット処理等によるスリミング処理を施し、幅を細める。スリミング処理後の芯材５４ａの幅は、後述する芯材５４ｂの幅Ｗ２とほぼ等しくなるため、芯材５４ｂの幅Ｗ２に合わせてスリミング処理後の芯材５４ａの幅を決定することができる。なお、レジスト５３はスリミング処理の前または後に除去される。
【０１１０】
次に、図６Ａ（ｄ）に示すように、芯材５４ａをマスクとしてエッチングを行うことにより、芯材５４ａのパターンを芯材５４ｂに転写する。芯材５４ｂのエッチングは、ＲＩＥ等により行われる。このとき、芯材５４ｂと芯材５４ｃの間にエッチングストッパ膜が形成されていない場合は、エッチング時間の制御等により、芯材５４ｃにまでエッチングが進行しないようにすることが好ましい。
【０１１１】
次に、図６Ｂ（ｅ）に示すように、再度芯材５４ａにウェット処理等によるスリミング処理を施し、更に幅を細める。ここで、スリミング処理後の芯材１４ａの幅をＷ１とする。
【０１１２】
その後、図２Ａ（ｄ）に示した被覆膜１５を形成する工程以降の工程を第１の実施の形態と同様に行う。
【０１１３】
（第５の実施の形態の効果）
第５の実施の形態によれば、芯材の段数を増やすことにより、第１の実施の形態と比較して、より微細なラインアンドスペースパターンを形成することができる。
【０１１４】
また、上記の方法を用いて幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成する場合には、レジスト５３のパターンピッチＰ１は一定であり、パターンピッチＰ１、芯材５４ａの幅Ｗ１、芯材５４ｂの幅Ｗ２、芯材５４ｃの幅Ｗ３、側壁マスク１６の幅Ｗｓが以下の式で表される関係を満たせばよい。
【数９】
2010003826.tif 000011
【０１１５】
ここで、数９のＷ１は、前述の式、数１のＷｎのｍに３、ｎに１を代入したものに等しい。また、数９のＷ２は、前述の式、数１のＷｎのｍに３、ｎに２を代入したものに等しい。また、数９のＷ３は、前述の式、数１のＷｎのｍに３、ｎに３を代入したものに等しい。また、数９のＷｓは、前述の式、数１のＷｓのｍに３を代入したものに等しい。
【０１１６】
このとき、被加工材１に形成されるパターンの幅および間隔はＷｓと等しく、そのパターンピッチＰ２は一定となり、以下の式で表される。
【数１０】
2010003826.tif 000012
【０１１７】
すなわち、レジスト５３のパターンピッチＰ１がリソグラフィの露光限界ピッチであった場合、本実施の形態により、露光限界ピッチの１／６のピッチのパターンを被加工材１に形成することができる。
【０１１８】
ここで、数１０のＰ２は、前述の式、数２のＰｎのｍに３を代入したものに等しい。
【０１１９】
なお、本実施の形態は、４層以上の犠牲膜を用いて、４段以上の芯材を形成してもよい。その場合、芯材の段数をｍ（ｍは正の整数）とすれば、幅および間隔の等しいラインアンドスペースパターンを被加工材１に形成するためには、レジスト５３のパターンピッチ（上から１〜ｍ段目の芯材の各ピッチ）をＰ１、上からｎ段目（ｎは１以上ｍ以下の整数）の芯材の幅をＷｎ、側壁マスク２５の幅をＷｓとして、前述の式、数１に示す関係を満たせばよい。その結果、前述の式、数２に示したピッチＰ２のパターンが被加工材１に形成される。
【０１２０】
この場合、図６Ａ（ａ）に示した工程においてリソグラフィとＲＩＥ等によりパターニングされたレジスト５３のパターン幅は、上からｍ段目（最下段）の芯材の幅Ｗｍにほぼ等しくなる。また、図６Ａ（ｃ）に示した工程においてスリミング処理により細められた芯材５４ａのパターン幅は、上からｍ−１段目（下から２段目）の芯材の幅Ｗｍ−１にほぼ等しくなる。また、図６Ｂ（ｅ）に示した工程においてスリミング処理により細められた芯材５４ａのパターン幅は、上からｍ−２段目（下から３段目）の芯材の幅Ｗｍ−２にほぼ等しくなる。以降、同様に、芯材５４ａのパターン幅が最上段の芯材の幅Ｗ１と等しくなるまで、芯材５４ａのスリミング処理と、スリミング処理を施した芯材５４ａをマスクとした下層の芯材のエッチングを繰り返す。芯材５４ａのスリミング処理は、総数でｍ−１回となる。
【０１２１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１２２】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【０１２３】
【図１】（ａ）〜（ｄ）は、本発明の実施の形態の基本概念に係る半導体装置の製造工程を示す断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｅ）〜（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｃ】（ｉ）〜（ｋ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５Ａ】（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５Ｂ】（ｅ）〜（ｈ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５Ｃ】（ｉ）〜（ｋ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ａ】（ａ）〜（ｄ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｅ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【０１２４】
１  被加工膜。  ２ａ、２ｂ、１４ａ、１４ｂ、２３ａ、２３ｂ、２３ｃ、３４ａ、３４ｂ、３４ｃ、４３ａ、４３ｂ、４３ｃ、５４ａ、５４ｂ、５４ｃ  芯材。  ３、１６、２５、４６  側壁マスク。  ４、１７、２６、４７  エッチングマスク。  １１、４１ａ、４１ｂ、４１ｃ、５１  第１の犠牲膜。  １２、４２ａ、４２ｂ、５２ａ、５２ｂ  第２の犠牲膜。  ２１ａ、２１ｂ、２１ｃ、３１ａ、３１ｂ、３１ｃ  犠牲膜。  １３、２２、３２、４２、５３  レジスト。  １５、２４、４５  被覆膜。  ３３  テンプレート。  ４４ａ、４４ｂ  寸法調整用膜。
【図１】
2010003826.tif 000013
【図２Ａ】
2010003826.tif 000014
【図２Ｂ】
2010003826.tif 000015
【図３Ａ】
2010003826.tif 000016
【図３Ｂ】
2010003826.tif 000017
【図３Ｃ】
2010003826.tif 000018
【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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