(57)【要約】【課題】既存のＣＭＯＳ回路を含んでその高速化が簡単にできる半導体集積回路装置及び高速化方法を提供する。【解決手段】半導体集積回路装置に設けられた複数の信号伝達経路は、複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる。複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成される。【選択図】図５
2010098325.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と、上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備え、
上記複数の信号伝達経路は、
上記複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、
上記複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第２信号伝達経路を含み、
上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは、置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであり、
既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生せず、
上記複数の信号伝達経路は共通の半導体チップ上に一体的に形成され、
上記フリップフロップ回路および上記論理ゲート回路は複数の回路ブロックを構成し、
上記複数の回路ブロックは、互いに上記半導体チップ上における所定の幾何学的な配置を成し、上記半導体チップ上の中心部にはメモリ部、データパス部、アナログ回路部、およびデジタル論理回路部が形成され、上記半導体チップ上の周辺部には入出力回路部が配置され、
上記複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成され、
上記５種類のしきい値電圧は、上記デジタル論理回路に用いられる極低しきい値電圧と、該極低しきい値電圧より高い低しきい値電圧と、該低しきい値電圧より高い高しきい値電圧と、該高しきい値電圧より高い厚膜低しきい値電圧と、該厚膜低しきい値電圧より高い厚膜高しきい値電圧とから成り、
上記厚膜低しきい値電圧および上記厚膜高しきい値電圧は、ゲート絶縁膜の膜厚が他のＣＭＯＳより厚く形成されることによりゲートに他のＣＭＯＳより高い電圧を印加可能に構成された高耐圧ＣＭＯＳのしきい値電圧である
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
高しきい値電圧と低しきい値電圧のエンハンスメント型ＭＯＳＦＥＴと、ディプレッション型ＭＯＳＦＥＴとを備え、
上記フリップフロップ回路と上記第１信号伝達経路は、上記高しきい値電圧のエンハンスメント型ＭＯＳＦＥＴで構成され、
上記第２信号伝達経路は、上記高しきい値電圧のエンハンスメント型ＭＯＳＦＥＴと、上記低しきい値電圧のエンハンスメント型ＭＯＳＦＥＴとか、上記低しきい値電圧のエンハンスメント型ＭＯＳＦＥＴか、上記低しきい値電圧のエンハンスメント型ＭＯＳＦＥＴと上記ディプレッション型ＭＯＳＦＥＴとか、上記ディプレッション型ＭＯＳＦＥＴで構成される
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
高耐圧で高しきい値電圧のＭＯＳＦＥＴを更に備え、
外部端子との間で信号の授受を行う入出力回路は、上記高耐圧で高しきい値電圧のＭＯＳＦＥＴと上記高しきい値電圧のＭＯＳＦＥＴで構成される
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
メモリ回路を更に備え、
上記メモリ回路のメモリアレイは、上記高しきい値電圧のエンハンスメント型ＭＯＳＦＥＴで構成され、その周辺回路は、上記低しきい値電圧のエンハンスメント型ＭＯＳＦＥＴで構成される
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項２において、
アナログ回路を更に備え、
上記アナログ回路のうち、電流源を構成するＭＯＳＦＥＴは上記高しきい値電圧のエンハンスメント型ＭＯＳＦＥＴを用い、差動ＭＯＳＦＥＴ及びカスケード接続回路は上記低しきい値電圧のエンハンスメント型ＭＯＳＦＥＴを用いてなる
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
上記ディプレッション型ＭＯＳＦＥＴは、上記信号伝達経路により信号処理を行わないスタンバイ時において、ソース−ドレイン間電流が減少する方向に基板バックバイアス電圧が印加されてなる
ことを特徴とする半導体集積回路装置。
【請求項７】
クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と、上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数個の論理ゲート回路からなる信号伝達経路の複数個とを備えた信号処理回路をエンハンスメント型ＭＯＳＦＥＴを用いて設計を行う第１ステップと、
上記複数個の信号伝達経路のうち、信号伝達遅延時間が許容される信号伝達遅延時間を超える信号伝達経路を抽出する第２ステップと、
上記抽出された信号伝達経路を構成する複数個の論理ゲート回路のうち上記エンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものを、ディプレッション型ＭＯＳＦＥＴに置き換えて、その信号伝達遅延時間が上記許容される信号伝達遅延時間以下にする第３ステップとを含んでなり、
上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは、置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであり、
既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生せず、
上記複数の信号伝達経路は共通の半導体チップ上に一体的に形成され、
上記フリップフロップ回路および上記論理ゲート回路は複数の回路ブロックを構成し、
上記複数の回路ブロックは、互いに上記半導体チップ上における所定の幾何学的な配置を成し、上記半導体チップ上の中心部にはメモリ部、データパス部、アナログ回路部、およびデジタル論理回路部が形成され、上記半導体チップ上の周辺部には入出力回路部が配置され、
上記複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成され、
上記５種類のしきい値電圧は、上記デジタル論理回路に用いられる極低しきい値電圧と、該極低しきい値電圧より高い低しきい値電圧と、該低しきい値電圧より高い高しきい値電圧と、該高しきい値電圧より高い厚膜低しきい値電圧と、該厚膜低しきい値電圧より高い厚膜高しきい値電圧とから成り、
上記厚膜低しきい値電圧および上記厚膜高しきい値電圧は、ゲート絶縁膜の膜厚が他のＣＭＯＳより厚く形成されることによりゲートに他のＣＭＯＳより高い電圧を印加可能に構成された高耐圧ＣＭＯＳのしきい値電圧である
ことを特徴とするＣＭＯＳ回路の高速化方法。
【請求項８】
請求項７において、
上記第３ステップは上記信号伝達経路のうちの最も大きな遅延時間を持つ上記エンハンスメント型のＭＯＳＦＥＴをディプレッション型ＭＯＳに置き換えて上記第２ステップに進む
ことを特徴とするＣＭＯＳ回路の高速化方法。
【請求項９】
請求項８において、
上記第２ステップにおいて抽出された上記信号伝達経路が無い時には、上記複数の信号伝達経路全ての遅延時間を上記許容される信号伝達遅延時間以下であるかどうかを検出する
ことを特徴とするＣＭＯＳ回路の高速化方法。
【請求項１０】
請求項９において、
上記第３ステップにおいて上記信号伝達経路において全てのＭＯＳＦＥＴが上記ディプレッション型ＭＯＳＦＥＴであってこれを第一時間とすると、上記第１ステップに進んで上記許容される信号伝達遅延時間を上記第一時間として設定する
ことを特徴とするＣＭＯＳ回路の高速化方法。
【請求項１１】
請求項７において、
上記第３ステップにおいて、上記抽出された信号伝達経路を構成する複数個の論理ゲート回路のうち上記エンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものを、上記エンハンスメント型ＭＯＳよりもしきい値の小さな第２エンハンスメント型ＭＯＳＦＥＴに置き換えて、その信号伝達遅延時間が上記許容される信号伝達遅延時間以下にする
ことを特徴とするＣＭＯＳ回路の高速化方法。
【請求項１２】
第１のフリップフロップの出力と第２のフリップフロップの入力の間に一又は複数の論理ゲートを有し、
上記複数の論理ゲートのうちの一部がディプレッション型ＭＯＳＦＥＴで構成され、
上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは、置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであり、
既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生せず、
上記複数の信号伝達経路は共通の半導体チップ上に一体的に形成され、
上記フリップフロップ回路および上記論理ゲート回路は複数の回路ブロックを構成し、
上記複数の回路ブロックは、互いに上記半導体チップ上における所定の幾何学的な配置を成し、上記半導体チップ上の中心部にはメモリ部、データパス部、アナログ回路部、およびデジタル論理回路部が形成され、上記半導体チップ上の周辺部には入出力回路部が配置され、
上記複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成され、
上記５種類のしきい値電圧は、上記デジタル論理回路に用いられる極低しきい値電圧と、該極低しきい値電圧より高い低しきい値電圧と、該低しきい値電圧より高い高しきい値電圧と、該高しきい値電圧より高い厚膜低しきい値電圧と、該厚膜低しきい値電圧より高い厚膜高しきい値電圧とから成り、
上記厚膜低しきい値電圧および上記厚膜高しきい値電圧は、ゲート絶縁膜の膜厚が他のＣＭＯＳより厚く形成されることによりゲートに他のＣＭＯＳより高い電圧を印加可能に構成された高耐圧ＣＭＯＳのしきい値電圧である
ことを特徴とする半導体集積回路装置。
【請求項１３】
第１のフリップフロップの出力に第１の組み合わせ回路と第２の組み合わせ回路の信号入力部が接続され、
上記第１及び第２の組み合わせ回路の信号出力部に第３の組み合わせ回路の信号入力部が接続され、
上記第３の組み合わせ回路の信号出力部に第２のフリップフロップの入力が接続され、
上記第１及び第２、第３の組み合わせ回路は一又は複数の論理ゲートで構成され、
上記論理ゲートのうちの一部がディプレッション型ＭＯＳＦＥＴで構成され、
上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは、置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであり、
既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生せず、
上記複数の信号伝達経路は共通の半導体チップ上に一体的に形成され、
上記フリップフロップ回路および上記論理ゲート回路は複数の回路ブロックを構成し、
上記複数の回路ブロックは、互いに上記半導体チップ上における所定の幾何学的な配置を成し、上記半導体チップ上の中心部にはメモリ部、データパス部、アナログ回路部、およびデジタル論理回路部が形成され、上記半導体チップ上の周辺部には入出力回路部が配置され、
上記複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成され、
上記５種類のしきい値電圧は、上記デジタル論理回路に用いられる極低しきい値電圧と、該極低しきい値電圧より高い低しきい値電圧と、該低しきい値電圧より高い高しきい値電圧と、該高しきい値電圧より高い厚膜低しきい値電圧と、該厚膜低しきい値電圧より高い厚膜高しきい値電圧とから成り、
上記厚膜低しきい値電圧および上記厚膜高しきい値電圧は、ゲート絶縁膜の膜厚が他のＣＭＯＳより厚く形成されることによりゲートに他のＣＭＯＳより高い電圧を印加可能に構成された高耐圧ＣＭＯＳのしきい値電圧である
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１２ないし１３のいずれかにおいて、
上記半導体集積回路の論理ゲートは、そのしきい値電圧が第１しきい値電圧であるエンハンスメント型の第１ＭＯＳＦＥＴとそのしきい値電圧が第２しきい値電圧であるエンハンスメント型の第２ＭＯＳＦＥＴとを更に有し、
前記第１しきい値電圧は、前記第２しきい値電圧より大きい
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
外部端子との間で信号の授受を行う入出力回路を更に具備し、
上記入出力回路は、上記第１しきい値電圧を有する複数のＭＯＳＦＥＴで構成され、上記複数のＭＯＳＦＥＴは、異なる耐圧のＭＯＳＦＥＴで構成される
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１４において、
メモリ回路を更に備え、
上記メモリ回路のメモリアレイは、上記第１しきい値電圧のエンハンスメント型ＭＯＳＦＥＴで構成され、その周辺回路は、上記第２しきい値電圧のエンハンスメント型ＭＯＳＦＥＴで構成される
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１４において、
アナログ回路を更に備え、
上記アナログ回路のうち、電流源を構成するＭＯＳＦＥＴは上記第１しきい値電圧のエンハンスメント型ＭＯＳＦＥＴを用い、差動ＭＯＳＦＥＴ及びカスケード接続回路は上記第２しきい値電圧のエンハンスメント型ＭＯＳＦＥＴを用いてなる
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１２ないし１３のいずれかにおいて、
上記ディプレッション型ＭＯＳＦＥＴは、上記信号伝達経路により信号処理を行わないスタンバイ時において、ソース−ドレイン間電流が減少する方向に基板バックバイアス電圧が印加されてなる
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置とＣＭＯＳ回路の高速化方法に関し、ＣＭＯＳ回路で構成される半導体集積回路装置の高速動作化技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
本願出願人においては、先にＭＯＳＦＥＴのリーク電流による消費電力の増加と動作速度との調和を好適に図った半導体集積回路装置を特開平１１−１９５９７６号公報において提案している。上記公報に従えば、半導体集積回路装置中の複数の信号経路について、信号経路に沿って信号が伝わるディレイに余裕のある経路においては、高しきい値電圧のＭＯＳＦＥＴにより構成し、逆に、ディレイに余裕の無い経路においては、サブスレッショルドリーク電流は大きいが動作速度が速いような低しきい値電圧のＭＯＳＦＥＴにより構成する。上記のようなＭＯＳＦＥＴの高しきい値電圧と低しきい値電圧を実現する手段としては、ゲート酸化膜下の半導体基板の不純物濃度を変えること、ゲート酸化膜厚寸法を変えること、ウェル領域に与えられる基板バイアス電圧を変えること、ゲート長を変えること及びこれらの組み合わせにより構成される。また、入出力回路に高耐圧ＭＯＳＦＥＴと高しきい値電圧を用いたものとして特開平２００１−０１５７０４号公報がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１９５９７６号公報
【特許文献２】特開平２００１−０１５７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記公報においては、ＣＭＯＳ回路の特徴を生かして低消費電力の動作速度との調和を図るという認識に止まるものである。このため、高速化にはおのずと限界があり、更なる高速化を行うためにはバイポーラトランジスタを用いる必要があるが、バイポーラトランジスタを用いて回路を構成すると消費電力及び集積度の点で大きな問題を有するものである。
【０００５】
この発明の目的は、既存のＣＭＯＳ回路を含んでその高速化が簡単にできる半導体集積回路装置及び高速化方法を提供することにある。この発明の他の目的は、高集積化及び高速化を可能とした半導体集積回路装置を提供することにある。発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体集積回路装置は、クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と、上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備える。上記複数の信号伝達経路は、上記複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、上記複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第２信号伝達経路を含む。上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは、置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加される。既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しない。上記複数の信号伝達経路は共通の半導体チップ上に一体的に形成される。上記フリップフロップ回路および上記論理ゲート回路は複数の回路ブロックを構成する。上記複数の回路ブロックは、互いに上記半導体チップ上における所定の幾何学的な配置を成し、上記半導体チップ上の中心部にはメモリ部、データパス部、アナログ回路部、およびデジタル論理回路部が形成され、上記半導体チップ上の周辺部には入出力回路部が配置される。上記複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成される。上記５種類のしきい値電圧は、上記デジタル論理回路に用いられる極低しきい値電圧と、該極低しきい値電圧より高い低しきい値電圧と、該低しきい値電圧より高い高しきい値電圧と、該高しきい値電圧より高い厚膜低しきい値電圧と、該厚膜低しきい値電圧より高い厚膜高しきい値電圧とから成る。上記厚膜低しきい値電圧および上記厚膜高しきい値電圧は、ゲート絶縁膜の膜厚が他のＣＭＯＳより厚く形成されることによりゲートに他のＣＭＯＳより高い電圧を印加可能に構成された高耐圧ＣＭＯＳのしきい値電圧である。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ＣＭＯＳ回路の高速化方法は、次の第１ないし第３ステップを含む。第１ステップは、クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と、上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数個の論理ゲート回路からなる信号伝達経路の複数個とを備えた信号処理回路をエンハンスメント型ＭＯＳＦＥＴを用いて設計を行う。第２ステップは、上記複数個の信号伝達経路のうち、信号伝達遅延時間が許容される信号伝達遅延時間を超える信号伝達経路を抽出する。第３ステップは、上記抽出された信号伝達経路を構成する複数個の論理ゲート回路のうち上記エンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものを、ディプレッション型ＭＯＳＦＥＴに置き換えて、その信号伝達遅延時間が上記許容される信号伝達遅延時間以下にする。上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは、置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものである。既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しない。上記複数の信号伝達経路は共通の半導体チップ上に一体的に形成される。上記フリップフロップ回路および上記論理ゲート回路は複数の回路ブロックを構成する。上記複数の回路ブロックは、互いに上記半導体チップ上における所定の幾何学的な配置を成し、上記半導体チップ上の中心部にはメモリ部、データパス部、アナログ回路部、およびデジタル論理回路部が形成され、上記半導体チップ上の周辺部には入出力回路部が配置される。上記複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成される。上記５種類のしきい値電圧は、上記デジタル論理回路に用いられる極低しきい値電圧と、該極低しきい値電圧より高い低しきい値電圧と、該低しきい値電圧より高い高しきい値電圧と、該高しきい値電圧より高い厚膜低しきい値電圧と、該厚膜低しきい値電圧より高い厚膜高しきい値電圧とから成る。上記厚膜低しきい値電圧および上記厚膜高しきい値電圧は、ゲート絶縁膜の膜厚が他のＣＭＯＳより厚く形成されることによりゲートに他のＣＭＯＳより高い電圧を印加可能に構成された高耐圧ＣＭＯＳのしきい値電圧である。
【発明の効果】
【０００８】
本願発明を適用することにより、動作周波数が遅いことだけがネックとなって新たな回路設計の開発が必要なものに対して、その設計データをそのまま用い、その高速化のために上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものを、ディプレッション型ＭＯＳＦＥＴに置き換えて、その信号伝達遅延時間が上記許容される信号伝達遅延時間以下にすることにより簡単に回路の高速化を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明に係るＣＭＯＳ回路の設計方法の一実施例を示すフローチャート図である。
【図２】図１の設計方法に対応したデジタル論理回路の概念図である。
【図３】この発明に用いられる極低ＶthのＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの電流−電圧特性図である。
【図４】この発明が適用されたデジタル論理回路部におけるパス本数と遅延時間の関係を説明する一例の分布図である。
【図５】この発明が適用された半導体集積回路装置の一実施例を示す概略ブロック図である。
【図６】図５のデジタル論理回路の一実施例を示す回路図である。
【図７】図５のデータパスの一実施例を示す回路図である。
【図８】図５のアナログ回路に用いられる差動回路の一実施例を示す回路図である。
【図９】図５のアナログ回路に用いられるカスケード接続のＭＯＳＦＥＴ回路の一実施例を示す回路図である。
【図１０】図５のメモリ部の一実施例を示すブロック図である。
【図１１】図５の入出力回路に向けた論理部とレベルシフタ及び出力ドライバと入力ドライバの一実施例を示す回路図である。
【図１２】図５のデータパスやデジタル論理回路に含まれるバスキーパーの一実施例を示す回路図である。
【図１３】図５の半導体集積回路装置に設けられるバックバイアススイッチの一実施例を示す回路図である。
【図１４】図５のデジタル論理回路に含まれるトライステートバッファの一実施例を示す回路図である。
【図１５】図１５には図１の方法で設計されたパスの一実施例を示す構成図である。
【図１６】この発明が適用された半導体集積回路装置の一実施例を示す機能ブロック図である。
【図１７】図１６におけるＤＡＣの一部である一実施例を示す回路図である。
【図１８】図５におけるデータパスの一実施例を示すブロック図である。
【発明を実施するための形態】
【００１０】
添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。
【実施例】
【００１１】
図１には、この発明に係るＣＭＯＳ回路の設計方法の一実施例のフローチャート図が示され、図２にはそれに対応した回路の概念図が示されている。この実施例のＣＭＯＳ回路は、半導体集積回路装置に構成されて、信号処理を行う内部論理回路に向けられており、特に制限されないが、高しきい値（以下、高Ｖthという）、低しきい値（以下、低Ｖthという）及び極低しきい値（以下、極低Ｖthという）からなる３種類のしきい値電圧を持つＭＯＳＦＥＴの組み合わせによって構成される。異なるしきい値のＭＯＳを作るのはイオンインプラのドーズ量を変更するか、基板バイアスを後述する方法で変更する等の方法がある。
【００１２】
図１のステップ（１）では、所望のデジタル信号処理を行なう信号処理回路が全て高ＶthのＭＯＳＦＥＴにより構成されて設計され、各パスのディレイのシミュレーションが実施される。
【００１３】
図１のステップ（２）では、各パスのうちのディレイ（Delay)が一番大きなパスを選択する。つまり、図２に示すように、フリップフロップ回路ＦＦ１とフリップフロップ回路ＦＦ２のような２つのフリップフロップ回路と、その間に設けられた論理ゲート回路を構成するセル１ないしセル５で構成される信号伝達経路（信号伝搬経路又はパスともいう）における信号伝達時間を高速計算機を用いた回路動作シミュミレーションによって算出し、最も大きなものを選択する。
【００１４】
図１のステップ（３）では、上記選択されたパスを構成するセルの中でディレイが一番大きな高Ｖthセルを抽出し、極低Ｖthセルに置き換える。つまり、図２のように、一番遅いセル３を抽出し、それを極低Ｖthに置き換える。
【００１５】
図１のステップ（４）では、上記置き換えられたセルのディレイ値を０．６倍にし、パスのディレイを計算する。つまり、図２に示すように極低Ｖthに置き換えを示すためにハッチングが付加されたセル３のディレイを、上記置き換え前ディレイ遅延時間（１２００ｐｓ）の０．６倍にして、そこでのディレイ値として７２０ｐｓを算出する。
【００１６】
図１のステップ（５）では、上記計算されたディレイ値が目標値により小さいかの判定を行う。つまり、図２のように上記極低Ｖthに置き換えられたセル３のディレイ値を７２０ｐｓとして合計の遅延時間が３１２０ｐｓを求めて、目標の３０００ｐｓ以下となるかの判定を行う。
【００１７】
図１のステップ（６）では、上記のように合計の遅延時間が３１２０ｐｓとなって、もしも目標の３０００ｐｓ以下であるときには、選択したパスのすべてのパスが極低Ｖthに置き換えられたかを判定し、図２のようにセル３のみが極低Ｖthとされたときのように未だ極低Ｖthセルにならないセル１〜２、４，５が存在するときには、ステップ（３）に戻る。すべてのセルを極低Ｖthセルに置き換えたなら、かかるパスでのそれ以上の高速化はできないのでステップ（１）に戻り、全てのセルを極低Ｖthセルに置き換えたのならば、目標のディレイを達成するために、論理合成の段階から上記のようなパスができないように回路を組みなおすか、又は目標のディレイを全てのセルを極低Ｖthセルに置き換えたパスのディレイとして置き換えをすればよい。
【００１８】
図１のステップ（３）では、上記同様に未だ極低Ｖthセルにならないセル１〜２、４，５の中からディレイが一番大きな高Ｖthセルを抽出し、極低Ｖthセルに置き換える。つまり、図２に示した例では一番遅いセル４を抽出し、それを極低Ｖthに置き換える。
【００１９】
図１のステップ（４）では、上記置き換えられたセルのディレイ値を０．６倍にし、パスのディレイを計算する。つまり、図２のように上記極低Ｖthに置き換えられる前のセル３の遅延時間（９００ｐｓ）を０．６倍にして、極低Ｖthに置き換えられたセル３のディレイ値を５４０ｐｓとして算出する。
【００２０】
図１のステップ（５）では、上記計算されたディレイ値が目標値により小さいかの判定を行う。つまり、図２のように更に極低Ｖthに置き換えられたセル４のディレイ値を５４０ｐｓのように修正して、かかるパスでの合計の遅延時間が２７６０ｐｓであることを求めて、それが目標の３０００ｐｓ以下となるかの判定を行う。
【００２１】
上記ステップ（５）において、上記１つのパスのディレイが目標値よりも小さいと判定されたなら、ステップ（７）において残りの全てのパスについてディレイが目標値より小さいかを判定し、目標値よりも大きなパスがまだ存在するときにはステップ（２）に戻り、同様のステップを繰り返す。
【００２２】
ステップ（７）において、すべてのパスのディレイが目標値より小さいと判定されたなら、ステップ（８）において各パスのディレイを再シミュレーションして確認を行う。
【００２３】
図２のように、シミュレーションにより、遅延時間が目標値よりも大きなパスを取り出し、その中で図１のステップ（２）以降の処理を行うようにしてもよい。また、ステップ（６）において、選択したパスのすべてのセルを極低Ｖthセルに置き換えても、目標値以下に到達しないときには、回路が正常に動作しないこととなるので、かかるパスでの遅延時間を新たな目標値に置き換えて、そのＣＭＯＳ回路での最高速度の回路を設計するようにすればよい。
【００２４】
ステップ（１）において、所望のデジタル信号処理を行なう信号処理回路は、新たに設計されたものである必要はなく、既存のＣＭＯＳ回路であってもよい。例えば、現在動作しているもの、あるいは旧世代として既に開発されたマイクロプロセッサ等のようにマクロ化されたＣＭＯＳ回路において、その動作周波数が遅いことだけがネックとなって新たな回路設計の開発が必要なものは、その設計データをそのまま用い、その高速化のために本願発明に係るＣＭＯＳ回路の高速化方法を適用することにより簡単に回路の高速化を図ることができる。このようなＣＭＯＳ回路の高速化方法では、マイクロプロセッサ等のようなデジタル信号処理を行うの回路機能そのものは、低速動作での正常な回路動作が確認されているので、格別な回路ディバッグを行うことなく高速化が可能となる。
【００２５】
ここで、極低ＶthであるＭＯＳＦＥＴは、ディプレッション型ＭＯＳＦＥＴで構成される。一般的にディプレッション型ＭＯＳＦＥＴと言われているものは、例えばＮチャネルＭＯＳＦＥＴの場合には、しきい値電圧Ｖthn が負であるものをいい、ＰチャネルＭＯＳＦＥＴの場合には、しきい値電圧Ｖthp が正であるものをいう。ＮチャネルＭＯＳＦＥＴのしきい値電圧Ｖthn は、図３に示すように飽和領域で動作させて√ＩdsとＶgsの関係をプロットし、√Ｉds＝０となるＶgsの外挿点で定められる。ディプレッション型ＮチャネルＭＯＳＦＥＴは、Ｖgsの外挿点が負となっている。現実的には、サブスレッショルド電圧があるため、ゲート、ソース間電圧Ｖgsが０の時にドレイン、ソース間電流Ｉdsが流れていて、ある一定以上の負のゲート、ソース間電圧Ｖgsを加えるとドレイン、ソース間電流Ｉｄｓが０になるものということもできる。
【００２６】
また、ＰチャネルＭＯＳＦＥＴのしきい値電圧Ｖthn も同様に、図３に示すように飽和領域で動作させて√ＩdsとＶgsの関係をプロットし、√Ｉds＝０となるＶgsの外挿点で定められる。ディプレッション型ＰチャネルＭＯＳＦＥＴは、Ｖgsの外挿点が正になっている。現実的には、サブスレッショルド電圧があるため、ゲート、ソース間電圧Ｖgsが０の時にドレイン、ソース間電流Ｉdsが流れていて、ある一定以上の正のゲート、ソース間電圧Ｖgsを加えるとドレイン、ソース間電流Ｉｄｓが０になるものということも可能である。
【００２７】
一般にＶth値が低いＭＯＳＦＥＴほどリーク電流が大きく、単位ゲート幅あたりのリーク電流は、およそ極低Ｖth、低ＶthのＭＯＳＦＥＴのリーク電流はそれぞれ、高ＶthのＭＯＳＦＥＴのリーク電流の約１００倍、１０倍である。このため、Ｖthが低いＭＯＳＦＥＴを多数使用するとリーク電流が許容値を超えてしまう。また、チップ全体のリーク電流値をある許容される値に抑える場合、Ｖthが低いＭＯＳＦＥＴほど使用可能な個数は少なくなる。一方、Ｖthが低いほどドレイン電流が大きくなるため高速化への寄与率は高くなる。
【００２８】
図１において、ステップ（３）において、高Ｖthセルを前記のように極低Ｖthに置き換える前に、遅延時間の大きなセルから順に低Ｖthに置き換えるようにし、ステップ（６）において、１つのパスのすべてのセルが高Ｖthから低Ｖthに置き換えた後においても目標値に到達しないときに、ステップ（３）において、上記置き換えられた低Ｖthセルの中から最も遅い順に低Ｖthセルを極低Ｖthに置き換えるようにしてもよい。この構成では、リーク電流の大きな極低Ｖthの使用数を減らすことができるので、低消費電力化が可能となる。つまり、単純に１個の極低Ｖthセルを用いる場合と１０個の低Ｖthセルを用いる場合とで同じリーク電流が増加することとなるので、例えば上記低Ｖthを５個増加させて、極低Ｖthセルを１個減らせるなら、高速化のために増加するリーク電流を半分に減らすことができる。
【００２９】
上記高Ｖthのセルから極低Ｖthに置き換えたセルの遅延時間を高Ｖthセルの遅延時間の０．６倍としたのは、前記のように設定された高Ｖthと極低Ｖthとの相対的な関係により選ばれた数値であり、極低Ｖthと高Ｖthのそれぞれのしきい値電圧を変更することにより、上記の関係は修正されるものである。また、前記の例のようなしきい値電圧において、高Ｖthのセルを低Ｖthのセルに置き換えた場合には、例えば遅延時間を高Ｖthセルの遅延時間の０．８倍程度にすればよい。
【００３０】
図４には、デジタル論理回路部におけるパス本数と遅延時間の関係を説明する一例の分布図が示されている。例えば、高ＶthのＭＯＳＦＥＴにより構成し、目標値である３ｎｓｅｃを超えるようなパスに対して、その一部又は全部に対して極低Ｖthのゲート回路を加えることにより、それぞれのパスでの遅延時間を上記目標値である３ｎｓｅｃ以内となるようにすることができる。
【００３１】
下記の表１には、本願発明者において検討されたあるデジタル論理回路について、ＭＯＳＦＥＴを高Ｖthのみ、低Ｖthのみ、極低Ｖthのみ、及び高Ｖthと低Ｖth（３０％）、高Ｖthと極低Ｖth（２％）とした場合のそれぞれの動作周波数及びスタンバイ電流の関係が示されている。以下の表１のように高ＶthのＭＯＳＦＥＴを低ＶthのＭＯＳＦＥＴに置き換えても動作周波数比は１．２５のようにそれほど高くできない。また、高ＶthのＭＯＳＦＥＴを全て極低ＶthのＭＯＳＦＥＴにに置き換えると、動作周波数は１．７５のように大幅に高くなるが、リーク電流比が２２０のように大きくなりすぎて実際的ではない。
【００３２】
表１
┌───────────┬───────┬────────┐
│                      │高Ｖthのみを１│高Ｖthのみを１  │
│                      │とした時の    │とした時の      │
│                      │動作周波数比  │リーク電流比    │
├───────────┼───────┼────────┤
│高Ｖthのみ            │１            │    １          │
│低Ｖthのみ            │１．２５      │  １１．６６    │
│極低Ｖthのみ          │１．７５      │２２０．００    │
│高Ｖth＋低Ｖth(30%)   │１．２５      │    ４．２０    │
│高Ｖth＋極低Ｖth(2%)  │１．７        │    ５．５６    │
└───────────┴───────┴────────┘
【００３３】
そこで、高ＶthのＭＯＳＦＥＴと低ＶthのＭＯＳＦＥＴとを組み合わせた場合        には、リーク電流比でみるなら低Ｖthのみを用いた場合に比べてある程度改善できるものの、肝心の動作周波数比は低Ｖthのみの場合と同じ程度しか改善できない。これに対して、高ＶthのＭＯＳＦＥＴと極低ＶthのＭＯＳＦＥＴとの組み合わせは、動作周波数比が極低Ｖthのみにほぼ匹敵するように大幅に改善することができるとともに、リーク電流比の増加は上記高Ｖthと低Ｖthとを組み合わせに比べて若干大きくなる程度に抑えることができる。なお、リーク電流の増加は、後述する基板バイアスの切り替えで低減させることができるものである。
【００３４】
図５には、この発明が適用される半導体集積回路装置の一実施例の概略ブロック図が示されている。同図の各ブロックは、半導体集積回路装置ＬＳＩを構成する半導体チップ上におけるおおよその幾何学的な配置に合わせて各回路ブロックが示されている。この実施例は、内部回路としてメモリ部、データパス部、アナログ回路部及びデジタル論理回路部が形成され、チップの周辺にはＩ／Ｏ（入出力）回路部が配置される。
【００３５】
この実施例では、特に制限されないが、しきい値電圧Ｖthが異なる５種類のＭＯＳＦＥＴにより構成される。上記５種類のＶthとしては、デジタル論理回路に用いられる極低Ｖthと、高Ｖth及び低Ｖthの他に、厚膜低Ｖthと厚膜高Ｖthの２種類が加えられる。厚膜低Ｖthと厚膜高Ｖthは、そのゲート絶縁膜の膜厚が厚く形成されることによりゲートに高電圧を加えることができる高耐圧ＭＯＳＦＥＴとして使用される。
【００３６】
図６には、デジタル論理回路の一実施例の回路図が示されている。この実施例のデジタル論理回路は、入力信号ａ，ｂ，ｃ，ｄ，ｅ，ｆに対して１つの出力信号ｘが形成される。論理段としては各入力信号ａ，ｂ，ｃ，ｄ，ｅ，ｆがインバータ回路、ゲート回路からなる４段の論理回路を通して出力信号ｘが形成される。上記各入力信号ａ，ｂ，ｃ，ｄ，ｅ，ｆは、前記図１のようにそれぞれがフリップフロップ回路によりクロック信号に同期して出力され、上記出力信号ｘはクロック信号に同期してフリップフロップ回路に取り込まれる。
【００３７】
この実施例のデジタル論理回路は、出力信号ｘに着目した論理回路が示されており、各ゲート回路のファンアウト数は１つであるが、実際には、上記入力信号ａ，ｂ，ｃ，ｄ，ｅ，ｆを含めて各論理段の出力信号は図示しない他の論理ゲート回路に向けて出力されることがある。ファンアウト数の多いインバータ回路や論理ゲート回路では、負荷容量が大きくなりそこでの信号伝播遅延時間が長くなってしまう。このような信号伝播遅延時間の大きなゲート回路が、前記のように高Ｖthから極低Ｖthに置き換えられて、出力信号ｘが得られるまでの信号伝播遅延時間が目標値内となるようにされる。
【００３８】
このようにデジタル論理回路は、前記高Ｖthと極低Ｖthの組み合わせにより構成される。つまり、基本的には高Ｖthとしての前記のようにエンハンスメント型ＭＯＳＦＥＴと極低Ｖthとしてのディプレッション型ＭＯＳＦＥＴとの組み合わせにより構成されるが、上記エンハンスメント型ＭＯＳＦＥＴとしては高ＶthのＭＯＳＦＥＴと低ＶthのＭＯＳＦＥＴの組み合わせによりパスでの遅延が目標値に達するものがあれば低Ｖthも加えられるようにしてもよい。
【００３９】
デジタル論理回路部分では、上記のように極低ＶthのＭＯＳＦＥＴ（ディプレッション型）と高ＶthのＭＯＳＦＥＴとを使用する。ＭＯＳＦＥＴの使い分けは論理セル単位で行われる。ＭＯＳＦＥＴのリーク電流はＶth値に対して指数関数的に増加するため、ディプレッション型になるまでＶth値を下げたＭＯＳＦＥＴはリーク電流が大きい。そのため、ディプレッション型のＭＯＳＦＥＴを使用すると、スタンバイ電流の増加や熱暴走の恐れがあったため、従来のＣＭＯＳ回路ではディプレッション型の極低ＶthのＭＯＳＦＥＴは使用されなかった。しかし、極低ＶthのＭＯＳＦＥＴを用いたセルは、高Ｖth、低Ｖthの場合よりも大幅な高速化が可能なため、クリティカルパスを十分高速にすることが可能である。そこで、ディプレッション型の極低ＶthのＭＯＳＦＥＴをクリティカルパスにのみへの適用に制限してリーク電流を抑えて高速化を行なう。以上により、デジタル論理回路部分では、極低Ｖthと高Ｖthを使用して高速化リーク電流の抑制を行なう。
【００４０】
図７には、上記デジタル論理回路部を構成するデータパスの一実施例の回路図が示されている。データパスでは、ビット０〜６４（bit0〜bit64)における相互の演算速度を同一にする必要があるためにＶth値を統一する必要がある。このため、極低Ｖthを使用すると極低ＶthのＭＯＳＦＥＴの使用割合が増え、リーク電流が多くなってしまう。そこで、データパスには対応する論理ゲート回路又はインバータ回路は同じく高Ｖth又は低Ｖthを使用し、各ビット０〜６４の出力タイミングをほぼ同じくするようにして高速化とリーク電流低減を行なう。
【００４１】
アナログ回路は、低Ｖthと高Ｖthから構成される。例えば、図８に示すような差動回路では、差動ＭＯＳＦＥＴＱ１とＱ２が低Ｖthにより構成され、動作電流を形成する電流源ＭＯＳＦＥＴＱ３が高Ｖthにより構成される。アナログ回路の電流源ＭＯＳＦＥＴで極低Ｖthや低ＶthのＭＯＳＦＥＴを使用するとチャネル長変調のため電流値が一定にならない。この場合、カスケード接続を用いるのが公知であるが、電流源で極低Ｖth、低ＶthのＭＯＳＦＥＴを使用すると消費電力が多くなってしまう。このため、電流源のＭＯＳＦＥＴには高ＶthのＭＯＳＦＥＴを使用する。
【００４２】
アナログ回路が低電圧で動作させられる場合には、Ｖthが高いとカスケード接続になった回路が動作不能になる可能性がある、そこで、図９に示したようなカスケード接続のＭＯＳＦＥＴ回路にはＶthが低いＭＯＳＦＥＴを使用する必要があるが、Ｖthが低すぎるとゲインが低くなってしまうという問題もある。そこでカスケード接続部には低Ｖthを使用する。このようにして、アナログ回路では、高Ｖth、低Ｖthを使用してリーク電流を低減しながら、ある程度の高速化を達成する。また、アナログ回路に含まれるデジタル・アナログ・コンバータの高電圧部では、高Ｖth、厚膜低Ｖthを使用してリーク電流を抑えつつ高速化を行なう。
【００４３】
メモリ部は、図１０のブロック図に示すようにメモリアレイと、Ｘデコーダ、Ｘドライバ、Ｙデコーダ、Ｙドライバやセンスアンプ及びリード／ライト回路等のメモリ周辺回路に分けられ、メモリアレイは高Ｖthにより構成され、メモリ周辺回路は低Ｖthにより構成される。メモリアレイに、低いＶthのＭＯＳＦＥＴ（極低Ｖth、低Ｖth）を使用すると歩留まりが低下する。
【００４４】
このため、メモリアレイ部分は高ＶthのＭＯＳＦＥＴを使用して非動作時の消費電力を低くすると共に動作マージン、高歩留まりを確保する。メモリ周辺回路については、アドレスのデコード回路等図１０に図示されているメモリ周辺回路は、ビット毎の速度ばらつきの発生を抑えるために、Ｖth値を統一する必要がある。このため、極低ＶthのＭＯＳＦＥＴを使用すると、極低Ｖth化率が高くなり過ぎ、リーク電流が大きくなり過ぎる。よって、メモリ周辺回路部分に低ＶthのＭＯＳＦＥＴを使用することによってリーク電流を低減しながらある程度の高速化を達成する。又、メモリから読み出されたデータはセンスアンプで増幅された後、図示しないメインアンプで更に増幅されて出力ドライバで駆動されてデータが所定の場所に転送される。
【００４５】
ここで、上記メインアンプ、出力ドライバには図１４に示されるようなトライステートバッファが用いられる。この動作マージンを確保するために、しきい値電圧Ｖthが高ＶthのＭＯＳＦＥＴが用いられる。又、ビット毎の速度ばらつきの発生を抑えるために、ＭＯＳＦＥＴのしきい値電圧Ｖth値を統一する必要があるため、出力ドライバを構成するＭＯＳＦＥＴは、夫々のビット単位で見ると同じＶthを有する構成である。又これらのドライバはサイズが大きいため、すべて低Ｖthにすると、リーク電流が大きくなってしまう。そこで、高Ｖthを用いる。
【００４６】
このようなメモリ部においては、細部までに信号伝達速度と消費電力を考慮して設計すると設計期間が非常にかかってしまい、又メモリというものは他の部分にも設計資産として使いまわすことが多いがそれも出来なくなってしまう。よって細部までに信号伝達速度と消費電力を考慮して設計というものは現実的ではないことも多い。そこで、メモリアレイ、Ｘドライバ等のブロックごとにＭＯＳＦＥＴのしきい値電圧Ｖthを統一することにより、設計期間の短縮や設計資産としての使いまわしを行いやすくすることが可能となる。
【００４７】
図１１には、入出力回路に向けた論理部とレベルシフタ及び出力ドライバと入力ドライバの一実施例の回路図が示されている。低いＶthのＭＯＳＦＥＴ（極低Ｖth、低Ｖth）を使用すると入出力リーク電流が増加し、スペック割れを起こす可能性がある。また、ＰＣＩ、ＳＤＲＡＭなどのＩ／Ｏは要求速度が６０〜１５０ＭＨｚと低いため、上記論理部のＭＯＳＦＥＴＱ２０〜Ｑ２５等を高Ｖthを使用してもスペック割れを起こす可能性が低いため、高Ｖthを使用してリーク電流を低くする。上記デジタル論理回路の動作電圧に対応した例えばＶｄｄ１＝１．８Ｖ程度の低振幅の信号を出力回路の動作電圧に対応した例えばＶｄｄ２＝３．０Ｖのような高振幅の信号に変換するレベルシフタを構成するＭＯＳＦＥＴＱ２６〜Ｑ３１等や出力ドライバを構成するＭＯＳＦＥＴＱ３２、Ｑ３３及び入力ドライバのＭＯＳＦＥＴＱ３４〜Ｑ３７のような高電圧部も同様に要求速度が低く、高電圧に耐えるために厚膜高Ｖthを使用する。
【００４８】
図１２は、データパスやデジタル論理回路に含まれるバスキーパーの一実施例の回路図が示されている。バスキーパーは、ラッチ回路からなり、バスがいずれの回路にも接続されないときに不定レベルになるのを防止する。このため、駆動能力は小さくてよいので高ＶthのＭＯＳＦＥＴにより構成される。
【００４９】
図１３には、バックバイアススイッチの一実施例の回路図が示されている。この実施例では、Ｑ４０、Ｑ４１において前記のように極低Ｖthや低ＶthのＭＯＳＦＥＴが用いられる。これらの回路では、回路が何も動作しないスタンバイ状態、つまり入力信号ＩＮがロウレベル又はハイレベルに固定された状態でもＣＭＯＳ回路を構成するＭＯＳＦＥＴＱ４０とＱ４１を通して電源電圧と回路の接地電位との間で直流電流が流れてしまう。
【００５０】
そこで、論理回路部のＭＯＳＦＥＴＱ４０とＱ４１が形成されるウェルに対してスイッチＭＯＳＦＥＴＱ４２、Ｑ４３及びＱ４４とＱ４５からなるバックバイアススイッチが設けられる。つまり、動作状態ではＭＯＳＦＥＴＱ４２とＱ４３をオン状態としてＰチャネルＭＯＳＦＥＴＱ４０が形成されるウェルには電圧ＶＤ１を供給し、ＮチャネルＭＯＳＦＥＴＱ４１が形成されるウェルには回路の接地電位ＧＮＤを供給する。上記電圧ＶＤ１は、インバータ回路のＰチャネルＭＯＳＦＥＴＱ４０のソースに与えられる動作電圧と同じである。
【００５１】
上記論理回路が何も動作を行わないスタンバイ状態では、ＭＯＳＦＥＴＱ４２とＱ４３をオフ状態とし、ＭＯＳＦＥＴＱ４４とＱ４５をオン状態としてＰチャネルＭＯＳＦＥＴＱ４０が形成されるウェルには電圧ＶＤ２を供給し、ＮチャネルＭＯＳＦＥＴＱ４１が形成されるウェルには回路の負電圧ＶＢを供給する。上記ＶＤ２＞ＶＤ１の関係にあるため、ＰチャネルＭＯＳＦＥＴＱ４０のソースとウェル間が逆バイアスの関係となり、同様にＮチャネルＭＯＳＦＥＴＱ４１のソースとウェル間が逆バイアスの関係となるために、これらのＭＯＳＦＥＴＱ４０とＱ４１の実効的なしきい値電圧が基板効果によって大きくなり、上記直流電流を大幅に低減させることができる。
【００５２】
図１４には、デジタル論理回路に含まれるトライステートバッファの一実施例の回路図が示されている。このトライステートバッファは、例えば前記図１２に示したようなバスに出力信号を供給する回路として使用される。このようなトライステートバッファでは、動作マージン確保が必要である。極低Ｖth、低Ｖthを使用すると、リーク電流が大きいために誤動作する可能性があるため、高Ｖthを使用して動作マージンを確保する。
【００５３】
図１５には、前記図１の方法で設計されたパスの一実施例が示されている。図１５（ａ）においてはＦＦ（フリップフロップ）の間に組み合わせ回路があり、ＦＦの間には、一つの信号伝達経路が存在する。本願発明では、この組み合わせ回路に含まれる複数のＭＯＳＦＥＴのうち一つ又は複数のディプレッション型ＭＯＳＦＥＴで構成することのより、高速動作を可能としている。また、前記図１に示す方法で設計することにより消費電力が増大することを防ぐことが可能となる。
【００５４】
図１５（ｂ）においてはＦＦから並列に組み合わせ回路が接続され、その出力をセレクタで受けてセレクタの出力をＦＦで受ける構成となっている。セレクタは上に書いた並列に接続された組み合わせ回路からの出力を受け、ＦＦに出力するような組み合わせ回路の一例であり、複数の信号出力を受けて必要な機能を果たすべき動作をする組み合わせ回路であるのならば特に制限されない。即ち、図１５（ｂ）で示される構成では、ＦＦの間に複数の信号伝達経路を有することになる。
【００５５】
前記図２の方法で設計された結果、図１５（ｂ）の組み合わせ回路の一部又は全てがディプレッション型ＭＯＳＦＥＴで構成されるものもあり、セレクタ等の組み合わせ回路の一部又は全てがディプレッション型ＭＯＳＦＥＴで構成されるものが存在するようになるものもある。即ち、図１５（ｂ）では、２つの信号伝達経路を示しているが、一方の信号伝達経路に含まれる論理ゲートの数が他方の信号伝達経路に含まれる論理ゲートより多い場合、多くの論理ゲートが含まれる信号電圧経路にのみその一部にディプレッション型ＭＯＳＦＥＴを用い、他方の信号電圧経路には、エンハンスメント型ＭＯＳＦＥＴのみを用いることも可能である。また、両方の信号伝達経路でディプレッション型ＭＯＳＦＥＴを用いることも可能であり、その場合、夫々に用いられるディプレッション型ＭＯＳＦＥＴの数は相違しても構わない。もちろん、これら組み合わせ回路のエンハンスメント型ＭＯＳＦＥＴは、高しきい値と低しきい値のＭＯＳＦＥＴが存在してもよい。このような形のパスによって、リーク電流を抑えつつ、クリティカルパスを高速化して、チップの高速化、低消費電力化を図ることができる。
【００５６】
図１６には図２の方法で設計された半導体チップの機能ブロック図の一実施例が示されている。このチップは画像処理用のプロセッサとされる。それぞれ図５と対応して、ＰＬＬｓ及びＤＡＣがアナログ回路、ＶＬＩＷ−coreがデータパス、その他のユニットがデジタル論理回路を構成する。
【００５７】
ＰＣＩ−Ｃは、ＰＣＩバスとのデータのやり取りを制御するＰＣＩ制御ユニットで、ＶＬＩＷ−coreはプログラム制御方式により所定の演算処理を実行し、機能ブロック全体を制御するコアＣＰＵで、ＶＬＩＷ−core中のＩｂは命令キャッシュがあり、命令を制御している命令制御ユニットで、Ｄｂはデータキャッシュがあり、データを制御しているデータ制御ユニットで、ＥｂはＩｂの命令キャッシュ中の命令コマンドに基づいて演算処理を行う。Ｊｔａｇは、Ｊｔａｇインターフェイスのための回路で、ＰＬＬｓは機能ブロック全体に基準クロックを逓倍化したものを供給するための一又は複数の回路ブロックである。Ｖｆ０、Ｖｆ１は、画像データをスケーリング（拡大、縮小）する回路である。
【００５８】
ＩＩＳ−ＣはＩＩＳ規格によるインターフェイス用の制御ユニットである。ＩＩＣ−Ｃは、ＩＩＣ規格によるインターフェイス用の制御ユニット回路である。ＩＥＣ−Ｃは、ＩＥＣ９５８規格によるインターフェイス用の制御ユニット回路である。ＲＯＭ−Ｃは、外部ＲＯＭフラッシュインターフェイス用の制御ユニット回路である。ＳＣは、シリアルインターフェイス用の制御ユニットである回路である。汎用Ｉ／Ｏは、汎用入出力ユニット回路である。ＤＥＳ及びＭｕｌｔｉ２は、それぞれ暗号化処理のための回路である。ＴＣＩＩＮ１及びＴＣＩＩＮ０は、それぞれＴＣＩ（トランスポートチャネルインターフェイス）規格のデータとのインターフェイスの入力制御回路である。
【００５９】
ＮＴＳＣＩＮ１及びＮＴＳＣＩＮ０はそれぞれＩＴＵ６５６規格のためのデータのインターフェイスの入力制御回路である。ＧＰＤＰは、汎用通信ユニット回路である。ＴＣＩＯＵＴは、ＴＣＩ（トランスポートチャネルインターフェイス）規格のデータとのインターフェイスの出力制御回路である。ＮＴＳＣＯＵＴ１及びＮＴＳＣＯＵＴ０は、それぞれＩＴＵ６５６規格のためのデータのインターフェイスの出力制御回路である。ＶＬｘは可変長符号処理回路である。ＤＲＣは、外部のディスプレイに表示をするための回路である。
【００６０】
Ｄｓは、チップ内のデータ転送を制御するための回路でＤＭＡＣ（メモリ内のデータを自動で連続的に所定の場所に転送する）の一種である。Ｍｂは、メモリインターフェイスのための制御回路であり、Ｍａは、デコード、エンコード時の動き補償、動き検出処理をするための回路である。ＤＡＣはデジタルアナログ変換器である。上記説明したＩｂ、Ｄｂ以外にもメモリが存在する。Ｖｆ０，Ｖｆ１、ＤＥＳ、Ｍｕｌｔｉ２、ＶＬｘ、Ｄｓ、Ｍｂ，Ｍａにはメモリが存在し、これら回路は上記機能を果たすために演算制御するためのコプロセッサを持っていてそのキャッシュとしてメモリが存在する。これらメモリは図５、図１０に対応して、メモリアレイ、メインアンプ、出力ドライバは高ＶthのＭＯＳＦＥＴで設計されていて、その他周辺回路は低ＶthのＭＯＳＦＥＴで設計されている。
【００６１】
図１７には、前記図１６におけるＤＡＣの一部が示されている。図１７の回路はデジタルデータであるＤＲＣからの表示をするためのデータをデジタル−アナログ変換されたデータにおいて増幅が必要な時に増幅をするための回路で、ｉｎｐ，ｉｎｎは相補的な電圧となっていて、ここにアナログ変換されたデータが入力されＩＲＯから増幅されたデータが出力されて画像表示データとして出力される。その際ＩＲＯから出力されたデータは波形整形等の処理をされて出力されてもよい。
【００６２】
Ｍ１が定電流源、Ｍ２，Ｍ３，Ｍ７，Ｍ１１が差動増幅部であり、Ｍ２，Ｍ３が差動増幅回路であり、ＭＢ１，ＭＢ３，Ｍ１はｎｂ１の電位に対するカレントミラー、ＭＢ４，ＭＢ７，Ｍ６，Ｍ１０はｎｂ２の電位に対するカレントミラー、ＭＢ５，ＭＢ８，Ｍ７，Ｍ１１はｎｂ３の電位に対するカレントミラー、ＭＢ６，Ｍ５，Ｍ９はｎｂ４の電位に対するカレントミラー、Ｍ４，Ｍ８はｎａ５の電位に対するカレントミラーであり、ＭＢ３，ＭＢ４，ＭＢ７，ＭＢ５，ＭＢ８は図９のようなカスケード接続を形成している。
【００６３】
これらカレントミラーはＭＯＳＦＥＴがＡＤＳＳ−ＡＶＳＳ間の電位において多段積みとなっているために、ＡＤＳＳ−ＡＶＳＳ間の電位が低い場合には高ＶthのＭＯＳＦＥＴを使用すると動作が不能となってしまう。又余りにもＶthが低いＭＯＳＦＥＴを使用するとゲインが低すぎるために、低ＶthのＭＯＳＦＥＴを用いる。差動増幅部においては図８に示されたようなＭＯＳＦＥＴのＶthであり、図８で示されたような効果がある。このように回路を設計する事により、ある程度の高速化を測りつつ、適度なゲインを得ることができる回路を得ることができる。
【００６４】
図１８はデータパスの構造の一例で、ａの方向にビットがビットスライスに並んでいて、ｂの方向に向かって演算されていく。図７で説明したように演算速度を同一とする必要があるために、図１の方法で置き換えて設計されたものはａの方向においては全てＶthが同一であるように設計される。例えばバッファbuffer等をビットスライス毎に低Ｖthで置き換えていく。又、極低Ｖthを使用すると極低ＶthのＭＯＳＦＥＴの割合が大きくなりすぎてしまうために、低Ｖthと高ＶthのＭＯＳＦＥＴを用いて作られる。
【００６５】
尚、図１のフローチャートがあり、図２にそれに対応した回路の概念図であるが、ここではフリップフロップは低Ｖth、極低ＶthのＭＯＳＦＥＴに置き換えられていないが、フリップフロップを置き換えることにより更に高速化を図ることができ、又本実施例のように高Ｖthのままにしておくと、フリップフロップのホールドタイム、セットアップタイムの設定が簡単に行う事ができる。
【００６６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、デジタル集積化回路は、ランダム・ロジック回路の他ゲートアレイ等で構成されたものであってもよい。基板バイアス電圧は、チャージポンプ回路により半導体集積回路装置内部で形成するもの他、外部端子から供給される電圧であってもよい。
【００６７】
クロック信号により信号の取り込みと保持を行なう一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数個の論理ゲート回路からなる信号伝達経路として、エンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、複数個の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号電圧遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第２信号伝達経路とを用いることにより、高集積化及び高速化を可能となる。
【００６８】
また、クロック信号により信号の取り込みと保持を行なう一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数個の論理ゲート回路からなる信号伝達経路の複数個とを備えた信号処理回路をエンハンスメント型ＭＯＳＦＥＴを用いて設計を行い、上記複数個の信号伝達経路のうち、信号伝達遅延時間が許容される信号伝達遅延時間を超える信号伝達経路を抽出し、上記抽出された信号伝達経路を構成する複数個の論理ゲート回路のうち上記エンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号電圧遅延時間よりも大きな遅延時間を持つものを、ディプレッション型ＭＯＳＦＥＴに置き換えて、その信号伝達遅延時間が上記許容される信号伝達遅延時間以下にするという設計ステップを繰り返すことにより、ＣＭＯＳ回路の高速化が可能となる。
【産業上の利用可能性】
【００６９】
この発明は、ＣＭＯＳ回路で構成された半導体集積回路装置とその高速化方法に広く利用することができる。
【符号の説明】
【００７０】
（１）〜（８）設計ステップ、ＦＦ１，ＦＦ２…フリップフロップ回路、ａ〜ｆ…入力信号、ｘ…出力信号、Ｑ１〜Ｑ５９…ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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