(57)【要約】【課題】電子素子に必要な周辺受動素子部品を含めて効率的な構造および配置を得ることが可能な電子素子実装体を提供すること。【解決手段】第１のランドを有する第１の配線板と、第１の面と該第１の面に対向する第２の面とを有し、第１の面の側が第１のランドを介して第１の配線板に実装され、第２の面に第２のランドが設けられた、第１の配線板より小面積の第２の配線板と、第２のランドを介して第２の配線板に電気的に接続された電子素子と、を具備し、電子素子が、半導体の集積回路チップを備えた素子（例えばメモリ素子）であり、第２の配線板が、電子素子の直下の位置に受動素子部品を埋設しており、該受動素子部品が、電子素子用のバイパスコンデンサ、またはダンピング抵抗、終端抵抗、プルアップ抵抗もしくはプルダウン抵抗である。【選択図】図１
2010080671.tif 000002
【特許請求の範囲】
【請求項１】
第１のランドを有する第１の配線板と、
第１の面と該第１の面に対向する第２の面とを有し、前記第１の面の側が前記第１のランドを介して前記第１の配線板に実装され、前記第２の面に第２のランドが設けられた、前記第１の配線板より小面積の第２の配線板と、
前記第２のランドを介して前記第２の配線板に電気的に接続された電子素子と、を具備し、
前記電子素子が、半導体の集積回路チップを備えた素子であり、
前記第２の配線板が、前記電子素子の直下の位置に受動素子部品を埋設し、該受動素子部品が、前記電子素子用のバイパスコンデンサであること
を特徴とする電子素子実装体。
【請求項２】
第１のランドを有する第１の配線板と、
第１の面と該第１の面に対向する第２の面とを有し、前記第１の面の側が前記第１のランドを介して前記第１の配線板に実装され、前記第２の面に第２のランドが設けられた、前記第１の配線板より小面積の第２の配線板と、
前記第２のランドを介して前記第２の配線板に電気的に接続された電子素子と、を具備し、
前記電子素子が、半導体の集積回路チップを備えたメモリ素子であり、
前記第２の配線板が、前記電子素子の直下の位置に受動素子部品を埋設し、該受動素子部品が、前記電子素子用のダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗であること
を特徴とする電子素子実装体。
【請求項３】
前記電子素子が、チップスケールパッケージ品であることを特徴とする請求項１または２記載の電子素子実装体。
【請求項４】
前記電子素子が、前記第２の配線板にフリップ接続されていることを特徴とする請求項１または２記載の電子素子実装体。
【請求項５】
前記電子素子が、ボンディングワイヤにより前記第２のランドを介して前記第２の配線板に電気的に接続されていることを特徴とする請求項１または２記載の電子素子実装体。
【請求項６】
前記電子素子が、ＢＧＡパッケージ品であることを特徴とする請求項１または２記載の電子素子実装体。
【請求項７】
前記第２の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、
前記第１の配線板に前記第２の配線板を実装するために前記はんだとは異なる別のはんだが用いられ、
前記はんだの融点が、前記別のはんだの融点より高いこと
を特徴とする請求項１または２記載の電子素子実装体。
【請求項８】
前記第２の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、
前記電子素子を前記第２のランドを介して前記第２の配線板に電気的に接続するために前記はんだとは異なる別のはんだが用いられ、
前記はんだの融点が、前記別のはんだの融点より高いこと
を特徴とする請求項１または２記載の電子素子実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子が配線板に接続された電子素子実装体に係り、特に、電子素子に必要な周辺受動素子部品を含めて効率的な構造および配置を得ることに好適な電子部品実装体に関する。
【背景技術】
【０００２】
電子機器を構成する電子回路は、半導体ＩＣのような能動素子と、例えば、電圧や電流の安定化やノイズ低減、あるいは回路定数決定、信号のタイミング調整、特定信号の通過や遮断などの機能を持たせた回路で必要になる抵抗、キャパシタ（コンデンサ）、インダクタのような受動素子とから構成されている。このようなことから、多くの場合、半導体ＩＣが伴われる電源回路や信号回路には、受動素子が半導体ＩＣの周辺部品として外付けされている。
【０００３】
近年の電子機器は、高機能、高性能化、大容量高速信号処理化の流れから、各種の機能を制御する多数の半導体ＩＣが組み合わせされてひとつの電子機器として構成されている。これに伴い、上記機能のための受動素子が不可欠となることも多く、さらにその使用数量も非常に多くなる傾向にある。電子回路を構成する電気／電子部品は、一般に、配線板上に平面的に配置され、配線板の回路パターンを介して相互に接続されることで所望の機能を発現している。
【０００４】
電子機器の中でもとりわけ携帯電子機器では、上記のような高機能、高性能化と、軽薄短小化とを両立することが要求される。これに対応するように、半導体ＩＣでは、高集積化、パッケージの小型化、端子のエリア配置化などがなされてきた。また、周辺受動素子部品の小型化（１６０８→１００５→０６０３→０４０２）や、部品配置の狭小化（部品間０．４ｍｍ→０．３ｍｍ→０．２ｍｍ→０．１ｍｍ）というような技術も進展してきた。
【０００５】
受動素子部品の小型化については、素子自体のコストアップのほかに、これを実装するためにより高精度の実装装置が必要となって、実装設備の新設や更新といった設備投資を原因とするコスト増が発生する。また、半導体ＩＣをより高集積化するには莫大なコストが必要であり、高集積化の速度は、技術的原因も加わって近年、鈍化の傾向にある。補助的には、半導体パッケージを多段スタック実装（チップスタック実装、パッケージオンパッケージ実装）する等の技術が使われている。
【０００６】
半導体ＩＣの高集積化およびそのパッケージング技術を含めた補助技術によりその高密度配置や受動素子部品の小型化が進展しても、配線板上でのこれらの実装状態としては、基本的に、半導体ＩＣとその外付けの多数の受動素子部品とが平面的に配置されている点では違いがない。これにより、電子機器のさらなる小型化、高性能、高機能化のひとつの妨げになっていると考えられる。すなわち、平面的な配置では、配線板の配線パターンを介する結線により、必然的に半導体ＩＣと周辺受動素子部品間の配線長が長くなる傾向がある。よって、例えば、配線長による信号遅延やノイズ発生、クロストーク発生、信号の減衰等の問題が発生する。これにより本来の性能が発揮できない場合も生じる。
【０００７】
なお、本願で開示する構造についての参考となる先行技術には、下記特許文献１に開示のものがある。この開示内容では、配線板自体が別の配線板に実装される形態について記載はない。
【特許文献１】特開２００３−１９７８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の事情を考慮してなされたもので、電子素子が配線板に接続された電子素子実装体において、電子素子に必要な周辺受動素子部品を含めて効率的な構造および配置を得ることが可能な電子素子実装体を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の一態様である電子素子実装体は、第１のランドを有する第１の配線板と、第１の面と該第１の面に対向する第２の面とを有し、前記第１の面の側が前記第１のランドを介して前記第１の配線板に実装され、前記第２の面に第２のランドが設けられた、前記第１の配線板より小面積の第２の配線板と、前記第２のランドを介して前記第２の配線板に電気的に接続された電子素子と、を具備し、前記電子素子が、半導体の集積回路チップを備えた素子であり、前記第２の配線板が、前記電子素子の直下の位置に受動素子部品を埋設しており、該受動素子部品が、前記電子素子用のバイパスコンデンサであることを特徴とする。
【００１０】
すなわち、この電子素子実装体は、下から、第１の配線板、これより面積の小さい第２の配線板、集積回路チップを備えた電子素子という３つの構成物を有している。第２の配線板には、電子素子の直下の位置に受動素子部品が埋設されており、この受動素子部品が、電子素子用のバイパスコンデンサとなっている。
【００１１】
したがって、本来であれば第１の配線板が担うべき受動素子部品配置の面積負担の相当分が、第２の配線板に移動していることになり、しかもこの受動素子部品は電子素子の直下の位置にある。よって、電子素子に必要な周辺受動素子部品を含めて評価すると、効率的な構造および配置になっている電子素子実装体が得られる。なお、電子素子にバイパスコンデンサはほぼすべての場合で必須の周辺部品であり、これを第１の配線板から別のところに移動できる意義は非常に大きい。
【００１２】
また、本発明の別の態様である電子素子実装体は、第１のランドを有する第１の配線板と、第１の面と該第１の面に対向する第２の面とを有し、前記第１の面の側が前記第１のランドを介して前記第１の配線板に実装され、前記第２の面に第２のランドが設けられた、前記第１の配線板より小面積の第２の配線板と、前記第２のランドを介して前記第２の配線板に電気的に接続された電子素子と、を具備し、前記電子素子が、半導体の集積回路チップを備えたメモリ素子であり、前記第２の配線板が、前記電子素子の直下の位置に受動素子部品を埋設しており、該受動素子部品が、前記電子素子用のダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗であることを特徴とする。
【００１３】
すなわち、この電子素子実装体は、下から、第１の配線板、これより面積の小さい第２の配線板、集積回路チップを備えたメモリ素子という３つの構成物を有している。第２の配線板には、電子素子の直下の位置に受動素子部品が埋設されており、この受動素子部品が、メモリ素子用のダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗となっている。
【００１４】
したがって、本来であれば第１の配線板が担うべき受動素子部品配置の面積負担の相当分が、第２の配線板に移動していることになり、しかもこの受動素子部品はメモリ素子の直下の位置にある。よって、メモリ素子に必要な周辺受動素子部品を含めて評価すると、効率的な構造および配置になっている電子素子実装体が得られる。なお、メモリ素子にダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗は、そのほぼすべての場合で必須の周辺部品であり、これを第１の配線板から別のところに移動できる意義は非常に大きい。
【発明の効果】
【００１５】
本発明によれば、電子素子が配線板に接続された電子素子実装体において、電子素子に必要な周辺受動素子部品を含めて効率的な構造および配置を得ることが可能な電子素子実装体を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施態様として、前記電子素子が、チップスケールパッケージ品である、とすることができる。集積回路チップを備えた電子素子がパッケージ品であれば、例えばはんだにより第２の配線板に接続（表面実装）することが可能であり、特殊な実装設備を要せず量産性に優る。とりわけチップスケールパッケージ品を用いれば、必要な面積をより小さくすることができ、小型化に貢献する。
【００１７】
また、実施態様として、前記電子素子が、前記第２の配線板にフリップ接続されている、とすることもできる。フリップ接続を用いれば、配線長を一層短くすることが可能であり信号の高速化を特に必要とするアプリケーションに向く。
【００１８】
また、実施態様として、前記電子素子が、ボンディングワイヤにより前記第２のランドを介して前記第２の配線板に電気的に接続されている、とすることもできる。この態様では、電子素子と第２の配線板とでひとつの部品になっており、この部品を第１の配線板に実装するとして扱うことができる。
【００１９】
また、実施態様として、前記電子素子が、ＢＧＡ（ball grid array）パッケージ品である、とすることもできる。集積回路チップを備えた電子素子がパッケージ品であれば、はんだにより第２の配線板に接続（表面実装）することが可能であり、特殊な実装設備を要せず量産性に優る。とりわけＢＧＡパッケージ品を用いれば、その面積に制約が少なく、より多くの品種の電子素子に対応することができる。
【００２０】
また、実施態様として、前記第２の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、前記第１の配線板に前記第２の配線板を実装するために前記はんだとは異なる別のはんだが用いられ、前記はんだの融点が、前記別のはんだの融点より高い、とすることができる。このように第２の配線板に埋設される受動素子部品に使用されるはんだの融点を、第２の配線板を第１の配線板に実装するためのはんだの融点より高くすることで、この実装時において第２の配線板中でのはんだの再溶融を防ぐことができる。再溶融は接続不良などの原因になるので、これを防止できるのは好ましい。
【００２１】
また、実施態様として、前記第２の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、前記電子素子を前記第２のランドを介して前記第２の配線板に電気的に接続するために前記はんだとは異なる別のはんだが用いられ、前記はんだの融点が、前記別のはんだの融点より高い、とすることができる。このように第２の配線板に埋設される受動素子部品に使用されるはんだの融点を、電子素子を第２の配線板に実装するためのはんだの融点より高くすることで、この実装時において第２の配線板中でのはんだの再溶融を防ぐことができる。再溶融は接続不良などの原因になるので、これを防止できるのは好ましい。
【００２２】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図に示すように、この電子素子実装体は、通常用いられる配線板３００上に、受動素子部品内蔵配線板１００を介して電子素子２００が実装された構造のものである。配線板３００上には、受動素子部品内蔵配線板１００のほかに、通常の基板と同様に、例えばチップコンデンサのような受動素子の実装部品４０１や、例えばパッケージ品である半導体能動素子の実装部品４０２などの部品が実装され得る。
【００２３】
電子素子２００は、受動素子部品内蔵配線板１００を用いることなく直接に配線板３００上に実装することも可能な素子であるが、この実装体では、電子素子２００に必要な周辺受動素子部品を含めて効率的な構造および配置を得るために、特に、受動素子部品内蔵配線板１００を介在させ、利用している。詳しくは後述する。
【００２４】
受動素子部品内蔵配線板１００の配線板３００への実装には、はんだ３０１が用いられる。このため、受動素子部品内蔵配線板１００、配線板３００の双方表面に、はんだ３０１に接続されるためのランドが設けられている。配線板３００の側では、表面の配線層３００ａによりこのためのランドが形成されている。このランドを取り囲むように配線板３００の表面には、はんだレジスト３００ｂが形成されている。はんだ３０１による接続には、はんだのリフロー技術を利用できる。
【００２５】
電子素子２００の受動素子部品内蔵配線板１００への実装には、はんだ２０１が用いられる。このため、電子素子２００の表面には、はんだ２０１に接続されるための、エリア配置の端子２００ａが設けられ、受動素子部品内蔵配線板１００の表面には、はんだ２０１に接続されるためのランドが設けられている。エリア配置とは、グリッド状の配置をいい、電子素子２００の４辺や対向する２辺に沿った１列の配置よりピッチを広げることが可能な配置である。はんだ２０１による上記接続には、はんだのリフロー技術を利用できる。
【００２６】
電子素子２００は、より詳細には、ウエハレベル・チップスケールパッケージによる素子部品である。すなわち、電子素子２００は、半導体の集積回路（ＩＣ）チップと、該チップ上に形成されたグリッド状配列（エリア配置）の端子２００ａとを少なくとも備えている。端子２００ａは、ＩＣチップがもともと有する端子パッドから再配線層を介して電気的に導通しつつその位置を再配置して設けられた端子である。このような再配置により、端子としての配置密度がＩＣチップ上の端子パッドのそれより粗くなっている。これにより、電子素子２００は、表面実装技術により、配線層２６によるランドにはんだ２０１を介して接続することができる。
【００２７】
受動素子部品内蔵配線板１００は、電子素子２００を配線板３００に電気的に接続するための仲介基板であるが、電子素子２００の直下の内部に受動素子部品４１を埋設している点に特徴がある。受動素子部品４１は、例えば、電子素子２００に必要なバイパスコンデンサなどのチップコンデンサ、またはデカップリングインダクタなどのチップインダクタとすることができる。特に電子素子２００が例えばメモリ素子のようなバスの入出力端子を多数有する素子であれば、ダンピング抵抗、終端抵抗、プルアップ抵抗、プルダウン抵抗などのチップ抵抗部品として埋設しておくこともできる。
【００２８】
ダンピング抵抗は、通常、電子素子のバス出力端子に直列に接続され、駆動インピーダンスを所定に設定して信号の反射を防止する機能がある。終端抵抗は、通常、電子素子のバス入力端子とグラウンドとの間に接続され、上記ダンピング抵抗との整合により信号の反射を防止する機能がある。プルアップ抵抗は、バスと例えば電源ラインとの間に接続され、バスが電子素子から電気的に切り離された状態においてこれを電気的にハイの状態に固定しフローティング状態を回避する機能がある。プルダウン抵抗は、バスとグラウンドとの間に接続され、バスが電子素子から電気的に切り離された状態において、逆に、これを電気的にローの状態に固定しフローティング状態を回避する機能がある。
【００２９】
このような受動素子部品内蔵配線板１００を用いることで、通常であれば配線板３００に求められる、上記機能の受動素子部品を配置するための面積負担が大きく軽減される。バイパスコンデンサやデカップリングインダクタなどの受動素子部品はほとんどすべての品種の電子素子に必要な外付け部品であり、バスを有するメモリ素子では、バス幅に応じて多数の抵抗が外付けされる。これらが受動素子部品内蔵配線板１００に埋設されることで、配線板３００における受動素子部品内蔵配線板１００の周りの領域が、別の部品の実装領域として大きく開放されることになる。
【００３０】
したがって、この実施形態では、電子素子２００が配線板３００に接続された電子素子実装体として見て、電子素子２００に不可欠な多数の周辺受動素子部品にかかわらず効率的な配置および構造が得られる。また、電子素子２００とその周辺受動素子部品との配線長がより短くなることも利点となる。配線長が短くなれば、信号遅延やノイズ発生、クロストーク発生、信号の減衰等の問題発生要因を軽減できる。
【００３１】
また、この実施形態では、電子素子２００としてウエハレベル・チップスケールパッケージによる素子部品を用いているため、はんだ２０１により配線板１００に接続（表面実装）できている。したがって、特殊な実装設備を要せず量産性に優る。とりわけチップスケールパッケージ品なので、実装に必要な面積を最低限まで小さくすることができ、応用された製品の小型化に貢献できる。
【００３２】
受動素子部品内蔵配線板１００には、上記したように受動素子部品４１が埋設されている。このため、この実施形態では、図１に示すように、６層の配線層２１〜２６を有する多層配線板を利用している。配線層数はこれに限られないが、以下では、図示の受動素子部品内蔵配線板１００について追加的に説明する。
【００３３】
受動素子部品内蔵配線板１００は、絶縁層１１、同１２、同１３、同１４、同１５、配線層（配線パターン）２１、同２２、同２３、同２４、同２５、同２６（＝合計６層）、層間接続体３１、同３２、同３４、同３５、スルーホール導電体３３、受動素子部品４１、はんだ５１、はんだレジスト６１、６２を有する。
【００３４】
受動素子部品４１は、表面実装用のチップ部品であり、すでに述べたように、例えばチップコンデンサ、チップインダクタ、あるいはチップ抵抗である。その平面的な大きさは例えば０．６ｍｍ×０．３ｍｍである。両端に端子を有し、その下側が配線層２２による実装用ランドに対向位置している。受動素子部品４１の端子と実装用ランドとははんだ５１により電気的、機械的に接続されている。
【００３５】
配線層２１、２６は、配線板としての両主面上の配線層であってランドを含んでいる。配線層２１によるランドは、配線板３００に実装するためのランドであり、配線層２６によるランドは、電子素子２００を実装するためのランドである。実装ではんだが位置するランドの部分を除いて両主面上には、はんだ接続時に溶融したはんだをランド部分に留めかつその後は保護層として機能するはんだレジスト６１、６２が形成されている（厚さはそれぞれ例えば２０μｍ程度）。ランド部分の表層には、耐腐食性の高いＮｉ／Ａｕのめっき層（不図示）を形成しておいてもよい。
【００３６】
配線層２２、２３、２４、２５は、それぞれ、内層の配線層であり、順に、配線層２１と配線層２２の間に絶縁層１１が、配線層２２と配線層２３の間に絶縁層１２が、配線層２３と配線層２４との間に絶縁層１３が、配線層２４と配線層２５との間に絶縁層１４が、配線層２５と配線層２６との間に絶縁層１５が、それぞれ位置しこれらの配線層２１〜２６を隔てている。各配線層２１〜２６は、例えばそれぞれ厚さ１８μｍの金属（銅）箔からなっている。
【００３７】
各絶縁層１１〜１５は、絶縁層１３を除き例えばそれぞれ厚さ１００μｍ、絶縁層１３のみ例えば厚さ３００μｍで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。特に絶縁層１３は、内蔵された受動素子部品４１に相当する位置部分が開口部となっており、受動素子部品４１を埋設するための空間を提供する。絶縁層１２、１４は、内蔵された受動素子部品４１のための絶縁層１３の上記開口部および絶縁層１３のスルーホール導電体３３内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
【００３８】
配線層２１と配線層２２とは、それらのパターンの面の間に挟設されかつ絶縁層１１を貫通する層間接続体３１により導通し得る。同様に、配線層２２と配線層２３とは、それらのパターンの面の間に挟設されかつ絶縁層１２を貫通する層間接続体３２により導通し得る。配線層２３と配線層２４とは、絶縁層１３を貫通して設けられたスルーホール導電体３３により導通し得る。配線層２４と配線層２５とは、それらのパターンの面の間に挟設されかつ絶縁層１４を貫通する層間接続体３４により導通し得る。配線層２５と配線層２６とは、それらのパターンの面の間に挟設されかつ絶縁層１５を貫通する層間接続体３５により導通し得る。
【００３９】
層間接続体３１、３２、３４、３５は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向（図１の図示で上下の積層方向）に径が変化している。その直径は、太い側で例えば２００μｍである。
【００４０】
次に、この受動素子部品内蔵配線板１００の製造工程を、図２ないし図４を参照して説明する。図２ないし図４は、それぞれ、図１中に示した受動素子部品内蔵配線板１００の製造過程の一部を模式的断面で示す工程図である。これらの図において図１中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【００４１】
図２から説明する。図２は、受動素子部品内蔵配線板１００のうち絶縁層１１を中心とした部分の製造工程を示している。まず、図２（ａ）に示すように、厚さ例えば１８μｍの金属箔（電解銅箔）２２Ａ上に例えばスクリーン印刷により、層間接続体３１となるペースト状の導電性組成物をほぼ円錐形のバンプ状（底面径例えば２００μｍ、高さ例えば１６０μｍ）に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔２２Ａの下面に印刷しているが上面でもよい（以下の各図も同じである）。層間接続体３１の印刷後これを乾燥させて硬化させる。
【００４２】
なお、図２（ａ）において図の左右が省略されているが、これは、多数の配線板１００を同時に製造することを示すためである（いわゆる多面付けの配線板として製造して最後に個片化する）。以下の各図も同様である。
【００４３】
層間接続体３１の硬化後、次に、図２（ｂ）に示すように、金属箔２２Ａ上に厚さ例えば公称１００μｍのＦＲ−４のプリプレグ１１Ａを積層して層間接続体３１を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい（いずれにしても層間接続体３１の形状は、積層方向に一致する軸を有しその軸方向に径が変化している。）。続いて、図２（ｃ）に示すように、プリプレグ１１Ａ上に金属箔（電解銅箔）２１Ａを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔２１Ａは層間接続体３１と電気的導通状態となり、プリプレグ１１Ａは完全に硬化して絶縁層１１になる。
【００４４】
次に、図２（ｄ）に示すように、片側の金属箔２２Ａに例えば周知のフォトリソグラフィによるパターニングを施し、これを、実装用ランドを含む配線パターン２２に加工する。そして、加工により得られた実装用ランド上に、図２（ｅ）に示すように、クリームはんだ５１Ａを適用する。クリームはんだ５１Ａのランド上への適用には、例えばスクリーン印刷を用いることができる。これによれば容易に効率的に所定パターンに印刷できる。スクリーン印刷に代えてディスペンサで適用することもできる。クリームはんだ５１Ａは、例えばＳｎ−３Ａｇ−０．５Ｃｕの組成のはんだ粒子（融点２１７℃）がフラックス中に分散された構成のものとすることができる。
【００４５】
クリームはんだ５１Ａは、これに代えて硬化前の導電性組成物（例えば銀ペースト）を使用するとしてもよい。導電性組成物は硬化後の耐熱性が高く、完成された後の配線板１００として、再溶融して接続不良が発生するのを効果的に防止できる。
【００４６】
この意味でクリームはんだ５１Ａを用いる場合には、その融点が、配線板１００を配線板３００に接続するためのはんだ３０１や、配線板１００上に電子素子２００を接続するためのはんだ２０１のそれより高いものを選択するのが好ましい。これによれば、配線板１００中のはんだの再溶融による接続不良を抑制できる。より具体的には、例えば、クリームはんだ５１Ａ中のはんだ粒子がＳｎ−３Ａｇ−０．５Ｃｕ（融点２１７℃）である場合には、はんだ３０１やはんだ２０１として例えばＳｎ−５８Ｂｉ（融点１３９℃）の組成のものを使用できる。
【００４７】
加工により得られた実装用ランド上にクリームはんだ５１Ａを適用したら、続いて、受動素子部品４１を、クリームはんだ５１Ａを介した実装用ランド上に例えばマウンタで載置する。そして、加熱してクリームはんだ５１Ａをリフローさせ、受動素子部品４１をランド上に接続、固定する。以上により、図２（ｆ）に示すように、はんだ５１を介して受動素子部品４１が配線層２２の実装用ランド上に接続された状態の配線板素材１が得られる。この配線板素材１を用いる後の工程については図４で述べる。
【００４８】
次に、図３を参照して説明する。図３は、受動素子部品内蔵配線板１００のうち絶縁層１３および同１２を中心とした部分の製造工程を示している。まず、図３（ａ）に示すように、両面に例えば厚さ１８μｍの金属箔（電解銅箔）２３Ａ、２４Ａが積層された例えば厚さ３００μｍのＦＲ−４の絶縁層１３を用意し、その所定位置にスルーホール導電体を形成するための貫通孔８３をあけ、かつ内蔵する受動素子部品４１に相当する部分に部品用開口部８１、８２を形成する。
【００４９】
次に、無電解めっきおよび電解めっきを行い、図３（ｂ）に示すように、貫通孔８３の内壁にスルーホール導電体３３を形成する。このとき開口部８１、８２の内壁にも導電体が形成される。さらに、図３（ｃ）に示すように、金属箔２３Ａ、２４Ａを周知のフォトリソグラフィを利用して所定にパターニングして配線層２３、２４を形成する。配線層２３、２４のパターニング形成により、開口部８１、８２の内壁に形成された導電体も除去される。
【００５０】
次に、図３（ｄ）に示すように、配線層２３上の所定の位置に層間接続体３２となる導電性バンプ（底面径例えば２００μｍ、高さ例えば１６０μｍ）をペースト状導電性組成物のスクリーン印刷により形成する。続いて、図３（ｅ）に示すように、絶縁層１２とすべきＦＲ−４のプリプレグ１２Ａ（公称厚さ例えば１００μｍ）を配線層２３側にプレス機を用い積層する。プリプレグ１２Ａには、絶縁層１３と同様の、内蔵するチップ部品４１および半導体素子４２に相当する部分の開口部をあらかじめ設けておく。
【００５１】
図３（ｅ）の積層工程では、層間接続体３２の頭部をプリプレグ１２Ａに貫通させる。なお、図３（ｅ）における層間接続体３２の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。以上により得られた配線板素材を配線板素材２とする。
【００５２】
以上の図３に示した工程は、以下のような手順とすることも可能である。図３（ａ）の段階では、貫通孔８３のみ形成し内蔵部品用の開口部８１、８２を形成せずに続く図３（ｂ）から図３（ｄ）までの工程を行う。次に、図３（ｅ）に相当する工程として、プリプレグ１２Ａ（開口のないもの）の積層を行う。そして、絶縁層１３およびプリプレグ１２Ａに部品内蔵用の開口部を同時に形成する、という工程である。
【００５３】
次に、図４を参照して説明する。図４は、上記で得られた配線板素材１、２などを積層する配置関係を示す図である。ここで、図示上側の配線板素材３は、下側の配線板素材１と同様な工程を適用し、かつそのあと層間接続体３４およびプリプレグ１４Ａを、図示中間の配線板素材２における層間接続体３２およびプリプレグ１２Ａと同様にして形成し得られたものである。
【００５４】
ただし、配線板素材３は、部品（受動素子部品４１）およびこれを接続するための部位（実装用ランド）のない構成であり、さらにプリプレグ１４Ａには受動素子部品４１用の開口部を設けない。そのほかは、金属箔（電解銅箔）２６Ａ、絶縁層１５、層間接続体３５、配線層２５、プリプレグ１４Ａ、層間接続体３４とも、それぞれ配線板素材１の金属箔２１Ａ、絶縁層１１、層間接続体３１、配線層２２、配線板素材２のプリプレグ１２Ａ、層間接続体３２と同じである。
【００５５】
図４に示すような配置で各配線板素材１、２、３を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ１２Ａ、１４Ａが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ１２Ａ、１４Ａの流動性により、受動素子部品４１の周りの空間およびスルーホール導電体３３内部の空間にはプリプレグ１２Ａ、１４Ａが変形進入し空隙は発生しない。また、配線層２２、２４は、層間接続体３２、３４にそれぞれ電気的に接続される。
【００５６】
図４に示す積層工程の後、上下両面の金属箔２６Ａ、２１Ａを周知のフォトリソグラフィを利用して所定にパターニングし、続いてはんだレジスト６１、６２の層を形成し、さらに続いて多面付けの板を個片化することにより、図１中に示したような受動素子部品内蔵配線板１００を得ることができる。
【００５７】
変形例として、中間の絶縁層１３に設けられたスルーホール導電体３３については、層間接続体３１や同３２と同様なものとする構成も当然ながらあり得る。また、層間接続体３１、３２、３４、３５について、説明した導電性組成物印刷による導電性バンプを由来とするもの以外に、例えば、金属板エッチングにより形成された金属バンプ、導電性組成物充填による接続体、めっきにより形成された導体バンプなどを由来とするものなどのうちから適宜選択、採用することもできる。また、外側の配線層２１、２６は、最後の積層工程のあとにパターニングして得る以外に、各配線板素材１、３の段階で（例えば図２（ｄ）の段階で）形成するようにしてもよい。
【００５８】
また、図４に示した積層工程において、配線板素材１、２については、プリプレグ１２Ａおよび層間接続体３２の部分を配線板素材２の側ではなく配線板素材１の側に設けておくようにしてもよい。すなわち、層間接続体３２の形成およびプリプレグ１２Ａの積層を、配線板素材１の配線層２２上（絶縁層１１上）であらかじめ行うようにする。この場合、実装された受動素子部品４１が、一見、層間接続体３２をスクリーン印刷で形成するときに干渉要因となるように見えるが、受動素子部品４１として十分薄い部品の場合は実際上干渉要因とはならない。プリプレグ１２Ａの積層工程のときには、受動素子部品４１の厚さを吸収できるクッション材を介在させて加圧・加熱すれば面内方向均一にプリプレグ１２Ａを積層できる。
【００５９】
以上、図１中に示した受動素子部品内蔵配線板１００について製造工程を含めて説明したが、要は、受動素子部品が内蔵、埋設され、これらと電気的な接続がされるような上下両主面上のはんだ接続用のランドを有する配線板であれば、使用することができる。
【００６０】
次に、本発明の別の実施形態について図５を参照して説明する。図５は、本発明の別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。
【００６１】
この実施形態は、電子素子２１０として、受動素子部品内蔵配線板１００上にワイヤボンディングで直接接続されたＩＣチップ２１０ａを備えるようにしたものである。すなわち、受動素子部品内蔵配線板１００をインターポーザー機能の基板としても用い、その上面の配線層２６を、ＩＣチップ２１０ａの端子パッド（不図示）からのボンディングワイヤ２１０ｂを接続するためのランドとして機能させている。さらに、ボンディングワイヤ２１０ｂおよびＩＣチップ２１０ａを封止、保護するためモールド樹脂２１０ｃを備えている。なお、図示のものは、高機能化のためＩＣチップ２１０ａはスタック構成になっている。
【００６２】
この電子部品実装体では、電子素子２１０が受動素子部品内蔵配線板１００を伴ってあらかじめひとつの部品になっており、これを配線板３００に実装するとして扱うことができる。この一体化されたひとつの部品は、受動素子部品内蔵配線板１００を伴うことで付加価値が非常に高くなっている。
【００６３】
次に、本発明のさらに別の実施形態について図６を参照して説明する。図６は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。
【００６４】
この実施形態は、電子素子２２０として、エリア配置の端子２２０ｅを有するパッケージ品（例えばＢＧＡパッケージ品やＬＧＡ（land grid array）パッケージ品）を用いている。ただし、図１に示したものとは異なり、インターポーザー２２０ｄを有したパッケージであり、インターポーザー２２０ｄの下面に端子２２０ｅを配置させ、同じくその上面に、ＩＣチップ２２０ａの端子パッド（不図示）からのボンディングワイヤ２２０ｂを接続するためのランド（不図示）を設けている。このランドは、インターポーザー２２０ｄを貫通する方向において、端子２２０ｅに電気的に導通されている。
【００６５】
また、電子素子２２０は、ボンディングワイヤ２２０ｂおよびＩＣチップ２２０ａを封止、保護するためモールド樹脂２２０ｃを備えている。なお、図示のものは、高機能化のためＩＣチップ２１０ａがスタック構成になっている。
【００６６】
この電子部品実装体では、はんだにより電子素子２２０を配線板１００に接続（表面実装）することが可能であり、特殊な実装設備を要せず量産性に優る。とりわけ、インターポーザー２２０ｄを備えたＢＧＡパッケージ品を用いれば、ＩＣチップ２２０ａの面積にかかわらず電子素子２２０としてはインターポーザー２２０ｄの面積に制約が少なく、より多くの品種のＩＣチップ２２０ａに対応することができる。
【００６７】
次に、本発明のさらに別の実施形態について図７を参照して説明する。図７は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。
【００６８】
この実施形態は、電子素子２３０として、エリア配置の端子２３０ｅを有するパッケージ品を用いている点では、図６に示したものと同様である。ただし、インターポーザー２３０ｄの上面には、ＩＣチップ２３０ａを例えば金のスタッド状バンプ２３０ｂを介してフリップ接続するためのランド（不図示）を設けている。インターポーザー２３０ｄとＩＣチップ２３０ａとの隙間にはアンダーフィル樹脂２３０ｃが充填され、フリップ接続部位を保護している。
【００６９】
この実施形態も、はんだにより電子素子２３０を配線板１００に接続（表面実装）することが可能であり、電子素子２３０の実装に特殊な設備を要せず量産性に優る。とりわけ、インターポーザー２３０ｄを備えたＢＧＡパッケージ品を用いているので、ＩＣチップ２３０ａの面積にかかわらず電子素子２３０としてはインターポーザー２３０ｄの面積に制約が少なく、より多くの品種のＩＣチップ２３０ａに対応することができる。また、図６に示したものより、ボンディングワイヤ２２０ｂがない分、周波数特性の良好な電子素子２３０を利用することができる。
【００７０】
次に、本発明のさらに別の実施形態について図８を参照して説明する。図８は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。
【００７１】
この実施形態は、電子素子２４０として、リードフレーム２４０ｄを有しこれに伴い列配置の端子２４０ｅを備えたパッケージ品を用いている。列配置の端子２４０ｅと受動素子部品内蔵配線板１００上のランドとはんだ２０２により接続される。列配置の端子２４０ｅは、ボンディングワイヤ２４０ｂによりＩＣチップ２４０ａ上の端子パッド（不図示）と電気的に導通している。ボンディングワイヤ２４０ｂおよびＩＣチップ２４０ａはモールド樹脂２４０ｃにより封止されている。
【００７２】
このように、電子素子２４０としては、端子がエリア配置ではなく列配置であるパッケージ品であっても利用できる。端子が列配置のパッケージ品は面積が大きくなりがちであり、したがって、これに付随する周辺受動素子部品を受動素子部品内蔵配線板１００内に収める意義は上記の各実施形態より相対的には小さくなる。しかしながら一定の意義はある。
【００７３】
次に、本発明のさらに別の実施形態について図９を参照して説明する。図９は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。
【００７４】
この実施形態は、電子素子２５０として、受動素子部品内蔵配線板１００上にフリップ接続されたＩＣチップ２５０ａを備えるようにしたものである。受動素子部品内蔵配線板１００の上面には、ＩＣチップ２５０ａを例えば金のスタッド状バンプ２５０ｂを介してフリップ接続するためのランドが配線層２６により用意されている。受動素子部品内蔵配線板１００とＩＣチップ２５０ａとの隙間にはアンダーフィル樹脂２５０ｃが充填され、フリップ接続部位を保護している。
【００７５】
この電子部品実装体では、電子素子２５０が受動素子部品内蔵配線板１００を伴ってあらかじめひとつの部品になっており、これを配線板３００に実装するとして扱うことができる。この一体化されたひとつの部品は、受動素子部品内蔵配線板１００を伴うことで付加価値が非常に高くなっている。この点は、図５に示した実施形態と同様である。また、この電子部品実装体は、電子素子２５０としてボンディングワイヤを含まないので、その分、周波数特性をより良好にすることができる。
【００７６】
以上、本発明の各実施形態について説明したが、これらの電子部品実装体には以下のような利点もある。すなわち、配線板３００としてその表面の配線パターンが標準化されている場合を想定したとき、電子素子を受動素子部品内蔵配線板１００を介して実装している点で有用である。つまり、電子素子の形態の違い（パッケージ品か否かやパッケージの種類）に応じるように受動素子部品内蔵配線板１００を製造することで、その各種の電子素子を利用することが可能になる。換言すると、各電子素子の標準化基板として受動素子部品内蔵配線板１００が機能する。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施形態に係る電子素子実装体の構成を模式的に示す断面図。
【図２】図１中に示した受動素子部品内蔵配線板１００の製造過程の一部を模式的断面で示す工程図。
【図３】図１中に示した受動素子部品内蔵配線板１００の製造過程の別の一部を模式的断面で示す工程図。
【図４】図１中に示した受動素子部品内蔵配線板１００の製造過程のさらに別の一部を模式的断面で示す工程図。
【図５】本発明の別の実施形態に係る電子素子実装体の構成を模式的に示す断面図。
【図６】本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図。
【図７】本発明のさらに別の（第４の）実施形態に係る電子素子実装体の構成を模式的に示す断面図。
【図８】本発明のさらに別の（第５の）実施形態に係る電子素子実装体の構成を模式的に示す断面図。
【図９】本発明のさらに別の（第６の）実施形態に係る電子素子実装体の構成を模式的に示す断面図。
【符号の説明】
【００７８】
１…配線板素材、２…配線板素材、３…配線板素材、１１…絶縁層、１１Ａ…プリプレグ、１２…絶縁層、１２Ａ…プリプレグ、１３…絶縁層、１４…絶縁層、１４Ａ…プリプレグ、１５…絶縁層、２１…配線層（配線パターン）、２１Ａ…金属箔（銅箔）、２２…配線層（配線パターン）、２２Ａ…金属箔（銅箔）、２３…配線層（配線パターン）、２３Ａ…金属箔（銅箔）、２４…配線層（配線パターン）、２４Ａ…金属箔（銅箔）、２５…配線層（配線パターン）、２６…配線層（配線パターン）、２６Ａ…金属箔（銅箔）、３１，３２，３４，３５…層間接続体（導電性組成物印刷による導電性バンプ）、３３…スルーホール導電体、４１…受動素子部品、５１…はんだ、５１Ａ…クリームはんだ、６１、６２…はんだレジスト、８１，８２…部品用開口部、８３…貫通孔、１００…受動素子部品内蔵配線板（第２の配線板）、２００…電子素子（チップスケールパッケージ品）、２００ａ…エリア配置端子、２０１…はんだ、２０２…はんだ、２１０…電子素子（受動素子部品内蔵配線板上にワイヤボンディングで接続されたＩＣチップを含む）、２１０ａ…ＩＣチップ、２１０ｂ…ボンディングワイヤ、２１０ｃ…モールド樹脂、２２０…電子素子（内部にボンディングワイヤを有するＢＧＡパッケージ品）、２２０ａ…ＩＣチップ、２２０ｂ…ボンディングワイヤ、２２０ｃ…モールド樹脂、２２０ｄ…インターポーザー、２２０ｅ…エリア配置端子、２３０…電子素子（フリップ接続されたＩＣチップを含むＢＧＡパッケージ品）、２３０ａ…ＩＣチップ、２３０ｂ…スタッド状バンプ、２３０ｃ…アンダーフィル樹脂、２３０ｄ…インターポーザー、２３０ｅ…エリア配置端子、２４０…電子素子（リードフレームを有するパッケージ品）、２４０ａ…ＩＣチップ、２４０ｂ…ボンディングワイヤ、２４０ｃ…モールド樹脂、２４０ｄ…リードフレーム、２４０ｅ…列配置の端子、２５０…電子素子（受動素子部品内蔵配線板上にフリップ接続されたＩＣチップを含む）、２５０ａ…ＩＣチップ、２５０ｂ…スタッド状バンプ、２５０ｃ…アンダーフィル樹脂、３００…配線板（第１の配線板）、３００ａ…配線層（第１のランドを含む）、３００ｂ…はんだレジスト、３０１…はんだ、４０１…実装部品、４０２…実装部品。
【図１】
2010080671.tif 000003
【図２】
2010080671.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2010080671.tif 000008
【図７】
2010080671.tif 000009
【図８】
2010080671.tif 000010
【図９】
2010080671.tif 000011