(57)【要約】【課題】走査回路等のノイズの影響を受けない高感度の信号出力を得る。【解決手段】ＰＤ２１の信号電荷４０は、蓄積ゲート２２ａ及び２２ｂのポテンシャルが４２ａ、４２ｂで示すとき、蓄積ゲート２２ｂを経由して蓄積ゲート２２ａに移動する。その後蓄積ゲート２２ａ及び２２ｂのポテンシャルが４１ａ、４１ｂで示す位置に制御されると、それらのポテンシャルの差の分だけ信号電荷４３が蓄積ゲート２２ａに蓄積される。続いて、ＦＤ２４の電位をリセット電圧にした後、信号電荷４３を転送ゲート２３を通してＦＤ２４に転送する。ＦＤ２４からＱ２、Ｑ３を介して垂直信号線１２に出力される電位Ｖoutは、それまでのリセット状態にあるときの電位から、１回の転送により得られた信号電荷４６の蓄積量に対応した電子個数分の電位だけ下がる。１水平走査期間におけるこの電位低下の回数が、画素データとして出力される。【選択図】図２
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【特許請求の範囲】
【請求項１】
入射光を光電変換して信号電荷を蓄積するフォトダイオードと、
前記フォトダイオードに蓄積された信号電荷を一定量蓄積する蓄積手段と、
前記信号電荷を垂直信号線に出力する出力手段と、
前記出力手段をリセット状態とした後、前記蓄積手段に蓄積された前記一定量の前記信号電荷を読み出して前記出力手段に転送する転送手段と、
前記蓄積手段による蓄積動作と前記転送手段による動作とを、前記フォトダイオードに蓄積される信号電荷の最大量を前記一定量ずつすべて読み出すことが可能な所定時間繰り返す制御手段と、
前記所定時間に前記出力手段から前記垂直信号線に出力された電位を所定の閾値と比較して前記一定量の前記信号電荷の読み出しの有無を検出し、検出した読み出し回数を画素データとして外部へ出力する画素データ出力手段と、
を有することを特徴とする固体撮像素子。
【請求項２】
前記蓄積手段は、
前記フォトダイオードからそのフォトダイオードに蓄積された信号電荷が転送される第１の蓄積ゲートと、
前記第１の蓄積ゲートに対する第１の蓄積ゲート電位とは異なる第２の蓄積ゲート電位に基づき、前記第１の蓄積ゲートを介して前記信号電荷が転送される第２の蓄積ゲートとを有し、
前記第１の蓄積ゲート電位と前記第２の蓄積ゲート電位との差の電位に応じた前記一定量の前記信号電荷を前記第２の蓄積ゲートに蓄積することを特徴とする請求項１記載の固体撮像素子。
【請求項３】
フォトダイオードに蓄積された信号電荷を一定量蓄積する蓄積ステップと、
前記信号電荷を垂直信号線に出力する出力手段をリセット状態とするリセットステップと、
前記蓄積ステップで蓄積された前記一定量の前記信号電荷を読み出して前記出力手段に転送する転送ステップと、
前記蓄積ステップによる蓄積動作と前記リセットステップによるリセット動作と前記転送ステップによる転送動作とを、前記フォトダイオードに蓄積される信号電荷の最大量を前記一定量ずつすべて読み出すことが可能な所定時間繰り返す制御ステップと、
前記所定時間に前記出力手段から前記垂直信号線に出力された電位を所定の閾値と比較して前記一定量の前記信号電荷の読み出しの有無を検出する検出ステップと、
前記検出ステップで検出した読み出し回数を画素データとして外部へ出力する画素データ出力ステップと
を含むことを特徴とする固体撮像素子の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその信号処理方法に係り、特に内部で撮像信号のＡＤ変換を行うＣＭＯＳセンサ及びその信号処理方法に関する。
【背景技術】
【０００２】
図６は従来の固体撮像素子の一例の構成図を示す。この固体撮像素子は特許文献１に記載されたものである。固体撮像素子は複数本の行制御線１と複数本の垂直信号線２との交差部に設けられた複数個の画素３と、複数本の行制御線１を水平走査周期で順次に選択するための垂直方向選択信号を出力する垂直走査回路４と、垂直信号線２にそれぞれ接続された複数のカラムＡＤＣ５と、複数のカラムＡＤＣに接続された複数本の垂直信号線２を１水平走査周期内で順次に選択するための水平方向選択信号を出力する水平走査回路６と、カラムＡＤＣ５の出力端子と共に入力端子が水平信号線７に接続された出力回路８とより構成されている。
【０００３】
この固体撮像素子では、画素３内のフォトダイオードにより入射光を光電変換して得られた信号電荷を、垂直走査回路４よりの垂直方向選択信号により選択された行制御線１に接続された画素３内部の出力回路によって信号電圧に変換して垂直信号線２へ出力する。カラムＡＤＣ５は、垂直信号線２を介して入力された信号電圧をＡＤ変換して画素データを生成する。水平走査回路６は１水平走査期間内で複数のカラムＡＤＣ５から出力される画素データを順次に選択して出力回路８より出力データとして外部へ出力させる。
【０００４】
また、フォトダイオードに蓄積された電荷量が所定レベルを越えたか否かを比較回路で検出し、越えた時にリセットすると共にそれまでの電荷蓄積量をカウンタ回路で計数する構成の固体撮像素子も知られている（例えば、特許文献２参照）。この従来の固体撮像素子によれば、電荷蓄積量が飽和する前にリセットすることができるので、強い光が入射してもスミア現象に影響されることのない撮像を行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３０３６４８号公報
【特許文献２】特開２００７−２３５４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１記載の固体撮像素子では、画素３の内部の出力回路から垂直信号線２へ出力される信号電圧がアナログ信号であるため、ノイズの影響を受け易いという問題がある。特に、低照度では垂直信号線２へ出力される信号電圧が小さいため、周囲の様々なノイズにより信号電圧が埋もれてしまい、感度が低下する場合がある。
【０００７】
また、特許文献２記載の固体撮像素子では、フォトダイオードに蓄積された電荷を小出しに放出し、その放出回数をカウントしてデジタル信号とする構成であるため、フォトダイオードは電荷量が少ない状態が続き、その結果外部からのノイズの影響を受け易い。
【０００８】
本発明は以上の点に鑑みなされたもので、走査回路等からのノイズの影響を受け難く高感度の信号出力を得ることができる固体撮像素子及びその信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の固体撮像素子は、入射光を光電変換して信号電荷を蓄積するフォトダイオードと、フォトダイオードに蓄積された信号電荷を一定量蓄積する蓄積手段と、信号電荷を垂直信号線に出力する出力手段と、出力手段をリセット状態とした後、蓄積手段に蓄積された一定量の信号電荷を読み出して出力手段に転送する転送手段と、蓄積手段による蓄積動作と転送手段による動作とを、フォトダイオードに蓄積される信号電荷の最大量を一定量ずつすべて読み出すことが可能な所定時間繰り返す制御手段と、所定時間に出力手段から垂直信号線に出力された電位を所定の閾値と比較して一定量の信号電荷の読み出しの有無を検出し、検出した読み出し回数を画素データとして外部へ出力する画素データ出力手段と、を有することを特徴とする。
【００１０】
ここで、上記の蓄積手段は、フォトダイオードからそのフォトダイオードに蓄積された信号電荷が転送される第１の蓄積ゲートと、第１の蓄積ゲートに対する第１の蓄積ゲート電位とは異なる第２の蓄積ゲート電位に基づき、第１の蓄積ゲートを介して信号電荷が転送される第２の蓄積ゲートとを備え、第１の蓄積ゲート電位と第２の蓄積ゲート電位との差の電位に応じた一定量の信号電荷を第２の蓄積ゲートに蓄積するようにしてもよい。
【００１１】
また、上記の目的を達成するため、本発明の固体撮像素子の信号処理方法は、フォトダイオードに蓄積された信号電荷を一定量蓄積する蓄積ステップと、信号電荷を垂直信号線に出力する出力手段をリセット状態とするリセットステップと、蓄積ステップで蓄積された一定量の信号電荷を読み出して出力手段に転送する転送ステップと、蓄積ステップによる蓄積動作とリセットステップによるリセット動作と転送ステップによる転送動作とを、フォトダイオードに蓄積される信号電荷の最大量を一定量ずつすべて読み出すことが可能な所定時間繰り返す制御ステップと、所定時間に出力手段から垂直信号線に出力された電位を所定の閾値と比較して一定量の信号電荷の読み出しの有無を検出する検出ステップと、検出ステップで検出した読み出し回数を画素データとして外部へ出力する画素データ出力ステップとを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、画素からの信号電荷の有無を示す信号の検出結果の回数に基づいて画素データを生成するようにしたため、走査回路等のノイズの影響を受け難くノイズ耐性の高い高感度の信号出力を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の固体撮像素子の一実施の形態の構成図である。
【図２】図１中の一つの画素の一例の構成図である。
【図３】図２中の要部の一例の構造を示す断面図である。
【図４】図１中のカラムＡＤＣ補助回路の要部の一例のブロック図である。
【図５】本発明の固体撮像素子における一画素の動作説明用タイミングチャートである。
【図６】従来の固体撮像素子の一例の構成図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施の形態について図面を参照して説明する。
【００１５】
図１は、本発明になる固体撮像素子の一実施の形態の構成図を示す。本実施の形態の固体撮像素子１０は、横方向に配置された複数本の行制御線１１と、縦方向に配置された複数本の垂直信号線１２との交差部にそれぞれ配置された、後述する構成の複数個の画素１３を有する。複数個の画素１３は、各行毎に蓄積ゲート電圧線１４ａ、蓄積ゲート電圧線１４ｂ、転送ゲート電圧線１５、リセットトランジスタ（Ｔｒ）選択線１７にそれぞれ接続されている。また、複数個の画素１３はリセット電圧線１６に共通に接続されている。また、複数個の画素１３は、各列毎に垂直信号線１２に接続されている。
【００１６】
更に、固体撮像素子１０は、複数本の行制御線１１を１水平走査周期で選択するための行選択信号を出力する垂直走査回路１８と、各垂直信号線１２と１本の水平信号線１Ａとの間に各列毎に設けられた複数個のカラムＡＤＣ補助回路１９と、複数個のカラムＡＤＣ補助回路１９を１水平走査期間内で順次に選択するための列選択信号を出力する水平走査回路１Ｂと、水平信号線１Ａの一端に接続された出力回路１Ｃとを有する。
【００１７】
また、蓄積ゲート電圧線１４ａ、蓄積ゲート電圧線１４ｂ、転送ゲート電圧線１５、及びリセットＴｒ選択線１７は、垂直走査回路１８に接続されており、垂直走査回路１８よりの信号に基づいて、１水平走査期間内で所定の回数、蓄積ゲート電圧、転送ゲート電圧、リセット用トランジスタ制御電圧が入力される。
【００１８】
図２は、図１中の一つの画素１３の一例の構成図を示す。図２に示すように、画素１３は、入射光を光電変換するフォトダイオード（ＰＤ）２１と、第１の蓄積ゲート２２ａと、第２の蓄積ゲート２２ｂと、転送ゲート２３と、フローティング・ディフュージョン（ＦＤ）２４と、リセット用トランジスタＱ１と、出力用トランジスタＱ２と、セレクト用トランジスタＱ３とを有して構成される。なお、ショートシャッター動作を行うためには、ＰＤ２１の隣にもう１個のリセット用トランジスタが必要となるが、ここでは省略する。
【００１９】
トランジスタＱ１、Ｑ２及びＱ３は、すべてｎチャネルＭＯＳ型電界効果トランジスタである。トランジスタＱ１は、ゲートがリセットＴｒ選択線１７に接続され、ドレインがリセット電圧線１６に接続され、ソースがＦＤ２４とトランジスタＱ２のゲートとの接続点に接続されている。トランジスタＱ２は、ドレインに一定の電源電圧ＶＤＤが印加され、ソースがトランジスタＱ３のドレインに接続されている。更に、トランジスタＱ３は、ゲートが行制御線１１に接続され、ソースが垂直信号線１２に接続されている。垂直信号線１２には定電流回路が接続されているので、出力用トランジスタＱ２はソースフォロワ回路として動作する。なお、リセット電圧線１６は、図１では縦方向配線で示したが、図２では横方向配線で示している。
【００２０】
ここで、図２においては、ＰＤ２１と、蓄積ゲート２２ａ及び２２ｂと、転送ゲート２３と、ＦＤ２４とは、説明の便宜上、縦方向がポテンシャルを示しており、それらは例えば図３に示す構造とされている。
【００２１】
図３において、ｐ型基板３１の表面にｎ-型のウェル３２が形成されており、そのウェル３２の表面にｐ+型拡散層３３が形成されている。このウェル３２とｐ+型拡散層３３と基板３１とからなるｐｎｐ構造を使った空乏化ＰＤにより図２に示したフォトダイオード２１が構成されている。また、基板３１の表面に、ｐ+型拡散層３３に隣接してｎ-型拡散層３４とｐ-型拡散層３５とｎ+型拡散層３８とが形成されている。ｎ+型拡散層３８は、図２に示したＦＤ２４を構成する。更に、ｎ-型拡散層３４の上には、蓄積ゲート電極３６ａと蓄積ゲート電極３６ｂとが形成されている。更に、ｐ-型拡散層３５の上には、転送ゲート電極３７が形成されている。
【００２２】
蓄積ゲート電極３６ａは、ｎ-型拡散層３４と共に図２に示した第１の蓄積ゲート２２ａを構成しており、図１に示した蓄積ゲート電圧線１４ａに接続されている。また、蓄積ゲート電極３６ｂは、ｎ-型拡散層３４と共に図２に示した第２の蓄積ゲート２２ｂを構成しており、図１に示した蓄積ゲート電圧線１４ｂに接続されている。
【００２３】
後述するように、２つの蓄積ゲート電極３６ａ及び３６ｂには電位の異なるゲート電圧が印加される。これら２つの蓄積ゲート電極３６ａ及び３６ｂのゲート電圧を異ならせているのは、後述するように、信号電荷を蓄積ゲート２２ａに一定個数保持するためである。２個の蓄積ゲート２２ａ及び２２ｂを使用することで、保持する信号電荷数を外部から調整することが可能となる。
【００２４】
ここでは、一例としてｎ-型拡散層３４は、ｎ-型不純物としてリン（Ｐ）を用い、加速エネルギー５０ｋｅＶ、ドーズ量５Ｅ１１ａｔｏｍｓ／ｃｍ2の条件でイオン注入法を適用して作製されている。また、蓄積ゲート電極３６ａは、例えば、幅０.１μｍ、奥行き（図５の紙面に対して垂直方向）０.４μｍ、ゲート酸化膜の厚さは１２ｎｍである。これにより、蓄積ゲート電極３６ｂの印加電圧０Ｖ、蓄積ゲート電極３６ａの印加電圧０.３Ｖとすることで、電子を蓄積ゲート２２ａに約４０個保持できる電位段差（ポテンシャルの井戸）ができることが、本発明者のシミュレーションにより確認された。
【００２５】
また、図３においては、蓄積ゲート電極３６ｂ及び転送ゲート電極３７は、２層ポリシリコンにより形成されている。２層ポリシリコンにより形成することで、蓄積ゲート電極３６ａとの間で隙間なく蓄積ゲート電極３６ｂ及び転送ゲート電極３７を形成することができる。
【００２６】
図１に戻って説明する。カラムＡＤＣ補助回路１９は、垂直信号線１２に接続される定電流負荷、信号検出回路、カウンタなどを含む。図４は、カラムＡＤＣ補助回路１９の要部の一例のブロック図を示す。同図において、カラムＡＤＣ補助回路１９は、垂直信号線１２を通して入力された信号電圧と所定の閾値Ｔｈとを比較する比較回路１９１と、比較回路１９１の比較結果をカウントしてデジタルの画素値を水平信号線１Ａへ出力するカウンタ１９２とを有する。ここでは、比較回路１９１は、入力信号電圧が閾値Ｔｈ以下のときに検出信号を出力し、カウンタ１９２はこの検出信号の数をカウントする。
【００２７】
次に、本実施の形態の動作について、図５のタイミングチャートを併せ参照して説明する。いま、図１に示した画素部内の全画素１３のうち、垂直走査回路１７から行選択信号が供給される１本の行制御線１１と、水平走査回路１Ｂから列選択信号が供給される１本の垂直信号線１２との交差部に接続された１つの画素１３が選択されているものとすると、その選択された画素１３の図２に示したセレクト用トランジスタＱ３はゲートに印加される図５（Ｅ）に示す列選択信号により時刻ｔ１以降１水平走査期間のオン状態とされる。
【００２８】
この状態において、その画素１３に入射した光は、図２及び図３に示したＰＤ２１により光電変換され、図２に４０で模式的に示すようにＰＤ２１に入射光量に応じた量の信号電荷が蓄積される。このとき蓄積ゲート電圧線１４ａ及び１４ｂにはローレベルのゲート電圧が印加されており、その後の時刻ｔ２でハイレベルに変化するまで、蓄積ゲート２２ａ及び２２ｂはポテンシャルが図２に４１ａ、４１ｂで示すように高い位置にあるので、ＰＤ２１に蓄積される信号電荷量が増加していく。
【００２９】
そして、図５（Ａ）に示すように、時刻ｔ２で蓄積ゲート電圧線１４ａ及び１４ｂのゲート電圧がハイレベルに変化すると、図２に示す蓄積ゲート２２ａ及び２２ｂのポテンシャルが４２ａ、４２ｂで示すように低い位置になる。このとき、図５（Ａ）に示すように、破線で示す蓄積ゲート電圧線１４ａのゲート電圧の方が実線で示す蓄積ゲート電圧線１４ｂのゲート電圧に比べて高く設定されているため、図２に示すように、蓄積ゲート２２ａのポテンシャル４２ａの方が蓄積ゲート２２ｂのポテンシャル４２ｂに比べて低いので、図２のＰＤ２１の信号電荷４０は、蓄積ゲート２２ｂを経由して蓄積ゲート２２ａに移動する。
【００３０】
その後時刻ｔ３で図５（Ａ）に示すように、蓄積ゲート電圧線１４ａ及び１４ｂのゲート電圧がローレベルに再び変化するため、図２に示す蓄積ゲート２２ａ及び２２ｂのポテンシャルが４１ａ、４１ｂで示す高い位置に再び戻る。このとき、図５（Ａ）に示すように、破線で示す蓄積ゲート電圧線１４ａのゲート電圧の方が実線で示す蓄積ゲート電圧線１４ｂのゲート電圧に比べて高く設定されているため、図２に示すように、蓄積ゲート２２ａのポテンシャル４１ａの方が蓄積ゲート２２ｂのポテンシャル４１ｂに比べて低いために、その電位差に応じたポテンシャルの差の分だけ信号電荷が図２に４３で示すように蓄積ゲート２２ａに蓄積される。
【００３１】
前述したように、蓄積ゲート２２ａの上記のローレベルのゲート電圧０.３Ｖ、蓄積ゲート２２ｂの上記のローレベルのゲート電圧を０Ｖとしたときは、約４０個の電子を蓄積ゲート２２ａに蓄積することができる。なお、時刻ｔ１からその後の時刻ｔ６までは、転送ゲート線１５のゲート電圧は図５（Ｃ）に示すようにローレベルの状態を保持しているので、転送ゲート２３のポテンシャルは図２に４４で示すように蓄積ゲート２２ａより高いため、蓄積ゲート２２ａに蓄積されている信号電荷４３は、転送されることなく蓄積ゲート２２ａに保持されている。
【００３２】
続いて、図５（Ｂ）に示すように時刻ｔ４〜ｔ５でリセット用トランジスタＱ１をオフ状態からオン状態にすると、リセット電圧がリセット用トランジスタＱ１のドレイン及びソースを通してＦＤ２４に印加されてＦＤ２４の電位をリセット電圧にすると共に、出力用トランジスタＱ２のゲートにもリセット電圧が印加される。このトランジスタＱ２のゲートに印加されたリセット電圧は、Ｑ２のソースから出力されてセレクト用トランジスタＱ３のドレイン及びソースを介して垂直信号線１２に出力される。その後の時刻ｔ５で図５（Ｂ）に示すようにリセット用トランジスタＱ１をオフ状態にすると、垂直信号線１２の電位Ｖoutは、図５（Ｄ）に示すように一定の電圧に落ち着く。このときの電圧が信号無しのときの電圧である。
【００３３】
その後、時刻ｔ６〜ｔ７で転送ゲート線１５の転送ゲート電圧を図５（Ｃ）に示すようにハイレベルとすると、転送ゲート２３のポテンシャルはそれまで図２に４４で示す高い位置から同図に４５で示す低い位置になるため、それまで蓄積ゲート２２ａに保持されていた信号電荷４３が転送ゲート２３を通してＦＤ２４に転送されて図２に４６で模式的に示すように蓄積される。ＦＤ２４の電位はこの信号電荷４６の蓄積によって変動する。これにより、ＦＤ２４からトランジスタＱ２のソース、セレクト用トランジスタＱ３のドレイン及びソースを介して垂直信号線１２に出力される電位Ｖoutは、図５（Ｄ）に示すように、それまでのリセット状態にあるときの電位から、１回の転送により得られた信号電荷４６の蓄積量に対応した電子個数分の電位だけ下がる。
【００３４】
前述した比較回路１９１は、この垂直信号線１２の電位Ｖoutを入力電圧として受け、この電位Ｖoutと閾値Ｔｈとを比較する。閾値Ｔｈは、図５（Ｄ）に示すように、上記の時刻ｔ６〜ｔ７のときの垂直信号線１２の電位Ｖoutと、時刻ｔ５〜ｔ６直前のリセット状態のときの所定の値との間の値に予め設定されている。これにより、比較回路１９１は、電位Ｖoutが上記のように閾値Ｔｈ以下であれば信号有りを示す論理値の検出信号を出力し、閾値Ｔｈより大であればリセット状態と同じであるので信号無しを示す論理値の信号を出力する。カウンタ１９２は、比較回路１９１の出力信号が閾値Ｔｈより大なるレベルから閾値Ｔｈ以下のレベルに変化する時の検出信号をカウントする。
【００３５】
時刻ｔ８以降も上記と同様の動作を１水平走査期間繰り返す。この動作を繰り返してＰＤ２１からの信号電荷が無くなると垂直信号線１２の電位Ｖoutは閾値Ｔｈより大なるリセット状態の時の電圧から変化しなくなる。１水平走査期間上記の動作を繰り返した後のカウンタ１９２のカウント値が対応する画素１３の出力画素データとなる。
【００３６】
ここで、ＰＤ２１の信号電荷の最大蓄積量を１００００個、一度の動作で４０個転送すると仮定すると、カラムＡＤＣ補助回路１９は、上記の転送動作を１水平走査期間内で２５６回繰り返すことで、ＰＤ２１に蓄積されている信号電荷量に応じた最大２５６のカウンタ値を得ることができるので、そのカウンタ値から８ビットのデジタル信号の画素値を得ることができる。
【００３７】
カラムＡＤＣ補助回路１９により得られた画素値は、水平走査回路１Ｂにより選択された画素列毎に、水平信号線１Ａへ出力され、更に出力回路１Ｃを通して出力データとして外部へ出力される。
【００３８】
このように、本実施の形態によれば、画素１３から垂直信号線１２へ出力される出力電位Ｖoutは、画素１３内のＰＤ２１から信号電荷を一定量ずつ読み出して得られた、図５（Ｄ）に示したような、閾値Ｔｈに対して大レベルか小レベルかを判断して０又は１として取り扱える信号であるため、デジタル信号と同等の取り扱いができる。従って、本実施の形態によれば、画素からアナログ信号を読み出す固体撮像素子に比べて、走査回路等のノイズの影響を受け難くノイズ耐性の高い高感度の信号出力を得ることができる。
【００３９】
また、本実施の形態によれば、例えば、画素部の全画素１３のフォトダイオードに１フレーム分の信号電荷を一旦蓄積した後、各フォトダイオードから信号電荷を一定量ずつ読み出すことにより、外部からのノイズの影響を受け難くすることができる。
【００４０】
なお、上記の実施の形態では、８ビットのデジタル信号の画素値を得ることができる例について説明したが、本発明はこれに限定されるものではなく、例えば一度の動作で１０個転送とすると１水平走査期間内で１０００回繰り返すことで、ＰＤ２１に蓄積されている信号電荷量に応じた最大１０００のカウンタ値を得ることができるので、そのカウンタ値から１０ビットのデジタル信号の画素値を得ることができ、更にはこれ以外の多ビット化も実現可能である。
【符号の説明】
【００４１】
１０  固体撮像素子
１１  行制御線
１２  垂直信号線
１３  画素
１４ａ、１４ｂ  蓄積ゲート電圧線
１５  転送ゲート電圧線
１６  リセット電圧線
１７  リセットトランジスタ選択線
１８  垂直走査回路
１９  カラムＡＤＣ補助回路
１Ａ  水平信号線
１Ｂ  水平走査回路
１Ｃ  出力回路
２１  フォトダイオード（ＰＤ）
２２ａ、２２ｂ  蓄積ゲート
２３  転送ゲート
３１  基板
３６ａ、３６ｂ  蓄積ゲート電極
３７  転送ゲート電極
Ｑ１  リセット用トランジスタ
Ｑ２  出力用トランジスタ
Ｑ３  セレクト用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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