(57)【要約】【課題】フェーズドアレイレーダでビーム形成用の移相器のオフセットを補償する。【解決手段】移相器２１−１で位相変化量０のまま出力される高周波と、移相器２１−２で位相変化量９０＋δ度とされた高周波とが対称接続ミキサ８０−１２で混合され、直流電流成分であるｓｉｎδに基づく電位が増幅器８２−１２から出力される。極性判定手段１０５０からは、増幅器８２−１２の出力が正であればレジスタ１２３０の値を減らす信号がスイッチ１２１０を介して出力される。クロック１０３０からクロックパルスがスイッチ１２２０を介してレジスタ１２３０に達すると、レジスタ１２３０の値を減らす信号が出ている場合は、レジスタ値が例えば１減ぜられる。こうして、レジスタ値に応じた補償角度δが更新され、極性判定手段１０５０において増幅器８２−１２の出力が０又は負であると判定されるまで、レジスタ１２３０のデジタル値が減ぜられる。【選択図】図３
2010054218.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路の、特定内部回路の出力端子のアナログ直流電位を補正するデジタル信号処理装置であって、
デジタル値を記憶するデジタルレジスタと、
前記デジタルレジスタが記憶している前記デジタル値をアナログ直流電位に変換して前記出力端子に出力するデジタルアナログ変換器と、
前記特定内部回路の前記出力端子と異なる点であって、補正の判定基準とすべき点におけるアナログ電位が、所定の閾値以上である場合に第１の信号を、当該所定の閾値未満である場合に第２の信号を出力する極性判定手段と、
前記極性判定手段の信号により、前記デジタルレジスタが記憶している前記デジタル値を変化させる更新手段とを有し、
前記更新手段は、前記極性判定手段の出力する前記第１の信号と前記第２の信号のうちの一方の信号のみを用いて、前記デジタル値の単調増加又は前記デジタル値の単調減少のいずれかのみの更新を行うものであって、他方の信号によっては当該更新を行わないものであることを特徴とするデジタル信号処理装置。
【請求項２】
前記出力端子は、増幅器の入力であって、前記補正の判定基準とすべき点は、増幅器の出力であることを特徴とする請求項１に記載のデジタル信号処理装置。
【請求項３】
アナログ回路を制御するためのデジタル信号処理装置であって、
前記回路を制御するために生成された指令値である第１のデジタル値を保持する第１のデジタルレジスタと、
第２のデジタル値を記憶する第２のデジタルレジスタと、
前記第１のデジタルレジスタが記憶している前記第１のデジタル値と前記第２のデジタルレジスタが記憶している前記第２のデジタル値とを加算して前記回路に出力する補正指令値を生成する加算器と、
前記回路の所定の点であって、補正の判定基準とすべき点におけるアナログ電位が、所定の閾値以上である場合に第１の信号を、当該所定の閾値未満である場合に第２の信号を出力する極性判定手段と、
前記極性判定手段の信号により、前記第２のデジタルレジスタが記憶している前記第２のデジタル値を変化させる更新手段とを有し、
前記更新手段は、前記極性判定手段の出力する前記第１の信号と前記第２の信号のうちの一方の信号のみを用いて、前記第２のデジタル値の単調増加又は前記第２のデジタル値の単調減少のいずれかのみの更新を行うものであって、他方の信号によっては当該更新を行わないものであることを特徴とするデジタル信号処理装置。
【請求項４】
前記加算器の出力する補正指令値は、高周波用移相器の制御のための角度の情報であって、前記補正の判定基準とすべき点は、前記高周波用移相器の出力又はその後段における高周波と、比較用高周波とを入力とする混合器の出力のうちの直流成分の出力であることを特徴とする請求項３に記載のデジタル信号処理装置。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載のデジタル信号処理装置を、送信ビーム及び受信ビームを形成するための移相器のオフセット補正のために有するフェーズドアレイレーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路を制御するためのデジタル信号処理装置（ＤＳＰ）に関する。本発明は、フェーズドアレイレーダのビーム形成のための、各アンテナの送受信機の移相器の制御に特に有効である。
【背景技術】
【０００２】
まずフェーズドアレイレーダの構成の概略を示す。図５は送受信共用アンテナをｎ個有するフェーズドアレイレーダ１００の構成を示すブロック図である。尚、本明細書では、移相器として常に無限移相器を想定するため、無限移相器を単に移相器と記載することとする。
今、ｎ個の送受信機の単位構成を、ブランチ−１、ブランチ−２、…、ブランチ−ｎと称する。ブランチ−ｎで代表させると、所定の高周波ｃｏｓωｔを生成する局部発振器１０から、移相器２１−ｎで位相が−（ｎ−１）θ遅れた送信波ＴＸとしてｃｏｓ｛ωｔ−（ｎ−１）θ｝が生成され、増幅系３１−ｎに出力される。増幅系３１−ｎは１個又は複数の増幅器と、所望のフィルタを接続したものであるとする。増幅系３１−ｎの出力はサーキュレータ４０−ｎに入力される。サーキュレータ４０−ｎからはアンテナ５０−ｎに送信波ＴＸが出力される。
このように、ｎ個のブランチ−１、ブランチ−２、…、ブランチ−ｎの、各々のアンテナ５０−１、アンテナ５０−２、…、アンテナ５０−ｎから、送信波ＴＸとして、ｃｏｓωｔ、ｃｏｓ（ωｔ−θ）、…、ｃｏｓ｛ωｔ−（ｎ−１）θ｝が出力されると、方位角ψ方向にビームが形成される。アンテナ５０−１、アンテナ５０−２、…、アンテナ５０−ｎが、この順に、間隔ｄで直線上に配置した場合、方位角ψは、当該直線に対して垂直方向を０とし、高周波の波長をλとすればｄｓｉｎψ＝λθ／２πの関係で決定される。
このように、ｎ個のブランチ−１、ブランチ−２、…、ブランチ−ｎの、各々のアンテナ５０−１、アンテナ５０−２、…、アンテナ５０−ｎから、送信波ＴＸとして、隣り合うアンテナとの位相差がθであるように送信波を生成及び送信すると、ビームが形成できる。
【０００３】
一方受信波（反射波）は、方位角ψ方向からの到来がほとんどである。この時、ブランチ−ｎで受信された反射波の位相と比べて、ブランチ−（ｎ−１）で受信された反射波は位相がθ遅れる。そこで、ブランチ−１で受信された反射波をｃｏｓ（ωｔ＋φ）とおくと、ブランチ−２で受信された反射波はｃｏｓ（ωｔ＋θ＋φ）、…、ブランチ−ｎで受信された反射波はｃｏｓ（ωｔ＋（ｎ−１）θ＋φ）となる。
そこで、各ブランチにおいて、次のように受信波を処理する。ブランチ−ｎで代表させると、アンテナ５０−ｎの受信波ＲＸは、サーキュレータ４０−ｎを介して、増幅系３２−ｎに出力される。増幅系３２−ｎは１個又は複数の増幅器と、所望のフィルタを接続したものであるとする。増幅系３２−ｎの出力は、ミキサ６０−ｎに入力される。ミキサ６０−ｎのもう一方の入力は、局部発振器１０からの、移相器２２−ｎを介した出力である。移相器２２−ｎにおいては、位相が（ｎ−１）θ進んだｃｏｓ｛ωｔ＋（ｎ−１）θ｝が生成される。こうして、ミキサ６０−ｎの出力は、ｃｏｓφとなる。
ｎ個のブランチ−１、ブランチ−２、…、ブランチ−ｎの、各々のミキサ６０−１、ミキサ６０−２、…、ミキサ６０−ｎの出力は全てｃｏｓφとなっている。こうして、これらミキサ６０−１、ミキサ６０−２、…、ミキサ６０−ｎの出力を合計することにより受信ビームが形成されることが示される。これらの出力は、合成増幅器７０の出力となって、方位角ψごとの距離測定のためのレーダ処理にかけられる。
【０００４】
図５のフェーズドアレイレーダ１００において、局部発振器１０から移相器２１−１及び２２−１、２１−２及び２２−２、…、２１−ｎ及び２２−ｎ迄の伝送距離を全て等しくすることはできない。また、伝送距離の差を、例えば高周波の伝送波長の整数倍に設計しても必ずしも設計通りにはできない。すると、伝送距離を正確に設定できないことが原因となり、移相器２１−１及び２２−１、２１−２及び２２−２、…、２１−ｎ及び２２−ｎへ入力される高周波の位相が異なるものとなる。この場合、フェーズドアレイレーダ１００は、送信の際も受信の際も所望の角度に強いビームが形成できないこととなる。
これは出荷時にキャリブレーションを行って調整可能ではあるが、高周波回路の経時変化や温度変化に基づき生ずる位相誤差は調整できない。
【０００５】
ここにおいて、フェーズドアレイレーダ１００において正確に合わせる必要があるのは、送信側の移相器２１−１、２１−２、…、２１−ｎが、隣り合うブランチの移相器の出力との位相差θが常に正確に形成されていることと、受信側の移相器２２−１、２２−２、…、２２−ｎが、隣り合うブランチの移相器の出力との位相差θが常に正確に形成されていることである。尚、送信側においては、更に伝送経路をたどった、増幅系３１−１、３１−２、…、３２−ｎの出力（サーキュレータ４０−１、４０−２、…、４０−ｎの入力）で位相差θが常に正確に形成されていることとしても良い。
【０００６】
そこで例えば次のようにして、隣り合う移相器間でのオフセット位相（位相差）を調整する構成が考えられる。この際、全ての移相器が、９０度ハイブリッドと２つのミキサから成るものを想定する。
図６は、本発明と比較するための、移相器間オフセットを決定するためのデジタル信号処理装置９００の構成を周囲の構成要素と共に示したブロック図である。図６においては、移相器２１−１と２１−２の間のオフセット位相（位相差）を算出するための構成を示している。
移相器２１−１の出力を、増幅系３１−１を介して分岐させ、対称接続ミキサ８０−１２の一方の入力に接続する。同様に、移相器２１−２の出力を、増幅系３１−２を介して分岐させ、対称接続ミキサ８０−１２の他方の入力に接続する。対称接続ミキサ８０−１２の出力を低域フィルタ８１−１２と増幅器８２−１２を介してデジタル信号処理装置９００で検出し、移相器の位相を補正する。この補正は、移相器２１−２の出力と増幅系３１−２の入力の間に補正移相器２５−２を設け、デジタル信号処理装置９００からの補正指令により位相が補正される。
対称接続ミキサ８０−１２は、通常の乗算器では２つの入力を全く対等に扱って積を求めることが困難であるため、同一構成のミキサを２つ用意し、２つの入力を各々対称に入力させ、その和をとる構成である。
例えば図７．Ａのような、ギルバートセルを用いた差動入力／差動出力の乗算回路は、その要部は図７．Ｂのブロック図の符号Ｍである。図７．Ａで、符号Ｍの乗算回路の、差動入力である入力端子Ｃは、差動入力である入力端子Ｄに対して、回路上対称の位置に無い。即ち入力インピーダンスが異なり、出力に位相変化が生ずる可能性がある。そこで図７．Ｃのブロック図のように、符号Ｐ及びＭの回路と同一構成の回路（符号Ｐ’及びＭ’）を追加し、一方の入力Ｉ１は符号Ｍの入力Ｃと、符号Ｍ’の入力Ｄ’とに入力し、他方の入力Ｉ２は符号Ｍの入力Ｄと、符号Ｍ’の入力Ｃ’とに入力して、２つのミキサの和をとることで、２つのＩ１とＩ２を対等に扱った積を出力することが可能となる。
【非特許文献１】Hans-Martin Rein, et al., "A Symmetrical Analog Wide-Band Multiplier IC Operating up to 8 Gb/s," IEEE ISSCC 1991, pp. 118-119
【０００７】
デジタル信号処理装置９００の構成は次の通りである。
増幅器８２−１２の出力がスイッチ９３１を介してキャリブレーション回路９１０に入力される。また、増幅器８２−１２の出力がスイッチ９３２を介して位相補正電圧発生回路９２０に入力される。
これとは別に、デジタル信号処理装置９００は、全ての移相器の位相指令値を出力する。図６では、移相器２１−２の位相指令値を出力する構成のみを代表して示した。即ち、位相制御電圧発生回路９４０の出力に基づき、各演算回路９５０が、移相器（図６では移相器２１−２）の位相指令値θを算出し、ｃｏｓθとｓｉｎθを算出して、それらｃｏｓθとｓｉｎθを移相器２１−２に出力する。
キャリブレーション回路９１０からは、増幅器８２−１２にオフセット電位が出力され、増幅器８２−１２の入力が０の時の出力を正確に０に保つように構成されている。
位相補正電圧発生回路９２０からは、移相器２１−１の位相指令値と、移相器２１−２の位相指令値が等しい場合に、それらの出力の位相が完全に一致するように、移相器２１−２の出力の位相を補正するための補正移相器２５−２に位相の補正指令値が出力される。
【０００８】
デジタル信号処理装置９００の処理内容は次の通りである。
まず、増幅器８２−１２の入力が０の状態とする。これは、所望の位置に配置したスイッチ等により、局部発振器１０からの高周波の出力を０としても、対称接続ミキサ８０−１２への２つの入力を０としても、その出力を０としても、或いは低域フィルタ８１−１２からの出力を０としても良い。
この際、増幅器８２−１２の出力は０でなければならないので、スイッチ９３１をオンとして、当該アナログ電位をキャリブレーション回路９１０で検出する。こののち、キャリブレーション回路９１０から増幅器８２−１２に出力するオフセット電位を調整して、増幅器８２−１２の出力が０となるようにする。キャリブレーション回路９１０は、デジタル値として当該調整用のオフセット電位を記憶する。増幅器８２−１２のオフセット電位が補償されたのち、スイッチ９３１はオフされる。
この場合、増幅器８２−１２の出力であるアナログ電位をデジタル値に変換するアナログ／デジタル変換器が必要であり、また、キャリブレーション回路９１０が記憶するデジタル値である調整用のオフセット電位をデジタル値からアナログ電位に変換するデジタル／アナログ変換器が必要である。
【０００９】
増幅器８２−１２のオフセット電位が補償されたので、次に補正移相器２５−２により移相器２１−１と２１−２の位相量の補正を行う。
この場合、移相器２１−１の位相変化量の指令値としては０度が、移相器２１−２の位相変化量の指令値としては９０度が出力される。こうして、局部発振器１０から出力された高周波は、移相器２１−１で位相が変化せず、増幅器３１−１で増幅されて対称接続ミキサ８０−１２に入力される。一方、局部発振器１０から出力された高周波は、移相器２１−１で位相が９０度変化し、補正移相器２５−２で位相変化がなければ増幅器３１−１で増幅されて対称接続ミキサ８０−１２に入力される。
すると、対称接続ミキサ８０−１２の２つの入力は、位相が９０度異なる同周波数の高周波であるので、その積は正確に０となるはずである。一方、移相器２１−１の出力の位相に対して、移相器２１−２の出力の位相が９０＋δ度であると、ｓｉｎδに比例した直流アナログ電位が増幅器８２−１２から出力される。そこで、スイッチ９３２をオンとして、当該アナログ電位を位相補正電圧発生回路９２０で検出する。位相補正電圧発生回路９２０は、増幅器８２−１２の出力が０となるように補正移相器２５−２に出力する位相補正値を調整する。補正移相器２５−２の位相補正値が決定されたのち、スイッチ９３２はオフされる。
この場合、増幅器８２−１２の出力であるアナログ電位をデジタル値に変換するアナログ／デジタル変換器が必要であり、また、位相補正電圧発生回路９２０が記憶するデジタル値である調整用の補正位相値をデジタル値からアナログ電位に変換するデジタル／アナログ変換器が必要である。
【００１０】
以上のようにして、移相器２１−１の出力位相に対する移相器２１−２の出力位相が正確に補償される。これを全ての隣り合う移相器２１−（ｎ−１）と２１−ｎの間で行い、送信側である、移相器２１−１の出力位相に対する他の全ての移相器２１−２、２１−３、…２１−（ｎ−１）、２１−ｎの出力位相が正確に補償される。ほぼ同様に、受信側である、移相器２２−１の出力位相に対する他の全ての移相器２２−２、２２−３、…２２−（ｎ−１）、２２−ｎの出力位相が正確に補償される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の構成であると、キャリブレーション回路９１０と位相補正電圧発生回路９２０に各々アナログ／デジタル変換器が必要である。これは回路構成を大きくしてしまう。２個のアナログ／デジタル変換器を共通化するためには、キャリブレーション回路９１０と位相補正電圧発生回路９２０に入力される電位のレンジが一致しなければならないが、移相器２１−１〜ｎと２２−２〜２は無限位相器であり、補正移相器２５−２の位相補正値は０から３６０度まで存在しうるので、補正移相器２５−２の補正精度が悪化する可能性が高い。また、上記構成では、送信側と受信側で合計２ｎ−２個の補正移相器が必要となる。これも回路の小型化の障害となる。
【００１２】
本発明は上記課題を解決するために成されたものであり、その目的は、アナログ／デジタル変換器と２ｎ−２個の補正移相器の省略である。
【課題を解決するための手段】
【００１３】
請求項１に係る発明は、アナログ回路の、特定内部回路の出力端子のアナログ直流電位を補正するデジタル信号処理装置であって、デジタル値を記憶するデジタルレジスタと、デジタルレジスタが記憶しているデジタル値をアナログ直流電位に変換して出力端子に出力するデジタルアナログ変換器と、特定内部回路の出力端子と異なる点であって、補正の判定基準とすべき点におけるアナログ電位が、所定の閾値以上である場合に第１の信号を、当該所定の閾値未満である場合に第２の信号を出力する極性判定手段と、極性判定手段の信号により、デジタルレジスタが記憶しているデジタル値を変化させる更新手段とを有し、更新手段は、極性判定手段の出力する第１の信号と第２の信号のうちの一方の信号のみを用いて、デジタル値の単調増加又はデジタル値の単調減少のいずれかのみの更新を行うものであって、他方の信号によっては当該更新を行わないものであることを特徴とするデジタル信号処理装置である。
請求項２に係る発明は、出力端子は、増幅器の入力であって、補正の判定基準とすべき点は、増幅器の出力であることを特徴とする。
【００１４】
請求項３に係る発明は、アナログ回路を制御するためのデジタル信号処理装置であって、回路を制御するために生成された指令値である第１のデジタル値を保持する第１のデジタルレジスタと、第２のデジタル値を記憶する第２のデジタルレジスタと、第１のデジタルレジスタが記憶している第１のデジタル値と第２のデジタルレジスタが記憶している第２のデジタル値とを加算して回路に出力する補正指令値を生成する加算器と、回路の所定の点であって、補正の判定基準とすべき点におけるアナログ電位が、所定の閾値以上である場合に第１の信号を、当該所定の閾値未満である場合に第２の信号を出力する極性判定手段と、極性判定手段の信号により、第２のデジタルレジスタが記憶している第２のデジタル値を変化させる更新手段とを有し、更新手段は、極性判定手段の出力する第１の信号と第２の信号のうちの一方の信号のみを用いて、第２のデジタル値の単調増加又は第２のデジタル値の単調減少のいずれかのみの更新を行うものであって、他方の信号によっては当該更新を行わないものであることを特徴とするデジタル信号処理装置である。
請求項４に係る発明は、加算器の出力する補正指令値は、高周波用移相器の制御のための角度の情報であって、補正の判定基準とすべき点は、高周波用移相器の出力又はその後段における高周波と、比較用高周波とを入力とする混合器の出力のうちの直流成分の出力であることを特徴とする。
請求項５に係る発明は、請求項１乃至請求項４のいずれか１項に記載のデジタル信号処理装置を、送信ビーム及び受信ビームを形成するための移相器のオフセット補正のために有するフェーズドアレイレーダである。
【発明の効果】
【００１５】
本発明によれば、アナログ電位に基づきデジタル信号処理により当該アナログ電位をある値に収束させるような補正処理を行う際、当該アナログ電位をデジタル値に変換する必要がなく、単に当該アナログ電位が閾値より高いかどうか、或いは正か負かを判定するのみで良い。
即ち、当該アナログ電位に影響するようなデジタル値をデジタル信号処理装置が調整する構成において、例えば当該デジタル値を想定される最も大きな値を初期値とし、当該アナログ電位が目的の値に収束するように、デジタル値を１ビットずつ、或いは数ビットずつ減じていく。こうして、アナログ電位が目的の値に収束した場合に当該減算を停止すれば良い。
或いは逆に、当該デジタル値を想定される最も小さな値を初期値とし、当該アナログ電位が目的の値に収束するように、デジタル値を１ビットずつ、或いは数ビットずつ増していく。こうして、アナログ電位が目的の値に収束した場合に当該加算を停止すれば良い。
【００１６】
本発明は、増幅器のオフセット電位の補償、即ち入力が０の時に出力を正確に０とするための補償電位をデジタル信号処理装置で生成するのに適している。或いは、フェーズドアレイレーダその他の、２つの送信機又は２つの受信機において、ビーム形成のための高周波の正確な位相差を生成するための移相器の出力の、指令値に対するオフセット位相を補償する際、当該位相をデジタル信号処理装置で算出するのに適している。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の具体的な一実施例を図を参照しながら説明する。尚、本発明は以下の実施例に限定されるものではない。
【実施例１】
【００１８】
図１は、本発明の具体的な一実施例に係る、デジタル信号処理装置１０００の構成を、その周囲の構成と共に示したブロック図である。図１においては図６と同様に、図５のフェーズドアレイレーダ１００の移相器２１−１と２１−２の間のオフセット位相（位相差）を算出するための構成を示している。
移相器２１−１の出力を、増幅系３１−１を介して分岐させ、対称接続ミキサ８０−１２の一方の入力に接続する。同様に、移相器２１−２の出力を、増幅系３１−２を介して分岐させ、対称接続ミキサ８０−１２の他方の入力に接続する。対称接続ミキサ８０−１２の出力を低域フィルタ８１−１２と増幅器８２−１２を介してデジタル信号処理装置１０００で検出し、移相器への位相変化量指令値自体を補正する。即ち、図６の構成で必要であった、補正移相器２５−２は必要がない。
対称接続ミキサ８０−１２は、例えば図７．Ａの回路に基づき図７．Ｃの様に構成したものを用いると良い。この回路については、背景技術の欄で説明した通りである。
デジタル信号処理装置１０００は、増幅器８２−１２のオフセット電位を補償するキャリブレーション回路１１００と、隣り合う２つの移相器（図１では移相器２１−１及び２１−２）の出力の間のオフセット位相（位相差）を補正する位相補正回路１２００を有する。
【００１９】
図２は、図１のデジタル信号処理装置１０００の内部構成である、キャリブレーション回路１１００の構成を周囲の構成と共に示すブロック図である。
図２のキャリブレーション回路１１００は、極性判定手段１０５０、スイッチ１１１０及び１１２０、レジスタ１１３０、デジタルアナログ変換器１１４０とから成る。デジタル信号処理装置１０００の他の内部構成として、パワーオン及びリセット回路１０１０、コントロールロジック回路１０２０、クロック１０３０も合わせて示した。
また、増幅器８２−１２は、入力が差動入力であるものとする。
【００２０】
図２のキャリブレーション回路１１００の処理内容は次の通りである。
デジタル信号処理装置１０００の電源が投入されると、パワーオン及びリセット回路１０１０によりレジスタ１１３０の値が所定の初期値にセットされる。これは、設計上、オフセット補償電位として出力すべき電位の正の最大値である。こうして、レジスタ１１３０の値はデジタルアナログ変換器１１４０で読み取られ、アナログ電位が増幅器８２−１２の２つの入力を補償する。この際、増幅器８２−１２の入力は当該アナログ電位以外に無い様にスイッチ操作がされており、増幅器８２−１２出力は正になるものとする。また、コントロールロジック回路１０２０により、スイッチ１１１０とスイッチ１１２０がオンとなる。
次に、増幅器８２−１２の出力が極性判定手段１０５０に入力される。極性判定手段１０５０は、アナログ電位である増幅器８２−１２の出力を所定の閾値と比較する。閾値は例えばアース（０）である。こうして、アナログ電位である増幅器８２−１２の出力が正であればレジスタ１１３０の値を減らす信号をスイッチ１１１０を介して出力する。また、アナログ電位である増幅器８２−１２の出力が負であれば、レジスタ１１３０の値を減らす信号を出力せず、且つ、コントロールロジック回路１０２０に補償終了の信号を送るものとする。
【００２１】
次に、コントロールロジック回路１０２０がクロック１０３０を介してレジスタ１１３０の減算処理を実施する。即ち、クロック１０３０からクロックパルスがスイッチ１１２０を介してレジスタ１１３０に達すると、スイッチ１１１０を介して極性判定手段１０５０からレジスタ１１３０の値を減らす信号が出ている場合は、レジスタ値を例えば１減ずる。デジタルアナログ変換器１１４０は、レジスタ１１３０が新たに記憶した、１減じられたレジスタ値をアナログ電位に変換され、増幅器８２−１２の２つの入力が補償される。この際、増幅器８２−１２の出力は電源投入時の電位よりも小さくなる。
【００２２】
こののち、増幅器８２−１２の出力が極性判定手段１０５０で０又は負であると判定されるまで、レジスタ１１３０のデジタル値が減ぜられていく。極性判定手段１０５０において、増幅器８２−１２の出力が０又は負であると判定されると、直ちにコントロールロジック回路１０２０に補償終了の信号が送られる。コントロールロジック回路１０２０は、スイッチ１１１０及び１１２０をオフとして、レジスタ１１３０の値の変化（減算）を停止する。
【００２３】
図３は、図１のデジタル信号処理装置１０００の内部構成である、位相補正回路１２００の構成を周囲の構成と共に示すブロック図である。
図３の位相補正回路１２００は、極性判定手段１０５０、スイッチ１２１０及び１２２０、レジスタ１２３０、加算部１２５０、演算部１２６０、デジタルアナログ変換器１２７１及び１２７２から成る。極性判定手段１０５０は、キャリブレーション回路１１００と共用されている。デジタル信号処理装置１０００の他の内部構成として、パワーオン及びリセット回路１０１０、コントロールロジック回路１０２０、クロック１０３０も合わせて示した。
【００２４】
図３の位相補正回路１２００の処理内容は次の通りである。尚、図２に示したキャリブレーション回路１１００により、増幅器８２−１２のオフセット電位は補償が終了しているものとする。
デジタル信号処理装置１０００の電源が投入されると、パワーオン及びリセット回路１０１０によりレジスタ１２３０の値が所定の初期値にセットされる。これは、設計上、正の最大値であり、例えば１８０度（π）である。こうして、レジスタ１２３０の値は加算部１２５０に出力され、位相制御電圧発生回路１４０の電位をアナログデジタル変換器１２５２で変換されたデジタル値と加算器１２５１で加算されて、位相指令値θが生成される。位相指令値θに基づき演算部１２６０でｃｏｓθ及びｓｉｎθが生成され、各々デジタルアナログ変換器１２７１及び１２７２でアナログ値に変換されて、移相器２１−２に出力される。また、コントロールロジック回路１０２０により、スイッチ１２１０とスイッチ１２２０がオンとなる。
【００２５】
まず、図１に示した構成で、移相器２１−１に位相指令値０度が、移相器２１−２に位相指令値９０度が入力される。ただし、図３に示した通り、制御電圧発生回路１４０でθ（補正中は９０度）の電圧が入力されても、レジスタ１２３０の値がδであるならば、移相器２１−２に入力されるｃｏｓθ及びｓｉｎθは、本来の位相指令値９０度にレジスタ１２３０の値δ度が加えられた、ｃｏｓ（θ＋δ）及びｓｉｎ（θ＋δ）である。
こうして、移相器２１−１で位相変化量０のまま出力される高周波と、移相器２１−２で位相変化量９０＋δ度とされた高周波とが対称接続ミキサ８０−１２で混合され、直流電流成分であるｓｉｎδに基づく電位が増幅器８２−１２から出力される。
【００２６】
次に図３に示す通り、増幅器８２−１２の出力が極性判定手段１０５０に入力される。極性判定手段１０５０においては、アナログ電位である増幅器８２−１２の出力が所定の閾値と比較される。閾値は例えばアース（０）である。こうして、アナログ電位である増幅器８２−１２の出力が正であれば、レジスタ１２３０の値を減らす信号がスイッチ１２１０を介して出力される。また、アナログ電位である増幅器８２−１２の出力が負であれば、レジスタ１２３０の値を減らす信号が出力されず、且つ、コントロールロジック回路１０２０に補償終了の信号が送られるものとする。
【００２７】
次に、コントロールロジック回路１０２０により、クロック１０３０を介してレジスタ１２３０の減算処理が実施される。即ち、クロック１０３０からクロックパルスがスイッチ１２２０を介してレジスタ１２３０に達すると、スイッチ１２１０を介して極性判定手段１０５０からレジスタ１２３０の値を減らす信号が出ている場合は、レジスタ値が例えば１減ぜられる。こうして、レジスタ値に応じた補償角度δが更新され、極性判定手段１０５０において増幅器８２−１２の出力が０又は負であると判定されるまで、レジスタ１２３０のデジタル値が減ぜられていく。極性判定手段１０５０において、増幅器８２−１２の出力が０又は負であると判定されると、直ちにコントロールロジック回路１０２０に補償終了の信号が送られる。この場合、コントロールロジック回路１０２０により、スイッチ１２１０及び１２２０がオフとされて、レジスタ１２３０の値の変化（減算）が停止する。
【００２８】
以上のようにして、移相器２１−１の出力位相に対する移相器２１−２の出力位相が正確に補償される。これを全ての隣り合う移相器２１−（ｎ−１）と２１−ｎの間で行い、送信側である、移相器２１−１の出力位相に対する他の全ての移相器２１−２、２１−３、…２１−（ｎ−１）、２１−ｎの出力位相が正確に補償される。ほぼ同様に、受信側である、移相器２２−１の出力位相に対する他の全ての移相器２２−２、２２−３、…２２−（ｎ−１）、２２−ｎの出力位相が正確に補償される。
【００２９】
本実施例によれば、増幅器８２−１２の出力であるアナログ電位をデジタル値に変換するアナログ／デジタル変換器が不要であり、且つ増幅器８２−１２の出力であるアナログ電位を検出するための極性判定手段１０５０は、原理的には全ての移相器間で１個で共用できる。また、各移相器調整用の対称接続ミキサは共用できないが、その後段の低域フィルタと増幅器は共用することも可能である。更に、図６の構成で必要であった、移相器２１−２のための、補正移相器２５−２も不要である。即ち本実施例によれば、移相器２１−２〜ｎ及び２２−２〜ｎのための、２ｎ−２個の補正移相器が不要となる。
このように、フェーズドアレイレーダにおいて、送受信のためのビームを形成する移相器のオフセットを補償するデジタル信号処理装置１０００は、その回路構成を小型化できる。
【実施例２】
【００３０】
図４は、本発明の具体的な他の実施例に係るデジタル信号処理装置２０００の構成を示すブロック図である。図４においては、増幅器８２−１２も共に示した。
デジタル信号処理装置２０００は、図１のデジタル信号処理装置１０００に構成を追加し、ＶＧＡ（ｖｉｄｅｏ  ｇｒａｐｈｉｃ  ａｒｒａｙ）を例として、他の回路の調整も可能としたものである。
即ち、図４のデジタル信号処理装置２０００は、共有される構成として、パワーオン及びリセット回路１０１０、コントロールロジック回路１０２０、クロック１０３０、極性判定手段１０５０を有する。また、図４のデジタル信号処理装置２０００は、図２に示したキャリブレーション回路１１００の構成である、極性判定手段１０５０（共用）、スイッチ１１１０及び１１２０、レジスタ１１３０、デジタルアナログ変換器１１４０を有する。また、図４のデジタル信号処理装置２０００は、図３に示した位相補正回路１２００の構成である、極性判定手段１０５０（共用）、スイッチ１２１０及び１２２０、レジスタ１２３０、及び後続回路１２９０を有する。図４で後続回路１２９０として示したものは、その内部構成は、図３の加算部１２５０、演算部１２６０及びデジタルアナログ変換器１２７１及び１２７２である。また、図４のデジタル信号処理装置２０００は、図３に示した位相補正回路１２００と同様の構成である、極性判定手段１０５０（共用）、スイッチ１３１０及び１３２０、レジスタ１３３０、及び後続回路１３９０を有する。図４で後続回路１３９０として示したものは、その内部構成は、例えばＶＧＡ調整用の回路とデジタルアナログ変換器から成る。図４のデジタル信号処理装置２０００が、実施例１で示した図１のデジタル信号処理装置１０００と同様に、増幅器８２−１２のオフセット電位を補償した上、移相器間のオフセット位相を補償できることは明らかである。また、例えばＶＧＡのような他の回路の調整も、適当な回路構成を用いて増幅器８２−１２の電位を例えば０とするときに調整終了となるようにできる。
【００３１】
このように、本発明によれば、極性判定手段を共用し、増幅器その他の出力が０となる時に調整終了とできる任意の回路のオフセットを補償する、回路構成の小さなデジタル信号処理装置とできる。
【産業上の利用可能性】
【００３２】
各ブランチにおいて送受信アンテナを共用するフェーズドアレイレーダにおける移相器のオフセット補償として有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の具体的な一実施例に係るデジタル信号処理装置１０００の構成を、周囲の構成と共に示したブロック図。
【図２】デジタル信号処理装置１０００の内部構成である、キャリブレーション回路１１００の構成を、周囲の構成と共に示したブロック図。
【図３】デジタル信号処理装置１０００の内部構成である、位相補正回路１２００の構成を、周囲の構成と共に示したブロック図。
【図４】本発明の具体的な他の実施例に係るデジタル信号処理装置２０００の構成を、周囲の構成と共に示したブロック図。の図
【図５】フェーズドアレイレーダ１００の構成の概略を示すブロック図。
【図６】フェーズドアレイレーダ１００の、２つの移相器２１−１及び２１−２のオフセット位相（位相差）を補償するためのデジタル信号処理装置９００の構成を示すブロック図。
【図７】対称接続ミキサの構成を説明するための、７．Ａは単独ミキサの回路例、７．Ｂはそのブロック図、７．Ｃは７．Ｂ（７．Ａ）に基づき形成される対称接続ミキサのブロック図。
【符号の説明】
【００３４】
１０００、２０００：デジタル信号処理装置（ＤＳＰ）
１０１０：パワーオン及びリセット回路
１０２０：コントロールロジック回路
１０３０：クロック
１０５０：極性判定手段
１１００：キャリブレーション回路
１１１０、１１２０、１２１０、１２２０、１３１０、１３２０：スイッチ
１１３０、１２３０、１３３０：レジスタ
１１４０、１２７１、１２７２：デジタルアナログ変換器
１２００：位相補正回路
１２５０：加算部
１２５１：加算器
１２５２：アナログデジタル変換器
１２６０：演算部
１００：フェーズドアレイレーダ
１０：局部発振器
２１−１〜２１−ｎ：移相器（送信側）
２２−１〜２２−ｎ：移相器（受信側）
２５−２：移相器２１−２のための補正移相器
３１−１〜３１−ｎ：増幅系（送信側）
３２−１〜３２−ｎ：増幅系（受信側）
４０−１〜４０−ｎ：サーキュレータ
５０−１〜５０−ｎ：アンテナ
６０−１〜６０−ｎ：ミキサ（受信側）
７０：合成用増幅器
θ：位相指令値
δ：オフセット位相の補償値
ψ：ビームの方位角
φ：ブランチ−１での受信波（反射波）の、ブランチ−１の送信波に対する位相差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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