(57)【要約】【課題】大規模特殊マクロセルのコーナー部近辺の配線を更に高密度に行い、チップサイズを更に縮小しかつチップコストをも低減する。【解決手段】大規模特殊マクロセル２〜４とスタンダードセルを含む半導体集積回路において、大規模特殊マクロセル２〜４のコーナー部近辺（コーナー領域）の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セル５を用いることにより、大規模マクロセル２〜４のコーナー部近辺の配線を更に高密度に行う。【選択図】図２
2010161153.tif 000002
【特許請求の範囲】
【請求項１】
大規模マクロセルとスタンダードセルを含む半導体集積回路のレイアウト設計装置において、該大規模マクロセルのコーナー領域に、垂直方向配線と水平方向配線の乗換えをコンタクトを介さずに直に行うための水平・垂直配線乗換え専用セルを配置させて自動配置配線設計を行う自動配置配線設計手段を有する半導体集積回路のレイアウト設計装置。
【請求項２】
前記水平・垂直配線乗換え専用セルは、前記大規模マクロセルのコーナー領域を通過させるだけの等間隔の複数配線パターンである請求項１に記載の半導体集積回路のレイアウト設計装置。
【請求項３】
前記水平・垂直配線乗換え専用セルは、水平配線および垂直配線を同一層でそれぞれ平行に配置する請求項１に記載の半導体集積回路のレイアウト設計装置。
【請求項４】
前記水平・垂直配線乗換え専用セルは、一または複数層で構成されている請求項１に記載の半導体集積回路のレイアウト設計装置。
【請求項５】
前記水平・垂直配線乗換え専用セルが複数層の場合に、下層の水平・垂直配線乗換え専用セルの配線間隔の中心ライン上に、上層の水平・垂直配線乗換え専用セルの配線の中心ラインが一致するように複数配線を配置する請求項４に記載の半導体集積回路のレイアウト設計装置。
【請求項６】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数と同じ層数で構成する請求項１に記載の半導体集積回路のレイアウト設計装置。
【請求項７】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数未満のメタル層で構成する請求項１に記載の半導体集積回路のレイアウト設計装置。
【請求項８】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線ピッチよりも小さいピッチで配線ピッチを構成する請求項１に記載の半導体集積回路のレイアウト設計装置。
【請求項９】
請求項１〜８のいずれかに記載の半導体集積回路のレイアウト設計装置を用いて、大規模マクロセルとスタンダードセルを含む半導体集積回路のレイアウト設計を行う半導体集積回路のレイアウト設計方法において、前記自動配置配線設計手段が、該大規模マクロセルのコーナー領域に、垂直方向配線と水平方向配線の乗換えをコンタクトを介さずに直に行うための水平・垂直配線乗換え専用セルを配置させて自動配置配線設計を行う自動配置配線設計ステップを有する半導体集積回路のレイアウト設計方法。
【請求項１０】
前記水平・垂直配線乗換え専用セルを、前記大規模マクロセルのコーナー領域を通過させるだけの等間隔の複数配線パターンとする請求項９に記載の半導体集積回路のレイアウト設計方法。
【請求項１１】
前記水平・垂直配線乗換え専用セルとして、水平配線および垂直配線を同一層でそれぞれ平行に配置する請求項９に記載の半導体集積回路のレイアウト設計方法。
【請求項１２】
前記水平・垂直配線乗換え専用セルを、一または複数層で構成する請求項９に記載の半導体集積回路のレイアウト設計方法。
【請求項１３】
前記水平・垂直配線乗換え専用セルが複数層の場合に、下層の水平・垂直配線乗換え専用セルの配線間隔の中心ライン上に、上層の水平・垂直配線乗換え専用セルの配線の中心ラインを一致させるように複数配線を配置する請求項１２に記載の半導体集積回路のレイアウト設計方法。
【請求項１４】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数と同じ層数とする請求項９に記載の半導体集積回路のレイアウト設計方法。
【請求項１５】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数未満のメタル層とする請求項９に記載の半導体集積回路のレイアウト設計方法。
【請求項１６】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線ピッチよりも小さいピッチで配線ピッチを構成する請求項９に記載の半導体集積回路のレイアウト設計方法。
【請求項１７】
請求項９〜１６のいずれかに記載の半導体集積回路のレイアウト設計方法のステップをコンピュータに実行させるための処理手順が格納された制御プログラム。
【請求項１８】
請求項１７に記載の制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体。
【請求項１９】
大規模マクロセルとスタンダードセルを含む半導体集積回路において、該大規模マクロセルのコーナー領域に、垂直方向配線と水平方向配線の乗換えをコンタクトを介さずに直に行うための水平・垂直配線乗換え専用セルが配置されている半導体集積回路。
【請求項２０】
前記水平・垂直配線乗換え専用セルは、前記大規模マクロセルのコーナー領域を通過させるだけの等間隔の複数配線パターンである請求項１９に記載の半導体集積回路。
【請求項２１】
前記水平・垂直配線乗換え専用セルは、水平配線および垂直配線が同一層でそれぞれ平行に配置されている請求項１９に記載の半導体集積回路。
【請求項２２】
前記水平・垂直配線乗換え専用セルは、一または複数層で構成されている請求項１９に記載の半導体集積回路。
【請求項２３】
前記水平・垂直配線乗換え専用セルが複数層の場合に、下層の水平・垂直配線乗換え専用セルの配線間隔の中心ライン上に、上層の水平・垂直配線乗換え専用セルの配線の中心ラインが一致するように複数配線が配置されている請求項２２に記載の半導体集積回路。
【請求項２４】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数と同じ層数で構成されている請求項１９に記載の半導体集積回路。
【請求項２５】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数未満のメタル層で構成されている請求項１９に記載の半導体集積回路。
【請求項２６】
前記水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線ピッチよりも小さいピッチで配線ピッチを構成する請求項１９に記載の半導体集積回路。
【請求項２７】
前記大規模マクロセルをイメージセンサとし、前記スタンダードセルを、該イメージセンサの周辺回路を構成する論理回路とした固体撮像素子である請求項１９に記載の半導体集積回路。
【請求項２８】
前記大規模マクロセルを中央演算処理装置とし、前記スタンダードセルを、該中央演算処理装置の周辺回路を構成する論理回路とした電子情報素子である請求項１９に記載の半導体集積回路。
【請求項２９】
前記大規模マクロセルとして更に記憶素子を有する請求項２７または２８に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にレイアウトする半導体集積回路の配置および配線に関し、特に、自動配置配線プログラムにより半導体集積回路をレイアウトする場合に半導体集積回路の配置および配線を行う半導体集積回路のレイアウト設計装置および半導体集積回路のレイアウト設計方法、この半導体集積回路のレイアウト設計方法のステップをコンピュータに実行させるための処理手順が記述された制御プログラム、この制御プログラムが格納されたコンピュータ読み取り可能な可読記録媒体、大規模マクロセルとスタンダードセルを含む半導体集積回路に関する。
【背景技術】
【０００２】
この種の従来の半導体集積回路のレイアウト設計では、半導体集積回路を構成する回路要素（スタンダードセル、ハードマクロセルおよびＩＯバッファなど）を配置し、自動配線プログラムによる信号線の自動配線を実施している。
【０００３】
この自動配置配線プログラムによる自動配線では、配線トラックが不足していた場合において、配線が重複するという配線バイオレーションを取り除くために、配線修正を複数回繰り返し、それでも、配線バイオレーションが取れない場合は、配線を迂回するための配線エリアを確保しなければならず、チップサイズの増大が起こっていた。
【０００４】
この配線が混雑する箇所としては、配線の使用率が高いほど生じやすく、また、水平方向配線から垂直方向配線（またはその逆）への配線乗り換えが多く発生する大規模マクロセルのコーナ近辺部分で配線バイオレーションが発生しやすい。
【０００５】
従来、大規模マクロセル周辺の一定領域を他セル配置禁止領域とし、通常セルは、大規模マクロセルの配置領域以外の領域および他セル配置禁止領域以外の領域に配置し、この他セル配置禁止領域を自動配置配線プログラムの配線領域として用いる半導体集積回路のレイアウト設計方法が特許文献１に提案されている。
【０００６】
図５は、特許文献１に開示されている大規模マクロセルを含んだ従来の半導体集積装置のレイアウトを概略的に示すレイアウト図である。
【０００７】
図５に示すように、従来の半導体集積装置１００は、占有領域が大きいＬＳＩ（大規模集積回路）や記憶回路、さらにはイメージセンサなどの大規模マクロセル１０１〜１０３の各コーナー部近辺に、占有領域が小さいロジック回路（アンド回路やインバータ回路）などのスタンダードセルをも配置しない他セル配置禁止領域１０４（図中斜線部分）を設け、この他セル配置禁止領域１０４を配線専用領域として使用している。
【０００８】
図６は、自動配置配線プログラムによる図５の他セル配置禁止領域１０４におけるメタル配線結果を模式的に示す拡大平面図である。
【０００９】
図６に示すように、図５の他セル配置禁止領域１０４のメタル配線において、自動配置配線プログラムでは、Ｘ軸の水平方向とＹ軸の垂直方向の配線に使用するメタル層は、水平方向を奇数層メタル配線とすると、垂直方向は偶数層メタル配線（またはその逆で、水平方向を偶数層メタル配線とすると、垂直方向は奇数層メタル配線）として使用されている。通常、縦方向（垂直方向）の配線と横方向（水平方向）の配線とは層を異ならせている。隣接層間でコンタクトにより電気的に接続している。
【００１０】
このように、水平方向から垂直方向（またはその逆）へのメタル配線の乗換えは、ｎ層メタル配線１０４ａからｎ＋１（またはｎ−１）層メタル配線１０４ｂへ乗換えを行う場合に、ｎ層メタル配線１０４ａとｎ＋１（またはｎ−１）層メタル配線１０４ｂを接続するためのコンタクトであるビア１０４ｃ（Ｖｉａ）が必要となる。したがって、大規模マクロセル１０１〜１０３のコーナー部近辺において、多くの水平信号配線および垂直信号配線が交差および乗換えを行うために特に配線が混雑している。
【００１１】
また、特殊マクロセルのコーナー部近辺に他の部分と比べてセル配置禁止領域を更に広く設け、そのセル配置禁止領域を専用配線領域として自動配置配線を容易にするというレイアウト設計方法も特許文献２に提案されている。
【００１２】
図７は、特許文献２に開示されている従来の配置禁止領域の設定結果を模式的に示すレイアウト図である。
【００１３】
図７に示すように、従来の集積回路チップ２００は、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、アナログ回路２０４および、ゲートアレイ部またはスタンダードセル部２０５がチップ中央部に配置され、その周辺縁部にボンディング用のパッド２０６が配置されている。また、ハッチング領域は、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３およびアナログ回路２０４の回路領域と、それらの各周辺の論理セル配置禁止領域２０７であり、つまり、論理セル配置禁止領域２０７は配線専用領域となっている。つまり、特殊マクロセルのコーナー部近辺に他の部分と比べてセルの配置禁止領域２０７を広く設けている。
【００１４】
これによって、配線は、配置禁止領域２０７に論理セルが配置されないため、短絡することなく容易に配線が可能となる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平０５−１５２４３７号公報
【特許文献２】特開平１０−００４１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記従来の自動配置配線プログラムによる半導体集積回路のレイアウト設計装置では、前述したが、水平方向（Ｘ軸）と垂直方向（Ｙ軸）の配線に使用するメタル層は水平方向を奇数層のメタル配線とすると垂直方向は偶数層のメタル配線として使用されるため、大規模マクロセルのコーナー部近辺においては多くの水平信号配線および垂直信号配線が交差および乗換えを行うため、特に、配線が混雑し、特許文献１、２の半導体集積回路のレイアウト設計方法でも、大規模マクロセルのコーナー部近辺の配線領域を更に大きくする必要があり、チップサイズおよびチップコストに影響を与えているという問題があった。
【００１７】
本発明は、上記従来の問題を解決するもので、大規模マクロセルのコーナー部近辺の配線を更に高密度に行うことができて、チップサイズを更に縮小できると共にチップコストをも低減できる半導体集積回路のレイアウト設計装置およびこれを用いた半導体集積回路のレイアウト設計方法、この半導体集積回路のレイアウト設計方法のステップをコンピュータに実行させるための処理手順が記述された制御プログラム、この制御プログラムが格納されたコンピュータ読み取り可能な可読記録媒体、大規模マクロセルとスタンダードセルを含む半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の半導体集積回路のレイアウト設計装置は、大規模マクロセルとスタンダードセルを含む半導体集積回路のレイアウト設計装置において、該大規模マクロセルのコーナー領域に、垂直方向配線と水平方向配線の乗換えをコンタクトを介さずに直に行うための水平・垂直配線乗換え専用セルを配置させて自動配置配線設計を行う自動配置配線設計手段を有するものであり、そのことにより上記目的が達成される。
【００１９】
また、好ましくは、本発明の半導体集積回路のレイアウト設計装置における水平・垂直配線乗換え専用セルは、前記大規模マクロセルのコーナー領域を通過させるだけの等間隔の複数配線パターンである。
【００２０】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計装置における水平・垂直配線乗換え専用セルは、水平配線および垂直配線を同一層でそれぞれ平行に配置する。
【００２１】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計装置における水平・垂直配線乗換え専用セルは、一または複数層で構成されている。
【００２２】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計装置において、水平・垂直配線乗換え専用セルが複数層の場合に、下層の水平・垂直配線乗換え専用セルのメタル配線の配線間隔の中心ライン上に、上層の水平・垂直配線乗換え専用セルのメタル配線の中心ラインが一致するようにメタル配線を配置する。
【００２３】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計装置における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数と同じ層数で構成する。
【００２４】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計装置における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数未満のメタル層で構成する。
【００２５】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計装置における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線ピッチよりも小さいピッチで配線ピッチを構成する。
【００２６】
本発明の半導体集積回路のレイアウト設計方法は、本発明の上記半導体集積回路のレイアウト設計装置を用いて、大規模マクロセルとスタンダードセルを含む半導体集積回路のレイアウト設計を行う半導体集積回路のレイアウト設計方法において、前記自動配置配線設計手段が、該大規模マクロセルのコーナー領域に、垂直方向配線と水平方向配線の乗換えをコンタクトを介さずに直に行うための水平・垂直配線乗換え専用セルを配置させて自動配置配線設計を行う自動配置配線設計ステップを有するものであり、そのことにより上記目的が達成される。
【００２７】
また、好ましくは、本発明の半導体集積回路のレイアウト設計方法における水平・垂直配線乗換え専用セルを、前記大規模マクロセルのコーナー領域を通過させるだけの等間隔の複数配線パターンとする。
【００２８】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計方法における水平・垂直配線乗換え専用セルとして、水平配線および垂直配線を同一層でそれぞれ平行に配置する。
【００２９】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計方法における水平・垂直配線乗換え専用セルを、一または複数層で構成する。
【００３０】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計方法における水平・垂直配線乗換え専用セルが複数層の場合に、下層の水平・垂直配線乗換え専用セルの配線間隔の中心ライン上に、上層の水平・垂直配線乗換え専用セルの配線の中心ラインを一致させるように複数配線を配置する。
【００３１】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計方法における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数と同じ層数とする。
【００３２】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計方法における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数未満のメタル層とする。
【００３３】
さらに、好ましくは、本発明の半導体集積回路のレイアウト設計方法における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線ピッチよりも小さいピッチで配線ピッチを構成する。
【００３４】
本発明の制御プログラムは、本発明の上記半導体集積回路のレイアウト設計方法のステップをコンピュータに実行させるための処理手順が格納されたものであり、そのことにより上記目的が達成される。
【００３５】
本発明の可読記録媒体は、本発明の上記制御プログラムが格納されたコンピュータ読み取り可能なものであり、そのことにより上記目的が達成される。
【００３６】
本発明の半導体集積回路は、大規模マクロセルとスタンダードセルを含む半導体集積回路において、該大規模マクロセルのコーナー領域に、垂直方向配線と水平方向配線の乗換えをコンタクトを介さずに直に行うための水平・垂直配線乗換え専用セルが配置されているものであり、そのことにより上記目的が達成される。
【００３７】
また、好ましくは、本発明の半導体集積回路における水平・垂直配線乗換え専用セルは、前記大規模マクロセルのコーナー領域を通過させるだけの等間隔の複数配線パターンである。
【００３８】
さらに、好ましくは、本発明の半導体集積回路における水平・垂直配線乗換え専用セルは、水平配線および垂直配線が同一層でそれぞれ平行に配置されている。
【００３９】
さらに、好ましくは、本発明の半導体集積回路における水平・垂直配線乗換え専用セルは、一または複数層で構成されている。
【００４０】
さらに、好ましくは、本発明の半導体集積回路における水平・垂直配線乗換え専用セルが複数層の場合に、下層の水平・垂直配線乗換え専用セルの配線間隔の中心ライン上に、上層の水平・垂直配線乗換え専用セルの配線の中心ラインが一致するように複数配線が配置されている。
【００４１】
さらに、好ましくは、本発明の半導体集積回路における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数と同じ層数で構成されている。
【００４２】
さらに、好ましくは、本発明の半導体集積回路における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線用メタル層の層数未満のメタル層で構成されている。
【００４３】
さらに、好ましくは、本発明の半導体集積回路における水平・垂直配線乗換え専用セルは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用する配線ピッチよりも小さいピッチで配線ピッチを構成する。
【００４４】
さらに、好ましくは、本発明の半導体集積回路における大規模マクロセルをイメージセンサとし、前記スタンダードセルを、該イメージセンサの周辺回路を構成する論理回路とした固体撮像素子である。
【００４５】
さらに、好ましくは、本発明の半導体集積回路における大規模マクロセルを中央演算処理装置とし、前記スタンダードセルを、該中央演算処理装置の周辺回路を構成する論理回路とした電子情報素子である。
【００４６】
さらに、好ましくは、本発明の半導体集積回路における大規模マクロセルとして更に記憶素子を有する。
【００４７】
上記構成により、以下、本発明の作用を説明する。
【００４８】
本発明においては、大規模特殊マクロセルのコーナー領域に、垂直方向配線と水平方向配線の乗換えを行うための水平・垂直配線乗換え専用セルを配置させるように自動配置配線設計を行う自動配置配線設計手段を有している。
【００４９】
このように、大規模マクロセルのコーナー部近辺の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セルを設けることによって、更に高密度に配線行うことが可能となり、チップサイズを更に縮小可能となってチップコストをも低減可能となる。
【発明の効果】
【００５０】
以上により、本発明によれば、大規模マクロセルのコーナー部近辺の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セルを用いるため、大規模マクロセルのコーナー部近辺の配線を更に高密度に行うことができ、さらに、チップサイズを更に縮小することができると共にチップコストをも低減することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態における半導体集積回路のレイアウト設計装置の要部構成例を示すブロック図である。
【図２】図１の半導体集積回路のレイアウト設計装置を用いて、大規模マクロセルを含んだ半導体集積回路のレイアウトを自動配置配線設計するレイアウト図である。
【図３】図２の大規模マクロセルの各コーナー部近辺にそれぞれ配置する水平・垂直配線乗換え専用セルの一例を模式的に示す拡大平面図である。
【図４】図２の大規模マクロセル２〜４の各コーナー部近辺にそれぞれ配置する水平・垂直配線乗換え専用セル５の別の一例を模式的に示す拡大平面図である。
【図５】特許文献１に開示されている大規模マクロセルを含んだ従来の半導体集積装置のレイアウトを概略的に示すレイアウト図である。
【図６】自動配置配線プログラムによる図５の他セル配置禁止領域のメタル配線結果を模式的に示す拡大平面図である。
【図７】特許文献２に開示されている従来の配置禁止領域の設定結果を模式的に示すレイアウト図である。
【発明を実施するための形態】
【００５２】
以下に、本発明の半導体集積回路のレイアウト設計装置およびこれを用いた半導体集積回路のレイアウト設計方法の実施形態について図面を参照しながら詳細に説明する。
【００５３】
図１は、本発明の一実施形態における半導体集積回路のレイアウト設計装置の要部構成例を示すブロック図である。
【００５４】
図１において、本実施形態の半導体集積回路のレイアウト設計装置１０は、コンピュータシステムで構成されており、全体の制御を行う制御部としてのＣＰＵ（中央演算処理装置）１１と、このＣＰＵ１１に対して入力指令を行うためのキーボード、マウス、タッチパネルおよびペン入力装置、さらには通信ネットワーク（例えばインターネットやイントラネット）を介して受信入力する入力部１２と、表示画面上に、初期画面、選択場面、ＣＰＵ１１による制御結果画面および操作入力画面などを表示可能とする表示部１３と、半導体集積回路のレイアウト設計用の制御プログラムおよびそのデータなどが記憶されたコンピュータ読み出し可能な可読記録媒体としてのＲＯＭ１４と、起動時に制御プログラムおよびそのデータなどが読み出されて、ＣＰＵ１１による制御毎にデータを読み出し・記憶するワークメモリとして働く記憶部としてのＲＡＭ１５とを有している。
【００５５】
ＣＰＵ（中央演算処理装置）１１は、ＲＯＭ１４内のレイアウト設計用の制御プログラムとしての自動配置配線プログラムに基づいて、図２で後述する大規模特殊マクロセル（大規模マクロセル）２〜４のコーナー領域に、垂直方向メタル配線と水平方向メタル配線の乗換えを行うための後述する水平・垂直配線乗換え専用セル（水平・垂直配線専用セル）５を配置させるように自動配置配線設計を行う自動配置配線設計手段を実行する。
【００５６】
この場合、図３で後述する水平・垂直配線乗換え専用セル５は、水平配線（横方向配線）および垂直配線（縦方向配線）を同一層でそれぞれ互いに平行に配置する。コンタクトを設けることなく同一層で平行な水平配線（横方向配線）および垂直配線（縦方向配線）を形成したものを水平・垂直配線乗換え専用セル５としているので、コンタクトにより面積的に膨れて広くなることもなく配線間隔をより狭くすることができて配線効率をより向上させることができる。要するに、水平・垂直配線乗換え専用セル５として、大規模特殊マクロセル２〜４のコーナー領域を通過させるだけの等間隔の複数配線パターンを設けて、大規模特殊マクロセル２〜４のコーナー領域以外の領域でスタンダードセルや他の配線と接続すればよい。
【００５７】
可読記録媒体としてのＲＯＭ１４は、ハードディスクの他、形態自在な光ディスク、光磁気ディスク、磁気ディスクおよびＩＣメモリなどで構成されていてもよい。この制御プログラムおよびそのデータなどがＲＯＭ１４に記憶されるが、この制御プログラムおよびそのデータは、他の可読記録媒体から、または、無線、有線またはインターネットなどを介してＲＯＭ４にダウンロードされてもよい。
【００５８】
図２は、図１の半導体集積回路のレイアウト設計装置を用いて、大規模マクロセルを含んだ半導体集積回路のレイアウトを自動配置配線設計するレイアウト図である。
【００５９】
図２に示すように、図１の半導体集積回路のレイアウト設計装置を用いてレイアウト設計した半導体集積回路のチップ領域１は、平面視が矩形または正方形である半導体集積回路の大規模マクロセル２〜４の各コーナー部近辺にそれぞれ水平・垂直配線乗換え専用セル５をそれぞれ配置し、自動配線段階では、大規模マクロセル２〜４のコーナー部近辺（コーナー領域）における水平方向から垂直方向（またはその逆）への信号配線の乗換えをこの水平・垂直配線乗換えセル５を介して行うようにしている。この大規模マクロセル２〜４の各コーナー部近辺にそれぞれ配置する水平・垂直配線乗換え専用セル５の大きさ（広さ）は、大規模マクロセル２〜４の各コーナーにおいて水平・垂直乗換えの信号配線数と、構成するメタル層数を考慮して決定すればよい。
【００６０】
大規模特殊マクロセル２〜４は、大規模特殊マクロセル２が占有領域が大きいＬＳＩ（大規模集積回路）やイメージセンサなどであり、大規模特殊マクロセル３，４が記憶回路などである。これらの大規模特殊マクロセル２〜４の各コーナー部近辺（各コーナー領域）には、占有領域が大規模特殊マクロセルに比べて圧倒的に小さいロジック回路（アンド回路やインバータ回路）などのスタンダードセルをも配置しない他セル配置禁止領域とし、この他セル配置禁止領域に、水平配線（横方向配線）および垂直配線（縦方向配線）が同一層で互いに平行な水平・垂直配線乗換え専用セル５を配置している。
【００６１】
このように、大規模特殊マクロセル２〜４を含んだ半導体集積回路のレイアウトにおいて、上記自動配置配線用の制御プログラムにより、大規模特殊マクロセル２〜４の各コーナー近辺の水平方向配線から垂直方向配線（またはその逆）への配線乗り換えが多いために、配線バイオレーションが多発するエリアには、自動配置配線用の制御プログラムで適用している配線設定とは違う設定で構成される高密度で水平方向から垂直方向（またはその逆）への配線乗換えを行うための専用セルとして水平・垂直配線乗換え専用セル５を配置させ、配線の効率を上げる集積回路のレイアウト設計方法を用いる。
図３は、図２の大規模マクロセル２〜４の各コーナー部近辺にそれぞれ配置する水平・垂直配線乗換え専用セル５の一例を模式的に示す拡大平面図である。
【００６２】
通常、自動配置配線用の制御プログラムでは、水平方向配線と垂直方向配線に使用するメタル層は予め設定されているため、図６に示すように一つの信号の水平方向から垂直方向への配線の乗換えには少なくとも２層のメタル層（ｎ層メタル配線１０４ａとｎ＋１層メタル配線１０４ｂ）が必要となるが、本実施形態の水平・垂直配線乗換えセル５の一例として、図３に示すように、一つの信号の水平方向から垂直方向への配線の乗換えに使用される配線層はメタル１層のみのメタル配線５１を複数本使用する水平・垂直配線乗換えセル５Ａを用いるため、従来の自動配線プログラムの乗換え配線に比較して、より高密度で乗換え配線を行うことが可能となる。水平・垂直配線乗換えセル５Ａとして、複数本、ここでは、５本のメタル配線５１が大規模マクロセル２〜４の各コーナー部近辺にそれぞれ配置されている。
【００６３】
さらに、このメタル１層で構成された水平・垂直配線乗換えセル５Ａを、複数層のメタル配線（メタル複数層）で構成することにより、更に高密度の乗換え配線を行うことが可能となる。この具体例を図４に示している。
【００６４】
図４は、図２の大規模マクロセル２〜４の各コーナー部近辺にそれぞれ配置する水平・垂直配線乗換え専用セル５の別の一例を模式的に示す拡大平面図である。
【００６５】
図４に示すように、水平・垂直配線乗換えセル５Ｂとして、メタル１層で構成された水平・垂直配線乗換えセル５Ａを２層設けて水平・垂直配線乗換えセル５Ｂとし、複数配線が互いに平行な配線パターンである水平・垂直配線乗換えセル５Ａのメタル配線５１と、メタル配線５１の上層に層間絶縁膜を介して設けられ、複数配線が互いに平行な配線パターンである水平・垂直配線乗換えセル５Ａのメタル配線５２とが配置されている。複数層、例えばここでは２層の水平・垂直配線乗換えセル５Ａであるが、層間絶縁膜の平坦化や寄生容量低減などのために、下層のメタル配線５１の配線間隔の中心ライン上に、上層のメタル配線５２の中心ラインが一致するようにメタル配線を配置する。要するに、水平・垂直配線乗換えセル５Ａが複数層の場合に、上下層で順次交互にずらして複数の平行なメタル配線を配置する。また、異なる層でまたは同一層でメタル配線の線幅を異ならせてもよい。ここでは、上下の異なる層でメタル配線５１，５２の線幅を異ならせている。また、異なる層で、メタル配線の数を異ならせてもよいが、ここでは上下層で同一本数のメタル配線としている。
【００６６】
一方、従来の自動配置配線用の制御プログラムにおいて、図６に示すように水平方向から垂直方向（またはその逆）へのメタル配線の乗換えは、ｎ層目のメタル配線１０４ａからｎ＋１（またはｎ−１）層目のメタル配線１０４ｂへ乗換えを行うために、ｎ層メタル配線１０４ａとｎ＋１（またはｎ−１）層メタル配線１０４ｂを電気的に接続するためのコンタクトとしてのビア１０４ｃ（Ｖｉａ）が必要であり、最小配線ピッチとしてはビア１０４ｃ（Ｖｉａ）の最小サイズ＋（Ｖｉａのメタルオーバーラップ長）×２＋メタル最小スペースが必要となって配線間隔が広がっていた。このように、配線ピッチはメタル最小線幅＋メタル間最小スペースよりも大きい値となって配線領域を更に大きくする必要があった。
【００６７】
このため、本実施形態では、水平垂直配線乗換えセル５の構成として、図３に示すように一つの信号の水平方向から垂直方向へのメタル配線の乗換えはメタル１層のみで、かつそのメタル配線幅およびメタル間スペースは上記に示す従来の自動配置配線用の制御プログラムで配線する場合に必要とされる配線ピッチよりも小さい値で構成することが可能となる。したがって、配線ピッチおよび配線領域を更に縮小することができて、チップサイズおよびチップコストを抑制することができる。
【００６８】
以上により、本実施形態１によれば、大規模マクロセル２〜４のコーナー部近辺（コーナー領域）の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セル５を用いることから、大規模マクロセルのコーナー部近辺の配線を更に高密度に行うことができ、したがって、チップサイズを更に縮小化することができると共にチップコストをも低減することができる。
【００６９】
なお、本実施形態では、特に詳細には説明しなかったが、水平・垂直配線乗換え専用セル５は、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計で適用する配線用メタル層の層数と同じ層数かまたは、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計で適用する配線用メタル層の層数未満のメタル層である。水平・垂直配線乗換え専用セル５は、垂直方向配線と水平方向配線の乗換えをコンタクトを介して行う自動配置配線設計処理で適用するメタル配線ピッチよりも小さいピッチでメタル配線ピッチを構成する。これらによって、チップサイズを更に縮小化することができると共にチップコストをも低減することができる。
【００７０】
また、本実施形態では、特に詳細には説明しなかったが、大規模マクロセル２をイメージセンサとし、スタンダードセルを、イメージセンサ２の周辺回路を構成する論理回路とした固体撮像素子であってもよい。この固体撮像素子において、大規模マクロセル３，４を記憶素子（ＲＯＭやＲＡＭ）としてもよい。この場合、この固体撮像素子を画像入力デバイスとして撮像部に用いたカメラ付き携帯電話装置などの電子情報機器に適用することもできる。
【００７１】
この電子情報機器は、上記固体撮像素子を撮像部に用いて得た画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示手段と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信手段と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力手段とのうちの少なくともいずれかを有している。
【００７２】
この電子情報機器としては、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載カメラ、テレビジョン電話用カメラおよび携帯電話用カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、カメラ付き携帯電話装置などが考えられる。
【００７３】
なお、本実施形態では、特に詳細には説明しなかったが、大規模マクロセル２をＣＰＵ（中央演算処理装置）とし、スタンダードセルを、ＣＰＵ（中央演算処理装置）の周辺回路を構成する論理回路とした電子情報素子であってもよい。この電子情報素子において、大規模マクロセル３，４を記憶素子（ＲＯＭやＲＡＭ）としてもよい。
【００７４】
なお、本実施形態では、特に説明しなかったが、半導体集積回路の製造方法において、本発明の半導体集積回路のレイアウト設計方法により設計した回路情報に基づいてレジストパターンを設計し、この設計情報によりパターンニングしたレジストパターンを用いて半導体集積回路を製造することができる。
【００７５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７６】
本発明は、半導体基板上にレイアウトする半導体集積回路の配置および配線に関し、特に、自動配置配線プログラムにより半導体集積回路をレイアウトする場合に半導体集積回路の配置および配線を行う半導体集積回路のレイアウト設計装置および半導体集積回路のレイアウト設計方法、この半導体集積回路のレイアウト設計方法のステップをコンピュータに実行させるための処理手順が記述された制御プログラム、この制御プログラムが格納されたコンピュータ読み取り可能な可読記録媒体の分野において、大規模マクロセルのコーナー部近辺の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セルを用いるため、大規模マクロセルのコーナー部近辺の配線を更に高密度に行うことができ、さらに、チップサイズを更に縮小することができると共にチップコストをも低減することができる。したがって、大規模マクロセルを含んだ半導体集積装置の自動配置配線プログラムを利用したレイアウト設計において、高集積化できることからチップコストの低減に有用である。
【符号の説明】
【００７７】
１  チップ領域
２〜４  大規模特殊マクロセル（大規模マクロセル）
５、５Ａ、５Ｂ  水平・垂直配線乗換え専用セル（水平・垂直配線専用セル）
５１  ｎ層目のメタル配線
５２  （ｎ＋１）層目のメタル配線
１０  半導体集積回路のレイアウト設計装置
１１  ＣＰＵ（中央演算処理装置）
１１Ａ  自動配置配線設計手段
１２  入力部
１３  表示部
１４  ＲＯＭ（可読記録媒体）
１５  ＲＡＭ（ワークメモリ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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