(57)【要約】【課題】入出力ボンディングワイヤ若しくは入出力伝送線路のインダクタンス分布を調整して、信号位相を同相化し、利得および出力電力を向上させ、かつ各ＦＥＴセルのアンバランス動作による発振を抑制する。【解決手段】ゲート端子電極Ｇ１〜Ｇ１０、ソース端子電極Ｓ１〜Ｓ１１およびドレイン端子電極Ｄを有するＦＥＴ２４と、ＦＥＴに隣接する入力回路パターン１７，出力回路パターン１８と、ゲート端子電極Ｇ１〜Ｇ１０と入力回路パターン１７とを接続する複数の入力ボンディングワイヤ１２，１２Ｌと、ドレイン端子電極Ｄと出力回路パターン１８とを接続する複数の出力ボンディングワイヤ１４，１４Ｌとを備え、複数の入力ボンディングワイヤ１２，１２Ｌのインダクタンス分布を調整して、入力信号の位相を同相化し、かつ複数の出力ボンディングワイヤ１４，１４Ｌのインダクタンス分布を調整して、出力信号の位相を同相化した高周波半導体装置２５。【選択図】図１
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【特許請求の範囲】
【請求項１】
半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたＶＩＡホールと、前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極とを有する電界効果トランジスタと、
前記電界効果トランジスタに隣接して配置された第１回路パターンおよび第２回路パターンと、
前記複数のゲート端子電極若しくは前記ドレイン端子電極の一方と、前記第１回路パターンとを接続する第１結合部と、
前記複数のゲート端子電極若しくは前記ドレイン端子電極の他方と、前記第２回路パターンとを接続する第２結合部と
を備え、前記第１結合部のインダクタンス分布を調整して、前記第１結合部の伝搬信号の位相を同相化したことを特徴とする高周波半導体装置。
【請求項２】
前記第１結合部は、複数の第１ボンディングワイヤで構成されたことを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記第１回路パターンの端部に接続された前記第１ボンディングワイヤのインダクタンスを、前記端部以外の部分に接続された前記第１ボンディングワイヤのインダクタンスと揃えることを特徴とする請求項２に記載の高周波半導体装置。
【請求項４】
前記第１回路パターンの端部に接続された前記第１ボンディングワイヤの長さを、前記端部以外の部分に接続された前記第１ボンディングワイヤの長さよりも長く設定したことを特徴とする請求項２に記載の高周波半導体装置。
【請求項５】
前記複数の第１ボンディングワイヤの内、両端の１本の第１ボンディングワイヤの長さを、他の第１ボンディングワイヤの長さよりも長く設定したことを特徴とする請求項４に記載の高周波半導体装置。
【請求項６】
前記複数の第１ボンディングワイヤの内、両端の１本の第１ボンディングワイヤの長さを、他の第１ボンディングワイヤの長さよりも１０％長く設定したことを特徴とする請求項５に記載の高周波半導体装置。
【請求項７】
前記第１回路パターンの端部に接続された前記第１ボンディングワイヤの直径を、前記端部以外の部分に接続された前記第１ボンディングワイヤの直径よりも短く設定し、かつ前記複数の第１ボンディングワイヤが同じ直径を有する場合よりも、前記複数の第１ボンディングワイヤの長さを１０％長く設定したことを特徴とする請求項２に記載の高周波半導体装置。
【請求項８】
前記複数の第１ボンディングワイヤの内、両端の１本の第１ボンディングワイヤの直径を、他の第１ボンディングワイヤの直径よりも短く設定したことを特徴とする請求項７に記載の高周波半導体装置。
【請求項９】
前記複数の第１ボンディングワイヤの内、両端の１本の第１ボンディングワイヤ以外の第１ボンディングワイヤは、２本組みの第１ボンディングワイヤを備えることを特徴とする請求項２に記載の高周波半導体装置。
【請求項１０】
前記２本組みの第１ボンディングワイヤは、前記ゲート端子電極に対して閉構造で接続され、かつ前記第１回路パターンに対して開構造で接続され、前記開構造の間隔は、前記第１回路パターンの端部に近づくにつれて狭くなるように設定したことを特徴とする請求項９に記載の高周波半導体装置。
【請求項１１】
前記第１回路パターンは、端部において、波長短縮用マイクロストリップラインを備えることを特徴とする請求項２に記載の高周波半導体装置。
【請求項１２】
前記第１結合部は、
前記電界効果トランジスタと前記第１回路パターンとの間に配置された２つの第１側誘電体基板と、
前記電界効果トランジスタと前記第１回路パターンとの間、および前記２つの第１側誘電体基板間に配置された第２側誘電体基板と、
前記複数のゲート端子電極若しくは前記複数のドレイン端子電極の一方と、前記第２側誘電体基板とを接続する複数の第１ボンディングワイヤと、
前記第１側誘電体基板および前記第２側誘電体基板と、前記第１回路パターンとを接続する複数の第２ボンディングワイヤと
を備え、前記第１側誘電体基板の誘電体定数を前記第２側誘電体基板の誘電体定数よりも高く設定したことを特徴とする請求項１に記載の高周波半導体装置。
【請求項１３】
前記第１回路パターンは、前記電界効果トランジスタに隣接して配置された誘電体基板上に設けられたマイクロ波伝送線路からなることを特徴とする請求項１に記載の高周波半導体装置。
【請求項１４】
前記第１回路パターンは、前記電界効果トランジスタに対するウィルキンソン結合回路を構成することを特徴とする請求項２に記載の高周波半導体装置。
【請求項１５】
前記第１回路パターンは入力回路パターンであり、前記第２回路パターンは出力回路パターンであり、前記第１結合部は前記複数のゲート端子電極と前記入力回路パターンを接続する入力結合部であり、前記第２結合部は前記ドレイン端子電極と前記出力回路パターンを接続する出力結合部であることを特徴とする請求項１〜１４のいずれか１項に記載の高周波半導体装置。
【請求項１６】
前記第１回路パターンは出力回路パターンであり、前記第２回路パターンは入力回路パターンであり、前記第１結合部は前記ドレイン端子電極と前記出力回路パターンを接続する出力結合部であり、前記第２結合部は前記複数のゲート端子電極と前記入力回路パターンを接続する入力結合部であることを特徴とする請求項１〜１４のいずれか１項に記載の高周波半導体装置。
【請求項１７】
半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート引き出し電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたＶＩＡホールと、前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極とを有する電界効果トランジスタと、
前記電界効果トランジスタに隣接して配置され、前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の一方に接続する複数の第１伝送線路と、
前記電界効果トランジスタに隣接して配置され、前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の他方に接続する複数の第２伝送線路と
を備え、前記複数の第１伝送線路のインダクタンス分布を調整して、前記複数の第１伝送線路の伝搬信号の位相を同相化したことを特徴とする高周波半導体装置。
【請求項１８】
前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の端部に接続される前記第１伝送線路のインダクタンスを、前記端部以外の部分に接続される前記第１伝送線路のインダクタンスに揃えることを特徴とする請求項１７に記載の高周波半導体装置。
【請求項１９】
前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の端部に接続される前記第１伝送線路の長さを、前記端部以外の部分に接続される前記第１伝送線路の長さよりも長く設定したことを特徴とする請求項１７に記載の高周波半導体装置。
【請求項２０】
前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の端部に接続される１本の第１伝送線路の長さを、他の第１伝送線路の長さよりも長く設定したことを特徴とする請求項１７に記載の高周波半導体装置。
【請求項２１】
前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の端部に接続される前記第１伝送線路の長さを、前記端部以外の部分に接続される他の前記第１伝送線路の長さよりも１０％長く設定したことを特徴とする請求項１７に記載の高周波半導体装置。
【請求項２２】
前記複数の第１伝送線路は、前記電界効果トランジスタが形成される前記半絶縁性基板と同一の半絶縁性基板上に設けられたことを特徴とする請求項１７に記載の高周波半導体装置。
【請求項２３】
前記複数の第１伝送線路は、前記電界効果トランジスタに対するウィルキンソン結合回路を構成することを特徴とする請求項１７又は２２に記載の高周波半導体装置。
【請求項２４】
前記ドレイン端子電極は、分割されていることを特徴とする請求項１７に記載の高周波半導体装置。
【請求項２５】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１７に記載の高周波半導体装置。
【請求項２６】
前記複数の第１伝送線路は前記電界効果トランジスタに隣接して配置された入力伝送線路であり、かつ前記複数のゲート引き出し電極に接続され、前記複数の第２伝送線路は前記電界効果トランジスタに隣接して配置された出力伝送線路であり、かつ前記ドレイン端子電極に接続されることを特徴とする請求項１７〜２５のいずれか１項に記載の高周波半導体装置。
【請求項２７】
前記複数の第１伝送線路は前記電界効果トランジスタに隣接して配置された出力伝送線路であり、かつ前記ドレイン端子電極に接続され、前記複数の第２伝送線路は前記電界効果トランジスタに隣接して配置された入力伝送線路であり、かつ前記複数のゲート引き出し電極に接続されることを特徴とする請求項１７〜２５のいずれか１項に記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体装置に関し、特に、複数の入出力ボンディングワイヤ若しくは入出力伝送線路のインダクタンス分布を調整する高周波半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）とマイクロ波伝送線路の接続手段として、電流容量を得るためには、同じ形状の複数のボンディングワイヤを近接して並行に配置する工夫が施されている。また、ＦＥＴとマイクロ波伝送線路の接続手段として、インダクタンスを小さくするためにも、同じ形状の複数のワイヤを近接して並行に配置する工夫が施されている。
【０００３】
高周波帯で使用する半導体装置、例えばマイクロ波電力増幅装置は、ＦＥＴなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。このようなマイクロ波電力増幅装置において、ＦＥＴは、例えば、図１８に示すように、半絶縁性基板１００上に形成され、半絶縁性基板１００の第１表面に配置されたゲート端子電極Ｇ、ソース端子電極Ｓおよびドレイン端子電極Ｄとを備える。ゲート端子電極Ｇは、入力ボンディングワイヤ１２によって、ＦＥＴに隣接して配置される誘電体基板２６上の入力回路パターンに接続され、同様に、ドレイン端子電極Ｄも、出力ボンディングワイヤ１４によって、例えば、ＦＥＴに隣接して配置される誘電体基板２８上の出力回路パターンに接続される。
【０００４】
図１８の例では、ソース端子電極Ｓにおいて、半絶縁性基板１００の裏面からヴィアホール（ＶＩＡ：貫通孔）ＳＣが形成されて、半絶縁性基板１００の裏面には接地導体１２５が形成されている。そして、回路素子を接地する場合、半絶縁性基板１００を貫通するＶＩＡホールＳＣを介して、半絶縁性基板１００上に設けた回路素子と半絶縁性基板１００の裏面に形成した接地導体１２５とが電気的に接続される。
【０００５】
一方、マルチフィンガー構造のＦＥＴにおいては、ゲートフィンガー電極、ドレインフィンガー電極は同電位に結線されていることが望ましい。つまり、各ゲートフィンガー電極に印加されるマイクロ波などの入力信号の位相が揃っていること、ドレインフィンガー電極から出力されるマイクロ波などの出力信号の位相が揃っていることが望ましい。各ゲートフィンガー電極に印加される入力信号の位相を揃えることと、ドレインフィンガー電極から出力されるマイクロ波などの出力信号の位相を揃えることにより、マイクロ波などの入力信号および出力信号の分配合成効率が高くなるからである。
【０００６】
しかしながら、ＦＥＴとマイクロ波伝送線路の接続手段として用いられる複数のボンディングワイヤは近接するボンディングワイヤ間に生じる相互インダクタンス、すなわちカップリングため、個々のインダクタンスは大きくなる。
【０００７】
ＦＥＴとマイクロ波伝送線路との間に並行に配置する複数のボンディングワイヤにおいて、カップリングの影響が小さい端部のボンディングワイヤとカップリングの影響が大きい端部以外の部分のボンディングワイヤではインダクタンスの値が異なってくる。
【０００８】
すなわち、ＦＥＴとマイクロ波伝送線路との間に並行に配置する複数のボンディングワイヤにおいて、端部のボンディングワイヤのインダクタンスの値に対して、端部以外の部分のボンディングワイヤのインダクタンスの値は大きくなる。このようなインダクタンスの値の差は、各ゲートフィンガー電極間での入力信号の位相ずれを発生する。同様に、各ドレインフィンガー電極間での出力信号の位相ずれを発生する。
【０００９】
位相差が生じることで、ＦＥＴの利得の低下および出力電力の低下、さらには各ＦＥＴセルのアンバランス動作による発振が生じる。
【００１０】
ボンディングワイヤの長さを調整することによって、ボンディングワイヤのインダクタンスを変調するマイクロ波増幅器については、既に提案されている（例えば、特許文献１参照。）。
【００１１】
しかしながら、特許文献１のマイクロ波増幅器においては、ボンディングワイヤの接点の位置を変えてボンディングワイヤの長さを調節しているため、入力端子上および出力端子上において、ボンディングワイヤの接点が揃わず、この部分で電界分布が乱れてしまう。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−２３８８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、複数の入出力ボンディングワイヤ若しくは入出力伝送線路のインダクタンス分布を調整して、入出力信号位相を同相化し、利得および出力電力を向上させ、かつ各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の一態様によれば、半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたＶＩＡホールと、前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極とを有する電界効果トランジスタと、前記電界効果トランジスタに隣接して配置された第１回路パターンおよび第２回路パターンと、前記複数のゲート端子電極若しくは前記ドレイン端子電極の一方と、前記第１回路パターンとを接続する第１結合部と、前記複数のゲート端子電極若しくは前記ドレイン端子電極の他方と、前記第２回路パターンとを接続する第２結合部とを備え、前記第１結合部のインダクタンス分布を調整して、前記第１結合部の伝搬信号の位相を同相化した高周波半導体装置が提供される。
【００１５】
本発明の他の態様によれば、半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート引き出し電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたＶＩＡホールと、前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極とを有する電界効果トランジスタと、前記電界効果トランジスタに隣接して配置され、前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の一方に接続する複数の第１伝送線路と、前記電界効果トランジスタに隣接して配置され、前記複数のゲート引き出し電極若しくは前記ドレイン端子電極の他方に接続する複数の第２伝送線路とを備え、前記複数の第１伝送線路のインダクタンス分布を調整して、前記複数の第１伝送線路の伝搬信号の位相を同相化した高周波半導体装置が提供される。
【発明の効果】
【００１６】
本発明によれば、複数の入出力ボンディングワイヤ若しくは入出力伝送線路のインダクタンス分布を調整して、入出力信号位相を同相化し、利得および出力電力を向上させ、かつ各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２】本発明の第１の実施の形態に係る高周波半導体装置を実装する高周波パッケージ装置の模式的平面パターン構成図。
【図３】本発明の第１の実施の形態に係る高周波半導体装置の模式的鳥瞰図。
【図４】相互インダクタンスの効果を説明する模式的回路構成図。
【図５】本発明の第１の実施の形態に係る高周波半導体装置において、相互インダクタンスを考慮した模式的回路構成図。
【図６】本発明の実験に適用した高周波半導体装置の模式的平面パターン構成において、入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５および出力ボンディングワイヤＢＷＯ１〜ＢＷＯ５の位置の説明図。
【図７】本発明の比較例に係る高周波半導体装置において、入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５に対する電圧の振幅（ｄＢ）と周波数（ＧＨｚ）との関係の説明図。
【図８】本発明の高周波半導体装置において、インダクタンスの値を調整した入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５に対する電圧の振幅（ｄＢ）と周波数（ＧＨｚ）との関係の説明図。
【図９】本発明の第１の実施の形態に係る高周波半導体装置において、入力回路パターンおよび出力回路パターンとして、ウィルキンソン結合回路を適用した模式的回路構成図。
【図１０】本発明の第１の実施の形態の変形例に係る高周波半導体装置の模式的平面パターン構成図。
【図１１】本発明の第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１２】本発明の第３の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１３】本発明の第４の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１４】本発明の第５の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１５】本発明の第６の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１６】比較例に係る高周波半導体装置の模式的平面パターン構成図。
【図１７】本発明の第６の実施の形態の変形例に係る高周波半導体装置の模式的平面パターン構成図。
【図１８】従来例に係る高周波半導体装置の模式的鳥瞰図。
【発明を実施するための形態】
【００１８】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１９】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２０】
[第１の実施の形態]
（高周波半導体装置）
本発明の第１の実施の形態に係る高周波半導体装置２５の模式的平面パターン構成は、図１に示すように表される。また、第１の実施の形態に係る高周波半導体装置を実装する高周波パッケージ装置の模式的平面パターン構成は、図２に示すように表される。また、第１の実施の形態に係る高周波半導体装置の模式的鳥瞰図は、図３に示すように表される。
【００２１】
第１の実施の形態に係る高周波半導体装置は、図１〜図３に示すように、ＦＥＴ２４と、ＦＥＴ２４に隣接して入力端子Ｐ１との間に配置された入力回路パターン１７と、ＦＥＴ２４に隣接して出力端子Ｐ２との間に配置された出力回路パターン１８と、複数のゲート端子電極Ｇ１〜Ｇ１０と入力回路パターン１７とを接続する入力結合部１２０と、ドレイン端子電極Ｄと出力回路パターン１８とを接続する出力結合部１４０とを備える。
【００２２】
第１の実施の形態に係る高周波半導体装置２５において、入力結合部１２０は、複数の入力ボンディングワイヤ１２，１２Ｌで構成され、出力結合部１４０は、複数の出力ボンディングワイヤ１４，１４Ｌで構成される。
【００２３】
第１の実施の形態に係る高周波半導体装置において、ＦＥＴ２４は、半絶縁性基板１００と、半絶縁性基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２６およびドレインフィンガー電極１２２と、半絶縁性基板１００の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２６およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１〜Ｇ１０、複数のソース端子電極Ｓ１〜Ｓ１１およびドレイン端子電極Ｄと、ソース端子電極Ｓ１〜Ｓ１１の下部に配置されたＶＩＡホールＳＣ１〜ＳＣ１１と、半絶縁性基板１００の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１〜Ｓ１１に対してＶＩＡホールＳＣ１〜ＳＣ１１を介して接続された接地導体１２５とを備える。
【００２４】
図１の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４およびＷ５は約１２０μｍであり、ゲート幅は全体として１００μｍ×６本×１０セル＝６．０ｍｍ程度である。
【００２５】
第１の実施の形態に係る高周波半導体装置においては、複数の入力ボンディングワイヤ１２，１２Ｌのインダクタンス分布を調整して、複数の入力ボンディングワイヤ１２，１２Ｌの伝搬信号の位相を同相化し、かつ複数の出力ボンディングワイヤ１４，１４Ｌのインダクタンス分布を調整して、複数の出力ボンディングワイヤ１４，１４Ｌの伝搬信号の位相を同相化している。
【００２６】
第１の実施の形態に係る高周波半導体装置２５においては、入力回路パターン１７の端部（複数の入力ボンディングワイヤ配列の端）に接続された入力ボンディングワイヤ１２Ｌのインダクタンスを、入力回路パターン１７の端部以外の部分に接続された入力ボンディングワイヤ１２のインダクタンスに揃えている。また、第１の実施の形態に係る高周波半導体装置２５においては、出力回路パターン１８の端部（複数の出力ボンディングワイヤ配列の端）に接続された出力ボンディングワイヤ１４のインダクタンスを、出力回路パターン１８の端部以外の部分に接続された出力ボンディングワイヤ１４のインダクタンスに揃えている。
【００２７】
さらに、具体的には、第１の実施の形態に係る高周波半導体装置２５においては、入力回路パターン１７の端部に接続された入力ボンディングワイヤ１２Ｌの長さを、入力回路パターン１７の端部以外の部分に接続された入力ボンディングワイヤ１２の長さよりも長く設定し、出力回路パターン１８の端部に接続された出力ボンディングワイヤ１４Ｌの長さを、出力回路パターン１８の端部以外の部分に接続された出力ボンディングワイヤ１４の長さよりも長く設定している。
【００２８】
（高周波パッケージ装置）
第１の実施の形態に係る高周波パッケージ装置の模式的平面パターン構成は、図２に示すように、基板２００と、基板２００上に配置されたＦＥＴ２４と、ＦＥＴ２４の入力端子Ｐ１に配置され、誘電体基板２６上に配置された入力回路パターン１７と、ＦＥＴ２４の出力端子Ｐ２に配置され、誘電体基板２８上に配置された出力回路パターン１８と、入力回路パターン１７に接続され，絶縁層２０上に配置された入力ストリップライン１９ａと出力回路パターン１８に接続され，絶縁層２０上に配置された出力ストリップライン１９ｂと、ＦＥＴ２４，入力回路パターン１７，出力回路パターン１８，および入力ストリップライン１９ａ，出力ストリップライン１９ｂの一部を内包するセラミック壁１６と、セラミック壁１６上にハンダメタル層および金属層パターンを介して配置されたセラミックキャップ１０とを備える。
【００２９】
ＦＥＴ２４と入力回路パターン１７間には、複数の入力ボンディングワイヤ１２，１２Ｌが接続され、ＦＥＴ２４と出力回路パターン１８間には、複数の出力ボンディングワイヤ１４，１４Ｌが接続されている。
【００３０】
（相互インダクタンス）
第１の実施の形態に係る高周波半導体装置においては、略並行に配置される複数の入力ボンディングワイヤ１２，１２Ｌのインダクタンス分布を調整して、複数の入力ボンディングワイヤ１２，１２Ｌの伝搬信号の位相を同相化しており、並行に配置される複数の入力ボンディングワイヤ１２，１２Ｌ間の距離に応じて、相互インダクタンスが変動するため、この距離の調整が重要となる。同様に、第１の実施の形態に係る高周波半導体装置においては、略並行に配置される複数の出力ボンディングワイヤ１４，１４Ｌのインダクタンス分布を調整して、複数の出力ボンディングワイヤ１４，１４Ｌの伝搬信号の位相を同相化しており、並行に配置される複数の出力ボンディングワイヤ１４，１４Ｌ間の距離の調整が重要となる。
【００３１】
相互インダクタンスの効果を説明する模式的回路構成は、図４に示すように、端子Ｐ３および端子Ｐ４間にインダクタンスＬ１，Ｌ２，Ｌ３が並列に配置された例を用いて表される。
【００３２】
まず、相互インダクタンスがない場合には、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ０が成立する。
【００３３】
次に、インダクタンスＬ１とインダクタンスＬ２間に相互インダクタンスＭ１２が存在し、インダクタンスＬ２とインダクタンスＬ３間に相互インダクタンスＭ２３が存在する場合には、Ｌ１＝Ｌ０＋Ｍ１２、Ｌ２＝Ｌ０＋Ｍ１２＋Ｍ２３、Ｌ３＝Ｌ０＋Ｍ２３が成立する。ここで、インダクタンスＬ３とインダクタンスＬ１間の相互インダクタンスＭ３１は、Ｍ１２、Ｍ２３に比べて非常に小さいものとして無視している。
【００３４】
第１の実施の形態に係る高周波半導体装置において、相互インダクタンスを考慮した模式的回路構成例は、図５に示すように、入力端子Ｐ１に接続されたストリップラインＴＬ１と、出力端子Ｐ２に接続されたストリップラインＴＬ２と、入力端子Ｐ１および出力端子Ｐ２間に並列に配置されたＦＥＴ１〜ＦＥＴ４と、ストリップラインＴＬ１とＦＥＴ１〜ＦＥＴ４のゲート間に接続されたインダクタンスＬ４〜Ｌ７と、ＦＥＴ１〜ＦＥＴ４のドレインとストリップラインＴＬ２間に接続されたインダクタンスＬ８〜Ｌ１１とを備える。上記の構成例においては、ＦＥＴが４個並列接続された例が示されているが、ＦＥＴの個数は、４個の限定されるものではなく、高周波半導体装置の電流容量に応じて選ばれる。
【００３５】
まず、相互インダクタンスがない場合には、Ｌ４＝Ｌ５＝Ｌ６＝Ｌ７＝Ｌｉｎ、Ｌ８＝Ｌ９＝Ｌ１０＝Ｌ１１＝Ｌｏｕｔが成立する。
【００３６】
次に、インダクタンスＬ４とインダクタンスＬ５間に相互インダクタンスＭ４５が存在し、インダクタンスＬ５とインダクタンスＬ６間に相互インダクタンスＭ５６が存在し、インダクタンスＬ６とインダクタンスＬ７間に相互インダクタンスＭ６７が存在する場合には、Ｌ４＝Ｌｉｎ＋Ｍ４５、Ｌ５＝Ｌｉｎ＋Ｍ４５＋Ｍ５６、Ｌ６＝Ｌｉｎ＋Ｍ５６＋Ｍ６７、Ｌ７＝Ｌｉｎ＋Ｍ６７が成立する。
【００３７】
同様に、インダクタンスＬ８とインダクタンスＬ９間に相互インダクタンスＭ８９が存在し、インダクタンスＬ９とインダクタンスＬ１０間に相互インダクタンスＭ９１０が存在し、インダクタンスＬ１０とインダクタンスＬ１１間に相互インダクタンスＭ１０１１が存在する場合には、Ｌ８＝Ｌｏｕｔ＋Ｍ８９、Ｌ９＝Ｌｏｕｔ＋Ｍ８９＋Ｍ９１０、Ｌ１０＝Ｌｏｕｔ＋Ｍ９１０＋Ｍ１０１１、Ｌ１１＝Ｌｏｕｔ＋Ｍ１０１１が成立する。ここで、インダクタンスＬ６とインダクタンスＬ４間の相互インダクタンスＭ６４、インダクタンスＬ７とインダクタンスＬ４間の相互インダクタンスＭ７４、およびインダクタンスＬ７とインダクタンスＬ５間の相互インダクタンスＭ７５、或いは、インダクタンスＬ１０とインダクタンスＬ８間の相互インダクタンスＭ１０８、インダクタンスＬ１１とインダクタンスＬ８間の相互インダクタンスＭ１１８、およびインダクタンスＬ１１とインダクタンスＬ９間の相互インダクタンスＭ１１９は、隣接するインダクタンス間の相互インダクタンスに比べて非常に小さいものとして無視している。
【００３８】
第１の実施の形態に係る高周波半導体装置においては、略並行に配置される複数の入力ボンディングワイヤ１２，１２Ｌの相互インダクタンスを考慮して、インダクタンス分布を調整している。同様に、略並行に配置される複数の出力ボンディングワイヤ１４，１４Ｌの相互インダクタンスを考慮して、インダクタンス分布を調整している。
【００３９】
（実験結果）
第１の実施の形態に係る高周波半導体装置の実験に適用した模式的平面パターン構成において、各入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５および各出力ボンディングワイヤＢＷＯ１〜ＢＷＯ５の位置は、図６に示すように表される。
【００４０】
本発明の比較例に係る高周波半導体装置において、各入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５に対する電圧の振幅（ｄＢ）と周波数（ＧＨｚ）との関係は、図７に示すように表される。これに対して、第１の実施の形態に係る高周波半導体装置において、インダクタンスの値を調整した各入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５に対する電圧の振幅（ｄＢ）と周波数（ＧＨｚ）との関係は、図８に示すように表される。
【００４１】
図７に示す比較例おいては、並行に配置される複数の入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５および複数の出力ボンディングワイヤＢＷＯ１〜ＢＷＯ５の相互インダクタンスを考慮したインダクタンス分布調整を実施してはいない。このため、入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５において、位相差が生じている。すなわち、並行に配置される複数の入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５および複数の出力ボンディングワイヤＢＷＯ１〜ＢＷＯ５の内、最端部の入力ボンディングワイヤＢＷＩ１のインダクタンス成分が、他の入力ボンディングワイヤＢＷＩ２〜ＢＷＩ５に比較して、相互インダクタンス成分が実質的に小さいために、小さくなる。このため、入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５および出力ボンディングワイヤＢＷＯ１〜ＢＷＯ５において、インダクタンスのばらつきが発生するため、図７に示すように、入力ボンディングワイヤＢＷＩ１において、顕著な位相差が検出されている。
【００４２】
これに対して、入力ボンディングワイヤＢＷＩ１の長さを他の入力ボンディングワイヤＢＷＩ２〜ＢＷＩ５に比べて、１０％長く設定した例が図８に対応する。図８から明らかなように、入力ボンディングワイヤＢＷＩ１の長さを他の入力ボンディングワイヤＢＷＩ２〜ＢＷＩ５に比べて、１０％長く設定することによって、略並行に配置される複数の入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５および複数の出力ボンディングワイヤＢＷＯ１〜ＢＷＯ５において、相互インダクタンスのばらつきを相殺し、インダクタンス分布を調整することができることがわかる。
【００４３】
複数の入力ボンディングワイヤＢＷＩ１〜ＢＷＩ５の内、入力回路パターン１７の端部に接続された入力ボンディングワイヤＢＷＩ１の長さを、端部以外の部分に接続された入力ボンディングワイヤＢＷＩ２〜ＢＷＩ５の長さよりも１０％長く設定し、かつ出力回路パターン１８の端部に接続された出力ボンディングワイヤＢＷＯ１の長さを、端部以外の部分に接続された出力ボンディングワイヤＢＷＯ２〜ＢＷＯ５の長さよりも１０％長く設定することによって、入出力信号の位相調整を行うことができる。
【００４４】
すなわち、第１の実施の形態に係る高周波半導体装置２５においては、複数の入力ボンディングワイヤ１２の内、端部に接続された入力ボンディングワイヤ１２Ｌの長さを、端部以外の部分に接続された他の入力ボンディングワイヤ１２の長さよりも長く設定しても良い。同様に、複数の出力ボンディングワイヤ１４の内、端部に接続された出力ボンディングワイヤ１４Ｌの長さを、端部以外の部分に接続された他の出力ボンディングワイヤ１４の長さよりも長く設定しても良い。
【００４５】
第１の実施の形態に係る高周波半導体装置２５においては、複数の入力ボンディングワイヤ１２の内、両端部の１本の入力ボンディングワイヤ１２Ｌの長さを、他の入力ボンディングワイヤ１２の長さよりも長く設定しても良い。同様に、複数の出力ボンディングワイヤ１４の内、両端部の１本の出力ボンディングワイヤ１４Ｌの長さを、他の出力ボンディングワイヤ１４の長さよりも長く設定しても良い。
【００４６】
或いは、第１の実施の形態に係る高周波半導体装置２５においては、複数の入力ボンディングワイヤ１２の内、両端部の１本の入力ボンディングワイヤ１２Ｌの長さを、他の入力ボンディングワイヤ１２の長さよりも１０％長く設定しても良い。同様に、複数の出力ボンディングワイヤ１４の内、両端部の１本の出力ボンディングワイヤ１４Ｌの長さを、他の出力ボンディングワイヤ１４の長さよりも１０％長く設定しても良い。
【００４７】
なお、複数の入力ボンディングワイヤ１２の内、両端部の１本の入力ボンディングワイヤ１２Ｌの長さを調整し、複数の出力ボンディングワイヤ１４の内、出力回路パターン１８の両端部の１本の出力ボンディングワイヤ１４Ｌの長さを調整する例を説明したが、調整すべきボンディングワイヤの本数は、１本に限定されるものではない。並列に配置されるボンディングワイヤの間隔が狭くなるにつれて、長さ調整の必要なボンディングワイヤの本数は増加する傾向となるからである。
【００４８】
また、複数の入力ボンディングワイヤ１２の内、両端部の入力ボンディングワイヤ１２Ｌの長さを、他の入力ボンディングワイヤ１２の長さよりも１０％長く設定し、複数の出力ボンディングワイヤ１４の内、両端部の出力ボンディングワイヤ１４Ｌの長さを、他の出力ボンディングワイヤ１４の長さよりも１０％長く設定する例を説明したが、調整すべきボンディングワイヤの長さは１０％に限定されるものではない。並列に配置されるボンディングワイヤの間隔が狭くなるにつれて、相互インダクタンスの値が大きくなるため、長さ調整幅の範囲が増大する傾向となるからである。
【００４９】
第１の実施の形態に係る高周波半導体装置においては、複数の入力ボンディングワイヤ１２，１２Ｌのインダクタンス分布を調整して、複数の入力ボンディングワイヤ１２，１２Ｌの伝搬信号の位相を揃え、かつ複数の出力ボンディングワイヤ１４，１４Ｌのインダクタンス分布を調整して、複数の出力ボンディングワイヤ１４，１４Ｌの伝搬信号の位相を揃えることができる。
【００５０】
また、入力回路パターン１７および出力回路パターン１８は、ＦＥＴ２４に隣接して配置された誘電体基板２６および２８上に設けられたマイクロ波伝送線路によって構成することもできる。
【００５１】
また、第１の実施の形態に係る高周波半導体装置に適用するＦＥＴ２４において、半絶縁性基板１００は、例えば、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかで構成することができる。
【００５２】
（ウィルキンソン結合回路）
第１の実施の形態に係る高周波半導体装置において、入力回路パターン１７をＦＥＴ２４に対するウィルキンソン結合回路で構成しても良い。同様に、出力回路パターン１８をＦＥＴ２４に対するウィルキンソン結合回路で構成しても良い。
【００５３】
第１の実施の形態に係る高周波半導体装置において、誘電体基板２６上に配置される入力回路パターン１７および誘電体基板２８上に配置される出力回路パターン１８として、ウィルキンソン結合回路を適用した模式的回路構成は、図９に示すように表される。
【００５４】
図９に示すように、入力端子Ｐ１とインダクタンスＬ４〜Ｌ７間に接続される入力回路パターン１７を、１／４波長ストリップライン４０からなるウィルキンソン結合回路によって構成することによって、並列接続されたＦＥＴ１〜ＦＥＴ４に対して、５０Ωにインピーダンス変換を行いつつ、入力信号電力を位相同相化して、並列に入力することができる。同様に、出力端子Ｐ２とインダクタンスＬ８〜Ｌ１１間に接続される出力回路パターン１８を、１／４波長ストリップライン４０からなるウィルキンソン結合回路によって構成することによって、並列接続されたＦＥＴ１〜ＦＥＴ４から、５０Ωにインピーダンス変換を行いつつ、出力信号電力を位相同相化して、並列に出力することができる。
【００５５】
（変形例）
第１の実施の形態の変形例に係る高周波半導体装置は、図１０に示すように、ＦＥＴ２４と、ＦＥＴに隣接して配置された入力回路パターン１７および出力回路パターン１８と、複数のゲート端子電極Ｇ１〜Ｇ１０と入力回路パターン１７とを接続する入力結合部１２０と、複数のドレイン端子電極Ｄ１〜Ｄ１０と出力回路パターン１８とを接続する出力結合部１４０とを備える。
【００５６】
第１の実施の形態の変形例に係る高周波半導体装置２５において、入力結合部１２０は、複数の入力ボンディングワイヤ１２，１２Ｌで構成され、出力結合部１４０は、複数の出力ボンディングワイヤ１４，１４Ｌで構成される。
【００５７】
第１の実施の形態の変形例に係る高周波半導体装置２５において、ＦＥＴ２４は、半絶縁性基板１００と、半絶縁性基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２６およびドレインフィンガー電極１２２と、半絶縁性基板１００の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２６およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１〜Ｇ１０、複数のソース端子電極Ｓ１〜Ｓ１１および複数のドレイン端子電極Ｄ１〜Ｄ１０と、ソース端子電極Ｓ１〜Ｓ１１の下部に配置されたＶＩＡホールＳＣ１〜ＳＣ１１と、半絶縁性基板１００の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１〜Ｓ１１に対してＶＩＡホールＳＣ１〜ＳＣ１１を介して接続された接地導体１２５とを備える。
【００５８】
第１の実施の形態の変形例に係る高周波半導体装置２５においては、ドレイン端子電極Ｄ１〜Ｄ１０が分割されている点に特徴があり、その他の構成は第１の実施の形態と同様である。
【００５９】
第１の実施の形態およびその変形例によれば、複数の入出力ボンディングワイヤのインダクタンス分布を調整して、入出力信号位相を同相化し、利得および出力電力の向上、さらには各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することができる。
【００６０】
[第２の実施の形態]
第２の実施の形態に係る高周波半導体装置においては、図１１に示すように、入力回路パターン１７の端部に接続された入力ボンディングワイヤ１２Ｍの直径を、端部以外の部分に接続された入力ボンディングワイヤ１２Ｔの直径よりも短く設定し、かつ複数の入力ボンディングワイヤが同じ直径を有する場合に比べ、複数の入力ボンディングワイヤの長さを１０％長く設定している。同様に、出力回路パターン１８の端部に接続された出力ボンディングワイヤ１４Ｍの直径を、端部以外の部分に接続された出力ボンディングワイヤ１４Ｔの直径よりも短く設定し、かつ複数の出力ボンディングワイヤが同じ直径を有する場合に比べ、複数の出力ボンディングワイヤの長さを１０％長く設定している。その他の構成は、第１の実施の形態と同様である。
【００６１】
さらに、第２の実施の形態に係る高周波半導体装置においては、複数の入力ボンディングワイヤの内、両端部の１本の入力ボンディングワイヤ１２Ｍの直径を、他の入力ボンディングワイヤ１２Ｔの直径よりも短く設定しても良い。同様に、複数の出力ボンディングワイヤの内、両端部の１本の出力ボンディングワイヤ１４Ｍの直径を、他の出力ボンディングワイヤ１４Ｔの直径よりも短く設定しても良い。
【００６２】
（ボンディングワイヤ径の設定）
ボンディングワイヤの太さによるインダクタンスの変化は、レッセル線の特性インピーダンスとして概算することができる。
【００６３】
ボンディングワイヤの直径をａ、接地面に対するボンディングワイヤの高さをｄ／２とすると、レッセル線の特性インピーダンスＺは、Ｚ＝１２０ｌｎ（２ｄ／ａ）で表される。
【００６４】
特性インピーダンスＺをインダクタンスＬとキャパシタンスＣで表記すると、Ｚ＝（Ｌ／Ｃ）1/2より、インダクタンスＬ＝Ｚ2・Ｃで表される。
【００６５】
インダクタンスＬと光速ｖは、ｖ＝１／（ＬＣ）1/2、Ｌ＝１／Ｃ・（１／ｖ2）で表されることから、Ｌ＝Ｚ／ｖ＝１／ｖ・１２０ｌｎ（２ｄ／ａ）で表される。
【００６６】
例えば、接地面から１００μｍ程度の高さにある周辺のボンディングワイヤの直径ａが２５μｍのときに、１０％程度インダクタンスを減少するためには、ボンディングワイヤの直径ａを、約３３μｍ程度とすれば良い。
【００６７】
第２の実施の形態によれば、複数の入出力ボンディングワイヤのインダクタンス分布を調整して、入出力信号位相を同相化し、利得および出力電力の向上、さらには各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することができる。
【００６８】
[第３の実施の形態]
第３の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１２に示すように、複数の入力ボンディングワイヤ１２Ｍ，１２Ｗの内、入力回路パターン１７の端部以外の部分に接続された入力ボンディングワイヤ１２Ｗの本数を、入力回路パターン１７の端部に接続された入力ボンディングワイヤ１２Ｍの本数の２倍の２本とし、複数の出力ボンディングワイヤ１４Ｍ，１４Ｗの内、出力回路パターン１８の端部以外の部分に接続された力ボンディングワイヤ１４Ｗの本数を、出力回路パターン１８の端部に接続された出力ボンディングワイヤ１４Ｍの本数の２倍の２本に設定したことを特徴とする。その他の構成は、第１の実施の形態に係る高周波半導体装置と同様である。
【００６９】
すなわち、第３の実施の形態に係る高周波半導体装置においては、複数の入力ボンディングワイヤの内、両端部の１本の入力ボンディングワイヤ１２Ｍ以外の入力ボンディングワイヤ１２Ｗを２本組みの入力ボンディングワイヤで構成している。同様に、複数の出力ボンディングワイヤの内、両端部の１本の出力ボンディングワイヤ１４Ｍ以外の出力ボンディングワイヤ１４Ｗを２本組みの出力ボンディングワイヤで構成している。
【００７０】
第３の実施の形態に係る高周波半導体装置においては、入力回路パターン１７の端部以外の部分に接続された２本組みの入力ボンディングワイヤ１２Ｗの間隔を入力回路パターン１７の端部に近づくにつれて狭く設定し、出力回路パターン１８の端部以外の部分に接続された２本組みの出力ボンディングワイヤ１４Ｗの間隔を出力回路パターン１８の端部に近づくにつれて狭く設定しても良い。このように設定することによって、複数の入力ボンディングワイヤ１２Ｍ，１２Ｗのインダクタンス分布を調整し、複数の入力ボンディングワイヤ１２Ｍ，１２Ｗを伝搬する入力信号の位相を均一化することができる。同様に、複数の出力ボンディングワイヤ１４Ｍ，１４Ｗのインダクタンス分布を調整し、複数の出力ボンディングワイヤ１４Ｍ，１４Ｗを伝搬する出力信号の位相を均一化することができる。
【００７１】
すなわち、２本組みの入力ボンディングワイヤ１２Ｗの各セットにおいて、その２本組の入力ボンディングワイヤ１２Ｗは、ゲート端子電極Ｇ２〜Ｇ９に対して閉構造で接続され、かつ入力回路パターン１７に対して開構造で接続され、その開構造の間隔は、入力回路パターン１７の端部に近づくにつれて狭くなるように構成されていても良い。同様に、２本組みの出力ボンディングワイヤ１４Ｗの各セットにおいて、その２本組の出力ボンディングワイヤ１４Ｗは、ドレイン端子電極Ｄに対して閉構造で接続され、かつ出力回路パターン１８に対して開構造で接続され、その開構造の間隔は、出力回路パターン１８の端部に近づくにつれて狭くなるように構成されていても良い。
【００７２】
第３の実施の形態によれば、複数の入出力ボンディングワイヤのインダクタンス分布を調整して、入出力信号位相を同相化し、利得および出力電力の向上、さらには各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することができる。
【００７３】
[第４の実施の形態]
第４の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１３に示すように、入力回路パターン１７および出力回路パターン１８は、端部において、それぞれ波長短縮用マイクロストリップライン１７Ａおよび１８Ａを備えることを特徴とする。その他の構成は、第１の実施の形態に係る高周波半導体装置と同様である。
【００７４】
すなわち、第４の実施の形態に係る高周波半導体装置２５においては、入力回路パターン１７は、その端部において、波長短縮用マイクロストリップライン１７Ａを備えている。同様に、出力回路パターン１８は、その端部において、波長短縮用マイクロストリップライン１８Ａを備えている。
【００７５】
入力回路パターン１７の端部の入力ボンディングワイヤ１２Ｓに対する入力回路パターン１７の接続パターンを延在させて、入力ボンディングワイヤ１２のインダクタンス成分の一部を波長短縮用マイクロストリップライン１７Ａで置き換えることによって、誘電体の波長短縮効果によって、インダクタンス成分を増加させることができる。同様に、出力回路パターン１８の端部の出力ボンディングワイヤ１４Ｓに対する出力回路パターン１８の接続パターンを延在させて、出力ボンディングワイヤ１４のインダクタンス成分の一部を波長短縮用マイクロストリップライン１８Ａで置き換えることによって、誘電体の波長短縮効果によって、インダクタンス成分を増加させることができる。波長短縮用マイクロストリップライン１７Ａおよび１８Ａは、誘電体基板上に形成されるため、この誘電体基板の誘電率を増加させることで、波長短縮効果を増大することができる。
【００７６】
第４の実施の形態に係る高周波半導体装置においては、波長短縮用マイクロストリップライン１７Ａを介して、複数の入力ボンディングワイヤ１２，１２Ｓの内、入力回路パターン１７の両端部の入力ボンディングワイヤ１２Ｓの長さを、入力回路パターン１７の中心部の入力ボンディングワイヤ１２の長さよりも短くするとともに、入力回路パターン１７の両端部の入力ボンディングワイヤ１２Ｓを伝搬する入力信号の波長短縮を実現することができる。同様に、波長短縮用マイクロストリップライン１８Ａを介して、複数の出力ボンディングワイヤ１４，１４Ｓの内、出力回路パターン１８の両端部の出力ボンディングワイヤ１４Ｓの長さを、出力回路パターン１８の中心部の出力ボンディングワイヤ１４の長さよりも短くするとともに、出力回路パターン１８の両端部の出力ボンディングワイヤ１４Ｓを伝搬する出力信号の波長短縮を実現することができる。
【００７７】
第４の実施の形態によれば、複数の入出力ボンディングワイヤのインダクタンス分布を実質的に調整して、入出力信号位相を同相化し、利得および出力電力の向上、さらには各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することができる。
【００７８】
[第５の実施の形態]
第５の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１４に示すように、ＦＥＴ２４と入力回路パターン１７との間に配置された第１入力側誘電体基板３０Ａおよび第２入力側誘電体基板３０と、ＦＥＴ２４と出力回路パターン１８との間に配置された第１出力側誘電体基板３２Ａおよび第２出力側誘電体基板３２とを備える。その他の構成は、第１の実施の形態に係る高周波半導体装置と同様である。
【００７９】
すなわち、第５の実施の形態に係る高周波半導体装置２５において、入力結合部１２０は、ＦＥＴ２４と入力回路パターン１７との間に配置された２つの第１入力側誘電体基板３０Ａと、ＦＥＴ２４と入力回路パターン１７との間、および２つの第１入力側誘電体基板３０Ａの間に配置された第２入力側誘電体基板３０と、複数のゲート端子電極Ｇ１〜Ｇ１０と第１入力側誘電体基板３０Ａおよび第２入力側誘電体基板３０との間を接続する複数の第１入力ボンディングワイヤ１２ａと、第１入力側誘電体基板３０Ａおよび第２入力側誘電体基板３０と入力回路パターン１７との間を接続する複数の第２入力ボンディングワイヤ１２ｂとを備え、第１入力側誘電体基板３０Ａの誘電体定数を第２入力側誘電体基板３０の誘電体定数よりも高く設定している。
【００８０】
同様に、第５の実施の形態に係る高周波半導体装置２５において、出力結合部１４０は、ＦＥＴ２４と出力回路パターン１８との間に配置された２つの第１出力側誘電体基板３２Ａと、ＦＥＴ２４と出力回路パターン１８との間、および２つの第１出力側誘電体基板３２Ａの間に配置された第２出力側誘電体基板３２と、ドレイン端子電極Ｄと第１出力側誘電体基板３２Ａおよび第２出力側誘電体基板３２との間を接続する複数の第１出力ボンディングワイヤ１４ａと、第１出力側誘電体基板３２Ａおよび第２出力側誘電体基板３２と出力回路パターン１８との間を接続する複数の第２出力ボンディングワイヤ１４ｂとを備え、第１出力側誘電体基板３２Ａの誘電体定数を第２出力側誘電体基板３２の誘電体定数よりも高く設定している。
【００８１】
入力回路パターン１７の端部において、入力ボンディングワイヤ１２ａ，１２ｂに対する接続パターン３６Ａを形成する第１入力側誘電体基板３０Ａの誘電率を、入力回路パターン１７の端部以外の部分において、入力ボンディングワイヤ１２ａ，１２ｂに対する接続パターン３６を形成する第２入力側誘電体基板３０の誘電率よりも高く設定することによって、誘電体の波長短縮率の差から、入力回路パターン１７の端部において、インダクタンスを増加させることができる。
【００８２】
同様に、出力回路パターン１８の端部において、出力ボンディングワイヤ１４ａ，１４ｂに対する接続パターン３８Ａを形成する第１出力側誘電体基板３２Ａの誘電率を、出力回路パターン１８の端部以外の部分において、出力ボンディングワイヤ１４ａ，１４ｂに対する接続パターン３８を形成する第２出力側誘電体基板３２の誘電率よりも高く設定することによって、誘電体の波長短縮率の差から、出力回路パターン１８の端部において、インダクタンスを増加させることができる。
【００８３】
第５の実施の形態によれば、複数の入出力ボンディングワイヤのインダクタンス分布を実質的に調整して、入出力信号位相を同相化し、利得および出力電力の向上、さらには各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することができる。
【００８４】
[第６の実施の形態]
第６の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１５に示すように、ＦＥＴ２４と、ＦＥＴ２４に隣接して入力端子Ｐ１との間に配置された複数の入力伝送線路（５０，５４，５６）と、ＦＥＴ２４に隣接して出力端子Ｐ２との間に配置された複数の出力伝送線路（６０，６４，６６）とを備える。
【００８５】
第６の実施の形態に係る高周波半導体装置２５において、ＦＥＴ２４は、半絶縁性基板１００と、半絶縁性基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２６およびドレインフィンガー電極１２２と、半絶縁性基板１００の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２６およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート引き出し電極ＰＧ１〜ＰＧ８、ソース端子電極Ｓ１〜Ｓ９および複数のドレイン端子電極Ｄ１〜Ｄ８と、ソース端子電極Ｓ１〜Ｓ９の下部に配置されたＶＩＡホールＳＣ１〜ＳＣ９と、半絶縁性基板１００の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１〜Ｓ９に対してＶＩＡホールＳＣ１〜ＳＣ９を介して接続された接地電極とを有する。
【００８６】
ＦＥＴ２４に隣接して配置された複数の入力伝送線路５０は、複数のゲート引き出し電極ＰＧ２〜ＰＧ７に接続され、両端の入力伝送線路５４，５６は、ゲート引き出し電極ＰＧ１およびＰＧ８に接続されている。
【００８７】
ＦＥＴ２４に隣接して配置された複数の出力伝送線路６０は、ドレイン端子電極Ｄ２〜Ｄ７に接続され、両端の出力伝送線路６４，６６は、ドレイン端子電極Ｄ１およびＤ８に接続されている。
【００８８】
第６の実施の形態に係る高周波半導体装置２５においては、複数の入力伝送線路５０，５４，５６のインダクタンス分布を調整して、複数の入力伝送線路５０，５４，５６の伝搬信号の位相を同相化している。
【００８９】
同様に、第６の実施の形態に係る高周波半導体装置２５においては、複数の出力伝送線路６０，６４，６６のインダクタンス分布を調整して、複数の出力伝送線路６０，６４，６６の伝搬信号の位相を同相化している。
【００９０】
図１６は、比較例に係る高周波半導体装置の模式的平面パターン構成を示す。図１６においては、入力伝送線路５０は、複数のゲート引き出し電極ＰＧ２〜ＰＧ７に接続されている。両端の入力伝送線路５２は、ゲート引き出し電極ＰＧ１およびＰＧ８に接続されている。出力伝送線路６０は、ドレイン端子電極Ｄ２〜Ｄ７に接続され、両端の出力伝送線路６２は、ドレイン端子電極Ｄ１およびＤ８に接続されている。図１６の例では、両端の入力伝送線路５２は、λ0／４ストリップラインを構成している。入力伝送線路５０の有するλ／４ストリップラインに比較して、λ0／４＞λ／４の関係にある。同様に、両端の出力伝送線路６２は、λ0／４ストリップラインを構成しており、出力伝送線路６０の有するλ／４ストリップラインに比較して、λ0／４＞λ／４の関係にある。従って、比較例に係る高周波半導体装置においては、両端部の入力伝送線路５２および出力伝送線路６２において、インダクタンス分布が変動し、入出力信号位相を同相化することが難しい。
【００９１】
これに対して、第６の実施の形態に係る高周波半導体装置２５においては、複数の入力伝送線路５０，５４，５６のインダクタンス分布を調整して、複数の入力伝送線路５０，５４，５６の伝搬信号の位相を同相化し、かつ複数の出力伝送線路６０，６４，６６のインダクタンス分布を調整して、複数の出力伝送線路６０，６４，６６の伝搬信号の位相を同相化している。
【００９２】
第６の実施の形態に係る高周波半導体装置２５においては、複数のゲート引き出し電極ＰＧ１〜ＰＧ８の端部に接続された入力伝送線路５６のインダクタンスを、端部以外の部分に接続された入力伝送線路５０のインダクタンスに揃えている。
【００９３】
同様に、複数のドレイン端子電極Ｄ１〜Ｄ８の端部に接続された出力伝送線路６６のインダクタンスを、端部以外の部分に接続された出力伝送線路６０のインダクタンスに揃えている。
【００９４】
複数の入力伝送線路５０，５４，５６の内、端部の入力伝送線路５６の長さを端部以外の部分の入力伝送線路５０の長さよりも長く設定し、複数の出力伝送線路６０，６４，６６の内、端部の出力伝送線路６６の長さを端部以外の部分の出力伝送線路６０の長さよりも長く設定しても良い。
【００９５】
第６の実施の形態に係る高周波半導体装置２５において、複数の入力伝送線路５０，５４，５６の内、両端部の１本の入力伝送線路５４・５６の長さを端部以外の部分の入力伝送線路５０の長さよりも長く設定し、複数の出力伝送線路６０，６４，６６の内、両端部の１本の出力伝送線路６４・６６の長さを端部以外の部分の出力伝送線路６０の長さよりも長く設定しても良い。
【００９６】
すなわち、第６の実施の形態に係る高周波半導体装置２５において、複数のゲート引き出し電極ＰＧ１〜ＰＧ８の端部に接続された入力伝送線路５４および５６は、端部以外の部分に接続された入力伝送線路５０よりも長さを長く設定しても良い。同様に、ドレイン端子電極Ｄ１〜Ｄ８の端部に接続された出力伝送線路６４および６６は、端部以外の部分に接続された出力伝送線路６０よりも長さを長く設定しても良い。
【００９７】
さらに、第６の実施の形態に係る高周波半導体装置２５において、複数のゲート引き出し電極ＰＧ１〜ＰＧ８の端部に接続された１本の入力伝送線路は、他の入力伝送線路５０よりも長さを長く設定しても良い。同様に、ドレイン端子電極Ｄ１〜Ｄ８の端部に接続された１本の出力伝送線路は、他の出力伝送線路６０よりも長さを長く設定しても良い。
【００９８】
第６の実施の形態に係る高周波半導体装置２５において、複数の入力伝送線路５０，５４，５６の内、両端部の１本の入力伝送線路５４・５６の長さを端部以外の部分の入力伝送線路５０の長さよりも１０％長く設定し、複数の出力伝送線路６０，６４，６６の内、両端部の１本の出力伝送線路６４・６６の長さを端部以外の部分の出力伝送線路６０の長さよりも１０％長く設定しても良い。
【００９９】
すなわち、第６の実施の形態に係る高周波半導体装置２５において、複数のゲート引き出し電極ＰＧ１〜ＰＧ８の端部に接続された１本の入力伝送線路は、他の入力伝送線路５０よりも１０％長さを長く設定しても良い。同様に、ドレイン端子電極Ｄ１〜Ｄ８の端部に接続された１本の出力伝送線路は、他の出力伝送線路６０よりも１０％長さを長く設定しても良い。
【０１００】
複数の入力伝送線路５０，５４，５６および複数の出力伝送線路６０，６４，６６は、ＦＥＴ２４に対するウィルキンソン結合回路を構成する。
【０１０１】
すなわち、第６の実施の形態に係る高周波半導体装置において、複数の入力伝送線路は、ＦＥＴ２４に対するウィルキンソン結合回路を構成しても良い。同様に、複数の出力伝送線路は、ＦＥＴ２４に対するウィルキンソン結合回路を構成しても良い。
【０１０２】
図１５に示すように、入力端子Ｐ１とＦＥＴ２４のゲート引き出し電極ＰＧ１〜ＰＧ８間に接続される入力伝送線路５０，５４・５６を、λ／４ストリップラインからなるウィルキンソン結合回路によって構成することによって、並列接続されたＦＥＴセルに対して、５０Ωにインピーダンス変換を行いつつ、入力信号電力を位相同相化して、並列に入力することができる。同様に、出力端子Ｐ２とドレイン端子電極Ｄ１〜Ｄ８間に接続される出力伝送線路６０，６４・６６を、λ／４ストリップラインからなるウィルキンソン結合回路によって構成することによって、並列接続されたＦＥＴセルから、５０Ωにインピーダンス変換を行いつつ、出力信号電力を位相同相化して、並列に出力することができる。
【０１０３】
また、複数の入力伝送線路５０，５４，５６および複数の出力伝送線路６０，６４，６６は、ＦＥＴ２４が形成された半絶縁性基板１００と同一の半絶縁性基板上に設けられ、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）を構成している。
【０１０４】
すなわち、第６の実施の形態に係る高周波半導体装置において、複数の入力伝送線路は、ＦＥＴ２４の半絶縁性基板と同じ半絶縁性基板上に配置されていても良い。同様に、複数の出力伝送線路は、ＦＥＴ２４の半絶縁性基板と同じ半絶縁性基板上に配置されていても良い。
【０１０５】
また、第６の実施の形態に係る高周波半導体装置２５において、ドレイン端子電極Ｄ１〜Ｄ８は、分割されている。
【０１０６】
また、第６の実施の形態に係る高周波半導体装置に適用するＦＥＴ２４において、半絶縁性基板１００は、例えば、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかで構成することができる。
【０１０７】
（変形例）
第６の実施の形態の変形例に係る高周波半導体装置２５は、図１７に示すように、ドレイン端子電極Ｄは、共通接続されている。その他の構成は第６の実施の形態と同様である。
【０１０８】
第６の実施の形態およびその変形例によれば、複数の入出力伝送線路のインダクタンス分布を実質的に調整して、入出力信号位相を同相化し、利得および出力電力の向上、さらには各ＦＥＴセルのアンバランス動作による発振を抑制する高周波半導体装置を提供することができる。
【０１０９】
[その他の実施の形態]
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１０】
たとえば、第２〜第５の実施の形態に係る高周波半導体装置においても、入力回路パターン１７および出力回路パターン１８は、ＦＥＴ２４に隣接して配置された誘電体基板２６および２８上に設けられたマイクロ波伝送線路によって構成することもできる。
【０１１１】
また、第２〜第５の実施の形態に係る高周波半導体装置に適用するＦＥＴ２４において、半絶縁性基板１００は、例えば、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかで構成することができる。
【０１１２】
また、第２〜第５の実施の形態に係る高周波半導体装置においても、誘電体基板２６上に配置される入力回路パターン１７および誘電体基板２８上に配置される出力回路パターン１８として、ウィルキンソン結合回路を適用することができる。
【０１１３】
また、第２〜第５の実施の形態に係る高周波半導体装置においても、ドレイン端子電極が分割された構成を採用することも可能である。
【０１１４】
なお、本発明の高周波半導体装置に適用する素子としては、ＦＥＴに限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【０１１５】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１１６】
本発明の高周波半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【０１１７】
１０…セラミックキャップ
１２，１２Ｌ，１２Ｔ，１２Ｗ，１２Ｓ，１２ａ，１２ｂ…入力ボンディングワイヤ
１４，１４Ｌ，１４Ｔ，１４Ｗ，１４Ｓ，１４ａ，１４ｂ…出力ボンディングワイヤ
１６…セラミック壁
１７…入力回路パターン
１８…出力回路パターン
１７Ａ，１８Ａ…波長短縮用マイクロストリップライン
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…絶縁層
２４…電界効果トランジスタ（ＦＥＴ）
２５…高周波半導体装置
２６，２８…誘電体基板
３０Ａ…第１入力側誘電体基板
３０…第２入力側誘電体基板
３２Ａ…第１出力側誘電体基板
３２…第２出力側誘電体基板
３６，３６Ａ，３８，３８Ａ…接続パターン
４０，５０，６０…１／４波長（λ／４）ストリップライン
５２，５４，５６，６２，６４，６６…伝送線路
１００…半絶縁性基板
１２０…入力結合部
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２５…接地導体
１２６…ソースフィンガー電極
１４０…出力結合部
Ｐ１…入力端子
Ｐ２…出力端子
Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ１，Ｓ２，…，Ｓ１１…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１〜ＳＣ１１…ＶＩＡホール
ＢＷＩ１，ＢＷＩ２，…，ＢＷＩ５…入力ボンディングワイヤ
ＢＷＯ１，ＢＷＯ２，…，ＢＷＯ５…出力ボンディングワイヤ
Ｌ１〜Ｌ１１…インダクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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