(57)【要約】【課題】制御及び設計が簡易であり、しかも素子の小型化に有利なＤ／Ａコンバータを提供する。【解決手段】サンプリング周波数に応じて複数のモードに分類されるデジタル入力信号を入力し、当該デジタル入力信号に複数のフィルタ係数を順次乗じるデジタルフィルタを、フィルタ係数を記憶するメモリ４０９、デジタル入力信号のモードを検出するモード検出カウンタ４０２、モードに応じてメモリ４０９からフィルタ係数を読みだすＸセレクタ４０９ａ、Ｙセレクタ４０９ｂ、読み出されたフィルタ係数を、モードによらない一定の動作速度でデジタル入力信号とたたみ込み演算する乗算器４０８及びアキュムレータ４０３によって構成し、メモリ４０９にタップ数が最も多いモードに必要なフィルタ係数を記憶させ、Ｘセレクタ４０９ａ、Ｙセレクタ４０９ｂは、たたみ込み演算に必要なフィルタ係数をデジタル入力信号のモードに応じて読み出す。【選択図】  図４
2010103928.tif 000002
【特許請求の範囲】
【請求項１】
データ・レートに応じて複数のモードのうちのいずれかに分類されるデジタル入力信号を入力し、当該デジタル入力信号に複数のフィルタ係数を順次乗じるデジタルフィルタを備えたＤ／Ａコンバータであって、
前記デジタルフィルタは、
複数の前記フィルタ係数を記憶する記憶装置と、
デジタル入力信号のモードを検出するモード検出手段と、
前記モード検出手段によって検出されたモードに応じて前記記憶装置からフィルタ係数を読みだす読出手段と、
前記読出手段によって読み出されたフィルタ係数とデジタル入力信号とを使い、デジタル入力信号のモードによらず一定の動作速度でたたみ込み演算する演算手段と、
を備え、
前記記憶装置は、複数の前記モードのうち、デジタル入力信号が最も多くのフィルタ係数と乗算されるモードに必要なフィルタ係数を記憶し、前記読出手段は、前記記憶装置に記憶されているフィルタ係数から、たたみ込み演算に使用されるフィルタ係数をデジタル入力信号のモードに応じて読み出すことを特徴とするＤ／Ａコンバータ。
【請求項２】
前記記憶装置は、フィルタ係数をデジタル入力信号と乗算される順番に応じたアドレスに記憶し、前記読出手段は一定のアドレスをおいてフィルタ係数を読み出すことによってフィルタ係数を一定の間隔で間引いて読み出すことを特徴とする請求項１に記載のＤ／Ａコンバータ。
【請求項３】
複数の前記モードは、所定のデータ・レートを持つ標準速モードと、データ・レートが前記標準速モードのデータ・レートのｎ倍であるｎ倍速モードとを含み、
前記モード検出手段によってデジタル入力信号がｎ倍速モードであることが検出された場合、前記演算手段は、標準速モード時の１／ｎ倍のレートでデジタル入力信号をたたみ込み演算することにより、デジタル入力信号をモードによらず一定のデータ・レートにすることを特徴とする請求項１または２に記載のＤ／Ａコンバータ。
【請求項４】
前記デジタルフィルタの後段にサンプル・ホールド回路を備え、
前記サンプリング・ホールド回路は、前記モードによらずデジタル入力信号のデータ・レートを所定の倍率で高めることを特徴とする請求項１から３のいずれか１項に記載のＤ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａコンバータにかかり、特にオーディオ機器に適したＤ／Ａコンバータに関する。
【背景技術】
【０００２】
一般的に、ＤＡＣ（Digital to Analog Converter：以下、Ｄ／Ａコンバータと記す）は、再生すべき音声信号の録音時に対応するサンプリング周波数に合わせてフィルタリング処理をする必要がある。このため、Ｄ／Ａコンバータは、１つの機器において異なるデータ・レートのデジタル信号に対応した帯域のデジタルフィルタを備えている。従来のデジタルフィルタは、再生すべきデジタル信号のデータ・レートを補間することによって多段階に高める複数のデジタルフィルタを備えている。
【０００３】
図６は、複数のデジタルフィルタを備えるＤ／Ａコンバータ５を例示した図であって、データ・レートが標準速、２倍速、４倍速のデジタル信号に対応可能なＤ／Ａコンバータを示している。標準速とは、サンプリング周波数１ｆｓが３０〜５４ｋＨｚのデジタル信号であって、２倍速とは１ｆｓが５４〜１０８ｋＨｚのデジタル信号で、４倍速は１ｆｓが１０８〜２１６ｋＨｚのデジタル信号である。
【０００４】
図示した構成では、Ｄ／Ａコンバータ５が３つのＦＩＲ（Finite Impulse Response）フィルタ１〜３を有していて、それぞれが入力されたデジタル信号のデータ・レートを２倍する。この結果、Ｄ／Ａコンバータ５から出力された信号はサンプリング周波数に関わらず、全て８倍されることになる。
出力されたデジタル信号は、後段のＳ＆Ｈ（Sample＆Hold）回路４において、サンプリング周波数に応じた倍率でデータ・レートを高められる。そして、デルタシグマ変調器６やアナログフィルタを介して図示しないアンプに入力される。従来技術におけるデジタル信号の周波数の変化を表１に示す。
【０００５】
【表１】
2010103928.tif 000003
【０００６】
このようなＤ／Ａコンバータの従来技術として、例えば、特許文献１がある。
【特許文献１】特許第３０９５３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術は、デジタル信号をそのデータ・レートによらず全て８倍する。このため、高いデータ・レートのデジタル信号を一気に８倍することができず、３つのＦＩＲフィルタ１〜３を設けてデータ・レートを徐々に高めていた。しかしながら、このような構成では、各ＦＩＲフィルタにおける演算の制御が複雑になり、さらには３つのＦＩＲフィルタ同士の動作タイミングの制御が複雑なために設計工数が多いという欠点があった。このため、産業界では、制御がより簡易なＤ／Ａコンバータが望まれていた。
本発明は、このような点に鑑みてなされたものであり、１つのデジタルフィルタを使って複数種のサンプリング周波数のデジタル信号に対応でき、このために制御及び設計が簡易であり、しかも複数種のフィルタ係数を記憶するメモリが１つで対応できるため素子の小型化に有利なＤ／Ａコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、本発明の請求項１に記載のＤ／Ａコンバータは、データ・レートに応じて複数のモードのうちのいずれかに分類されるデジタル入力信号を入力し、当該デジタル入力信号に複数のフィルタ係数を順次乗じるデジタルフィルタを備えたＤ／Ａコンバータであって、前記デジタルフィルタが、複数の前記フィルタ係数を記憶する記憶装置と、デジタル入力信号のモードを検出するモード検出手段と、前記モード検出手段によって検出されたモードに応じて前記記憶装置からフィルタ係数を読みだす読出手段と、前記読出手段によって読み出されたフィルタ係数とデジタル入力信号とを使い、デジタル入力信号のモードによらず一定の動作速度でたたみ込み演算する演算手段と、を備え、前記記憶装置は、複数の前記モードのうち、デジタル入力信号が最も多くのフィルタ係数と乗算されるモードに必要なフィルタ係数を記憶し、前記読出手段は、前記記憶装置に記憶されているフィルタ係数から、たたみ込み演算に使用されるフィルタ係数をデジタル入力信号のモードに応じて読み出すことを特徴とする。
【０００９】
請求項２に記載のＤ／Ａコンバータは、請求項１に記載の発明において、前記記憶装置が、フィルタ係数をデジタル入力信号と乗算される順番に応じたアドレスに記憶し、前記読出手段は一定のアドレスをおいてフィルタ係数を読み出すことによってフィルタ係数を一定の間隔で間引いて読み出すことを特徴とする。
請求項３に記載のＤ／Ａコンバータは、請求項１または２に記載の発明において、複数の前記モードが、所定のデータ・レートを持つ標準速モードと、データ・レートが前記標準速モードのデータ・レートのｎ倍であるｎ倍速モードとを含み、前記モード検出手段によってデジタル入力信号がｎ倍速モードであることが検出された場合、前記演算手段は、標準速モード時の１／ｎ倍のレートでデジタル入力信号をたたみ込み演算することにより、デジタル入力信号をモードによらず一定のデータ・レートにすることを特徴とする。
請求項４に記載のＤ／Ａコンバータは、請求項１から３のいずれか１項において、前記デジタルフィルタの後段にサンプル・ホールド回路を備え、前記サンプリング・ホールド回路は、前記モードによらずデジタル入力信号のデータ・レートを所定の倍率で高めることを特徴とする。
【発明の効果】
【００１０】
本発明の請求項１に記載の発明によれば、演算手段がデジタル入力信号のモードによらず一定の動作速度でたたみ込み演算することにより、１つのデジタルフィルタによってデータ・レートが異なる複数種のデジタル入力信号に対応することができる。このため、複数のデジタルフィルタを調整しながら制御するよりも制御が簡易なＤ／Ａコンバータを構成することができる。また、制御が簡易になったことにより、デジタルフィルタの設計工数をも低減することができる。
【００１１】
また、記憶装置にデジタル入力信号が最も多くのフィルタ係数と乗算されるモードに必要なフィルタ係数を記憶しておき、読出手段が、必要なフィルタ係数をデジタル入力信号のモードに応じて読み出すことができる。このため、１つの記憶装置に最小限のフィルタ係数を記憶させて複数のモードに対応することができ、メモリの容量や素子において占める面積が小さくなって、小型化に適したＤ／Ａコンバータを提供することができる。
【００１２】
また、請求項２に記載の発明によれば、読出手段がフィルタ係数を一定の間隔で間引いて読み出すことによって複数のモードに対応することができる。このため、読出しの動作が簡易になって制御がいっそう簡易になる。
請求項３に記載の発明によれば、演算手段が、デジタル入力信号のデータ・レートによらず一定の動作速度でたたみ込み演算することができる。このため、演算手段がデジタル入力信号のモードによらず一定の動作をしてたたみ込み演算をすることができる。
請求項４に記載の発明によれば、デジタルフィルタにおいてモードによらず一定のデータ・レートになったデジタル入力信号を、従来の構成においてアンプ等後段の機器に出力されるデータ・レートに高めることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図を参照して本発明に係る一実施形態を説明する。
(理論）
本発明の実施形態の説明に先立って、本発明の理論について以下に説明する。
本発明のＤ／Ａコンバータは、ＦＩＲフィルタを採用している。ＦＩＲフィルタは、デジタル入力信号ｘ1,ｘ2,…ｘnと、フィルタ係数（ｈ1,ｈ2,…ｈn）とをたたみ込み演算し、
演算の結果をデジタル出力信号ｙｊとして出力する。たたみ込み演算は、以下の式（１）によって表わされる。なお、式（１）中のｎはフィルタ係数の数である。フィルタ係数と乗算されるデジタル入力信号の値の数を以降タップ数と記すものとする。
ｎ
ｙｊ＝Σ    ｈi・ｘ-i                  …式（１）
i＝1
【００１４】
ここで、ＦＩＲフィルタのサンプリング周波数とタップ数の関係とについて説明する。
図１（ａ）〜（ｆ）は、デジタル入力信号のサンプリング周波数と、サンプリング周波数に対応するデジタルフィルタのフィルタ特性を示している。デジタル入力信号のデータ・レートはサンプリング周波数によって決定する。このため、本明細書では、サンプリング周波数とデータ・レートとの語句を適宜使い分けるが、両者は同一の数値を示している。
【００１５】
図１（ａ）、（ｂ）は標準速のデジタル入力信号とフィルタ特性とを示している。また、図１（ｃ）、（ｄ）は２倍速のデジタル入力信号とフィルタ特性とを示し、図１（ｅ）、（ｆ）は４倍速のデジタル入力信号とフィルタ特性とを示している。図１（ａ）〜（ｆ）のいずれにおいても、縦軸は入力または出力されるデジタル信号のゲイン、横軸はデータ・レート（図中ではサンプリング周波数ｆｓ）を示している。
図２は、標準速、２倍速、４倍速にそれぞれ対応するデジタルフィルタの出力信号列（インパルス応答）を説明するための図である。なお、図２に示したインパルス応答は、以下の表２に示した仕様を満たすように設計されたＤ/Ａコンバータのものである。
【００１６】
【表２】
2010103928.tif 000004
【００１７】
図２（ａ）は標準速のデジタル入力信号に対応するインパルス応答を示している。また、図２（ｂ）は２倍速のデジタル入力信号に対応するインパルス応答を示し、図２（ｃ）は４倍速のデジタル入力信号に対応するインパルス応答を示している。図２（ａ）〜（ｃ）の縦軸はゲインであって、横軸は周期であり、ＴNは標準速の周期を、ＴDは２倍速の周期を、ＴQは４倍速の周期をそれぞれ示している。
【００１８】
なお、図２（ａ）〜（ｃ）において、インパルス応答を示す曲線を形成するドットｄの数は、タップ数に対応する。ただし、デジタルフィルタのタイプとタップ数は、デジタルフィルタの阻止帯域減衰量（stop band attenuation）によって決定する。
デジタル入力信号が標準速である場合、表１に示したように、図２（ａ）に示したデジタル出力信号のタップ数は５１１個である。また、デジタル入力信号が２倍速である場合、本実施形態のＤ/Ａコンバータの動作速度は変化しないので、２倍速のデジタル入力信号は、標準速のデジタル入力信号が１つおきにサンプリングされたものになる。このため、２倍速のタップ数は、標準速のタップ数の半分になる。また、２倍速の周期ＴDは（１／２）ＴDになる。
【００１９】
さらに、デジタル入力信号が４倍速である場合、４倍速のデジタル入力信号は、標準速のデジタル入力信号が３つおきにサンプリングされたものになり、４倍速のタップ数は、標準速のタップ数の１／４になる。また、４倍速の周期ＴQは（１／４）ＴDになる。
以上のことから、本発明の発明者らは、２倍速、４倍速のデジタル信号をデジタルフィルタが動作速度を変更することなく処理する場合、標準速のデジタル信号を処理する場合に必要なフィルタ係数を１つ、または３つおきにデジタル入力信号に乗算することになる点に着目した。そして、標準速のデジタル入力信号を処理するのに必要なフィルタ系数を１セットだけメモリに保持しておき、デジタル入力信号のサンプリング周波数に対応して適宜必要なフィルタ係数だけを読み出すものとした。
【００２０】
このような本発明によれば、データ・レートに関わらずデジタルフィルタを一定の速度で動作させるので、１つのデジタルフィルタを使ってサンプリング周波数の異なる複数種のデジタル入力信号を処理することができる。このため、従来技術として挙げた複数段のデジタルフィルタを備えたＤ／Ａコンバータよりも制御が簡易であって、設計にかかる工数が少ないＤ／Ａコンバータを構成することができる。その上、複数種類のメモリを持たなくてよいので面積削減となる。
【００２１】
（Ｄ／Ａコンバータの回路構成）
図３は、本実施形態のＤ／Ａコンバータを説明するためのブロック図である。図示したＤ／Ａコンバータ３０１は、データ・レートに応じて複数のモードのうちのいずれかに分類されるデジタル入力信号Ｄinを入力し、このデジタル入力信号に複数のフィルタ係数をたたみ込み演算するデジタルフィルタを備えている。
本実施形態のＤ／Ａコンバータは、例えばオーディオアンプに内蔵される。そして、オーディオプレーヤから出力され、図示しないＤＳＰ(Digital Signal Processer)で処理されたデジタルオーディオ信号を入力するデータインターフェイス（データＩ／Ｆ）３０２を備えている。本実施形態でいうデジタル入力信号Ｄinは、ＤＳＰにおいて丸められたデジタルデータである。
【００２２】
データＩ／Ｆ３０２は、デジタル入力信号Ｄinを入力し、まずＦＩＲフィルタ３０４に出力する。Ｄ／Ａコンバータ３０１は、ＦＩＲフィルタ３０４、サンプル＆ホールド回路３０５、デルタシグマ変調器３０６、ＳＣＦ３０７（Switched Capacitor Filter）を備えている。ＦＩＲフィルタ３０４は、本実施形態のデジタルフィルタに相当する。
ＦＩＲフィルタ３０４は、デジタル入力信号Ｄinに含まれる情報によってデジタル入力信号Ｄinのモードを検出する。ＦＩＲフィルタ３０４におけるモードの検出は、後述するモード検出カウンタによって行われる。
【００２３】
モードとは、オーディオプレーヤから出力されたデジタルデータの録音時のサンプリング周波数によって決定するパラメータである。本実施形態では、デジタル入力信号が３つのモードを取り得るものとし、３つのモードを、それぞれ標準モード、２倍速モード、４倍速モードとする。標準モードとは、サンプリング周波数１ｆｓが３０〜５４ｋＨｚであるデジタル入力信号Ｄin、あるいは１ｆｓが３０〜５４ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードをいう。
【００２４】
また、２倍速モードとは、１ｆｓが５４〜１０８ｋＨｚであるデジタル入力信号Ｄin、あるいは１ｆｓが５４〜１０８ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードをいう。さらに、４倍速モードとは、１ｆｓが１０８〜２１６ｋＨｚであるデジタル入力信号Ｄin、あるいは１ｆｓが１０８〜２１６ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードをいう。
ＦＩＲフィルタ３０４は、デジタル入力信号がｎ倍速モードであることが検出された場合、または、外部から手動設定でｎ倍速モードであることが検出された場合、標準速モード時の１／ｎ倍のレートでデジタル入力信号をたたみ込み演算することにより、デジタル入力信号をモードによらず一定のデータ・レートにする。なお、ｎは自然数である。
【００２５】
具体的には、ＦＩＲフィルタ３０４は、標準速モードのデジタル入力信号Ｄinを８倍のレートでたたみ込み演算し、入力時に１ｆｓであったデジタル入力信号のデータ・レートを８ｆｓにする。また、デジタル入力信号Ｄinが２倍速モードである場合、４倍のレートでデジタル入力信号Ｄinをたたみ込み演算し、データ・レートを４ｆｓにする。さらに、４倍速モードのデジタル入力信号Ｄinを２倍のレートでたたみ込み演算し、データ・レートを２ｆｓにする。この結果、表１のデジタル入力信号Ｄinのデータ・レートでＦＩＲに入力された場合は、サンプリング周波数（モード）によらず各モード一定の３８４ｋＨｚになる。
本実施形態のＤ／Ａコンバータにおけるデジタル入力信号の周波数の変化は表３に示したとおりである。
【００２６】
【表３】
2010103928.tif 000005
【００２７】
さらに、ＦＩＲフィルタ３０４は、デジタル入力信号Ｄinのたたみ込み演算の結果をデジタル出力信号Ｄoutとして、サンプル＆ホールド回路３０５に出力する。サンプル＆ホールド回路３０５は、演算処理されたデジタル入力信号Ｄinのデータ・レートを、モードによらず所定の倍率で高めてデルタシグマ変調器３０６に出力する。なお、本実施形態では、所定の倍率を１６倍とした。
【００２８】
サンプル＆ホールド回路３０５がたたみ込み演算の結果をモードによらず全て１６倍にすることにより、デジタル出力信号Ｄoutのデータ・レートは、モードによらず全て６．１４４ＭＨｚになる。このため、本実施形態は、アンプ等後段の機器に出力されるデジタル出力信号のデータ・レートを従来技術と同様の値にすることができる。このため、後段の機器の仕様等を変更することなくＤ／Ａコンバータに適用することができる。
デルタシグマ変調器３０６において処理された信号は、ＳＣＦ（Switched Capacitor Filter）を経て、アナログ出力信号ＡoutとしてＤ／Ａコンバータ３０１から出力される。
【００２９】
（デジタルフィルタ）
図４は、図３に示したＦＩＲフィルタ３０４の回路構成を説明するための図である。図示した構成は、ＦＩＲフィルタ３０４の他、図３に示したデータＩ／Ｆ３０２、サンプル＆ホールド回路３０５を含んでいる。データＩ／Ｆ３０２には、ビットクロックＢＩＣＫ（Bit Clock）、マスタクロックＭＣＬＫ（master Clock）、サンプリングクロックであるＬＲＣＫ（Left Right ClocK）が入力されている。このようなシステムクロックにより、データＩ／Ｆ３０２は、デジタル入力信号ＤinとＤ／Ａコンバータ３０１の動作との同期をとっている。
【００３０】
ＦＩＲフィルタ３０４は、モード検出カウンタ４０２、メモリ４０９、乗算器４０８、演算部４０４及び蓄積部４０５を備えるアキュムレータ４０３、モードセレクタ４０７を備えている。
モード検出カウンタ４０２は、マスタクロックＭＣＬＫ、サンプリングクロックＬＲＣＫを入力している。モード検出カウンタ４０２は、デジタル入力信号Ｄinのデータ・レートをシステムクロックを使ってカウントし、デジタル入力信号Ｄinが標準速モード、２倍速モード、４倍速モードのいずれに分類されるのかを判定する。または、外部から手動設定で各モードを選択できる。そして、判定の結果を示す信号を蓄積部４０５に出力する。なお、判定の結果を示す信号を、以降、モード判定信号と記す。
【００３１】
メモリ４０９には、標準速、２倍速といった複数のモードのうち、標準速モードのたたみ込み演算に必要な５１２個のフィルタ係数が記憶されている。標準速モードは、モードのうち、最もタップ数の多いモードである。また、メモリ４０９には、フィルタ係数がデジタル入力信号Ｄinと乗算される順番に応じたアドレスに記憶されている。
メモリ４０９には、Ｘ（行方向）セレクタ４０９ａ、Ｙ（列方向）セレクタ４０９ｂが設けられている。Ｘセレクタ４０９ａに含まれる各素子は、メモリ４０９のＸ方向に連続する一列のアドレスに接続され、Ｙセレクタ４０９ｂに含まれる各素子は、メモリ４０９のＹ方向に連続する一列の素子に接続されている。Ｘセレクタ４０９ａ、Ｘセレクタ４０９ｂに含まれる素子のオン、オフの組み合わせにより、メモリ４０９の任意の素子をオン、オフすることができる。
【００３２】
図５は、メモリ４０９に含まれる素子と、Ｘセレクタ４０９ａ、Ｘセレクタ４０９ｂとの関係を説明するための図である。メモリ４０９に含まれる複数の素子をいずれも素子５０１とする。また、本実施形態では、素子５０１がそれぞれ１つのアドレスに対応し、１つのフィルタ係数を記憶しているものとする。Ｘセレクタ４０９ａ、Ｙセレクタ４０９ｂは、一列に配置された複数の素子で構成される素子群を含んでいる。Ｘセレクタ４０９ａに含まれる各素子を素子５０２ａ、Ｙセレクタ４０９ｂに含まれる各素子を素子５０２ｂと記す。
【００３３】
なお、本実施形態では、例えば、素子５０２ａを常にすべてオンしておき、オンすべき素子５０１のアドレスに応じて素子５０２ｂをオンするものとする。
Ｘセレクタ４０９ａ、Ｙセレクタ４０９ｂは、モード検出カウンタ４０２からモード判定信号を入力し、デジタル入力信号のモードを判定する。そして、判定結果が標準モードである場合、メモリ４０９の素子５０１の全てを順次読みだして乗算器４０８に出力する。
【００３４】
本実施形態は、デジタル入力信号Ｄinが標準モードよりもタップ数の少ない２倍速モードまたは４倍速モードであった場合、メモリ４０９において一定のアドレスをおいてフィルタ係数を読み出すことにより、フィルタ係数を一定の間隔で間引いて読み出している。
つまり、判定結果が２倍速モードである場合、メモリ４０９の素子５０１のアドレスが１つおきに順次読みだされて乗算器４０８に出力される。この結果、図５の素子５０１のうち、○及び◎が付された素子５０１のアドレスからフィルタ係数が読み出されて乗算器４０８に送られる。さらに、判定結果が４倍速モードである場合、メモリ４０９の素子５０１のうちアドレスが３つおきに順次読みだされて乗算器４０８に出力される。この結果、図５の素子５０１のうち、◎が付された素子５０１のアドレスからフィルタ係数が読み出されて乗算器に送られる。
【００３５】
このようなＸセレクタ４０９ａ、Ｙセレクタ４０９ｂは、メモリ４０９に記憶されているフィルタ係数から、デジタル入力信号のモードに応じてたたみ込み演算に使用されるフィルタ係数を読み出すものと言える。
乗算器４０８は、メモリ４０９から読み出されたフィルタ係数をＲＡＭ４０１から読み出されたデジタル入力信号Ｄinと順次乗算する。なお、ＲＡＭ４０１は、データＩ／Ｆ３０２を介して入力されるデジタル入力信号Ｄinを一時的に保存して適切なタイミングで出力するための構成である。乗算器による乗算値を示す信号は、アキュムレータ４０３に送られる。
【００３６】
アキュムレータ４０３は、演算器部４０４と蓄積部４０５とによって構成されている。演算器部４０４は、乗算器４０８から出力された乗算値を順次加算する。加算された加算値は、蓄積部４０５に蓄積される。蓄積部４０５にはモード検出カウンタ４０２から出力されたモード判定信号を入力する。そして、モード判定信号からデジタル入力信号Ｄinのモードを判定し、モードに対応したフィルタ係数分の加算値が蓄積される度に蓄積された値をリセットする。
【００３７】
モードセレクタ４０７は、モード判定信号を入力し、処理すべきデジタル入力信号のモードを判定する。そして、モードに対応したタップ数分の加算値が蓄積されたタイミングで蓄積部４０５から加算値を蓄積部４０５から取出してサンプル＆ホールド回路３０５に出力する。
以上説明した構成において、本実施形態のＤ／ＡコンバータのデジタルフィルタはＦＩＲフィルタ３０４に相当する。メモリ４０９は記憶装置、モード検出カウンタ４０２はモード検出手段、Ｘセレクタ４０９ａ、Ｙセレクタ４０９ｂが読出手段、乗算器４０８及びアキュムレータ４０３が演算手段に相当する。
【００３８】
以上説明した本実施形態によれば、１つのＦＩＲフィルタを使ってデータ・レートの異なる複数のモードのデジタル入力信号に対応することができるので、複数のＦＩＲフィルタを制御するよりも制御が簡易なＤ/Ａコンバータを提供することができる。
また、従来のように３つのＦＩＲフィルタを使ったＤ/Ａコンバータは、演算にかかる時間を抑えるために１ｆｓ中にＦＩＲ１〜３の演算が行えるようにコントロール信号を生成していた。しかし、本実施形態のように、１つのＦＩＲだけを用いれば、コントロール信号も単純になり、ＦＩＲフィルタの設計にかかる工数をも低減することができる。
【００３９】
また、メモリに最小限のフィルタ係数を記憶させ、デジタル入力信号に対応してフィルタ係数を間引くので、メモリを小型化することができ、素子の小型化に適したＤ/Ａコンバータを提供することができる。
なお、本発明のＤ/Ａコンバータは、以上述べた実施形態に限定されるものではない。たとえば、本実施形態で説明したサンプリング周波数、２倍速、４倍速、タップ数の具体的な数値は、本実施形態に限定されるものでなく、適宜決定されるものであることは言うまでもない。さらに、本実施形態のＤ/Ａコンバータに用いたＦＩＲフィルタは、Ａ/Ｄコンバータに適用することも可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明のＤ/Ａコンバータのデジタル入力信号のサンプリング周波数と、サンプリング周波数に対応するデジタルフィルタのフィルタ特性を示した図である。
【図２】本発明のＤ/Ａコンバータのインパルス応答を説明するための図である。
【図３】本発明の一実施形態のＤ／Ａコンバータを説明するためのブロック図である。
【図４】図３に示したＦＩＲフィルタの回路構成を説明するための図である。
【図５】図４に示したメモリに含まれる素子と、Ｘセレクタ、Ｘセレクタとの関係を説明するための図である。
【図６】複数のデジタルフィルタを備える従来のＤ／Ａコンバータ５例示した図である。
【符号の説明】
【００４１】
３０１  Ｄ／Ａコンバータ
３０２  データＩ／Ｆ
３０４  ＦＩＲフィルタ
３０５  サンプル＆ホールド回路
３０６  デルタシグマ変調器
３０７  ＳＣＦ（Switched Capacitor Filter）
４０２  モード検出カウンタ
４０３  アキュムレータ
４０４  演算器部
４０５  蓄積部
４０７  モードセレクタ
４０８  乗算器
４０９  メモリ
４０９ａ  Ｘセレクタ
４０９ｂ  Ｙセレクタ
５０１、５０２ａ、５０２ｂ  素子
【図１】
2010103928.tif 000006
【図２】
2010103928.tif 000007
【図３】
2010103928.tif 000008
【図４】
2010103928.tif 000009
【図５】
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【図６】
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