(57)【要約】【課題】本発明は、フィルファクターを高めながら、ＣＭＰやＷＥＴ工程による粗さやユニフォーミティの改善を施さなくても、微細パターニングすることができるイメージセンサの製造方法を提供する。【解決手段】本発明によるイメージセンサの製造方法は、第１基板にリードアウト回路を形成する段階と、前記第１基板上に第１層間絶縁層を形成する段階と、前記第１層間絶縁層に前記リードアウト回路と電気的に接続される配線を形成する段階と、前記配線上に第２層間絶縁層を形成する段階と、感光膜パターンをエッチングマスクとして前記第２層間絶縁層を一部エッチングし、前記配線の上側を露出するビアホールを形成する段階と、前記感光膜パターンを残したまま前記ビアホールにコンタクトプラグを形成する段階と、前記感光膜パターンを除去する段階と、前記コンタクトプラグ上にイメージ感知部を形成する段階と、を含むことを特徴とする。【選択図】図２
2010098312.tif 000002
【特許請求の範囲】
【請求項１】
第１基板にリードアウト回路を形成する段階と、
前記第１基板上に第１層間絶縁層を形成する段階と、
前記第１層間絶縁層に前記リードアウト回路と電気的に接続される配線を形成する段階と、
前記配線上に第２層間絶縁層を形成する段階と、
感光膜パターンをエッチングマスクとして前記第２層間絶縁層を一部エッチングし、前記配線の上側を露出するビアホールを形成する段階と、
前記感光膜パターンを残したまま前記ビアホールにコンタクトプラグを形成する段階と、
前記感光膜パターンを除去する段階と、
前記コンタクトプラグ上にイメージ感知部を形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。
【請求項２】
前記感光膜パターンを除去する段階は、
Ｈ２ＳＯ４：Ｈ２Ｏ２＝２〜１０：１の混合液を用いて５〜３０分間行うことを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項３】
前記感光膜パターンを除去した後、
ＴＭＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：２〜１０：３０〜５０の混合液を用いて洗浄工程を行うことをさらに含むことを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項４】
前記第１基板に前記リードアウト回路と電気的に接続される電気接合領域を形成する段階をさらに含むことを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項５】
前記電気接合領域を形成する段階は、
前記第１基板に第１導電型イオン注入領域を形成する段階と、
前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階と、
を含むことを特徴とする請求項４に記載のイメージセンサの製造方法。
【請求項６】
前記リードアウト回路は、
トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項４に記載のイメージセンサの製造方法。
【請求項７】
前記トランジスタはトランスファトランジスタであり、
前記トランジスタソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項８】
前記電気接合領域は、ＰＮ接合であることを特徴とする請求項４に記載のイメージセンサの製造方法。
【請求項９】
前記電気接合領域は、ＰＮＰ接合であることを特徴とする請求項８に記載のイメージセンサの製造方法。
【請求項１０】
前記電気接合領域と前記配線の間に第１導電型連結領域を形成する段階をさらに含むことを特徴とする請求項４に記載のイメージセンサの製造方法。
【請求項１１】
前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に接続されて形成されることを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１２】
前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に接続されて形成されることを特徴とする請求項１０に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサの製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気的信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けられる。
【０００３】
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズの増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少することによって、受光部の面積が縮小し、画像特性（Image Quality）が低下する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほど積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象により、受光部に入射されるフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着、またはウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法でリードアウト回路をシリコン基板に形成させ、フォトダイオードはリードアウト回路の上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。フォトダイオードとリードアウト回路は配線を介在して接続される。
【０００６】
一方、従来技術によれば、リードアウト回路が形成されたロジック基板とフォトダイオードが形成された上部基板との間のユニフォーミティ及び接着力が優れていなければ、接合させた時に満足できるＳｉボンディングを形成することができない。このために、ロジック基板を形成する際、最上層にあるビアホール領域（VIA hole area）にコンタクトプラグを形成して上部基板と接合させなければならないが、コンタクトプラグをビアホール領域に形成させるためには、金属をビアホールに形成し、ＣＭＰ工程やＷＥＴ工程を行い、表面粗さ（roughness）やユニフォーミティを一定に維持させる必要がある。しかし、基板全体のユニフォーミティを３〜５nm以下のＲＭＳ（Root Mean Square）にコントロールするには、現実的に不可能であることもまた事実である。
【０００７】
また、従来技術によれば、トランスファトランジスタ両端のソース及びドレーン共に高濃度のＮ型にドーピングされているので、チャージシェアリングが発生するような問題がある。チャージシェアリングが発生すれば、出力画像の感度を低下させ、画像エラーを発生させるなどといった問題を起こす。
【０００８】
また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージが円滑に移動することができず、暗電流、サチュレーション及び感度低下が発生している。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はフィルファクター（ＦＦ）を高めながら、ＣＭＰやＷＥＴ工程による粗さやユニフォーミティの改善を施さなくても、微細パターニングすることができるイメージセンサの製造方法を提供する。
【００１０】
また、本発明はフィルファクターを高め、かつチャージシェアリングの発生を防ぐことのできるイメージセンサの製造方法を提供する。
【００１１】
また、本発明はフォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度低下を防止できるイメージセンサの製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明によるイメージセンサの製造方法は、第１基板にリードアウト回路を形成する段階と、前記第１基板上に第１層間絶縁層を形成する段階と、前記第１層間絶縁層に前記リードアウト回路と電気的に接続される配線を形成する段階と、前記配線上に第２層間絶縁層を形成する段階と、感光膜パターンをエッチングマスクとして前記第２層間絶縁層を一部エッチングし、前記配線の上側を露出するビアホールを形成する段階と、前記感光膜パターンを残したまま前記ビアホールにコンタクトプラグを形成する段階と、前記感光膜パターンを除去する段階と、及び前記コンタクトプラグ上にイメージ感知部を形成する段階を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によるイメージセンサの製造方法によれば、コンタクトプラグ用の金属を基板全体に形成せず、ビアホール内部にだけ形成する方法によって、ＣＭＰやＷＥＴ工程による粗さやユニフォーミティの改善を施さなくても微細パターニングすることができる方法を提示することで、３-Ｄイメージセンサの特性を向上させることができる。
【００１４】
また、本発明によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になる。
【００１５】
また、本発明によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成し、フォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度低下を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図２】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図３】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図４】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図５】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図６】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図７】第２実施例によるイメージセンサの断面図である。
【発明を実施するための形態】
【００１７】
以下、実施例によるイメージセンサの製造方法を、添付された図面を参照に説明する。
【００１８】
（第１実施例）
以下、図１乃至図６を参照して第１実施例によるイメージセンサの製造方法を説明する。
【００１９】
図１は配線１５０が形成された第１基板１００の概略図で、図２は配線１５０が形成された第１基板１００の詳細図である。
【００２０】
まず、図２に示しているように、配線１５０とリードアウト回路１２０が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜（device isolation layer）１１０を形成してアクティブ領域を定義し、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２１】
第１実施例は、前記第１基板１００に電気接合領域１４０を形成する段階、及び前記電気接合領域１４０の上部に前記配線１５０と接続される第１導電型連結領域１４７を形成する段階を含むことができる。
【００２２】
例えば、前記電気接合領域１４０は、ＰＮ接合１４０からなることができるが、これに限定されるものではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図２のように、Ｐ０１４５/Ｎ−１４３/Ｐ−１４１接合からなることができるが、これに限定されるものではない。前記第１基板１００は、第２導電型に導電されてなることができるが、これに限定されるものではない。
【００２３】
実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされ、出力画像の感度を高めることができる。また、実施例によれば、前記トランジスタソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低い。
【００２４】
即ち、実施例は図２に示しているように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両端のソース／ドレーン間に電圧差があるようにし、フォトチャージの完全なダンピングが可能になる。
【００２５】
よって、従来技術のように、単純にフォトダイオードがＮ＋接合に接続された場合と違い、本発明によれば、サチュレーション及び感度の低下などの問題を防止することができる。
【００２６】
また、本発明によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成してフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーションの低下及び感度の低下を防止することができる。
【００２７】
このためには、第１実施例は、Ｐ０/Ｎ−/Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７として、Ｎ＋ドーピング領域を形成することができる。前記Ｎ＋領域１４７は、前記Ｐ０１４５を貫通してＮ−１４３に接触するように形成することができる。
【００２８】
一方、このような第１導電型連結領域１４７が漏出源(Leakage Source)になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、本発明は、第１メタルコンタクト１５１ａのエッチング後にプラグインプラント(Plug Implant)を行うことができるが、これに限定されるものではない。例えば、イオン注入パターン(図示していない)を形成して、これをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。
【００２９】
即ち、第１実施例のように、コンタクト形成部にのみ局所的にＮ＋ドーピングを施したのは、暗信号を最小化しながらオーミックコンタクトの形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をＮ＋ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
【００３０】
続いて、前記第１基板１００上に層間絶縁層１６０を形成し、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３を含むことができるが、これに限定されるものではない。
【００３１】
以後、前記配線１５０上に第２層間絶縁層１６２を形成することができる。
【００３２】
次に、図３に示しているように、前記第２層間絶縁層１６２上に感光膜パターン３１０を形成し、これをエッチングマスクとして前記第２層間絶縁層１６２を一部エッチングし、前記配線１５０の上側を露出するビアホールＨを形成する。
【００３３】
例えば、感光膜パターン３１０をエッチングマスクとして第３メタル１５３上側の第２層間絶縁層１６２をエッチングし、第３メタル１５３の表面を露出させることができる。
【００３４】
次に、図４に示しているように、前記感光膜パターン３１０を残したまま前記ビアホールＨにコンタクトプラグ１７０を形成することができる。例えば、前記感光膜パターン３１０を残したままＴｉ１７１/ＴｉＮ１７３/Ａｌ１７５を蒸着して、コンタクトプラグ１７０を形成することができる。
【００３５】
本発明によるイメージセンサの製造方法によれば、感光膜パターンを除去しないことでコンタクトプラグ用の金属を基板全体に形成せず、ビアホール内部にだけ形成する方法によって、ＣＭＰやＷＥＴ工程による粗さやユニフォーミティの改善を施さなくても微細パターニングすることができる方法を提示することで、３-Ｄイメージセンサの特性を向上させることができる。
【００３６】
以後、図５に示しているように、前記感光膜パターン３１０を除去する。例えば、前記感光膜パターン３１０をＨ２ＳＯ４：Ｈ２Ｏ２＝２〜１０：１の混合液を用いて約５〜３０分間除去を行うことで、効率的に感光膜パターンを除去することができる。
【００３７】
次に、実施例は、前記感光膜パターンを除去した後、ＴＭＨ（Trimethyl ammonium hydroxide）：Ｈ２Ｏ２：Ｈ２Ｏ＝１：２〜１０：３０〜５０の混合液を用いて洗浄工程を行うことで、第１基板１００の粗さの節減及びパーティクルを除去し、上部基板のイメージ感知部との接着力を向上させることができる。
【００３８】
次に、図６に示しているように、前記コンタクトプラグ１７０上にイメージ感知部２１０を形成することができる。
【００３９】
例えば、第２基板（図示していない）の結晶型半導体層に高濃度の第１導電型伝導層２１２、第１導電型伝導層２１４及び第２導電型伝導層２１６を含むフォトダイオードを形成することができる。例えば、Ｎ＋層２１２、Ｎ−層２１４、Ｐ−層２１６を含むフォトダイオードを形成することができる。
【００４０】
以後、前記イメージ感知部２１０と前記コンタクトプラグ１７０が対応するように前記第１基板１００と前記第２基板をボンディングし、前記イメージ感知部２１０を残して第２基板を除去する。この時、前記第１基板１００と第２基板の間には接着力を向上させるための絶縁層または金属層などを介在させることができる。
【００４１】
以後、前記イメージ感知部２１０をピクセル毎に分離するエッチング工程を行い、ピクセル間絶縁層（図示していない）によりピクセル間のエッチングされた部分を埋めることで、ピクセル毎に分離することができる。以後、上部電極（図示していない）、カラーフィルタ（図示していない）等の工程を行うことができる。
【００４２】
（第２実施例）
図７は第２実施例によるイメージセンサの断面図で、配線１５０が形成された第１基板の詳細図である。
【００４３】
第２実施例は、前記第１実施例の技術的特徴を採用することができる。
【００４４】
第２実施例は、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。
【００４５】
実施例によれば、 Ｐ０/Ｎ−/Ｐ−接合１４０にオーミックコンタクトのためのＮ＋連結領域１４８を形成することができるが、この時、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａの形成工程において、漏出源が発生することがある。即ち、Ｐ０/Ｎ−/Ｐ−接合１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部において、コンタクトの形成工程中に発生する結晶欠陥は漏出源になる。
【００４６】
また、Ｎ＋連結領域１４８をＰ０/Ｎ−/Ｐ−接合１４０表面に形成させる場合、Ｎ＋/Ｐ０接合１４８/１４５によるＥ-Ｆｉｅｌｄが加わるので、これもまた漏出源になることがある。
【００４７】
よって、第２実施例は、Ｐ０層にドーピングされず、Ｎ＋連結領域１４８により構成されたアクティブ領域に第１メタルコンタクト１５１ａを形成し、これをＮ−接合１４３と接続させるレイアウトを提示する。
【００４８】
第２実施例によれば、基板表面のＥ-Ｆｉｅｌｄが発生しなくなり、これは３次元集積(３-Ｄ Integrated)ＣＩＳの暗電流減少に寄与することができる。
【符号の説明】
【００４９】
１００  第１基板
１１０  素子分離膜
１２０  リードアウト回路
１３０  イオン注入領域
１４０  電気接合領域
１５０  配線
１６０  層間絶縁層
１６２  第２層間絶縁層
１７０  コンタクトプラグ
２１０  イメージ感知部
３１０  感光膜パターン
【図１】
2010098312.tif 000003
【図２】
2010098312.tif 000004
【図３】
2010098312.tif 000005
【図４】
2010098312.tif 000006
【図５】
2010098312.tif 000007
【図６】
2010098312.tif 000008
【図７】
2010098312.tif 000009