(57)【要約】      （修正有）【課題】縦型ＨＶＦＥＴにおいて、その延長ドレイン又はドリフト領域の高耐圧化手段を提供する。【解決手段】縦型ＨＶＦＥＴは、ループレイアウトに配置された半導体材料からなるピラーを含む。このループレイアウトは、各々第１の幅を有する少なくとも２つの実質的に平行で実質的に線形のフィレット領域と、少なくとも２つの丸みのある領域とを有する。丸みのある領域は、第１の幅よりも狭い第２の幅を有し、ピラーの最上面にまたは最上面の近くに第１の導電型のソース領域が配置されており、ピラーの中、ソース領域の下に第２の導電型のボディ領域が配置されている。第１および第２の誘電体領域はそれぞれ、ピラーの対向する側に配置されており、第１の誘電体領域は、ピラーによって横方向に囲まれており、第２の誘電体領域は、ピラーを横方向に囲んでいる。第１および第２のフィールドプレートは、それぞれ第１および第２の誘電体領域中に配置されている。【選択図】図３
2010080963.tif 000002
【特許請求の範囲】
【請求項１】
縦型高電圧電界効果トランジスタ（ＨＶＦＥＴ）であって、
ループレイアウトに配置された半導体材料からなるピラーを備え、前記ループレイアウトは、各々第１の幅を有する少なくとも２つの実質的に平行で実質的に線形のフィレット領域と、少なくとも２つの丸みのある領域とを有し、前記丸みのある領域は、前記第１の幅よりも狭い第２の幅を有し、前記ピラーの最上面または最上面の近くに第１の導電型のソース領域が配置されており、前記ピラーの中、前記ソース領域の下に第２の導電型のボディ領域が配置されており、さらに
前記ピラーの対向する側にそれぞれ配置された第１および第２の誘電体領域を備え、前記第１の誘電体領域は、前記ピラーによって横方向に囲まれており、前記第２の誘電体領域は、前記ピラーを横方向に囲んでおり、さらに
前記第１および第２の誘電体領域中にそれぞれ配置された第１および第２のフィールドプレートを備える、縦型ＨＶＦＥＴ。
【請求項２】
前記第１および第２の誘電体領域中にそれぞれ、前記ピラーの前記最上面にまたは前記最上面の近くに、前記ボディ領域に隣接して配置された第１および第２のゲート部材をさらに備え、前記第１および第２のゲート部材は、前記ボディ領域からゲート酸化物によって隔てられている、請求項１に記載の縦型ＨＶＦＥＴ。
【請求項３】
前記ピラーは、前記第１および第２のフィールドプレートの各々から、前記ピラーに沿ったすべての箇所で実質的に一定の距離を隔てられている、請求項１に記載の縦型ＨＶＦＥＴ。
【請求項４】
前記距離は、前記フィールドプレートを前記ピラーからそれぞれ隔てる前記第１および第２の誘電体領域の横方向の厚みと等しい、請求項３に記載の縦型ＨＶＦＥＴ。
【請求項５】
前記ピラーは、移行領域をさらに含み、各移行領域は、前記フィレット領域の前記第１の幅を前記第２の幅まで狭める少なくとも１つの先細になった端縁を有する、請求項１に記載の縦型ＨＶＦＥＴ。
【請求項６】
延長領域をさらに含み、各延長領域は、前記第２の幅を有し、前記移行領域のうち対応する１つを前記丸みのある領域のうち１つに結合する、請求項５に記載の縦型ＨＶＦＥＴ。
【請求項７】
前記第１および第２のゲート部材は、前記第１および第２のフィールドプレートから完全に絶縁されている、請求項２に記載の縦型ＨＶＦＥＴ。
【請求項８】
各移行領域は、前記ピラーの対向する側に位置した１対の先細になった端縁を含み、前記１対の先細になった端縁は、前記フィレット領域の前記第１の幅を前記第２の幅まで狭める、請求項１に記載の縦型ＨＶＦＥＴ。
【請求項９】
前記少なくとも２つの丸みのある領域は、前記ループレイアウトの対向する端部に配置された１対の半円領域を含む、請求項１に記載の縦型ＨＶＦＥＴ。
【請求項１０】
縦型高電圧電界効果トランジスタ（ＨＶＦＥＴ）であって、
縦方向の厚みを有する半導体材料からなるピラーを備え、前記ピラーは、ループレイアウトに形成されており、前記ループレイアウトは、
１対の実質的に平行で実質的に線形のフィレット領域を含み、各前記フィレット領域は、第１の幅を有し、前記フィレット領域は、第１の横方向に延在し、さらに
１対の丸みのある先端領域を含み、前記丸みのある先端領域は、前記第１の幅よりも狭い第２の幅を有し、
前記ピラーの前記縦方向の厚みは、前記フィレット領域の前記第１の幅よりも少なくとも１２倍大きく、前記先端領域の前記第２の幅よりも少なくとも１５倍大きい、縦型ＨＶＦＥＴ。
【請求項１１】
前記ピラーは、各前記フィレット領域の各端部に移行領域をさらに含み、前記移行領域は、前記ピラーを前記第１の幅から前記第２の幅まで第１の距離に亘って狭めている、請求項１０に記載の縦型ＨＶＦＥＴ。
【請求項１２】
各移行領域は、少なくとも１つの先細になった端縁を有する、請求項１０に記載の縦型ＨＶＦＥＴ。
【請求項１３】
各移行領域は、前記ピラーの対向する側に位置した１対の先細になった端縁を含む、請求項１０に記載の縦型ＨＶＦＥＴ。
【請求項１４】
各前記フィレット領域の各端部は、前記先端領域のうち１つの一方の端部と、前記第１の幅から前記第２の幅への急な段移行で直接結合されている、請求項１０に記載の縦型ＨＶＦＥＴ。
【請求項１５】
前記ピラーは、各移行領域の端部を前記先端領域のうち１つの一方の端部と結合する実質的に線形の延長領域をさらに含み、前記延長領域は、第２の距離に亘って延在する前記第２の幅を有する、請求項１０に記載の縦型ＨＶＦＥＴ。
【請求項１６】
前記１対の丸みのある先端領域の各々は、半円形状を有し、前記１対の丸みのある先端領域の各々は、前記ループレイアウトの対向する端部に配置されている、請求項１０に記載の縦型ＨＶＦＥＴ。
【請求項１７】
前記ループレイアウトは、レーストラック形状に形成されている、請求項１０に記載の縦型ＨＶＦＥＴ。
【請求項１８】
縦型高電圧電界効果トランジスタ（ＨＶＦＥＴ）であって、
第１の導電型の基板上に形成された半導体材料からなるピラーを備え、前記ピラーは、縦方向の厚みを有し、ループレイアウトに形成されており、前記ループレイアウトは、
１対の実質的に平行で実質的に線形のフィレット領域を含み、各前記フィレット領域は、第１の幅を有し、前記フィレット領域は、第１の横方向に延在し、さらに
１対の半円形先端領域を含み、前記先端領域は、前記第１の幅よりも狭い第２の幅を有し、
前記ピラーは、前記ピラーの最上面にまたは最上面の近くに配置された前記第１の導電型のソース領域と、前記ピラーの中、前記ソース領域の下に配置された第２の導電型のボディ領域と、前記ボディ領域から前記基板まで縦に延在する前記第１の導電型の延長ドレイン領域とをさらに含み、前記縦型ＨＶＦＥＴは、さらに
前記ピラーの対向する側にそれぞれ配置された第１および第２の誘電体領域を備え、前記第１の誘電体領域は、前記ピラーによって横方向に囲まれており、前記第２の誘電体領域は、前記ピラーを横方向に囲んでおり、さらに
前記第１および第２の誘電体領域中にそれぞれ配置された第１および第２のフィールドプレートを備え、前記ピラーは、前記第１および第２のフィールドプレートの各々から、前記ピラーに沿ってすべての箇所で実質的に一定の距離を隔てられている、縦型ＨＶＦＥＴ。
【請求項１９】
前記ループレイアウトは、レーストラック形状に形成されている、請求項１８に記載の縦型ＨＶＦＥＴ。
【請求項２０】
前記第１の幅の範囲は、２．４−３．０μｍ幅である、請求項１８に記載の縦型ＨＶＦＥＴ。
【請求項２１】
前記第２の幅の範囲は、１．５−２．２μｍ幅である、請求項１８に記載の縦型ＨＶＦＥＴ。
【請求項２２】
前記ピラーは、前記フィレット領域の前記第１の幅よりも少なくとも１２倍大きく、かつ前記先端領域の前記第２の幅よりも少なくとも１５倍大きい縦方向の厚みを有する、請求項１８に記載の縦型ＨＶＦＥＴ。
【請求項２３】
前記ピラーは、移行領域を含み、各前記移行領域は、前記フィレット領域の前記第１の幅を前記第２の幅まで狭める少なくとも１つの先細になった端縁を有する、請求項１８に記載の縦型ＨＶＦＥＴ。
【請求項２４】
延長領域をさらに含み、各前記延長領域は、前記第２の幅を有し、前記移行領域のうち対応する１つを前記丸みのある領域のうち１つと結合する、請求項２３に記載の縦型ＨＶＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、高電圧に耐えることができる電界効果半導体トランジスタ構造に関する。
【背景技術】
【０００２】
背景
高電圧電界効果トランジスタ（ＨＶＦＥＴ）は、半導体技術分野において周知である。多くのＨＶＦＥＴは、デバイスが「オフ」状態にあるときに印加された高電圧（たとえば数１００ボルト）を維持または遮断する延長ドレイン領域を含むデバイス構造を使用する。この種類のＨＶＦＥＴは、一般にオフライン電源、モータ制御などのためのＡＣ／ＤＣ変換器などの電力変換用途において用いられる。こういったデバイスは、高電圧で切換えられ、オフ状態で高い遮断電圧を達成し、その一方で「オン」状態で電流への抵抗を最小化することができる。遮断または降伏電圧は、一般的に、略してＶｂｄまたはＢＶと表わす。頭文字Ｒｄｓは、延長ドレイン領域における抵抗と表面積との積を指し、一般的に、デバイスのオン状態性能を説明するために用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
先行技術の縦型ＨＶＦＥＴ構造において、半導体材料からなるメサまたはピラーは、オン状態での電流のための延長ドレインまたはドリフト領域を形成する。シリコンピラー構造は、典型的に、レーストラック形状で形成され、ピラー構造は、ピラー長に直交する方向に繰返される。図１には、従来の高電圧縦型トランジスタのためのシリコンピラーレイアウトの一方の端部が示されている。この構造は、半円形の（すなわち放射状の）先端領域によって接続された１対の長い直線状のフィレット領域によって特徴付けられる。先端領域およびフィレット領域におけるピラー幅（ＰＷ）は、全体を通して一定である。
【課題を解決するための手段】
【０００４】
縦型デバイス構造は、トレンチゲートが、基板の最上部近くに、かつボディ領域が延長ドレイン領域の上に堆積されたピラーの側壁領域に近接して形成されていることよって特徴付けられる。適切な電圧電位をゲートに印加すると、導電チャネルが、ボディ領域の縦の側壁部分に沿って形成されて、電流が半導体材料を通って縦方向に、すなわち電流がソース領域が堆積された基板の最上面からドリフト領域を通ってドレイン領域が位置する基板の底部まで下に流れるようにすることが起こる。ドリフト領域は、通常、低濃度にドープされて、デバイスがオフのときドレインに印加される高電圧を維持する。したがって、ドーピングの減少および延長ドレイン領域の長さの増大は、両方ともオン状態抵抗の増大を引起すので、デバイスのオン状態性能に悪影響を及ぼす。言い換えれば、従来の高電圧ＦＥＴ設計は、ＢＶとＲｄｓとの間のトレードオフによって特徴付けられる。
【図面の簡単な説明】
【０００５】
この開示は、以下の詳細な説明および添付の図面からより完全に理解されるだろうが、この説明および図面は、この発明を、示された特定的な実施例に限定するものとして捉えられるべきではなく、説明および理解のためのものにすぎない。
【図１】先行技術の縦型高電圧縦型電界効果トランジスタ（ＨＶＦＥＴ）の一部分のレイアウトの上面図である。
【図２】ピラー幅がフィレット領域よりも先端領域で相対的に狭い縦型ＨＶＦＥＴ構造の一方の端部のレイアウト例を示す図である。
【図３】図２のレイアウト例に誘電体領域とフィールドプレート部材とを加えて説明する図である。
【図４】図２に示された縦型ＨＶＦＥＴ構造の（Ａ−Ａ′切断線に沿って取った）例示的な断面側面図である。
【図５】図２に示された縦型ＨＶＦＥＴ構造の（Ｂ−Ｂ′切断線に沿って取った）例示的な断面側面図である。
【図６Ａ】縦型ＨＶＦＥＴ構造のレーストラック形状シリコンピラーの一方の端部のさまざまなレイアウト例を示す図である。
【図６Ｂ】縦型ＨＶＦＥＴ構造のレーストラック形状シリコンピラーの一方の端部のさまざまなレイアウト例を示す図である。
【図６Ｃ】縦型ＨＶＦＥＴ構造のレーストラック形状シリコンピラーの一方の端部のさまざまなレイアウト例を示す図である。
【図６Ｄ】縦型ＨＶＦＥＴ構造のレーストラック形状シリコンピラーの一方の端部のさまざまなレイアウト例を示す図である。
【図６Ｅ】縦型ＨＶＦＥＴ構造のレーストラック形状シリコンピラーの一方の端部のさまざまなレイアウト例を示す図である。
【図７】図２に示すレイアウトを有する縦型ＨＶＦＥＴ構造例についてピラー幅に対するドレイン降伏電圧を示すグラフである。
【発明を実施するための形態】
【０００６】
例示的な実施例の説明
以下の説明において、この明細書中の開示の完全な理解を提供するために、材料の種類、寸法、構造的特徴、処理ステップなどの特定的な詳細が述べられる。しかしながら、当業者は、こういった特定的な詳細は、説明された実施例を実行するために必要でないことがあることを理解するであろう。図中の要素は、説明上のものであり、わかりやすくするため、一律の縮尺に従わずに描かれていることも理解されるべきである。
【０００７】
図２には、縦型ＨＶＦＥＴのシリコンピラー１０のレイアウト例が示されている。図２の上面図には、対向する側を誘電体領域によって囲まれた半導体材料からなるピラーを含む連続した細長いレーストラック形状ループ（たとえば輪または楕円）構造の一方の端部が示されている。ピラー１０の両側にある誘電体領域内には、それぞれのゲート部材および導電性フィールドプレートが配置されている。わかりやすくするため図２には示されていないが、誘電体要素およびフィールドプレート要素は、以下に述べられる図３から図５に示されている。
【０００８】
図２の例において、レーストラック形状のピラー１０の幅（すなわちピッチ）は、直線状のフィレット領域から丸みのある先端領域まで変化する。たとえば、フィレット１１は、Ｙ方向に延在し実質的に平行なピラー１０の２つの側面領域を含む。５００−７００ＶのＨＶＦＥＴデバイス構造の典型的な例において、各フィレット１１の幅Ｗ1は、およそ２．４−２．８μｍである。フィレット１１は、およそ１０−１２μｍの距離ｄ3で隔てられている。ピラー１０は、移行領域１３に亘ってフィレット１１の各端部での幅Ｗ1から幅Ｗ2まで狭まる。５００−７００ＶのＨＶＦＥＴデバイス構造例については、幅Ｗ2は、およそ１．８−２．２μｍである。他の実施例において、設計考慮事項、面積の制約、光リソグラフィイメージングの限界などによっては、幅Ｗ1は、２．８μｍより広くてもよく、幅Ｗ2は１．８μｍより狭くてもよいことが理解される。
【０００９】
示された例において、ピラー１０の両側は、移行領域の距離ｄ1に亘って同様に線形に変化して（すなわち両側が同じ傾きで先細になって）示されている。１つの実施例において、距離ｄ1は、およそ３−１０μｍの長さである。移行領域１３は、他の実施例においてより長くてもよい。さらに他の実施例において、移行領域は、より短いまたは全くなくされていてもよく、すなわち、ピラー１０がより幅の広いフィレットからより幅の狭い先端まで先細になっているのではなく、フィレット１１は、各端部での幅Ｗ1から幅Ｗ2へ急
に移行してもよい。移行領域１３の形状は、ピラー１０の各側で対称である必要はないことも理解されるべきである。言い換えれば、幅Ｗ1から幅Ｗ2への移行は、さまざまなレイアウト形状を使用して、異なる方法で実現化されてもよい。
【００１０】
引続き図２の例について、移行領域１３を丸みのある先端領域１６と接続する延長領域１５が示されている。各延長領域１５の幅Ｗ2は、先端領域１６の幅と同じである。先端領域１６は、内径ｒと全体を通して一定の幅Ｗ2とを有する、シリコンからなる半円形状領域を含む。示された実施例において、各延長領域１５の長さｄ2は、典型的に、３−１０μｍの長さである。他の実施例は、より長いまたはより短い延長領域１５を使用してもよい。さらに、ある実施例は、延長領域を完全になくしてもよいことが理解されるべきである。言い換えれば、図２に示されたピラーレイアウトにおいて延長領域１５を含むことは、任意選択である。
【００１１】
その上、図２の例には、単一の移行領域（各側に１つ）が示されているが、他の実施例は、複数の移行領域、またはピラー１０のより幅の広いフィレットからより狭い先端領域への複数の急な（たとえば段の付いた）幅の変化を含んでもよいことが理解されるべきである。さらに他の実施例において、先端領域の幅自体が、半径ｒの周りで変化してもよい。たとえば、各移行領域１５の端部での先端領域１６の幅Ｗ2は、半円の中心での幅Ｗ3まで徐々に狭まってもよい。
【００１２】
より幅の広いフィレットとより狭い先端とを有するシリコンピラーを備えて製造されたトランジスタデバイスの性能上の利点は、図７に示されるグラフを考慮することによって最もよく理解される。図７は、図２に示されるレイアウトを有する縦型ＨＶＦＥＴ構造例について、ピラー幅に対するドレイン降伏電圧（ＢＶ）を示すグラフである。プロット４１は、所与のエピタキシャルドーピングレベルについて、フィレット領域におけるＢＶをピラー幅の関数として示す。プロット４２は、同じエピタキシャルドーピングレベルについて、先端領域におけるＢＶをピラー幅の関数として示す。この明細書中で開示された主題の発明者らが発見し、かつ彼らの実験以前は従来未知であったことは、レーストラック形状のピラーを有する縦型ＨＶＦＥＴ構造のフィレット領域における、先端領域と比較して相当高い降伏電圧の存在であり、これは、フィレットピラー幅が先端ピラー幅よりも遥かに広い場合においてさえ存在した。言い換えれば、実験を通じて発見されたことは、所与のエピタキシャルドーピングについて、幅Ｗ2での先端領域における最適ＢＶに対して、フィレットＢＶは、Ｗ2よりも大きなピラー幅で（たとえばＷ1で）先端ＢＶよりも高いことである。
【００１３】
シリコンピラーにおけるエピタキシャルドーピングを最適化することによって、フィレットにおけるピラー幅よりも相対的に狭いピラーの先端領域におけるピラー幅で、ドレインＢＶが最大化されることが理解される。これは、ドレインＢＶの増大に寄与する。なぜなら、薄いシリコンピラーにおけるピーク電場が、より狭いピラーについて増大されるからである。ピーク電気の増大は、ピラー中のキャリアドーズ量の対応した増大を可能にする。ドーズ量はドーピングにピラー幅を乗じたものに等しいので、ピラー中のドーピング濃度は、さらに一層増大されてもよい。違う言い方をすれば、（図２に示されるように）先端領域においてピラー幅をより狭めることによって、ドーピングを比例的に増大させることができる。
【００１４】
このデバイス構造のフィレット領域において、ピラー幅を増大させてＲｓｐを最小化してもよい。なぜなら、フィレット領域におけるＢＶは、先端におけるＢＶよりも大幅に高いためである。当業者は、実際的な実施例において、フィレット領域は、先端領域よりもはるかに長く、フィレット領域は、製造されるデバイスのＲｓｐの決定に著しく影響することを理解するであろう。また、ＢＶが急速に低下する臨界ピラー幅は、フィレット領域
についての方が、デバイスの先端領域と比較して大きい。当業者は、これにより、フィレット幅を増大させるとき、一層のプロセス余裕度が可能になることを理解するであろう。
【００１５】
図３には、図２のレイアウト例が、誘電体領域とフィールドプレート部材とを加えて示されている。ゲート部材、コンタクト領域、メタライズ層などの他のデバイス構造は、わかりやすくするために図３には示されていない。図３の上面図には、隣接する内側誘電体領域２５ａによって、内側フィールドプレート部材２９ａから隔てられたシリコンピラー１０が示されている。内側フィールドプレート部材２９ａは、球状で丸みのついた指先領域２７で急に成端する。内側フィールドプレート部材２９ａの中央部分２０は、フィレット１１の中間に形成されており、幅ｄ5を有し、指先領域２７は、より広い幅ｄ6を有する。より広い指先領域２７の輪郭は、同心状に配置された隣接領域として形成されたピラー１０の内側端縁または表面の輪郭に沿っている。このようにして、内側誘電体領域２５ａの幅ｄ4は、ピラー１０の周りのすべての横方向箇所で一定であり続ける。図３に示された構造の１つの実現化例において、幅ｄ4の範囲は、２μｍから５μｍであり、幅ｄ5の範囲は、１μｍから３μｍである。示された例において、幅ｄ6は、典型的に、幅ｄ4よりも０．６μｍから１．２μｍ広い。
【００１６】
図３のレイアウト例には、隣接する外側誘電体領域２５ｂによって、ピラー１０の外側端縁から距離ｄ4隔てられた隣接する外側フィールドプレート部材２９ｂも示されている。外側フィールドプレート部材２９ｂおよび外側誘電体領域２５ｂは両方とも、ピラー１０を横方向に囲み、外側誘電体領域２５ｂの幅ｄ4がピラー１０の周りのすべての横方向箇所で同じであるよう、ピラー１０の外側端縁の変化する形状に沿っている。
【００１７】
特定の実施例において、内側フィールドプレート部材はなくしてもよいことが理解される。さらに他の実施例において、レーストラック形状の複数のシリコンピラーを、互いに隣接させ、併合された領域を備えて形成して、外側フィールドプレート部材が、併合されたピラー構造全体を横方向に囲む１つの大きな輪または直線の構造として形成されるようにしてもよい。こういった代替的な実施例の各々において、シリコンピラーの丸みのある先端または曲がり角領域は、より幅の広いフィレット領域よりも相対的に狭まる。
【００１８】
さらにその上、他の実施例において、酸化物誘電体の幅ｄ4は、先端領域の周りのすべての箇所で同じ（すなわち一定）である必要はない。つまり、ピラー１０のフィレット１１と内側フィールドプレート部材２９ａとを隔てる横方向の距離は、ピラー１０の丸みのある先端領域１６と内側フィールドプレート部材２９ａの球状で丸みのある指先領域２７とを隔てる距離と異なっていてもよい。加えて、丸みのあるピラー先端領域１６の形状は、半円形である必要はない。たとえば、特定の実施例において、ピラー先端は、四半円形で、シリコンピラー構造の形状を幾分より矩形に、または正方形にさえし得る。
【００１９】
図４には、図２に示された縦型ＨＶＦＥＴ構造の（Ａ−Ａ′切断線に沿って取った）例示的な断面側面図が示されている。縦型ＨＶＦＥＴ３０は、Ｎ＋をドープされたシリコン基板２１上に形成されたＮ型シリコンからなる延長ドレイン領域２２を含む構造を有して示されている。基板１１は、高濃度にドープされて、ドレイン電極まで流通する電流に対する基板の抵抗を最小化する。このドレイン電極は、完成されたデバイスにおいて、基板の底部に位置する。１つの実施例において、延長ドレイン領域２２は、ピラー１０を含みかつ基板１１からシリコンウェハの最上面まで延在するエピタキシャル層の一部である。Ｐ型ボディ領域２３と、Ｐ型領域２６によって横方向に隔てられており、Ｎ＋をドープされたソース領域２４ａおよび２４ｂとは、エピタキシャル層の最上面近くに形成されている。理解されるように、Ｐ型ボディ領域２３は、延長ドレイン領域２２の上に配置されており、延長ドレイン領域２２を、Ｎ＋ソース領域２４ａおよび２４ｂならびにＰ型領域２６から縦方向に隔てる。
【００２０】
１つの実施例において、エピタキシャル層の、延長ドレイン領域２２を含む部分のドーピング濃度は、線形に勾配されて、実質的に均一な電場分布を示す延長ドレイン領域を生み出す。線形勾配は、エピタキシャル層の最上面より下の、ある箇所で終わってもよい。
【００２１】
延長ドレイン領域２２、ボディ領域２３、ソース領域２４ａおよび２４ｂ、ならびにＰ型領域２６は、集合的に、図４に示された縦型トランジスタ構造例においてシリコン材料からなるメサまたはピラー１０（どちらの用語も本願中で同義に用いられる）を構成する。ピラー１０の対向する側に形成された縦のトレンチは、誘電体領域２５ａおよび２５ｂを構成する誘電体材料（たとえば酸化物）の層で充填されている。なお、縦のトレンチの深さは、この例においては、エピタキシャル層の厚みよりも約５μｍ深い。
【００２２】
ピラー１０の高さおよび幅、ならびに隣接する縦のトレンチ間の間隔は、デバイスの降伏電圧要請によって決定されてもよい。たとえば、典型的な５００−７００ＶのＨＶＦＥＴにおいて、ピラー１０の縦方向の高さ（厚み）の範囲は、約４０μｍから６０μｍ厚である。横方向の酸化物の厚み（厚みｄ4）、約３−５μｍであり、エピタキシャル層ドーピングは、延長ドレイン領域２２の最上部でのおよそ１−２Ｅ１５／ｃｍ3から底部での約２−３Ｅ１６／ｃｍ3まで線形に変化する。
【００２３】
別の実施例において、Ｐ型領域２６を（図４に示すように）Ｎ＋ソース領域２４ａと２４ｂとの間にピラー１０の横方向の幅に亘って配置するのではなく、Ｎ＋ソース領域とＰ型領域とを交互に、ピラー１０の最上部にピラー１０の横方向の長さに亘って形成してもよい。言い換えれば、図１に示されるような所与の断面図は、どこで断面が取られるかに応じて、ピラー１０の横方向の幅全体に亘って延在するＮ＋ソース領域２４か、Ｐ型領域２６かのいずれかを有するであろう。そのような実施例において、各Ｎ＋ソース領域２４は、両側に（ピラーの横方向の長さに沿って）Ｐ型領域２６が隣接している。同様に、各Ｐ型領域２６は、両側に（ピラーの横方向の長さに沿って）Ｎ＋ソース領域２４が隣接している。
【００２４】
誘電体領域２５ａおよび２５ｂは、二酸化シリコン、窒化シリコン、または他の適切な誘電体材料を含んでもよい。誘電体領域２５は、熱成長および化学気相成長法を含めてさまざまな周知の方法を用いて形成されてもよい。内側誘電体層２５ａの内部に配置され、基板２１およびピラー１０から完全に絶縁されているのは、内側フィールドプレート部材２９ａである。外側フィールドプレート部材２９ｂは、外側誘電体層２５ｂの中に配置されて示されており、同様に、基板２１およびピラー１０から絶縁されている。フィールドプレート２９を形成するために用いられた誘電性材料は、高濃度にドープされたポリシリコン、金属（または金属合金）、シリサイド、または他の適切な材料を含んでもよい。完成したデバイス構造において、フィールドプレート２９ａおよび２９ｂは、通常、ＨＶＦＥＴがオフ状態のとき（すなわちドレインが高電圧電位に上げられたとき）、延長ドレイン領域から電荷を空乏化させるために用いられてもよい容量プレートとして機能する。
【００２５】
縦型ＨＶＦＥＴトランジスタ３０のトレンチゲート構造は、ゲート部材２８ａおよび２８ｂを含み、各ゲート部材はそれぞれ、酸化物領域２５ａおよび２５ｂの中、ピラー１０の対向する側、かつフィールドプレート２９ａおよび２９ｂとボディ領域２３との間に配置されている。高品質で薄い（たとえば〜５００Å）ゲート酸化物層は、ゲート部材２８をボディ領域２３に隣接したピラー１０の側壁から隔てている。ゲート部材２８は、ポリシリコンまたは何らかの他の適切な材料を含んでもよい。１つの実施例において、各ゲート部材２８は、横方向の幅がおよそ１．５μｍであり、深さが約３．５μｍである。
【００２６】
当業者は、ピラー１０の最上部近くにあるＮ＋ソース領域２４およびＰ型ボディ領域２
３は各々、普通の堆積、拡散、および／または注入処理技術を用いて形成されてもよいことを理解するであろう。Ｎ＋ソース領域２４の形成後、ＨＶＦＥＴ３０は、ソース、ドレイン、ゲート、およびデバイスのそれぞれの領域／材料と電気的に接続するフィールドプレート電極を、従来の製造方法を用いて形成することによって完成されてもよい（わかりやすくするため図示せず）。
【００２７】
図５には、図２に示された縦型ＨＶＦＥＴ構造の（Ｂ−Ｂ′切断線に沿って取られた）例示的な断面側面図が示されている。図５に示された構成要素は、内側フィールドプレート２９ａの横方向の幅およびピラー１０の横方向の幅を除いて、図４中の構成要素（上述）と同じである。図４において、断面側面図は、ピラーのより狭い延長領域に沿って取られており、内側フィールドプレートは、図５に示されるフィールドプレート２９ａの中央フィレット領域と比較して相対的に幅が広い。図５の断面側面図は、フィレット領域に移されているので、デバイス構造の延長または先端領域と比較して、フィールドプレート２９ａは相対的に狭く、ピラー１０は相対的に幅が広い。
【００２８】
図６Ａから図６Ｅには、縦型ＨＶＦＥＴ構造のレーストラック形状のシリコンピラーの一方の端部のさまざまなレイアウト例が示されている。たとえば、図６Ａには、ピラーをフィレット１１から延長領域１５まで外側端縁でのみ先細りさせるまたは狭める移行領域１３を備えたある実施例が示されている。シリコンピラーの内側端縁は、フィレット１１から先端領域１６まで直線状であり続ける。同様に、図６Ｂの上面図には、内側端縁でのみ先細りする−外側端縁はフィレット１１から領域１３および１５を通って先端領域１６まで変化しない（すなわち直線状または線形である）−移行領域１３を備えた代替実施例が示されている。
【００２９】
図６Ｃには、さらに別の変形例が示されており、この変形例において、フィレット１１は、先端部１６に至るまで延在し、本質的に、移行領域１３および延長領域１５をなくしている。先細りに狭まる代わりに、より幅の広いフィレット領域１１からより幅の狭い先端領域１６への移行は、ピラーの外側端縁に位置する切欠または段１７ａで急に起こる。図６Ｄには、図６Ｃと同様のアプローチが示されているが、ピラー幅の急な移行が起こっている段１７ｂは、シリコンピラーの内側端縁にある。
【００３０】
図６Ｅには、図２の例示的な実施例に類似するが、延長領域１５をなくしたさらに別の変形例が示されている。言い換えれば、移行領域１３は、ピラーの幅をフィレット１１と先端領域１６との間で直接先細りさせてまたは狭めている。当業者は、図６Ａから図６Ｄに示された任意の実施例は、同様に延長領域１５なしに、すなわち移行領域１３の端部で始まる先端領域を備えて、実現化してもよいことを理解するであろう。さらに他の実施例は、複数の段または例として示されたさまざまなパラメータの組合せを備えて製造されてもよい。
【００３１】
１つの実施例において、縦型トランジスタデバイス構造のレーストラックトランジスタセグメントの各々は、Ｘ方向の幅（すなわちピッチ）がおよそ１３μｍであり、Ｙ方向の長さの範囲が約４００μｍから１０００μｍであり、ピラーの高さが約６０μｍである。言い換えれば、縦型ＨＶＦＥＴを構成する個々のレーストラックトランジスタセグメントの長さの幅に対する比の範囲は、約３０から８０である。特定的な実施例において、各レーストラック形状のセグメントの長さは、そのピッチまたは幅よりも少なくとも２０倍大きい。
【００３２】
当業者は、完成されたデバイス構造において、パターン形成された金属層が用いられて、個々のトランジスタセグメントのシリコンピラー１０の各々を相互接続することを理解するであろう。つまり、実際的な実施例において、ソース領域、ゲート部材、およびフィ
ールドプレートはすべてそれぞれ、半導体ダイ上の対応する電極に共に配線されている。示されたレイアウト例において、シリコンピラーを隔てる誘電体領域の幅およびフィールドプレートの幅は、半導体ダイに亘って実質的に均一である。均一な幅および離隔距離でトランジスタセグメントをレイアウトすると、誘電体領域２５とフィールドプレート２９とを含む層を形状適合に堆積するために用いられる処理ステップの後で、空隙または孔が形成されることが予防される。
【００３３】
上記実施例は、特定的なデバイス種類に関連して説明されたが、当業者は、数多くの変形例および変更例がこの発明の十分に範囲内であることを理解するであろう。たとえば、ＨＶＦＥＴが説明されたが、示された方法、レイアウト、および構造は、ショットキー（Schottky）、ダイオード、ＩＧＢＴおよびバイポーラ構造を含めて他の構造およびデバイス種類に等しく適用可能である。したがって、明細書および図面は、限定的意味ではなく例示的意味で考えられるべきである。
【符号の説明】
【００３４】
１０  ピラー、１１  フィレット、１３  移行領域、１５  延長領域、１６  先端領域、１７ａ，１７ｂ  段、２０  中央部分、２１  基板、２２  延長ドレイン領域、２３  ボディ領域、２４ａ，２４ｂ  ソース領域、２５ａ  内側誘電体領域、２５ｂ  外側誘電体領域、２６  Ｐ型領域、２７  指先領域、２８ａ，２８ｂ  ゲート部材、２９ａ  内側フィールドプレート部材、２９ｂ  外側フィールドプレート部材、３０  縦型ＨＶＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【外国語明細書】
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