(57)【要約】【課題】本発明は、磁場制御構造に関し、特に、集積回路を構成する基板上に渦電流が発生しないように磁力線を制御する磁場制御構造に関する。【解決手段】本発明による磁場制御構造は、集積回路における磁場制御構造であって、磁場を発生させる磁場発生源１、２と、磁場発生源１、２の近傍に、または磁場発生源１、２に接して配置された磁性体３とを備え、磁性体３によって磁場発生源１、２からの所定方向の磁力線を吸収することを特徴とする。【選択図】図１
2010103207.tif 000002
【特許請求の範囲】
【請求項１】
集積回路における磁場制御構造であって、
磁場を発生させる磁場発生源と、
前記磁場発生源の近傍に、または前記磁場発生源に接して配置された磁性体と、
を備え、
前記磁性体によって前記磁場発生源からの所定方向の磁力線を吸収することを特徴とする、磁場制御構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路において磁場発生源から発生する磁力線の発生方向を制御する磁場制御構造に関する。
【背景技術】
【０００２】
トランジスタやメモリ等がＳｉ基板に混載されているＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）において、Ｓｉ基板上に配置された磁場を発生させるインダクターや配線などを動作させると、インダクターや配線から発生した磁場がＳｉ基板中に渦電流を発生させ電力として消費される。このような基板での損失を低減するために、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いる方法がある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１−３０８２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ＳＯＩ基板もＳｉ基板ほどではないが渦電流が発生してしまうため、渦電流が発生する領域にはトランジスタ、特に高性能なトランジスタを配置することができない。従って、渦電流が発生する領域以外にトランジスタを配置する必要があるため、素子全体が大きくなるという問題とともに、コストがかかるという問題もある。
【０００５】
本発明は、これらの問題を解決するためになされたもので、基板上に渦電流が発生しないように磁場発生源から発生する磁力線を制御する磁場制御構造に関する。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明による磁場制御構造は、集積回路における磁場制御構造であって、磁場を発生させる磁場発生源と、磁場発生源の近傍に、または磁場発生源に接して配置された磁性体とを備え、磁性体によって磁場発生源からの所定方向の磁力線を吸収することを特徴とする。
【発明の効果】
【０００７】
本発明によると、磁場を発生させる磁場発生源と、磁場発生源の近傍に、または磁場発生源に接して配置された磁性体とを備え、磁性体によって磁場発生源からの所定方向の磁力線を吸収するため、基板上に渦電流が発生しないように磁場発生源から発生する磁力線を制御することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態について、図面を用いて以下に説明する。
【０００９】
図１は、本発明の実施形態による磁場制御構造の一例を示す図である。図１に示すように、磁性材料３はインダクター１とＳｉ基板４との間に配置されている。本実施形態による磁場制御構造は、Ｓｉ基板４上に形成した集積回路における磁場制御構造であって、磁場を発生させるインダクター１（磁場発生源）と、インダクター１の近傍に、またはインダクター１に接して配置された磁性材料３（磁性体）とを備え、磁性材料３によってインダクター１からの所定方向の磁力線を吸収することを特徴としている。図１に示す磁場制御構造は、インダクター１と磁性材料３とから構成される。なお、本実施形態におけるＳｉ基板４上には、例えばトランジスタやメモリなどが配置されているものとする。
【００１０】
図２は、図１に示す磁場発生源であるインダクター１を電源配線２としたものである。その他の構成および動作は、図１と同様である。図２に示す磁場制御構造は、電源配線２と磁性材料３とから構成される。
【００１１】
図１および図２に示すように、電流Ｉが流れることによりインダクター１または電源配線２から発生した磁力線は、磁性材料３にて吸収される。そのため、Ｓｉ基板４に磁力線が届かず、Ｓｉ基板４中に渦電流が生じることもない。
【００１２】
図３および図４は、インダクター１を磁場発生源とした場合における磁場制御構造の磁性材料３の構造の一例であり、図５は、電源配線２を磁場発生源とした場合における磁場制御構造の磁性材料３の構造の一例を示した図である。図３〜図５に示すような構成とすることによって、図１および図２と同様の効果が得られる。
【００１３】
このようにすることによって、Ｓｉ基板４中に渦電流が発生しないため、不必要な電力を消費することはない。また、Ｓｉ基板４上に自由にトランジスタなどを配置することが可能となるため、素子全体が大きくなることなく、コストも軽減される。
【００１４】
図６および図７は、本発明の実施形態による磁場制御構造の一例を示す図である。図６に示すように、配線５はインダクター１とＳｉ基板４との間に配置されており、配線５のインダクター１側の面に磁性材料３が形成されている。一方、図７では、磁性材料３を配線５のＳｉ基板４側の面に形成したものである。
【００１５】
図６および図７に示すように、インダクター１から発生した磁力線は、磁性材料３にて吸収される。そのため、Ｓｉ基板４に磁力線が届かず、Ｓｉ基板４中に渦電流が生じることもない。
【００１６】
図８および図９は、本発明の実施形態による磁場制御構造の一例を示す図である。図８に示すように、磁性材料３は配線５のインダクター１側の面を除く３面を覆うように形成されている。一方、図９では、磁性材料３を配線５のＳｉ基板４側の面を除く３面を覆うように形成したものである。図８および図９のような構成とすることによって、図６および図７と同様の効果が得られる。
【００１７】
このようにすることによって、Ｓｉ基板４中に渦電流が発生しないため、Ｓｉ基板４上に自由にトランジスタなどを配置することが可能となる。また、磁性材料３は配線５の形成工程にて同時に形成可能であるため、作成工程数が削減され、コストも軽減される。
【００１８】
図１０および図１１は、本発明の実施形態による磁場制御構造の一例を示す図である。図１０に示すように、インダクター１とＳｉ基板４との間には、磁性材料３ａおよび磁性材料３ｂが配置されている。一方、図１１では、インダクター１とＳｉ基板４との間に配置された配線５ａおよび配線５ｂのインダクター１側の面に、磁性材料３ａおよび磁性材料３ｂをそれぞれ形成している。
【００１９】
図１０および図１１に示すように、磁性材料３を２層にすることによって、インダクター１から発生した磁力線のシールド力がさらに向上するためＳｉ基板４に磁力線が届かず、Ｓｉ基板４中に渦電流が生じることがない。
【００２０】
図１２および図１３は、本発明の実施形態による磁場制御構造の一例を示す図である。図１２および図１３に示すように、磁性材料３ａおよび磁性材料３ｂは、インダクター１とＳｉ基板４との間に配置されている。図１２では、磁性材料３ａは配線５ａのＳｉ基板４側の面を除く３面を覆うように形成し、磁性材料３ｂは配線５ｂのインダクター１側の面を除く３面を覆うように形成している。一方、図１３では、磁性材料３ａは配線５ａの４面を全て覆うように形成し、磁性材料３ｂは配線５ｂのインダクター１側の面を除く３面を覆うように形成している。図１２および図１３のような構成とすることによって、図１０および図１１と同様の効果が得られる。
【００２１】
このように、磁性材料３を複数用いることによって、磁場発生源であるインダクター１から発生した磁力線のシールド力をさらに向上させることができる。なお、本発明の実施形態では磁性材料３を２層としたが、任意の複数層であってもよい。
【００２２】
図１４（ａ）〜（ｅ）は、本発明の実施形態による磁場制御構造の一例を示す図である。図１４は、磁場発生源であるインダクター１および電源配線２に接して磁性材料３を形成することを特徴としている。図１４について、紙面上側を上面、紙面下側を下面とした場合において、図１４（ａ）は、磁性材料３を形成していないインダクター１および電源配線２を示している。図１４（ｂ）は、インダクター１および電源配線２の下面に磁性材料３を形成している。図１４（ｃ）は、インダクター１および電源配線２の上面を除く３面に磁性材料３を形成している。図１４（ｄ）は、インダクター１および電源配線２の下面を除く３面に磁性材料３を形成している。図１４（ｅ）は、インダクター１および電源配線２の４面全てに磁性材料３を形成している。
【００２３】
このように、磁場発生源であるインダクター１および電源配線２に接して磁性材料３を形成することによって、インダクター１および電源配線２から発生した磁力線に対するシールド力が向上する。
【００２４】
図１５は、本発明の実施形態による磁場制御構造の使用例を示す図である。図１５では、メモリをＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とした、ＭＲＡＭ混載ＳｏＣに本実施形態の磁場制御構造を使用しているとする。
【００２５】
図１５に示すように、クラッド配線６とクラッド配線７との交点にＭＲＡＭセル８が両配線に上下に挟まれるように配置されている。クラッド配線６およびクラッド配線７のそれぞれは、ＭＲＡＭセル８側の面以外の３面に磁性材料３を形成している。
【００２６】
このような構造とすることによって、クラッド配線６およびクラッド配線７から発生した磁力線を、効率的にＭＲＡＭセル８に集中させることが可能となる。
【００２７】
なお、本発明の実施形態ではメモリとしてＭＲＡＭを使用したが、ＭＲＡＭ以外のメモリであっても適用可能である。また、本発明の実施形態ではＳｉ基板４を用いたが、その他の基板を用いてもよい。
【００２８】
本発明の実施形態において、磁性材料３には、磁力吸収能力が大きいＮｉＦｅを用いてもよく、磁場発生源の方向に凸部を有していてもよい。この凸部は、磁性材料３の端部に形成してもよい。また、電気的には寄与しない、体積を稼ぐためだけのダミーパターンを形成してもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態による磁場制御構造の一例を示す図である。
【図２】本発明の実施形態による磁場制御構造の一例を示す図である。
【図３】本発明の実施形態による磁場制御構造の一例を示す図である。
【図４】本発明の実施形態による磁場制御構造の一例を示す図である。
【図５】本発明の実施形態による磁場制御構造の一例を示す図である。
【図６】本発明の実施形態による磁場制御構造の一例を示す図である。
【図７】本発明の実施形態による磁場制御構造の一例を示す図である。
【図８】本発明の実施形態による磁場制御構造の一例を示す図である。
【図９】本発明の実施形態による磁場制御構造の一例を示す図である。
【図１０】本発明の実施形態による磁場制御構造の一例を示す図である。
【図１１】本発明の実施形態による磁場制御構造の一例を示す図である。
【図１２】本発明の実施形態による磁場制御構造の一例を示す図である。
【図１３】本発明の実施形態による磁場制御構造の一例を示す図である。
【図１４】本発明の実施形態による磁場制御構造の一例を示す図である。
【図１５】本発明の実施形態による磁場制御構造の使用例を示す図である。
【符号の説明】
【００３０】
１  インダクター、２  電源配線、３  磁性材料、４  Ｓｉ基板、５  配線、６  クラッド配線、７  クラッド配線、８  ＭＲＡＭセル。
【図１】
2010103207.tif 000003
【図２】
2010103207.tif 000004
【図３】
2010103207.tif 000005
【図４】
2010103207.tif 000006
【図５】
2010103207.tif 000007
【図６】
2010103207.tif 000008
【図７】
2010103207.tif 000009
【図８】
2010103207.tif 000010
【図９】
2010103207.tif 000011
【図１０】
2010103207.tif 000012
【図１１】
2010103207.tif 000013
【図１２】
2010103207.tif 000014
【図１３】
2010103207.tif 000015
【図１４】
2010103207.tif 000016
【図１５】
2010103207.tif 000017