(57)【要約】【課題】データの系列にかかわらずに送信信号の振幅を一定にすることができる小型かつ低コストの送信装置を提供することを課題とする。【解決手段】データの信号と前記データの信号を遅延させた信号を用いてパルスを生成し、そのパルスのそれぞれが、データ系列に応じたパルス幅になるようにパルスを生成するパルス生成部（１０２）と、前記パルスをフィルタリングするバンドパスフィルタ（１０３）と、前記フィルタリングされたパルスを増幅して送信信号として出力する送信アンプ（１０４）とを有することを特徴とする送信装置が提供される。【選択図】図１
2010098481.tif 000002
【特許請求の範囲】
【請求項１】
データの信号と前記データの信号を遅延させた信号を用いてパルスを生成し、そのパルスのそれぞれが、前記データの系列に応じたパルス幅になるようにパルスを生成するパルス生成部と、
前記パルスをフィルタリングするバンドパスフィルタと、
前記フィルタリングされたパルスを増幅して送信信号として出力する送信アンプと
を有することを特徴とする送信装置。
【請求項２】
さらに、前記データがローレベルのときには容量を積分して充電し、前記データがハイレベルのときには前記容量を放電させ、前記容量の電圧に基づく制御信号を出力する積分器を有し、
前記パルス生成部は、前記制御信号に応じたパルス幅のパルスを生成することを特徴とする請求項１記載の送信装置。
【請求項３】
前記パルス生成部は、前記データが複数回連続してハイレベルになるときのパルス幅に比べて、前記データがローレベルからハイレベルに変化するときのパルス幅が広くなるようにパルス幅を制御することを特徴とする請求項１又は２記載の送信装置。
【請求項４】
さらに、前記データをラッチする第１のフリップフロップ回路と、
前記データをラッチする第２のフリップフロップ回路と、
前記第２のフリップフロップ回路が出力するデータをラッチする第３のフリップフロップ回路と、
前記第１及び第３のフリップフロップ回路の出力信号の排他的論理和信号を出力する排他的論理和回路とを有し、
前記パルス生成部は、前記排他的論理和信号に応じたパルス幅のパルスを生成することを特徴とする請求項１記載の送信装置。
【請求項５】
さらに、前記データの系列と制御信号との対応関係を記憶するテーブルと、
前記パルス生成部は、前記制御信号に応じたパルス幅のパルスを生成することを特徴とする請求項１記載の送信装置。
【請求項６】
データの信号に応じてパルスを生成するパルス生成部と、
前記パルスをフィルタリングするバンドパスフィルタと、
前記データの系列に応じた増幅率で、前記フィルタリングされたパルスを増幅して送信信号として出力する送信アンプと
を有することを特徴とする送信装置。
【請求項７】
さらに、前記データがローレベルのときには容量を積分して充電し、前記データが第２の論理レベルのときには前記容量を放電させ、前記容量の電圧に基づく制御信号を出力する積分器を有し、
前記送信アンプは、前記制御信号に応じた増幅率で増幅することを特徴とする請求項６記載の送信装置。
【請求項８】
前記送信アンプは、前記データが複数回連続してハイレベルになるときの増幅率に比べて、前記データがローレベルからハイレベルに変化するときの増幅率が大きくなるように増幅率を制御することを特徴とする請求項６又は７記載の送信装置。
【請求項９】
さらに、前記データをラッチする第１のフリップフロップ回路と、
前記データをラッチする第２のフリップフロップ回路と、
前記第２のフリップフロップ回路が出力するデータをラッチする第３のフリップフロップ回路と、
前記第１及び第３のフリップフロップ回路の出力信号の排他的論理和信号を出力する排他的論理和回路とを有し、
前記送信アンプは、前記排他的論理和信号に応じた増幅率で増幅することを特徴とする請求項６記載の送信装置。
【請求項１０】
さらに、前記データの系列と制御信号との対応関係を記憶するテーブルと、
前記送信アンプは、前記制御信号に応じた増幅率で増幅することを特徴とする請求項６記載の送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置に関する。
【背景技術】
【０００２】
パルス無線通信システムにおける送信装置として、特開２００６−３０３７０５号公報の送信装置が公開されている。この送信装置では、クロック信号を遅延し、ＸＯＲ回路で生成した矩形波信号（パルス信号）を送信信号生成部に印加し、データ信号で変調して送信信号として出力する。送信信号生成部には、データ信号によりパルス信号をオン／オフするためのＲＦスイッチが用いられる。パルス無線通信システムの使用する周波数帯がマイクロ波帯程度であれば問題は小さいが、３０ＧＨｚを超えるミリ波帯ともなると、ＲＦスイッチに対して広帯域・高速スイッチ特性が求められる。ところが、広帯域・高速のＲＦスイッチは大変高価な上、サイズも大きいため、送信装置が大型化し製造コストも高くつくという問題がある。
【０００３】
【特許文献１】特開２００６−３０３７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、データの系列にかかわらずに送信信号の振幅を一定にすることができる小型かつ低コストの送信装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の送信装置は、データの信号と前記データの信号を遅延させた信号を用いてパルスを生成し、そのパルスのそれぞれが、前記データの系列に応じたパルス幅になるようにパルスを生成するパルス生成部と、前記パルスをフィルタリングするバンドパスフィルタと、前記フィルタリングされたパルスを増幅して送信信号として出力する送信アンプとを有することを特徴とする。
【０００６】
また、本発明の送信装置は、データの信号に応じてパルスを生成するパルス生成部と、前記パルスをフィルタリングするバンドパスフィルタと、前記データの系列に応じた増幅率で、前記フィルタリングされたパルスを増幅して送信信号として出力する送信アンプとを有することを特徴とする。
【発明の効果】
【０００７】
データの系列に応じてパルス幅又は増幅率を制御することにより、データの系列にかかわらずに送信信号の振幅を一定にすることができる。また、高帯域・高速のＲＦスイッチを用いないので、送信装置を小型かつ低コストにすることができる。
【発明を実施するための最良の形態】
【０００８】
（参考技術）
図２（Ａ）はパルス無線通信システムの構成例を示す図であり、図２（Ｂ）はバンドパスフィルタ１０３の通過帯域を示す図である。パルス無線通信システムは、ベースバンド信号生成器２０１、パルス発生器２０２、バンドパスフィルタ１０３、送信アンプ１０４、スイッチ２０５、アンテナ２０６、受信アンプ２０７、バンドパスフィルタ２０８、検波器２０９及びベースバンド信号再生器２１０を有する。ベースバンド信号生成器２０１、インパルス発生器２０２、バンドパスフィルタ１０３及び送信アンプ１０４は、送信装置を構成する。これに対し、ベースバンド信号再生器２１０、検波器２０９、バンドパスフィルタ２０８及び受信アンプ２０７は、受信装置を構成する。
【０００９】
まず、送信装置について説明する。ベースバンド信号生成器２０１は、タイムスロット単位のデータを生成し、パルス発生器２０２に出力する。そのデータは、「１」ではハイレベルになり、「０」ではローレベルになる。インパルス発生器２０２は、データがハイレベルになると、パルス２１１（インパルス）を生成する。バンドパスフィルタ１０３は、パルス２１１に対して所定の通過帯域のみを通過させるためのフィルタリングを行い、波束２１２を出力する。
【００１０】
図２（Ｂ）は、バンドパルフィルタ１０３の通過帯域２２２を示す。パルス特性２２１は、パルス２１１の周波数特性を示す。波束２１２は、パルス特性２２１のうちの通過帯域２２２の部分のみの周波数成分を有する。ＵＷＢ（超広帯域無線：Ultra Wide Band）等では、使用可能な周波数帯域が制限されている。その周波数帯域の制限を満たすようにするために、バンドパスフィルタ１０３を用いる。
【００１１】
送信アンプ１０４は、波束２１２を増幅し、スイッチ２０５及びアンテナ２０６を介して、送信信号２１３を無線送信する。送信信号２１３は、波束の有無により、「１」又は「０」を表す。
【００１２】
次に、受信装置について説明する。受信アンプ２０７は、アンテナ２０６及びスイッチ２０５を介して、受信信号を受信し、増幅する。バンドパスフィルタ２０８は、受信アンプ２０７の出力信号に対して所定の通過帯域のみを通過させるためのフィルタリングを行う。検波器２０９は、バンドパスフィルタ２０８の出力信号を検波して出力する。ベースバンド信号再生器２１０は、検波器２０９の出力信号を入力し、受信データの再生を行う。
【００１３】
インパルス方式による無線通信システムは、マイクロ波帯、準ミリ波帯、ＵＷＢをはじめとする超広帯域無線通信システムに利用可能である。インパルス方式は、狭帯域通信方式と比較して、発振器やミキサが不要でＲＦ部の構成が簡素・低コストとなる特徴を有し、広帯域を利用できるミリ波帯においては１０Ｇｂｐｓを超える広帯域無線伝送の実現が期待される。
【００１４】
図３（Ａ）は図２（Ａ）のパルス無線通信システム内の送信装置の他の構成例を示す図であり、図３（Ｂ）はその送信装置の動作例を示すタイミングチャートである。ノンリターンゼロ／リターンゼロ変換部１０１は、ベースバンド信号生成器２０１からデータＡ及びクロック信号Ｂを入力し、データＡをノンリターンゼロ信号からリターンゼロ信号Ｃに変換する。パルス生成部３１１は、ノンリターンゼロ／リターンゼロ変換部１０１により変換されたリターンゼロ信号Ｃがハイレベルパルスになると、パルスＤを生成する。バンドパスフィルタ１０３は、パルス生成部３１１により生成されたパルスＤに対して所定の通過帯域のみを通過させるためのフィルタリングを行い、波束信号Ｅを出力する。送信アンプ１０４は、バンドパスフィルタ１０３の出力信号Ｅを増幅し、送信信号Ｆを出力する。
【００１５】
図３（Ａ）の送信装置は、ＲＦスイッチを不要とする。パルス生成部３１１は、リターンゼロ信号Ｃを２系統に分岐して一方に遅延を施し、両者のオーバーラップ部分の論理積を抽出することにより、パルス信号Ｄを生成する。ところが、パルス生成部３１１の周波数帯域特性が不十分な場合、パルス生成部３１１が高周波数の信号Ｃに追従できず、単発データ３０１やゼロ連直後のデータ３０２では、信号Ｅ及びＦ内のパルス３０３及び３０４の振幅が不足し、送信レベルが低下する。すなわち、信号Ｄ内の連続パルスは、ＣＲ時定数に応じて徐々に振幅が大きくなる。その結果、Ｓ／Ｎがデータパターンに依存して変動し伝送性能が劣化する。
【００１６】
パルス生成部３１１に十分な周波数帯域特性を持たせようとすると、消費電力や回路規模が大きくなったり、デバイス性能の限界に直面したりといった問題が生じる。光通信など有線通信では、劣化した単発データの信号レベルが規定値以上に達するように、十分な利得を有するリミット増幅器を用いて飽和動作させることで、こうした問題を回避できる。ところが、無線通信の場合、送信信号を飽和させると占有周波数帯域幅が狭まり、ＲＦパルス幅がタイムスロット以上に広がるため符号間干渉が増大する。このため、リミット増幅器を使用する方法は使えない。
【００１７】
（第１の実施形態）
図１は本発明の第１の実施形態による送信装置の構成例を示す図であり、図４はその送信回路の動作例を示すタイミングチャートである。この送信装置以外の部分は、図２（Ａ）のパルス無線通信システムと同じである。送信装置は、１個の半導体チップ１１０上に、ノンリターンゼロ／リターンゼロ変換部１０１、パルス生成部１０２、バンドパスフィルタ１０３、送信アンプ１０４、ローレベル（ゼロ）検出部１０５、遅延器１０６及び積分器１０７が設けられる。なお、バンドパスフィルタ１０３及び送信アンプ１０４は、半導体チップ１１０の外に設けてもよい。ノンリターンゼロ／リターンゼロ変換部１０１、パルス生成部１０２、バンドパスフィルタ１０３及び送信アンプ１０４のうちの２以上が１個の半導体チップ１１０上に設けられることが好ましい。
【００１８】
ノンリターンゼロ／リターンゼロ変換部１０１は、図２（Ａ）のベースバンド信号生成器２０１からデータＡ及びクロック信号Ｂを入力し、データＡをノンリターンゼロ信号からリターンゼロ信号Ｃに変換する。
【００１９】
ローレベル（ゼロ）検出部１０５は、図２（Ａ）のベースバンド信号生成器２０１からデータＡ及びクロック信号Ｂを入力し、ノンリターン信号のデータＡのローレベルを検出してローレベル検出信号Ｇを出力する。ローレベル検出信号Ｇは、データＡがローレベルのときにハイレベルになり、データＡがハイレベルのときにローレベルになる。遅延器１０６は、クロック信号Ｂに同期して、ローレベル検出信号Ｇを遅延させ、信号Ｈを出力する。信号Ｈは、信号Ｇに対して、クロック信号Ｂの１／２クロック遅れている。
【００２０】
積分器１０７は、信号Ｈを入力し、信号Ｈがハイレベルのとき（データＡがローレベルのとき）には容量を積分して充電し、信号Ｈがローレベルのとき（データＡがハイレベルのとき）には容量を放電させ、容量の電圧に基づく制御信号Ｉを出力する。積分器１０７は、データＡが複数回（Ｎ回）連続してローレベルになると容量が飽和し、データＡが１回ハイレベルになると容量が放電し尽くす。
【００２１】
パルス生成部１０２は、リターンゼロ信号Ｃに応じて、制御信号Ｉに応じたパルス幅のパルスＤを生成する。すなわち、パルス生成部１０２は、データＡの系列に応じたパルス幅のパルスＤを生成する。パルス生成部１０２は、データＡが複数回連続してハイレベルになるときのパルス幅に比べて、データＡがローレベルからハイレベルに変化するときのパルス幅が広くなるようにパルス幅を制御する。
【００２２】
バンドパスフィルタ１０３は、パルスＤに対して所定の通過帯域を通過するようにフィルタリングする。送信アンプ１０４は、フィルタリングされたパルスＥを増幅して送信信号Ｆとして出力する。送信信号Ｆは、図２（Ａ）のスイッチ２０５及びアンテナ２０６を介して、無線送信される。
【００２３】
本実施形態は、パルス幅を調整可能なパルス生成部１０２を有し、積分器１０７の出力信号Ｉをパルス幅制御信号としてパルス生成部１０２のパルス幅制御端子に入力する。遅延器１０６は、ノンリターンゼロ／リターンゼロ変換部１０１での処理遅延時間を補償するために設置する。積分器１０７は、ローレベルが連続するほどパルス幅が大きくなるようなパルス幅制御信号Ｉを出力する。ただし、パルス幅制御信号Ｉは、ローレベル連続回数がＮ回に達すると飽和する。また、単発の「１」（ハイレベル）及び「１」連続部のうちの最初の「１」を除く部分では、パルス幅が標準値となるように制御信号Ｉを出力する。ゼロ連直後の「１」のデータでは、幅の広いパルス４０１及び４０２言い換えれば周波数帯域の比較的狭いパルス４０１及び４０２となるため、パルス生成部１０２の周波数帯域特性に余裕が生じ、パルス４０１及び４０２の振幅を十分に大きくすることができる。パルス４０１及び４０２は、図３（Ｂ）のパルス幅が狭くかつ振幅の減少したパルス３０１及び３０２と比較し、送信信号Ｆのレベル変動を抑制することができ、データＡの系列にかかわらずに送信信号Ｆ内のパルス４０３及び４０４等の振幅を一定にすることができる。つまり、信号飽和による符号間干渉の問題を回避しつつ、Ｓ／Ｎを最大にすることが可能となる。
【００２４】
次に、図１の送信装置内の各ユニットの構成例を図５〜図７に示す。本実施形態は、例えばＩｎＰ  ＨＥＭＴ（高電子移動度トランジスタ）を用いて構成される。
【００２５】
図５は、図１のノンリターンゼロ／リターンゼロ変換部１０１の構成例を示す回路図である。ノンリターンゼロ／リターンゼロ変換部１０１は、論理積（ＡＮＤ）回路５０１を有する。論理積回路５０１は、データＡ及びクロック信号Ｂの論理積信号をリターンゼロ信号Ｃとして出力する。
【００２６】
図６（Ａ）は図１のパルス生成部１０２の構成例を示す回路図、図６（Ｂ）はパルス生成部１０２の動作例を示すタイミングチャート、図６（Ｃ）はパルス生成部１０２のパルス幅制御特性を示すグラフである。バッファ６０１は、リターンゼロ信号Ｃを増幅して出力する。遅延制御バッファ６０２は、制御信号ＣＮＴ１に応じた遅延時間φ１で、バッファ６０１の出力信号を遅延し、信号Ａ１を出力する。遅延制御バッファ６０３は、制御信号ＣＮＴ２に応じた遅延時間φ２で、バッファ６０１の出力信号を遅延し、それを反転した信号Ａ２を出力する。否定論理積（ＮＡＮＤ）回路６０４は、信号Ａ１及びＡ２の否定論理積信号Ａ３を出力する。これにより、信号Ａ３上において、短パルス６１１を生成することができる。バッファ６０５は、信号Ａ３を増幅し、信号Ｄを出力する。なお、バッファ６０５は、信号Ａ３を反転した信号Ｄを出力してもよい。
【００２７】
図６（Ｃ）は、制御信号ＣＮＴ２を０．６Ｖに固定し、制御信号ＣＮＴ１を変化させたときのパルス６１１のパルス幅を示す。制御信号ＣＮＴ１の電圧が高くなるほど、パルス幅が広くなる。図１の制御信号Ｉは、制御信号ＣＮＴ１として遅延制御バッファ６０２に入力される。
【００２８】
このパルス生成部１０２は、リターンゼロ信号Ｃを２系統に分岐し、遅延制御バッファ６０２および６０３を使ってわずかな遅延時間差φ１−φ２を作り出し、信号Ａ１及びＡ２の論理積をとることでパルス信号Ｄを生成する。遅延制御バッファ６０２及び６０３は、制御信号ＣＮＴ１及びＣＮＴ２により遅延時間φ１及びφ２を可変にすることができる。
【００２９】
図７は、図１のゼロ検出部１０５、遅延器１０６及び積分器１０７の構成例を示す回路図である。図８は、図７のマスタ型Ｄフリップフロップフロップ回路７０１、スレーブ型Ｄフリップフロップ回路７０２及び７０３の構成例を示す回路図である。
【００３０】
ゼロ検出部１０５は、マスタ−スレーブ型Ｄフリップフロップ回路であり、マスタ型Ｄフリップフロップ回路７０１及びスレーブ型Ｄフリップフロップ回路７０２を有する。遅延器１０６は、スレーブ型Ｄフリップフロップ回路７０３を有する。積分器１０７は、ｎチャネル電界効果トランジスタ７０４，７０５及び容量７０６を有する。
【００３１】
データＡは、相互に位相が反転した正差動信号Ａｐ及び負差動信号Ａｎを有する。クロック信号Ｂは、相互に位相が反転した正差動信号Ｂｐ及び負差動信号Ｂｎを有する。
【００３２】
フリップフロップ回路７０１〜７０３は、それぞれ、ｎチャネル電界効果トランジスタ８０１〜８１１、抵抗８２１〜８２４及びダイオード８３１〜８３３を有する。フリップフロップ回路７０１及び７０３は、トランジスタ８０５のゲートに正差動信号Ｂｐが入力され、トランジスタ８０６のゲートに負差動信号Ｂｎが入力される。これに対し、フリップフロップ回路７０２は、トランジスタ８０５のゲートに負差動信号Ｂｎが入力され、トランジスタ８０６のゲートに正差動信号Ｂｐが入力される。
【００３３】
ゼロ検出部１０５は、クロック信号Ｂ（Ｂｐ）の立ち上がりエッジに同期して、データＡ（Ａｐ）が「１」（ハイレベル）のときには「０」（ローレベル）、データＡ（Ａｐ）が「０」のときには「１」を出力する。遅延器１０６は、差動回路として構成され、クロック信号Ｂ（Ｂｐ）の立ち下がりエッジに同期して、ゼロ検出部１０５の出力信号を半クロック分遅延させ、正差動信号Ｏｐ及び負差動信号Ｏｎを出力する。正差動信号Ｏｐ及び負差動信号Ｏｎは、相互に位相が反転した信号である。
【００３４】
積分器１０７は、２つの電界効果トランジスタ７０４及び７０５を直列に接続し、その相互接続点に容量７０６を接続することで構成される。高電位側であるトランジスタ７０４のゲートには正差動信号Ｏｐが入力され、低電位側であるトランジスタ７０５のゲートには負差動信号Ｏｎが入力される。
【００３５】
信号Ｏｐが「１」すなわちデータＡｐが「０」の場合、トランジスタ７０４が導通し、トランジスタ７０５はカットオフする。そのため、容量７０６に電荷が蓄積され、積分器１０７の出力信号Ｉの電位は徐々に増加する。
【００３６】
これに対し、信号Ｏｐが「０」すなわちデータＡｐが「１」の場合、トランジスタ７０５が導通し、トランジスタ７０４はカットオフする。そのため、容量７０６に蓄えられていた電荷は、トランジスタ７０５を通してグラウンドに放出され、積分器１０７の出力信号Ｉの電位は減少する。
【００３７】
データＡｐの「０」の連続数がＮ回に達すると積分器１０７の出力信号Ｉは飽和する。ここで、積分器１０７を構成するトランジスタ７０４及び７０５に関する条件を考察する。データＡｐの「０」の連続回数がＮ回になると出力信号Ｉが飽和し、データＡｐが１回「１」になると全電荷を放電することから、トランジスタ７０４及び７０５のゲート幅（電流値）の比を１：Ｎとする必要がある。こうした構成をもつ送信装置の動作タイムチャートが図４に示されている。
【００３８】
データＡが「１」のとき、ノンリターンゼロ／リターンゼロ変換部１０１は、クロック信号Ｂの立ち上がりに同期して、ハイレベルの信号Ｃを発生する。同時に、ゼロ検出部１０５の出力信号Ｇが「０」となり、半クロック遅れて、積分器１０７の入力信号Ｈがローレベルに下がる。それにより、積分器１０７の出力信号Ｉは、ローレベルとなる。
【００３９】
データＡが「０」になると、ゼロ検出部１０５の出力信号Ｇは「１」となり、半クロック遅れて、積分器１０７の充電が始まる。その結果、パルス幅制御信号Ｉの信号レベルが上がる。この動作は、次にデータＡが「１」になるまで持続する。
【００４０】
やがてデータＡが「１」になると、パルス生成部１０２は広いパルス幅のパルスを出力しようとする。広いパルス幅のパルスは、周波数帯域幅が狭いため、パルス生成部１０２が追随可能となり、十分な振幅をもつパルスが出力される。送信装置は、データＡとして「１」が複数連続する場合、最初の「１」にはパルス幅が広くなるように作用するが、２個目以降の「１」は積分器１０７の出力信号Ｉがローレベルとなり、標準のパルス幅となる。
【００４１】
（第２の実施形態）
図９は本発明の第２の実施形態による送信装置の構成例を示す図であり、図１０はその送信回路の動作例を示すタイミングチャートである。この送信装置以外の部分は、図２（Ａ）のインパルス無線通信システムと同じである。本実施形態（図９）は、第１の実施形態（図１）に対して、トラックアンドホールド回路９０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４２】
トラックアンドホールド回路９０１は、クロック信号Ｂに同期して、積分器１０７の出力信号Ｉをトラックアンドホールドし、制御信号Ｊを送信アンプ１０４に出力する。制御信号Ｊは、同一のタイムスロット内では同一レベルにホールドされる。パルス生成部１０２は、制御信号Ｉにかかわらず、固定のパルス幅のパルス信号Ｄを生成する。その結果、パルス信号Ｄにおいて、単発のパルス１００１及び連続パルスのうちの最初のパルス１００２の振幅が小さくなる。送信アンプ１０４は、制御信号Ｊに応じた増幅率で信号Ｅを増幅して送信信号Ｆを出力する。具体的には、送信アンプ１０４は、制御信号Ｊのレベルが高いときには大きい増幅率で、制御信号Ｊのレベルが低いときには小さい増幅率で増幅する。送信アンプ１０４は、データＡが複数回連続してハイレベルになるときの増幅率に比べて、データＡがローレベルからハイレベルに変化するときの増幅率が大きくなるように増幅率を制御する。これにより、送信信号Ｆは、データＡの系列にかかわらずに、波束１００３及び１００４等の振幅を一定にすることができる。
【００４３】
本実施形態は、積分器１０７の出力信号Ｉをトラックアンドホールド回路９０１を介して送信アンプ１０４の増幅率制御端子に入力する。パルス生成部１０２からの出力パルスＤはゼロ連の影響でパルス１００１及び１００２の振幅が変動しているが、振幅の減少した部分では送信アンプ１０４の増幅率が大きくなる。この場合、同一のタイムスロット内で増幅率制御信号Ｊを一定に保つため、積分器１０７の後段にトラックアンドホールド回路９０１を設ける。
【００４４】
図１１は、図９のトラックアンドホールド回路９０１の構成例を示す回路図である。トラックアンドホールド回路９０１は、ｎチャネル電界効果トランジスタＴｒ１〜Ｔｒ１３、抵抗Ｒ１，Ｒ２、容量ＣＨを有する。トランジスタＴｒ３，Ｔｒ１２及びＴｒ１３のゲートには、バイアス電圧が印加される。トランジスタＴｒ８のゲートはハイレベルに固定され、トランジスタＴｒ９のゲートはローレベルに固定される。積分器出力信号Ｉは、相互に位相が反転した正差動信号Ｉｐ及び負差動信号Ｉｎを有する。クロック信号Ｂは、相互に位相が反転した正差動信号Ｂｐ及び負差動信号Ｂｎを有する。
【００４５】
（第３の実施形態）
図１２（Ａ）は制御回路の構成例を示す回路図、図１２（Ｂ）は制御回路の動作例を示すタイミングチャートである。この制御回路は、第１の実施形態（図１）及び第２の実施形態（図９）のゼロ検出部１０５、遅延器１０６及び積分器１０７に対応し、データＡ及びクロック信号Ｂを入力し、制御信号Ｉを出力する。第１の実施形態及び第２の実施形態のゼロ検出部１０５、遅延器１０６及び積分器１０７を図１２（Ａ）の制御回路に置き換えることができる。
【００４６】
第１のフリップフロップ回路１２０１は、クロック信号Ｂに同期して、データＡをラッチし、信号Ｂ１を出力する。第２のフリップフロップ回路１２０２は、クロック信号Ｂに同期して、データＡをラッチして出力する。第３のフリップフロップ回路１２０３は、クロック信号Ｂに同期して、第２のフリップフロップ回路１２０２が出力するデータをラッチし、信号Ｂ２を出力する。信号Ｂ２は、信号Ｂ１に対して、クロック信号Ｂの１クロック分遅れた信号である。排他的論理和（ＸＯＲ）回路１２０４は、信号Ｂ１及びＢ２の排他的論理和信号Ｂ３を出力する。バッファ１２０５は、排他的論理和信号Ｂ３を増幅し、信号Ｉを出力する。信号Ｂ３において、データＡが単発のパルスのときにハイレベルパルス１２１１が生成され、データＡが連続パルスのうちの先頭パルスのときにハイレベルパルス１２１２が生成される。これにより、第１の実施形態ではパルス幅が広くなり、第２の実施形態では増幅率が大きくなる。制御信号Ｉは、ハイレベル又はローレベルの２段階の制御信号である。
【００４７】
第１及び第２の実施形態は積分器１０７等のアナログ回路を使用した例であるが、本実施形態は、アナログ回路を使用せず、デジタル回路のみで構成する例である。データＡを２系統に分岐し、１段のＤフリップフロップ回路１２０１と２段のＤフリップフロップ回路１２０２，１２０３の系統により、１クロック分遅らせる。信号Ｂ１及びＢ２を排他的論理和回路１２０４に入力すると、データＡが「１」単独部分、データＡが「１」連続部の先頭部分で、出力信号Ｂ３がハイレベルとなって、それらの部分を検出することができる。第１の実施形態に適用する場合には、制御信号Ｉは、パルス生成部１０２のパルス幅制御端子に入力される。第２の実施形態に適用する場合には、制御信号Ｉは、トラックアンドホールド回路９０１を介して、送信アンプ１０４の増幅率制御端子に入力される。これにより、データＡの「１」単独部分及びデータＡの「１」連続部の先頭部分のみ、パルス幅又は増幅率を大きくすることができる。
【００４８】
図１３（Ａ）及び（Ｂ）は、図１の送信回路に図１２（Ａ）の制御回路を適用した場合の効果を説明するためタイミングチャートである。
【００４９】
図１３（Ａ）は、図６（Ａ）の制御信号ＣＮＴ１及びＣＮＴ２の電圧を固定した場合のシミュレーション結果を示す。制御信号ＣＮＴ１は固定であり、制御信号ＣＮＴ２は０．６Ｖ固定である。制御信号Ｉは、制御信号ＣＮＴ１に対応し、図６（Ｃ）の０Ｖ固定に対応する。送信信号Ｆは、データＡに応じて生成される。この場合、パルス生成部１０２が生成するパルスの幅は固定であるため、送信信号Ｆの振幅のばらつき１３０１は０．２Ｖになった。
【００５０】
図１３（Ｂ）は、本実施形態の図６（Ａ）の制御信号ＣＮＴ１として制御信号Ｉを入力した場合のシミュレーション結果を示す。制御信号ＣＮＴ１は可変であり、制御信号ＣＮＴ２は０．６Ｖ固定である。制御信号Ｉは、制御信号ＣＮＴ１に対応し、図６（Ｃ）の０．０３Ｖ及び０Ｖに対応する。０連直後の「１」及び１連続部のうちの先頭部では０．０３Ｖになり、それ以外では０Ｖになる。送信信号Ｆは、データＡに応じて生成される。この場合、パルス生成部１０２が生成するパルスの幅は可変であるため、送信信号Ｆの振幅のばらつき１３０２は０．０２Ｖになり、図１３（Ａ）のばらつき１３０１の１／１０に抑制された。
【００５１】
図１３（Ａ）では０．２Ｖ（２０％）のパルス振幅ばらつき１３０１が生じるのに対し、図１３（Ｂ）の本実施形態では、わずか０．０２Ｖ（２％）の振幅ばらつき１３０２に抑制できる。これにより、送信装置の信号対雑音比（Ｓ／Ｎ）を約２ｄＢ改善することができる。これは通信距離に換算して、２５％長距離に電波を飛ばせることに相当する。以上の説明より、第１〜第３の実施形態は、消費電力、回路規模等に大きなインパクトを与えることなく、データパターン（特にゼロ連）に依存する出力レベル変動を抑制することができ、送信信号の高品質化が可能になる。
【００５２】
（第４の実施形態）
図１４は、本発明の第４の実施形態による送信装置の構成例を示す図である。この送信装置以外の部分は、図２（Ａ）のインパルス無線通信システムと同じである。本実施形態（図１４）は、第１の実施形態（図１）に対して、ゼロ検出部１０５、遅延器１０６及び積分器１０７を削除し、遅延器１４０１、データ比較器１４０２、ＲＡＭ１４０３及びデジタル／アナログ変換器１４０４を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００５３】
ＲＡＭ１４０３は、データＡの系列（パターン）と制御信号Ｃ２との対応関係を記憶するテーブルであり、上記のように「１」単独部分のデータ及び「１」連続部の先頭部のデータでは、制御信号Ｃ２が大きくなる。データ比較器１４０２は、ＲＡＭ１４０３を参照し、データＡの系列に対応する制御信号Ｃ２を出力する。デジタル／アナログ変換器１４０４は、制御信号Ｃ２をデジタルからアナログに変換し、アナログの制御信号Ｉをパルス生成部１０２に出力する。パルス生成部１０２は、制御信号Ｉに応じたパルス幅のパルスを生成する。これにより、送信信号Ｆの振幅ばらつきを防止することができる。
【００５４】
遅延器１４０１は、パルス生成部１０２に入力される信号Ｃ及びＩのタイミングを調整するため、データＡを遅延したデータＣ１を出力する。ノンリターンゼロ／リターンゼロ変換部１０１は、データＣ１をノンリターンゼロ信号からリターンゼロ信号Ｃに変換する。
【００５５】
以上のように、データ比較器１４０２は、入力データＡのパターンを、予めＲＡＭ１４０３に登録したデータパターンと比較し、最適なパルス幅制御信号Ｃ２をデジタル信号として出力する。デジタル／アナログ変換器１４０４は、デジタル信号として入力されたパルス幅制御信号Ｃ２をアナログ値に変換し、制御信号Ｉをパルス生成部１０２に出力する。これにより、入力データＡのパターンに応じて精度の高い制御信号Ｉを供給することが可能となる。
【００５６】
なお、本実施形態は、第２の実施形態に適用することもできる。その場合、ＲＡＭ１４０３は、データＡの系列と増幅率制御信号Ｃ２との対応関係を記憶する。デジタル／アナログ変換器Ｄ／Ａ変換器１４０４は、図９と同様に、増幅率制御信号Ｉを、トラックアンドホールド回路９０１を介して送信アンプ１０４に出力すればよい。
【００５７】
（第５の実施形態）
図１５は、本発明の第５の実施形態によるパルスレーダシステム内の送信装置の構成例を示す図である。この送信装置以外の部分は、図２（Ａ）のインパルス無線通信システムと同様である。本実施形態（図１５）は、第１の実施形態（図１）に対して、ゼロ検出部１０５、遅延器１０６及び積分器１０７を削除し、コード生成部１５０１、遅延器１５０２及びデジタル／アナログ変換器１４０４を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００５８】
パルスレーダシステムは、送信信号を送信し、それに対する対象物の反射信号を受信し、送信時刻と受信時刻との差に応じて、パルスレーダシステムから対象物までの距離を測定することができる。その際、パルスレーダシステム内の送信装置は、自己の送信した送信信号の反射信号を基に距離を測定する必要があるため、送信信号内に自己識別用コードをデータとして含ませる。
【００５９】
コード生成部１５０１は、例えばＰＮ発生器であり、測距開始信号Ｄ１を入力すると、クロック信号Ｂに同期して、自己識別用コードを生成してデータＡとしてノンリターンゼロ／リターンゼロ変換部１０１に出力する。また、コード生成部１５０１は、自己識別用コードのデータＡに対応するパルス幅制御信号Ｄ２を出力する。遅延器１５０２は、ノンリターンゼロ／リターンゼロ変換部１０１の処理遅延時間を補償するため、制御信号Ｄ２を遅延し、制御信号Ｄ３を出力する。デジタル／アナログ変換器１４０４は、制御信号Ｄ３をデジタルからアナログに変換し、アナログの制御信号Ｉをパルス生成部１０２に出力する。パルス生成部１０２は、制御信号Ｉに応じたパルス幅のパルスを生成する。これにより、送信信号Ｆの振幅ばらつきを防止することができる。
【００６０】
なお、本実施形態は、第２の実施形態に適用することもできる。その場合、コード生成部１５０１は、データＡの系列に対応する増幅率制御信号Ｄ２を出力する。デジタル／アナログ変換器Ｄ／Ａ変換器１４０４は、図９と同様に、増幅率制御信号Ｉを、トラックアンドホールド回路９０１を介して送信アンプ１０４に出力すればよい。
【００６１】
以上のように、第１〜第５の実施形態の送信装置によれば、データの系列に応じてパルス幅又は増幅率を制御することにより、データの系列にかかわらずに送信信号の振幅を一定にすることができる。また、高帯域・高速のＲＦスイッチを用いないので、送信装置を小型かつ低コストにすることができる。
【００６２】
また、消費電力・回路規模等に大きなインパクトを与えることなくＳ／Ｎを改善し、高い伝送品質を実現することができる。
【００６３】
なお、上記の第１〜第５の実施形態では、ＩｎＰ  ＨＥＭＴを用いる例を説明したが、Ｓｉ  ＣＭＯＳ、バイポーラトランジスタでも同様の装置を構成できることは言うまでもない。
【００６４】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００６５】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００６６】
（付記１）
データの信号と前記データの信号を遅延させた信号を用いてパルスを生成し、そのパルスのそれぞれが、前記データの系列に応じたパルス幅になるようにパルスを生成するパルス生成部と、
前記パルスをフィルタリングするバンドパスフィルタと、
前記フィルタリングされたパルスを増幅して送信信号として出力する送信アンプと
を有することを特徴とする送信装置。
（付記２）
さらに、前記データがローレベルのときには容量を積分して充電し、前記データがハイレベルのときには前記容量を放電させ、前記容量の電圧に基づく制御信号を出力する積分器を有し、
前記パルス生成部は、前記制御信号に応じたパルス幅のパルスを生成することを特徴とする付記１記載の送信装置。
（付記３）
さらに、前記ノンリターン信号のデータのローレベルを検出してローレベル検出信号を出力するローレベル検出部と、
前記ローレベル検出信号を遅延させる遅延器を有し、
前記積分器は、前記遅延させられたローレベル検出信号を基に積分することを特徴とする付記２記載の送信装置。
（付記４）
前記積分器は、前記データが複数回連続してローレベルになると前記容量が飽和し、前記データが１回ハイレベルになると前記容量が放電し尽くすことを特徴とする付記２又は３記載の送信装置。
（付記５）
前記パルス生成部は、前記データが複数回連続してハイレベルになるときのパルス幅に比べて、前記データがローレベルからハイレベルに変化するときのパルス幅が広くなるようにパルス幅を制御することを特徴とする付記１〜４のいずれか１項に記載の送信装置。
（付記６）
さらに、前記データをラッチする第１のフリップフロップ回路と、
前記データをラッチする第２のフリップフロップ回路と、
前記第２のフリップフロップ回路が出力するデータをラッチする第３のフリップフロップ回路と、
前記第１及び第３のフリップフロップ回路の出力信号の排他的論理和信号を出力する排他的論理和回路とを有し、
前記パルス生成部は、前記排他的論理和信号に応じたパルス幅のパルスを生成することを特徴とする付記１記載の送信装置。
（付記７）
さらに、前記データの系列と制御信号との対応関係を記憶するテーブルと、
前記パルス生成部は、前記制御信号に応じたパルス幅のパルスを生成することを特徴とする付記１記載の送信装置。
（付記８）
さらに、自己識別用コードを生成し、前記自己識別用コードを前記データとして出力するコード生成部を有することを特徴とする付記１記載の送信装置。
（付記９）
さらに、データをノンリターンゼロ信号からリターンゼロ信号に変換し、前記リターンゼロ信号をデータ信号として前記パルス生成部に出力するノンリターンゼロ／リターンゼロ変換部を有することを特徴とする付記１記載の送信装置。
（付記１０）
データの信号に応じてパルスを生成するパルス生成部と、
前記パルスをフィルタリングするバンドパスフィルタと、
前記データの系列に応じた増幅率で、前記フィルタリングされたパルスを増幅して送信信号として出力する送信アンプと
を有することを特徴とする送信装置。
（付記１１）
さらに、前記データがローレベルのときには容量を積分して充電し、前記データが第２の論理レベルのときには前記容量を放電させ、前記容量の電圧に基づく制御信号を出力する積分器を有し、
前記送信アンプは、前記制御信号に応じた増幅率で増幅することを特徴とする付記１０記載の送信装置。
（付記１２）
さらに、前記積分器により出力される制御信号をトラックアンドホールドし、前記送信アンプに出力するトラックアンドホールド回路を有することを特徴とする付記１１記載の送信装置。
（付記１３）
さらに、前記ノンリターン信号のデータのローレベルを検出してローレベル検出信号を出力するローレベル検出部と、
前記ローレベル検出信号を遅延させる遅延器を有し、
前記積分器は、前記遅延させられたローレベル検出信号を基に積分することを特徴とする付記１２記載の送信装置。
（付記１４）
前記積分器は、前記データが複数回連続してローレベルになると前記容量が飽和し、前記データが１回ハイレベルになると前記容量が放電し尽くすことを特徴とする付記１１〜１３のいずれか１項に記載の送信装置。
（付記１５）
前記送信アンプは、前記データが複数回連続してハイレベルになるときの増幅率に比べて、前記データがローレベルからハイレベルに変化するときの増幅率が大きくなるように増幅率を制御することを特徴とする付記１０〜１４のいずれか１項に記載の送信装置。
（付記１６）
さらに、前記データをラッチする第１のフリップフロップ回路と、
前記データをラッチする第２のフリップフロップ回路と、
前記第２のフリップフロップ回路が出力するデータをラッチする第３のフリップフロップ回路と、
前記第１及び第３のフリップフロップ回路の出力信号の排他的論理和信号を出力する排他的論理和回路とを有し、
前記送信アンプは、前記排他的論理和信号に応じた増幅率で増幅することを特徴とする付記１０記載の送信装置。
（付記１７）
さらに、前記排他的論理和回路により出力される排他的論理和信号をトラックアンドホールドし、前記送信アンプに出力するトラックアンドホールド回路を有することを特徴とする付記１６記載の送信装置。
（付記１８）
さらに、前記データの系列と制御信号との対応関係を記憶するテーブルと、
前記送信アンプは、前記制御信号に応じた増幅率で増幅することを特徴とする付記１０記載の送信装置。
（付記１９）
さらに、自己識別用コードを生成し、前記自己識別用コードを前記データとして出力するコード生成部を有することを特徴とする付記１０記載の送信装置。
（付記２０）
さらに、データをノンリターンゼロ信号からリターンゼロ信号に変換し、前記リターンゼロ信号をデータ信号として前記パルス生成部に出力するノンリターンゼロ／リターンゼロ変換部を有することを特徴とする付記１０記載の送信装置。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態による送信装置の構成例を示す図である。
【図２】図２（Ａ）はインパルス無線通信システムの構成例を示す図であり、図２（Ｂ）はバンドパスフィルタの通過帯域を示す図である。
【図３】図３（Ａ）はインパルス無線通信システム内の送信装置の他の構成例を示す図であり、図３（Ｂ）はその送信装置の動作例を示すタイミングチャートである。
【図４】本発明の第１の実施形態による送信回路の動作例を示すタイミングチャートである。
【図５】図１のノンリターンゼロ／リターンゼロ変換部の構成例を示す回路図である。
【図６】図６（Ａ）は図１のパルス生成部の構成例を示す回路図、図６（Ｂ）はパルス生成部の動作例を示すタイミングチャート、図６（Ｃ）はパルス生成部のパルス幅制御特性を示すグラフである。
【図７】図１のゼロ検出部、遅延器及び積分器の構成例を示す回路図である。
【図８】図７のＤフリップフロップフロップ回路の構成例を示す回路図である。
【図９】本発明の第２の実施形態による送信装置の構成例を示す図である。
【図１０】本発明の第２の実施形態による送信回路の動作例を示すタイミングチャートである。
【図１１】図９のトラックアンドホールド回路の構成例を示す回路図である。
【図１２】図１２（Ａ）は制御回路の構成例を示す回路図、図１２（Ｂ）は制御回路の動作例を示すタイミングチャートである。
【図１３】図１３（Ａ）及び（Ｂ）は図１の送信回路に図１２（Ａ）の制御回路を適用した場合の効果を説明するためタイミングチャートである。
【図１４】本発明の第４の実施形態による送信装置の構成例を示す図である。
【図１５】本発明の第５の実施形態によるパルスレーダシステム内の送信装置の構成例を示す図である。
【符号の説明】
【００６８】
１０１  ノンリターンゼロ／リターンゼロ変換部
１０２  パルス生成部
１０３  バンドパスフィルタ
１０４  送信アンプ
１０５  ローレベル（ゼロ）検出部
１０６  遅延器
１０７  積分器
【図１】
2010098481.tif 000003
【図２】
2010098481.tif 000004
【図３】
2010098481.tif 000005
【図４】
2010098481.tif 000006
【図５】
2010098481.tif 000007
【図６】
2010098481.tif 000008
【図７】
2010098481.tif 000009
【図８】
2010098481.tif 000010
【図９】
2010098481.tif 000011
【図１０】
2010098481.tif 000012
【図１１】
2010098481.tif 000013
【図１２】
2010098481.tif 000014
【図１３】
2010098481.tif 000015
【図１４】
2010098481.tif 000016
【図１５】
2010098481.tif 000017