(57)【要約】【課題】選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぎ、選択ゲートトランジスタ間の側壁絶縁膜を薄膜化できる半導体記憶装置を提供する。【解決手段】周辺トランジスタの第３側壁絶縁膜の膜厚は、選択ゲートトランジスタの第１側壁絶縁膜、及び隣接した選択ゲートトランジスタの第２側壁絶縁膜より膜厚が厚い。メモリセルのゲート電極ＭＧと選択ゲートトランジスタの選択ゲート電極ＳＧ１との間隔はゲート電極ＭＧ間の間隔より広く、選択ゲート電極ＳＧ１と選択ゲートトランジスタの選択ゲート電極ＳＧ２との間隔はゲート電極ＭＧと選択ゲート電極ＳＧ１との間隔より広い。【選択図】図１
2010161301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に直列に形成された複数のメモリセルトランジスタの第１ゲート電極と、
前記直列に形成された複数の第１ゲート電極の一端の前記第１ゲート電極に隣接して前記半導体基板上に形成された第１選択ゲートトランジスタの第２ゲート電極と、
前記第１選択ゲートトランジスタの前記第２ゲート電極に隣接して前記半導体基板上に形成された第２選択ゲートトランジスタの第３ゲート電極と、
前記半導体基板上に形成された周辺トランジスタの第４ゲート電極と、
前記第２ゲート電極の側面に形成された第１側壁絶縁膜と、
前記第３ゲート電極の側面に形成された第２側壁絶縁膜と、
前記第４ゲート電極の側面に形成された第３側壁絶縁膜とを具備し、
前記第３側壁絶縁膜の膜厚は、前記第１側壁絶縁膜及び前記第２側壁絶縁膜の膜厚より厚く、
前記第１ゲート電極と前記第２ゲート電極との間隔は前記第１ゲート電極間の間隔より広く、前記第２ゲート電極と前記第３ゲート電極との間隔は前記第１ゲート電極と前記第２ゲート電極との間隔より広いことを特徴とする半導体記憶装置。
【請求項２】
前記第３側壁絶縁膜は、側面側から順に形成された第１絶縁膜、第２絶縁膜、及び第３絶縁膜を有し、
前記第１，２側壁絶縁膜は、側面側から順に形成された前記第１絶縁膜、及び前記第３絶縁膜を有し、
前記第１ゲート電極間は、前記第１絶縁膜、前記第２絶縁膜で埋め込まれていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ゲート電極間の前記半導体基板内に形成された第１拡散層と、
前記第１ゲート電極と前記第２ゲート電極との間の前記半導体基板内に形成された第２拡散層とを有し、
前記第２拡散層は、前記第１拡散層より高いｎ型またはｐ型の不純物濃度を有することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体基板上に複数のメモリセルトランジスタが有する複数の第１ゲート電極を直列に形成すると共に、前記直列に形成された前記複数の第１ゲート電極の一端の第１ゲート電極に隣接して第１選択ゲートトランジスタが有する第２ゲート電極、前記第２ゲート電極の前記第１ゲート電極と反対側に隣接する第２選択ゲートトランジスタが有する第３ゲート電極を直列に形成し、前記半導体基板上に形成された周辺トランジスタの第４ゲート電極を形成する工程と、
前記複数の第１ゲート電極上、前記第２，第３ゲート電極を覆いつつ、前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に、前記第１ゲート電極間を覆い、かつ前記第１ゲート電極と前記第２ゲート電極との間及び前記第２ゲート電極と前記第３ゲート電極との間を開口したマスク材を形成する工程と、
前記マスク材を形成した後、前記第１ゲート電極と前記第２ゲート電極との間及び前記第２ゲート電極と前記第３ゲート電極との間の前記第２絶縁膜を除去する工程と、
前記マスク材を除去した後、前記複数の第１ゲート電極上及び前記第２，第３ゲート電極を覆い、かつ前記半導体基板上に第３絶縁膜を形成する工程と、
異方性エッチング法により前記第３絶縁膜をエッチングして、前記第１ゲート電極と前記第２ゲート電極との間の前記第１ゲート電極の側面上及び前記第２，第３ゲート電極の側面上に第１側壁絶縁膜を形成するとともに、前記第４ゲート電極の側面上に第２側壁絶縁膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記マスク材を形成した後、前記第１ゲート電極と前記第２ゲート電極との間及び前記第２ゲート電極と前記第３ゲート電極との間の前記半導体基板内に不純物をイオン注入する工程をさらに具備することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関するものであり、例えば選択ゲートトランジスタを含むＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、直列に接続されたメモリセルトランジスタの両端に、ドレイン側選択ゲートトランジスタとソース側選択ゲートトランジスタとが配置されたＮＡＮＤストリングを有する。ドレイン側選択ゲートトランジスタはビット線コンタクト電極を介してビット線に接続される。ソース側選択ゲートトランジスタはソース線コンタクト電極を介してソース線に接続される。ＮＡＮＤストリングはメモリセルが直列接続された方向と直行する方向に配列されており、隣り合うＮＡＮＤストリングはそれぞれのドレイン側選択トランジスタが隣接するように、あるいはそれぞれのソース側選択トランジスタが隣接するように配置される。
【０００３】
従来のＮＡＮＤ型フラッシュメモリの製造方法については、特許文献１に記載されている。
【０００４】
この製造方法で、仮にＭＧ−ＳＧ１間及びＳＧ１−ＳＧ２間がＭＧ−ＭＧ間よりも広くなってしまうと、ＭＧ−ＳＧ１間及びＳＧ１−ＳＧ２間にハローインプラが濃く注入されることになる。その結果、選択ゲートトランジスタの隣りに配置されたメモリセルトランジスタの閾値電圧が上昇しすぎてしまうという問題がある。
【０００５】
これとは別に、メモリセルトランジスタ及び選択ゲートトランジスタが形成される半導体基板上には、周辺トランジスタを含む周辺回路が形成される。
【０００６】
この周辺トランジスタの側壁絶縁膜の膜厚をメモリセルトランジスタの側壁絶縁膜の膜厚より厚く形成した半導体記憶装置が特許文献２に記載されている。
【０００７】
しかし、選択ゲートトランジスタのＳＧ１−ＳＧ２間に形成される側壁絶縁膜が厚くなると、ビット線に接続するコンタクト電極が側壁絶縁膜に当たってしまうという不具合が生じる。また、それを避けようとするとＳＧ１−ＳＧ２間の間隔を広げなくてはならない。この場合は、ＮＡＮＤセルの長さが増加し、ひいてはチップ面積が増大するという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２３１８３２号公報
【特許文献２】特開２００５−１９７３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぐことができ、さらにチップ面積を縮小化することができる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一実施態様の半導体記憶装置は、半導体基板上に直列に形成された複数のメモリセルトランジスタの第１ゲート電極と、前記直列に形成された複数の第１ゲート電極の一端の前記第１ゲート電極に隣接して前記半導体基板上に形成された第１選択ゲートトランジスタの第２ゲート電極と、前記第１選択ゲートトランジスタの前記第２ゲート電極に隣接して前記半導体基板上に形成された第２選択ゲートトランジスタの第３ゲート電極と、前記半導体基板上に形成された周辺トランジスタの第４ゲート電極と、前記第２ゲート電極の側面に形成された第１側壁絶縁膜と、前記第３ゲート電極の側面に形成された第２側壁絶縁膜と、前記第４ゲート電極の側面に形成された第３側壁絶縁膜とを具備し、前記第３側壁絶縁膜の膜厚は、前記第１側壁絶縁膜及び前記第２側壁絶縁膜の膜厚より厚く、前記第１ゲート電極と前記第２ゲート電極との間隔は前記第１ゲート電極間の間隔より広く、前記第２ゲート電極と前記第３ゲート電極との間隔は前記第１ゲート電極と前記第２ゲート電極との間隔より広いことを特徴とする。
【００１１】
本発明の他の実施態様の半導体記憶装置の製造方法は、半導体基板上に複数のメモリセルトランジスタが有する複数の第１ゲート電極を直列に形成すると共に、前記直列に形成された前記複数の第１ゲート電極の一端の第１ゲート電極に隣接して第１選択ゲートトランジスタが有する第２ゲート電極、前記第２ゲート電極の前記第１ゲート電極と反対側に隣接する第２選択ゲートトランジスタが有する第３ゲート電極を直列に形成し、前記半導体基板上に形成された周辺トランジスタの第４ゲート電極を形成する工程と、前記複数の第１ゲート電極上、前記第２，第３ゲート電極を覆いつつ、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に、前記第１ゲート電極間を覆い、かつ前記第１ゲート電極と前記第２ゲート電極との間及び前記第２ゲート電極と前記第３ゲート電極との間を開口したマスク材を形成する工程と、前記マスク材を形成した後、前記第１ゲート電極と前記第２ゲート電極との間及び前記第２ゲート電極と前記第３ゲート電極との間の前記第２絶縁膜を除去する工程と、前記マスク材を除去した後、前記複数の第１ゲート電極上及び前記第２，第３ゲート電極を覆い、かつ前記半導体基板上に第３絶縁膜を形成する工程と、異方性エッチング法により前記第３絶縁膜をエッチングして、前記第１ゲート電極と前記第２ゲート電極との間の前記第１ゲート電極の側面上及び前記第２，第３ゲート電極の側面上に第１側壁絶縁膜を形成するとともに、前記第４ゲート電極の側面上に第２側壁絶縁膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぐことができ、さらにチップ面積を縮小化することができる半導体記憶装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すレイアウト図である。
【図２】図１中の２−２線に沿った断面図である。
【図３】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図４】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図５】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図６Ａ】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図６Ｂ】第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図７】本発明の第２実施形態のＮＡＮＤ型フラッシュメモリの構造を示す断面図である。
【図８】第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図９Ａ】第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図９Ｂ】第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照してこの発明の実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［第１実施形態］
まず、本発明の第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。
【００１６】
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すレイアウト図である。
【００１７】
図１に示すように、各ＮＡＮＤセルユニットは、ビット線方向に延びる複数の素子分離領域１によって区分された素子領域２上に形成され、直列接続された４個のメモリセルトランジスタＭＣにドレイン側選択ゲートトランジスタＳＴＤとソース側選択ゲートトランジスタＳＴＳが各ソース／ドレイン拡散層を共有するように直列接続された構成を有している。
【００１８】
図中の左右方向であるワード線方向に配列されたメモリセルＭＣ〜ＭＣは、共通のコントロールゲート線（ワード線）３で接続されている。ドレイン側選択ゲートトランジスタＳＴＤ〜ＳＴＤ及びソース側選択ゲートトランジスタＳＴＳ〜ＳＴＳは、それぞれ共通のドレイン側選択ゲート線４及びソース側選択ゲート線５で接続されている。
【００１９】
ここで、ドレイン側選択ゲート線４−ドレイン側選択ゲート線４間（Ｌ１）＞ドレイン側選択ゲート線４−ワード線３間（Ｌ２）＞ワード線３−ワード線３間（Ｌ３）を満たすように配置されている。同様に、ソース側選択ゲート線５−ソース側選択ゲート線５間（Ｌ１）＞ドレイン側選択ゲート線４−ワード線３間（Ｌ２）＞ワード線３−ワード線３間（Ｌ３）を満たすように配置されている。
【００２０】
ドレイン側選択ゲートトランジスタＳＴＤには、ビット線コンタクト電極６を介して第１配線層によるビット線接続部７が接続され、さらに、配線間コンタクト電極８を介してビット線９が接続されている。ソース側選択ゲートトランジスタＳＴＳには、ソース線コンタクト電極１０を介して第１配線層によるソース線１１が接続されている。
【００２１】
４個のメモリセルトランジスタＭＣと、ドレイン側選択ゲートトランジスタＳＴＤとソース側選択ゲートトランジスタＳＴＳが１つのＮＡＮＤストリングを構成する。１つのＮＡＮＤストリングは、ビット線コンタクト電極６を介して他のＮＡＮＤストリングとビット線方向で隣接し、さらにソース線コンタクト電極１０を介して他のＮＡＮＤストリングとビット線方向で隣接している。なお、メモリセルトランジスタＭＣの数は４個に限られず、８個、１６個、３２個、６４個、１２８個でもよい。
【００２２】
図２は、図１中の２−２線に沿った断面図であり、第１実施形態のＮＡＮＤ型フラッシュメモリの断面構造を示している。なお、図２には、ＮＡＮＤセル内の３つのメモリセルトランジスタ及び１つの選択ゲートトランジスタと、隣接して配置された他のＮＡＮＤセルの選択ゲートトランジスタを示す。さらに、メモリセルトランジスタ上及び選択ゲートトランジスタ上に形成される層間絶縁膜や配線層などは省略している。
【００２３】
図２に示すように、半導体基板（例えば、ｐ型シリコン基板）２１には、素子分離領域（図示せず）によって区分された素子領域２が形成されている。素子領域の半導体基板２１上にはゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。
【００２４】
ゲート電極ＭＧはそれぞれ積層ゲートからなり、フローティングゲート電極２３、ゲート間絶縁膜２４、及びコントロールゲート電極２５を有している。フローティングゲート電極２３は、電荷が蓄積される電荷蓄積層である。フローティングゲート電極２３上にはゲート間絶縁膜２４が形成され、ゲート間絶縁膜２４上にはコントロールゲート電極２５が形成されている。コントロールゲート電極２５はワード線方向において隣接するメモリセルＭＣとの間でそれぞれ共有され、ワード線となっている。
【００２５】
各メモリセルＭＣは、半導体基板２１内に形成されたソース及びドレイン拡散層２６を互いに共有して直列に接続されている。
【００２６】
直列に接続されたメモリセルＭＣの一端には、ドレイン側選択ゲートトランジスタが配置されている。ドレイン側選択ゲートトランジスタは、ゲート絶縁膜２２、及びゲート絶縁膜２２を介して形成された選択ゲート電極（選択ゲート線）ＳＧ１、拡散層２７、及びビット線コンタクト拡散層２８を有している。拡散層２７及びビット線コンタクト拡散層２８は半導体基板２１中に形成され、選択ゲート電極ＳＧ１を挟んで、ゲート電極ＭＧ側に拡散層２７が、ゲート電極ＭＧと反対側にビット線コンタクト拡散層２８が配置されている。
【００２７】
さらに、ドレイン側選択ゲートトランジスタの隣りには、ビット線コンタクト拡散層２８を共有するように他のＮＡＮＤストリング内のドレイン側選択ゲートトランジスタが配置されている。このドレイン側選択ゲートトランジスタは、同様に、ゲート絶縁膜２２、及び選択ゲート電極（選択ゲート線）ＳＧ２、拡散層（図示せず）及びビット線コンタクト拡散層２８を有している。
【００２８】
ビット線コンタクト６はドレイン側選択ゲートトランジスタ間に形成され、その底面はビット線コンタクト拡散層２８上にあり、ビット線コンタクト拡散層２８と電気的に接続されている。
【００２９】
ここで、拡散層２６は第１拡散層２６Ａ、第２拡散層２６Ｂから構成されている。第１拡散層２６Ａは、例えばＢを不純物イオンとし、ビット線コンタクト拡散層２６の最も深い位置に形成されている。この第１拡散層２６Ａはメモリセルトランジスタのしきい値調整及びパンチスルーストッパの役割を果たす。第２拡散層２６Ｂは、例えば、Ａｓを不純物イオンとし、メモリセルトランジスタのソース・ドレインとして機能している。ここで、拡散層２６は第１拡散層２６Ａと第２拡散層２６Ｂの不純物濃度及び拡散位置の関係からｎ型の拡散層となっている。
【００３０】
また、拡散層２７は第１拡散層２７Ａ、第２拡散層２７Ｂから構成されている。第１拡散層２７Ａは、例えばＢ及びＰを不純物イオンとし、ビット線コンタクト拡散層２７の最も深い位置に形成されている。この第１拡散層２７Ａは選択ゲートトランジスタのしきい値調整及びパンチスルーストッパの役割を果たす。第２拡散層２７Ｂは、例えば、Ａｓを不純物イオンとし、選択ゲートトランジスタのソース・ドレインとして機能している。ここで、拡散層２７は第１拡散層２７Ａと第２拡散層２７Ｂの不純物濃度及び拡散位置の関係からｎ型の拡散層となっている。
【００３１】
また、ビット線コンタクト拡散層２８は第１拡散層２８Ａ、第２拡散層２８Ｂ、第３拡散層２８Ｃ及び第４拡散層２８Ｄから構成されている。第１拡散層２８Ａは、例えばＢ及びＰを不純物イオンとし、ビット線コンタクト拡散層２８の最も深い位置に形成されている。この第１拡散層２８Ａは選択ゲートトランジスタのしきい値調整及びパンチスルーストッパの役割を果たす。第２拡散層２８Ｂは、例えば、ＡｓまたはＰを不純物イオンとし、選択ゲートトランジスタのソース・ドレインとして機能している。第３拡散層２８Ｃは、例えば、Ｂを不純物イオンとし、選択ゲート電極ＳＧ１、ＳＧ２の下にオーバーラップするように形成されパンチスルーストッパの役割を果たすと共に選択ゲートトランジスタのしきい値を制御する役割を果たす。第４拡散層２８Ｄは例えば、Ａｓを不純物イオンとし、拡散層２８の表面領域に存在し拡散層２８Ｂより不純物濃度が高い。第４拡散層２８Ｄはビット線コンタクト６との接触抵抗を下げる機能を有する。ここで、ビット線コンタクト拡散層２８は第１乃至第４拡散層２８Ａ、２８Ｂ、２８Ｃ、２８Ｄの不純物濃度及び拡散位置の関係からｎ型の拡散層となっている。
【００３２】
ここで、拡散層２７と拡散層２６の不純物濃度はほぼ同じである。ゲート電極ＭＧと選択ゲート電極ＳＧ１との間隔、及び選択ゲート電極ＳＧ１，ＳＧ２間の間隔はゲート電極ＭＧ間の間隔より広い場合、イオンインプランテーション法により同じ不純物量を打ち込むことにより拡散層２６Ａ、２７Ａを形成すると、打ち込み時の不純物の面密度は変わらないが、Ｂの総量は拡散層２７Ａの方が拡散層２６Ａよりも大きくなる。また、ゲート電極にイオンが当たることによる散乱により、Ｂの不純物濃度は拡散層２７Ａの方が拡散層２６Ａよりも濃くなる。その結果、拡散層２７ＡからＢがゲート電極ＭＧ下に多く拡散し、選択ゲート電極ＳＧ１，ＳＧ２に隣接するメモリセルトランジスタＭＣの閾値を上昇させる。
【００３３】
そこで、拡散層２７Ａのカウンターインプラとしてｎ型不純物、例えばリン（Ｐ）イオンをイオンインプランテーション法により打ち込む。このＰにより拡散層２７ＡのＢを中和することにより、選択ゲート電極ＳＧ１，ＳＧ２に隣接するメモリセルトランジスタＭＣの閾値の上昇を防止する。その結果、拡散層２６と拡散層２７のｐ型とｎ型を合わせた不純物濃度はほぼ一致することになる。
【００３４】
また、Ｐイオンを用いるのは、ＰはＡｓよりも原子量が軽いため半導体基板２１の深い位置まで打ち込むことができ、効果的にＢイオンを中和することができるからである。すなわち、拡散層２７Ｂには拡散層２６ＢにはないＰが存在することになる。また、拡散層２７のｎ型の不純物濃度は拡散層２６よりも大きくなっている。
【００３５】
複数のゲート電極ＭＧ間のゲート電極ＭＧの側面、及び選択ゲート電極ＳＧ１，ＳＧ２の側面には、第１絶縁膜、例えばＨＴＯ(High Temperature Oxide)膜２９が形成されている。このとき、ＨＴＯ膜２９は、メモリセルトランジスタのゲート電極ＭＧ間を完全に埋め込まない膜厚で形成される。
【００３６】
複数のゲート電極ＭＧ間のＨＴＯ膜２９上には、第２絶縁膜、例えばＴＥＯＳ(Tetraethoxy Silane)膜３０が形成されている。このとき、ＴＥＯＳ膜３０は、複数のゲート電極ＭＧ間を完全に埋め込むように形成される。
【００３７】
選択ゲート電極ＳＧ１，ＳＧ２の側面のＨＴＯ膜２９上には、第３絶縁膜、例えばＴＥＯＳ(Tetraethoxy Silane)膜３１が形成されている。これにより、選択ゲート電極ＳＧ１，ＳＧ２の側面に、ＨＴＯ膜２９とＴＥＯＳ膜３１の積層膜からなる側壁絶縁膜が形成される。また、第２絶縁膜３０と第３絶縁膜３１の材質は同じであっても異なっていても構わないし、膜質も同じであっても異なっていても構わない。
【００３８】
また、ゲート電極ＭＧと選択ゲート電極ＳＧ１との間のゲート電極ＭＧの側面には、同様に、ＨＴＯ膜２９とＴＥＯＳ膜３１の積層膜からなる側壁絶縁膜が形成されている。
【００３９】
前述した構造を有する第１実施形態によれば、メモリセルと選択ゲートトランジスタ間の拡散層に不純物が過多に導入されたパンチスルーストッパの補償を行っているため、選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぐことができる。
【００４０】
次に、第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【００４１】
図３〜図６Ｂは、第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。まず、図３に示すように半導体基板２１上に、直列に配列された複数のメモリセルトランジスタのゲート電極ＭＧ、及び選択ゲートトランジスタの選択ゲート電極ＳＧ１，ＳＧ２を形成するまでは、通常用いられる製造方法と同じであるため説明を省略する。ここでは、いわゆる側壁加工プロセス及びリソグラフィーの制約から、図３に示すように、ＳＧ１−ＳＧ２間（Ｌ１）＞ＭＧ−ＳＧ１間（Ｌ２）＞ＭＧ−ＭＧ間（Ｌ３）を満たすようにそれぞれのゲート電極は形成される。さらに、ＭＧ−ＭＧ間、ＭＧ−ＳＧ１間、及びＳＧ１−ＳＧ２間の半導体基板２１に、それぞれのゲート電極をマスクとしてイオン注入法により、例えばＡｓイオンを打ち込んで型拡散層２６Ｂ，２７Ｂ，２８Ｂをそれぞれ形成する。ここで行われるイオン注入法では、半導体基板面に対して垂直な方向からＡｓイオンが打ち込まれる。
【００４２】
次に、図４に示すように、拡散層２６Ｂ，２７Ｂ，２８Ｂ下の半導体基板２１に、しきい値調整かつパンチスルーストッパとしてイオン注入法により、ｐ型不純物、例えばＢイオンを打ち込んで拡散層２６Ａ，２７Ａ，２８Ａを形成する（ハローインプラ）。ここで行われるイオン注入法では、半導体基板面に対して垂直な方向からＢイオンが打ち込まれる。ここでは、打ち込み時の不純物の面密度は変わらないが、Ｂの総量は拡散層２７Ａの方が拡散層２６Ａよりも大きくなる。また、ＳＧ１−ＳＧ２間及びＭＧ−ＳＧ１間の間隔が、ＭＧ−ＭＧ間の間隔よりも広いため、半導体基板面に対して垂直にイオンを注入しても完全に半導体基板面に対して垂直方向にイオンは進まないので一部のイオンはゲート電極に当たり散乱を起す。その結果、ＳＧ１−ＳＧ２間及びＭＧ−ＳＧ１間の拡散層２７Ａ，２８Ａにおけるボロン濃度が、ＭＧ−ＭＧ間の拡散層２６Ａにおけるボロン濃度よりも濃くなっている場合もある。
【００４３】
次に、図５に示すように、ゲート電極ＭＧ、選択ゲート電極ＳＧ１，ＳＧ２を覆い、かつ半導体基板２１上、すなわち、拡散層２６Ｂ，２７Ｂ，２８Ｂを覆うように、例えば、ＣＶＤ法により第１絶縁膜、例えばＨＴＯ膜２９を形成する。このとき、ＨＴＯ膜２９は、メモリセルトランジスタのゲート電極ＭＧ間を完全に埋め込まない膜厚で形成される。ＨＴＯ膜２９の形成には、水素含有量が小さく電荷のトラップ量が少なくなる、高温、長時間のプロセスを用いる。このようなプロセスで形成されるシリコン酸化膜を、半導体の分野においてはＨＴＯ膜と呼ぶ。
【００４４】
続いて、ＣＶＤ法によりＨＴＯ膜２９上に第２絶縁膜、例えばＴＥＯＳ膜３０を形成する。このとき、ＴＥＯＳ膜３０は、複数のゲート電極ＭＧ間を完全に埋め込み、かつゲート電極ＭＧと選択ゲート電極ＳＧ１間、及び選択ゲート電極ＳＧ１，ＳＧ２間は完全に埋め込まない膜厚で形成される。これは、前述したように、ＳＧ１−ＳＧ２間（Ｌ１）＞ＭＧ−ＳＧ１間（Ｌ２）＞ＭＧ−ＭＧ間（Ｌ３）となっていることにより可能となる。ＴＥＯＳ膜３０の形成には、原料ガスとして、Ｓｉ(ＯＣ２Ｈ５)４、つまり、ＴＥＯＳ(Tetraethoxy Silane)を用いる。ＴＥＯＳを原料ガスとして形成されたシリコン酸化膜を、半導体の分野においてはＴＥＯＳ膜と呼ぶ。
【００４５】
次に、レジスト４０を塗布し、ＭＧ−ＳＧ１間及びＳＧ１−ＳＧ２間をリソグラフィーにより開口する。次に、ＭＧ−ＳＧ１間及びＳＧ１−ＳＧ２間の拡散層２７Ａ，２８Ａにおけるボロン濃度を下げるために、カウンターインプラとしてイオン注入法により拡散層２７Ａ，２８Ａに、例えばリン（Ｐ）イオンを打ち込む。ここで、打ち込まれるＰの量は選択ゲート電極ＳＧ１，ＳＧ２に隣接するメモリセルトランジスタＭＣの閾値とそれ以外のメモリセルトランジスタＭＣの閾値が同じになるように調整される。その結果、拡散層２６Ａと拡散層２７Ａのｎ型とｐ型を合わせた不純物濃度がほぼ等しくなる。
【００４６】
さらに、ＳＧ１−ＳＧ２間のゲート電極ＳＧ１，ＳＧ２下の半導体基板２１内のみに、斜めイオン注入によりＢイオンを打ち込み、拡散層２８Ｃを形成する。すなわち、拡散層２８Ｃは、半導体基板面に垂直な方向に対して所定角度傾けた方向から、イオン注入法によりｐ型不純物、例えばＢイオンを注入することにより形成される。ここで、ＳＧ１−ＳＧ２間（Ｌ１）＞ＭＧ−ＳＧ１間（Ｌ２）となっていることから、ＳＧ１−ＳＧ２間の半導体基板２１内にはＢイオンが注入されるが、ＭＧ−ＳＧ１間の半導体基板２１内には、ゲート電極ＭＧ，ＳＧ１の側面にＢイオンがブロックされるため注入されない。言い換えると、ここでのＢイオンの斜めイオン注入は、ＳＧ１−ＳＧ２間のゲート電極ＳＧ１，ＳＧ２下のみにＢイオンが打ち込まれ、ＭＧ-ＳＧ１間のゲート電極ＭＧ，ＳＧ１下にはＢイオンが打ち込まれない所定角度で行われる。
【００４７】
このように、選択ゲートトランジスタＳＧ１のソース拡散層とドレイン拡散層を非対称にすることにより、カットオフ特性を向上させつつデータ書き込み時のＧＩＤＬ(Gate Induced Drain Leakage)による書き込み不良（誤書き込み）を低減することができる。
【００４８】
次に、図６Ａに示すように、レジスト４０をマスクとして、ＭＧ−ＳＧ１間及びＳＧ１−ＳＧ２間のＴＥＯＳ膜３０を除去する。ここで、ＴＥＯＳ膜３０はＨＴＯ膜２９と膜質が異なるためＨＴＯ膜２９に対してエッチングの選択比をある程度高くすることができる。その結果、ＨＴＯ膜２９を残してＴＥＯＳ膜３０のみをエッチングすることができる。その結果、選択ゲートトランジスタの選択ゲート電極ＳＧ１，ＳＧ２の側壁絶縁膜をＴＥＯＳ膜３０の膜厚だけ薄膜化することができる。
【００４９】
また、ＴＥＯＳ膜３０を除去する工程において、レジスト４０の境界部、すなわち選択ゲートトランジスタＳＧ１に隣接するゲート電極ＭＧの上面に形成されたＨＴＯ膜２９に段差ができる場合がある。
【００５０】
その後、図６Ｂに示すようにレジスト４０を剥離し、ＣＶＤ法により第３絶縁膜、例えばＴＥＯＳ膜３１を複数の第１ゲート電極ＭＧ、選択ゲート電極ＳＧ１，ＳＧ２を覆うように堆積させる。すなわち、半導体基板２１の主面上にＴＥＯＳ膜３１を堆積させる。ここで、ＴＥＯＳ膜３１はゲート電極ＭＧと選択ゲート電極ＳＧ１間、及び選択ゲート電極ＳＧ１，ＳＧ２間は完全に埋め込まない膜厚で形成される。そして、図２に示すように、異方性エッチング法、例えばＲＩＥ(Reactive Ion Etching)により選択ゲート電極ＳＧ１，ＳＧ２の側面及びＭＧ−ＳＧ１間のゲート電極ＭＧの側面にＴＥＯＳ膜３１を形成する。
【００５１】
その後、半導体基板２１の主面上に層間絶縁膜（図示せず）を堆積し、必要に応じて拡散層２８Ｂの表面領域に、拡散層２８Ｂよりも不純物濃度が高い拡散層２８Ｄを形成する。さらに、ＳＧ１−ＳＧ２間の拡散層２８Ｄ上にビット線コンタクト電極６を形成する。
【００５２】
ここで、ＴＥＯＳ膜３０を除去している分、選択ゲート電極ＳＧ１，ＳＧ２の側面に形成されている絶縁膜は薄くなっている。そのため、選択ゲート電極ＳＧ１，ＳＧ２にビット線コンタクト電極６が接触するのを防ぐことができる。なお、コンタクト抵抗に問題がない場合は、拡散層２８Ｄを形成せず、拡散層２８Ｂ上にビット線コンタクト電極６を形成してもよい。
【００５３】
以上の製造工程により、メモリセルのゲート電極ＭＧと選択ゲートトランジスタの選択ゲート電極ＳＧ１間（ＭＧ−ＳＧ１間）及び選択ゲートトランジスタの選択ゲート電極ＳＧ１，ＳＧ２間（ＳＧ１−ＳＧ２間）の拡散層に濃く打たれるハローインプラの補償を行うことができる。
【００５４】
また、選択ゲートトランジスタの選択ゲート電極ＳＧ１，ＳＧ２の側壁絶縁膜を薄膜化することができ、チップ面積が増大するのを防止できる。
【００５５】
［第２実施形態］
次に、本発明の第２実施形態のＮＡＮＤ型フラッシュメモリについて説明する。第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。第１実施形態ではＮＡＮＤフラッシュメモリにおけるメモリセルアレイの構造を説明したが、第２実施形態ではメモリセルアレイに加えて、同一半導体基板上の周辺部に形成される周辺回路が含む周辺トランジスタの構造とその製造方法を説明する。
【００５６】
図７（ａ）及び図７（ｂ）は、第２実施形態のＮＡＮＤ型フラッシュメモリの構造を示す断面図である。図７（ａ）はメモリセルアレイが形成されるメモリセル部を示し、図７（ｂ）は周辺トランジスタが形成される周辺部を示す。
【００５７】
図７（ａ）に示すメモリセル部は図２に示した構造と同様である。半導体基板２１上には複数のメモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタの選択ゲート電極ＳＧ１，ＳＧ２が形成されている。ＳＧ１−ＳＧ２間には、ビット線コンタクト電極６が形成されている。
【００５８】
周辺部の周辺トランジスタでは、図７（ｂ）に示すように、半導体基板２１上にはゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にはゲート電極ＰＧが形成されている。ゲート電極ＰＧの両側の半導体基板内には、ソース拡散層及びドレイン拡散層３２がそれぞれ形成されている。
【００５９】
ゲート電極ＰＧの側面には、第１絶縁膜、例えばＨＴＯ膜２９が形成されている。ゲート電極ＰＧの側面のＨＴＯ膜２９上には、第２絶縁膜、例えばＴＥＯＳ膜３０が形成されている。さらに、ゲート電極ＰＧの側面のＴＥＯＳ膜３０上には、ＴＥＯＳ膜３１が形成されている。ＨＴＯ膜２９、ＴＥＯＳ膜３０、及びＴＥＯＳ膜３１により側壁絶縁膜が形成されている。
【００６０】
周辺トランジスタのゲート電極ＰＧの側面に形成されている側壁絶縁膜の膜厚は、選択ゲートトランジスタの選択ゲート電極ＳＧ１，ＳＧ２の側壁絶縁膜の膜厚、及びゲート電極ＭＧ−ＳＧ１間のメモリセルの側壁絶縁膜の膜厚よりＴＥＯＳ膜３０分だけ厚く形成されている。このゲート電極ＰＧを挟んで半導体基板２１中には拡散層３２が形成されている。
【００６１】
この拡散層３２はいわゆる、ＬＤＤ構造をしておりｎ−拡散層３２Ａと、ｎ−拡散層３２Ａよりも不純物濃度の濃いｎ＋拡散層３２Ｂから構成されている。ｎ−拡散層３２Ａはゲート電極ＰＧの端付近からゲート電極ＰＧから遠ざかる方に延びている。ｎ＋拡散層３２ＢはＴＥＯＳ膜３１の端付近からゲート電極ＰＧから遠ざかる方に延びている。
【００６２】
このため、ＬＤＤ構造のｎ＋拡散層３２Ｂをゲート電極ＰＧの端部からより遠くに離すことができる。すなわち、選択ゲートトランジスタの側壁絶縁膜（ＨＴＯ膜２９とＴＥＯＳ膜３１）を用いてＬＤＤ構造を作る場合に比べてＬＤＤ構造のｎ＋拡散層３２Ｂをゲート電極ＰＧの端部からより遠くに離すことができる。その結果、周辺トランジスタのソース、ドレイン間耐圧を向上させることができる。
【００６３】
特に、ソース、ドレイン間に２０Ｖ以上の電圧を制御する高耐圧トランジスタに適用することができる。この場合は周辺トランジスタのゲート絶縁膜２２の膜厚がメモリセルトランジスタ及び選択ゲートトランジスタのゲート絶縁膜の膜厚よりも厚くなる。
【００６４】
なお、拡散層３２はＬＤＤ構造に限らず、ＤＤＤ構造であっても良い。また、ｎ−拡散層３２Ａ及びｎ＋拡散層３２Ｂはそれぞれｐ−拡散層、ｐ＋拡散層に置き換えることも可能である。  一方、ビット線コンタクト６がリソグラフィーの合せズレ等により選択ゲートＳＧ１の側壁絶縁膜と接触してしまうと、ビット線コンタクト６の径が接触した分だけ小さくなり、コンタクト抵抗が高くなってしまう。すなわち選択ゲートＳＧ１、ＳＧ２の側壁絶縁膜は薄くした方が好ましい。さらに、この側壁絶縁膜の薄くした膜厚分だけチップ面積を縮小化することも可能となる。
【００６５】
前述した構造を有する第２実施形態によれば、第１実施形態が有する効果に加えて、選択ゲートトランジスタの側壁絶縁膜を薄くできチップ面積を縮小化することができと同時に、周辺トランジスタの側壁絶縁膜の膜厚が選択ゲートトランジスタの側壁絶縁膜の膜厚より厚く形成されているため、周辺トランジスタの特性を向上させることができる。
【００６６】
次に、第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【００６７】
図８（ａ）、図８（ｂ）、図９Ａ（ａ）、図９Ａ（ｂ）、図９Ｂ（ａ）、及び図９Ｂ（ｂ）は、第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。なお、図８（ａ）と図８（ｂ）、図９Ａ（ａ）と図９Ａ（ｂ）、図９Ｂ（ａ）と図９Ｂ（ｂ）はそれぞれ同一工程を示している。
【００６８】
図８（ａ）に示す構造は図５に示した構造と同様であり、その構造に至るまでの製造方法も同様である。図３に示したゲート電極ＭＧ、選択ゲート電極ＳＧ１，ＳＧ２を形成する工程において、周辺部でも同様に、半導体基板２１上にゲート電極ＰＧを形成する。続いて、拡散層２６Ｂ，２７Ｂ，２８Ｂを形成する工程において、周辺部でも同様に、ゲート電極ＰＧをマスクとして、ゲート電極ＰＧの両側の半導体基板２１内にｎ−拡散層３２Ａを形成する。
【００６９】
その後、図８（ａ）に示したように、半導体基板２１の主面上にＨＴＯ膜２９及びＴＥＯＳ膜３０を形成する工程において、図８（ｂ）に示す周辺部でも同様に、ゲート電極ＰＧを覆うように、かつ、半導体基板２１の主面上にＨＴＯ膜２９及びＴＥＯＳ膜３０を形成する。続いて、メモリセル部でレジスト４０を形成する工程で、周辺部ではＴＥＯＳ膜３０上をレジスト４０にて覆う。さらに、メモリセル部ではＰイオンとＢイオンがイオン注入されるが、周辺部ではレジスト４０に覆われているため、これらのイオンは注入されない。
【００７０】
次に、図９Ａ（ａ）に示すメモリセル部では、レジスト４０をマスクとして、ＭＧ−ＳＧ１間及びＳＧ１−ＳＧ２間のＴＥＯＳ膜３０を除去する。この工程において、図９Ａ（ｂ）に示す周辺部では、レジスト４０で覆われているため、ＴＥＯＳ膜３０が除去されることはない。
【００７１】
その後、図９Ｂ（ａ）に示すメモリセル部では、レジスト４０を剥離し、ＣＶＤ法により第３絶縁膜、例えばＴＥＯＳ膜３１を複数の第１ゲート電極ＭＧ、選択ゲート電極ＳＧ１，ＳＧ２を覆うように堆積させる。この工程において、図９Ｂ（ｂ）に示す周辺部でも同様に、ゲート電極ＰＧを覆うようにＴＥＯＳ膜３１を堆積させる。すなわち、ＴＥＯＳ膜３１を半導体基板２１の主面上に堆積させる。ここで、ＴＥＯＳ膜３１はゲート電極ＭＧと選択ゲート電極ＳＧ１間、及び選択ゲート電極ＳＧ１，ＳＧ２間は完全に埋め込まない膜厚で形成される。
【００７２】
続いて、図７（ａ）に示すメモリセル部では、異方性エッチング法、例えば、ＲＩＥにより選択ゲート電極ＳＧ１，ＳＧ２の側面及びＭＧ−ＳＧ１間のゲート電極ＭＧの側面にＴＥＯＳ膜３１を残す。この工程において、図７（ｂ）に示す周辺部でも同様に、異方性エッチング法によりゲート電極ＰＧの側面にＴＥＯＳ膜３１を残す。なお、ゲート電極ＭＧの側面に形成されたＴＥＯＳ膜３１に覆われていないＨＴＯ膜２９及びＴＥＯＳ膜３０もこの工程により除去される。
【００７３】
その後、図７（ｂ）に示す周辺部では、ゲート電極ＰＧ及びＴＥＯＳ膜３１をマスクとしてイオン注入法により、例えばＡｓイオンを打ち込んでｎ＋型拡散層３２Ｂを形成する。メモリセル部では、第１実施形態と同様に、層間絶縁膜（図示せず）を堆積し、必要に応じて拡散層２８Ｄを形成した後、拡散層２８Ｄ上にビット線コンタクト電極６を形成する。
【００７４】
以上に説明した工程により、第１実施形態のメモリセルアレイに加えて、周辺部に周辺トランジスタを製造することができる。第２実施形態では、周辺トランジスタの側壁絶縁膜は、選択ゲートトランジスタの側壁絶縁膜よりもＴＥＯＳ膜３０分だけ厚く形成できるため、例えば２０Ｖ程度の電圧を制御する高耐圧トランジスタの製造が容易になる。
【００７５】
本発明の実施形態では、ゲート電極の側壁を低エッチングレートのＨＴＯ膜と高エッチングレートのＴＥＯＳ膜の２層にし、選択ゲート電極の側壁のＴＥＯＳ膜を部分的に一層除去することにより、選択ゲートトランジスタの側壁絶縁膜の厚さを薄くすることができる。その際、周辺回路を構成する周辺ＭＯＳトランジスタの側壁絶縁膜の膜厚は薄くならない。また、選択ゲート電極の側壁のＴＥＯＳ膜を一層除去する前にＢイオンを斜めにイオン注入することにより、選択ゲートトランジスタとメモリセル間のメモリセル間より広いスペースにＢイオンが打たれるのを防止することができる。また、半導体基板面に垂直にＰイオンを打ち込めば、選択ゲートトランジスタとメモリセル間の広いスペースに濃く打たれてしまうハローインプラを補償できる。
【００７６】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。また、各実施形態においてｎ型のメモリセルトランジスタ及びｎ型の選択ゲートトランジスタを例に挙げて説明したが、ｐ型のメモリセルトランジスタ及びｎ型の選択ゲートトランジスタであっても構わない。その場合、実施形態中で述べたｎ型とｐ型を入れ替えて考えればよい。
【００７７】
さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【００７８】
１…素子分離領域、２…素子領域、３…コントロールゲート線（ワード線）、４…ドレイン側選択ゲート線、５…ソース側選択ゲート線、６…ビット線コンタクト電極、７…ビット線接続部、８…配線間コンタクト電極、９…ビット線、１０…ソース線コンタクト電極、１１…ソース線、２１…半導体基板（ｐ型シリコン基板）、２２…ゲート絶縁膜、２３…フローティングゲート電極、２４…ゲート間絶縁膜、２５…コントロールゲート電極、２６…ソース及びドレイン拡散層、２６Ａ，２７Ａ，２８Ａ…拡散層、２７…拡散層、２８…ビット線コンタクト拡散層、２８Ｂ…拡散層、２８Ｃ…拡散層、２９…ＨＴＯ(High Temperature Oxide)膜、３０，３１…ＴＥＯＳ(Tetraethoxy Silane)膜、ＭＣ…メモリセルトランジスタ、ＭＧ…メモリセルトランジスタのゲート電極、ＳＴＤ…ドレイン側選択ゲートトランジスタ、ＳＴＳ…ソース側選択ゲートトランジスタ、ＳＧ１…選択ゲートトランジスタの選択ゲート電極、ＳＧ２…選択ゲートトランジスタの選択ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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