(57)【要約】【課題】貫通電極のショート不良を引き起こすことなく、貫通電極とパッド電極との密着性を向上させる。【解決手段】開口部２２が設けられたパッド電極２１ｂ上にエッチストッパ膜２３を積層し、半導体基板１１に形成された貫通孔４１に貫通電極４５を埋め込む際に、貫通電極４５の先端が、開口部２２を介してパッド電極２１ｂの一部を突き抜け、エッチストッパ膜２３で止められるように構成する。【選択図】      図１−１
2010103433.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が表面側に形成された半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成されたパッド電極と、
前記パッド電極上に形成され、前記配線層を絶縁する絶縁体のエッチストッパ膜と、
前記半導体基板の裏面から前記半導体基板を貫通し、前記パッド電極の一部を突き抜けて前記エッチストッパ膜にて止められた貫通電極とを備えることを特徴とする半導体装置。
【請求項２】
前記エッチストッパ膜は、ＳｉＮ、ＳｉＣＮまたはＳｉＣを主成分とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体素子が表面側に形成された半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成されたパッド電極と、
前記パッド電極と重なるようにして、前記パッド電極よりも上層に形成されたストッパ電極と、
前記半導体基板の裏面から前記半導体基板を貫通し、前記パッド電極の一部を突き抜けて前記ストッパ電極にて止められた貫通電極とを備えることを特徴とする半導体装置。
【請求項４】
第１の開口部を有するパッド電極が設けられた配線層を半導体基板上に形成する工程と、
前記配線層を絶縁する絶縁体のエッチストッパ膜を前記パッド電極上に形成する工程と、
前記半導体基板の裏面から前記半導体基板を貫通する貫通孔を形成する工程と、
前記第１の開口部および前記貫通孔を介して前記エッチストッパ膜に達する第２の開口部を前記絶縁体に形成する工程と、
前記第１および第２の開口部および前記貫通孔に埋め込まれ、前記パッド電極に電気的に接続されるとともに、前記半導体基板の裏面側に引き出された貫通電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
第１の開口部を有するパッド電極が設けられた配線層を半導体基板上に形成する工程と、
前記パッド電極と重なるように配置されたストッパ電極を前記パッド電極よりも上層に形成する工程と、
前記半導体基板の裏面から前記半導体基板を貫通する貫通孔を形成する工程と、
前記第１の開口部および前記貫通孔を介して前記ストッパ電極に達する第２の開口部を、前記配線層を絶縁する絶縁体に形成する工程と、
前記第１および第２の開口部および前記貫通孔に埋め込まれ、前記パッド電極および前記ストッパ電極に電気的に接続されるとともに、前記半導体基板の裏面側に引き出された貫通電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、半導体基板の裏面から電極を取り出すための貫通電極を形成する方法に適用して好適なものである。
【背景技術】
【０００２】
携帯電話などの電子機器の小型化および多機能化などの要求に伴って、それらの主要な部品である半導体装置の実装密度を向上させることが求められている。ここで、半導体装置の実装密度を向上させる方法として半導体チップを積層させる方法がある。この半導体チップを積層させる方法としては、積層数を制限されることなく、フリップチップ実装できるという点から、半導体基板の裏面から電極を取り出すための貫通電極を形成する方法が有望視されている。
【０００３】
ここで、半導体基板の裏面から電極を取り出すための貫通電極を形成する場合、半導体基板上に設けられた外部接続用のパッド電極とは別個に、貫通電極を接続するためのパッド電極が半導体基板上の多層配線層に形成される。そして、半導体基板の裏面から貫通孔を形成し、その貫通孔に貫通電極を埋め込むことで、半導体基板上に設けられたパッド電極との接続がとられている。
【０００４】
また、例えば、特許文献１には、パッド部における配線同士の密着性を向上させるため、Ｓｉ基板上のＳｉＯ２膜の上面から内部にかけてＣｕダマシン配線およびそのパッド部を設け、そのＣｕダマシン配線上に形成されたＡｌデュアルダマシン配線の下面からそのＣｕダマシン配線のパッド部の内部に達してコンタクトプラグを設ける方法が開示されている。
【０００５】
しかしながら、特許文献１に開示された方法では、Ｃｕダマシン配線のパッド部の内部に達するコンタクトプラグを形成するために、Ｃｕダマシン配線のパッド部が上面から内部にかけて設けられたＳｉＯ２膜に開口部を形成する必要がある。このため、その開口部がＳｉＯ２膜を突き抜け、その開口部に埋め込まれたコンタクトプラグがＣｕダマシン配線下の下層配線層にまで到達する恐れがあることから、Ｃｕダマシン配線やＡｌデュアルダマシン配線とその下の下層配線層とが短絡し、ショート不良を引き起こす場合があるという問題があった。
【０００６】
【特許文献１】特開２００４−１４６５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、貫通電極のショート不良を引き起こすことなく、貫通電極とパッド電極との密着性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様によれば、半導体素子が表面側に形成された半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成されたパッド電極と、前記パッド電極上に形成され、前記配線層を絶縁する絶縁体のエッチストッパ膜と、前記半導体基板の裏面から前記半導体基板を貫通し、前記パッド電極の一部を突き抜けて前記エッチストッパ膜にて止められた貫通電極とを備えることを特徴とする半導体装置を提供する。
【０００９】
また、本発明の一態様によれば、半導体素子が表面側に形成された半導体基板と、前記半導体基板上に形成された配線層と、前記配線層に形成されたパッド電極と、前記パッド電極と重なるようにして、前記パッド電極よりも上層に形成されたストッパ電極と、前記半導体基板の裏面から前記半導体基板を貫通し、前記パッド電極の一部を突き抜けて前記ストッパ電極にて止められた貫通電極とを備えることを特徴とする半導体装置を提供する。
【００１０】
また、本発明の一態様によれば、第１の開口部を有するパッド電極が設けられた配線層を半導体基板上に形成する工程と、前記配線層を絶縁する絶縁体のエッチストッパ膜を前記パッド電極上に形成する工程と、前記半導体基板の裏面から前記半導体基板を貫通する貫通孔を形成する工程と、前記第１の開口部および前記貫通孔を介して前記エッチストッパ膜に達する第２の開口部を前記絶縁体に形成する工程と、前記第１および第２の開口部および前記貫通孔に埋め込まれ、前記パッド電極に電気的に接続されるとともに、前記半導体基板の裏面側に引き出された貫通電極を形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【００１１】
また、本発明の一態様によれば、第１の開口部を有するパッド電極が設けられた配線層を半導体基板上に形成する工程と、前記パッド電極と重なるように配置されたストッパ電極を前記パッド電極よりも上層に形成する工程と、前記半導体基板の裏面から前記半導体基板を貫通する貫通孔を形成する工程と、前記第１の開口部および前記貫通孔を介して前記ストッパ電極に達する第２の開口部を、前記配線層を絶縁する絶縁体に形成する工程と、前記第１および第２の開口部および前記貫通孔に埋め込まれ、前記パッド電極および前記ストッパ電極に電気的に接続されるとともに、前記半導体基板の裏面側に引き出された貫通電極を形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、貫通電極のショート不良を引き起こすことなく、貫通電極とパッド電極との密着性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１４】
（第１実施形態）
図１−１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、図１−２は、図１−１のパッド電極２１ｂの概略構成の一例を示す平面図、図１−３は、図１−１のパッド電極２１ｂの概略構成のその他の例を示す平面図である。
図１−１において、半導体基板１１には、互いに分離された不純物導入層１４ａ、１４ａ´、１４ｂ、１４ｂ´が形成されている。なお、半導体基板１１の材料は、Ｓｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、半導体基板１１の厚さは、例えば、７０μｍ程度とすることができる。
【００１５】
そして、不純物導入層１４ａ、１４ａ´の間の半導体基板１１上には、ゲート絶縁膜１２ａを介してゲート電極１３ａが形成され、ゲート電極１３ａの側壁にはサイドウォール１５ａが形成されている。また、不純物導入層１４ｂ、１４ｂ´の間の半導体基板１１上には、ゲート絶縁膜１２ｂを介してゲート電極１３ｂが形成され、ゲート電極１３ｂの側壁にはサイドウォール１５ｂが形成されている。
【００１６】
そして、半導体基板１１およびゲート電極１３ａ、１３ｂ上には、層間絶縁層１６が形成されている。そして、層間絶縁層１６には、バリアメタル膜１７ａ、１７ｂをそれぞれ介してコンタクトプラグ１８ａ、１８ｂが埋め込まれている。ここで、コンタクトプラグ１８ａは不純物導入層１４ａ´に接続され、コンタクトプラグ１８ｂはゲート電極１３ｂに接続されている。
【００１７】
また、層間絶縁層１６およびコンタクトプラグ１８ａ、１８ｂ上には、層間絶縁層１９が形成されている。そして、層間絶縁層１９には、バリアメタル膜２０ａを介して配線２１ａが埋め込まれるとともに、バリアメタル膜２０ｂを介してパッド電極２１ｂが埋め込まれている。
【００１８】
ここで、配線２１ａは、コンタクトプラグ１８ａに接続されている。また、パッド電極２１ｂは、コンタクトプラグ１８ｂに接続されるとともに、パッド電極２１ｂには、貫通電極４５を突き抜けさせるための開口部２２が形成されている。なお、開口部２２は、図１−２に示すように、パッド電極２１ｂに孔を設けた構成でもよい。あるいは、パッド電極２１ｂの代わりに、図１−３に示すように、スリット状の開口部２２´が形成されたパッド電極２１ｂ´を用いるようにしてもよい。また、パッド電極２１ｂの面積は、貫通電極４５の先端の面積よりも大きくなるように設定することができる。また、パッド電極２１ｂの開口率は、１０％〜８０％の範囲内に設定することが好ましい。例えば、パッド電極２１ｂのサイズは８０μｍ角とすることができ、このパッド電極２１ｂに、５μｍ角の開口部２２を１５μｍ間隔で配置することができる。また、パッド電極２１ｂの膜厚は、例えば、０．２μｍ程度とすることができる。
【００１９】
また、層間絶縁層１９、配線２１ａおよびパッド電極２１ｂ上には、エッチストッパ膜２３が形成されている。なお、エッチストッパ膜２３の膜厚は、例えば、０．１μｍ程度とすることができる。また、エッチストッパ膜２３上には、層間絶縁層２４が形成されている。そして、エッチストッパ膜２３および層間絶縁層２４には、バリアメタル膜２５ａ、２５ｂをそれぞれ介してコンタクトプラグ２６ａ、２６ｂが埋め込まれるとともに、バリアメタル膜２７ａ、２７ｂをそれぞれ介して配線２８ａ、２８ｂが埋め込まれている。ここで、配線２８ａは、コンタクトプラグ２６ａを介して配線２１ａに接続され、配線２８ｂは、コンタクトプラグ２６ｂを介して配線２１ｂに接続されている。
【００２０】
また、層間絶縁層２４および配線２８ａ、２８ｂ上には、エッチストッパ膜２９が形成されている。また、エッチストッパ膜２９上には、層間絶縁層３０が形成されている。そして、エッチストッパ膜２９および層間絶縁層３０には、バリアメタル膜３１を介してコンタクトプラグ３２が埋め込まれている。
【００２１】
そして、層間絶縁層３０上には、バリアメタル膜３３を介してパッド電極３４が形成されている。ここで、パッド電極３４は、コンタクトプラグ３２を介して配線２８ｂに接続されている。そして、層間絶縁層３０およびパッド電極３４上には、保護膜３５が形成され、保護膜３５には、パッド電極３４の表面を露出させる開口部３６が形成されている。
【００２２】
なお、エッチストッパ膜２３、２９は、層間絶縁層１６、１９、２４、３０よりもエッチングレートの小さい材料で構成することができる。例えば、層間絶縁層１６、１９、２４、３０としては、例えば、ＳｉＯ２膜またはＬｏｗ−ｋ膜を用いることができ、エッチストッパ膜２３、２９としては、例えば、ＳｉＮ、ＳｉＣＮまたはＳｉＣを主成分とする膜を用いることができる。また、保護膜３５としては、例えば、ＳｉＮ膜を用いることができる。また、コンタクトプラグ１８ａ、１８ｂ、２６ａ、２６ｂ、３２、配線２１ａ、２８ａ、２８ｂおよびパッド電極２１ｂ、３４の材料としては、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。また、バリアメタル膜１７ａ、１７ｂ、２０ａ、２０ｂ、２５ａ、２５ｂ、２７ａ、２７ｂ、３１、３３の材料としては、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮあるいはそれらの積層構造を用いることができる。
【００２３】
一方、半導体基板１１には、半導体基板１１を裏面から貫通する貫通孔４１が形成されている。なお、貫通孔４１の深さと直径の比（アスペクト比）は、直径１に対して深さ５以下であることが好ましく、さらに好ましくは直径１に対して深さ２以下とするのがよい。例えば、貫通孔４１の深さが７０μｍの場合、貫通孔４１の直径は７０μｍとすることができる。
【００２４】
そして、半導体基板１１の裏面および貫通孔４１の側壁には、絶縁層４３が形成され、層間絶縁層１６および絶縁層４３には、パッド電極２１ｂ下のバリアメタル膜２０ｂを露出させる開口部４２が貫通孔４１を介して形成されている。
【００２５】
そして、貫通孔４１および開口部４２には、パッド電極２１ｂに電気的に接続されるとともに、半導体基板１１の裏面側に引き出された貫通電極４５がバリアメタル膜４４を介して埋め込まれている。ここで、貫通電極４５の先端は、開口部２２を介してパッド電極２１ｂの一部を突き抜け、エッチストッパ膜２３にて止められている。
【００２６】
そして、半導体基板１１の裏面には、貫通電極４５に接続されたパッド電極４８が形成されている。そして、半導体基板１１の裏面側には、貫通孔４１内に入り込みつつ貫通電極４５およびパッド電極４８が覆われるようにしてソルダレジスト膜４６が形成されている。そして、ソルダレジスト膜４６には、パッド電極４８を露出させる開口部４７が形成されている。
【００２７】
なお、絶縁層４３としては、例えば、ＳｉＯ２膜を用いることができる。バリアメタル膜４４の材料としては、ＴｉまたはＴｉＮまたはそれらの積層構造を用いることができる。また、貫通電極４５およびパッド電極４８の材料としては、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。
また、貫通孔４１の深さが７０μｍ、直径が７０μｍの場合、絶縁層４３の膜厚は、例えば、１μｍとすることができ、貫通電極４５の膜厚は、例えば、１０μｍとすることができる。また、貫通孔４１の底面上のソルダレジスト膜４６の膜厚は、例えば、４０μｍ、貫通孔４１の側壁上のソルダレジスト膜４６の膜厚は、例えば、２０μｍとすることができる。
【００２８】
ここで、貫通電極４５の先端が、開口部２２を介してパッド電極２１ｂの一部を突き抜けるように構成することにより、貫通電極４５とパッド電極２１ｂとの間の接触面積を増大させることが可能となる。このため、貫通電極４５とパッド電極２１ｂとの間の密着性を向上させることが可能となり、貫通電極４５とパッド電極２１ｂとの間にバリアメタル膜２０ｂ、４２が介在している場合においても、貫通電極４５とパッド電極２１ｂとが剥がれ難くすることができる。また、バリアメタル膜２０ｂを残して開口部２２を介してパッド電極２１ｂの一部を突き抜けるように形成する際に、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法やＷｅｔ法を用いた場合でも、パッド電極２１ｂの電極材料と直接接触することが無いため、電極材料に対して例えば腐食などを防ぐことができる。
【００２９】
また、パッド電極２１ｂに開口部２２を設けることにより、Ｃｕなどの柔らかい材料がパッド電極２１ｂに用いられている場合においても、ダマシン法にて層間絶縁層１９にパッド電極２１ｂを埋め込むためのＣＭＰ時に、パッド電極２１ｂが過剰に除去されるエロージョンを抑制することができる。このため、パッド電極２１ｂの抵抗が増大したり、エレクトロマイグレーションやストレスマイグレーションなどで信頼性が劣化したりするのを抑制することができる。
【００３０】
また、パッド電極２１ｂ上にエッチストッパ膜２３を積層することにより、パッド電極２１ｂに開口部２２が設けられている場合においても、層間絶縁層１６に開口部４２を形成するためのエッチング時に、開口部２２を介して開口部４２が層間絶縁層２４を突き抜け、パッド電極２１ｂの上層に形成された上層配線に到達するのを防止することができる。このため、パッド電極２１ｂに開口部２２が設けられている場合においても、パッド電極２１ｂの上層に形成された上層配線に貫通電極４５が接続されるのを防止することができ、貫通電極４５のショート不良を防止することができる。
【００３１】
また、例えばＲＩＥ法を用いて貫通電極４５の先端が開口部２２を突き抜けるように形成する際に、例えば半導体基板１１をＳｉ、層間絶縁膜１６、１９をＳｉＯ２とすると、半導体基板１１をＳＦ６系のガスを用いて加工することで、半導体基板１１と層間絶縁膜の間の加工選択比は１００程度になる。そのため、７０ｕｍの半導体基板１１を加工しても半導体基板１１と層間絶縁膜１６の境界で加工が止まる。次の層間絶縁膜１６と開口部２２を含む層間絶縁膜１９を例えばＣ４Ｆ８系のガスを用いて加工することで、バリアメタル膜２０ｂとの加工選択比は３０以上となる。そのため、開口部２２はバリアメタル膜２０ｂをマスクに加工することができる。
【００３２】
また、パッド電極２１ｂ上にエッチストッパ膜２３を積層することにより、バリアメタル膜２０ｂとともにパッド電極２１ｂの周囲を囲むことが可能となる。このため、エッチストッパ膜２３およびバリアメタル膜２０ｂによってパッド電極２１ｂの材料が周囲に拡散するのを抑制することが可能となり、Ｃｕなどの材料がパッド電極２１ｂに用いられている場合においても、半導体基板１１およびゲート電極１３ａ、１３ｂにＣｕなどが侵入するのを抑制することが可能となり、半導体基板１１に形成された電界効果トランジスタの特性を劣化させたり、ゲート電極１３ａ、１３ｂの信頼性を劣化させたりするのを抑制することができる。
【００３３】
（第２実施形態）
図２〜図６は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２において、半導体基板１１上にゲート絶縁膜１２ａ、１２ｂをそれぞれ介してゲート電極１３ａ、１３ｂを形成する。そして、ゲート電極１３ａ、１３ｂの側壁にサイドウォール１５ａ、１５ｂをそれぞれ形成した後、半導体基板１１に不純物をイオン注入することで、不純物導入層１４ａ、１４ａ´、１４ｂ、１４ｂ´を形成する。
【００３４】
そして、ＣＶＤなどの方法を用いることで、半導体基板１１およびゲート電極１３ａ、１３ｂ上に層間絶縁層１６を形成する。なお、層間絶縁層１６の材質としては、例えば、ＳｉＯ２膜を用いることができる。また、層間絶縁層１６の膜厚は、例えば、０．５μｍとすることができる。
【００３５】
次に、ダマシンなどの方法を用いることで、バリアメタル膜１７ａを介して不純物導入層１４ａ´に接続されたコンタクトプラグ１８ａを層間絶縁層１６に埋め込むとともに、バリアメタル膜１７ｂを介してゲート電極１３ｂに接続されたコンタクトプラグ１８ｂを層間絶縁層１６に埋め込む。
次に、ＣＶＤなどの方法を用いることで、層間絶縁層１６およびコンタクトプラグ１８ａ、１８ｂ上に層間絶縁層１９を形成する。
【００３６】
次に、ダマシンなどの方法を用いることで、バリアメタル膜２０ａを介してコンタクトプラグ１８ａに接続された配線２１ａを層間絶縁層１９に埋め込むとともに、バリアメタル膜２０ｂを介してコンタクトプラグ１８ｂに接続されたパッド電極２１ｂを層間絶縁層１９に埋め込む。
【００３７】
ここで、パッド電極２１ｂに開口部２２を設けることにより、Ｃｕなどの柔らかい材料がパッド電極２１ｂに用いられている場合においても、ダマシン法にて層間絶縁層１９にパッド電極２１ｂを埋め込むためのＣＭＰ時に、パッド電極２１ｂが過剰に除去されるエロージョンを抑制することができる。
なお、配線２１ａおよびパッド電極２１ｂの形成は、ダマシン法以外にも、フォトグラフィー技術およびドライエッチング技術を用いて導電膜をパターニングする方法を用いるようにしてもよい。
【００３８】
次に、ＣＶＤなどの方法を用いることで、層間絶縁層１９、配線２１ａおよびパッド電極２１ｂ上にエッチストッパ膜２３を形成する。なお、エッチストッパ膜２３の材質としては、例えば、ＳｉＮ膜を用いることができる。また、エッチストッパ膜２３の膜厚は、例えば、０．１μｍとすることができる。
【００３９】
ここで、エッチストッパ膜２３はバリア膜としての機能も併せ持つことができ、バリアメタル膜２０ｂとともにパッド電極２１ｂの材料が周囲に拡散するのを抑制することが可能となる。このため、Ｃｕなどの材料がパッド電極２１ｂに用いられている場合においても、半導体基板１１およびゲート電極１３ａ、１３ｂにＣｕなどが侵入するのを抑制することが可能となり、電界効果トランジスタなどの特性の劣化を抑制することができる。
【００４０】
次に、ＣＶＤなどの方法を用いることで、エッチストッパ膜２３上に層間絶縁層２４を形成する。そして、デュアルダマシンなどの方法を用いることで、配線２１ａに接続されたコンタクトプラグ２６ａおよび配線２８ａをバリアメタル膜２５ａ、２７ａをそれぞれ介してエッチストッパ膜２３および層間絶縁層２４に埋め込むとともに、パッド電極２１ｂに接続されたコンタクトプラグ２６ｂおよび配線２８ｂをバリアメタル膜２５ｂ、２７ｂをそれぞれ介してエッチストッパ膜２３および層間絶縁層２４に埋め込む。
【００４１】
次に、ＣＶＤなどの方法を用いることで、層間絶縁層１９および配線２８ａ、２８ｂ上にエッチストッパ膜２９を形成する。そして、ＣＶＤなどの方法を用いることで、エッチストッパ膜２９上に層間絶縁層３０を形成する。そして、ダマシンなどの方法を用いることで、バリアメタル膜３１を介して配線２８ｂに接続されたコンタクトプラグ３２をエッチストッパ膜２９および層間絶縁層３０に埋め込む。
そして、コンタクトプラグ３２に接続されたパッド電極３４をバリアメタル膜３３を介して層間絶縁層３０上に形成する。そして、層間絶縁層３０およびパッド電極３４上に保護膜３５を形成し、パッド電極３４の表面を露出させる開口部３６を保護膜３５に形成する。
【００４２】
次に、図３に示すように、半導体基板１１の裏面を研削することにより、半導体基板１１の厚さが１００μｍ程度以下になるように半導体基板１１を薄膜化する。なお、半導体基板１１の厚さが１００μｍ程度以下になるように薄膜化する場合、半導体基板１１の表面にサポート基板を接着することが好ましい。このサポート基板は、半導体基板１１に接着させた後、必要に応じて剥離できるものが好ましい。
【００４３】
そして、フォトリソグラフィー技術を用いることにより、貫通孔４１の間口に対応した開口部が設けられたレジストパターンを半導体基板１１の裏面に形成する。そして、このレジストパターンをマスクとして半導体基板１１のドライエッチングを行うことで、半導体基板１１に貫通孔４１を形成する。そして、アッシングなどの方法を用いることで、半導体基板１１の裏面に形成されたレジストパターンを除去する。
【００４４】
次に、図４に示すように、ＣＶＤなどの方法を用いることで、貫通孔４１の側壁が覆われるようにして、半導体基板１１の裏面に絶縁層４３を形成する。なお、絶縁層４３としては、例えば、ＳｉＯ２膜を用いることができ、絶縁層４３の膜厚は、例えば、１μｍとすることができる。
【００４５】
次に、図５に示すように、絶縁層４３および層間絶縁層１６、１９のドライエッチングを行うことで、絶縁層４３および層間絶縁層１６に開口部４２を形成するとともに、パッド電極２１ｂの開口部２２内の層間絶縁層１９を除去する。
【００４６】
ここで、パッド電極２１ｂ上にエッチストッパ膜２３を積層することにより、開口部２２内の層間絶縁層１９を除去した時に、開口部４２が開口部２２を介して層間絶縁層２４を突き抜け、パッド電極２１ｂの上層に形成された上層配線に到達するのを防止することができる。
【００４７】
なお、絶縁層４３および層間絶縁層１６、１９の材料としてＳｉＯ２、エッチストッパ膜２３の材料としてＳｉＮを用いた場合、Ｃ４Ｆ８／ＣＯ／Ａｒ系のエッチングガスを用いることで、絶縁層４３および層間絶縁層１６、１９とエッチストッパ膜２３との選択比を２０以上確保することができる。
【００４８】
次に、図６に示すように、スパッタなどの方法を用いることで、パッド電極２１ｂの裏面、開口部２２、４２および貫通孔４１の側壁が覆われるようにして、半導体基板１１の裏面にバリアメタル膜４４を形成する。なお、バリアメタル膜４４は、シード電極としての機能も併せ持たせることができる。
【００４９】
そして、フォトリソグラフィー技術を用いることにより、選択メッキ用のレジストパターンをバリアメタル膜４４上に形成する。そして、この選択メッキ用のレジストパターンをマスクとして電解めっきを行うことにより、パッド電極２１ｂに電気的に接続された貫通電極４５および貫通電極４５に接続されたパッド電極４８をバリアメタル膜４４上に形成する。
【００５０】
そして、この選択メッキ用のレジストパターンを除去した後、貫通電極４５およびパッド電極４８をマスクとして酸系のエッチング液でバリアメタル膜４４をウェットエッチングすることにより、貫通電極４５およびパッド電極４８から露出したバリアメタル膜４４を除去する。
【００５１】
ここで、パッド電極２１ｂに開口部２２を設けることにより、貫通電極４５の先端がパッド電極２１ｂの一部を突き抜けるように構成することができ、貫通電極４５とパッド電極２１ｂとの間の密着性を向上させることが可能となる。
【００５２】
次に、図１−１に示すように、貫通孔４１内に埋め込まれるようにして、貫通電極４５およびパッド電極４８を覆うソルダレジスト膜４６を半導体基板１１の裏面側に形成する。そして、パッド電極４８の表面を露出させる開口部４７をソルダレジスト膜４６に形成する。
なお、ソルダレジスト膜４６の材料としては、例えば、アクリル系の有機材料などを使用することができ、ソルダレジスト膜４６は、水分などにより貫通電極４５およびパッド電極４８が腐食するのを防ぐための腐食防止剤として機能することができる。
【００５３】
ここで、貫通電極４５とパッド電極２１ｂとの間の密着性を向上させることで、ソルダレジスト膜４６の架橋反応により熱収縮が発生したり、温度に対して膨張と収縮を繰り返すようなヒステリシスなストレスを持つ場合においても、貫通電極４５がパッド電極２１ｂから剥離するのを抑制することが可能となる。
【００５４】
以上の製造方法により、貫通電極４５を１００個連ねたビアチェイン構造を形成した。このビアチェイン構造が形成されたテストチップを５０個だけ用いて、−５５℃から１５０℃までの温度サイクル試験を実施した。この結果、１０００サイクル分の試験に対しても、不良は１個も発生しなかった。また、同じテストチップを用いて、温度が１３０℃、湿度が８５％のＰＣＴ試験を１０００時間行ったが、同様に不良は発生しなかった。
【００５５】
（第３実施形態）
図７は、本発明の第３実施形態に係る半導体モジュールの概略構成を示す断面図である。
図７において、トランジスタなどの半導体素子が表面側に形成された半導体基板５１上には、多層配線層５２が形成されている。ここで、多層配線層５２の下層には、パッド電極５３が形成され、多層配線層５２の最上層にはパッド電極５５が形成され、パッド電極５３、５５はコンタクトプラグ５４を介して互いに接続されている。なお、多層配線層５２は、図１−１の半導体基板１１上に形成された配線層と同様の構成をとることができ、特に、パッド電極５３は、図１−１のパッド電極２１ｂと同様の構成をとることができる。ここで、多層配線層５２が形成された半導体基板５１には、例えば、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどに用いられる撮像素子を形成することができる。
【００５６】
一方、半導体基板５１には、半導体基板５１を裏面から貫通する貫通孔６１が形成されている。そして、半導体基板５１の裏面および貫通孔６１の側壁には、絶縁層６２が形成され、貫通孔６１には、パッド電極５３に電気的に接続されるとともに、半導体基板５１の裏面側に引き出された貫通電極６３が絶縁層６２を介して埋め込まれている。そして、半導体基板５１の裏面には、貫通電極６３に接続されたパッド電極６７が絶縁層６２を介して形成されている。
【００５７】
また、絶縁層６２上には、貫通孔６１内に埋め込まれるようにして、貫通電極６３およびパッド電極６７を覆うソルダレジスト膜６４が形成されている。そして、ソルダレジスト膜６４には、パッド電極６７の表面を露出させる開口部６５が形成され、パッド電極６７上には突出電極６６が形成されている。なお、突出電極６６としては、例えば、ハンダボールあるいはＡｕバンプ、半田材などで被覆されたＣｕバンプまたはＮｉバンプなどを用いることができる。また、半導体基板５１に形成された貫通電極６３の構造は、図１−１の貫通電極４５と同様の構造をとることができる。
【００５８】
また、半導体基板５１上の多層配線層５２上には、接着層７２を介してガラス基板７１が貼り合わされている。なお、接着層７２としては、例えば、フォトレジストを用いることができる。
【００５９】
一方、マザー基板７６上には、ランド電極７７が形成されている。そして、突出電極６６をランド電極７７上に接合させることにより、半導体基板５１がマザー基板７６上にフリップチップ実装されている。そして、ガラス基板７１が貼り合わされた半導体基板５１は、鏡筒７５内に配置され、ガラス基板７１上には、フィルタ板７３を介してレンズ７４が搭載されている。
【００６０】
ここで、半導体基板５１に貫通電極６３を形成することにより、半導体基板５１とマザー基板７６との電気的な接続をボンディングワイヤにて行う必要がなくなり、実装面積を削減することが可能となる。
【００６１】
（第４実施形態）
図８は、本発明の第４実施形態に係る半導体モジュールの概略構成を示す断面図である。
図８において、半導体チップＫ１には、トランジスタなどの半導体素子が表面側に形成された半導体基板８１が設けられ、半導体基板８１上には、多層配線層８２が形成されている。ここで、多層配線層８２の下層には、パッド電極８３が形成され、多層配線層８２の最上層にはパッド電極８５が形成され、パッド電極８３、８５はコンタクトプラグ８４を介して互いに接続されている。なお、多層配線層８２は、図１−１の半導体基板１１上に形成された配線層と同様の構成をとることができ、特に、パッド電極８３は、図１−１のパッド電極２１ｂと同様の構成をとることができる。
【００６２】
一方、半導体基板８１には、半導体基板８１を裏面から貫通する貫通孔９１が形成されている。そして、半導体基板８１の裏面および貫通孔９１の側壁には、絶縁層９２が形成され、貫通孔９１には、パッド電極８３に電気的に接続されるとともに、半導体基板８１の裏面側に引き出された貫通電極９３が絶縁層９２を介して埋め込まれている。そして、半導体基板８１の裏面には、貫通電極９３に接続されたパッド電極９７が絶縁層９２を介して形成されている。なお、パッド電極９７は、パッド電極８５の直下にくるように配置することができる。
【００６３】
また、絶縁層９２上には、貫通孔９１内に埋め込まれるようにして、貫通電極９３およびパッド電極９７を覆うソルダレジスト膜９４が形成されている。そして、ソルダレジスト膜９４には、パッド電極９７の表面を露出させる開口部９５が形成され、パッド電極９７上には突出電極９６が形成されている。なお、半導体基板８１に形成された貫通電極９３の構造は、図１−１の貫通電極４５と同様の構造をとることができる。
【００６４】
また、半導体チップＫ２、Ｋ３も半導体チップＫ１と同様の構成をとることができる。そして、半導体チップＫ１〜Ｋ３は、突出電極９６を介して互いに積層されている。
【００６５】
ここで、半導体基板８１に貫通電極９３を形成することにより、半導体チップＫ１〜Ｋ３の積層数を制限されることなく、半導体チップＫ１〜Ｋ３をフリップチップ実装することが可能となり、実装面積を削減することが可能となる。なお、図８の実施形態では、半導体チップＫ１〜Ｋ３の積層数が３である場合を例にとって説明したが、半導体チップＫ１〜Ｋ３の積層数は３に限定されることなく、２以上ならばいくつでもよい。
【００６６】
（第５実施形態）
図９は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図９において、半導体基板１１上には、図１の構成に加え、バリアメタル膜１１１およびストッパ電極１１２が設けられるとともに、図１のバリアメタル膜４４および貫通電極４５の代わりにバリアメタル膜１１３および貫通電極１１４が設けられている。
【００６７】
ここで、ストッパ電極１１２は、パッド電極２１ｂと重なるようにしてパッド電極２１ｂの上層の配線層に設けることができる。例えば、ストッパ電極１１２は、配線２８ａ、２８ｂと同一の配線層に形成することができ、バリアメタル膜１１１を介して層間絶縁層２４に埋め込まれている。なお、ストッパ電極１１２の形状は、半導体基板１１上に形成されたいずれの配線とも接続されていない孤立パターンとすることができる。
【００６８】
また、貫通孔４１および開口部４２には、パッド電極２１ｂに電気的に接続されるとともに、半導体基板１１の裏面側に引き出された貫通電極１１４がバリアメタル膜１１３を介して埋め込まれている。ここで、貫通電極１１４の先端は、パッド電極２１ｂの開口部２２を介してエッチストッパ膜２３および層間絶縁層２４を付き抜け、ストッパ電極１１２で止められるように構成されている。
【００６９】
これにより、層間絶縁層１６に開口部４２を形成するためのエッチング時に、開口部２２を介してエッチストッパ膜２３および層間絶縁層２４を突き抜けた場合においても、貫通電極１１４をストッパ電極１１２で止めることが可能となり、貫通電極１１４のショート不良を防止することができる。
【００７０】
また、バリアメタル膜２０ｂを残して開口部２２を介してパッド電極２１ｂの一部を突き抜けるように形成する際に、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法やＷｅｔ法を用いた場合でも、パッド電極２１ｂの電極材料と直接接触することが無いため、電極材料に対して例えば腐食などを防ぐことができる。
【００７１】
また、例えばＲＩＥ法を用いて貫通電極４５の先端が開口部２２を突き抜けるように形成する際に、例えば半導体基板１１をＳｉ、層間絶縁膜１６、１９をＳｉＯ２とすると、半導体基板１１をＳＦ６系のガスを用いて加工することで、半導体基板１１と層間絶縁膜の間の加工選択比は１００程度になる。そのため、７０ｕｍの半導体基板１１を加工しても半導体基板１１と層間絶縁膜１６の境界で加工が止まる。次の層間絶縁膜１６と開口部２２を含む層間絶縁膜１９を例えばＣ４Ｆ８系のガスを用いて加工することで、バリアメタル膜２０ｂとの加工選択比は３０以上となる。そのため、開口部２２はバリアメタル膜２０ｂをマスクに加工することができる。
【００７２】
（第６実施形態）
図１０は、本発明の第６実施形態に係る半導体装置の概略構成を示す断面図である。
図１０において、図１のバリアメタル膜２７ｂおよび貫通電極２８ｂの代わりにバリアメタル膜１２１およびストッパ電極１２２が設けられるとともに、図１のバリアメタル膜４４および貫通電極４５の代わりにバリアメタル膜１２３および貫通電極１２４が設けられている。
【００７３】
ここで、ストッパ電極１２２は、パッド電極２１ｂと重なるようにしてパッド電極２１ｂの上層の配線層に設けるとともに、貫通電極２８ｂと同電位の配線に接続することができる。例えば、ストッパ電極１２２は、配線２８ａ、２８ｂと同一の配線層に形成し、バリアメタル膜１２１を介して層間絶縁層２４に埋め込むことができる。また、ストッパ電極１２２は、コンタクトプラグ２６ｂを介してパッド電極２１ｂに接続するとともに、コンタクトプラグ３２を介してパッド電極３４に接続することができる。
【００７４】
また、貫通孔４１および開口部４２には、パッド電極２１ｂに電気的に接続されるとともに、半導体基板１１の裏面側に引き出された貫通電極１２４がバリアメタル膜１２３を介して埋め込まれている。ここで、貫通電極１２４の先端は、パッド電極２１ｂの開口部２２を介してエッチストッパ膜２３および層間絶縁層２４を付き抜け、ストッパ電極１２２で止められるように構成されている。
【００７５】
これにより、層間絶縁層１６に開口部４２を形成するためのエッチング時に、開口部２２を介してエッチストッパ膜２３および層間絶縁層２４を突き抜けた場合においても、パッド電極２１ｂの上層に孤立パターンを形成することなく、貫通電極１２４をストッパ電極１２２で止めることが可能となり、貫通電極１２４のショート不良を防止することができる。
【００７６】
また、バリアメタル膜２０ｂを残して開口部２２を介してパッド電極２１ｂの一部を突き抜けるように形成する際に、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法やＷｅｔ法を用いた場合でも、パッド電極２１ｂの電極材料と直接接触することが無いため、電極材料に対して例えば腐食などを防ぐことができる。
【００７７】
また、例えばＲＩＥ法を用いて貫通電極４５の先端が開口部２２を突き抜けるように形成する際に、例えば半導体基板１１をＳｉ、層間絶縁膜１６、１９をＳｉＯ２とすると、半導体基板１１をＳＦ６系のガスを用いて加工することで、半導体基板１１と層間絶縁膜の間の加工選択比は１００程度になる。そのため、７０ｕｍの半導体基板１１を加工しても半導体基板１１と層間絶縁膜１６の境界で加工が止まる。次の層間絶縁膜１６と開口部２２を含む層間絶縁膜１９を例えばＣ４Ｆ８系のガスを用いて加工することで、バリアメタル膜２０ｂとの加工選択比は３０以上となる。そのため、開口部２２はバリアメタル膜２０ｂをマスクに加工することができる。
【図面の簡単な説明】
【００７８】
【図１−１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図１−２】図１−１のパッド電極２１ｂの概略構成の一例を示す平面図。
【図１−３】図１−１のパッド電極２１ｂの概略構成のその他の例を示す平面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図７】本発明の第３実施形態に係る半導体モジュールの概略構成を示す断面図。
【図８】本発明の第４実施形態に係る半導体モジュールの概略構成を示す断面図。
【図９】本発明の第５実施形態に係る半導体装置の概略構成を示す断面図。
【図１０】本発明の第６実施形態に係る半導体装置の概略構成を示す断面図。
【符号の説明】
【００７９】
１１、５１、８１  半導体基板、１２ａ、１２ｂ  ゲート絶縁膜、１３ａ、１３ｂ  ゲート電極、１４ａ、１４ｂ、１４ａ´、１４ｂ´  不純物導入層、１５ａ、１５ｂ  サイドウォール、１６、１９、２４、３０  層間絶縁層、１７ａ、１７ｂ、２０ａ、２０ｂ、２５ａ、２５ｂ、２７ａ、２７ｂ、３１、３３、４４、８４、１１１、１１３、１２１、１２３  バリアメタル膜、１８ａ、１８ｂ、２６ａ、２６ｂ、３２、５４  コンタクトプラグ、２１ａ、２８ａ、２８ｂ  配線、２１ｂ、２１ｂ´、３４、４８、５３、５５、６７、８３、８５、９７  パッド電極、２２、２２´、４７、６５、９５  開口部、２３、２９  エッチストッパ膜、３５  保護膜、３６、４２  開口部、４１、６１、９１  貫通孔、４３、６２、９２  絶縁層、４５、６３、９３、１１４、１２４  貫通電極、４６、６４、９４  ソルダレジスト膜、５２、８２  多層配線層、６６、９６  突出電極、７１  ガラス基板、７２  接着層、７３  フィルタ板、７４  レンズ、７５  鏡筒、７６  マザー基板、７７  ランド電極、Ｋ１〜Ｋ３  半導体チップ、１１２、１２２  ストッパ電極
【図１−１】
2010103433.tif 000003
【図１−２】
2010103433.tif 000004
【図１−３】
2010103433.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
2010103433.tif 000009
【図６】
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【図７】
2010103433.tif 000011
【図８】
2010103433.tif 000012
【図９】
2010103433.tif 000013
【図１０】
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