(57)【要約】【課題】  定電流源１０が出力する定電流をＦＥＴ１１、１２で構成されるカレントミラー回路に入力し、このカレントミラー回路の出力でコンデンサ１４を放電して、このコンデンサの電圧と基準電圧Ｖｔｈをコンパレータ１５で比較して信号を遅延させる構成の遅延回路では、定電流源１０とカレントミラー回路間の配線１３にノイズが重畳するとカレントミラー回路の出力電流が変化し、遅延時間が変動してしまうという課題を解決する。【解決手段】  ＦＥＴ１１、１２のゲート間にスイッチ３０を挿入し、ＦＥＴ１２のゲート電圧を保持するコンデンサ３１をＦＥＴ１２のゲートに接続した。遅延発生時にスイッチ３０をオフにし、ＦＥＴ１２のゲート電圧をコンデンサ３１から供給する。配線１３にノイズが重畳してもカレントミラー回路の出力電流Ｉｂは変化しないので、遅延時間がばらつくことがなくなる。【選択図】                    図１
2010103660.tif 000002
【特許請求の範囲】
【請求項１】
第１のコンデンサと、
前記第１のコンデンサの一端を所定の電源に接続し、また切り離す第１のスイッチと、
一方の入力端子に前記第１のコンデンサの電圧が入力され、他方の入力端子に基準電圧が入力されるコンパレータと、
第１のＦＥＴと、
前記第１のＦＥＴにドレイン電流を供給する電流源と、
前記第１のＦＥＴとでカレントミラー回路を構成し、前記第１のコンデンサから所定の電流を引き出す第２のＦＥＴと、
前記第１のＦＥＴのゲートと前記第２のＦＥＴのゲートを接続し、また切り離す第２のスイッチと、
前記第２のＦＥＴのゲートにその一端が接続され、前記第１のＦＥＴのゲート電圧を保持する第２のコンデンサと、
を具備したことを特徴とする遅延回路。
【請求項２】
前記第１のスイッチを、前記第２のスイッチより所定時間遅れてオフにするようにしたことを特徴とする請求項１記載の遅延回路。
【請求項３】
第１のコンデンサと、
前記第１のコンデンサの一端と所定の電源との間に接続された第１の半導体スイッチと、
一方の入力端子に前記第１のコンデンサの電圧が入力され、他方の入力端子に基準電圧が入力されるコンパレータと、
第１のＦＥＴと、
前記第１のＦＥＴにドレイン電流を供給する電流源と、
前記第１のＦＥＴとでカレントミラー回路を構成し、前記第１のコンデンサから所定の電流を引き出す第２のＦＥＴと、
前記第１のＦＥＴのゲートと前記第２のＦＥＴのゲートを接続し、また切り離す第２の半導体スイッチと、
前記第２のＦＥＴのゲートにその一端が接続され、前記第１のＦＥＴのゲート電圧を保持する第２のコンデンサと、
所定のトリガ信号によってその出力が反転し、前記コンパレータの出力によってリセットされると共に、その出力によって前記第１、および第２の半導体スイッチのオンオフを制御するフリップフロップと、
を具備したことを特徴とする遅延回路。
【請求項４】
前記第１の半導体スイッチに印可される前記フリップフロップの出力信号を所定時間遅延させる遅延部を具備したことを特徴とする請求項３記載の遅延回路。
【請求項５】
前記フリップフロップはＲＳ型フリップフロップであることを特徴とする請求項３若しくは請求項４記載の遅延回路。
【請求項６】
前記第１のコンデンサは、その容量を可変することができる可変コンデンサであることを特徴とする請求項１乃至請求項５いずれかに記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を所定時間遅延させる遅延回路に関し、特に遅延時間がノイズに影響されることがない遅延回路に関するものである。
【背景技術】
【０００２】
図３にパルス信号を所定時間遅延させる遅延回路の構成を示す。図３において、ＦＥＴ(Field Effect Transistor)１１のゲートとドレイン、ＦＥＴ１２のゲート、および配線１３は共通接続される。ＦＥＴ１１と１２でカレントミラー回路を構成している。電流分配回路１０の出力電流Ｉａは配線１３を介してＦＥＴ１１のドレインに入力される。
【０００３】
ＦＥＴ１１とＦＥＴ１２はカレントミラー回路を構成しているので、ＦＥＴ１１のドレイン電流ＩａとＦＥＴ１２のドレイン電流Ｉｂの間には下記（１）式が成立する。ｎはＦＥＴ１１、１２のサイズによって決まる定数である。
Ｉｂ＝ｎ×Ｉａ  ・・・・・・・・  （１）
【０００４】
１４は可変コンデンサであり、オンオフスイッチＳｎ（ｎ＝１，２，３，・・・）とコンデンサＣｎ（ｎ＝１、２、３・・・）が直列接続された直列回路が複数個並列接続された構成を有している。オンオフスイッチＳｎを操作することにより、可変コンデンサ１４の容量値を可変することができる。
【０００５】
コンパレータ１５の一方の入力端子、可変コンデンサ１４の一端、およびＦＥＴ１２のドレインは共通接続される。このコンパレータ１５の他方の入力端子には、基準電源１６が出力する基準電圧Ｖｔｈが印加される。
【０００６】
正電源ＶＤＤと可変コンデンサ１４との間には、スイッチ１７が接続される。１８は、この遅延回路には直接接続されていないが、出力側の配線が配線１３に近接している論理回路であり、Ｃｓ１はその間の浮遊容量である。また、Ｃｓ２は配線１３と共通電位点との間の浮遊容量である。
【０００７】
次に、図４を用いてこの遅延回路の動作を説明する。図４はコンパレータ１５の入力電圧Ｖｉｎの変化を表したグラフであり、横軸は時間、縦軸は電圧である。なお、Ｖｔｈは基準電源１６が出力する基準電圧である。
【０００８】
最初、スイッチ１７はオンにされる。可変コンデンサ１４は正電源ＶＤＤで充電されるので、ＶｉｎはＶＤＤになる。時刻ｔ１でスイッチ１７がオフにされる。可変コンデンサ１４に充電された電荷は電流Ｉｂで放電されるので、入力電圧Ｖｉｎは直線的に減少する。時刻ｔ２で入力電圧ＶｉｎがＶｔｈより低くなると、コンパレータ１５の出力は反転する。可変コンデンサ１３の容量をＣ１３とすると、入力電圧ＶｉｎがＶＤＤからＶｔｈになるまでに放電される電荷は下記（２）式になる。
放電される電荷＝Ｃ１３×（ＶＤＤ−Ｖｔｈ）  ・・・・・・  （２）
【０００９】
遅延すべき信号でスイッチ１７をオフにすると、コンパレータ１５の出力は遅延された信号になる。遅延時間は可変コンデンサ１４の容量を変えるか、電流Ｉａを変えることによって可変することができる。
【特許文献１】特開平０８−１８１５８４号公報
【特許文献２】特開２００６−１８０３０３号公報
【特許文献３】特開２００８−１４１５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような遅延回路には次のような課題があった。図５を用いてこの課題を説明する。なお、図４と同じ要素には同一符号を付し、説明を省略する。また、横軸は時間、縦軸は電流値である。
【００１１】
図５（Ａ）は配線１３にノイズが重畳していない場合を表している。電流Ｉｂは一定値になるので、時刻ｔ１からｔ２までに電流Ｉｂによって放電される電荷は斜線部２０の長方形の面積になる。このときは下記（３）式が成立する。
Ｃ１２×（ＶＤＤ−Ｖｔｈ）＝Ｉｂ×（ｔ２−ｔ１）  ・・・・  （３）
【００１２】
図５（Ｂ）は配線１３にノイズが重畳した場合を示す。例えば、論理回路１８の出力が変化すると、浮遊容量Ｃｓ１を介して配線１３にノイズが重畳し、このノイズの影響で電流Ｉａが変化する。配線１３に流れる電流Ｉａ（＝ＦＥＴ１１のドレイン電流）とＦＥＴ１２のドレイン電流Ｉｂとの間には前記（１）式の関係があるので、ノイズによって電流Ｉａが変化すると電流Ｉｂも変化する。
【００１３】
図５（Ｂ）において、２１は配線１３にノイズが重畳し、電流Ｉｂが一時的に減少した部分を表している。この場合でも斜線部２２の面積は斜線部２０と同じでなければならないので、コンパレータ１５は時刻ｔ２では反転せず、ｔ３で反転する。このため、遅延時間がΔｔだけ長くなる。逆に、ノイズによって電流Ｉａが大きくなると、遅延時間は短くなる。
【００１４】
このように、配線１３にノイズが重畳すると、遅延時間がばらついてしまうという課題があった。なお、ノイズは浮遊容量Ｃｓ２を介して配線１３に重畳する場合もある。
【００１５】
従って本発明の目的は、配線にノイズが重畳しても遅延時間がばらつくことがない遅延回路を提供することにある。
【課題を解決するための手段】
【００１６】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
第１のコンデンサと、
前記第１のコンデンサの一端を所定の電源に接続し、また切り離す第１のスイッチと、
一方の入力端子に前記第１のコンデンサの電圧が入力され、他方の入力端子に基準電圧が入力されるコンパレータと、
第１のＦＥＴと、
前記第１のＦＥＴにドレイン電流を供給する電流源と、
前記第１のＦＥＴとでカレントミラー回路を構成し、前記第１のコンデンサから所定の電流を引き出す第２のＦＥＴと、
前記第１のＦＥＴのゲートと前記第２のＦＥＴのゲートを接続し、また切り離す第２のスイッチと、
前記第２のＦＥＴのゲートにその一端が接続され、前記第１のＦＥＴのゲート電圧を保持する第２のコンデンサと、
を具備したものである。配線に重畳されるノイズによって遅延時間がばらつくことがない。
【００１７】
請求項２記載の発明は、請求項１記載の発明において、
前記第１のスイッチを、前記第２のスイッチより所定時間遅れてオフにするようにしたものである。第２のスイッチがオフする過渡状態によって発生する遅延時間のばらつきを防止することができる。
【００１８】
請求項３記載の発明は、
第１のコンデンサと、
前記第１のコンデンサの一端と所定の電源との間に接続された第１の半導体スイッチと、
一方の入力端子に前記第１のコンデンサの電圧が入力され、他方の入力端子に基準電圧が入力されるコンパレータと、
第１のＦＥＴと、
前記第１のＦＥＴにドレイン電流を供給する電流源と、
前記第１のＦＥＴとでカレントミラー回路を構成し、前記第１のコンデンサから所定の電流を引き出す第２のＦＥＴと、
前記第１のＦＥＴのゲートと前記第２のＦＥＴのゲートを接続し、また切り離す第２の半導体スイッチと、
前記第２のＦＥＴのゲートにその一端が接続され、前記第１のＦＥＴのゲート電圧を保持する第２のコンデンサと、
所定のトリガ信号によってその出力が反転し、前記コンパレータの出力によってリセットされると共に、その出力によって前記第１、および第２の半導体スイッチのオンオフを制御するフリップフロップと、
を具備したものである。配線に重畳されるノイズによって遅延時間がばらつくことがない。
【００１９】
請求項４記載の発明は、請求項３記載の発明において、
前記第１の半導体スイッチに印可される前記フリップフロップの出力信号を所定時間遅延させる遅延部を具備したものである。第２の半導体スイッチがオフする過渡状態によって発生する遅延時間のばらつきを防止することができる。
【００２０】
請求項５記載の発明は、請求項３若しくは請求項４記載の発明において、
前記フリップフロップとしてＲＳ型フリップフロップを用いたものである。構成を簡単にできる。
【００２１】
請求項６記載の発明は、請求項１乃至請求項５いずれかに記載の発明において、
前記第１のコンデンサとして、その容量を可変することができる可変コンデンサを用いたものである。遅延時間を可変できる。
【発明の効果】
【００２２】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５および６の発明によれば、第１、第２のＦＥＴでカレントミラー回路を構成し、このカレントミラー回路の出力電流で第１のコンデンサを放電して信号を遅延させる遅延回路において、前記第１のＦＥＴのゲート電圧を保持する第２のコンデンサを第２のＦＥＴのゲートに接続し、放電時に前記第１、第２のＦＥＴのゲートを切り離すようにした。
【００２３】
第２のＦＥＴのゲート電圧は第２のコンデンサから供給されるので、電流源から第１のＦＥＴに至る配線にノイズが重畳して第１のＦＥＴのドレイン電流が変化しても第２のＦＥＴのドレイン電流は変化しないので、第１のコンデンサを放電する電流値は変化しない。従って、遅延時間がノイズによって変動することがなくなるという効果がある。
【００２４】
また、第２のスイッチがオフしてから第１のスイッチをオフにすることにより、第２のスイッチがオフになる過渡状態で発生するノイズの影響を除去することができる。そのため、遅延時間の変動をさらに少なくすることができるという効果もある。
【００２５】
さらに、第１、第２のスイッチとして半導体スイッチを使用することにより、長期間使用しても安定した動作を維持できるという効果もある。
【発明を実施するための最良の形態】
【００２６】
以下本図面を用いて発明を詳細に説明する。図１は本発明に係る遅延回路の一実施例を示す構成図である。なお、図３と同じ要素には同一符号を付し、説明を省略する。図１において、３０はスイッチであり、その両端はＦＥＴ１１のゲートとＦＥＴ１２のゲートに接続される。３１はコンデンサであり、ＦＥＴ１２のゲートと共通電位点の間に接続される。
【００２７】
なお、電流分配回路１０は電流源に、可変コンデンサ１４は第１のコンデンサに、コンデンサ３１は第２のコンデンサに、ＦＥＴ１１、１２はそれぞれ第１、第２のＦＥＴに、スイッチ１７、３０はそれぞれ第１、第２のスイッチに相当する。また、第１、第２のＦＥＴでカレントミラー回路を構成している。
【００２８】
スイッチ３０をオンにするとＦＥＴ１１と１２のゲートおよび配線１３は接続され、オフにするとＦＥＴ１２のゲートは配線１３およびＦＥＴ１１のゲートと切り離される。
【００２９】
遅延回路の動作は図３とほぼ同じであるが、スイッチ３０の動作が異なる。初期状態ではスイッチ１７、３０はオンである。このため、電流ＩａとＩｂとの間には前記（１）式の関係が成立する。また、可変コンデンサ１４は正電源ＶＤＤで充電される。
【００３０】
遅延動作を行うためには、最初にスイッチ３０をオフにする。ＦＥＴ１２のゲートはＦＥＴ１１および配線１３から切り離され、コンデンサ３１に保持された電圧が入力される。コンデンサ３１には、スイッチ３０がオフになる直前のＦＥＴ１２のゲート電圧が保持されているので、ＦＥＴ１２のドレイン電流Ｉｂはスイッチ３０がオフになっても変化しない。なお、コンデンサ３１に保持される電圧は、ＦＥＴ１１のゲート電圧でもある。
【００３１】
スイッチ３０に若干遅れて、スイッチ１７をオフにする。可変コンデンサ１４に充電された電荷は電流Ｉｂによって放電され、コンパレータ１５の入力電圧Ｖｉｎは低下していく。この電圧Ｖｉｎが基準電圧Ｖｔｈより低下すると、コンパレータ１５の出力は反転する。その後、スイッチ１７と３０をオンにする。コンパレータ１５の出力が遅延された信号になる。遅延すべき信号によってスイッチ３０をオフにし、一定時間後にスイッチ１７をオフにすればよい。スイッチ３０、１７がオフする時間間隔は一定なので、容易に補正できる。
【００３２】
図３従来例ではＦＥＴ１２のゲートは常に配線１３に接続される。このため、配線１３にノイズが重畳して電流Ｉａが変化すると、ＦＥＴ１２のドレイン電流Ｉｂも変化する。そのため、遅延時間がばらついてしまうという課題があった。
【００３３】
図１実施例では、遅延を発生させるときにスイッチ３０をオフにしてＦＥＴ１２をＦＥＴ１１および配線１３から切り離し、コンデンサ３１に保持された電圧をゲートに印加するようにした。
【００３４】
遅延の発生時にＦＥＴ１２を配線１３から切り離してゲート電圧をコンデンサ３１から供給するので、配線１３にノイズが重畳して電流Ｉａが変化しても電流Ｉｂは変化しない。このため、遅延時間が配線１３に重畳したノイズによってばらつくことがなくなる。
【００３５】
なお、スイッチ３０をスイッチ１７に先行してオフにするのは、オフした過渡状態で発生するノイズによって電流Ｉｂが変化し、遅延時間に誤差が発生することを防止するためである。この誤差が無視できるなら、スイッチ１７と３０を同時にオフにしてもよい。
【００３６】
図２に本発明の他の実施例を示す。この実施例はスイッチ１７と３０をＦＥＴで置き換えたものである。なお、図１と同じ要素には同一符号を付し、説明を省略する。ＦＥＴ４２、４３はそれぞれ第１、第２の半導体スイッチに相当し、ＲＳフリップフロップ４０はフリップフロップに相当する。
【００３７】
図２において、４０はＲＳフリップフロップであり、そのセット端子Ｓにはトリガ信号Ｔｒｉｇが入力され、リセット端子Ｒにはコンパレータ１５の出力が入力される。４１は遅延部であり、ＲＳフリップフロップ４０の正転出力Ｑが入力される。遅延部４１は入力された信号を一定時間遅延させる。ＲＳフリップフロップは、セット端子Ｓに入力された信号によって出力がセットされ、リセット端子Ｒに入力された信号によって出力がリセットされる。
【００３８】
４２はＰ型ＦＥＴであり、スイッチ１７の代わりに用いられる。Ｐ型ＦＥＴ４２のソース、ドレインは、それぞれ正電源ＶＤＤ、可変コンデンサ１４に接続される。４３はＮ型ＦＥＴであり、スイッチ３０の代わりに用いられる。Ｎ型ＦＥＴ４３のドレイン、ソースは、それぞれＦＥＴ１１、１２のゲートに接続される。
【００３９】
このような構成において、トリガ信号Ｔｒｉｇとコンパレータ１５の出力が低レベルであると、ＲＳフリップフロップの正転出力Ｑが低レベル、反転出力ＩＱが高レベルになり、ＦＥＴ４２、４３はいずれもオンになる。可変コンデンサ１４は正電源ＶＤＤで充電され、電流ＩａとＩｂの間には前記（１）式の関係が成立する。
【００４０】
トリガ信号Ｔｒｉｇが高レベルになるとＲＳフリップフロップ４０の出力は反転する。反転出力ＩＱはＮ型ＦＥＴのゲートに入力され、遅延部４１で遅延された正転出力ＱはＰ型ＦＥＴのゲートに入力されるので、先ずＮ型ＦＥＴ４３がオフになり、一定時間後にＰ型ＦＥＴ４２がオフになる。
【００４１】
ＦＥＴ１２のゲートはＦＥＴ１１のゲートおよび配線１３と切り離され、コンデンサ３１に保持された電圧が印加される。そのため、ドレイン電流Ｉｂは切り離される直前の値を維持し、配線１３にノイズが重畳しても変化しない。
【００４２】
可変コンデンサ１４に充電された電荷は電流Ｉｂで放電され、コンパレータ１５の入力電圧Ｖｉｎは徐々に低下する。このＶｉｎが基準電圧Ｖｔｈより低くなると、コンパレータの出力は反転する。ＲＳフリップフロップ４２はリセットされ、正転出力Ｑが低レベル、反転出力ＩＱが高レベルになり、元の状態に復帰する。トリガ信号Ｔｒｉｇとして遅延すべき信号を用いると、コンパレータ１５の出力は遅延された信号になる。
【００４３】
この実施例ではスイッチ１７、３０の代わりにＦＥＴ４２、４３を用いた。ＦＥＴは無接点スイッチなので摩耗することがない。そのため、長期間使用しても特性が変化しないという特徴がある。なお、ＦＥＴ４２、４３は他の半導体スイッチでもよい。
【００４４】
なお、この実施例ではＦＥＴ４２、４３としてそれぞれＰ型、Ｎ型ＦＥＴを用いたが、両方Ｐ型あるいはＮ型ＦＥＴを用い、同じ信号をそれらのゲートに印加するようにしてもよい。また、ＲＳフリップフロップ４２は必ずしもＲＳ型でなくてもよい。要は遅延すべき信号で反転し、コンパレータ１５の出力で元に復帰する構成であればよい。さらに、図１と同じ理由で、遅延部４１を省くこともできる。
【００４５】
また、図１、図２実施例共に、電流分配回路１０、可変コンデンサ１４は図に示した構成に限定されることはない。電流分配回路１０は一定電流を出力する回路であればよく、可変コンデンサ１４は容量を可変できる構成であればよい。また、遅延時間を可変する必要がないときは、容量が固定のコンデンサであってもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の他の実施例を示す構成図である。
【図３】従来の遅延回路の構成図である。
【図４】従来の遅延回路の動作を説明するための特性図である。
【図５】従来の遅延回路の課題を説明するための特性図である。
【符号の説明】
【００４７】
１０  電流分配回路
１１、１２、４２、４３  ＦＥＴ
１３  配線
１４  可変コンデンサ
１５  コンパレータ
１６  基準電源
１７、３０  スイッチ
３１  コンデンサ
４０  ＲＳフリップフロップ
４１  遅延部
ＶＤＤ  正電源
Ｉａ、Ｉｂ  電流
【図１】
2010103660.tif 000003
【図２】
2010103660.tif 000004
【図３】
2010103660.tif 000005
【図４】
2010103660.tif 000006
【図５】
2010103660.tif 000007