(57)【要約】【課題】良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成し、ｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる半導体装置を得ること。【解決手段】本発明の一実施形態における半導体装置１００は、第１導電型のＭＯＳＦＥＴ１０と、第２導電型のＭＯＳＦＥＴ２０を有する。第１および第２導電型のＭＯＳＦＥＴ１０，２０は、半導体基板１上に形成された第１の絶縁膜２と、第１の絶縁膜２上に形成され、第１の絶縁膜２よりも誘電率の高い絶縁材料からなる第２の絶縁膜４と、第２の絶縁膜４上に形成され、第２の絶縁膜４に拡散して仕事関数を制御する材料を含むメタル層５を下層に有するゲート電極７と、を備える。また、第２導電型のＭＯＳＦＥＴ２０は、第１の絶縁膜２と第２の絶縁膜４との間に形成され、仕事関数を制御する材料が第１の絶縁膜２界面に拡散するのを防止する拡散防止膜３をさらに備える。【選択図】図５
2010103386.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置であって、
前記第１導電型のＭＯＳＦＥＴおよび前記第２導電型のＭＯＳＦＥＴは、
半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備え、
前記第２導電型のＭＯＳＦＥＴは、
前記第１の絶縁膜と前記第２の絶縁膜との間に形成され、前記仕事関数を制御する材料が前記第１の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項２】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置であって、
前記第１導電型のＭＯＳＦＥＴおよび前記第２導電型のＭＯＳＦＥＴは、
半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、
前記キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備え、
前記第２導電型のＭＯＳＦＥＴは、
前記第１の絶縁膜と前記第２の絶縁膜との間に形成され、前記仕事関数を制御する材料が前記第１の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項３】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置であって、
前記第１導電型のＭＯＳＦＥＴおよび前記第２導電型のＭＯＳＦＥＴは、
半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備え、
前記第２導電型のＭＯＳＦＥＴは、
前記第２の絶縁膜と前記メタル層との間に形成され、前記仕事関数を制御する材料が前記第２の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項４】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置であって、
前記第１導電型のＭＯＳＦＥＴおよび前記第２導電型のＭＯＳＦＥＴは、
半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、
前記キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備え、
前記第２導電型のＭＯＳＦＥＴは、
前記第２の絶縁膜と前記キャップ層との間に形成され、前記仕事関数を制御する材料が前記第２の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項５】
前記第１導電型のＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴ、前記第２導電型のＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
前記メタル層は希土類またはＭｇを含む、請求項１または３に記載の半導体装置。
【請求項６】
前記第１導電型のＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴ、前記第２導電型のＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
前記キャップ層は希土類またはＭｇを含む、請求項２または４に記載の半導体装置。
【請求項７】
前記拡散防止膜はＡｌ2Ｏ3、ＡｌＮ、ＳｉＮのいずれかからなる、請求項５または６に記載の半導体装置。
【請求項８】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）上面上に第１の絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記第１の絶縁膜上に、仕事関数を制御する材料が前記第１の絶縁膜界面に拡散するのを防止する拡散防止膜を形成する工程と、
（ｃ）前記第１導電型のＭＯＳＦＥＴ形成領域の前記第１の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
（ｄ）前記第１の絶縁膜および前記拡散防止膜上に、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する工程と、
（ｅ）前記第２の絶縁膜上に、前記第２の絶縁膜に拡散して仕事関数を制御する前記材料を含むメタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項９】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）上面上に第１の絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記第１の絶縁膜上に、仕事関数を制御する材料が前記第１の絶縁膜界面に拡散するのを防止する拡散防止膜を形成する工程と、
（ｃ）前記第１導電型のＭＯＳＦＥＴ形成領域の前記第１の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
（ｄ）前記第１の絶縁膜および前記拡散防止膜上に、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する工程と、
（ｅ）前記第２の絶縁膜上に、前記第２の絶縁膜に拡散して仕事関数を制御する前記材料を含むキャップ層を形成する工程と、
（ｆ）前記キャップ層上に、メタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項１０】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）上面上に第１の絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記第１の絶縁膜上に、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する工程と、
（ｃ）前記第２の絶縁膜上に、仕事関数を制御する材料が前記第２の絶縁膜に拡散するのを防止する拡散防止膜を形成する工程と、
（ｄ）前記第１導電型のＭＯＳＦＥＴ形成領域の前記第２の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
（ｅ）前記第２の絶縁膜および前記拡散防止膜上に、前記第２の絶縁膜に拡散して仕事関数を制御する前記材料を含むメタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項１１】
第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）上面上に第１の絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記第１の絶縁膜上に、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する工程と、
（ｃ）前記第２の絶縁膜上に、仕事関数を制御する材料が前記第２の絶縁膜に拡散するのを防止する拡散防止膜を形成する工程と、
（ｄ）前記第１導電型のＭＯＳＦＥＴ形成領域の前記第２の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
（ｅ）前記第２の絶縁膜および前記拡散防止膜上に、前記第２の絶縁膜に拡散して仕事関数を制御する前記材料を含むキャップ層を形成する工程と、
（ｆ）前記キャップ層上に、メタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項１２】
前記第１導電型のＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴ、前記第２導電型のＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
前記工程（ｅ）において、前記メタル層は希土類またはＭｇを含む、請求項８または１０に記載の半導体装置の製造方法。
【請求項１３】
前記第１導電型のＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴ、前記第２導電型のＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
前記工程（ｅ）において、前記キャップ層は希土類またはＭｇを含む、請求項９または１１に記載の半導体装置の製造方法。
【請求項１４】
前記拡散防止膜はＡｌ2Ｏ3、ＡｌＮ、ＳｉＮのいずれかからなる、請求項１２または１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にｈｉｇｈ−ｋ／メタルゲート構造を有するＣＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体装置の集積密度および性能を向上するために、半導体装置の構成要素であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の微細化が進んでいる。しかし、微細化が進むにつれて、短チャネル効果の影響が大きくなるため、その抑制が重要な課題と考えられている。この課題に対する解決策の一つとして、ｈｉｇｈ−ｋ（高誘電率膜）ゲート絶縁膜／メタルゲート構造が知られている。この構造は、十分な絶縁膜の厚みにより量子トンネル効果によるリーク電流を減少し、かつ高誘電率の絶縁膜を用いることにより電流量を大きくすることができる。また、メタルゲートを組み合わせることにより、フォノン振動を抑える効果がある。
【０００３】
一般的なゲートファーストプロセスのｈｉｇｈ−ｋ／メタルゲート構造を有するＣＭＯＳＦＥＴは、以下の製造方法によりゲートを形成する。まずｎ型／ｐ型どちらかのゲート金属をデポした後、逆極性の領域のゲート金属をエッチングで除去する。次に、除去した領域上にはじめにデポした金属と逆極性の金属をデポする。次に、その上にゲート高さとゲート抵抗を揃える物質（ｐｏｌｙ−ＳｉやＷが一般的）をデポし、ゲートエッチングを行ってゲートを形成する。
【０００４】
しかしながら、上述したような一般的なゲートファーストプロセスを用いたデュアルメタルゲートは、ｎ型／ｐ型それぞれで別々の仕事関数をもった金属を使って形成されるため、物理的、化学的性質の異なる材料を一度にエッチングする必要があり、加工性が難しいという問題があった。
【０００５】
そこで、この問題を解決するために、ｈｉｇｈ−ｋ上にキャッピングレイヤーを形成し、１種類のゲート金属により仕事関数を制御する方法が知られている。このキャッピングレイヤーを用いたＣＭＯＳＦＥＴは、はじめに、ｈｉｇｈ−ｋゲート絶縁膜を成膜した後、キャッピングレイヤーをデポし、キャッピングレイヤーを使わない極性の領域からキャッピングレイヤーを除去する。次に、ゲート金属をデポし、ｐｏｌｙ−ＳｉやＷをデポし、エッチングを行ってゲートを形成する。
【０００６】
上述した内容に関連する技術が下記特許文献１，２および非特許文献１に開示されている。
【０００７】
【特許文献１】米国特許第６５４５３２４号公報
【特許文献２】特開２００７−２００９４６号公報
【非特許文献１】IEDM2007、”Single Metal/Dual High-k Gate Stack with Low Vth and Precise Gate Profile Control for Highly Manufacturable Aggressively Scaled CMISFETs”、Mise,N et.al、pp527-530
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したキャッピングレイヤーを用いた半導体装置は、金属、ｈｉｇｈ−ｋ絶縁膜ともに１種類であるため、ゲートエッチングの加工性の問題は起こらない。しかしながら、キャッピングレイヤーをｎ型およびｐ型のどちらかの領域で除去する工程において、キャッピングレイヤーに一般的に用いられるＬａ化合物は潮解性が非常に強く、マスクをかけて除去することが難しいため、良好な形状のキャップ層を形成して仕事関数を制御することが難しいという問題があった。
【０００９】
そこで本発明はかかる問題を解決するためになされたものであり、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成し、ｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態における半導体装置は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する。第１導電型のＭＯＳＦＥＴおよび第２導電型のＭＯＳＦＥＴは、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、第２の絶縁膜上に形成され、第２の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備える。また、第２導電型のＭＯＳＦＥＴは、第１の絶縁膜と第２の絶縁膜との間に形成され、仕事関数を制御する材料が第１の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える。
【００１１】
本発明の他の一実施形態における半導体装置は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する。第１導電型のＭＯＳＦＥＴおよび第２導電型のＭＯＳＦＥＴは、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、第２の絶縁膜上に形成され、第２の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備える。また、第２導電型のＭＯＳＦＥＴは、第１の絶縁膜と第２の絶縁膜との間に形成され、仕事関数を制御する材料が第１の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える。
【００１２】
本発明の他の一実施形態における半導体装置は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する。第１導電型のＭＯＳＦＥＴおよび第２導電型のＭＯＳＦＥＴは、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、第２の絶縁膜上に形成され、第２の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備える。また、第２導電型のＭＯＳＦＥＴは、第２の絶縁膜とメタル層との間に形成され、仕事関数を制御する材料が第２の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える。
【００１３】
本発明の他の一実施形態における半導体装置は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する。第１導電型のＭＯＳＦＥＴおよび第２導電型のＭＯＳＦＥＴは、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜と、第２の絶縁膜上に形成され、第２の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備える。また、第２導電型のＭＯＳＦＥＴは、第２の絶縁膜とキャップ層との間に形成され、仕事関数を制御する材料が第２の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える。
【００１４】
本発明の一実施形態における半導体装置の製造方法は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法である。はじめに、上面上に第１の絶縁膜が形成された半導体基板を準備する。次に、第１の絶縁膜上に、仕事関数を制御する材料が第１の絶縁膜界面に拡散するのを防止する拡散防止膜を形成し、第１導電型のＭＯＳＦＥＴ形成領域の第１の絶縁膜の表面が露出するように拡散防止膜を除去する。次に、第１の絶縁膜および拡散防止膜上に、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する。そして、第２の絶縁膜上に、第２の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極を形成する。
【００１５】
本発明の他の一実施形態における半導体装置の製造方法は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法である。はじめに、上面上に第１の絶縁膜が形成された半導体基板を準備する。次に、第１の絶縁膜上に、仕事関数を制御する材料が第１の絶縁膜界面に拡散するのを防止する拡散防止膜を形成し、第１導電型のＭＯＳＦＥＴ形成領域の第１の絶縁膜の表面が露出するように拡散防止膜を除去する。次に、第１の絶縁膜および拡散防止膜上に、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する。そして、第２の絶縁膜上に、第２の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層を形成する。その後、キャップ層上に、メタル層を下層に有するゲート電極を形成する。
【００１６】
本発明の他の一実施形態における半導体装置の製造方法は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法である。はじめに、上面上に第１の絶縁膜が形成された半導体基板を準備する。次に、第１の絶縁膜上に、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する。次に、第２の絶縁膜上に、仕事関数を制御する材料が第２の絶縁膜に拡散するのを防止する拡散防止膜を形成し、第１導電型のＭＯＳＦＥＴ形成領域の第２の絶縁膜の表面が露出するように拡散防止膜を除去する。そして、第２の絶縁膜および拡散防止膜上に、第２の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極を形成する。
【００１７】
本発明の他の一実施形態における半導体装置の製造方法は、第１導電型のＭＯＳＦＥＴと、第２導電型のＭＯＳＦＥＴを有する半導体装置の製造方法である。はじめに、上面上に第１の絶縁膜が形成された半導体基板を準備する。次に、第１の絶縁膜上に、第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する。次に、第２の絶縁膜上に、仕事関数を制御する材料が第２の絶縁膜に拡散するのを防止する拡散防止膜を形成し、第１導電型のＭＯＳＦＥＴ形成領域の第２の絶縁膜の表面が露出するように拡散防止膜を除去する。そして、第２の絶縁膜および拡散防止膜上に、第２の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層を形成する。その後、キャップ層上に、メタル層を下層に有するゲート電極を形成する。
【発明の効果】
【００１８】
本発明の一実施形態における半導体装置およびその製造方法によれば、第２の導電型領域の第１の絶縁膜と第２の絶縁膜との間に拡散防止膜を形成する。これにより、第２の導電型領域はメタル層が有する仕事関数を制御する材料が第１の絶縁膜／第２の絶縁膜界面に拡散することを防止し、第１の導電型領域はメタル層が有する仕事関数を制御する材料が第１の絶縁膜／第２の絶縁膜界面に拡散する。その結果、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、かつｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる。
【００１９】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第２の導電型領域の第１の絶縁膜と第２の絶縁膜との間に拡散防止膜を形成する。これにより、第２の導電型領域はキャップ層が有する仕事関数を制御する材料が第１の絶縁膜／第２の絶縁膜界面に拡散することを防止し、第１の導電型領域はキャップ層が有する仕事関数を制御する材料が第１の絶縁膜／第２の絶縁膜界面に拡散する。その結果、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、かつｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる。
【００２０】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第２の導電型領域の第２の絶縁膜とメタル層との間に拡散防止膜を形成する。これにより、第２の導電型領域はメタル層が有する仕事関数を制御する材料が第２の絶縁膜に拡散することを防止し、第１の導電型領域はメタル層が有する仕事関数を制御する材料が第１の絶縁膜／第２の絶縁膜界面に拡散する。その結果、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、かつｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる。
【００２１】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第２の導電型領域の第２の絶縁膜とキャップ層との間に拡散防止膜を形成する。これにより、第２の導電型領域はキャップ層が有する仕事関数を制御する材料が第２の絶縁膜に拡散することを防止し、第１の導電型領域はキャップ層が有する仕事関数を制御する材料が第１の絶縁膜／第２の絶縁膜界面に拡散する。その結果、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、かつｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる。
【発明を実施するための最良の形態】
【００２２】
＜実施の形態１＞
図１から図５は、本発明の実施の形態１における半導体装置１００の製造工程を示した断面図である。はじめに、図５を参照して本実施の形態における半導体装置１００のゲート構成について説明する。
【００２３】
本実施の形態における半導体装置１００は、ｎ型ＭＯＳＦＥＴ領域１０とｐ型ＭＯＳＦＥＴ領域２０から構成されるＣＭＯＳＦＥＴ構造を有する。ｎ型ＭＯＳＦＥＴ領域１０およびｐ型ＭＯＳＦＥＴ領域２０は、半導体基板１（ｎ型ＭＯＳＦＥＴ領域１０は表層にｐ型ウェル１ａ、ｐ型ＭＯＳＦＥＴ領域２０は表層にｎ型ウェル１ｂを有する）と、半導体基板１上に形成されたシリコン酸化膜界面層２（第１の絶縁膜）と、シリコン酸化膜界面層２上に形成されたｈｉｇｈ−ｋ絶縁膜４（第２の絶縁膜）と、ｈｉｇｈ−ｋ絶縁膜４上に形成されたメタル層５およびｐｏｌｙ−Ｓｉ層６（もしくはＷ）を有するゲート電極７とを備える。また、ｐ型ＭＯＳＦＥＴ領域２０は、シリコン酸化膜界面層２とｈｉｇｈ−ｋ絶縁膜４との間に拡散防止膜３をさらに備える。また、第１の絶縁膜はシリコン窒化膜界面層であってもよい。
【００２４】
次に、図１から図５を参照して半導体装置１００の製造方法について説明する。はじめに、半導体基板１内に素子分離領域８を形成し、ｎ型ＭＯＳＦＥＴ領域１０およびｐ型ＭＯＳＦＥＴ領域２０を区画する。次に、ウェル注入を行い、ｎ型ＭＯＳＦＥＴ領域１０にｐ型ウェル１ａ、ｐ型ＭＯＳＦＥＴ領域２０にｎ型ウェル１ｂを形成する。次に、半導体基板１の上面上にｈｉｇｈ−ｋ絶縁膜成膜用のシリコン酸化膜界面層２を形成する。
【００２５】
そして、シリコン酸化膜界面層２上に拡散防止膜３（Ａｌ2Ｏ3、Ａｌ、ＳｉＮなど）を０．３ｎｍ〜２．０ｎｍ程度ＡＬＤ（Atomic Layer Deposition）などで成膜する。次に、ｐ型ＭＯＳＦＥＴ領域２０を覆うレジストパターン９を形成した後（図１）、ｎ型ＭＯＳＦＥＴ領域１０の拡散防止膜３をＨＦ溶液等でパターニングすることにより除去する（図２）。ここで、この時点で熱処理を加えることで拡散防止膜３を緻密化してもよい。
【００２６】
次に、必要であればｎ型ＭＯＳＦＥＴ領域１０の界面層を再び形成し、シリコン酸化膜界面層２および拡散防止膜３上に、シリコン酸化膜界面層２よりも誘電率の高い絶縁材料であるｈｉｇｈ−ｋ絶縁膜４（１〜４ｎｍ程度）を形成する。次に、ｈｉｇｈ−ｋ絶縁膜４上にメタル層５（５〜２０ｎｍ程度）、ｐｏｌｙ−Ｓｉ層６またはＷ（８０〜１２０ｎｍ程度）の順で積層してゲート電極７を形成する（図３）。
【００２７】
また、本実施の形態で用いるメタル層５は、ｐ型ＭＯＳＦＥＴ２０を形成する際に適した仕事関数を持つ金属で構成され、かつ、希土類またはＭｇが含まれている。例えば、メタル層５はＴｉＹｂＮ、ｈｉｇｈ−ｋ絶縁膜４はＨｆＳｉＯＮ等である。
【００２８】
次に、マスクを形成し、シリコン酸化膜界面層２、拡散防止膜３、ｈｉｇｈ−ｋ絶縁膜４およびゲート電極７をエッチングしてゲートパターンを形成する（図４）。このとき、ｎ型ＭＯＳＦＥＴ領域１０とｐ型ＭＯＳＦＥＴ領域２０は同じｍｅｔａｌを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【００２９】
このときのゲート構造は、ｎ型ＭＯＳＦＥＴ領域１０がｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／ｈｉｇｈ−ｋ／ＳｉＯ／Ｓｉとなり、ｐ型ＭＯＳＦＥＴ領域２０はｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／ｈｉｇｈ−ｋ／拡散防止膜／ＳｉＯ／Ｓｉとなる。
【００３０】
ゲートエッチング後は、通常のトランジスタと同様にｏｆｆｓｅｔ形成、ｅｘｔｅｎｔｉｏｎ注入、ＳＷ形成、ｄｅｅｐＳ／Ｄ注入、シリサイド形成、コンタクト形成を行う（図５）。Ｓ／Ｄ活性化アニールなどの高温熱処理を経ることで、メタル層５に含まれる希土類またはＭｇがｈｉｇｈ−ｋ絶縁膜４中に拡散し、ｎ型ＭＯＳＦＥＴ領域１０ではｈｉｇｈ−ｋ／ＳｉＯ界面まで達する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、拡散防止膜３により、メタル層５に含まれる希土類またはＭｇが熱処理によってｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に拡散するのが防止される。
【００３１】
ここで、ｄｕａｌ ｈｉｇｈ−ｋ構造においてベースバンド電圧（ＶＦＢ）を制御する場合、ｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面でのｈｉｇｈ−ｋ絶縁膜４の組成が重要であり、Ｍｇや希土類はＶＦＢを負方向に、ＡｌはＶＦＢを正方向にシフトすることが知られている。また、仕事関数を制御する材料をｈｉｇｈ−ｋ絶縁膜４中に混ぜる場合、ｈｉｇｈ−ｋ絶縁膜４の上部に仕事関数を制御する材料を含む層を成膜し、その後の熱処理で拡散する方法が知られている。
【００３２】
以上より、本実施の形態における半導体装置１００によれば、ｎ型ＭＯＳＦＥＴ領域１０は、希土類またはＭｇがｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に拡散してくることにより、仕事関数がｎ型ＭＯＳＦＥＴに適した値まで低下する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、この拡散が抑制され、ｐ型ＭＯＳＦＥＴに適した仕事関数のままである。また、拡散防止膜３にＡｌ2Ｏ3、Ａｌ、ＳｉＮ等を用いることで、Ａｌ等がｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に存在することから、ｐ型ＭＯＳＦＥＴ領域のＶＦＢを正方向にシフトしてさらに高い仕事関数が得られる。
【００３３】
従って、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、ｎ型ＭＯＳＦＥＴ領域１０、ｐ型ＭＯＳＦＥＴ領域２０それぞれに適したフラットバンド電圧を得ることができる。
【００３４】
＜実施の形態２＞
図６から図８は本発明の実施の形態２における半導体装置２００の製造工程を示した断面図であり、実施の形態１における図３から図５に対応した図である。また、その他の製造工程を示した図は実施の形態１と同様のため、省略する。本実施の形態における半導体装置２００は、半導体装置１００の構成に、ｈｉｇｈ−ｋ絶縁膜４とメタル層５との間にキャッピングレイヤー１１（キャップ層）をさらに備えた構成である。
【００３５】
次に、図６から図８を参照して半導体装置２００の製造方法について説明する。図１，図２に示す工程は実施の形態１と同様のため、説明を省略する。拡散防止膜３のパターニング後、必要であればｎ型ＭＯＳＦＥＴ領域１０の界面層を再び形成し、シリコン酸化膜界面層２および拡散防止膜３上に、シリコン酸化膜界面層２よりも誘電率の高い絶縁材料であるｈｉｇｈ−ｋ絶縁膜４（１〜４ｎｍ程度）を形成する。次に、ｈｉｇｈ−ｋ絶縁膜４上に希土類またはＭｇが含まれたキャッピングレイヤー１１を形成する。次に、メタル層５（５〜２０ｎｍ程度）、ｐｏｌｙ−Ｓｉ層６またはＷ（８０〜１２０ｎｍ程度）の順で積層してゲート電極７を形成する（図６）。
【００３６】
また、本実施の形態で用いるメタル層５は、ｐ型ＭＯＳＦＥＴ２０を形成する際に適した仕事関数を持つ金属で構成される。例えば、メタル層５はＴｉＮ、ｈｉｇｈ−ｋ絶縁膜４はＨｆＳｉＯＮ、キャッピングレイヤー１１はＬａ2Ｏ3等である。
【００３７】
次に、マスクを形成し、シリコン酸化膜界面層２、拡散防止膜３、ｈｉｇｈ−ｋ絶縁膜４、キャッピングレイヤー１１およびゲート電極７をエッチングしてゲートパターンを形成する（図７）。このとき、ｎ型ＭＯＳＦＥＴ領域１０とｐ型ＭＯＳＦＥＴ領域２０は同じｍｅｔａｌを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【００３８】
このときのゲート構造は、ｎ型ＭＯＳＦＥＴ領域１０がｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／キャッピングレイヤー／ｈｉｇｈ−ｋ／ＳｉＯ／Ｓｉ、ｐ型ＭＯＳＦＥＴ領域２０はｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／キャッピングレイヤー／ｈｉｇｈ−ｋ／拡散防止膜／ＳｉＯ／Ｓｉである。
【００３９】
ゲートエッチング後は、通常のトランジスタと同様にｏｆｆｓｅｔ形成、ｅｘｔｅｎｔｉｏｎ注入、ＳＷ形成、ｄｅｅｐＳ／Ｄ注入、シリサイド形成、コンタクト形成を行う（図８）。Ｓ／Ｄ活性化アニールなどの高温熱処理を経ることで、キャッピングレイヤー１１に含まれる希土類またはＭｇはｈｉｇｈ−ｋ絶縁膜４中に拡散しており、ｎ型ＭＯＳＦＥＴ領域１０ではｈｉｇｈ−ｋ／ＳｉＯ界面まで達する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、拡散防止膜３により、キャッピングレイヤー１１に含まれる希土類またはＭｇがｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に拡散するのが防止される。
【００４０】
以上より、本実施の形態における半導体装置２００によれば、ｎ型ＭＯＳＦＥＴ領域１０は、希土類またはＭｇがｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に拡散してくることにより、仕事関数がｎ型ＭＯＳＦＥＴに適した値にまで低下する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、この拡散が抑制され、ｐ型ＭＯＳＦＥＴに適した仕事関数のままである。また、拡散防止膜３にＡｌ2Ｏ3、Ａｌ、ＳｉＮ等を用いることで、Ａｌ等がｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に存在することから、ｐ型ＭＯＳＦＥＴ領域のＶＦＢを正方向にシフトしてさらに高い仕事関数が得られる。
【００４１】
従って、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、ｎ型ＭＯＳＦＥＴ領域１０、ｐ型ＭＯＳＦＥＴ領域２０それぞれに適したフラットバンド電圧を得ることができる。
【００４２】
＜実施の形態３＞
図９から図１３は本発明の実施の形態３における半導体装置３００の製造工程を示した断面図である。はじめに、図１３を参照して本実施の形態における半導体装置３００のゲート構成について説明する。
【００４３】
本実施の形態における半導体装置３００は、ｎ型ＭＯＳＦＥＴ領域１０とｐ型ＭＯＳＦＥＴ領域２０から構成されるＣＭＯＳＦＥＴ構造を有する。ｎ型ＭＯＳＦＥＴ領域１０およびｐ型ＭＯＳＦＥＴ領域２０は、半導体基板１（ｎ型ＭＯＳＦＥＴ領域１０は表層にｐ型ウェル１ａ、ｐ型ＭＯＳＦＥＴ領域２０は表層にｎ型ウェル１ｂを有する）と、半導体基板１上に形成されたシリコン酸化膜界面層２（第１の絶縁膜）と、シリコン酸化膜界面層２上に形成されたｈｉｇｈ−ｋ絶縁膜４（第２の絶縁膜）と、ｈｉｇｈ−ｋ絶縁膜４上に形成されたメタル層５およびｐｏｌｙ−Ｓｉ層６（もしくはＷ）を有するゲート電極７とを備える。また、ｐ型ＭＯＳＦＥＴ領域２０は、ｈｉｇｈ−ｋ絶縁膜４とメタル層５との間に拡散防止膜３をさらに備える。また、第１の絶縁膜はシリコン窒化膜界面層であってもよい。
【００４４】
次に、図９から図１３を参照して半導体装置３００の製造方法について説明する。はじめに、半導体基板１内に素子分離領域８を形成し、ｎ型ＭＯＳＦＥＴ領域１０およびｐ型ＭＯＳＦＥＴ領域２０を区画する。次に、ウェル注入を行い、ｎ型ＭＯＳＦＥＴ領域１０にｐ型ウェル１ａ、ｐ型ＭＯＳＦＥＴ領域２０にｎ型ウェル１ｂを形成する。次に、半導体基板１の上面上にｈｉｇｈ−ｋ絶縁膜用のシリコン酸化膜界面層２を形成する。そして、シリコン酸化膜界面層２上に、シリコン酸化膜界面層２よりも誘電率の高い絶縁材料であるｈｉｇｈ−ｋ絶縁膜４（１〜４ｎｍ程度）を形成する。
【００４５】
次に、ｈｉｇｈ−ｋ絶縁膜４上に拡散防止膜３（Ａｌ2Ｏ3、Ａｌ、ＳｉＮなど）を０．３ｎｍ〜２．０ｎｍ程度ＡＬＤなどで成膜する。次に、ｐ型ＭＯＳＦＥＴ領域２０を覆うレジストパターン９を形成した後（図９）、ｎ型ＭＯＳＦＥＴ領域１０の拡散防止膜３をＨＦ溶液等でパターニングすることにより除去する（図１０）。この時点で熱処理を加えることで拡散防止膜３を緻密化してもよい。
【００４６】
次に、ｈｉｇｈ−ｋ絶縁膜４および拡散防止膜３上にメタル層５（５〜２０ｎｍ程度）、ｐｏｌｙ−Ｓｉ層６またはＷ（８０〜１２０ｎｍ程度）の順で積層してゲート電極７を形成する（図１１）。
【００４７】
また、本実施の形態で用いるメタル層５は、ｐ型ＭＯＳＦＥＴ２０を形成する際に適した仕事関数を持つ金属で構成され、かつ、希土類またはＭｇが含まれている。例えば、メタル層５はＴｉＹｂＮ，ＴｉＧｄＮ，ＴａＧｄＮ、ｈｉｇｈ−ｋ絶縁膜４はＨｆＳｉＯＮ等である。
【００４８】
次に、マスクを形成し、シリコン酸化膜界面層２、拡散防止膜３、ｈｉｇｈ−ｋ絶縁膜４およびゲート電極７をエッチングしてゲートパターンを形成する（図１２）。このとき、ｎ型ＭＯＳＦＥＴ領域１０とｐ型ＭＯＳＦＥＴ領域２０は同じｍｅｔａｌを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【００４９】
このときのゲート構造は、ｎ型ＭＯＳＦＥＴ領域１０がｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／ｈｉｇｈ−ｋ／ＳｉＯ／Ｓｉとなり、ｐ型ＭＯＳＦＥＴ領域２０はｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／拡散防止膜／ｈｉｇｈ−ｋ／ＳｉＯ／Ｓｉとなる。
【００５０】
ゲートエッチング後は、通常のトランジスタと同様にｏｆｆｓｅｔ形成、ｅｘｔｅｎｔｉｏｎ注入、ＳＷ形成、ｄｅｅｐＳ／Ｄ注入、シリサイド形成、コンタクト形成を行う（図１３）。Ｓ／Ｄ活性化アニールなどの高温熱処理を経ることで、ｎ型ＭＯＳＦＥＴ領域１０ではメタル層５に含まれる希土類またはＭｇがｈｉｇｈ−ｋ絶縁膜４中に拡散しており、ｈｉｇｈ−ｋ／ＳｉＯ界面まで達する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、拡散防止膜３により、メタル層５に含まれる希土類またはＭｇがｈｉｇｈ−ｋ絶縁膜４中に拡散するのが防止される。
【００５１】
以上より、本実施の形態における半導体装置３００によれば、ｎ型ＭＯＳＦＥＴ領域１０は、希土類またはＭｇがｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に拡散してくることにより、仕事関数がｎ型ＭＯＳＦＥＴに適した値まで低下する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、希土類またはＭｇがｈｉｇｈ−ｋ絶縁膜４中に拡散するのが抑制され、ｐ型ＭＯＳＦＥＴに適した仕事関数のままである。
【００５２】
従って、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、ｎ型ＭＯＳＦＥＴ領域１０、ｐ型ＭＯＳＦＥＴ領域２０それぞれに適したフラットバンド電圧を得ることができる。
【００５３】
＜実施の形態４＞
図１４から図１６は本発明の実施の形態４における半導体装置４００の製造工程を示した断面図であり、実施の形態３における図１１から図１３に対応した図である。また、その他の製造工程を示した図は実施の形態３と同様のため、省略する。本実施の形態における半導体装置４００は、半導体装置３００の構成に、ｎ型ＭＯＳＦＥＴ領域１０はｈｉｇｈ−ｋ絶縁膜４とメタル層５との間、ｐ型ＭＯＳＦＥＴ領域２０は拡散防止膜３とメタル層５との間にキャッピングレイヤー１１をさらに備えた構成である。
【００５４】
次に、図１４から図１６を参照して半導体装置４００の製造方法について説明する。図９，図１０に示す工程は実施の形態３と同様のため、説明を省略する。拡散防止膜３のパターニング後、ｈｉｇｈ−ｋ絶縁膜４および拡散防止膜３上に、希土類またはＭｇが含またキャッピングレイヤー１１（ＬａＯ，ＭｇＯなど）を５〜２０ｎｍ形成する。次に、メタル層５（５〜２０ｎｍ程度）、ｐｏｌｙ−Ｓｉ層６またはＷ（８０〜１２０ｎｍ程度）の順で積層してゲート電極７を形成する（図１４）。
【００５５】
また、本実施の形態で用いるメタル層５は、ｐ型ＭＯＳＦＥＴ２０を形成する際に適した仕事関数を持つ金属で構成される。例えば、メタル層５はＴｉＮ，ＴａＮなど、ｈｉｇｈ−ｋ絶縁膜４はＨｆＳｉＯＮ、キャッピングレイヤー１１はＬａ2Ｏ3である。
【００５６】
次に、マスクを形成し、シリコン酸化膜界面層２、拡散防止膜３、ｈｉｇｈ−ｋ絶縁膜４、キャッピングレイヤー１１およびゲート電極７をエッチングしてゲートパターンを形成する（図１５）。このとき、ｎ型ＭＯＳＦＥＴ領域１０とｐ型ＭＯＳＦＥＴ領域２０は同じｍｅｔａｌを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【００５７】
このときのゲート構造は、ｎ型ＭＯＳＦＥＴ領域１０がｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／キャッピングレイヤー／ｈｉｇｈ−ｋ／ＳｉＯ／Ｓｉ、ｐ型ＭＯＳＦＥＴ領域２０はｐｏｌｙ−Ｓｉ（もしくはＷ）／ｍｅｔａｌ／キャッピングレイヤー／拡散防止膜／ｈｉｇｈ−ｋ／ＳｉＯ／Ｓｉである。
【００５８】
ゲートエッチング後は、通常のトランジスタと同様にｏｆｆｓｅｔ形成、ｅｘｔｅｎｔｉｏｎ注入、ＳＷ形成、ｄｅｅｐＳ／Ｄ注入、シリサイド形成、コンタクト形成を行う（図１６）。Ｓ／Ｄ活性化アニールなどの高温熱処理を経ることで、ｎ型ＭＯＳＦＥＴ領域１０ではキャッピングレイヤー１１に含まれる希土類またはＭｇがｈｉｇｈ−ｋ絶縁膜４中に拡散しており、ｎ型ＭＯＳＦＥＴ領域１０ではｈｉｇｈ−ｋ／ＳｉＯ界面まで達する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、拡散防止膜３により、キャッピングレイヤー１１に含まれる希土類またはＭｇが熱処理でｈｉｇｈ−ｋ絶縁膜４中に拡散するのが防止される。
【００５９】
以上より、本実施の形態における半導体装置４００によれば、ｎ型ＭＯＳＦＥＴ領域１０は、希土類またはＭｇがｈｉｇｈ−ｋ／ＳｉＯ（Ｎ）界面に拡散してくることにより、仕事関数がｎ型ＭＯＳＦＥＴに適した値にまで低下する。一方、ｐ型ＭＯＳＦＥＴ領域２０は、希土類またはＭｇがｈｉｇｈ−ｋ絶縁膜４中に拡散するのが抑制され、ｐ型ＭＯＳＦＥＴに適した仕事関数のままである。
【００６０】
従って、潮解性が強いＬａ化合物を加工せずに、良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成することができ、ｎ型ＭＯＳＦＥＴ領域１０、ｐ型ＭＯＳＦＥＴ領域２０それぞれに適したフラットバンド電圧を得ることができる。
【産業上の利用可能性】
【００６１】
本発明は、ｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅを備えるトランジスタにおいて、ゲートファーストプロセスでｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成するトランジスタ全般に適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図２】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図３】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図４】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図５】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図６】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図７】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図８】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図９】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１０】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１１】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１２】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１３】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１４】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図１５】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図１６】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【符号の説明】
【００６３】
１  半導体基板、２  シリコン酸化膜界面層、３  拡散防止膜、４  ｈｉｇｈ−ｋ絶縁膜、５  メタル層、６  ｐｏｌｙ−Ｓｉ層、７  ゲート電極、８  素子分離領域、９  レジスト、１０  ｎ型ＭＯＳＦＥＴ領域、１１  キャッピングレイヤー、２０  ｐ型ＭＯＳＦＥＴ領域、１００，２００，３００，４００  半導体装置。
【図１】
2010103386.tif 000003
【図２】
2010103386.tif 000004
【図３】
2010103386.tif 000005
【図４】
2010103386.tif 000006
【図５】
2010103386.tif 000007
【図６】
2010103386.tif 000008
【図７】
2010103386.tif 000009
【図８】
2010103386.tif 000010
【図９】
2010103386.tif 000011
【図１０】
2010103386.tif 000012
【図１１】
2010103386.tif 000013
【図１２】
2010103386.tif 000014
【図１３】
2010103386.tif 000015
【図１４】
2010103386.tif 000016
【図１５】
2010103386.tif 000017
【図１６】
2010103386.tif 000018