(57)【要約】【課題】  構造を複雑化させることなく、サージ電流によるスイッチング素子の破壊を抑制することのできる半導体装置を提供すること。【解決手段】  半導体装置１において、活性層５に第１ディープトレンチ６を形成する。アクティブ領域９には、ボディ領域１１とドリフト領域１２とを形成する。ボディ領域１１の表層部には、ソース領域１３を形成する。ドリフト領域１２の表層部には、ドレイン領域１５を形成する。また、フィールド領域１０には、第２ディープトレンチ２０を形成する。第２ディープトレンチ２０の内側面を１対のシリコン酸化膜２１で被覆し、その内部をポリシリコン２２で埋め尽くす。そして、第１、第２ディープトレンチ６，２０間の第１半導体領域２３をソース領域１３に電気的に接続する。また、第２ディープトレンチ２０外の第２半導体領域２８をドレイン領域１５に電気的に接続する。【選択図】図２
2010080890.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に積層された第１導電型の半導体層と、
前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、
前記ディープトレンチ内の素子形成領域において、前記半導体層の全厚にわたって選択的に形成される第２導電型のボディ領域と、
前記素子形成領域において、前記ボディ領域以外の残余の領域からなる第１導電型のドリフト領域と、
前記ボディ領域の表層部に形成された第１導電型のソース領域と、
前記ドリフト領域の表層部に形成されたドレイン領域と、
前記素子形成領域外に形成され、前記半導体層の表面から前記絶縁層に至る深さを有する絶縁膜を介して対向し、導電性を有する第１領域および第２領域とを備え、
前記第１領域が前記ソース領域に電気的に接続され、前記第２領域が前記ドレイン領域に電気的に接続されている、半導体装置。
【請求項２】
前記第１領域および前記第２領域は、前記半導体層の表面から前記絶縁層に至る深さを有し、平面視において前記ディープトレンチを取り囲む環状の第２ディープトレンチにより分離されており、
前記絶縁膜が、前記第２ディープトレンチの内側面を被覆し、前記第２ディープトレンチを埋め尽くす導電膜を挟み込む１対の絶縁膜である、請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜が、前記ディープトレンチの内側面を被覆し、前記ディープトレンチを埋め尽くす導電膜を挟み込む１対の絶縁膜のうち、平面視外側の絶縁膜である、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、三相モータなどの誘導負荷（Ｌ負荷）を制御する制御回路として、たとえば、パワーＭＯＳＦＥＴを有する半導体装置が接続された三相ブリッジインバータ回路が知られている。
図６は、従来の三相ブリッジインバータ回路の回路図である。なお、図６では、三相ある誘導負荷のうち一相分だけを表している。
【０００３】
インバータ回路１０１は、直流電源（図示せず）の高圧側および低圧側にそれぞれ接続された高圧側配線１０４と、低圧側配線１０５（たとえば、グランド（ＧＮＤ）電位の配線）とを備えている。
高圧側配線１０４と低圧側配線１０５との間には、３つのブリッジ回路１０６が並列に接続されている。各ブリッジ回路１０６は、２つのＭＯＳＦＥＴ１０７，１０８の直列回路である。２つのＭＯＳＦＥＴ１０７，１０８のうち、高圧側に配置されるＭＯＳＦＥＴ１０７のゲートには、ＭＯＳＦＥＴ１０７のスイッチング動作を制御するハイサイド・ゲート・ドライバ１０９が接続されている。一方、２つのＭＯＳＦＥＴ１０７，１０８のうち、低圧側に配置されるＭＯＳＦＥＴ１０８のゲートには、ＭＯＳＦＥＴ１０８のスイッチング動作を制御するローサイド・ゲート・ドライバ１１０が接続されている。
【０００４】
高圧側のＭＯＳＦＥＴ１０７と低圧側のＭＯＳＦＥＴ１０８との接続点には、出力回路１１１が接続されている。そして、出力回路１１１の末端に、誘導負荷１０３が接続されている。
インバータ回路１０１では、ハイサイド・ゲート・ドライバ１０９およびローサイド・ゲート・ドライバ１１０により、２つのＭＯＳＦＥＴ１０７，１０８が交互にオン／オフ制御される。そして、２つのＭＯＳＦＥＴ１０７，１０８のオン／オフ制御により、誘導負荷１０３に印加される電圧の極性が交互に反転するので、誘導負荷１０３には交流電圧が印加されることとなる。
【特許文献１】特開２００３−１７７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
誘導負荷１０３に印加される電圧の極性反転時、誘導負荷１０３の自己誘導により、反転後の極性とは反対極性の逆起電力（自己誘導起電力）が発生し、その逆起電力の大きさに応じた逆電流がブリッジ回路１０６に流れ込む。たとえば、高圧側のＭＯＳＦＥＴ１０７をオフ→オンおよび低圧側のＭＯＳＦＥＴ１０８をオン→オフとする切換制御による極性反転時には、出力回路１１１を介してブリッジ回路１０６に流れ込む逆電流が、さらに低圧側のＭＯＳＦＥＴ１０８に流れる。
【０００６】
ＭＯＳＦＥＴ１０７，１０８に流れる逆電流の大きさは、誘導負荷１０３に発生する逆起電力の大きさが増大するほど増大する。したがって、誘導負荷１０３の自己インダクタンスの大きさによっては、非常に大きな逆起電力が発生し、逆電流がＭＯＳＦＥＴ１０７，１０６を破壊するほどのサージ電流となる場合がある。そして、サージ電流が流れると、そのサージ電流によりＭＯＳＦＥＴ１０７およびＭＯＳＦＥＴ１０８が破壊されるという不具合がある。
【０００７】
そこで、ＭＯＳＦＥＴなどのスイッチング素子を有する半導体装置がインバータ回路などに組み込まれる場合において、サージ電流による素子破壊を、半導体装置の構造を複雑化させずに解決したいという要望がある。
本発明の目的は、構造を複雑化させることなく、サージ電流によるスイッチング素子の破壊を抑制することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、絶縁層と、前記絶縁層上に積層された第１導電型の半導体層と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、前記ディープトレンチ内の素子形成領域において、前記半導体層の全厚にわたって選択的に形成される第２導電型のボディ領域と、前記素子形成領域において、前記ボディ領域以外の残余の領域からなる第１導電型のドリフト領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ドリフト領域の表層部に形成されたドレイン領域と、前記素子形成領域外に形成され、前記半導体層の表面から前記絶縁層に至る深さを有する絶縁膜を介して対向し、導電性を有する第１領域および第２領域とを備え、前記第１領域が前記ソース領域に電気的に接続され、前記第２領域が前記ドレイン領域に電気的に接続されている、半導体装置である。
【０００９】
この構成によれば、絶縁層上に積層された半導体層の表面から絶縁層に至る深さを有する環状のディープトレンチにより、半導体層は、ディープトレンチ内（ディープトレンチよりも内側）の素子形成領域と、素子形成領域外の部分とに絶縁分離されている。
素子形成領域には、第２導電型のボディ領域および第１導電型のドリフト領域が形成されている。ボディ領域の表層部には、第１導電型のソース領域が形成されている。一方、ドリフト領域の表層部には、ドレイン領域が形成されている。これにより、素子形成領域には、ボディ領域に与える電界の大きさを制御することにより、ソース領域とドレイン領域との間（ソース−ドレイン間）を導通（オン）／遮断（オフ）制御できるスイッチング素子が形成されている。
【００１０】
一方、素子形成領域外の部分には、半導体層の表面から絶縁層に至る深さを有する絶縁膜が形成され、この絶縁膜を介して、導電性の第１領域および導電性の第２領域が対向している。これにより、素子形成領域外の部分には、導電性の第１領域と導電性の第２領域との間に絶縁膜が介在されてなるキャパシタが形成されている。そして、このキャパシタの第１領域は、スイッチング素子のソース領域に電気的に接続されている。また、第２領域は、スイッチング素子のドレイン領域に接続されている。すなわち、スイッチング素子に対してキャパシタが並列に接続されている。
【００１１】
そのため、半導体装置が、誘導負荷を制御するインバータ回路などに組み込まれる場合において、誘導負荷の自己誘導による逆起電力が発生しても、その逆起電力に起因する逆電流を、第１領域、絶縁膜および第２領域により形成されるキャパシタに流すことができる。その結果、スイッチング素子を破壊するほどの逆電流（サージ電流）が発生しても、当該サージ電流をキャパシタに流すことができるので、スイッチング素子の破壊を抑制することができる。
【００１２】
また、上記したスイッチング素子およびこれに接続されるキャパシタを同一半導体層上に形成することができるので、半導体装置の構造の複雑化を抑制することもできる。
また、請求項２記載の発明は、前記第１領域および前記第２領域は、前記半導体層の表面から前記絶縁層に至る深さを有し、平面視において前記ディープトレンチを取り囲む環状の第２ディープトレンチにより分離されており、前記絶縁膜が、前記第２ディープトレンチの内側面を被覆し、前記第２ディープトレンチを埋め尽くす導電膜を挟み込む１対の絶縁膜である、請求項１に記載の半導体装置である。
【００１３】
この構成によれば、第１領域および第２領域は、半導体層の表面から絶縁層に至る深さを有し、平面視においてディープトレンチを取り囲む環状の第２ディープトレンチにより絶縁分離されている。第２ディープトレンチの内側面（トレンチの両側の側面）は、１対の絶縁膜により被覆されている。そして、第２ディープトレンチ内における１対の絶縁膜の間は、導電膜で埋め尽くされている。導電膜は、１対の絶縁膜により挟み込まれている。
【００１４】
これにより、素子形成領域外の部分には、第１領域と導電膜との間に１対の絶縁膜のうちの一方の絶縁膜が介在されてなる第１のキャパシタと、導電膜と第２領域との間に１対の絶縁膜のうちの他方の絶縁膜が介在されてなる第２のキャパシタとが形成されている。そして、これら第１および第２のキャパシタは、直列接続された状態で素子形成領域外の部分に配置されている。
【００１５】
素子形成領域を形成するディープトレンチを取り囲む環状の第２ディープトレンチの内側面を被覆する絶縁膜、および第２ディープトレンチを埋め尽くす導電膜を利用してキャパシタを形成するので、第１領域および導電膜、ならびに導電膜および第２領域の対向面積を大きくすることができる。その結果、キャパシタ容量を大容量にすることができるので、サージ電流を一層効率よくキャパシタに流すことができる。
【００１６】
また、請求項３記載の発明は、前記絶縁膜が、前記ディープトレンチの内側面を被覆し、前記ディープトレンチを埋め尽くす導電膜を挟み込む１対の絶縁膜のうち、平面視外側の絶縁膜である、請求項１に記載の半導体装置である。
この構成によれば、ディープトレンチの内側面（トレンチの両側の側面）は、１対の絶縁膜により被覆されている。そして、ディープトレンチ内における１対の絶縁膜の間は、導電膜で埋め尽くされている。導電膜は、１対の絶縁膜により挟み込まれている。
【００１７】
つまり、第１領域が、導電膜および半導体層におけるディープトレンチ外の部分の一方であり、第２領域が、導電膜および半導体層におけるディープトレンチ外の部分の他方である。
これにより、素子形成領域外の部分には、第１領域と第２領域との間に、上記１対の絶縁膜のうちの平面視外側の絶縁膜が介在されてなるキャパシタが形成されている。
【００１８】
素子形成領域を形成する環状のディープトレンチの内側面を被覆する絶縁膜、およびディープトレンチを埋め尽くす導電膜を利用してキャパシタを形成するので、第１領域および第２領域の対向面積を大きくすることができる。さらに、第１領域と第２領域との間に絶縁膜が介在されてなる１つのキャパシタが形成される構成であるので、複数の直列接続されたキャパシタが形成される構成よりも、キャパシタ容量を一段と大容量にすることができる。
【発明を実施するための最良の形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な平面図である。図２は、図１に示す半導体装置を切断線II−IIで切断したときの断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、シリコン基板３上に、ＳｉＯ2からなる絶縁層としてのＢＯＸ層４を介して、Ｓｉからなる半導体層としてのＮ-型の活性層５を積層した構造を有している。
【００２０】
ＢＯＸ層４の層厚は、たとえば、１．０〜４．０μｍである。活性層５の層厚は、たとえば、５．０〜３０．０μｍである。活性層５のＮ型不純物濃度は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ-3である。
活性層５には、平面視矩形環状の第１ディープトレンチ６が、層厚方向に貫通して形成されている。すなわち、活性層５には、その表面からＢＯＸ層４に至る深さを有する、平面視矩形環状の第１ディープトレンチ６が形成されている。第１ディープトレンチ６の内側面は、１対のシリコン酸化膜７で覆われている。シリコン酸化膜７の厚さは、たとえば、０．１〜１．０μｍである。
【００２１】
１対のシリコン酸化膜７の内側は、ポリシリコン８で埋め尽くされている。これにより、活性層５上は、第１ディープトレンチ６に囲まれ、ＢＯＸ層４およびシリコン酸化膜７によりその周囲から絶縁分離（誘電体分離）されたトランジスタ素子の形成のためのアクティブ領域９と、アクティブ領域９外のフィールド領域１０とに分離されている。
素子形成領域としてのアクティブ領域９は、平面視長方形状（図１の左右方向に延びる辺を長辺とする長方形）に形成されている。アクティブ領域９には、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor）４２が形成されている。
【００２２】
具体的には、アクティブ領域９において、活性層５には、Ｐ型のボディ領域１１が形成されている。ボディ領域１１は、第１ディープトレンチ６の側面に沿う矩形環状部４７と、アクティブ領域９の長手方向（以下、この方向を単に「長手方向」ということがある。）に互いに間隔を空けて配置され、矩形環状部４７の両短辺（アクティブ領域９の幅方向に対向する両辺）に跨る複数の直線部４８とを一体的に有する、平面視略梯子状に形成されている。ボディ領域１１は、活性層５の全厚にわたって形成されている。
【００２３】
また、アクティブ領域９におけるボディ領域１１以外の領域、つまり、ボディ領域１１の矩形環状部４７の両短辺および直線部４８により囲まれる領域は、Ｎ-型のドリフト領域１２である。ドリフト領域１２は、活性層５のＮ型不純物濃度と同じＮ型不純物濃度を有している。
ボディ領域１１の表層部には、Ｎ+型のソース領域１３と、Ｐ+型のボディコンタクト領域１４とが形成されている。ソース領域１３およびボディコンタクト領域１４は、互いに隣接している。
【００２４】
ドリフト領域１２の表層部には、長手方向略中央部において、ボディ領域１１の直線部４８に対して略平行に延びるストライプ状のＮ+型のドレイン領域１５が形成されている。ドレイン領域１５のＮ型不純物濃度は、たとえば、１０20ｃｍ-3である。
ドリフト領域１２の表面には、ボディ領域１１との境界から所定間隔を空けた位置とドレイン領域１５との間に、ＬＯＣＯＳ酸化膜１６が形成されている。
【００２５】
ソース領域１３とＬＯＣＯＳ酸化膜１６との間において、活性層５の表面上には、ゲート酸化膜１７が形成されている。ゲート酸化膜１７は、ボディ領域１１の直線部４８に対して略平行に延びている。
ゲート酸化膜１７上には、ゲート電極１８が形成されている。また、ＬＯＣＯＳ酸化膜１６上には、フィールドプレート１９がゲート電極１８と一体的に形成されている。
【００２６】
すなわち、アクティブ領域９では、ソース領域１３（ボディ領域１１）およびドレイン領域１５（ドリフト領域１２）が長手方向に交互に設けられ、それぞれ幅方向に延びている。これにより、活性層５において不純物が横方向（長手方向）に拡散したＬＤＭＯＳＦＥＴ４２が構成されている。そして、ソース領域１３上に、ソース領域１３に沿って、長手方向に隣接するＬＤＭＯＳＦＥＴ４２のユニットセル４３間の境界が設定されている。ドリフト領域１２は、長手方向に隣接する２つのユニットセル４３間に跨って設けられ、これらユニットセル４３間で共有されている。
【００２７】
フィールド領域１０において、活性層５には、第１ディープトレンチ６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ２０が、層厚方向に貫通して形成されている。第２ディープトレンチ２０は、平面視で第１ディープトレンチ６を取り囲んでいる。第２ディープトレンチ２０の内側面は、１対のシリコン酸化膜２１で覆われている。シリコン酸化膜２１の厚さは、たとえば、０．１〜１．０μｍである。
【００２８】
１対のシリコン酸化膜２１の内側は、導電膜としてのポリシリコン２２で埋め尽くされている。これにより、第１ディープトレンチ６と第２ディープトレンチ２０との間の領域は、ＢＯＸ層４、シリコン酸化膜７およびシリコン酸化膜２１によりその周囲から絶縁分離（誘電体分離）されたＮ-型の第１領域としての第１半導体領域２３となっている。
第１半導体領域２３は、第１ディープトレンチ６および第２ディープトレンチ２０に沿う平面視矩形環状に形成されており、その周方向に沿って、たとえば、２．０〜５．０μｍの一様な幅を有している。第１半導体領域２３の表層部には、幅方向中央部において周方向に延びる平面視矩形環状のＮ+型の第１コンタクト領域２４が形成されている。
【００２９】
また、フィールド領域１０において、活性層５には、第２ディープトレンチ２０よりも大きい相似形の平面視矩形環状の第３ディープトレンチ２５が、層厚方向に貫通して形成されている。第３ディープトレンチ２５は、平面視で第２ディープトレンチ２０を取り囲んでいる。第３ディープトレンチ２５の内側面は、１対のシリコン酸化膜２６で覆われている。シリコン酸化膜２６の厚さは、たとえば、０．１〜１．０μｍである。
【００３０】
１対のシリコン酸化膜２６の内側は、ポリシリコン２７で埋め尽くされている。これにより、第２ディープトレンチ２０と第３ディープトレンチ２５との間の領域は、ＢＯＸ層４、シリコン酸化膜２１およびシリコン酸化膜２６によりその周囲から絶縁分離（誘電体分離）されたＮ-型の第２領域としての第２半導体領域２８となっている。
第２半導体領域２８は、第２ディープトレンチ２０および第３ディープトレンチ２５に沿う平面視矩形環状に形成されており、その周方向に沿って、たとえば、２．０〜５．０μｍの一様な幅を有している。第２半導体領域２８の表層部には、幅方向中央部において周方向に延びる平面視矩形環状のＮ+型の第２コンタクト領域２９が形成されている。
【００３１】
また、フィールド領域１０には、第１半導体領域２３における第１コンタクト領域２４および第２半導体領域２８における第２コンタクト領域２９以外の領域を覆うＬＯＣＯＳ酸化膜３０が形成されている。つまり、第１コンタクト領域２４および第２コンタクト領域２９は、ＬＯＣＯＳ酸化膜３０から露出している。
厚膜ＳＯＩ基板２上は、ＳｉＯ2からなる層間絶縁膜３１で覆われている。
【００３２】
層間絶縁膜３１には、アクティブ領域９において、ボディ領域１１の矩形環状部４７の各短辺および各直線部４８に対向する部分に、ソース領域１３およびボディコンタクト領域１４に臨むソースコンタクトホール３３が貫通して形成されている。ソースコンタクトホール３３は、幅方向に互いに間隔を空けて複数個形成されている。
また、層間絶縁膜３１には、フィールド領域１０において、第１半導体領域２３に対向する部分に、第１コンタクト領域２４に臨む第１コンタクトホール３４が貫通して形成されている。第１コンタクトホール３４は、ボディ領域１１の矩形環状部４７の各短辺上の各ソースコンタクトホール３３それぞれに対応して複数個、ソースコンタクトホール３３と第１コンタクトホール３４とが互いに隣接するように形成されている。
【００３３】
そして、層間絶縁膜３１上には、ソース配線３５が形成されている。ソース配線３５は、アクティブ領域９におけるボディ領域１１上の部分を覆う平面視梯子状の部分と、当該部分の長手方向両端からフィールド領域１０に跨る平面視長方形状の部分とを一体的に有している。ソース配線３５は、アクティブ領域９においては、ソースコンタクトホール３３に入り込むことによりソース領域１３およびボディコンタクト領域１４に接続されている。一方、フィールド領域１０においては、第１コンタクトホール３４に入り込むことにより第１半導体領域２３に接続されている。これにより、ソース領域１３およびボディコンタクト領域１４と、第１半導体領域２３とは、ソース配線３５を介して電気的に接続される。
【００３４】
また、層間絶縁膜３１には、アクティブ領域９において、ドレイン領域１５に対向する部分に、ドレイン領域１５に臨むドレインコンタクトホール３２が貫通して形成されている。ドレインコンタクトホール３２は、幅方向に互いに間隔を空けて複数個形成されている。
また、層間絶縁膜３１には、フィールド領域１０において、第２半導体領域２８に対向する部分に、第２コンタクト領域２９に臨む第２コンタクトホール３６が貫通して形成されている。第２コンタクトホール３６は、長手方向に複数本形成された各ドレイン領域１５の幅方向への延長線と、矩形環状の第２半導体領域２８とが交差する各位置に１つずつ形成されている。すなわち、第２コンタクトホール３６は、矩形環状の第２半導体領域２８の各長辺上の部分それぞれにおいて、長手方向に間隔を空けて複数個形成されている。
【００３５】
そして、層間絶縁膜３１上には、ドレイン配線３７が形成されている。ドレイン配線３７は、アクティブ領域９の幅方向両端に跨り、さらに幅方向両端からフィールド領域１０へ横切る直線状に形成されている。なお、ドレイン配線３７は、平面視でソース配線３５と重なる部分においては、層間絶縁膜３１上形成された層間絶縁膜（図示せず）上に配線される。ドレイン配線３７は、アクティブ領域９においては、ドレインコンタクトホール３２に入り込むことによりドレイン領域１５に接続されている。一方、フィールド領域１０においては、第２コンタクトホール３６に入り込むことにより第２半導体領域２８に接続されている。これにより、ドレイン領域１５と、第２半導体領域２８とは、ドレイン配線３７を介して電気的に接続される。
【００３６】
以上のように、半導体装置１によれば、第１ディープトレンチ６により、活性層５上は、ＬＤＭＯＳＦＥＴ４２の形成のためのアクティブ領域９と、アクティブ領域９外のフィールド領域１０とに絶縁分離されている。
そして、アクティブ領域９には、ＬＤＭＯＳＦＥＴ４２が形成されている。つまり、アクティブ領域９には、ゲート電極１８に印加する電圧を制御してボディ領域１１に与える電界の大きさを制御することにより、ソース領域１３とドレイン領域１５との間（ソース−ドレイン間）を導通（オン）／遮断（オフ）制御できるスイッチング素子が形成されている。
【００３７】
一方、フィールド領域１０において、活性層５には、第１ディープトレンチ６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ２０が形成されている。そして、第１ディープトレンチ６と第２ディープトレンチ２０との間の領域は、ＢＯＸ層４、シリコン酸化膜７およびシリコン酸化膜２１によりその周囲から絶縁分離（誘電体分離）されたＮ-型の第１半導体領域２３となっている。
【００３８】
また、フィールド領域１０において、活性層５には、第２ディープトレンチ２０よりも大きい相似形の平面視矩形環状の第３ディープトレンチ２５が形成されている。そして、第２ディープトレンチ２０と第３ディープトレンチ２５との間の領域は、ＢＯＸ層４、シリコン酸化膜２１およびシリコン酸化膜２６によりその周囲から絶縁分離（誘電体分離）されたＮ-型の第２半導体領域２８となっている。
【００３９】
これにより、フィールド領域１０には、導電性の第１半導体領域２３とポリシリコン２２との間に、１対のシリコン酸化膜２１のうちの長手方向内側のシリコン酸化膜２１が介在されてなる第１キャパシタＣ1と、ポリシリコン２２と導電性の第２半導体領域２８との間に、１対のシリコン酸化膜２１のうちの長手方向外側のシリコン酸化膜２１が介在されてなる第２キャパシタＣ2とが形成されている。そして、これら第１キャパシタＣ1および第２キャパシタＣ2は、直列接続された状態でフィールド領域１０に配置されている。
【００４０】
第１キャパシタＣ1の一方の電極となる第１半導体領域２３は、ソース配線３５を介して、ＬＤＭＯＳＦＥＴ４２のソース領域１３に電気的に接続されている。また、第２キャパシタＣ2の他方の電極となる第２半導体領域２８は、ドレイン配線３７を介して、ＬＤＭＯＳＦＥＴ４２のドレイン領域１５に電気的に接続されている。また、ポリシリコン２２は、第１キャパシタＣ1の他方の電極および第２キャパシタＣ2の一方の電極として共有されている。すなわち、ＬＤＭＯＳＦＥＴ４２（スイッチング素子）に対して第１キャパシタＣ1および第２キャパシタＣ2が並列に接続されている。
【００４１】
そして、このような半導体装置１は、たとえば、図３に示すように、三相モータなどの誘導負荷（Ｌ負荷）を制御するインバータ回路などに組み込まれる。
インバータ回路３８は、直流電源（図示せず）の高圧側および低圧側にそれぞれ接続された高圧側配線４０と、低圧側配線４１（たとえば、グランド（ＧＮＤ）電位の配線）とを備えている。
【００４２】
高圧側配線４０と低圧側配線４１との間には、２つのＬＤＭＯＳＦＥＴ４２からなる直列回路が接続されている。２つのＬＤＭＯＳＦＥＴ４２のうち、高圧側に配置されるＬＤＭＯＳＦＥＴ４２のゲートには、高圧側のＬＤＭＯＳＦＥＴ４２のスイッチング動作を制御するハイサイド・ゲート・ドライバ４４が接続されている。一方、２つのＬＤＭＯＳＦＥＴ４２のうち、低圧側に配置されるＬＤＭＯＳＦＥＴ４２のゲートには、低圧側のＬＤＭＯＳＦＥＴ４２のスイッチング動作を制御するローサイド・ゲート・ドライバ４５が接続されている。
【００４３】
各ＬＤＭＯＳＦＥＴ４２には、直列接続された第１キャパシタＣ1および第２キャパシタＣ2が並列に接続されている。そして、高圧側のＬＤＭＯＳＦＥＴ４２と低圧側のＬＤＭＯＳＦＥＴ４２との接続点には、出力回路４６が接続されており、出力回路４６の末端に、誘導負荷３９が接続されている。
インバータ回路３８では、ハイサイド・ゲート・ドライバ４４およびローサイド・ゲート・ドライバ４５により、２つのＬＤＭＯＳＦＥＴ４２が交互にオン／オフ制御される。そして、２つのＬＤＭＯＳＦＥＴ４２のオン／オフ制御により、誘導負荷３９に印加される電圧の極性が交互に反転するので、誘導負荷３９には交流電圧が印加されることとなる。
【００４４】
半導体装置１が、インバータ回路３８などに組み込まれる場合において、誘導負荷３９の自己誘導による逆起電力が発生しても、その逆起電力に起因する逆電流を、第１キャパシタＣ1および第２キャパシタＣ2に流すことができる。その結果、ＬＤＭＯＳＦＥＴ４２を破壊するほどの逆電流（サージ電流）が発生しても、当該サージ電流を第１キャパシタＣ1および第２キャパシタＣ2に流すことができるので、ＬＤＭＯＳＦＥＴ４２の破壊を抑制することができる。
【００４５】
また、上記したＬＤＭＯＳＦＥＴ４２およびこれに接続される第１キャパシタＣ1および第２キャパシタＣ2を同一の活性層５上に形成することができるので、半導体装置１の構造の複雑化を抑制することもできる。
さらに、アクティブ領域９を形成する第１ディープトレンチ６を取り囲む環状の第２ディープトレンチ２０の内側面を被覆するシリコン酸化膜２１、および第２ディープトレンチ２０を埋め尽くすポリシリコン２２を利用して、第１キャパシタＣ1および第２キャパシタＣ2が形成されるので、第１半導体領域２３およびポリシリコン２２、ならびにポリシリコン２２および導電性の第２半導体領域２８の対向面積を大きくすることができる。その結果、キャパシタ容量を大容量にすることができるので、サージ電流を一層効率よく第１キャパシタＣ1および第２キャパシタＣ2に流すことができる。
【００４６】
図４は、本発明の第２の実施形態に係る半導体装置の模式的な平面図である。図５は、図４に示す半導体装置を切断線Ｖ−Ｖで切断したときの断面図である。
半導体装置５１は、厚膜ＳＯＩ基板５２を備えている。厚膜ＳＯＩ基板５２は、シリコン基板５３上に、ＳｉＯ2からなる絶縁層としてのＢＯＸ層５４を介して、Ｓｉからなる半導体層としてのＮ-型の活性層５５を積層した構造を有している。
【００４７】
ＢＯＸ層５４の層厚は、たとえば、１．０〜４．０μｍである。活性層５５の層厚は、たとえば、５．０〜３０．０μｍである。活性層５５のＮ型不純物濃度は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ-3である。
活性層５５には、平面視矩形環状の第１ディープトレンチ５６が、層厚方向に貫通して形成されている。すなわち、活性層５５には、その表面からＢＯＸ層５４に至る深さを有する、平面視矩形環状の第１ディープトレンチ５６が形成されている。第１ディープトレンチ５６の内側面は、１対のシリコン酸化膜５７で覆われている。シリコン酸化膜５７の厚さは、たとえば、０．１〜１．０μｍである。
【００４８】
１対のシリコン酸化膜５７の内側は、導電膜および第１領域としてのポリシリコン５８で埋め尽くされている。これにより、活性層５５上は、第１ディープトレンチ５６に囲まれ、ＢＯＸ層５４およびシリコン酸化膜５７によりその周囲から絶縁分離（誘電体分離）されたトランジスタ素子の形成のためのアクティブ領域５９と、アクティブ領域５９外のフィールド領域６０とに分離されている。
【００４９】
素子形成領域としてのアクティブ領域５９は、平面視長方形状（図４の左右方向に延びる辺を長辺とする長方形）に形成されている。アクティブ領域５９には、ＬＤＭＯＳＦＥＴ８８が形成されている。
具体的には、アクティブ領域５９において、活性層５５には、Ｐ型のボディ領域６１が形成されている。ボディ領域６１は、第１ディープトレンチ５６の側面に沿う矩形環状部７５と、アクティブ領域５９の長手方向（以下、この方向を単に「長手方向」ということがある。）に互いに所定の間隔を空けて配置され、矩形環状部７５の両短辺（アクティブ領域５９の幅方向に対向する両辺）に跨る複数の直線部７６とを一体的に有する、平面視略梯子状に形成されている。ボディ領域６１は、活性層５５の全厚にわたって形成されている。また、アクティブ領域５９におけるボディ領域６１以外の領域、つまり、ボディ領域６１の矩形環状部７５の両短辺および直線部７６により囲まれる領域は、Ｎ-型のドリフト領域６２である。ドリフト領域６２は、活性層５５のＮ型不純物濃度と同じＮ型不純物濃度を有している。
【００５０】
ボディ領域６１の表層部には、Ｎ+型のソース領域６３と、Ｐ+型のボディコンタクト領域６４とが形成されている。ソース領域６３およびボディコンタクト領域６４は、互いに隣接している。
ドリフト領域６２の表層部には、長手方向略中央部に、ボディ領域６１の直線部７６に対して略平行に延びるストライプ状のＮ+型のドレイン領域６５が形成されている。ドレイン領域６５のＮ型不純物濃度は、たとえば、１０20ｃｍ-3である。
【００５１】
ドリフト領域６２の表面には、ボディ領域６１との境界から所定間隔を空けた位置とドレイン領域６５との間に、ＬＯＣＯＳ酸化膜６６が形成されている。
ソース領域６３とＬＯＣＯＳ酸化膜６６との間において、活性層５５の表面上には、ゲート酸化膜６７が形成されている。
ゲート酸化膜６７上には、ゲート電極６８が形成されている。また、ＬＯＣＯＳ酸化膜６６上には、フィールドプレート６９がゲート電極６８と一体的に形成されている。
【００５２】
すなわち、アクティブ領域５９では、ソース領域６３（ボディ領域６１）およびドレイン領域６５（ドリフト領域６２）が長手方向に交互に設けられ、それぞれ幅方向に延びている。これにより、活性層５５において不純物が横方向（長手方向）に拡散したＬＤＭＯＳＦＥＴ８８が構成されている。そして、ソース領域６３上に、ソース領域６３に沿って、長手方向に隣接するＬＤＭＯＳＦＥＴ８８のユニットセル８９間の境界が設定されている。ドリフト領域６２は、長手方向に隣接する２つのユニットセル８９間に跨って設けられ、これらユニットセル８９間で共有されている。
【００５３】
フィールド領域６０において、活性層５５には、第１ディープトレンチ５６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ７０が、層厚方向に貫通して形成されている。第２ディープトレンチ７０は、平面視で第１ディープトレンチ５６を取り囲んでいる。第２ディープトレンチ７０の内側面は、１対のシリコン酸化膜７１で覆われている。シリコン酸化膜７１の厚さは、たとえば、０．１〜１．０μｍである。
【００５４】
１対のシリコン酸化膜７１の内側は、ポリシリコン７２で埋め尽くされている。これにより、第１ディープトレンチ５６と第２ディープトレンチ７０との間の領域は、ＢＯＸ層５４、シリコン酸化膜５７およびシリコン酸化膜７１によりその周囲から絶縁分離（誘電体分離）されたＮ-型の第２領域としての第１半導体領域７３となっている。
第１半導体領域７３は、第１ディープトレンチ５６および第２ディープトレンチ７０に沿う平面視矩形環状に形成されており、その周方向に沿って、たとえば、２．０〜５．０μｍの一様な幅を有している。第１半導体領域７３の表層部には、幅方向中央部において周方向に延びる平面視矩形環状のＮ+型の第１コンタクト領域７４が形成されている。
【００５５】
また、フィールド領域６０には、第１半導体領域７３における第１コンタクト領域７４以外の領域を覆うＬＯＣＯＳ酸化膜８０が形成されている。つまり、第１コンタクト領域７４は、ＬＯＣＯＳ酸化膜８０から露出している。
厚膜ＳＯＩ基板５２上は、ＳｉＯ2からなる層間絶縁膜８１で覆われている。
層間絶縁膜８１には、アクティブ領域５９において、ボディ領域６１の矩形環状部７５の各短辺および各直線部７６に対向する部分に、ソース領域６３およびボディコンタクト領域６４に臨むソースコンタクトホール８３が貫通して形成されている。ソースコンタクトホール８３は、幅方向に互いに間隔を空けて複数個形成されている。
【００５６】
また、層間絶縁膜８１およびＬＯＣＯＳ酸化膜８０には、フィールド領域６０において、第１ディープトレンチ５６に対向する部分に、ポリシリコン５８に臨むトレンチコンタクトホール８６が貫通して形成されている。トレンチコンタクトホール８６は、ボディ領域６１の矩形環状部７５の各短辺上の各ソースコンタクトホール８３それぞれに対応して複数個、ソースコンタクトホール８３とトレンチコンタクトホール８６とが互いに隣接するように形成されている。
【００５７】
そして、層間絶縁膜８１上には、ソース配線８５が形成されている。ソース配線８５は、アクティブ領域５９におけるボディ領域６１上の部分を覆う平面視梯子状の部分と、当該部分の長手方向両端からフィールド領域６０に跨る平面視長方形状の部分とを一体的に有している。ソース配線８５は、アクティブ領域５９においては、ソースコンタクトホール８３に入り込むことによりソース領域６３およびボディコンタクト領域６４に接続されている。一方、フィールド領域６０においては、トレンチコンタクトホール８６に入り込むことによりポリシリコン５８に接続されている。これにより、ソース領域６３およびボディコンタクト領域６４と、ポリシリコン５８とは、ソース配線８５を介して電気的に接続される。
【００５８】
また、層間絶縁膜８１には、アクティブ領域５９において、ドレイン領域６５に対向する部分に、ドレイン領域６５に臨むドレインコンタクトホール８２が貫通して形成されている。ドレインコンタクトホール８２は、幅方向に互いに間隔を空けて複数個形成されている。
また、層間絶縁膜８１には、フィールド領域６０において、第１半導体領域７３に対向する部分に、第１コンタクト領域７４に臨む第１コンタクトホール８４が貫通して形成されている。第１コンタクトホール８４は、長手方向に複数本形成された各ドレイン領域６５の幅方向への延長線と、矩形環状の第１半導体領域７３とが交差する各位置に１つずつ形成されている。すなわち、第１コンタクトホール８４は、矩形環状の第１半導体領域７３の各長辺上の部分それぞれにおいて、長手方向に間隔を空けて複数個形成されている。
【００５９】
そして、層間絶縁膜８１上には、ドレイン配線８７が形成されている。ドレイン配線８７は、アクティブ領域５９の幅方向両端に跨り、さらに幅方向両端からフィールド領域６０へ横切る直線状に形成されている。なお、ドレイン配線８７は、平面視でソース配線８５と重なる部分においては、層間絶縁膜８１上形成された層間絶縁膜（図示せず）上に配線される。ドレイン配線８７は、アクティブ領域５９においては、ドレインコンタクトホール８２に入り込むことによりドレイン領域６５に接続されている。一方、フィールド領域６０においては、第１コンタクトホール８４に入り込むことにより第１半導体領域７３に接続されている。これにより、ドレイン領域６５と、第１半導体領域７３とは、ドレイン配線８７を介して電気的に接続される。
【００６０】
以上のように、半導体装置５１によれば、第１ディープトレンチ５６により、活性層５５上は、ＬＤＭＯＳＦＥＴ８８の形成のためのアクティブ領域５９と、アクティブ領域５９外のフィールド領域６０とに絶縁分離されている。また、第１ディープトレンチ５６の内側面は、１対のシリコン酸化膜５７で覆われている。１対のシリコン酸化膜５７の内側は、ポリシリコン５８で埋め尽くされている。
【００６１】
そして、アクティブ領域５９には、ＬＤＭＯＳＦＥＴ８８が形成されている。つまり、アクティブ領域５９には、ゲート電極６８に印加する電圧を制御してボディ領域６１に与える電界の大きさを制御することにより、ソース領域６３とドレイン領域６５との間（ソース−ドレイン間）を導通（オン）／遮断（オフ）制御できるスイッチング素子が形成されている。
【００６２】
一方、フィールド領域６０において、活性層５５には、第１ディープトレンチ５６よりも大きい相似形の平面視矩形環状の第２ディープトレンチ７０が形成されている。そして、第１ディープトレンチ５６と第２ディープトレンチ７０との間の領域は、ＢＯＸ層５４、シリコン酸化膜５７およびシリコン酸化膜７１によりその周囲から絶縁分離（誘電体分離）されたＮ-型の第１半導体領域７３となっている。
【００６３】
これにより、フィールド領域６０には、導電性のポリシリコン５８と第１半導体領域７３との間に、１対のシリコン酸化膜５７のうちの長手方向外側のシリコン酸化膜５７が介在されてなる第３キャパシタＣ3が形成されている。
第３キャパシタＣ3の一方の電極となるポリシリコン５８は、ソース配線８５を介して、ＬＤＭＯＳＦＥＴ８８のソース領域６３に電気的に接続されている。また、第３キャパシタＣ3の他方の電極となる第１半導体領域７３は、ドレイン配線８７を介して、ＬＤＭＯＳＦＥＴ８８のドレイン領域６５に電気的に接続されている。すなわち、ＬＤＭＯＳＦＥＴ８８（スイッチング素子）に対して第３キャパシタＣ3が並列に接続されている。
【００６４】
そして、このような半導体装置５１は、たとえば、図３に示したインバータ回路３８のような回路などに組み込まれる。
半導体装置５１が、インバータ回路に組み込まれる場合において、誘導負荷の自己誘導による逆起電力が発生しても、その逆起電力に起因する逆電流を、第３キャパシタＣ3に流すことができる。その結果、ＬＤＭＯＳＦＥＴ８８を破壊するほどの逆電流（サージ電流）が発生しても、当該サージ電流を第３キャパシタＣ3に流すことができるので、ＬＤＭＯＳＦＥＴ８８の破壊を抑制することができる。
【００６５】
また、上記したＬＤＭＯＳＦＥＴ８８およびこれに接続される第３キャパシタＣ3を同一の活性層５５上に形成することができるので、半導体装置５１の構造の複雑化を抑制することもできる。
また、アクティブ領域５９を形成する環状の第１ディープトレンチ５６の内側面を被覆するシリコン酸化膜５７、および第１ディープトレンチ５６を埋め尽くすポリシリコン５８を利用して、第３キャパシタＣ3が形成されるので、ポリシリコン５８および第１半導体領域７３の対向面積を大きくすることができる。その結果、キャパシタ容量を大容量にすることができるので、サージ電流を一層効率よく第３キャパシタＣ3に流すことができる。
【００６６】
また、アクティブ領域５９を形成する環状の第１ディープトレンチ５６の内側面を被覆するシリコン酸化膜５７、および第１ディープトレンチ５６を埋め尽くすポリシリコン５８を利用して、第３キャパシタＣ3が形成されるので、第１の実施形態の半導体装置１とは異なり、第３ディープトレンチ２５を省略することができる。その結果、素子サイズを小さくすることもできる。
【００６７】
以上、本発明の複数の実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、第１の実施形態において、第１半導体領域２３は、ドレイン配線３７を介して、ドレイン領域１５に接続されていてもよい。この場合、第２半導体領域２８は、ソース配線３５を介して、ソース領域１３に接続される。
【００６８】
また、半導体装置１および半導体装置５１において、ドレイン領域１５およびドレイン領域６５の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１および半導体装置５１において、Ｐ+型のドレイン領域が採用されてもよい。
また、アクティブ領域９およびアクティブ領域５９には、ＬＤＭＯＳＦＥＴ４２およびＬＤＭＯＳＦＥＴ８８に代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が形成されていてもよい。
【００６９】
また、第２実施形態において、ポリシリコン５８は、ドレイン配線８７を介して、ドレイン領域６５に接続されていてもよい。この場合、第１半導体領域７３は、ソース配線８５を介して、ソース領域６３に接続される。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な平面図である。
【図２】図１に示す半導体装置を切断線II−IIで切断したときの断面図である。
【図３】図１に示す半導体装置が組み込まれたインバータ回路の回路図である。
【図４】本発明の第２の実施形態に係る半導体装置の模式的な平面図である。
【図５】図４に示す半導体装置を切断線Ｖ−Ｖで切断したときの断面図である。
【図６】従来の三相ブリッジインバータ回路の回路図である。
【符号の説明】
【００７１】
１    半導体装置
５    活性層（半導体層）
６    第１ディープトレンチ
９    アクティブ領域（素子形成領域）
１０  フィールド領域（素子形成領域外）
１１  ボディ領域
１２  ドリフト領域
１３  ソース領域
１５  ドレイン領域
２０  第２ディープトレンチ
２１  シリコン酸化膜（絶縁膜）
２２  ポリシリコン（導電膜）
２３  第１半導体領域（第１領域）
２８  第２半導体領域（第２領域）
５１  半導体装置
５５  活性層（半導体層）
５６  第１ディープトレンチ
５７  シリコン酸化膜（絶縁膜）
５８  ポリシリコン（第１領域、導電膜）
５９  アクティブ領域（素子形成領域）
６０  フィールド領域（素子形成領域外）
６１  ボディ領域
６２  ドリフト領域
６３  ソース領域
６５  ドレイン領域
７３  第１半導体領域（第２領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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