(57)【要約】【課題】ＦＰＧＡ等の書換え可能なデバイスの初期化処理完了タイミングと、制御部のリセット解除タイミングのずれによる誤動作を防止することができる制御装置を提供する。【解決手段】メインスイッチＳＷ１がオンされると、ＦＰＧＡ２、電源監視ＩＣ５にバッテリ電源電圧ＢＡＴＴが供給され、ＦＰＧＡ２はコンフィグレーションＲＯＭ３からコンフィグレーション情報を読み出して、初期化処理を開始する。一方、イグニッションスイッチ信号ＩＧＳＷがメインリレー回路６に入力されると、電源監視ＩＣ５がＣＰＵ１に電源電圧Ｖｃｃを供給するとともに、一定時間後にリセット解除信号ＲＥＳＥＴをＡＮＤ回路８に出力し、ＦＰＧＡ２がコンフィグ完了信号を出力した後、ＡＮＤ回路８がＣＰＵ１のリセット解除信号入力端子にオン信号を入力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
制御部と、電源投入に応答して前記制御部に電源を供給するとともに、リセット解除信号を入力する電源監視部と、電源供給時に初期化処理を実行し、初期化処理完了信号を出力するとともに、前記制御部から受け取ったデータを処理するデバイスと、前記デバイスからの初期化処理完了信号の出力前に、前記電源監視部からのリセット解除信号が前記制御部に入力されるのを防止する誤動作防止回路を備えたことを特徴とする制御装置。
【請求項２】
前記誤動作防止回路が、前記デバイスからの初期化処理完了信号と前記電源監視部からのリセット解除信号が入力されるアンド回路よりなり、当該アンド回路の出力が前記制御部のリセット解除信号入力端子に供給されることを特徴とする、請求項1に記載された制御装置。
【請求項３】
前記誤動作防止回路が、前記デバイスからの初期化処理完了信号と電源オン信号が入力されるアンド回路よりなり、当該アンド回路の出力により前記電源監視部に電源が投入されることを特徴とする、請求項1に記載された制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御部からデータを受け取り、データ処理して制御部に処理データを返す書換え可能なデバイスを備えた制御装置に関する。
【背景技術】
【０００２】
従来、ＥＣＵ（電子制御ユニット）によって制御されるエンジンの制御は、排気ガス規制等の法規要求、及びマイコンの性能向上に応じた性能向上を図るため、年々改良を加える必要があり、現状のＥＣＵの性能に先行して新しいロジックが開発されている。このため、先行ロジックは、性能向上が見込まれる次期マイコンが対象となることが多く、また、先行ロジックに必要とされる性能から性能の向上した次期マイコンの選定が行われる。
【０００３】
しかしながら、現状のマイコンを組み込んだＥＣＵを用いて先行ロジックの開発を行う場合には、ＣＰＵの処理能力不足、メモリの容量不足、周辺リソースの不足等の問題があるので、現状のマイコンにＦＰＧＡ（Field
Programmable Gate Array）等の書換え可能なデバイスを組み合わせて模擬装置を構成することにより、次期マイコンのロジック開発を行っている。
【０００４】
図１は、機能拡張用としてＦＰＧＡを搭載した従来の模擬装置としてのＥＣＵを示す図であり、メインスイッチＳＷ１がオンされると、図２（ａ）に示すように、ＦＰＧＡ２、電源監視ＩＣ５に電源電圧ＢＡＴＴが供給される。これにより、ＦＰＧＡ２はコンフィグレーションＲＯＭ３からコンフィグレーション情報を読み出して、初期化処理を開始する。一方、図２（ｂ）に示すように、イグニッションスイッチ（ＩＧＳＷ）信号が入力されると、図２（ｃ）に示すように、メインリレー回路（ＭＲＥＬ）６がリレー回路７のコイルＬに電流を流すので、リレー回路７のＳＷ２がオンし、電源監視ＩＣ５に電源＋Ｂが投入される。
【０００５】
電源監視ＩＣ５に電源＋Ｂが投入されると、電源監視ＩＣ５は図２（ｅ）に示すように、ＣＰＵ１に電源電圧Ｖｃｃを供給するとともに、一定時間後に図２（ｆ）に示すように、リセット解除信号ＲＥＳＥＴをＣＰＵ１に供給する。これにより、ＣＰＵ１のリセットが解除されてシステムが起動し、ＣＰＵ１がウォッチドッグパルス（ＷＤＣ）を電源監視ＩＣ５に供給する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、機能拡張用としてＦＰＧＡを搭載する従来のＥＣＵではＦＰＧＡの初期化処理、すなわち、コンフィグレーション（起動時設定）が完了する前にＣＰＵのリセットが解除されるとＥＣＵが誤動作する可能性がある。
すなわち、図２（ｈ）に示すように、ＣＰＵリセット解除前のタイミング（ｔ１）でコンフィグレーションが完了すると、問題は生じないが、ＣＰＵリセット解除後のタイミング（ｔ２）でコンフィグレーションが完了すると、ＦＰＧＡ内部のレジスタ等が正しく動作していない状態でＣＰＵがＦＰＧＡをアクセスするため、ＥＣＵが誤動作する可能性がある。なお、ＦＰＧＡのコンフィグレーション完了タイミングはゲート使用率によって異なるためにＦＰＧＡに書き込むロジック毎に相違している。
【０００７】
本発明は、上記の問題に鑑みてなされたもので、ＦＰＧＡ等の書換え可能なデバイスの初期化処理完了タイミングと、制御部のリセット解除タイミングのずれによる誤動作を防止することができる制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の目的を達成するため、本発明に係る制御装置は、制御部と、電源投入に応答して前記制御部に電源を供給するとともに、リセット解除信号を入力する電源監視部と、電源供給時に初期化処理を実行し、初期化処理完了信号を出力するとともに、前記制御部から受け取ったデータを処理する、ＦＰＧＡ等の書換え可能なデバイスと、前記デバイスからの初期化処理完了信号の出力前に、前記電源監視部からのリセット解除信号が前記制御部に入力されるのを防止する誤動作防止回路を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明に係る制御装置によれば、ＦＰＧＡ等のデバイスからの初期化処理完了信号の出力前に、電源監視部からのリセット解除信号が制御部に入力されるのを防止することができるので、制御装置が誤動作することを防止することができる。
【実施例１】
【００１０】
以下、本発明の制御装置の実施例について、図面を用いて説明する。
図３は本発明の制御装置を適用したＥＣＵの構成を示すブロック図であり、このＥＣＵは、制御部としてのＣＰＵ１、機能拡張用の書換え可能デバイスとしてのＦＰＧＡ２、コンフィグレーションＲＯＭ３、バス４、電源監視ＩＣ５、メインリレー回路（ＭＲＥＬ）６、ＡＮＤ回路８により構成され、このＥＣＵにリレー回路７、メインスイッチＳＷ１、電源Ｖが接続されている。
【００１１】
プログラマブルデバイスであるＦＰＧＡ２は、電源供給時に初期化処理として、回路データをコンフィグレーションＲＯＭ３から読み込んでコンフィグレーションを実行し、コンフィグレーションが完了すると、初期化処理完了信号としてコンフィグ完了信号を出力する。また、このＦＰＧＡ２はバス４を介してＣＰＵ１からデータを受け取ると、データ処理を実行し、処理したデータをＣＰＵ１に戻す機能を実行する。
【００１２】
電源監視ＩＣ５はリレー回路７から電源＋Ｂが投入されると、ＣＰＵ１に電源電圧Ｖｃｃを供給するとともに、電源電圧Ｖｃｃの供給から一定時間後にリセット解除信号（ＲＥＳＥＴ）を出力する。ＣＰＵ１は、リセット解除信号が供給されると、リセットが解除されてシステムが起動し、ウォッチドッグパルス（ＷＤＣ）を電源監視ＩＣ５に供給する。なお、ウォッチドッグパルスはＣＰＵ１の正常動作を確認するためのものであり、ＣＰＵ１が暴走し、ウォッチドッグパルスが電源監視ＩＣ５に供給されなくなると、電源監視ＩＣ５が、ウォッチドッグパルスが消滅してから一定時間後に、ＣＰＵ１にマイコンリセット信号を出力するので、ＣＰＵ１がリセットされ暴走が停止させられる。
【００１３】
一方、メインリレー回路６は、イグニッションスイッチ信号ＩＧＳＷが入力されると、リレー回路７のコイルＬに電流を供給し、リレー回路７のＳＷ２をオンする。また、ＡＮＤ回路８にはＦＰＧＡ２からのコンフィグ完了信号と電源監視ＩＣ５からのリセット解除信号ＲＥＳＥＴが入力され、出力がＣＰＵ１のリセット解除信号入力端子に入力される。
【００１４】
次に、図３のＥＣＵの電源投入時の作用について説明する。
メインスイッチＳＷ１がオンされると、図４（ａ）に示すように、ＦＰＧＡ２、電源監視ＩＣ４にバッテリ電源電圧ＢＡＴＴが供給される。これにより、ＦＰＧＡ２はコンフィグレーションＲＯＭ３からコンフィグレーション情報を読み出して、初期化処理を開始する。
【００１５】
一方、図４（ｂ）に示すように、イグニッションスイッチ信号ＩＧＳＷがメインリレー回路６に入力されると、図４（ｃ）に示すように、メインリレー回路６がリレー回路７のコイルＬに電流を流すので、リレー回路７のＳＷ２がオンし、図４（ｄ）に示すように電源監視ＩＣ５に電源＋Ｂが投入される。
【００１６】
電源監視ＩＣ５に電源＋Ｂが投入されると、電源監視ＩＣ５は図４（ｅ）に示すように、ＣＰＵ１に電源電圧Ｖｃｃを供給するとともに、一定時間後に図４（ｆ）に示すように、リセット解除信号ＲＥＳＥＴをＡＮＤ回路８に出力する。このとき、図４（ｇ）に示すように、ＦＰＧＡ２がコンフィグ完了信号を出力していない場合には、ＣＰＵ１のリセット解除信号入力端子にリセット解除信号ＲＥＳＥＴは入力されない。そして、図４（ｇ）に示すように、ＦＰＧＡ２がコンフィグ完了信号を出力すると、図４（ｈ）に示すように、ＡＮＤ回路８がＣＰＵ１のリセット解除信号入力端子にオン信号を入力するので、システムが起動する。起動後、図４（ｉ）に示すように、ＣＰＵ１がウォッチドッグパルスを電源監視ＩＣ５に供給し、このウォッチドッグパルスに基づいて電源監視ＩＣ５がＣＰＵ１の暴走を監視する。
【００１７】
以上のように、ＦＰＧＡからコンフィグ完了信号を出力するようにし、当該コンフィグ完了信号と電源監視ＩＣからのリセット解除信号とのＡＮＤ出力によってＣＰＵのリセット解除を行うようにしたので、ＦＰＧＡのコンフィグ完了前にＣＰＵがリセット解除されてシステムが起動されることがなく、誤作動を防止することができる。
【実施例２】
【００１８】
上記の実施例では、ＦＰＧＡからのコンフィグ完了信号と電源監視ＩＣからのリセット解除信号とのＡＮＤ出力によってＣＰＵのリセット解除を行ったが、ＦＰＧＡからのコンフィグ完了信号とイグニッションスイッチ信号ＩＧＳＷとのＡＮＤ出力によって電源監視ＩＣに電源を投入することにより、誤作動を防止することもできる。
【００１９】
以下、ＦＰＧＡからのコンフィグ完了信号とイグニッションスイッチ信号ＩＧＳＷとのＡＮＤ出力を用いる実施例について図５のブロック図により説明するが、ＡＮＤ回路の配置位置を除いて、その他の構成は図３と同様であるので、詳細な説明は省略する。
ＡＮＤ回路９にはＦＰＧＡ２からのコンフィグ完了信号とイグニッションスイッチ信号ＩＧＳＷとが入力され、出力がメインリレー回路６に入力される。
【００２０】
次に、図５のＥＣＵの電源投入時の作用について説明する。
メインスイッチＳＷ１がオンされると、上記と同様に、図６（ａ）に示すように、ＦＰＧＡ２、電源監視ＩＣ４にバッテリ電源電圧ＢＡＴＴが供給される。これにより、ＦＰＧＡ２はコンフィグレーションＲＯＭ３からコンフィグレーション情報を読み出して、初期化処理を開始する。
【００２１】
一方、図６（ｂ）に示すように、イグニッションスイッチ信号ＩＧＳＷが入力された場合、図６（ｃ）に示すように、ＦＰＧＡ２がコンフィグ完了信号を出力していない場合には、図６（ｄ）に示すように、ＡＮＤ回路９の出力がオンとならないので、メインリレー回路６にオン信号は入力されない。そして、図６（ｃ）に示すように、ＦＰＧＡ２がコンフィグ完了信号を出力すると、ＡＮＤ回路９からオン信号がメインリレー回路６に入力されるので、図６（ｅ）に示すように、メインリレー回路６がリレー回路７のコイルＬに電流を流し、リレー回路７のＳＷ２がオンし、図６（ｆ）に示すように電源監視ＩＣ５に電源＋Ｂが投入される。
【００２２】
電源監視ＩＣ５に電源＋Ｂが投入されると、電源監視ＩＣ５は図６（ｇ）に示すように、ＣＰＵ１に電源電圧Ｖｃｃを供給するとともに、一定時間後に図４（ｈ）に示すように、リセット解除信号ＲＥＳＥＴをＣＰＵ１に供給する。これにより、システムが起動し、図６（ｉ）に示すように、ＣＰＵ１がウォッチドッグパルスを電源監視ＩＣ５に供給するので、このウォッチドッグパルスに基づいて電源監視ＩＣ５がＣＰＵ１の暴走を監視する。
【００２３】
以上のように、ＦＰＧＡからコンフィグ完了信号を出力するようにし、当該コンフィグ完了信号とイグニッションスイッチ信号とのＡＮＤ出力によって電源監視ＩＣへの電源投入を行うようにしたので、上記の実施例と同様に、ＦＰＧＡのコンフィグ完了前にＣＰＵがリセット解除されてシステムが起動することを防止し、誤作動が起こらないようにすることができる。
【００２４】
なお、以上の実施例では、書換え可能なデバイスとして、ＦＰＧＡを使用した実施例について説明したが、電源投入時に初期化処理を実行するような他のＩＣを備えた制御装置にも本発明を適用することが可能である。
また、以上の実施例では、本発明の制御装置をＣＰＵを備えた模擬装置に適用した実施例について説明したが、書換え可能なデバイスを備えた通常の制御装置にも本発明を適用することができる。
【図面の簡単な説明】
【００２５】
【図１】従来のＦＰＧＡを搭載するＥＣＵを示す図。
【図２】図１のＥＣＵの動作波形図。
【図３】本発明の実施例のＦＰＧＡを搭載するＥＣＵを示す図。
【図４】図３のＥＣＵの動作波形図。
【図５】本発明の他の実施例のＦＰＧＡを搭載するＥＣＵを示す図。
【図６】図５のＥＣＵの動作波形図。
【符号の説明】
【００２６】
１  ＣＰＵ
２  ＦＰＧＡ
３  コンフィグレーションＲＯＭ
４  バス
５  電源監視ＩＣ
６  メインリレー回路
７  リレー回路
８、９  ＡＮＤ回路
ＳＷ１、ＳＷ２  スイッチ
Ｌ  コイル
Ｖ  電源
【図１】
2010066843.tif 000003
【図２】
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【図３】
2010066843.tif 000005
【図４】
2010066843.tif 000006
【図５】
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【図６】
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