(57)【要約】【課題】プリ・メタル層間絶縁膜の構成法としては、オゾンＴＥＯＳによる酸化シリコン膜の埋め込み特性の良好なＣＶＤ酸化シリコン系絶縁膜を成膜後、高温リフローさせて平坦化した後、ＣＭＰスクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜を積層し、更にＣＭＰで平坦化することが考えられる。しかし、コンタクト・ホール形成プロセスにおいて、プリ・メタル層間絶縁膜中のクラックがコンタクト・ホール内に露出し、そこにバリア・メタルが入り込み、ショート不良の原因となることが明らかとなった。【解決手段】本願発明はプリ・メタル工程において、エッチ・ストップ膜上にオゾンＴＥＯＳ膜を形成後、一旦、ゲート構造上のエッチ・ストップ膜が露出するようにオゾンＴＥＯＳ膜をエッチバックし、その後、残存オゾンＴＥＯＳ膜上にプラズマＴＥＯＳ膜を成膜し、このプラズマＴＥＯＳ膜をＣＭＰにより、平坦化するものである。【選択図】図２
2010080798.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造を形成する工程；
（ｂ）前記半導体ウエハの第１の主面の各ゲート構造の両側近傍に、ソース・ドレイン領域を形成する工程；
（ｃ）前記工程（ａ）および（ｂ）の後、前記ソース・ドレイン領域の上面をシリサイド化する工程；
（ｄ）前記シリサイド化された前記ソース・ドレイン領域の前記上面を含む前記半導体ウエハの前記第１の主面上に、エッチ・ストップ膜を形成する工程；
（ｅ）前記エッチ・ストップ膜上に、プリ・メタル層間絶縁膜の一部であり、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる第１の酸化シリコン膜を形成する工程；
（ｆ）前記第１の酸化シリコン膜をエッチングすることにより、各ゲート構造上において前記エッチ・ストップ膜を露出させる工程；
（ｇ）前記工程（ｆ）の後、前記エッチ・ストップ膜の露出された部分及び前記第１のＣＶＤ酸化シリコン膜の残存した部分に、前記プリ・メタル層間絶縁膜の一部であり、ＴＥＯＳを用いたプラズマＣＶＤによる第２の酸化シリコン膜を形成する工程；
（ｈ）前記第２の酸化シリコン膜の上面に対して、第１の化学機械研磨処理を実施する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｈ）の後、前記第２の酸化シリコン膜上に、前記プリ・メタル層間絶縁膜の一部である第３の酸化シリコン膜を形成する工程。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｈ）の後、前記エッチ・ストップ膜を利用して、ドライ・エッチングにより前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｋ）前記工程（ｊ）の後、前記コンタクト・ホールの孔底の、前記エッチ・ストップ膜を除去する工程。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｈ）の後、前記エッチ・ストップ膜を利用して、ドライ・エッチングにより前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｋ）前記工程（ｊ）の後、前記コンタクト・ホールの孔底の、前記エッチ・ストップ膜を除去することにより前記コンタクト・ホールを延長する工程；
（ｌ）前記工程（ｋ）の後、前記コンタクト・ホールの内面および前記プリ・メタル層間絶縁膜の上面に、バリア・メタル膜を形成する工程；
（ｍ）前記工程（ｌ）の後、前記バリア・メタル膜上に、前記コンタクト・ホールを埋めるように、タングステンを主要な成分とする金属部材層を形成する工程；
（ｎ）前記工程（ｍ）の後、第２の化学機械研磨処理を実施することにより、前記コンタクト・ホール外の前記金属部材層および前記バリア・メタル膜を除去する工程。
【請求項５】
前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｈ）の後、前記第２の酸化シリコン膜上に、前記プリ・メタル層間絶縁膜の一部である第３の酸化シリコン膜を形成する工程；
（ｊ）前記工程（ｉ）の後、前記エッチ・ストップ膜を利用して、ドライ・エッチングにより前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｋ）前記工程（ｊ）の後、前記コンタクト・ホールの孔底の、前記エッチ・ストップ膜を除去することにより前記コンタクト・ホールを延長する工程；
（ｌ）前記工程（ｋ）の後、前記コンタクト・ホールの内面および前記プリ・メタル層間絶縁膜の上面に、バリア・メタル膜を形成する工程；
（ｍ）前記工程（ｌ）の後、前記バリア・メタル膜上に、前記コンタクト・ホールを埋めるように、タングステンを主要な成分とする金属部材層を形成する工程；
（ｎ）前記工程（ｍ）の後、第２の化学機械研磨処理を実施することにより、前記コンタクト・ホール外の前記金属部材層および前記バリア・メタル膜を除去する工程。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記工程（ｎ）は、以下の下位工程を含む：
（ｎ１）前記第２の化学機械研磨処理を実施することにより、前記コンタクト・ホール外の前記金属部材層および前記バリア・メタル膜を除去する工程；
（ｎ２）前記第２の化学機械研磨処理を実施することにより、前記第３の酸化シリコン膜を除去する工程。
【請求項７】
前記１項の半導体集積回路装置の製造方法において、前記工程（ａ）および（ｂ）は、相前後して又は一部並行して実行される。
【請求項８】
前記１項の半導体集積回路装置の製造方法において、前記エッチ・ストップ膜は、窒化シリコン膜である。
【請求項９】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、ニッケルのシリサイド化工程である。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記工程（ｅ）の後、前記第１の酸化シリコン膜のアニール処理を施すことなく前記工程（ｆ）が実行される。
【請求項１１】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、コバルトのシリサイド化工程または、低次のコバルト・シリサイドのより高次のシリサイド化工程である。
【請求項１２】
前記１１項の半導体集積回路装置の製造方法において、
（ｏ）前記工程（ｅ）の後、（ｆ）の前に、摂氏７００度から７５０度の温度で前記半導体ウエハの前記第１の主面側をアニール処理する工程。
【請求項１３】
前記１項の半導体集積回路装置の製造方法において、前記エッチ・ストップ膜の成膜完了時の膜厚は、前記第１の酸化シリコン膜の成膜完了時の膜厚よりも薄い。
【請求項１４】
前記１項の半導体集積回路装置の製造方法において、前記第１の酸化シリコン膜の成膜完了時の膜厚は、前記第２の酸化シリコン膜の成膜完了時の膜厚よりも薄い。
【請求項１５】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｈ）開始時点における前記第１の酸化シリコン膜の破壊靭性は、前記工程（ｈ）開始時点における前記第２の酸化シリコン膜の破壊靭性よりも小さい。
【請求項１６】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、ドライ・エッチングによって実行される。
【請求項１７】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｆ）は、ウエット・エッチングによって実行される。
【請求項１８】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｅ）は、準常圧ＣＶＤによって行われる。
【請求項１９】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｅ）は、摂氏４００度から５５０度の間に設定されたウエハ・ステージ上にウエハを設置した状態で実行される。
【請求項２０】
前記４項の半導体集積回路装置の製造方法において、前記バリア・メタル膜は、下層のチタンを主要な成分とする膜と、上層の窒化チタンを主要な成分とする膜とを含む。
【請求項２１】
前記２項の半導体集積回路装置の製造方法において、前記第３の酸化シリコン膜は、ＴＥＯＳを用いたプラズマＣＶＤによる酸化シリコン膜である。
【請求項２２】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造を形成する工程；
（ｂ）前記半導体ウエハの第１の主面の各ゲート構造の両側近傍に、ソース・ドレイン領域を形成する工程；
（ｃ）前記工程（ａ）および（ｂ）の後、前記ソース・ドレイン領域の上面をニッケル・シリサイド化する工程；
（ｄ）前記シリサイド化された前記ソース・ドレイン領域の前記上面を含む前記半導体ウエハの前記第１の主面上に、エッチ・ストップ膜を形成する工程；
（ｅ）前記エッチ・ストップ膜上に、少なくとも第１の酸化シリコン膜と第２の酸化シリコン膜とからなるプリ・メタル層間絶縁膜を形成する工程；
（ｆ）前記第２の酸化シリコン膜の上面に対して、第１の化学機械研磨処理を実施する工程；
とを備え、
前記工程（ｅ）では、以下の工程を更に含む；
（ｅ−１）前記第１の酸化シリコン膜を摂氏４００〜５５０度の温度での熱ＣＶＤにより形成する工程、
（ｅ−２）前記第２の酸化シリコン膜をプラズマＣＶＤにより形成する工程。
【請求項２３】
前記２２項の半導体集積回路装置の製造方法において、
前記工程（ｅ−１）と工程（ｅ−２）との間には、前記第１の酸化シリコン膜に対する摂氏５５０度を超える温度でのアニール処理は実行されない。
【請求項２４】
前記２２項の半導体集積回路装置の製造方法において、
前記工程（ｅ−１）では、オゾンおよびＴＥＯＳを用いた熱ＣＶＤにより前記第１の酸化シリコン膜を形成し、
前記工程（ｅ−２）では、ＴＥＯＳを用いたプラズマＣＶＤにより前記第２の酸化シリコン膜を形成する。
【請求項２５】
以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ゲート構造体の上面および前記ソース・ドレイン領域の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｄ）前記各ゲート構造体間に埋め込まれる層間絶縁膜の一部であり、熱ＣＶＤ法により形成された第１の酸化シリコン膜であって、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を露出するように形成された前記第１の酸化シリコン膜；
（ｅ）前記層間絶縁膜の一部であって、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成され、プラズマＣＶＤ法により形成された第２の酸化シリコン膜；
（ｆ）前記ソース・ドレイン領域と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔。
【請求項２６】
前記２５項の半導体集積回路装置において、前記半導体ウエハの第１の主面上には、ＳＴＩ構造の素子分離フィールド絶縁膜が更に形成され、前記エッチ・ストッパ膜は前記素子分離フィールド絶縁膜の上面をも含み形成されている。
【請求項２７】
前記２５項の半導体集積回路装置において、前記接続孔と前記ソース・ドレイン領域とは、シリサイド膜を介して電気的に接続されている。
【請求項２８】
前記２７項の半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイド膜である。
【請求項２９】
前記２７項の半導体集積回路装置において、前記シリサイド膜はコバルト・シリサイド膜である。
【請求項３０】
前記２５項の半導体集積回路装置において、前記第１の酸化シリコン膜はオゾンおよびＴＥＯＳを用いて、摂氏４００〜５５０度の温度での熱ＣＶＤ法により形成された膜である。
【請求項３１】
前記２８項の半導体集積回路装置において、前記第１の酸化シリコン膜は、摂氏５５０度を超える温度でのアニール処理が施されていない膜である。
【請求項３２】
前記２５項の半導体集積回路装置において、前記第１の酸化シリコン膜の膜硬度は、前記第２の酸化シリコン膜の膜硬度よりも低い。
【請求項３３】
以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ソース・ドレイン領域の上面に形成されたシリサイド膜；
（ｄ）前記ゲート構造体の上面および前記ソース・ドレイン領域の前記シリサイド膜の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｅ）前記各ゲート構造体間に埋め込まれる層間絶縁膜の一部であって、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を覆わないように形成された第１の酸化シリコン膜；
（ｆ）前記層間絶縁膜の一部であって、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成された第２の酸化シリコン膜；
（ｇ）前記ソース・ドレイン領域の上面に形成された前記シリサイド膜と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔。
【請求項３４】
前記３３項の半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイド膜である。
【請求項３５】
前記３３項の半導体集積回路装置において、前記第１の酸化シリコン膜はオゾンおよびＴＥＯＳを用いて、摂氏４００〜５５０度の温度での熱ＣＶＤ法により形成された膜である。
【請求項３６】
前記３５項の半導体集積回路装置において、前記第１の酸化シリコン膜は、摂氏５５０度を超える温度でのアニール処理が施されていない膜である。
【請求項３７】
前記３３項の半導体集積回路装置において、前記第１の酸化シリコン膜の膜硬度は、前記第２の酸化シリコン膜の膜硬度よりも低い。
【請求項３８】
以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ソース・ドレイン領域の上面に形成されたシリサイド膜；
（ｄ）前記ゲート構造体の上面および前記シリサイド膜の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｅ）少なくとも第１の酸化シリコン膜と第２の酸化シリコン膜から構成され、前記各ゲート構造体間に埋め込まれる層間絶縁膜；
（ｇ）前記ソース・ドレイン領域の上面に形成された前記シリサイド膜と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔；
を備え、
前記第１の酸化シリコン膜は、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を覆わないように形成され、
前記第２の酸化シリコン膜は、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成され、
前記第１の酸化シリコン膜の膜硬度は、前記第２の酸化シリコン膜の膜硬度よりも低い。
【請求項３９】
前記３８項の半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイド膜である。
【請求項４０】
前記３８項の半導体集積回路装置において、前記第１の酸化シリコン膜はオゾンおよびＴＥＯＳを用いて、摂氏４００〜５５０度の温度での熱ＣＶＤ法により形成された膜である。
【請求項４１】
前記４０項の半導体集積回路装置において、前記第１の酸化シリコン膜は、摂氏５５０度を超える温度でのアニール処理が施されていない膜である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を集積した半導体集積回路装置および半導体集積回路装置（または半導体装置）の製造方法における絶縁膜形成技術、特にプリ・メタル（Ｐｒｅ−Ｍｅｔａｌ）層間絶縁膜形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平５−２１６２０号公報（特許文献１）には、プリ・メタル層間絶縁膜形成技術として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を用いたＴＥＯＳ−ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）シリコン酸化膜の上にＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）シリコン酸化膜を塗布して平坦化し、これらをドライ・エッチングによりエッチ・バックする技術が開示されている。
【０００３】
日本特開平５−２０６４７４号公報（特許文献２）には、ＴＥＯＳを用いたＴＥＯＳ−ＣＶＤシリコン酸化膜をリフローして平坦化した後、エッチ・バックする技術が開示されている。
【０００４】
日本特開２００２−１１０６６６号公報（特許文献３）には、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）によるＣＶＤシリコン酸化膜の上にＰ−ＴＥＯＳ（Ｐｌａｓｍａ−ＴＥＯＳ）によるＣＶＤシリコン酸化膜を形成し、このＰ−ＴＥＯＳによるＣＶＤシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）またはエッチ・バックして平坦化した後、キャップ膜としてＰ−ＴＥＯＳによるＣＶＤシリコン酸化膜を形成する技術が開示されている。
【０００５】
日本特開特開２０００−２０８６２４号公報（特許文献４）には、プリ・メタル層間絶縁膜の形成技術として、Ｏ３−ＴＥＯＳを用いたプラズマＣＶＤ法により酸化シリコン膜を形成し、その後、ＣＭＰ法により前記酸化シリコン膜をゲート電極の導電層が露出するまで研磨し、更にその上に、ＰＨ３−ＳｉＨ４−Ｏ２を用いたＣＶＤ法により酸化シリコン膜を形成する技術が開示されている。
【０００６】
日本特開平７−１４７２８１号公報（特許文献５）および日本特開平３−１９４９３２号公報（特許文献６）には、配線間をＯ３−ＴＥＯＳを用いたＣＶＤにより酸化シリコン膜を形成し、その後エッチバック又はＣＭＰにより前記配線の上部を露出するまで前記酸化シリコン膜を除去し、更にその上に、ＴＥＯＳを用いたプラズマＣＶＤによる酸化シリコン膜を形成する技術が開示されている。
【０００７】
日本特開平７−２２１１７９号公報（特許文献７）には、配線間をＯ３−ＴＥＯＳ ＮＳＧシリコン膜（堆積時点でｉｎ−ｓｉｔｕリフローを生じている）で埋め込んだ後、プラズマＣＶＤによるシリコン酸化膜を形成し、その後、ＣＭＰにより平坦化する技術が開示されている。
【０００８】
【特許文献１】特開平５−２１６２０号公報
【特許文献２】特開平５−２０６４７４号公報
【特許文献３】特開２００２−１１０６６６号公報
【特許文献４】特開２０００−２０８６２４号公報
【特許文献５】特開平７−１４７２８１号公報
【特許文献６】特開平３−１９４９３２号公報
【特許文献７】特開平７−２２１１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体集積回路装置のプリ・メタル層間絶縁膜の構成法としては、たとえばオゾンＴＥＯＳによる酸化シリコン膜（以下、混乱のない場合「オゾンＴＥＯＳ膜」または「Ｏ３−ＴＥＯＳ膜」と略称する）等の埋め込み特性の良好なＣＶＤ酸化シリコン系絶縁膜を成膜後、ＣＭＰスクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜（以下、混乱のない場合「プラズマＴＥＯＳ膜」または「Ｐ−ＴＥＯＳ膜」と略称する）等を積層し、更にＣＭＰで平坦化することが考えられる。また、オゾンＴＥＯＳによる酸化シリコン膜およびプラズマＴＥＯＳによる酸化シリコン膜等の代わりに、埋め込み特性の良好なＨＤＰによるＣＶＤシリコン酸化膜の適用も考えられる。
【００１０】
しかし、本願発明者等が検討したところによると、前者においては、コンタクト・ホール形成プロセスにおいて、キャップ絶縁膜によって、一旦、塞がれたプリ・メタル層間絶縁膜中のクラックがコンタクト・ホール内に露出し、そこにバリア・メタルが入り込み、ショート不良の原因となることが明らかとなった。このクラックの原因は、ゲート構造上部でプラズマＴＥＯＳ膜が薄くなると、比較的軟らかい下地のオゾンＴＥＯＳ膜上のプラズマＴＥＯＳ膜にＣＭＰによる応力が集中するためである。これは、オゾンＴＥＯＳ膜の成膜温度の低温化に伴い顕著になる問題であることが、本願発明者等によって明らかになった。
【００１１】
一方、後者については、膜内のストレスによるトランジスタ特性への悪影響が懸念されるほか、成膜初期にシリコン・リッチな難エッチング性の膜を生成するという問題もある。
【００１２】
なお、特許文献１、５，６には、ＴＥＯＳ−ＣＶＤ膜の低温化に起因した膜強度の低下について考慮されておらず、特許文献２，７においても、ＴＥＯＳ−ＣＶＤ膜はリフロー処理が成されているため、低温化に起因した膜強度の低下について考慮されておらず、特許文献３，４においても、プラズマ処理した酸化膜を用いているため、低温化に起因した膜強度の低下については考慮されていない。
【００１３】
本願発明は、これらの課題を解決するためになされたものである。
【００１４】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１７】
すなわち、本願発明はプリ・メタル工程において、エッチ・ストップ膜上にオゾンＴＥＯＳ膜を形成後、一旦、ゲート構造上のエッチ・ストップ膜が露出するようにオゾンＴＥＯＳ膜をエッチバックし、その後、残存オゾンＴＥＯＳ膜上にプラズマＴＥＯＳ膜を成膜し、このプラズマＴＥＯＳ膜をＣＭＰにより、平坦化するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１９】
すなわち、プリ・メタル工程において、エッチ・ストップ膜上にオゾンＴＥＯＳ膜を形成後、一旦、ゲート構造上のエッチ・ストップ膜が露出するようにオゾンＴＥＯＳ膜をエッチバックし、その後、残存オゾンＴＥＯＳ膜上にプラズマＴＥＯＳ膜を成膜し、このプラズマＴＥＯＳ膜をＣＭＰにより、平坦化することにより、ゲート構造上部のプラズマＴＥＯＳ膜の下地が比較的硬いエッチ・ストップ膜となるため、ＣＭＰ応力の集中を回避することができる。即ち、ＣＭＰの研削方向（Ｓｉ基板の主面に対し平行な方向）にストレスが集中するゲート構造上部の機械的強度の向上が可能である。
【発明を実施するための最良の形態】
【００２０】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００２１】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造を形成する工程；
（ｂ）前記半導体ウエハの第１の主面の各ゲート構造の両側近傍に、ソース・ドレイン領域を形成する工程；
（ｃ）前記工程（ａ）および（ｂ）の後、前記ポリ・シリコン・ゲート電極の上面および前記ソース・ドレイン領域の上面をシリサイド化する工程；
（ｄ）前記シリサイド化された前記ポリ・シリコン・ゲート電極の前記上面および前記ソース・ドレイン領域の前記上面を含む前記半導体ウエハの前記第１の主面上のほぼ全面に、エッチ・ストップ膜を形成する工程；
（ｅ）前記エッチ・ストップ膜上に、プリ・メタル層間絶縁膜の一部であり、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる第１の酸化シリコン膜を形成する工程；
（ｆ）前記第１の酸化シリコン膜をエッチングすることにより、各ゲート構造上において前記エッチ・ストップ膜を露出させる工程；
（ｇ）前記工程（ｆ）の後、前記エッチ・ストップ膜の露出された部分及び前記第１のＣＶＤ酸化シリコン膜の残存した部分に、前記プリ・メタル層間絶縁膜の一部であり、ＴＥＯＳを用いたプラズマＣＶＤによる第２の酸化シリコン膜を形成する工程；
（ｈ）前記第２の酸化シリコン膜の上面に対して、第１の化学機械研磨処理を実施する工程。
【００２２】
２．前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｈ）の後、前記第２の酸化シリコン膜上に、前記プリ・メタル層間絶縁膜の一部である第３の酸化シリコン膜を形成する工程。
【００２３】
３．前記１または２項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｈ）の後、前記エッチ・ストップ膜を利用して、ドライ・エッチングにより前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｋ）前記工程（ｊ）の後、前記コンタクト・ホールの孔底の、前記エッチ・ストップ膜を除去する工程。
【００２４】
４．前記１または２項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｈ）の後、前記エッチ・ストップ膜を利用して、ドライ・エッチングにより前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｋ）前記工程（ｊ）の後、前記コンタクト・ホールの孔底の、前記エッチ・ストップ膜を除去することにより前記コンタクト・ホールを延長する工程；
（ｌ）前記工程（ｋ）の後、前記コンタクト・ホールの内面および前記プリ・メタル層間絶縁膜の上面に、バリア・メタル膜を形成する工程；
（ｍ）前記工程（ｌ）の後、前記バリア・メタル膜上に、前記コンタクト・ホールを埋めるように、タングステンを主要な成分とする金属部材層を形成する工程；
（ｎ）前記工程（ｍ）の後、第２の化学機械研磨処理を実施することにより、前記コンタクト・ホール外の前記金属部材層および前記バリア・メタル膜を除去する工程。
【００２５】
５．前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｈ）の後、前記第２の酸化シリコン膜上に、前記プリ・メタル層間絶縁膜の一部である第３の酸化シリコン膜を形成する工程；
（ｊ）前記工程（ｉ）の後、前記エッチ・ストップ膜を利用して、ドライ・エッチングにより前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程；
（ｋ）前記工程（ｊ）の後、前記コンタクト・ホールの孔底の、前記エッチ・ストップ膜を除去することにより前記コンタクト・ホールを延長する工程；
（ｌ）前記工程（ｋ）の後、前記コンタクト・ホールの内面および前記プリ・メタル層間絶縁膜の上面に、バリア・メタル膜を形成する工程；
（ｍ）前記工程（ｌ）の後、前記バリア・メタル膜上に、前記コンタクト・ホールを埋めるように、タングステンを主要な成分とする金属部材層を形成する工程；
（ｎ）前記工程（ｍ）の後、第２の化学機械研磨処理を実施することにより、前記コンタクト・ホール外の前記金属部材層および前記バリア・メタル膜を除去する工程。
【００２６】
６．前記５項の半導体集積回路装置の製造方法において、前記工程（ｎ）は、以下の下位工程を含む：
（ｎ１）前記第２の化学機械研磨処理を実施することにより、前記コンタクト・ホール外の前記金属部材層および前記バリア・メタル膜を除去する工程；
（ｎ２）前記第２の化学機械研磨処理を実施することにより、前記第３の酸化シリコン膜を除去する工程。
【００２７】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ａ）および（ｂ）は、相前後して又は一部並行して実行される。
【００２８】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチ・ストップ膜は、窒化シリコン膜である。
【００２９】
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）は、ニッケルのシリサイド化工程である。
【００３０】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）の後、前記第１の酸化シリコン膜のアニール処理を施すことなく前記工程（ｆ）が実行される。
【００３１】
１１．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）は、コバルトのシリサイド化工程または、低次のコバルト・シリサイドのより高次のシリサイド化工程である。
【００３２】
１２．前記１１項の半導体集積回路装置の製造方法において、
（ｏ）前記工程（ｅ）の後、（ｆ）の前に、摂氏７００度から７５０度の温度で前記半導体ウエハの前記第１の主面側をアニール処理する工程。
【００３３】
１３．前記１から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチ・ストップ膜の成膜完了時の膜厚は、前記第１の酸化シリコン膜の成膜完了時の膜厚よりも薄い。
【００３４】
１４．前記１から１３項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の酸化シリコン膜の成膜完了時の膜厚は、前記第２の酸化シリコン膜の成膜完了時の膜厚よりも薄い。
【００３５】
１５．前記１から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｈ）開始時点における前記第１の酸化シリコン膜の破壊靭性は、前記工程（ｈ）開始時点における前記第２の酸化シリコン膜の破壊靭性よりも小さい。
【００３６】
１６．前記１から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、ドライ・エッチングによって実行される。
【００３７】
１７．前記１から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、ウエット・エッチングによって実行される。
【００３８】
１８．前記１から１７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、準常圧ＣＶＤによって行われる。
【００３９】
１９．前記１から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、摂氏４００度から５５０度の間に設定されたウエハ・ステージ上にウエハを設置した状態で実行される。
【００４０】
２０．前記４項の半導体集積回路装置の製造方法において、前記バリア・メタル膜は、下層のチタンを主要な成分とする膜と、上層の窒化チタンを主要な成分とする膜とを含む。
【００４１】
２１．前記２項の半導体集積回路装置の製造方法において、前記第３の酸化シリコン膜は、ＴＥＯＳを用いたプラズマＣＶＤによる酸化シリコン膜である。
【００４２】
２２．前記１から２１項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の酸化シリコン膜は、コールド・ウォール方式の枚葉ＣＶＤ装置を用いて形成される。
【００４３】
２３．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造を形成する工程；
（ｂ）前記半導体ウエハの第１の主面の各ゲート構造の両側近傍に、ソース・ドレイン領域を形成する工程；
（ｃ）前記工程（ａ）および（ｂ）の後、前記ソース・ドレイン領域の上面をニッケル・シリサイド化する工程；
（ｄ）前記シリサイド化された前記ソース・ドレイン領域の前記上面を含む前記半導体ウエハの前記第１の主面上に、エッチ・ストップ膜を形成する工程；
（ｅ）前記エッチ・ストップ膜上に、少なくとも第１の酸化シリコン膜と第２の酸化シリコン膜とからなるプリ・メタル層間絶縁膜を形成する工程；
（ｆ）前記第２の酸化シリコン膜の上面に対して、第１の化学機械研磨処理を実施する工程；
とを備え、
前記工程（ｅ）では、以下の工程を更に含む；
（ｅ−１）前記第１の酸化シリコン膜を摂氏４００〜５５０度の温度での熱ＣＶＤにより形成する工程、
（ｅ−２）前記第２の酸化シリコン膜をプラズマＣＶＤにより形成する工程。
【００４４】
２４．以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ゲート構造体の上面および前記ソース・ドレイン領域の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｄ）前記各ゲート構造体間に埋め込まれる層間絶縁膜の一部であり、熱ＣＶＤ法により形成された第１の酸化シリコン膜であって、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を露出するように形成された前記第１の酸化シリコン膜；
（ｅ）前記層間絶縁膜の一部であって、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成され、プラズマＣＶＤ法により形成された第２の酸化シリコン膜；
（ｆ）前記ソース・ドレイン領域と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔。
【００４５】
２５．以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ソース・ドレイン領域の上面に形成されたシリサイド膜；
（ｄ）前記ゲート構造体の上面および前記ソース・ドレイン領域の前記シリサイド膜の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｅ）前記各ゲート構造体間に埋め込まれる層間絶縁膜の一部であって、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を覆わないように形成された第１の酸化シリコン膜；
（ｆ）前記層間絶縁膜の一部であって、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成された第２の酸化シリコン膜；
（ｇ）前記ソース・ドレイン領域の上面に形成された前記シリサイド膜と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔。
【００４６】
２６．以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ソース・ドレイン領域の上面に形成されたシリサイド膜；
（ｄ）前記ゲート構造体の上面および前記シリサイド膜の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｅ）少なくとも第１の酸化シリコン膜と第２の酸化シリコン膜から構成され、前記各ゲート構造体間に埋め込まれる層間絶縁膜；
（ｇ）前記ソース・ドレイン領域の上面に形成された前記シリサイド膜と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔；
を備え、
前記第１の酸化シリコン膜は、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を覆わないように形成され、
前記第２の酸化シリコン膜は、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成され、
前記第１の酸化シリコン膜の膜硬度は、前記第２の酸化シリコン膜の膜硬度よりも低い。
【００４７】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００４９】
また、「銅、タングステン、チタン、窒化チタン、アルミニウム」等といっても、そうでない旨、特に明記した場合、または、そうでないことが論理的に明白な場合を除き、純粋なものばかりでなく、これらの部材を主要な成分とする部材を含むものとする。
【００５０】
同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボン・ドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００５１】
更に、「窒化シリコン」といっても、そうでない旨、特に明記した場合、または、そうでないことが論理的に明白な場合を除き、純粋なものばかりでなく、これらの部材を主要な成分とする部材を含むものとする。特に、当該技術分野で多用される窒化シリコン部材は、多くの場合、相当量の水素原子を含む。本願では、「窒化シリコン」は、このような窒化シリコン部材を含む。
【００５２】
更に、本明細書で述べるニッケル・シリサイドは、ニッケル（Ni）とシリコン（Si）のみから成るシリサイド膜に限られるものではなく、ニッケルを主成分とするシリサイド膜に、例えば、白金（Pt）、パラジウム（Pd）、イットリウム（Y）、イッテルビウム（Yb）、エルビウム（Er）、バナジウム（V）等の他の金属が添加されたシリサイド膜も上記ニッケル・シリサイドに含まれるものである。
【００５３】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００５４】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５５】
５．「ウエハ」または「半導体」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５６】
６．「ゲート構造」とは、ＭＩＳＦＥＴのゲート電極、ゲート絶縁膜、サイド・ウォール等を含むゲート電極を中心とする構造体をいう。
【００５７】
７．「プリ・メタル絶縁膜」とは、タングステン第１層配線層、銅系ダマシン第１層配線層、またはアルミニウム系第１層配線層等の配線層よりも下層、すなわち、一般にタングステン・プラグと同層で、窒化シリコン膜等の基板コンタクト・ホール形成用のエッチ・ストップ膜より上層で、最下層のダマシン配線層下の絶縁性バリア膜または最下層配線よりも下層の層間絶縁膜を言う。一般に、単層または２から４層の多層膜で構成されることが多い。しかし、最上層のキャップ膜等は、タングステン・プラグＣＭＰ処理で、全部除去される場合もあるので、最終構造には残らないものもあるが、製造工程途中においては、このキャップ膜もプリ・メタル絶縁膜の一部を構成するものということができる。
【００５８】
８．「化学機械研磨」または”ＣＭＰ”は、対象物で大きく分けると、絶縁膜ＣＭＰとメタルＣＭＰに分類することができる。また、研磨機構で分類すると、浮遊砥粒を用いる一般的なＣＭＰ、固定砥粒を用いるＣＭＰ，および電界作用を利用するＥＣＭＰ等に分類することができる。本願では、これらを全て含む意味で用いている。
【００５９】
９．「準常圧ＣＶＤ」とは、いわゆるＳＡ−ＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）であり、通常、２ＫＰａから８０ＫＰａ程度の圧力範囲で行われる。
【００６０】
１０．ＣＶＤ装置等に関して「コールド・ウォール方式」とは、加熱源がウエハ・ステージ部分又はその近傍にあり、被処理ウエハおよびウエハ・ステージ（抵抗加熱源を含む）が最も高い温度（ウエハ処理温度、すなわちウエハ・ステージの設定温度）になり、チャンバの壁部分が比較的低温になるようにされているものを言う。また「枚葉」とは、ウエハ１枚単位で処理するもので、チャンバに１枚のウエハを収容して処理するもののほか、複数枚（たとえば２枚から４枚）を連結したチャンバに収容して処理するが、ウエハ・ステージが独立しているもの等を含む。
【００６１】
１１．ウエハ上の積層構造に関する上下関係については、そのときの重力の方向にかかわらず、ウエハの裏面を下として、ウエハのデバイス面方向を上という。
【００６２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。なお、以下の各実施の形態は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴまたはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴを集積したシリコン・ベースの半導体集積回路装置に関するものであるが、ほぼＰ−Ｎ対称構造であるため、図上では、主にＮチャネル・デバイス側を例にとり具体的に説明する。
【００６３】
１．本願の実施形態の半導体集積回路装置の製造方法による半導体集積回路装置デバイス構造の説明（主に図１）
図１は本願発明の実施の形態の半導体集積回路装置の製造方法による６５ｎｍテクノロジ・ノードのデバイスの断面構造の一例を示すデバイス断面図である。図１に基づいて、本願の実施形態の半導体集積回路装置の製造方法による半導体集積回路装置デバイス構造の概要を説明する。
【００６４】
図１に示すように、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離フィールド絶縁膜２で分離されたＰ型単結晶シリコン基板１のデバイス面上には、ＰチャネルＭＯＳＦＥＴまたはＮチャネルＭＯＳＦＥＴのゲート電極８が形成されている。それらの上には、エッチ・ストップ膜である窒化シリコン・ライナー膜４（たとえば約３０ｎｍ）が形成されている。その上には、窒化シリコン・ライナー膜４よりもずっと厚く、下層の熱ＣＶＤ法によるオゾンＴＥＯＳ酸化シリコン膜（たとえば約２００ｎｍ）および上層のプラズマＴＥＯＳ酸化シリコン膜（たとえば約２７０ｎｍ）等からなるプリ・メタル（Ｐｒｅｍｅｔａｌ）層間絶縁膜５が形成されている。また、これらのプリ・メタル絶縁膜を貫通して、タングステン・プラグ３が形成されている。ここまでがプリ・メタル領域ＰＭである。
【００６５】
その上の第１配線層Ｍ１は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜１４および主層間絶縁膜であるプラズマシリコン酸化膜１５（たとえば約１５０ｎｍ）等およびそれらに形成された配線溝に埋め込まれた銅配線１３等から構成されている。
【００６６】
その上の第２配線層から第６配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＯ膜（たとえば約３０ｎｍ）/ＳｉＣＮ膜（たとえば約３０ｎｍ）等からなる複合絶縁性バリア膜（ライナー膜）２４、３４，４４、５４，６４、および上層のほとんどの領域を占める主層間絶縁膜２５，３５，４５，５５，６５等から構成されている。この主層間絶縁膜２５，３５，４５，５５，６５は、下層よりカーボン・ドープ酸化シリコン膜、すなわち、ＳｉＯＣ膜（たとえば約３５０ｎｍ）とキャップ膜であるプラズマＴＥＯＳシリコン酸化膜（たとえば約８０ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線２３，３３，４３，５３，６３が形成されている。
【００６７】
その上の第７配線層から第８配線層Ｍ７，Ｍ８は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜７４，８４および上層の主層間絶縁膜７５，８５等から構成されている。この主層間絶縁膜７５，８５は、下層よりプラズマＴＥＯＳシリコン酸化膜（たとえば約２５０ｎｍ）、ＦＳＧ膜（たとえば約３００ｎｍ）、およびキャップ膜であるＵＳＧ膜（たとえば約２００ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線７３，８３が形成されている。
【００６８】
その上の第９配線層から第１０配線層Ｍ９，Ｍ１０は、相互にほぼ同様の構造をしている。各層は下層の層間と上層の層内に分かれている。層間絶縁膜は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜９４ｂ，１０４ｂおよび上層の主層間絶縁膜等から構成されている。主層間絶縁膜は下層のＦＳＧ膜９５ｂ，１０５ｂ（たとえば約８００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ｂ，１０６ｂ（たとえば約１００ｎｍ）等から構成されている。また、層内絶縁膜は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜９４ａ，１０４ａおよび上層の主層間絶縁膜等から構成されている。主層内絶縁膜は下層のＦＳＧ膜９５ａ，１０５ａ（たとえば約１２００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ａ，１０６ａ（たとえば約１００ｎｍ）等から構成されている。これらの層間絶縁膜および層内絶縁膜等を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線９３，１０３が形成されている。
【００６９】
その上の最上層配線層ＡＰは、下層のＳｉＣＮ膜１１４（たとえば約１００ｎｍ）等の絶縁性バリア膜、中間のＵＳＧ膜１１７（たとえば約９００ｎｍ）等の主層間絶縁膜、および、最外部のプラズマＳｉＮ１１９（たとえば約６００ｎｍ）等のファイナル・パッシベーション膜等から構成されている。また、これらの層間絶縁膜を貫通して、タングステン・プラグ１１３が設けられており、ＵＳＧ膜１１７上にはアルミニウム配線１１８（たとえば約１０００ｎｍ）およびボンディング・パッドが設けられている。
【００７０】
２．本願の一実施形態の半導体集積回路装置の製造方法によるプロセス・フロー（ニッケル・シリサイド・プロセス）の説明（主に図２から図１４）
図２は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス・ブロック・フロー図である。図３は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（ソース・ドレイン領域およびゲート電極上面シリサイド化工程）である。図４は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（オゾンＴＥＯＳ膜成膜工程）である。図５は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（オゾンＴＥＯＳエッチ・バック工程）である。図６は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（プラズマＴＥＯＳ膜成膜工程）である。図７は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（プラズマＴＥＯＳ膜ＣＭＰ工程開始時点）である。図８は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（プラズマＴＥＯＳ膜ＣＭＰ工程終了時点）である。図９は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（キャップ・プラズマＴＥＯＳ膜成膜工程）である。図１０は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（コンタクト・ホール形成工程）である。図１１は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（コンタクト・ホール底のエッチ・ストップ膜除去工程）である。図１２は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（バリア・メタル膜成膜工程）である。図１３は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（タングステン膜成膜工程）である。図１４は本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（タングステンＣＭＰ工程終了時点）である。これらに基づいて、本願の一実施形態の半導体集積回路装置の製造方法によるプロセス・フロー（ニッケル・シリサイド・プロセス）を説明する。
【００７１】
まず、図２に示すゲート電極形成工程２０１まで（図３の状態に至るまで）を簡単に説明する。最初に、たとえば３００φのＰ型シリコン単結晶ウエハ１（図３参照、以下同じ）を準備する（ウエハ・サイズは２００ファイでも、４５０ファイでも、その他のものでもよい。また、不純物型も必要に応じて、Ｎ型でもよい。また、エピタキシャル型のウエハでも、ＳＯＩウエハその他の絶縁性ウエハでもよい）。次に、ウエハ１のデバイス面１ａ（反対側の面は裏面１ｂである）の表面領域に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域２を形成する。ここで、ＳＴＩ領域２の深さは、たとえば３００ｎｍ程度であり、その幅は、たとえば、７０ｎｍ程度である。
【００７２】
続いて、ＰチャネルＭＩＳＦＥＴ形成領域とＮチャネルＭＩＳＦＥＴ形成領域の内のＰチャネルＭＩＳＦＥＴ形成領域に対応するデバイス面１ａ下にＮ型ウエル領域を形成する。次に、ウエハ１のデバイス面１ａの表面に、たとえば２ｎｍから４ｎｍ程度の厚さの酸化シリコン膜９または酸窒化シリコン膜を熱酸化等により、形成する。その上に、たとえば１５０ｎｍ程度の厚さのノンドープ・ポリシリコン膜８をＣＶＤ法により形成する。次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、ポリシリコン膜８へのＰ型不純物のドープのためのレジスト膜パターンとする。レジスト膜（以下のレジストも同じ）は、たとえば化学増幅型のポジ型レジストである（たとえばポリ・ヒドロキシ・スチレン系）。続いて、ＮチャネルＭＩＳＦＥＴ形成領域をレジスト膜（レジスト膜パターン）で被覆した状態で、全面にＰ型の不純物イオン注入処理（たとえばホウ素イオン、ドーズ量は２Ｘ１０１５/ｃｍ２程度）を実行する。その後、不要なレジスト膜パターンを除去する。
【００７３】
次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、ポリシリコン膜８へのＮ型不純物のドープのためのレジスト膜パターンとする。続いて、ＰチャネルＭＩＳＦＥＴ形成領域をレジスト膜（レジスト膜パターン）で被覆した状態で、全面にＮ型の不純物イオン注入処理（たとえば燐イオン、ドーズ量は６Ｘ１０１５/ｃｍ２程度）を実行する。その後、不要なレジスト膜パターンを除去する。
【００７４】
次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、ゲート電極のパターニングのためのレジスト膜パターンとする。続いて、ゲート電極のパターニングのためのレジスト膜パターンがある状態で、ポリシリコン膜８のドライ・エッチングを実行し、幅６５ｎｍ程度のゲート電極８を形成する。このポリシリコン膜８のドライ・エッチングは、たとえば、ＨＢｒ，Ｃｌ２，Ｏ２等の混合ガスを用いて実行することができる。続いて、不要なレジスト膜パターンを除去する。
【００７５】
次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、半導体基板１のＮ型ウエル領域の表面１ａのＰ型ソース・ドレイン・エクステンション領域（Ｐ型ＬＤＤ領域）となるべき部分へのＰ型不純物のドープのためのレジスト膜パターンとする。続いて、ＮチャネルＭＩＳＦＥＴ形成領域をレジスト膜（レジスト膜パターン）で被覆した状態で、全面にＰ型の不純物イオン注入処理（たとえばＢＦ２＋をドープ量３Ｘ１０１４ｃｍ−２）を実行する。その後、不要なレジスト膜パターンを除去する。
【００７６】
次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、半導体基板１の表面１ａのＮ型ソース・ドレイン・エクステンション領域（Ｎ型ＬＤＤ領域）となるべき部分へのＮ型不純物のドープのためのレジスト膜パターンとする。続いて、ＰチャネルＭＩＳＦＥＴ形成領域をレジスト膜（レジスト膜パターン）で被覆した状態で、全面にＮ型の不純物イオン注入処理（たとえばＡｓ＋をドープ量１Ｘ１０１５ｃｍ−２）を実行する。その後、不要なレジスト膜パターンを除去する。
【００７７】
次に、サイド・ウォール・スペーサとなるべき絶縁膜（たとえば、下層の厚さ１０ｎｍ程度のオゾンＴＥＯＳ膜と厚さ４５ｎｍ程度上層のシリコン・ナイトライド膜からなる）をウエハ１のデバイス面１ａの全面にＣＶＤ法により形成する。次に、異方性ドライ・エッチングによりエッチ・バックして、サイド・ウォール１０を形成する。
【００７８】
次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、半導体基板１のＮ型ウエル領域の表面１ａの高濃度Ｐ型ソース・ドレイン領域となるべき部分へのＰ型不純物のドープのためのレジスト膜パターンとする。続いて、ＮチャネルＭＩＳＦＥＴ形成領域をレジスト膜（レジスト膜パターン）で被覆した状態で、全面にＰ型の不純物イオン注入処理（たとえばＢ＋をドープ量４Ｘ１０１５ｃｍ−２）を実行する。その後、不要なレジスト膜パターンを除去する。
【００７９】
次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、半導体基板１の表面１ａの高濃度Ｎ型ソース・ドレイン領域となるべき部分へのＮ型不純物のドープのためのレジスト膜パターンとする。続いて、ＰチャネルＭＩＳＦＥＴ形成領域をレジスト膜（レジスト膜パターン）で被覆した状態で、全面にＮ型の不純物イオン注入処理（たとえばＡｓ＋をドープ量４Ｘ１０１４ｃｍ−２および、それに続いて、Ｐ＋をドープ量５Ｘ１０１４ｃｍ−２の２段階で行う）を実行する。その後、不要なレジスト膜パターンを除去する。以上により、図３に示すように、Ｎ型ソース・ドレイン・エクステンション領域および高濃度Ｎ型ソース・ドレイン領域から構成されるｎ型ソース・ドレイン不純物領域６（ｐ型ソース・ドレイン不純物領域についても同様である）が形成される。
【００８０】
次に、半導体基板（ウエハ）の上面１ａの自然酸化膜を除去し、基板上面１ａを露出させる。その状態で、ニッケル膜およびキャップ膜であるチタン・ナイトライド膜をスパッタリングにより、ほぼ全面に形成する（図２のニッケル膜等形成工程２０２）。その後、ウエハ上面１ａを摂氏３００度前後の温度でアニール処理（非酸化性雰囲気中）することにより、ニッケル膜とウエハ上面１ａ部分のシリコンを反応させて、ニッケル・シリサイドを形成する（図２の第１アニール工程２０３）。その後、ウエット・エッチングにより（エッチング液は、たとえば硫酸、過酸化水素水の混合液）、未反応のニッケル膜およびチタン・ナイトライド膜を除去する（図２の不要ニッケル膜除去工程２０４）。その後、再び、ウエハ上面１ａを摂氏５００度前後の温度でアニール処理（非酸化性雰囲気中）することにより、シリサイド反応を進行させる（図２の第２アニール工程２０５）。これにより、図３に示すように、ｎ型ソース・ドレイン不純物領域６（ｐ型ソース・ドレイン不純物領域についても同様である）およびゲート・ポリシリコン膜８の上部にシリサイド層７（ニッケル・シリサイド層７ａ）が形成される。これにより、ゲート酸化膜９、ゲート・ポリシリコン膜８、サイド・ウォール・スペーサ絶縁膜１０、およびゲート・ポリシリコン上シリサイド層７等から構成されるゲート構造１８が形成される。
【００８１】
次に、図４に示すように、ゲート構造１８上を含むウエハ１の上面１ａのほぼ全面に、たとえば３０ｎｍ程度の厚さの窒化シリコン膜４をＣＶＤにより成膜する（図２の窒化シリコン膜形成工程２０６）。その上に更に、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる酸化シリコン膜５ａ（第１の酸化シリコン膜）をたとえば厚さ２００ｎｍ程度、ゲート構造１８間が埋まるように成膜する（図２のオゾンＴＥＯＳ膜形成工程２０７）。ここで、成膜条件は、たとえば処理室内気圧は２ｋＰａから８０ｋＰａ、成膜温度（ウエハ・ステージの設定温度）は摂氏４００度から５５０度程度、ガス流量は、ＴＥＯＳ/Ｏ３/Ｈｅ＝１０００から５０００ｍｇｍ/１００００から３００００ｓｃｃｍ/１００００から３００００ｓｃｃｍ等である。
【００８２】
次に、図５に示すように、酸化シリコン膜５ａを選択的にエッチ・バックする（ガス雰囲気はフルオロ・カーボン・ガス、酸素ガス、およびアルゴン・ガス等の混合ガス雰囲気で、流量は、たとえば、Ｃ４Ｆ６，Ｏ２，Ａｒ＝１８/１１/１１００ｓｃｃｍ、気圧４Ｐａ、処理時間３０秒）ことにより、ゲート構造１８の上部の窒化シリコン膜４を露出させる（図２のエッチ・バック工程２０８）。なお、エッチ・バックは前記のように、ドライ・エッチングで簡易に処理することができるが、下地との選択比を更にあげたい場合は、緩衝弗酸水溶液（ＨＦ，ＮＨ４Ｆ，Ｈ２Ｏ混合液）等のシリコン酸化膜エッチング用ウエット・エッチ液によるウエット・エッチングによってもよい。また、ドライ・エッチング（前半）とウエット・エッチング（後半）を併用してもよい。
【００８３】
次に、図６に示すように、酸化シリコン膜５ａ上およびゲート構造１８の上部の窒化シリコン膜４上に、ＴＥＯＳを用いたプラズマＣＶＤによる酸化シリコン膜５ｂ（第２の酸化シリコン膜）をたとえば厚さ５５０ｎｍ程度、成膜する（図２のプラズマＴＥＯＳ膜形成工程２０９）。ここで、成膜条件は、たとえば処理室内気圧は３００から１１００Ｐａ、成膜温度（ウエハ・ステージの設定温度）は摂氏３７０から４００度程度、ガス流量は、ＴＥＯＳ/Ｏ２＝２００から１５００ｓｃｃｍ/０．５から３．０ｓｌｍ、高周波電力（１３．５６ＭＨｚ：５００から１５００Ｗ，４００から４３０ＫＨｚ：２５０から６００Ｗ）等である。酸化シリコン膜５ｂは下地の酸化シリコン膜５ａとともに、プリ・メタル層間絶縁膜５を構成している。
【００８４】
次に、図７および図８に示すように、ＣＭＰ処理（第１の化学機械研磨）により（たとえば、第１の化学機械研磨により除去する下限面Ｚ１まで研磨除去する）、酸化シリコン膜５ｂをたとえば２８０ｎｍ程度研磨することによって平坦化する（図２の酸化膜ＣＭＰ工程２１０）。このとき、スラリの組成は、たとえばヒュームド・シリカ砥粒１２重量％、アンモニア、分散剤等を添加、ｐＨは１０．９程度である。
【００８５】
次に、図９に示すように、酸化シリコン膜５ｂ上に、キャップ膜としてＴＥＯＳを用いたプラズマＣＶＤによる酸化シリコン膜５ｃを１００ｎｍ程度の厚さで成膜する（図２のキャップ膜形成工程２１６）。この酸化シリコン膜５ｃも、この時点ではプリ・メタル層間絶縁膜５の一部を構成している。キャップ膜としては、ＴＥＯＳを用いたプラズマＣＶＤによる酸化シリコン膜だけでなく、その他のＣＶＤまたは塗布によるシリコン酸化物ベースの絶縁膜が利用できる。
【００８６】
次に、この酸化シリコン膜５ｃ上に、コンタクト・ホール開口のためのレジスト膜パターンを通常のリソグラフィにより形成する。そのレジスト膜パターンをマスクとして、たとえばＣＦ４，Ｃ２Ｆ６，Ｃ４Ｆ８，Ｃ５Ｆ８フルオロ・カーボン・ガス、酸素ガス、およびアルゴン・ガス等の混合ガスを用いた異方性ドライ・エッチングにより、窒化シリコン膜４をエッチ・ストップ膜として、図１０に示すようにコンタクト・ホール１２を開口する。続いて、図１１に示すように、たとえばＣＦ４，ＣＨＦ３等のフルオロ・カーボン・ガス、酸素ガス、およびアルゴン・ガス等の混合ガスを用いた孔底の窒化シリコン膜４を除去して、コンタクト・ホール１２をシリサイド層７まで延長する。その後、不要なレジスト膜パターンを除去する（図２のコンタクト開口工程２１１）。
【００８７】
次に、図１２に示すように、酸化シリコン膜５ｃの上面、およびコンタクト・ホール１２内面に、たとえばＴｉＣｌ４をメタル・ソース・ガスとして用いたメタルＣＶＤ処理により、バリア・メタル１１として、チタン膜および窒化チタン膜を順次成膜する（図２のバリア・メタル膜形成工程２１２）。なお、バリア・メタル１１の形成方法については、被覆性等の問題がないのであれば、メタルＣＶＤ処理のほか、スパッタリング成膜、またはメタルＣＶＤ処理とスパッタリング成膜の組み合わせ等の方法が適用できる（セクション３でも同じ）。
【００８８】
次に、図１３及び図１４に示すように、バリア・メタル１１上に、たとえばＷＦ６をメタル・ソース・ガスとして用いたメタルＣＶＤ処理により、コンタクト・ホール１２をタングステンにより、埋め込むようにタングステン層３を形成する（図２のタングステン膜形成工程２１３）。次に、メタルＣＭＰ処理（第２の化学機械研磨）により、コンタクト・ホール１２外部のバリア・メタル１１を除去するとともに、プリ・メタル層間絶縁膜５の上部を前記メタルＣＭＰ処理の延長として（たとえば、第２の化学機械研磨により除去する下限面Ｚ２まで除去する。通常、酸化シリコン膜５ｃはこの処理でほぼ完全に除去される。しかし、必要に応じて酸化シリコン膜５ｃを残存させてもよい。セクション３でも同じ）除去する（図２のタングステンＣＭＰ工程２１４）。スラリ組成は、たとえばアルミナ砥粒５重量％、Ｆｅ（ＮＯ３）３等添加、ｐＨは４程度である。これにより、図１４に示すように、タングステン・プラグ３が完成する。以後は、セクション１の第１配線層Ｍ１の形成工程に移る。
【００８９】
３．本願のその他の実施形態の半導体集積回路装置の製造方法によるプロセス・フロー（コバルト・シリサイド・プロセス）の説明（主に図１５から図２６）
図１５は本願発明のその他の実施の形態の半導体集積回路装置の製造方法（コバルト・シリサイド・プロセス）におけるプロセス・ブロック・フロー図である。なお、本願のその他の実施形態の半導体集積回路装置の製造方法によるプロセス・フロー（コバルト・シリサイド・プロセス）の説明においては、前述のニッケル・シリサイド・プロセスにて使用した図２から図１４を代用して説明するが、重複する部分は説明を繰り返さない。ｎ型ソース・ドレイン不純物領域６等の形成までは、セクション２とほぼ同一であり、説明を繰り返さない。
【００９０】
図１５および図３に示すように、半導体基板（ウエハ）の上面１ａのシリコン酸化膜を除去し、基板上面１ａを露出させる。その状態で、コバルト膜およびキャップ膜であるチタン・ナイトライド膜をスパッタリングにより、ほぼ全面に形成する（図１５のコバルト膜等形成工程２０２）。その後、ウエハ上面１ａを摂氏４５０度前後の温度でアニール処理（非酸化性雰囲気中）することにより、コバルト膜とウエハ上面１ａ部分のシリコンを反応させて、コバルト・シリサイドを形成する（図１５の第１アニール工程２０３）。その後、ウエット・エッチング（エッチング液は、たとえば塩酸と過酸化水素水の混合液）により、未反応のコバルト膜およびチタン・ナイトライド膜を除去する（図１５の不要コバルト膜除去工程２０４）。その後、再び、ウエハ上面１ａを摂氏７４０度前後の温度でアニール処理（非酸化性雰囲気中）することにより、シリサイド反応を進行させる（図１５の第２アニール工程２０５）。これにより、図３に示すように、ｎ型ソース・ドレイン不純物領域６（ｐ型ソース・ドレイン不純物領域についても同様である）およびゲート・ポリシリコン膜８の上部にシリサイド層７（コバルト・シリサイド層７ｂ）が形成される。これにより、ゲート酸化膜９、ゲート・ポリシリコン膜８、サイド・ウォール・スペーサ絶縁膜１０、およびゲート・ポリシリコン上シリサイド層７等から構成されるゲート構造１８が形成される。
【００９１】
次に、図１５の窒化シリコン膜形成工程２０６およびオゾンＴＥＯＳ膜形成工程２０７における処理を行うが、この処理は前述したニッケル・シリサイド・プロセスの工程２０６および工程２０７と同様なため、詳細説明は省略する。
【００９２】
次に、酸化シリコン膜５ａに対して、摂氏７５０度程度の温度でアニール処理（リフローによる平坦化および膜硬度の向上を図る）を施す（図１５のオゾンＴＥＯＳアニール工程２１５）。この処理により、ニッケル・シリサイド・プロセスに比較して、コバルト・シリサイド・プロセスでは、酸化シリコン膜５ａ（オゾンＴＥＯＳ膜）の硬度は若干高くなっている。一方、ニッケル・シリサイド・プロセスにおいては、ニッケル・シリサイドの特性上の制約があり、シリサイド形成後は、せいぜい摂氏５５０度程度の温度でしか、熱処理をすることができないため、アニールによって、酸化シリコン膜５ａ（オゾンＴＥＯＳ膜）の硬度を上げることができない。
【００９３】
次に、図１５のエッチ・バック工程２０８、プラズマＴＥＯＳ膜形成工程２０９、酸化膜ＣＭＰ工程２１０、キャップ膜形成工程２１６、コンタクト開口工程２１１、バリア・メタル膜形成工程２１２、タングステン膜形成工程２１３、タングステンＣＭＰ工程２１４の処理を行うが、これらについては、図２で説明したニッケル・シリサイド・プロセスの工程２０８から工程２１０、工程２１６、工程２１１から工程２１４と重複するため、ここでは詳細な説明を省略する。
【００９４】
４．本願の実施形態の半導体集積回路装置の製造方法に使用する各種ＣＶＤ装置、膜特性、およびプリ・メタル・プロセスに関する詳細の説明（主に図１６から図１８）
このセクションでは、セクション２または３で使用する酸化シリコン膜（オゾンＴＥＯＳ膜５ａ、プラズマＴＥＯＳ膜５ｂ、キャップ・プラズマＴＥＯＳ膜５ｃ）の成膜装置、成膜プロセスおよびそれによって生成された膜特性について説明する。
【００９５】
図１６はＣＶＤ酸化シリコン膜の硬度、ヤング率、およびそれらのアニール温度依存性を示すデータ・プロット図である。図１７は本願発明の実施の形態の半導体集積回路装置の製造方法に使用するオゾンおよびＴＥＯＳを用いるコールド・ウォール方式の枚葉式熱ＣＶＤ装置の模式断面図である。図１８は本願発明の実施の形態の半導体集積回路装置の製造方法に使用するＴＥＯＳを用いる枚葉式プラズマＣＶＤ装置の模式断面図である。これらに基づいて、本願の実施形態の半導体集積回路装置の製造方法に使用する各種ＣＶＤ装置、膜特性、およびプリ・メタル・プロセスに関する詳細を説明する。
【００９６】
まず、オゾンＴＥＯＳ膜５ａの成膜のための準常圧成膜装置１５０（コールド・ウォール型枚葉装置）について説明する。図１７に示すように、この装置は熱ＣＶＤ装置で、チャンバ１５１は被処理ウエハ１を載置するウエハ・ステージ１５２、およびシャワー・ヘッド１５６等を有しており、枚葉方式の反応炉となっている。ウエハ１はウエハ・ステージ１５２上に、デバイス面１ａを上にして、設置される。加熱はウエハ・ステージ１５２に内蔵された加熱機構（抵抗加熱方式）による。この加熱機構はウエハ１の処理時は摂氏４００から５５０度程度（ウエハ処理温度）に設定されている。一方、チャンバ壁１６２は、所定の温度に冷却されている。成膜時には、チャンバ１５１内部は２ＫＰａから８０ＫＰａ程度の真空度になるように、排気されている。オゾンおよびＴＥＯＳを含んだヘリウム・ガス（キャリア・ガス）はガス導入管１５５から導入され、真空排気系１５４から排気される。
【００９７】
次に、プラズマＴＥＯＳ酸化シリコン膜５ｂ（第２の酸化シリコン膜）およびキャップ・プラズマＴＥＯＳ酸化シリコン膜（第３の酸化シリコン膜）の成膜のための成膜装置１６１（枚葉プラズマＣＶＤ装置）について説明する。図１８に示すように、この装置ではチャンバ１５１内の下部電極１５９（接地電極）が加熱機構を内蔵するとともに、ウエハ・ステージを兼ねている。一方、上部電極１６０は、ガス供給管１５５およびシャワー・ヘッド１５６とともにガス供給機構を兼ねている。上部電極１６０には、高周波電源１５７からマッチング回路１５８を介して、高周波電力（１３．５６ＭＨｚ，４００から４３０ｋＨｚ）が供給される。成膜時は、被処理ウエハ１はデバイス面１ａを上にして、下部電極１５９上に設置される。チャンバ１５１内は、成膜時には排気系１５４により、３００から１１００Ｐａ程度の真空度に保持される。また、チャンバ壁１６２の温度は所定の温度に保たれている。一方、ウエハ・ステージ１５９は加熱機構により、摂氏３７０から４００度程度（ウエハ処理温度）に設定されている。
【００９８】
次に、これらの装置で形成されたオゾンＴＥＯＳ膜５ａおよびプラズマＴＥＯＳ膜５ｂの機械的特性について説明する。図１６に示すように、成膜してアニールしない状態のオゾンＴＥＯＳ膜５ａは、ヤング率および硬度ともに、比較的低い値を示す。しかし、摂氏７５０度以上でアニールすると、急速に硬化して、比較的高めのヤング率および硬度を示すようになる。
【００９９】
一方、プラズマＴＥＯＳ膜５ｂ、成膜してアニールしない状態でも、アニール後のオゾンＴＥＯＳ膜５ａと同等か、またはそれよりも高いヤング率および硬度を示す。これは、プラズマの励起作用により、実効的な反応温度がより高くなっているためと考えられる。
【０１００】
現在のプリ・メタル絶縁膜５は、ゲート構造１８間のピッチの狭小化およびアスペクト・レシオの増大により、より高度のギャップ・フィル（Ｇａｐ  Ｆｉｌｌ）特性が求められている。しかし、パターンの微細化に伴い、コバルト・シリサイド・プロセスにおいては、シリコン酸化膜アニール温度の低温化が必要になっており、ニッケル・シリサイド・プロセスにおいては、シリサイド形成後は摂氏５５０度を超える高温処理が困難なため、シリコン酸化膜アニールの省略が不可避となっている。
【０１０１】
ここで、本願発明者らが行った解析結果によると、図４の状態でゲート構造１８上のオゾンＴＥＯＳ膜５ａが薄くなると（前記オゾンＴＥＯＳ膜は低温で形成されるため、硬度が低い膜となる）、ＣＭＰ処理の際、その上のプラズマＴＥＯＳ酸化シリコン膜５ｂとの界面に応力が集中し、クラックが発生することが明らかとなった。そして、このクラックは、キャップ膜５ｃによって、一度、覆われるが、コンタクト・ホール１２の開口時に再びコンタクト・ホール１２内に露出し、そこへバリア・メタル１１が入り込む結果、近接したコンタクト・ホール１２間でショート不良が発生する。
【０１０２】
これを防ぐには、オゾンＴＥＯＳ膜５ａに対して、図１６に示すように摂氏８５０度程度で十分に、アニール処理を施すとよいが、前に説明したようなプロセスの低温化は不可避であり、高温アニールを実施することができない。
【０１０３】
そこで、図４の状態の後、図５に示すように、一度、オゾンＴＥＯＳ膜５ａを、ゲート構造１８上のエッチ・ストップ膜４が露出するように、エッチ・バックし、その上に、成膜したそのままの状態でも比較的ヤング率および硬度が高いプラズマＴＥＯＳ酸化シリコン膜５ｂを成膜するようにした。窒化シリコン膜４は、もともと、硬い膜であるから、窒化シリコン膜４とプラズマＴＥＯＳ膜５ｂの界面に応力が集中することもない。プラズマＴＥＯＳ膜５ｂは、硬度が高いため、その後のＣＭＰ処理に関しても、比較的良好なスクラッチ耐性を示す。
【０１０４】
なお、オゾンＴＥＯＳ膜５ａの代わりに、モノシラン等のガス系を用いたＨＤＰ−ＣＶＤによる酸化シリコン膜を用いることも考えられる。しかし、ＨＤＰ−ＣＶＤによる酸化シリコン膜は、成膜したそのままの状態でも比較的ヤング率および硬度が高いが、膜のストレスが高く、トランジスタ特性に十分配慮する必要がある。この場合、ヤング率および硬度が高いので、クラックの発生の恐れがないので、エッチ・バックの必要性は比較的低いとも考えられる。また、ＨＤＰ−ＣＶＤによる酸化シリコン膜を使用する場合は、オゾンＴＥＯＳ膜５ａおよびプラズマＴＥＯＳ膜５ｂの両方をＨＤＰ−ＣＶＤによる酸化シリコン膜として、ワン・ステップで成膜した後、酸化膜ＣＭＰ処理し、キャップ膜としてプラズマＴＥＯＳ酸化シリコン膜その他のＣＶＤ酸化シリコン膜を使用する方が効率的な場合もある。
【０１０５】
５．その他の実施形態
その他の実施形態として、以下の（１）〜（２０）項に示す実施形態についても明示される。
【０１０６】
（１）以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造を形成する工程；
（ｂ）前記半導体ウエハの第１の主面の各ゲート構造の両側近傍に、ソース・ドレイン領域を形成する工程；
（ｃ）前記工程（ａ）および（ｂ）の後、前記ソース・ドレイン領域の上面をニッケル・シリサイド化する工程；
（ｄ）前記シリサイド化された前記ソース・ドレイン領域の前記上面を含む前記半導体ウエハの前記第１の主面上に、エッチ・ストップ膜を形成する工程；
（ｅ）前記エッチ・ストップ膜上に、少なくとも第１の酸化シリコン膜と第２の酸化シリコン膜とからなるプリ・メタル層間絶縁膜を形成する工程；
（ｆ）前記第２の酸化シリコン膜の上面に対して、第１の化学機械研磨処理を実施する工程；
とを備え、
前記工程（ｅ）では、以下の工程を更に含む；
（ｅ−１）前記第１の酸化シリコン膜を摂氏４００〜５５０度の温度での熱ＣＶＤにより形成する工程、
（ｅ−２）前記第２の酸化シリコン膜をプラズマＣＶＤにより形成する工程。
【０１０７】
（２）前記（１）項の半導体集積回路装置の製造方法において、
前記工程（ｅ−１）と工程（ｅ−２）との間には、前記第１の酸化シリコン膜に対する摂氏５５０度を超える温度でのアニール処理は実行されない。
【０１０８】
（３）前記（１）または（２）項の半導体集積回路装置の製造方法において、
前記工程（ｅ−１）では、オゾンおよびＴＥＯＳを用いた熱ＣＶＤにより前記第１の酸化シリコン膜を形成し、
前記工程（ｅ−２）では、ＴＥＯＳを用いたプラズマＣＶＤにより前記第２の酸化シリコン膜を形成する。
【０１０９】
ここで、前述したようにニッケル・シリサイド・プロセスにおいては、ニッケル・シリサイド膜の特性上の制約から摂氏５５０度を超える温度での熱処理（アニール）をすることができない。また、図２７に示されるように、摂氏５５０度以下で生成したオゾンＴＥＯＳ膜の硬度は低いため、このオゾンＴＥＯＳ膜をＣＭＰにて研摩するとオゾンＴＥＯＳ膜にクラックが発生する等の問題が生じる。よって、上述した（１）〜（３）の実施形態では、膜の硬度が低いオゾンＴＥＯＳ膜の上面に硬度が高いプラズマＴＥＯＳ膜を形成し、プラズマＴＥＯＳ膜をＣＭＰにて研摩処理を行うため、クラック等の発生が抑制された層間絶縁膜を形成することが可能となる。
【０１１０】
（４）以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ゲート構造体の上面および前記ソース・ドレイン領域の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｄ）前記各ゲート構造体間に埋め込まれる層間絶縁膜の一部であり、熱ＣＶＤ法により形成された第１の酸化シリコン膜であって、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を露出するように形成された前記第１の酸化シリコン膜；
（ｅ）前記層間絶縁膜の一部であって、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成され、プラズマＣＶＤ法により形成された第２の酸化シリコン膜；
（ｆ）前記ソース・ドレイン領域と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔。
【０１１１】
（５）前記（４）項の半導体集積回路装置において、前記半導体ウエハの第１の主面上には、ＳＴＩ構造の素子分離フィールド絶縁膜が更に形成され、前記エッチ・ストッパ膜は前記素子分離フィールド絶縁膜の上面をも含み形成されている。
【０１１２】
（６）前記（４）または（５）項の半導体集積回路装置において、前記接続孔と前記ソース・ドレイン領域とは、シリサイド膜を介して電気的に接続されている。
【０１１３】
（７）前記（６）項の半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイド膜である。
【０１１４】
（８）前記（６）項の半導体集積回路装置において、前記シリサイド膜はコバルト・シリサイド膜である。
【０１１５】
（９）前記（４）から（８）項のいずれか一つの半導体集積回路装置において、前記第１の酸化シリコン膜はオゾンおよびＴＥＯＳを用いて、摂氏４００〜５５０度の温度での熱ＣＶＤ法により形成された膜である。
【０１１６】
（１０）前記（７）項の半導体集積回路装置において、前記第１の酸化シリコン膜は、摂氏５５０度を超える温度でのアニール処理が施されていない膜である。
【０１１７】
（１１）前記（４）から（１０）項のいずれか一つの半導体集積回路装置において、前記第１の酸化シリコン膜の膜硬度は、前記第２の酸化シリコン膜の膜硬度よりも低い。
【０１１８】
ここで、前述したように、図４の状態でゲート構造１８上（ゲート構造体）のオゾンＴＥＯＳ膜５ａ（熱ＣＶＤ法により形成した第１の酸化シリコン膜）が薄くなると（前記オゾンＴＥＯＳ膜は低温で形成されるため、硬度が低い膜となる）、ＣＭＰ処理の際、その上のプラズマＴＥＯＳ酸化シリコン膜５ｂ（プラズマＣＶＤ法により形成した第２の酸化シリコン膜）との界面に応力が集中し、クラックが発生することが明らかとなった。そして、このクラックは、キャップ膜５ｃによって、一度、覆われるが、コンタクト・ホール１２（接続孔）の開口時に再びコンタクト・ホール１２内に露出し、そこへプラグを構成するバリア・メタル１１が入り込む結果、近接したコンタクトプラグ間でショート不良が発生する。
【０１１９】
そこで、ゲート構造１８上（ゲート構造体）のオゾンＴＥＯＳ膜５ａ（熱ＣＶＤ法により形成した第１の酸化シリコン膜）をエッチ・バックし、エッチ・ストップ膜４を露出する構造とする。そして、その上に、成膜したそのままの状態でも比較的ヤング率および硬度が高いプラズマＴＥＯＳ酸化シリコン膜５ｂ（プラズマＣＶＤ法により形成した第２の酸化シリコン膜）を堆積する構造とした。ゲート構造体上部のプラズマＴＥＯＳ膜（第２の酸化シリコン膜）の下地が比較的硬いエッチ・ストップ膜となるため、ＣＭＰ応力の集中を回避することができる。即ち、エッチ・ストップ膜である窒化シリコン膜４は、もともと、硬い膜であるから、窒化シリコン膜４とプラズマＴＥＯＳ膜５ｂ（第２の酸化シリコン膜）の界面に応力が集中することもない。なお、プラズマＴＥＯＳ膜５ｂは、膜の硬度が高いため、その後のＣＭＰ処理に関しても、比較的良好なスクラッチ耐性を示す。
【０１２０】
よって、上述した（４）〜（１１）の実施の形態に示される半導体集積回路装置の構造を採用することで、ＣＭＰによる応力集中から生じるクラックの発生が抑制でき、更にはコンタクト・ホール１２（接続孔）のショート不良の発生が抑制できる。
【０１２１】
（１２）以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ソース・ドレイン領域の上面に形成されたシリサイド膜；
（ｄ）前記ゲート構造体の上面および前記ソース・ドレイン領域の前記シリサイド膜の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｅ）前記各ゲート構造体間に埋め込まれる層間絶縁膜の一部であって、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を覆わないように形成された第１の酸化シリコン膜；
（ｆ）前記層間絶縁膜の一部であって、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成された第２の酸化シリコン膜；
（ｇ）前記ソース・ドレイン領域の上面に形成された前記シリサイド膜と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔。
【０１２２】
（１３）前記（１２）項の半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイド膜である。
【０１２３】
（１４）前記（１２）から（１３）項のいずれか一つの半導体集積回路装置において、前記第１の酸化シリコン膜はオゾンおよびＴＥＯＳを用いて、摂氏４００〜５５０度の温度での熱ＣＶＤ法により形成された膜である。
【０１２４】
（１５）前記（１２）から（１４）項のいずれか一つの半導体集積回路装置において、前記第１の酸化シリコン膜は、摂氏５５０度を超える温度でのアニール処理が施されていない膜である。
【０１２５】
（１６）前記（１２）から（１５）項のいずれか一つの半導体集積回路装置において、前記第１の酸化シリコン膜の膜硬度は、前記第２の酸化シリコン膜の膜硬度よりも低い。
【０１２６】
（１７）以下を含む半導体集積回路装置：
（ａ）半導体ウエハの第１の主面上に形成されたポリ・シリコン・ゲート電極を含む複数のＭＩＳＦＥＴのゲート構造体；
（ｂ）前記半導体ウエハの第１の主面の前記ゲート構造体の両側近傍に形成されたソース・ドレイン領域；
（ｃ）前記ソース・ドレイン領域の上面に形成されたシリサイド膜；
（ｄ）前記ゲート構造体の上面および前記シリサイド膜の上面を含む前記半導体ウエハの前記第１の主面上に形成されたエッチ・ストップ膜；
（ｅ）少なくとも第１の酸化シリコン膜と第２の酸化シリコン膜から構成され、前記各ゲート構造体間に埋め込まれる層間絶縁膜；
（ｇ）前記ソース・ドレイン領域の上面に形成された前記シリサイド膜と前記層間絶縁膜の上に形成された配線とを電気的に接続するプラグが埋め込まれる接続孔；
を備え、
前記第１の酸化シリコン膜は、前記ゲート構造体の上面に形成された前記エッチ・ストップ膜を覆わないように形成され、
前記第２の酸化シリコン膜は、前記第１の酸化シリコン膜および前記ゲート構造体の上面に形成された前記エッチ・ストップ膜の上に形成され、
前記第１の酸化シリコン膜の膜硬度は、前記第２の酸化シリコン膜の膜硬度よりも低い。
【０１２７】
（１８）前記（１７）項の半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイド膜である。
【０１２８】
（１９）前記（１７）または（１８）項の半導体集積回路装置において、前記第１の酸化シリコン膜はオゾンおよびＴＥＯＳを用いて、摂氏４００〜５５０度の温度での熱ＣＶＤ法により形成された膜である。
【０１２９】
（２０）前記（１７）から（１９）項のいずれか一つの半導体集積回路装置において、前記第１の酸化シリコン膜は、摂氏５５０度を超える温度でのアニール処理が施されていない膜である。
【０１３０】
ここで、前述したように、図４の状態でゲート構造１８上（ゲート構造体）のオゾンＴＥＯＳ膜５ａ（熱ＣＶＤ法により形成した第１の酸化シリコン膜）が薄くなると（前記オゾンＴＥＯＳ膜は低温で形成されるため、硬度が低い膜となる）、ＣＭＰ処理の際、その上のプラズマＴＥＯＳ酸化シリコン膜５ｂ（プラズマＣＶＤ法により形成した第２の酸化シリコン膜）との界面に応力が集中し、クラックが発生することが明らかとなった。そして、このクラックは、キャップ膜５ｃによって、一度、覆われるが、コンタクト・ホール１２（接続孔）の開口時に再びコンタクト・ホール１２内に露出し、そこへプラグを構成するバリア・メタル１１が入り込む結果、近接したコンタクトプラグ間でショート不良が発生する。
【０１３１】
これを防ぐには、オゾンＴＥＯＳ膜５ａに対して、図２７に示すように摂氏８５０度程度で十分に、アニール処理を施すとよいが、前に説明したようなシリサイド・プロセスの低温化は不可避であり、高温アニールを実施することができない。
【０１３２】
そこで、ゲート構造１８上（ゲート構造体）のオゾンＴＥＯＳ膜５ａ（熱ＣＶＤ法により形成した第１の酸化シリコン膜）をエッチ・バックし、前記第１の酸化シリコン膜が前記エッチ・ストップ膜４を覆わない構造とする。そして、その上に、成膜したそのままの状態でも比較的ヤング率および硬度が高いプラズマＴＥＯＳ酸化シリコン膜５ｂ（プラズマＣＶＤ法により形成した第２の酸化シリコン膜）を堆積する構造とした。ゲート構造体上部のプラズマＴＥＯＳ膜（第２の酸化シリコン膜）の下地が比較的硬いエッチ・ストップ膜となるため、ＣＭＰ応力の集中を回避することができる。即ち、エッチ・ストップ膜である窒化シリコン膜４は、もともと、硬い膜であるから、窒化シリコン膜４とプラズマＴＥＯＳ膜５ｂ（第２の酸化シリコン膜）の界面に応力が集中することもない。なお、プラズマＴＥＯＳ膜５ｂ（熱ＣＶＤ法により形成した第１の酸化シリコン膜）は、オゾンＴＥＯＳ膜５ａ（熱ＣＶＤ法により形成した第１の酸化シリコン膜）よりも膜の硬度が高いため、その後のＣＭＰ処理に関しても、比較的良好なスクラッチ耐性を示す。
【０１３３】
よって、上述した（１２）〜（２０）の実施の形態に示される半導体集積回路装置の構造を採用することで、ＣＭＰによる応力集中から生じるクラックの発生が抑制でき、更にはコンタクト・ホール１２（接続孔）のショート不良の発生が抑制できる。
【０１３４】
なお、上記（１）〜（２０）に示す実施形態は、この明細書にて記載された他の効果を排除するものではなく、相乗的に奏するものであることは言うまでもない。
【０１３５】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３６】
例えば、前記各実施の形態では、バック・エンド・プロセスについては、銅ダマシン配線を主とする構成について具体的に説明したが、本発明はそれに限定されるものではなく、銀等のダマシン配線をバック・エンド・プロセスに適用したもの、および、アルミニウム系の配線をバック・エンド・プロセスに使用したものにも適用できることは言うまでもない。
【０１３７】
また、前記各実施の形態では、ＣＶＤ装置について、枚葉装置について具体的に説明したが、本発明はそれに限定されるものではなく、バッチ式装置やミニ・バッチ式装置を用いたプロセスにも適用できることは言うまでもない。
【０１３８】
また、オゾンＴＥＯＳ−熱ＣＶＤ装置に関して、準常圧装置について具体的に説明したが、常圧装置を用いたプロセスでもよいことは言うまでもない。
【０１３９】
更に、オゾンＴＥＯＳ膜またはプラズマＴＥＯＳ膜は、不純物ドープの面から言って、デバイス設計の必要に応じて、非ドープ酸化シリコン膜であってもよいし、燐、ボロンその他の不純物を添加した酸化シリコン系の絶縁膜でもよい。
【図面の簡単な説明】
【０１４０】
【図１】本願発明の実施の形態の半導体集積回路装置の製造方法によるデバイスの断面構造の一例を示すデバイス断面図である。
【図２】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス・ブロック・フロー図である。
【図３】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（ソース・ドレイン領域およびゲート電極上面シリサイド化工程）である。
【図４】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（オゾンＴＥＯＳ膜成膜工程）である。
【図５】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（オゾンＴＥＯＳエッチ・バック工程）である。
【図６】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（プラズマＴＥＯＳ膜成膜工程）である。
【図７】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（プラズマＴＥＯＳ膜ＣＭＰ工程開始時点）である。
【図８】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（プラズマＴＥＯＳ膜ＣＭＰ工程終了時点）である。
【図９】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（キャップ・プラズマＴＥＯＳ膜成膜工程）である。
【図１０】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（コンタクト・ホール形成工程）である。
【図１１】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（コンタクト・ホール底のエッチ・ストップ膜除去工程）である。
【図１２】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（バリア・メタル膜成膜工程）である。
【図１３】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（タングステン膜成膜工程）である。
【図１４】本願発明の一実施の形態の半導体集積回路装置の製造方法（ニッケル・シリサイド・プロセス）におけるプロセス断面フロー図（タングステンＣＭＰ工程終了時点）である。
【図１５】本願発明のその他の実施の形態の半導体集積回路装置の製造方法（コバルト・シリサイド・プロセス）におけるプロセス・ブロック・フロー図である。
【図１６】ＣＶＤ酸化シリコン膜の硬度、ヤング率、およびそれらのアニール温度依存性を示すデータ・プロット図である。
【図１７】本願発明の実施の形態の半導体集積回路装置の製造方法に使用するオゾンおよびＴＥＯＳを用いるコールド・ウォール方式の枚葉式熱ＣＶＤ装置の模式断面図である。
【図１８】本願発明の実施の形態の半導体集積回路装置の製造方法に使用するＴＥＯＳを用いる枚葉式プラズマＣＶＤ装置の模式断面図である。
【符号の説明】
【０１４１】
１  Ｐ型単結晶シリコン基板（半導体ウエハ）
１ａ  基板又はウエハのデバイス面（第１の主面）
１ｂ  基板又はウエハの裏面（第２の主面）
２  素子分離フィールド絶縁膜
３  タングステン・プラグ
４  窒化シリコン・ライナー膜（エッチ・ストップ膜）
５  プリ・メタル層間絶縁膜
５ａ  （プリ・メタル層間絶縁膜の内の）オゾンＴＥＯＳ酸化シリコン膜（第１の酸化シリコン膜）
５ｂ  （プリ・メタル層間絶縁膜の内の）プラズマＴＥＯＳ酸化シリコン膜（第２の酸化シリコン膜）
５ｃ  （プリ・メタル層間絶縁膜の内の）キャップ・プラズマＴＥＯＳ酸化シリコン膜（第３の酸化シリコン膜）
６  ｎ型ソース・ドレイン不純物領域
７  シリサイド層
７ａ  ニッケル・シリサイド層
７ｂ  コバルト・シリサイド層
８  ゲート電極（ポリシリコン膜）
９  ゲート絶縁膜
１０  サイド・ウォール絶縁膜
１１  バリア・メタル膜
１２  コンタクト・ホール
１３  埋め込まれた銅配線
１４  絶縁性バリア膜
１５  プラズマシリコン酸化膜
１８  ゲート構造
２３  銅埋め込み配線
２４  絶縁性バリア膜
２５  主層間絶縁膜
３３  銅埋め込み配線
３４  絶縁性バリア膜
３５  主層間絶縁膜
４３  銅埋め込み配線
４４  絶縁性バリア膜
４５  主層間絶縁膜
５３  銅埋め込み配線
５４  絶縁性バリア膜
５５  主層間絶縁膜
６３  銅埋め込み配線
６４  絶縁性バリア膜
６５  主層間絶縁膜
７３  銅埋め込み配線
７４  絶縁性バリア膜
７５  主層間絶縁膜
８３  銅埋め込み配線
８４  絶縁性バリア膜
８５  主層間絶縁膜
９３  銅埋め込み配線
９４ａ  絶縁性バリア膜
９４ｂ  絶縁性バリア膜
９５ａ  ＦＳＧ膜
９５ｂ  ＦＳＧ膜
９６ａ  ＵＳＧ膜
９６ｂ  ＵＳＧ膜
１０３  銅埋め込み配線
１０４ａ  絶縁性バリア膜
１０４ｂ  絶縁性バリア膜
１０５ａ  ＦＳＧ膜
１０５ｂ  ＦＳＧ膜
１０６ａ  ＵＳＧ膜
１０６ｂ  ＵＳＧ膜
１１３  タングステン・プラグ
１１４  ＳｉＣＮ膜
１１７  ＵＳＧ膜
１１８  アルミニウム配線
１１９  プラズマＳｉＮ
１５０  準常圧熱ＣＶＤ装置
１５１  処理チャンバ
１５２  ウエハ・ステージ
１５４  真空排気系
１５５  ガス供給系
１５６  シャワー・ヘッド
１５７  高周波電源
１５８  マッチング機構
１５９  下部電極（ウエハ・ステージ）
１６０  上部電極
１６１  プラズマＣＶＤ装置
１６２  チャンバ壁
２０１  ゲート電極形成
２０２  シリサイド形成用メタル膜等形成
２０３  シリサイド化のための第１アニール
２０４  余剰シリサイド形成用メタル膜等除去
２０５  シリサイド化のための第２アニール
２０６  エッチ・ストップのための窒化シリコン膜形成
２０７  オゾンＴＥＯＳによる酸化シリコン膜形成
２０８  エッチ・バック処理
２０９  プラズマＴＥＯＳによる酸化シリコン膜形成
２１０  化学機械研磨による平坦化処理
２１１  コンタクト・ホール開口
２１２  バリア・メタル膜形成
２１３  プラグ用タングステン膜形成
２１４  メタルＣＭＰ処理
２１５  オゾンＴＥＯＳ膜アニール処理
２１６  キャップ膜形成
ＡＰ  最上層配線層
Ｍ１  第１配線層
Ｍ２  第２配線層
Ｍ３  第３配線層
Ｍ４  第４配線層
Ｍ５  第５配線層
Ｍ６  第６配線層
Ｍ７  第７配線層
Ｍ８  第８配線層
Ｍ９  第９配線層
Ｍ１０  第１０配線層
ＰＭ  プリ・メタル領域
Ｚ１  第１の化学機械研磨により除去する下限面
Ｚ２  第２の化学機械研磨により除去する下限面
【図１】
2010080798.tif 000003
【図２】
2010080798.tif 000004
【図３】
2010080798.tif 000005
【図４】
2010080798.tif 000006
【図５】
2010080798.tif 000007
【図６】
2010080798.tif 000008
【図７】
2010080798.tif 000009
【図８】
2010080798.tif 000010
【図９】
2010080798.tif 000011
【図１０】
2010080798.tif 000012
【図１１】
2010080798.tif 000013
【図１２】
2010080798.tif 000014
【図１３】
2010080798.tif 000015
【図１４】
2010080798.tif 000016
【図１５】
2010080798.tif 000017
【図１６】
2010080798.tif 000018
【図１７】
2010080798.tif 000019
【図１８】
2010080798.tif 000020