(57)【要約】      （修正有）【課題】Ａｕバンプ電極と配線パターンをＳｎはんだで接合する際に、界面にＳｎリッチがＡｕＳｎ化合物が形成されるのを抑制する。【解決手段】半導体チップ３１に形成された金バンプ電極３１Ａの表面にスズを主成分とする層を付着させる工程と、前記金バンプ電極の表面と前記スズを主成分とする層を反応させて、前記金バンプ電極の表面に原子比で金の割合がスズの割合以上である金−スズ化合物の層３１Ａｂを、３μｍ〜１０μｍの範囲の一様な厚さで形成する工程と、前記半導体チップを回路基板２１上に、表面に前記金―スズ化合物の層が形成された前記金バンプ電極が、前記回路基板上の配線パターン２１Ａに、スズを主成分とするはんだ層２１ａを介して接するように配設する工程と、前記はんだ層を溶融させ前記金バンプ電極を前記配線パターンに接合することで、前記半導体チップを前記回路基板にフリップチップ実装する工程と、を含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
配線パターンを担持した回路基板と、
金バンプ電極を有し、前記回路基板上に前記金バンプ電極を前記配線パターンに接合してフリップチップ実装された半導体チップと、を含み、
前記金バンプ電極は前記配線パターンに、スズを主成分とするはんだ層により接合されており、前記金バンプ電極には、前記はんだ層との界面に、原子比で金の割合がスズの割合以上である金−スズ化合物の層形成されていることを特徴とする半導体装置。
【請求項２】
前記金−スズ化合物は、Ａｕ5ＳｎまたはＡｕＳｎであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記はんだ層はスズおよび金の他に第３の元素を含み、前記はんだ層中の前記第３の元素の割合は、重量比で前記はんだ層中に含まれるスズの割合よりも少ないが金の割合よりも多く、前記第３の元素は、銀、パラジウム、ニッケルよりなる群より選ばれることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体チップに形成された金バンプ電極の表面に、スズを主成分とする層を付着させる工程と、
前記金バンプ電極の表面と前記スズを主成分とする層を反応させて、前記金バンプ電極の表面に、原子比で金の割合がスズの割合以上である金−スズ化合物の層を形成する工程と、
前記半導体チップを回路基板上に、表面に前記金―スズ化合物の層が形成された前記金バンプ電極が、前記回路基板上の配線パターンに、スズを主成分とするはんだ層を介して接するように配設する工程と、
前記はんだ層を溶融させ、前記金バンプ電極を前記配線パターンに接合することで、前記半導体チップを前記回路基板にフリップチップ実装する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記金−スズ化合物はＡｕＳｎまたはＡｕ5Ｓｎであることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記金−スズ化合物の層を形成する工程は、前記半導体チップを、前記金バンプ電極の表面に前記スズを主成分とする層が付着した状態で、３００℃以上、４００℃以下の温度まで急速加熱することにより実行されることを特徴とする請求項４または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に回路基板上にフリップチップ実装される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に電子装置は配線基板上に半導体チップやその他の部品が実装される構成を有しているが、近年では、電子機器の小型化、薄型化および高機能化に伴い、例えば半導体チップに形成される接続端子の個数が増大し、これに伴い接続端子の間隔が狭くなっている。その結果、対応する配線基板でも、配線ピッチが減少している。
【０００３】
従来、実装される半導体チップと配線基板上の配線パターンとの接続は、主としてワイヤボンディングによりなされていたが、上記のような事情により、また配線基板上の配線パターンと接続端子を相互に対向させて直接接続する方が、インピーダンスや抵抗の低減により有利であることから、今日の高機能半導体チップを使った半導体装置などでは、配線基板上に半導体チップを、接続端子が形成された半導体チップの端子面が配線基板に対向する向きで実装し、接続端子を対応する配線パターンに直接に接続させる、いわゆるフリップチップ実装技術が一般的に使われている。
【０００４】
ところでこのような今日の半導体装置では、半導体チップ上に莫大な数の活性素子が形成されており、これらを接続するのに、配線パターンを埋め込んだ層間絶縁膜を多数積層した構成の多層配線構造が使われている。このような多層配線構造中における配線パターンの総延長は、近い将来１０ｋｍにも達すると予測されており、信号の配線遅延を抑制するため、銅（Ｃｕ）などの低抵抗配線パターンと組み合わせて、いわゆるＬｏｗ−ｋ膜と称する低誘電率膜が、層間絶縁膜として使われている。
【０００５】
しかしＬｏｗ−ｋ膜は一般に密度が低く、機械的に脆弱な性質を有しており、このためこのようなＬｏｗ−ｋ膜を使った多層配線構造を有する半導体チップでは、フリップチップ実装の際、典型的には金（Ａｕ）よりなる半導体チップ上のボールバンプ、すなわち金バンプ電極が、回路基板上の対応する配線パターンに、典型的にはスズ（Ｓｎ）系はんだよりなる無鉛はんだにより、低荷重のもとで接続されるのが一般的である。
【特許文献１】特表平１０−５１１２２６号公報
【特許文献２】特開２００５−２９４４３０号公報
【特許文献３】特開２００７−３１７７１５号公報
【特許文献４】特開２００６−３１０６４９号公報
【非特許文献１】Yu, D.Q., et al., Scripta Materialia 58 (2008) 606-609,Elsevier
【非特許文献２】Wang,Y.-H., et al., Jpn. J. Appl. Phys. Vol.46, No.4B,pp.1961-1697
【非特許文献３】Hansen, M., Anderko, K., Constitution of Binary Alloys, McGraw-Hill,1958
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、ＡｕとＳｎの反応は反応速度が非常に速く、このためＳｎ系はんだ中のＳｎ原子がＡｕバンプ電極中に急速に拡散し、Ｃｕ配線パターンとＡｕバンプ電極とを接続する接合部にＳｎリッチなＡｕ−Ｓｎ系化合物が形成される。またその際、かかる接合部とＣｕ配線パターンとの界面近傍に、Ｓｎ原子の枯渇に起因するボイドが形成されることがある。
【０００７】
また最近のフリップチップ実装半導体装置では、使われる回路基板の耐熱性や生産性の観点から、接合温度が２５０℃程度に制限され、また接合時間も数十秒程度に制限されるが、このような条件ではＡｕとＳｎの反応の結果、前記接合部に、機械的に脆弱なＡｕＳｎ4やＡｕＳｎ2など、特にＳｎリッチなＡｕ−Ｓｎ系化合物が形成され、接続強度の低下や接続抵抗の増大など、接続信頼性の低下が生じやすい。
【０００８】
図１は、図２に示すように、Ｓｎ層２で覆われたＣｕ配線パターン１上にＡｕバンプ電極３をフリップチップ接合した場合の、Ａｕバンプ電極３とＣｕ配線パターン１との間の界面の様子ＥＰＭＡ（電子線プローブマイクロアナライザ）により観察した結果を示す図である。
【０００９】
図１を参照するに、Ｃｕ配線パターンとＡｕバンプ電極とはＳｎ層を介して接合されており、その結果、Ｃｕ配線パターンとＡｕバンプ電極との界面にはＡｕ−Ｓｎ系化合物が形成されているが、Ｓｎ層２からＳｎ原子の拡散がＡｕバンプ電極３に対して大規模に生じており、その結果、前記界面にはＡｕＳｎ2や（ＡｕＳｎ4）ＣｕなどのＳｎリッチなＡｕ−Ｓｎ化合物が形成されており、またボイドが形成されているのがわかる。
【００１０】
このような界面相やボイドの形成に伴う接続信頼性の低下は、半導体装置の微細化に伴い、半導体チップ上のＡｕバンプ電極のサイズおよびピッチがさらに縮小された場合、深刻な問題を生起すると考えられる。
【００１１】
従来、上記の問題を解決するため、Ａｕバンプ電極とＳｎ系はんだ層との間にパラジウム（Ｐｄ）あるいはニッケル（Ｎｉ）などのバリア層を形成することが提案されている（特許文献１）。しかしこのような構成ではバリア層をＡｕバンプ電極上に選択的に形成するためにマスクプロセスが必要となり、半導体装置の製造費用が増大してしまう問題を有している。またＡｕバンプ電極上にバリア層をメッキで形成することも考えられるが、Ａｕは貴な金属であり、その上に金属膜を形成するのは困難である。
【課題を解決するための手段】
【００１２】
一の側面によれば半導体装置は、配線パターンを担持した回路基板と、金バンプ電極を有し、前記回路基板上に前記金バンプ電極を前記配線パターンに接合してフリップチップ実装された半導体チップと、を含み、前記金バンプ電極は前記配線パターンに、スズを主成分とするはんだ層により接合されており、前記金バンプ電極には、前記はんだ層との界面に、原子比で金の割合がスズの割合以上である金−スズ化合物の層が、３μｍ〜１０μｍの範囲の一様な厚さに形成されていることを特徴とする。
【００１３】
他の側面によれば半導体装置の製造方法は、半導体チップに形成された金バンプ電極の表面に、スズを主成分とする層を付着させる工程と、前記金バンプ電極の表面と前記スズを主成分とする層を反応させて、前記金バンプ電極の表面に、原子比で金の割合がスズの割合以上である金−スズ化合物の層を形成する工程と、前記半導体チップを回路基板上に、表面に前記金―スズ化合物の層が形成された前記金バンプ電極が、前記回路基板上の配線パターンに、スズを主成分とするはんだ層を介して接するように配設する工程と、前記はんだ層を溶融させ、前記金バンプ電極を前記配線パターンに接合することで、前記半導体チップを前記回路基板にフリップチップ実装する工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体チップの回路基板上へのフリップチップ実装プロセスよりも前に、前記半導体チップ上の金バンプ電極表面に、原子比で金の割合がスズの割合以上である安定な金−スズ化合物の層を、前記金バンプ電極上にＳｎを主成分とする層を付着させ、さらにこれを前記金バンプ電極の表面と急速に反応させる自己整合プロセスにより形成させておく。このようにして形成された金−スズ化合物の層は、はんだ接合の際の熱処理程度の温度では、Ａｕを放出したりＳｎを取り込んだりして相変化をすることがなく安定であり、はんだ接合の際の有効なバリア層として作用し、その後のＳｎ系はんだを使ったフリップチップ実装プロセスにおいて、前記金バンプ電極と回路基板上の配線パターンとの間に、ボイドのない、また機械的に脆弱な原子比で金よりもスズの割合が多い金−スズ化合物を含まない、強固な接合を形成することを可能とする。このような安定な金−スズ化合物の形成には３００℃を超える温度への急速昇温プロセスが必要であるが、本発明ではこのような急速昇温プロセスを、半導体チップ単独で、すなわち半導体チップが回路基板に接していない状態で実行するため、耐熱性に劣る回路基板が損傷を受けることがない。
【００１５】
また本発明では、フリップチップ実装の際に、はんだ層の溶融を、半導体チップをパルス加熱することで前記金バンプ電極を介して行っているため、回路基板の熱による変形などの損傷を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００１６】
図３Ａは、一の実施形態による半導体装置の製造において、半導体チップのフリップチップ実装に使われるボンディング装置１００の概略的構成を示す。
【００１７】
図３Ａを参照するに、ボンディング装置１００はステージ１０１を有し、前記ステージ上１０１にはＣｕ配線パターン２１Ａを形成された回路基板２１が保持されている。さらに前記ボンディング装置１００はボンディングツール１０２を有し、前記ボンディングツール１０２上には、前記回路基板２１にフリップチップ実装される半導体チップ３１が、Ａｕバンプ電極３１Ａが形成された端子面３１Ｂを前記回路基板２１に対向させた状態で、保持されている。図３Ｂに示すように、前記Ｃｕパターン２１Ａの表面には、Ｓｎよりなる、あるいはＳｎを主成分とするはんだ層２１ａが形成されている。
【００１８】
前記ボンディングツール１０２はボンディング装置１００の基台１００Ａ上に形成されたピラー１００Ｂ上に上下動可能に保持されており、下降することにより、保持した半導体チップ３１を前記回路基板２１上にフリップチップ押圧する。さらに前記ボンディングツール１０２には、前記半導体チップ３１を加熱するヒータ１０２Ｈが設けられている。また前記ステージ１０１は、前記基台１００Ａ上に形成されている。
【００１９】
図３Ｃは、前記半導体チップ３１のうち、一つのＡｕバンプ電極３１Ａを含む領域を拡大して示す図である。
【００２０】
図３Ｃを参照するに、半導体チップ３１の端子面３１Ｂはポリイミドやソルダレジストなどの保護膜３１ｂにより覆われている。また前記半導体チップ３１上にはアルミニウム（Ａｌ）などよりなる電極パッド３１ａが形成されており、前記保護膜３１ｂ中には、前記電極パッド３１ａを露出する開口部３１ｃが形成されている。前記電極パッド３１ａは、内部の活性素子と電気的に接続されている。
【００２１】
さらに前記電極パッド３１ａ上には金バンプ電極３１Ａが、例えば金ワイヤのボンディングなどにより、形成されている。前記金バンプ電極３１Ａの形成には、例えばカイジョー社製のＷＢＢ−７００型などのボールボンダを使うことが可能である。
【００２２】
図４は、本実施形態によるフリップチップ実装工程を示すフローチャートである。
【００２３】
図４を参照するに、前記図３Ｃに示す金バンプ電極３１Ａの表面に、図５Ａに示すように、Ａｇを例えば３．５重量％の割合で含んだＳｎ−Ａｇ合金を主成分とする導電性粒子のペーストを塗布し、Ｓｎを主成分とする層３１Ａａを、例えば２〜３μｍの厚さに形成する。なお前記金バンプ電極３１Ａは基部の径が例えば２８μｍ〜３２μｍ、高さが例えば２６μｍ〜３２μｍのサイズを有し、その表面を２〜３μｍの厚さで覆う前記Ｓｎを主成分とする層３１Ａａに対し、はるかに大きい、例えば１０倍以上の質量を有している。
【００２４】
このような層３１Ａａは、例えば図５Ｂに示すように、前記金バンプ電極３１をＳｎ−Ａｇペースト４０中に浸漬し、引き上げることで形成することが可能である。また前記層３１Ａａの形成は、図５Ｂに示したものに限定されることはなく、蒸着やスパッタにより形成することも可能である。また前記層３１ＡａにおいてＡｇが含まれるのは必須ではなく、前記層３１ＡａはＳｎのみを含むものであってもよい。また前記層３１Ａａにおいて、Ａｇの代わりにパラジウム、ニッケルなどの元素を添加することも可能である。
【００２５】
次に、図４のステップ２において、前記半導体チップ３１を３００℃以上の、例えば３５０℃の温度まで急速加熱して、前記Ｓｎを主成分とする層３１Ａａを前記金バンプ電極３１Ａと反応させる。その際、半導体チップ３１の昇温を十分に速く、例えば５０℃／秒以上の昇温速度で実行することにより、Ｓｎ原子の前記金バンプ電極３１Ａ中への拡散を抑制する。このように層３１Ａａを前記金バンプ電極３１Ａと急速に反応させることにより、前記金バンプ電極３１Ａの表面には、原子比でＡｕの割合がＳｎの割合以上であるＡｕ5ＳｎやＡｕＳｎ、好ましくはＡｕ5ＳｎよりなるＡｕＳｎ化合物層３１Ａｂが、図６に概略的に示すように、典型的には３μｍ〜１０μｍの範囲の略一様な厚さで形成される。以下に説明するように、本実施形態では、このようなＡｕリッチなＡｕＳｎ化合物層３１Ａｂが、金バンプ電極３１Ａの、安定な自己整合バリア層として作用する。
【００２６】
図９は、Ａｕ−Ｓｎ二元系の相平衡図を示す（非特許文献３）。
【００２７】
図９を参照するに、Ａｕ−Ｓｎ二元系ではＳｎ端成分とＡｕ端成分の間に、ＡｕＳｎ4，ＡｕＳｎ2，ＡｕＳｎおよびＡｕ5Ｓｎの四つのＡｕＳｎ化合物が存在し、このうちＳｎリッチなＡｕＳｎ４とＡｕＳｎ２は、先にも説明したように、機械的に脆弱である問題点を有している。
【００２８】
また図９よりわかるように、ＡｕＳｎ4やＡｕＳｎ2などのＳｎリッチなＡｕＳｎ化合物は、Ｓｎ端成分との間に共晶点（２１７℃）を有する。そこで、このようなＳｎリッチなＡｕＳｎ化合物層を表面に有する金バンプ電極が、Ｓｎよりなる、あるいはＳｎを主成分とするＳｎはんだ層と接合されると、通常の接合温度である２５０℃程度の温度で接合部に大規模な分解溶融が生じ、Ｓｎリッチな融液が形成される。このため、ＡｕとＳｎの反応は、前記のＳｎリッチな融液を介してＡｕバンプ電極内部まで、Ａｕ原子を消費しながら速やかに進行し、先に図１で説明したようなボイドを含む脆弱な構造が形成されるものと考えられる。
【００２９】
これに対し、Ａｕ5ＳｎはＡｕＳｎとの間に、２８０℃の共晶点を形成するが、Ａｕ5ＳｎとＳｎの系では２５０℃程度の通常使われるはんだ接合温度では融液は形成されず、ＡｕとＳｎの反応は固相拡散によるものに限られる。このため図６に示すＡｕリッチなＡｕＳｎ化合物層３１Ａｂは、特にＡｕ5Ｓｎよりなる場合、Ｓｎ系はんだを使ったはんだ付け工程の際に容易に反応せず、安定なバリア層として作用する。図９の相平衡図よりわかるように、Ａｕ５ＳｎとＡｕＳｎとの間の組成では、２８０℃まで加熱しないと融液は発生しない。仮にＡｕ5ＳｎとＳｎの融液が接触しても、２８０℃以下の温度であれば、両者の間には実質的な反応は生じない。このようなＡｕ−Ｓｎ界面におけるＡｕ5Ｓｎの安定性については、非特許文献１，２においても報告されている。
【００３０】
図６の急速加熱工程は、５０℃／秒以上の十分な昇温速度を確保するため３００℃以上の温度まで昇温させるのが好ましいが、４００℃を超えると半導体チップ３１が損傷を受ける恐れがあるので、４００℃以下の温度とするのが好ましい。
【００３１】
なお本実施形態では、先に述べたように前記Ｓｎを主とする層３１ＡａがＡｇをさらに含んでいるが、Ａｇは図６の熱処理工程の際、形成されるＡｕＳｎ化合物に取り込まれることがなく、前記ＡｕＳｎ化合物層３１Ａｂの表面に偏析する。すなわち、図６の状態では、前記ＡｕＳｎ化合物層３１Ａｂの表面に、図示はしないが、薄いＡｇ層が形成されている。
【００３２】
そこで本実施形態ではさらに、前記図４のステップ３に対応して、図７に示すように、図３Ａのボンディング装置１００においてボンディングツール１０２を下降させ、前記金バンプ電極３１Ａを、対応するＣｕ配線パターン２１Ａに、前記Ｃｕ配線パターン２１Ａ表面を覆うＳｎはんだ層２１ａを介して当接させる。さらに前記図４のステップ４に対応して、図８の工程において、前記Ｓｎはんだ層２１ａを２５０℃の温度に加熱して溶融させる。これにより、前記半導体チップ３１が前記回路基板２１にフリップチップ実装される。
【００３３】
より具体的には前記図８の工程において、前記ステージ１０１が前記回路基板２１を、例えば１５０℃の温度に保持し、前記半導体チップ３１が、前記ボンディングツール１０２上で１００℃の温度の保持された状態で、先に図７に示したように前記回路基板２１に押しつけられる。さらにこの状態で図８の工程において前記ボンディングツール１０２のヒータ１０２Ｈを駆動し、前記半導体チップ３１を２５０℃の温度にパルス加熱し、前記Ｓｎはんだ層２１ａを、前記金バンプ電極３１Ａを介して溶融させる。
【００３４】
このようにＳｎはんだ層２１ａを、半導体チップ３１を加熱することで溶融させることにより、前記回路基板２１の全体が高温になるのが避けられ、前記回路基板２１として耐熱性の低いｌｏｗ−Ｋ材料などを使っている場合に、回路基板２１の損傷や、回路基板２１の変形に伴う回路基板２１と半導体チップ３１の位置ずれなどの問題を回避することが可能となる。
【００３５】
なお、このようなＳｎはんだ層２１ａの溶融工程において、前記ＡｕＳｎ化合物層３１Ａｂの表面に形成されていたＡｇ層は前記Ｓｎはんだ層２１ａ中に溶解し、前記はんだ層２１ａは、Ｓｕ−Ａｇ系はんだ合金に変化する。
【００３６】
なお前記図７の工程に先立って、前記Ｓｎはんだ層２１ａの表面から酸化膜を除去するプロセスを、例えばＡｒプラズマを前記回路基板２１に対して照射することで実行することも可能である。
【００３７】
図１０は、このようにして形成された半導体装置の概略を示す。
【００３８】
図１０を参照するに、回路基板２１上には半導体チップ３１が、Ａｕバンプ電極３１Ａを形成された端子面３１Ｂが前記回路基板２１に対向する向き（フリップチップ）で配設されており、各々のＡｕバンプ電極３１Ａが対応する配線パターン２１Ａに、先に説明したようにＳｎ系はんだ２１ａにより接合されている。さらに前記回路基板２１と半導体チップ３１との間には、典型的にはエポキシ系樹脂よりなるアンダーフィル樹脂３１Ｆが充填されている。かかるアンダーフィル樹脂３１Ｆは、充填後、例えば１６５℃で１．５時間保持することで硬化される。
【００３９】
図１０の半導体装置に対して１２５℃で保持する高温保持試験を行ったところ、同じ構造を有し、図１，図２で説明した従来の方法により金バンプ電極を配線パターンと接合した比較例による半導体装置の場合、１０００時間の保持で接続抵抗が２０％以上増加していたところ、図１０の半導体装置では、２０００時間の保持で接続抵抗の増大を２０％以下に抑制できることが示された。これは、図１０の半導体装置の寿命が少なくとも２倍以上に増大したころを意味している。
【００４０】
なお図１０の半導体装置において、前記アンダーフィル樹脂３１Ｆとしては、通常のエポキシ系樹脂の他、Ｓｎはんだ層２１ａの酸化膜除去のためのフラックス機能を有する樹脂を使うことも可能である。
【００４１】
また前記図６の工程を、前記半導体チップ３１に分割する前の半導体ウェハに対して実行することも可能である。半導体ウェハでは、保護膜としてポリイミド膜を最表面に形成することが行われるが、ポリイミドの硬化処理が典型的には３５０℃で２時間行われるので、このような場合には、前記ＡｕＳｎ化合物層３１Ａｂ形成のための熱処理とポリイミドの硬化処理を兼用させることができる。
【００４２】
なお以上の説明では、回路基板２１上に形成される配線パターン２１Ａは銅パターンであるとしたが、タングステン（Ｗ）やポリシリコンなど、他の材料よりなる配線パターンを使うことも可能である。
【００４３】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００４４】
【図１】課題を説明する図である。
【図２】従来のバンプ電極の接合方法を示す図である。
【図３Ａ】一実施形態で使われるボンディング装置の概略的構成を示す図である。
【図３Ｂ】回路基板上の配線パターンを詳細に示す図である。
【図３Ｃ】金バンプ電極の詳細を示す図である。
【図４】一実施形態による接合方法を示すフローチャートである。
【図５Ａ】図４のフローチャートによる金バンプ電極の接合工程を示す図（その１）である。
【図５Ｂ】図４のフローチャートによる金バンプ電極の接合工程を示す図（その２）である。
【図６】図４のフローチャートによる金バンプ電極の接合工程を示す図（その３）である。
【図７】図４のフローチャートによる金バンプ電極の接合工程を示す図（その４）である。
【図８】図４のフローチャートによる金バンプ電極の接合工程を示す図（その５）である。
【図９】Ａｕ−Ｓｎ二元系の相平衡図である。
【図１０】一実施形態による半導体装置を示す図である。
【符号の説明】
【００４５】
２１  回路基板
２１Ａ  配線パターン
２１ａ  Ｓｎはんだ層
３１  半導体チップ
３１Ａ  金バンプ電極
３１Ｂ  端子面
３１ａ  パッド電極
３１ｂ  ソルダレジスト層
３１Ａａ  Ｓｎを主成分とする層
３１Ａｂ  ＡｕＳｎ化合物層
３１Ｆ  アンダーフィル樹脂
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１】
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