(57)【要約】【課題】高速で安定したクロックを再生できるクロック再生装置を提供すること。【解決手段】受信データからデータ受信用の再生クロックを得るクロック再生装置において、前記受信データから不連続を含む再生クロックを生成する再生クロック生成部と、この再生クロック生成部から出力される再生クロックを所定時間逓倍する再生クロック逓倍部とを有し、前記再生クロック生成部から出力された不連続を含む再生クロック信号を前記再生クロック逓倍部で演算し、連続した再生クロックを得ることを特徴とするクロック再生装置。【選択図】    図１
2010103789.tif 000002
【特許請求の範囲】
【請求項１】
受信データからデータ受信用の再生クロックを得るクロック再生装置において、
前記受信データから不連続を含む再生クロックを生成する再生クロック生成部と、
この再生クロック生成部から出力される再生クロックを所定時間逓倍する再生クロック逓倍部とを有し、
前記再生クロック生成部から出力された不連続を含む再生クロック信号を前記再生クロック逓倍部で演算し、連続した再生クロックを得ることを特徴とする再生クロック装置。
【請求項２】
前記再生クロック生成部は、
前記受信データのレベルが所定のレベルである場合に、前記受信データに同期した所定周波数の第１信号を出力する第１発振器と、
この第１の発振器からの出力信号を反転させるインバータ回路と、
前記第１発振器に直列に接続され、前記第１信号のレベルが所定のレベルである場合に、前記第１信号に同期した所定周波数の第２信号を出力する第２発振器と
を有することを特徴とする請求項１記載のクロック再生装置。
【請求項３】
前記再生クロック逓倍部は、
前記再生クロック生成部から出力された信号を所定時間遅延させる遅延部と、
この遅延部によって遅延された信号と前記再生クロック生成部から出力された信号を演算する論理演算器と
を有することを特徴とする請求項１または２記載のクロック再生装置。
【請求項４】
前記論理演算器は、ＯＲ、ＡＮＤ、ＥＸＯＲ、あるいはＥＸＮＯＲであることを特徴とする請求項３記載のクロック再生装置。
【請求項５】
前記再生クロック逓倍部は、
不連続の再生クロックを逓倍した信号と、この信号を１ｂｉｔ位相遅延した信号とのＯＲまたはＡＮＤを取り、連続の再生クロックを得ることを特徴とする請求項１〜４のいずれかに記載のクロック再生装置。
【請求項６】
前記再生クロック逓倍部は、
不連続な再生クロックを逓倍した信号と、不連続な再生クロックとを１ｂｉｔ遅延して前記不連続な再生クロックを逓倍した信号のＯＲまたはＡＮＤを取り、連続の再生クロックを得ることを特徴とする請求項１〜４のいずれかに記載のクロック再生装置。
【請求項７】
前記再生クロック逓倍部は、
不連続な再生クロックを１ｂｉｔ遅延した信号の反転信号と、前記不連続な再生クロックをさらに１/２ｂｉｔ位相遅延した信号とのＡＮＤを取り、
このＡＮＤ信号と、不連続な再生クロックを逓倍した信号とのＯＲを取り、連続の再生クロックを得ることを特徴とする請求項１〜４のいずれかに記載のクロック再生装置。
【請求項８】
前記再生クロック逓倍部は、
不連続な再生クロックの反転信号と、前記不連続な再生クロックを１/２ｂｉｔ位相遅延した信号とのＡＮＤを取り、
このＡＮＤ信号と、不連続な再生クロックを逓倍した信号を１ｂｉｔ遅延し逓倍した信号のＯＲを取り、連続の再生クロックを得ることを特徴とする請求項１〜４のいずれかに記載のクロック再生装置。
【請求項９】
前記再生クロック逓倍部は、
前記遅延部により１/２ｂｉｔずつ遅延した信号を取り出すことを特徴とする請求項６〜８のいずれか記載のクロック再生装置。
【請求項１０】
前記逓倍は、
遅延していない信号と、１/２ｂｉｔ位相遅延した信号とをＥＸＯＲあるいはＥＸＮＯＲに入力して得られることを特徴とする請求項５〜９のいずれかに記載の再生クロック装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生装置に関し、詳しくは、高速デジタル通信に有用なクロック再生装置に関するものである。
【背景技術】
【０００２】
デジタル信号の送受信にあたっては、受信側で各データビットを正しいタイミングで判定する必要がある。そこで、たとえば高速シリアル伝送では、データ信号にタイミング情報を重畳して送信し、受信側ではデータ信号のエッジを検出して内部の基準クロックの位相を調整することにより、タイミング情報に基づくクロックを再生することが行われている。
【０００３】
図１４は、このようなクロック再生装置の従来の構成例を示すブロック図である。図１４のクロック再生装置は、受信データＤ１がリセット端（Ｒｅｓｅｔ）に入力される発振器１と、この発振器１に対して並列に設けられ、受信データＤ１の論理をインバータ回路３で反転したデータがリセット端に入力される発振器２とを備える。発振器１は、受信データＤ１が「Ｈ」レベルの場合には出力端から所定の周波数の信号を出力し、「Ｌ」レベルの場合には発振を停止する。これに対し、発振器２は、受信データＤ１が「Ｈ」レベルの場合には発振を停止し、「Ｌ」レベルの場合には出力端から所定の周波数の信号を出力する。
【０００４】
発振器１，２の出力端は、ＯＲ回路４の入力端にそれぞれ接続されている。ＯＲ回路４は、発振器１，２の出力端から出力される信号の論理和を演算する。この演算結果が受信データＤ１と同期した再生クロックＣＫ１になる。また、受信データＤ１はＤフリップフロップ（ＤＦＦ）５のＤ入力端に入力され、再生クロックＣＫ１はＤフリップフロップ５のクロック端に入力されている。このＤフリップフロップ５の出力が再生データＤ２となる。周波数制御部６は、発振器１，２の各々の出力端から出力される信号と参照クロックＲＣ１とを入力としており、これらの入力信号に基づいて発振器１，２の発振周波数を制御する。具体的には、発振器１，２の各々から出力される信号の周波数を一致させる制御を行っている。
【０００５】
図１５は、従来のクロック再生装置の他の構成例を示すブロック図である。図１５のクロック再生装置は、分周器７、再生クロック生成部８、逓倍器９およびＤフリップフロップ（ＤＦＦ）５を備えており、入力される受信データＤ１から再生クロックＣＫ１を得るとともに再生データＤ２を得るものである。
【０００６】
分周器７は、再生クロック生成部８の前段に設けられており、受信データＤ１を所定の分周比Ｎ（Ｎは１以上の整数）で分周する。再生クロック生成部８は、発振器１（第１発振器）、発振器２（第２発振器）、及び周波数制御部６を備えており、分周器７を介した受信データＤ１から再生クロックを生成する。
【０００７】
発振器１は、受信データＤ１のレベルが所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号Ｓ１（第１信号）を出力する。発振器２は、発振器１に直列に接続されており、発振器１から出力される信号Ｓ１のレベルが所定のレベルである場合に、その信号Ｓ１に同期した所定周波数の信号Ｓ２（第２信号）を出力する。
【０００８】
図１６は、これら発振器１，２の構成例を示す回路図である。発振器１，２は、ＡＮＤ回路１１、バッファ回路１２、奇数個のインバータ回路１２ａ〜１２ｎおよびインバータ回路１３を備える。ＡＮＤ回路１１の一方の入力端Ｔ１は発振器１，２２のリセット端（Ｒｅｓｅｔ）に相当する。ＡＮＤ回路１１の出力端にはバッファ回路１２が接続され、バッファ回路１２の出力端にはインバータ回路１２ａ〜１２ｎが縦続接続されている。インバータ回路１２ａ〜１２ｎのうちの最終段のインバータ回路１２ｎの出力端がＡＮＤ回路１１の他方の入力端に接続され、リセット付きリング発振器が構成されている。
【０００９】
特許文献１は、安定化した高速動作が可能なクロック再生装置に関するものである。
【００１０】
【特許文献１】特開２００８−２１１７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図１４のクロック再生装置では、ハーフレートの発振周波数の発振器でクロックを再生すると、片側の発振器出力は「Ｈ」の状態で止まって再生クロック出力は「Ｈ」となる。その後入力データが交番すると、停止側だった発振器が発振動作するため、再生クロック出力は「Ｈ」となる。再生クロックは「Ｈ」が連続するため不連続となり、正常な再生クロックが得られないという問題がある。
【００１２】
また、図１５のクロック再生装置では、ハーフレートクロックの発振器でクロックを再生する場合、データ１bitはハーフレートクロックの１/２周期に相当する。入力データの１連が偶数個であった場合に、前段発振器の出力は「Ｌ」で止まるため後段発振器の出力は「Ｈ」で止まる。その後入力データが「Ｌ」に交番すると前段発振器は停止状態となり、その出力は「Ｌ」となる。後段発振器は発振動作となるため出力は「Ｈ」となり、出力は「Ｈ」が連続する。再生クロックは不連続となり、ハーフレートの発振器では正常な動作が得られないという問題もある。
【００１３】
本発明は、これらの問題点を解決するものであり、高速で安定したクロックを再生できるクロック再生装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記のような目的を達成するために、本発明の請求項１は、
受信データからデータ受信用の再生クロックを得るクロック再生装置において、
前記受信データから不連続を含む再生クロックを生成する再生クロック生成部と、
この再生クロック生成部から出力される再生クロックを所定時間逓倍する再生クロック逓倍部とを有し、
前記再生クロック生成部から出力された不連続を含む再生クロック信号を前記再生クロック逓倍部で演算し、連続した再生クロックを得ることを特徴とするクロック再生装置である。
【００１５】
請求項２は、請求項１記載のクロック再生装置において、
前記再生クロック生成部は、
前記受信データのレベルが所定のレベルである場合に、前記受信データに同期した所定周波数の第１信号を出力する第１発振器と、
この第１の発振器からの出力信号を反転させるインバータ回路と、
前記第１発振器に直列に接続され、前記第１信号のレベルが所定のレベルである場合に、前記第１信号に同期した所定周波数の第２信号を出力する第２発振器と
を有することを特徴とする。
【００１６】
請求項３は、請求項１または２記載のクロック再生装置において、
前記再生クロック逓倍部は、
前記再生クロック生成部から出力された信号を所定時間遅延させる遅延部と、
この遅延部によって遅延された信号と前記再生クロック生成部から出力された信号を演算する論理演算器と
を有することを特徴とする。
【００１７】
請求項４は、請求項３記載のクロック再生装置において、
前記論理演算器は、ＯＲ、ＡＮＤ、ＥＸＯＲ、あるいはＥＸＮＯＲであることを特徴とする。
【００１８】
請求項５は、請求項１〜４のいずれかに記載のクロック再生装置において、
前記再生クロック逓倍部は、
不連続の再生クロックを逓倍した信号と、この信号を１ｂｉｔ位相遅延した信号とのＯＲまたはＡＮＤを取り、連続の再生クロックを得ることを特徴とする。
【００１９】
請求項６は、請求項１〜４のいずれかに記載のクロック再生装置において、
前記再生クロック逓倍部は、
不連続な再生クロックを逓倍した信号と、不連続な再生クロックとを１ｂｉｔ遅延して前記不連続な再生クロックを逓倍した信号のＯＲまたはＡＮＤを取り、連続の再生クロックを得ることを特徴とする。
【００２０】
請求項７は、請求項１〜４のいずれかに記載のクロック再生装置において、
前記再生クロック逓倍部は、
不連続な再生クロックを１ｂｉｔ遅延した信号の反転信号と、前記不連続な再生クロックをさらに１/２ｂｉｔ位相遅延した信号とのＡＮＤを取り、
このＡＮＤ信号と、不連続な再生クロックを逓倍した信号とのＯＲを取り、連続の再生クロックを得ることを特徴とする。
【００２１】
請求項８は、請求項１〜４のいずれかに記載のクロック再生装置において、
前記再生クロック逓倍部は、
不連続な再生クロックの反転信号と、前記不連続な再生クロックを１/２ｂｉｔ位相遅延した信号とのＡＮＤを取り、
このＡＮＤ信号と、不連続な再生クロックを逓倍した信号を１ｂｉｔ遅延し逓倍した信号のＯＲを取り、連続の再生クロックを得ることを特徴とする。
【００２２】
請求項９は、請求項６〜８のいずれかに記載のクロック再生装置において、
前記再生クロック逓倍部は、
前記遅延部により１/２ｂｉｔずつ遅延した信号を取り出すことを特徴とする。
【００２３】
請求項１０は、請求項５〜９のいずれかに記載のクロック再生装置において、
前記逓倍は、
遅延していない信号と、１/２ｂｉｔ位相遅延した信号とをＥＸＯＲあるいはＥＸＮＯＲに入力して得られることを特徴とする。
【発明の効果】
【００２４】
このように構成することにより、高速で安定したクロックを再生できるクロック再生装置が実現できる。
【００２５】
また、高速な発振器が必要ないため、技術的な難易度を低くできる。
【００２６】
また、高速な同期引き込みができ、パケット長の制限をなくすことができる。
【００２７】
また、パケット同期信号、あるいはパケット検出回路を使用しなくてもよい。
【００２８】
プリアンブルが不要になることにより、データの伝送効率を改善できる。
【００２９】
パケットがない期間においてもクロックを発生（発振）していることにより、システム設計が容易にできる。
【発明を実施するための最良の形態】
【００３０】
以下、図面を用いて、本発明のクロック再生装置を説明する。図１は本発明の一実施例を示すブロック図である。図１のクロック再生装置は、分周器２０、再生クロック生成部２１、１/２ｂｉｔ遅延させるフェーズシフタ２２、ＥＸＯＲ回路２３、１ｂｉｔ遅延させるフェーズシフタ２４、ＯＲ回路２５、及びＤフリップフロップ（ＤＦＦ）２６から構成されている。入力される受信データＤ１から再生クロックＣＫ１を得るとともに再生データＤ２を得るものである。
【００３１】
分周器２０は、再生クロック生成部２１の前段に設けられており、受信データＤ１を所定の分周比Ｎ（Ｎは１以上の整数）で分周する。なお、説明を簡単にするために、分周器２０の分周比Ｎは「１」に設定されているとする。再生クロック生成部２１は、発振器５１（第１発振器）、インバータ回路５２、発振器５３（第２発振器）、及び周波数制御部５４を備えており、分周器２０を介して入力される受信データＤ１に基づき発振器５３から出力されるデータを生成する。
【００３２】
発振器５１は、受信データＤ１が所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号を出力する。発振器５３は、インバータ回路５２を介して発振器５３と直列に接続されており、発振器５１から出力される信号が所定のレベルである場合に、その信号に同期した所定周波数の信号（第２信号）を出力する。なお、これらの発振器５１，５３は、ハーフレートの発振器として構成されている。発振器５３から出力される信号が、１/２ｂｉｔ遅延させるフェーズシフタ２２、ＥＸＯＲ回路２３、１ｂｉｔ遅延させるフェーズシフタ２４およびＯＲ回路２５で構成される逓倍器で逓倍されることにより、再生クロックＣＫ１が生成される。
【００３３】
図２は、発振器５１，５３の構成を示す回路図である。発振器５１，５３は、ＡＮＤ回路５１０、バッファ回路５１１および奇数個のインバータ回路５１２ａ〜５１２ｎを備えている。ＡＮＤ回路５１０の一方の入力端は発振器５１，５３のリセット端（Ｒｅｓｅｔ）に相当する。このＡＮＤ回路５１０の出力端にはバッファ回路５１１が接続され、バッファ回路５１１の出力端にはインバータ回路５１２ａ〜５１２ｎが縦続接続されている。インバータ回路５１２ａ〜５１２ｎのうちの最終段のインバータ回路５１２ｎの出力端がＡＮＤ回路５１０の他方の入力端に接続されている。これにより、リセット付きリング発振器が構成されている。
【００３４】
また、インバータ回路５１２ｎの出力端は端子Ｏｕｔｐｕｔに接続されていて、この端子Ｏｕｔｐｕｔは発振器５１，５３の出力端Ｏｕｔｐｕｔに相当する。さらに、リング発振器の一部を構成するバッファ回路５１１及びインバータ回路５１２ａ〜５１２ｎは端子ＦＣに接続されている。この端子ＦＣは、周波数制御部５４からの周波数制御信号が入力される発振器５１，５３の周波数制御信号入力端Ｃに相当するものである。
【００３５】
発振器５１，５３は、端子Ｒｅｓｅｔに「Ｈ」レベルの信号が入力されると、ＡＮＤ回路５１０が開状態になってインバータ回路５１２ｎの出力端とバッファ回路５１１の入力端とが電気的に接続されてリング発振器が発振状態になる。これにより、インバータ回路５１２ａ〜５１２ｎの段数に応じた周波数を有する信号が端子Ｏｕｔｐｕｔから出力される。これに対し、端子Ｒｅｓｅｔに「Ｌ」レベルの信号が入力されると、ＡＮＤ回路５１０が閉状態になってインバータ回路５１２ｎの出力端とバッファ回路５１１の入力端とが電気的に分離されてリング発振器の発振が停止する。
【００３６】
発振器５３と発振器５１の出力信号は等しい周波数に設定されている。なお、ここでいう「等しい周波数」とは、発振器５１、５３のそれぞれの信号の周波数が完全一致する場合のみを意味するのではく、回路誤差などに起因する多少の誤差は許容される意である。また、これら発振器５３と発振器５１の出力信号の周波数は、少なくとも受信データＤ１の周波数を分周器２０の分周比で除算して得られる周波数以上に設定される。
【００３７】
再び図１において、分周器２０の出力端は発振器５１のＩｎｐｕｔ端に接続され、発振器５１の出力端子Ｏｕｔｐｕｔはインバータ回路５２を介して発振器５３の入力端子Ｉｎｐｕｔに接続されている。つまり、発振器５１は分周器２０を介して入力される受信データＤ１により発振状態が制御され、発振器５３は発振器５１から出力される信号によって発振状態が制御されるものであり、カスケードタイプのクロック再生装置を構成している。
【００３８】
周波数制御部５４にはＯＲ回路２５の出力信号と外部からの参照クロックＲＣが入力され、これらの入力信号に基づき発振器５１，５３の各々から出力される信号の周波数を一致させるように制御する。このような制御により、温度変動で発振器５１，５３の発振周波数が変化しても、発振器５１，５３の出力信号の周波数を一致させることができる。
【００３９】
発振器５３の出力信号が逓倍されて再生クロックＣＫ１となる。また、受信データＤ１はＤフリップフロップ２６のＤａｔａ入力端に入力され、再生クロックＣＫ１はＤフリップフロップ２６のＣｌｏｃｋ端に入力されていて、このＤフリップフロップ２６の出力が再生データＤ２となる。
【００４０】
図３は、図１のクロック再生装置の動作を説明するタイミングチャートである。なお、図３に示す信号ｓ１は受信データＤ１を、信号ｓ２は発振器５１の出力信号を、信号ｓ３は発信器５３の出力信号を、信号ｓ４は信号ｓ３を１/２ｂｉｔ遅延させた信号を、信号ｓ５は信号ｓ３と信号ｓ４のＥＸＮＯＲを取った信号を、信号ｓ６は信号ｓ５の位相を１ｂｉｔ遅らせた信号を、信号ｓ７は信号ｓ５と信号ｓ６をＯＲした信号を示している。
【００４１】
受信データＤ１は分周器２０を介して再生クロック生成部２１に設けられた発振器５１のＩｎｐｕｔ端に入力される。なお、本実施形態では、分周器２０の分周比Ｎが「１」に設定されているため、図３に示す受信データＤ１がそのまま発振器５１のＩｎｐｕｔ端に入力される。
【００４２】
発振器５１のＩｎｐｕｔ端に入力される受信データＤ１が「Ｈ」レベルの場合には、図２に示すＡＮＤ回路５１０が開状態になってインバータ回路５１２ｎの出力端とバッファ回路５１１の入力端とが電気的に接続されてリング発振器が発振状態になる。これにより、インバータ回路５１２ａ〜５１２ｎの段数に応じた周波数を有する信号が発振器５１のＯｕｔｐｕｔ端から出力され、インバータ回路５２で、その論理を反転した信号が発振器５３のＩｎｐｕｔ端に入力される。
【００４３】
図３において、受信データＤ１は時刻ｔ１〜ｔ３の各々において立ち上がり、時刻ｔ１，ｔ３の立ち上がりでは１/２周期の期間、時刻ｔ２の立ち上がりでは３/２周期の期間だけ「Ｈ」レベルが維持される。このため、発振器５１のＯｕｔｐｕｔ端からは、時刻ｔ１，ｔ３の立ち上がりから１/２周期の期間、時刻ｔ２の立ち上がりでは３/２周期の期間のそれぞれの期間において、信号ｓ２が出力される。なお、この信号ｓ２は、時刻ｔ１〜ｔ３のそれぞれにおいて受信データに同期した正のパルス状の信号である。
【００４４】
一方、発振器５１のＩｎｐｕｔ端に入力される受信データＤ１が「Ｌ」レベルの場合には、図２に示すＡＮＤ回路が閉状態になってインバータ回路５１２ｎの出力端とバッファ回路５１１の入力端とが電気的に分離されてリング発振器は発振停止状態になる。このため、発振器５１のＯｕｔｐｕｔ端から信号ｓ２は出力されず、信号ｓ２のレベルは「Ｌ」に維持される。
【００４５】
発振器５１のＯｕｔｐｕｔ端から出力された信号ｓ２は、インバータ回路５２で、その論理を反転した信号が発振器５３のＩｎｐｕｔ端に入力される。発振器５３のＩｎｐｕｔ端に入力される信号が「Ｌ」レベルである場合には、図２に示すＡＮＤ回路５１０が閉状態になってインバータ回路５１２ｎの出力端とバッファ回路５１１の入力端とが電気的に分離されてリング発振器は発振停止状態になる。このため、信号ｓ２が「Ｈ」レベルから「Ｌ」レベルに立ち下がると、この立ち下がりに同期して信号ｓ３は「Ｌ」レベルになる。
【００４６】
信号ｓ２がインバータ回路５２で反転されると、時刻ｔ１〜ｔ３のそれぞれにおいて立ち下がり、時刻ｔ２から信号ｓ２の反転信号の１周期分の時間が経過した時点においても立ち下がる。このため、発振器５１のＯｕｔｐｕｔ端から出力される信号ｓ２の反転信号は、これらの立ち下がりのそれぞれの時点において「Ｈ」レベルから「Ｌ」レベルに立ち下がる。
【００４７】
一方、発振器５３のＩｎｐｕｔ端に入力される信号ｓ２の反転信号が「Ｈ」レベルの場合には、図２に示すＡＮＤ回路５１０が開状態になってインバータ回路５１２ｎの出力端とバッファ回路５１１の入力端とが電気的に接続されてリング発振器が発振状態になる。これにより、インバータ回路５１２ａ〜５１２ｎの段数に応じた周波数を有する信号ｓ３がＯｕｔｐｕｔ端から出力される。
【００４８】
図３において、発振器５３のＩｎｐｕｔ端に入力される信号ｓ２の反転信号が「Ｌ」レベルから「Ｈ」レベルに立ち上がる度に発振器５３のリング発振器が発振状態になり、Ｏｕｔｐｕｔ端から出力される信号ｓ３はこれらの立ち上がりのそれぞれの時点において「Ｌ」レベルから「Ｈ」レベルに立ち上がる。信号ｓ２の反転信号が「Ｈ」レベルに維持される間はリング発振器が発振状態にあるため、発振器５３のＯｕｔｐｕｔ端からは信号ｓ３が継続して出力される。
【００４９】
このようにして、発振器５３のＯｕｔｐｕｔ端から、信号ｓ２の反転信号の立ち上がりおよび立ち下がりにそれぞれ同期して連続する信号ｓ３が出力される。
【００５０】
また、信号ｓ３がフェーズシフタ２２に入力されると１/２ｂｉｔ遅延させられ、信号ｓ４が出力される。この信号ｓ４と信号ｓ３がＥＸＯＲ回路２３に入力されると、信号ｓ５が出力される。この信号ｓ５がフェーズシフタ２４に入力されると１ｂｉｔ遅延させられ、信号ｓ６が出力される。この信号ｓ６と信号ｓ５がＯＲ回路２５に入力されると、信号ｓ７、すなわち再生クロックＣＫ１が出力される。つまり、信号ｓ３は、論理回路のＥＸＯＲ回路２３、ＯＲ回路２５およびフェーズシフタ２２、２４からなる逓倍器を介して再生クロックＣＫ１として出力される。
【００５１】
また、受信データＤ１はＤフリップフロップ２６のＤａｔａ端に入力され、再生クロックＣＫ１はＤフリップフロップ２６のＣｌｏｃｋ端に入力される。再生クロックＣＫ１が入力される度にＤａｔａ端に入力される受信データＤ１が出力され、これにより再生データＤ２が得られる。
【００５２】
図４は本発明の他の実施例を示すクロック再生装置のブロック図であり、図１と共通する部分には同一の符号を付けている。図４の再生クロック生成部２１は、図５の波形図に示すように信号ｓ３を出力している。信号ｓ３がフェーズシフタ２２に入力されると１/２ｂｉｔ遅延させられ、信号ｓ４が出力される。この信号ｓ４と信号ｓ３がＥＸＮＯＲ回路２８に入力されると、信号ｓ５が出力される。この信号ｓ５がフェーズシフタ２４に入力されると１ｂｉｔ遅延させられ、信号ｓ６が出力される。この信号ｓ６と信号ｓ５がＡＮＤ回路２８に入力されると、信号ｓ７、すなわち再生クロックＣＫ１が出力される。つまり、信号ｓ３は、論理回路のＥＸＮＯＲ回路２７、ＡＮＤ回路２８およびフェーズシフタ２２、２４からなる逓倍器を介して再生クロックＣＫ１として出力される。
【００５３】
また、受信データＤ１はＤフリップフロップ２６のＤａｔａ端に入力され、再生クロックＣＫ１はＤフリップフロップ２６のＣｌｏｃｋ端に入力される。再生クロックＣＫ１が入力される度にＤａｔａ端に入力される受信データＤ１が出力され、これにより再生データＤ２が得られる。
【００５４】
図６も本発明の他の実施例を示すクロック再生装置のブロック図であり、図１と共通する部分には同一の符号を付けている。図６の再生クロック生成部２１は、図７の波形図に示すように信号ｓ３を出力している。信号ｓ３がフェーズシフタ２２ａに入力されると１/２ｂｉｔ遅延させられ、信号ｓ４が出力される。この信号ｓ４と信号ｓ３がＥＸＯＲ回路２３ａに入力されると、信号ｓ７が出力される。
【００５５】
また、信号ｓ３がフェーズシフタ２４に入力されると１ｂｉｔ遅延させられ、信号ｓ５が出力される。この信号ｓ５がさらにフェーズシフタ２２ｂに入力されると１/２ｂｉｔ遅延させられ、信号ｓ６が出力される。この信号ｓ６と信号ｓ５がＥＸＯＲ回路２３ｂに入力されると、信号ｓ８が出力される。この信号ｓ８と信号ｓ７がＯＲ回路２５に入力されると、信号ｓ９、すなわち再生クロックＣＫ１が出力される。
【００５６】
つまり、信号ｓ３は、論理回路のＥＸＯＲ回路２３ａ、２３ｂ、ＯＲ回路２５およびフェーズシフタ２２ａ、２２ｂ、２４からなる逓倍器を介して再生クロックＣＫ１として出力される。
【００５７】
また、受信データＤ１はＤフリップフロップ２６のＤａｔａ端に入力され、再生クロックＣＫ１はＤフリップフロップ２６のＣｌｏｃｋ端に入力される。再生クロックＣＫ１が入力される度にＤａｔａ端に入力される受信データＤ１が出力され、これにより再生データＤ２が得られる。
【００５８】
図８も本発明の他の実施例を示すクロック再生装置のブロック図であり、図１と共通する部分には同一の符号を付けている。図８の再生クロック生成部２１は、図９の波形図に示すように信号ｓ３を出力している。信号ｓ３がフェーズシフタ２２ａに入力されると１/２ｂｉｔ遅延させられ、信号ｓ４が出力される。この信号ｓ４と信号ｓ３がＥＸＮＯＲ回路３７に入力されると、信号ｓ７が出力される。
【００５９】
また、信号ｓ３がフェーズシフタ２４に入力されると１ｂｉｔ遅延させられ、信号ｓ５が出力される。この信号ｓ５がさらにフェーズシフタ２４に入力されると１/２ｂｉｔ遅延させられ、信号ｓ６が出力される。この信号ｓ６と信号ｓ５がＥＸＮＯＲ回路２７ａに入力されると、信号ｓ８が出力される。この信号ｓ８と信号ｓ７がＡＮＤ回路２８に入力されると、信号ｓ９、すなわち再生クロックＣＫ１が出力される。
【００６０】
つまり、信号ｓ３は、論理回路のＥＸＮＯＲ回路２７ａ、２７ｂ、ＡＮＤ回路２８およびフェーズシフタ２２ａ、２２ｂ、２４からなる逓倍器を介して再生クロックＣＫ１として出力される。
【００６１】
また、受信データＤ１はＤフリップフロップ２６のＤａｔａ端に入力され、再生クロックＣＫ１はＤフリップフロップ２６のＣｌｏｃｋ端に入力される。再生クロックＣＫ１が入力される度にＤａｔａ端に入力される受信データＤ１が出力され、これにより再生データＤ２が得られる。
【００６２】
図１０も本発明の他の実施例を示すクロック再生装置のブロック図であり、図１と共通する部分には同一の符号を付けている。図１０の再生クロック生成部２１は、図１１の波形図に示すように信号ｓ３を出力している。信号ｓ３がフェーズシフタ２２ａに入力されると１/２ｂｉｔ遅延させられ、信号ｓ４が出力される。この信号ｓ４と信号ｓ３がＥＸＯＲ回路２３に入力されると、信号ｓ７が出力される。
【００６３】
また、信号ｓ３がフェーズシフタ２４に入力されると１ｂｉｔ遅延させられ、信号ｓ５が出力される。この信号ｓ５がさらにフェーズシフタ２２ｂに入力されると１/２ｂｉｔ遅延させられ、信号ｓ６が出力される。この信号ｓ６と信号ｓ５の反転信号がＡＮＤ回路２９に入力されると、信号ｓ８が出力される。この信号ｓ８と信号ｓ７がＯＲ回路２５に入力されると、信号ｓ９、すなわち再生クロックＣＫ１が出力される。
【００６４】
つまり、信号ｓ３は、論理回路のＥＸＯＲ回路２３、ＡＮＤ回路２９、ＯＲ回路２５およびフェーズシフタ２２ａ、２２ｂ、２４からなる逓倍器を介して再生クロックＣＫ１として出力される。
【００６５】
また、受信データＤ１はＤフリップフロップ２６のＤａｔａ端に入力され、再生クロックＣＫ１はＤフリップフロップ２６のＣｌｏｃｋ端に入力される。再生クロックＣＫ１が入力される度にＤａｔａ端に入力される受信データＤ１が出力され、これにより再生データＤ２が得られる。
【００６６】
図１２も本発明の他の実施例を示すクロック再生装置のブロック図であり、図１と共通する部分には同一の符号を付けている。図１２の再生クロック生成部２１は、図１３の波形図に示すように信号ｓ３を出力している。信号ｓ３がフェーズシフタ２２ａに入力されると１/２ｂｉｔ遅延させられ、信号ｓ４が出力される。この信号ｓ４の反転信号と信号ｓ３がＡＮＤ回路２９に入力されると、信号ｓ７が出力される。
【００６７】
また、信号ｓ３がフェーズシフタ２４に入力されると１ｂｉｔ遅延させられ、信号ｓ５が出力される。この信号ｓ５がさらにフェーズシフタ２２ｂに入力されると１/２ｂｉｔ遅延させられ、信号ｓ６が出力される。この信号ｓ６と信号ｓ５の反転信号がＥＸＯＲ回路２３に入力されると、信号ｓ８が出力される。この信号ｓ８と信号ｓ７がＯＲ回路２５に入力されると、信号ｓ９、すなわち再生クロックＣＫ１が出力される。
【００６８】
つまり、信号ｓ３は、論理回路のＡＮＤ回路２９、ＥＸＯＲ回路２３、ＯＲ回路２５およびフェーズシフタ２２ａ、２２ｂ、２４からなる逓倍器を介して再生クロックＣＫ１として出力される。
【００６９】
また、受信データＤ１はＤフリップフロップ２６のＤａｔａ端に入力され、再生クロックＣＫ１はＤフリップフロップ２６のＣｌｏｃｋ端に入力される。再生クロックＣＫ１が入力される度にＤａｔａ端に入力される受信データＤ１が出力され、これにより再生データＤ２が得られる。
【００７０】
本発明のクロック再生装置は、カスケードタイプであり、前段の発振器５１の出力を受けて後段の発振器５３が動作する構造となっている。発振器５１の出力信号は”Ｈ”の状態が連続することはないため、発振器５３の停止期間は１ｂｉｔを超えることはない。また、クロックが不連続となるのは必ず２ｂｉｔ分の期間となるため、上記の構成で連続クロックを作り出すことができる。
【００７１】
また、上記の構成における位相シフトは、発振器と同構造の遅延バッファで与えられ、発振器のＰＬＬと同じ制御信号が与えられることを特徴とし、温度や電源電圧などの変動に対し、発振器と同じ遅延時間に保たれる。
【００７２】
また、遅延バッファの段数は、１／２ｂｉｔの位相を遅延させる遅延バッファは発振器の半分、１ｂｉｔの位相を遅延させる遅延バッファは発振器と同数となる。また、位相シフトは、配線長による遅延を利用した位相シフタなどでもよい。
【００７３】
ハーフレートの発振器５１，５３によりクロックを再生でき、またより高速なバーストデータから安定したクロックを再生できるクロック再生装置が実現できる。
【００７４】
また、高速な発振器が必要ないため、技術的な難易度を低くできる。
【００７５】
また、高速な同期引き込みができ、パケット長の制限をなくすことができる。
【００７６】
また、パケット同期信号、あるいはパケット検出回路を使用しなくてもよい。
【００７７】
プリアンブルが不要になることにより、データの伝送効率を改善できる。
【００７８】
パケットがない期間においてもクロックを発生（発振）していることにより、システム設計が容易にできる。
【００７９】
以上説明したように、本発明によれば、高速で安定したクロックを再生できるクロック再生装置が実現でき、高速デジタル通信などに有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の発振器５１，５３の構成を示す回路図である。
【図３】図１の波形図である。
【図４】本発明の他の実施例を示すブロック図である。
【図５】図４の波形図である。
【図６】本発明の他の実施例を示すブロック図である。
【図７】図６の波形図である。
【図８】本発明の他の実施例を示すブロック図である。
【図９】図８の波形図である。
【図１０】本発明の他の実施例を示すブロック図である。
【図１１】図１０の波形図である。
【図１２】本発明の他の実施例を示すブロック図である。
【図１３】図１２の波形図である。
【図１４】従来のクロック再生装置の構成を示すブロック図である。
【図１５】従来のクロック再生装置の構成を示すブロック図である。
【図１６】従来の発振器１，２の構成を示す回路図である。
【符号の説明】
【００８１】
１  発振器
２  発振器
３  インバータ回路
４  ＯＲ回路
５  ＤＦＦ
６  周波数制御部
７  分周器
８  再生クロック生成部
９  逓倍器
１１  ＡＮＤ回路
１２  バッファ回路
１２ａ〜ｎ、１３  インバータ回路
２０  分周器
２１  再生クロック生成部
２２  フェーズシフタ
２３  ＥＸＯＲ回路
２４  フェーズシフタ
２５  ＯＲ回路
２６  ＤＦＦ
２７  ＥＸＮＯＲ回路
２８  ＡＮＤ回路
２９  ＡＮＤ回路
５１、５３  発振器
５２  インバータ回路
５４  周波数制御部
５１０  ＡＮＤ回路
５１１  バッファ回路
５１２ａ〜ｎ  インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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