(57)【要約】【課題】冗長回路が搭載されていない集積回路などであっても冗長することができる半導体装置およびその冗長化方法を提供する。【解決手段】半導体装置１０は、第１の回路ブロック１１ａが形成されたウェーハＷＦＡと、ウェーハＷＦＡと所定間隔を隔てて重ね合うように配置される冗長回路ブロック２０と、を有する。そして、第１の回路ブロック１１ａは、第１の回路ブロック１１ａに入出力すべき信号の入出力先を第１の回路ブロック１１ａから冗長回路ブロック２０に切り替えるための端子と、第１の回路ブロック１１ａから冗長回路ブロック２０への切り替えの際に、ウェーハＷＦＡと冗長回路ブロック２０との間隔を隔てる導電性の接続部（バンプ）とを有する。このとき、接続部は、端子と第２の回路の所定端子との間に形成される。【選択図】図１０
2010003886.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路が形成された第１の半導体板と、
上記第１の半導体板と所定間隔を隔てて重ね合うように配置され、第２の回路が形成された第２の半導体板と、
を有し、
上記第１の回路は、
当該第１の回路に入出力すべき信号の入出力先を当該第１の回路から上記第２の回路に切り替えるための端子と、
上記第１の回路から上記第２の回路への切り替えの際に、上記第１の半導体板と上記第２の半導体板との間隔を隔てる導電性の接続部とを有し、
上記接続部は、
上記端子と上記第２の回路の所定端子との間に形成される
半導体装置。
【請求項２】
上記第１の回路に入力すべき入力信号の入力先を当該第１の回路から上記第２の回路に切り替えるための第１の端子と、
上記入力信号が上記第１の端子を介して上記第２の回路に入力され、当該第２の回路が出力した出力信号が出力される第２の端子とを有する
請求項１記載の半導体装置。
【請求項３】
上記第１の回路は、
上記第１の回路に入力される入力信号が印加される第１のノードと、
上記第１のノードから上記第１の回路の入力側までの入力経路と、
上記第１の回路が出力した出力信号が印加される第２のノードと、
上記第２の回路の出力側から上記第２のノードまで出力経路とを有し、
上記入力経路および上記出力経路は、
切断できるように形成されている
請求項２記載の半導体装置。
【請求項４】
上記接続部は、バンプを含む
請求項１記載の半導体装置。
【請求項５】
上記第２の回路は、
当該第１の回路が有する機能を代替できる冗長回路を含む
請求項１または３記載の半導体装置。
【請求項６】
第１の半導体板上に第１の回路を形成する第１のステップと、
第２の半導体板上に第２の回路を形成する第２のステップと、
上記第１の回路に入出力すべき信号の入出力先を当該第１の回路から上記第２の回路に切り替えるための端子を形成する第３のステップと、
上記第１の回路から上記第２の回路への切り替えの際に、上記第１の半導体板と上記第２の半導体板との間隔を隔てる導電性の接続部を形成する第４のステップと、
上記第１の半導体板と所定間隔を隔てて重ね合うように第２の半導体板を配置する第５のステップと、
を有し、
上記第４のステップにおいては、
上記接続部を上記端子と上記第２の回路の所定端子との間に形成する
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路などの半導体装置およびその設計方法に関するものである。
【背景技術】
【０００２】
冗長回路が搭載されていない集積回路などをテスト（検査）するテスト工程において、集積回路を構成する特定の回路に１カ所でも不具合が検出された場合、集積回路がウェーハ上に形成された状態か、あるいはパッケージ化された状態かを問わず、この集積回路は不良チップとして処理されていた。
【０００３】
集積回路の一部に欠陥が生じていても、残りの回路は正常に機能することが多いため、非常に多くの無駄が生じる。そこで、冗長回路が集積回路と共に設けられ、集積回路の一部に不具合が生じても、冗長回路によって集積回路の機能の全て、またはその一部と同等の機能が代替される方法が開示されている（たとえば特許文献１を参照）。
【特許文献１】特開昭５９−１３４８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ウェーハ上などに冗長回路を設けた場合、必然的に集積回路そのものの面積が増大する。したがって、集積回路の集積化が求められているのにも係わらず、集積回路の集積性が低下し、集積回路自体の大きさが増大するという不利益が生じる。
【０００５】
本発明は、たとえば冗長回路が搭載されていない集積回路であっても、冗長することができる半導体装置およびその設計方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の観点の半導体装置は、第１の回路が形成された第１の半導体板と、上記第１の半導体板と所定間隔を隔てて重ね合うように配置され、第２の回路が形成された第２の半導体板と、を有し、上記第１の回路は、当該第１の回路に入出力すべき信号の入出力先を当該第１の回路から上記第２の回路に切り替えるための端子と、上記第１の回路から上記第２の回路への切り替えの際に、上記第１の半導体板と上記第２の半導体板との間隔を隔てる導電性の接続部とを有し、上記接続部は、上記端子と上記第２の回路の所定端子との間に形成される。
【０００７】
好適には、上記第１の回路に入力すべき入力信号の入力先を当該第１の回路から上記第２の回路に切り替えるための第１の端子と、上記入力信号が上記第１の端子を介して上記第２の回路に入力され、当該第２の回路が出力した出力信号が出力される第２の端子とを有する。
【０００８】
好適には、上記第１の回路は、上記第１の回路に入力される入力信号が印加される第１のノードと、上記第１のノードから上記第１の回路の入力側までの入力経路と、上記第１の回路が出力した出力信号が印加される第２のノードと、上記第２の回路の出力側から上記第２のノードまで出力経路とを有し、上記入力経路および上記出力経路は、切断できるように形成されている。
【０００９】
好適には、上記接続部は、バンプを含む。
【００１０】
好適には、上記第２の回路は当該第１の回路が有する機能を代替できる冗長回路を含む。
【００１１】
本発明の第２の観点の半導体装置の設計方法は、第１の半導体板上に第１の回路を形成する第１のステップと、第２の半導体板上に第２の回路を形成する第２のステップと、上記第１の回路に入出力すべき信号の入出力先を当該第１の回路から上記第２の回路に切り替えるための端子を形成する第３のステップと、上記第１の回路から上記第２の回路への切り替えの際に、上記第１の半導体板と上記第２の半導体板との間隔を隔てる導電性の接続部を形成する第４のステップと、上記第１の半導体板と所定間隔を隔てて重ね合うように第２の半導体板を配置する第５のステップと、を有し、上記第４のステップにおいては、上記接続部を上記端子と上記第２の回路の所定端子との間に形成する。
【００１２】
本発明によれば、半導体装置は、第１の回路が形成された第１の半導体板と、第１の半導体板と所定間隔を隔てて重ね合うように配置される第２の半導体板と、を有する。そして、第１の回路は、第１の回路に入出力すべき信号の入出力先を第１の回路から第２の回路に切り替えるための端子と、第１の回路から第２の回路への切り替えの際に、第１の半導体板と第２の半導体板との間隔を隔てる導電性の接続部とを有する。このとき、接続部は、端子と第２の回路の所定端子との間に形成される。
【発明の効果】
【００１３】
本発明によれば、冗長回路が搭載されていない集積回路などであっても冗長することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に関連付けて説明する。
【００１５】
はじめに、本実施形態に係る半導体装置を図１〜図３に関連付けて説明する。
【００１６】
図１は、本実施形態に係る半導体装置が形成されたウェーハの構成例を示す図である。
図２は、本実施形態に係る半導体装置の構成例を示す図である。
図３（Ａ）は、本実施形態に係る回路ブロックの構成例を示すブロック図であり、図３（Ｂ）は、図３（Ａ）に図示する回路ブロックの断面図（破線Ａ１−Ａ２間）である。
ただし、図３（Ｂ）の断面図は、本実施形態に係る回路ブロックの主要部のみを図示している。
【００１７】
図１に図示するように、半導体装置１０は、シリコン（Ｓｉ）などの半導体で形成されたウェーハ（wafer；本発明の半導体板に対応する）ＷＦＡ上に、回路パターンとしてマトリクス状に複数形成されている。ウェーハＷＦＡは、パッケージング工程の際に、半導体装置１０ごとに切断される。
【００１８】
図２は、ウェーハＷＦＡ上に形成された一つの半導体装置１０を図示しており、半導体装置１０は、たとえば処理内容や処理速度などの機能ごとに複数の回路ブロック１１ａ〜１１ｄに分割されている。
回路ブロック１１ａ〜１１ｄは、各々が機能別に異なる回路によって構成されているが、以下の説明では、回路ブロック１１ａ（本発明の第１の回路に対応する）を例に挙げて説明する。
【００１９】
図３（Ａ）に図示するように、回路ブロック１１ａは、回路群１２、切り替え端子（本発明の端子に対応する）１３ａ、１３ｂ、およびノードＮＤ１〜ＮＤ４で構成されている。
【００２０】
回路群１２は、各々の回路ブロックの機能に応じた複数の論理回路（フリップフロップなど）で構成されている。
回路群１２の入力側（たとえば論理回路１２１）は、ノードＮＤ１（本発明の第１のノードに対応する）と接続されている。外部入力端子ＩＮに入力信号ＳＩＮが印加されると、入力信号ＳＩＮは、ノードＮＤ１を介して論理回路１２１に入力される。
回路群１２の出力側（たとえば論理回路１２２）は、ノードＮＤ３（本発明の第２のノードに対応する）と接続されている。論理回路１２２が出力信号ＳＯＵＴを出力すると、出力信号ＳＯＵＴはノードＮＤ３を介して外部出力端子ＯＵＴに出力される。
【００２１】
なお、外部入力端子ＩＮおよび外部出力端子ＯＵＴは、他の回路ブロック１１ｂ〜１１ｄの所定端子に接続されていても、独立した端子としてウェーハＷＦＡ上に形成されていてもよい。
【００２２】
切り替え端子１３ａ、１３ｂは、後述する冗長回路ブロック２０（図４参照）に接続するための端子である。
図３（Ａ）に図示するように、切り替え端子１３ａは、ノードＮＤ２に接続され、切り替え端子１３ｂは、ノードＮＤ４に接続されている。
【００２３】
詳細は後述するが、半導体装置１０の動作をテスト（検査）するテスト工程時に、たとえば回路ブロック１１ａに不具合が検出された場合（回路群１２に不具合があった場合）、回路ブロック１１ａの冗長化が行われる。冗長化時には、切り替え端子１３ａ、１３ｂは、冗長回路ブロック２０の所定端子に半田バンプによって各々接続される。
【００２４】
このとき、替え端子１３ａ、１３ｂと冗長回路ブロック２０の所定端子との接続を容易にするため、図３（Ｂ）に図示するように、切り替え端子１３ａ、１３ｂは、ウェーハＷＦＡ上（回路パターンが形成された面ＳＵＲ１側）に引き出されるように形成されている（切り替え端子１３ｂは図３（Ｂ）に不図示）。
なお、半田バンプ等を行うため、切り替え端子１３ａ、１３ｂの周辺がソルダーレジストされていてもよい。
【００２５】
ここでいう、半田バンプは、たとえば複数の集積回路が同一パッケージに格納されたＳｉＰ（Silicon in Package）の作製時に使用されるものである。半田ペーストとしてのバンプ（本発明の接続部に対応する）は、一例として、たとえば鉛フリー半田や金などが使用される。
【００２６】
替え端子１３ａ、１３ｂと冗長回路ブロック２０の所定端子との接続（接合）は、電気的に接続可能であれば本実施形態に限定されないが、バンプ間の間隔（たとえば、替え端子１３ａと後述する端子１４１との間隔、たとえば数十〜数百μｍオーダ）を考慮すれば、半田バンプによる接続が望ましい。
【００２７】
端子１４１〜１４４は、回路ブロック１１ａ上に冗長回路ブロック２０を配置するために設けられている。具体的には、端子１４１〜１４４に、半田バンプ等によるバンプ（半田ペースト等でもよい）が付着され、端子１４１〜１４４は、冗長回路ブロック２０の所定の接合部と接合される。
このため、端子１４１〜１４４は、替え端子１３ａ、１３ｂと同様に、ウェーハＷＦＡ上に引き出されるように形成されている（図３（Ｂ）参照）。
なお、設ける端子１４１〜１４４の数は、回路ブロック１１ａが冗長回路ブロック２０を支持可能な個数が望ましい。
【００２８】
ノードＮＤ１は、ノードＮＤ２、回路群１２（たとえば論理回路１２１）および外部入力端子ＩＮと、たとえばヒューズ配線などによって接続されている。
ノードＮＤ３は、ノードＮＤ４、回路群１２（たとえば論理回路１２２）および外部出力端子ＯＵＴと、たとえばヒューズ配線などによって接続されている。
冗長化時に、ノードＮＤ１、ＮＤ２間、およびノードＮＤ３、ＮＤ４間のヒューズ配線は、レーザ照射等によって電気的に切断される。
【００２９】
以上、回路ブロック１１ａについて説明したが、回路ブロック１１ａと他の回路ブロック１１ｂ〜１１ｄとの差異は、回路群１２ｂ〜１２ｄの回路構成のみである。
【００３０】
次に、冗長時に使用される冗長回路ブロック２０について説明する。なお、以下の説明では、回路ブロック１１ａの代替として使用される場合について説明する。
図４（Ａ）は、本実施形態に係る冗長回路ブロックの構成例を示すブロック図であり、図４（Ｂ）は、図４（Ａ）に図示する冗長回路ブロックの断面図（破線Ｂ１−Ｂ２間）である。
【００３１】
冗長回路ブロック２０（本発明の第２の回路に対応する）は、テスト工程時において、回路ブロック１１ａ〜１１ｄのいずれかに不具合が検出された場合、不具合が生じた回路ブロックの全機能または一部の機能を代替する。本実施形態では、冗長回路ブロック２０は、回路ブロック１１ａの面積と略同一に形成されているものとする。
具体的には、図４（Ａ）に図示するように、冗長回路ブロック２０は、回路群２１、接続端子２２ａ、２２ｂ、２３１〜２３４で構成されている。
【００３２】
回路群２１は、回路ブロック１１ａと同等の機能、もしくはその一部の機能を有する論理回路等で構成されている。
回路群２１の入力側（たとえば論理回路２１１）は、コンタクトホール２６１を介して接続端子２２ａと接続されている。冗長時に、接続端子２２ａに入力信号ＳＩＮが伝達されると、入力信号ＳＩＮは、論理回路２１１に入力される。
回路群２１の出力側（たとえば論理回路２１２）は、コンタクトホール２６２を介して接続端子２２ｂと接続されている。論理回路２１２が出力信号ＳＯＵＴ＊を出力すると、出力信号ＳＯＵＴ＊は接続端子２２ｂに出力される。
なお、回路ブロック１１ａの回路群１２が出力する出力信号ＳＯＵＴと、論理回路２１２が出力する出力信号ＳＯＵＴ＊は、便宜上、異なる符号が記されている。
【００３３】
接続端子２２ａは、冗長化時に、半田バンプ等によって、回路ブロック１１ａの替え端子１３ａと接続される。これにより、接続端子２２ａには、外部入力端子ＩＮからの入力信号ＳＩＮが伝達される。
【００３４】
接続端子２２ｂは、接続端子２２ａと同様に、冗長化時に、半田バンプ等によって、回路ブロック１１ａの替え端子１３ｂと接続される。これにより、接続端子２２ｂには、回路群２１の出力信号ＳＯＵＴ＊が伝達される。
【００３５】
接合部２３１〜２３４は、回路ブロック１１ａの所定の端子１４１〜１４４と接続するために設けられ、冗長化時に、回路ブロック１１ａの所定の端子１４１〜１４４と接合される。
したがって、接合部２３１〜２３４の配置位置は、回路ブロック１１ａの端子１４１〜１４４の位置と略同一であることが望ましい。設ける接合部２３１〜２３４の数についても、回路ブロック１１ａが冗長回路ブロック２０を支持可能な本数であるが、回路ブロック１１ａの接合部の数と同一であることが望ましい。
【００３６】
図４（Ｂ）に図示するように、冗長回路ブロック２０（本発明の第２の半導体板に対応する）は、ウェーハ２４上（面ＳＵＲ３側）に回路群２１等の回路パターンが形成されている。面ＳＵＲ３の反対面ＳＵＲ４は、たとえば絶縁層２５によって絶縁されている。
【００３７】
接続端子２２ａ、２２ｂは、半田バンプを容易に行えるように、たとえばコンタクトホール２６１、２６２を介して、面ＳＵＲ４上に引き出されるように形成されている。
【００３８】
コンタクトホール２６１は、冗長回路ブロック２０の接続端子２２ａに開口されたホールに導電性のタングステン等が充填されることによって形成され、接続端子２２ａと回路群２１の入力側と電気的に接続されている。
コンタクトホール２６２についても、コンタクトホール２６１と同様に、接続端子２２ｂと回路群２１の出力側と電気的に接続されている。
【００３９】
次に、本実施形態に係る半導体装置の設計方法について説明する。
【００４０】
図５は、本実施形態に係る半導体装置の設計方法を説明するためのフローチャートである。
【００４１】
（ステップＳＴ１）
図５に図示するように、複数の半導体装置１０をウェーハＷＦＡ上に、マトリクス状に形成する（図１参照）。
このとき、半導体装置１０は、たとえば処理内容や処理速度などの機能に応じて、回路ブロック１１ａ〜１１ｄに分割して形成する（図２参照）。
このとき、冗長回路ブロック２０も作製されるが、冗長回路ブロック２０は、あらかじめ冗長回路ブロック２０自体の動作テストが行われ、不具合のないものが使用される。
【００４２】
（ステップＳＴ２）
各々の回路ブロック１１ａ〜１１ｄに切り替え端子１３ａ、１３ｂを形成する（図３参照）。
このとき、切り替え端子１３ａ、１３ｂと冗長回路ブロック２０の所定端子との接続を容易にするため、切り替え端子１３ａ、１３ｂを、ウェーハＷＦＡ上に引き出るように形成する（図３（Ｂ）参照）。この時点では、切り替え端子１３ａ、１３ｂは、冗長回路ブロックの所定端子に接続されていない。
なお、ノードＮＤ１とノードＮＤ２との間、ノードＮＤ１と回路群１２の入力側との間、ノードＮＤ３とノードＮＤ４との間、および、ノードＮＤ３と回路群１２の出力側との間は、たとえばヒューズ配線などによって各々接続されている。
【００４３】
（ステップＳＴ３）
ウェーハＷＦＡ上に形成された半導体装置１０の動作をテストするテスト工程が行われる。このテスト結果の一例を図６に示す。
【００４４】
図６（Ａ）は、本実施形態に係るテスト工程によるテスト結果の例を示す図である。
図６（Ｂ）は、本実施形態に係る半導体装置において、不具合が検出された各々の回路ブロックの状態を示す図である。
図６（Ｃ）は、本実施形態に係る半導体装置において、不具合が検出された半導体装置の回路ブロックの状態を示す図である。
【００４５】
図６（Ａ）に図示するように、ウェーハＷＦＡ上の記号「×」で示す半導体装置１０に不具合が検出されたものとする。なお、図６、後述の図８、図１０に示す記号「○」は、正常に機能する半導体装置１０や回路ブロック等を表現している。
【００４６】
図６（Ｂ）に図示するように、半導体装置１０を構成している回路ブロック１１ａに不具合があったものとする。
【００４７】
このとき、図６（Ｃ）に図示するように、たとえば配線の形成不良により（回路群１２中の回路間の破線部分）、回路ブロック１１ａの回路群１２が正常に機能していないものとする。
したがって、外部入力端子ＩＮに印可された入力信号ＳＩＮが回路群１２に入力されても、回路群１２は適切な出力信号ＳＯＵＴを出力することができない。
【００４８】
（ステップＳＴ４）
そこで、回路ブロック１１ａの機能を冗長回路ブロック２０で代替する冗長化が行われる。この冗長化について、図３、図４、および図７〜図８を参照しながら説明する。
【００４９】
図７は、本実施形態に係る冗長化を行った場合の回路ブロックの状態を示す図である。
図８は、本実施形態に係る回路ブロックの冗長化を説明するための図である。
【００５０】
まず、図３に図示する状態の回路ブロック１１ａにおいて、ノードＮＤ１と回路群１２の入力側（たとえば論理回路１２１）との間の配線（たとえばヒューズ配線）、および、ノードＮＤ３と回路群１２の出力側（たとえば論理回路１２２）との間の配線を、レーザ照射などによって切断する。
【００５１】
その結果、回路ブロック１１ａは、図７に示す状態となる。すなわち、ノードＮＤ１と回路群１２の入力側との間の配線、および、ノードＮＤ３と回路群１２の出力側との間の配線は、電気的に切断されている。
【００５２】
（ステップＳＴ５）
図８に図示するように、不具合が生じた回路ブロック１１ａを冗長回路ブロック２０に置き換える。
具体的には、切り替え端子１３ａと接続端子２２ａとを接続し、切り替え端子１３ｂと接続端子２２ｂとを接続する。
同様に、接続端子１４１と接続端子２３１とを接続し、接続端子１４２と接続端子２３２とを接続し、接続端子１４３と接続端子２３３とを接続し、接続端子１４４と接続端子２３４とを接続する。
【００５３】
これらの端子間の接続は、たとえば半田バンプによって行われ、接続する端子の順番は問わない。
【００５４】
ステップＳＴ５の処理結果を図９および図１０に示す。
図９は、本実施形態に係る冗長化された回路ブロックの状態例を示す図である。
図１０は、本実施形態に係る冗長化された回路ブロックの状態例を示す断面図（破線Ｄ１−Ｄ２間）である。なお、図１０の断面図は、図３の破線Ａ１−Ａ２間および図４（Ａ）の破線Ｂ１−Ｂ２間に対応している。
【００５５】
図９に図示するように、回路ブロック１１ａ上に冗長回路ブロック２０が配置されている。
詳細には、図１０に図示するように、回路ブロック１１ａの切り替え端子１３ａは、冗長回路ブロック２０の接続端子２２ａとバンプＢＵＭによって電気的に接続されている。
そして、接続端子２２ａは、コンタクトホール２６１を介して回路群２１の論理回路２１１に接続されている（図４（Ａ）参照）。
切り替え端子１３ａも同様に、接続端子２２ａとバンプＢＵＭによって電気的に接続されている。
【００５６】
一方、回路ブロック１１ａの接続端子１４３は、冗長回路ブロック２０の接続端子２３３とバンプＢＵＭによって接続されている。
各々のバンプは、冗長回路ブロック２０を支持し、ウェーハＷＦＡと冗長回路ブロック２０との間に間隔を形成する役割を果たしている。
【００５７】
これにより、外部入力端子ＩＮに印加された入力信号ＳＩＮは、切り替え端子１３ａを介して冗長回路ブロック２０の回路群２１に入力される。そして、冗長回路ブロック２０の回路群２１が回路ブロック１１ａの代替として所定の演算等を行う。回路群２１が出力した出力信号ＳＯＵＴ＊は、接続端子２２ｂを介して回路ブロック１１ａの切り替え端子１３ｂを経由し、外部出力端子ＯＵＴに出力される。
【００５８】
その結果、図９に図示するように、半導体装置１０は、全てが正常に機能する、冗長回路ブロック２０および回路ブロック１１ｃ〜１１ｄで構成されることとなる。
【００５９】
なお、冗長回路ブロック２０は、回路ブロック１１ａ上だけでなく、たとえば回路ブロック間のスペースや、他のウェーハＷＦＡ上に形成することもできる。
【００６０】
本実施形態によれば、次のような効果を得ることができる。
【００６１】
あらかじめウェーハ上に冗長回路を形成しておく必要がなく、切り替え端子の僅かな面積のみを確保することで冗長化できる利点がある。したがって、ウェーハ上により多くの回路などを集積化できる。
【００６２】
冗長回路の形成場所は、問われないため、半導体装置の設計の自由度が格段に向上する利点がある。
【００６３】
冗長回路が搭載されていない集積回路などにおいても、冗長可能である。したがって、集積回路のテスト工程で特定の回路に不具合が検出されても、不具合が検出されたチップを不良チップとして処理する必要がない利点がある。
【００６４】
冗長回路は、冗長回路のテスト工程で不具合のないものが用いられるため、冗長化された後の集積回路は良品である可能性が高い利点がある。
【００６５】
上述した実施形態において、冗長回路ブロック２０は、たとえば回路ブロック１１ａの不具合が検出されてから配置されるが、あらかじめウェーハＷＦＡ上に形成されていてもよい。
【図面の簡単な説明】
【００６６】
【図１】実施形態に係る半導体装置が形成されたウェーハの構成例を示す図である。
【図２】実施形態に係る半導体装置の構成例を示す図である。
【図３】図３（Ａ）は、実施形態に係る回路ブロックの構成例を示すブロック図であり、図３（Ｂ）は、図３（Ａ）に図示する回路ブロックの断面図（破線Ａ１−Ａ２間）である。
【図４】図４（Ａ）は、実施形態に係る冗長回路ブロックの構成例を示すブロック図であり、図４（Ｂ）は、図４（Ａ）に図示する冗長回路ブロックの断面図（破線Ｂ１−Ｂ２間）である。
【図５】実施形態に係る半導体装置の設計方法を説明するためのフローチャートである。
【図６】図６（Ａ）は、実施形態に係るテスト工程によるテスト結果の例を示す図である。図６（Ｂ）は、実施形態に係る半導体装置において、不具合が検出された各々の回路ブロックの状態を示す図である。図６（Ｃ）は、実施形態に係る半導体装置において、不具合が検出された半導体装置の回路ブロックの状態を示す図である。
【図７】実施形態に係る冗長化を行った場合の回路ブロックの状態を示す図である。
【図８】実施形態に係る回路ブロックの冗長化を説明するための図である。
【図９】実施形態に係る冗長化された回路ブロックの状態例を示す図である。
【図１０】実施形態に係る冗長化された回路ブロックの状態例を示す断面図（破線Ｄ１−Ｄ２間）である。
【符号の説明】
【００６７】
１０…半導体装置、１１ａ〜１１ｄ…回路ブロック、１２…回路群、１３ａ、１３ｂ…端子、２０…冗長回路ブロック、２１…回路群、２２ａ、２２ｂ…接続端子、１２１、１２２…論理回路、１４１〜１４４…接続端子、ＢＵＭ…バンプ
【図１】
2010003886.tif 000003
【図２】
2010003886.tif 000004
【図３】
2010003886.tif 000005
【図４】
2010003886.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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