(57)【要約】【課題】最小パッド間隔の制約を受けずに半導体チップサイズを縮小する。【解決手段】半導体ウェーハ（１）は、ウェーハレベルバーンイン時に同じ信号が与えられるパッド（１１ａ，１１ｂ）どうしを短絡する配線（２０）を備えている。配線（２０）は、半導体チップ（１０ａ，１０ｂ）領域外にレイアウトされ、かつ、一部がダイシング領域（３０）に含まれている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ウェーハレベルバーンイン時に同じ信号が与えられるパッドどうしを短絡する配線であって、半導体チップ領域外にレイアウトされ、かつ、一部がダイシング領域に含まれる配線を備えている
ことを特徴とする半導体ウェーハ。
【請求項２】
前記配線は、異なる半導体チップのパッドどうしを短絡するものである
ことを特徴とする請求項１の半導体ウェーハ。
【請求項３】
前記信号は、電源電圧またはグランド電圧である
ことを特徴とする請求項１の半導体ウェーハ。
【請求項４】
前記信号は、テストパターン信号である
ことを特徴とする請求項１の半導体ウェーハ。
【請求項５】
請求項１の半導体ウェーハをダイシングして得られた半導体チップを備えている
ことを特徴とする半導体装置。
【請求項６】
半導体ウェーハにおける半導体チップ領域外に、ウェーハレベルバーンイン時に同じ信号が与えられるパッドどうしを短絡する配線を、その一部がダイシング領域に含まれるように形成するステップと、
ウェーハレベルバーンイン後に、前記半導体ウェーハのダイシングによって前記配線を分断するステップと、を備えている
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記配線は、異なる半導体チップのパッドどうしを短絡するものである
ことを特徴とする請求項６の半導体装置の製造方法。
【請求項８】
設計対象の半導体チップにおける複数のパッドのうちウェーハレベルバーンイン時に同じ信号が与えられるものを選択するステップと、
半導体ウェーハにおける半導体チップ領域外に、前記選択されたパッドどうしを短絡し、かつ、一部がダイシング領域に含まれるような配線をレイアウトするステップと、を備えている
ことを特徴とする半導体装置の設計方法。
【請求項９】
前記配線は、異なる半導体チップのパッドどうしを短絡するものである
ことを特徴とする請求項８の半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関するものであり、特に、半導体装置の構造および半導体素子に関するものである。
【背景技術】
【０００２】
近年、半導体プロセスの微細化が進むにつれ、半導体チップサイズは大幅に縮小しつつある。しかし、Ｉ／Ｏパッドなどの外部端子の間隔は、組立て技術による制約などから、その縮小には限界がある。すなわち、半導体チップ内部に空き領域があるものの外部端子が原因で半導体チップサイズが決定されるといった外部端子律速の問題が顕著になりつつある。
【０００３】
一方、半導体チップのバーンインについては、パッケージレベルで実施するよりも、ウェーハレベルで実施するウェーハレベルバーンインがコスト的に優れており、よく用いられるようになっている。しかし、プローブには必要最小限の間隔を設ける必要があり、この条件を満たすために半導体チップの最小パッド間隔が規定されている。そして、プローブの最小間隔は、半導体チップが外部端子律速に陥る要因の一つとなっている。
【０００４】
例えば、図５に示したように、半導体チップ１０ａのパッド１１ａおよび隣接する半導体チップ１０ｂのパッド１１ｂにプローブを当てる場合、パッド１１ａは半導体チップ１０ａのパッドｃから最小パッド間隔ｄ以上離して、また、パッド１１ｂは半導体チップ１１ｂのパッドｄから最小パッド間隔ｄ以上離して、それぞれ配置しなければならない。その他の半導体チップについても同様である。このため、半導体チップのパッド領域に無駄なスペースが生じ、チップサイズ縮小が困難となる。
【０００５】
上記問題の解決策として、従来、複数のパッドからチップ領域内に互いに接触しないように配線を延ばし、プローブカードのバンプが複数の配線に接触することにより複数のパッドに同じ信号を供給するようにしている（例えば、特許文献１参照）。
【特許文献１】国際公開第２００５／０２９５８４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来技術では、半導体チップ内部に新たにバンプ領域を形成するためにチップサイズが増加してしまう。また、プローブカードのバンプが半導体チップ内部に接触することで、バンプ領域を含む周辺部を破壊するおそれがある。この問題に鑑み、本発明は、最小パッド間隔の制約を受けずに半導体チップサイズを縮小することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を本発明では次のような手段を講じた。すなわち、半導体ウェーハに、ウェーハレベルバーンイン時に同じ信号が与えられるパッドどうしを短絡する配線であって、半導体チップ領域外にレイアウトされ、かつ、一部がダイシング領域に含まれるような配線を設ける。この配線は、異なる半導体チップのパッドどうしを短絡するものであってもよい。
【０００８】
これによると、すべてのパッドにプローブを当てなくとも、配線で短絡されたパッドのいずれか一つにのみプローブを当てれることで所定のウェーハレベルバーンインを実施することができるため、最小パッド間隔の制約を受けずにパッドをレイアウトすることができる。また、配線は、その一部がダイシング領域に含まれるため、半導体ウェーハのダイシング工程において分断される。すなわち、半導体装置の製造プロセスに特別な工程を追加することなく、最終製品では不要となるパッド間を接続する配線が取り除かれる。
【発明の効果】
【０００９】
本発明によると、最小パッド間隔の制約を受けずに半導体チップサイズを縮小することができる。これにより、一つの半導体ウェーハから取れる半導体チップの個数を増やすことができ、半導体装置製造のコスト削減が可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。図１左は、一実施形態に係る半導体ウェーハの平面図である。半導体ウェーハ１には多数の半導体チップ１０が形成されている。図１右は、半導体ウェーハ１の一部を拡大した図である。半導体チップ１０ａのパッド１１ａおよびパッド１１ｅは、ウェーハレベルバーンイン時に、電源電圧、グランド電圧、テストパターン信号など同じ信号が与えられるものである。これらパッドどうしは配線２０によって短絡されている。つまり、ウェーハレベルバーンイン時にパッド１１ｅにプローブを当てて信号を供給することでパッド１１ａにも同じ信号が供給されるようになっている。したがって、ウェーハレベルバーンイン時にパッド１１ａにプローブを当てる必要がないため、パッド１１ａと隣接する半導体チップ１０ｂのパッド１１ｂとの間隔は最小パッド間隔よりも小さくてもよくなり、パッド１１ａとパッド１１ｃとの間隔およびパッド１１ｂとパッド１１ｄとの間隔を詰めることができる。これにより、パッド領域の無駄なスペースを削減して、チップサイズの縮小が可能となる。
【００１１】
配線２０は、半導体チップ領域外にレイアウトされ、かつ、その一部がダイシング領域３０に含まれている。したがって、ウェーハレベルバーンイン後の半導体ウェーハ１のダイシング工程において配線２０は分断される。すなわち、半導体装置の製造プロセスに特別な工程を追加することなく、最終製品ではパッド１１ａとパッド１１ｅとが電気的に非接続となるようになっている。
【００１２】
最終製品としての半導体装置が完成するまでの主な工程は次の通りである。まず、設計段階では、設計対象の半導体チップにおける複数のパッドのうちウェーハレベルバーンイン時に同じ信号が与えられるものを選択する。そして、半導体ウェーハ１における半導体チップ領域外に、選択されたパッドどうしを短絡し、かつ、一部がダイシング領域３０に含まれるような配線２０をレイアウトする。このような設計はＥＤＡ（electronic design automation）の使用により効率的に行うことができる。
【００１３】
製造段階では、半導体ウェーハ１における半導体チップ領域外に、ウェーハレベルバーンイン時に同じ信号が与えられるパッドどうしを短絡する配線２０を、その一部がダイシング領域３０に含まれるように形成する。配線２０は、例えば、半導体ウェーハ１の最上位層にメタル配線として形成することができる。そして、ウェーハレベルバーンイン後に、半導体ウェーハ１のダイシングによって配線２０を分断する。こうして得られた半導体チップ１０をパッケージして最終製品としての半導体装置が完成する。
【００１４】
３つ以上のパッドを配線２０で短絡してもよい。図２は、変形例に係る半導体ウェーハの一部を拡大した図である。半導体チップ１０ａのパッド１１ｆは、ウェーハレベルバーンイン時に、パッド１１ａおよびパッド１１ｅに与えられる信号と同じ信号が与えられるものである。これら３つのパッドを配線２０で短絡することにより、ウェーハレベルバーンイン時にいずれか一つのパッドにのみプローブを当てればよくなる。例えば、パッド１１ｅにプローブを当てる場合、パッド１１ｆと隣接する半導体チップ１０ｂのパッド１１ｇ（パッド１１ｇにはプローブが当てられる）との間隔は最小パッド間隔よりも小さくてもよくなり、パッド１１ｆとパッド１１ｈとの間隔およびパッド１１ｇとパッド１１ｉとの間隔を詰めることができる。これにより、パッド領域の無駄なスペースをさらに削減して、チップサイズのさらなる縮小が可能となる。
【００１５】
配線２０で短絡するパッドは必ずしも半導体チップの同一辺上になくてもよい。例えば、図３に示したように、半導体チップ１０ａのそれぞれ異なる辺上にあるパッド１０ａとパッド１１ｊを配線２０で短絡してもよい。あるいは、配線２０で異なる半導体チップのパッドどうしを短絡してもよい。例えば、図４に示したように、半導体チップ１０ａのパッド１１ａと半導体チップ１１ｂのパッド１１ｂとを配線２０で短絡してもよい。これにより、ウェーハレベルバーンイン時にパッド１１ａにプローブを当てる必要がないため、パッド１１ａと隣接する半導体チップ１０ｂのパッド１１ｂとの間隔は最小パッド間隔よりも小さくてもよくなる。したがって、パッド１１ａとパッド１１ｃとの間隔およびパッド１１ｂとパッド１１ｄとの間隔を詰めて、チップサイズを縮小することができる。
【産業上の利用可能性】
【００１６】
本発明に係る半導体装置の設計方法および製造方法は、一つの半導体ウェーハからの半導体チップの取れ数を多くしたい場合に有用である。
【図面の簡単な説明】
【００１７】
【図１】一実施形態に係る半導体ウェーハおよびその一部を拡大した図である。
【図２】変形例に係る半導体ウェーハの部分拡大図である。
【図３】変形例に係る半導体ウェーハの部分拡大図である。
【図４】変形例に係る半導体ウェーハの部分拡大図である。
【図５】従来の半導体ウェーハの部分拡大図である。
【符号の説明】
【００１８】
１  半導体ウェーハ
１０，１０ａ，１０ｂ  半導体チップ
１１，１１ａ〜１１ｊ  パッド
２０  配線
３０  ダイシング領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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