(57)【要約】【課題】基板バイアス印加のためのコスト負担を軽減する。【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓの電圧供給線１４,１７にソースが接続される機能回路１１内のトランジスタと、このトランジスタのチャネルが形成されるボディ領域と電圧供給線１４または１７との間に接続される基板バイアス可変抵抗素子（１６ｐ,１６ｎ）と、ボディ領域の電位がソース電位に対してもつ大小関係を、基板バイアス可変抵抗素子（１６ｐ,１６ｎ）の可変抵抗値により決定しているモニタ回路１８と、を有する。【選択図】図１
2010080807.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧または基準電圧の電圧供給線にソースが接続されるトランジスタと、
前記トランジスタのチャネルが形成される半導体領域と前記電圧供給線との間に接続される基板バイアス可変抵抗素子と、
前記半導体領域の電位がソース電位に対してもつ大小関係を、前記基板バイアス可変抵抗素子の可変抵抗値により決定している基板バイアス決定部と、
を有する半導体装置。
【請求項２】
前記基板バイアス決定部は、前記トランジスタのソース抵抗で定常動作時に発生する既知の電圧変化と前記基板バイアス可変抵抗素子で発生する電圧変化との２つの電圧変化が等価な関係、前記２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記基板バイアス可変抵抗素子の可変抵抗値を決定している
請求項１に記載の半導体装置。
【請求項３】
前記基板バイアス決定部は、前記トランジスタの閾値電圧をモニタし、モニタした閾値電圧に応じて前記基板バイアス可変抵抗素子の可変抵抗値を制御する閾値モニタ制御回路である
請求項１に記載の半導体装置。
【請求項４】
前記基板バイアス決定部は、前記基板バイアス可変抵抗素子の可変抵抗値を、予め調べられた前記トランジスタの閾値電圧に応じた値に固定している抵抗固定素子回路である
請求項１に記載の半導体装置。
【請求項５】
電源電圧または基準電圧の電圧供給線にソースが接続されるトランジスタと、
前記トランジスタのソースと前記電圧供給線との間に接続されるソース可変抵抗素子と、
前記トランジスタのチャネルが形成される半導体領域と前記電圧供給線との間に接続される基板バイアス可変抵抗素子と、
前記半導体領域の電位がソース電位に対してもつ大小関係を、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子の少なくとも一方の可変抵抗値により決定している基板バイアス決定部と、
を有する半導体装置。
【請求項６】
前記基板バイアス決定部は、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、前記２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子の少なくとも一方の可変抵抗値を決定している
請求項５に記載の半導体装置。
【請求項７】
前記基板バイアス決定部は、前記トランジスタの閾値電圧をモニタし、モニタした閾値電圧に応じて、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子の少なくとも一方の可変抵抗値を制御する閾値モニタ制御回路である
請求項５に記載の半導体装置。
【請求項８】
前記基板バイアス決定部は、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子の少なくとも一方の可変抵抗値を、予め調べられた前記トランジスタの閾値電圧に応じた値に固定している抵抗固定素子回路である
請求項５に記載の半導体装置。
【請求項９】
電源電圧供給線にソースが接続される第１トランジスタと、
基準電圧供給線にソースが接続される第２トランジスタと、
前記第１トランジスタのソースと前記電源電圧供給線との間に接続される第１ソース可変抵抗素子と、
前記第２トランジスタのソースと前記基準電圧供給線との間に接続される第２ソース可変抵抗素子と、
前記第１トランジスタのチャネルが形成される第１半導体領域と前記電源電圧供給線との間に接続される第１基板バイアス可変抵抗素子と、
前記第２トランジスタのチャネルが形成される第２半導体領域と前記基準電圧供給線との間に接続される第２基板バイアス可変抵抗素子と、
を有し、
前記基板バイアス決定部は、前記第１ソース可変抵抗素子と前記第１基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、当該２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記第１ソース可変抵抗素子と前記第１基板バイアス可変抵抗素子との少なくとも一方の可変抵抗値を決定している
請求項６に記載の半導体装置。
【請求項１０】
電源電圧供給線にソースが接続される第１トランジスタと、
基準電圧供給線にソースが接続される第２トランジスタと、
前記第１トランジスタのソースと前記電源電圧供給線との間に接続される第１ソース可変抵抗素子と、
前記第２トランジスタのソースと前記基準電圧供給線との間に接続される第２ソース可変抵抗素子と、
前記第１トランジスタのチャネルが形成される第１半導体領域と前記電源電圧供給線との間に接続される第１基板バイアス可変抵抗素子と、
前記第２トランジスタのチャネルが形成される第２半導体領域と前記基準電圧供給線との間に接続される第２基板バイアス可変抵抗素子と、
前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、当該２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子との少なくとも一方の可変抵抗値を決定している基板バイアス決定部と、
を有する請求項６に記載の半導体装置。
【請求項１１】
前記基板バイアス決定部は、前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、当該２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子との少なくとも一方の可変抵抗値を決定している
請求項１０に記載の半導体装置。
【請求項１２】
前記基板バイアス決定部によりオンとオフが決定され、前記２つの電圧変化を等価とするときにオンし、等価としないときにオフする短絡スイッチが、前記トランジスタのソースと前記半導体領域との間に接続されている
請求項６に記載の半導体装置。
【請求項１３】
前記第１ソース可変抵抗素子と前記第１基板バイアス可変抵抗素子とに発生する２つの電圧変化を等価とするときにオンし、等価としないときにオフする第１短絡トランジスタが、前記第１トランジスタのソースとチャネルが形成される半導体領域との間に接続されている
請求項９に記載の半導体装置。
【請求項１４】
前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子とに発生する２つの電圧変化を等価とするときにオンし、等価としないときにオフする第２短絡トランジスタが、前記第２トランジスタのソースとチャネルが形成される半導体領域との間に接続されている
請求項１０に記載の半導体装置。
【請求項１５】
前記第１ソース可変抵抗素子と前記第１基板バイアス可変抵抗素子とに発生する２つの電圧変化を等価とするときにオンし、等価としないときにオフする第１短絡トランジスタが、前記第１トランジスタのソースとチャネルが形成される半導体領域との間に接続され、
前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子とに発生する２つの電圧変化を等価とするときにオンし、等価としないときにオフする第２短絡トランジスタが、前記第２トランジスタのソースとチャネルが形成される半導体領域との間に接続されている
請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧または基準電圧の電圧供給線にソースが接続されるトランジスタの閾値電圧を製造後に自在に変化させることが可能な半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路のチップ間ばらつきやチップ内のばらつきを抑制するための技術として、基板バイアス技術が知られている。
【０００３】
トランジスタのソースは、他のトランジスタやその他の回路素子に接続される場合と、電源電圧または基準電圧（例えばＧＮＤ電圧）の電圧供給線に接続される場合とがある。
トランジスタのソースが電源電圧等の電圧供給線に接続される場合、当該トランジスタの基板領域（チャネルが形成されるウェル等の半導体領域）を、ソースと同じ電圧供給線に接続して電位固定する。
【０００４】
基板バイアス技術では、制御対象の回路内のトランジスタにおいて、ソースに電源電圧等を印加する電源と、基板領域に電圧を印加する電源とを分離して別電源とする。以下、トランジスタのチャネルが形成される基板領域に電圧を印加すること、若しくは、その印加電圧を「基板バイアス」と呼ぶ。
【０００５】
この別電源構成によれば、基板領域の電位をソース電位に対してプラス方向もしくはマイナス方向に動かすことができる。よく知られているように、トランジスタの閾値電圧はソース電位を基準とするゲート電位で定義され、ソース電位と独立して印加可能な基板領域の電位（基板バイアス）に応じて当該閾値電圧の値を制御可能である。
【０００６】
ここで、基板バイアスなしの状態から閾値電圧を下げる向きに印加する基板バイアスを特に、「フォワードバイアス」、基板バイアスなしの状態から閾値電圧を上げる向きに印加する基板バイアスを特に、「バックバイアス」と呼ぶ。「フォワードバイアス」と「バックバイアス」の印加は、トランジスタの閾値電圧を、製造後（即ち事後的に）に適正値に調整することを可能とする。
【０００７】
より詳細には、トランジスタの閾値電圧を小さくすると、一定の電源電圧の印加条件において、よりオン抵抗が小さくなるため動作が速くなる。逆に、トランジスタの閾値電圧を大きくするとオン抵抗が大きくなるため、動作速度が遅くなる。トランジスタ動作はターンオンまたはターンオフする動作であるが、トランジスタが多数集積化された半導体集積回路においては、１つ１つのトランジスタ動作が回路全体の動作速度に決定的な違いをもたらす。
一方で、トランジスタの閾値電圧は、製造条件等によってウェハまたはチップ面内でバラツキ易い。
そのため、いわゆる“Fast側”“Slow側”と称される回路やブロックの動作速度にウェハ内またはチップ内で格差が生じる。
【０００８】
前述した基板バイアス技術の適用では、いわゆるFast側にできたチップやブロックには「バックバイアス」を、いわゆるSlow側にできたチップやブロックには「フォワードバイアス」を印加する。すると、チップ間やブロック間の閾値電圧差が低減し、これによってチップ間、ブロック間の動作速度のばらつきを抑制することが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、基板バイアスを実際に適用しようとすると、基板バイアスを発生させるために、動作電源とは別の電源をチップ外部のプリント配線基板等に実装しなくてはならない。あるいは、動作電源はチップ外部から供給を受けるが、この動作電源電圧からチップ内で異なる値の基板バイアスを発生するための内部電源発生回路をチップ内に形成する必要がある。
外部の電源構成が複雑化するか、チップ内部の電源発生回路を必要とするかの違いはあるが、いずれの場合でも、部品点数増またはチップ面積増などが要因となってコストアップが発生する。また、基板バイアス発生のための回路設計が難しいこともコストアップの要因となっている。
【００１０】
一方で、半導体プロセスの微細化に伴い、電源電圧を低下させ、それとともにトランジスタの閾値電圧の絶対値が低下している。このため、トランジスタの閾値電圧のバラツキが相対的に大きくなる傾向があり、基板バイアス技術の重要性が増している。
言い換えると、チップの内部や外部に基板バイアスのための別電源を形成する必要がなく、このため、基板バイアス印加のためのコスト負担がより軽く、かつ簡易な基板バイアスの発生技術への要望が高まっている。
【００１１】
本発明は、基板バイアス印加のためのコスト負担がより軽減される構成を有する半導体装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の第１の観点に関わる半導体装置は、電源電圧または基準電圧の電圧供給線にソースが接続されるトランジスタと、前記トランジスタのチャネルが形成される半導体領域と前記電圧供給線との間に接続される基板バイアス可変抵抗素子と、前記半導体領域の電位がソース電位に対してもつ大小関係を、前記基板バイアス可変抵抗素子の可変抵抗値により決定している基板バイアス決定部と、を有する。
本発明では好適に、前記基板バイアス決定部は、前記トランジスタのソース抵抗で定常動作時に発生する既知の電圧変化と前記基板バイアス可変抵抗素子で発生する電圧変化との２つの電圧変化が等価な関係、前記２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記基板バイアス可変抵抗素子の可変抵抗値を決定している。
【００１３】
上記第１の観点の半導体装置において、基板バイアス決定部は、閾値モニタ回路、抵抗固定素子回路（例えばヒューズ回路）のいずれでもよい。また、基板バイアス決定部は、その他の回路でもよい。
【００１４】
このような基板バイアス決定部によって、基板バイアス可変抵抗素子の可変抵抗値が決められている。そのため、その決められた可変抵抗値で基板バイアス可変抵抗素子の両端に発生する電圧変化の値も決まる。この電圧変化（以下、基板電圧変化という）は、ソース抵抗で発生する電圧変化（以下、ソース電圧変化という）との大小関係が予め決められる。ここで電圧関係には、例えば、基板電圧変化とソース電圧変化が等価な関係、基板電圧変化が（一方）がソース電圧変化（他方）より大きい関係、基板電圧変化（一方）がソース電圧変化（他方）より小さい関係の３つの関係がある。基板バイアス決定部は、望ましくは、この３つの関係の中から所望の関係が得られるように、基板バイアス可変抵抗素子の可変抵抗値を決めている。
【００１５】
ここで一例として、ソースが電源電圧に接続される、Ｐ型チャネルを有するＰ型トランジスタを想定する。このＰ型トランジスタにおいて、基板電圧変化がソース電圧変化より大きい場合、チャネルが形成される半導体領域の電位（以下、チャネル形成領域電位という）がソース電位より下がり、いわゆるフォワードバイアスが印加されるためトランジスタの閾値電圧が低下して、その動作速度が上昇する。一方、Ｐ型トランジスタにおいて、基板電圧変化がソース電圧変化より小さい場合、チャネル形成領域電位がソース電位より上がり、いわゆるバックバイアスされるためトランジスタの閾値電圧が上昇して、動作速度が低下する。その反面、閾値電圧が上昇すると、トランジスタがオフしているときのリーク電流が低減する。
基板バイアス決定部は、フォワードバイアスとするか、バックバイアスとするか、あるいは、その何れでもない関係（ソース電圧変化と基板電圧変化が等価な関係）とするかを、基板バイアス可変抵抗素子の可変抵抗値により決定する。なお、“２つの電圧変化が等価”とは、同一の場合のみならず、同一とみなせる程度に近似している場合を含む意味である。
【００１６】
本発明の第２の観点に関わる半導体装置は、電源電圧または基準電圧の電圧供給線にソースが接続されるトランジスタと、前記トランジスタのソースと前記電圧供給線との間に接続されるソース可変抵抗素子と、前記トランジスタのチャネルが形成される半導体領域と前記電圧供給線との間に接続される基板バイアス可変抵抗素子と、前記半導体領域の電位がソース電位に対してもつ大小関係を、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子の少なくとも一方の可変抵抗値により決定している基板バイアス決定部と、を有する。
本発明では好適に、前記基板バイアス決定部は、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、前記２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記ソース可変抵抗素子と前記基板バイアス可変抵抗素子の少なくとも一方の可変抵抗値を決定している。
【００１７】
上記第２の観点において、好適には、電源電圧供給線にソースが接続される第１トランジスタと、基準電圧供給線にソースが接続される第２トランジスタと、前記第１トランジスタのソースと前記電源電圧供給線との間に接続される第１ソース可変抵抗素子と、前記第２トランジスタのソースと前記基準電圧供給線との間に接続される第２ソース可変抵抗素子と、前記第１トランジスタのチャネルが形成される第１半導体領域と前記電源電圧供給線との間に接続される第１基板バイアス可変抵抗素子と、前記第２トランジスタのチャネルが形成される第２半導体領域と前記基準電圧供給線との間に接続される第２基板バイアス可変抵抗素子と、を有し、前記基板バイアス決定部は、前記第１ソース可変抵抗素子と前記第１基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、当該２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記第１ソース可変抵抗素子と前記第１基板バイアス可変抵抗素子との少なくとも一方の可変抵抗値を決定している。
さらに好適に、前記基板バイアス決定部は、前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、当該２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子との少なくとも一方の可変抵抗値を決定している。
【００１８】
あるいは好適に、電源電圧供給線にソースが接続される第１トランジスタと、基準電圧供給線にソースが接続される第２トランジスタと、前記第１トランジスタのソースと前記電源電圧供給線との間に接続される第１ソース可変抵抗素子と、前記第２トランジスタのソースと前記基準電圧供給線との間に接続される第２ソース可変抵抗素子と、前記第１トランジスタのチャネルが形成される第１半導体領域と前記電源電圧供給線との間に接続される第１基板バイアス可変抵抗素子と、前記第２トランジスタのチャネルが形成される第２半導体領域と前記基準電圧供給線との間に接続される第２基板バイアス可変抵抗素子と、前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子とに発生する２つの電圧変化が等価な関係、当該２つの電圧変化の一方が他方より大きい関係、当該一方が当該他方より小さい関係の中から、所望の関係が得られるように、前記第２ソース可変抵抗素子と前記第２基板バイアス可変抵抗素子との少なくとも一方の可変抵抗値を決定している基板バイアス決定部と、を有する。
【００１９】
以上の第２の観点では、第１の観点で固定であったソース抵抗をも可変としている。このため、フォワードバイアスとするか、バックバイアスとするか、あるいは、そのどちらでもない電圧変化（電源電圧からの電圧降下、または、基準電圧からの電圧上昇）が等価とするかの制御の自由度がより高い。
【発明の効果】
【００２０】
本発明によれば、基板バイアス発生のための別電源を内部または外部に持つ必要がないため、基板バイアス印加のためのコスト負担がより軽減される。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態を、図面を参照して説明する。
以下に説明する本発明の実施形態は、何れも、機能回路(Functionと表記)内の、電源電圧Ｖｄｄまたは基準電圧Ｖｓｓにソースが接続されているトランジスタの閾値電圧を制御対象とする。このトランジスタのチャネルが形成される基板領域（以下、チャネル形成領域あるいはボディ(body)領域という）と、電源電圧Ｖｄｄまたは基準電圧Ｖｓｓの供給線との間に、可変抵抗を接続する。これによって、必要な電源の数および構成は従来のまま、擬似的な基板バイアス効果を得る。その結果、チップ間やブロック間の閾値電圧のばらつきに基づく特性のばらつきを補正する。本発明の実施形態は、このような補正が可能な回路構成、システム構成を特徴とする半導体集積回路に関する。
【００２２】
以下では、制御可能な可変抵抗素子が最も多い実施形態（第１実施形態）から、可変抵抗素子が徐々に少なくなる実施形態へと説明する。
普通は簡単なものから複雑なものへと説明するが、ここでは敢えて、その逆にする。可変抵抗素子数が多い第１実施形態で全ての可変抵抗素子の説明を網羅するため、その後の可変抵抗素子が少ない実施形態は、全ての可変抵抗素子の説明を網羅した第１実施形態の説明の一部から内容が容易に類推適用可能だからである。
このことは実施例の説明にも当てはまる。よって、本明細書では第１実施形態の実施例のみ十分に説明する。第１実施形態の実施例を一旦説明すると、その他の実施例は、第１実施形態における説明の一部から内容が容易に類推適用可能だからである。
このような類推適用される内容も、本明細書には実質的に記載され、発明者が記載を意図したものであることに注意を要する。
【００２３】
《第１実施形態》
図１は、第１実施形態に関わる半導体装置の構成図である。
図１に図解する半導体装置１０は、電源電圧または基準電圧の電圧供給線にソースが接続されるトランジスタを含む回路（以下、機能回路(Function)１１と呼ぶ）を有する。機能回路１１の機能は任意であり、入力に対し所望の出力を得る回路である。例えば、論理回路であれば、ＡＮＤ、ＯＲ、ＮＡＮＤ等の論理ゲート回路の組み合わせで所望の機能を実現する。
【００２４】
図１には、半導体装置１０は、Ｐチャネル型トランジスタのソース（Pch Source）１２ｐ、Ｎチャネル型トランジスタのソース（Nch Source）１２ｎを有する。また、半導体装置１０は、Ｐチャネル型トランジスタのボディ領域(Pch body)１３ｐ、Ｎチャネル型トランジスタのボディ領域(Nch body)１３ｎを有する。
【００２５】
図２に、機能回路１１に含ませることが可能な回路のうち、最も簡単なインバータ回路を例示する。
図２の例では、インバータを構成するＰＭＯＳトランジスタＭｐと、ＮＭＯＳトランジスタＭｎが直列接続されている。ＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎのゲートが共通接続されて入力が形成されている。ＰＭＯＳトランジスタＭｐのドレインとＮＭＯＳトランジスタＭｎのドレインが接続されて出力が形成されている。
ここでハイレベルの電源電圧Ｖｄｄが供給されるＰＭＯＳトランジスタＭｐのソースが、図１に示す“Ｐチャネル型トランジスタのソース１２ｐ”に該当する。また、ローレベルの電源電圧（基準電圧Ｖｓｓ）が供給されるＮＭＯＳトランジスタＭｎのソースが、図１に示す“Ｎチャネル型トランジスタのソース１２ｎ”に該当する。
また、ＰＭＯＳトランジスタＭｐが形成される、例えばＮ型ウェル等のチャネル形成領域が、図１に示す“Ｐチャネル型トランジスタのボディ領域１３ｐ”に該当する。ＮＭＯＳトランジスタＭｎが形成される、例えばＰ型ウェル等のチャネル形成領域が、図１に示す“Ｎチャネル型トランジスタのボディ領域１３ｎ”に該当する。
【００２６】
図１において、Ｐチャネル型トランジスタのソース１２ｐと電源電圧Ｖｄｄの供給線１４との間に第１ソース可変抵抗素子１５ｐが接続されている。Ｐチャネル型トランジスタのボディ領域１３ｐと電源電圧Ｖｄｄの供給線１４との間に第１基板バイアス可変抵抗素子１６ｐが接続されている。
同様に、Ｎチャネル型トランジスタのソース１２ｎと基準電圧Ｖｓｓの供給線１７との間に第２ソース可変抵抗素子１５ｎが接続されている。Ｎチャネル型トランジスタのボディ領域１３ｎと基準電圧Ｖｓｓの供給線１７との間に第２基板バイアス可変抵抗素子１６ｎが接続されている。
【００２７】
図１の例で、機能回路１１はモニタ回路(monitor)１８を含む。モニタ回路１８は、“閾値モニタ制御回路”の一実施例である。ここで“閾値モニタ制御回路”は、機能回路１１内のトランジスタの閾値電圧をモニタし、モニタした閾値電圧に応じて、第１および第２ソース可変抵抗素子１５ｐ,１５ｎと第１および第２基板バイアス可変抵抗素子１６ｐ,１６ｎのうち、少なくとも１つの可変抵抗素子の可変抵抗値を制御する回路である。
“閾値モニタ制御回路”としてのモニタ回路１８は、さらに上位概念を構成する“基板バイアス決定部”の一例である。“基板バイアス決定部”は、機能回路１１内のトランジスタが形成されているボディ領域の電位がソース電位に対してもつ大小関係を、第１および第２基板バイアス可変抵抗素子１６ｐ,１６ｎの少なくとも１つにおける可変抵抗値により決定している回路である。よって、モニタ回路１８が、符号“１５ｐ,１５ｎ,１６ｐ,１６ｎ”により示す４つの可変抵抗素子のうち、少なくとも１つの可変抵抗値を制御する目的は、基板バイアスの程度を、ソース抵抗により生ずる電位変化に対して“大きくする”、“小さくする”、“等価とする”のうち、所望の大小関係に決定するためである。
【００２８】
モニタ回路１８は、自身で発生する制御信号Ｓｃを上記４つの可変抵抗素子の少なくとも１つに与えることよって、上記目的を達成する。
【００２９】
そのような目的の“基板バイアス決定部”はモニタ回路１８に限らず、上記３つの大小関係のうち、所望のものが得られるような回路であればよい。
例えば、第１および第２ソース可変抵抗素子１５ｐ,１５ｎと第１および第２基板バイアス可変抵抗素子１６ｐ,１６ｎのうち、少なくとも１つの可変抵抗素子の可変抵抗値を、上記所望の大小関係が得られるように予め設定する回路であってもよい。このような回路としては、ウェハ状態またはパッケージ化されたデバイス状態でトランジスタの特性バラツキ、例えばＶｔｈバラツキを測定しておいて、このバラツキを考慮しても上記所望の大小関係が得られるように、４つの可変抵抗素子間で、可変抵抗値の関係を、いわゆるヒューズ素子などの抵抗固定素子の設定で規定する回路（抵抗固定素子回路）であってもよい。
【００３０】
第１および第２ソース可変抵抗素子１５ｐ,１５ｎと第１および第２基板バイアス可変抵抗素子１６ｐ,１６ｎのそれぞれは、異なる抵抗値の複数の抵抗体から、電流を流す抵抗体をスイッチ等で選択するような構成であってもよい。また、トンジスタのオン抵抗を利用して、複数のトランジスタを電流経路に並列に接続させ、オンするトランジスタ数で電流経路の抵抗値を変化させる構成でもよい。
後者の並列トラジスタ構成は、占有面積が小さく作り易い点で、前者より優れている。
【００３１】
図１は、望ましい構成（即ち省略も可能な構成）として、短絡スイッチ１９ｐ,１９ｎを有する。短絡スイッチ１９ｐは、Ｐチャネル型トランジスタのソース１２ｐとＰチャネル型トランジスタのボディ領域１３ｐとの間に接続されている。短絡スイッチ１９ｎは、Ｎチャネル型トランジスタのソース１２ｎとＮチャネル型トランジスタのボディ領域１３ｎとの間に接続されている。
短絡スイッチ１９ｐは、電源電圧Ｖｄｄ側についての上記３つの大小関係のうち、ソース抵抗による電圧変化と基板抵抗による電圧変化を等価とするときにオンし、等価としないときにオフする電圧変化を等価とするときにオンし、等価としないときにオフする。
なお、等価とみなせるときには、この短絡スイッチをオンして速やかなイコランジングを実行してもよい。一方、等価とみなせないときは、等価とする必要がないためイコライジングは行わない。
このように、ソース抵抗による電圧変化と基板抵抗による電圧変化を等価とするとき（あるいは、等価とみなせるとき）に短絡スイッチがオンすると、若干の電圧変化の差が均等化されてソース電位と基板領域の電位とが同じになる。
【００３２】
短絡スイッチ１９ｐ,１９ｎは、電位を均等化するスイッチであるため、１つのトランジスタから形成することで十分な役目を果たす。
以上より、可変抵抗素子と短絡スイッチの全てをトランジスタから形成する、より具体的な構成が実施例として好ましい。
【００３３】
＜実施例＞
図３に、好ましい実施例の構成図を示す。
図３では、図１に示す第１ソース可変抵抗素子１５ｐを“第１スイッチｓｗ１”により表記している。同様に、第１基板バイアス可変抵抗素子１６ｐを“第２スイッチｓｗ２”により、第２ソース可変抵抗素子１５ｎを“第３スイッチｓｗ３”により、そして、第２基板バイアス可変抵抗素子１６ｎを“第４スイッチｓｗ４”により、それぞれ表している。
また、図３では、図１に示す短絡スイッチ１９ｐを“第５スイッチｓｗ５”により、短絡スイッチ１９ｎを“第６スイッチｓｗ６”により、それぞれ表している。
【００３４】
ここで、第１スイッチｓｗ１を流れる電流による電源供給路の電圧変化値を符号“(IRdrop1)”で表す。また、第２スイッチｓｗ２を流れる電流による電源供給路の電圧変化値を符号“(IRdrop2)”で表す。
これらの電圧変化値を使って、第１スイッチｓｗ１と第２スイッチｓｗ２が接続された、機能回路１１内のＰチャネル型トランジスタにバックバイアスまたはフォワードバイアスをかけることができる。
【００３５】
このとき第１スイッチｓｗ１による電圧変化値(IRdrop1)に対する、第２スイッチｓｗ２による電圧変化値(IRdrop2)の大きさ（大小関係）により、以下の３つの状態を設定できる。
第１の状態は、(IRdrop1)＞(IRdrop2)とすることでＰチャネル型トランジスタにバックバイアスを設定した状態である。
第２の状態は、(IRdrop1)≒０＜(IRdrop2)とすることでＰチャネル型トランジスタにフォワードバイアスを設定した状態である。
第３の状態は、バックバイアスとフォワードバイアスの何れも設定しない状態である。この第３の状態では、(IRdrop1)≒(IRdrop2)となり、ソース電位と基板領域電位（ボディ電位、チャネル形成領域の電位）とが等価になる。このとき第５スイッチｓｗ５をオンすると、当該Ｎチャネル型トランジスタのソースと基板領域（ボディ領域、チャネル形成領域）の電位が等しくなる。第５スイッチｓｗ５の制御はモニタ回路１８が行う。
【００３６】
以上は、電源電圧Ｖｄｄの供給線１４側のスイッチ制御であるが、これとは独立して、基準電圧Ｖｓｓのスイッチ制御が可能である。
【００３７】
ここで、第３スイッチｓｗ３を流れる電流による電源供給路の電圧変化値を符号“(IRdrop3)”で表す。また、第４スイッチｓｗ４を流れる電流による電源供給路の電圧変化値を符号“(IRdrop4)”で表す。
これらの電圧変化値を使って、第３スイッチｓｗ３と第４スイッチｓｗ２４が接続された、機能回路１１内のＮチャネル型トランジスタにバックバイアスまたはフォワードバイアスをかけることができる。
【００３８】
このとき第３スイッチｓｗ３による電圧変化値(IRdrop3)に対する、第４スイッチｓｗ４による電圧変化値(IRdrop4)の大きさ（大小関係）により、以下の３つの状態を設定できる。
第１の状態は、(IRdrop3)＞(IRdrop4)とすることでＮチャネル型トランジスタにバックバイアスを設定した状態である。
第２の状態は、(IRdrop3)≒０＜(IRdrop4)とすることでＮチャネル型トランジスタにフォワードバイアスを設定した状態である。
第３の状態は、バックバイアスとフォワードバイアスの何れも設定しない状態である。この第３の状態では、(IRdrop3)≒(IRdrop4)となり、ソース電位と基板領域電位（ボディ電位、チャネル形成領域の電位）とが等価になる。このとき第６スイッチｓｗ６をオンすると、当該Ｎチャネル型トランジスタのソースと基板領域（ボディ領域、チャネル形成領域）の電位が等しくなる。第６スイッチｓｗ６の制御はモニタ回路１８が行う。
【００３９】
第１〜第４スイッチｓｗ１,ｓｗ２,ｓｗ３,ｓｗ４の制御は、モニタ回路１８で検知されるチップ内モニタ値を使って制御、または、チップ評価時にチップの出来具合により固定することができる。
【００４０】
第１の状態（バックバイアス状態）では、トランジスタの動作速度は第３の状態（初期状態）より下がるが、リーク電流が減少する。
第２の状態（フォワードバイアス状態）では、逆に、リーク電流は増えるが、トランジスタの動作速度が大きくなる。
第３の状態は、第１の状態と第２の状態の中間状態である。
【００４１】
リーク電流に関し、図３のような構成では、電源電圧Ｖｄｄ側、基準電圧Ｖｓｓ側の一方または双方で電源電流の経路を遮断するため、リーク電流による電力消費が激減する。このような低電力消費化のための構成は、いわゆるＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）技術またはパワーゲート技術（パワーゲーティング）として知られている。
【００４２】
パワーゲーティングの適用に際しては、閾値電圧が高いトランジスタ（電源遮断トランジスタ）を論理回路に電源電流を供給する経路に直列に挿入する。論理回路が休止可能な時間に、電源遮断トランジスタをオフすることにより、電源電流の供給経路を遮断し、結果として、リーク電流を低減する。
【００４３】
図３に示す第１スイッチｓｗ１と第３スイッチｓｗ３の少なくとも一方を、パワーゲーティングの適用のための電源遮断スイッチと兼用できる。このとき、電源遮断スイッチを複数のトランジスタの並列構成とすると、機能回路１１内の基本的なトランジスタより流せる電流量を上げるとともに、複数のトランジスタのうちオンするトランジスタの数によって、オン抵抗が制御できる。これは、パワーゲーティングの観点では、いわゆるラッシュ電流と称され、大きな電流が電源電圧Ｖｄｄの供給線１４から流れ出し、あるいは、大きなＶ電流が基準電圧Ｖｓｓの供給線１７に流れ込むことによる、ノイズ発生を抑圧できる。
【００４４】
また、同じようなオン抵抗の制御は、基板バイアス制御の観点では、前述した３つの状態から何れか所望の状態（関係）を得るための制御としても利用できる。つまり、電源遮断制御の技術では、第１スイッチｓｗ１と第３スイッチｓｗ３の少なくとも一方を設けた場合、その設けたスイッチを機能回路１１の動作時に単にオンしておくだけでなく、前述した３つの状態から所望の状態（関係）を得るように、第１スイッチｓｗ１と第２スイッチｓｗ２のオン抵抗の相対的な関係を制御する。
一方、電源遮断を行うときは、設けたスイッチを機能回路１１の動作停止移行時当にターンオフして、無駄な電力消費を抑制する。
【００４５】
なお、図３ではモニタ回路１８が、電力遮断制御が実行される機能回路１１内に設けられている。この場合、モニタ回路１８は、電力遮断の制御回路も兼用する。しかし、電力遮断制御の適切な実行のためには電力制御の制御回路は、電源遮断制御が行われない、つまり常時電源供給がされる回路ブロックに形成される。このため、モニタ兼電源遮断制御回路を機能回路１１の外の常時電源供給がされる回路ブロックに設けることが望ましい。
【００４６】
以上の第１実施形態では、設けられた４つの可変抵抗素子（１５ｐ,１５ｎ,１６ｐ,１６ｎ）の少なくとも１つを基板バイアス決定部（例えば、モニタ回路１８）が制御する。ただし、基板バイアス決定部が制御する可変抵抗素子には、第１,第２基板バイアス可変抵抗素子１６ｐ,１６ｎの少なくとも一方を含む。第１実施形態では、制御すべき可変抵抗素子を自由に変更できる。
しかし、制御する可変抵抗素子を変更しないのであれば、以下の実施形態のように最初から必要な可変抵抗素子のみ形成している構成でもよい。
【００４７】
《第２実施形態》
図４は、第２実施形態に関わる半導体装置の構成図である。
図４に図解する半導体装置は、可変抵抗素子として、図１に示す第１基板バイアス可変抵抗素子１６ｐのみ有している。モニタ回路１８は、第１基板バイアス可変抵抗素子１６ｐの可変抵抗値を変えて、第１基板バイアス可変抵抗素子１６ｐにより基板バイアス経路に発生する電圧変化値(IRdrop2)を制御する。一方、Ｐチャネル型トランジスタのソース１２ｐは、通常、ソース抵抗Ｒｓを有する。モニタ回路１８は、ソース抵抗Ｒｓによる電圧変化値(IRdrop1)に対して電圧変化値(IRdrop2)を変化させ、第１実施形態と同様な３つの状態（バックバイアス状態、フォワードバイアス状態、そのいずれでもない状態）を制御する。
なお、ソース抵抗Ｒｓが小さすぎて上記状態変化の制御がやりにくい場合、電力ロスが大きくなるが、ソース抵抗値を意図的に大きくする抵抗素子をＰチャネル型トランジスタのソース１２ｐと電源電圧Ｖｄｄの供給線１４との間に挿入してもよい。
【００４８】
図４の場合、Ｎチャネル型トランジスタのソース１２ｎとＮチャネル型トランジスタのボディ領域１３ｎは、ともに、基準電圧Ｖｓｓの供給線１７に接続されている。
【００４９】
《第３実施形態》
図５は、第３実施形態に関わる半導体装置の構成図である。
図５に図解する半導体装置は、可変抵抗素子として、図１に示す第２基板バイアス可変抵抗素子１６ｎのみ有している。モニタ回路１８は、第２基板バイアス可変抵抗素子１６ｎの可変抵抗値を変えて、第２基板バイアス可変抵抗素子１６ｎにより基板バイアス経路に発生する電圧変化値(IRdrop4)を制御する。一方、Ｎチャネル型トランジスタのソース１２ｎは、通常、ソース抵抗Ｒｓを有する。モニタ回路１８は、ソース抵抗Ｒｓによる電圧変化値(IRdrop3)に対して電圧変化値(IRdrop4)を変化させ、第１実施形態と同様な３つの状態（バックバイアス状態、フォワードバイアス状態、そのいずれでもない状態）を制御する。
なお、ソース抵抗Ｒｓが小さすぎて上記状態変化の制御がやりにくい場合、電力ロスが大きくなるが、ソース抵抗値を意図的に大きくする抵抗素子をＮチャネル型トランジスタのソース１２ｎと基準電圧Ｖｓｓの供給線１７との間に挿入してもよい。
【００５０】
図５の場合、Ｐチャネル型トランジスタのソース１２ｐとＰチャネル型トランジスタのボディ領域１３ｐは、ともに、電源電圧Ｖｄｄの供給線１４に接続されている。
【００５１】
《第４実施形態》
図６は、第４実施形態に関わる半導体装置の構成図である。
第４実施形態では、図４に示す第２実施形態において、第１ソース可変抵抗素子１５ｐを追加した半導体装置に関する。
これにより、第１基板バイアス可変抵抗素子１６ｐによる上記３つの状態の制御がやりやすいように、第１ソース可変抵抗素子１５ｐの可変抵抗値を変更可能となる。
なお、第１ソース可変抵抗素子１５ｐを、電源遮断制御のために設けてもよい。あるいは、上記３つの状態の制御をやり易くするためと、電源遮断制御の両方を行う目的で第１ソース可変抵抗素子１５ｐを設けてもよい。
【００５２】
《第５実施形態》
図７は、第５実施形態に関わる半導体装置の構成図である。
第５実施形態では、図５に示す第３実施形態において、第２ソース可変抵抗素子１５ｎを追加した半導体装置に関する。
これにより、第２基板バイアス可変抵抗素子１６ｎによる上記３つの状態の制御がやりやすいように、第２ソース可変抵抗素子１５ｎの可変抵抗値を変更可能となる。
なお、第２ソース可変抵抗素子１５ｎを、電源遮断制御のために設けてもよい。あるいは、上記３つの状態の制御をやり易くするためと、電源遮断制御の両方を行う目的で第２ソース可変抵抗素子１５ｎを設けてもよい。
【００５３】
《第６実施形態》
図８は、第６実施形態に関わる半導体装置の構成図である。
第６実施形態では、図４に示す第２実施形態において、第２ソース可変抵抗素子１５ｎを追加した半導体装置に関する。
第２ソース可変抵抗素子１５ｎを追加すると、第１基板バイアス可変抵抗素子１６ｐによる上記３つの状態の制御がやり易くなるという効果はない。しかし、第２ソース可変抵抗素子１５ｎによるＮチャネル型トランジスタのバックバイアス制御は可能となる。また、第２ソース可変抵抗素子１５ｎは電源遮断制御のために設けられているとの見方もできる。あるいは、Ｎチャネル型トランジスタのバックバイアス制御と電源遮断制御の両方のために第２ソース可変抵抗素子１５ｎを形成してもよい。
【００５４】
《第７実施形態》
図９は、第７実施形態に関わる半導体装置の構成図である。
第７実施形態では、図５に示す第３実施形態において、第１ソース可変抵抗素子１５ｐを追加した半導体装置に関する。
第１ソース可変抵抗素子１５ｐを追加すると、第２基板バイアス可変抵抗素子１６ｎによる上記３つの状態の制御がやり易くなるという効果はない。しかし、第１ソース可変抵抗素子１５ｐによるＰチャネル型トランジスタのバックバイアス制御は可能となる。また、第１ソース可変抵抗素子１５ｐは電源遮断制御のために設けられているとの見方もできる。あるいは、Ｐチャネル型トランジスタのバックバイアス制御と電源遮断制御の両方のために第１ソース可変抵抗素子１５ｐを形成してもよい。
【００５５】
以上の第１〜第７実施形態では、基板バイアス決定部（例えばモニタ回路１８）によって、基板バイアス可変抵抗素子の可変抵抗値が決められている。そのため、その決められた可変抵抗値で基板バイアス可変抵抗素子の両端に発生する電圧変化の値も決まる。この電圧変化（基板電圧変化）は、ソース抵抗で発生する電圧変化（ソース電圧変化）との大小関係が予め決められる。ここで電圧関係には、例えば、基板電圧変化とソース電圧変化が等価な関係、基板電圧変化（一方）がソース電圧変化（他方）より大きい関係、基板電圧変化（一方）がソース電圧変化（他方）より小さい関係の３つの関係がある。基板バイアス決定部（例えばモニタ回路１８）は、望ましくは、この３つの関係の中から所望の関係が得られるように、基板バイアス可変抵抗素子の可変抵抗値を決めている。
よって、バックバイアス状態、フォワードバイアス状態、そのどちらでもない状態が任意に設定でき、特性向上（動作速度の向上）と低消費電力化の両立が可能である。
【００５６】
なお、本実施形態の基板バイアス制御は、基板領域に電流が流れないとＩＲドロップが生じない。つまり、リーク電流が大きな微細プロセスでのリーク電流を、逆手にとって巧みに利用する技術である。
【００５７】
また、第１実施形態で述べた実施例のように、可変抵抗素子と短絡スイッチをすべてトランジスタ構成とすると、トランジスタのオン抵抗を制御信号Ｓｃで制御できる。この制御は、いわゆるパワーゲーティングのラッシュ電流抑制制御と似ているため兼用が可能であり、また、トランジスタのみでスイッチや可変抵抗素子が形成できてつくりやすい。
【００５８】
短絡スイッチ１９ｐ（第５スイッチｓｗ５）をＰＭＯＳトランジスタから形成し、そのソースとドレインをショートすることにより、システム内のＰＭＯＳトランジスタのソースと基板領域を同電位にすることが可能となる。
短絡スイッチ１９ｎ（第６スイッチｓｗ６）をＮＭＯＳトランジスタから形成し、そのソースとドレインをショートすることにより、システム内のＮＭＯＳトランジスタのソースと基板領域を同電位にすることが可能となる。
【００５９】
機能回路１１内のトランジスタの動作が予定した速度よりSlow側へ振れたときには、第１スイッチｓｗ１（第１ソース可変抵抗素子１５ｐ）と第３スイッチｓｗ３（第１基板バイアス可変抵抗素子１６ｐ）のオン抵抗を最小または極力小さくする。また、ソース側の(IRdrop3)を押さえ、第２スイッチｓｗ２（第１基板バイアス可変抵抗素子１６ｐ）と第４スイッチｓｗ４（第２基板バイアス可変抵抗素子１６ｎ）の可変抵抗値を上げて基板側の電位に(IRdrop2)または(IRdrop4)を起こさせる。これにより、機能回路１１内のトランジスタにフォワードバイアスがかかり、その動作速度が上がる。このとき第５スイッチｓｗ５と第６スイッチｓｗ６はオフしておく。
【００６０】
一方、機能回路１１内のトランジスタの動作が予定した速度よりfast側へ振れたときには、第２スイッチｓｗ２（第１基板バイアス可変抵抗素子１６ｐ）と第４スイッチｓｗ４（第２基板バイアス可変抵抗素子１６ｎ）の可変抵抗値を最小または極力小さくする。また、ソース側に(IRdrop3)を起こさせるように、第１スイッチｓｗ１（第１ソース可変抵抗素子１５ｐ）と第３スイッチｓｗ３（第１基板バイアス可変抵抗素子１６ｐ）の可変抵抗値を調整する。これにより、機能回路１１内のトランジスタにバックバイアスがかかり、その動作速度を遅くするとともにリーク電流を抑制する。このとき第５スイッチｓｗ５と第６スイッチｓｗ６はオフしておく。
【００６１】
フォワードバイアスもバックバイアスもかけずに、トランジスタの特性そのものを使用する場合は、第１〜第４スイッチｓｗ１〜ｓｗ４を、例えば抵抗値最小とし、第５スイッチｓｗ５と第６スイッチｓｗ６をオンする。これによって、トランジスタのソースと基板領域をショートし、通常のトランジスタとして使用する。
【００６２】
以上の制御だけでなく、第１〜第４スイッチｓｗ１〜ｓｗ４の抵抗値を必要に応じて制御することによって、slow側のトランジスタに電圧降下を加えた状態や、上記トランジスタがfast側に振れたときの制御に、さらにフォワードバイアスをかけた状態、上記トランジスタの特性そのものを使用する場合に電圧降下だけを作り出す状態、また、ＰＭＯＳとＮＭＯＳのアンバランスなチップやブロックに対して、ＰＭＯＳにフォワードバイアス、ＮＭＯＳにバックバイアスといった状態を作り出すことも可能である。
【００６３】
さらに、本実施形態における閾値電圧の制御技術を、いわゆるマルチしきい値ＣＭＯＳ（ＭＴ−ＣＭＯＳ）と呼ばれるパワーゲーティング技術と重複適用することも可能である。
【００６４】
このように本発明の実施形態によれば、基板バイアス印加のための電源の外部追加や内部電源生成回路の追加なしで、また特別な電圧制御用の電源なしの標準的なシステムのまま、電源電圧制御、基板バイアス制御を適用可能となる。これにより、より安価に、ばらつきを削減したチップ、システムの設計が可能となる。
また、パワーゲーティング技術と電源電圧制御および基板バイアス制御を同一制御系で適用可能となり、両技術を重複適用しようとする際の設計複雑化の軽減が可能となる。
【図面の簡単な説明】
【００６５】
【図１】第１実施形態に関わる半導体装置の構成図である。
【図２】機能回路に含ませることが可能な回路のうち、最も簡単なインバータ回路の回路図である。
【図３】第１実施形態において好ましい実施例の構成図である。
【図４】第２実施形態に関わる半導体装置の構成図である。
【図５】第３実施形態に関わる半導体装置の構成図である。
【図６】第４実施形態に関わる半導体装置の構成図である。
【図７】第５実施形態に関わる半導体装置の構成図である。
【図８】第６実施形態に関わる半導体装置の構成図である。
【図９】第７実施形態に関わる半導体装置の構成図である。
【符号の説明】
【００６６】
１０…半導体装置、１１…機能回路、１２ｐ…Ｐチャネル型トランジスタのソース、１２ｎ…Ｎチャネル型トランジスタのソース、１３ｐ…Ｐチャネル型トランジスタのボディ領域、１３ｎ…Ｎチャネル型トランジスタのボディ領域、１４…電源電圧Ｖｄｄの供給線、１５ｐ…第１ソース可変抵抗素子、１５ｎ…第２ソース可変抵抗素子、１６ｐ…第１基板バイアス可変抵抗素子、１６ｎ…第２基板バイアス可変抵抗素子、１７…基準電圧Ｖｓｓの供給線、１８…モニタ回路、１９ｐ,１９ｎ…短絡スイッチ、ｓｗ１〜ｓｗ６…第１〜第６スイッチ
【図１】
2010080807.tif 000003
【図２】
2010080807.tif 000004
【図３】
2010080807.tif 000005
【図４】
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【図５】
2010080807.tif 000007
【図６】
2010080807.tif 000008
【図７】
2010080807.tif 000009
【図８】
2010080807.tif 000010
【図９】
2010080807.tif 000011