(57)【要約】【課題】ＭＯＮＯＳ方式を採用するスプリットゲート型メモリセルの情報保持特性を向上させる。【解決手段】選択ゲート８の基板表面とメモリゲート１５の基板表面に段差を設ける。選択ゲート８の基板表面がメモリゲート１５の基板表面より下方にある場合、書込み時のチャネルの電子は段差部を斜めに流れる。斜めに流れている間にバリアを越えるのに必要なエネルギーを得ても、基板表面から離れているため、電子の注入は起こらない。注入は電子が基板表面に到達する位置よりドレイン領域５６側でのみ可能となる。その結果、電子のギャップ領域への注入が抑制され、電子分布が正孔分布に近づくため、情報保持時のしきい値変動が抑制され、メモリセルの情報保持特性が向上する。【選択図】図２
2010161281.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成されたメモリセルを有する半導体装置であって、
前記メモリセルは、第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも第１の電位障壁膜と、前記第１の電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記選択ゲートの基板界面は、前記メモリゲートの基板界面よりも下方に位置していることを特徴とする半導体装置。
【請求項２】
前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差ｄは、前記選択ゲートと前記メモリゲートの間隔をｘとすると、ｘが１７ｎｍ以下ならば、０ｎｍ以上１６ｎｍ以下、ｘが１７ｎｍ以上２６ｎｍ以下ならば、（１．８ｘ−３０）ｎｍ以上１６ｎｍ以下となることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２ゲート絶縁膜は、前記第１の電位障壁膜と、前記第１の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第２の電位障壁膜とからなることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記メモリセルのデータ書き込みは、前記第２ゲート絶縁膜をトンネリングさせて前記半導体基板側から前記電荷保持膜中にホットエレクトロンを注入させることによって行われ、
前記メモリセルのデータ消去は、前記第２ゲート絶縁膜をトンネリングさせて前記半導体基板側から前記電荷保持膜中にホットホールを注入させることによって行われることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記メモリセルは、第１方向、および前記第１方向と直交する第２方向にマトリクス状に複数配置されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグがそれぞれ形成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
第１ゲート絶縁膜を介して第１導電型の半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも第１の電位障壁膜と、前記第１の電位障壁膜上に積層された電荷保持膜とを含んで構成されたメモリセルを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記第１ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
（ｄ）前記（ｃ）工程の後、露出した前記半導体基板の表面にシリコンエピタキシャル層を成長させる工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板を熱酸化することによって、前記シリコンエピタキシャル層の少なくとも一部を酸化シリコン膜に変換することによって、前記酸化シリコン膜からなる前記第１の電位障壁膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第１の電位障壁膜上に前記電荷保持膜を形成することによって、前記第２ゲート絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記第２ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第２ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第２ゲート絶縁膜を残す工程と、
（ｉ）前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるドレイン領域を形成する工程とを含み、
前記（ｄ）工程では、前記選択ゲートの下端部近傍における前記シリコンエピタキシャル層の上面が、前記半導体基板と前記第１ゲート絶縁膜との界面よりも上方に位置するように、前記シリコンエピタキシャル層の膜厚を制御することを特徴とする半導体装置の製造方法。
【請求項９】
前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差ｄは、前記選択ゲートと前記メモリゲートの間隔をｘとすると、ｘが１７ｎｍ以下ならば、０ｎｍ以上１６ｎｍ以下、ｘが１７ｎｍ以上２６ｎｍ以下ならば、（１．８ｘ−３０）ｎｍ以上１６ｎｍ以下とすることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第２ゲート絶縁膜は、前記第１の電位障壁膜と、前記第１の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第２の電位障壁膜とからなることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記メモリセルを、第１方向、および前記第１方向と直交する第２方向にマトリクス状に複数形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記（ｉ）工程の後、前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグをそれぞれ形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１４】
第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも第１の電位障壁膜と、前記第１の電位障壁膜上に積層された電荷保持膜とを含んで構成された半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）前記半導体基板上に窒化シリコン膜をマスクにして、前記半導体基板をエッチングし、前記第１ゲート絶縁膜を介して前記選択ゲートを埋め込んで形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板を熱酸化することによって、前記酸化シリコン膜からなる前記第１の電位障壁膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１の電位障壁膜上に前記電荷保持膜を形成することによって、前記第２ゲート絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第２ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
（ｇ）前記（ｆ）工程の後、前記第２ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第２ゲート絶縁膜を残す工程と、
（ｈ）前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるドレイン領域を形成する工程、
とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記選択ゲートの基板界面と前記メモリゲートの基板界面の段差ｄは、前記選択ゲートと前記メモリゲートの間隔をｘとすると、ｘが１７ｎｍ以下ならば、０ｎｍ以上１６ｎｍ以下、ｘが１７ｎｍ以上２６ｎｍ以下ならば、（１．８ｘ−３０）ｎｍ以上１６ｎｍ以下とすることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記第２ゲート絶縁膜は、前記第１の電位障壁膜と、前記第１の電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第２の電位障壁膜とからなることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１８】
前記メモリセルを、第１方向、および前記第１方向と直交する第２方向にマトリクス状に複数形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１９】
前記（ｈ）工程の後、前記半導体基板上に絶縁膜が堆積・パターニングされ、前記メモリセルのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグがそれぞれ形成されていることを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電気的書き換えが可能な不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性メモリとマイクロコンピュータとを単一のシリコン基板上に混載した半導体装置は、組込み型マイクロコンピュータとして、産業用機械、家電、自動車搭載装置などに広く用いられている。
【０００３】
上記半導体装置の不揮発性メモリは、マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用するものであるが、このような混載に適した不揮発性メモリのセル構造として、選択ＭＯＳ（Metal Oxide Semiconductor）トランジスタとメモリＭＯＳトランジスタとを直列に接続したスプリットゲート型メモリセルが挙げられる。
【０００４】
スプリットゲート型メモリセルのうち、特に、選択ＭＯＳトランジスタのゲート電極（以下、選択ゲートという）の側壁に自己整合技術を利用してメモリＭＯＳトランジスタのゲート電極（以下、メモリゲートという）を配置したメモリセル構造は、メモリゲートのゲート長をリソグラフィの最小解像寸法以下に縮小できるので、フォトレジスト膜をマスクにしたエッチングで選択ゲートとメモリゲートを個別に形成するメモリセル構造に比べて、微細なメモリセルを実現できることが知られている（例えば特許文献１）。
【０００５】
スプリットゲート型メモリセルを構成する２種類のＭＯＳトランジスタのうち、メモリＭＯＳトランジスタは、そのゲート絶縁膜に電荷を保持させることによって情報を記憶するが、この電荷の保持方式には、主として２種類ある。１つは、ゲート絶縁膜の一部に電気的に孤立した導電性多結晶シリコン膜を用いるフローティングゲート方式（例えば、特許文献２）であり、もう１つは、窒化シリコン膜のような電荷を蓄積する性質を持った絶縁膜に電荷を蓄えるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式（例えば、特許文献１）である。
【０００６】
上記した２種類の電荷保持方式のいずれにおいても、電荷を蓄積する領域とシリコン基板との間には、絶縁性に優れた酸化シリコン膜が挿入される。ところが、フローティングゲート方式では、この酸化シリコン膜に局所的なリークパスが発生した場合、保持電荷がこのリークパスを通って基板側に漏洩するために、電荷を保持できなくなるという問題がある。これに対して、ＭＯＮＯＳ方式は、電荷保持膜である絶縁膜中で保持電荷が空間的に離散化されているために、リークパス周囲の保持電荷だけがリークするに過ぎず、極端な電荷保持寿命の低下がないという利点がある。
【０００７】
図４１は、自己整合技術を利用したスプリットゲート型メモリセルのうち、電荷の保持方式としてＭＯＮＯＳ方式を採用したメモリセルの断面構造を示している。メモリセルは、選択ＭＯＳトランジスタとメモリＭＯＳトランジスタとで構成されている。メモリゲート１５は、選択ゲート８が形成された後、その側壁にゲート絶縁膜５２を介して自己整合的に形成される。選択ＭＯＳトランジスタのゲート絶縁膜５４は酸化シリコン膜で構成され、メモリＭＯＳトランジスタのゲート絶縁膜５２は、第１電位障壁膜であるボトム酸化膜５２ａ、電荷保持膜である窒化シリコン膜５２ｂ、第２電位障壁膜であるトップ酸化膜５２ｃをこの順で積層した３層膜で構成されている。図示はしないが、選択ゲート８は選択ゲート線に、メモリゲート１５はワード線にそれぞれ接続されている。また、選択ＭＯＳトランジスタのソース領域５５は共通ソース線に、メモリＭＯＳトランジスタのドレイン領域５６はデータ線にそれぞれ接続されている。
【０００８】
メモリセルへの書き込みは、選択ＭＯＳトランジスタをオン状態にすると同時に、メモリＭＯＳトランジスタのドレイン領域５６およびメモリゲート１５に所定の電圧を印加して行う。この時、選択ＭＯＳトランジスタとメモリＭＯＳトランジスタとの境界領域に高電界が発生する条件にすると、この領域のｐ型ウエル３の表面にホットエレクトロンが発生し、その一部がメモリゲート１５側に注入される（ＳＳＩ：Source Side Injection）。この注入ホットエレクトロンは、メモリＭＯＳトランジスタのゲート絶縁膜５２の一部である窒化シリコン膜５２ｂに捕獲され、情報が書き込まれる。一方、情報の消去は、メモリゲート１５に負バイアス、ドレイン領域５６に正バイアスをそれぞれ印加し、バンド間トンネル注入を用いてホットホールを発生させ、このホットホールを窒化シリコン膜５２ｂに注入して電子を中和することにより行う（ホットホール消去）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−０４６００２号公報
【特許文献２】特開２００４−３６３１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１は、本発明者が検討したスプリットゲート型メモリセルの概略構成を示す模式的断面図である。図１において、符号１はシリコン基板、符号８は選択ゲート（制御ゲート）電極、符号１２はボトム酸化膜、符号１３は窒化シリコン膜、符号１４はトップ酸化膜、符号１５はメモリゲート、符号５５はソース領域、符号５６はドレイン領域である。図１に示すように、データ書き込み時のホットエレクトロン注入は、主に制御ゲート電極側のａ部で行われ、データ消去時のホットホール注入は、主にドレイン領域側のｂ部で行われる。即ち、データ書き込み時のホットエレクトロン注入位置（ａ部）とデータ消去時のホットホール注入位置（ｂ部）とが空間的に離れているため、書き込み時のホットエレクトロンと消去時のホットホールとの分布に差が生じ易い。特に、制御ゲートとメモリゲートにはさまれた領域（以下、ギャップ領域と呼び、制御ゲートとメモリゲートの間隔をギャップ長と呼ぶ）は、メモリＭＯＳトランジスタのしきい値電圧に大きく影響を与えるが、この領域には、電子は注入しやすく正孔は注入しにくいため、電子が残りやすい。
【００１１】
書き込み時のホットエレクトロンと消去時のホットホールの分布に差が生じると、情報保持時に電子と正孔が電荷蓄積膜中を相互に拡散して、しきい値電圧の変動をもたらす。保持温度が高いほど、電子と正孔の拡散が加速され、しきい値電圧の変動は顕著になる。
【００１２】
メモリゲート１５の幅を縮小し、ホットエレクトロン注入位置とホットホール注入位置とを近づければ、データ保持特性の劣化及びデータ書き換え耐性の劣化を抑制することができる。しかしながら、メモリゲート１５の幅を縮小した場合、ＭＯＮＯＳ型ＦＥＴのメモリゲート１５下のチャネル長も短くなるため、ＭＯＮＯＳ型ＦＥＴがカットオフ出来なくなり（パンチスルー耐性が低下）、その結果、メモリセルのオフリーク電流が増大してしまう。
【００１３】
本発明の目的は、電子分布を正孔分布に近づけることにより、ＭＯＮＯＳ方式を採用するスプリットゲート型メモリセルの情報保持特性を向上させる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
電子の注入位置をギャップ領域から離し、ドレイン領域に近づけるには、電子が構造上ギャップ領域へ注入できないようにすることが有効である。図２は、選択ゲートの基板表面とメモリゲートの基板表面に段差を設けたメモリ構造である。図に示すように、選択ゲートの基板表面がメモリゲートの基板表面より下方にある場合、チャネルの電子は段差部を矢印に沿って斜めに流れるため、バリアを越えるのに必要なエネルギーを得ても、基板表面から離れたところを流れる間は、注入は起こらない。注入は電子が基板表面に到達する位置ｃよりドレイン側でのみ可能となる。
【００１６】
また、段差ｄが存在する場合、チャネルの電子は矢印に沿って流れるため、電子はメモリゲートへ向かう方向の運動量を得て基板表面に到達することになり、段差がない平坦な場合に比べて、注入効率が向上する。
【００１７】
図３はデバイスシミュレーションにより求めた電子注入分布のソース側端の位置および注入電荷量の段差依存性である。まず、段差が大きいほど、注入分布はドレイン側へ移動し、ギャップ領域への注入は減少する。すなわち、ギャップ領域への電子注入成分が消失するための段差の下限値は、ギャップ長に依存する。例えば、ギャップ長が２０ｎｍの場合、段差が４ｎｍ以上であれば、ギャップ領域への電子注入成分が消失する。ギャップ長が１７ｎｍ以下では段差がなくてもギャップ領域への注入が起こらないため、下限値は０である。一方、注入電荷量は、段差が１６ｎｍ以下であれば、段差がない場合に比べ増加するが、１６ｎｍ以上では減少する。従って、段差の上限値は１６ｎｍとなる。なお、ギャップ長が２６ｎｍ以上では、ギャップ領域への電子注入を抑制し、かつ、基板が平坦な場合よりも注入効率が低下しないことを両立することはできない。以上から、ギャップ領域への電子注入を抑制し、かつ、基板が平坦な場合よりも注入効率が低下しないための段差ｄの範囲は、ギャップ長ｘが１７ｎｍ以下ならば、０ｎｍ以上１６ｎｍ以下、ギャップ長が１７ｎｍ以上２６ｎｍ以下ならば、（１．８ｘ−３０）ｎｍ以上１６ｎｍ以下となる。
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
第１導電型の半導体基板の主面に形成されたメモリセルを有する半導体装置であって、
前記メモリセルは、第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記選択ゲートの基板界面は、前記メモリゲートの基板界面よりも下方に位置しているものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
ＭＯＮＯＳ方式を採用するメモリセルの情報保持特性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明者が検討した半導体装置の要部断面図である。
【図２】本発明の半導体装置の要部断面図である。
【図３】ホットエレクトロン注入位置端と注入電荷量の段差依存性のシミュレーション結果を示すグラフである。
【図４】本発明の実施例１である半導体装置のメモリアレイ領域を示す要部平面図である。
【図５】図４のＡ−Ａ線断面図である。
【図６】本発明の実施例１である半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す要部断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す要部断面図である。
【図２２】本発明の実施例２である半導体装置の製造方法を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す要部断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す要部断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す要部断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す要部断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す要部断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す要部断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す要部断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す要部断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す要部断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す要部断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す要部断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す要部断面図である。
【図３６】図３５に続く半導体装置の製造方法を示す要部断面図である。
【図３７】図３６に続く半導体装置の製造方法を示す要部断面図である。
【図３８】図３７に続く半導体装置の製造方法を示す要部断面図である。
【図３９】図３８に続く半導体装置の製造方法を示す要部断面図である。
【図４０】図３９に続く半導体装置の製造方法を示す要部断面図である。
【図４１】従来の半導体装置の要部断面図である。
【発明を実施するための形態】
【００２３】
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２６】
同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２８】
また、以下の実施例を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
また、以下の実施例で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【実施例１】
【００３０】
図４は、本発明の実施例１である半導体装置のメモリアレイ領域を示す要部平面図、図５は、図４のＡ−Ａ線に沿った断面図である。なお、図４は、メモリアレイ領域の構成を見易くするために、一部の部材の図示を省略している。
【００３１】
本実施例の半導体装置は、ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置を含んでいる。スプリットゲート型メモリセルは、ｐ型のシリコン基板１のｐ型ウエル３に形成された選択ＭＯＳトランジスタとメモリＭＯＳトランジスタとで構成されている。選択ＭＯＳトランジスタのゲート電極（選択ゲート８）はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜７上に形成されている。また、メモリＭＯＳトランジスタのゲート電極（メモリゲート１５）はｎ型多結晶シリコン膜からなり、選択ゲート８の一方の側壁に配置されている。図示は省略するが、選択ゲート８は選択ゲート線に接続され、メモリゲート１５はワード線に接続されている。
【００３２】
メモリゲート１５は、選択ゲート８とはサイドウォールスペーサ１０、窒化シリコン膜１３、トップ酸化膜１４からなるゲート絶縁膜を介して電気的に分離され、ｐ型ウエル３とはボトム酸化膜１２、窒化シリコン膜１３、トップ酸化膜１４からなるゲート絶縁膜を介して電気的に分離されている。
【００３３】
選択ゲート８の近傍のｐ型ウエル３には、メモリセルのドレイン領域として機能するｎ＋型半導体領域１９が形成されている。このｎ＋型半導体領域（ドレイン領域）１９は、データ線（ＤＬ）に接続されている。データ線（ＤＬ）は、メモリセルを覆う層間絶縁膜３７上に形成され、コンタクトホール３８内のプラグ３９を介してｎ＋型半導体領域（ドレイン領域）１９と電気的に接続されている。データ線（ＤＬ）は、アルミニウム合金を主体としたメタル膜からなり、プラグ３９は、タングステンを主体としたメタル膜からなる。一方、メモリゲート１５の近傍のｐ型ウエル３には、メモリセルのソース領域として機能するｎ＋型半導体領域１９が形成されている。このｎ＋型半導体領域（ソース領域）１９は、共通ソース線に接続されている。
【００３４】
ｎ＋型半導体領域（ドレイン領域）１９に隣接した領域のｐ型ウエル３には、ｎ＋型半導体領域１９よりも不純物濃度が低いｎ−型半導体領域１６が形成されている。ｎ−型半導体領域１６は、ｎ＋型半導体領域（ドレイン領域）１９の端部の高電界を緩和し、選択ＭＯＳトランジスタをＬＤＤ（Lightly Doped Drain）構造にするためのエクステンション領域である。また、ｎ＋型半導体領域（ソース領域）１９に隣接した領域のｐ型ウエル３には、ｎ＋型半導体領域１９よりも不純物濃度が低いｎ−型半導体領域１６が形成されている。ｎ−型半導体領域１６は、ｎ＋型半導体領域（ソース領域）１９の端部の高電界を緩和し、メモリＭＯＳトランジスタをＬＤＤ構造にするためのエクステンション領域である。選択ゲート８の他方の側壁およびメモリゲート１５の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ１８が形成されている。これらのサイドウォールスペーサ１８は、ｎ＋型半導体領域（ドレイン領域）１９およびｎ＋型半導体領域（ソース領域）１９を形成するために利用される。
【００３５】
次に、図６〜図２１を用いて上記不揮発性半導体記憶装置の製造方法を工程順に説明する。なお、製造方法を説明する各図において、左側部分は、周辺回路領域の一部を示す断面図、左から２番目は、メモリアレイ領域の一部（図４のＡ−Ａ線に沿った領域）を示す断面図、左から３番目、４番目はメモリアレイ領域の一部（それぞれ、図４のＢ−Ｂ線、Ｃ−Ｃ線に沿った領域）である。不揮発性半導体記憶装置の周辺回路領域には、センスアンプ、カラムデコーダ、ロウデコーダなどのような低耐圧ＭＯＳトランジスタで構成される回路と、昇圧回路のような高耐圧ＭＯＳトランジスタで構成される回路とがあるが、ここでは、メモリセルおよび低耐圧ＭＯＳトランジスタの製造方法についてのみ説明する。
【００３６】
まず、図６に示すように、周知の製造技術を用いてシリコン基板１の主面に素子分離溝２を形成した後、シリコン基板１の主面にｐ型ウエル３とｎ型ウエル４とを形成する。次に、シリコン基板１を熱酸化することによって、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に膜厚３〜４ｎｍ程度の酸化シリコンからなるゲート絶縁膜５を形成する。ゲート絶縁膜５は、周辺回路を構成するＭＯＳトランジスタのゲート絶縁膜を構成する。
【００３７】
次に、図７に示すように、シリコン基板１上にＣＶＤ法で膜厚１５０ｎｍ程度のアンドープ多結晶シリコン膜６を堆積した後、フォトレジスト膜（図示しない）をマスクにしたドライエッチングでメモリアレイ領域のアンドープ多結晶シリコン膜６を除去する。アンドープ多結晶シリコン膜６は、周辺回路を構成するＭＯＳトランジスタのゲート電極を構成する。続いて、選択ＭＯＳトランジスタの閾値電圧を調整するために、イオン注入した後、希フッ酸水溶液を用いてメモリアレイ領域のゲート絶縁膜５を除去する。
【００３８】
次に、図８に示すように、メモリアレイ領域のｐ型ウエル３の表面に膜厚３〜４ｎｍ程度の酸化シリコンからなるゲート絶縁膜７を形成する。ゲート絶縁膜７は、選択ＭＯＳトランジスタのゲート絶縁膜を構成する。続いて、シリコン基板１上にＣＶＤ法で膜厚２００ｎｍ程度の多結晶シリコン膜８ｎを堆積する。多結晶シリコン膜８ｎには、その成膜中に４×１０２０ａｔｏｍｓ／ｃｍ３程度のリンを導入し、その導電型をｎ型にする。次に、多結晶シリコン膜８ｎにＣＶＤ法で窒化シリコン膜９を堆積する。
【００３９】
次に、図９に示すように、フォトレジスト膜３０をマスクにしたドライエッチングでメモリアレイ領域の多結晶シリコン膜８ｎをパターニングし、選択ゲート８を形成する。この時、周辺回路領域の多結晶シリコン膜８ｎはすべて除去する。続いて、基板洗浄として、シリコン基板１（ｐ型ウエル３）の表面を等方的にドライエッチングし、多結晶シリコン膜８ｎのドライエッチングによって生じたシリコン基板１の表面のダメージを除去する。
【００４０】
次に、図１０に示すように、メモリゲート絶縁膜の一部となる酸化膜１０ｎを形成する。酸化膜１０ｎは、熱酸化法とＣＶＤ法とを併用して形成し、その膜厚は、２〜７ｎｍ程度とする。熱酸化法としては、ＩＳＳＧ酸化法、ドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いることができ、ＣＶＤ法としては、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用いることができる。
【００４１】
次に、図１１に示すように、酸化膜１０ｎを異方性エッチングすることによって、選択ゲート８の両側壁に酸化膜１０ｎをサイドウォールスペーサ１０として残し、シリコン基板１表面の酸化膜１０ｎを除去する。サイドウォールスペーサ１０は、選択ゲート８とメモリゲートの間のゲート絶縁膜の一部となる。
【００４２】
次に、図１２に示すように、上記のエッチングで露出したシリコン基板１（ｐ型ウエル３）の表面にシリコンエピタキシャル層１１を形成する。シリコンエピタキシャル層１１は、原料ガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）を用い、キャリアガスとして水素と塩化水素の混合ガスを用いたＣＶＤ法により、６００〜１１００℃の温度条件で形成する。シリコンエピタキシャル層１１の膜厚は、形成したい基板段差とする。
【００４３】
次に、図１３に示すように、窒化シリコン膜９を除去する。
【００４４】
次に、図１４に示すように、シリコンエピタキシャル層１１および選択ゲート８の上部にゲート絶縁膜の一部となるボトム酸化膜１２を形成する。ボトム酸化膜１２は、ＣＶＤ法を用いて形成する。その膜厚は２〜７ｎｍ程度とする。次にゲート絶縁膜となる窒化シリコン膜１３を形成する。窒化シリコン膜１３は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料に用いた８００℃程度の熱ＣＶＤ法で形成し、その膜厚は、１３〜１５ｎｍ程度とする。窒化シリコン膜１３の膜厚は、動作電圧の低減および電荷保持特性向上の要求から、適宜定められる。さらに、ゲート絶縁膜の一部となるトップ酸化膜１４を形成する。トップ酸化膜１４は、ＩＳＳＧ酸化法を用いて窒化シリコン膜１３の一部を酸化することにより形成し、その膜厚は、４〜６ｎｍ程度とする。トップ酸化膜１４は、ＩＳＳＧ酸化法に代えてドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いて形成することもできる。また、酸化シリコン膜をＣＶＤ法で堆積することによって形成することもできる。なお、本発明は、トップ酸化膜１４を省略し、ボトム酸化膜１２と窒化シリコン膜１３とでゲート絶縁膜を構成する場合にも適用できることは勿論である。
【００４５】
次に、図１５に示すように、シリコン基板１上にＣＶＤ法で多結晶シリコン膜１５ｎを堆積する。多結晶シリコン膜１５ｎには、その成膜中に４×１０２０ａｔｏｍｓ／ｃｍ３程度のリンを導入し、その導電型をｎ型にする。
【００４６】
次に、選択ゲート８の一方の側壁にメモリゲート１５を形成する。メモリゲート１５を形成するには、図１６に示すように、多結晶シリコン膜１５ｎを異方性エッチングすることによって、選択ゲート８の両側壁に多結晶シリコン膜１５ｎを残す。メモリＭＯＳトランジスタのチャネル長は、多結晶シリコン膜１５ｎの膜厚によって規定される。本実施例では、多結晶シリコン膜１５ｎの膜厚を６０ｎｍ程度とすることによって、メモリＭＯＳトランジスタのチャネル長を６０ｎｍ程度とする。
【００４７】
次に、図１７に示すように、フォトレジスト膜３１をマスクにして選択ゲート８の他方の側壁のｎ型多結晶シリコン膜１５ｎをエッチングすることにより、選択ゲート８の一方の側壁にｎ型多結晶シリコン膜１５ｎからなるメモリゲート１５を形成する。
【００４８】
次に、図１８に示すように、ゲート絶縁膜を構成する３層の絶縁膜をフッ酸とリン酸とを使ってエッチングした後、フォトレジスト膜３１を除去する。これにより、メモリゲート１５で覆われた領域（選択ゲート８の一方の側壁とメモリゲート１５の下部）周辺のみにゲート絶縁膜が残り、他の領域のゲート絶縁膜が除去される。
【００４９】
次に、図１９に示すように、フォトレジスト膜３２をマスクにしたドライエッチングで周辺回路領域のアンドープ多結晶シリコン膜６をパターニングした後、希フッ酸水溶液を用いてゲート絶縁膜５をエッチングし、アンドープ多結晶シリコン膜６の下部のみにゲート絶縁膜５を残す。
【００５０】
次に、図２０に示すように、フォトレジスト膜３２を除去した後、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にリンをイオン注入することにより、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にｎ−型半導体領域１６が形成される。また、周辺回路領域のｐ型ウエル３上にゲート電極６ｎが形成される。さらに、ｎ型ウエル４にホウ素をイオン注入することにより、ｐ−型半導体領域１７およびゲート電極６ｐが形成される。
【００５１】
次に、図２１に示すように、メモリアレイ領域に形成された選択ゲート８およびメモリゲート１５のそれぞれの一方の側壁にサイドウォールスペーサ１８を形成し、周辺回路領域のゲート電極６ｎ、６ｐのそれぞれの両側壁にサイドウォールスペーサ１８を形成する。サイドウォールスペーサ１８は、シリコン基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にリンをイオン注入し、ｎ型ウエル４にホウ素をイオン注入した後、シリコン基板１を熱処理して上記不純物を拡散させることにより、ｎ＋型半導体領域（ソース、ドレイン領域）１９およびｐ＋型半導体領域（ソース、ドレイン領域）２０を形成する。ここまでの工程により、メモリアレイ領域にＭＯＮＯＳ方式のスプリットゲート型メモリセルが形成され、周辺回路領域にｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタが形成される。
【００５２】
その後、シリコン基板１上に窒化シリコン膜からなるエッチングストッパ膜３６と酸化シリコン膜からなる層間絶縁膜３７を堆積し、続いてエッチングストッパ膜３６と層間絶縁膜３７にコンタクトホール３８を形成してその内部にプラグ３９を埋め込んだ後、層間絶縁膜３７上にデータ線ＤＬを形成することにより、前記図４〜図５に示す不揮発性半導体記憶装置が完成する。
【実施例２】
【００５３】
図２２は、本発明の実施例２である不揮発性半導体記憶装置の要部断面図である。以下、図２３〜図４０を用いてこの不揮発性半導体記憶装置の製造方法を工程順に説明する。
【００５４】
まず、図２３に示すように、周知の製造技術を用いて、窒化シリコン膜４０をマスクにしてシリコン基板１表面をエッチングし、シリコン基板１の主面に素子分離溝２を形成する。
【００５５】
次に、図２４に示すように、窒化シリコン膜４０を除去し、シリコン基板１の主面にｐ型ウエル３とｎ型ウエル４とを形成する。その際、素子分離溝２をＣＭＰ研磨せずに、そのまま残す。次に、シリコン基板１を熱酸化することによって、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に膜厚３〜４ｎｍ程度の酸化シリコンからなるゲート絶縁膜５を形成する。ゲート絶縁膜５は、周辺回路を構成するＭＯＳトランジスタのゲート絶縁膜を構成する。
【００５６】
次に、図２５に示すように、メモリアレイ領域にのみ窒化シリコン膜４１を堆積する。窒化シリコン膜４１は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料に用いた８００℃程度の熱ＣＶＤ法で形成する。
【００５７】
次に、図２６に示すように、シリコン基板１上にＣＶＤ法で膜厚１５０ｎｍ程度のアンドープ多結晶シリコン膜６を堆積し、フォトレジスト膜（図示しない）をマスクにしたドライエッチングでメモリアレイ領域のアンドープ多結晶シリコン膜６を除去する。アンドープ多結晶シリコン膜６は、周辺回路を構成するＭＯＳトランジスタのゲート電極を構成する。
【００５８】
次に、図２７に示すように、フォトレジスト膜４２をマスクにしたドライエッチングでメモリアレイ領域の窒化シリコン膜４１を除去する。
【００５９】
次に、図２８に示すように、素子分離溝２をドライエッチングにより、一部除去する。この際、制御ゲート部のゲート絶縁膜５も除去する。
【００６０】
次に、図２９に示すように、同じくフォトレジスト膜４２をマスクにしたドライエッチングでシリコン基板１に溝を形成する。溝の深さは、形成したい制御ゲートとメモリゲートの基板段差とする。
【００６１】
次に、図３０に示すように、シリコン基板１およびアンドープ多結晶シリコン膜６の上部にゲート絶縁膜の一部となるボトム酸化膜４３を形成する。ボトム酸化膜４３は、熱ＣＶＤ法を用いて形成する。その膜厚は２〜７ｎｍ程度とする。その後、フォトレジスト膜４２を除去する。
【００６２】
次に、図３１に示すように、シリコン基板１上に、ＣＶＤ法で膜厚２００ｎｍ程度の多結晶シリコン膜８ｎを堆積する。多結晶シリコン膜８ｎは、選択ゲートのゲート電極を構成する。
【００６３】
次に、図３２に示すように、ＣＭＰ法により、多結晶シリコン膜８ｎ、周辺ＭＯＳ領域のボトム酸化膜４３、さらにアンドープ多結晶シリコン膜６を、窒化シリコン膜４１の表面が現れるまで研磨し、選択ゲート８を形成する。
【００６４】
次に、図３３に示すように、窒化シリコン膜４１を除去する。
【００６５】
次に、図３４に示すように、ｐ型ウエル３および選択ゲート８の上部にゲート絶縁膜の一部となるボトム酸化膜１２を形成する。ボトム酸化膜１２は、ＣＶＤ法を用いて形成する。その膜厚は２〜７ｎｍ程度とする。次にゲート絶縁膜の一部（電荷保持膜）となる窒化シリコン膜１３を形成する。窒化シリコン膜１３は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料に用いた８００℃程度の熱ＣＶＤ法で形成し、その膜厚は、１３〜１５ｎｍ程度とする。窒化シリコン膜１３の膜厚は、動作電圧の低減および電荷保持特性向上の要求から、適宜定められる。さらに、ゲート絶縁膜の一部となるトップ酸化膜１４を形成した後、シリコン基板１上にＣＶＤ法で多結晶シリコン膜１５ｎを堆積する。トップ酸化膜１４は、ＩＳＳＧ酸化法を用いて窒化シリコン膜１３の一部を酸化することにより形成し、その膜厚は、４〜６ｎｍ程度とする。トップ酸化膜１４は、ＩＳＳＧ酸化法に代えてドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いて形成することもできる。また、酸化シリコン膜をＣＶＤ法で堆積することによって形成することもできる。なお、本発明は、トップ酸化膜１４を省略し、ボトム酸化膜１２と窒化シリコン膜１３とでゲート絶縁膜を構成する場合にも適用できることは勿論である。
【００６６】
次に、選択ゲート８の一方の側壁にメモリゲート１５を形成する。メモリゲート１５を形成するには、図３５に示すように、多結晶シリコン膜１５ｎを異方性エッチングすることによって、選択ゲート８の両側壁に多結晶シリコン膜１５ｎを残す。多結晶シリコン膜１５ｎには、その成膜中に４×１０２０ａｔｏｍｓ／ｃｍ３程度のリンを導入し、その導電型をｎ型にする。メモリＭＯＳトランジスタのチャネル長は、多結晶シリコン膜１５ｎの膜厚によって規定される。本実施例では、多結晶シリコン膜１５ｎの膜厚を６０ｎｍ程度とすることによって、メモリＭＯＳトランジスタのチャネル長を６０ｎｍ程度とする。
【００６７】
次に、図３６に示すように、フォトレジスト膜４４をマスクにして選択ゲート８の他方の側壁のｎ型多結晶シリコン膜１５ｎをエッチングすることにより、選択ゲート８の一方の側壁にｎ型多結晶シリコン膜１５ｎからなるメモリゲート１５を形成する。
【００６８】
次に、図３７に示すように、ゲート絶縁膜を構成する３層の絶縁膜をフッ酸とリン酸とを使ってエッチングした後、フォトレジスト膜４４を除去する。これにより、メモリゲート１５で覆われた領域（選択ゲート８の一方の側壁とメモリゲート１５の下部）のみにゲート絶縁膜が残り、他の領域のゲート絶縁膜が除去される。
【００６９】
次に、図３８に示すように、フォトレジスト膜４５をマスクにしたドライエッチングで周辺回路領域のアンドープ多結晶シリコン膜６をパターニングした後、希フッ酸水溶液を用いてゲート絶縁膜５をエッチングし、アンドープ多結晶シリコン膜６の下部のみにゲート絶縁膜５を残す。
【００７０】
次に、図３９に示すように、フォトレジスト膜４５を除去し、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にリンをイオン注入することにより、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にｎ−型半導体領域１６が形成される。また、周辺回路領域のｐ型ウエル３上にゲート電極６ｎが形成される。さらに、ｎ型ウエル４にホウ素をイオン注入することにより、ｐ−型半導体領域１７およびゲート電極６ｐが形成される。
【００７１】
次に、図４０に示すように、メモリアレイ領域に形成された選択ゲート８およびメモリゲート１５のそれぞれの一方の側壁にサイドウォールスペーサ１８を形成し、周辺回路領域のゲート電極６ｎ、６ｐのそれぞれの両側壁にサイドウォールスペーサ１８を形成する。サイドウォールスペーサ１８は、シリコン基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にリンをイオン注入し、ｎ型ウエル４にホウ素をイオン注入した後、シリコン基板１を熱処理して上記不純物を拡散させることにより、ｎ＋型半導体領域（ソース、ドレイン領域）１９およびｐ＋型半導体領域（ソース、ドレイン領域）２０を形成する。ここまでの工程により、メモリアレイ領域にＭＯＮＯＳ方式のスプリットゲート型メモリセルが形成され、周辺回路領域にｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタが形成される。
【００７２】
その後、シリコン基板１上に窒化シリコン膜からなるエッチングストッパ膜３６と酸化シリコン膜からなる層間絶縁膜３７を堆積し、続いてエッチングストッパ膜３６と層間絶縁膜３７にコンタクトホール３８を形成してその内部にプラグ３９を埋め込んだ後、層間絶縁膜３７上にデータ線ＤＬを形成することにより、前記図２２に示す不揮発性半導体記憶装置が完成する。
【００７３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７４】
本発明の半導体装置の製造方法は、マイクロコンピュータに搭載可能な不揮発性メモリに幅広く利用されるものである。
【符号の説明】
【００７５】
１  シリコン基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  アンドープ多結晶シリコン膜
６ｎ、６ｐ  ゲート電極
７  ゲート絶縁膜
８  選択ゲート
８ｎ  多結晶シリコン膜
９  窒化シリコン膜
１０ｎ  酸化膜
１０  サイドウォールスペーサ
１１  シリコンエピタキシャル層
１２  ボトム酸化膜
１３  窒化シリコン膜
１４  トップ酸化膜
１５ｎ  多結晶シリコン膜
１５  メモリゲート
１６  ｎ−型半導体領域
１７  ｐ−型半導体領域
１８  サイドウォールスペーサ
１９  ｎ＋型半導体領域（ソース領域、ドレイン領域）
２０  ｐ＋型半導体領域（ソース領域、ドレイン領域）
３０、３１、３２  フォトレジスト膜
３６  エッチングストッパ膜
３７  層間絶縁膜
３８  コンタクトホール
３９  プラグ
４０  窒化シリコン膜
４１  窒化シリコン膜
４２  フォトレジスト膜
４３  ボトム酸化膜
４４、４５  フォトレジスト膜
５２  ゲート絶縁膜
５２ａ  ボトム酸化膜
５２ｂ  窒化シリコン膜（電荷保持膜）
５２ｃ  トップ酸化膜
５４  ゲート絶縁膜
５５  ソース領域
５６  ドレイン領域
ＤＬ  データ線
【図１】
2010161281.tif 000003
【図２】
2010161281.tif 000004
【図３】
2010161281.tif 000005
【図４】
2010161281.tif 000006
【図５】
2010161281.tif 000007
【図６】
2010161281.tif 000008
【図７】
2010161281.tif 000009
【図８】
2010161281.tif 000010
【図９】
2010161281.tif 000011
【図１０】
2010161281.tif 000012
【図１１】
2010161281.tif 000013
【図１２】
2010161281.tif 000014
【図１３】
2010161281.tif 000015
【図１４】
2010161281.tif 000016
【図１５】
2010161281.tif 000017
【図１６】
2010161281.tif 000018
【図１７】
2010161281.tif 000019
【図１８】
2010161281.tif 000020
【図１９】
2010161281.tif 000021
【図２０】
2010161281.tif 000022
【図２１】
2010161281.tif 000023
【図２２】
2010161281.tif 000024
【図２３】
2010161281.tif 000025
【図２４】
2010161281.tif 000026
【図２５】
2010161281.tif 000027
【図２６】
2010161281.tif 000028
【図２７】
2010161281.tif 000029
【図２８】
2010161281.tif 000030
【図２９】
2010161281.tif 000031
【図３０】
2010161281.tif 000032
【図３１】
2010161281.tif 000033
【図３２】
2010161281.tif 000034
【図３３】
2010161281.tif 000035
【図３４】
2010161281.tif 000036
【図３５】
2010161281.tif 000037
【図３６】
2010161281.tif 000038
【図３７】
2010161281.tif 000039
【図３８】
2010161281.tif 000040
【図３９】
2010161281.tif 000041
【図４０】
2010161281.tif 000042
【図４１】
2010161281.tif 000043