(57)【要約】【課題】寄生容量が小さく、高速・低消費電力で動作する、或いは、寄生効果が無く、高静電気破壊耐量を有する優れた素子特性が得られる完全誘電体分離型のＩＣを低コストで製造することのできる半導体装置を提供する。【解決手段】トレンチ型誘電体分離層により素子領域側面が誘電体で分離されたｎ型又はｐ型のエピタキシャル層に、横型のＭＯＳＦＥＴあるいは縦型バイポーラトランジスタ、縦型のダイオード等の半導体素子を形成する。その後素子形成側を接着剤等で保持基板と接着する等して、しかる後にシリコン単結晶基板の裏面を研削・研磨の後、エッチングを行ってエピタキシャル層を成長させる前に形成したエッチングストップ層でエッチングを停止してトレンチ先端を露出させる。その面にＣＶＤ酸化膜等の絶縁層を形成して、トレンチと絶縁層で素子を誘電体で完全に分離する。更に半田等の接着剤を用いて支持基板に貼り付け、素子側の保護基板を除去する。【選択図】図１
2010003727.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、エピタキシャル層を成長させるシリコン単結晶基板を準備する工程と、
該シリコン単結晶基板の表面に、後のエッチング工程においてエッチングを停止させるためのエッチングストップ層を形成する工程と、
該エッチングストップ層の表面に、エピタキシャル層を成長する工程と、
該エピタキシャル層の表面に形成する半導体素子の誘電体分離用のトレンチを前記エッチングストップ層を貫通するような深さで形成した後に該分離用トレンチ内部に絶縁膜を形成するとともに、前記エピタキシャル層の表面に半導体素子を形成する工程と、
前記半導体素子を形成した側の表面と保持基板とを貼り合わせる工程と、
前記シリコン単結晶基板のエピタキシャル層を形成した面とは反対の面を研削・研磨し、その後該研削・研磨した面のエッチングを行い前記エッチングストップ層にてエッチングを停止する工程と、
前記エッチングストップ層の露出した側の表面に絶縁層を形成する工程と、
該絶縁層を形成した側の表面と支持基板とを貼り合わせる工程と、
前記保持基板を剥離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン単結晶基板としてｐ型基板を準備し、前記エッチングストップ層としてｎ型エピタキシャル層を形成し、前記エッチング工程として電気化学的エッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン単結晶基板として前記エピタキシャル層より不純物濃度が一桁以上小さいｐ−型基板を準備し、前記エッチングストップ層として前記シリコン単結晶基板にアンチモンおよびリンを拡散させることによってｎ＋層の下側にｎ型層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エッチングストップ層として前記シリコン単結晶基板に高濃度のｐ型不純物を拡散させることによってｐ＋型層を形成し、前記エッチング工程としてＫＯＨ、ＮａＯＨ、ＥＤＰ溶液のうち、少なくとも１つ以上によるエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記分離用トレンチ及び半導体素子を形成する工程は、前記分離用トレンチを形成した後、該分離用トレンチ内壁からｐ型不純物を拡散させた後に前記絶縁膜を形成してから多結晶シリコンで該分離用トレンチを充填した後に、縦型トランジスタ及び横型トランジスタを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記分離用トレンチ及び半導体素子を形成する工程は、前記分離用トレンチを形成した後、該分離用トレンチ内壁からｎ型不純物を拡散させた後に前記絶縁膜を形成してから多結晶シリコンで該分離用トレンチを充填した後に、縦型トランジスタ及び／または横型トランジスタを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
少なくとも、支持基板に絶縁層を介して半導体素子が表面に形成されたエピタキシャル層が貼り合わされた半導体装置であって、
前記絶縁層と前記エピタキシャル層の間に、エッチングストップ層を有するものであることを特徴とする半導体装置。
【請求項８】
前記貼り合わされた支持基板は、アルミニウム基板であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記エピタキシャル層の前記半導体素子は、前記絶縁層に達する深さの分離用トレンチによって誘電体分離されたものであることを特徴とする請求項７または請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力で高速動作する、或いは、高温領域での寄生動作が抑制でき且つ静電破壊耐量の高い半導体集積回路を備えた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
バイポーラ系のＩＣは、極めて高速性を必要とする用途や、パワーＭＯＳを含めたパワーデバイスの制御回路と一体化されたＩＣとして使われることが多い。
例えば、パワーＩＣは、厳しい環境下で使用されることが多い。自動車分野等で、エンジン周辺に設置されるパワーＩＣは、例えば２００℃、将来は２４０℃程度の温度下での安定動作保証の要求が潜在的にある。このような過酷な条件下で使用されるＩＣでは、ＩＣ回路内に存在する寄生効果を十分考慮した素子開発を行う必要がある。
【０００３】
ここで、高周波回路に使われる場合には、寄生容量を小さくする必要があり、接合素子分離による寄生容量が問題になる。
従来のＳｉのＩＣ技術では、各素子間（ｎｐｎトランジスタ、Ｎｃｈ−ＭＯＳＦＥＴやＰｃｈ−ＭＯＳＦＥＴなど）の寄生効果対策として、ｐｎ接合にて絶縁分離する接合分離、トレンチにより絶縁分離するトレンチ分離等の素子分離法がある。
また、使用する基板にも２通りあり、通常のＳｉ基板であるＣＺ基板上にエピタキシャル成長したエピタキシャル基板と、貼り合わせＳＯＩ（シリコン  オン  インシュレータ）基板が主なものである。
【０００４】
Ｓｉエピタキシャル基板を用いて接合分離する方法は、基板自体のコストおよび製造コストが低い反面、高温下での寄生効果を抑制する対策が必要である。
一方、貼り合わせＳＯＩ基板を用いてトレンチ誘電体分離する方法は、基板自体コストが高くなる反面、寄生効果を殆ど考慮せずに回路設計ができるという利点がある。しかし、貼り合わせＳＯＩ基板はウエーハを２枚用いるため、どうしても基板自体のコストが高くなるので、低コストの誘電体素子分離技術の実現は誘電体分離型のＩＣの特性の優れた点を実用化するための中心的課題であった。
【０００５】
更に、パワーＩＣは比較的過酷な環境で使用されることが多いため、静電気破壊耐量が非常に重要な特性となる。
この静電気破壊のメカニズムは、基本的に素子の熱的破壊である。通常のＳｉエピタキシャル基板を用いた接合分離の構造は下部電極型の縦型素子の作製が可能であるので、横型素子構造を一般的に用いるＳＯＩ基板のトレンチ誘電体分離構造に比べ容易に通電領域の面積を大きくすることができるが、寄生効果の問題が残る。
そして、ＳＯＩ基板を用いる場合、寄生効果を抑制できるが、下部電極構造の実現が難しく、出力段のパワーＩＣの高静電気破壊耐量に問題が残る。そこで部分ＳＯＩ等の構造が模索されているが、コスト的に非常に高価になるため実用化の障害になっている。
【０００６】
【特許文献１】特開２００４−１４０１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、（完全）誘電体分離型のＢｉＣＭＯＳ系或いはＭＯＳ系のインテリジェント・パワーＩＣ（ＩＰＩＣ）は、高周波特性、寄生サイリスタが形成されないこと、耐環境性能等に優れていることは自明である。
しかし、実用化は極めて限定されてきている。その主たる理由は、ＳＯＩ基板やトレンチ分離等による製造コストが極めて高いという点にある。そのため、宇宙用や一部自動車用の耐環境性がどうしても必要な分野や電話交換機の入力部の保護回路やＰＤＰスキャンドライバーのような高耐圧特性を必要とするデバイス領域等で限定的に採用されているのが実情である。
【０００８】
なかでも、貼り合わせＳＯＩ基板のコストが高いという問題がある。
貼り合わせ厚膜ＳＯＩ基板は２枚のウエーハを貼り合わせて製造されるので、初期から２枚のウエーハコストが前提となる。この点は貼り合わせ厚膜ＳＯＩ基板のコスト面における本質的な弱点である。更に、デバイス形成層（Ｉ層）側を所定の厚さになるまで研削、研磨で除去する必要があるが、その際Ｉ層の厚さを土１０％以下に制御する必要があり、そのためにはウエーハ加工の各段階で詳細な厚さ管理をせざるを得ないのが実情である。
【０００９】
膜厚制御の点ではエピタキシャル層を用いる接合分離型では、土５％以下の管理はどのような膜厚でも比較的容易に実現できる。これに対し、２枚のウエーハを貼り合わせる場合、加工精度はウエーハ内±０．５μｍが限界であり、Ｉ層が５μｍより薄いＳＯＩ構造への対応はできない。また、外周部は貼り合わされず境界が不規則な形状となるので、外周数ミリのシリコン層を真円となるようリソグラフイー的な手法で除去するといったことも行われる。このため、外周部の一定の幅を除去する工程でコストが高くなることと、その領域は使えず実質的に利用できる面積が減少してしまうといった問題がある。
そこで一部では、水素インプラを用いたスマートカットウエーハに所定のエピ成長を行うことが、Ｉ層の比較的薄い規格に対して行われる。しかし、コスト的には一段と高くなる。
【００１０】
ここで、ウエーハ裏面をバックグラインドしてデバイス厚の薄いＩＧＢＴ等の半導体素子を製造するにあたって、半導体素子が形成された面に、保持基板や高剛性シート等を貼り付けて支持基板を研削する半導体装置の製造方法が開示されている（特許文献１参照）。また、ＩＣカード用やマルチチップパッケージ用途にＩＣプロセス済ウエーハ（ＩＣプロセス完了後のウエーハ）を５０ミクロン前後に薄くする、同種の方法も一部で実用化されている。しかしこれらの方法で、半導体素子を完全に誘電体分離することはできなかった。
【００１１】
本発明は、上記問題に鑑みなされたものであって、寄生容量が小さく、高速・低消費電力で動作する、或いは、寄生効果が無く、高静電気破壊耐量を有する優れた素子特性が得られる完全誘電体分離型のＩＣを低コストで製造することのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明では、少なくとも、エピタキシャル層を成長させるシリコン単結晶基板を準備する工程と、該シリコン単結晶基板の表面に、後のエッチング工程においてエッチングを停止させるためのエッチングストップ層を形成する工程と、該エッチングストップ層の表面に、エピタキシャル層を成長する工程と、該エピタキシャル層の表面に形成する半導体素子の誘電体分離用のトレンチを前記エッチングストップ層を貫通するような深さで形成した後に該分離用トレンチ内部に絶縁膜を形成するとともに、前記エピタキシャル層の表面に半導体素子を形成する工程と、前記半導体素子を形成した側の表面と保持基板とを貼り合わせる工程と、前記シリコン単結晶基板のエピタキシャル層を形成した面とは反対の面を研削・研磨し、その後該研削・研磨した面のエッチングを行い前記エッチングストップ層にてエッチングを停止する工程と、前記エッチングストップ層の露出した側の表面に絶縁層を形成する工程と、該絶縁層を形成した側の表面と支持基板とを貼り合わせる工程と、前記保持基板を剥離する工程と、を有することを特徴とする半導体装置の製造方法を提供する（請求項１）。
【００１３】
シリコン単結晶基板の表面にエッチングストップ層を形成した後にエピタキシャル層をその上に成長させる。その後エピタキシャル層に半導体素子を形成し、保持基板と貼り合わせた後に、シリコン単結晶基板の裏面の研削・研磨を行う。この研削・研磨である程度シリコン単結晶基板を薄膜化した後に、エッチングを研削・研磨面に行う。このエッチングでは、エッチングが進行すると、いずれエッチングストップ層に到達し、該エッチングストップ層にてエッチングが停止する。このようにエッチングを行うため、従来のように研削・研磨のみでシリコン単結晶基板を薄くした場合に比べ、厚さ方向に対して精度良くシリコン単結晶を薄くすることができる。またエッチングストップ層でエッチングを停止することによって、シリコン単結晶基板を所望の位置まで高精度にシリコン単結晶基板を除去することができる。
【００１４】
その後、露出した面に絶縁層を形成する。先に形成した誘電体分離用トレンチは、エッチングストップ層を貫通する深さであるため、このトレンチと形成した絶縁層によって、半導体素子を電気的に完全に分離することができる。
その後、半導体素子が形成されたエピタキシャル層と絶縁層を機械的に支持する支持基板を貼り付け、保持基板を除去する。
これによって、２枚のウエーハを使用するＳＯＩ基板を用いずに、完全素子分離型のＩＣが形成された半導体装置を製造することができる。つまり使用するシリコン単結晶ウエーハは１枚であるため、貼り合わせＳＯＩ基板を用いる場合に比べてコストを低減させることができる。また、半導体素子を形成する層はエピタキシャル層であるため、平坦度が高く所望の厚さを有した高品質の半導体装置とすることができる。
【００１５】
また、前記シリコン単結晶基板としてｐ型基板を準備し、前記エッチングストップ層としてｎ型エピタキシャル層を形成し、前記エッチング工程として電気化学的エッチングを行うことが好ましい（請求項２）。
このように、エッチングストップ層にｎ型層を用い、電気化学的エッチングによってｐ型基板をエッチングすることによって、容易にｐ型基板のみを除去してｎ型エピタキシャル層を残すことができる。
【００１６】
また、前記シリコン単結晶基板として前記エピタキシャル層より不純物濃度が一桁以上小さいｐ−型基板を準備し、前記エッチングストップ層として前記シリコン単結晶基板にアンチモンおよびリンを拡散させることによってｎ＋層の下側にｎ型層を形成することが好ましい（請求項３）。
このように、ｎ型埋め込み拡散層を形成するために、アンチモンの拡散時にリンを低濃度に同時に拡散し、シリコン単結晶基板としてｎ型エピタキシャル層の不純物濃度より１桁以上低濃度のｐ型基板を用いる。これによって、アンチモン拡散層の上部へのリンの拡散の影響を少なくして、下部にリン拡散によるｎ−層が生じやすくする。そしてこのｎ型層をエッチングストップ層として用いることによって、縦型バイポーラトランジスタ型集積回路を作製することに適した半導体装置を製造することができる。
【００１７】
また、前記エッチングストップ層として前記シリコン単結晶基板に高濃度のｐ型不純物を拡散させることによってｐ＋型層を形成し、前記エッチング工程としてＫＯＨ、ＮａＯＨ、ＥＤＰ溶液のうち、少なくとも１つ以上によるエッチングを行うことが好ましい（請求項４）。
このように、エッチングストップ層としてｐ＋型層を形成することによって、エピタキシャル層をｐ型とすることができ、これによって、ＭＯＳ系のインテリジェントパワーＩＣを作製するのに適したものとすることができる。また、ＫＯＨ、ＮａＯＨ、ＥＤＰ溶液のうち、少なくとも１つ以上によるエッチングを行うことによって、研削・研磨した基板をこれらの溶液に浸漬させることでｐ＋型層でエッチングをストップさせることができるため、容易に実施することができる。そして、エッチング液に基板を浸漬させることでエッチングを行えるため、エッチング工程をバッチ処理とすることができ、一度に大量の基板を処理することができる。
【００１８】
また、前記分離用トレンチ及び半導体素子を形成する工程は、前記分離用トレンチを形成した後、該分離用トレンチ内壁からｐ型不純物を拡散させた後に前記絶縁膜を形成してから多結晶シリコンで該分離用トレンチを充填した後に、縦型トランジスタ及び横型トランジスタを形成する工程とすることができる（請求項５）。
【００１９】
また、ｐ＋層をエッチストップに用いる場合には、前記分離用トレンチ及び半導体素子を形成する工程は、前記分離用トレンチ形成後にボロン等のｐ型不純物をトレンチ表面から拡散した後に酸化膜等の絶縁膜を形成することにより、下部のエッチストップ用ｐ＋層と接続し表層にｐ型の低抵抗の層を引き出すことが可能になる。これによって、縦型のトランジスタを形成した場合でも、下部から大きな電流を表層に取り出すことができるようになる。
つまり、誘電体で分離された基板に横型トランジスタと縦型トランジスタを同時に集積することが可能となる。特に、縦型のトランジスタは横型トランジスタと比較して通電領域を広くする、つまり、大電流を流せるので、制御用ＩＣを横方向トランジスタを用いるＭＯＳＩＣで形成し高出力の縦型パワートランジスタ駆動が実現される。例えば、ｐ＋拡散基板上にエピタキシャル層をｎ＋バッファー層、ｎ−層の順に成長することによりＩＧＢＴを集積回路に形成することができるようになる。
【００２０】
また、前記分離用トレンチ及び半導体素子を形成する工程は、前記分離用トレンチを形成した後、該分離用トレンチ内壁からｎ型不純物を拡散させた後に前記絶縁膜を形成してから多結晶シリコンで該分離用トレンチを充填した後に、縦型トランジスタ及び／または横型トランジスタを形成する工程とすることができる（請求項６）。
【００２１】
また、ｎ型層をエッチストップとして用いる場合、トレンチ内側からリン等のｎ型不純物を拡散し同様に、オン抵抗の増大を防ぎながらデバイス下部側から上部に電流を取り出すことが可能である。この場合、しかし、トレンチ先端部でｎ−層がなくなり、エッチストップが不完全になる部分が生ずるので、ｎ−領域の幅を十分確保すること、研削を高精度に行いエッチング量を少なくすること、エッチストップの後、研磨を導入する等、若干、注意深く工程を進める必要が生ずる。下部電極がｎ＋層となるので、縦型のパワートランジスタを形成するのに都合がよい。
このように分離用トレンチの側面からドーパントを拡散することによりデバイス下部から上面に直列抵抗を小さくして電流を取り出すための領域（シンカー）を形成することにより、高電流を流せる縦型のトランジスタと高集積化が容易な横型トランジスタを同一チップに形成することが可能となる。これらの方法では、分離用トレンチで誘電体分離されており、デバイス領域の極近傍に金属があり、ノイズやパワートランジスタの発熱による素子の誤動作にも高い耐性を有する集積回路を実現できる。ｐ＋をエッチストップに用いる場合、それをＩＧＢＴのコレクタとして利用できる。
【００２２】
また、本発明では、少なくとも、支持基板に絶縁層を介して半導体素子が表面に形成されたエピタキシャル層が貼り合わされた半導体装置であって、前記絶縁層と前記エピタキシャル層の間に、エッチングストップ層を有するものであることを特徴とする半導体装置を提供する（請求項７）。
【００２３】
このように、エッチングストップ層が形成されたものであるため、エピタキシャル層を形成する際に用いたシリコン単結晶基板を除去する際に最後にエッチングを行うことで、エッチングストップ層でエッチングを停止することができ、これによってシリコン単結晶基板をほとんど残すことなく除去されたものとすることができる。
【００２４】
また、前記貼り合わされた支持基板は、アルミニウム基板であることが好ましい（請求項８）。
このように、支持基板として、シリコン単結晶基板に比べ安価なアルミニウム基板を用いたものであれば、従来に比べ、安価な半導体装置を提供することができる。
【００２５】
また、前記エピタキシャル層の前記半導体素子は、前記絶縁層に達する深さの分離用トレンチによって誘電体分離されたものとすることが好ましい（請求項９）。
前述のように、本発明の半導体装置は、従来、絶縁層とエピタキシャル層の間に残ってしまっていたシリコン単結晶が除去されたものである。このため、深さが絶縁層に達する分離用トレンチが形成されたものは、半導体素子が絶縁層と分離用トレンチによって完全に誘電体分離されたものとすることができる。
【発明の効果】
【００２６】
以上説明したように、本発明によれば、従来のＢｉＣＭＯＳプロセスに近い方法で素子形成を行うことができ、その後、保持基板を接着して、バックラップ（裏面研削）及び裏面を所定量通常のエッチングをした後、エッチストップ用エッチング液を用いたエッチングを行うことで、精度良くデバイス領域の厚さを制御して完全誘電体分離構造のＩＣを低コストで製造することができる。
従来のように２枚のシリコン単結晶ウエーハを貼り合わせて一方のシリコン単結晶ウエーハを研削と研磨で減肉する貼り合わせ厚膜ＳＯＩ基板では膜厚制御が難しい１０μｍ以下のＳＯＩ層の半導体装置も、本発明では土３％以下の制御性で実現することができる。
そして支持基板には高純度シリコン単結晶基板を用いる必要がなく、安価なアルミニウム基板等を用いることができるので、安価に完全素子分離型のＩＣを製造することのできる半導体装置の製造方法とすることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
本発明の半導体装置について、ＭＯＳ型のインテリジェントパワーＩＣ構造が形成された半導体装置の断面図である図１を参照して説明するが、もちろんこれに限定されるものではない。
【００２８】
この様態における本発明の半導体装置１０は、支持基板であるアルミニウム基板２０に、絶縁層であるシリコン酸化膜３８を介してｐ−型であるエピタキシャル層３２が形成されたものである。そしてシリコン酸化膜３８と、半導体素子３４が表面に形成されたエピタキシャル層であるｐ−層３２の間に、ｐ＋＋型であるエッチングストップ層３１ａを有するものである。
【００２９】
このように、本発明の半導体装置は、作製する際に、エッチングストップ層によってエピタキシャル層を形成する際に用いたシリコン単結晶基板を完全に除去したものである。
従来、素子形成後にシリコン単結晶基板を薄くするバックラップを行う際には研削・研磨が行われてきた。しかしこれらの方法では、ウエーハ面内の厚さの均一化に限界があり、さほど薄膜化できなかった。
しかし本発明の半導体装置は、シリコン単結晶基板を最終的にエッチングによって除去するが、エッチングストップ層によってデバイスに用いるエピタキシャル層を残して、シリコン単結晶基板をほぼ完全に除去することができる。その後、絶縁層をエッチストップ面に形成することにより、高精度にＩ層の厚さを制御したＳＯＩ構造を得ることができる。
【００３０】
ここで、支持基板２０として、アルミニウム基板を用いることができる。
このように、シリコン単結晶基板に比べて安価であるアルミニウム基板を支持基板として用いた半導体装置は、従来のように、支持基板にシリコン単結晶基板を用いたものに比べてコストを低減させたものとすることができる。
【００３１】
また、図１に示したように、深さが絶縁層３８にまで達する分離用トレンチ３３が形成されたものとすることによって、半導体素子３４が誘電体分離されたものとすることができる。
このように、深さが絶縁層まである分離用トレンチ３３と絶縁層３８により、半導体素子３４を完全に誘電体分離することができる。
【００３２】
また別の様態として、図２０に本発明の半導体装置の他の一例である縦型のＩＧＢＴが形成されたインテリジェントパワーＩＣ構造を有する半導体装置の断面概略図を示す。
【００３３】
この様態では、支持基板２０上に、絶縁層を介してエッチングストップ層３１ａ、ｎバッファー層５５ａ、エピタキシャル層３２が形成されたものである。そしてエピタキシャル層３２には電極配線１５が形成されている。
また、エピタキシャル層３２の表面には縦型のＩＧＢＴが形成されたＩＧＢＴ領域５１と、このＩＧＢＴ領域とは分離用トレンチ３３によって誘電体分離された領域にＣＭＯＳが形成されたＣＭＯＳ領域が形成されたものである。そしてＩＧＢＴ領域にはゲート５３やエミッタ１４ｂが形成されている。
そして、分離用トレンチ３３を形成して絶縁膜を形成する前にｐ型不純物を該分離用トレンチ表面３３から拡散させたことによって形成された不純物拡散層５５ｂが形成されている。この不純物拡散層５５ｂはエッチングストップ層３１ａに接している。このような不純物拡散層５５ｂは低抵抗であるため、エピタキシャル層３２表面に縦型のトランジスタを形成した際にコレクタとして利用することができ、これによって下部のエッチングストップ層３１ａ・不純物拡散層５５ｂを通して大電流を表面側に取り出すことができる。
【００３４】
このような本発明の半導体装置は以下に示したような方法によって製造することができるが、もちろんこれに限定されるものではない。
【００３５】
まず、エピタキシャル層を成長させるシリコン単結晶基板を準備する。
このとき準備するシリコン単結晶基板は、一般的に用いられているものであれば良く、例えばＣＺ法で育成したシリコン単結晶棒からスライスして作製したものを用いればよい。またその導電型や比抵抗率などの電気特性値や結晶方位や結晶径は、設計する半導体素子に適したものとなるように適宜選択することができる。
【００３６】
次に、準備したシリコン単結晶基板の表面に、後のエッチング工程においてエッチングを停止させるためのエッチングストップ層を形成する。
このエッチングストップ層の形成方法として、例えば、準備したシリコン単結晶基板の表面から導電性不純物を拡散させたり、表面にエピタキシャル層を成長させることによって形成することができる。
【００３７】
その後、エッチングストップ層の表面に、エピタキシャル層を成長する。
このエピタキシャル層の形成には、一般的な条件によって形成すれば良く、またその導電型も、設計する半導体素子に適したものとなるように、適宜選択すればよい。
【００３８】
そして、エピタキシャル層の表面に形成する半導体素子の誘電体分離用のトレンチをエッチングストップ層を貫通するような深さで形成した後に、分離用トレンチ内部に絶縁膜を形成する。このとき、膜形成に先立ちトレンチ内面から下部電極取り出し用の拡散層形成のためのドーパント不純物の拡散を行うことも出きる。その後、トレンチ分離型のプロセスでエピタキシャル層表面に半導体素子を形成する。
【００３９】
その後、半導体素子を形成した側の表面と保持基板とを貼り合わせる。
この保持基板の貼り合わせに用いる保持基板には、例えばガラス基板や石英基板等を用いることができる。
また貼り合わせには、半導体素子を形成した表面に接着剤やワックスを塗布して保持基板と貼り合わせることが望ましい。このとき、接着剤としては紫外線硬化型のものを用いることが望ましい。そして、接着剤やワックスを塗布する前に、半導体素子を形成した表面にパシベーション膜を形成することが好ましい。
【００４０】
そして、シリコン単結晶基板のエピタキシャル層を形成した面とは反対の面をある程度の厚みとなるまで研削・研磨を行う。この研削・研磨とは、研削と研磨のうち少なくとも一方を行うことを意味している。
その後、研削・研磨した面のエッチングを行う。この時、エッチングストップ用のエッチング液を用い、必要な場合には、基板と電解液間に電位をかけて狙いのエッチングストップ層の表面までエッチングを行う。
更に、分離用トレンチの先端を平滑化するために、若干の研磨を行うことが望ましい。
【００４１】
その後、エッチングストップ層の露出した側の表面に絶縁層を形成する。
この絶縁層の形成には、蒸着、スパッタ等の低温工程とすることが好ましい。例えば、スパッタ、プラズマＣＶＤや蒸着によってＳｉＯ２やＳｉＮを形成することが望ましい。
【００４２】
何れの手法で絶縁層を形成するにしろ、エッチストップ面は絶縁層形成前に異物、不純物等が除去される必要がある。また、低温処理においても十分な接着力を確保するための表面処理も必要である。そのためには、例えば、枚葉式の洗浄機を用いることができる。
また、接着力を向上するため、絶縁層形成後にパルス的アニールを行なってもよい。
エッチストップ面はデバイス、デバイス動作に関係する領域を形成するので、素子の信頼性の確保等のためにも、清浄度の確保やダメージの抑制を配慮することが求められる。
【００４３】
絶縁層形成後、金属膜の堆積を行ない、更に必要な場合保持基板との接着剤（紫外線硬化型）が劣化しない程度にアニ―ルすることができる。次の工程で支持基板と貼り合せる際、半田等の金属性接着剤を用いることが素子の放熱の観点からは望ましい。それらを用いるために絶縁層を接着剤とも濡れ性のよい適当な材料、例えば金属膜で被覆することができる。
【００４４】
その後、絶縁層を形成した側の表面と支持基板とを接着剤で貼り合せる。接着剤は熱伝導性の良いものが望ましく、半田が代表的なものであるが、基板の材質等により適切な接着剤（樹脂系でも構わない）の選択をおこなう。
また、この支持基板は必要な機械的強度を持つ厚さでよく、また、材質は、シリコンでなくともアルミニウム等の金属、樹脂でも構わない。
【００４５】
支持基板を貼り付けた後、デバイス表面側に貼り付けられた保持基板の剥離を行なう。この際、デバイス裏面側のデバイスが形成されたシリコンエピタキシャル層と支持基板の接着状態に影響しないように剥離を行なう。ガラス保持基板を通してレーザー光を照射して該ガラス保持基板を剥離する手法がその例として挙げられる。
この段階で、デバイスのパターンが半導体装置表面に露出されることになる。
【００４６】
その後、ダイサーを用いてダイシングを行いチップを形成することにより、完全分離型のパワーＩＣチップを得ることができる。
【００４７】
この方法だと、デバイスが形成されるエピタキシャル層の領域が比較的薄い完全誘電体分離型ＩＣの製作も、その厚みを制御することで、所望の値とすることができるので、適用可能である。
また、裏面研削は、基本的には従来バックラップと同様であるので、エッチストップ工程とデバイス面側の保持基板の接着・剥離工程のみが付加的工程となり、また、後者の工程はＩＣカード用等のチップ作成で実用化されているもので、コスト的には２枚のシリコン単結晶ウエーハを用いる接合分離型のそれと比べて低コストとすることができる。
【００４８】
（実施の形態１）
本発明の実施の形態１として、エッチストップの異なる手法を用いる事例の説明を含めて、ＢｉＣＭＯＳ型のトレンチ誘電体分離層と基板の裏面に形成した絶縁膜で囲まれた完全誘電体素子分離型ＩＣとその製造工程、および、誘電体分離構造のＭＯＳ型のインテリジェントパワーＩＣとその製造工程についての具体的事例について、以下に説明を行う。
【００４９】
図２は、エッチングストップ層及びエピタキシャル層が形成された基板の概念図である。
ｎ−型のエピタキシャル層１２の下に、高濃度のアンチモンがドープされたｎ＋層１１ｂと低濃度のリンがドープされたｎ−層１１ａがある。基板には高抵抗のｐ−型のシリコン単結晶基板１１を用いている。このシリコン単結晶基板はエピタキシャル層１２より不純物濃度が一桁以上小さいものを用いることが望ましい。
図３は、分離用トレンチ１３を高濃度アンチモン層１１ｂ、エッチングストップ層１１ａより僅かに深く形成し、リンをドープしてシンカーの役目を果たすようにしてから熱酸化膜を形成した段階の構造を示したものである。このとき、分離用トレンチ１３を形成した後、まず該トレンチ内に、例えばシリコン酸化膜を絶縁膜１３ａとして形成する。その後多結晶シリコン１３ｂを該トレンチ内に充填することで、後に形成する半導体素子１４を誘電体分離することができる。
【００５０】
図４は、ベース１４ａ、エミッタ１４ｂ等半導体素子１４が形成された段階の図である。この段階は、基本的に一般的なバイポーラＩＣの製造工程に沿った工程である。この工程でＣＭＯＳを形成するが、図では省略してある。
【００５１】
図５は、電極配線１５を行った段階の概念図である。電極配線は、２層以上の多層配線でも良い。電極は金電極が望ましい。配線電極形成後に酸、アルカリに簡単に溶ける錫等の金属を更に蒸着する。
【００５２】
図６は、半導体素子１４が形成された側の表面に、ガラス製の保持基板１７をＵＶ硬化型液体接着剤を塗布した接着層１６で貼り付けを行った段階の図面である。
【００５３】
その後、保持基板１７側を吸着して平面研削盤でｐ型シリコン単結晶基板１１の残りが１０ミクロン以下になるように研削を行う。この段階の構造を図７に示した。
【００５４】
その後、平面研削された面を電気化学的なエッチングによりエッチングを行い、シリコン単結晶基板の残りをエッチングで除去する。このエッチングは、約７０℃のＫＯＨの溶液に基板を浸漬し、ｐ層をエッチングする。このとき、ｎ層のエッチングを阻止するためにｎ−層１１ａ側に電位を与える必要がある。そのために、電極配線を形成した後に基板の全面に導電性樹脂２４を取り付け、ｎ−層１１ａ側に電位を印加できるようにする。このエッチストップを行う装置の概略図を図１４に示した。エッチング溶液２５に浸漬させた基板は、前述の導電性樹脂２４により電気的なコンタクトが取られている。そして電源回路２６及びカーボン電極２７によって電圧を印加することによって、ｎ層のエッチングを阻止する。
【００５５】
エッチングが終了した時点の図が図８である。その段階では未だに分離用トレンチ１３の酸化膜が表面に露出していないことがあるので、シリコン単結晶基板の残りを研磨してトレンチ１３を露出させることが好ましい（図９）。この研磨はＣＭＰであっても機械的要素の強いものを用いることが望ましい。
【００５６】
研磨によってトレンチ１３の先端が完全に露出した段階で、スパッタリング、或いは、蒸着でＳｉＯ２の層１８を絶縁層として、接着層１６が劣化しないようにして形成する（図１０）。
【００５７】
その後、次の工程で半田で支持基板と接着する場合には半田との濡れ性の良い銀等を蒸着して、半田層１９を形成する（図１１）。
【００５８】
そして、半田層１９側に支持基板２０を接着する。例えば２００ミクロン程度の厚さのアルミニウム基板を半田で接着する。この支持基板は金属の方が熱伝導率がよいので素子の放熱に都合が良いが、機械的強度があるものならば必ずしも金属である必要はない。この後に、ダイサーによりダイシングを行うので、ノッチ、オリフラ等についても配慮して支持基板の接着を行うことができる。支持基板と貼り合わされた段階の図を図１２に示す。
【００５９】
最後に、保持基板１７側からレーザーを照射して保持基板１７及び接着層１６を剥離する。その後、ハイドロフルオロエーテル（ＨＦＥ）等の溶剤で半導体装置を洗浄することが望ましい。これによって、半導体装置が完成する。
以降は、通常の工程でチップにしてパッケージの工程に進めばよい。
【００６０】
（実施の形態２）
次に、本発明の実施の形態２として、ＭＯＳ系のインテリジェントパワーＩＣについての事例を以下に説明する。
【００６１】
この場合は、エッチストップ層としてｐ＋層を用いると工程が比較的簡単になる。エピタキシャル層はｐ型の方が一般的にＭＯＳ製作上好ましいのでｐ型として、初期段階の基板の概略図を図１５に示した。この基板はｎ−型のシリコン単結晶基板３１上に、エッチングストップ層としてｐ＋層３１ａが形成され、その上にエピタキシャル層としてｐ−層３２が形成されたものである。
このとき、エッチングストップ層となるｐ＋層３１ａは比較的高ドーズのイオン注入によって形成することが望ましいが、ｐ型不純物を拡散させることによって形成することもできる。またエッチストップ層のｐ型不純物濃度は５×１０１８／ｃｍ３以上とすることが望ましい。このときのｐ型不純物としては、ボロンが望ましい。
【００６２】
その後のトレンチ３３の形成では、ｐ＋層３１ａを若干突き抜けるように形成する。その後の工程は基本的には、実施の形態１に順ずるものである（図１６）。
ｐ−層３２上に半導体素子３４の形成を行った後、表面側の電極形成が終了した後に、接着層３６を半導体素子３４が形成されたｐ−層３２上に形成する。そして保持基板３７に接着させる。
【００６３】
保持基板３７を貼り付けた後、同様にシリコン単結晶基板３１の裏面側を平面研削により、ｐ＋層３１ａの下部に５ミクロン以下のシリコン単結晶の層を残す（図１７）。その後、エチレンジアミンとピロカテコール混合溶液（ＥＤＰ）、或いは、ＮａＯＨ水溶液でエッチングを行うことでｐ＋層３１ａでエッチストップを起こす。このエッチングにはＫＯＨを用いることもでいる。
この場合は、図１９に示したように、エッチング液４６としてＮａＯＨを準備し、基板を浸漬することによりエッチングが行えるので、エッチング工程をバッチ処理することが可能となる。エッチング後ｐ＋層３１ａを研磨で部分的に除去する。その後トレンチ３３の先端を完全に露出させる工程、例えば機械研磨等を導入することが望ましい。
【００６４】
その後も、実施の形態１と同様に、低温でシリコン酸化膜等の絶縁層３８をスパッタリング、蒸着等で形成し、半導体素子３４を完全に誘電体分離する（図１８）。
その後は、最終デバイスを支持するために、支持基板に接着してから、半導体素子側の保持基板を除去して完成する。
【００６５】
その後、ダイサー、レーザースクライバー等を用いてチップを形成することにより、ＳＯＩ基板を用いた場合と同様な誘電体素子分離型の集積回路を作成することができる。
【００６６】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００６７】
【図１】本発明の半導体装置の一例であるＭＯＳ型のインテリジェントパワーＩＣ構造が形成された半導体装置の断面概略図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の製造方法の最終段階の構成を示す断面図である。
【図１４】本発明の実施の形態１にかかる半導体装置の製造方法のエッチングを行う際に用いる装置の概略図である。
【図１５】本発明の実施の形態２にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１６】本発明の実施の形態２にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１７】本発明の実施の形態２にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１８】本発明の実施の形態２にかかる半導体装置の製造方法の途中段階の構成を示す断面図である。
【図１９】本発明の実施の形態２にかかる半導体装置の製造方法のエッチングを行う際に用いる装置の概略図である。
【図２０】本発明の半導体装置の他の一例である縦型のＩＧＢＴが形成されたインテリジェントパワーＩＣ構造を有する半導体装置の断面概略図である。
【符号の説明】
【００６８】
１０…半導体装置、
１１…シリコン単結晶基板（ｐ−型）、  １１ａ…ｎ−層（エッチングストップ層）、  １１ｂ…ｎ＋層、  １２…エピタキシャル層（ｎ−層）、  １３…分離用トレンチ、  １３ａ…シリコン酸化膜（絶縁膜）、  １３ｂ…多結晶シリコン、  １４…半導体素子、  １４ａ…ベース、  １４ｂ…エミッタ、  １５…電極配線、  １６…接着層、  １７…保持基板、  １８…シリコン酸化膜（絶縁層）、  １９…半田層、  ２０…アルミニウム基板（支持基板）、
２４…導電性樹脂、  ２５…エッチング溶液、  ２６…電源回路、  ２７…カーボン電極、
３１…シリコン単結晶基板（ｎ−型）、  ３１ａ…ｐ＋＋層（エッチングストップ層）、  ３２…ｐ−層（エピタキシャル層）、  ３３…分離用トレンチ、  ３４…半導体素子、  ３６…接着層、  ３７…保持基板、  ３８…シリコン酸化膜（絶縁層）、
４６…エッチング溶液、
５１…ＩＧＢＴ領域、  ５２…ＣＭＯＳ領域、  ５３…ゲート、  ５５ａ…ｎバッファー層、  ５５ｂ…ｐ型不純物拡散層。
【図１】
2010003727.tif 000003
【図２】
2010003727.tif 000004
【図３】
2010003727.tif 000005
【図４】
2010003727.tif 000006
【図５】
2010003727.tif 000007
【図６】
2010003727.tif 000008
【図７】
2010003727.tif 000009
【図８】
2010003727.tif 000010
【図９】
2010003727.tif 000011
【図１０】
2010003727.tif 000012
【図１１】
2010003727.tif 000013
【図１２】
2010003727.tif 000014
【図１３】
2010003727.tif 000015
【図１４】
2010003727.tif 000016
【図１５】
2010003727.tif 000017
【図１６】
2010003727.tif 000018
【図１７】
2010003727.tif 000019
【図１８】
2010003727.tif 000020
【図１９】
2010003727.tif 000021
【図２０】
2010003727.tif 000022
【手続補正書】
【提出日】平成21年4月20日(2009.4.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
この様態では、支持基板２０上に、絶縁層を介してエッチングストップ層３１ａ、ｎバッファー層５５ａ、エピタキシャル層３２が形成されたものである。そしてエピタキシャル層３２には電極配線１５が形成されている。
また、エピタキシャル層３２の表面には縦型のＩＧＢＴが形成されたＩＧＢＴ領域５１と、このＩＧＢＴ領域とは分離用トレンチ３３によって誘電体分離された領域にＣＭＯＳが形成されたＣＭＯＳ領域５２が形成されたものである。そしてＩＧＢＴ領域にはゲート５３やエミッタ１４ｂが形成されている。
そして、分離用トレンチ３３を形成して絶縁膜を形成する前にｐ型不純物を該分離用トレンチ表面３３から拡散させたことによって形成された不純物拡散層５５ｂが形成されている。この不純物拡散層５５ｂはエッチングストップ層３１ａに接している。このような不純物拡散層５５ｂは低抵抗であるため、エピタキシャル層３２表面に縦型のトランジスタを形成した際にコレクタとして利用することができ、これによって下部のエッチングストップ層３１ａ・不純物拡散層５５ｂを通して大電流を表面側に取り出すことができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
この方法だと、デバイスが形成されるエピタキシャル層の領域が比較的薄い完全誘電体分離型ＩＣの製作も、その厚みを制御することで、所望の値とすることができるので、適用可能である。
また、裏面研削は、基本的には従来バックラップと同様であるので、エッチストップ工程とデバイス面側の保持基板の接着・剥離工程のみが付加的工程となり、また、後者の工程はＩＣカード用等のチップ作製で実用化されているもので、コスト的には２枚のシリコン単結晶ウエーハを用いる接合分離型のそれと比べて低コストとすることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
この場合は、エッチストップ層としてｐ＋層を用いると工程が比較的簡単になる。エピタキシャル層はｐ型の方が一般的にＭＯＳ製作上好ましいのでｐ型として、初期段階の基板の概略図を図１５に示した。この基板はｎ−型のシリコン単結晶基板３１上に、エッチングストップ層としてｐ＋層３１ａ’が形成され、その上にエピタキシャル層としてｐ−層３２が形成されたものである。
このとき、エッチングストップ層となるｐ＋層３１ａ’は比較的高ドーズのイオン注入によって形成することが望ましいが、ｐ型不純物を拡散させることによって形成することもできる。またエッチストップ層のｐ型不純物濃度は５×１０１８／ｃｍ３以上とすることが望ましい。このときのｐ型不純物としては、ボロンが望ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
その後のトレンチ３３の形成では、ｐ＋層３１ａ’を若干突き抜けるように形成する。その後の工程は基本的には、実施の形態１に順ずるものである（図１６）。
ｐ−層３２上に半導体素子３４の形成を行った後、表面側の電極形成が終了した後に、接着層３６を半導体素子３４が形成されたｐ−層３２上に形成する。そして保持基板３７に接着させる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
保持基板３７を貼り付けた後、同様にシリコン単結晶基板３１の裏面側を平面研削により、ｐ＋層３１ａ’の下部に５ミクロン以下のシリコン単結晶の層を残す（図１７）。その後、エチレンジアミンとピロカテコール混合溶液（ＥＤＰ）、或いは、ＮａＯＨ水溶液でエッチングを行うことでｐ＋層３１ａ’でエッチストップを起こす。このエッチングにはＫＯＨを用いることもできる。
この場合は、図１９に示したように、エッチング液４６としてＮａＯＨを準備し、基板を浸漬することによりエッチングが行えるので、エッチング工程をバッチ処理することが可能となる。エッチング後ｐ＋層３１ａ’を研磨で部分的に除去する。その後トレンチ３３の先端を完全に露出させる工程、例えば機械研磨等を導入することが望ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
その後、ダイサー、レーザースクライバー等を用いてチップを形成することにより、ＳＯＩ基板を用いた場合と同様な誘電体素子分離型の集積回路を作製することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
１０…半導体装置、
１１…シリコン単結晶基板（ｐ−型）、  １１ａ…ｎ−層（エッチングストップ層）、  １１ｂ…ｎ＋層、  １２…エピタキシャル層（ｎ−層）、  １３…分離用トレンチ、  １３ａ…シリコン酸化膜（絶縁膜）、  １３ｂ…多結晶シリコン、  １４…半導体素子、  １４ａ…ベース、  １４ｂ…エミッタ、  １５…電極配線、  １６…接着層、  １７…保持基板、  １８…シリコン酸化膜（絶縁層）、  １９…半田層、  ２０…アルミニウム基板（支持基板）、
２４…導電性樹脂、  ２５…エッチング溶液、  ２６…電源回路、  ２７…カーボン電極、
３１…シリコン単結晶基板（ｎ−型）、  ３１ａ…ｐ＋＋層（エッチングストップ層）、  ３１ａ’…ｐ＋層、  ３２…ｐ−層（エピタキシャル層）、  ３３…分離用トレンチ、  ３４…半導体素子、  ３６…接着層、  ３７…保持基板、  ３８…シリコン酸化膜（絶縁層）、
４６…エッチング溶液、
５１…ＩＧＢＴ領域、  ５２…ＣＭＯＳ領域、  ５３…ゲート、  ５５ａ…ｎバッファー層、  ５５ｂ…ｐ型不純物拡散層。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2010003727.tif 000023