(57)【要約】【課題】チッピング防止溝やヒューズの開口部が形成されていても、再配線を形成する際に必要となるシード層を信頼性よく形成できる技術を提供する。【解決手段】ボンディングパッド３およびヒューズ４を形成した後、ボンディングパッド３およびヒューズ４上を含む層間絶縁膜２上に順次酸化シリコン膜５、窒化シリコン膜６、感光性ポリイミド樹脂膜７を形成する。そして、ヒューズ４上に溝９を形成するとともにボンディングパッド３上に開口部を形成する。さらに、チッピング防止溝１０も形成する。続いて、溝９およびチッピング防止溝１０を埋め込むように感光性ポリイミド樹脂膜１１を形成する。そして、感光性ポリイミド樹脂膜１１にボンディングパッド３に達する開口部を形成した後、ボンディングパッド３上を含む感光性ポリイミド樹脂膜１１上にシード層１３を形成する。【選択図】図８
2010187036.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体ウェハのチップ領域に半導体素子を形成し、前記半導体素子の上層に、一層以上の第１配線を形成する工程と、
（ｂ）前記第１配線上に第１パッシベーション膜を形成する工程と、
（ｃ）前記第１パッシベーション膜上に第２パッシベーション膜を形成する工程と、
（ｄ）前記第２パッシベーション膜をパターニングする工程と、
（ｅ）パターニングした前記第２パッシベーション膜およびマスクを使用して前記第１パッシベーション膜を除去することにより、前記第１配線のうち最上層配線と同層の配線を露出して内部接続端子を形成し、かつ前記第１パッシベーション膜を貫通するチッピング防止溝を形成する工程と、
（ｆ）前記チッピング防止溝を埋め込み、かつ前記内部接続端子を覆うように前記第２パッシベーション膜上に第３パッシベーション膜を形成する工程と、
（ｇ）前記第３パッシベーション膜をパターニングして、前記内部接続端子を露出する工程と、
（ｈ）前記内部接続端子を含む前記第３パッシベーション膜上に電極層を形成した後、前記電極層上に金属膜を形成することにより、一端が前記内部接続端子に電気的に接続された第２配線を形成する工程と、
（ｉ）前記第２配線上に第４パッシベーション膜を形成し、前記第４パッシベーション膜をパターニングすることによって、前記第２配線の他端部を選択的に露出する工程と、
（ｊ）前記第２配線の前記他端部に外部接続端子を形成した後、前記半導体ウェハを前記チップ領域単位で切断することによって複数の半導体チップを得る工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ウェハプロセスを応用してパッケージ工程を完了するＣＳＰ（Chip Size Package）技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−０９２３５３号公報（特許文献１）には、ＣＳＰ技術を使用してヒューズを備えた半導体装置を形成する技術が開示されている。具体的には、抵抗体につながるポリシリコン膜の上層に、第１層間絶縁膜を介して金属材料からなるヒューズを形成する。抵抗体とヒューズを別々の層に配置することによりチップ面積を小さくできる。さらに、ヒューズ上に第２層間絶縁膜を設け、この第２層間絶縁膜にトリミング用開口部を形成する。このとき、ヒューズ下には第１層間絶縁膜が形成されているので、トリミング用開口部からの水分の浸入を防止でき、信頼性を向上できる。そして、トリミング用開口部を形成した第２層間絶縁膜上に金属材料層をヒューズと同じ材料で形成した後、第２金属材料層をパターニングして再配線層を形成する。このとき、ヒューズの切断も同時に行なう。その後、トリミング用開口部を埋め込むように再配線層上に最終保護膜を形成する。このように、ヒューズは、再配線層と同じ材料で形成されるようにしたので、再配線層の形成と同時にヒューズの切断を行なうことができ、製造工程を短縮することができる。
【０００３】
特開平０８−２０３８７６号公報（特許文献２）には、配線上にホールを形成する技術が開示されている。具体的には、配線上に第１酸化シリコン膜（ＰＥ−ＴＥＯＳ膜）を形成し、さらに第１酸化シリコン膜上に感光性ＳＯＧ（Spin On Glass）膜を形成する。そして、感光性ＳＯＧ膜に対して露光・現像処理を行なうことにより、配線上に第１酸化シリコン膜を介してホールを形成する。続いて、ホールを含む感光性ＳＯＧ膜上に第２酸化シリコン膜（ＰＥ−ＴＥＯＳ膜）を形成する。この第２酸化シリコン膜により、ホールの側壁に露出していた感光性ＳＯＧ膜が被覆される。その後、第２酸化シリコン膜を異方性エッチングすることにより、ホールの側壁に酸化シリコン膜を残しつつ、ホールの底部において配線表面を露出させる。これにより、配線を露出したホールを形成できる。
【０００４】
この技術によれば、ＳＯＧ膜が絶縁膜に被膜された状態でホールを形成できる。このため、ホールの側壁におけるＳＯＧ膜の露出が発生しないので、信頼性を向上することができる。さらに、絶縁膜のエッチバックによりホールを形成するので、リソグラフィの解像限界よりも小さいホールを形成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−０９２３５３号公報
【特許文献２】特開平０８−２０３８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パッケージプロセス（後工程）とウェハプロセス（前工程）とを一体化し、ウェハ状態でパッケージングを完了する技術、いわゆるウェハレベル（Wafer Level）ＣＳＰと呼ばれる技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このため、半導体ウェハ（以下、ウェハという）から切断した半導体チップ（以下、チップという）毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。ウェハレベルＣＳＰは、ウェハプロセス・パッケージ（Wafer Process Package；ＷＰＰ）とも呼ばれる。
【０００７】
また、ウェハレベルＣＳＰは、ボンディングパッドのピッチをバンプ電極のピッチに変換するインターポーザと呼ばれるＣＳＰ内部の配線層を、ウェハ上に形成した再配線層によって代用できるため、工程数削減を図ることができるとともにＣＳＰの製造コストを低減することができる。
【０００８】
ウェハレベルＣＳＰでは、例えば以下に示すような工程を経ることにより半導体装置を形成する。まず、ウェハの主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、続いて半導体素子の上部に複数層の配線層を形成する。この配線層の最上層配線を形成する工程でボンディングパッドおよびヒューズを形成する。次に、ボンディングパッドおよびヒューズを含む最上層配線上に順次、酸化シリコン膜、窒化シリコン膜を形成する。そして、窒化シリコン膜上に感光性ポリイミド樹脂膜を形成した後、この感光性ポリイミド樹脂膜に対して露光・現像処理を施すことによりパターニングする。パターニングは、ボンディングパッド上を開口するとともにヒューズ上を開口するように行なわれる。
【０００９】
続いて、パターニングした感光性ポリイミド樹脂膜およびこの感光性ポリイミド樹脂膜上に形成したレジスト膜をマスクにして窒化シリコン膜、酸化シリコン膜を順次エッチングすることにより、ボンディングパッドを露出するとともにチッピング防止溝を形成する。ここで、ヒューズ上に形成されている窒化シリコン膜も開口部（溝）を通じてエッチングされるが、ヒューズに形成されている窒化シリコン膜はすべて除去せず、一部が残存するように制御される。例えば、エッチングをする際に使用するマスクにおける開口部の大きさにより制御される。
【００１０】
その後、露出したボンディングパッド上に探針を接触させてプローブ検査を行い、欠陥がある場合には、ヒューズをレーザで切断することにより抵抗値を変換して欠陥救済を行なう。
【００１１】
次に、チッピング防止溝およびヒューズ上の開口部を形成した感光性ポリイミド樹脂膜上に電極層（シード層）を形成する。この電極層はボンディングパッド上に接続している。続いて、電極層上にめっき法を使用して再配線を形成する。そして、再配線上に感光性ポリイミド樹脂を形成した後、パターニングして再配線の一端部を露出させる。そして、露出した再配線の一端部上にバンプ電極を形成する。その後、ウェハをダイシングすることにより個々のチップを得ることができる。
【００１２】
ここで、再配線を形成するための電極層は、チッピング防止溝やヒューズ上の開口部が形成された感光性ポリイミド樹脂膜上に形成される。チッピング防止溝やヒューズ上の開口部は、垂直形状あるいは逆テーパ状の溝となっている。電極層は、例えばスパッタリング法を使用して形成されるが、上述したように垂直形状の溝があると溝の底部には電極層が形成されるが、溝の側面には電極層が形成されにくい。したがって、感光性ポリイミド樹脂膜上に形成される電極層が溝の側面で途切れてしまい、電極層の形成不良が発生する問題点がある。
【００１３】
電極層の形成不良が発生すると、この電極層上に形成される再配線がウェハ上で均一に形成されず、さらには、電極層の断線により再配線が形成されない不具合が生じる。また、ヒューズを切断した場合、ヒューズは露出するため、ヒューズ上に再配線を形成すると、切断したヒューズが短絡してしまう。このため、再配線はヒューズ上に形成することができない。したがって、再配線を形成する際、ヒューズを避けて再配線を設置しなければならないので、再配線のレイアウトの自由度が低下する問題点もある。
【００１４】
本発明の目的は、チッピング防止溝やヒューズの開口部が形成されていても、再配線を形成する際に必要となる電極層を信頼性よく形成できる技術を提供することにある。
【００１５】
また、本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
【００１６】
また、本発明の他の目的は、再配線のレイアウトの自由度を向上できる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明による半導体装置は、（ａ）半導体チップの主面上に形成された半導体素子と、（ｂ）前記半導体チップの主面上に形成されたヒューズと、（ｃ）前記半導体素子よりも上層に形成された一層以上の第１配線と、（ｄ）前記第１配線のうち、最上層の配線と同層の配線によって形成された内部接続端子と、（ｅ）前記第１配線および前記ヒューズを覆うように形成され、前記内部接続端子を選択的に露出する第１パッシベーション膜と、（ｆ）前記第１パッシベーション膜上に形成され、前記内部接続端子を選択的に露出する第２パッシベーション膜と、（ｇ）前記ヒューズの真上にある前記第２パッシベーション膜を選択的に除去して形成された溝と、（ｈ）前記溝を埋め込むように前記第２パッシベーション膜上に形成され、かつ前記内部接続端子を選択的に露出する第３パッシベーション膜と、（ｉ）前記第３パッシベーション膜上に形成され、一端が前記内部接続端子に電気的に接続された第２配線と、（ｊ）前記第２配線を覆うように形成され、前記第２配線の他端部を選択的に露出する第４パッシベーション膜と、（ｋ）前記第２配線の他端部上に形成された外部接続端子とを備えるものである。
【００２０】
また、本発明による半導体装置の製造方法は、（ａ）半導体ウェハのチップ領域に半導体素子を形成し、前記半導体素子の上層に、一層以上の第１配線を形成し、前記第１配線を形成する工程において、前記チップ領域にヒューズを形成する工程と、（ｂ）前記第１配線および前記ヒューズ上に第１パッシベーション膜を形成する工程と、（ｃ）前記第１パッシベーション膜上に第２パッシベーション膜を形成する工程と、（ｄ）前記第２パッシベーション膜をパターニングして内部接続端子形成領域上および前記ヒューズ上に開口部を形成する工程と、（ｅ）パターニングした前記第２パッシベーション膜をマスクにして前記第１パッシベーション膜を除去することにより、前記第１配線のうち最上層配線と同層の配線を露出して内部接続端子を形成する一方、前記ヒューズ上に形成されている前記第１パッシベーション膜の一部を除去する工程と、（ｆ）前記（ｅ）工程後、前記内部接続端子にプローブ針を接触させてプローブ検査を行い、前記プローブ検査によって不良が発見された場合には、前記ヒューズを切断する工程と、（ｇ）前記ヒューズ上の開口部を埋め込み、かつ前記内部接続端子を覆うように前記第２パッシベーション膜上に第３パッシベーション膜を形成する工程と、（ｈ）前記第３パッシベーション膜をパターニングして、前記内部接続端子を露出する工程と、（ｉ）前記内部接続端子を含む前記第３パッシベーション膜上に電極層を形成した後、前記電極層上に金属膜を形成することにより、一端が前記内部接続端子に電気的に接続された第２配線を形成する工程と、（ｊ）前記第２配線上に第４パッシベーション膜を形成し、前記第４パッシベーション膜をパターニングすることによって、前記第２配線の他端部を選択的に露出する工程と、（ｋ）前記第２配線の他端部に外部接続端子を形成した後、前記半導体ウェハを前記チップ領域単位で切断することによって複数の半導体チップを得る工程とを備えるものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
チッピング防止溝やヒューズの開口部が形成されて垂直段差のある第１絶縁膜上にチッピング防止溝やヒューズの開口部を埋め込むように第２絶縁膜を形成し、この平坦化された第２絶縁膜上に電極層を形成するように構成したので、電極層切れを防止することができる。したがって、再配線の信頼性向上を図ることができる。更には、電極層切れのない再配線が実現できるため、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１における半導体装置を示した断面図である。
【図２】チッピング防止溝近傍の構造を示した断面図である。
【図３】チップ領域とスクライブ領域の関係を示した断面図である。
【図４】実施の形態１におけるチップ領域とスクライブ領域の関係を示した断面図である。
【図５】実施の形態１における半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】本発明者らが検討した再配線パターンの一例を示した図である。
【図１７】実施の形態２における再配線パターンの一例を示した図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
以下の実施の形態において、ボンディングパッドとは、請求項の内部接続端子を意味するものとする。また、再配線とは請求項の第２配線を意味するものとする。さらに、バンプ電極とは請求項の外部接続端子を意味するものとする。また、シード層とは請求項の電極層を意味するものとする。
【００３０】
（実施の形態１）
図１は、本実施の形態１における半導体装置を示した断面図である。図１において、ｐ型不純物を導入したシリコンよりなる半導体基板１上には、ＭＩＳＦＥＴなどの半導体素子が形成され、この半導体素子の上部に一層以上の配線（第１配線）が形成されている。この一層以上の配線は、例えばアルミニウム膜を主成分とする膜や銅膜を主成分とする膜から形成されている。
【００３１】
図１では、半導体基板１に形成した半導体素子および配線の図示は省略しており、配線の最上層部が図示されている。すなわち、層間絶縁膜２を介して、半導体ウェハの主面にボンディングパッド３およびヒューズ４が形成されている。ボンディングパッド３およびヒューズ４は、最上層配線の一部によって構成されており、例えばアルミニウム膜と窒化チタン膜の積層膜（複数の層）で形成されている。つまり、ボンディングパッド３は、最上層配線と同層の配線によって形成されている。
【００３２】
配線の最上層部上には、酸化シリコン膜５および窒化シリコン膜６よりなる第１パッシベーション膜が形成され、この第１パッシベーション膜上に感光性ポリイミド樹脂膜７よりなる第２パッシベーション膜が形成されている。これらのパッシベーション膜は、機械的応力や不純物の侵入から半導体装置を保護するために設けられるものである。
【００３３】
第１パッシベーション膜および第２パッシベーション膜には開口部８が設けられ、この開口部８からボンディングパッド３が露出している。また、ヒューズ４上の第２パッシベーション膜にも溝（開口部）９が形成されている。具体的に説明すると、第２パッシベーション膜は感光性ポリイミド樹脂膜７であるため、感光性ポリイミド樹脂膜７を形成した後、フォトリソグラフィ技術（露光・現像処理）によりボンディングパッド３上およびヒューズ４上の第２パッシベーション膜を開口する。残った第２パッシベーション膜をマスク代わりに第１パッシベーション膜をエッチング除去することで、開口部８および溝９が形成される。この溝９は第２パッシベーション膜から第１パッシベーション膜に達するように形成されているが、ヒューズ４の表面までは達していない。
【００３４】
ボンディングパッド３に探針を接触させて半導体装置の電気的特性検査を行なう工程が存在するが、この検査で不良が検出された場合、ヒューズ４を切断して抵抗値を変化させることにより不良を救済する。ヒューズ４の切断は、例えばレーザ光をヒューズ４に照射してヒューズ４を溶断することによって行なわれる。したがって、ヒューズ４上に第１パッシベーション膜および第２パッシベーション膜が形成されていると、レーザ光を照射してもヒューズ４まで届かず、切断することができない。このため、ヒューズ４上に形成されているパッシベーション膜を薄くして、ヒューズ４を切断できるようにしている。更に説明すると、感光性ポリイミド樹脂膜７はレーザ光を通し難く、第１パッシベーション膜と第２パッシベーション膜の総膜厚が薄くてもヒューズ４上に形成されていると、照射したレーザ光がヒューズ４まで到達しない。しかしながら、酸化シリコン膜５および窒化シリコン膜６なら、レーザ光でヒューズ４と合わせて切断することが可能であるため、ヒューズ４の表面が完全に露出していない状態でもよい。具体的にはヒューズ４上の感光性ポリイミド樹脂膜７の全部と感光性ポリイミド樹脂膜７の下層にある窒化シリコン膜６の一部が除去されて、溝９が形成されている。
【００３５】
ここで、ボンディングパッド３に形成される開口部８とヒューズ４上に形成される溝９とは後述するように同じエッチング工程で形成されるが、ボンディングパッド３上では第１パッシベーション膜と第２パッシベーション膜が除去されている。一方、ヒューズ４上では、第１パッシベーション膜の一部が除去され一部が残存している。このようにエッチングするために、ボンディングパッド３の形成位置に対してヒューズ４の形成位置は相対的に低く形成されている。また、エッチング工程で使用するマスクにおいては、ボンディングパッド３上に位置するマスクの開口部がヒューズ４上に位置するマスクの開口部よりも相対的に大きく形成されている。
【００３６】
第１パッシベーション膜および第２パッシベーション膜には、ボンディングパッド３の開口部８の他にヒューズ４上に形成された溝９が形成されており、さらに、チッピングを防止するためのチッピング防止溝１０が形成されている。チッピング防止溝１０は、チップ領域とダイシングするスクライブ領域との間に形成され、ウェハをダイシングする際、チップ領域に割れが発生するのを防止する機能を有するものである。このように、第２パッシベ−ション膜には、複数の溝が形成されており、垂直段差などの凹凸形状が形成されている。
【００３７】
次に、第２パッシベーション膜上には、例えば感光性ポリイミド樹脂膜１１よりなる第３パッシベーション膜が形成されている。この第３パッシベーション膜は、第２パッシベーション膜に形成されている溝９やチッピング防止溝１０を埋め込んで平坦化するように形成されている。そして、ボンディングパッド３上の第３パッシベーション膜は除去されて、開口部１２が形成されている。本実施の形態１では、開口部１２の大きさは開口部８よりも狭く（小さく）形成されている。
【００３８】
ボンディングパッド３から第３パッシベーション膜（感光性ポリイミド樹脂膜１１）上に渡って、例えば銅膜を主成分とするシード層１３が形成されており、このシード層１３上には、順次銅膜１５とニッケル膜１６が形成されている。このシード層１３、銅膜１５およびニッケル膜１６により再配線が形成される。この再配線の一端は開口部１２を通じてボンディングパッド３に電気的に接続されている。
【００３９】
再配線上には、再配線を覆うように感光性ポリイミド樹脂膜１７よりなる第４パッシベーション膜が形成されている。そして、第４パッシベーション膜の一部が開口され再配線の他端部が露出している。この再配線の他端部には金膜１９を介して外部接続端子であるバンプ電極２１が形成されている。このように再配線によってボンディングパッド３とバンプ電極２１とが電気的に接続される。ボンディングパッド３におけるピッチは、再配線によってピッチを拡大して再配置され、再配線の他端部側の方が大きくなっている。すなわち、狭パッドピッチに対応させるために、他端部のピッチ間隔を再配線によってボンディングパッド３のピッチ間隔よりも大きくして、バンプ電極２１を搭載し易くしたものである。
【００４０】
本実施の形態１における半導体装置は上記のように構成されており、その特徴は、第２パッシベーション膜（感光性ポリイミド樹脂膜７）上に第３パッシベーション膜（感光性ポリイミド樹脂膜１１）を形成した点にある。第２パッシベーション膜には、ヒューズ４上に形成された溝９やチッピング防止溝１０が形成されているため、垂直段差部が存在する。したがって、この第２パッシベーション膜上にシード層１３を形成する際、溝９やチッピング防止溝１０の側面にシード層１３が形成されにくくなる。このようにシード層１３が充分に形成されないと、シード層１３上に銅膜やニッケル膜が充分に形成されず、再配線の形成不良が発生する。すなわち、溝９やチッピング防止溝１０により、シード層１３に断線が発生しやすくなる。
【００４１】
そこで、本実施の形態１では、チッピング防止溝１０などが形成されている第２パッシベーション膜上に、感光性ポリイミド樹脂膜１１よりなる第３パッシベ−ション膜を形成している。この第３パッシベーション膜によりヒューズ４上の溝９やチッピング防止溝１０を埋め込むことができ、表面を平坦化することができる。そして、平坦化した第３パッシベーション膜上にシード層１３を形成することで、シード層１３をウェハの全領域で確実に形成することができる。すなわち、第３パッシベーション膜上は平坦であり、垂直段差がないので、シード層切れを防止することができ、再配線の信頼性向上を図ることができる。
【００４２】
また、第３パッシベーション膜によりボンディングパッド３上に開口部１２が形成されている。すなわち、第３パッシベーション膜は、ヒューズ４の溝９やチッピング防止溝１０を埋め込むとともに、ボンディングパッド３上の開口度を決定している。この開口部１２は、第２パッシベーション膜の開口度８より狭くなっているので、ボンディングパッド３の狭ピッチ化に対応することができる。つまり、半導体装置の小型化を実現できる利点もある。また、パッケージサイズおよびバンプ電極の数を低減しない場合は、ボンディングパッド３間のクリアランスを確保できる利点もある。
【００４３】
次に、第３パッシベーション膜によって埋め込まれるチッピング防止溝について説明する。図２は、半導体基板３０に形成されたチッピング防止溝近傍の構造を示した断面図である。図２において、半導体基板３０には有効チップ領域、ガードリング領域およびスクライブ領域が形成されている。有効チップ領域には、図示はしないが、ＭＩＳＦＥＴなどの半導体素子およびこの半導体素子の上部に一層以上の配線層が形成されている。有効チップ領域の外側には、ガードリング領域が形成されている。ガードリング領域は、ＭＩＳＦＥＥＴの耐圧劣化、素子分離および表面保護などを目的として有効チップ領域の周辺部に設けられたリング状の接合構造をしている。例えば、ガードリング領域には、図２に示すようにｐ型ウェル３１およびｎ型ウェル３２が互いに接するように設けられており、このｐ型ウェル３１内にｐ型領域３１ａが形成され、ｎ型ウェル３２内にｎ型領域３２ａが形成されている。
【００４４】
ｐ型領域３１ａにはプラグ３３を介して第１層配線３５が形成されている。この第１層配線３５には、有効チップ領域に形成されるＭＩＳＦＥＴのゲート電極と同層の配線３４が接続されている。第１層配線３５は、プラグ３６を介して第２層配線３７に接続されており、第２層配線３７はプラグ３８を介して最上層の配線である第３層配線３９に接続されている。第３層配線３９には表面を保護するパッシベーション膜となる窒化シリコン膜４０が形成され、この窒化シリコン膜４０上に感光性ポリイミド樹脂膜４１が形成されている。
【００４５】
このように形成されたガードリング領域の外側にはスクライブ領域が形成されている。このスクライブ領域はウェハをダイシングするための領域である。ガードリング領域とスクライブ領域と間には、ダイシングの際のチッピングを防止するためのチッピング防止溝４２が設けられている。このチッピング防止溝４２の内側の領域には、窒化シリコン膜４０上に感光性ポリイミド樹脂膜４１が形成されている一方、チッピング防止溝４２の外側のスクライブ領域には窒化シリコン膜４０上に感光性ポリイミド樹脂膜４１は形成されていない。チッピング防止溝４２は、マスクを用いてエッチングにより形成してもよい。
【００４６】
次に、図３はチップ領域とスクライブ領域の関係を示した図である。図３に示すように、個々のチップ領域はスクライブ領域によって分離されている。すなわち、個々のチップ領域には窒化シリコン膜５０および感光性ポリイミド樹脂膜５２が形成されており、チップ領域の間にはチッピング防止溝５１を介して窒化シリコン膜５０が形成されたスクライブ領域が形成されている。例えば、スクライブ領域の幅は約１１２μｍである。従来のウェハレベルＣＳＰでは図３に示した構造上にシード層を形成し再配線を形成している。したがって、シード層はチップ領域の感光性ポリイミド樹脂５２に形成されるとともに、チッピング防止溝５１内およびスクライブ領域の窒化シリコン膜５０上に形成される。
【００４７】
しかし、チッピング防止溝５１により垂直段差形状が形成されているので、このチッピング防止溝５１の側面にはシード層がつきにくい。このように、従来のウェハレベルＣＳＰでは、チッピング防止溝５１によりシード層が断線するおそれがある。
【００４８】
そこで、本実施の形態１では図４に示すように、チップ領域からスクライブ領域の一部にわたって、感光性ポリイミド樹脂膜５３を形成している。この感光性ポリイミド樹脂膜５３によってチッピング防止溝５１を埋め込むことができるので、チッピング防止溝５１による垂直段差がなくなる。つまり、感光性ポリイミド樹脂膜５３により、ウェハ表面を平坦化することができる。感光性ポリイミド樹脂膜５３はスクライブ領域の一部にまで形成されるが、感光性ポリイミド樹脂膜５３の形成されていないスクライブ領域の幅は、例えば約９２μｍとなる。そして、本実施の形態１では、平坦化している感光性ポリイミド樹脂膜５３上にシード層を形成するので、シード層を正常に形成することができ、再配線の信頼性向上を図ることができる。更には、シード層（電極層）切れのない再配線が実現できるため、半導体装置の信頼性を向上することができる。
【００４９】
次に、図１に示した本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００５０】
図５は、ウェハプロセスの途中にある半導体基板１を示した断面図である。図５には図示していないが、半導体基板１上には、ＭＩＳＦＥＴなどの半導体素子が形成され、半導体素子の上部に一層以上の配線が形成されている。図５では、最上層の配線層が図示されており、層間絶縁膜２を介して、半導体ウェハの主面にボンディングパッド３およびヒューズ４が形成されている。ボンディングパッド３およびヒューズ４は、最上層配線の一部によって構成されており、例えばアルミニウム膜と窒化チタン膜の積層膜で形成されている。
【００５１】
次に、ボンディングパッド３およびヒューズ４上を含む層間絶縁膜２上に、順次酸化シリコン膜５、窒化シリコン膜６を形成する。酸化シリコン膜５および窒化シリコン膜６は、例えばＣＶＤ法を使用して形成することができる。この酸化シリコン膜５および窒化シリコン膜６により第１パッシベーション膜が形成される。
【００５２】
続いて、窒化シリコン膜６上に例えば回転塗布法を使用して、感光性ポリイミド樹脂膜（第２パッシベーション膜）７を形成した後、感光性ポリイミド樹脂膜７に対して露光・現像処理を施すことによりパターニングする。パターニングは、ボンディングパッド３およびヒューズ４上を開口するとともに、スクライブ領域に感光性ポリイミド樹脂膜７が残らないよう行なわれる。
【００５３】
そして、パターニングした感光性ポリイミド樹脂膜７上に例えばレジスト膜よりなるマスクを形成する。このマスクは、ボンディングパッド３およびヒューズ４上を開口するとともにチッピング防止溝１０の形成領域を開口するようにパターニングされる。
【００５４】
次に、レジスト膜よりなるマスクおよびパターニングした感光性ポリイミド樹脂膜７をマスクとして酸化シリコン膜５および窒化シリコン膜６をエッチングする。これにより、ボンディングパッド３上に開口部８を形成し、ヒューズ４上に溝９を形成する。さらに、チッピング防止溝１０を形成する。ここで、ヒューズ４の形成位置はボンディングパッド３の形成位置に比べて低くなるように形成され、更にはエッチング工程で使用するマスクにおいて、ボンディングパッド３上に位置するマスクの開口部がヒューズ４上に位置するマスクの開口部よりも相対的に大きく形成されているので、ボンディングパッド３上の酸化シリコン膜５および窒化シリコン膜６は完全に除去される一方、ヒューズ４上に形成される溝９はヒューズ４の表面まで達していない。すなわち、ヒューズ４上には酸化シリコン膜５および窒化シリコン膜６の一部が残存する。
【００５５】
続いて、レジスト膜よりなるマスクを除去した後、ボンディングパッド３にプローブを押し当てて電気的特性検査（プローブ検査）を行なう。この電気的特性検査の結果、不良が見出された場合には、不良の救済を行なう。不良の救済は、ヒューズ４をレーザ光で切断することにより行なう。すなわち、ヒューズ４を切断することにより抵抗値を変化させる。このとき、ヒューズ４の上部には溝９が形成されており、窒化シリコン膜６の膜厚は薄くなっているので、レーザ光によりヒューズ４を切断できる。
【００５６】
次に、図６に示すように、感光性ポリイミド樹脂膜７上に例えば回転塗布法を使用して感光性ポリイミド樹脂膜（第３パッシベーション膜）１１を形成する。この感光性ポリイミド樹脂膜１１によって、ヒューズ４上に形成されている溝９およびチッピング防止溝１０が埋め込まれる。このため、半導体基板１の表面が平坦化される。
【００５７】
続いて、図７に示すように、感光性ポリイミド樹脂膜１１に対して露光・現像処理を施すことによりボンディングパッド３上を露出する開口部１２を形成する。この開口部１２は、感光性ポリイミド樹脂膜７に形成した開口部８に比べて狭くなるので、ボンディングパッド３の狭ピッチ化に対応することができる。このように感光性ポリイミド樹脂膜１１は、溝９やチッピング防止溝１０を埋め込む機能を有するとともに、ボンディングパッド３上の開口度を決定する機能も有している。
【００５８】
次に、図８に示すように、露出したボンディングパッド３上を含む感光性ポリイミド樹脂膜１１上にシード層１３を形成する。シード層１３は、例えばスパッタリング法で形成したクロム（Ｃｒ）膜および銅（Ｃｕ）膜で形成される。従来は、感光性ポリイミド樹脂膜７上にシード層１３を形成していため、ヒューズ４上の溝９やチッピング防止溝１０に直接シード層１３が形成されていた。ヒューズ４上の溝９やチッピング防止溝１０は垂直段差を有しているので、溝９やチッピング溝１０の側面にはシード層１３が形成されにくく、この箇所でシード層１３が断線するおそれがあった。しかし、本実施の形態１では、ヒューズ４上の溝９やチッピング防止溝１０を埋め込むように感光性ポリイミド樹脂膜１１が設けられており、この感光性ポリイミド樹脂膜１１上にシード層１３が形成されている。したがって、平坦化された表面上にシード層１３が形成されているので、シード層１３の断線を防止することができる。
【００５９】
続いて、図９に示すように、シード層１３上にレジスト膜１４を形成した後、レジスト膜１４に対して露光・現像することによりパターニングする。パターニングは、再配線形成領域にレジスト膜１４が残らないように行なわれる。その後、図１０に示すように、電解めっき法を使用して、露出しているシード層１３上に順次、銅膜１５、ニッケル（Ｎｉ）膜１６を形成する。
【００６０】
次に、図１１に示すように、パターニングしたレジスト膜１４を除去した後、このレジスト膜１４で覆われていた領域のシード層１３をウェットエッチングで除去することにより、銅膜１５およびニッケル膜１６で構成される再配線（第２配線）を形成する。なお、レジスト膜１４で覆われていた領域のシード層１３をウェットエッチングで除去する際には、再配線の表面も同時にエッチングされるが、再配線の膜厚はシード層１３の膜厚に比べて遥かに厚いので支障はない。
【００６１】
続いて、図１２に示すように、銅膜１５およびニッケル膜１６よりなる再配線の上部に感光性ポリイミド樹脂膜（第４パッシベーション膜）１７を形成する。そして、図１３に示すように、感光性ポリイミド樹脂膜１７に対して露光・現像処理を行なうことにより、バンプ電極形成領域に開口部１８を形成する。
【００６２】
次に、図１４に示すように、開口部１８から露出した再配線（バンプランド）上に無電解めっき法を使用して金（Ａｕ）膜１９を形成する。この後、金膜１９を形成したバンプランド上に探針を当てて電気的特性検査を実施してもよい。そして、図１５に示すように、金膜１９上に半田印刷技術を使用して半田ペースト２０を印刷する。印刷直後の半田ペースト２０は、バンプランドよりも広い領域にほぼ平坦に印刷される。続いて、半導体基板１を加熱して半田ペースト２０をリフロー（溶融・再結晶化）させることにより、金膜１９上に図１に示すような半球状のバンプ電極２１を形成する。バンプ電極２１は、例えば錫（Ｓｎ）、銀（Ａｇ）および銅（Ｃｕ）からなる鉛（Ｐｂ）フリー半田から構成される。なお、バンプ電極２１は、上記した印刷法に代えてめっき法を使用して形成することもできる。また、あらかじめ球状に成形した半田ボールをバンプランド上に供給し、その後、半導体基板１を加熱して半田ボールをリフローすることによってもバンプ電極２１を形成することができる。本実施の形態１では図示していないが、リフローによりバンプ電極２１を形成した後は、再配線（バンプランド）上に形成された金膜１９はバンプ電極２１に拡散して無くなる。また、再配線（バンプランド）のピッチ間隔は、再配線によりボンディングパッド３のピッチ間隔より大きく再配置しているため、バンプ電極２１が搭載し易くなる。これにより、狭パッドピッチに対応することができる。
【００６３】
続いて、半導体基板１をバーンイン検査に付して最終検査を行なった後、ダイシングブレードを使用して半導体基板１を個々のチップに切断する。このようにして、ウェハレベルＣＳＰが完成する。さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて出荷される。
【００６４】
（実施の形態２）
図１６は、本発明者らが検討した再配線パターンの一例である。図１６において、半導体チップ６０にはボンディングパッド６１とバンプ電極６２が形成されており、ボンディングパッド６１とバンプ電極６２とは再配線６３によって接続されている。この再配線６３は、半導体チップ６０の表面に露出したヒューズ領域（テストパッド領域でもよい）６４を回避するように形成されている。ヒューズ領域６４にはヒューズが形成されており、チップの不良救済のため、ヒューズが切断されている場合がある。ヒューズが切断されている場合、このヒューズ領域６４上に再配線６３を形成すると、切断しているヒューズが短絡してしまう。また、ヒューズが切断されていない場合であっても、ヒューズ領域６４は垂直形状を有する溝構造をしているため、再配線６３が断線なく形成することが困難である。したがって、図１６に示すように、ヒューズ領域６４を回避するように再配線６３を形成しなければならず、再配線６３のレイアウトの自由度が低下していた。
【００６５】
しかし、前記実施の形態１において、ヒューズ領域６４は感光性ポリイミド樹脂膜によって埋め込まれているため露出していない。また、感光性ポリイミド樹脂膜は平坦化されている。したがって、本実施の形態２では、図１７に示すように、再配線６３をヒューズ領域６４と平面的に重なる位置に形成することが可能である。すなわち、ヒューズ上に絶縁膜である感光性ポリイミド樹脂膜が形成されているので、切断されたヒューズ上に再配線６３を形成しても短絡することはない。また、ヒューズ領域を埋め込んでいる感光性ポリイミド樹脂膜は平坦化されているので、再配線６３を信頼性よく形成することができる。このように、本実施の形態２によれば、再配線６３をヒューズ領域６４上にも形成できるので、再配線６３のレイアウトの自由度を向上することができる。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６７】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【００６８】
１  半導体基板
２  層間絶縁膜
３  ボンディングパッド
４  ヒューズ
５  酸化シリコン膜（第１パッシベーション膜）
６  窒化シリコン膜（第１パッシベーション膜）
７  感光性ポリイミド樹脂膜（第２パッシベーション膜）
８  開口部
９  溝
１０  チッピング防止溝
１１  感光性ポリイミド樹脂膜（第３パッシベーション膜）
１２  開口部
１３  シード層
１４  レジスト膜
１５  銅膜
１６  ニッケル膜
１７  感光性ポリイミド樹脂膜（第４パッシベーション膜）
１８  開口部
１９  金膜
２０  半田ペースト
２１  バンプ電極
３０  半導体基板
３１  ｐ型ウェル
３１ａ  ｐ型領域
３２  ｎ型ウェル
３２ａ  ｎ型領域
３３  プラグ
３４  配線
３５  第１層配線
３６  プラグ
３７  第２層配線
３８  プラグ
３９  第３層配線
４０  窒化シリコン膜
４１  感光性ポリイミド樹脂膜
４２  チッピング防止溝
５０  窒化シリコン膜
５１  チッピング防止溝
５２  感光性ポリイミド樹脂膜
５３  感光性ポリイミド樹脂膜
６０  半導体チップ
６１  ボンディングパッド
６２  バンプ電極
６３  再配線
６４  ヒューズ領域
【図１】
2010187036.tif 000003
【図２】
2010187036.tif 000004
【図３】
2010187036.tif 000005
【図４】
2010187036.tif 000006
【図５】
2010187036.tif 000007
【図６】
2010187036.tif 000008
【図７】
2010187036.tif 000009
【図８】
2010187036.tif 000010
【図９】
2010187036.tif 000011
【図１０】
2010187036.tif 000012
【図１１】
2010187036.tif 000013
【図１２】
2010187036.tif 000014
【図１３】
2010187036.tif 000015
【図１４】
2010187036.tif 000016
【図１５】
2010187036.tif 000017
【図１６】
2010187036.tif 000018
【図１７】
2010187036.tif 000019
【手続補正書】
【提出日】平成22年6月2日(2010.6.2)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
有効チップ領域と、前記有効チップ領域の外側に設けられたガードリング領域と、スクライブ領域とを有する半導体基板であって、
前記有効チップ領域上に形成された半導体素子と、
前記半導体素子よりも上層に形成され、最上層の配線と同層の配線によって形成された内部接続端子と、
前記最上層の配線と同層の配線によって形成され、かつ前記ガードリング領域に設けられた第１配線と、
前記内部接続端子および前記第１配線を覆うように形成され、前記内部接続端子を選択的に露出するパッシベーション用絶縁膜と、
前記パッシベーション用絶縁膜の一部を除去して形成されたチッピング防止溝と、を有する前記半導体基板を準備する工程と、
前記内部接続端子を選択的に露出する第１絶縁膜を、前記チッピング防止溝を覆うように前記パッシベーション用絶縁膜上に形成する工程と、
前記第１絶縁膜上に、前記内部接続端子に電気的に接続されたシード層を形成する工程と、
前記シード層上にレジスト膜を形成し、第２配線形成領域に前記レジスト膜が残らないようにパターニングする工程と、
前記第２配線形成領域の前記シード層上に、メッキ法により一端が前記内部接続端子に電気的に接続された第２配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記チッピング防止溝の外側の前記スクライブ領域には、前記第１絶縁膜が形成されていないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ガードリング領域は、前記有効チップ領域の周辺部にリング状に設けられることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記チッピング防止溝は、前記スクライブ領域と前記ガードリング領域との間に設けられていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２配線の他端部上に外部接続端子が形成されており、
前記外部接続端子はバンプ電極からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記パッシベーション用絶縁膜は窒化シリコン膜を有し、前記第１絶縁膜はポリイミド膜を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
有効チップ領域と、前記有効チップ領域の外側に設けられたガードリング領域と、スクライブ領域とを有する半導体基板であって、
前記有効チップ領域上に形成された半導体素子と、
前記半導体素子よりも上層に形成され、最上層の配線と同層の配線によって形成された内部接続端子と、
前記最上層の配線と同層の配線によって形成され、かつ前記ガードリング領域に設けられた第１配線と、
前記内部接続端子および前記第１配線を覆うように形成され、前記内部接続端子を選択的に露出するパッシベーション用絶縁膜と、
前記パッシベーション用絶縁膜の一部を除去して形成されたチッピング防止溝と、を有する前記半導体基板を準備する工程と、
前記内部接続端子を選択的に露出する第１絶縁膜を、前記チッピング防止溝を覆うように前記パッシベーション用絶縁膜上に形成する工程と、
前記第１絶縁膜上に、一端が前記内部接続端子に電気的に接続された第２配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記チッピング防止溝の外側の前記スクライブ領域には、前記第１絶縁膜が形成されていないことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ガードリング領域は、前記有効チップ領域の周辺部にリング状に設けられることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記チッピング防止溝は、前記スクライブ領域と前記ガードリング領域との間に設けられていることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記第２配線の他端部上に外部接続端子が形成されており、
前記外部接続端子はバンプ電極からなることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１２】
前記パッシベーション用絶縁膜は窒化シリコン膜を有し、前記第１絶縁膜はポリイミド膜を有することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１３】
（ａ）半導体ウェハのチップ領域に半導体素子を形成し、前記半導体素子の上層に、一層以上の第１配線を形成する工程と、
（ｂ）前記第１配線上に第１パッシベーション膜を形成する工程と、
（ｃ）前記第１パッシベーション膜上に第２パッシベーション膜を形成する工程と、
（ｄ）前記第２パッシベーション膜をパターニングする工程と、
（ｅ）パターニングした前記第２パッシベーション膜およびマスクを使用して前記第１パッシベーション膜を除去することにより、前記第１配線のうち最上層配線と同層の配線を露出して内部接続端子を形成し、かつ前記第１パッシベーション膜を貫通するチッピング防止溝を形成する工程と、
（ｆ）前記チッピング防止溝を埋め込み、かつ前記内部接続端子を覆うように前記第２パッシベーション膜上に第３パッシベーション膜を形成する工程と、
（ｇ）前記第３パッシベーション膜をパターニングして、前記内部接続端子を露出する工程と、
（ｈ）前記内部接続端子を含む前記第３パッシベーション膜上に電極層を形成した後、前記電極層上に金属膜を形成することにより、一端が前記内部接続端子に電気的に接続された第２配線を形成する工程と、
（ｉ）前記第２配線上に第４パッシベーション膜を形成し、前記第４パッシベーション膜をパターニングすることによって、前記第２配線の他端部を選択的に露出する工程と、
（ｊ）前記第２配線の前記他端部に外部接続端子を形成した後、前記半導体ウェハを前記チップ領域単位で切断することによって複数の半導体チップを得る工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
有効チップ領域と、前記有効チップ領域の外側に設けられたガードリング領域と、スクライブ領域とを有する半導体基板と、
前記有効チップ領域上に形成された半導体素子と、
前記半導体素子よりも上層に形成され、最上層の配線と同層の配線によって形成された内部接続端子と、
前記最上層の配線と同層の配線によって形成され、かつ前記ガードリング領域に設けられた第１配線と、
前記内部接続端子および前記第１配線を覆うように形成され、前記内部接続端子を選択的に露出するパッシベーション用絶縁膜と、
前記パッシベーション用絶縁膜の一部を除去して形成されたチッピング防止溝と、
前記チッピング防止溝を覆うように前記パッシベーション用絶縁膜上に形成され、かつ前記内部接続端子を選択的に露出する第１絶縁膜と、
前記第１絶縁膜上に形成され、一端が前記内部接続端子に電気的に接続された第２配線と、
前記第２配線を覆うように形成され、前記第２配線の他端部を選択的に露出する第２絶縁膜とを備えることを特徴とする半導体装置。
【請求項１５】
前記チッピング防止溝の外側の前記スクライブ領域には、前記第１絶縁膜が形成されていないことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記ガードリング領域は、前記有効チップ領域の周辺部にリング状に設けられることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記チッピング防止溝は、前記スクライブ領域と前記ガードリング領域との間に設けられていることを特徴とする請求項１４記載の半導体装置。
【請求項１８】
前記第２配線の前記他端部上に外部接続端子が形成されており、
前記外部接続端子はバンプ電極からなることを特徴とする請求項１４記載の半導体装置。
【請求項１９】
前記パッシベーション用絶縁膜は窒化シリコン膜を有し、前記第１絶縁膜はポリイミド膜を有することを特徴とする請求項１４記載の半導体装置。