(57)【要約】【課題】長期にわたって安定した動作が可能な化合物半導体装置及びその製造方法を提供する。【解決手段】基板１と、基板１上方に形成された電子走行層２と、電子走行層２上方に形成された電子供給層３と、電子供給層３上方に形成されたソース電極７ｓ、ドレイン電極７ｄ及びゲート電極７ｇと、が設けられている。ソース電極７ｓと電子供給層３との間の抵抗は、ゲート電極７ｇから離間するほど低くなっており、ドレイン電極７ｄと電子供給層３との間の抵抗は、ゲート電極７ｇから離間するほど低くなっている。【選択図】図３
2010192771.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたソース電極、ドレイン電極及びゲート電極と、
を有し、
前記ソース電極と前記電子供給層との間の抵抗は、前記ゲート電極から離間するほど低くなっており、
前記ドレイン電極と前記電子供給層との間の抵抗は、前記ゲート電極から離間するほど低くなっていることを特徴とする化合物半導体装置。
【請求項２】
前記ソース電極の下方及び前記ドレイン電極の下方において、前記電子供給層の表面に、前記ゲート電極から離間するほど高い濃度でＳｉがドーピングされていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ソース電極の下方及び前記ドレイン電極の下方において、前記電子供給層の表面に、前記ゲート電極に近づくほど高い濃度でＢがドーピングされていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記ソース電極の下方及び前記ドレイン電極の下方において、前記電子供給層の表面に、前記ゲート電極から離間するほど高い濃度でＩｎが前記電子供給層と混晶化していることを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
前記ソース電極の裏面のＧａＮ系化合物半導体との接触抵抗は、前記ゲート電極から離間するほど低くなっており、
前記ソース電極の裏面のＧａＮ系化合物半導体との接触抵抗は、前記ゲート電極から離間するほど低くなっていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項６】
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
を有し、
前記ソース電極と前記電子供給層との間の抵抗を、前記ゲート電極から離間するほど低くし、
前記ドレイン電極と前記電子供給層との間の抵抗を、前記ゲート電極から離間するほど低くすることを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
近年、化合物半導体装置、特にＧａＮ系化合物半導体を主な材料とした高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）の高出力高周波用デバイスへの適用について検討がなされている。そして、ＧａＮ系化合物半導体を主な材料としたＨＥＭＴ（以下、ＧａＮ系ＨＥＭＴともいう）では、大電流動作時及び高温環境下においても動作可能であることが重要である。
【０００３】
図１は、従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。このＧａＮ系ＨＥＭＴでは、基板１０１上にＧａＮ層１０２、ＡｌＧａＮ層１０３及びｎ型のｎ−ＧａＮ層１０４がこの順で形成されている。そして、ｎ−ＧａＮ層１０４上にゲート電極１０７ｇが形成されている。ｎ−ＧａＮ層１０４のゲート電極１０７ｇを挟む２箇所に開口部が形成されており、一方にソース電極１０７ｓが形成された、他方にドレイン電極１０７ｄが形成されている。ソース電極１０７ｓはＴｉ膜１０５ｓ及びＡｌ膜１０６ｓから構成され、ドレイン電極１０７ｄはＴｉ膜１０５ｄ及びＡｌ膜１０６ｄから構成されている。ソース電極１０７ｓ及びドレイン電極１０７ｄ上にＡｕ膜１０９が形成されている。また、ソース電極１０７ｓとゲート電極１０７ｇとの間、及びドレイン電極１０７ｄとゲート電極１０７ｇとの間にはＳｉ窒化膜１０８が形成されている。
【０００４】
このような構造のＧａＮ系ＨＥＭＴは、大電流動作時及び高温環境下において動作可能である。しかしながら、微細化に伴って長期の使用に耐えることができないことがある。このような問題点は、ＧａＮ系ＨＥＭＴ以外の化合物半導体装置にもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１２８７２号公報
【特許文献２】特開２００３−２０９２４６号公報
【特許文献３】特開平７−１３１００５号公報
【特許文献４】特開平１０−１０４９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、長期にわたって安定した動作が可能な化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたソース電極、ドレイン電極及びゲート電極と、が設けられている。前記ソース電極と前記電子供給層との間の抵抗は、前記ゲート電極から離間するほど低くなっており、前記ドレイン電極と前記電子供給層との間の抵抗は、前記ゲート電極から離間するほど低くなっている。
【０００８】
化合物半導体装置の製造方法の一態様では、基板上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成する。また、前記電子供給層上方にソース電極、ドレイン電極及びゲート電極を形成する。また、前記ソース電極と前記電子供給層との間の抵抗を、前記ゲート電極から離間するほど低くし、前記ドレイン電極と前記電子供給層との間の抵抗を、前記ゲート電極から離間するほど低くする。
【発明の効果】
【０００９】
上記の化合物半導体装置等によれば、ソース電極及びドレイン電極と電子供給層との間の抵抗が適切に規定されているため、損傷が生じにくく、長期にわたって安定して動作することができる。
【図面の簡単な説明】
【００１０】
【図１】従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図２】従来のＧａＮ系ＨＥＭＴの問題点を示す図である。
【図３】第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を示す図である。
【図４Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、ＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、ＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図４Ｄ】図４Ｃに引き続き、ＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図５】第１の実施形態の変形例を示す図である。
【図６】第２の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【図７Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図７Ｂ】図７Ａに引き続き、ＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図８】第３の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【図９Ａ】第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図９Ｂ】図９Ａに引き続き、ＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図１０】第４の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【図１１Ａ】第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図１１Ｂ】図１１Ａに引き続き、ＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図１２】第５の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【図１３】第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図１４】第５の実施形態の変形例を示す図である。
【図１５Ａ】第６の実施形態に係るＧａＮ系ＨＥＭＴを示す断面図である。
【図１５Ｂ】第６の実施形態に係るＧａＮ系ＨＥＭＴを示すレイアウト図である。
【図１６】第６の実施形態におけるソース電極７ｓを示す図である。
【図１７】第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図１８】第７の実施形態に係るＧａＮ系ＨＥＭＴを示す断面図である。
【図１９】第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【発明を実施するための形態】
【００１１】
本願発明者が、従来のＧａＮ系ＨＥＭＴにおける寿命について検討を行った結果、微細化に伴ってオーミック電極であるソース電極１０７ｓ及びドレイン電極１０７ｄにおいて局所的に電流密度が上昇していることを見出した。つまり、図２（ａ）に示すように、ドレイン電極１０７ｄ及びソース電極１０７ｓのいずれにおいても、ゲート電極１０７ｇに近い領域のみにおいて電流が流れ、そこに電流経路１１０が集中してしまっているのである。これは、次の理由による。ドレイン電極１０７ｄ近傍の抵抗を図示すると、図２（ｂ）のようになる。
【００１２】
即ち、Ａｌ膜１０６ｄの内部を横方向に流れる場合の抵抗値ＲAl、ＡｌＧａＮ層１０３を縦方向に流れる場合の抵抗値ＲC、ＧａＮ層１０２の２次元電子ガス層（２ＤＥＧ）を横方向に流れる場合の抵抗値Ｒ2DEGが存在する。なお、Ｔｉ膜１０５ｄにも抵抗が存在するが、他の部分と比較すると無視し得る程度に低いため、図２（ｂ）では省略してある。そして、両極端な経路としては、Ａｌ膜１０６ｄの内部を横方向に流れ、ＡｌＧａＮ層１０３を縦方向に流れ、ＧａＮ層１０２のゲート電極１０７ｇ下方まで到達する経路１１１と、ＡｌＧａＮ層１０３を縦方向に流れ、ＧａＮ層１０２のＡｌ膜１０６ｄ下方の２ＤＥＧを横方向に流れ、ＧａＮ層１０２のゲート電極１０７ｇ下方まで到達する経路１１２とが挙げられる。これらを比較すると、抵抗値ＲAlが抵抗値Ｒ2DEGより著しく低いため、ほとんどの電流が経路１１１を介して流れる。このようにして電流密度が極端に高くなる領域が生じているのである。このような領域が生じると、高い電流密度そのものの影響及び高い電流密度に伴う温度上昇の影響により、その近傍でエレクトロマイグレーションが発生し、Ａｌ膜１０６ｄ等に変質等の損傷が生じ、抵抗値が上昇してしまう。例えば、Ａｌ膜１０６ｄ及び１０６ｓがＡｕ膜１０９と接触している場合には、高抵抗物質であるパープルプレーグが発生し、ドレイン電極１０７ｄ及びソース電極１０７ｓが劣化してしまう。
【００１３】
本願発明者は、このような知見に基づき、電流密度の集中を緩和するために、以下の種々の実施形態に想到した。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図３は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を示す図である。
【００１５】
第１の実施形態では、図３（ａ）に示すように、例えば半絶縁性のＳｉＣ基板等の基板１上に、ｉ−ＧａＮ層２、ＡｌＧａＮ層３、及びｎ−ＧａＮ層４がこの順で形成されている。ｉ−ＧａＮ層２ａは意図的に不純物のドーピングを行っていないＧａＮ層であり、その厚さは３μｍ程度である。ｉ−ＧａＮ層２ａの表層部分は電子走行層として機能し、その下の部分はバッファ層として機能する。バッファ層は、基板１の表面に存在する格子欠陥の電子走行層への伝播を防止している。ＡｌＧａＮ層３には、ｉ−ＡｌＧａＮ層とその上に形成されたｎ−ＡｌＧａＮ層が含まれている。ｉ−ＡｌＧａＮ層は意図的に不純物のドーピングを行っていないＡｌ0.25Ｇａ0.75Ｎ層であり、その厚さは５ｎｍ程度である。ｎ−ＡｌＧａＮ層はＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされたｎ型のＡｌ0.25Ｇａ0.75Ｎ層であり、その厚さは３０ｎｍ程度である。ｎ−ＡｌＧａＮ層は電子供給層として機能する。ｎ−ＧａＮ層４はＳｉが２×１０18ｃｍ-3程度の濃度でドーピングされたｎ型のＧａＮ層であり、その厚さは１０ｎｍ程度である。なお、各ＡｌＧａＮ層におけるＡｌとＧａとの割合は特に限定されない。
【００１６】
ｎ−ＧａＮ層４上にゲート電極７ｇが形成されている。ｎ−ＧａＮ層４の平面視でゲート電極７ｇを挟む２箇所に、ＡｌＧａＮ層３を露出する開口部４ｓ及び４ｄが形成されている。ＡｌＧａＮ層３の開口部４ｓから露出した部分には、ゲート電極７ｇから離間した側から順に、Ｓｉ注入領域１１ａｓ、１１ｂｓ、１１ｃｓ、１１ｄｓ、１１ｅｓ、１１ｆｓ、１１ｇｓ、１１ｈｓ及び１１ｉｓが形成されている。これらのＳｉ注入領域には、上記の５×１０18ｃｍ-3程度のＳｉとは別にＳｉが注入されており、図３（ｂ）に示すように、ゲート電極７ｇから離間して位置するものほど、Ｓｉドープ量が高くなっている。同様に、ＡｌＧａＮ層３の開口部４ｄから露出した部分には、ゲート電極７ｇから離間した側から順に、Ｓｉ注入領域１１ａｄ、１１ｂｄ、１１ｃｄ、１１ｄｄ、１１ｅｄ、１１ｆｄ、１１ｇｄ、１１ｈｄ及び１１ｉｄが形成されている。これらのＳｉ注入領域には、上記の５×１０18ｃｍ-3程度のＳｉとは別にＳｉが注入されており、ゲート電極７ｇから離間して位置するものほど、Ｓｉドープ量が高くなっている。最もＳｉドープ量が高いＳｉ注入領域１１ａｓ及び１１ａｄのＳｉドープ量は、例えば４×１０20ｃｍ-3程度であり、最もＳｉドープ量が低いＳｉ注入領域１１ｉｓ及び１１ｉｄのＳｉドープ量は、例えば１×１０20ｃｍ-3程度である。
【００１７】
そして、開口部４ｓ内にソース電極７ｓが形成され、開口部４ｄ内にドレイン電極７ｄが形成されている。ソース電極７ｓには、Ｓｉ注入領域上に形成されたＴｉ膜５ｓ及びその上に形成されたＡｌ膜６ｓが含まれている。また、ドレイン電極７ｄには、Ｓｉ注入領域上に形成されたＴｉ膜５ｄ及びその上に形成されたＡｌ膜６ｄが含まれている。Ｔｉ膜５ｓ及び５ｄの厚さは３０ｎｍ程度であり、Ａｌ膜６ｓ及び６ｄの厚さは３００ｎｍ程度である。更に、Ａｌ膜６ｓ及び６ｄ上にＡｕ膜９が形成されている。
【００１８】
また、ゲート電極７ｇ、ソース電極７ｓ及びドレイン電極７ｄの周囲には、ｎ−ＧａＮ層４等を覆うシリコン窒化膜８が形成されている。シリコン窒化膜８の厚さは５ｎｍ〜５００ｎｍ程度（例えば５００ｎｍ）である。
【００１９】
このように構成された第１の実施形態では、ＡｌＧａＮ層３のソース電極７ｓ及びドレイン電極７ｄと接触する領域の抵抗が、ゲート電極７ｇから離間するほど低くなっている。このため、ソース電極及びドレイン電極７ｄ内を流れる電流は、ゲート電極７ｇ側に集中することなく、ゲート電極７ｇから離間した部分にも流れる。この結果、電流密度の集中が緩和されるため、大電流密度のそのものの影響及び高温化の影響に伴うエレクトロマイグレーション等を抑制することができる。
【００２０】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図４Ａ乃至図４Ｄは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００２１】
先ず、図４Ａ（ａ）に示すように、半絶縁性のＳｉＣ基板等の基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、ｉ−ＧａＮ層２、ＡｌＧａＮ層３及びｎ−ＧａＮ層４をこの順で形成する。
【００２２】
次いで、図４Ａ（ｂ）に示すように、ｎ−ＧａＮ層４上に、開口部４ｓを形成する領域を開口する開口部７１ｓ、及び開口部４ｄを形成する領域を開口する開口部７１ｄが設けられたレジストパターン７１を形成する。その後、レジストパターン７１をマスクとして用い、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングをｎ−ＧａＮ層４に対して行うことにより、ｎ−ＧａＮ層４に開口部４ｓ及び４ｄを形成する。なお、開口部４ｓ及び４ｄの深さに関し、ｎ−ＧａＮ層４の一部を残してもよく、また、ＡｌＧａＮ層３の一部を除去してもよい。つまり、開口部４ｓ及び４ｄの深さはｎ−ＧａＮ層４の厚さと一致している必要はない。
【００２３】
続いて、図４Ａ（ｃ）に示すように、レジストパターン７１を除去し、全面に、Ｓｉ注入領域１１ａｓを形成する領域を開口する開口部７２ａｓ、及びＳｉ注入領域１１ａｄを形成する領域を開口する開口部７２ａｄが設けられたレジストパターン７２ａを形成する。
【００２４】
次いで、レジストパターン７２ａをマスクとして用いてＳｉの注入を行うことにより、図４Ａ（ｄ）に示すように、Ｓｉ注入領域１１ａｓ及び１１ａｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば６０ｋｅＶ）とする。また、ドープ量は、例えば０．３７５×１０20ｃｍ-3とする。
【００２５】
その後、図４Ｂ（ｅ）に示すように、レジストパターン７２ａを除去し、全面に、Ｓｉ注入領域１１ａｓ及び１１ｂｓを形成する領域を開口する開口部７２ｂｓ、並びにＳｉ注入領域１１ａｄ及び１１ｂｄを形成する領域を開口する開口部７２ｂｄが設けられたレジストパターン７２ｂを形成する。
【００２６】
続いて、レジストパターン７２ｂをマスクとして用いてＳｉの注入を行うことにより、図４Ｂ（ｆ）に示すように、Ｓｉ注入領域１１ｂｓ及び１１ｂｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば６０ｋｅＶ）とする。また、ドープ量は、例えば０．３７５×１０20ｃｍ-3とする。この結果、Ｓｉ注入領域１１ａｓ及び１１ａｄのドープ量は、総計で０．７５×１０20ｃｍ-3となる。
【００２７】
その後、レジストパターンの除去、新たなレジストパターンの形成及びシリコンの注入を繰り返すことにより、図４Ｂ（ｇ）に示すように、Ｓｉ注入領域１１ｃｓ〜１１ｈｓ及び１１ｃｄ〜１１ｈｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば６０ｋｅＶ）とする。また、ドープ量は、例えば０．３７５×１０20ｃｍ-3とする。この結果、Ｓｉ注入領域１１ａｓ及び１１ａｄのドープ量は、８回の注入で総計で３．０×１０20ｃｍ-3となる。更に、全面に、Ｓｉ注入領域１１ａｓ〜１１ｉｓを形成する領域を開口する開口部７２ｉｓ、及びＳｉ注入領域１１ａｄ〜１１ｉｄを形成する領域を開口する開口部７２ｉｄが設けられたレジストパターン７２ｉを形成する。
【００２８】
次いで、レジストパターン７２ｉをマスクとして用いてＳｉの注入を行うことにより、図４Ｂ（ｈ）に示すように、Ｓｉ注入領域１１ｉｓ及び１１ｉｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば６０ｋｅＶ）とする。また、ドープ量は、例えば１．０×１０20ｃｍ-3とする。この結果、Ｓｉ注入領域１１ａｓ及び１１ａｄのドープ量は、総計で４．０×１０20ｃｍ-3となる。また、Ｓｉ注入領域１１ｉｓ及び１１ｉｄのドープ量は、１．０×１０20ｃｍ-3となる。そして、これらの間に位置するＳｉ注入領域では、Ｓｉ注入領域１１ａｓ、１１ａｄに近いほどドープ量が高く、Ｓｉ注入領域１１ｉｓ、１１ｉｄに近いほどドープ量が低くなる。
【００２９】
その後、図４Ｃ（ｉ）に示すように、レジストパターン７２ｉを除去する。続いて、窒素雰囲気中にて５００℃〜１５００℃程度（例えば１０００℃）で熱処理を行う。
【００３０】
次いで、図４Ｃ（ｊ）に示すように、全面に、ソース電極７ｓを形成する領域を開口する開口部７３ｓ、及びドレイン電極７ｄを形成する領域を開口する開口部７３ｄが設けられた下層レジストパターン７３を形成する。更に、下層レジストパターン７３上に、ソース電極７ｓを形成する領域を開口する開口部７４ｓ、及びドレイン電極７ｄを形成する領域を開口する開口部７４ｄが設けられた上層レジストパターン７４を形成する。そして、下層レジストパターン７３及び上層レジストパターン７４の多層レジストパターンをマスクとして用いて、Ｔｉ及びＡｌの蒸着を行うことにより、Ｔｉ膜５ｓ及びＡｌ膜６ｓを備えたソース電極７ｓ、並びにＴｉ膜５ｄ及びＡｌ膜６ｄを備えたドレイン電極７ｄを形成する。
【００３１】
次いで、図４Ｃ（ｋ）に示すように、下層レジストパターン７３及び上層レジストパターン７４を除去し、全面にシリコン窒化膜８を形成する。
【００３２】
その後、図４Ｃ（ｌ）に示すように、シリコン窒化膜８にゲート電極用の開口部８ｇを形成し、この内側にゲート電極７ｇを形成する。
【００３３】
続いて、図４Ｄ（ｍ）に示すように、全面に、ソース電極７ｓに整合する開口部７５ｓ、及びドレイン電極７ｄに整合する開口部７５ｄが設けられたレジストパターン７５を形成する。そして、レジストパターン７５をマスクとして用いて、ドライエッチングによりシリコン窒化膜８に開口部８ｓ及び８ｄを形成する。
【００３４】
次いで、図４Ｄ（ｎ）に示すように、レジストパターン７５を除去し、全面に、ソース電極７ｓに整合する開口部７６ｓ、及びドレイン電極７ｄに整合する開口部７６ｄが設けられたレジストパターン７６を新たに形成する。その後、スパッタリング法によりＡｌ膜７ｓ及び７ｄ上にＡｕ膜９を形成する。Ａｕ膜の厚さは、例えば２００ｎｍとする。
【００３５】
そして、図４Ｄ（ｏ）に示すように、レジストパターン７６を除去する。その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００３６】
なお、第１の実施形態では、ＡｌＧａＮ層３の表面におけるＳｉドープ量が９段階に変化しているが、この変化は段階的である必要はなく、後述のように、連続的であってもよい。また、段階的に変化する場合、その段階数は９段階に限定されず、例えば図５に示すように、２０段階であってもよい。
【００３７】
（第２の実施形態）
次に、第２の実施形態について説明する。図６は、第２の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【００３８】
第２の実施形態では、図６（ａ）に示すように、ＡｌＧａＮ層３の開口部４ｓから露出した部分に、ゲート電極７ｇから離間した側から順に、Ｓｉ注入領域２１ａｓ、２１ｂｓ及び２１ｃｓが形成されている。これらのＳｉ注入領域には、上記の５×１０18ｃｍ-3程度のＳｉとは別にＳｉが注入されており、図６（ｂ）に示すように、ゲート電極７ｇから離間して位置するものほど、Ｓｉドープ量が高くなっている。同様に、ＡｌＧａＮ層３の開口部４ｄから露出した部分に、ゲート電極７ｇから離間した側から順に、Ｓｉ注入領域２１ａｄ、２１ｂｄ及び２１ｃｄが形成されている。これらのＳｉ注入領域には、上記の５×１０18ｃｍ-3程度のＳｉとは別にＳｉが注入されており、ゲート電極７ｇから離間して位置するものほど、Ｓｉドープ量が高くなっている。
【００３９】
他の構成は第１の実施形態と同様である。
【００４０】
このような第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。また、後述のように、第１の実施形態よりも容易に少ない工程で製造することができる。
【００４１】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図７Ａ乃至図７Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００４２】
先ず、第１の実施形態と同様にして、開口部４ｓ及び４ｄの形成までの処理を行う。次いで、図７Ａ（ａ）に示すように、全面に、Ｓｉ注入領域２１ａｓを形成する領域を開口する開口部７７ａｓ、及びＳｉ注入領域２１ａｄを形成する領域を開口する開口部７７ａｄが設けられたレジストパターン７７ａを形成する。
【００４３】
その後、レジストパターン７７ａをマスクとして用いてＳｉの注入を行うことにより、図７Ａ（ｂ）に示すように、Ｓｉ注入領域２１ａｓ及び２１ａｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば６０ｋｅＶ）とする。また、ドープ量は、例えば１．５×１０20ｃｍ-3とする。
【００４４】
続いて、図７Ａ（ｃ）に示すように、レジストパターン７７ａを除去し、全面に、Ｓｉ注入領域２１ａｓ及び２１ｂｓを形成する領域を開口する開口部７７ｂｓ、並びにＳｉ注入領域２１ａｄ及び２１ｂｄを形成する領域を開口する開口部７７ｂｄが設けられたレジストパターン７７ｂを形成する。
【００４５】
次いで、レジストパターン７７ｂをマスクとして用いてＳｉの注入を行うことにより、Ｓｉ注入領域２１ｂｓ及び２１ｂｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば６０ｋｅＶ）とする。また、ドープ量は、例えば１．５×１０20ｃｍ-3とする。この結果、Ｓｉ注入領域２１ａｓ及び２１ａｄのドープ量は、総計で３．０×１０20ｃｍ-3となる。
【００４６】
その後、図７Ａ（ｄ）に示すように、レジストパターン７７ｂを除去し、全面に、Ｓｉ注入領域２１ａｓ〜２１ｃｓを形成する領域を開口する開口部７７ｃｓ、及びＳｉ注入領域２１ａｄ〜２１ｃｄを形成する領域を開口する開口部７７ｃｄが設けられたレジストパターン７７ｃを形成する。
【００４７】
続いて、レジストパターン７７ｃをマスクとして用いてＳｉの注入を行うことにより、Ｓｉ注入領域２１ｃｓ及び２１ｃｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば６０ｋｅＶ）とする。また、ドープ量は、例えば１．０×１０20ｃｍ-3とする。この結果、Ｓｉ注入領域１１ａｓ及び１１ａｄのドープ量は、総計で４．０×１０20ｃｍ-3となる。また、Ｓｉ注入領域２１ｃｓ及び２１ｃｄのドープ量は、１．０×１０20ｃｍ-3となる。そして、これらの間に位置するＳｉ注入領域２１ｂｓ及び２１ｂｄのドープ量は、総計で２．５×１０20ｃｍ-3となる。
【００４８】
次いで、図７Ｂ（ｅ）に示すように、レジストパターン７７ｃを除去し、第１の実施形態と同様にして、窒素雰囲気中での熱処理からシリコン窒化膜８の形成までの処理を行う。
【００４９】
その後、図７Ｂ（ｆ）に示すように、開口部８ｇを形成し、ゲート電極７ｇを形成する。
【００５０】
続いて、図７Ｂ（ｇ）に示すように、Ａｕ膜９を形成する。その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００５１】
このような方法では、Ｓｉの注入回数が第１の実施形態よりも少ないため、第１の実施形態よりも容易に少ない工程で製造することができる。
【００５２】
（第３の実施形態）
次に、第３の実施形態について説明する。図８は、第３の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【００５３】
第３の実施形態では、図８（ａ）に示すように、ＡｌＧａＮ層３及びＧａＮ層４のソース電極７ｓの下方の領域にゲート電極７ｇから離間する方向に拡がるＳｉ拡散領域３２ｓが形成されている。また、ＡｌＧａＮ層３及びＧａＮ層４のドレイン電極７ｄの下方の領域にゲート電極７ｇから離間する方向に拡がるＳｉ拡散領域３２ｄが形成されている。Ｓｉ拡散領域３２ｓの表面では、図８（ｂ）に示すように、Ｓｉのドープ量がゲート電極７ｇから離間するほど連続的に高くなっている。
【００５４】
他の構成は第１の実施形態と同様である。
【００５５】
このような第３の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。また、後述のように、第１及び第２の実施形態よりも容易に少ない工程で製造することができる。
【００５６】
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図９Ａ乃至図９Ｂは、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００５７】
先ず、第１の実施形態と同様にして、ｎ−ＧａＮ層４の形成までの処理を行う。次いで、図９Ａ（ａ）に示すように、全面に、開口部４ｓを形成する領域を開口する開口部７８ｓ、開口部４ｄを形成する領域を開口する開口部７８ｄ、及びこれらよりもゲート電極７ｇを形成する領域から離間した領域を開口する開口部７８ｅが設けられたレジストパターン７８を形成する。その後、レジストパターン７８をマスクとして用い、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングをｎ−ＧａＮ層４に対して行うことにより、ｎ−ＧａＮ層４に開口部４ｓ及び４ｄ、並びに開口部４ｅを形成する。
【００５８】
次いで、図９Ａ（ｂ）に示すように、レジストパターン７８を除去し、全面に、開口部４ｅを開口する開口部７９ｅが設けられたレジストパターン７９を形成する。
【００５９】
その後、レジストパターン７９をマスクとして用いてＳｉの注入を行うことにより、図９Ａ（ｃ）に示すように、Ｓｉ注入領域３１ｓ及び３１ｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば４０ｋｅＶ）とする。
【００６０】
続いて、図９Ａ（ｄ）に示すように、レジストパターン７９を除去する。次いで、窒素雰囲気中にて５００℃〜１５００℃程度（例えば１２００℃）で熱処理を行うことにより、Ｓｉ注入領域３１ｓ及び３１ｄ中のシリコンを拡散させ、Ｓｉ拡散領域３２ｓ及び３２ｄを形成する。この熱処理の時間は、例えば数分間とする。
【００６１】
次いで、図９Ｂ（ｅ）に示すように、第１の実施形態と同様にして、ソース電極７ｓ及びドレイン電極７ｄの形成からシリコン窒化膜８の形成までの処理を行う。
【００６２】
その後、図９Ｂ（ｆ）に示すように、開口部８ｇを形成し、ゲート電極７ｇを形成する。
【００６３】
続いて、図９Ｂ（ｇ）に示すように、Ａｕ膜９を形成する。その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００６４】
このような方法では、Ｓｉの注入回数が第１及び第２の実施形態よりも少ないため、第１及び第２の実施形態よりも容易に少ない工程で製造することができる。
【００６５】
（第４の実施形態）
次に、第４の実施形態について説明する。図１０は、第４の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【００６６】
第４の実施形態では、図１０（ａ）に示すように、ＡｌＧａＮ層３の開口部４ｓから露出した部分に、ゲート電極７ｇ側から順に、Ｂ注入領域４１ａｓ、４１ｂｓ、４１ｃｓ、４１ｄｓ、４１ｅｓ、４１ｆｓ、４１ｇｓ、４１ｈｓ及び４１ｉｓが形成されている。これらのＢ注入領域には、上記の５×１０18ｃｍ-3程度のＳｉとは別にＢが注入されており、図１０（ｂ）に示すように、ゲート電極７ｇに近く位置するものほど、Ｂドープ量が高くなっている。同様に、ＡｌＧａＮ層３の開口部４ｄから露出した部分に、ゲート電極７ｇ側から順に、Ｂ注入領域４１ａｄ、４１ｂｄ、４１ｃｄ、４１ｄｄ、４１ｅｄ、４１ｆｄ、４１ｇｄ、４１ｈｄ及び４１ｉｄが形成されている。これらのＢ注入領域には、上記の５×１０18ｃｍ-3程度のＳｉとは別にＢが注入されており、ゲート電極７ｇに近く位置するものほど、Ｂドープ量が高くなっている。
【００６７】
他の構成は第１の実施形態と同様である。
【００６８】
このように構成された第４の実施形態では、Ｂ注入領域中のＢがＡｌＧａＮ層３に注入されていたＳｉを不活性化させる。従って、ＡｌＧａＮ層３のソース電極７ｓ及びドレイン電極７ｄと接触する領域の抵抗が、ゲート電極７ｇに近くなるほど高くなっている。このため、ソース電極及びドレイン電極７ｄ内を流れる電流は、第１の実施形態と同様に、ゲート電極７ｇ側に集中することなく、ゲート電極７ｇから離間した部分にも流れる。この結果、電流密度の集中が緩和されるため、大電流密度のそのものの影響及び高温化の影響に伴うエレクトロマイグレーション等を抑制することができる。
【００６９】
次に、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１１Ａ乃至図１１Ｂは、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００７０】
先ず、第１の実施形態と同様にして、開口部４ｓ及び４ｄの形成までの処理を行う。次いで、図１１Ａ（ａ）に示すように、全面に、Ｂ注入領域４１ａｓを形成する領域を開口する開口部８０ａｓ、及びＢ注入領域４１ａｄを形成する領域を開口する開口部８０ａｄが設けられたレジストパターン８０ａを形成する。
【００７１】
その後、レジストパターン８０ａをマスクとして用いてＢの注入を行うことにより、図１１Ａ（ｂ）に示すように、Ｂ注入領域４１ａｓ及び４１ａｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば２０ｋｅＶ）とする。また、ドープ量は、例えば１．２×１０18ｃｍ-3程度とする。
【００７２】
続いて、レジストパターンの除去、新たなレジストパターンの形成及びシリコンの注入を繰り返すことにより、図１１Ａ（ｃ）に示すように、Ｂ注入領域４１ｂｓ〜４１ｈｓ及び４１ｂｄ〜４１ｈｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば２０ｋｅＶ）とする。また、ドープ量は、例えば１．２×１０20程度ｃｍ-3とする。この結果、Ｂ注入領域４１ａｓ及び４１ａｄのドープ量は、８回の注入で総計で９．９×１０18ｃｍ-3程度となる。更に、全面に、Ｂ注入領域４１ａｓ〜４１ｉｓを形成する領域を開口する開口部８０ｉｓ、及びＢ注入領域４１ａｄ〜４１ｉｄを形成する領域を開口する開口部８０ｉｄが設けられたレジストパターン８０ｉを形成する。
【００７３】
続いて、レジストパターン８０ｉをマスクとして用いてＢの注入を行うことにより、Ｂ注入領域４１ｉｓ及び４１ｉｄを形成する。このときの注入エネルギは、１ｋｅＶ〜１５０ｋｅＶ程度（例えば２０ｋｅＶ）とする。また、ドープ量は、例えば１．０×１０16ｃｍ-3とする。この結果、Ｂ注入領域４１ａｓ及び４１ａｄのドープ量は、総計で１．０×１０19ｃｍ-3となる。また、Ｂ注入領域４１ｉｓ及び４１ｉｄのドープ量は、１．０×１０16ｃｍ-3となる。そして、これらの間に位置するＢ注入領域では、Ｂ注入領域４１ａｓ、４１ａｄに近いほどドープ量が高く、Ｂ注入領域４１ｉｓ、４１ｉｄに近いほどドープ量が低くなる。
【００７４】
次いで、図１１Ｂ（ｅ）に示すように、レジストパターン８０ｉを除去し、第１の実施形態と同様にして、ソース電極７ｓ及びドレイン電極７ｄの形成からシリコン窒化膜８の形成までの処理を行う。
【００７５】
その後、図１１Ｂ（ｆ）に示すように、開口部８ｇを形成し、ゲート電極７ｇを形成する。
【００７６】
続いて、図１１Ｂ（ｇ）に示すように、Ａｕ膜９を形成する。その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００７７】
なお、第４の実施形態では、ＡｌＧａＮ層３の表面におけるＢドープ量が９段階に変化しているが、この変化は段階的である必要はなく、連続的であってもよい。また、段階的に変化する場合、その段階数は９段階に限定されず、例えば２０段階又は３段階であってもよい。
【００７８】
（第５の実施形態）
次に、第５の実施形態について説明する。図１２は、第５の実施形態に係るＧａＮ系ＨＥＭＴを示す図である。
【００７９】
第５の実施形態では、図１２（ａ）に示すように、第１〜第４の実施形態のようなＡｌＧａＮ層３に対する局所的なＳｉ又はＢの注入は行われていない。その一方で、ソース電極７ｓ及びドレイン電極７ｄの構成が第１〜第４の実施形態と相違している。
【００８０】
即ち、ドレイン電極７ｄについては、図１２（ｂ）に示すように、厚さが３０ｎｍ程度のＴｉ膜５１ｄ上に、厚さが３００ｎｍ程度のＭｏ膜５２ｄが形成されている。また、Ｍｏ膜５２ｄはＴｉ膜５１ｄと接触するだけでなく、Ｔｉ膜５１ｄよりもゲート電極７ｇ側においてＡｌＧａＮ層３とも接触している。ゲート電極７ｇとドレイン電極７ｄとを結ぶ方向においてＴｉ膜５１ｄがＡｌＧａＮ層３と接触している部分の長さＬTiは、１μｍ〜２０００μｍ程度（例えば４０μｍ）であり、Ｍｏ膜５２ｄがＡｌＧａＮ層３と接触している部分の長さＬMoは、０．０１μｍ〜２０μｍ程度（例えば０．４μｍ）である。また、これらの長さ方向に直交する方向の寸法はＴｉ膜５１ｄ及びＭｏ膜５２ｄ間で共通している。従って、Ｔｉ膜５１ｄ及びＭｏ膜５２ｄのＡｌＧａＮ層３との接触面積の比は１００：１となっている。
【００８１】
ソース電極７ｓについても、厚さが３０ｎｍ程度のＴｉ膜５１ｓ上に、厚さが３００ｎｍ程度のＭｏ膜５２ｓが形成されている。また、Ｍｏ膜５２ｓはＴｉ膜５１ｓと接触するだけでなく、Ｔｉ膜５１ｓよりもゲート電極７ｇ側においてＡｌＧａＮ層３とも接触している。ゲート電極７ｇとソース電極７ｓとを結ぶ方向においてＴｉ膜５１ｓがＡｌＧａＮ層３と接触している部分の長さＬTiは、１μｍ〜２０００μｍ程度（例えば４０μｍ）であり、Ｍｏ膜５２ｓがＡｌＧａＮ層３と接触している部分の長さＬMoは、０．０１μｍ〜２０μｍ程度（例えば０．４μｍ）である。また、これらの長さ方向に直交する方向の寸法はＴｉ膜５１ｓ及びＭｏ膜５２ｓ間で共通している。従って、Ｔｉ膜５１ｓ及びＭｏ膜５２ｓのＡｌＧａＮ層３との接触面積は１００：１となっている。
【００８２】
他の構成は第１の実施形態と同様である。
【００８３】
このように構成された第５の実施形態では、Ｔｉ膜５１ｓ及び５１ｄのＡｌＧａＮ層３に対する接触抵抗は１０-5Ω・ｃｍ2程度であり、Ｍｏ膜５２ｓ及び５２ｄのＡｌＧａＮ層３に対する接触抵抗は１０-4Ω・ｃｍ2程度である。また、上述のように、接触面積の比が１００：１となっている。このため、図１（ｂ）に示すものと同様の２つの電流経路を比較すると、両経路間で合計抵抗値が互いに同等になる。このことは、図１２（ｃ）に示すシミュレーションの結果からも明らかである。なお、図１２（ｃ）の横軸は、Ｔｉ膜５１ｓ及び５１ｄとＡｌＧａＮ層３との接触面積に対する、Ｍｏ膜５２ｓ及び５２ｄとＡｌＧａＮ層３との接触面積の割合を示す。また、縦軸は、経路１１２に相当する経路の抵抗値に対する、経路１１１に相当する経路の抵抗値の割合を示す。
【００８４】
次に、第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１３は、第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００８５】
先ず、第１の実施形態と同様にして、開口部４ｓ及び４ｄの形成までの処理を行う。次いで、図１３（ａ）に示すように、全面に、Ｔｉ膜５１ｓを形成する領域を開口する開口部８１ｓ、及びＴｉ膜５１ｄを形成する領域を開口する開口部８１ｄが設けられた下層レジストパターン８１を形成する。更に、下層レジストパターン８１上に、Ｔｉ膜５１ｓを形成する領域を開口する開口部８２ｓ、及びＴｉ膜５１ｄを形成する領域を開口する開口部８２ｄが設けられた上層レジストパターン８２を形成する。そして、下層レジストパターン８１及び上層レジストパターン８２の多層レジストパターンをマスクとして用いて、Ｔｉの蒸着を行うことにより、Ｔｉ膜５１ｓ及び５１ｄを形成する。
【００８６】
次いで、図１３（ｂ）に示すように、下層レジストパターン８１及び上層レジストパターン８２を除去する。その後、全面に、Ｍｏ膜５２ｓを形成する領域を開口する開口部８３ｓ、及びＭｏ膜５２ｄを形成する領域を開口する開口部８３ｄが設けられた下層レジストパターン８３を形成する。更に、下層レジストパターン８３上に、Ｍｏ膜５２ｓを形成する領域を開口する開口部８４ｓ、及びＭｏ膜５２ｄを形成する領域を開口する開口部８４ｄが設けられた上層レジストパターン８４を形成する。そして、下層レジストパターン８３及び上層レジストパターン８４の多層レジストパターンをマスクとして用いて、Ｍｏの蒸着を行うことにより、Ｍｏ膜５２ｓ及び５２ｄを形成する。このようにして、ソース電極７ｓ及びドレイン電極７ｄが形成される。
【００８７】
続いて、図１３（ｃ）に示すように、下層レジストパターン８３及び上層レジストパターン８４を除去する。次いで、窒素雰囲気中にて４００℃〜１０００℃程度（例えば６００℃）で熱処理を行う。そして、第１の実施形態と同様にして、シリコン窒化膜８の形成からゲート電極７ｇの形成までの処理を行う。
【００８８】
続いて、図１３（ｄ）に示すように、Ａｕ膜９を形成する。その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００８９】
なお、第５の実施形態は、２種類の金属（Ｔｉ及びＭｏ）を用いてソース電極７ｓ及び７ｄの接触抵抗がゲート電極７ｇ側で高くなるように構成されているが、３種類以上の導電体（金属、合金、化合物等）が用いられてもよい。つまり、ゲート電極から離間するほど接触抵抗が低くなるように構成されていればその材料は限定されない。例えば、図１４に示すように、Ｍｏ膜５２ｄよりも接触抵抗が低い導電部材５３ａｄ、５３ｂｄ、５３ｃｄ及び５３ｄｄがゲート電極７ｇから離間する方向から並んで設けられていてもよい。この場合、導電部材５３ａｄの接触抵抗が最も低く、導電部材５３ｄｄの接触抵抗が最も高い。また、導電部材５３ｂｄの接触抵抗が２番目に低く、導電部材５３ｄｄの接触抵抗が２番目に高い。なお、このようなオーミック電極（ソース電極７ｓ及びドレイン電極７ｄ）の材料としては、Ｍｏ、Ｔｉ、Ｐｔ、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｓｉ3Ｎ4、Ｒｕ、ＩＴＯ（酸化インジウム錫）、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ2、ＷＳｉ2、ＮｉＳｉ、ＭｏＳｉ2、ＴｉＳｉ2、Ａｌ−Ｓｉ合金、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ合金及びＡｌ−Ｓｉ−Ｃｕ合金が挙げられる。
【００９０】
（第６の実施形態）
次に、第６の実施形態について説明する。図１５Ａは、第６の実施形態に係るＧａＮ系ＨＥＭＴを示す断面図であり、図１５Ｂは、第６の実施形態に係るＧａＮ系ＨＥＭＴを示すレイアウト図である。
【００９１】
図１５Ａ及び図１５Ｂに示すように、第６の実施形態は第５の実施形態をマルチフィンガーゲート構造としたものである。つまり、ゲート電極７ｇ、ソース電極７ｓ及びドレイン電極７ｄの平面形状が櫛歯状となっており、ソース電極７ｓ及びドレイン電極７ｄが交互に配置されている。そして、これらの間にゲート電極７ｇが配置されている。
【００９２】
また、ソース電極７ｓ及びドレイン電極７ｄは２個のＨＥＭＴに共有されており、図１６に示すように、例えばソース電極７ｓを２分割すると、Ｔｉ膜５１ｓ及びＭｏ膜５２ｓのＡｌＧａＮ層３との接触面積は１００：１となっている。同様に、ドレイン電極７ｄを２分割すると、Ｔｉ膜５１ｄ及びＭｏ膜５２ｄのＡｌＧａＮ層３との接触面積は１００：１となっている。
【００９３】
このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。また、活性領域１０にＧａＮ層２及びＡｌＧａＮ層３等が含まれており、活性領域１０の周囲がイオン注入又はメサエッチング等により不活性領域とされている。
【００９４】
次に、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１７は、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。なお、図１７には、ソース電極７ｓの近傍を図示するが、ドレイン電極７ｄ近傍についても並行した処理を行う。
【００９５】
先ず、第５の実施形態と同様にして、開口部４ｓ及び４ｄの形成までの処理を行う。次いで、図１７（ａ）に示すように、全面に、Ｔｉ膜５１ｓを形成する領域を開口する開口部８５ｓ、及びＴｉ膜５１ｄを形成する領域を開口する開口部が設けられた下層レジストパターン８５を形成する。更に、下層レジストパターン８５上に、Ｔｉ膜５１ｓを形成する領域を開口する開口部８６ｓ、及びＴｉ膜５１ｄを形成する領域を開口する開口部が設けられた上層レジストパターン８６を形成する。このとき、本実施形態では、そして、下層レジストパターン８５及び上層レジストパターン８６の多層レジストパターンをマスクとして用いて、Ｔｉの蒸着を行うことにより、Ｔｉ膜５１ｓ及び５１ｄを形成する。このとき、本実施形態では、Ｔｉ膜５１ｓ及び５１ｄの両側にＭｏ膜５２ｓ、５２ｄが入り込む空間を設けておく。
【００９６】
次いで、図１７（ｂ）に示すように、下層レジストパターン８５及び上層レジストパターン８６を除去する。その後、全面に、Ｍｏ膜５２ｓを形成する領域を開口する開口部８７ｓ、及びＭｏ膜５２ｄを形成する領域を開口する開口部が設けられた下層レジストパターン８７を形成する。更に、下層レジストパターン８７上に、Ｍｏ膜５２ｓを形成する領域を開口する開口部８８ｓ、及びＭｏ膜５２ｄを形成する領域を開口する開口部が設けられた上層レジストパターン８８を形成する。そして、下層レジストパターン８７及び上層レジストパターン８８の多層レジストパターンをマスクとして用いて、Ｍｏの蒸着を行うことにより、Ｍｏ膜５２ｓ及び５２ｄを形成する。このとき、本実施形態では、Ｔｉ膜５１ｓ及び５１ｄの両側からＭｏ膜５２ｓ、５２ｄをＡｌＧａＮ層３に接触させる。このようにして、ソース電極７ｓ及びドレイン電極７ｄが形成される。
【００９７】
続いて、図１７（ｃ）に示すように、下層レジストパターン８７及び上層レジストパターン８８を除去する。次いで、窒素雰囲気中にて４００℃〜１０００℃程度（例えば６００℃）で熱処理を行う。そして、第１の実施形態と同様にして、シリコン窒化膜８の形成からＡｕ膜９の形成までの処理を行う。その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００９８】
なお、このようなマルチフィンガーゲート構造は、第１〜第４の実施形態においても実現可能である。
【００９９】
（第７の実施形態）
次に、第７の実施形態について説明する。図１８は、第７の実施形態に係るＧａＮ系ＨＥＭＴを示す断面図である。
【０１００】
第７の実施形態でも第６の実施形態と同様にマルチフィンガーゲート構造が採用されている。また、ソース電極７ｓ及びドレイン電極７ｄの構造は、第１〜第４の実施形態と同様である。つまり、ソース電極７ｓにＴｉ膜５ｓ及びＡｌ膜６ｓが含まれ、ドレイン電極７ｄにＴｉ膜５ｄ及びＡｌ膜６ｄが含まれている。更に、ソース電極７ｓ及びドレイン電極７ｄの直下においてＡｌＧａＮ層３の表面に、ゲート電極７ｇに近づくほどＩｎ濃度が低くなるＩｎ拡散領域６２が形成されている。
【０１０１】
他の構成は第６の実施形態と同様である。
【０１０２】
このように構成された第７の実施形態では、Ｉｎ拡散領域６２中のＩｎが接触抵抗を低下させる。この接触抵抗を低下させる作用はＩｎ濃度が高い領域ほど高い。つまり、２個のＨＥＭＴにより共有されているソース電極７ｓ及びドレイン電極７ｄを２分割すると、ゲート電極７ｇから離間するほどＩｎ濃度が高く、接触抵抗が低い。このため、第１の実施形態等と同様の効果を得ることができる。また、後述のように、容易に少ない工程で製造することもできる。
【０１０３】
次に、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１９は、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。なお、図１９には、ソース電極７ｓの近傍を図示するが、ドレイン電極７ｄ近傍についても並行した処理を行う。
【０１０４】
先ず、第６の実施形態と同様にして、開口部４ｓ及び４ｄの形成までの処理を行う。次いで、図１９（ａ）に示すように、全面に、Ｉｎ拡散領域６２を形成する領域を開口する開口部８９ａが設けられた下層レジストパターン８９を形成する。更に、下層レジストパターン８９上に、Ｉｎ拡散領域６２を形成する領域を開口する開口部９０ａが設けられた上層レジストパターン９０を形成する。そして、下層レジストパターン８９及び上層レジストパターン９０の多層レジストパターンをマスクとして用いて、Ｉｎの蒸着を行うことにより、Ｉｎ膜６１を、ソース電極７ｓを形成する領域の中央部に形成する。
【０１０５】
その後、図１９（ｂ）に示すように、下層レジストパターン８９及び上層レジストパターン９０を除去する。続いて、窒素雰囲気中にて４００℃〜１０００℃程度（例えば６００℃）で熱処理を行う。この結果、Ｉｎ膜６１を構成するＩｎがＡｌＧａＮ層３中に熱拡散し、ＩｎがＡｌＧａＮ層３と混晶化したＩｎ拡散領域６２が形成される。Ｉｎ拡散領域６２中のＩｎ濃度は、Ｉｎ膜６１の中央の直下程高く、ここから離間するほど低い。
【０１０６】
次いで、図１９（ｂ）に示すように、全面に、全面に、ソース電極７ｓを形成する領域を開口する開口部９１ｓ、及びドレイン電極７ｄを形成する領域を開口する開口部が設けられた下層レジストパターン９１を形成する。更に、下層レジストパターン９１上に、ソース電極７ｓを形成する領域を開口する開口部９２ｓ、及びドレイン電極７ｄを形成する領域を開口する開口部が設けられた上層レジストパターン９２を形成する。そして、下層レジストパターン９１及び上層レジストパターン９２の多層レジストパターンをマスクとして用いて、Ｔｉ及びＡｌの蒸着を行うことにより、Ｔｉ膜５ｓ及びＡｌ膜６ｓを備えたソース電極７ｓ、並びにＴｉ膜５ｄ及びＡｌ膜６ｄを備えたドレイン電極７ｄを形成する。
【０１０７】
その後、図１９（ｃ）に示すように、下層レジストパターン９１及び上層レジストパターン９２の除去からＡｕ膜９の形成までの処理を行う。その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【０１０８】
なお、第７の実施形態でも第６の実施形態と同様にマルチフィンガーゲート構造が採用されているが、第１〜第５の実施形態と同様のレイアウトでもよい。
【０１０９】
また、いずれの実施形態においても、基板１として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板１が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【０１１０】
また、ゲート電極７ｇ、ソース電極７ｓ及びドレイン電極７ｄの構造は上述の実施形態のものに限定されない。また、これらの形成方法はリフトオフ法に限定されない。
【０１１１】
また、シリコン窒化膜８に代えて他の絶縁膜を用いてもよい。また、シリコン窒化膜８等の絶縁膜のエッチングをウェットエッチング又はイオンミリング等により行ってもよい。
【０１１２】
更に、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【符号の説明】
【０１１３】
１：基板
２：ｉ−ＧａＮ層
３：ＡｌＧａＮ層
４：ｎ−ＧａＮ層
５ｓ、５ｄ：Ｔｉ膜
６ｓ、６ｄ：Ａｌ膜
７ｓ：ソース電極
７ｄ：ドレイン電極
７ｇ：ゲート電極
１１ａｓ〜１１ｉｓ、１１ａｄ〜１１ｉｄ：Ｓｉ注入領域
２１ａｓ〜２１ｃｓ、２１ａｄ〜２１ｃｄ：Ｓｉ注入領域
３１ｓ、３１ｄ：Ｓｉ注入領域
３２ｓ、３２ｄ：Ｓｉ拡散領域
４１ａｓ〜４１ｉｓ、４１ａｄ〜４１ｉｄ：Ｂ注入領域
５１ｓ、５１ｄ：Ｔｉ膜
５２ｓ、５２ｄ：Ｍｏ膜
５３ａｄ〜５３ｄｄ：導電部材
６１：Ｉｎ膜
６２：Ｉｎ拡散領域
【図１】
2010192771.tif 000003
【図２】
2010192771.tif 000004
【図３】
2010192771.tif 000005
【図４Ａ】
2010192771.tif 000006
【図４Ｂ】
2010192771.tif 000007
【図４Ｃ】
2010192771.tif 000008
【図４Ｄ】
2010192771.tif 000009
【図５】
2010192771.tif 000010
【図６】
2010192771.tif 000011
【図７Ａ】
2010192771.tif 000012
【図７Ｂ】
2010192771.tif 000013
【図８】
2010192771.tif 000014
【図９Ａ】
2010192771.tif 000015
【図９Ｂ】
2010192771.tif 000016
【図１０】
2010192771.tif 000017
【図１１Ａ】
2010192771.tif 000018
【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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