(57)【要約】【課題】複数のページに対して１つのライトコントロール回路を割り当てつつ、より簡単な制御によってライト動作時におけるランダムカラムアクセスを実現する。【解決手段】メモリセルＭＣに対してデータライト動作を実行する複数のライトアンプＷＡと、複数のライトアンプＷＡによるデータライト動作のタイミングを制御するライトコントロール回路ＷＣとを備える。ライトコントロール回路ＷＣは、所定のライトアンプＷＡを用いたデータライト動作の実行中に、別のライトアンプＷＡを用いたデータライト動作が要求された場合、前記所定のライトアンプＷＡによるデータライト動作を中断する。中断したデータライト動作は、前記別のライトアンプＷＡを用いたデータライト動作と同時に実行する。これにより、簡単な制御によってＤＲＡＭと同様のランダムカラムアクセスを行うことが可能となる。【選択図】図７
2010170607.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、前記複数のメモリセルのうち選択されたメモリセルに対してライト信号がアクティブである期間に亘りデータライト動作を実行するライトアンプとをそれぞれが有する複数のメモリセルアレイ部分と、
前記複数のメモリセルアレイ部分に対して前記ライト信号を共通に供給するとともに、前記複数のメモリセルアレイ部分にそれぞれ対応して設けられた複数のフラグであって、対応するメモリセルアレイ部分がデータライト動作中である場合にセット状態となる複数のフラグを有するライトコントロール回路と、を備え、
前記ライトコントロール回路は、前記複数のメモリセルアレイ部分の一つに対するデータライト動作実行中に発行された他のメモリセルアレイ部分に対するデータライト要求に応答して、前記ライト信号をインアクティブ状態とし、その後、再び前記ライト信号をアクティブ状態とし、これによって前記データライト要求を受けたメモリセル部分とともにセット状態となっているフラグに対応するメモリセル部分へのデータライト動作を実行することを特徴とする半導体メモリ。
【請求項２】
前記ライトコントロール回路は、前記データライト要求を受けたメモリセル部分へのデータライト動作と、セット状態となっているフラグに対応する前記メモリセル部分へのデータライト動作を同時に実行することを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記ライトコントロール回路は、前記メモリセル部分へのデータライト動作が完了した後、前記複数のフラグを全てリセットすることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
同じメモリセルアレイ部分に含まれる前記複数のメモリセルには、同じカラムアドレスが割り当てられていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体メモリ。
【請求項５】
前記複数のメモリセルは相変化材料を含んでいることを特徴とする請求項１乃至４のいずれか一項に記載の半導体メモリ。
【請求項６】
前記ライトアンプは、前記選択されたメモリセルに対して書き込み電流を供給する回路であり、前記ライトコントロール回路は、前記書き込み電流の印加時間を定める前記ライト信号を前記ライトアンプに供給することを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記ライト信号は、前記相変化材料を結晶化させるためのセットパルスと、前記相変化材料をアモルファス化するためのリセットパルスとを含んでいることを特徴とする請求項６に記載の半導体メモリ。
【請求項８】
複数のメモリセルと、
前記複数のメモリセルのうち選択されたメモリセルに対してデータライト動作を実行する複数のライトアンプと、
前記複数のライトアンプによるデータライト動作のタイミングを制御するライトコントロール回路と、を備え、
前記ライトコントロール回路は、異なるライトアンプを用いる連続した複数のデータライト動作が要求された場合、最後のデータライト要求に応答して、前記異なるライトアンプに対し前記複数のデータライト動作を同時に実行させることを特徴とする半導体メモリ。
【請求項９】
前記連続した複数のデータライト動作の要求間隔は、前記メモリセルに対するデータライト所要時間よりも短いことを特徴とする請求項８に記載の半導体メモリ。
【請求項１０】
前記複数のメモリセルは、書き込まれるデータによって前記データライト所要時間が異なることを特徴とする請求項９に記載の半導体メモリ。
【請求項１１】
前記複数のメモリセルは相変化材料を含んでおり、前記ライトアンプは選択されたメモリセルに対してセット電流又はリセット電流を供給する回路であることを特徴とする請求項１０に記載の半導体メモリ。
【請求項１２】
それぞれ複数のページに割り当てられた複数のライトコントロール回路と、
前記ライトコントロール回路ごとに複数設けられ、それぞれ対応するメモリセルにデータを書き込む複数のライトアンプと、を備え、
前記ライトコントロール回路は、対応する複数のライトアンプに対して所定のアクティブシーケンスを有するライト信号を共通に供給するとともに、異なるページに割り当てられた複数のライトアンプに対してフラグ信号を個別に供給し、
前記ライトアンプは、前記ライト信号及び前記フラグ信号がアクティブである期間に亘ってメモリセルに書き込み電流を供給し、
同じライトコントロール回路に割り当てられ、且つ、異なるページに属する複数のライトアンプを用いる複数のデータライト動作が連続的に要求された場合、当該ライトコントロール回路は、データライト動作が要求されるごとに対応する前記フラグ信号をアクティブとするとともに、前記ライト信号の前記アクティブシーケンスをリスタートし、前記ライト信号のアクティブシーケンス完了に応答して、前記フラグ信号を全てインアクティブとすることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに関し、特に、データライト所要時間が比較的長いメモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】
ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，２参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用してデータを記録することができる。
【０００３】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
【０００４】
相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却する必要がある。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却する必要がある。このため、ＰＲＡＭは、リセット動作に比べてセット動作に必要な時間が長いという特徴を有している。
【０００５】
このように、ＰＲＡＭでは、セット動作に必要な時間とリセット動作に必要な時間が大きく異なるため、ＤＲＡＭなど他の汎用メモリとの互換性を確保するためには、セット動作を行うためのセットパルスと、リセット動作を行うためのリセットパルスを用いた制御が行われることが多い。
【０００６】
一方、ＤＲＡＭなど他の汎用メモリのアクセスにおいては、アドレスが２回に分けて入力されることが一般的である。つまり、最初にロウアドレスが入力され、次にカラムアドレスが入力される。ここで、例えばＤＲＡＭにおいては、ロウアドレスを入力した後、異なるカラムアドレスを連続的に入力することによって、連続的なデータの書き込みを行うことができる。このような連続的なデータの書き込みをＰＲＡＭにおいても可能とするためには、セットパルス及びリセットパルス（これらをまとめてライト信号と呼ぶ）を発生するライトコントロール回路をページごとに設ければよい。ここで言う「ページ」とは、同一のカラムアドレスが割り当てられたメモリセル群を指す。
【０００７】
しかしながら、ページごとにライトコントロール回路を設けると、必然的に回路規模が増大してしまう。特にＤＲＡＭのようにページ長が長い半導体メモリの場合は、回路規模の増大によりチップ面積が大幅に増大する。但し、このような問題は、ＰＲＡＭのみならず、データライト所要時間が比較的長いメモリセルを有する半導体メモリにおいて共通に生じる問題である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２４３５５号公報
【特許文献２】特開２００５−１５８１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の課題を解決する方法として、本発明者は、複数のページに対して１つのライトコントロール回路を割り当てる方法を特願２００７−２１７９６７（２００７年８月２４日出願）にて提案した。この方法では、ライト要求が発行された後すぐにライト動作を行うのではなく、同じライトコントロール回路を共有する他のページへのライト要求がなかったことを確認してからライト動作を行う。つまり、ライト動作を一時的に保留した後、実際にライト動作を実行している。
【００１０】
これにより、複数のページに対して１つのライトコントロール回路を共用しているにもかかわらず、ロウアドレスを入力した後、任意のカラムアドレスを連続的に入力することによって、連続的なデータの書き込みを行うことが可能となる。つまり、ＤＲＡＭと同様のランダムカラムアクセスが可能となる。
【００１１】
しかしながら、特願２００７−２１７９６７に記載の発明では、ライト要求が発行されるたびに一旦ライト動作を保留させる必要があることから、制御がやや複雑となる。したがって、複数のページに対して１つのライトコントロール回路を割り当てつつ、より簡単な制御によってライト動作時におけるランダムカラムアクセスが可能な半導体メモリが望まれている。
【課題を解決するための手段】
【００１２】
本発明の一側面による半導体メモリは、複数のメモリセルと前記複数のメモリセルのうち選択されたメモリセルに対してライト信号がアクティブである期間に亘りデータライト動作を実行するライトアンプとをそれぞれが有する複数のメモリセルアレイ部分と、前記複数のメモリセルアレイ部分に対して前記ライト信号を共通に供給するとともに、前記複数のメモリセルアレイ部分にそれぞれ対応して設けられた複数のフラグであって、対応するメモリセルアレイ部分がデータライト動作中である場合にセット状態となる複数のフラグを有するライトコントロール回路と、を備え、前記ライトコントロール回路は、前記複数のメモリセルアレイ部分の一つに対するデータライト動作実行中に発行された他のメモリセルアレイ部分に対するデータライト要求に応答して、前記ライト信号をインアクティブ状態とし、その後、再び前記ライト信号をアクティブ状態とし、これによって前記データライト要求を受けたメモリセル部分とともにセット状態となっているフラグに対応するメモリセル部分へのデータライト動作を実行することを特徴とする。
【００１３】
本発明の他の側面による半導体メモリは、複数のメモリセルと、前記複数のメモリセルのうち選択されたメモリセルに対してデータライト動作を実行する複数のライトアンプと、前記複数のライトアンプによるデータライト動作のタイミングを制御するライトコントロール回路と、を備え、前記ライトコントロール回路は、異なるライトアンプを用いる連続した複数のデータライト動作が要求された場合、最後のデータライト要求に応答して、前記異なるライトアンプに対し前記複数のデータライト動作を同時に実行させることを特徴とする。
【００１４】
本発明のさらに他の側面による半導体メモリは、それぞれ複数のページに割り当てられた複数のライトコントロール回路と、前記ライトコントロール回路ごとに複数設けられ、それぞれ対応するメモリセルにデータを書き込む複数のライトアンプと、を備え、前記ライトコントロール回路は、対応する複数のライトアンプに対して所定のアクティブシーケンスを有するライト信号を共通に供給するとともに、異なるページに割り当てられた複数のライトアンプに対してフラグ信号を個別に供給し、前記ライトアンプは、前記ライト信号及び前記フラグ信号がアクティブである期間に亘ってメモリセルに書き込み電流を供給し、同じライトコントロール回路に割り当てられ、且つ、異なるページに属する複数のライトアンプを用いる複数のデータライト動作が連続的に要求された場合、当該ライトコントロール回路は、データライト動作が要求されるごとに対応する前記フラグ信号をアクティブとするとともに、前記ライト信号の前記アクティブシーケンスをリスタートし、前記ライト信号のアクティブシーケンス完了に応答して、前記フラグ信号を全てインアクティブとすることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ライト要求が発行されるたびにデータライト動作を保留するのではなく、連続したライト要求の有無にかかわらずデータライト動作を実行していることから、制御がより簡単となる。そして、同じライトコントロール回路を共有する他のライトアンプを用いたライト要求が発行された場合には、従前のライト要求に対応するデータライト動作をやり直していることから、ＤＲＡＭと同様のランダムカラムアクセスを行うことが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい実施形態による半導体メモリのメモリセル全体の構成を説明するための模式図である。
【図２】図１において符号Ｄで示す部分を拡大して示す図である。
【図３】図２において符号Ｅで示す部分を拡大して示す図である。
【図４】ページアドレスＣ００が割り当てられたメモリセルアレイの一部と、ライトアンプＷＡ０の回路構成を示す図である。
【図５】ライトコントロール回路ＷＣに共通に供給される信号を示す図である。
【図６】ライトコントロール回路ＷＣに入力される各種信号の波形を示すタイミングチャートである。
【図７】ライトコントロール回路ＷＣ０の回路図である。
【図８】ライトコントロール回路ＷＣ０の動作を説明するためのタイミングチャートである。
【図９】ライトコントロール回路ＷＣ０の動作を説明するための別のタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体メモリのメモリセル全体の構成を説明するための模式図である。
【００１９】
本実施形態による半導体メモリはＳＤＲＡＭ（Synchronous DRAM）と互換性を有するＰＲＡＭであり、一例として１６Ｍビット×１６Ｉ／Ｏ（ＤＱ０〜ＤＱ１５）の構成を有している。つまり、１６Ｍビットの容量を有するＩ／Ｏが１６個並列に備えられた２５６ＭビットのＰＲＡＭである。ここで「ＳＤＲＡＭと互換性を有する」とは、外部のコントローラがＳＤＲＡＭと同じように取り扱うことができることを意味する。
【００２０】
特に限定されるものではないが、本実施形態による半導体メモリは４つのバンク（ＢＡＮＫ  Ａ〜Ｄ）に分割されている。バンクとは、独立してコマンドを受け付け可能な単位である。各バンクは、Ｘ方向に並ぶ２つのメモリ領域ＬＤＱ，ＵＤＱに分かれており、これらメモリ領域ＬＤＱ，ＵＤＱ間には、Ｙ方向に延在するＸデコーダが配置されている。Ｘデコーダは、ロウアドレスに基づいてワード線を選択するための回路である。メモリ領域ＬＤＱは、下位８ビットのＩ／Ｏ（ＤＱ０〜ＤＱ７）に対応するメモリセルが配置された領域であり、メモリ領域ＵＤＱは、上位８ビットのＩ／Ｏ（ＤＱ８〜ＤＱ１５）に対応するメモリセルが配置された領域である。また、バンク間に存在する領域Ａは、コマンドデコーダ、アドレスデコーダ、内部クロック発生回路、タイミング信号発生回路などの周辺回路や、外部端子などが配置される領域である。
【００２１】
メモリ領域ＬＤＱ，ＵＤＱは、いずれも６４マット（ブロック）からなる。各マットは、１Ｋビット×５１２ワードの構成を有している。したがって、図１に示すように、メモリ領域ＬＤＱ，ＵＤＱは、いずれも８Ｋビット×４Ｋワードの構成となる。
【００２２】
メモリ領域ＬＤＱの右端に位置する８マットからなる領域Ｂを拡大して示すように、Ｙ方向に並ぶ８つのマットは、Ｘ方向に並ぶ６４ページ分のメモリセルアレイからなる。これら８つのマットのうち、上から１番目及び２番目のマットはＤＱ０，ＤＱ１に割り当てられたマットであり、同様に、３番目及び４番目のマットはＤＱ２，ＤＱ３に割り当てられたマットであり、５番目及び６番目のマットはＤＱ４，ＤＱ５に割り当てられたマットであり、７番目及び８番目のマットはＤＱ６，ＤＱ７に割り当てられたマットである。そして、マット指定用のアドレスビットが「０」であれば、奇数番目（１，３，５，７番目）のマットが選択され、マット指定用のアドレスビットが「１」であれば、偶数番目（２，４，６，８番目）のマットが選択される。
【００２３】
図１に示すように、Ｙ方向に並ぶ８つのマットの下側端部には、１６個のライトコントロール回路ＷＣ０〜ＷＣ１５が配置されている。ライトコントロール回路ＷＣ０〜ＷＣ１５は、後述するライトアンプによるデータライト動作のタイミングを制御する回路である。
【００２４】
１つのライトコントロール回路ＷＣは、Ｉ／Ｏ当たり４ページ分のメモリセルアレイに対して共有されている。図１において符号Ｃで示す部分が１ページ分のメモリセルアレイである。上述の通り、メモリ領域ＬＤＱは、下位８ビットのＩ／Ｏ（ＤＱ０〜ＤＱ７）に対応する領域であることから、１つのライトコントロール回路ＷＣは３２ページ（＝４ページ×８Ｉ／Ｏ）分のメモリセルアレイに対して共有されていることになる。尚、「ページ」とは、上述の通り同一のカラムアドレスが割り当てられたメモリセル群を言う。
【００２５】
図２は、図１において符号Ｄで示す部分、つまり、１つのライトコントロール回路ＷＣ０と、これを共用する３２ページ分のメモリセルアレイを示すブロック図である。
【００２６】
図２に示すように、ライトコントロール回路ＷＣ０を共用するメモリセルアレイは、Ｘ方向に４行、Ｙ方向に８列の合計３２ページ分のメモリセルアレイからなる。これらのうち、Ｙ方向に並ぶ８つのページは同じページアドレスによって指定され、図２の右側から順番にページアドレスＣ００，Ｃ０１，Ｃ０２，Ｃ０３が割り当てられている。本発明において、同じページアドレスが割り当てられた回路部分（複数のメモリセル及び後述する複数のライトアンプからなる回路部分）を「メモリセルアレイ部分」と呼ぶことがある。
【００２７】
ライトコントロール回路ＷＣ０は、これら３２ページ分のメモリセルアレイに対し、ライト信号を構成するセットパルスＳＥＴ０及びリセットパルスＲＳＴ０と、ページアドレスＣ００〜Ｃ０３にそれぞれ対応するフラグ信号ＦＬＧ００〜ＦＬＧ０３及びデータ取り込み信号ＤＣ００〜ＤＣ０３を供給する。これらのうち、セットパルスＳＥＴ０及びリセットパルスＲＳＴ０については、全３２ページに対して共通に供給される。一方、フラグ信号ＦＬＧ００〜ＦＬＧ０３及びデータ取り込み信号ＤＣ００〜ＤＣ０３は、対応するページアドレスＣ００〜Ｃ０３が割り当てられた８つのメモリセルアレイに対してそれぞれ共通に供給される。
【００２８】
セットパルスＳＥＴ０は、メモリセルに対してセット電流を供給する期間を指定する信号である。したがって、選択されたライトアンプは、セットパルスＳＥＴ０がアクティブとなっている期間に亘り、メモリセルに対してセット電流を供給し、これによって当該メモリセルをセット状態（低抵抗状態）とする。つまり、セット時におけるセット電流の印加時間は、セットパルスＳＥＴ０によって定められる。一方、リセットパルスＲＳＴ０は、メモリセルに対してリセット電流を供給する期間を指定する信号である。したがって、選択されたライトアンプは、リセットパルスＲＳＴ０がアクティブとなっている期間に亘り、メモリセルに対してリセット電流を供給し、これによって当該メモリセルをリセット状態（高抵抗状態）とする。つまり、リセット時におけるリセット電流の印加時間は、リセットパルスＲＳＴ０によって定められる。
【００２９】
図３は、図２において符号Ｅで示す部分、つまり、ライトコントロール回路ＷＣ０と図２の最上部に位置する４ページ分のメモリセルアレイを拡大して示す図である。
【００３０】
図３に示すように、各メモリセルアレイは、Ｘ方向に延在する５１２本のワード線ＷＬと、Ｙ方向に延在する１６本のビット線ＢＬと、これらの交点に配置されたメモリセルＭＣを有している。ワード線ＷＬ（ＷＬ００〜ＷＬ０５１１）は、図示しないワードドライバによっていずれか１本が選択される。ビット線ＢＬは、ＤＱ０に割り当てられたビット線ＢＬ０ｉとＤＱ１に割り当てられたビット線ＢＬ１ｉからなる（ｉ＝０〜７）。ビット線ＢＬ０ｉは、カラムスイッチＣＳを介してＹ方向上側に配置されたライトアンプＷＡ０に接続される。一方、ビット線ＢＬ１ｉは、カラムスイッチＣＳを介してＹ方向下側に配置されたライトアンプＷＡ１に接続される。ライトアンプＷＡ０，ＷＡ１は、複数のメモリセルＭＣのうち、選択されたメモリセルに対してライト信号（セットパルスＳＥＴ０及びリセットパルスＲＳＴ０）及び対応するフラグ信号ＦＬＧ００〜ＦＬＧ０３がアクティブである期間に亘り、メモリセルＭＣに書き込み電流を供給することによって、データライト動作を実行する回路である。
【００３１】
ライトアンプＷＡ０には、ＤＱ０に対応する相補のライトデータＷＤ０，／ＷＤ０が供給される。これにより、ＤＱ０のライトデータは、ライトアンプＷＡ０によってビット線ＢＬ０ｉに接続されたメモリセルに書き込まれる。同様に、ライトアンプＷＡ１には、ＤＱ１に対応する相補のライトデータＷＤ１，／ＷＤ１が供給される。これにより、ＤＱ１のライトデータは、ライトアンプＷＡ１によってビット線ＢＬ１ｉに接続されたメモリセルに書き込まれる。尚、Ｙ方向に並ぶ２つのメモリセルアレイに挟まれた位置のライトアンプ（図３においてはライトアンプＷＡ１）は、これら２つのメモリセルアレイにて共用することが可能である。
【００３２】
図３に示すように、ページアドレスＣ００が割り当てられたメモリセルアレイ内のライトアンプＷＡ０，ＷＡ１には、上記のライトデータの他、ライト信号を構成するセットパルスＳＥＴ０及びリセットパルスＲＳＴ０と、フラグ信号ＦＬＧ００及びデータ取り込み信号ＤＣ００が供給される。図示しないが、ページアドレスＣ０１〜Ｃ０３が割り当てられたメモリセルアレイ内のライトアンプには、セットパルスＳＥＴ０及びリセットパルスＲＳＴ０の他、対応するフラグ信号ＦＬＧ０１〜ＦＬＧ０３及びデータ取り込み信号ＤＣ０１〜ＤＣ０３が供給される。
【００３３】
図４は、ページアドレスＣ００が割り当てられたメモリセルアレイの一部と、ライトアンプＷＡ０の回路構成を示す図である。
【００３４】
図４に示すように、ＤＱ０に割り当てられたビット線ＢＬ０ｉは、カラムスイッチＣＳ及びグローバルビット線ＧＢＬを介してライトアンプＷＡ０に接続される。カラムスイッチＣＳは、いずれか１本のビット線ＢＬ０ｉをグローバルビット線ＧＢＬに接続するスイッチであり、その選択はカラム選択信号Ｙｊに基づく。カラム選択信号Ｙｊは、カラムアドレスの一部によって生成される内部信号である。
【００３５】
また、メモリセルＭＣは、ビット線ＢＬとソース電位ＶＳＳとの間に直列接続された相変化記憶素子ＰＣ及びセルトランジスタＣＴからなる。セルトランジスタＣＴのゲート電極は対応するワード線ＷＬに接続されている。これにより、所定のワード線ＷＬが活性化すると、ビット線ＢＬとソース電位ＶＳＳとの間に相変化記憶素子ＰＣが接続された状態となる。
【００３６】
相変化記憶素子ＰＣを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００３７】
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
【００３８】
相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却する必要がある。これに必要なリセット電流の印加時間は、上述の通り、リセットパルスＲＳＴ０によって定められる。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却する必要がある。これに必要なセット電流の印加時間は、上述の通り、セットパルスＳＥＴ０によって定められる。
【００３９】
ライトアンプＷＡ０は、書込みデータ線ＷＤＬ０，／ＷＤＬ０と、ラッチ回路Ｌの入出力ノードａ，ｂとの間にそれぞれ直列接続された２つのＮチャンネルＭＯＳトランジスタＮ１，Ｎ２及びＮ３，Ｎ４を備える。書込みデータ線ＷＤＬ０，／ＷＤＬ０は、それぞれライトデータＷＤ０，／ＷＤ０が供給される配線である。トランジスタＮ１，Ｎ３のゲート電極にはデータ取り込み信号ＤＣ００が共通に供給され、トランジスタＮ２，Ｎ４のゲート電極にはフラグ信号ＦＬＧ００が共通に供給される。かかる構成により、データ取り込み信号ＤＣ００及びフラグ信号ＦＬＧ００の両方がハイレベルに活性化すると、書込みデータ線ＷＤＬ０，／ＷＤＬ０を介して供給されるライトデータＷＤ０，／ＷＤ０がラッチ回路Ｌに取り込まれることになる。ラッチ回路Ｌの入出力ノードａ，ｂは、それぞれＮＡＮＤゲートＧ１，Ｇ２の入力端に接続されている。
【００４０】
ＮＡＮＤゲートＧ１は３入力回路であり、リセットパルスＲＳＴ０及びフラグ信号ＦＬＧ００も入力されている。このため、ラッチ回路Ｌにラッチされたライトデータの論理レベルが「１」であり、且つ、リセットパルスＲＳＴ０及びフラグ信号ＦＬＧ００がハイレベルである場合に、ＮＡＮＤゲートＧ１の出力はローレベルとなる。これにより、ＰチャンネルＭＯＳトランジスタからなるリセットトランジスタＰ１がオンする。図４に示すように、リセットトランジスタＰ１のソースはリセット電位ＶＲＳＴに接続され、ドレインはグローバルビット線ＧＢＬに接続されている。
【００４１】
ＮＡＮＤゲートＧ２も３入力回路であり、セットパルスＳＥＴ０及びフラグ信号ＦＬＧ００が入力されている。このため、ラッチ回路Ｌにラッチされたライトデータの論理レベルが「０」であり、且つ、セットパルスＳＥＴ０及びフラグ信号ＦＬＧ００がハイレベルである場合に、ＮＡＮＤゲートＧ２の出力はローレベルとなる。これにより、ＰチャンネルＭＯＳトランジスタからなるセットトランジスタＰ２がオンする。図４に示すように、セットトランジスタＰ２のソースはセット電位ＶＳＥＴに接続され、ドレインはグローバルビット線ＧＢＬに接続されている。
【００４２】
リセット電位ＶＲＳＴは、メモリセルＭＣに含まれる相変化記憶素子ＰＣをアモルファス状態とするために必要な電位である。また、セット電位ＶＳＥＴは、メモリセルＭＣに含まれる相変化記憶素子ＰＣを結晶状態とするために必要な電位である。相変化記憶素子ＰＣのアモルファス化には、結晶化よりも多くのジュール熱が必要であることから、ＶＲＳＴ＞ＶＳＥＴに設定することが好ましい。
【００４３】
さらに、ライトアンプＷＡ０は、ＮＡＮＤゲートＧ１，Ｇ２の出力を受けるアンドゲートＧ３を有している。アンドゲートＧ３の出力は、グローバルビット線ＧＢＬと接地電位との間に接続されたＮチャンネルＭＯＳトランジスタＮ５のゲート電極に供給されている。これにより、リセットトランジスタＰ１及びセットトランジスタＰ２の一方がオンする条件にて、トランジスタＮ５はオフ状態となる。逆に、リセットトランジスタＰ１及びセットトランジスタＰ２の両方がオフする条件にて、トランジスタＮ５はオン状態となる。トランジスタＮ５がオンすると、グローバルビット線ＧＢＬは接地電位に固定される。
【００４４】
図５は、ライトコントロール回路ＷＣに共通に供給される信号を示す図である。
【００４５】
図５に示すように、ライトコントロール回路ＷＣには、ライト信号ＷＥ、内部クロック信号ＣＬＫ、ライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３、ライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３及びページアドレスＣ００〜Ｃ０３が供給される。
【００４６】
ライト信号ＷＥはコマンドデコーダＣＤによって生成される信号である。コマンドデコーダＣＤは、外部より供給されるコマンドを受けてこれを解読し、その結果に基づいて各種内部コマンドを生成する回路である。ライト信号ＷＥは、コマンドデコーダＣＤによって生成される内部コマンドの一つであり、外部より供給されるコマンドがライトコマンドである場合にアクティブとなる。
【００４７】
内部クロック信号ＣＬＫは、本実施形態による半導体メモリを構成する各種制御回路の動作タイミングを制御する信号であり、外部より供給される外部クロックを受けて半導体メモリの内部で生成される。
【００４８】
ライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３及びライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３は、タイミング制御回路ＴＭによって生成される信号である。タイミング制御回路ＴＭは、ライト信号ＷＥが活性化すると、内部クロック信号ＣＬＫに同期したライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３及びライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３を生成する回路である。ライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３及びライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３の波形については後述する。
【００４９】
ページアドレスＣ００〜Ｃ０３は、ページ（カラム）アドレスデコーダＡＤによって生成される信号である。ページアドレスデコーダＡＤは、カラムアドレスの一部を受け、これをデコードすることによってページアドレスＣ００〜Ｃ０３のいずれか１ビットをアクティブとする回路である。
【００５０】
図６は、ライトコントロール回路ＷＣに入力される各種信号の波形を示すタイミングチャートである。
【００５１】
図６に示すように、外部より供給されるライトコマンドＷは１クロックサイクルごとに入力可能であり、ライトコマンドＷが発行されるとライト信号ＷＥはハイレベルに活性化する。内部クロック信号ＣＬＫのアクティエッジ＃０においてライト信号ＷＥがアクティブであると、タイミング制御回路ＴＭは、ライトサイクル信号ＷＣＹＣ０を１クロック分アクティブにするとともに、ライトクロック信号ＷＣＬＫ０を所定のシーケンスで活性化させる。
【００５２】
ライトクロック信号ＷＣＬＫ０のアクティブシーケンスは、３つのパルスＰ１〜Ｐ３によって構成される。図６に示す例では、内部クロック信号ＣＬＫのアクティブエッジ＃０、＃１及び＃３に同期したパルスＰ１〜Ｐ３からなるパルス群Ｐによってアクティブシーケンスが構成されている。このため、１つのパルス群Ｐは４クロックサイクルを使用する。したがって、ライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３の位相を互いに１クロックずつずらすことにより、内部クロック信号ＣＬＫの全てのアクティブエッジは、いずれかのパルス群Ｐの開始タイミングとなる。このことは、図６に示すようにライトコマンドＷが連続して発行された場合であっても、ライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３の開始タイミングが重ならないことを意味する。
【００５３】
パルスＰ１からパルスＰ３までの期間は、相変化材料を結晶化（セット）するための期間に相当し、本実施形態では３クロックである。また、パルスＰ１からパルスＰ２までの期間は、相変化材料をアモルファス化（リセット）するための期間に相当し、本実施形態では１クロックである。このように、ＰＲＡＭではメモリセルに書き込むべきデータによってデータライト所要時間が異なるが、より長い方のデータライト所要時間に合わせて書き込み動作を行う必要があることから、本実施形態による半導体メモリでは、データライト所要時間は３クロックサイクルとなる。
【００５４】
また、ライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３は、それぞれライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３のパルス群Ｐの開始に先立つワンショットパルス波形を有している。したがって、これらライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３の位相も互いに１クロックずつずれており、図６に示すようにライトコマンドＷが連続して発行された場合、４クロックごとに活性化されることになる。
【００５５】
また、図６に示す例では、内部クロック信号ＣＬＫのアクティブエッジ＃０，＃２に同期してページアドレスＣ００，Ｃ０１がアクティブとなっている。これは、アクティブエッジ＃０のライトコマンドＷとともにページアドレスＣ００を示すカラムアドレスが入力され、アクティブエッジ＃２のライトコマンドＷとともにページアドレスＣ０１を示すカラムアドレスが入力されたことを意味する。
【００５６】
図７は、ライトコントロール回路ＷＣ０の回路図である。
【００５７】
図７に示すように、ライトコントロール回路ＷＣ０は、それぞれ対応するページアドレスＣ００〜Ｃ０３を受けるアンドゲートＧ１０〜Ｇ１３を有する。アンドゲートＧ１０〜Ｇ１３は３入力回路であり、残りの２つの入力端には、ライト信号ＷＥとライトサイクル信号ＷＣＹＣが共通に供給される。ライトサイクル信号ＷＣＹＣは、ライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３を受けるオアゲートＧ１４の論理和出力である。
【００５８】
アンドゲートＧ１０〜Ｇ１３の出力は、それぞれデータ取り込み信号ＤＣ００〜ＤＣ０３としてライトコントロール回路ＷＣ０の外部に出力されるとともに、それぞれフラグＦ００〜Ｆ０３のセット入力端（Ｓ）に供給される。フラグＦ００〜Ｆ０３は、ＳＲ（セット−リセット）フリップフロップ回路であり、したがって、一旦セットされると、リセット入力端（Ｒ）にフラグリセット信号ＦＲＳＴが供給されるまでセット状態が維持される。フラグＦ００〜Ｆ０３の出力端（Ｑ）より出力される信号は、それぞれフラグ信号ＦＬＧ００〜ＦＬＧ０３としてライトコントロール回路ＷＣ０の外部に出力される。
【００５９】
また、ライトコントロール回路ＷＣ０は、フラグ信号ＦＬＧ００〜ＦＬＧ０３をそれぞれゲート電極に受けるＮチャンネルＭＯＳトランジスタＮ００〜Ｎ０３を有している。トランジスタＮ００〜Ｎ０３のドレインには、ライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３がそれぞれ供給される。また、トランジスタＮ００〜Ｎ０３のソースは、ライト信号発生回路ＷＰＧのアクティブノードＡＮにワイヤードオア接続されている。
【００６０】
ライト信号発生回路ＷＰＧは、アクティブノードＡＮに入力されるライトクロック信号ＷＣＬＫ０〜ＷＣＬＫ３の波形に基づき、セットパルスＳＥＴ０及びリセットパルスＲＳＴ０を所定のシーケンスでアクティブとする回路である。セットパルスＳＥＴ０及びリセットパルスＲＳＴ０の具体的なアクティブシーケンスについては後述する。
【００６１】
ライト信号発生回路ＷＰＧは、アクティブノードＡＮの他に、イニシャライズノードＩＮを有している。イニシャライズノードＩＮは、ライト信号発生回路ＷＰＧを初期化するためのノードである。したがって、セットパルスＳＥＴ０及びリセットパルスＲＳＴ０のアクティブシーケンスを実行中に、イニシャライズノードＩＮへの入力信号がアクティブとなると、現在実行中のアクティブシーケンスは中断され、新たにアクティブシーケンスがリスタートされる。
【００６２】
イニシャライズノードＩＮへの入力信号は、アンドゲートＧ１０〜Ｇ１３の出力からワンショットパルスを生成するワンショット回路ＯＳ００〜ＯＳ０３の論理和出力である。ワンショット回路ＯＳ００〜ＯＳ０３の論理和は、オアゲートＧ１５によって生成される。このことは、フラグＦ００〜Ｆ０３がセットされるたびに、ライト信号発生回路ＷＰＧは強制的に初期化されることを意味する。つまり、あるフラグがセットされ、これに基づいてセットパルスＳＥＴ０及びリセットパルスＲＳＴ０のアクティブシーケンスが開始されても、別のフラグがセットされると、現在実行中のアクティブシーケンスが中断され、新たなアクティブシーケンスがリスタートされることになる。
【００６３】
そして、途中で別のフラグがセットされることなく、一連のアクティブシーケンスを完了すると、ライト信号発生回路ＷＰＧは、フラグリセット信号ＦＲＳＴをアクティブとする。フラグリセット信号ＦＲＳＴはフラグＦ００〜Ｆ０３のリセット入力端（Ｒ）に共通に供給される。したがって、途中で別のフラグがセットされることなくアクティブシーケンスが完了すると、全てのフラグＦ００〜Ｆ０３はリセットされることになる。
【００６４】
図８は、ライトコントロール回路ＷＣ０の動作を説明するためのタイミングチャートである。図８においては、ページアドレスＣ００が指定され、ライトクロック信号ＷＣＬＫ０及びライトサイクル信号ＷＣＹＣ０が活性化する例を示している。
【００６５】
図８に示すように、ライト信号ＷＥ及びページアドレスＣ００がハイレベルに活性化すると、ライトサイクル信号ＷＣＹＣ０に同期してデータ取り込み信号ＤＣ００が活性化される。これにより、フラグＦ００がセットされてフラグ信号ＦＬＧ００がハイレベルになるとともに、ライト信号発生回路ＷＰＧが初期化される。フラグ信号ＦＬＧ００がハイレベルになると、ライト信号発生回路ＷＰＧのアクティブノードＡＮには、ライトクロック信号ＷＣＬＫ０が供給されることになる。
【００６６】
ライトクロック信号ＷＣＬＫ０は、内部クロック信号ＣＬＫのアクティブエッジ＃０、＃１及び＃３に同期したパルスＰ１〜Ｐ３からなるパルス群Ｐを有する。これに応答して、ライト信号発生回路ＷＰＧは、パルスＰ１〜Ｐ２の立ち上がりエッジ間においてリセットパルスＲＳＴ０をハイレベルに活性化させるとともに、パルスＰ１〜Ｐ３の立ち上がりエッジ間においてセットパルスＳＥＴ０をハイレベルに活性化させる。これにより、１クロックサイクルだけアクティブとなるリセットパルスＲＳＴ０と、３クロックサイクルに亘りアクティブとなるセットパルスＳＥＴ０からなる、ライト信号のアクティブシーケンスが実行される。
【００６７】
そして、上記のアクティブシーケンスが完了すると、フラグリセット信号ＦＲＳＴがアクティブとなり、フラグＦ００がリセットされる。これにより、フラグ信号ＦＬＧ００はインアクティブ（ローレベル）に戻る。
【００６８】
以上説明した動作は、アクティブシーケンスの実行中に、別のフラグがセットされなかったケースを示している。次に、アクティブシーケンスの実行中に、別のフラグがセットされた場合の動作について説明する。
【００６９】
図９は、ライトコントロール回路ＷＣ０の動作を説明するための別のタイミングチャートであり、内部クロック信号ＣＬＫのアクティブエッジ＃０〜＃３に同期して、それぞれページアドレスＣ００，Ｃ０４，Ｃ０１，Ｃ０８を指定したライトコマンドＷが発行されたケースを示している。ここで、ページアドレスＣ００とＣ０１には、同じライトコントロール回路ＷＣ０が割り当てられていることから、ページアドレスＣ００に基づくアクティブシーケンスの実行中に、ページアドレスＣ０１に対応するフラグがセットされることになる。以下、詳細に説明する。
【００７０】
図９に示すように、内部クロック信号ＣＬＫのアクティブエッジ＃０〜＃３に同期してライトコマンドＷが連続的に発行されると、アクティブエッジ＃０〜＃３に同期してライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３が順次活性化する。また、これに同期して、指定されたページアドレスＣ００，Ｃ０４，Ｃ０１，Ｃ０８も順次活性化することから、データ取り込み信号ＤＣ００，ＤＣ０４，ＤＣ０１，ＤＣ０８も順次活性化する。
【００７１】
フラグに関しては、まず、アクティブエッジ＃０に同期してフラグＦ００がセットされ、アクティブエッジ＃２に同期してフラグＦ０１がセットされることになる。尚、アクティブエッジ＃１に同期してフラグＦ０４もセットされ、アクティブエッジ＃３に同期してフラグＦ０８もセットされるが、これらはライトコントロール回路ＷＣ０とは異なるライトコントロール回路（ＷＣ１，ＷＣ２）に設けられていることから、互いに干渉することはない。
【００７２】
ライトコントロール回路ＷＣ０内のフラグＦ００がセットされると、ライト信号発生回路ＷＰＧはアクティブシーケンスを実行する。上述の通り、アクティブシーケンスの実行完了には３クロックサイクル（＝データライト所要時間）が必要であるが、図９に示す例では、フラグＦ００に対応するアクティブシーケンスの実行開始から２クロックサイクル後に、フラグＦ０１がセットされる。その結果、ライト信号発生回路ＷＰＧは、ライト信号を一旦インアクティブ状態とすることにより、現在実行中のアクティブシーケンスを中断し、再び、アクティブエッジ＃２に同期してライト信号をアクティブ状態とすることによりアクティブシーケンスを再開する。
【００７３】
再開されたアクティブシーケンスは、フラグＦ００，Ｆ０１の両方がセットされた状態で行われる。つまり、フラグ信号ＦＬＧ００，ＦＬＧ０１の両方がアクティブな状態で行われる。このため、再開されたアクティブシーケンスにおいては、中断されたページアドレスＣ００へのデータライト動作と、新たなページアドレスＣ０１へのデータライト動作とが、同時に実行されることになる。そして、再開したアクティブシーケンスは、アクティブエッジ＃５に同期して完了する。
【００７４】
ページアドレスＣ０１へのデータライト動作は、ライトコントロール回路ＷＣ０を用いる最後のデータライト要求に応答した動作である。したがって、最後のデータライト要求に応答して、複数のライトアンプによる複数のデータライト動作が同時に実行されることになる。
【００７５】
尚、ページアドレスＣ０４へのデータライト動作は、フラグＦ０４のセットに応答したセットパルスＳＥＴ１及びリセットパルスＲＳＴ１のアクティブシーケンスによって行われ、アクティブエッジ＃４に同期して完了する。同様に、ページアドレスＣ０８へのデータライト動作は、フラグＦ０８のセットに応答したセットパルスＳＥＴ２及びリセットパルスＲＳＴ２のアクティブシーケンスによって行われ、アクティブエッジ＃６に同期して完了する。これらの動作は、上述の通り、ライトコントロール回路ＷＣ０とは異なるライトコントロール回路（ＷＣ１，ＷＣ２）によって実行されることから、干渉は生じない。
【００７６】
以上説明したように、本実施形態による半導体メモリにおいては、連続したライト要求の有無にかかわらずデータライト動作を実行し、同じライトコントロール回路を共有する他のライトアンプを用いたライト要求が発行された場合には、従前のライト要求に対応するデータライト動作をやり直していることから、ＤＲＡＭと同様のランダムカラムアクセスを行うことが可能となる。
【００７７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７８】
例えば、上記実施形態では本発明による半導体メモリがＰＲＡＭである場合を例に説明したが、本発明がこれに限定されるものではなく、データの書き込み所要時間が比較的長いメモリセルを有する半導体メモリであれば、他のタイプの半導体メモリに対しても適用可能である。
【符号の説明】
【００７９】
ＡＤ      ページアドレスデコーダ
ＢＬ      ビット線
ＣＤ      コマンドデコーダ
ＣＳ      カラムスイッチ
ＣＴ      セルトランジスタ
Ｆ００〜Ｆ０３      フラグ
ＦＬＧ００〜ＦＬＧ０３      フラグ信号
ＦＲＳＴ  フラグリセット信号
ＧＢＬ    グローバルビット線
ＭＣ      メモリセル
ＰＣ      相変化記憶素子
ＲＳＴ０  リセットパルス
ＳＥＴ０  セットパルス
ＴＭ      タイミング制御回路
ＷＡ０，ＷＡ１      ライトアンプ
ＷＣ０〜ＷＣ１５    ライトコントロール回路
ＷＣＬＫ０〜ＷＣＬＫ３    ライトクロック信号
ＷＣＹＣ０〜ＷＣＹＣ３    ライトサイクル信号
ＷＤ０，／ＷＤ０    ライトデータ
ＷＤＬ０，／ＷＤＬ０      データ線
ＷＥ      ライト信号
ＷＬ      ワード線
ＷＰＧ    ライト信号発生回路
Ｙｊ      カラム選択信号
【図１】
2010170607.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010170607.tif 000008
【図７】
2010170607.tif 000009
【図８】
2010170607.tif 000010
【図９】
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