(57)【要約】【課題】温度変化による動作特性の低下を抑制する電界効果トランジスタ回路を提案する。【解決手段】本発明の例に係る絶縁ゲート型電界効果トランジスタ回路は、拡散層をそれぞれ備える第１のソース／ドレイン４Ｓ，４Ｄと、チャネル領域上に設けられる第１のゲート絶縁膜２と、前記第１のゲート絶縁膜２上に設けられる第１のゲート電極３とを有する第１の電界効果トランジスタＴｒと、半導体基板１とショットキー接合を形成する金属層をそれぞれ備える第２のソース／ドレイン１４Ｓ，１４Ｄと、チャネル領域上に設けられる第２のゲート絶縁膜１２と、第２のゲート絶縁膜１２上に設けられる第２のゲート電極１３と、を具備し、第１のドレイン４Ｄと第２のドレイン１４Ｄとが並列に接続される。【選択図】図１
2010192753.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内の第１の領域内に設けられ、拡散層をそれぞれ備える第１のソース及び第１のドレインと、前記第１のソースと前記第１のドレインとの間のチャネル領域上に設けられる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられる第１のゲート電極と、を有する第１の電界効果トランジスタと、
前記半導体基板内の第２の領域内に設けられ、前記半導体基板とショットキー接合を形成する金属層をそれぞれ備える第２のソース及び第２のドレインと、前記２のソースと前記第２のドレインとの間のチャネル領域上に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられる第２のゲート電極と、を有する第２の電界効果トランジスタと、を具備し、
前記第１のドレインと前記第２のドレインとが並列に接続される、ことを特徴とする絶縁ゲート型電界効果トランジスタ回路。
【請求項２】
前記第１及び前記第２のゲート電極にそれぞれ印加されるゲート電位の大きさが調整されて、前記第１及び第２の電界効果トランジスタの動作が制御される、ことを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタ回路。
【請求項３】
前記第１及び第２の領域にそれぞれ印加される基板電位の大きさが調整されて、前記第１及び第２の電界効果トランジスタの動作が制御される、ことを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタ回路。
【請求項４】
前記第１及び第２のゲート電極には、同じ大きさのゲート電位が印加される、ことを特徴とする請求項３に記載の絶縁ゲート型電界効果トランジスタ回路。
【請求項５】
前記第１及び第２のソースには、同じ大きさの電位が印加される、ことを特徴とする請求項１乃至３のいずれか１項に記載の絶縁ゲート型電界効果トランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタ回路に関する。
【背景技術】
【０００２】
半導体集積回路は、携帯電話や自動車など様々な装置に搭載されている。半導体集積回路を構成する基本的な素子の１つは、電界効果トランジスタ（Field Effect Transistor）である。
【０００３】
電界効果トランジスタは、ゲート、ソース及びドレインの３つの端子を備える。電界効果トランジスタのゲートは、例えば、ＭＩＳ（Metal-Insulator-Semiconductor）構造が用いられている。また、一般的なＭＩＳ構造の電界効果トランジスタ（以下、ＭＩＳトランジスタと呼ぶ）においては、そのソース及びドレインとして、半導体基板内に設けられた拡散層が用いられる。
【０００４】
近年では、拡散層をソース／ドレインに用いる代わりに、例えば、シリサイドなどの金属層をソース／ドレインに用い、金属と半導体とのショットキー接合を利用したＭＩＳトランジスタ（以下、ショットキー接合型ＭＩＳトランジスタと呼ぶ）が、提案されている。
【０００５】
ショットキー接合型ＭＩＳトランジスタは、ゲート長（チャネル長）を短くしても、動作特性の変化が少ないため、素子の微細化に適している。しかし、ショットキー接合型ＭＩＳトランジスタは、ソース／ドレインに拡散層を用いた電界効果トランジスタ（以下、拡散層型ＭＩＳトランジスタと呼ぶ）に比べて、ドレイン電流が小さい。
【０００６】
これらのＭＩＳトランジスタの動作特性は、動作時の温度変化に依存して、変化する（例えば、非特許文献１参照）。例えば、拡散層型ＭＩＳトランジスタは、高温になると、半導体中のキャリアの格子散乱が増大し、ドレイン電流が低下する。
【０００７】
それゆえ、車載用回路などのように、温度の変化が著しい環境下で用いられる半導体集積回路において、ＭＩＳトランジスタの動作特性が低下し、回路の動作が不安定になることが懸念される。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Marcelo Antonio Pavanello et al, “Analysis of Temperature-Induced Saturation Threshold Voltage Degradation in Deep-submicrometer Ultrathin SOI MOSFETs”, 2236 IEEE TRASACTIONS ON ELECTRON DEVICES, VOL. 52, NO. 10, OCTOBER 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、温度変化による動作特性の低下を抑制する絶縁ゲート型電界効果トランジスタ回路を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に係る絶縁ゲート型電界効果トランジスタ回路は、半導体基板内の第１の領域内に設けられ、拡散層をそれぞれ備える第１のソース及び第１のドレインと、前記第１のソースと前記第１のドレインとの間のチャネル領域上に設けられる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられる第１のゲート電極と、を有する第１の電界効果トランジスタと、前記半導体基板内の第２の領域内に設けられ、前記半導体基板とショットキー接合を形成する金属層をそれぞれ備える第２のソース及び第２のドレインと、前記２のソースと前記第２のドレインとの間のチャネル領域上に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられる第２のゲート電極と、を有する第２の電界効果トランジスタと、を具備し、前記第１のドレインと前記第２のドレインとが並列に接続される、ことを備える。
【発明の効果】
【００１１】
本発明によれば、温度変化による動作特性の低下を抑制する絶縁ゲート型電界効果トランジスタ回路を実現できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る電界効果トランジスタ回路を説明するための模式図である。
【図２】電界効果トランジスタのしきい値電圧の温度依存性を示す図である。
【図３】電界効果トランジスタのしきい値電圧とドレイン電流との関係を示す図である。
【図４】第１の実施形態に係る電界効果トランジスタ回路の動作の温度依存性を示す図である。
【図５】第２の実施形態に係る電界効果トランジスタ回路を説明するための模式図である。
【図６】適用例を説明するための図である。
【図７】適用例を説明するための図である。
【図８】適用例を説明するための図である。
【図９】適用例を説明するための図である。
【図１０】適用例を説明するための図である。
【図１１】適用例を説明するための図である。
【図１２】適用例を説明するための図である。
【図１３】適用例を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【００１４】
（１）  第１の実施形態  
図１乃至図４を用いて、本発明の第１の実施形態に係る絶縁ゲート型電界効果トランジスタ回路について、説明する。
【００１５】
（ａ）  基本構成  
図１は、本実施形態に係る絶縁ゲート型電界効果トランジスタ回路の構成を模式的に示す模式図である。  
図１に示すように、本実施形態に係る絶縁ゲート型電界効果トランジスタ回路は、２つの電界効果トランジスタＴｒ，ＳＫＴｒを用いて構成されている。
【００１６】
第１の電界効果トランジスタＴｒは、ゲートにＭＩＳ構造を利用した電界効果トランジスタであって、ゲート及びソース／ドレインを有している。そして、そのソース／ドレインには、拡散層が用いられている。以下、第１の電界効果トランジスタＴｒのことを、拡散層型ＭＩＳトランジスタＴｒと呼び、ソース／ドレインとしての拡散層のことを、ソース／ドレイン拡散層と呼ぶ。
【００１７】
拡散層型ＭＩＳトランジスタＴｒは、半導体基板１内に区画された素子領域（第１の素子領域）内に設けられる。  
ＭＩＳトランジスタＴｒのソース／ドレイン拡散層（第１のソース／ドレイン）４Ｓ，４Ｄは、半導体基板１内に設けられる。例えば、エンハンスメント型ＭＩＳトランジスタの場合、ソース／ドレイン拡散層４Ｓ，４Ｄを構成している不純物は、その拡散層４Ｓ，４Ｄと半導体基板（チャネル領域）との間でＰＮ接合が形成される不純物が、用いられている。つまり、伝導型がＮ型の半導体基板（半導体領域）１が用いられた場合には、伝導型がＰ型の拡散層４Ｓ，４Ｄが用いられる。また、伝導型がＰ型の半導体基板（半導体領域）１が用いられた場合には、伝導型がＮ型の拡散層４Ｓ，４Ｄが用いられる。例えば、ソース／ドレイン拡散層４Ｓ，４Ｄの不純物濃度は、半導体基板１の不純物濃度よりも高い。
【００１８】
ＭＩＳトランジスタＴｒのゲート絶縁膜（第１のゲート絶縁膜）２は、２つの拡散層４Ｓ，４Ｄ間の半導体基板１表面上に設けられる。  
ＭＩＳトランジスタＴｒのゲート電極（第１のゲート電極）３は、ゲート絶縁膜２上に設けられる。
【００１９】
第２の電界効果トランジスタＳＫＴｒは、ゲートにＭＩＳ構造を利用した電界効果トランジスタであって、ゲート及びソース／ドレインを有している。そして、そのソース／ドレインには半導体基板１とショットキー接合を形成する金属層が用いられている。以下、第２の電界効果トランジスタＴｒのことを、ショットキー接合型ＭＩＳトランジスタＳＫＴｒと呼ぶ。また、ソース／ドレインとしての金属層のことを、ソース／ドレイン金属層と呼ぶ。
【００２０】
ショットキー接合層型ＭＩＳトランジスタＳＫＴｒは、半導体基板１内に区画された素子領域（第２の素子領域）内に設けられる。  
ＭＩＳトランジスタＳＫＴｒのソース／ドレイン金属層（第２のソース／ドレイン）１４Ｓ，１４Ｄは、半導体基板１内に設けられる。ソース／ドレイン金属層１４Ｓ，１４Ｄは、例えば、コバルトシリサイドやニッケルシリサイドが用いられる。但し、ソース／ドレイン金属層１４Ｓ，１４Ｄに用いられる材料は、シリサイド層に限定されず、半導体基板１（例えば、シリコン基板）とショットキー接合を形成する金属であればよい。
【００２１】
ＭＩＳトランジスタＳＫＴｒのゲート絶縁膜（第２のゲート絶縁膜）１２は、２つの金属層１４Ｓ，１４Ｄ間の半導体基板１表面上に設けられる。  
ＭＩＳトランジスタＳＫＴｒのゲート電極（第２のゲート電極）１３は、ゲート絶縁膜１２上に設けられる。
【００２２】
電界効果トランジスタ回路の駆動時、拡散層型ＭＩＳトランジスタＴｒ及びショットキー接合型ＭＩＳトランジスタＳＫＴｒのゲート電極３，１３には、ゲート電位が印加される。
【００２３】
拡散層型ＭＩＳトランジスタＴｒのゲート電極３は、第１の可変電源５１を経由して、電源５０に接続される。電源５０は、ゲート電位ＶＧを生成し、そのゲート電位ＶＧが拡散層型ＭＩＳトランジスタＴｒのゲート電極３に供給される。また、可変電源５１は、可変な電位ΔＶＧ１を生成し、その電位ΔＶＧ１が拡散層型ＭＩＳトランジスタＴｒのゲート電極３に供給される。
【００２４】
一方で、ショットキー接合型ＭＩＳトランジスタＳＫＴｒのゲート電極１３は、第２の可変電源５２を経由して、電源５０に接続される。電源５０は、ゲート電位ＶＧを、ショットキー接合型ＭＩＳトランジスタＳＫＴｒのゲート電極１３に供給する。可変電源５２は、可変な電位ΔＶＧ２を生成し、その可変電位ΔＶＧ２が接合型ＭＩＳトランジスタＳＫＴｒのゲート電極１３に供給される。
【００２５】
可変電位ΔＶＧ１，ΔＶＧ２によって、種類の異なるＭＩＳトランジスタＴｒ，ＳＫＴｒの動作が調整される。
【００２６】
このように、本実施形態において、拡散層型ＭＩＳトランジスタＴｒ及びショットキー接合型ＭＩＳトランジスタＳＫＴｒのゲート３，１３は、共通の電位ＶＧが印加されるともに、電位ΔＶＧ１，ΔＶＧ２がそれぞれ印加される。つまり、拡散層型ＭＩＳトランジスタＴｒのゲート電極３には、電位ＶＧ＋ΔＶＧ１が印加され、ショットキー接合型ＭＩＳトランジスタＳＫＴｒのゲート電極１３には、電位ＶＧ＋ΔＶＧ２が印加される。  
これらのゲート電位ＶＧ＋ΔＶＧ１，ＶＧ＋ΔＶＧ２の大きさが、しきい値電圧以上又はしきい値電圧より小さくされて、拡散層型ＭＩＳトランジスタＴｒ及びショットキー接合型ＭＩＳトランジスタＳＫＴｒのオン／オフが制御される。そして、２つのＭＩＳトランジスタＴｒ，ＳＫＴｒに対して、電位ΔＶＧ１，ΔＶＧ２の大きさがそれぞれ調整されて、ＭＩＳトランジスタＴｒ，ＳＫＴｒの出力（ドレイン電流）が制御される。
【００２７】
拡散層型ＭＩＳトランジスタＴｒ１のソース拡散層４Ｓには、第１のソース電位ＶＳ１が印加され、ショットキー接合型ＭＩＳトランジスタＳＫＴｒのソース金属層１４Ｓには、第２のソース電位ＶＳ２が、印加される。ソース電位ＶＳ１とソース電位ＶＳ２は、同じ大きさであっても良いし、それぞれ異なる大きさであっても良い。
【００２８】
ソース拡散層４Ｓは、例えば、拡散層型ＭＩＳトランジスタＴｒの入力端子となり、ソース金属層１４Ｓは、例えば、ショットキー接合型ＭＩＳトランジスタＳＫＴｒの入力端子となる。
【００２９】
拡散層型ＭＩＳトランジスタＴｒが形成される素子領域（半導体基板１）には、第１の基板電位Ｖｓｕｂ１が印加され、ショットキー接合型ＭＩＳトランジスタＳＫＴｒが形成される素子領域（半導体基板１）には、第２の基板電位Ｖｓｕｂ２が印加される。基板電位Ｖｓｕｂ１と基板電位Ｖｓｕｂ２は、本実施形態においては、同じ大きさに設定される。ただし、基板電位Ｖｓｕｂ１及び基板電位Ｖｓｕｂ２は、それぞれ異なる大きさであっても良い。
【００３０】
拡散層型ＭＩＳトランジスタＴｒのドレイン拡散層４Ｄとショットキー接合型ＭＩＳトランジスタＳＫＴｒのドレイン金属層１４Ｄとが並列に接続されている。並列接続されたドレイン拡散層４Ｄ及びドレイン金属層１４Ｄには、共通のドレイン電位ＶＤが印加される。
【００３１】
並列接続されたドレイン拡散層４Ｄ及びドレイン金属層１４Ｄが、拡散層型ＭＩＳトランジスタＴｒ及びショットキー接合型ＭＩＳトランジスタＳＫＴｒの出力端子、換言すると、本実施形態の電界効果トランジスタ回路の出力端子となる。ここで、並列に接続されたドレインとは、トランジスタ回路の出力端子側から見た場合における接続関係である。
【００３２】
電界効果トランジスタ回路は、印加されたゲート電位ＶＧ＋ΔＶＧ１，ＶＧ＋ΔＶＧ２、ソース／ドレイン電位ＶＳ１，ＶＳ２，ＶＤ及び基板バイアス電位Ｖｓｕｂ１，Ｖｓｕｂ２の大きさに基づいて、ドレイン電流ＩＤを出力する。ドレイン電流ＩＤは、拡散層型ＭＩＳトランジスタＴｒのドレイン電流ＩＤ１とショットキー接合型ＭＩＳトランジスタＳＫＴｒのドレイン電流ＩＤ２との和である。
【００３３】
本発明の第１の実施形態に係るゲート絶縁型電界効果トランジスタ回路は、拡散層型ＭＩＳトランジスタＴｒのドレイン（ドレイン拡散層）４Ｄとショットキー接合型ＭＩＳトランジスタＳＫＴｒのドレイン（ドレイン金属層）１４Ｄとが並列に接続されていることを特徴とする。
【００３４】
回路の動作時の温度が高くなると、拡散層型ＭＩＳトランジスタＴｒは、そのドレイン電流ＩＤ１は小さくなる。それに対して、ショットキー接合型ＭＩＳトランジスタＳＫＴｒは、温度が高くなると、ドレイン電流ＩＤ２が大きくなる。
【００３５】
本実施形態のように、拡散層型ＭＩＳトランジスタＴｒのドレイン４Ｄとショットキー接合型ＭＩＳトランジスタＳＫＴｒのドレイン１４Ｄとを並列に接続することで、それらの動作環境が高温になった場合、拡散層型ＭＩＳトランジスタＴｒのドレイン電流ＩＤ１が低減した分を、ショットキー接合型ＭＩＳトランジスタＳＫＴｒのドレイン電流ＩＤ２が増加した分で、補うことができる。すなわち、ショットキー接合型ＭＩＳトランジスタＳＫＴｒの出力特性の温度依存性が、拡散層型ＭＩＳトランジスタＴｒの出力特性の温度依存性と反対になっていることを利用して、動作環境の温度変化に対して、一方のＭＩＳトランジスタのドレイン電流の変化量を、他方のＭＩＳトランジスタのドレイン電流の変化量が補うように調整して、出力（ドレイン電流）特性の安定化を図る。このように、ショットキー接合型ＭＩＳトランジスタＴｒは、拡散層型ＭＩＳトランジスタＴｒの動作を補償する。  
また、本実施形態において、温度変化に対して、２つのＭＩＳトランジスタＴｒ，ＳＫＴｒの動作特性は、可変電位ΔＶＧ１，ΔＶＧ２を用いて、それぞれ制御される。これによって、電界効果トランジスタ回路の動作が調整される。
【００３６】
したがって、本発明の第１の実施形態に係るゲート絶縁型電界効果トランジスタ回路によれば、温度変化による動作特性の低下を抑制する電界効果トランジスタ回路を実現できる。
【００３７】
（ｂ）  構成例  
以下、図２乃至図４を用いて、本発明の第１の実施形態のゲート絶縁型電界効果トランジスタ回路の構成例について、説明する。
【００３８】
図２は、ＭＩＳトランジスタのゲート電位に対するＭＩＳトランジスタの出力（ドレイン電流）の変化の一例を示している。図２に示される例において、グラフの縦軸はＭＩＳトランジスタのゲート電位（｜ＶＧ−ΔＶＧ｜）を示し、グラフの横軸はＭＩＳトランジスタのドレイン電流を示している。図２において、拡散層型ＭＩＳトランジスタの動作特性は破線で示され、ショットキー接合型ＭＩＳトランジスタの動作特性は実線で示されている。
【００３９】
図２において、測定に用いられた拡散層型ＭＩＳトランジスタは、そのチャネル幅Ｗの大きさが１μｍ、そのチャネル長Ｌの大きさが０．１μｍに設定される。また、測定に用いられたショットキー接合型ＭＩＳトランジスタは、そのチャネル幅Ｗの大きさが３μｍ、そのチャネル長Ｌの大きさが０．０５μｍに設定される。但し、測定に用いられた各ＭＩＳトランジスタの寸法は一例であって、本発明の実施形態は、測定に用いたＭＩＳトランジスタの寸法に限定されない。
【００４０】
図２は、拡散層型ＭＩＳトランジスタ及びショットキー接合型ＭＩＳトランジスタの動作の温度依存性が示されている。図２において、３００Ｋ、３５０Ｋ及び４００Ｋの温度（絶対温度）条件下での各ＭＩＳトランジスタの動作特性が、例として、示される。拡散層型ＭＩＳトランジスタの動作特性は、図面の下方から順に、４００Ｋ、３５０Ｋ及び３００Ｋの順序で示されている。ショットキー接合型ＭＩＳトランジスタの動作特性は、図面の下方から順に、３００Ｋ、３５０Ｋ及び４００Ｋの順に示されている。
【００４１】
図２に示すように、ゲート電位｜ＶＧ−ΔＶＧ｜が０Ｖから１．２Ｖ程度まで増加されるのに伴って、拡散層型及びショットキー接合型ＭＩＳトランジスタは０．０００２Ａ〜０．０００２５Ａ程度のドレイン電流を出力する。  
また、図２に示すように、拡散層型ＭＩＳトランジスタは、温度が３００Ｋから４００Ｋになると、その出力であるドレイン電流は減少する。これに対して、ショットキー接合型ＭＩＳトランジスタは、温度が３００Ｋから４００Ｋになると、そのドレイン電流は増加する。  
このように、拡散層型ＭＩＳトランジスタとショットキー接合型ＭＩＳトランジスタとで、温度変化に対するドレイン電流の出力特性が反対になっているのを利用して、本発明の実施形態は、電界効果トランジスタ回路の出力特性を安定化させる。
【００４２】
第１の実施形態のように、拡散層型ＭＩＳトランジスタ及びショットキー接合型ＭＩＳトランジスタのゲート電位をそれぞれ制御して、ゲート絶縁型電界効果トランジスタ回路の出力（ドレイン電流）を調整する場合、共通のゲート電位ＶＧに加えて、ＭＩＳトランジスタのしきい値電圧を調整するための電位（以下、しきい値調整電位と呼ぶ）ΔＶＧ１，ΔＶＧ２が、図１に示される拡散層型ＭＩＳトランジスタＴｒ及びショットキー接合型ＭＩＳトランジスタＳＫＴｒのゲートにそれぞれ印加される。  
そのため、図３に示すように、温度変化を考慮した各ＭＩＳトランジスタのしきい値調整電位ΔＶＧ１，ΔＶＧ２が、求められる。
【００４３】
図３は、各ＭＩＳトランジスタに用いるしきい値調整電位ΔＶＧ１，ΔＶＧ２の温度依存性の一例が示されている。図２に示される例において、グラフの縦軸は、しきい値調整電位ΔＶＧを示し、図３に示されるグラフの横軸は、ＭＩＳトランジスタの駆動時の温度が示される。温度は、絶対温度［Ｋ］で示されている。尚、拡散層型／ショットキー接合型ＭＩＳトランジスタのチャネル長及びチャネル幅の寸法は、図２の測定に用いた寸法と同じである。
【００４４】
図３において、動作環境の温度は、３００Ｋ（約２７℃）から４００Ｋ（約１２７℃）までの温度範囲内で変化される。ここでは、各ＭＩＳトランジスタの動作の基準温度は、３００Ｋに設定され、３００Ｋにおけるゲート電位ＶＧを基準値（０Ｖ）としている。
【００４５】
図３に示す例では、３００Ｋから４００Ｋまでの範囲内で、拡散層型ＭＩＳトランジスタのしきい値調整電位ΔＶＧ１は、０Ｖから−０．１Ｖ程度に変化する。また、ショットキー接合型ＭＩＳトランジスタのしきい値電位ΔＶＧ２は、０Ｖから−０．１５Ｖ程度に変化する。図３から得られた結果に基づいて、温度変化に対する拡散層型／ショットキー接合型ＭＩＳトランジスタのオン／オフ特性が調整される。
【００４６】
図４は、ＭＩＳトランジスタのドレイン電流の温度依存性の一例を示している。図４において、測定温度の範囲は、３００Ｋから４００Ｋに設定されている。また、拡散層型ＭＩＳトランジスタのゲートには、図２に示されるしきい値調整電位ΔＶＧ１，ΔＶＧ２の温度依存性に基づいて、所定の電位ＶＧ＋ΔＶＧ１が印加され、ショットキー接合型ＭＩＳトランジスタのゲートには、所定の電位ＶＧ＋ΔＶＧ２が印加される。尚、拡散層型／ショットキー接合型ＭＩＳトランジスタのチャネル長及びチャネル幅の寸法は、図２に示される例と同じである。
【００４７】
温度が高くなると、拡散層型ＭＩＳトランジスタのドレイン電流ＩＤ１は減少する。これは、拡散層型ＭＩＳトランジスタにおいて、その動作時の温度が高くなると、キャリアの格子散乱、特に、フォノン散乱が顕著になることに起因する。
【００４８】
一方、ショットキー接合型ＭＩＳトランジスタのドレイン電流ＩＤ２は増加する。これは、ショットキー接合型ＭＩＳトランジスタにおいて、その動作時の温度が高くなると、金属の熱電子放出が増大し、金属―半導体接合の抵抗値が低下することに起因する。
【００４９】
図４においては、３００Ｋから４００Ｋまでの温度変化に対して、拡散層型ＭＩＳトランジスタのドレインとショットキー接合型ＭＩＳトランジスタのドレインとが並列接続された電界効果トランジスタ回路（ハイブリットＭＩＳ電界効果トランジスタ）の出力（ドレイン電流）が、示されている。図４中において、その電界効果トランジスタ回路の出力特性（ドレイン電流ＩＤ）は、一点鎖線で示されている。
【００５０】
図３で求められた温度変化に対するしきい値調整電位ΔＶＧ１，ΔＶＧ２の値と、図４で求められた温度変化に対するドレイン電流ＩＤ１，ＩＤ２の変化を考慮して、温度変化に対して、拡散層型ＭＩＳトランジスタが出力するドレイン電流ＩＤ１の減少分を、ショットキー接合型ＭＩＳトランジスタが出力するドレイン電流ＩＤ２の増加分が補うように、ＭＩＳトランジスタの動作特性が調整される。  
例えば、拡散層型ＭＩＳトランジスタのドレイン電流ＩＤ１の減少分の大きさが、ショットキー接合型ＭＩＳトランジスタのドレイン電流ＩＤ２の増加分の大きさと同じになるように、拡散層型／ショットキー接合型ＭＩＳトランジスタのチャネル長及びチャネル幅が、それぞれ調整される。図４に示される例において、チャネル幅Ｗ／チャネル長Ｌ＝１／０．１の関係を有している拡散層型ＭＩＳトランジスタに対して、例えば、そのチャネル幅の寸法が０．３５倍にされる。また、チャネル幅Ｗ／チャネル長Ｌ＝３／０．０５の関係を有しているショットキー接合型ＭＩＳトランジスタに対して、例えば、そのチャネル幅の寸法が０．６５倍にされる。これによって、各ＭＩＳトランジスタが出力するドレイン電流の大きさが、調整される。
【００５１】
以上のように、調整しきい値電位ΔＶＧ１，ΔＶＧ２の大きさと素子寸法の調整によって、図４に示されるように、本実施形態の電界効果トランジスタ回路が出力するドレイン電流ＩＤは、動作時のチップ自体又は周囲の温度が変化しても、０．０００２３Ａ程度の大きさの電流値で一定に出力される。尚、ここでは、ＭＩＳトランジスタの寸法を変更して、電界効果トランジスタ回路の出力を一定にする例について述べたが、これに限定されず、各トランジスタを構成する材料などを変更して、電界効果トランジスタ回路を構成してもよいのは、もちろんである。
【００５２】
このように、本発明の第１の実施形態の電界効果トランジスタは、拡散層型ＭＩＳトランジスタのドレインとショットキー接合型ＭＩＳトランジスタのドレインとが並列接続されて、構成される。  
これによって、電界効果トランジスタ回路の駆動時の温度条件が変化し、高温条件下になった場合において、温度が高くなると出力（ドレイン電流）が小さくなる拡散層型ＭＩＳトランジスタに対して、温度が高くなると出力（ドレイン電流）が大きくなるショットキー接合型ＭＩＳトランジスタが、電界効果トランジスタ回路の出力を補償する。  
それゆえ、拡散層型ＭＩＳトランジスタとショットキー接合型ＭＩＳトランジスタとが用いられた電界効果トランジスタ回路の動作は、安定化する。
【００５３】
また、拡散層型ＭＩＳトランジスタのみを用いて、温度変化の大きい条件下で動作するＩＣ（Integrated Circuit）チップを構成する場合、その条件下においても回路が安定に動作するように、複数の動作補償回路や安定化回路などの制御回路を用いて、チップを設計しなければならない。それゆえ、拡散層型ＭＩＳトランジスタのみを用いたチップは、チップ内の回路又は配線パターンの設計に対する負担が大きく、回路規模も大きくなる。  
これに対して、本実施形態においては、拡散層型ＭＩＳトランジスタのドレインに対して、その動作を補償するショットキー接合型ＭＩＳトランジスタのドレインを並列接続することで、回路の動作を安定化できるため、設計に対する負担を軽減できる。また、ある設計寸法の拡散層型ＭＩＳトランジスタに対して、その動作を補償（安定化）できる所定の設計寸法のショットキー接合型ＭＩＳトランジスタを、チップ内に設ければよいので、制御回路などの回路規模が増大することを抑制できる。
【００５４】
以上のように、本発明の第１の実施形態に係るゲート絶縁型電界効果トランジスタ回路によれば、温度変化による動作特性の低下を抑制できる。
【００５５】
（２）  第２の実施形態  
図５を用いて、本発明の第２の実施形態に係る絶縁ゲート型電界効果トランジスタ回路について、説明する。尚、第１の実施形態で述べた電界効果トランジスタ回路と同じ構成要素について、同じ符号を付し、詳細な説明は必要に応じて行う。
【００５６】
図５は、第２の実施形態に係る電界効果トランジスタ回路が図示されている。  
本実施形態においても、電界効果トランジスタ回路には、拡散層型ＭＩＳトランジスタＴｒとショットキー接合型ＭＩＳトランジスタＳＫＴｒとから構成され、２つのＭＩＳトランジスタＴｒ，ＳＫＴのドレイン４Ｄ，１４Ｄが並列接続されている。
【００５７】
図５に示される電界効果トランジスタ回路は、基板１に印加される基板電位Ｖｓｕｂ１，Ｖｓｕｂ２が、２つのＭＩＳトランジスタＴｒ，ＳＫＴｒ毎にそれぞれ制御することによって、電界効果トランジスタ回路の動作の安定化を図ることが、第１の実施形態で述べた電界効果トランジスタ回路と相違している。
【００５８】
図５に示す例では、拡散層型ＭＩＳトランジスタＴｒが設けられる領域（基板１）に、大きさが可変な基板電位Ｖｓｕｂ１を生成する可変電源６１が接続される。また、ショットキー接合型ＭＩＳトランジスタＳＫＴｒが設けられる領域（基板１）に、大きさが可変な基板電位Ｖｓｕｂ２を生成する可変電源６２が接続されている。
【００５９】
この場合、電界効果トランジスタ回路を構成している拡散層型ＭＩＳトランジスタＴｒ及びショットキー接合型ＭＩＳトランジスタＳＫＴｒのゲート３，１３には、同じ大きさのゲート電位ＶＧが印加される。
【００６０】
ＭＩＳトランジスタのしきい値電圧は、半導体基板１に基板電位を印加することにより、ＭＩＳトランジスタのゲートとチャネルとの間の電位差が変化する結果として、変動する。  
それゆえ、拡散層型ＭＩＳトランジスタＴｒ及びショットキー接合型ＭＩＳトランジスタＳＫＴｒに対し、基板電位Ｖｓｕｂ１，Ｖｓｕｂ２の大きさが、可変電源６１，６２を用いてそれぞれ調整されることによって、ＭＩＳトランジスタＴｒ，ＳＫＴｒのゲート電極３，１３に調整しきい値電位をそれぞれ印加するのと同様の動作が実現できる。
【００６１】
それゆえ、回路の動作時の温度が高温になっても、ショットキー接合型トランジスタの出力の増加が、拡散層型ＭＩＳトランジスタの出力の減少を補償するように回路を構成することによって、電界効果トランジスタ回路の出力を安定化できる。
【００６２】
したがって、本発明の第２の実施形態に係る絶縁ゲート型電界効果トランジスタ回路においても、第１の実施形態で述べた回路と同様の効果が得られ、温度変化による動作特性の低下を抑制できる。
【００６３】
（３）  適用例  
以下、図６乃至図１３を用いて、本発明の第１及び第２の実施形態で述べた電界効果トランジスタ回路の適用例について、説明する。尚、第１及び第２の実施形態で述べた電界効果トランジスタ回路と同じ構成要素について、同じ符号を付し、詳細な説明は必要に応じて行う。
【００６４】
（ａ）  ＣＭＯＳ回路  
図６及び図７を用いて、本実施形態の電界効果トランジスタ回路の適用例について説明する。
【００６５】
図６は、絶縁ゲート型電界効果トランジスタ回路のレイアウトの一例を示している。図６に示される電界効果トランジスタ回路において、２つの拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒは、ＣＭＯＳインバータを構成している。
【００６６】
Ｐチャネル／Ｎチャネル拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒは、基板１内に区画された素子領域（アクティブ領域）ＡＡ１，ＡＡ２内に形成される。
【００６７】
Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒとＮチャネル拡散層型ＭＩＳトランジスタＮＴｒは、例えば、Ｙ方向に隣接して、基板１上に配置されている。
【００６８】
Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒが配置される素子領域ＡＡ１には、Ｎ型ウェルが形成されている。素子領域（Ｎ型ウェル）ＡＡ１内には、２つの拡散層４０Ｓ，４０Ｄが、Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒのソース／ドレインとして、設けられる。拡散層４０Ｓ，４０Ｄは、Ｐ型の伝導型（第１伝導型）を有している。
【００６９】
Ｎチャネル拡散層型ＭＩＳトランジスタＮＴｒが配置される素子領域ＡＡ２には、Ｐ型ウェルが形成されている。素子領域（Ｐ型ウェル）ＡＡ２内には、２つの拡散層４１Ｓ，４１Ｄが、Ｎチャネル拡散層型ＭＩＳトランジスタＮＴｒのソース／ドレインとして、設けられる。拡散層４１Ｓ，４１Ｄは、Ｎ型の伝導型（第２伝導型）を有している。
【００７０】
Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒ及びＮチャネル拡散層型ＭＩＳトランジスタＮＴｒに対して、１つのゲート電極３０が共通に用いられている。このため、ゲート電極３０は、Ｙ方向に延在し、２つの素子領域ＡＡ１，ＡＡ２に跨っている。ゲート電極３０は、ゲート絶縁膜（図示せず）を介して、チャネル領域上の素子領域ＡＡ１，ＡＡ２表面に配置されている。
【００７１】
図６に示す例のように、ゲート電極３０がＣＭＯＳインバータを構成する２つのＭＩＳトランジスタに対して共通に用いられる場合、Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒのゲート長（チャネル長）Ｌｐは、例えば、Ｎチャネル拡散層型ＭＩＳトランジスタＮＴｒのゲート長（チャネル長）Ｌｎと同じ寸法に設定される。  
但し、Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒの駆動力が、Ｎチャネル拡散層型ＭＩＳトランジスタＮＴｒの駆動力と同程度になるように、Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒのゲート幅（チャネル幅）Ｗｐは、Ｎチャネル拡散層型ＭＩＳトランジスタＮＴｒのゲート幅（チャネル幅）Ｗｎより大きくされる。それゆえ、素子領域ＡＡ１のＹ方向の寸法は、素子領域ＡＡ２のＹ方向の寸法よりも大きくされる。  
ＣＭＯＳインバータを構成する２つの拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒのそれぞれに対して、ショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒが、１つずつ設けられる。
【００７２】
Ｐチャネルショットキー接合型ＭＩＳトランジスタＰＳＫＴｒは、Ｎ型ウェルが形成された素子領域ＡＡ３内に、配置される。素子領域（Ｎ型ウェル）ＡＡ３内には、２つの金属層１４Ｓａ，１４Ｄａが、Ｐチャネル型ショットキー接合型ＭＩＳトランジスタＰＳＫＴｒのソース／ドレインとして、設けられている。金属層１４Ｓａ，１４Ｄａは、素子領域（Ｎ型ウェル）ＡＡ３とショットキー接合を形成している。ゲート電極１３ａは、ゲート絶縁膜（図示せず）を介して、２つの金属層１４Ｓａ，１４Ｄａ間の素子領域ＡＡ３上に、設けられる。
【００７３】
Ｎチャネルショットキー接合型ＭＩＳトランジスタＮＳＫＴｒは、Ｐチャネル型ショットキー接合型ＭＩＳトランジスタＰＳＫＴｒとほぼ同様の構成を有している。但し、Ｎチャネル型ショットキー接合型ＭＩＳトランジスタＮＳＫＴｒが配置される素子領域ＡＡ４には、Ｐ型ウェルが形成されている。ゲート電極１３ｂは、ゲート絶縁膜（図示せず）を介して、２つの金属層１４Ｄｂ，１４Ｓｂ間の素子領域ＡＡ３上に設けられる。金属層１４Ｄｂ，１４Ｓｂは、Ｐ型ウェルを有する素子領域ＡＡ４とショットキー接合を形成している。
【００７４】
図６に示す例において、ゲート電極１３ａ，１３ｂは、２つのショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒに対して共通に用いられている。そのため、１つのゲート電極１３は、２つの素子領域ＡＡ３，ＡＡ４に跨っている。但し、これに限定されず、２つのショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒは、それぞれ独立したゲート電極を有してもよいのは、もちろんである。
【００７５】
Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒのソース拡散層４０Ｓには、コンタクトプラグＣＰ２１を経由して、駆動電位ＶＤＤが印加される。Ｎチャネル拡散層型ＭＩＳトランジスタＮＴｒのソース拡散層４１Ｓには、コンタクトプラグＣＰ１２を経由して、接地電位ＶＳＳが印加される。
【００７６】
Ｐチャネルショットキー接合型ＭＩＳトランジスタＰＳＫＴｒのソース金属層１４Ｓａには、コンタクトプラグＣＰ４２を経由して、ソース電位が印加される。また、Ｎチャネルショットキー接合型ＭＩＳトランジスタＮＳＫＴｒのソース金属層１４Ｓｂには、コンタクトプラグＣＰ３２を経由して、ソース電位が印加される。
【００７７】
Ｐチャネルショットキー接合型ＭＩＳトランジスタＰＳＫＴｒのドレイン金属層１４Ｄａは、コンタクトプラグＣＰ１１，ＣＰ３１及び配線（図示せず）を経由して、Ｐチャネル拡散層型ＭＩＳトランジスタＰＴｒのドレイン拡散層４０Ｄに並列接続される。  
また、Ｎチャネルショットキー接合型ＭＩＳトランジスタＮＳＫＴｒのドレイン金属層１４Ｄｂは、コンタクトプラグＣＰ２２，ＣＰ４１及び配線（図示せず）を経由して、Ｎチャネル拡散層型ＭＩＳトランジスタＮＴｒのドレイン拡散層４１Ｄに並列接続される。
【００７８】
そして、金属層１４Ｄａに並列接続されたドレイン拡散層４０Ｄが、金属層１４Ｄｂに並列接続されたドレイン拡散層４１Ｄが、直列に接続され、ＣＭＯＳインバータの出力ノードが形成される。また、２つの拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒで共通に用いているゲート電極３０は、ＣＭＯＳインバータの入力ノードになる。  
このように、ＣＭＯＳインバータを構成している拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒのドレイン４０Ｄ，４１Ｄは、それと同じ伝導型を有するショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒのドレイン１４Ｄａ，１４Ｄｂに、それぞれ並列接続される。  
図６に示す例において、高温条件下における拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒの出力の減少分を補償できるように、Ｐチャネルショットキー接合型ＭＩＳトランジスタＰＳＫＴｒのゲート長（チャネル長）Ｌ１及びゲート幅（チャネル幅）Ｗ１の寸法や、Ｎチャネルショットキー接合型ＭＩＳトランジスタＮＳＫＴｒのゲート長（チャネル長）Ｌ２及びゲート幅（チャネル幅）Ｗ２の寸法がそれぞれ調整される。その動作特性に応じて、ゲート長Ｌ１とゲート長Ｌ２は、同じ大きさになる場合もあるし、異なる大きさ場合もある。ゲート幅Ｗ１，Ｗ２も、ゲート長Ｌ１，Ｌ２と同様である。尚、ショットキー接合型ＭＩＳトランジスタのゲート寸法だけでなく、ＣＭＯＳインバータとして入出力特性が補償される範囲内で、拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒのゲート寸法を調整してもよいのは、もちろんである。
【００７９】
また、ショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒのゲート電極１３には、高温条件下におけるＭＩＳトランジスタの動作を補償するために、ゲート電位ＶＧ’としきい値調整電位ΔＶＧ’との和が印加される。また、ＣＭＯＳインバータの入力としての拡散層型ＭＩＳトランジスタのゲート電位の大きさは、例えば、温度の変化を考慮して、調整される。
【００８０】
図６に示される例のように、２つのショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒのゲート電極１３ａ，１３ｂを共通にすることで、それらのショットキー接合型ＭＩＳトランジスタのゲート電位及びしきい値調整電位の制御が容易になる。尚、２つのショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒに対して、ゲートが独立して設けられる場合には、ゲート電位及びしきい値調整電位がそれぞれ独立して印加されるのは、もちろんである。
【００８１】
尚、図６に示される構成に加え、素子領域（ウェル）ＡＡ１〜ＡＡ４に対して、基板電位を供給する端子（コンタクトプラグ）をさらに具備してもよい。
【００８２】
また、第２の実施形態で述べたように、基板（ウェル）電位を制御することによって、ＭＩＳトランジスタのしきい値電圧を調整する場合、電界効果トランジスタ回路は、例えば、図７に示す構造・レイアウトを有する。
【００８３】
図７に示す例においても、拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒ及びショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒは、素子領域（ウェル）ＡＡ１〜ＡＡ４内に、それぞれ設けられている。
【００８４】
２つの拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒ及び２つのショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒは、同じゲート電極３０が共通に用いられている。それゆえ、それらのＭＩＳトランジスタには、同じゲート電位ＶＧ’＋ΔＶＧ’が印加される。
【００８５】
図７に示される回路においては、各ＭＩＳトランジスタが設けられる素子領域（ウェル）ＡＡ１〜ＡＡ４に、コンタクトプラグＣＰＸ１，ＣＰＸ２，ＣＰＹ１，ＣＰＹ２が接続されている。これらのコンタクトプラグのそれぞれに、基板電位が印加される。
【００８６】
コンタクトプラグＣＰＸ１には、基板電位Ｖｓｕｂ１ｐが印加され、その電位Ｖｓｕｂ１ｐは、素子領域（Ｎウェル）ＡＡ１に供給される。コンタクトプラグＣＰＸ２には、基板電位Ｖｓｕｂ１ｎが印加され、その電位Ｖｓｕｂ１ｎは、素子領域（Ｐウェル）ＡＡ２に供給される。基板電位Ｖｓｕｂ１ｐ，Ｖｓｕｂ１ｎの大きさが制御されることによって、Ｐ／Ｎチャネル拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒのしきい値電圧が調整される。
【００８７】
コンタクトプラグＣＰＹ１には、基板電位Ｖｓｕｂ２ｐが印加され、その電位Ｖｓｕｂ２ｐは、素子領域（Ｎウェル）ＡＡ３に供給される。コンタクトプラグＣＰＹ２には、基板電位Ｖｓｕｂ２ｎが印加され、その電位Ｖｓｕｂ２ｎは、素子領域ＡＡ４（Ｐウェル）に供給される。基板電位Ｖｓｕｂ２ｐ，Ｖｓｕｂ２ｎの大きさが制御されることによって、Ｐ／Ｎチャネルショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒのしきい値電圧が調整される。尚、基板電位Ｖｓｕｂ１ｐ，Ｖｓｕｂ１ｎ，Ｖｓｕｂ２ｐ，Ｖｓｕｂ２ｎの大きさは、各ＭＩＳトランジスタの特性に応じて、同じ大きさになる場合もあるし、異なる大きさになる場合もあるのは、もちろんである。
【００８８】
上記のように、拡散層型ＭＩＳトランジスタＰＴｒ，ＮＴｒ及びショットキー接合型ＭＩＳトランジスタＰＳＫＴｒ，ＮＳＫＴｒは、１つのゲート電極３０を共通に用いているが、そのゲート電極３０は、各素子領域ＡＡ１〜ＡＡ４との交差箇所において、それぞれ異なる寸法を有してもよい。すなわち、ゲート加工時のパターニングにより、各ＭＩＳトランジスタのゲート長Ｌｐ，Ｌｎ，Ｌ１，Ｌ２を異ならせてもよい。また、素子領域ＡＡ１〜ＡＡ４の区画時に、素子領域ＡＡ１〜ＡＡ４のＹ方向の寸法を異ならせることで、各ＭＩＳトランジスタのゲート幅Ｗｐ，Ｗｎ，Ｗ１，Ｗ２を異ならせてもよい。尚、各ＭＩＳトランジスタの動作特性に応じて、ゲート長Ｌｐ，Ｌｎ，Ｌ１，Ｌ２が同じになる場合があるのは、もちろんである。ゲート幅Ｗｐ，Ｗｎ，Ｗ１，Ｗ２についても、同様である。
【００８９】
以上のように、図６及び図７に示す例においても、ショットキー接合型ＭＩＳトランジスタのドレインは、ＣＭＯＳインバータを構成する拡散層型ＭＩＳトランジスタのドレインに並列接続される。よって、本発明の実施形態で述べた絶縁ゲート型電界効果トランジスタ回路は、ＣＭＯＳインバータを含む回路に適用できる。  
したがって、本発明の実施形態によれば、温度変化に対して、ＣＭＯＳ回路を含む電界効果トランジスタ回路の動作を安定化できる。
【００９０】
（ｂ）  構造例  
図８乃至図１１を用いて、本実施形態の電界効果トランジスタ回路に用いられるショットキー接合型ＭＩＳトランジスタの構造例について、説明する。
【００９１】
図８は、ショットキー接合型ＭＩＳトランジスタがバルク基板１上に設けられた例を示している。図８に示されるショットキー接合型ＭＩＳトランジスタの断面構造は、例えば、図６又は図７に示されるＸ方向に沿う断面である。Ｘ方向は、ＭＩＳトランジスタのゲート長（チャネル長）方向に対応している。
【００９２】
図８（ａ）に示すように、ショットキー接合型ＭＩＳトランジスタは、例えば、バルク基板１（例えば、シリコン基板）上に設けられている。シリコン基板１内には、半導体とショットキー接合をなす２つのソース／ドレイン金属層１４Ｓ，１４Ｄが設けられている。ソース／ドレイン金属層１４Ｓ，１４Ｄは、シリコン基板１表面をシリサイド化させたシリサイド層でもよいし、シリコン基板１表面に堆積させたシリサイド膜や金属膜でもよい。
【００９３】
ゲート絶縁膜１２は、２つの金属層１４Ｓ，１４Ｄ間のシリコン基板１表面に、設けられる。ゲート絶縁膜１２は、例えば、シリコン酸化膜や高誘電体絶縁膜などが用いられる。  
ゲート電極１３は、ゲート絶縁膜１２上に設けられる。ゲート電極１３は、例えば、ポリシリコンやシリサイドが用いられる。また、ゲート電極１３に金属を用いて、メタルゲート構造としても良い。
【００９４】
図８（ｂ）に示すように、ショットキー接合型ＭＩＳトランジスタのソース／ドレインが、金属層１４Ｓ，１４Ｄと拡散層１６Ｓ，１６Ｄとから構成されてもよい。このように、基板とショットキー接合をなす金属層１４Ｓ，１４Ｄが拡散層１６Ｓ，１６Ｄ内に形成されることで、ショットキー接合の障壁高さが大きくなりすぎるのを緩和できる。
【００９５】
さらに、図８（ｃ）に示すように、高濃度不純物層１７Ｓ，１７Ｄが、金属層１４Ｓ，１４Ｄの周囲に設けられた構造になってもよい。
【００９６】
高濃度不純物層１７Ｓ，１７Ｄは、金属層１４Ｓ，１４Ｄと半導体領域（半導体基板）との界面に偏析されている。これによれば、金属層１４Ｓ，１４Ｄと基板１とのショットキー接合の障壁高さを変調でき、ショットキー接合型ＭＩＳトランジスタはより大きい駆動電力を得ることができる。
【００９７】
図９は、ショットキー接合型ＭＩＳトランジスタがＳＯＩ（Silicon - On -Insulator）基板１上に設けられた例を示している。図９は、Ｘ方向に沿うショットキー接合型ＭＩＳトランジスタの断面構造を示している。
【００９８】
図９（ａ）に示すように、ショットキー接合型ＭＩＳトランジスタは、ＳＯＩ基板上に設けられる。ＳＯＩ基板１Ａは、基板２０上に形成された絶縁層２１と、絶縁層２１上に形成された半導体層２２とから構成される。  
ＳＯＩ基板１Ａを用いることで、ショットキー接合型ＭＩＳトランジスタのドレイン電流が、基板へリークするのを抑制できる。
【００９９】
ショットキー接合型ＭＩＳトランジスタがＳＯＩ基板１Ａ上に設けられた場合においても、図９（ｂ）に示すように、ショットキー接合型ＭＩＳトランジスタのソース／ドレインは、半導体層２２とショットキー接合をなす金属層１４Ｓ，１４Ｄと拡散層１６Ｓ，１６Ｄとから構成されてもよい。また、図９（ｃ）に示すように、金属層１４Ｓ，１４Ｄと半導体層２２との界面に、高濃度不純物層１７Ｓ，１７Ｄを設けてもよい。この場合においても、図８（ｂ）及び図８（ｃ）と同様の効果が得られ、金属層１４Ｓ，１４Ｄと半導体層２２とのショットキー接合の障壁高さを変調できる。
【０１００】
図１０及び図１１に示すように、ショットキー接合型ＭＩＳトランジスタは、基板１上に形成された短冊状の半導体領域１０を用いたマルチゲート構造の電界効果トランジスタとなってもよい。以下、短冊状の半導体領域１０のことを、フィン部１０と呼ぶ。図１１は、図１０に示されるショットキー接合型ＭＩＳトランジスタのフィン部１０のＸ−Ｙ平面における断面構造を示している。
【０１０１】
図１０及び図１１（ａ）に示すように、マルチゲート構造のショットキー接合型ＭＩＳトランジスタは、フィン部１０の側面及び上面を覆うように、ゲート絶縁膜１２及びゲート電極１３が形成される。フィン部１０とゲート電極１３の交差箇所が、マルチゲート構造のショットキー接合型ＭＩＳトランジスタのチャネル領域となる。そして、半導体とショットキー接合をなす金属層１４Ｓ，１４Ｄは、フィン部（半導体領域）１０内に設けられる。
【０１０２】
図８及び図９に示す例と同様に、図１１（ｂ）及び図１１（ｃ）に示すように、拡散層１６Ｓ，１６Ｄや高濃度不純物層１７Ｓ，１７Ｄを、フィン部１０内に設けてもよいのは、もちろんである。
【０１０３】
ショットキー接合型ＭＩＳトランジスタにマルチゲート構造に採用することで、ゲート電極１３によるチャネルの制御性が向上する。フィン部１０のＸ方向の寸法を小さくすることで、駆動時のチャネル領域を完全に空乏化できるため、素子特性を向上できる。また、回路の高集積化にも貢献できる。
【０１０４】
尚、拡散層型ＭＩＳトランジスタとショットキー接合型ＭＩＳトランジスタは、同じ基板上に形成される。それゆえ、拡散層型ＭＩＳトランジスタは、半導体基板とＰＮ接合をなす拡散層がソース／ドレインに用いられることが、図８乃至図１１を用いて説明したショットキー接合型ＭＩＳトランジスタと異なるのみで、ゲート構造はショットキー接合型ＭＩＳトランジスタとほぼ同じである。それゆえ、拡散層型ＭＩＳトランジスタの構造例の説明は、ここでは、省略する。また、拡散層型ＭＩＳトランジスタとショットキー接合型ＭＩＳトランジスタとは、要求される特性に応じて、ゲート及びチャネルの寸法や、用いられる材料が異なってもよいのは、もちろんである。
【０１０５】
以上のように、図８乃至図１１に示したショットキー接合型ＭＩＳトランジスタを、本発明の実施形態で述べたゲート絶縁型電界効果トランジスタ回路に適用することで、回路の動作特性を向上できるとともに、温度変化による動作特性の低下を抑制できる。
【０１０６】
（ｃ）  回路ブロック  
図１２及び図１３を用いて、本実施形態の電界効果トランジスタ回路を用いた回路ブロックについて、説明する。
【０１０７】
図１２は、第１の実施形態を適用した場合の回路ブロックの構成例を示している。図１２に示される例においては、拡散層型ＭＩＳトランジスタブロック１００とショットキー接合型ＭＩＳトランジスタブロック１１０とが構成されている。  
拡散層型ＭＩＳトランジスタブロック１００内には、複数の拡散層型ＭＩＳトランジスタが配置されている。複数の拡散層型ＭＩＳトランジスタのゲートには、ゲート電位ＶＧとしきい値調整電位ΔＶＧ１がそれぞれ供給される。
【０１０８】
ショットキー接合型ＭＩＳトランジスタブロック１１０内には、複数のショットキー接合型ＭＩＳトランジスタが配置されている。複数の拡散層型ＭＩＳトランジスタのゲートには、ゲート電位ＶＧとしきい値調整電位ΔＶＧ２がそれぞれ供給される。ゲート電位ＶＧは、拡散層型ＭＩＳトランジスタブロック１００とショットキー接合型ＭＩＳトランジスタブロック１１０とで共通に用いられている。
【０１０９】
ソース電位ＶＳは、例えば、拡散層型ＭＩＳトランジスタブロック１００とショットキー接合型ＭＩＳトランジスタブロック１１０とに対して、共通に供給される。また、基板電位Ｖｓｕｂ１，Ｖｓｕｂ２は、例えば、回路ブロック１１０，１１０のそれぞれに対して供給されている。基板電位Ｖｓｕｂ１，Ｖｓｕｂ２の大きさは、例えば、同じ大きさに設定される。
【０１１０】
回路ブロック１００内の複数の拡散層型ＭＩＳトランジスタのドレインは、互いに対応している回路ブロック１１０内の複数のショットキー接合型ＭＩＳトランジスタのドレインに、並列に接続される。
【０１１１】
また、制御回路１５０は、しきい値調整電位ΔＶＧ１，ΔＶＧ２の大きさを、それぞれ制御する。拡散層型ＭＩＳトランジスタ及びショットキー接合型ＭＩＳトランジスタは、しきい値調整電位ΔＶＧ１，ΔＶＧ２の大きさが、制御されることによって、動作時の温度変化に対するしきい値電圧の大きさが調整される。
【０１１２】
図１２に示される例のように、各回路ブロック１００，１１０内に、複数の拡散層型／ショットキー接合型ＭＩＳトランジスタがそれぞれ集中して配置され、それらの複数のＭＩＳトランジスタのゲート電位は、しきい値調整電位ΔＶＧ１，ΔＶＧ２の大きさを制御する制御回路１５０によって、それぞれ一括で制御される。
【０１１３】
図１３は、第２の実施形態を適用した場合の回路ブロックの構成例を示している。
【０１１４】
回路ブロック１００，１１０内にそれぞれ設けられる拡散層型ＭＩＳトランジスタ及びショットキー接合型ＭＩＳトランジスタは、基板電位Ｖｓｕｂ１，Ｖｓｕｂ２の大きさを制御することによって、動作時の温度変化に対するしきい値電圧の大きさが調整される。  
図１３に示される制御回路１５０は、基板電位Ｖｓｕｂ１，Ｖｓｕｂ２の大きさを制御する。
【０１１５】
図１３に示される例においては、各回路ブロック１００，１１０に集中して配置された複数の拡散層型／ショットキー接合型ＭＩＳトランジスタに対して、基板電位Ｖｓｕｂ１，Ｖｓｕｂ２の大きさを制御する制御回路１５０によって、それぞれ一括で制御される。
【０１１６】
このように、各ブロック内に設けられた複数のＭＩＳトランジスタに対して、ゲート電位及び基板電位を一括して制御することで、動作（しきい値電圧）の制御が煩雑にならずに、高温条件下における回路の出力（ドレイン電流ＩＤ）を安定化できる。
【０１１７】
したがって、本発明の実施形態によれば、回路ブロックに適用されたゲート絶縁型電界効果トランジスタ回路においても、温度変化による動作特性の低下を抑制できる。
【０１１８】
（４）  その他  
本発明の実施形態に係るゲート絶縁型電界効果トランジスタにおいて、拡散層型ＭＩＳトランジスタは、しきい値電圧が大きい高耐圧ＭＩＳトランジスタでもよいし、しきい値電圧が小さい低耐圧ＭＩＳトランジスタでもよい。また、拡散層型ＭＩＳトランジスタは、エンハンスメント型でもよいし、デプレッション型でもよい。
【０１１９】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１２０】
Ｔｒ：拡散層型ＭＩＳトランジスタ、ＳＫＴｒ：ショットキー接合型ＭＩＳトランジスタ、１：半導体基板、２，１２：ゲート絶縁膜、３，１３：ゲート電極、４Ｓ，４Ｄ：ソース／ドレイン拡散層、１４Ｓ，１４Ｄ：ソース／ドレイン金属層、１６Ｓ，１６Ｄ：不純物層、１７Ｓ，１７Ｄ：偏析層、２０：埋め込み絶縁膜、５０：電源、５１，５２，６１，６２：可変電源、６０：基板バイアス電源、１００：拡散層型ＭＩＳトランジスタブロック、１１０：ショットキー接合型ＭＩＳトランジスタブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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