(57)【要約】【課題】安定した動作を実現できるレベルシフト回路を提供すること。【解決手段】入力端子８から入力された信号が入力される二つのＮＭＯＳ１１，１２と、レベルシフト後電圧で動作する次段回路４（ＰＭＯＳ４１，４２、ＮＭＯＳ４３，４４）と、次段回路４のＰＭＯＳ４１、４２とカレントミラー回路を構成するものであり、ＮＭＯＳ１１，１２のオン、オフによって流れる電流が変化することで次段回路４に信号を伝達する伝達回路２（ＰＭＯＳ２１，２２）と、次段回路４（ＰＭＯＳ４３、ＮＭＯＳ４４）に流れる電流によってゲート電圧が決まる出力トランジスタ（ＰＭＯＳ５）と、伝達回路２（ＰＭＯＳ２１，２２）に常に電流を流しておくバイアス用の電流源である定電流回路３（３１，３２）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子から入力された信号が入力されるスイッチング回路と、
レベルシフト後電圧で動作する次段回路と、
前記次段回路の一部とカレントミラー回路を構成するものであり、前記スイッチング回路のオン、オフによって流れる電流が変化することで前記次段回路に信号を伝達する伝達回路と、
前記次段回路に流れる電流によってゲート電圧が決まる出力トランジスタと、
前記伝達回路に常に電流を流しておくバイアス用の電流源である定電流回路と、
を備えることを特徴とするレベルシフト回路。
【請求項２】
前記スイッチング回路は、３つの端子を有するスイッチング素子を二つ含むものであり、
各スイッチング素子は、第１の端子が前記伝達回路に接続され、第２の端子が基準電圧の端子に接続され、第３の端子の一方が前記入力端子に接続され他方がインバータを介して前記入力端子に接続されるものであり、
前記定電流回路は、スイッチング素子毎に設けられるものであり、前記第１の端子と前記基準電圧の端子との間に接続されることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記スイッチング回路は、３つの端子を有するスイッチング素子を一つ含むものであり、
前記スイッチング素子は、第１の端子が前記伝達回路に接続され、第２の端子が基準電圧の端子に接続され、第３の端子が前記入力端子に接続されるものであり、
前記定電流回路は、前記第１の端子と前記基準電圧の端子との間に接続されることを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする請求項２又は請求項３に記載のレベルシフト回路。
【請求項５】
前記スイッチング素子は、バイポーラトランジスタであることを特徴とする請求項２又は請求項３に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関するものである。
【背景技術】
【０００２】
従来、特許文献１に示されるレベルシフト回路があった。このレベルシフト回路は、低電圧電源用の電源端子ＢＢＬ及び接地端子Ｇ１と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側用の高電位側端子ＢＨ及び低電位側端子ＢＬとを備え、Ｎ型ＭＯＳＦＥＴＱ１はドレインが抵抗Ｒ１を介して高電位側端子ＢＨに接続され、ソースが抵抗Ｇ１に接続され、ゲートがハイサイド制御信号入力端子ＨＴに接続され、Ｎ型ＭＯＳＦＥＴＱ２はドレインが抵抗Ｒ２を介して高電位側端子ＢＨに接続され、ソースが抵抗Ｇ１に接続され、ゲートがノットゲートＮＴを介してハイサイド制御信号入力端子ＨＴに接続され、Ｐ型ＭＯＳＦＥＴＱ３はソースが高電位側端子ＢＨに接続され、ゲートがＮ型ＭＯＳＦＥＴＱ１のドレインに接続され、Ｐ型ＭＯＳＦＥＴＱ４はソースが高電位側端子ＢＨに接続され、ゲートがＮ型ＭＯＳＦＥＴＱ２のドレインに接続され、Ｎ型ＭＯＳＦＥＴＱ５はドレインがＰ型ＭＯＳＦＥＴＱ３のドレインに接続され、ソースが低電位側端子ＢＬに接続され、ゲートがＰ型ＭＯＳＦＥＴＱ４のドレインに接続され、Ｎ型ＭＯＳＥＦＴＱ６はドレインがＰ型ＭＯＳＦＥＴＱ４のドレインとハイサイドドライブ信号出力端子ＯＵＴ１とに接続され、ソースが低電位側端子ＢＬに接続され、ゲートがＰ型ＭＯＳＦＥＴＱ３のＤに接続される。これによって、誤動作がなく、高速動作に適したレベルシフト回路を提供するものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１７９４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、特許文献１に示されるレベルシフト回路においては、電源に接続されている抵抗には、入力信号のオン／オフに応じて定電流が流れる／流れないが切り替わる。このため次段トランジスタは、完全にオン又はオフの状態から遷移するため動作が遅れる。一方、レベルシフト回路の出力に出力トランジスタを設ける場合がる。上述のように動作が遅れると、出力トランジスタのゲート電圧がハイインピーダンスとなる場合があり、動作が不安定になるという問題がある。
【０００５】
本発明は、上記問題点に鑑みなされたものであり、安定した動作を実現できるレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために請求項１に記載のレベルシフト回路は、
入力端子から入力された信号が入力されるスイッチング回路と、
レベルシフト後電圧で動作する次段回路と、
次段回路の一部とカレントミラー回路を構成するものであり、スイッチング回路のオン、オフによって流れる電流が変化することで次段回路に信号を伝達する伝達回路と、
次段回路に流れる電流によってゲート電圧が決まる出力トランジスタと、
伝達回路に常に電流を流しておくバイアス用の電流源である定電流回路と、
を備えることを特徴とするものである。
【０００７】
このように、定電流回路を設けることによって、伝達回路には、入力端子に入力される信号のオン、オフに関わらず常に電流が流れる。つまり、入力信号のオン、オフ変化に伴う伝達回路の動作状態の変化は、流す電流量の増減のみであり、トランジスタのオン、オフ切替わりのような変化を伴わない。このため状態の遷移が円滑に行われるため、高速に安定した動作を実現することができる。
【０００８】
また、請求項２に示すように、スイッチング回路は、３つの端子を有するスイッチング素子を二つ含むものであり、各スイッチング素子は、第１の端子が伝達回路に接続され、第２の端子が基準電圧の端子に接続され、第３の端子の一方が入力端子に接続され他方がインバータを介して入力端子に接続されるものであり、定電流回路は、スイッチング素子毎に設けられるものであり、第１の端子と基準電圧の端子との間に接続されるようにしてもよい。
【０００９】
また、請求項３に示すように、スイッチング回路は、３つの端子を有するスイッチング素子を一つ含むものであり、スイッチング素子は、第１の端子が伝達回路に接続され、第２の端子が基準電圧の端子に接続され、第３の端子が前記入力端子に接続されるものであり、定電流回路は、第１の端子と基準電圧の端子との間に接続されるようにしてもよい。
【００１０】
また、請求項４及び５に示すように、スイッチング素子は、ＭＯＳトランジスタ、又は、バイポーラトランジスタを採用することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態におけるレベルシフト回路の概略構成を示す回路図である。
【図２】（ａ）〜（ｈ）は、本発明の実施の形態におけるレベルシフト回路の各部の波形を示す波形図である。
【図３】本発明の実施の形態における定電流回路の一例を示す回路図である。
【図４】本発明の実施の形態における定電流回路のその他の例を示す回路図である。
【図５】本発明の変形例１におけるレベルシフト回路の概略構成を示す回路図である。
【図６】本発明の変形例２におけるレベルシフト回路の概略構成を示す回路図である。
【図７】本発明の変形例３におけるレベルシフト回路の概略構成を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図に基づいて説明する。
【００１３】
図１は、本発明の実施の形態におけるレベルシフト回路の概略構成を示す回路図である。図２（ａ）〜（ｈ）は、本発明の実施の形態におけるレベルシフト回路の各部の波形を示す波形図である。図３は、本発明の実施の形態における定電流回路の一例を示す回路図である。図４は、本発明の実施の形態における定電流回路のその他の例を示す回路図である。なお、本実施の形態においては、正電圧にレベルシフトするレベルシフト回路を例として説明する。
【００１４】
図１に示すように、本実施の形態におけるレベルシフト回路は、信号伝達用トランジスタ１、ＮＭＯＳ１１，１２、次段回路伝達用トランジスタ２、ＰＭＯＳ２１，２２、定電流回路３、次段回路４、ＰＭＯＳ４１，４２、ＮＭＯＳ４３，４４、出力トランジスタ（ＰＭＯＳ）５、出力端子６、電源７１，７２、入力端子８、定電流回路９、インバータ１０、ツェナーダイオードＺＤなどを備える。
【００１５】
信号伝達用トランジスタ１を構成する二つのＮＭＯＳ１１，１２は、本発明のスイッチング回路に相当するものである。一方のＮＭＯＳ１１は、ゲートがインバータ１０を介して入力端子８に接続される。他方のＮＭＯＳ１２は、ゲートがインバータ１０を介さずに（直接）入力端子８に接続される。また、二つのＮＭＯＳ１１，１２は、ソースが定電流回路９（９１，９２）を介して基準電位の端子に接続され、ドレインが次段回路伝達用トランジスタ２を構成する二つのＰＭＯＳ２１，２２のドレインと接続される。具体的には、信号伝達用トランジスタ１を構成するＮＭＯＳ１１のドレインと次段回路伝達用トランジスタ２を構成するＰＭＯＳ２１のドレインが接続され、信号伝達用トランジスタ１を構成するＮＭＯＳ１２のドレインと次段回路伝達用トランジスタ２を構成するＰＭＯＳ２２のドレインが接続される。
【００１６】
なお、ソースに接続される定電流回路９（９１，９２）は、電源電圧が変動した場合に信号伝達速度の変化を抑制するためである。一般的に、定電流回路９（９１，９２）のかわりに電流制限用抵抗などを設けることがある。この場合、電源電圧が変動するとＮＭＯＳ１１，１２のオン時、ＮＭＯＳ１１，１２に流れる電流は、電源電圧およびオン抵抗、電流制限用抵抗により決まるためＰＭＯＳ２１，２２に流れる電流が変わり動作点が変動する。このためＰＭＯＳ２１，２２の動作に影響を与え信号伝達速度が電源電圧変動によって変動することになる。そこで、本実施の形態に示すように、定電流化することにより電源電圧が変動してもＮＭＯＳ１１，１２がオンしたときの電流が一定となるため動作が安定し、速度の変化が抑制される。また、この定電流回路９（９１，９２）としては、図３に示すような回路を適用することができる。また、図４に示すように、定電流回路９（９１，９２）を温度特性変動のないものにすることにより温度特性による変動も抑制できる。
【００１７】
次段回路伝達用トランジスタ２を構成する二つのＰＭＯＳ２１，２２は、本発明の伝達回路に相当するものであり、ＮＭＯＳ１１，１２のオン、オフによって流れる電流が変化することで信号を次段回路４に伝達するものである。この二つのＰＭＯＳ２１，２２は、ソースが高電位側の電源７１の端子に接続され、ドレインが上述のように信号伝達用トランジスタ１を構成する二つのＮＭＯＳ１１，１２のドレインに接続され、ゲートが次段回路４を構成する二つのＰＭＯＳ４１，４２のゲートに接続されて、それぞれカレントミラー回路を構成する。具体的には、次段回路伝達用トランジスタ２を構成するＰＭＯＳ２１のゲートと次段回路４を構成するＰＭＯＳ４１のゲートとが接続されてカレントミラー回路を構成し、次段回路伝達用トランジスタ２を構成するＰＭＯＳ２２のゲートと次段回路４を構成するＰＭＯＳ４２のゲートとが接続されてカレントミラー回路を構成する。
【００１８】
次段回路４は、電源７１，７２によって決まるシフト後電圧で動作する回路であり、二つのＰＭＯＳ４１，４２と二つのＮＭＯＳ４３，４４とを備える。この次段回路４を構成する二つのＰＭＯＳ４１，４２は、ソースが高電位側の電源７１の端子に接続され、ドレインが次段回路４を構成する二つのＮＭＯＳ４３，４４のドレインに接続され、ゲートが上述のように次段回路伝達用トランジスタ２を構成する二つのＰＭＯＳ２１，２２のゲートに接続される。一方、次段回路４を構成する二つのＮＭＯＳ４３，４４は、互いのゲート同士が接続され、ソースが低電位側の電源７２の端子に接続され、ドレインが上述のように次段回路４を構成する二つのＰＭＯＳ４１，４２のドレインに接続されてカレントミラー回路を構成する。なお、電源７１，７２は、電源電圧と次段回路４の動作電圧であるレベルシフト後電圧を決める電源である。また、電源７１，７２間に接続されたツェナーダイオードは、電源７１，７２間の電位を一定に保つために設けられるものである。
【００１９】
出力トランジスタ５は、一つのＰＭＯＳ５からなるものである。ＰＭＯＳ５は、ゲートが次段回路４を構成する出力段側のＰＭＯＳ４２と出力段側のＮＭＯＳ４４のドレイン間に接続され、ソースが高電位側の電源７１の端子に接続され、ドレインが出力端子６に接続される。そして、このＰＭＯＳ５のゲート電圧は、次段回路４を構成するＰＭＯＳ４２とＮＭＯＳ４４に流れる電流の差分によって決定される。
【００２０】
また、信号伝達用トランジスタ１を構成する二つのＮＭＯＳ１１と伝達回路２を構成するＰＭＯＳ２１のドレイン間と基準電位の端子との間、及び、信号伝達用トランジスタ１を構成する二つのＮＭＯＳ１２と伝達回路２を構成するＰＭＯＳ２２のドレイン間と基準電位の端子との間には、本発明の特徴点である定電流回路３（３１，３２）が接続される。つまり、定電流回路３（３１，３２）は、伝達回路２のＰＭＯＳ２１，２２に常に電流を流しておくバイアス用の電流源である。このように、伝達回路２のＰＭＯＳ２１，２２に常に電流を流しておくことによって、次段回路４を構成する出力段側のＰＭＯＳ４２と出力段側のＮＭＯＳ４４にも常に電流を流しておくことができる。この定電流回路３（３１，３２）は、上述の定電流回路９（９１，９２）と同様に図３、図４に示されるような回路を適用することができる。
【００２１】
ここで、上述のように構成されるレベルシフト回路の動作を図２に示す各点の波形を用いて説明する。図２（ａ）はＮＭＯＳ１２のゲートへの入力の波形、（ｂ）はＮＭＯＳ１１のゲートへの入力の波形、（ｃ）はＮＭＯＳ１１とＰＭＯＳ２１との間の波形、（ｄ）はＰＭＯＳ４１とＮＭＯＳ４３との間の波形、（ｅ）はＮＭＯＳ１２とＰＭＯＳ２２との間の波形、（ｆ）はＮＭＯＳ４４のドレインの波形、（ｇ）はＰＭＯＳ４２のドレインの波形、（ｈ）は、（ｆ）と（ｇ）の差分の波形、（ｉ）はＰＭＯＳ５のゲートの波形を示すものである。
【００２２】
図２（ｉ）に示す出力トランジスタ５であるＰＭＯＳ５のオン、オフは、ＰＭＯＳ４２とＮＭＯＳ４４に流れる電流の差分（図２（ｆ）と図２（ｇ）の差分）によって決定される。つまり、電流（シフト信号伝達用電流）がＰＭＯＳ４２から流れ出すかＮＭＯＳ４４が吸い込むかで決まる。また、本発明におけるレベルシフト回路においては、定電流回路３（３１，３２）を設けることによって、ＰＭＯＳ４２及びＮＭＯＳ４４には、常にアイドリング電流が流れている。なお、ＰＭＯＳ４２とＮＭＯＳ４４のドレインにおける電流量は、ＰＭＯＳ５のゲートがハイの場合、ＰＭＯＳ４２側が定電流回路９における電流（矢印）と定電流回路３における電流（矢印）の和であり、ＮＭＯＳ４４側が定電流回路３における電流（矢印）である。一方、ＰＭＯＳ５のゲートがロウの場合、ＰＭＯＳ４２側が定電流回路３における電流（矢印）であり、ＮＭＯＳ４４側が定電流回路９における電流（矢印）と定電流回路３における電流（矢印）の和である。
【００２３】
本発明の特徴点である定電流回路３を設けない場合、出力トランジスタであるＰＭＯＳ５のゲート電圧がハイインピーダンスとなる場合がある。このため動作が不安定になりやすい。また、次段回路伝達用トランジスタ２（ＰＭＯＳ２１，２２）の動作がＭＯＳトランジスタのオン、オフ動作であるため、遅延により出力段側のＰＭＯＳ４２と出力段側のＮＭＯＳ４４が同時にオン状態となると貫通電流が流れ、電源のふらつきなど動作が不安定になる場合がある。このような同時オンの状態を避けるためには別途制御回路を設ける、パターンレイアウトで配置、配線に注意するなどの配慮が必要となる。
【００２４】
しかしながら、本実施の形態のように、入力信号のオン、オフに関わらず常に次段回路伝達用トランジスタ２（ＰＭＯＳ２１，２２）、出力段側のＰＭＯＳ４２と出力段側のＮＭＯＳ４４に定電流を流しておく事で入力信号のオン、オフ変化に伴う出力トランジスタ（ＰＭＯＳ５）の動作状態の変化は流す電流量の増減のみであり、トランジスタのオン、オフ切替わりのような変化を伴わない。このため状態の遷移が円滑に行われるため、高速に安定した動作が得られる。
【００２５】
また、出力トランジスタ（ＰＭＯＳ５）のゲート電圧は、出力段側のＰＭＯＳ４２と出力段側のＮＭＯＳ４４に流れる電流の差分によってレベルが決まり、その電流量は上記の電流変化によって決まるため従来のようなハイインピーダンス状態になることがない。つまり、必ず出力段側のＰＭＯＳ４２と出力段側のＮＭＯＳ４４少なくともどちらかに電流が流れている。従って動作が安定し、ノイズに対して強くなる効果がある。さらに、常にあらかじめ設定した定電流を流している状態のため貫通電流のような大電流が流れることがないので、貫通防止などのためなどのために入力−出力段側ＰＭＯＳ４２と入力−出力段側ＮＭＯＳ４４との遅延時間を考慮した回路などを付加することなく、安定した動作が得られる。
【００２６】
また、図５に示す変形例１のように、信号伝達用トランジスタ１を構成する二つのＮＭＯＳ１１，１２のかわりに、二つのバイポーラトランジスタ１（１１ａ，１２ａ）を設けるようにしてもよい。この場合、一方のバイポーラトランジスタ１１ａは、ベースが抵抗１１１ａとインバータ１０を介して入力端子８に接続される。他方のバイポーラトランジスタ１２ａは、ゲートが抵抗１２１ａを介して入力端子８に接続される。また、二つのバイポーラトランジスタ１１ａ，１２ａは、エミッタが定電流回路９（９１，９２）を介して基準電位の端子に接続され、コレクタが次段回路伝達用トランジスタ２を構成する二つのＰＭＯＳ２１，２２のドレインと接続される。具体的には、信号伝達用トランジスタ１を構成するバイポーラトランジスタ１１ａのコレクタと次段回路伝達用トランジスタ２を構成するＰＭＯＳ２１のドレインが接続され、信号伝達用トランジスタ１を構成するバイポーラトランジスタ１２ａのコレクタと次段回路伝達用トランジスタ２を構成するＰＭＯＳ２２のドレインが接続される。なお、変形例１においては、上述の実施の形態と同じ構成要素には同じ符号を付与して説明を省略する。
【００２７】
また、図６に示す変形例２のように、本発明のレベルシフト回路は、負電圧へレベルシフトする場合であっても適用することができる。変形例３におけるレベルシフト回路は、図１に示す上述の実施の形態におけるレベルシフト回路のＰＭＯＳをＮＭＯＳに変更し、ＮＭＯＳをＰＭＯＳに変更したものである。また、符号７３、７４は、電源電圧を決める電源であり、符号７５は、レベルシフト後の動作電圧（レベルシフト後電圧）を決める電源である。
【００２８】
つまり、信号伝達用トランジスタ１を構成する二つのＰＭＯＳ１１ｂ，１２ｂ（本発明のスイッチング回路に相当）、次段回路伝達用トランジスタ２を構成する二つのＰＭＯＳ２１ｂ，２２ｂ（本発明の伝達回路に相当）、次段回路４を構成する二つのＮＭＯＳ４１ｂ，４２ｂと二つのＰＭＯＳ４３ｂ，４４ｂ、ＰＭＯＳ１１ｂ，１２ｂのソースと基準電位の端子との間に接続される定電流回路９（９１，９２）、ＰＭＯＳ１１ｂとＮＭＯＳ２１ｂとの間及びＰＭＯＳ１２ｂとＮＭＯＳ２２ｂとの間と基準電位の端子との間とに接続される定電流回路３（３１，３２）を備えるものである。また、変形例３においても、信号伝達用トランジスタ１を構成するＰＭＯＳ１１ｂ，１２ｂのかわりにバイポーラトランジスタを採用することができる。
【００２９】
また、上述の実施の形態及び変形例１、２においては、出力トランジスタ（ＰＭＯＳ５）のゲート電圧は、出力段側の二つのＭＯＳ（ＰＭＯＳ４２とＮＭＯＳ４４、又はＰＭＯＳ４４ｂとＮＭＯＳ４２ｂ）に流れる電流の差分によってレベルを決定する例を用いて説明したが、図７に示す変形例３のようにしてもよい。
【００３０】
つまり、信号伝達用トランジスタ１を構成する一つのＮＭＯＳ１１（本発明のスイッチング回路に相当）、次段回路伝達用トランジスタ２を構成する一つのＰＭＯＳ２１（本発明の伝達回路に相当）、次段回路４を構成する一つのＰＭＯＳ４１、ＮＭＯＳ１１のソースと基準電位の端子との間に接続される定電流回路９（９１）、ＮＭＯＳ１１とＰＭＯＳ２１との間と基準電位の端子との間に接続される定電流回路３（３１）を備えるものである。
【符号の説明】
【００３１】
１  信号伝達用トランジスタ、１１，１２  ＮＭＯＳ、２  次段回路伝達用トランジスタ、２１，２２  ＰＭＯＳ、３  定電流回路、４  次段回路、４１，４２  ＰＭＯＳ、４３，４４  ＮＭＯＳ、５  出力トランジスタ（ＰＭＯＳ）、６  出力端子、７１，７２  電源、８  入力端子、９  定電流回路、１０  インバータ、ＺＤ  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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