(57)【要約】【課題】プリバイアスの影響を受けずに、電圧信号に変換する際のゲイン制御を行うことができる光バースト受信器を提供する。【解決手段】ＴＩＡ回路２０は、光入力信号に応じた電流信号を電圧信号に変換する。ゲイン制御部３０は、ＴＩＡ回路２０のゲインを複数のゲインの中の何れかに制御する。コンパレータ回路１８０は、ＴＩＡ回路２０の出力電圧を、光入力信号最大時のＴＩＡ回路２０の出力電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルを含む複数の比較しきい値と比較する。スイッチ制御回路１６０は、コンパレータ回路１８０での比較結果に基づいて、ＴＩＡ回路２０のゲインを決定する。【選択図】図１
2010161623.tif 000002
【特許請求の範囲】
【請求項１】
光入力信号を電圧信号に変換する電圧信号変換手段と、
前記電圧信号変換手段のゲインを複数のゲインの中の何れかに制御するゲイン制御手段と、
前記電圧信号変換手段の出力電圧を、光入力信号最大時の前記電圧信号変換手段の出力電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルを含む複数の比較しきい値と比較する比較手段と、
前記比較手段の比較結果に基づいて、前記電圧信号変換手段のゲインを決定するゲイン決定手段とを備える光バースト受信器。
【請求項２】
前記ゲイン制御手段は、前記電圧信号変換手段のゲインを高中低の３つのゲインに制御し、前記比較手段は、光入力信号最大時の電圧レベルをＭａｘ＿１レベルとし、光入力信号の最小消光比をＭｉｎ_消光比とし、マージンレベル１、マージンレベル２、マージンレベル３を所定のマージンレベルとして、
Ｖ２＝（Ｍａｘ＿１レベル／Ｍｉｎ＿消光比）＋マージンレベル１
Ｖ１＝（Ｖ２／Ｍｉｎ＿消光比）＋マージンレベル２
Ｖ０＝（Ｖ１／Ｍｉｎ＿消光比）＋マージンレベル３
で定まる３つの比較しきい値Ｖ０、Ｖ１、Ｖ２のそれぞれと比較する第１〜第３のコンパレータを有し、前記ゲイン決定手段は、前記第１〜第３のコンパレータの比較結果に基づいて、前記ゲインを決定する、請求項１に記載の光バースト受信器。
【請求項３】
前記ゲイン決定手段は、前記第３のコンパレータが前記電圧信号が前記比較しきい値Ｖ２以上である旨を検出すると、前記電圧信号変換手段のゲインを低ゲインと決定する、請求項２に記載の光バースト受信器。
【請求項４】
前記ゲイン決定手段は、前記第２のコンパレータが前記電圧信号が前記比較しきい値Ｖ１以上である旨を検出し、かつ、前記第１のコンパレータが前記電圧信号が前記比較しきい値Ｖ０である旨を検出してから、又は、前記第２のコンパレータが前記電圧信号が前記比較しきい値Ｖ１以上である旨を検出してからプリバイアスの期間に相当する期間が経過するまでに前記第３のコンパレータが前記電圧信号が前記比較しきい値Ｖ２以上である旨を検出しないときは、前記電圧信号変換手段のゲインを中ゲインと決定する、請求項２又は３に記載の光バースト受信器。
【請求項５】
前記ゲイン決定手段は、前記第１のコンパレータが前記電圧信号が前記比較しきい値Ｖ０以上である旨を検出し、かつ、前記第１のコンパレータが前記電圧信号が前記比較しきい値Ｖ０以上である旨を検出してからプリバイアスの期間に相当する期間が経過するまでに前記第２のコンパレータが前記電圧信号が前記比較しきい値Ｖ１以上である旨を検出しないときは、前記電圧信号変換手段のゲインを高ゲインと決定する、請求項２乃至４の何れか一に記載の光バースト受信器。
【請求項６】
前記ゲイン制御手段は、前記電圧信号変換手段の入力と出力との間に接続された第１の帰還抵抗と、前記入力と出力との間に第１のスイッチを介して接続された第２の帰還抵抗と、前記入力と出力との間に第２のスイッチを介して接続された第３の帰還抵抗とを有し、前記ゲイン決定手段は、前記第１のコンパレータの出力をラッチする第１のラッチ回路と、該第１のラッチ回路の出力をプリバイアス期間分遅延して出力する第１の遅延回路と、前記第２のコンパレータの出力をラッチする第２のラッチ回路と、該第２のラッチ回路の出力をプリバイアス期間分遅延して出力する第２の遅延回路と、前記第３のコンパレータの出力をラッチする第３のラッチ回路とを有し、前記第２の遅延回路の出力で前記第１のスイッチのオンオフを制御し、前記第３のラッチ回路の出力で前記第２のスイッチのオンオフを制御することで、前記ゲイン制御手段のゲインを決定する、請求項２乃至５の何れか一に記載の光バースト受信器。
【請求項７】
前記第１の遅延回路及び前記第２の遅延回路は、前記第３のラッチ回路が前記電圧信号が前記比較しきい値Ｖ２以上である旨の信号を出力するとき、入力信号をプリバイアス期間分遅延して出力し、前記第３のラッチ回路が前記電圧信号が前記比較しきい値Ｖ２よりも低い旨の信号を出力するとき、入力信号を遅延せずに出力する、請求項６に記載の光バースト受信器。
【請求項８】
前記第１の遅延回路の出力と、前記第２の遅延回路の出力と、前記第３のラッチ回路の出力との論理和を取り、前記比較手段に出力するコンパレータストップ回路を更に有し、前記比較手段は、コンパレータストップ回路の出力信号レベルが変化すると、第１〜第３のコンパレータの比較動作を停止する、請求項６又は７に記載の光バースト受信器。
【請求項９】
前記電圧信号変換手段が出力する電圧信号を、シングル信号から差動信号に変換するアンプと、前記差動信号のピークを検出するピーク検出回路、及び、差動信号と前記検出されたピークとを加算する加算回路を有する自動しきい値制御回路と、該自動しきい値制御回路の出力を増幅するリミッティングアンプと、入力バースト信号の先頭部分で入力されるリセット信号を前記ゲイン制御手段におけるゲイン制御が完了するまで遅延し、ＰＤ（Peak Detector）リセット信号として出力するリセット遅延回路とを更に備え、
前記ピーク検出回路は、前記リセット遅延回路がＰＤリセット信号を出力すると、ピーク検出を開始する、請求項１乃至８の何れか一に記載の光バースト受信器。
【請求項１０】
前記リセット信号が入力されると前記リミッティングアンプの出力を停止させ、前記ＰＤリセット信号が入力されてから所定期間経過後に前記リミッティングアンプの出力停止を解除するマスク回路を更に備える、請求項９に記載の光バースト受信器。
【請求項１１】
前記リセット信号が入力されてから、前記マスク回路が前記リミッティングアンプの出力停止を解除するまでの間、出力する信号検出信号を信号検出がない旨に対応する信号レベルとし、前記リミッティングアンプの出力停止が解除されると、前記信号検出信号を信号検出がある旨に対応する信号レベルに変化させる信号検出回路を更に備える、請求項１０に記載の光バースト受信器。
【請求項１２】
光入力信号を電圧信号に変換するステップと、
前記電圧信号のレベルを、光入力信号最大時の前記電圧信号の電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルを含む複数の比較しきい値と比較するステップと、
前記比較の結果に基づいて、前記電圧信号に変換する際のゲインを制御するステップとを有する光バースト受信方法。
【請求項１３】
前記比較するステップでは、光入力信号最大時の電圧レベルをＭａｘ＿１レベルとし、光入力信号の最小消光比をＭｉｎ_消光比とし、マージンレベル１、マージンレベル２、マージンレベル３を所定のマージンレベルとして、
Ｖ２＝（Ｍａｘ＿１レベル／Ｍｉｎ＿消光比）＋マージンレベル１
Ｖ１＝（Ｖ２／Ｍｉｎ＿消光比）＋マージンレベル２
Ｖ０＝（Ｖ１／Ｍｉｎ＿消光比）＋マージンレベル３
で定まる３つの比較しきい値Ｖ０、Ｖ１、Ｖ２と前記電圧信号とを比較し、前記ゲインを制御するステップでは、比較するステップでの３つの比較しきい値との比較結果に基づいて、前記ゲインを、高ゲイン、中ゲイン、低ゲインの何れかに制御する、請求項１２に記載の光バースト受信方法。
【請求項１４】
前記比較するステップで、前記電圧信号が前記比較しきい値Ｖ２以上である旨を検出すると、前記ゲインを制御するステップで、ゲインを低ゲインに制御する、請求項１３に記載の光バースト受信方法。
【請求項１５】
前記比較するステップで、前記電圧信号が前記比較しきい値Ｖ１以上である旨を検出し、かつ、前記電圧信号が前記比較しきい値Ｖ０となってから、又は、前記電圧信号が前記比較しきい値Ｖ１以上となってから、プリバイアスの期間に相当する期間が経過するまでに前記電圧信号が前記比較しきい値Ｖ２以上である旨を検出しないとき、前記ゲインを制御するステップで、ゲインを中ゲインに制御する、請求項１３又は１４に記載の光バースト受信方法。
【請求項１６】
前記比較するステップで、前記電圧信号が前記比較しきい値Ｖ０以上である旨を検出し、かつ、前記電圧信号が前記比較しきい値Ｖ０以上となってからプリバイアスの期間に相当する期間が経過するまでに前記電圧信号が前記比較しきい値Ｖ１以上である旨を検出しないとき、前記ゲインを制御するステップで、ゲインを高ゲインに制御する、請求項１３乃至１５の何れか一に記載の光バースト受信方法。
【請求項１７】
前記比較するステップで、前記電圧信号が前記比較しきい値Ｖ２以上であると検出すると、前記電圧信号が前記比較しきい値Ｖ１以上であることを検出してからプリバイアス期間分経過すると、又は、前記電圧信号が前記比較しきい値Ｖ０以上であることを検出してからプリバイアス期間分経過すると、前記電圧信号と前記３つの比較しきい値との比較動作を停止する、請求項１３乃至１６の何れか一に記載の光バースト受信方法。
【請求項１８】
前記電圧信号を、シングル信号から差動信号に変換するステップと、
前記差動信号のピークを検出するステップと、
前記差動信号に前記検出されたピークを加算するステップと、
前記ピークが加算された差動信号を増幅して出力するステップとを更に有し、
前記ピークを検出するステップを、入力バースト信号の先頭部分で入力されるリセット信号が入力され、前記変換するステップにおけるゲインの制御が完了した後に開始する、請求項１２乃至１７の何れか一に記載の光バースト受信方法。
【請求項１９】
前記リセット信号の入力後、前記ピーク検出が開始されてから所定期間が経過するまでの間、前記差動信号を増幅した信号の出力をマスクする、請求項１８に記載の光バースト受信方法。
【請求項２０】
前記リセット信号の入力後、前記差動信号を増幅した信号のマスクが解除されるまでの間は、信号検出がない旨に対応する信号レベルの信号を出力し、前記マスクが解除されると、信号検出がある旨に対応する信号レベルの信号を出力するステップを更に有する、請求項１９に記載の光バースト受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光バースト受信器及び方法に関し、更に詳しくは、光入力信号のパワーに応じてゲイン制御を行う機能を有する光バースト受信器及び方法に関する。
【背景技術】
【０００２】
高速広帯域光アクセスシステムとして、ＰＯＮ（Passive Optical Network）システムがある。光バースト受信器は、ＰＯＮシステムの光加入者終端装置（ＯＬＴ:Optical Line Terminal）の受信部として使用される。ＰＯＮシステムのユーザ側には、光加入者線を終端する光アクセス装置（ＯＮＵ：OPTICAL NETWORK UNIT）が接続される。ＯＬＴの光バースト受信器は、時分割多重（ＴＤＭ：Time Division Multiplexing）方式で、複数のＯＮＵからの光入力バースト信号を受信する。
【０００３】
光バースト受信器における自動利得制御（ＡＧＣ：Auto Gain Control）が、特許文献１に記載されている。図１２に、特許文献１に記載のバーストモード光受信回路を示す。フォトダイオード２０１は、受信した光入力信号のパワーに応じた電流を出力する。プリアンプ２０２は、光通信用受信回路として一般的に用いられるプリアンプである。プリアンプ２０２の入力端と出力端との間には帰還抵抗が接続されており、プリアンプ２０２は、フォトダイオード２０１が出力する電流信号を電圧信号に変換する。
【０００４】
抵抗Ｒｆ１と抵抗Ｒｆ２とは、直列に接続された上で、プリアンプ２０２の入力端と出力端とに並列に接続される。抵抗Ｒｆ３は、スイッチ２０７を介して、プリアンプ２０２の入力端と出力端とに並列に接続される。抵抗Ｒｆ４は、スイッチ２０８を介して、プリアンプ２０２の入力端と出力端とに並列に接続される。抵抗Ｒｆ１と抵抗Ｒｆ２との直列合成抵抗は、第１の帰還抵抗を構成する。抵抗Ｒｆ３は、第２の帰還抵抗を構成し、抵抗Ｒｆ４は、第３の帰還抵抗を構成する。
【０００５】
アンプ２０９は、抵抗Ｒｆ２の両端の電圧を差動増幅する。ピークディテクタ２１０は、アンプ２０９の出力からピーク値を検出し保持する。第１のコンパレータ２１１は、ピークディテクタ２１０が検出したピーク値と、しきい値Ｖｔｈ１とを比較する。第２のコンパレータ２１２は、ピーク値としきい値Ｖｔｈ２とを比較する。しきい値の関係は、Ｖｔｈ２＞Ｖｔｈ１である。第１のコンパレータ２１１は、ピーク値がしきい値Ｖｔｈ１以上であると、スイッチ２０７を閉じる。第２のコンパレータ２１２は、ピーク値がしきい値Ｖｔｈ２以上であると、スイッチ２０８を閉じる。
【０００６】
リセット後、フォトダイオード２０１に光入力信号が入力された時点では、スイッチ２０７及び２０８は開いている。このとき、プリアンプ２０２の帰還抵抗は第１の帰還抵抗のみとなる。ピークディテクタ２１０が検出したピーク値がしきい値Ｖｔｈ１以上のときは、スイッチ２０７が閉じることで、プリアンプ２０２の帰還抵抗の抵抗値は、第１の帰還抵抗と第２の帰還抵抗との並列合成抵抗となる。また、ピークディテクタ２１０が検出したしきい値Ｖｔｈ２以上のときは、スイッチ２０７及び２０８が閉じることで、プリアンプ２０２の帰還抵抗の抵抗値は、第１〜第３の帰還抵抗の並列合成抵抗となる。このような制御を行うことで、光入力信号のレベルに応じて、プリアンプ２０２のゲインを、３段階に制御することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２５２７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、ＯＮＵからの光入力信号には、“１”レベルと、“０”レベルとのレベル比である消光比がある。また、光入力信号は、プリアンプルの最初の１ビット信号のレベルと立ち上がりとを確保するため、先頭にプリバイアス信号がある。このプリバイアス信号は、各ユーザのＯＮＵの電気回路、光発光素子レーザー、光の経路などと関係があり、さまざまで、不規則である。
【０００９】
特許文献１では、光入力信号のピークを検出して、プリアンプ２０２のゲインを制御している。しかしながら、特許文献１では、プリバイアスの影響を考慮していない。特許文献１では、光入力信号の光パワーが大きく、プリバイアスレベルが高いとき、プリバイアスをプリアンプルと誤認して、ゲイン切り替えを行う可能性がある。プリバイアスでゲイン切り替えを行うと、プリアンプ２０２のゲインは、プリアンプル信号に対して適切なゲインとはならない。また、プリバイアスは不規則であるので、受信信号はノイズにしか見えず、プリバイアス信号を用いてゲイン切り替えを行うことができないということも考えられる。
【００１０】
本発明は、プリバイアスの影響を受けずに、電圧信号に変換する際のゲイン制御を行うことができる光バースト受信器、及び、方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の光バースト受信器は、光入力信号を電圧信号に変換する電圧信号変換手段と、前記電圧信号変換手段のゲインを複数のゲインの中の何れかに制御するゲイン制御手段と、前記電圧信号変換手段の出力電圧を、光入力信号最大時の前記電圧信号変換手段の出力電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルを含む複数の比較しきい値と比較する比較手段と、前記比較手段の比較結果に基づいて、前記電圧信号変換手段のゲインを決定するゲイン決定手段とを備えることを特徴とする。
【００１２】
本発明の光バースト受信方法は、光入力信号を電圧信号に変換するステップと、前記電圧信号のレベルを、光入力信号最大時の前記電圧信号の電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルを含む複数の比較しきい値と比較するステップと、前記比較の結果に基づいて、前記電圧信号に変換する際のゲインを制御するステップとを有することを特徴とする。
【発明の効果】
【００１３】
本発明の光バースト受信器及び方法は、プリバイアスの影響を受けずに、電圧信号に変換する際のゲイン制御を行うことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の光バースト受信器を示すブロック図。
【図２】（ａ）及び（ｂ）は、それぞれ光入力信号及びリセット信号を示す波形図。
【図３】プリバイアス信号とプリアンプル信号とを拡大して示す波形図。
【図４】（ａ）〜（ｃ）は、電圧信号と比較しきい値との関係を示す波形図。
【図５】電圧信号が比較しきい値Ｖ２よりも高いときの各部の波形を示す波形図。
【図６】電圧信号が比較しきい値Ｖ１より高く、比較しきい値Ｖ２より低いときの各部の波形を示す波形図。
【図７】電圧信号が比較しきい値Ｖ０より高く、比較しきい値Ｖ１より低いときの各部の波形を示す波形図。
【図８】電圧信号が比較しきい値Ｖ０より低いときの各部の波形を示す波形図。
【図９】ＰＯＳＴの出力、リミッティングアンプの出力、リセット信号、信号検出回路の出力の信号波形例を示す波形図。
【図１０】動作手順を示すフローチャート。
【図１１】本発明の変形例の光バースト受信器を示すブロック図。
【図１２】特許文献１に記載のバーストモード光受信回路を示すブロック図。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態の光バースト受信器の概略構成を示している。光バースト受信器２００は、受光素子１０、ＴＩＡ回路（トランスインピーダンスアンプ）２０、ゲイン制御部（GAIN Control）３０、ＰＯＳＴ１９０、ＶＲＥＦ４０、ＡＴＣ回路（AUTO THRESHOLD CONTROL：自動しきい値制御回路）５０、Ｌｉｍ−ａｍｐ（リミッティングアンプ）６０、バッファ（ＢＵＦＦＥＲ）７０、リセット（ＲＥＳＥＴ）遅延回路８０、マスク回路９０、信号検出回路（ＳＤ：Signal Detector）１００、コンパレータ（ＣＯＭＰ：Comparator）回路１８０、及び、スイッチ（ＳＷ：Switch）制御回路１６０を有する。
【００１６】
光バースト受信器２００は、アクセス系のＰＯＮ（Passive Optical Network）システムで用いられる。光バースト受信器２００は、バーストで形成される下りの光入力信号を受信する。図２は、光入力信号とリセット信号の波形を示している。図２（ａ）は、光入力信号を示している。光入力信号の各バーストは、ガードタイムと、それに後続するプリアンプル信号及びデータ信号とを有する。ガードタイムは、プリバイアス信号期間を含む。図２（ｂ）は、リセット信号を示している。光バースト受信器２００には、バースト信号ごとに、リセット信号が発行される。リセット信号のパルス幅は、ガードタイムの時間幅よりも狭く、リセット信号は、ガードタイム期間の範囲に収まるように発行される。
【００１７】
図３は、プリバイアスとプリアンプル信号を拡大して示している。プリバイアス信号は、入力信号“０”のレベルである。このプリバイアスの信号レベル（“０”のレベル）は、光入力信号に消光比があるため、無信号のレベルよりも少し高いレベルになる。また、プリバイアス信号は不規則で、ノイズが大きく見える。プリアンプル信号は、ＮＲＺ（Non Return to Zero）の固定パターンである。プリアンプル信号は、ゲイン切り替え用のプリアンプル信号、ピーク検出用のプリアンプル信号、及び、その他のプリアンプル信号を含む。
【００１８】
受光素子（ＡＰＤ：アバランシェフォトダイオード）１０は、光入力信号を、電流信号に変換する。受光素子１０には、逆バイアスを印加することで光電流が倍増される高速・高感度のフォトダイオードを用いることができる。ＴＩＡ回路２０は、バースト信号対応のトランスインピーダンスアンプである。ＴＩＡ回路２０は、電圧信号変換手段であり、受光素子１０が出力する電流信号を、電圧信号に変換する。ゲイン制御部３０は、ＴＩＡ回路２０のゲイン（帰還抵抗）を制御する。ゲインの切り替え段数は、３段階とする。ゲイン制御部３０は、ＴＩＡ回路２０のゲインを、高ゲイン（Ｈｉｇｈ）、低ゲイン（Ｌｏｗ）、中ゲイン（Ｍｉｄｄｌｅ）のうちの何れかに制御する。
【００１９】
コンパレータ回路１８０は、比較手段であり、ＴＩＡ回路２０が出力する電圧信号のレベルを、複数の比較しきい値と比較する。比較しきい値は、光入力信号最大時のＴＩＡ回路２０の出力電圧レベルを“１”のレベルとしたときの“０”のレベルよりも所定レベル高いレベルを含む。より詳細には、コンパレータ回路１８０は、ＴＩＡ回路２０の出力レベルと、３つの比較しきい値（Ｖ０、Ｖ１、Ｖ２）とをそれぞれ比較する。３つの比較しきい値の大小関係は、Ｖ２＞Ｖ１＞Ｖ０である。比較しきい値Ｖ２は、光入力信号最大時のＴＩＡ回路２０の出力電圧レベルを“１”のレベルとしたときの“０”のレベルよりも所定のマージンレベル高いレベルに相当する。
【００２０】
スイッチ制御回路１６０は、ＴＩＡ回路２０のゲインを決定するゲイン決定手段である。スイッチ制御回路１６０は、コンパレータ回路１８０での比較結果に基づいて、ゲイン制御部３０をコントロールする。ゲイン制御部３０が、ＴＩＡ回路２０が出力する電圧信号のレベルに応じて、つまりは、光入力信号の入力パワーに応じて、ＴＩＡ回路２０のゲインを制御することで、光受信パワーのダイナミックレンジが確保される。
【００２１】
ゲイン制御部３０は、抵抗３１（Ｒ１）、抵抗３２（Ｒ２）、抵抗３３（Ｒ３）、スイッチ３４（ＳＷ１）、及び、スイッチ３５（ＳＷ２）を有する。スイッチ３４及び３５には、ＭＯＳ（金属酸化膜半導体）ＦＥＴ（電界効果トランジスタ）を用いる。抵抗３１は、第１の帰還抵抗であり、ＴＩＡ回路２０の入力と出力との間に接続される。抵抗３２は、第２の帰還抵抗であり、ＴＩＡ回路２０の入力と出力との間にスイッチ３４（第１のスイッチ）を介して接続される。抵抗３３は、第３の帰還抵抗であり、ＴＩＡ回路２０の入力と出力との間にスイッチ３５（第２のスイッチ）を介して接続される。
【００２２】
スイッチ３４の制御端子（ＦＥＴのゲート）は、スイッチ制御回路１６０の出力ＳＷ１＿ＯＮ／ＯＦＦに接続される。スイッチ３４は、ＳＷ１＿ＯＮ／ＯＦＦに応じて、オン・オフが制御される。スイッチ３５の制御端子（ＦＥＴのゲート）は、スイッチ制御回路１６０の出力ＳＷ２＿ＯＮ／ＯＦＦに接続される。スイッチ３５は、ＳＷ２＿ＯＮ／ＯＦＦに応じて、オン・オフが制御される。ゲイン制御部３０は、スイッチ３４及び３５のオン・オフの組み合わせに応じて、ＴＩＡ回路２０のゲインを、高ゲイン、低ゲイン、中ゲインに制御する。
【００２３】
下記表１に、スイッチ３４及び３５のオン・オフの組み合わせと、ＴＩＡ回路２０のゲインとの対応を示す。スイッチ３４及び３５の双方がオフのとき、ＴＩＡ回路２０の帰還抵抗は抵抗３１（Ｒ１）のみとなり、ＴＩＡ回路２０のゲインは、高ゲイン（Ｈｉｇｈ）になる。スイッチ３４がオンでスイッチ３５がオフのとき、ＴＩＡ回路２０の帰還抵抗は抵抗３１（Ｒ１）と抵抗３２（Ｒ２）との並列となり、ＴＩＡ回路２０のゲインは中ゲイン（Ｍｉｄｄｌｅ）となる。スイッチ３４及び３５の双方がオンのとき、ＴＩＡ回路２０の帰還抵抗は抵抗３１（Ｒ１）、抵抗３２（Ｒ２）、抵抗３３（Ｒ３）の並列となり、ＴＩＡ回路２０のゲインは低ゲイン（Ｌｏｗ）となる。
【表１】
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【００２４】
コンパレータ回路１８０は、コンパレータ１１０、１２０、１３０を有する。コンパレータ１１０（第１のコンパレータ）は、ＴＩＡ回路２０の出力と、比較しきい値Ｖ０とを比較する。コンパレータ１２０（第２のコンパレータ）は、ＴＩＡ回路２０の出力と、比較しきい値Ｖ１とを比較する。コンパレータ１３０（第３のコンパレータ）は、ＴＩＡ回路２０の出力と、比較しきい値Ｖ２とを比較する。コンパレータ回路１１０、１２０、１３０は、それぞれ、ＴＩＡ回路２０の出力電圧レベルが各比較しきい値Ｖ０、Ｖ１、Ｖ２以上のときＨレベルの信号を出力し、それ以外はＬレベルの信号を出力する。
【００２５】
比較しきい値Ｖ２は、光入力信号の光パワーが最大のときの“０”のレベルよりも高いレベルに設定される。具体的には、受光素子１０がダイナミックレンジの光入力パワーの最大パワーＭａｘ＿Ｐを受光した際のＴＩＡ回路２０の出力電圧をＭａｘ＿１レベルとする。このときのＴＩＡ回路２０のゲインは、高ゲインとする。例えば、ＩＴＵ−Ｔ  Ｇ．９８４．２  Ｃｌａｓｓ  Ｂ＋（Ｇ−ＰＯＮ）の場合、ダイナミックレンジの光入力パワーの最大パワーＭａｘ＿Ｐは−８ｄＢｍ以上である。比較しきい値Ｖ２は、“１”のレベルと“０”のレベルとの比である消光比の規格範囲内の最小値をＭｉｎ＿消光比とし、所定のマージンレベルをマージンレベル１として、下記式で求められる。
Ｖ２＝（Ｍａｘ＿１レベル／Ｍｉｎ＿消光比）＋マージンレベル１    （１）
【００２６】
比較しきい値Ｖ２の計算例を示す。最大光入力パワーＭａｘ＿Ｐを−６ｄＢｍとし、受光素子１０の変換効率が８Ａ／Ｗで、抵抗３１（Ｒ１）の抵抗値が７．５ｋΩとする。最大入力時のＴＩＡ回路２０の出力電圧レベル（Ｍａｘ＿１レベル）は、
Ｍａｘ＿１レベル＝最大光入力パワー×変換効率／Ｒ１＝１５Ｖ
となる。光入力信号の最小消光比Ｍｉｎ＿消光比を１０ｄＢとし、マージンレベル１を１５０ｍＶとすると、比較しきい値Ｖ２は、式１より、
Ｖ２＝１７５０ｍＶ
と求まる。
【００２７】
比較しきい値Ｖ１は、比較しきい値Ｖ２のレベルを“１”のレベルと見たときの“０”のレベルよりも高いレベルに設定する。具体的には、比較しきい値Ｖ１は、消光比の規格範囲内の最小値Ｍｉｎ＿消光比と、所定のマージンレベルであるマージンレベル２とを用いて、下記式で計算した値に設定する。
Ｖ１＝（Ｖ２レベル／Ｍｉｎ＿消光比）＋マージンレベル２    （２）
例えば、マージンレベル２を１５ｍＶ、光入力信号の最小消光比Ｍｉｎ＿消光比を１０ｄＢとし、比較しきい値Ｖ２を上記で求めた１７５０ｍＶとすると、比較しきい値Ｖ１は、式２より、
Ｖ１＝１９０ｍＶ
と求まる。
【００２８】
比較しきい値Ｖ０は、比較しきい値Ｖ１のレベルを“１”のレベルと見たときに、“０”のレベルよりも高いレベルに設定する。具体的には、比較しきい値Ｖ０は、消光比の規格範囲内の最小値Ｍｉｎ＿消光比と、所定のマージンレベルであるマージンレベル３とを用いて、下記計算式で計算した値に設定する。
Ｖ０＝（Ｖ１レベル／Ｍｉｎ＿消光比）＋マージンレベル３    （３）
例えば、マージンレベル３を２ｍＶとし、光入力信号の最小消光比Ｍｉｎ＿消光比を１０ｄＢとして、比較しきい値Ｖ２を上記で求めた１９０ｍＶとすると、比較しきい値Ｖ０は、式３より、
Ｖ０＝２１ｍＶ
と求まる。
【００２９】
図４（ａ）〜（ｃ）に、ＴＩＡ回路２０が出力する電圧信号と比較しきい値との関係を示す。図４（ａ）は、光入力信号が最大光パワーのとき電圧信号と、比較しきい値Ｖ２とを示している。Ｍａｘ＿１レベルは、光入力信号が最大時の“１”のレベルである。Ｍａｘ＿０レベルは、光入力信号が最大時の“０”のレベルである。Ｍａｘ＿０レベルは、Ｍａｘ＿１レベルと、消光比（Ｍｉｎ＿消光比）とから、（Ｍａｘ＿１レベル／Ｍｉｎ＿消光比）で求めることができる。このＭａｘ＿０レベルは、無信号レベルよりも高い。Ｍａｘ＿０レベルは、プリバイアス信号のレベルに相当する。
【００３０】
比較しきい値Ｖ２は、式１からも明らかなように、Ｍａｘ＿０レベルよりもマージンレベル１だけ高いレベルである。マージンレベル１は、比較しきい値Ｖ２が、最大プリバイアスレベルよりも高くなることを確保するために設けられたマージンである。比較しきい値Ｖ２は、プリバイアスレベルよりも高いため、ＴＩＡ回路２０の出力と比較しきい値Ｖ２とを比較するコンパレータ１３０は、プリバイアス信号の入力時は、出力をＨレベルに変化させない。言い換えれば、コンパレータ１３０は、プリアンプル信号が入力されるまでは、出力をＨレベルに変化させない。
【００３１】
図４（ｂ）は、電圧信号のレベルがＶ２レベル以下のときの電圧信号と、比較しきい値Ｖ１とを示している。図４（ｂ）では、電圧信号の最大レベル、つまり、“１”のレベルは、比較しきい値Ｖ２に等しい。このときの“０”のレベルを、Ｍａｘ＿０レベル２とする。Ｍａｘ＿０レベル２は、“１”のレベル（Ｖ２レベル）と、消光比（Ｍｉｎ＿消光比）とから、（Ｖ２／Ｍｉｎ＿消光比）で求めることができる。このＭａｘ＿０レベル２は、無信号レベルよりも高い。Ｍａｘ＿０レベル２は、“１”のレベルが比較しきい値Ｖ２のときの“０”のレベル（プリバイアス信号のレベル）に相当する。マージンレベル２は、比較しきい値Ｖ１が、プリバイアスレベルよりも高くなることを確保するために設けられたマージンである。
【００３２】
図４（ｃ）は、電圧信号のレベルがＶ１レベル以下のときの電圧信号と、比較しきい値Ｖ０とを示している。図４（ｃ）では、電圧信号の最大レベル、つまり、“１”のレベルは、比較しきい値Ｖ１に等しい。このときの“０”のレベルを、Ｍａｘ＿０レベル３とする。Ｍａｘ＿０レベル３は、Ｖ１レベルと、消光比（Ｍｉｎ＿消光比）とから、（Ｖ１／Ｍｉｎ＿消光比）で求めることができる。このＭａｘ＿０レベル３は、無信号レベルよりも高い。Ｍａｘ＿０レベル３は、“１”のレベルが比較しきい値Ｖ１のときの“０”のレベル（プリバイアス信号のレベル）に相当する。マージンレベル３は、比較しきい値Ｖ０が、プリバイアスレベルよりも高くなることを確保するために設けられたマージンである。
【００３３】
図１に戻り、スイッチ制御回路１６０は、３つのフリップフロップ回路１６１〜１６３、２つの遅延回路１６４、１６５、ＮＯＴ回路１６６、及び、ＯＲ回路１６７を有する。フリップフロップ回路１６１（第１のラッチ回路）の入力端子ＣＬＫ０は、コンパレータ１１０の出力端子に接続される。フリップフロップ回路１６２（第２のラッチ回路）の入力端子ＣＬＫ１は、コンパレータ１２０の出力端子に接続される。フリップフロップ回路１６３（第３のラッチ回路）の入力端子ＣＬＫ２は、コンパレータ１３０の出力端子に接続される。フリップフロップ回路１６１〜１６３は、それぞれ、入力端子ＣＬＫ０、ＣＬＫ１、ＣＬＫ２に入力される信号のレベルがＬレベルからＨレベルに変化すると、出力をＨレベルにする。フリップフロップ回路１６１〜１６３は、出力をＨレベルにした以降は、入力端子ＣＬＫ０、ＣＬＫ１、ＣＬＫ２の信号レベルが変化しても、出力信号を変化させない。
【００３４】
フリップフロップ回路１６１（ＦＦ０）は、コンパレータ１１０の出力ＣＯＭＰ０を入力し、ＴＩＡ回路２０の出力が比較しきい値Ｖ０以上になると、出力Ｑ０をＨレベルに変化させる。フリップフロップ回路１６２（ＦＦ１）は、コンパレータ１２０の出力ＣＯＭＰ１を入力し、ＴＩＡ回路２０の出力が比較しきい値Ｖ１以上になると、出力Ｑ１をＨレベルに変化させる。フリップフロップ回路１６３（ＦＦ２）は、コンパレータ１３０の出力ＣＯＭＰ２を入力し、ＴＩＡ回路２０の出力が比較しきい値Ｖ２以上になると、出力Ｑ２をＨレベルに変化させる。フリップフロップ回路１６１〜１６３の入力端子ＣＬＲ０、ＣＬＲ１、ＣＬＲ２は、リセット信号を入力するバッファ１５０に接続されている。フリップフロップ回路１６１〜１６３は、端子ＣＬＲ０〜ＣＬＲ２にリセット信号が入力されると、出力をＬレベルにリセットする。
【００３５】
スイッチ制御回路１６０は、フリップフロップ回路１６３の出力Ｑ２を、ＳＷ２＿ＯＮ／ＯＦＦとして出力する。ＮＯＴ回路１６６は、フリップフロップ回路１６３の出力Ｑ２（ＳＷ２＿ＯＮ／ＯＦＦ）を反転して出力する。遅延回路１６４（第１の遅延回路）は、フリップフロップ回路１６１の出力Ｑ０を入力する。遅延回路１６４は、ＮＯＴ回路１６６の出力がＨレベルのとき、入力信号Ｑ０に所定の遅延（Ｄｅｌａｙ１）を与えて出力する。遅延回路１６４は、ＮＯＴ回路１６６の出力がＬレベルのときは、入力信号Ｑ０に遅延を与えずに出力する。スイッチ制御回路１６０は、遅延回路１６４の出力をＳＷ０＿ＯＮ／ＯＦＦとして出力する。
【００３６】
遅延回路１６５（第２の遅延回路）は、フリップフロップ回路１６２の出力Ｑ１を入力する。遅延回路１６５は、ＮＯＴ回路１６６の出力がＨレベルのとき、入力信号Ｑ１に所定の遅延（Ｄｅｌａｙ２）を与えて出力する。遅延回路１６５は、ＮＯＴ回路１６６の出力がＬレベルのときは、入力信号Ｑ１に遅延を与えずに出力する。ＯＲ回路１６７は、遅延回路１６５の出力と、フリップフロップ回路１６３の出力Ｑ２との論理和を出力する。スイッチ制御回路１６０は、ＯＲ回路１６７の出力をＳＷ１＿ＯＮ／ＯＦＦとして出力する。
【００３７】
遅延回路１６４及び１６５が与える遅延時間は、プリバイアス信号の長さに基づいて決定される。より詳細には、遅延時間は、プリバイアス長さの規格値における最大値とする。例えば、ＩＴＵ−Ｔ  Ｇ．９８４（Ｇ−ＰＯＮ）の場合、プリバイアスの長さの最大値は１６ｂｉｔｓであるので、遅延回路１６４及び１６５の遅延時間は１６ｂｉｔｓとする。
【００３８】
スイッチ制御回路１６０の各出力ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦと、フリップフロップ回路１６１〜１６３の出力Ｑ０〜Ｑ２との関係をまとめると、下記のようになる。
ＳＷ０＿ＯＮ／ＯＦＦ＝Ｑ０            （Ｑ２＝１（Ｈレベル）のとき）
＝遅延されたＱ０  （Ｑ２＝０（Ｌレベル）のとき）
ＳＷ１＿ＯＮ／ＯＦＦ＝１              （Ｑ２＝１のとき）
＝遅延されたＱ１  （Ｑ２＝０のとき）
ＳＷ２＿ＯＮ／ＯＦＦ＝Ｑ２
【００３９】
スイッチ制御回路１６０は、ＳＷ１＿ＯＮ／ＯＦＦと、ＳＷ２＿ＯＮ／ＯＦＦとを用いて、ゲイン制御部３０内のスイッチ３４、３５のオン・オフを制御する。スイッチ３４は、ＳＷ０＿ＯＮ／ＯＦＦがＬレベルのときオフし、Ｈレベルのときオンする。スイッチ３５は、ＳＷ１＿ＯＮ／ＯＦＦがＬレベルのときオフし、Ｈレベルのときオンする。ＴＩＡ回路２０のゲインは、前述のように、スイッチ３４のオン・オフとスイッチ３５のオン・オフの組み合わせに応じて、高ゲイン、中ゲイン、低ゲインに制御される。
【００４０】
なお、ＯＲ回路１６７は、フリップフロップ回路１６２の出力Ｑ１を遅延回路１６５で遅延した信号とＳＷ２＿ＯＮ／ＯＦＦとの論理和を出力するので、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルのときは、ＳＷ１＿ＯＮ／ＯＦＦもＨレベルになる。従って、スイッチ３４がオフで、スイッチ３５がオンという状態は存在しない。しかしながら、比較しきい値Ｖ１は比較しきい値Ｖ２よりも小さいので、フリップフロップ回路１６３の出力Ｑ２がＨレベルに変化するとき、フリップフロップ回路１６２の出力Ｑ１を遅延回路１６５で遅延した信号は、最終的にはＨレベルに変化する。過渡的に、ＳＷ１＿ＯＮ／ＯＦＦがＬレベルで、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルという状態を許容するのであれば、ＯＲ回路１６７は省いてもよい。
【００４１】
ＯＲ回路１４０とフリップフロップ回路１４１とは、コンパレータストップ回路（ＣＯＭＰ＿ＳＴＯＰ：Comparator Stop）を構成する。ＯＲ回路１４０は、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦの論理和を取り、何れかが１つでもＨレベルになると、出力をＨレベルに変化させる。ＯＲ回路１４０の出力は、フリップフロップ回路１４１の入力端子ＣＬＫ４に入力される。フリップフロップ回路１４１は、入力端子ＣＬＫ４の信号レベルがＨレベルになると、出力ＣＯＭＰ＿ＳＴＯＰをＨレベルに変化させる。フリップフロップ回路１４１の出力を論理式で表すと、下記のようになる。
ＣＯＭＰ＿ＳＴＯＰ＝ＳＷ０＿ＯＮ／ＯＦＦ＋ＳＷ１＿ＯＮ／ＯＦＦ＋ＳＷ２＿ＯＮ／ＯＦＦ
【００４２】
フリップフロップ回路１４１は、出力ＣＯＭＰ＿ＳＴＯＰをＨレベルに変化させた後は、出力をＨレベルに保持する。コンパレータ回路１８０内の各コンパレータは、フリップフロップ回路１４１が出力するＣＯＭＰ＿ＳＴＯＰがＨレベルになると、比較動作を停止する。フリップフロップ回路１４１の入力端子ＣＬＲ４は、リセット信号を出力するバッファ１５０に接続される。フリップフロップ回路１４１は、入力端子ＣＬＲ４にリセット信号が入力されると、出力ＣＯＭＰ＿ＳＴＯＰをＬレベルにリセットする。リセット信号の入力後、コンパレータ回路１８０内の各コンパレータは、ＣＯＭＰ＿ＳＴＯＰがＬレベルになることで、比較動作を開始する。
【００４３】
以下、ＴＩＡ回路２０の出力レベルが比較しきい値Ｖ２よりも高いとき、比較しきい値Ｖ１よりも高いとき、比較しきい値Ｖ０よりも高いとき、及び、比較しきい値Ｖ０よりも低いときの動作について説明する。図５に、ＴＩＡ回路２０の出力レベルが比較しきい値Ｖ２よりも高いときの各部の波形を示す。光バースト信号の先頭部分でリセット信号が入力されると、フリップフロップ回路１６１〜１６３の出力がＬレベルにリセットされる。スイッチ３４及び３５はオフとなり、ＴＩＡ回路２０のゲインは、高ゲインとなる。
【００４４】
図５では、ＴＩＡ回路２０のゲインが高ゲインのとき、ＴＩＡ回路２０の出力（ＴＩＡＯＵＴ）のプリアンプル信号における“１”のレベルは、コンパレータ１３０が比較する比較しきい値Ｖ２よりも高い。また、ＴＩＡ回路２０の出力“０”のレベル、つまり、プリバイアスレベルは、コンパレータ１２０が比較する比較しきい値Ｖ１よりも高い。
【００４５】
リセット信号の入力後、フリップフロップ回路１４１が出力するＣＯＭＰ＿ＳＴＯＰ信号はＬレベルにリセットされ、コンパレータ回路１８０内の各コンパレータは、比較動作を開始する。コンパレータ１１０は、プリバイアス期間で、ＴＩＡ回路２０の出力が無信号レベルから“０”のレベルに変化し、比較しきい値Ｖ０以上となると、出力をＨレベルに変化させる。これに伴い、フリップフロップ回路１６１の出力Ｑ０はＨレベルに変化する。また、コンパレータ１２０は、ＴＩＡ回路２０の出力が比較しきい値Ｖ１以上になると、出力をＨレベルに変化させる。これに伴い、フリップフロップ回路１６２は、出力Ｑ１をＨレベルに変化させる。比較しきい値Ｖ２は、“０”のレベルよりも高いレベルであるので、コンパレータ１３０の出力は、プリバイアス期間ではＬレベルのまま変化せず、フリップフロップ回路１６３の出力Ｑ２はＬレベルのままである。
【００４６】
遅延回路１６４、１６５は、プリバイアス期間では、フリップフロップ回路１６３の出力Ｑ２がＬレベルであるので、それぞれ入力信号に遅延を与えて出力する。従って、遅延回路１６４の出力であるＳＷ０＿ＯＮ／ＯＦＦは、フリップフロップ回路１６１の出力Ｑ０の変化からプリバイアス期間分だけ遅れてＨレベルに変化する。また、遅延回路１６５の出力は、フリップフロップ回路１６２の出力Ｑ１の変化からプリバイアス期間分だけ遅れてＨレベルに変化する。プリバイアス期間では、フリップフロップ回路１６３の出力Ｑ２はＬレベルであるので、ＯＲ回路１６７の出力であるＳＷ１＿ＯＮ／ＯＦＦはＬレベルである。つまり、ＳＷ０＿ＯＮ／ＯＦＦ及びＳＷ１＿ＯＮ／ＯＦＦは、プリバイアス期間ではＨレベルに変化しない。
【００４７】
プリアンプル信号が入力され、ＴＩＡ回路２０の出力が“１”のレベルになると、コンパレータ１３０の出力はＨレベルに変化し、フリップフロップ回路１６３の出力Ｑ２はＨレベルに変化する。それに伴い、スイッチ制御回路１６０の出力ＳＷ２＿ＯＮ／ＯＦＦは、Ｈレベルに変化する。また、ＯＲ回路１６７の出力ＳＷ１＿ＯＮ／ＯＦＦもＨレベルに変化する。フリップフロップ回路１４１は、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化するタイミングで、ＣＯＭＰ＿ＳＴＯＰ信号をＨレベルに変化させる。コンパレータ１１０、１２０、１３０は、ＣＯＭＰ＿ＳＴＯＰ信号がＨレベルに変化すると、比較動作を停止する。
【００４８】
スイッチ３４（ＳＷ１）は、ＳＷ１＿ＯＮ／ＯＦＦがＨレベルに変化することでオンになる。また、スイッチ３５（ＳＷ２）は、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化することでオンになる、スイッチ３４及び３５がオンになることで、ＴＩＡ回路２０の帰還抵抗は、抵抗３１（Ｒ１）、抵抗３２（Ｒ２）、抵抗３３（Ｒ３）の並列抵抗となり、ＴＩＡ回路２０のゲインは、高ゲインから低ゲインに変化する。ゲインが高ゲインから低ゲインに切り替えられることで、ＴＩＡ回路２０の出力（ＴＩＡＯＵＴ）の振幅は、ゲイン切り替え前に比して低下する。
【００４９】
ここで、プリバイアスレベルと比較しきい値Ｖ１とのレベル差が小さいと、プリバイアスの変動（ノイズ）で、フリップフロップ回路１６２の出力Ｑ１がＨレベルに変化するタイミングが不安定になる。しかし、比較しきい値Ｖ２は、プリバイアスレベルよりもマージンレベル１（式１）だけ高いので、フリップフロップ回路１６３（ＦＦ２）の出力Ｑ２（ＳＷ２＿ＯＮ／ＯＦＦ）は、プリバイアス期間ではＬレベルに保たれ、不安定な波形は発生しない。フリップフロップ回路１６１（ＦＦ０）の出力Ｑ０及びフリップフロップ回路１６２（ＦＦ１）の出力Ｑ１は、プリバイアス期間分だけ遅延され、フリップフロップ回路１６３（ＦＦ２）の出力Ｑ２はプリバイアス期間ではＬレベルに保持されるので、ＣＯＭＰ＿ＳＴＯＰ信号がプリバイアス期間でＨレベルに変化することはない。
【００５０】
ＣＯＭＰ＿ＳＴＯＰ信号は、プリアンプル信号が入力される期間でＨレベルに変化し、コンパレータ１１０、１２０、１３０は、プリバイアス期間が経過し、プリアンプル信号入力された後に比較動作を停止する。従って、コンパレータ１１０、１２０、１３０が最終的に出力する比較結果は、プリアンプル信号入力時の比較結果であることが保証される。その結果、プリバイアスの影響で、コンパレータ１３０の出力に不安定な波形が現れたとしても、プリアンプル信号での比較結果に基づいて、安定的に、ゲイン制御部３０のスイッチ３４及び３５を制御することができる。
【００５１】
図６に、ＴＩＡ回路２０の出力レベルが比較しきい値Ｖ２より小さく、比較しきい値Ｖ１よりも大きいときの各部の波形を示す。リセット信号の入力後、ＴＩＡ回路２０のゲインは高ゲインに、コンパレータ回路１８０内の各コンパレータは比較動作を開始する。ＴＩＡ回路２０のゲインが高ゲインのとき、ＴＩＡ回路２０の出力（ＴＩＡＯＵＴ）におけるプリアンプル信号の“１”のレベルは、コンパレータ１３０が比較する比較しきい値Ｖ２より低く、コンパレータ１２０が比較する比較しきい値Ｖ１よりは高い。また、ＴＩＡ回路２０の出力“０”のレベル、つまり、プリバイアスレベルは、コンパレータ１１０が比較する比較しきい値Ｖ０よりも高い。
【００５２】
コンパレータ１１０は、プリバイアス期間で、ＴＩＡ回路２０の出力が無信号レベルから“０”のレベルに変化し、比較しきい値Ｖ０以上となると、出力をＨレベルに変化させる。これに伴い、フリップフロップ回路１６１の出力Ｑ０はＨレベルに変化する。比較しきい値Ｖ１及びＶ２は、“０”のレベルよりも高いレベルであるので、コンパレータ１２０、１３０の出力は、プリバイアス期間ではＬレベルのまま変化しない。従って、フリップフロップ回路１６２の出力Ｑ１及びフリップフロップ回路１６３の出力Ｑ２は、Ｌレベルのままである。遅延回路１６４は、フリップフロップ回路１６３の出力Ｑ２がＬレベルであるので、フリップフロップ回路１６１の出力Ｑ０に遅延を与えて出力する。
【００５３】
プリアンプル信号が入力され、ＴＩＡ回路２０の出力が“１”のレベルになると、コンパレータ１２０の出力はＨレベルに変化し、フリップフロップ回路１６２の出力Ｑ１はＨレベルに変化する。このとき、ＴＩＡ回路２０の出力は比較しきい値Ｖ２よりも小さいので、コンパレータ１３０の出力及びフリップフロップ回路１６３の出力Ｑ２はＬレベルのままである。遅延回路１６５は、フリップフロップ回路１６３の出力Ｑ２がＬレベルであるので、フリップフロップ回路１６２の出力Ｑ１に遅延を与えて出力する。
【００５４】
遅延回路１６４は、フリップフロップ回路１６１の出力Ｑ０の立ち上がりエッジからプリバイアス期間分遅れてＳＷ０＿ＯＮ／ＯＦＦをＨレベルに変化させる。フリップフロップ回路１４１は、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルに変化するタイミングで、ＣＯＭＰ＿ＳＴＯＰ信号をＨレベルに変化させる。コンパレータ１１０、１２０、１３０は、ＣＯＭＰ＿ＳＴＯＰ信号がＨレベルに変化すると、比較動作を停止する。
【００５５】
遅延回路１６５は、フリップフロップ回路１６２の出力Ｑ１の立ち上がりエッジからプリバイアス期間分遅れて出力をＨレベルに変化させる。ＯＲ回路１６７は、遅延回路１６５の出力とフリップフロップ回路１６３の出力Ｑ２との論理和を出力するので、遅延回路１６５の出力がＨレベルに変化したことに伴って、出力をＨレベルに変化させる。つまり、ＯＲ回路１６７の出力であるＳＷ１＿ＯＮ／ＯＦＦは、フリップフロップ回路１６２の出力Ｑ１の立ち上がりエッジからプリバイアス分遅れてＨレベルに変化する。
【００５６】
ここで、プリアンプル信号入力時のＴＩＡ回路２０の出力が比較しきい値Ｖ２よりも大きければ、ＳＷ１＿ＯＮ／ＯＦＦがＨレベルに変化するまでに、フリップフロップ回路１６３の出力Ｑ２（ＳＷ２＿ＯＮ／ＯＦＦ）がＨレベルに変化するはずである。従って、フリップフロップ回路１６２の出力Ｑ１がＨレベルに変化し、その後ＳＷ１＿ＯＮ／ＯＦＦがＨレベル変化するまでに、つまりは、フリップフロップ回路１６２の出力Ｑ１がＨレベルに変化し、その立ち上がりエッジからプリバイアス期間が経過するまでに、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化しないとき、プリアンプル信号の振幅は、比較しきい値Ｖ１と比較しきい値Ｖ２との間であると判断できる。
【００５７】
スイッチ３４（ＳＷ１）は、ＳＷ１＿ＯＮ／ＯＦＦがＨレベルに変化するとオンになる。スイッチ３４がオンになることで、ＴＩＡ回路２０の帰還抵抗は、抵抗３１（Ｒ１）と抵抗３２（Ｒ２）の並列抵抗となり、ＴＩＡ回路２０のゲインは、高ゲインから中ゲインに変化する。それに伴い、ＴＩＡ回路２０の出力（ＴＩＡＯＵＴ）の振幅は、ゲイン切り替え前に比して低下する。
【００５８】
プリバイアスレベルと比較しきい値Ｖ０とのレベル差が小さい場合、プリバイアスの変動（ノイズ）で、フリップフロップ回路１６１の出力Ｑ０がＨレベルに変化するタイミングが不安定になる。しかし、比較しきい値Ｖ１は、比較しきい値Ｖ２のレベルを“１”のレベルとしたときの“０”のレベルよりもマージンレベル２（式２）だけ高いレベルであるので、フリップフロップ回路１６２の出力Ｑ１は、プリバイアス期間ではＨレベルに変化しない。つまり、プリバイアス期間にて、フリップフロップ回路１６２の出力Ｑ１及びＳＷ１＿ＯＮ／ＯＦＦに不安定な区間は発生しない。
【００５９】
フリップフロップ回路１６１（ＦＦ０）の出力Ｑ０は、遅延回路１６４でプリバイアス期間分だけ遅延されるので、ＳＷ０＿ＯＮ／ＯＦＦがプリバイアス期間でＨレベルに変化することはない。このため、ＴＩＡ回路２０の出力が比較しきい値Ｖ１と比較しきい値Ｖ２との間にある場合も、ＣＯＭＰ＿ＳＴＯＰ信号は、プリバイアス信号ではＨレベルに変化しない。従って、コンパレータ１１０、１２０、１３０は、プリバイアス期間が経過し、プリアンプル信号入力された後に比較動作を停止する。
【００６０】
図６でも、コンパレータ１１０、１２０、１３０が最終的に出力する比較結果は、プリアンプル信号入力時の比較結果であることが保証される。その結果、プリバイアスの影響で、コンパレータ１１０の出力に不安定な波形が現れたとしても、プリアンプル信号での比較結果に基づいて、安定的に、ゲイン制御部３０のスイッチ３４を制御することができる。
【００６１】
なお、図６では、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルになることでＣＯＭＰ＿ＳＴＯＰ信号がＨレベルに変化し、コンパレータ回路１８０における比較動作が停止する。このため、ＳＷ０＿ＯＮ／ＯＦＦ（ＣＯＭＰ＿ＳＴＯＰ信号）がＨレベルに変化した時点以降に、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化することはない。従って、フリップフロップ回路１６２の出力Ｑ１がＨレベルに変化し、かつ、フリップフロップ回路１６１の出力Ｑ０の立ち上がりエッジからプリバイアス期間が経過するまでにＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化しないとき、ＴＩＡ回路２０の出力（プリアンプル信号の振幅）は、比較しきい値Ｖ１と比較しきい値Ｖ２との間であると判断できる。
【００６２】
また、図６では、プリアンプル信号でＨレベルとなったフリップフロップ回路１６２の出力Ｑ１を、更にプリバイアス期間分遅延している。しかしながら、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルになった時点で既にプリバイアス期間は経過しているので、それ以上、出力Ｑ１を遅延する必要はない。従って、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルになった時点でフリップフロップ回路１６２の出力Ｑ１がＨレベルであれば、その時点で、ＳＷ１＿ＯＮ／ＯＦＦをＨレベルに変化させてもよい。これを実現するには、図１の構成から遅延回路１６５を削除し、遅延回路１６４の出力（ＳＷ０＿ＯＮ／ＯＦＦ）と、フリップフロップ回路１６２の出力との論理積を取るＡＮＤ回路を設け、ＡＮＤ回路の出力をＯＲ回路１６７に入力すればよい。
【００６３】
図７に、ＴＩＡ回路２０の出力レベルが比較しきい値Ｖ１より小さく、比較しきい値Ｖ０よりも大きいときの各部の波形を示す。リセット信号の入力後、ＴＩＡ回路２０のゲインは高ゲインになり、コンパレータ回路１８０の各コンパレータは比較動作を開始する。ＴＩＡ回路２０のゲインが高ゲインのとき、ＴＩＡ回路２０の出力（ＴＩＡＯＵＴ）におけるプリアンプル信号の“１”のレベルは、コンパレータ１２０が比較する比較しきい値Ｖ１より低く、コンパレータ１１０が比較する比較しきい値Ｖ０よりは高い。
【００６４】
ＴＩＡ回路２０の出力は、プリバイアス期間で、無信号レベルから“０”のレベルに変化する。コンパレータ１１０が比較する比較しきい値Ｖ０は、比較しきい値Ｖ１のレベルを“１”のレベルとしたときの“０”のレベルよりもマージンレベル３（式３）だけ高い。従って、フリップフロップ回路１６１の出力Ｑ０は、プリバイアス期間ではＨレベルに変化しない。
【００６５】
プリアンプル信号が入力され、ＴＩＡ回路２０の出力が“１”のレベルになると、コンパレータ１１０の出力はＨレベルに変化し、フリップフロップ回路１６１の出力Ｑ０はＨレベルに変化する。このとき、ＴＩＡ回路２０の出力は比較しきい値Ｖ１よりも小さいので、コンパレータ１２０及び１３０の出力はＬレベルであり、フリップフロップ回路１６２の出力Ｑ１及びフリップフロップ回路１６３の出力Ｑ２はＬレベルのままである。
【００６６】
遅延回路１６４は、フリップフロップ回路１６３の出力Ｑ２がＬレベルであるので、フリップフロップ回路１６１の出力Ｑ０に遅延を与える。遅延回路１６４は、フリップフロップ回路１６１の出力Ｑ０の立ち上がりエッジからプリバイアス期間分遅れてＳＷ０＿ＯＮ／ＯＦＦをＨレベルに変化させる。フリップフロップ回路１４１は、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルに変化するタイミングで、ＣＯＭＰ＿ＳＴＯＰ信号をＨレベルに変化させる。コンパレータ１１０、１２０、１３０は、ＣＯＭＰ＿ＳＴＯＰ信号がＨレベルに変化すると、比較動作を停止する。
【００６７】
ここで、プリアンプル信号入力時のＴＩＡ回路２０の出力が比較しきい値Ｖ１よりも大きければ、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルに変化するまでに、フリップフロップ回路１６２の出力Ｑ１がＨレベルに変化するはずである。従って、フリップフロップ回路１６１の出力Ｑ０がＨレベルに変化し、その後ＳＷ０＿ＯＮ／ＯＦＦがＨレベル変化するまでに、つまりは、フリップフロップ回路１６１の出力Ｑ０がＨレベルに変化し、その立ち上がりエッジからプリバイアス期間が経過するまでに、フリップフロップ回路１６２の出力Ｑ１がＨレベルに変化しないとき、プリアンプル信号の振幅は、比較しきい値Ｖ０と比較しきい値Ｖ１との間であると判断できる。
【００６８】
図７のケースでは、ＳＷ１＿ＯＮ／ＯＦＦ及びＳＷ２＿ＯＮ／ＯＦＦはＬレベルのまま変化しないので、スイッチ３４（ＳＷ１）及びスイッチ３５（ＳＷ２）はオフのままである。従って、ＴＩＡ回路２０のゲインは、高ゲインのままである。本実施形態では、ＴＩＡ回路２０のプリアンプル信号入力時の出力レベルが比較しきい値Ｖ０と比較しきい値Ｖ１との間にあるときは、便宜上、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルに変化した時点を、高ゲイン→高ゲインのゲイン切り替えがあったものとして取り扱うこととする。
【００６９】
図８に、ＴＩＡ回路２０の出力レベルが比較しきい値Ｖ０より小さいときの各部の波形を示す。リセット信号の入力後、ＴＩＡ回路２０のゲインは高ゲインになり、コンパレータ回路１８０の各コンパレータは比較動作を開始する。ＴＩＡ回路２０のゲインが高ゲインのとき、ＴＩＡ回路２０の出力（ＴＩＡＯＵＴ）におけるプリアンプル信号の“１”のレベルは、コンパレータ１１０が比較する比較しきい値Ｖ０より低い。この場合、フリップフロップ回路１６１〜１６３の出力Ｑ０〜Ｑ２は全てＬレベルのまま変化しない。従って、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦ、ＣＯＭＰ＿ＳＴＯＰ信号も、Ｌレベルのままとなる。
【００７０】
再び図１に戻り、ＰＯＳＴ１９０は、バッファであり、ＴＩＡ回路２０が出力する信号を、シングル信号から差動信号へ変換する。ＶＲＥＦ４０は、ＰＯＳＴ１９０の差動入力の両端子間のバランスをとるためのダミー用アンプであり、固定電圧を出力する。ＰＯＳＴ１９０は、ＶＲＥＦ４０が出力する固定電圧とＴＩＡ回路２０からの入力信号とを、差動信号でＡＴＣ回路５０に出力する。
【００７１】
リセット遅延回路８０は、リセット信号と、スイッチ制御回路１６０が生成するＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦとを入力する。リセット遅延回路８０は、リセット信号とスイッチ制御回路１６０からの信号とに基づいて、ＡＴＣ回路５０におけるピーク検出を制御するＰＤＲＥＳＥＴ（ＰＤリセット：Peak Detector リセット）信号を生成する。リセット遅延回路８０は、リセット信号の入力後、ゲイン制御部３０がゲイン切り替えを行うまでリセット信号を遅延し、ゲイン切り替え後にＰＤＲＥＳＥＴ信号をＬレベルからＨレベルに変化させる。
【００７２】
より詳細には、リセット遅延回路８０は、バッファ１５０を介してリセット信号が入力されると、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦのレベルを監視する。リセット遅延回路８０は、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦの少なくとも一方がＨレベルに変化すると、その時刻をゲイン切り替え開始時刻として認識する。リセット遅延回路８０は、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化しないとき、つまり、実際には高ゲインのまま維持されるときは、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルに変化した時点を、高ゲインから高ゲインへのゲイン切り替開始時刻として認識する。
【００７３】
リセット遅延回路８０は、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化すると、その時刻から所定の切り替え時間の経過後に、出力するＰＤＲＥＳＥＴ信号をＨレベルに変化させる。ゲイン切り替え時間は、スイッチ制御回路１６０がゲイン切り替えを行ってから、ＴＩＡ回路２０が安定して切り替え後のゲインで信号出力を行うまでの間の時間を指す。リセット遅延回路８０は、ＡＴＣ回路５０とマスク回路９０とにＰＤＲＥＳＥＴ信号を送る。
【００７４】
ＡＴＣ回路５０は、ピーク検出回路（PEAK DETECTOR）５１、５４、加算回路５２、ＡＴＣバッファ５３を有する。ＡＴＣ回路５０は、入出力を差動形式とする。ピーク検出回路（−）５１は、ＰＯＳＴ１９０が出力する差動信号の−側の信号のピークを検出する。ピーク検出回路（＋）５４は、ＰＯＳＴ１９０が出力する差動信号の＋側の信号のピークを検出する。ピーク検出回路（−）５１及びピーク検出回路（＋）５４は、それぞれ、リセット遅延回路８０がＰＤＲＥＳＥＴ信号を出力すると、ピーク検出動作を開始する。つまり、ピーク検出回路（−）５１及びピーク検出回路（＋）５４は、ＴＩＡ回路２０のゲイン切り替えが完了した後に、ピーク検出を開始する。
【００７５】
加算回路５２は、ピーク検出回路（＋）５４が検出した＋側のピーク信号と、−側の入力信号とを加算する。また、加算回路５２は、ピーク検出回路（−）５１が検出した−側のピーク信号と、＋側の入力信号とを加算する。互いのピークを加算することで、入力信号のオフセットがキャンセルされ、しきい値が自動的に調整される。加算回路５２は、ＡＴＣバッファ５３を経由して、リミッティングアンプ６０に調整した信号を出力する。
【００７６】
リミッティングアンプ６０は、ＡＴＣ回路５０の出力を増幅し、バッファ７０を介して、データ信号を出力する。マスク回路９０は、リセット信号とリセット遅延回路８０が生成するＰＤＲＥＳＥＴ信号とに基づいて、リミッティングアンプ６０の出力をマスクする旨のマスク信号を生成する。マスク回路９０は、リセット信号が入力されると、マスク信号を出力する。マスク回路９０は、マスク信号の出力後、リセット遅延回路８０がＰＤＲＥＳＥＴ信号を出力すると、その時点から所定時間の経過後に、マスク信号を解除する。この所定時間は、ピーク検出用プリアンプル信号が出力される期間の長さに相当する時間とする。
【００７７】
マスク回路９０は、マスク信号をリミッティングアンプ６０のコントロール端子に入力する。リミッティングアンプ６０は、マスク信号が出力される期間は、信号出力を停止する。マスク信号は、リセット信号の入力後、ピーク検出用プリアンプル信号が出力される期間が経過するまで出力されるので、リミッティングアンプ６０は、プリバイアス信号と、プリアンプル信号のうちのゲイン切り替え用プリアンプル信号及びピーク検出用プリアンプル信号とをマスクする。
【００７８】
信号検出回路１００は、リセット信号とマスク信号とに基づいて、ＳＤＯＵＴ信号を生成する。信号検出回路１００は、リセット信号の入力後、出力するＳＤＯＵＴ信号を信号検出がない旨を示すＬレベルに変化させる。信号検出回路１００は、マスク回路９０がリミッティングアンプ６０のマスクを解除すると、つまり、マスク信号をＨレベルからＬレベルに変化させると、ＳＤＯＵＴ信号を信号検出がある旨を示すＨレベルに変化させる。リミッティングアンプ６０は、プリバイアス信号とゲイン切り替え用プリアンプル信号とピーク検出用プリアンプル信号とをマスクするので、信号検出回路１００は、その他のプリアンプル信号が出力されるタイミングから、データ信号の出力を経て、次のリセット信号が発行されるまでの間、ＳＤＯＵＴ信号をＨレベルにする。
【００７９】
図９に、ＰＯＳＴ１９０の出力、リミッティングアンプ６０の出力、リセット信号、信号検出回路１００の出力の信号波形例を示す。ＰＯＳＴ１９０の出力であるＰＯＳＴＯＵＴＰ／ＡＴＣＩＮＰ及びＰＯＳＴＯＵＴＮ／ＡＴＣＩＮＮ（ａ）は、受光素子１０が出力する電流信号をＴＩＡ回路２０で電圧信号に変換し、その電圧信号を差動信号に変換したものである。リミッティングアンプ６０の出力であるＬＩＭ−ＡＭＰ  ＯＵＴＰ及びＬＩＭ−ＡＭＰ  ＯＵＴＮ（ｂ）は、ＡＴＣ回路５０を通過したＰＯＳＴ１９０の出力をリミッティングアンプ６０で増幅したものである。
【００８０】
バースト１からバースト２へ移り、リセット信号（ｃ）のパルスが入力されると、信号検出回路１００は、出力するＳＤＯＵＴ信号（ｄ）をＬレベルに変化させる。また、マスク回路９０は、リミッティングアンプ６０に出力するマスク信号をＨレベルに変化させ、リミッティングアンプ６０の出力をマスクする。リセット信号の入力後、ＣＯＭＰ＿ＳＴＯＰ信号がＬレベルにリセットされ、コンパレータ回路１８０は、比較動作を開始する。スイッチ制御回路１６０は、リセット信号の入力後、フリップフロップ回路１６１〜１６３をＬレベルにリセットし、ゲイン制御部３０内のスイッチ３４及び３５をオフにし、ＴＩＡ回路２０のゲインを高ゲインにする。
【００８１】
スイッチ制御回路１６０は、プリバイアスを経て、プリアンプル信号が入力されると、先頭のゲイン切り替え用プリアンプル信号の振幅（出力レベル）に応じて、ＴＩＡ回路２０のゲインを、高ゲイン、中ゲイン、又は、低ゲインに制御する。図９では、スイッチ制御回路１６０は、ＴＩＡ回路２０のゲインを低ゲインに制御している。ゲインが切り替わることで、ＰＯＳＴ１９０の出力ＰＯＳＴＯＵＴＰ／ＡＴＣＩＮＰ及びＰＯＳＴＯＵＴＮ／ＡＴＣＩＮＮは、ゲイン切り替え前に比して、振幅が小さくなる。
【００８２】
リセット遅延回路８０は、ゲイン切り替え後、ＡＴＣ回路５０及びマスク回路９０にＰＤＲＥＳＥＴ信号を送る。より詳細には、リセット遅延回路８０は、ＳＷ１＿ＯＮ／ＯＦＦ及びＳＷ２＿ＯＮ／ＯＦＦがＨレベルに立ち上がってから（図５）、ゲイン切り替え時間の経過後にＰＤＲＥＳＥＴ信号をＨレベルに変化させる。或いは、リセット遅延回路８０は、ＳＷ１＿ＯＮ／ＯＦＦがＨレベルに立ち上がってから（図６）、ゲイン切り替え時間の経過後にＰＤＲＥＳＥＴ信号をＨレベルに変化させる。または、リセット遅延回路８０は、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルに立ち上がってから（図７）、ゲイン切り替え時間の経過後にＰＤＲＥＳＥＴ信号をＨレベルに変化させる。
【００８３】
ＡＴＣ回路５０は、ＰＤＲＥＳＥＴ信号がＨレベルに変化すると、ピーク検出動作を開始する。ＡＴＣ回路５０は、ゲイン切り替え用プリアンプル信号に後続するピーク検出用プリアンプル信号を用いてピーク検出を行う。マスク回路９０は、ＰＤＲＥＳＥＴ信号がＨレベルに変化してから所定時間の経過後にマスク信号をＬレベルに変化させる。マスク回路９０は、ピーク検出用プリアンプル信号の出力が終了する時刻に合わせて、マスク信号をＬレベルに変化させる。
【００８４】
リミッティングアンプ６０は、マスク信号がＬレベルになることで、出力停止を解除し、出力ＬＩＭ−ＡＭＰ  ＯＵＴＰ及びＬＩＭ−ＡＭＰ  ＯＵＴＮの出力を開始する。マスク信号は、リセット信号が入力されてからピーク検出用プリアンプル信号が終了するまでの間Ｈレベルになるので、リミッティングアンプ６０は、ゲイン切り替え用プリアンプル信号とピーク検出用プリアンプル信号をマスクし、その他のプリアンプル信号以降の信号を出力する。
【００８５】
信号検出回路１００は、マスク回路９０がマスク信号をＨレベルに変化させると、出力するＳＤＯＵＴ信号をＨレベルに変化させる。信号検出回路１００は、リセット信号の入力から、リミッティングアンプ６０がその他のプリアンプル信号を出力するタイミングまでの間は、ＳＤＯＵＴ信号をＬレベルにする。信号検出回路１００は、マスクが解除され、リミッティングアンプ６０がその他のプリアンプル信号を出力するタイミングから、次のリセット信号が入力されるまで、ＳＤＯＵＴ信号をＨレベルにする。
【００８６】
図１０に、動作手順を示す。光バースト受信器２００に、バーストの先頭で、リセット信号が入力される（ステップＳ１）。スイッチ制御回路１６０は、リセット信号が入力されると、フリップフロップ回路１６１〜１６３をリセットし、ＴＩＡ回路２０のゲインを高ゲインにする（ステップＳ２）。また、フリップフロップ回路１４１は、出力ＣＯＭＰ＿ＳＴＯＰをＬレベルにリセットする。コンパレータ回路１８０は、ＣＯＭＰ＿ＳＴＯＰがＬレベルになることで、比較可能な状態になる。マスク回路９０は、リミッティングアンプ６０に出力するマスク信号をＨレベルに変化させ、リミッティングアンプ６０の出力をマスクする。信号検出回路１００は、ＳＤＯＵＴ信号をＬレベルに変化させる。
【００８７】
受光素子１０は、光入力信号を電流信号に変換する。ＴＩＡ回路２０は、高ゲインで、受光素子１０が出力する電流信号を電圧信号に変換する（ステップＳ３）。コンパレータ回路１８０は、ＴＩＡ回路２０の出力信号のレベル（出力電圧）と、３つの比較しきい値Ｖ０〜Ｖ２をそれぞれ比較する（ステップＳ４）。コンパレータ回路１８０内のコンパレータ１３０が比較する比較しきい値Ｖ２は、光入力信号最大時のＴＩＡ回路２０の出力電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルである（式１）ので、少なくともコンパレータ１３０の出力ＣＯＭＰ２は、光入力信号がプリバイアス信号のとき、Ｈレベルに変化しない。
【００８８】
スイッチ制御回路１６０は、コンパレータ回路１８０から比較結果を入力し、それに基づいて、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦの信号レベルを変化させる。ゲイン切り替え用プリアンプル信号の振幅が比較しきい値Ｖ２以上のときは、ゲイン切り替え用プリアンプル信号入力時にフリップフロップ回路１６３の出力Ｑ２がＨレベルに変化し、ＳＷ１＿ＯＮ／ＯＦＦ及びＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化する（図５）。ゲイン切り替え用プリアンプル信号の振幅が比較しきい値Ｖ１と比較しきい値Ｖ２との間のときは、フリップフロップ回路１６２の出力Ｑ１がＨレベルに変化してからプリバイアス期間の経過後に、ＳＷ１＿ＯＮ／ＯＦＦがＨレベルに変化する（図６）。ゲイン切り替え用プリアンプル信号の振幅が比較しきい値Ｖ０と比較しきい値Ｖ１との間のときは、フリップフロップ回路１６１の出力Ｑ０がＨレベルに変化してからプリバイアス期間の経過後に、ＳＷ０＿ＯＮ／ＯＦＦがＨレベルに変化する（図７）。
【００８９】
ゲイン制御部３０は、スイッチ制御回路１６０が出力するＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦの信号レベルに組み合わせに応じて、スイッチ３４及びスイッチ３５のオン・オフを制御し、ＴＩＡ回路２０のゲイン切り替えを行う（ステップＳ５）。ＴＩＡ回路２０のゲインは、スイッチ３４及びスイッチ３５のオン・オフの組み合わせに応じて決まる。スイッチ３４及び３５の双方がオフのとき、ＴＩＡ回路２０のゲインは高ゲインになる。スイッチ３４及び３５の双方がオンのとき、ＴＩＡ回路２０のゲインは低ゲインになる。スイッチ３４のみがオンのとき、ＴＩＡ回路２０のゲインは中ゲインになる。
【００９０】
ＯＲ回路１４０は、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦの何れか１つでもＨレベルに変化すると、つまり、ＴＩＡ回路２０のゲイン切り替えが行われると、出力をＨレベルに変化させる。フリップフロップ回路１４１は、ＯＲ回路１４０の出力がＨレベルに変化することで、ＣＯＭＰ＿ＳＴＯＰをＨレベルに変化させる。コンパレータ回路１８０は、ＣＯＭＰ＿ＳＴＯＰがＨレベルに変化することで、比較動作を停止する（ステップＳ６）。ここまでの各ステップは、光入力信号のプリバイアス信号及びゲイン切り替え用プリアンプル信号が入力されているときに行われる。
【００９１】
ＴＩＡ回路２０は、ゲイン切り替え後、ゲイン切り替え用プリアンプル信号に後続するピーク検出用プリアンプル信号以降の信号を、切り替え後のゲインで増幅する。リセット遅延回路８０は、リセット信号の入力後、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦ、ＳＷ２＿ＯＮ／ＯＦＦの何れかがＨレベルに変化すると、その時刻から所定のゲイン切り替え時間の経過後に、ＰＤＲＥＳＥＴ信号を出力する（ステップＳ７）。ＡＴＣ回路５０内のピーク検出回路（−）５１及びピーク検出回路（＋）５４は、ＰＤＲＥＳＥＴ信号が出力されると、ピーク検出を開始する（ステップＳ８）。加算回路５２は、ピーク検出回路（−）５１が検出した（−）側のピーク信号と（＋）側の入力信号とを加算する。また、加算回路５２は、ピーク検出回路（＋）５４が検出した（＋）側のピーク信号と（−）側の入力信号とを加算する（ステップＳ９）。加算された信号は入力信号のオフセット信号をキャンセルし、しきい値が動的に調整される。
【００９２】
マスク回路９０は、ピーク検出完了までプリアンプル信号が出力されないように、ＰＤＲＥＳＥＴ信号が出力された時点（ピーク検出開始時刻）から、ピーク検出に要する時間が経過するまでの間、リセット信号入力時にＨレベルにしたマスク信号をＨレベルに保ち、その後、マスク信号をＬレベルに変化させる。リミッティングアンプ６０は、マスク信号がＬレベルに変化することで出力停止を解除し、信号を出力する（ステップＳ１０）。マスク回路９０は、ピーク検出用プリアンプル信号が出力される間はマスク信号をＨレベルに保つので、リミッティングアンプ６０は、リセット信号入力からピーク検出が完了するまでの間の信号、すなわち、出力に影響しないプリバイアス信号、ゲイン切り替え用プリアンプル信号、及び、ピーク検出用プリアンプル信号の出力をマスクする。
【００９３】
リミッティングアンプ６０は、マスクが解除された以降の信号、すなわち、プリアンプル信号の残りの信号（その他のプリアンプル信号）、及び、データ信号を出力する。信号検出回路１００は、マスク信号がＬレベルに変化すると、リセット信号入力時にＬレベルとしたＳＤＯＵＴ信号をＨレベルに変化させる（ステップＳ１１）。信号検出回路１００は、リミッティングアンプ６０がその他のプリアンプル信号及びデータ信号を出力する間、ＳＤＯＵＴ信号をＨレベルに保ち、次のバーストでリセット信号が入力されると、ＳＤＯＵＴ信号をＬレベルに変化させる。
【００９４】
本実施形態では、光入力信号を電圧信号に変換し、その電圧信号のレベルを、光入力信号最大時の電圧信号の電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルを含む複数の比較しきい値と比較する。その後、複数の比較しきい値との比較結果に基づいて、光入力信号を電圧信号に変換する際のゲインを制御する。光入力信号最大時の電圧信号の電圧レベルを１のレベルとしたときの０のレベルよりも所定レベル高いレベルである比較しきい値（Ｖ２）は、プリバイアス信号のレベルよりも高い。このため、電圧信号のレベルと比較しきい値Ｖ２との比較結果は、プリアンプル信号入力時の比較結果であることが保証される。従って、本実施形態では、プリバイアスの影響を受けずに、ＴＩＡ回路２０のゲインを制御することが可能になる。
【００９５】
本実施形態では、電圧信号のレベルを、比較しきい値Ｖ２（式１）、比較しきい値Ｖ１（式２）、及び、比較しきい値Ｖ０（式３）の３つの比較しきい値と比較し、電圧信号に変換する際のゲインを、高ゲイン、中ゲイン、低ゲインの何れかに制御する。光バースト受信器２００は、電圧信号のレベルが比較しきい値Ｖ２以上である旨が検出されたときは、プリアンプル信号のレベルが比較しきい値Ｖ２以上であるので、ゲインを低ゲインに制御する。また、電圧信号のレベルが比較しきい値Ｖ１以上である旨が検出されたときは、電圧信号のレベルが比較しきい値Ｖ０以上となってからプリバイアスの期間に相当する期間が経過するまで、又は、電圧信号のレベルが比較しきい値Ｖ１以上となってからプリバイアスの期間に相当する期間が経過するまでに電圧信号のレベルが比較しきい値Ｖ２以上になるかを判断する。その期間内に電圧信号のレベルが比較しきい値Ｖ２以上にならないときは、プリアンプル信号のレベルは、比較しきい値Ｖ１と比較しきい値Ｖ２との間であると判断できるので、電圧信号に変換する際のゲインを中ゲインに制御する。光バースト受信器２００は、電圧信号のレベルが比較しきい値Ｖ０以上である旨が検出されたときは、電圧信号のレベルが比較しきい値Ｖ０以上となってからプリバイアスの期間に相当する期間が経過するまでに電圧信号のレベルが比較しきい値Ｖ１以上になるか否かを判断する。その期間内に電圧信号のレベルが比較しきい値Ｖ１以上にならないときは、プリアンプル信号のレベルは、比較しきい値Ｖ０と比較しきい値Ｖ１の間にあると判断できるので、電圧信号に変換する際のゲインを高ゲインに制御する。上記何れのケースでも、プリアンプル信号のレベルと比較しきい値との比較結果に基づいてゲイン制御を行っているので、プリバイアスの影響を受けずに、ゲイン制御を行うことが可能である。
【００９６】
本実施形態では、光バースト受信器２００は、電圧信号が比較しきい値Ｖ２以上である旨が検出されると、電圧信号が比較しきい値Ｖ１以上であることが検出されてからプリバイアス期間分経過すると、又は、電圧信号が比較しきい値Ｖ０以上であることが検出されてからプリバイアス期間分経過すると、電圧信号と３つの比較しきい値Ｖ０〜Ｖ２との比較動作を停止する。電圧信号が比較しきい値Ｖ２以上である旨が検出された時点、電圧信号が比較しきい値Ｖ１以上であることが検出されてからプリバイアス期間分経過した時点、及び、電圧信号が比較しきい値Ｖ０以上であることが検出されてからプリバイアス期間分経過した時点の何れも、プリバイアス信号の期間は終了しており、プリアンプル信号が入力される期間内である。従って、上記３つの時点の何れかの時点で比較動作を停止した場合、最終的な比較結果は、プリアンプル信号での比較結果であることが保証される。このため、光バースト受信器２００は、プリバイアスのノイズなどの影響を受けずに、プリアンプル信号に基づいて安定的にゲイン制御を行うことができる。
【００９７】
本実施形態では、光バースト受信器２００は、リセット遅延回路８０で、リセット信号をＴＩＡ回路２０のゲイン制御が完了するまで遅延し、ＡＴＣ回路５０におけるピーク検出を、ゲインの制御が完了した後に開始する。この場合、ＡＴＣ回路５０は、光入力信号の入力パワーが大きいときでも、プリバイアス信号をプリアンプル信号と誤認識してピーク検出することがなく、プリバイアス信号のノイズが大きいような場合でも、安定的にプリアンプル信号のピークを検出することができる。
【００９８】
本実施形態では、光バースト受信器２００は、マスク回路９０が、リセット信号の入力後にリミッティングアンプ６０の出力をマスクし、ＡＴＣ回路５０におけるピーク検出の開始から所定期間経過後にリミッティングアンプ６０のマスクを解除する。このようにすることで、プリバイアス信号と、プリアンプル信号のうちのゲイン切り替え用のプリアンプル信号及びピーク検出用のプリアンプル信号との出力をマスクすることができる。本実施形態では、光バースト受信器２００は、リセット信号の入力からリミッティングアンプ６０のマスク解除までの間はＳＤＯＵＴ信号を信号出力がない旨を表すレベル（Ｌレベル）とし、マスク解除後に信号出力がある旨を示すレベル（Ｈレベル）にする。このようにすることで、プリアンプル信号のうちのその他のプリアンプル信号及びデータ信号が出力されるときに、その旨を後段の回路に通知することができる。
【００９９】
なお、図１では、コンパレータ回路１８０は、ＴＩＡ回路２０の出力と比較しきい値とを比較したが、比較の対象は入力光信号の光パワーに応じた電圧信号であればよく、ＴＩＡ回路２０の出力には限定されない。図１１に、変形例の光バースト受信器２００ａを示す。コンパレータ回路１８０は、ＰＯＳＴ１９０の出力端子（＋）と接続され、出力端子（＋）から出力される電圧信号のレベルと比較しきい値とを比較する。この構成でも、図１の構成と同様な効果が得られる。図１１の構成とする場合、ＴＩＡ回路２０の出力負荷が、図１の構成に比して安定するというメリットがある。逆に、デメリットとしては、ＰＯＳＴ１９０の出力端子は、プラス側とマイナス側との２つがあるため、振幅が、図１の構成に比して半分になるということが挙げられる。
【０１００】
図１では、フリップフロップ回路１６３の出力Ｑ２（ＳＷ２＿ＯＮ／ＯＦＦ）をＮＯＴ回路１６６で反転し、出力Ｑ２がＬレベルのときに、遅延回路１６４及び１６５でフリップフロップ回路１６１の出力Ｑ０及びフリップフロップ回路１６２の出力Ｑ１をそれぞれ遅延した。これは、光バイアス信号にプリバイアス信号がない場合や、あっても消光比が高くプリバイアス信号が認識できないということを想定し、フリップフロップ回路１６１〜１６３の出力Ｑ０〜Ｑ２がほぼ同時にＨレベルに変化したときは、ＳＷ０＿ＯＮ／ＯＦＦ、ＳＷ１＿ＯＮ／ＯＦＦも遅延なくＨレベルに変化させるためである。
【０１０１】
しかし、フリップフロップ回路１６３の出力Ｑ２がＨレベルのときは、ＯＲ回路１６７が論理和を取ることで、ＳＷ１＿ＯＮ／ＯＦＦもＨレベルになる。このため、遅延回路１６５は、フリップフロップ回路１６３の出力Ｑ２とは無関係に、常時、フリップフロップ回路１６２の出力Ｑ１を遅延してもＳＷ１＿ＯＮ／ＯＦＦには影響を与えない。また、ＳＷ０＿ＯＮ／ＯＦＦは、スイッチ３４及び３５の制御とは関係がないので、ＳＷ０＿ＯＮ／ＯＦＦの出力がＨレベルに変化する時点がＳＷ１＿ＯＮ／ＯＦＦ及びＳＷ２＿ＯＮ／ＯＦＦがＨレベルに変化する時点から遅れても問題はない。従って、遅延回路１６４は、フリップフロップ回路１６３の出力Ｑ２とは無関係に、常時、フリップフロップ回路１６１の出力Ｑ０を遅延してもよい。つまり、図１の構成からＮＯＴ回路１６６を省き、遅延回路１６４及び１６５がフリップフロップ回路１６３の出力Ｑ２とは無関係に入力信号を遅延する構成とすることもできる。
【０１０２】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の光バースト受信器、及び、方法は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【符号の説明】
【０１０３】
１０：受光素子
２０：ＴＩＡ回路
３０：ゲイン制御部
３１〜３３：抵抗
３４、３５：スイッチ
４０：ＶＲＥＦ
５０：ＡＴＣ回路
５１、５４：ピーク検出回路
５２：加算回路
５３：ＡＴＣバッファ
６０：リミッティングアンプ
７０、１５０：バッファ
８０：リセット遅延回路
９０：マスク回路
１００：信号検出回路
１１０、１２０、１３０：コンパレータ
１４０：ＯＲ回路
１４１：フリップフロップ回路
１６０：スイッチ制御回路
１６１〜１６３：フリップフロップ回路
１６４、１６５：遅延回路
１６６：ＮＯＴ回路
１６７：ＯＲ回路
１８０：コンパレータ回路
１９０：ＰＯＳＴ
２００：光バースト受信器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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