(57)【要約】      （修正有）【課題】製造コストの上昇を抑え、更なる薄型化が可能な回路モジュールの製造方法を提供する。【解決手段】所定の領域に配線パターンが形成されている基板上に半導体部品が搭載され、前記半導体部品が封止剤で封止されている回路モジュールの製造方法であって、前記基板上に前記半導体部品を配置する第１工程Ｓ１０と、前記半導体部品を前記配線パターンと電気的に接続する第２工程Ｓ１１と、前記半導体部品を前記封止剤で封止する第３工程Ｓ１２と、前記基板上の前記封止剤で封止されていない領域に、電子部品を実装する第４工程Ｓ１３と、を有することを特徴とする。【選択図】図９
2010098077.tif 000002
【特許請求の範囲】
【請求項１】
所定の領域に配線パターンが形成されている基板上に半導体部品が搭載され、前記半導体部品が封止剤で封止されている回路モジュールの製造方法であって、
前記基板上に前記半導体部品を配置する第１工程と、
前記半導体部品を前記配線パターンと電気的に接続する第２工程と、
前記半導体部品を前記封止剤で封止する第３工程と、
前記基板上の前記封止剤で封止されていない領域に、電子部品を実装する第４工程と、を有することを特徴とする回路モジュールの製造方法。
【請求項２】
前記第４工程は、前記封止剤で封止された領域を逃げる断面視凸部を有するはんだマスクを前記基板上に配置する工程と、前記はんだマスクを介して前記配線パターン上にはんだを印刷する工程とを含むことを特徴とする請求項１記載の回路モジュールの製造方法。
【請求項３】
前記半導体部品はベアチップであり、前記第２工程は、前記ベアチップの電極パッドを前記配線パターンにワイヤボンディングする工程であることを特徴とする請求項１又は２記載の回路モジュールの製造方法。
【請求項４】
ワイヤボンディングする前に、クランプ治具が、前記ベアチップが配置される領域を含まず、前記第４工程で前記電子部品が実装される領域を含む領域をクランプすることを特徴とする請求項３記載の回路モジュールの製造方法。
【請求項５】
前記第１工程から前記第３工程は、クリーンルームにおいて行われることを特徴とする請求項１乃至４の何れか一項記載の回路モジュールの製造方法。
【請求項６】
前記半導体部品はＣＳＰパッケージであり、前記第２工程は、前記ＣＳＰパッケージの端子を前記配線パターンにはんだ付けする工程であることを特徴とする請求項１又は２記載の回路モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体部品が封止剤で封止されている回路モジュールの製造方法に関する。
に関する。
【背景技術】
【０００２】
従来から、携帯機器の電源として使用される、電池を保護する電池保護回路モジュール等の、小型化が要求される回路モジュールには、所謂ＣＯＢ（chip on board）構造が用いられている。ＣＯＢ構造とは、基板上にＩＣ、ＦＥＴなどのベアチップ等が直接実装され、ワイヤボンディング等で基板上の配線パターンと電気的に接続された後、樹脂で封止された構造である。ＣＯＢ構造を採用することにより、ディスクリート構造と比較して回路モジュールを薄型化することができる。以下に具体例を示す。
【０００３】
図１は、従来のディスクリート構造の回路モジュールを例示する平面図である。図２は、図１のＡ−Ａ線に沿う断面図である。図１及び図２を参照するに、回路モジュール１００は、基板１１０ａと、配線パターン１２０ａ及び１２０ｂと、スルーホール１３０と、ソルダレジスト１４０ａ及び１４０ｂと、ＦＥＴ１６０と、ＩＣ１７０と、クリームはんだ１８０と、電子部品１９０とを有する。
【０００４】
回路モジュール１００において、基板１１０ａの一方の面には、配線パターン１２０ａが形成されており、配線パターン１２０ａ上には、実装される部品と電気的に接続される部分（以下、パッドという）に開口部を有するソルダレジスト１４０ａが形成されている。ＦＥＴ１６０及びＩＣ１７０は例えばＳＯＰ（Small Outline Package）等のモールドパッケージ品であり、ソルダレジスト１４０ａ上に配置されている。ＦＥＴ１６０及びＩＣ１７０の端子１６０ａ及び１７０ａは、クリームはんだ１８０により対応するパッドと電気的に接続されている。
【０００５】
電子部品１９０は、クリームはんだ１８０により対応するパッドと電気的に接続されている。又、基板１１０ａの他方の面には、配線パターン１２０ｂが形成されており、配線パターン１２０ｂ上には、ソルダレジスト１４０ｂが形成されている。ソルダレジスト１４０ｂには、必要に応じて開口部が設けられ、部品の実装や、外部回路等との電気的接続を実現する。
【０００６】
基板１１０ａの一方の面に形成されている所定の配線パターン１２０ａと、基板１１０ａの他方の面に形成されている所定の配線パターン１２０ｂとは、スルーホール１３０により電気的に接続されている。なお、回路モジュール１００は、基板１１０ａの一方の面や基板１１０ａの他方の面に、外部回路等と電気的接続を行うための外部接続用端子等（図示せず）を有する。
【０００７】
このように、従来のディスクリート構造の回路モジュール１００は、例えばＳＯＰ（Small Outline Package）等のモールドパッケージ品のＦＥＴ１６０及びＩＣ１７０が搭載されている。モールドパッケージ品のＦＥＴ１６０やＩＣ１７０はそれ自身が厚いため、回路モジュール１００を薄型化（低背化）することは困難である。
【０００８】
図３は、従来のＣＯＢ構造の回路モジュールを例示する平面図である。図４は、図３のＢ−Ｂ線に沿う断面図である。図３及び図４において、図１及び図２と同一部品については、同一符号を付し、その説明は省略する場合がある。図３及び図４を参照するに、回路モジュール２００は、図１及び図２に示す回路モジュール１００のＦＥＴ１６０及びＩＣ１７０がＦＥＴベアチップ２６０及びＩＣベアチップ２７０に置換され、端子１６０ａ及び１７０ａがボンディングワイヤ２６０ａ及び２７０ａに置換され、封止樹脂３００が追加されたものである。回路モジュール２００のそれ以外の部分は、回路モジュール１００と同様に構成される。以下、回路モジュール２００について、回路モジュール１００と異なる部分についてのみ説明する。
【０００９】
回路モジュール２００において、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０は、配線パターン１２０ａ上に固着剤２５０によって固定されており、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０のそれぞれの下面にあるパッド（図示せず）と、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０下部に配置された配線パターン１２０ａとが、固着剤２５０を介して電気的に接続されている。
【００１０】
又、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０のそれぞれの上面にある電極パッド（図示せず）は、ボンディングワイヤ２６０ａ及び２７０ａにより基板１１０ａ上の対応するパッドと電気的に接続されている。封止樹脂３００は、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０、並びに、電子部品１９０を封止している。なお、回路モジュール２００は、基板１１０ａの一方の面の封止樹脂３００により封止されていない領域や基板１１０ａの他方の面に、外部回路等と電気的接続を行うための外部接続用端子等（図示せず）を有している。
【００１１】
続いて、従来のＣＯＢ構造の回路モジュール２００の製造方法について説明する。図５は、従来の回路モジュールの製造工程を例示するフローチャートである。図５を参照しながら、回路モジュール２００の製造方法について説明する。
【００１２】
図５において、工程１は電子部品実装工程である（Ｓ１００）。始めに、配線パターン１２０ａ及び１２０ｂ上に所定の開口部を有するソルダレジスト１４０ａ及び１４０ｂが形成された集合基板（複数の基板１１０ａが集合化された基板）を準備し、電子部品１９０が実装される位置に対応するパッド部分にクリームはんだ１８０を印刷する。次いで、クリームはんだ１８０が印刷されている部分に、電子部品１９０を所定の実装機によって実装する。電子部品１９０が実装された後に、集合基板は所定のリフロー炉に入れられ、各パッド部分と各パッド部分に対応する電子部品１９０のランド部分とがクリームはんだ１８０により電気的に接続される。
【００１３】
工程２は洗浄工程であり、工程１において集合基板に付着したフラックス残渣等の付着物を除去する工程である（Ｓ１０１）。工程２により、後述する工程におけるボンディングワイヤの接合強度の向上や樹脂封止の密着性向上等を図ることができる。
【００１４】
工程３はベアチップ実装工程である（Ｓ１０２）。始めに、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０が実装される位置に対応する配線パターン１２０ａ上に固着剤２５０を塗布する。次いで、固着剤２５０上にＦＥＴベアチップ２６０及びＩＣベアチップ２７０を所定の実装機によって実装する。実装後、オーブン等で固着剤２５０を硬化させる。
【００１５】
工程４はワイヤボンディング工程であり、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０のそれぞれの上面にある電極パッド（図示せず）を、ボンディングワイヤ２６０ａ及び２７０ａにより集合基板上の対応するパッド部分と電気的に接続する（Ｓ１０３）。図６は、クランプ治具が集合基板をクランプする様子を模式的に示す図である。ワイヤボンディング工程では、図６に示すように、始めにクランプ治具５００で集合基板をクランプし、次いでワイヤボンディングを行う。この際、クランプ治具５００は、工程１で電子部品１９０を実装した領域をクランプすることはできないので、図６に示すように電子部品１９０が実装されていない領域をクランプする。
【００１６】
工程５は封止工程であり、集合基板のＦＥＴベアチップ２６０やＩＣベアチップ２７０等が実装されている側の面に、所定のマスク、スキージ等を用いて封止樹脂３００を印刷する（Ｓ１０４）。封止樹脂３００を印刷した後に、加熱、ＵＶ照射等により封止樹脂３００を硬化させ、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０、電子部品１９０等を封止する。
【００１７】
工程６は集合基板分割工程である（Ｓ１０５）。所定のダイサー等を用いて集合基板を所定の位置で分割することにより個片化し、図３及び図４に示すＣＯＢ構造の回路モジュール２００が製造される。なお、通常、工程１、工程２及び工程６はプロセスルームにおいて行われ、工程３から工程５はクリーンルームにおいて行われる。ここで、クリーンルームとは、外界から区画されており、空気中における浮遊微小粒子や浮遊微生物が限定された清浄度レベル以下に管理されている空間である。又、プロセスルームとは、クリーンルームほど厳格に清浄度レベルは管理されていないが、電子部品実装等を行うに十分な程度の清浄度レベルに管理されている空間である。
【００１８】
このように、従来のＣＯＢ構造の回路モジュール２００は、集合基板上にＦＥＴベアチップ２６０及びＩＣベアチップ２７０が直接実装され、ボンディングワイヤ２６０ａ及び２７０ａで集合基板上の配線パターン１２０ａと接続された後、電子部品１９０等も含めて封止樹脂３００で封止された構造である。ＣＯＢ構造を採用することにより、回路モジュール２００は、回路モジュール１００と比較して薄型化（低背化）することができる。又、ＣＯＢ構造を採用することにより、ＦＥＴやＩＣが剥き出しにならないため、回路モジュール２００は、回路モジュール１００と比較して耐水性に優れており信頼性が高い。
【特許文献１】特開２００２−１９０５６４号公報
【特許文献２】特開２００７−１４２２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来のＣＯＢ構造を有する回路モジュールは、図３及び図４に示すように、電子部品も含めて封止樹脂で封止されているため、封止に使用する樹脂の量が多く、回路モジュールの製造コストの上昇を招くという問題があった。
【００２０】
又、電子部品はＦＥＴベアチップやＩＣベアチップよりも厚い場合もあるが、このような場合にも電子部品を含めたＦＥＴベアチップやＩＣベアチップが封止樹脂で封止されているため、回路モジュールの更なる薄型化を実現するのが困難であるという問題があった。
【００２１】
本発明は、上記に鑑みてなされたもので、製造コストの上昇を抑え、更なる薄型化が可能な回路モジュールの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するため、本発明は、所定の領域に配線パターン（１２ａ）が形成されている基板（１１）上に半導体部品（１６，１７，３６，３７）が搭載され、前記半導体部品（１６，１７，３６，３７）が封止剤（２０）で封止されている回路モジュール（１０，３０）の製造方法であって、前記基板（１１）上に前記半導体部品（１６，１７，３６，３７）を配置する第１工程と、前記半導体部品（１６，１７，３６，３７）を前記配線パターン（１２ａ）と電気的に接続する第２工程と、前記半導体部品（１６，１７，３６，３７）を前記封止剤（２０）で封止する第３工程と、前記基板（１１）上の前記封止剤（２０）で封止されていない領域に、電子部品（１９）を実装する第４工程と、を有することを特徴とする。
【００２３】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２４】
本発明によれば、製造コストの上昇を抑え、更なる薄型化が可能な回路モジュールの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００２６】
〈第１の実施の形態〉
［本発明の第１の実施の形態に係る回路モジュールの構造］
始めに、本発明の第１の実施の形態に係る回路モジュールの構造について説明する。図７は、本発明の第１の実施の形態に係る回路モジュールを例示する平面図である。図８は、図７のＣ−Ｃ線に沿う断面図である。図７及び図８を参照するに、回路モジュール１０は、基板１１ａと、配線パターン１２ａ及び１２ｂと、スルーホール１３と、ソルダレジスト１４ａ及び１４ｂと、固着剤１５と、ＦＥＴベアチップ１６と、ボンディングワイヤ１６ａと、ＩＣベアチップ１７と、ボンディングワイヤ１７ａと、クリームはんだ１８と、電子部品１９と、封止樹脂２０とを有する。
【００２７】
回路モジュール１０において、基板１１ａの一方の面には、配線パターン１２ａが形成されており、配線パターン１２ａ上には、実装される部品と電気的に接続される部分（以下、パッドという）に開口部を有するソルダレジスト１４ａが形成されている。半導体部品であるＦＥＴベアチップ１６及びＩＣベアチップ１７は、配線パターン１２ａ上に固着剤１５によって固着されている。固着剤１５として導電性の固着剤を用いた場合には、ＦＥＴベアチップ１６及びＩＣベアチップ１７のそれぞれの下面にあるパッド（図示せず）と、ＦＥＴベアチップ１６及びＩＣベアチップ１７下部に配置された配線パターン１２ａとを固着剤１５を介して電気的に接続することができる。
【００２８】
又、ＦＥＴベアチップ１６及びＩＣベアチップ１７のそれぞれの上面にある電極パッド（図示せず）は、ボンディングワイヤ１６ａ及び１７ａにより基板１１ａ上の対応するパッドと電気的に接続されている。電子部品１９は、対応するパッド上に印刷されたクリームはんだ１８によりはんだ付けされ、対応するパッドと電気的に接続されている。又、基板１１ａの他方の面には、配線パターン１２ｂが形成されており、配線パターン１２ｂ上には、ソルダレジスト１４ｂが形成されている。ソルダレジスト１４ｂには、必要に応じて開口部が設けられ、部品の実装や、外部回路等との電気的接続を実現する。
【００２９】
基板１１ａの一方の面に形成されている所定の配線パターン１２ａと、基板１１ａの他方の面に形成されている所定の配線パターン１２ｂとは、スルーホール１３により電気的に接続されている。封止樹脂２０は、ＦＥＴベアチップ１６及びＩＣベアチップ１７のみを封止しており、電子部品１９は封止されていない。なお、回路モジュール１０は、基板１１ａの一方の面の封止樹脂２０により封止されていない領域や基板１１ａの他方の面に、外部回路等と電気的接続を行うための外部接続用端子等（図示せず）を有している。
【００３０】
このように、ＦＥＴベアチップ１６及びＩＣベアチップ１７のみを封止樹脂２０により封止することにより、ＦＥＴベアチップ１６０及びＩＣベアチップ１７０のみならず電子部品１９０をも封止していた従来の回路モジュール２００に比べて封止樹脂２０を構成する材料の使用量を低減することができる。又、ＦＥＴベアチップ１６及びＩＣベアチップ１７のみを封止樹脂２０により封止することにより、電子部品１９がＦＥＴベアチップ１６及びＩＣベアチップ１７よりも厚い場合でも、回路モジュール１０の総厚を薄くすること（低背化）ができる。又、基板１１ａと接する部分の封止樹脂２０の面積が、従来の回路モジュール２００の基板１１０ａと接する部分の封止樹脂２００の面積に比べて小さいため、基板１１ａの反りを低減することができる。
【００３１】
［本発明の第１の実施の形態に係る回路モジュールの製造方法］
続いて、本発明の第１の実施の形態に係る回路モジュールの製造方法について説明する。図９は、本発明の第１の実施の形態に係る回路モジュールの製造工程を例示するフローチャートである。図１０〜図１６は、本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図である。図９〜図１６を参照しながら、回路モジュール１０の製造方法について説明する。
【００３２】
（工程１）
図９に示す工程１はベアチップ実装工程である（Ｓ１０）。工程１は、クリーンルームで行われる。工程１では、始めに図１０に示す集合基板１１を準備する。図１０は、回路モジュールが形成される集合基板を例示する平面図である。図１０に示す集合基板１１において、Ｄは後述する工程５において集合基板１１を分割する位置（以降、分割位置Ｄとする）を示している。集合基板１１は、後述する工程５において、分割位置Ｄで分割されることにより基板１１ａとなる基板であり、集合基板１１上の一点鎖線で囲まれた領域には、複数（この場合は、２７個）の回路モジュール１０が形成される。集合基板１１としては、例えばガラスエポキシ基板等を用いることができる。集合基板１１の厚さは、例えば、０．３ｍｍ〜０．８ｍｍ程度である。
【００３３】
集合基板１１の一方の面には、配線パターン１２ａ（図示せず）が形成されており、配線パターン１２ａ（図示せず）上には、パッド部分を露出する開口部を有するソルダレジスト１４ａ（図示せず）が形成されている。パッド部分には、例えばＡｕメッキ等が施されている場合がある。集合基板１１の他方の面には、配線パターン１２ｂ（図示せず）が形成されており、配線パターン１２ｂ（図示せず）上には、ソルダレジスト１４ｂ（図示せず）が形成されている。ソルダレジスト１４ｂ（図示せず）には、必要に応じて開口部が設けられている場合もある。配線パターン１２ａ及び１２ｂ（図示せず）の材料は、例えばＣｕ等である。配線パターン１２ａ及び１２ｂ（図示せず）の厚さは、例えば３５μｍである。ソルダレジスト１４ａ及び１４ｂ（図示せず）の材料は、例えば感光性樹脂組成物等である。ソルダレジスト１４ａ及び１４ｂ（図示せず）の厚さは、例えば３０μｍである。
【００３４】
集合基板１１の一方の面に形成されている所定の配線パターン１２ａ（図示せず）と、集合基板１１の他方の面に形成されている所定の配線パターン１２ｂ（図示せず）とは、スルーホール１３（図示せず）により電気的に接続されている。スルーホール１３（図示せず）は、例えば貫通孔にＣｕめっき等が施されたものである。
【００３５】
次いで、図１１に示すように、準備した集合基板１１のＦＥＴベアチップ１６及びＩＣベアチップ１７が実装される位置に対応する配線パターン１２ａ上に固着剤１５を塗布し、固着剤１５上にＦＥＴベアチップ１６及びＩＣベアチップ１７を所定の実装機によって実装する。そして、実装後、オーブン等で固着剤１５を硬化させる。固着剤１５としては、例えばエポキシ樹脂等の熱硬化性接着剤等を用いることができる。
【００３６】
（工程２）
図９に示す工程２はワイヤボンディング工程である（Ｓ１１）。工程２は、クリーンルームで行われる。工程２では、始めに図１２に示すように、クランプ治具５０で集合基板１１をクランプし、その後ワイヤボンディングを行う。この際、クランプ治具５０は、電子部品１９が実装されていない領域をクランプするが、本発明の第１の実施の形態に係る回路モジュールの製造方法では、ワイヤボンディングを行う際には、未だ電子部品１９は実装されていない。従って、後述する工程４で電子部品１９が実装されるべき領域もクランプすることができる。
【００３７】
従来の回路モジュールの製造方法では、図６に示すように、クランプ可能な領域が制限されていた。その結果、集合基板のクランプが不十分であることに起因して集合基板の浮き等が発生し、ワイヤボンディング性が低下するという問題があった。本発明の第１の実施の形態に係る回路モジュールの製造方法では、ワイヤボンディングを行う際には、未だ電子部品１９は実装されていないため、電子部品１９が実装されるべき領域もクランプすることができる。その結果、従来の回路モジュールの製造方法のようにクランプ可能な領域が制限され、ワイヤボンディング性が低下するという問題がなく、ワイヤボンディング性を向上することができる。
【００３８】
次いで図１３に示すように、ＦＥＴベアチップ１６及びＩＣベアチップ１７を、ボンディングワイヤ１６ａ及び１７ａで対応するパッド部分と電気的に接続する。ボンディングワイヤ１６ａ及び１７ａとしては、例えば、Ａｕワイヤ等を用いることができる。次いで、クランプ治具５０のクランプを解除し、集合基板１１をクランプ治具５０から取り外す。
【００３９】
（工程３）
図９に示す工程３は封止工程である（Ｓ１２）。工程３は、クリーンルームで行われる。工程３では、始めに集合基板１１のＦＥＴベアチップ１６等が実装されている側の面に、所定のマスク、スキージ等を用いて封止樹脂２０を印刷する。この際、所定のマスクは、ＦＥＴベアチップ１６及びＩＣベアチップ１７、並びに、ボンディングワイヤ１６ａ及び１７ａを露出させ、後の工程で電子部品１９が実装されるべき領域を覆うように配置する。又、封止樹脂２０で封止される側の面に外部接続端子が形成されるべき領域がある場合には、所定のマスクは、外部接続端子が形成されるべき領域を覆うように配置する。これにより、ＦＥＴベアチップ１６及びＩＣベアチップ１７のみを覆うように封止樹脂２０が印刷される。封止樹脂２０を印刷した後に、加熱、ＵＶ照射等により封止樹脂２０を硬化させ、図１４に示すように、ＦＥＴベアチップ１６及びＩＣベアチップ１７を封止する。封止樹脂２０としては、例えば、エポキシ樹脂等の熱硬化性樹脂やＵＶ樹脂等を用いることができる。
【００４０】
このように、工程３では、ＦＥＴベアチップ１６及びＩＣベアチップ１７のみを封止樹脂２０により封止することにより、ＦＥＴベアチップ２６０及びＩＣベアチップ２７０のみならず電子部品１９０をも封止していた従来の回路モジュール２００に比べて封止樹脂２０を構成する材料の使用量を低減することができる。又、ＦＥＴベアチップ１６及びＩＣベアチップ１７のみを封止樹脂２０により封止することにより、電子部品１９がＦＥＴベアチップ１６及びＩＣベアチップ１７よりも厚い場合でも、回路モジュール１０の総厚を薄くすること（低背化）ができる。又、基板１１ａと接する部分の封止樹脂２０の面積が、従来の回路モジュール２００の基板１１０ａと接する部分の封止樹脂２００の面積に比べて小さいため、基板１１ａの反りを低減することができる。
【００４１】
なお、封止樹脂２０をポッティングにより形成する方法もあるが、封止樹脂２０の使用量や高さのばらつきが大きく、タクトも長いため、好ましい方法とはいえない。本願のように、封止樹脂２０を印刷で形成することにより、ポッティングにより形成する場合と比べて、封止樹脂２０の使用量や高さのばらつきを少なくすることができ、又、タクトも短くすることができる。
【００４２】
（工程４）
図９に示す工程４は電子部品実装工程である（Ｓ１３）。工程４は、プロセスルームで行われる。工程４では、始めに図１５に示すように、集合基板１１のＦＥＴベアチップ１６等が実装されている側の面をはんだマスク６０で覆う。はんだマスク６０は、封止樹脂２０に対応する部分を逃げる断面視凸部を有し、クリームはんだ１８を印刷すべき部分のみを露出するように作製されている。次いで、はんだマスク６０から露出する部分にクリームはんだ１８を印刷する。これにより、図１６に示すように、電子部品１９が実装される位置に対応するパッド部分にクリームはんだ１８が印刷される。
【００４３】
次いで、クリームはんだ１８が印刷されている部分に、電子部品１９を所定の実装機によって実装する。電子部品１９は、例えばチップ抵抗、チップコンデンサ、チップサーミスタ等である。電子部品１９が実装された後に、集合基板１１を所定のリフロー炉に入れ、各パッド部分と各パッド部分に対応する電子部品１９のランド部分とをクリームはんだ１８により電気的に接続する。
【００４４】
（工程５）
図９に示す工程５は集合基板分割工程である（Ｓ１４）。工程５は、プロセスルームで行われる。工程５では、集合基板１１を所定のダイサー等を用いて、図１０に示す分割位置Ｄで分割することにより個片化する。これにより、図７及び図８に示す回路モジュール１０が製造される。なお、工程１〜５以外に、必要に応じて、封止樹脂２０から露出している外部接続端子にＮｉ板等を取り付ける工程や、電気的特性検査、外観検査等を行う工程が追加される場合がある。
【００４５】
本発明の第１の実施の形態によれば、ＦＥＴやＩＣ等のベアチップのみを封止樹脂により封止することにより、ＦＥＴやＩＣ等のベアチップのみならず電子部品をも封止していた従来の回路モジュールに比べて封止樹脂を構成する材料の使用量を低減することが可能となり、製造コストの上昇を抑えることができる。又、ＦＥＴやＩＣ等のベアチップのみを封止樹脂により封止することにより、電子部品がＦＥＴやＩＣ等のベアチップよりも厚い場合でも、回路モジュールの総厚を薄くすること（低背化）ができる。又、基板と接する部分の封止樹脂の面積が、従来の回路モジュールに比べて小さいため、基板の反りを低減することができる。
【００４６】
更に、本発明の第１の実施の形態によれば、ベアチップ実装工程、ワイヤボンディング工程、封止工程、電子部品実装工程、集合基板分割工程の順番で回路モジュールを製造するため、ワイヤボンディングを行う際には、未だ電子部品は実装されていない。従って、ワイヤボンディング工程において、クランプ治具で集合基板をクランプする際に、後の工程で電子部品が実装されるべき領域もクランプすることができる。その結果、従来の回路モジュールの製造方法のようにクランプ可能な領域が制限され、ワイヤボンディング性が低下するという問題がなく、ワイヤボンディング性を向上することができる。
【００４７】
又、ベアチップ実装工程、ワイヤボンディング工程、及び封止工程はクリーンルームで行われ、電子部品実装工程及び集合基板分割工程はプロセスルームで行われる。その結果、従来の回路モジュールの製造方法のように、最終的に回路モジュールとなる集合基板等がプロセスルームからクリーンルームに入り、再度プロセスルームに戻るような流れにならないため、製造工程が複雑化することがなく簡素な製造工程を実現することが可能となり、製造コストの上昇を抑えることができる。
【００４８】
又、ベアチップ実装工程、ワイヤボンディング工程及び封止工程の前には電子部品実装工程等のフラックス残渣等が付着する工程がないため、従来の回路モジュールの製造方法のような洗浄工程が不要になり、簡素な製造工程を実現することが可能となり、製造コストの上昇を抑えることができる。
【００４９】
〈第２の実施の形態〉
［本発明の第２の実施の形態に係る回路モジュールの構造］
始めに、本発明の第２の実施の形態に係る回路モジュールの構造について説明する。図１７は、本発明の第２の実施の形態に係る回路モジュールを例示する平面図である。図１８は、図１７のＥ−Ｅ線に沿う断面図である。図１７及び図１８において、図７及び図８と同一部品については、同一符号を付し、その説明は省略する場合がある。図１７及び図１８を参照するに、回路モジュール３０は、図７及び図８に示す回路モジュール１０のＦＥＴベアチップ１６及びＩＣベアチップ１７がＣＳＰパッケージのＦＥＴ３６及びＩＣ３７に置換され、ボンディングワイヤ１６ａ及び１７ａが端子３６ａ及び３７ａに置換されたものである。回路モジュール３０のそれ以外の部分は、回路モジュール１０と同様に構成される。以下、回路モジュール３０について、回路モジュール１０と異なる部分についてのみ説明する。
【００５０】
ＣＳＰパッケージのＦＥＴ３６及びＩＣ３７は、端子３６ａ及び３７ａを有する。端子３６ａ及び３７ａは、例えばはんだバンプや金バンプ等である。ＦＥＴ３６及びＩＣ３７の端子３６ａ及び３７ａは、クリームはんだ１８により基板１１ａ上の対応するパッドと電気的に接続されている。なお、端子３６ａ及び３７ａがはんだバンプである場合には、リフロー工程において過熱された際に、端子３６ａ及び３７ａとクリームはんだ１８とは溶融して合金化する。
【００５１】
封止樹脂２０は、ＦＥＴ３６及びＩＣ３７のみを封止し、電子部品１９は封止していない。
【００５２】
このように、ＣＳＰパッケージのＦＥＴ３６及びＩＣ３７のみを封止樹脂２０により封止することにより、ＦＥＴベアチップ１６０及びＩＣベアチップ１７０のみならず電子部品１９０をも封止していた従来の回路モジュール２００に比べて封止樹脂２０を構成する材料の使用量を低減することができる。又、ＣＳＰパッケージのＦＥＴ３６及びＩＣ３７のみを封止樹脂２０により封止することにより、電子部品１９がＦＥＴ３６及びＩＣ３７よりも厚い場合でも、回路モジュール３０の総厚を薄くすること（低背化）ができる。又、基板１１ａと接する部分の封止樹脂２０の面積が、従来の回路モジュール２００の基板１１０ａと接する部分の封止樹脂２００の面積に比べて小さいため、基板１１ａの反りを低減することができる。又、ＣＳＰパッケージのＦＥＴ３６及びＩＣ３７を用いることにより、ボンディングワイヤを接続するスペースが不要となるため、回路モジュール３０を小型化することができる。
【００５３】
［本発明の第２の実施の形態に係る回路モジュールの製造方法］
続いて、本発明の第２の実施の形態に係る回路モジュールの製造方法について説明する。図１９は、本発明の第２の実施の形態に係る回路モジュールの製造工程を例示するフローチャートである。図１９において、図９と同一部分については、同一符号を付し、その説明は省略する場合がある。図１９において、図９と異なる部分は工程１のＣＳＰ部品実装工程（Ｓ２０）及び工程２の洗浄工程（Ｓ２１）である。以下、工程１のＣＳＰ部品実装工程（Ｓ２０）及び工程２の洗浄工程（Ｓ２１）のみについて説明する。
【００５４】
（工程１）
図１９に示す工程１はＣＳＰ部品実装工程である（Ｓ２０）。工程１は、プロセスルームで行われる。工程１では、始めに集合基板１１のＣＳＰパッケージのＦＥＴ３６及びＩＣ３７が実装されている側の面を所定のはんだマスクで覆う。所定のはんだマスクは、ＦＥＴ３６及びＩＣ３７の端子３６ａ及び３７ａに対応する部分の配線パターン１２ａ（パッド）のみを露出するように作製されている。次いで所定のはんだマスクから露出する部分にクリームはんだ１８を印刷する。これにより、端子３６ａ及び３７ａに対応するパッド部分にクリームはんだ１８が印刷される。
【００５５】
次いで、クリームはんだ１８が印刷されている部分に、ＦＥＴ３６及びＩＣ３７を所定の実装機によって実装する。ＦＥＴ３６及びＩＣ３７が実装された後に、集合基板１１を所定のリフロー炉に入れ、各パッド部分と各パッド部分に対応するＦＥＴ３６及びＩＣ３７の端子３６ａ及び３７ａとをクリームはんだ１８により電気的に接続する。なお、端子３６ａ及び３７ａがはんだバンプである場合には、リフロー工程において過熱された際に、端子３６ａ及び３７ａとクリームはんだ１８とは溶融して合金化する。
【００５６】
（工程２）
図１９に示す工程２は洗浄工程である（Ｓ２１）。工程２は、プロセスルームで行われる。工程２は、工程１において集合基板１１に付着したフラックス残渣等の付着物を除去する工程である。工程２により、後の工程における樹脂封止の密着性向上等を図ることができる。
【００５７】
本発明の第２の実施の形態によれば、ＣＳＰパッケージのＦＥＴやＩＣのみを封止樹脂により封止することにより、ＦＥＴやＩＣのみならず電子部品をも封止していた従来の回路モジュールに比べて封止樹脂を構成する材料の使用量を低減することが可能となり、製造コストの上昇を抑えることができる。又、ＣＳＰパッケージのＦＥＴやＩＣのみを封止樹脂により封止することにより、電子部品がＦＥＴやＩＣよりも厚い場合でも、回路モジュールの総厚を薄くすること（低背化）ができる。又、基板と接する部分の封止樹脂の面積が、従来の回路モジュールに比べて小さいため、基板の反りを低減することができる。
又、ＣＳＰパッケージのＦＥＴやＩＣを用いることにより、ボンディングワイヤを接続するスペースが不要となるため、回路モジュールを小型化することができる。
【００５８】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００５９】
例えば、本発明は、電池保護回路モジュールに適用することができるが、他の回路モジュールに適用しても構わない。
【００６０】
又、第１の実施の形態及び第２の実施の形態において、集合基板として、配線パターンが両面（２層）に形成されている、所謂両面（２層）基板を使用する例について説明したが、配線パターンとなりうる複数の層がスルーホールにより接続されている、例えば４層等の所謂多層基板にも本発明は同様に適用することができる。又、配線パターンが片面（１層）に形成されている、所謂片面（１層）基板を使用しても構わない。
【００６１】
又、第１の実施の形態及び第２の実施の形態において、集合基板上にＩＣ、ＦＥＴ及び電子部品を実装する例について説明したが、実装される部品はこれらに限定されることはない。
【図面の簡単な説明】
【００６２】
【図１】従来のディスクリート構造の回路モジュールを例示する平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】従来のＣＯＢ構造の回路モジュールを例示する平面図である。
【図４】図３のＢ−Ｂ線に沿う断面図である。
【図５】従来の回路モジュールの製造工程を例示するフローチャートである。
【図６】クランプ治具が集合基板をクランプする様子を模式的に示す図である。
【図７】本発明の第１の実施の形態に係る回路モジュールを例示する平面図である。
【図８】図７のＣ−Ｃ線に沿う断面図である。
【図９】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示するフローチャートである。
【図１０】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図（その１）である。
【図１１】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図（その２）である。
【図１２】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図（その３）である。
【図１３】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図（その４）である。
【図１４】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図（その５）である。
【図１５】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図（その６）である。
【図１６】本発明の第１の実施の形態に係る回路モジュールの製造工程を例示する図（その７）である。
【図１７】本発明の第２の実施の形態に係る回路モジュールを例示する平面図である。
【図１８】図１７のＥ−Ｅ線に沿う断面図である。
【図１９】本発明の第２の実施の形態に係る回路モジュールの製造工程を例示するフローチャートである。
【符号の説明】
【００６３】
１０，３０  回路モジュール
１１  集合基板
１１ａ  基板
１２  配線パターン
１３  スルーホール
１４  ソルダレジスト
１５  固着剤
１６  ＦＥＴベアチップ
１６ａ，１７ａ  ボンディングワイヤ
１７  ＩＣベアチップ
１８  クリームはんだ
１９  電子部品
２０  封止樹脂
３６  ＦＥＴ
３６ａ，３７ａ  端子
３７  ＩＣ
５０  クランプ治具
６０  はんだマスク
Ｄ  分割位置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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