(57)【要約】【課題】電極間絶縁膜として高誘電率絶縁膜を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を提供すること。【解決手段】半導体装置は、半導体基板１と、半導体基板１上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第１の絶縁膜１０を介して並んだメモリセル列を含み、複数の不揮発性メモリセルの各々は、トンネル絶縁膜２と、電荷蓄積層３と、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜５と、制御電極６とを備え、第２の絶縁膜５のワード線方向の幅が、電荷蓄積層３の上面から該上面と対向する制御ゲート電極６の対向面に向かって単調に増加し、かつ、前記メモリセル列中のワード線方向に隣接する二つの不揮発性メモリセルの二つの第２の絶縁膜５が、制御ゲート電極６の下面において離れている前記メモリセルアレイとを備えている。【選択図】      図１
2010103178.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第１の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを備え、前記第２の絶縁膜の前記ワード線方向の幅が、前記電荷蓄積層の上面から該上面と対向する前記制御ゲート電極の対向面に向かって単調に増加し、かつ、前記メモリセル列中の前記ワード線方向に隣接する二つの不揮発性メモリセルの二つの第２の絶縁膜が、前記制御ゲート電極の下面において離れているか、あるいは、前記二つの第２の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている前記メモリセルアレイと
を具備してなり、かつ、前記二つの第２の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている場合、前記ワード線方向において、前記制御ゲート電極は、前記電荷蓄積層の上面よりも幅が広い、前記第２の絶縁膜に対する最接近対向面を有することを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜の側面は、外側に突出していることを特徴する請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられたメモリセルアレイであって、ビット線方向に複数の不揮発性メモリセルが第１の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを備え、前記トンネル絶縁膜の前記ビット線方向の幅が、前記電荷蓄積層との接触面から前記半導体基板との接触面に向かって単調に増加している前記メモリセルアレイと
を具備してなることを特徴とする半導体装置。
【請求項４】
前記トンネル絶縁膜の側面は、外側に突出していることを特徴する請求項３に記載の半導体装置。
【請求項５】
前記第１の絶縁膜は、前記複数の不揮発性メモリセルが前記ワード線方向に並んでいる場合には、前記第２の絶縁膜よりも誘電率が低い素子分離絶縁膜であり、前記複数の不揮発性メモリセルが前記ビット線方向に並んでいる場合には、前記第２の絶縁膜よりも誘電率が低いセル間絶縁膜であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御電極と電荷蓄積層との間に高誘電率絶縁膜が設けられた不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
図２０に、従来技術による高誘電率絶縁膜を電極間絶縁膜として用いた不揮発性半導体記憶装置のメモリセル構造を示す。図２０はワード線方向（チャネル幅方向）に隣接する不揮発性メモリセルの断面図である。
【０００３】
ワード線方向に複数のメモリセルが素子分離絶縁膜９４を介して並んだメモリセル列が設けられている。複数のメモリセルの各々は、半導体基板９１上に設けられたトンネル絶縁膜９２と、トンネル絶縁膜９２上に設けられた浮遊ゲート電極（電荷蓄積層）９３と、浮遊ゲート電極９３上に設けられた電極間絶縁膜９５と、電極間絶縁膜９５上に設けられた制御ゲート電極９６とを備えている。ワード線方向においては制御ゲート電極９６は隣接メモリセルに連続して設けられている。ここで、素子分離絶縁膜９４はシリコン酸化膜などの低誘電率絶縁膜からなり、電極間絶縁間膜９５はアルミナ膜（Al2 O3 ）などの高誘電率絶縁膜からなる。
【０００４】
上記のメモリセル構造では、メモリの高集積化に伴って、浮遊ゲート電極９３の上面から制御ゲート電極９６の下面に向かって延びるべき電気力線（図中に点線で表示）の一部が、高誘電率の電極間絶縁膜９５を介して隣接メモリセルの浮遊ゲート電極９３に達することになる。すなわち、隣接する浮遊ゲート電極９３間の寄生容量が増大する。このため、隣接メモリセルのしきい値状態、すなわち、隣接メモリセルの浮遊ゲート電極９３の帯電量が変わると、着目するメモリセルのしきい値が変動してしまい、メモリ誤動作を招くという問題があった。なお、このメモリ誤動作は、典型的には隣接メモリセル間隔Ｗが電極間絶縁膜９５の厚さＴの３倍以下程度で顕在化し、２倍以下で顕著となることがわかった。
【０００５】
また、図２１に、他の従来技術（特許文献１）によるメモリセル構造を示す。電極間絶縁膜９５は、高誘電率絶縁膜からなる上層部９５Ｈとシリコン窒化膜などの低誘電率絶縁膜からなる下層部９５Ｌの２層構造となっている。この場合にも、上記と同様の問題が起こる。
【特許文献１】特開２００５−２６５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、電荷蓄積層と制御電極との間に設けられる絶縁膜として高誘電率絶縁膜（誘電率が７以上またはシリコン窒化膜の誘電率よりも高い絶縁膜）を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第１の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを備え、前記第２の絶縁膜の前記ワード線方向の幅が、前記電荷蓄積層の上面から該上面と対向する前記制御ゲート電極の対向面に向かって単調に増加し、かつ、前記メモリセル列中の前記ワード線方向に隣接する二つの不揮発性メモリセルの二つの第２の絶縁膜が、前記制御ゲート電極の下面において離れているか、あるいは、前記二つの第２の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている前記メモリセルアレイとを具備してなり、かつ、前記二つの第２の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている場合、前記ワード線方向において、前記制御ゲート電極は、前記電荷蓄積層の上面よりも幅が広い、前記第２の絶縁膜に対する最接近対向面を有することを特徴とする。
【０００８】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルアレイであって、ビット線方向に複数の不揮発性メモリセルが第１の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを備え、前記トンネル絶縁膜の前記ビット線方向の幅が、前記電荷蓄積層との接触面から前記半導体基板との接触面に向かって単調に増加している前記メモリセルアレイとを具備してなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、電荷蓄積層と制御電極との間に設けられる絶縁膜として高誘電率絶縁膜を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性半導体メモリを構成しているメモリセルアレイ内のワード線方向（チャネル幅方向）に隣接する不揮発性メモリセルを示す断面図である。本実施形態では、上記不揮発性メモリがＮＡＮＤ型フラッシュメモリである場合を例にあげて説明する。上記半導体装置は、具体的には、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスである。
【００１２】
上記メモリセルアレイはシリコン基板上に設けられ、ワード線方向に複数の不揮発性メモリセル（以下、単にメモリセルという。）が素子分離絶縁膜を介して並んだメモリセル列を含む。上記複数のメモリセルの各々は、図１に示された構成を備えている。
【００１３】
すなわち、図１に示されたメモリセルＭ１１は、シリコン基板１の表面領域（活性領域）上に設けられ、例えば、シリコン酸化膜やシリコン酸窒化膜からなるトンネル絶縁膜２と、トンネル絶縁膜２上に設けられた浮遊ゲート電極３と、浮遊ゲート電極３の上面上に設けられた電極間絶縁膜５と、電極間絶縁膜５上に設けられた制御ゲート電極６とを備えている。ワード線方向においては制御ゲート電極６は隣接メモリセルに連続して設けられている。ワード線方向においては、さらに、各メモリセルのトンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜５が素子分離絶縁膜４で隔離されている。
【００１４】
ここで、電極間絶縁膜５の断面形状は台形になっており、下底（浮遊ゲート電極３との接触面）から上底（制御ゲート電極６との接触面）に向かって広がっている。すなわち、電極間絶縁膜５のワード線方向の幅は、浮遊ゲート電極３の上面から該上面と対向する制御ゲート電極６の対向面に向かって単調に増加し、かつ、メモリセル列中のワード線方向に隣接する二つのメモリセルＭ１１の二つの電極間絶縁膜５は、制御ゲート電極６の下面において離れている。
【００１５】
そして、電極間絶縁膜５の誘電率は、素子分離絶縁膜４の誘電率よりも大きくなるように、絶縁膜の材料が選ばれている。例えば、素子分離絶縁膜４はシリコン酸化膜やシリコン酸窒化膜などの低誘電率材料からなり、電極間絶縁膜５はシリコン窒化膜の誘電率（比誘電率で７程度）よりも大きな、いわゆる高誘電体絶縁膜材料からなる。例えば、電極間絶縁膜５としては、アルミナ膜、ハフニウムシリケート膜、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜などを用いることができる。
【００１６】
素子分離絶縁膜４または電極間絶縁膜５は複数の材料から構成されていても良い。この場合は、電極間絶縁膜５の膜厚方向（図１の上下方向）の平均誘電率が素子分離絶縁膜４の隣接メモリセル間方向（図１の左右方向）の平均誘電率よりも大きくなるように、絶縁膜の材料、膜構造などを設定すれば良い。
【００１７】
平均誘電率は、図２に示すように、絶縁膜INSが複数の絶縁膜INSｉ（ｉ＝１,２,…,ｎ）の多層構造の場合、絶縁膜ＩＮＳｉの体積をｖｉ、絶縁膜ＩＮＳｉの誘電率をεｉ、絶縁膜ＩＮＳの総体積をｖとすると、Σεｉ・ｖｉ／ｖで表すことができる。なお、ｎは２以上である。
【００１８】
図１のメモリセルＭ１１によれば、浮遊ゲート電極３の上面から放射状に延びる電気力線（図中、点線で表示）は、高誘電率の領域を通りやすいため、隣接メモリセルの浮遊ゲート電極方向には洩れにくくなり、隣接する浮遊ゲート電極３間の寄生容量を大幅に低減できて、メモリセルのしきい値変動に起因するメモリ誤動作を回避できる。なお、電気力線が描かれた領域（ここでは電極間絶縁膜５）は、電気力線が見やすいようにハッチングを省略してある（以下、同様）。
【００１９】
図３のメモリセルＭ１２は、図１のメモリセルＭ１１の変形例である。電極間絶縁膜５は浮遊ゲート電極３の上面および側面の一部に接している。この場合も図１と同様の効果を得ることができる。さらに、メモリセルのカップリング比（シリコン基板１と浮遊ゲート電極３との間の電気容量をＣ１、浮遊ゲート電極３と制御ゲート電極６との間の電気容量をＣ２としたときの電気容量比Ｃ２／（Ｃ１＋Ｃ２））を大きくすることができるので、メモリ書込み／消去動作を低電圧で行うことが可能となる。
【００２０】
図４のメモリセルＭ１３は、図１のメモリセルＭ１１の変形例である。隣接するメモリセルの電極間絶縁膜５同士の上部が、制御ゲート電極６の下面においてつながっている（点で接触している）。これにより、図１のメモリセルＭ１１よりも、電気力線（図中、点線で表示）の洩れが抑えられて隣接する浮遊ゲート電極３間の寄生容量を低減できるとともに、メモリセルのカップリング比を増大できる。
【００２１】
図５のメモリセルＭ１４は、図１のメモリセルＭ１１の変形例である。電極間絶縁膜５の側面が、外に凸の曲面などの外側に突出した形状になっている。これにより、図１のメモリセルＭ１１よりも、電気力線（図中、点線で表示）の洩れが抑えられて隣接する浮遊ゲート電極３間の寄生容量を低減できるとともに、メモリセルのカップリング比を増大できる。
【００２２】
図６のメモリセルＭ１５は、図３のメモリセルＭ１２と図５のメモリセルＭ１４との組合せである。このようにメモリセルＭ１２−Ｍ１４の少なくとも二つを組み合わせたメモリセル形状を採用することにより、顕著な寄生容量の低減効果と顕著なカップリング比の増大効果を同時に実現することが可能となる。
【００２３】
図２２、図２３、図２４、図２５、図２６のメモリセルＭ１６−Ｍ２０は、それぞれ、図１、図３、図４、図５、図６のメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５の変形例である。図２２−図２６において、点線は電気力線を示している。
【００２４】
図２２−図２６は、メモリセル列中のワード線方向に隣接する二つのメモリセルの二つの電極間絶縁膜が、制御ゲート電極６の下面においてつながっており、ワード線方向において、制御ゲート電極６は、電荷蓄積層３の上面よりも幅が広い、電極間絶縁膜に対する最接近対向面を有する例を示している。具体的には、メモリセルＭ１６−Ｍ２０の電極間絶縁膜は、絶縁膜の幅が上方に向かって増加する下層部分５ａと、隣接するメモリセル同士でつながっている上層部分５ｂの二つの部分で構成されている。この上層部分５ｂ（制御ゲート電極６の上記最接近対向面と対向する面を有する部分）を設けることで、浮遊ゲート電極３と制御ゲート電極６との間の電気容量は増大し、メモリセルのカップリング比を増大させることができるため、メモリ書込み／消去動作をより低電圧で行うことが可能となる。
【００２５】
ただし、上層部分５ｂの膜厚が厚すぎると、その接している箇所において電気力線が洩れて隣接する浮遊ゲート電極３間の寄生容量が増加してしまうので望ましくない。下層部分５ａの膜厚をＴａ、誘電率をεa、上層部分５ｂの膜厚をＴｂ、誘電率をεｂとすると、典型的には（Ｔｂ／εｂ）／（Ｔａ／εａ）＜0.5ならば、上記の寄生容量の増加は許容範囲となる。さらには、（Ｔｂ／εｂ）／（Ｔａ／εａ）＜0.2ならば、上記の寄生容量の増加は無視できる。
【００２６】
図７−図１１を用いて、図６のメモリセルＭ１５の製造方法を説明する。図７（ａ）−図１１（ａ）はビット線方向（チャネル長方向）の断面図、図７（ｂ）−図１１（ｂ）はワード線方向（チャネル幅方向）の断面図を示している。
【００２７】
［図７］
まず、所望の不純物をドーピングしたシリコン基板１の表面に、トンネル絶縁膜２として厚さ６ｎｍのシリコン酸窒化膜を熱酸化法と熱窒化法を組み合わせて形成した後、浮遊ゲート電極となる厚さ５０ｎｍのリンドープの多結晶シリコン層３、素子分離加工のための厚さ４０ｎｍのシリコン窒化膜からなるマスク材１０１を順次ＣＶＤ（Chemical Vapor Deposition）法で堆積する。その後、第１のレジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）法により、マスク材１０１、多結晶シリコン層３、トンネル絶縁膜２を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝を形成する。このとき、素子分離溝の幅および多結晶シリコン層３の幅は、ともに約５０ｎｍとした。その後、全面にシリコン酸化膜からなる素子分離絶縁膜４を堆積して、素子分離溝を完全に埋め込み、その後、表面部分の素子分離絶縁膜４をＣＭＰ（Chemical Mechanical Polish）法で除去して、表面を平坦化した。このとき、マスク材１０１を露出させた。
【００２８】
［図８］
露出したマスク材１０１をリン酸などの化学薬液等で選択的にエッチング除去する。さらに、素子分離絶縁膜４の露出表面を希フッ酸溶液を用いたウエットエッチングにより除去して、素子分離絶縁膜の開口部１０２を形成する。このとき、エッチング時間とフッ酸濃度を調整することにより、多結晶シリコン層３の上面を露出させるとともに、開口部１０２の間口を広げて図のようなお椀状のくぼみを形成した。多結晶シリコン層３の上面から素子分離絶縁膜４の頂部までの段差は２５ｎｍ程度になった。
【００２９】
［図９］
全面に厚さ２５ｎｍのハフニウムアルミネート膜からなる電極間絶縁膜５をＡＬＤ（Atomic Layer Deposition）法で堆積する。その後、表面部分の電極間絶縁膜５および素子分離絶縁膜４の頂面の一部をＣＭＰ法で除去して、表面を平坦化した。このとき、電極間絶縁膜５の厚さは２０ｎｍであった。
【００３０】
［図１０］
制御ゲート電極６となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ５０ｎｍの導電層をＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスク材となるシリコン窒化膜７をＣＶＤ法で上記導電層上に堆積する。さらに、上記第１のレジストマスクと直交するパターンを有する第２のレジストマスク（図示せず）を用いたＲＩＥ法により、マスク材３、上記導電層、電極間絶縁膜５、多結晶シリコン層３、トンネル絶縁膜２を順次エッチング加工して、浮遊ゲート電極３および制御ゲート電極６を形成する。このとき、浮遊ゲート電極３の幅および間隔は、ともに約５０ｎｍとした。
【００３１】
［図１１］
浮遊ゲート電極３および制御ゲート電極６の側壁に、ＣＶＤ法で厚さ１０ｎｍ程度のシリコン酸化膜（スペーサ）８を形成する。その後、イオン注入法と熱アニールにより不純物拡散層（ソース／ドレイン領域）９を形成し、続いて、ＣＶＤ法等を用いてシリコン酸化膜からなるセル間絶縁膜１０を形成し、さらに、周知の技術を用いて配線層等（図示せず）を形成して、メモリセルを完成させた。
【００３２】
上述の製造方法は、図６のメモリセルＭ１５の場合について説明した。他のメモリセルＭ１１−Ｍ１４についても、素子分離絶縁膜４の膜種、マスク材１０１の膜種、エッチングの種類（ドライ、ウエット）、エッチング条件（エッチングガス、エッチング溶液など）などを適宜選ぶことにより、同様の方法で形成できる。また、メモリセルＭ１６−Ｍ２０についても、ＣＭＰ条件（ポリッシュ時間など）を適宜選ぶことにより、同様の方法で形成できる。
【００３３】
なお、図９のＣＭＰ時において、電極間絶縁膜５の露出表面にディッシングが生じた場合、制御ゲート電極との接触面積が大きくなってカップリング比が増大するという効果が得られる。さらに、素子分離絶縁膜４の露出表面が相対的に後退すると、図１２に示すように電極間絶縁膜５の側面が露出し、かつ角部は丸まるので、カップリング比はさらに大きくなる。
【００３４】
また、本実施形態の不揮発性メモリは、浮遊ゲート電極を電荷蓄積層とするものであるが、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型不揮発性メモリなどの他の不揮発性メモリにも本実施形態は適用できる。ＭＯＮＯＳの場合には、実施形態の浮遊ゲート電極３（電荷蓄積層）をシリコン窒化膜などの電荷蓄積絶縁膜と読み替え、さらに、この電荷蓄積絶縁膜と制御ゲート電極との間に設けられる、いわゆる電荷ブロック絶縁膜として、本実施形態と同様に高誘電率絶縁膜を用いる。
【００３５】
また、本実施形態の不揮発性メモリの電極間絶縁膜５のワード線方向の幅は上に向かって単調に増加しているが、一部分において幅が一定になっていても構わない。
【００３６】
（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性半導体メモリを構成しているメモリセルアレイ内のビット線方向（チャネル長方向）に隣接するメモリセルを示す断面図である。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００３７】
上記メモリセルアレイはシリコン基板上に設けられ、ビット線方向に複数のメモリセルがセル間絶縁膜を介して並んだメモリセル列を含む。上記複数のメモリセルの各々は、例えば、図１３に示された構成を備えている。
【００３８】
図１３のメモリセルＭ２１では、シリコン基板１の表面領域（活性領域）上に設けられたトンネル絶縁膜２と、トンネル絶縁膜２上に設けられた浮遊ゲート電極３と、浮遊ゲート電極３上に設けられた電極間絶縁膜５と、電極間絶縁膜５上に設けられた制御ゲート電極６とを備えている。そして、ビット線方向においては、各メモリセルのトンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜５、制御ゲート電極６は、セル間絶縁膜７で隔離されている。
【００３９】
ここで、トンネル絶縁膜２の断面形状は台形になっており、上底（浮遊ゲート電極３との接触面）から下底（基板１との接触面）に向かって広がっている。そして、トンネル絶縁膜２の誘電率はセル間絶縁膜７の誘電率よりも大きくなるように、絶縁膜の材料が選ばれている。例えば、セル間絶縁膜７はシリコン酸化膜などの低誘電率材料からなり、トンネル絶縁膜２はシリコン窒化膜や高誘電体絶縁膜材料からなる。
【００４０】
セル間絶縁膜７またはトンネル絶縁膜２が複数の材料から構成されていても良い。この場合は、トンネル絶縁膜２の膜厚方向（図１３の上下方向）の平均誘電率がセル間絶縁膜７の隣接メモリセル間方向（図１３の左右方向）の平均誘電率よりも大きくなるように、絶縁膜の材料、膜構造などを設定すれば良い。
【００４１】
不揮発性メモリセルＭ２１によれば、浮遊ゲート電極３の下面から放射状に延びる電気力線（図中、点線で表示）は、高誘電率の領域を通りやすいため、隣接メモリセルの浮遊ゲート電極方向には洩れにくくなり、隣接する浮遊ゲート電極３間の寄生容量を大幅に低減できて、メモリセルのしきい値変動に起因するメモリ誤動作を回避できる。
【００４２】
図１４の不揮発性メモリセルＭ２２は、図１３の不揮発性メモリセルＭ２１の変形例である。隣接するメモリセルのトンネル絶縁膜５同士の下部が、シリコン基板１の表面で接している。図１３の不揮発性メモリセルＭ２１よりも、電気力線（図中、点線で表示）の洩れが抑えられて隣接する浮遊ゲート電極３間の寄生容量を低減できる。
【００４３】
図１５の不揮発性メモリセルＭ２３は、図１３の不揮発性メモリセルＭ２１の変形例である。トンネル絶縁膜２の側面が、外に凸の曲面などの外側に突出した形状になっている。図１４の不揮発性メモリセルＭ２２よりもさらに、電気力線（図中、点線で表示）の洩れが抑えられて隣接する浮遊ゲート電極３間の寄生容量を大幅に低減できる。
【００４４】
さらに、第１の実施形態と同様に、トンネル絶縁膜２は、絶縁膜の幅が下方に向かって増加する上層部分と、隣接するメモリセル同士でつながっている下層部分の二つの部分から構成されていても、本実施形態の効果を得ることが可能である。
【００４５】
図１６−図１９を用いて、図１５の不揮発性メモリセルＭ２３の製造方法を説明する。図１６−図１９には、ビット線方向（チャネル長方向）の断面図が示されている。
【００４６】
まず、第１の実施形態の図７−図１０の工程と同様の方法で、メモリセルを構成する積層構造を形成する。
【００４７】
［図１６］
まず、第１の実施形態と同様に、シリコン基板１上に、トンネル絶縁膜２、浮遊ゲート電極となる多結晶シリコン層３、電極間絶縁膜５、制御ゲート電極となる導電層６を順次形成する。素子分離絶縁膜４も形成されるが、図１６−図１９のビット線方向（チャネル長方向）の断面では素子分離絶縁膜４は見られない。
【００４８】
［図１７］
ＲＩＥ法により、導電層６、電極間絶縁膜５、多結晶シリコン層３を順次エッチング加工して、浮遊ゲート電極３、制御ゲート電極６を形成する。このとき、浮遊ゲート電極３の幅および間隔は、ともに約５０ｎｍとした。
【００４９】
［図１８］
全面に、ＣＶＤ法で厚さ３０ｎｍ程度のシリコン酸化膜を堆積した後、ＲＩＥ法で上記シリコン酸化膜をエッチングすることで、浮遊ゲート電極３と制御ゲート電極６の側壁部に、図のような形状のシリコン酸化膜１０３を残す。浮遊ゲート電極３と制御ゲート電極６の上面は露出する。シリコン基板１の表面は露出しない。
【００５０】
［図１９］
ＲＩＥ法でシリコン酸化膜１０３をさらにエッチングすることで、シリコン酸窒化膜からなるトンネル絶縁膜１０２は、図のような形状にすることができる。図１９には、シリコン基板１が露出するタイミングでＲＩＥ加工をやめ、残存するシリコン酸化膜１０３を薬液で除去した場合の断面図が示されているが、シリコン酸化膜１０３は残存させたままでも構わない。
【００５１】
その後、イオン注入法と熱アニールにより不純物拡散層（ソース／ドレイン領域）９を形成し、続いて、ＣＶＤ法等を用いてシリコン酸化膜からなるセル間絶縁膜１０を形成し、さらに、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性メモリセルを完成させた。
【００５２】
上述の製造方法は、トンネル絶縁膜２の側面が外側に突出した形状になっているメモリセル構造（図１５）の場合について説明した。図１３や図１４のメモリセル構造は、例えば、図１７の工程後に、シリコン酸化膜１０３を形成せずに、ＲＩＥ条件などを調整し、トンネル絶縁膜２であるシリコン酸化膜をＲＩＥ法によりエッチングすることで実現できる。
【００５３】
なお、本発明は、上記実施形態に限定されるものではない。例えば、第１の実施形態の電極間絶縁膜と第２の実施形態のトンネル絶縁膜とを適宜組み合わせても構わない。
【００５４】
また、上記実施形態では、上記不揮発性メモリがＮＡＮＤ型フラッシュメモリである場合を例にあげて説明したが、本発明はＮＯＲ型フラッシュメモリにも適用できる。
【００５５】
また、上記実施形態では、半導体基板がシリコン基板である場合を例にあげて説明したが、本発明はＳＯＩ基板や活性領域にＳｉＧｅが含まれる基板などを用いた場合にも適用できる。
【００５６】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５８】
【図１】第１の実施形態に係る半導体装置のメモリセルを示す断面図。
【図２】平均誘電率を説明するための図。
【図３】図１のメモリセルの変形例を示す断面図。
【図４】図１のメモリセルの変形例を示す断面図。
【図５】図１のメモリセルの変形例を示す断面図。
【図６】図１のメモリセルの変形例を示す断面図。
【図７】第１の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図８】図７に続く第１の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図９】図８に続く第１の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図１０】図９に続く第１の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図１１】図１０に続く第１の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図１２】第２の実施形態に係る半導体装置のメモリセルを示す断面図。
【図１３】図１２のメモリセルの変形例を示す断面図。
【図１４】図１２のメモリセルの変形例を示す断面図。
【図１５】図１２のメモリセルの変形例を示す断面図。
【図１６】第２の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図１７】図１６に続く第２の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図１８】図１７に続く第２の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図１９】図１８に続く第２の実施形態に係る半導体装置のメモリセルの製造工程を示す断面図。
【図２０】従来技術による高誘電率絶縁膜を電極間絶縁膜として用いた不揮発性半導体記憶装置のメモリセル構造を示す断面図。
【図２１】他の従来技術による高誘電率絶縁膜を電極間絶縁膜として用いた不揮発性半導体記憶装置のメモリセル構造を示す断面図。
【図２２】図１のメモリセルの変形例を示す断面図。
【図２３】図３のメモリセルの変形例を示す断面図。
【図２４】図４のメモリセルの変形例を示す断面図。
【図２５】図５のメモリセルの変形例を示す断面図。
【図２６】図６のメモリセルの変形例を示す断面図。
【符号の説明】
【００５９】
１…シリコン基板、２…トンネル絶縁膜、３…浮遊ゲート電極（電荷蓄積層）、４…素子分離絶縁膜（第１の絶縁膜）、５…電極間絶縁膜（第２の絶縁膜）、５ａ…電極間絶縁膜の下層部分（第２の絶縁膜）、５ｂ…電極間絶縁膜の上層部分（第２の絶縁膜）、６…制御ゲート電極、７…シリコン窒化膜（マスク材）、８…シリコン酸化膜（スペーサ）、９…不純物拡散層（ソース／ドレイン領域）、１０…セル間絶縁膜（第１の絶縁膜）、１０１…マスク材、１０２…開口部、シリコン酸化膜１０３。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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