(57)【要約】【課題】複数チップにまたがる静電破壊及びチップ間のノイズを防止でき、高歩留まりかつ小型の半導体パッケージを提供すること。【解決手段】第１の半導体チップと、前記第１の半導体チップにおいて、第１の高電位側電源用端子と第１の低電位側電源用端子との間に与えられる電圧で動作する第１の内部回路と、第２の半導体チップと、前記第２の半導体チップにおいて、第２の高電位側電源端子と第２の低電位側電源端子との間に与えられる電圧で動作する第２の内部回路と、一端が、前記第1の内部回路と前記第１の低電位側電源端子との間のノードに接続され、他端が、前記第２の内部回路と前記第２の低電位側電源端子との間のノードに接続され、かつ、前記第１の半導体チップに形成された第１の静電保護回路と、を備えた半導体パッケージである。【選択図】図１
2010103274.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップと、
前記第１の半導体チップにおいて、第１の高電位側電源用端子と第１の低電位側電源用端子との間に与えられる電圧で動作する第１の内部回路と、
第２の半導体チップと、
前記第２の半導体チップにおいて、第２の高電位側電源端子と第２の低電位側電源端子との間に与えられる電圧で動作する第２の内部回路と、
一端が、前記第1の内部回路と前記第１の低電位側電源端子との間のノードに接続され、他端が、前記第２の内部回路と前記第２の低電位側電源端子との間のノードに接続され、かつ、前記第１の半導体チップに形成された第１の静電保護回路と、を備えた半導体パッケージ。
【請求項２】
前記第１の静電保護素子が双方向ダイオードであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１の静電保護素子が抵抗であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１の内部回路と並列に接続された第２の静電保護素子を備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体パッケージ。
【請求項５】
前記第２の内部回路と並列に接続された第３の静電保護素子を備えることを特徴とする請求項１〜４のいずれか一項に記載の半導体パッケージ。
【請求項６】
前記第１の半導体チップにおいて、第３の高電位側電源用端子と第３の低電位側電源用端子との間に与えられる電圧で動作する第３の内部回路と、
一端が、前記第1の内部回路と前記第１の低電位側電源端子との間のノードに接続され、他端が、前記第３の内部回路と前記第３の低電位側電源端子との間のノードに接続され、かつ、前記第１の半導体チップに形成された第４の静電保護回路と、をさらに備えることを特徴とする請求項１〜５のいずれか一項に記載の半導体パッケージ。
【請求項７】
前記第４の静電保護素子が双方向ダイオードであることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記第４の静電保護素子が抵抗であることを特徴とする請求項６に記載の半導体パッケージ。
【請求項９】
前記第１及び第２の半導体チップが同一パッケージ基板上に搭載されていることを特徴とする請求項１〜８のいずれか一項に記載の半導体パッケージ。
【請求項１０】
前記第１の半導体チップが第１のパッケージ基板上に搭載され、
前記第２の半導体チップが第２のパッケージ基板上に搭載され、
前記第２のパッケージ基板が前記第１のパッケージ基板上に搭載されていることを特徴とする請求項１〜８のいずれか一項に記載の半導体パッケージ。
【請求項１１】
第１の半導体チップと、
前記第１の半導体チップにおいて、第１の高電位側電源用端子と第１の低電位側電源用端子との間に与えられる電圧で動作する第１の内部回路と、
第２の半導体チップと、
前記第２の半導体チップにおいて、第２の高電位側電源端子と第２の低電位側電源端子との間に与えられる電圧で動作する第２の内部回路と、を備え、
前記第１の半導体チップの第１の信号端子が、前記第２の内部回路と前記第２の低電位側電源端子との間のノードに接続され、かつ、
前記第２の半導体チップの第２の信号端子が、前記第1の内部回路と前記第１の低電位側電源端子との間のノードに接続された半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関し、特に複数チップを有する半導体パッケージに関する。
【背景技術】
【０００２】
近年、電気機器の小型化・高機能化・高密度化に対処するため、ＳｉＰ（System in Package）、ＰｏＰ（Package on Package）、ＭＣＰ（Multi Chip Package）などのシステム実装型の半導体パッケージが採用されている。このようなシステム実装型の半導体パッケージは、いずれも複数チップを備えるものである。ここで、パッケージされる各チップの内部には、静電気放電（ＥＳＤ：Electro Static Discharge）に対する保護回路が備えられている。しかしながら、接続される複数チップにまたがるＥＳＤ対策は十分になされているとは言い難い。なお、特許文献１には、１チップ内において、複数の電源系の間を接続するＥＳＤ保護素子が開示されている。また、このような構成が、異なる電源系の複数チップよりなる装置にも適用可能である旨開示されている。
【０００３】
図１４は本発明の課題を説明するための図であって、複数チップを備えたＳｉＰの回路図である。このＳｉＰは、パッケージ基板１０１、ＬＳＩ（Large Scale Integration）チップ１２１、ＬＳＩチップ１２２、チップ間ＥＳＤ保護回路１０９を備えている。ここで、パッケージ基板１０１は、電源端子Ｔ１０１、Ｔ１０２、接地端子Ｔ１０３、１０４、テスト端子Ｔ１０５を備えている。また、ＬＳＩチップ１２１は、電源間ＥＳＤ保護回路１０４ａ、テスト端子用ＥＳＤ保護回路１０３ａ、１０５ａを備えている。そして、ＬＳＩチップ１２２は、電源間ＥＳＤ保護回路１０４ｂ、テスト端子用ＥＳＤ保護回路１０３ｂ、１０５ｂを備えている。
【０００４】
ＬＳＩチップ１２１の電源間ＥＳＤ保護回路１０４ａは、電源端子Ｔ１０１と接地端子Ｔ１０３との間にＥＳＤが印加された場合のＥＳＤ対策保護回路である。同様に、ＬＳＩチップ１２２の電源間ＥＳＤ保護回路１０４ｂは、電源端子Ｔ１０２と接地端子Ｔ１０４との間にＥＳＤが印加された場合のＥＳＤ対策保護回路である。
【０００５】
また、テスト端子用ＥＳＤ保護回路１０３ａは、接地端子Ｔ１０３とテスト端子Ｔ１０５との間にＥＳＤが印加された場合のＥＳＤ対策保護回路である。同様に、テスト端子用ＥＳＤ保護回路１０３ｂは、接地端子Ｔ１０４とテスト端子Ｔ１０５との間にＥＳＤが印加された場合のＥＳＤ対策保護回路である。
【０００６】
そして、テスト端子用ＥＳＤ保護回路１０５ａは、電源端子Ｔ１０１とテスト端子Ｔ１０５との間にＥＳＤが印加された場合のＥＳＤ対策保護回路である。同様に、テスト端子用ＥＳＤ保護回路１０５ｂは、電源端子Ｔ１０２とテスト端子Ｔ１０５との間にＥＳＤが印加された場合のＥＳＤ対策保護回路である。
【０００７】
以上のＥＳＤ保護回路は各チップ内部に形成された各チップ用のＥＳＤ保護回路である。これに対し、チップ間ＥＳＤ保護回路１０９は、２つのＬＳＩチップをまたいだ端子間、例えば、電源端子Ｔ１０１と電源端子Ｔ１０２との間にＥＳＤが印加された場合のＥＳＤ対策保護回路である。仮に、チップ間ＥＳＤ保護回路１０９が設けられていなければ、２つのチップをまたいだ端子間にＥＳＤが印加された場合、ＬＳＩチップ１２１、１２２内の内部回路（不図示）が破壊される恐れがある。すなわち、チップ間ＥＳＤ保護回路１０９により、このような場合の静電破壊を防止することができる。また、これと同時に、チップ間のノイズを遮断することができる。
【０００８】
【特許文献１】特開２００７−２００９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、チップ間ＥＳＤ保護回路１０９はＬＳＩチップ１２１、１２２とは別の部品である。そのため、チップ間ＥＳＤ保護回路１０９をパッケージ基板１０１に実装する工程が必要である。その上、この実装工程における歩留まりにより、パッケージ製品全体としての歩留まりが低下することになる。また、実装するためのスペースが必要であり、小型化の流れに反する。
【課題を解決するための手段】
【００１０】
本発明の一態様は、
第１の半導体チップと、
前記第１の半導体チップにおいて、第１の高電位側電源用端子と第１の低電位側電源用端子との間に与えられる電圧で動作する第１の内部回路と、
第２の半導体チップと、
前記第２の半導体チップにおいて、第２の高電位側電源端子と第２の低電位側電源端子との間に与えられる電圧で動作する第２の内部回路と、
一端が、前記第1の内部回路と前記第１の低電位側電源端子との間のノードに接続され、他端が、前記第２の内部回路と前記第２の低電位側電源端子との間のノードに接続され、かつ、前記第１の半導体チップに形成された第１の静電保護回路と、を備えた半導体パッケージである。
【００１１】
静電破壊保護素子を第１の半導体チップ内に形成することにより、複数チップにまたがる静電破壊及びチップ間のノイズを防止でき、高歩留まりかつ小型の半導体パッケージを提供することができる。
【００１２】
本発明の一態様は、
第１の半導体チップと、
前記第１の半導体チップにおいて、第１の高電位側電源用端子と第１の低電位側電源用端子との間に与えられる電圧で動作する第１の内部回路と、
第２の半導体チップと、
前記第２の半導体チップにおいて、第２の高電位側電源端子と第２の低電位側電源端子との間に与えられる電圧で動作する第２の内部回路と、を備え、
前記第１の半導体チップの第１の信号端子が、前記第２の内部回路と前記第２の低電位側電源端子との間のノードに接続され、かつ、
前記第２の半導体チップの第２の信号端子が、前記第1の内部回路と前記第１の低電位側電源端子との間のノードに接続された半導体パッケージである。
【００１３】
一方の半導体チップの信号端子と他方の半導体チップの低電位側電源端子とを互いに接続することにより、複数チップにまたがる静電破壊及びチップ間のノイズを防止でき、高歩留まりかつ小型の半導体パッケージを提供することができる。
【発明の効果】
【００１４】
本発明によれば、複数チップにまたがる静電破壊及びチップ間のノイズを防止でき、高歩留まりかつ小型の半導体パッケージを提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１６】
実施の形態１
以下、図面を参照して本発明の実施形態について説明する。図１は、実施の形態１に係るＳｉＰの回路図である。図２は、実施の形態１に係るＳｉＰの側面図である。図１及び図２に示すように、実施の形態１に係るＳｉＰは、パッケージ基板１、ＬＳＩチップ２１、ＬＳＩチップ２２を備えている。ＬＳＩチップ２１の信号端子Ｓ１とＬＳＩチップ２２の信号端子Ｓ３とが接続されており、ＬＳＩチップ間で信号を送受信する。図２に示すように、パッケージ基板１上にＬＳＩチップ２１が、さらにその上にＬＳＩチップ２２が搭載されている。なお、図２において封止樹脂は省略されている。
【００１７】
ここで、パッケージ基板１は、電源端子Ｔ１〜Ｔ４、接地端子Ｔ５、Ｔ６、Ｔ１０、Ｔ１１、入出力端子Ｔ７、Ｔ９、テスト端子Ｔ８を備えている。また、ＬＳＩチップ２１は、電源間ＥＳＤ保護回路４ａ、４ｂ、内部回路Ｌ１、Ｌ２、テスト端子用ＥＳＤ保護回路３ａ、５ａ、入出力端子用ＥＳＤ保護回路３ｂ、５ｂ、異電源間ＥＳＤ保護回路８ａ、チップ間ＥＳＤ保護回路９を備えている。そして、ＬＳＩチップ２２は、電源間ＥＳＤ保護回路４ｃ、４ｄ、内部回路Ｌ３、Ｌ４、テスト端子用ＥＳＤ保護回路３ｄ、５ｄ、入出力端子用ＥＳＤ保護回路３ｃ、５ｃ、異電源間ＥＳＤ保護回路８ｂを備えている。
【００１８】
電源端子Ｔ１〜Ｔ４は、当該ＳｉＰが電子機器に搭載された後、電源電位が与えられる端子である。また、図２に示すように、電源端子Ｔ１〜Ｔ４は、パッケージ基板１の裏面に形成されており、スルーホール、パッケージ基板１上の配線、ボンディングワイヤ１３などを介して、各々ＬＳＩチップ２１の端子Ｖ１、Ｖ２、ＬＳＩチップ２２の端子Ｖ３、Ｖ４に接続されている。ここで、電源端子Ｔ１と電源端子Ｔ２とには、異なる電源電位が与えられる。同様に、電源端子Ｔ３と電源端子Ｔ４とには、異なる電源電位が与えられる。例えば、電源端子Ｔ１、Ｔ３にＶＤＤ１が与えられ、電源端子Ｔ２、Ｔ３にＶＤＤ２が与えられる。
【００１９】
接地端子Ｔ５、Ｔ６、Ｔ１０、Ｔ１１は、当該ＳｉＰが電子機器に搭載された後、接地電位が与えられる端子である。また、図２に示すように、接地端子Ｔ５、Ｔ６、Ｔ１０、Ｔ１１は、パッケージ基板１の裏面に形成されており、スルーホール、パッケージ基板１上の配線、ボンディングワイヤ１３などを介して、ＬＳＩチップ２１の端子Ｇ１、Ｇ２、ＬＳＩチップ２２の端子Ｇ３、Ｇ４に各々接続されている。
【００２０】
ＬＳＩチップ２１の内部回路Ｌ１は、電源端子Ｔ１と接地端子Ｔ５との間に与えられる電圧で動作する回路である。電源間ＥＳＤ保護回路４ａは、電源端子Ｔ１と接地端子Ｔ５との間において、逆バイアスとなるように、内部回路Ｌ１と並列に接続されている。電源間ＥＳＤ保護回路４ａとしては例えば、図４に示すように、ダイオード接続されたＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＮＭのソースとダイオード接続されたＰチャネルＭＯＳトランジスタＰＭのドレインを接続し、かつ、ダイオード接続されたＮチャネルＭＯＳトランジスタＮＭのドレインとダイオード接続されたＰチャネルＭＯＳトランジスタＰＭのソースを接続したものを用いることができる。電源間ＥＳＤ保護回路４ａは、電源端子Ｔ１と接地端子Ｔ５との間にＥＳＤが印加された場合に、内部回路Ｌ１を保護する。
【００２１】
ＬＳＩチップ２１の内部回路Ｌ２は、電源端子Ｔ２と接地端子Ｔ６との間に与えられる電圧で動作する回路である。電源間ＥＳＤ保護回路４ｂは、電源端子Ｔ２と接地端子Ｔ６との間において、逆バイアスとなるように、内部回路Ｌ２と並列に接続されている。電源間ＥＳＤ保護回路４ｂとしては、上記電源間ＥＳＤ保護回路４ａと同様に、例えば、図４に示した回路を用いることができる。電源間ＥＳＤ保護回路４ｂは、電源端子Ｔ２と接地端子Ｔ６との間にＥＳＤが印加された場合に、内部回路Ｌ２を保護する。
【００２２】
異電源間ＥＳＤ保護回路８ａは、電源端子Ｔ１と接地端子Ｔ５との間に与えられる電圧からなる電源系と、電源端子Ｔ２と接地端子Ｔ６との間に与えられる電圧からなる電源系との間を接続する双方向ダイオードである。ＥＳＤ保護回路８ａとしては、例えば、図６に示すように、互いに逆向きのダイオードＤ１、Ｄ２が並列に接続されたものを用いることができる。また、図７に示すように、抵抗Ｒを用いることもできる。異電源間ＥＳＤ保護回路８ａは、電源端子Ｔ１及び接地端子Ｔ５のいずれか一方と、電源端子Ｔ２及び接地端子Ｔ６のいずれか一方との間にＥＳＤが印加された場合に、内部回路Ｌ１、Ｌ２を保護する。
【００２３】
テスト端子用ＥＳＤ保護回路３ａと５ａとは直列に接続されている。また、この直列に接続されたテスト端子用ＥＳＤ保護回路３ａ及び５ａは、電源端子Ｔ２と接地端子Ｔ６との間において、逆バイアスとなるように、内部回路Ｌ２と並列に接続されている。また、テスト端子用ＥＳＤ保護回路３ａと５ａとの間のノードが、ＬＳＩチップ２１の信号端子Ｓ１を介して、パッケージ基板１のテスト端子Ｔ８に接続されている。テスト端子用ＥＳＤ保護回路３ａとしては、例えば、図３に示したダイオード接続されたＮチャネルＭＯＳトランジスタＮＭを用いることができる。テスト端子用ＥＳＤ保護回路３ａは、テスト端子Ｔ８と接地端子Ｔ６との間にＥＳＤが印加された場合に、内部回路Ｌ２を保護する。テスト端子用ＥＳＤ保護回路５ａとしては、例えば、図５に示したダイオード接続されたＰチャネルＭＯＳトランジスタＰＭを用いることができる。テスト端子用ＥＳＤ保護回路５ａは、テスト端子Ｔ８と電源端Ｔ２との間にＥＳＤが印加された場合に、内部回路Ｌ２を保護する。
【００２４】
入出力端子用ＥＳＤ保護回路３ｂと５ｂとは直列に接続されている。また、この直列に接続された入出力端子用ＥＳＤ保護回路３ｂ及び５ｂは、電源端子Ｔ２と接地端子Ｔ６との間において、逆バイアスとなるように、内部回路Ｌ２と並列に接続されている。また、入出力端子用ＥＳＤ保護回路３ｂと５ｂとの間のノードがＬＳＩチップ２１の信号端子Ｓ２を介して、パッケージ基板１の入出力端子Ｔ７に接続されている。入出力端子用ＥＳＤ保護回路３ｂとしては、例えば、図３に示したダイオード接続されたＮチャネルＭＯＳトランジスタＮＭを用いることができる。入出力端子用ＥＳＤ保護回路３ｂは、入出力端子Ｔ７と接地端子Ｔ６との間にＥＳＤが印加された場合に、内部回路Ｌ２を保護する。入出力端子用ＥＳＤ保護回路５ｂとしては、例えば、図５に示したダイオード接続されたＰチャネルＭＯＳトランジスタＰＭを用いることができる。入出力端子用ＥＳＤ保護回路５ｂは、入出力端子Ｔ７と電源端子Ｔ２との間にＥＳＤが印加された場合に、内部回路Ｌ２を保護する。なお、図１では簡略化のために、入出力端子を１つとしている。入力端子が複数の場合、入力端子毎に入出力端子用ＥＳＤ保護回路３、５が備えられている。
【００２５】
チップ間ＥＳＤ保護回路９は、ＬＳＩチップ２１とＬＳＩチップ２２との間を接続する双方向ダイオードである。チップ間ＥＳＤ保護回路９の一端は、電源間ＥＳＤ保護回路４ａと端子Ｇ１との間のノードに接続されている。一方、チップ間ＥＳＤ保護回路９の他端は、端子Ｇ１ａを介して、ＬＳＩチップ２２の端子Ｇ４と接地端子Ｔ１１との間のノードに接続されている。チップ間ＥＳＤ保護回路９としては、例えば、図６に示すように、互いに逆向きのダイオードＤ１、Ｄ２が並列に接続されたものを用いることができる。また、図７に示すように、抵抗Ｒを用いることができる。チップ間ＥＳＤ保護回路９は、ＬＳＩチップ１用の電源端子Ｔ１、Ｔ２、接地端子Ｔ５、Ｔ６、入出力端子Ｔ７のうちのいずれか１つと、ＬＳＩチップ２用の電源端子Ｔ３、Ｔ４、接地端子Ｔ１０、Ｔ１１、入出力端子Ｔ９のいずれか一方との間にＥＳＤが印加された場合に、内部回路Ｌ１〜Ｌ４を保護する。
【００２６】
本実施の形態に係るチップ間ＥＳＤ保護回路９は、ＬＳＩチップ２１内部に形成されている。そのため、チップ間ＥＳＤ保護回路をパッケージ基板１に実装する工程が不要である。従って、パッケージ製品全体としての歩留まりも向上することになる。また、実装するためのスペースも不要であり、小型化することができる。また、これと同時に、チップ間のノイズを遮断することができる。
【００２７】
ＬＳＩチップ２２の内部回路Ｌ３は、電源端子Ｔ３と接地端子Ｔ１０との間に与えられる電圧で動作する回路である。電源間ＥＳＤ保護回路４ｃは、電源端子Ｔ３と接地端子Ｔ１０との間において、逆バイアスとなるように、内部回路Ｌ３と並列に接続されている。電源間ＥＳＤ保護回路４ｃとしては、図４に示した回路を用いることができる。電源間ＥＳＤ保護回路４ｃは、電源端子Ｔ３と接地端子Ｔ１０との間にＥＳＤが印加された場合に、内部回路Ｌ３を保護する。
【００２８】
ＬＳＩチップ２２の内部回路Ｌ４は、電源端子Ｔ４と接地端子Ｔ１１との間に与えられる電圧で動作する回路である。電源間ＥＳＤ保護回路４ｄは、電源端子Ｔ４と接地端子Ｔ１１との間において、逆バイアスとなるように、内部回路Ｌ４と並列に接続されている。電源間ＥＳＤ保護回路４ｄとしては例えば、図４に示す回路を用いることができる。電源間ＥＳＤ保護回路４ｄは、電源端子Ｔ４と接地端子Ｔ１１との間にＥＳＤが印加された場合に、内部回路Ｌ４を保護する。
【００２９】
異電源間ＥＳＤ保護回路８ｂは、電源端子Ｔ３と接地端子Ｔ１０との間に与えられる電圧からなる電源系と、電源端子Ｔ４と接地端子Ｔ１１との間に与えられる電圧からなる電源系との間を接続する双方向ダイオードである。ＥＳＤ保護回路８ｂとしては、例えば、図６に示すように、互いに逆向きのダイオードＤ１、Ｄ２が並列に接続されたものを用いることができる。また、図７に示すように、抵抗Ｒを用いることができる。異電源間ＥＳＤ保護回路８ｂは、電源端子Ｔ３及び接地端子Ｔ１０のいずれか一方と、電源端子Ｔ４及び接地端子Ｔ１１のいずれか一方との間にＥＳＤが印加された場合に、内部回路Ｌ３、Ｌ４を保護する。
【００３０】
入出力端子用ＥＳＤ保護回路３ｃと５ｃとは直列に接続されている。また、この直列に接続された入出力端子用ＥＳＤ保護回路３ｃ及び５ｃは、電源端子Ｔ３と接地端子Ｔ１０との間において、逆バイアスとなるように、内部回路Ｌ３と並列に接続されている。また、入出力端子用ＥＳＤ保護回路３ｃと５ｃとの間のノードがＬＳＩチップ２２の信号端子Ｓ４を介して、パッケージ基板１の入出力端子Ｔ９に接続されている。入出力端子用ＥＳＤ保護回路３ｃとしては、例えば、図３に示したダイオード接続されたＮチャネルＭＯＳトランジスタＮＭを用いることができる。入出力端子用ＥＳＤ保護回路３ｃは、入出力端子Ｔ９と接地端子Ｔ１０との間にＥＳＤが印加された場合に、内部回路Ｌ３を保護する。入出力端子用ＥＳＤ保護回路５ｃとしては、例えば、図５に示したダイオード接続されたＰチャネルＭＯＳトランジスタＰＭを用いることができる。入出力端子用ＥＳＤ保護回路５ｃは、入出力端子Ｔ９と電源端子Ｔ３との間にＥＳＤが印加された場合に、内部回路Ｌ３を保護する。
【００３１】
テスト端子用ＥＳＤ保護回路３ｄと５ｄとは直列に接続されている。また、この直列に接続されたテスト端子用ＥＳＤ保護回路３ｄ及び５ｄは、電源端子Ｔ３と接地端子Ｔ１０との間において、逆バイアスとなるように、内部回路Ｌ３と並列に接続されている。また、テスト端子用ＥＳＤ保護回路３ｄと５ｄとの間のノードがＬＳＩチップ２２の信号端子Ｓ３を介して、パッケージ基板１のテスト端子Ｔ８に接続されている。テスト端子用ＥＳＤ保護回路３ｄとしては、例えば、図３に示したダイオード接続されたＮチャネルＭＯＳトランジスタＮＭを用いることができる。テスト端子用ＥＳＤ保護回路３ｄは、テスト端子Ｔ８と接地端子Ｔ１０との間にＥＳＤが印加された場合に、内部回路Ｌ３を保護する。テスト端子用ＥＳＤ保護回路５ｄとしては、例えば、図５に示したダイオード接続されたＰチャネルＭＯＳトランジスタＰＭを用いることができる。テスト端子用ＥＳＤ保護回路５ｄは、テスト端子Ｔ８と電源端Ｔ３との間にＥＳＤが印加された場合に、内部回路Ｌ３を保護する。
【００３２】
次に、図８を用いて、本実施の形態における比較例について説明する。図８は、比較例に係るＳｉＰの回路図である。図１に示したＳｉＰとの相違点は、図１におけるチップ間ＥＳＤ保護回路９を備えていないことである。その他の構成は図１と同様であるため、説明を省略する。
【００３３】
次に、図９を用いて図１及び図８に係るＳｉＰを比較しながら、本実施の形態に係るＳｉＰの静電破壊防止のメカニズムについて説明する。図１及び図８に点線の矢印で示すように、各ＳｉＰにおいて、ＬＳＩチップ１の接地端子Ｔ５を接地し、ＬＳＩチップ２の入出力端子Ｔ９にＥＳＤを印加した場合を考える。図９に示すグラフは、入出力端子Ｔ９の電位を基準とした各ノードにおける電位の絶対値である。横軸がノード、縦軸が電位の絶対値である。
【００３４】
図８に示すように、図８に係るＳｉＰでは、ＥＳＤは、入出力端子Ｔ９から、端子Ｓ４、入出力端子用ＥＳＤ保護回路５ｃ、テスト端子用ＥＳＤ保護回路５ｄ、端子Ｓ３、端子Ｓ１、テスト端子用ＥＳＤ保護回路３ａ、異電源間ＥＳＤ保護回路８ａ、端子Ｇ１を介して、接地端子Ｔ５に至る。ここで、図９に示すように、例えば、順バイアスの保護回路を経ると１マス分電位が上昇し、逆バイアスの保護回路を経ると３マス分電位が上昇するとする。これは電流一定として、順バイアスの抵抗よりも逆バイアスの抵抗が３倍高いことに相当する。その結果、図８のＳｉＰの場合、２つの逆バイアス保護回路を経るため、端子Ｇ２において耐圧電位ＶＬを超え、内部回路Ｌ１やＬ２が破壊され得る。
【００３５】
一方、図１に係るＳｉＰでは、ＥＳＤは、入出力端子Ｔ９から、端子Ｓ４、入出力端子用ＥＳＤ保護回路３ｃ、異電源間ＥＳＤ保護回路８ｂ、端子Ｇ４、端子Ｇ１ａ、チップ間ＥＳＤ保護回路９、端子Ｇ１を介して、接地端子Ｔ５に至る。その結果、図１のＳｉＰの場合、１つの逆バイアス保護回路しか経ない。そのため、耐圧電位ＶＬを超えることがなく、内部回路Ｌ１やＬ２の破壊を防止することができる。
【００３６】
図１の回路図に対応するパッケージとしては、図２のＳｉＰ以外にも、図１０のＭＣＰが考えられる。図１０のＭＣＰでは、パッケージ基板１上に、ＬＳＩチップ２１及びＬＳＩチップ２２が別々に搭載されている。端子の接続関係は図１に示す通りであるから、説明を省略する。
【００３７】
実施の形態２
次に、図面を参照して本発明の第２の実施の形態について説明する。図１１は、実施の形態２に係るＰｏＰの回路図である。図１２は、実施の形態２に係るＰｏＰの側面図である。図１１及び図１２に示すように、実施の形態２に係るＰｏＰは、パッケージ基板１ａ、１ｂ、ＬＳＩチップ２１、ＬＳＩチップ２２を備えている。ＬＳＩチップ２１の信号端子Ｓ１とＬＳＩチップ２２の信号端子Ｓ３とが、パッケージ基板１ａの端子Ｔ８ａ及びパッケージ基板１ｂの端子Ｔ８ｂを介して接続されており、ＬＳＩチップ間で信号を送受信する。図１２に示すように、パッケージ基板１ａ上にＬＳＩチップ２１が搭載され、第１のパッケージを構成している。また、パッケージ基板１ｂ上にＬＳＩチップ２２が搭載され、第２のパッケージを構成している。そして、第１のパッケージ上に、第２のパッケージが搭載されている。第１及び第２のパッケージ同士は半田６１により接続されている。
【００３８】
ここで、パッケージ基板１ａは、電源端子Ｔ１〜Ｔ４、接地端子Ｔ５、Ｔ６、Ｔ１０、Ｔ１１、入出力端子Ｔ７、Ｔ９及びテスト端子Ｔ８を備えている。なお、ＬＳＩチップ２１及びＬＳＩチップ２２の内部構成は実施の形態１と同様であり、図１１においても省略されている。
【００３９】
電源端子Ｔ１〜Ｔ４は、当該ＰｏＰが電子機器に搭載された後、電源電位が与えられる端子である。また、図１２に示すように、電源端子Ｔ１〜Ｔ４は、パッケージ基板１ａの裏面に形成されている。また、電源端子Ｔ１、Ｔ２は、パッケージ基板１ａのスルーホール及び配線、ボンディングワイヤ１３などを介して、各々ＬＳＩチップ２１の端子Ｖ１、Ｖ２に接続されている。電源端子Ｔ３、Ｔ４は、パッケージ基板１ａのスルーホール、配線及び端子Ｔ３ａ、Ｔ４ａ、半田６１、パッケージ基板１ｂの端子Ｔ３ｂ、Ｔ４ｂ、スルーホール及び配線、ボンディングワイヤ１３などを介して、ＬＳＩチップ２２の端子Ｖ３、Ｖ４に各々接続されている。ここで、電源端子Ｔ１と電源端子Ｔ２とには、異なる電源電位が与えられる。同様に、電源端子Ｔ３と電源端子Ｔ４とには、異なる電源電位が与えられる。例えば、電源端子Ｔ１、Ｔ３にＶＤＤ１が与えられ、電源端子Ｔ２、Ｔ３にＶＤＤ２が与えられる。
【００４０】
接地端子Ｔ５、Ｔ６、Ｔ１０、Ｔ１１は、当該ＰｏＰが電子機器に搭載された後、接地電位が与えられる端子である。また、図１２に示すように、接地端子Ｔ５、Ｔ６、Ｔ１０、Ｔ１１は、パッケージ基板１の裏面に形成されている。接地端子Ｔ５、Ｔ６は、スルーホール、パッケージ基板１ａ上の配線、ボンディングワイヤ１３などを介して、ＬＳＩチップ２１の端子Ｇ１、Ｇ２に各々接続されている。また、接地端子Ｔ１０、Ｔ１１は、パッケージ基板１ａのスルーホール、配線及び端子Ｔ１０ａ、Ｔ１１ａ、半田６１、パッケージ基板１ｂの端子Ｔ１０ｂ、Ｔ１１ｂ、スルーホール及び配線、ボンディングワイヤ１３などを介して、ＬＳＩチップ２２の端子Ｇ３、Ｇ４に各々接続されている。
【００４１】
また、入出力端子Ｔ７はＬＳＩチップ２１の信号端子Ｓ２に接続されている。入出力端子Ｔ９は、パッケージ基板１ａの端子Ｔ９ａ及びパッケージ基板１ｂの端子Ｔ９ｂを介して、ＬＳＩチップ２２の信号端子Ｓ４に接続されている。
【００４２】
本実施の形態に係るチップ間ＥＳＤ保護回路も、ＬＳＩチップ２１内部に形成されている。そのため、実施の形態１と同様に、チップ間ＥＳＤ保護回路をパッケージ基板１に実装する工程が不要である。従って、パッケージ製品全体としての歩留まりも向上することになる。また、実装するためのスペースも不要であり、小型化することができる。また、これと同時に、チップ間のノイズを遮断することができる。
【００４３】
実施の形態３
次に、図面を参照して本発明の第３の実施の形態について説明する。図１３は、実施の形態３に係るＳｉＰの回路図である。図１３に示したＳｉＰと図１に示したＳｉＰとの相違点は、図１におけるチップ間ＥＳＤ保護回路９を備えていないことである。これに代わり、ＬＳＩチップ２１の余った信号端子Ｓ１が、ＬＳＩチップ２２の端子Ｇ４と接地端子Ｔ１１との間のノードに接続され、ＬＳＩチップ２２の余った信号端子Ｓ３が、ＬＳＩチップ２１の端子Ｇ１と接地端子Ｔ５との間のノードに接続されている。なお、簡略化のため、ＬＳＩチップ間を接続する信号線及びテスト端子Ｔ８は省略されている。その他の構成は実施の形態１と同様であり、説明を省略する。
【００４４】
例えば、ＬＳＩチップ２の接地端子Ｔ１１を接地し、ＬＳＩチップ１の入出力端子Ｔ７にＥＳＤを印加した場合、図１３に示した経路を辿るため、静電破壊を防止することができる。
【００４５】
本実施の形態では、チップ間ＥＳＤ保護回路９が不要である。その代わり、余った信号端子に備えられた入出力端子用ＥＳＤ保護回路３、５を有効利用する。そのため、実施の形態１と同様に、チップ間ＥＳＤ保護回路をパッケージ基板１に実装する工程も不要である。従って、パッケージ製品全体としての歩留まりも向上することになる。また、実装するためのスペースも不要であり、小型化することができる。また、これと同時に、チップ間のノイズを遮断することができる。
【図面の簡単な説明】
【００４６】
【図１】実施の形態１に係るＳｉＰの回路図である。
【図２】実施の形態１に係るＳｉＰの側面図である。
【図３】ＥＳＤ保護回路の一例である。
【図４】ＥＳＤ保護回路の一例である。
【図５】ＥＳＤ保護回路の一例である。
【図６】ＥＳＤ保護回路の一例である。
【図７】ＥＳＤ保護回路の一例である。
【図８】比較例に係るＳｉＰの回路図である。
【図９】静電破壊防止のメカニズムを説明するためのグラフである。
【図１０】実施の形態１に係るＭＣＰの側面図である。
【図１１】実施の形態２に係るＰｏＰの回路図である。
【図１２】実施の形態２に係るＰｏＰの側面図である。
【図１３】実施の形態３に係るＳｉＰの回路図である。
【図１４】本発明の課題を説明するための図である。
【符号の説明】
【００４７】
１  パッケージ基板
３ａ、３ｄ、５ａ、５ｄ  テスト端子用ＥＳＤ保護回路
３ｂ、３ｃ、５ｂ、５ｃ  入出力端子用ＥＳＤ保護回路
４ａ、４ｂ、４ｃ、４ｄ  電源間ＥＳＤ保護回路
８ａ、８ｂ  異電源間ＥＳＤ保護回路
９  チップ間ＥＳＤ保護回路
１３  ボンディングワイヤ
２１、２２  ＬＳＩチップ
６１  半田
Ｌ１〜Ｌ４  内部回路
Ｇ１〜Ｇ４、Ｇ１ａ、Ｓ１〜Ｓ４、Ｖ１〜Ｖ４  端子
Ｔ１〜Ｔ４  電源端子
Ｔ５、Ｔ６、Ｔ１０、Ｔ１１  接地端子
Ｔ７、Ｔ９  入出力端子
Ｔ８  テスト端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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