(57)【要約】【課題】  広範囲な電源電圧仕様に対して、安定した出力振幅およびその出力振幅の中心電圧を出力することができる差動出力バッファを提供する。【解決手段】  ドレインが電源電圧ＶＤＤに接続されるとともにゲートに出力差動信号ＯＵＴＰ，ＯＵＴＮの出力コモンモード（ＶＯＣ）を規定する第１の基準信号ＶＲＥＦ１が入力されるデプレッション型ＮＭＯＳトランジスタ１１と、ソース双方がデプレッション型ＮＭＯＳトランジスタ１１のソースに接続されるとともに各ゲートに各差動信号ＩＮＮ，ＩＮＰが入力されるＰＭＯＳトランジスタ１２，１４と、各ゲートおよび各ドレインが各ＰＭＯＳトランジスタ１２，１４の各ゲートおよび各ドレインにそれぞれ接続されるとともに各ゲートに各差動信号ＩＮＮ，ＩＮＰが入力されるＮＭＯＳトランジスタ１３，１５と、ＮＭＯＳトランジスタ１３，１５双方のドレインとグランドＧＮＤとの間に接続されたＮＭＯＳトランジスタ１６とを備えた。【選択図】  図１
2010098590.tif 000002
【特許請求の範囲】
【請求項１】
入力差動信号を入力し所望の中心電圧および所望の振幅の出力差動信号を生成して出力する差動出力バッファであって、
ドレインが電源に接続されゲートに出力差動信号の中心電圧を規定する第１の基準信号が入力される第１のデプレッション型ＮＭＯＳトランジスタと、
ソースが前記第１のデプレッション型ＮＭＯＳトランジスタのソースに接続された第１のＰＭＯＳトランジスタと、
ゲートおよびドレインが前記第１のＰＭＯＳトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する一方の信号の入力を受けるとともに、ドレインが一対の出力端子の一方に接続された第１のＮＭＯＳトランジスタと、
ソースが前記第１のデプレッション型ＮＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、
ゲートおよびドレインが前記第２のＰＭＯＳトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する他方の信号の入力を受けるとともに、ドレインが前記一対の出力端子の他方に接続された第２のＮＭＯＳトランジスタと、
ドレインが前記一対のＮＭＯＳトランジスタ双方のソースに接続され、ソースがグランドに接続されて、ゲートに出力差動信号の振幅を規定する第２の基準信号が入力される第３のＮＭＯＳトランジスタとを備えたことを特徴とする差動出力バッファ。
【請求項２】
前記第１のＰＭＯＳトランジスタのバックゲートが該第１のＰＭＯＳトランジスタのソースに接続されるとともに、前記第２のＰＭＯＳトランジスタのバックゲートが該第２のＰＭＯＳトランジスタのソースに接続されていることを特徴とする請求項１記載の差動出力バッファ。
【請求項３】
ドレインが電源に接続されゲートに前記第１の基準信号が入力される第２のデプレッション型ＮＭＯＳトランジスタと、
ソースが前記第２のデプレッション型ＮＭＯＳトランジスタに接続されゲートがグランドに接続された第３のＰＭＯＳトランジスタと、
ドレインが抵抗を介して前記第３のＰＭＯＳトランジスタのドレインに接続されゲートが電源に接続された第４のＮＭＯＳトランジスタと、
ドレインが前記第４のＮＭＯＳトランジスタのソースに接続されソースがグランドに接続されてゲートに前記第２の基準信号が入力される第５のＮＭＯＳトランジスタと、
２つの入力端子のうちの一方の入力端子に出力差動信号の中心電圧を決めるための原基準信号の入力を受けるとともに、他方の入力端子が前記第３のＰＭＯＳトランジスタのドレインに接続され該第３のＰＭＯＳトランジスタのドレインの電位が前記原基準信号の電位と同一となるように前記第１の基準信号を生成する差動増幅器とからなるレプリカ回路をさらに備えたことを特徴とする請求項１記載の差動出力バッファ。
【請求項４】
前記第１のＰＭＯＳトランジスタのバックゲートが該第１のＰＭＯＳトランジスタのソースに接続されるとともに、前記第２のＰＭＯＳトランジスタのバックゲートが該第２のＰＭＯＳトランジスタのソースに接続され、前記第３のＰＭＯＳトランジスタのバックゲートが該第３のＰＭＯＳトランジスタのソースに接続されていることを特徴とする請求項３記載の差動出力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力差動信号を入力し所望の中心電圧および所望の振幅の出力差動信号を生成して出力する差動出力バッファに関する。
【背景技術】
【０００２】
従来より、パーソナルコンピュータや液晶テレビ等に備えられた表示制御用のグラフィックボードと、パーソナルコンピュータのモニタや液晶テレビ等の表示装置との間で行なわれる小振幅伝送方式として、減少スイング差動伝送方式（ＲＳＤＳ：Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）や、小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ：ｍｉｎｉ  Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）が知られている。
【０００３】
これらの伝送方式においては、信号品質はもとより、電磁妨害ノイズ（ＥＭＩ：Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）の低減化等の観点からしても安定した出力振幅（ＶＯＤ）、及び出力振幅の中心電圧（出力コモンモード（ＶＯＣ）と称する）を有する出力差動信号が要求される。加えて、上記グラフィックボードのドライバ回路部を構成するデバイスヘの供給電圧は、近年の低消費電力化の流れから、従来の３．３Ｖから２．５Ｖないしはそれ以下の電圧へと引き下げられる傾向にある。このため、広範囲な電源電圧仕様（例えば２．２Ｖ〜３．６Ｖ）に対しても出力振幅（ＶＯＤ），出力コモンモード（ＶＯＣ）を保証する必要がある。
【０００４】
ここで、小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ），減少スイング差動伝送方式（ＲＳＤＳ）を採用したインターフェース回路において、現在市場で要求される仕様を図１０に示す。
【０００５】
図１０は、小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ），減少スイング差動伝送方式（ＲＳＤＳ）を採用したインターフェース回路における仕様を示す図である。
【０００６】
図１０に示すＶＤＤは、インターフェース回路に供給される電源電圧である。この電源電圧ＶＤＤの仕様は、２.２Ｖ〜３.６Ｖと広範囲である。
【０００７】
小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ）における出力振幅（ＶＯＤ）は、０.３Ｖ〜０.６Ｖの範囲である。また、出力コモンモード（ＶＯＣ）には２種類のモードがあり、第１のモードにおける出力コモンモード（ＶＯＣ）は０.６Ｖ〜１.０Ｖの範囲であり、第２のモードにおける出力コモンモード（ＶＯＣ）は１.０Ｖ〜１.４Ｖの範囲である。
【０００８】
一方、減少スイング差動伝送方式（ＲＳＤＳ）における出力振幅（ＶＯＤ）は、０.１Ｖ〜０.３Ｖの範囲である。また、出力コモンモード（ＶＯＣ）は、小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ）と同じであり、０.６Ｖ〜１.０Ｖもしくは１.０Ｖ〜１.４Ｖの範囲である。
【０００９】
差動出力バッファの出力振幅（ＶＯＤ）及び出力コモンモード（ＶＯＣ）の制御方式は種々提案されており、一般的にコモンモードフィードバック回路やレプリカ回路などを用いた制御方式が挙げられる。
【００１０】
図１１は、コモンモードフィードバック回路を用いた差動出力バッファの回路構成を示す図である。
【００１１】
図１１に示す差動出力バッファ１００には、相補信号である差動信号ｉｎ，ｉｎｂが入力される入力端子１００ａ，１００ｂ、ＮＭＯＳトランジスタ１０１，１０２，１０３，１０４，１０５、抵抗１０６，１０７、定電流回路１０８、コモンモードフィードバック回路としての帰還増幅器１０９、および出力端子１００ｃ，１００ｄが備えられている。
【００１２】
ＮＭＯＳトランジスタ１０１のドレインは電源電圧ＶＤＤを供給する直流電源に接続されている。また、このＮＭＯＳトランジスタ１０１のソースは、ＮＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ１０３のドレインにそれぞれ接続されている。さらに、ＮＭＯＳトランジスタ１０１のゲートは、帰還増幅器１０９の出力端に接続されている。
【００１３】
また、ＮＭＯＳトランジスタ１０２のソースは、ＮＭＯＳトランジスタ１０４のドレインに接続されている。さらに、ＮＭＯＳトランジスタ１０３のソースは、ＮＭＯＳトランジスタ１０５のドレインに接続されている。また、ＮＭＯＳトランジスタ１０４及びＮＭＯＳトランジスタ１０５の各ソースは、定電流回路１０８を介してグラウンドＧＮＤに接続されている。
【００１４】
また、ＮＭＯＳトランジスタ１０４のドレインは、直列接続された抵抗１０６，１０７を介してＮＭＯＳトランジスタ１０５のドレインに接続されている。さらに、抵抗１０６，１０７の接続点は、帰還増幅器１０９の反転入力端子に接続されている。この帰還増幅器１０９の非反転入力端子には、使用される低振幅インタフェース回路に応じた小振幅信号における振幅中心電圧である出力コモンモード（ＶＯＣ）を決定するための所定の基準電圧Ｖｓが印加される。尚、抵抗１０６，１０７は、この差動出力バッファ１００の出力コモンモード（ＶＯＣ）を、抵抗１０６，１０７の接続点から得られる電圧に基づいて検出するためのものである。
【００１５】
また、差動出力バッファ１００には、抵抗１０６，１０７と並列に、出力端子１００ｃ，１００ｄを介して終端抵抗１１０が接続されている。出力端子１００ｃ，１００ｄからは、差動信号ＯＵＴ，ＯＵＴｂが出力される。
【００１６】
このように構成された差動出力バッファ１００の入力端子１００ａ，１００ｂに、差動信号ｉｎ，ｉｎｂが入力される。差動信号ｉｎはＮＭＯＳトランジスタ１０２，１０５のゲートに入力されるとともに、差動信号ｉｎｂはＮＭＯＳトランジスタ１０３，１０４のゲートに入力される。入力された差動信号ｉｎ，ｉｎｂは、使用される小振幅伝送方式（ｍｉｎｉ−ＬＶＤＳ，ＲＳＤＳ）の規格に応じて、当該小振幅信号における出力振幅（ＶＯＤ），出力コモンモード（ＶＯＣ）が決定され、上記規格に適合した小振幅信号に変換され、出力端子１００ｃ，１００ｄから差動信号ＯＵＴ，ＯＵＴｂとして出力される。
【００１７】
図１２は、レプリカ回路を用いた差動出力バッファの回路構成を示す図である。
【００１８】
図１２に示す差動出力バッファ２００には、ドライバ回路２２０と、ドライバ回路２２０の動作を制御するためのレプリカ回路２１０とが備えられている。
【００１９】
ドライバ回路２２０には、差動信号Ｉｎ１，Ｉｎ２がゲートに入力されてスイッチング動作を行なうＮＭＯＳトランジスタ２２１，２２２，２２３，２２４からなる出力回路と、電源電圧ＶＤＤを供給する直流電源とＮＭＯＳトランジスタ２２１，２２３のドレイン（ノードＮ１）との間に接続されたＮＭＯＳトランジスタ２２５と、ＮＭＯＳトランジスタ２２２，２２４のソース（ノードＮ２）とグランドＧＮＤとの間に接続されたＮＭＯＳトランジスタ２２６と、出力端子２２７，２２８とが備えられている。
【００２０】
ＮＭＯＳトランジスタ２２６には、リファレンス電位ＶＲＥＦ２に応じてドレイン電流ＩＤが流れ、これによって上記出力回路の動作電流が決定される。
【００２１】
また、ソースフォロワとして動作するＮＭＯＳトランジスタ２２５のゲート（ノードＮ３）に適切な電位を供給するために、レプリカ回路２１０が接続されている。レプリカ回路２１０には、ドライバ回路２２０に備えられているＮＭＯＳトランジスタ２２１〜２２６の１／ｎのサイズをそれぞれ有するＮＭＯＳトランジスタ２１１，２１２，２１３，２１４と、ドライバ回路２２０の出力端子２２７，２２８に接続された終端抵抗２３０が有する抵抗値ＲＴの（ｎ／２）倍の抵抗値をそれぞれ有する２つの抵抗２１５，２１６が備えられている。
【００２２】
レプリカ回路２１０のＮＭＯＳトランジスタ２１４とドライバ回路２２０のＮＭＯＳトランジスタ２２６とはカレントミラー回路を構成しており、ＮＭＯＳトランジスタ２１４には、ＮＭＯＳトランジスタ２２６のドレイン電流ＩＤの１／ｎのドレイン電流が流れる。ここで、ｎは、正の実数（０よりも大きい数）である。
【００２３】
レプリカ回路２１０において、２つの抵抗２１５，２１６の両端（ノードＮ４，Ｎ５）にそれぞれ接続されているＮＭＯＳトランジスタ２１２，２１３は、ドライバ回路２２０の出力回路を構成するＮＭＯＳトランジスタ２２１〜２２４に対応するものであるが、ＮＭＯＳトランジスタ２２１〜２２４がスイッチング動作を行なうのに対して、ＮＭＯＳトランジスタ２１２，２１３は常にオン状態となっている。
【００２４】
ＮＭＯＳトランジスタ２１１は、電源電圧ＶＤＤを供給する直流電源とＮＭＯＳトランジスタ２１２のドレインとの間に接続されている。ＮＭＯＳトランジスタ２１１のゲート電圧は、差動増幅器の一種であるオペアンプ２０１によって制御される。また、ＮＭＯＳトランジスタ２１４は、ＮＭＯＳトランジスタ２１３のソースとグランドＧＮＤとの間に接続されている。
【００２５】
オペアンプ２０１の非反転入力にはリファレンス電位ＶＲＥＦ１が供給され、オペアンプ２０１の反転入力にはノードＮ６の電位がフィードバックされる。これにより、ノードＮ６の電位は、リファレンス電位ＶＲＥＦ１に近づくように制御される。また、ＮＭＯＳトランジスタ２１４には、リファレンス電位ＶＲＥＦ２に応じてドレイン電流が流れ、これによりレプリカ回路２１０の動作電流が決定される。
【００２６】
各々の入力信号Ｉｎ１，Ｉｎ２の電位は、グランドＧＮＤから電源電位ＶＤＤまでの範囲で変化する。これに伴い、出力回路を構成するＮＭＯＳトランジスタ２２１〜２２４がスイッチング動作を行なう。例えば、入力信号Ｉｎ１が‘Ｌ’レベルで入力信号Ｉｎ２が‘Ｈ’レベルの場合には、ＮＭＯＳトランジスタ２２１，２２４がオフ状態となり、ＮＭＯＳトランジスタ２２２，２２３がオン状態となる。これにより、終端抵抗２３０に電流ＩＤが流れ、ノードＮ７とノードＮ８との間に出力電圧△Ｖ＝ＩＤ×ＲＴが生じる。このときレプリカ回路２１０においても、２つの抵抗２１５，２１６に電流ＩＤ／ｎが流れ、ノードＮ４とノードＮ５との間に電位差△ＶＲ＝（ＩＤ／ｎ）×（ｎＲＴ／２＋ｎＲＴ／２）＝ＩＤ×ＲＴが生じる。
【００２７】
一方、入力信号Ｉｎ１が‘Ｈ’レベルで入力信号Ｉｎ２が‘Ｌ’レベルの場合には、ＮＭＯＳトランジスタ２２１，２２４がオン状態となり、ＮＭＯＳトランジスタ２２２，２２３がオフ状態となる。これにより、終端抵抗２３０に逆向きの電流ＩＤが流れ、ノードＮ８とノードＮ７との間に出力電圧△Ｖ＝ＩＤ×ＲＴが生じる。このとき、レプリカ回路２１０においても、２つの抵抗２１５，２１６に電流ＩＤ／ｎが流れ、ノードＮ４とノードＮ５との間に電位差△ＶＲ＝（ＩＤ／ｎ）×（ｎＲＴ／２＋ｎＲＴ／２）＝ＩＤ×ＲＴが生じる。
【００２８】
また、ドライバ回路２２０において、差動信号の出力振幅の中心電圧である出力コモンモード（ＶＯＣ）は、ノードＮ７及びノードＮ８の電位をそれぞれＶＮ７及びＶＮ８とすると、ＶＯＣ＝（ＶＮ７＋ＶＮ８）／２で表わされる。その値は、レプリカ回路２１０における２つの抵抗２１５，２１６の接続点（ノードＮ６）の電位ＶｏｓＲ＝（ＶＮ４＋ＶＮ５）／２＝ＶＮ６と連動する。従って、出力コモンモード（ＶＯＣ）、即ちノードＮ６の電位が目標の値となるように、オペアンプ２０１の非反転入力に供給されるリファレンス電位ＶＲＥＦ１が決定される。
【特許文献１】特開２０００−１７４６０８号公報
【特許文献２】米国特許第７１２９７５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
上述した図１１に示したコモンモードフィードバック回路を用いた差動出力バッファ１００、および図１２に示したレプリカ回路を用いた差動出力バッファ２００において、いわゆるドライバ最終段部に着目すると、図１３に示す等価回路（定電流経路）に置き換えることができる。
【００３０】
図１３は、図１１，図１２に示す差動出力バッファのドライバ最終段部の等価回路を示す図である。
【００３１】
図１３に示す等価回路３００において、図１１に示す差動出力バッファ１００を構成する抵抗１０６，１０７の抵抗値は、終端抵抗１１０の抵抗値（例えば１００Ω程度）と較べて、十分に大きな抵抗値であるため、この等価回路３００では無視することができる。また、差動信号ｉｎ，ｉｎｂは相補信号であるので、４つのＮＭＯＳトランジスタ１０２，１０３，１０４，１０５のうちオフしている２つのＮＭＯＳトランジスタは無視することができる。同様に、図１１に示す差動出力バッファ２００を構成する４つのＮＭＯＳトランジスタ２２１，２２２，２２３，２２４のうちオフしている２つのＮＭＯＳトランジスタは無視することができる。また、図１２に示すＮＭＯＳトランジスタ２２６は、この図１２に示す定電流源３０４に置き換えることができる。この等価回路３００では、図１１，図１２に示すソースフォロワとして動作するＮＭＯＳトランジスタ１０１，２２５をＮＭＯＳトランジスタ３０１に置き換えるとともに、４つのＮＭＯＳトランジスタのうちオンしている２つのＮＭＯＳトランジスタをＮＭＯＳトランジスタ３０２，３０３に置き換え、さらに終端抵抗１１０，２３０を抵抗３０５に置き換えることができる。尚、抵抗３０５が有する抵抗値はＲＴとする。
【００３２】
ここで、小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ）（図１０参照）の仕様である出力振幅（ＶＯＤ）＝３５０ｍＶ，出力コモンモード（ＶＯＣ）＝１．２Ｖを出力するモード時における図１２中の各ノードの、電源電圧（ＶＤＤ）に対する依存性を、図１４に示す。
【００３３】
図１４は、図１３に示す等価回路における各ノードの、電源電圧（ＶＤＤ）に対する依存性を示すグラフである。
【００３４】
図１４の横軸は電源電圧ＶＤＤを示す。また、縦軸は、各ノードの電圧値を示す。
【００３５】
図１４の、図１３に示す等価回路３００におけるノードＶＲＥＦの電圧値Ｖ（ＶＲＥＦ）は、図１１のオペアンプ１０９の出力、あるいは図１２のオペアンプ２０１の出力に相当する。この電圧値Ｖ（ＶＲＥＦ）の出力にあたり、図１４に示す電圧値ＶＯＣ（Ｖ（ＯＵＴＰ）＋Ｖ（ＯＵＴＮ））／２）が１．２Ｖになるように図１３のＮＭＯＳトランジスタ３０１のゲートが制御される。ここで、電圧値Ｖ（ＶＲＥＦ）に注目すると、ＶＤＤ＝２．８Ｖ付近でＶＤＤと同一電位になっていることがわかる。この時、ＮＭＯＳトランジスタ３０１のＶｇｓ（ゲートとソース間の電圧）はＶＤＤ−Ｖ（ＮＰ）＝１．１５Ｖであり、これは基板バイアス効果により上昇したＮＭＯＳトランジスタ３０１の閾値電圧Ｖｔｈと同値となっている。
【００３６】
これより、ＶＤＤ≦２．８Ｖの領域では、Ｖ（ＮＰ）＝Ｖｇｓ−Ｖｔｈとなり、ＶＤＤに対して正比例に変化する。さらに、定電流経路上にある差動出力電圧値Ｖ（ＯＵＴＰ〉は、Ｖ（ＮＰ）−Ｒｏｎ（ＮＭＯＳトランジスタ３０２のオン抵抗）×ｉ、Ｖ（ＯＵＴＮ）はＶ（ＮＰ）−｛Ｒｏｎ＋ＲＴ｝×ｉで変動するため、ＶＤＤ＝２．４５Ｖ以下では小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ）における電圧値ＶＯＣ（出力コモンモード（ＶＯＣ））の仕様である１．０Ｖ（ｍｉｎ）を満足することは困難である。
【００３７】
本発明は、上記事情に鑑み、広範囲な電源電圧仕様に対して、安定した出力振幅およびその出力振幅の中心電圧を出力することができる差動出力バッファを提供することを目的とする。
【課題を解決するための手段】
【００３８】
上記目的を達成する本発明の差動出力バッファは、入力差動信号を入力し所望の中心電圧および所望の振幅の出力差動信号を生成して出力する差動出力バッファであって、
ドレインが電源に接続されゲートに出力差動信号の中心電圧を規定する第１の基準信号が入力される第１のデプレッション型ＮＭＯＳトランジスタと、
ソースが上記第１のデプレッション型ＮＭＯＳトランジスタのソースに接続された第１のＰＭＯＳトランジスタと、
ゲートおよびドレインが上記第１のＰＭＯＳトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する一方の信号の入力を受けるとともに、ドレインが一対の出力端子の一方に接続された第１のＮＭＯＳトランジスタと、
ソースが上記第１のデプレッション型ＮＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、
ゲートおよびドレインが上記第２のＰＭＯＳトランジスタのゲートおよびドレインにそれぞれ接続され、ゲートに、入力差動信号を構成する他方の信号の入力を受けるとともに、ドレインが上記一対の出力端子の他方に接続された第２のＮＭＯＳトランジスタと、
ドレインが上記一対のＮＭＯＳトランジスタ双方のソースに接続され、ソースがグランドに接続されて、ゲートに出力差動信号の振幅を規定する第２の基準信号が入力される第３のＮＭＯＳトランジスタとを備えたことを特徴とする。
【００３９】
本発明の差動出力バッファでは、デプレッション型ＮＭＯＳトランジスタが備えられている。このデプレッション型ＮＭＯＳトランジスタの閾値電圧は、通常のＮＭＯＳトランジスタの閾値電圧（例えば０．６Ｖ）と比較して小さく（例えば約−０．１Ｖ）、ゲート電圧が０Ｖの時点でチャネルが形成される特性を有し、且つ基板バイアス効果による閾値電圧変動は例えば０．２Ｖ程度である。このため、従来技術（図１３参照）において低電源電圧時に発生する、いわゆる閾値電圧落ちが解消され、且つ全電圧範囲（例えば２．２Ｖ〜３．６Ｖ）において、基準信号により、中心電圧が例えば１．２Ｖになるように、デプレッション型ＮＭＯＳトランジスタのゲートが制御される。従って、広範囲な電源電圧仕様に対して、安定した出力振幅およびその出力振幅の中心電圧を出力することができる差動出力バッファが提供される。
【００４０】
ここで、上記第１のＰＭＯＳトランジスタのバックゲートがその第１のＰＭＯＳトランジスタのソースに接続されるとともに、上記第２のＰＭＯＳトランジスタのバックゲートがその第２のＰＭＯＳトランジスタのソースに接続されていることが好ましい。
【００４１】
このようにすると、第１，第２のＰＭＯＳトランジスタのバックゲートとソースが同一のノードになるため、バックゲートとソース間の電位差が常に０Ｖに保たれる。従って、第１，第２のＰＭＯＳトランジスタの基板バイアス効果に起因する閾値電圧の変動が十分に抑えられ、さらに安定した出力差動信号が得られる。
【００４２】
また、ドレインが電源に接続されゲートに上記第１の基準信号が入力される第２のデプレッション型ＮＭＯＳトランジスタと、
ソースが上記第２のデプレッション型ＮＭＯＳトランジスタに接続されゲートがグランドに接続された第３のＰＭＯＳトランジスタと、
ドレインが抵抗を介して上記第３のＰＭＯＳトランジスタのドレインに接続されゲートが電源に接続された第４のＮＭＯＳトランジスタと、
ドレインが上記第４のＮＭＯＳトランジスタのソースに接続されソースがグランドに接続されてゲートに上記第２の基準信号が入力される第５のＮＭＯＳトランジスタと、
２つの入力端子のうちの一方の入力端子に出力差動信号の中心電圧を決めるための原基準信号の入力を受けるとともに、他方の入力端子が上記第３のＰＭＯＳトランジスタのドレインに接続され該第３のＰＭＯＳトランジスタのドレインの電位が上記原基準信号の電位と同一となるように上記第１の基準信号を生成する差動増幅器とからなるレプリカ回路をさらに備えたことが好ましい。
【００４３】
このようにすると、１つのレプリカ回路で複数の差動出力バッファの中心電圧および振幅を安定化させることができる。
【００４４】
さらに、上記第１のＰＭＯＳトランジスタのバックゲートがその第１のＰＭＯＳトランジスタのソースに接続されるとともに、上記第２のＰＭＯＳトランジスタのバックゲートがその第２のＰＭＯＳトランジスタのソースに接続され、上記第３のＰＭＯＳトランジスタのバックゲートがその第３のＰＭＯＳトランジスタのソースに接続されていることも好ましい。
【００４５】
このようにすると、上記第１，第２のＰＭＯＳトランジスタ及びレプリカ回路を構成する第３のＰＭＯＳトランジスタのバックゲートとソースを同一ノードにすることができ、バックゲートとソース間の電位差を常に０Ｖに保つことができ、基板バイアス効果に起因する閾値電圧の変動が十分に抑えられ、安定した第１の基準信号を生成することができる。
【発明の効果】
【００４６】
本発明によれば、広範囲な電源電圧仕様に対して、安定した出力振幅およびその出力振幅の中心電圧を出力することができる差動出力バッファを提供することができる。
【発明を実施するための最良の形態】
【００４７】
以下、図面を参照して本発明の実施の形態を説明する。
【００４８】
図１は、本発明の第１実施形態の差動出力バッファの構成を示すブロック図である。
【００４９】
図１に示す差動出力バッファ１は、差動信号ＩＮＮ，ＩＮＰを入力し所望の中心電圧である出力コモンモード（ＶＯＣ）および所望の出力振幅（ＶＯＤ）を有する差動信号ＯＵＴＰ，ＯＵＴＮを生成して出力する差動出力バッファである。
【００５０】
この差動出力バッファ１には、デプレッション型ＮＭＯＳトランジスタ１１（本発明にいう第１のデプレッション型ＮＭＯＳトランジスタの一例に相当）が備えられている。このデプレッション型ＮＭＯＳトランジスタ１１のドレインは、電源電圧ＶＤＤを供給する直流電源（図示せず）に接続されている。また、デプレッション型ＮＭＯＳトランジスタ１１のゲートには、出力差動信号ＯＵＴＰ，ＯＵＴＮの出力コモンモード（ＶＯＣ）を規定する第１の基準信号ＶＲＥＦ１が入力される。
【００５１】
また、差動出力バッファ１には、ソースがデプレッション型ＮＭＯＳトランジスタ１１のソースに接続されたＰＭＯＳトランジスタ１２が備えられている。
【００５２】
さらに、差動出力バッファ１には、ゲートおよびドレインがＰＭＯＳトランジスタ１２のゲートおよびドレインにそれぞれ接続されたＮＭＯＳトランジスタ１３が備えられている。これらＰＭＯＳトランジスタ１２，ＮＭＯＳトランジスタ１３双方のゲートには、差動信号ＩＮＮ，ＩＮＰを構成する一方の信号ＩＮＮが入力される。また、ＰＭＯＳトランジスタ１２，ＮＭＯＳトランジスタ１３双方のドレインは、一対の出力端子１ａ，１ｂのうちの一方の出力端子１ａに接続されている。また、出力端子１ａ，１ｂ間には、終端抵抗１７が接続されている。
【００５３】
また、差動出力バッファ１には、ソースがデプレッション型ＮＭＯＳトランジスタ１１のソースに接続されたＰＭＯＳトランジスタ１４が備えられている。
【００５４】
さらに、差動出力バッファ１には、ゲートおよびドレインがＰＭＯＳトランジスタ１４のゲートおよびドレインにそれぞれ接続されたＮＭＯＳトランジスタ１５が備えられている。これらＰＭＯＳトランジスタ１４，ＮＭＯＳトランジスタ１５双方のゲートには、差動信号ＩＮＮ，ＩＮＰを構成する他方の信号ＩＮＰが入力される。また、ＰＭＯＳトランジスタ１４，ＮＭＯＳトランジスタ１５双方のドレインは、一対の出力端子１ａ，１ｂのうちの他方の出力端子１ｂに接続されている。
【００５５】
さらに、差動出力バッファ１には、ドレインがＮＭＯＳトランジスタ１３，１５双方のソースに接続されたＮＭＯＳトランジスタ１６が備えられている。このＮＭＯＳトランジスタ１６のソースは、グランドＧＮＤに接続されている。また、ＮＭＯＳトランジスタ１６のゲートには、出力差動信号ＯＵＴＰ，ＯＵＴＮの振幅を規定する第２の基準信号ＶＲＥＦ２が入力される。このように構成された差動出力バッファ１は、図２に示す等価回路に置き換えることができる。
【００５６】
図２は、図１に示す差動出力バッファの等価回路を示す図である。
【００５７】
図２には、図１に示す差動出力バッファ１を構成するデプレッション型ＮＭＯＳトランジスタ１１が示されている。また、図１に示す差動信号ＩＮＮ，ＩＮＰは相補信号であるので、２つのＰＭＯＳトランジスタ１２，１４のうちオフしているＰＭＯＳトランジスタは無視することができる。そこで、この図２では、オンしているＰＭＯＳトランジスタのみＰＭＯＳトランジスタ１０ａとして示している。同様に、２つのＮＭＯＳトランジスタ１３，１５のうちオフしているＮＭＯＳトランジスタは無視することができる。そこで、オンしているＮＭＯＳトランジスタのみＮＭＯＳトランジスタ１０ｂとして示している。さらに、図１に示すＮＭＯＳトランジスタ１６は定電流源に置き換えることができるため、図２では、このＮＭＯＳトランジスタ１６を定電流源１０ｃとして示している。以下、図２、図３、および図４を参照して説明する。
【００５８】
図３は、通常のＮＭＯＳトランジスタの、電流電圧特性の一例を示す図である。また、図４は、図１に示すデプレッション型ＮＭＯＳトランジスタの、電流電圧特性の一例を示す図である。
【００５９】
ここで、図３の横軸，縦軸は、通常のＮＭＯＳトランジスタのゲート電圧ＶＧ，ドレイン電流ＩＤを示す。また、図４の横軸，縦軸は、デプレッション型ＮＭＯＳトランジスタのゲート電圧ＶＧ，ドレイン電流ＩＤを示す。
【００６０】
図３に示すように、通常のＮＭＯＳトランジスタでは、その閾値電圧Ｖｔｈ（バックゲートとソース間の電圧ＶＢＳ＝０）は約０．６Ｖであり、基板バイアス効果の影響下（ＶＢＳ＜０）では約１．２Ｖ近くまで変動する。
【００６１】
一方、デプレッション型ＮＭＯＳトランジスタでは、図４に示すように、そのデプレッション型ＮＭＯＳトランジスタの閾値電圧Ｖｔｈは約−０．１Ｖでありゲート電圧ＶＧが０Ｖの時点でチャネルが形成される特性を有しており、且つ基板バイアス効果による閾値電圧Ｖｔｈ変動が０．２Ｖ程度と通常のＮＭＯＳトランジスタと比較して格段に小さい。
【００６２】
第１実施形態では、デプレッション型ＮＭＯＳトランジスタ１１が用いられているため、従来技術（図１３参照）において低電源電圧ＶＤＤ時に発生するＮＭＯＳトランジスタ３０１の、いわゆる閾値電圧Ｖｔｈ落ちが解消される。また、従来技術（図１３参照）では、ＮＭＯＳトランジスタ３０１のソースと接続されるＮＭＯＳトランジスタ３０２についても同様の閾値電圧Ｖｔｈ落ちが生じる。一方、第１実施形態では、このＮＭＯＳトランジスタ３０２が、ＰＭＯＳトランジスタ１０ａに置き換えられているため、さらに閾値電圧Ｖｔｈ落ちが解消される。
【００６３】
次に、小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ）の仕様である出力振幅（ＶＯＤ）＝３５０ｍＶ，出力コモンモード（ＶＯＣ）＝１．２Ｖを出力するモード時における図２中の各ノードの、電源電圧（ＶＤＤ）に対する依存性を、図５に示す。
【００６４】
図５は、図２に示す等価回路における各ノードの、電源電圧（ＶＤＤ）に対する依存性を示すグラフである。
【００６５】
図５の横軸は電源電圧ＶＤＤを示す。また、縦軸は、各ノードの電圧値を示す。
【００６６】
第１実施形態では、デプレッション型ＮＭＯＳトランジスタ１１が用いられているため、従来技術（図１３参照）において低電源電圧ＶＤＤ時に発生していたＮＭＯＳトランジスタ３０１の、いわゆる閾値電圧Ｖｔｈ落ちが解消され、且つ全電圧範囲（２．２Ｖ〜３．６Ｖ）において、基準信号ＶＲＥＦ１により、電圧値ＶＯＣ（Ｖ（ＯＵＴＰ）＋Ｖ（ＯＵＴＮ））／２）が１．２Ｖになるように、デプレッション型ＮＭＯＳトランジスタ１１のゲートが制御されている。従って、広範囲な電源電圧仕様に対して、安定した出力振幅およびその出力振幅の中心電圧を出力することができる差動出力バッファ１が提供される。
【００６７】
図６は、本発明の第２実施形態の差動出力バッファの構成を示すブロック図である。
【００６８】
尚、図１に示す差動出力バッファ１の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００６９】
図６に示す差動出力バッファ２は、図１に示す差動出力バッファ１と比較し、図１に示すＰＭＯＳトランジスタ１２，１４がＰＭＯＳトランジスタ２２，２４に置き換えられている。
【００７０】
ＰＭＯＳトランジスタ１２，１４のバックゲートが電源ＶＤＤに接続されているのに対し、ＰＭＯＳトランジスタ２２のバックゲートは、このＰＭＯＳトランジスタ２２のソースに接続され、また、ＰＭＯＳトランジスタ２４のバックゲートは、このＰＭＯＳトランジスタ２４のソースに接続されている。
【００７１】
図７は、図６に示す差動出力バッファの等価回路を示す図である。
【００７２】
尚、図２に示す等価回路の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００７３】
図７に示す等価回路は、図２に示す等価回路と比較し、図２に示すＰＭＯＳトランジスタ１０ａがＰＭＯＳトランジスタ２０ａに置き換えられている。このＰＭＯＳトランジスタ２０ａは、図６に示す２つのＰＭＯＳトランジスタ２２，２４のうちオンしているＰＭＯＳトランジスタを示している。
【００７４】
図２に示す等価回路におけるノードＮＰは、ＡＣ動作時、すなわちＰＭＯＳトランジスタ１０ａ、およびＮＭＯＳトランジスタ１０ｂがスイッチングする際に変動する。ノードＮＰの変動は、ＰＭＯＳトランジスタ１０ａの電圧ＶＢＳ（バックゲートとソース間の電位差）の変動を意味し、基板バイアス効果によってＰＭＯＳトランジスタ１０ａの閾値電圧Ｖｔｈが変動することになる。
【００７５】
そこで、第２実施形態では、図７の等価回路に示すように、ＰＭＯＳトランジスタ２０ａのバックゲートがソースに接続されている。このように、バックゲートとソースを同一ノードにすることにより、バックゲートとソース間の電圧ＶＢＳ（バックゲートとソース間の電位差）は、ノードＮＰの電位に依らず常に０Ｖに保たれる。これより、ＰＭＯＳトランジスタ２０ａの基板バイアス効果に起因する閾値電圧Ｖｔｈの変動が十分に抑えられ、さらに安定した出力差動信号の波形が得られる。
【００７６】
図８は、本発明の第３実施形態の差動出力バッファの構成を示すブロック図である。
【００７７】
図８に示す差動出力バッファ３には、図１に示す差動出力バッファ１に加えて、レプリカ回路３０が備えられている。
【００７８】
レプリカ回路３０には、ドレインが電源電圧ＶＤＤを供給する直流電源に接続されゲートに第１の基準信号ＶＲＥＦ１が入力されるデプレッション型ＮＭＯＳトランジスタ３１（本発明にいう第２のデプレッション型ＮＭＯＳトランジスタの一例に相当）が備えられている。
【００７９】
また、レプリカ回路３０には、ソースがデプレッション型ＮＭＯＳトランジスタ３１に接続されゲートがグランドＧＮＤに接続されたＰＭＯＳトランジスタ３２が備えられている。
【００８０】
さらに、レプリカ回路３０には、ドレインが抵抗３３を介してＰＭＯＳトランジスタ３２のドレインに接続されゲートが直流電源に接続されたＮＭＯＳトランジスタ３４が備えられている。
【００８１】
また、レプリカ回路３０には、ドレインがＮＭＯＳトランジスタ３４のソースに接続されソースがグランドＧＮＤに接続されてゲートに第２の基準信号ＶＲＥＦ２が入力されるＮＭＯＳトランジスタ３５が備えられている。
【００８２】
さらに、レプリカ回路３０には、２つの入力端子のうちの非反転入力端子に出力差動信号のハイレベル（ＶＯＨ）を決めるための原基準信号ＶＲＥＦＨの入力を受けるとともに、反転入力端子がＰＭＯＳトランジスタ３２のドレインに接続されそのドレインの電位が原基準信号ＶＲＥＦＨの電位と同一となるように第１の基準信号ＶＲＥＦ１を生成する差動増幅器３６が備えられている。
【００８３】
第３実施形態においては、レプリカ回路３０のＮＭＯＳトランジスタ３５と差動出力バッファ１のＮＭＯＳトランジスタ１６とからなるカレントミラー回路によって差動出力バッファ１の電流が制御されるとともに、終端抵抗１７のレプリカとして設けた抵抗３３とＰＭＯＳトランジスタ３２のドレインとの接続点における電位に基づいて差動出力バッファ１の差動信号の出力電圧が制御される。このため、１つのレプリカ回路３０で複数の差動出力バッファ１の出力信号の振幅（ＶＯＤ）及び出力コモンモード（ＶＯＣ）を安定化させることができる。特に、差動出力バッファ１には、差動増幅器３６が存在しないので、差動出力バッファ１の回路構成が簡素化される。
【００８４】
図９は、本発明の第４実施形態の差動出力バッファの構成を示すブロック図である。
【００８５】
図９に示す差動出力バッファ４には、図６に示す差動出力バッファ２に加えてレプリカ回路４０が備えられている。このレプリカ回路４０は、図８に示すレプリカ回路３０と比較し、ＰＭＯＳトランジスタ３２がＰＭＯＳトランジスタ４２に置き換えられている。このＰＭＯＳトランジスタ４２のバックゲートは、このＰＭＯＳトランジスタ４２のソースに接続されている。このように、ＰＭＯＳトランジスタ４２のバックゲートとソースを同一ノードにすることにより、バックゲートとソース間の電圧ＶＢＳ（バックゲートとソース間の電位差）を常に０Ｖに保つことができる。これより、ＰＭＯＳトランジスタ４２の基板バイアス効果に起因する閾値電圧Ｖｔｈの変動が十分に抑えられ、安定した第１の基準信号ＶＲＥＦ１が生成される。
【図面の簡単な説明】
【００８６】
【図１】図１は、本発明の第１実施形態の差動出力バッファの構成を示すブロック図である。
【図２】図１に示す差動出力バッファの等価回路を示す図である。
【図３】通常のＮＭＯＳトランジスタの、電流電圧特性の一例を示す図である。
【図４】図１に示すデプレッション型ＮＭＯＳトランジスタの、電流電圧特性の一例を示す図である。
【図５】図２に示す等価回路における各ノードの、電源電圧（ＶＤＤ）に対する依存性を示すグラフである。
【図６】本発明の第２実施形態の差動出力バッファの構成を示すブロック図である。
【図７】図６に示す差動出力バッファの等価回路を示す図である。
【図８】本発明の第３実施形態の差動出力バッファの構成を示すブロック図である。
【図９】本発明の第４実施形態の差動出力バッファの構成を示すブロック図である。
【図１０】小振幅差動信号方式（ｍｉｎｉ−ＬＶＤＳ），減少スイング差動伝送方式（ＲＳＤＳ）を採用したインターフェース回路における仕様を示す図である。
【図１１】コモンモードフィードバック回路を用いた差動出力バッファの回路構成を示す図である。
【図１２】レプリカ回路を用いた差動出力バッファの回路構成を示す図である。
【図１３】図１１，図１２に示す差動出力バッファのドライバ最終段部の等価回路を示す図である。
【図１４】図１３に示す等価回路における各ノードの、電源電圧（ＶＤＤ）に対する依存性を示すグラフである。
【符号の説明】
【００８７】
１，２，３，４  差動出力バッファ
１ａ，１ｂ  出力端子
１０ａ，１２，１４，２０ａ，２２，２４，３２，４２  ＰＭＯＳトランジスタ
１０ｂ，１３，１５，１６，３４，３５  ＮＭＯＳトランジスタ
１０ｃ  定電流源
１１，３１  デプレッション型ＮＭＯＳトランジスタ
１７  終端抵抗
３０，４０  レプリカ回路
３３  抵抗
３６  差動増幅器
【図１】
2010098590.tif 000003
【図２】
2010098590.tif 000004
【図３】
2010098590.tif 000005
【図４】
2010098590.tif 000006
【図５】
2010098590.tif 000007
【図６】
2010098590.tif 000008
【図７】
2010098590.tif 000009
【図８】
2010098590.tif 000010
【図９】
2010098590.tif 000011
【図１０】
2010098590.tif 000012
【図１１】
2010098590.tif 000013
【図１２】
2010098590.tif 000014
【図１３】
2010098590.tif 000015
【図１４】
2010098590.tif 000016