(57)【要約】【課題】チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の上に形成され、第１の元素と第２の元素とを含むゲート絶縁膜２６と、ゲート絶縁膜２６の上に形成されたゲート電極２７とを備えている。ゲート絶縁膜２６は、半導体基板１１側においてゲート電極２７側と比べて第１の元素の含有量が多く、ゲート電極２７側において半導体基板１１側と比べて第２の元素の含有量が多い。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成され、第１の元素及び第２の元素を含むゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、下部において上部よりも前記第１の元素の含有量が多く、上部において下部よりも前記第２の元素の含有量が多いことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記第２の元素以外にハフニウム、シリコン及び酸素を含み、前記第１の元素はハフニウムであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の元素は、ジルコン又はアルミニウムであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の上に、下部において上部よりも第１の元素の含有量が多い絶縁膜を形成する工程（ａ）と、
前記絶縁膜の上に第２の元素を含むキャップ膜を形成する工程（ｂ）と、
前記第２の元素を前記絶縁膜中に拡散させる工程（ｃ）と、
前記工程（ｂ）よりも後に、前記半導体基板の上に電極膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記電極膜及び絶縁膜を選択的にエッチングすることにより第１のゲート電極及び第１のゲート絶縁膜を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ｃ）よりも後に、前記キャップ膜の残存部分を除去する工程（ｆ）をさらに備え、
前記工程（ｄ）は、前記工程（ｆ）よりも後に行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）は、前記工程（ｅ）よりも後に行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）よりも前に、前記半導体基板に互いに分離された第１の領域及び第２の領域を形成する工程（ｇ）と、
前記工程（ａ）と前記工程（ｂ）との間に、前記第２の領域の上に中間電極膜を形成する工程（ｈ）とをさらに備え、
前記工程（ｅ）では、前記第１の領域において前記第１のゲート電極及び第１のゲート絶縁膜を形成すると共に、前記第２の領域において前記電極膜及び絶縁膜を選択的に除去して第２のゲート電極及び第２のゲート絶縁膜を形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）と前記工程（ｄ）との間に、前記中間電極膜における前記第２の元素が拡散した領域を除去する工程（ｉ）をさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）と前記工程（ｄ）との間に、前記中間電極膜を除去する工程（ｊ）をさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）では、前記半導体基板の上に第１の元素を含む第１の絶縁膜を形成した後、形成した第１の絶縁膜の上に前記第１の絶縁膜と比べて前記第１の元素の含有量が少ない第２の絶縁膜を形成することを特徴とする請求項５〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜は、前記第１の元素以外にハフニウム、シリコン及び酸素を含み、前記第１の元素はハフニウムであることを特徴とする請求項５〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１の元素は、ジルコン又はアルミニウムであることを特徴とする請求項５〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第２の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであることを特徴とする請求項５〜１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることで駆動電流を増加させる方法が採用されている。ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、２ｎｍ程度にまで薄膜化されている。しかし、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が大きな問題となってきている。ゲート絶縁膜を薄膜化しつつゲートリークを抑えるために、シリコン酸化物（ＳｉＯ2）系の材料に代えて、Ｈｆを含む酸化物等の誘電率の高い高誘電体材料をゲート絶縁膜として使用することが検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極が空乏化してゲート容量が逆に低下するという問題も生じている。ゲート電極の空乏化によるゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ2）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜がＳｉＯ2の場合、膜厚を０.１ｎｍ薄くすると、薄膜化する前と比べて１０倍以上リーク電流が増大する。このため、ゲート電極の空乏化を抑制することにより実効的なゲート絶縁膜の膜厚を薄くすることの効果は非常に大きい。
【０００４】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンでは、不純物の注入により不純物準位を形成することが可能であり、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属を用いた場合には不純物注入による作り分けを行うことができない。このため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極に共通の材料として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔを持つように設計している。
【０００５】
近年では、より高速な動作が要求されるため、低閾値電圧化が不可欠であり、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となってきている。なお、ここでいうバンドエッジとは、ｐ側領域はシリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦを意味し、ｎ側領域はシリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦを意味している。このため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの電極材料とした半導体装置は実用的でなくなってきている。
【０００６】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのゲート電極として使用できる金属材料の探索が盛んに行われている。しかし、常温で適切なＷＦを示す材料であっても、ソースドレインの活性化等の高温処理を経るとＷＦが変動するということが明らかになってきている。最近では、高誘電体膜とゲート電極との間に有効仕事関数（ｅＷＦ）を制御するためのキャップ材料を堆積し、ゲート絶縁膜中及び高誘電体膜と金属との界面にダイポールを形成することによりｅＷＦを制御する検討が行われている（例えば、非特許文献１を参照。）。酸化ランタン（ＬａＯ）はｅＷＦを低減させる効果が知られており、ｎ−ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている（例えば、非特許文献２を参照。）。
【非特許文献１】S. Kubicek et al, "IEDM Tech Dig.", ２００７年, ｐ．４９
【非特許文献２】P.D.Kirsch, "IEDM", ２００６年, ｐ．６２９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、チャネル幅が０．４μｍを切るような微細な半導体装置においては、ｅＷＦを低減するキャップ材料を用いてｎ−ＭＩＳＦＥＴのゲート電極を形成しても閾値（Ｖｔ）が低減できないという問題を本願発明者は見出した。
【０００８】
本発明は、前記の問題を解決し、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、第１の元素の含有量が下部において上部と比べて高く、第２の元素の含有量が上部において下部と比べて高いゲート絶縁膜を有している構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体基板の上に形成され、第１の元素と第２の元素とを含むゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、下部において上部よりも第１の元素の含有量が多く、上部において下部よりも第２の元素の含有量が多いことを特徴とする。
【００１１】
本発明の半導体装置は、半導体基板側においてゲート電極側と比べて第１の元素の含有量が多く、ゲート電極側において半導体基板側と比べて第２の元素の含有量が多いゲート絶縁膜を備えている。このため、ゲート電極のｅＷＦを低減する第２の元素がゲート絶縁から素子分離領域へ拡散してしまうおそれがない。従って、チャネル幅が狭い場合においても、ゲート絶縁膜中に第２の元素が十分拡散しており、閾値電圧を低くすることができる。
【００１２】
本発明の半導体装置において、ゲート絶縁膜は第２の元素以外にハフニウム、シリコン及び酸素を含み、第１の元素はハフニウムである構成としてもよい。
【００１３】
本発明の半導体装置において、第１の元素はジルコン又はアルミニウムであることが好ましい。
【００１４】
本発明の半導体装置において、第２の元素はランタン、ジスプロシウム、スカンシウム又はマグネシウムであることが好ましい。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基板の上に、下部において上部よりも第１の元素の含有量が多い絶縁膜を形成する工程（ａ）と、絶縁膜の上に第２の元素を含むキャップ膜を形成する工程（ｂ）と、第２の元素を絶縁膜中に拡散させる工程（ｃ）と、工程（ｂ）よりも後に、半導体基板の上に電極膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、電極膜及び絶縁膜を選択的にエッチングすることにより第１のゲート電極及び第１のゲート絶縁膜を形成する工程（ｅ）とを備えていることを特徴とする。
【００１６】
本発明の半導体装置の製造方法は、下部において上部よりも第１の元素の含有量が多い絶縁膜に第２の元素を拡散させる。このため、チャネル幅が狭い場合においても、第２の元素が絶縁膜から素子分離領域に拡散することを抑えることができる。また、絶縁膜中における第２の元素の拡散は阻害されないため、ゲート電極のｅＷＦを低減し、閾値電圧を十分に低くすることができる。
【００１７】
本発明の半導体装置の製造方法において、工程（ｃ）よりも後に、キャップ膜の残存部分を除去する工程（ｆ）をさらに備え、工程（ｄ）は工程（ｆ）よりも後に行う構成としてもよい。
【００１８】
本発明の半導体装置の製造方法において、工程（ｃ）は、工程（ｅ）よりも後に行う構成としてもよい。
【００１９】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、半導体基板に互いに分離された第１の領域及び第２の領域を形成する工程（ｇ）と、工程（ａ）と工程（ｂ）との間に、第２の領域の上に中間電極膜を形成する工程（ｈ）とをさらに備え、工程（ｅ）では、第１の領域において第１のゲート電極及び第１のゲート絶縁膜を形成すると共に、第２の領域において電極膜及び絶縁膜を選択的に除去して第２のゲート電極及び第２のゲート絶縁膜を形成する構成としてもよい。
【００２０】
この場合には、工程（ｃ）と工程（ｄ）との間に、中間電極膜における第２の元素が拡散した領域を除去する工程（ｉ）をさらに備えている構成としてもよい。
【００２１】
また、工程（ｃ）と工程（ｄ）との間に、中間電極膜を除去する工程（ｊ）をさらに備えている構成としてもよい。
【００２２】
本発明の半導体装置の製造方法において、工程（ａ）では、半導体基板の上に第１の元素を含む第１の絶縁膜を形成した後、形成した第１の絶縁膜の上に第１の絶縁膜と比べて第１の元素の含有量が少ない第２の絶縁膜を形成する構成としてもよい。
【００２３】
本発明の半導体装置の製造方法において、ゲート絶縁膜は第２の元素以外にハフニウム、シリコン及び酸素を含み、第１の元素はハフニウムである構成としてもよい。
【００２４】
本発明の半導体装置の製造方法において、第１の元素はジルコン又はアルミニウムであることが好ましい。
【００２５】
本発明の半導体装置の製造方法において、第２の元素はランタン、ジスプロシウム、スカンシウム又はマグネシウムであることが好ましい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその製造方法によれば、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２７】
まず、チャネル幅が狭い場合に、ランタン等のキャップ材料を適用しても閾値電圧（Ｖｔ）を低減できない現象について説明する。図１はランタン（Ｌａ）を含むキャップ材料をゲート絶縁膜中に拡散させたｎ−ＭＩＳＦＥＴについてチャネル幅とＶｔとの関係を示している。図１においてゲート絶縁膜は窒素を含むハフニウムシリケート（ＨｆＳｉＯＮ）であり、ゲート電極は窒化チタン（ＴｉＮ）である。図１に示すように、チャネル幅が狭くなるに従い、Ｖｔが上昇している。チャネル幅が０．４２μｍから０．１μｍとなるとＶｔの値は約０．３Ｖ上昇している。また、図１から明らかなように、この現象はチャネル長の影響を受けない。
【００２８】
チャネル幅が狭くなると、Ｖｔが急激に上昇する理由は、以下のように推定される。ハフニウム（Ｈｆ）等を含む高誘電体膜からなるゲート絶縁膜の上に酸化ランタン（ＬａＯ）からなるキャップ膜を堆積しアニールを行うと、Ｌａがゲート絶縁膜中に拡散する。これにより有効仕事関数（ｅＷＦ）を低減することができる。
【００２９】
ゲート絶縁膜とシリコン基板との界面にはＳｉＯ2からなる界面（ＩＬ）膜が存在する。Ｌａはゲート絶縁膜を抜けてＩＬ膜の近傍まで拡散する。ＩＬ膜の膜厚は通常１ｎｍ程度である。このため、チャネル幅が広い場合には、Ｌａがゲート絶縁膜からＩＬ膜中に拡散したとしてもゲート絶縁膜中には十分なＬａが存在し、ｅＷＦを低減することができる。
【００３０】
しかし、ＩＬ膜は素子分離領域とも接している。素子分離領域は、ＩＬ膜と比べると無限大に近いサイズを有するＳｉＯ2膜である。このため、チャネル幅が狭くなると、素子分離領域へＬａが際限なく拡散してしまい、ゲート絶縁膜とＩＬ膜との界面にＬａがほとんど残らなくなる。このため、チャネル幅が狭くなるとＶｔが上昇すると考えられる。
【００３１】
Ｖｔの上昇を抑えるためには、Ｌａの素子分離領域への拡散を抑える必要がある。図２は、ゲート絶縁膜の組成とｅＷＦのシフト量との関係を示している。図２において横軸はゲート絶縁膜に含まれるＨｆのＨｆとＳｉとの総和に対する比率である。ＨｆＳｉＯＮのＳｉの組成比を変化させることによりＨｆ／（Ｈｆ＋Ｓｉ）の値が異なるゲート絶縁膜を形成した。なお、Ｈｆ／（Ｈｆ＋Ｓｉ）＝１００％とは、Ｓｉを含まない酸化ハフニウム（ＨｆＯ2）を用いた場合である。縦軸は、ゲート絶縁膜の上に厚さが１ｎｍのＬａＯを形成した後、ＴｉＮ膜とポリシリコン膜とからなるゲート電極を形成し、１０５０℃のスパイクアニールを行った場合のｅＷＦのシフト量である。
【００３２】
図２からゲート絶縁膜中のＨｆ含有量が高い場合には、ほとんどｅＷＦがシフトしておらず、Ｈｆ含有量が低くなるに従いｅＷＦのシフト量が大きくなっていることがわかる。これは、Ｈｆ含有量が高くなるとＬａの拡散が生じにくくなることを示している。なお、ゲート絶縁膜の上にＬａＯ膜を堆積した後、８００℃で１０分間のアニールを行った場合には、スパイクアニールのみの場合と比べてＨｆ含有量が高い領域におけるｅＷＦのシフト量が大きくなった。しかし、スパイクアニールのみの場合と同様に、Ｈｆ含有量が高くなるに従いｅＷＦのシフト量が小さくなるという現象が認められた。ＨｆＳｉＯＮだけでなく窒素を含まないハフニウムシリケート（ＨｆＳｉＯ）の場合にも同様の結果が得られる。また、酸化アルミニウム（ＡｌＯ）又は酸化ジルコン（ＺｒＯ）等においてもＡｌ又はＺｒの含有量が高くなるとＬａの拡散が生じにくくなる現象が認められる。さらに、Ｌａ以外のスカンシウム（Ｓｃ）、ジスプロシウム（Ｄｙ）又はマグネシウム（Ｍｇ）等についてもＨｆ等の含有量により拡散性を制御できる。
【００３３】
以上のように、Ｌａの素子分離領域への拡散を抑え、チャネル幅が狭い場合にもＶｔが上昇しないようにするためには、ゲート絶縁膜中に含まれるＨｆの量を高くすることが好ましい。しかし、ゲート絶縁膜全体のＨｆ含有量を高くすると、ＩＬ膜との界面近傍までＬａが拡散しなくなってしまい、Ｖｔを低くすることができなくなる。このため、ゲート絶縁膜の上部においてはＨｆの含有量を比較的低くしてＬａを拡散し易くし、下部においてはＨｆの含有量を比較的高くしてＬａを拡散しにくくすることが好ましい。以上の知見を基に本発明の実施形態について以下に詳細に説明する。
【００３４】
（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照して説明する。図３は第１の実施形態に係る半導体装置の断面構成を示している。図３に示すように本実施形態の半導体装置は、シリコン基板等の半導体基板１１に形成されたｎ−ＭＩＳＦＥＴである。半導体基板１１には、シャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１２によって分離されたｐ型活性領域１３が形成されている。ｐ型活性領域１３の上には、ＳｉＯ2等からなる下地膜２５と、高誘電体膜であるゲート絶縁膜２６と、ゲート電極２７とが順次形成されている。ゲート電極２７の側面上には、絶縁性のサイドウォール２８が形成されている。
【００３５】
ｐ型活性領域１３におけるゲート電極２７の両側方の領域には、ｎ型のエクステンション領域１５が形成され、エクステンション領域１５の外側方にはｎ型のソースドレイン領域１６が形成されている。
【００３６】
ゲート電極２７は、ＴｉＮ等からなる第１の電極膜３４と、第１の電極膜３４の上に形成されたポリシリコン等からなる第２の電極膜３５とを有している。ゲート絶縁膜２６は、ＨｆＳｉＯ又はＨｆＳｉＯＮ等を含む酸化ハフニウム（ＨｆＯ）系の高誘電体膜であり、キャップ材料であるＬａを含んでいる。また、第１の元素であるＨｆの含有量は半導体基板１１側（下部）においてゲート電極２７側（上部）よりも高く、第２の元素であるＬａの含有量はゲート電極２７側（上部）において半導体基板１１側（下部）よりも高い。
【００３７】
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図４（ａ）に示すようにＳｉ基板等の半導体基板１１に素子分離領域１２により分離されたｐ型活性領域１３を形成する。この後、半導体基板１１上の全面に厚さが１ｎｍ程度のＳｉＯ2からなる下地膜２５を形成する。下地膜２５は、酸素ガスを用いた急速熱酸化（ＲＴＯ）等により形成すればよい。なお、酸素ガス以外のガス種を用いたＲＴＯを用いてもよく、加熱炉を用いて熱酸化を行ってもよい。下地膜２５を酸窒化シリコン（ＳｉＯＮ）又はケミカルオキサイド等としてもよい。
【００３８】
次に、図４（ｂ）に示すように下地膜２５の上にＨｆ組成が高い第１の絶縁膜３１とＨｆ組成が低い第２の絶縁膜３２とを形成する。具体的には、原子層堆積法（ＡＬＤ）等を用いて厚さが０．４ｎｍのＨｆＯ2からなる第１の絶縁膜３１と厚さが１．６ｎｍのＨｆ組成が５０％のＨｆＳｉＯからなる第２の絶縁膜３２とを順次堆積する。説明のために、第１の絶縁膜３１と第２の絶縁膜３２とを明確に区別して図面には記載している。しかし、ＨｆＯ2とＨｆＳｉＯとを堆積した場合には一般的に明瞭な境界は認められず一体となっている。特にＨｆＯ2とＨｆＳｉＯとを同一チャンバー内において連続成膜した場合や、後工程においてアニールを加えた場合には境界部の一体化が顕著であり、下部においてＨｆ濃度が高い傾斜組成を示す高誘電体膜となる。
【００３９】
ｅＷＦシフト量から見積もると、ＩＬ膜との界面まで拡散するＬａの量は、Ｈｆ組成が１００％であるＨｆＯ2膜の場合、Ｈｆ組成が５０％のＨｆＳｉＯ膜の約７％となる。従ってＬａの拡散防止膜となる第１の絶縁膜３１の膜厚は、ＨｆＯ2膜である場合には０．４ｎｍで十分である。
【００４０】
Ｈｆ組成が５０％のＨｆＳｉＯの誘電率（ｋ値）は約１４である。ＨｆＯ2膜のｋ値は、窒化条件等により変動するがＨｆ組成が５０％のＨｆＳｉＯ膜の約２倍である。従って、厚さが１ｎｍのＳｉＯ2からなる下地膜２５と、厚さが０．４ｎｍのＨｆＯ2膜と、厚さが１．６ｎｍのＨｆＳｉＯ膜と合わせた実効酸化膜換算膜厚（ＥＯＴ）は約１．４ｎｍとなる。
【００４１】
第１の絶縁膜３１の膜厚は、Ｈｆ組成に応じて変化させればよい。例えば、Ｈｆ組成が８０％の膜の場合には、０．８ｎｍとすればよい。この場合にＥＯＴを１．４ｎｍとするためにはＨｆ組成が５０％の第２の絶縁膜３２の膜厚を１．３ｎｍとすればよい。このように、第１の絶縁膜３１及び第２の絶縁膜３２の組成及び膜厚は適宜変更して組み合わせればよい。
【００４２】
次に、図４（ｃ）に示すように、第２の絶縁膜３２の表面からプラズマ窒化処理を行った後、厚さが１ｎｍのＬａＯ膜からなるキャップ膜３３を形成する。キャップ膜３３の膜厚は、必要とするｅＷＦの値に応じて変化させればよい。一般に、キャップ膜が厚くすることによりｅＷＦが低くなり、薄くすることによりｅＷＦが高くなる。キャップ膜３３は物理蒸着（ＰＶＤ）法により堆積すればよい。また、ＡＬＤ法等を用いてもよい。
【００４３】
次に、図４（ｄ）に示すように、６００℃で１０分間のアニール処理を行いキャップ膜３３に含まれるＬａを第１の絶縁膜３１及び第２の絶縁膜３２の中へ拡散させ、ゲート絶縁膜２６を形成する。続いて、アニール処理においてゲート絶縁膜２６中に拡散しなかった余剰のＬａＯを除去する。余剰のＬａＯの除去は、どのような方法でもよいが、例えば塩酸（濃度３７質量％）を１０００倍に希釈した希塩酸（ｄＨＣｌ）により１０秒間洗浄を行えばよい。希釈倍率及び洗浄時間はＬａＯ膜の膜厚及び熱処理時間等に応じて適宜変更すればよい。
【００４４】
上部のＨｆ組成が低い第２の絶縁膜３２中にＬａは十分拡散するが、下部のＨｆ組成が高い第１の絶縁膜３１中にＬａはほとんど拡散しない。このため、下部において上部よりもＨｆ含有量が高く且つ上部において下部よりもＬａ含有量が高いゲート絶縁膜２６が得られる。アニール処理の温度及び時間は、必要とするｅＷＦの値並びに第１の絶縁膜３１と第２の絶縁膜３２との組成及び膜厚等により適宜変更すればよい。
【００４５】
次に、図５（ａ）に示すように、ＴｉＮからなる第１の電極膜３４とポリシリコンからなる第２の電極膜３５とを順次堆積する。続いて、第２の電極膜３５に不純物注入を行う。第２の電極膜３５に不純物を注入する代わりに、不純物をドープしたポリシリコン膜を堆積してもよい。
【００４６】
第１の電極膜３４は、キャップ材料との組み合わせにより適切なｅＷＦが得られる材料であればよく、例えば窒化タンタル（ＴａＮ）等としてもよい。また、第２の電極膜３５をポリシリコンとし、メタル挿入ポリシリコン積層構造（MIPS：Metal-inserted Poly-silicon Stack）とした。しかし、第２の電極膜３５を金属膜としてフルメタルゲート電極としてもよい。また、第２の電極膜３５は省略してもよい。
【００４７】
次に、図５（ｂ）に示すように、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ）法を用いて、下地膜２５、ゲート絶縁膜２６、第１の電極膜３４及び第２の電極膜３５を選択的にエッチングする。
【００４８】
次に、図５（ｃ）に示すように、ｎ型のエクステンション領域１５、サイドウォール２８の形成、ｎ型のソースドレイン領域１６及び不純物の活性化等を行う。さらに、必要に応じてポリシリコン膜、ソースドレイン領域等のシリサイド化を行ってもよい。
【００４９】
本実施形態の半導体装置及びその製造方法によれば、下部において上部よりもＨｆの含有量が高いゲート絶縁膜を形成している。このため、キャップ材料であるＬａはＨｆ含有量が低いゲート絶縁膜の上部においては十分拡散し、ゲートと絶縁膜と下地膜との界面付近まで拡散する。しかし、Ｈｆ含有量が高い絶縁膜の下部においてＬａの拡散が抑制されるため、下地膜へのＬａの拡散を抑えることができる。このため、下地膜から素子分離領域への拡散が生じ易いチャネル幅が狭い半導体装置においても、キャップ材料によるｅＷＦ低減効果が発揮される。従って、チャネル幅が０．４μｍを切るような微細なｎ−ＭＩＳＦＥＴにおいても閾値電圧を低く抑えることができる。
【００５０】
本実施形態においては、第１の電極膜を形成する前に、キャップ材料を拡散させるアニール処理を行った。しかし、拡散防止層である第１の膜のＨｆの含有量が比較的低い場合には、キャップ材料が拡散し易くなる。このため、キャップ材料を拡散させるためのアニール処理を別途行わなくても、デバイスを形成する際に加えられるスパイクアニール等によりキャップ材料を拡散させることができる。従って、キャップ材料を拡散させるためのアニール処理を省略してもよい。
【００５１】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図６は第２の実施形態に係る半導体装置の断面構成を示している。図６において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５２】
図６に示すように第２の実施形態の半導体装置は、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとを備えた相補型ＭＩＳ（ＣＭＩＳ）構造の半導体装置である。
【００５３】
Ｓｉ基板等の半導体基板１１には、ＳＴＩからなる素子分離領域１２により互いに分離されたｐ型活性領域１３とｎ型活性領域１４とが形成されている。
【００５４】
ｐ型活性領域１３の上には、ＳｉＯ2等からなる下地膜２５と、高誘電体膜である第１のゲート絶縁膜４６と、第１のゲート電極４７とが順次形成されている。第１のゲート電極４７の側面上には、サイドウォール２８が形成されている。
【００５５】
ｐ型活性領域１３における第１のゲート電極４７の両側方の領域には、ｎ型の第１のエクステンション領域５５が形成され、第１のエクステンション領域５５の外側方にはｎ型の第１のソースドレイン領域５６が形成されている。
【００５６】
ｎ型活性領域１４の上には、ＳｉＯ2等からなる下地膜２５と、高誘電体膜である第２のゲート絶縁膜６６と、第２のゲート電極６７とが順次形成されている。第２のゲート電極６７の側面上には、サイドウォール２８が形成されている。
【００５７】
ｎ型活性領域１４における第２のゲート電極６７の両側方の領域には、ｐ型の第２のエクステンション領域７５が形成され、第２のエクステンション領域７５の外側方にはｐ型の第２のソースドレイン領域７６が形成されている。
【００５８】
第１のゲート電極４７は、ＴｉＮ等からなる第１の電極膜３４と、第１の電極膜３４の上に形成されたポリシリコン等からなる第２の電極膜３５とを有している。第２のゲート電極６７は、ＴｉＮ等からなる中間電極膜３６と、ＴｉＮからなる第１の電極膜３４と、ポリシリコン膜である第２の電極膜３５とを有している。第２のゲート電極６７は、中間電極膜３６を有している分第１のゲート電極４７よりも高さが高い。
【００５９】
第１のゲート絶縁膜４６及び第２のゲート絶縁膜６６は、ＨｆＳｉＯ又はＨｆＳｉＯＮ等を含む酸化ハフニウム（ＨｆＯ）系の高誘電体膜である。第１のゲート絶縁膜４６はキャップ材料であるＬａを含み、第２のゲート絶縁膜６６はＬａを含んでいないか又は含んでいたとしても極微量である。また、第１のゲート絶縁膜４６及び第２のゲート絶縁膜６６においてＨｆの含有量は下部において上部よりも高い。また、第１のゲート絶縁膜４６においてＬａの含有量は上部において下部よりも高い。
【００６０】
以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図７（ａ）に示すようにＳｉ基板等の半導体基板１１に素子分離領域１２により分離されたｐ型活性領域１３を形成する。この後、半導体基板１１上の全面に厚さが１ｎｍ程度のＳｉＯ２からなる下地膜２５を形成する。下地膜２５は、酸素ガスを用いた急速熱酸化（ＲＴＯ）等により形成すればよい。なお、酸素ガス以外のガス種を用いたＲＴＯを用いてもよく、加熱炉を用いて熱酸化を行ってもよい。下地膜２５をＳｉＯＮ又はケミカルオキサイド等としてもよい。
【００６１】
次に、下地膜２５の上にＨｆ組成が高い第１の絶縁膜３１とＨｆ組成が低い第２の絶縁膜３２とを形成する。具体的には、原子層堆積法（ＡＬＤ）等を用いて厚さが０．４ｎｍのＨｆＯ2からなる第１の絶縁膜３１と厚さが１．６ｎｍのＨｆ組成が５０％のＨｆＳｉＯからなる第２の絶縁膜３２とを順次堆積する。さらに、第２の絶縁膜３２に対してプラズマ窒化処理を行う。なお、説明のために第１の絶縁膜３１と第２の絶縁膜３２とを明確に区別して図面に記載している。しかし、ＨｆＯ2とＨｆＳｉＯとを堆積した場合に明瞭な境界は認められず一体となっている。
【００６２】
次に、第２の絶縁膜３２の上に膜厚が５ｎｍ程度のＴｉＮ膜からなる中間電極膜３６を形成する。
【００６３】
次に、図７（ｂ）に示すように、ｎ型活性領域１４の上を覆うレジスト膜３９を形成する。この後、レジスト膜３９をマスクとして、中間電極膜３６におけるｐ型活性領域１３の上に形成された部分を除去する。
【００６４】
次に、図７（ｃ）に示すように、シンナー洗浄によりレジスト膜３９を除去した後、半導体基板１１上の全面に、厚さが１ｎｍのＬａＯからなるキャップ膜３３を形成する。
【００６５】
次に、図７（ｄ）に示すように、８００℃で１０分間の熱処理を行う。これにより、キャップ膜３３中のＬａが熱拡散する。これにより、ｐ型活性領域１３の上においては、下部において上部よりもＨｆ含有量が高く且つ上部において下部よりもＬａ含有量が高い第１のゲート絶縁膜４６が形成される。一方、ｎ型活性領域１４の上においては、Ｌａは中間電極膜３６の上部にのみ拡散し、第１の絶縁膜３１及び第２の絶縁膜３２には拡散しない。このため、Ｌａが拡散していない第２のゲート絶縁膜６６が形成される。アニール処理の温度及び時間は、必要とするｅＷＦの値並びに第１の絶縁膜３１と第２の絶縁膜３２との組成及び膜厚等により適宜変更すればよい。
【００６６】
次に、図８（ａ）に示すように、アニール処理においてゲート絶縁膜２６中に拡散しなかった余剰のＬａＯを除去する。余剰のＬａＯの除去は、どのような方法でもよいが、例えば塩酸（濃度３７質量％）を１０００倍に希釈した希塩酸（ｄＨＣｌ）により１０秒間洗浄を行えばよい。希釈倍率及び洗浄時間はＬａＯ膜の膜厚及び熱処理時間等に応じて適宜変更すればよい。続いて、中間電極膜３６におけるキャップ材料が拡散した領域を除去する。
【００６７】
中間電極膜３６におけるキャップ材料が拡散した領域の除去は、キャップ材料が第２のゲート絶縁膜まで拡散し、ｐ−ＭＩＳＦＥＴのｅＷＦが低下することを防止するために行う。従って、中間電極膜３６の膜厚が十分厚い場合又はキャップ材料が拡散しにくい材料である場合には、キャップ材料が拡散した領域の除去を行わなくてもよい。
【００６８】
中間電極膜３６がＴｉＮ膜であり、キャップ膜３３がＬａＯ膜である場合、８００℃で１０分間の熱処理を行うと３ｎｍ程度Ｌａが拡散することが実験的に明らかになっている。このため、中間電極膜３６の膜厚が８ｎｍ以上であれば、キャップ材料が拡散した領域の除去を行わなくてもよい。
【００６９】
キャップ材料が拡散した領域の除去は、第１のゲート絶縁膜４６を劣化させることなくキャップ材料が拡散した領域を除去できればどんな方法を用いて行ってもよい。中間電極膜３６がＴｉＮ膜であり、キャップ膜３３がＬａＯ膜である場合には、過酸化水素水（Ｈ2Ｏ2）を用いて除去すればよい。また、硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いてもよい。
【００７０】
次に、図８（ｂ）に示すように、半導体基板１１上の全面にＴｉＮからなる第１の電極膜３４及びポリシリコンからなる第２の電極膜３５を順次堆積する。続いて、第２の電極膜３５に不純物注入を行う。第２の電極膜３５に不純物を注入する代わりに、不純物をドープしたポリシリコン膜を堆積してもよい。
【００７１】
次に、図８（ｃ）に示すように、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ）法を用いて、ｐ型活性領域１３において下地膜２５、第１のゲート絶縁膜４６、第１の電極膜３４及び第２の電極膜３５を選択的にエッチングし、ｎ型活性領域１４において下地膜２５、第２のゲート絶縁膜６６、中間電極膜３６、第１の電極膜３４及び第２の電極膜３５を選択的にエッチングする。これにより、ｐ型活性領域１３の上には、第１のゲート絶縁膜４６と、ＴｉＮからなる第１の電極膜３４及びポリシリコンからなる第２の電極膜３５を有する第１のゲート電極４７が形成される。また、ｎ型活性領域１４の上には、第２のゲート絶縁膜６６と、ＴｉＮからなる中間電極膜３６、ＴｉＮからなる第１の電極膜３４及びポリシリコンからなる第２の電極膜３５を有する第２のゲート電極６７が形成される。
【００７２】
次に、図８（ｄ）に示すように、ｎ型の第１のエクステンション領域５５、ｐ型の第２のエクステンション領域７５、サイドウォール２８、ｎ型の第１のソースドレイン領域５６及びｐ型の第２のソースドレイン領域７６等を形成する。さらに、第１のソースドレイン領域５６及び第２のソースドレイン領域７６に導入された不純物の活性化を行うことにより、ｐ型活性領域１３にｎ−ＭＩＳＦＥＴが形成され、ｎ型活性領域１４にｐ−ＭＩＳＦＥＴが形成される。
【００７３】
本実施形態においては、第１のゲート電極４７及び第２のゲート電極６７をＴｉＮ膜とポリシリコン膜との積層膜としている。この場合、ポリシリコン膜の少なくとも一部をシリサイド化してもよい。これにより、第１のゲート電極４７及び第２のゲート電極６７を低抵抗化することができる。また、第２の電極膜３５はポリシリコン膜に代えて他の金属膜を用いてもよく、省略することも可能である。
【００７４】
本実施形態の半導体装置の製造方法は、まず、ｎ−ＭＩＳＦＥＴにおいては、第２の絶縁膜３２膜とキャップ膜３３とが接し、ｐ−ＭＩＳＦＥＴにおいては、第２の絶縁膜３２とキャップ膜３３との間に中間電極膜３６が存在した状態において熱処理を行い、この後キャップ膜３３を除去する。このため、キャップ膜３３を選択的に加工することなく、ｎ−ＭＩＳＦＥＴの第１のゲート絶縁膜４６はｅＷＦを低減するキャップ材料が拡散した高誘電体膜とし、ｐ−ＭＩＳＦＥＴの第２のゲート絶縁膜はｅＷＦが変化しないＬａが拡散していない高誘電体膜とすることができる。
【００７５】
また、Ｈｆ含有量が高い第１の絶縁膜３１とＨｆ含有量が低い第２の絶縁膜３２とが半導体基板１１側から順次積層されているため、第１のゲート絶縁膜４６及び第２のゲート絶縁膜６６は、下部において上部よりもＨｆ含有量が高い。このため、キャップ材料は第１のゲート絶縁膜４６の上部においては拡散し易いが、下部においては拡散が制限される。従って、チャネル幅が狭い場合においてもキャップ材料がＳＴＩへ拡散し、第１のゲート絶縁膜４６中のキャップ材料の含有量が低下することはない。その結果、チャネル幅が狭いｎ−ＭＩＳＦＥＴにおいても、Ｖｔを低くすることができる。
【００７６】
さらに、ｐ−ＭＩＳＦＥＴの第２のゲート電極６７は、中間電極膜３６と第１の電極膜３４との積層膜となるため、第１の電極膜３４により形成されたｎ−ＭＩＳＦＥＴの第１のゲート電極４７よりも高さが高くなる。これにより、ｐ−ＭＩＳＦＥＴのｅＷＦの値をさらに高くすることができる。
【００７７】
第１の電極膜３４及び中間電極膜３６は、ＴｉＮ膜に限られないが、Ｔｉ又はＴａを含む金属膜とすることが好ましく、ＴaＮ膜、ＴａＣ膜又はＴａＣＮ膜等としてもよい。また、キャップ膜材料と組み合わせた際に適切なｅＷＦが得られる材料であれば、他の金属材料を用いてもよい。
【００７８】
第１の電極膜３４及び中間電極膜３６の膜厚は、材質及び製造プロセスに応じて適宜変更してかまわない。但し、第１の電極膜３４と中間電極膜３６とを共にＴｉＮ膜とする場合には、ｐ−ＭＩＳＦＥＴにおいて適切なｅＷＦの値を得るために、第１の電極膜３４と中間電極膜３６との膜厚の和を１５ｎｍ以上とすることが好ましい。
【００７９】
また、ｐ−ＭＩＳＦＥＴの第２のゲート絶縁膜６６にＡｌ等のｅＷＦを上昇させる効果を有するキャップ材料を拡散させた構成としてもよい。
【００８０】
本実施形態においては、キャップ材料の拡散を行った後、中間電極膜３６の一部を残すことにより、第２のゲート電極６７が第１の電極膜３４と中間電極膜３６との積層膜を有している構成とした。しかし、キャップ材料の拡散を行った後、中間電極膜３６を完全に除去してもよい。この場合には、第１のゲート電極４７と第２のゲート電極６７との高さが揃うため、その後のプロセスが容易になるという利点がある。また、中間電極膜３６残存させた場合には、中間電極膜３６と第１の電極膜３４との界面に薄い絶縁膜が形成されゲート抵抗が上昇するおそれが生じる。しかし、中間電極膜３６を完全に除去した場合には、このようなゲート抵抗の上昇が生じるおそれはない。
【００８１】
本実施形態においては第１の絶縁膜３１、第２の絶縁膜３２及び第１の電極膜３４の部分的な除去を行わない。このため、本実施形態の製造方法をスタティックラム（Ｓ−ＲＡＭ）等に適用した場合には、素子分離領域の上においてｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとが接する境界領域において、第１のゲート絶縁膜４６と第２のゲート絶縁膜６６とが切れ目なく連続した構成となる。また、第１の電極膜３４も連続した構成となる。
【００８２】
第１及び第２の実施形態において、キャップ膜をＬａＯとする例を示したが、キャップ膜は、電極のｅＷＦを低下させる効果のある絶縁膜であればよく、酸化ジスプロシウム（ＤｙＯ）等のランタノイド系元素の酸化物を用いても、酸化スカンシウム（ＳｃＯ）又は酸化マグネシウム（ＭｇＯ）等を用いてもよい。
【００８３】
第１の絶縁膜３１及び第２の絶縁膜３２をＡＬＤ法により形成する例を示したが、有機金属気相堆積（ＭＯＣＶＤ）法、化学気相堆積（ＣＶＤ）法又は物理気相堆積（ＰＶＤ）法等を用いて形成してもよい。ＭＯＣＶＤ法の場合には、成膜温度及びガス流量比を変えることにより、Ｈｆ組成が高い膜と低い膜とを容易に形成することができる。また、第１の絶縁膜３１及び第２の絶縁膜３２を形成した後、プラズマ窒化を行いＨｆＳｉＯＮ膜とする例を示したが、プラズマ窒化に代えてアンモニア雰囲気におけるアニールを用いてもよい。また、必要とする誘電率及びＥＯＴによっては窒化処理を省略してもよい。
【００８４】
高誘電体膜としてＨｆ系の膜を用いる例を示したが、Ｈｆに代えてアルミニウム又はジルコン等を含む膜を用いてもよい。この場合にも組成によりキャップ材料の拡散性を制御することができる。
【産業上の利用可能性】
【００８５】
本発明に係る半導体装置及びその製造方法は、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現でき、特に微細化された半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明が解決しようとする問題を説明するためのチャネル幅と閾値電圧との関係を示すグラフである。
【図２】本発明の原理を説明するためのＨｆ組成とｅＷＦのシフト量との関係を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００８７】
１１      半導体基板
１２      素子分離領域
１３      ｐ型活性領域
１４      ｎ型活性領域
１５      エクステンション領域
１６      ソースドレイン領域
２５      下地膜
２６      ゲート絶縁膜
２７      ゲート電極
２８      サイドウォール
３１      第１の絶縁膜
３２      第２の絶縁膜
３３      キャップ膜
３４      第１の電極膜
３５      第２の電極膜
３６      中間電極膜
３９      レジスト膜
４６      第１のゲート絶縁膜
４７      第１のゲート電極
５５      第１のエクステンション領域
５６      第１のソースドレイン領域
６６      第２のゲート絶縁膜
６７      第２のゲート電極
７５      第２のエクステンション領域
７６      第２のソースドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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