(57)【要約】【課題】高集積、高速且つ高性能な歪みＳＯＩ構造の縦型ＭＩＳＦＥＴを得ること。  【解決手段】Si基板1上に酸化膜2を介して、横方向エピタキシャルSiGe層3が設けられ、SiGe層3は素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。SiGe層3上には選択的に縦方向エピタキシャルSiGe層7が設けられ、SiGe層7の側面には格子定数がやや小さい横方向エピタキシャル歪みSi層8が周設され、歪みSOI基板を形成しており、SiGe層7及び歪みSi層8の上部にはドレイン領域(10、11)が設けられ、SiGe層3全体、SiGe層7及び歪みSi層8の下部にはソース領域9が設けられ、歪みSi層8の側面にはゲート酸化膜12を介してゲート電極13が周設され、ドレイン領域11、ソース領域9及びゲート電極13には、それぞれ導電プラグ20を介してCu配線23が接続されている歪みＳＯＩ構造の縦型のＭＩＳＦＥＴを構成すること。【選択図】図１
2010098206.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して、併設構造あるいは積層構造を有し、格子定数が異なる、前記半導体基板の主面に対して横(水平)方向成長のエピタキシャル半導体層及び前記半導体基板の主面に対して縦(垂直)方向成長のエピタキシャル半導体層を選択的に設け、前記横方向成長のエピタキシャル半導体層及び前記縦方向成長のエピタキシャル半導体層に半導体素子を設けたことを特徴とする半導体装置。
【請求項２】
前記半導体素子は、半導体基板の主面に対して縦(垂直)方向に動作するＭＩＳ電界効果トランジスタあるいは半導体基板の主面に対して横(水平)方向に動作するＭＩＳ電界効果トランジスタであることを特徴とする特許請求の範囲第1項記載の半導体装置。
【請求項３】
ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタのエピタキシャル半導体層の構造あるいは動作方向を異にすることを特徴とするＣＭＯＳ型半導体装置。
【請求項４】
半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に選択的に第１の開孔部を形成し前記半導体基板の上面の一部を露出する工程と、前記第１の開孔部に第１の縦方向エピタキシャル半導体層を形成する工程と、前記第１の縦方向エピタキシャル半導体層の上面に第１のマスク層を形成する工程と、前記第１の絶縁膜の一部を選択的に除去し前記第１の縦方向エピタキシャル半導体層の側面の一部を露出する工程と、露出した前記第１の縦方向エピタキシャル半導体層の側面に第１の横方向エピタキシャル半導体層を形成する工程と、前記第１の横方向エピタキシャル半導体層の上面に第２のマスク層を形成する工程と、前記第１の絶縁膜及び前記第２のマスク層をエッチングマスクとして第１のマスク層及び前記第１の縦方向エピタキシャル半導体層を除去し第２の開孔部を形成する工程と、前記第２の開孔部に第２の絶縁膜を埋め込み且つ第２のマスク層を除去し平坦化する工程と、第３の絶縁膜を形成する工程と、前記第３の絶縁膜に選択的に第３の開孔部を形成し前記第１の横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第３の開孔部に第２の縦方向エピタキシャル半導体層を形成する工程と、前記第２の縦方向エピタキシャル半導体層の上面に第３のマスク層を形成する工程と、前記第３の絶縁膜を除去し前記第２の縦方向エピタキシャル半導体層の側面を露出する工程と、露出した前記第２の縦方向エピタキシャル半導体層の側面に格子定数が異なる第２の横方向エピタキシャル半導体層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ(Silicon On Insulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、電子及び正孔の移動度を増加させた低コストの歪みＳＯＩ基板を形成し、この歪みＳＯＩ基板に、単一のＭＩＳ電界効果トランジスタ(ＭＩＳＦＥＴ)からなる半導体集積回路ばかりでなく、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ(相補型ＭＯＳ)型の半導体集積回路にも完全に対応しうる、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３８は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ(Separation by Implanted Oxygen)法を使用して形成した歪みＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、51はｐ型のSi基板、52はｐ型のSiGe層、53はｎ型のSiGe層、54は埋め込み酸化膜(SiO2)、55は素子分離領域(SiO2)、56はｐ型の歪みSi層、57はｎ型の歪みSi層、58はn+型ソースドレイン領域、59はｎ型ソースドレイン領域、60はp+型ソースドレイン領域、61はゲート酸化膜(SiO2)、62はゲート電極(WSi／polySi)、63はサイドウォール(SiO2)、64はＰＳＧ膜、65はバリアメタル(Ti／TiN)、66は導電プラグ(W)、67はバリアメタル(Ti／TiN)、68はAl配線、69はバリアメタル(Ti／TiN)を示している。
同図においては、ｐ型のシリコン基板51上に積層されたｐ型のSiGe層52中に酸素イオンを注入して高温の熱処理により形成された埋め込み酸化膜54(ＳＩＭＯＸ法)を介して、素子分離領域(SiO2)55により島状に絶縁分離されたｐ型のSiGe層52上のｐ型の歪みSi層56からなるｐ型の歪みＳＯＩ基板及びｎ型化されたSiGe層53上のｎ型の歪みSi層57からなるｎ型の歪みＳＯＩ基板が形成され、ｐ型の歪みＳＯＩ基板にはゲート電極62にセルフアライン形成されたｎ型ソースドレイン領域59、サイドウォール63にセルフアライン形成されたn+型ソースドレイン領域 58からなるＮチャネルのＬＤＤ(Lightly Doped Drain)構造のＭＩＳ電界効果トランジスタが形成され、ｎ型の歪みＳＯＩ基板にはゲート電極62にセルフアライン形成されたサイドウォール63にセルフアライン形成されたp+型ソースドレイン領域60からなるＰチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。さらにn+型ソースドレイン領域58及びp+型ソースドレイン領域60は、それぞれバリアメタル(Ti／TiN)65及び導電ブラグ(W)66を介して、上下にバリアメタル(Ti／TiN)(67、69)を有するAl配線68に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、薄膜の歪みＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、歪みＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
またSiGe層上に歪みSi層を積層した歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、格子定数の大きなSiGe層による引っ張り応力によりSi層に歪みを形成できるため、移動度を増すことができるので、高速化が可能となる。
しかしＳＯＩ基板下の導電体(ｐ型のシリコン基板)に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態となってしまうため、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤作動することが避けられないという欠点があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタともSiGe層上に歪みSi層を積層した歪みＳＯＩ基板に形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、元来、電子及び正孔の移動度には２倍以上の差があるため、スイッチングスピードのオン／オフ特注のバランスが悪いという欠点があり、改善策として、ＰチャネルのＭＩＳ電界効果トランジスタのチャネル幅を広げなければならず高集積化に難があった。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタシスの劣化を改善する手段として、従来技術のＬＤＤ構造を形成することにより、ショートチャネルのＭＩＳ電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないこと、ゲート電極にセルフアラインにソースドレイン領域を形成するため、ソースドレイン領域の活性化に高温の熱処理を必要とするので、低抵抗である低融点金属ゲート電極を構成できないこと等により、さらなる高速化及び高集積化が達成できないという欠点もあった。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、ＭＩＳ電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
またＳＯＩ構造をつくる手段として、ＳＩＭＯＸ法を使用しているため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性の問題、高ドーズ量の酸素をイオン注入しても厚い埋め込み酸化膜が得られず下層領域との容量の低減が難しいという問題等の欠点もあった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、従来例に示されるように、完全空乏化させた薄膜の歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成するため、接合容量の低減はできるものの、ソース領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、ＣＭＯＳを形成する場合あるいはＳＯＩ基板下にゲート電極に印加される電圧と異なる電圧が印加される導電体(従来例ではシリコン基板)が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、ＣＭＯＳを形成する場合、SiGe層上に歪みSi層を積層した歪みＳＯＩ基板にほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、スイッチングスピードのオン／オフ特性のアンバランスの改善ができなかったこと、ＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するＭＩＳ電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しているため、かなりのコスト高になるので、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったことである。
【課題を解決するための手段】
【０００４】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に、前記半導体基板の主面に平行方向に、選択的に設けられた第１の横方向のエピタキシャル半導体層と、前記第１の横方向のエピタキシャル半導体層上に、前記半導体基板の主面に垂直方向に、選択的に設けられた縦方向のエピタキシャル半導体層と、前記縦方向のエピタキシャル半導体層の側面の周囲に設けられた格子定数の異なる第２の横方向の歪みエピタキシャル半導体層と、前記縦方向のエピタキシャル半導体層及び第２の横方向の歪みエピタキジャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向のエピタキシャル半導体層及び前記第２の横方向の歪みエピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記縦方向のエピタキシャル半導体層及び前記第２の横方向の歪みエピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)に接して前記第１の横方向のエピタキシャル半導体層に設けられたソース領域(あるいはドレイン領域)と、前記第２の横方向の歪みエピタキシャル半導体層の側面にゲート絶縁膜を介して設けられたゲート電極とを具備してなる歪みＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる本発明の半導体装置によって解決される。
【発明の効果】
【０００５】
以上説明のように本発明によれば、ＳＩＭＯＸ法により形成した歪みＳＯＩ基板を使用することなく、通常の半導体基板を使用して、容易な技術により、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層により歪みＳＯＩ基板を形成し、この歪みＳＯＩ基板にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化した歪みＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また容易な技術により、併設構造あるいは積層構造を有してSiGe層に接触したSi層を形成できるため、格子定数の大きなSiGe層による引っ張り応力により歪みSi層を形成できるので、移動度を増すことができ、高速化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造のＣＭＯＳに特有である、ＮチャネルＭＩＳ電界効果トランジスタあるいはＰチャネルＭＩＳ電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネル効果を完全に改善することが可能で、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることができる。
またＣＭＯＳを形成する場合、正孔の移動度をより向上させ、電子の移動度に近づけるように、ＰチャネルのＭＩＳ電界効果トランジスタとＮチャネルのＭＩＳ電界効果トランジスタの高集積化を維持したまま異なる構造に形成できるため、オン／オフ特性の良好な、高速なスイッチングスピードを得ることができる。
またＮチャネルＭＩＳ電界効果トランジスタに特有なドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と歪みSi層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
また歪みＳＯＩ基板を形成する前に、下層配線を形成できるので、配線の自由度が増すことにより、さらなる高集積化を可能にすることができる，
即ち、高価な歪みＳＯＩ構造を有する半導体基板(2枚の半導体基板の貼り合わせによる半導体基板あるいはＳＩＭＯＸ法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセス(詳細は製造方法に記載)で形成した横方向及び縦方向エピタキシャル半導体層により形成した歪みＳＯＩ基板を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する歪みＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタあるいは低抵抗メタルゲート電極を有する歪みＳＯＩ構造の構型(水平方向動作)のＭＩＳ電界効果トランジスタを得ることができる。      
本願発明者は当該技術を選択的複合エピタキシャル成長法(Selective Complex Epitaxy)と命名し、以後ＳＣＥと略称する。
【発明を実施するための最良の形態】
【０００６】
本願発明の半導体装置は下記に示す形態に形成したものである。
半導体基板上に設けられた絶縁膜に選択的に開孔部が設けられ、この開孔部に側面の一部を露出した第１の縦方向のエピタキシャル半導体層が設けられ、この第１の縦方向のエピタキシャル半導体層の側面の露出部に第１の横方向のエピタキシャル半導体層が設けられ、第１の縦方向のエピタキシャル半導体層は除去され、絶縁膜が埋め込まれて素子分離領域に変換される。この第１の横方向のエピタキシャル半導体層に選択的に第２の縦方向のエピタキシャル半導体層が設けられ、この第２の縦方向のエピタキシャル半導体層の側面に格子定数の異なる第２の横方向の歪みエピタキシャル半導体層が設けられ、第１の横方向のエピタキシャル半導体層、第２の縦方向のエピタキシャル半導体層及び第２の横方向の歪みエピタキシャル半導体層からなる歪みＳＯＩ基板が形成される。第２の縦方向のエピタキシャル半導体層及び第２の横方向の歪みエピタキシャル半導体層の上部には高濃度及び低濃度のドレイン領域が設けられ、第１の横方向のエピタキシャル半導体層全体、第２の縦方向のエピタキシャル半導体層及び第２の横方向の歪みエピタキシャル半導体層の下部にはドレイン領域と離間して高濃度のソース領域が設けられ、第２の横方向の歪みエピタキシャル半導体層の側面にはゲート絶縁膜を介してゲート電極が設けられ、ドレイン領域、ソース領域及びゲート電極には、それぞれバリアメタルを有する導電プラグを介して、バリアメタルを有する配線体が接続されている歪みＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００７】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若千の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１は本発明の半導体装置における第１の実施例の模式側断面図、図２〜図１３は本発明の半導体装置における第１の実施例の製造方法の工程断面図である。
図１はシリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横(水平)方向エピタキシャルSiGe層、縦(垂直)方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のｐ型のSi基板、2は400nm程度のＳＯＩ用兼素子分離領域の酸化膜(SiO2)、3は厚さ80nm程度、濃度1016cm−3程度のｐ型の横方向エピタキシャルSiGe層、4は素子分離領域形成用の埋め込み絶縁膜(SiO2)、5は30nm程度の窒化膜(Si3N4)、6は10nm程度の酸化膜(SiO2)、7は高さ250nm程度、幅30nm程度、濃度1016cm−3程度のｐ型の縦方向エピタキシャルSiGe層、8は幅25nm程度、濃度1016cm−3程度のｐ型の横方向エピタキシャル歪みSi層、9は1020cm−3程度のn+型ソース領域、10は1017cm−3 程度のｎ型ドレイン領域、11は1020cm−3程度のn+型ドレイン領域、12は10nm程度のゲート酸化膜(Ta2O5／SiO2)、13は膜厚80nm程度のゲート電極(Al)、14はゲート電極配線形成用のマスク層(SiO2)、15は200nm程度の燐珪酸ガラス(ＰＳＧ)膜、16は20nm程度の窒化膜(Si3N4)、 17は400nm程度の酸化膜(SiO2)、18は20nm程度のエッチングストッパー膜(Si3N4)、19は10nm程度のバリアメタル(TiN)、20は導電プラグ(W)、2lは500nm程度の層間絶縁膜(SiOC)、22は10nm程度のバリアメタル(TaN)、23は500nm程度のCu配線(Cuシード層含む)、24は20nm程度のバリア絶縁膜(Si3N4)を示している。
同図においては、ｐ型のシリコン基板1上に酸化膜(SiO2)2を介して、ｐ型の横(水平)方向エピタキシャルSiGe層3(製造方法は後で詳述)が設けられ、このSiGe層3は素子分離領域形成用の埋め込み絶縁膜(SiO2)4及び酸化膜(SiO2)2により島状に絶縁分離されている。この絶縁分離されたSiGe層3上には選択的にｐ型の縦(垂直)方向エピタキシャルSiGe層7が設けられ、このSiGe層7の側面には格子定数がやや小さいｐ型の横方向エピタキシャル歪みSi層8が周設され、歪みＳＯＩ基板を形成している。SiGe層7及び歪みSi層8の上部にはn+型ドレイン領域11及びｎ型ドレイン領域10が設けられ、SiGe層3全体、SiGe層7及び歪みSi層8の下部にはn+型ソース領域9が設けられ、歪みSi層8の側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極(Al)13が周設され、n+型ドレイン領域11、n+型ソース領域9及びゲート電極13には、それぞれバリアメタル(TiN)19を有する導電プラグ(W)20を介してバリアメタル(TaN)22を有するCu配線23が接続されている歪みＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。(ここでは半導体基板としてｐ型のシリコン基板を使用しているが、シリコン基板には直接ＭＩＳ電界効果トランジスタを形成していないので、ｐ型であっても、ｎ型であっても差し支えない。)
したがって、ＳＩＭＯＸ法により形成した歪みＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層を歪みＳＯＩ基板とし、この歪みＳＯＩ基板にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化した歪みＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また容易な技術により、併設構造を有してSiGe層に接触したSi層を形成できるため、格子定数の大きなSiGe層による引っ張り応力により歪みSi層を形成できるので、移動度を増すことができ、高速化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造のＭＩＳ電界効果トランジスタには必ず生じてしまうバックチャネル効果を改善することが可能で、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることができる。
またＮチャネルＭＩＳ電界効果トランジスタに特有なドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と歪みSi層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また歪みSi層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
即ち、高価な歪みＳＯＩ構造を有する半導体基板(２枚の半導体基板の貼り合わせによる半導体基板あるいはＳＩＭＯＸ法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセス(詳細は製造方法に記載)で形成した横方向及び縦方向エピタキシャル半導体層により形成した歪みＳＯＩ基板を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する歪みＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを得ることができる。
【０００８】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１３及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図２
ｐ型のシリコン基板1を1000℃程度で酸化し、500nm程度の酸化膜(SiO2)2を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したｐ型のシリコン基板1上にｐ型の縦(垂直)方向エピタキシャルSiGe層(10％程度のGeを含む)25を成長する。次いで平坦面より突出したSiGe層25を化学的機械研磨(Chemical MechanicalPolishing 以後ＣＭＰと略称)し、平坦化する。次いで1300℃程度、N2雰囲気中でアニールし、SiGe層25を緩和する。
図３
次いでSiGe層25を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)26を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部に窒化膜(Si3N4)26を平坦に埋め込む。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を選択的に150nm程度異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで露出した縦方向エピタキシャルSiGe層25の側面にｐ型の横(水平)方向エピタキシャルSiGe層(10％程度のGeを含む)3を成長する。
図４
次いでｐ型の横方向エピタキシャルSiGe層3の上面を900℃程度で酸化し、10nm程度の酸化膜(SiO2)27を成長する。次いで酸化膜(SiO2)2及び酸化膜(SiO2)27をマスク層として、窒化膜(Si3N4)26及び縦方向エピタキシャルSiGe層25を順次異方性ドライエッチングし、開孔部を形成する。(この際、ｐ型のシリコン基板1が多少エッチングされてしまうが、問題はない。)
図５
次いで化学気相成長により、500nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部にのみ酸化膜(SiO2)4を平坦に埋め込む。こうして初期に形成された縦方向エピタキシャルSiGe層25はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また横方向エピタキシャルSiGe層3及び酸化膜(SiO2)2の上面に成長した酸化膜(SiO2)4も除去される。)次いで1100℃程度で酸化し、SiGe層3の薄膜化及びGe濃度の高濃度化(30％程度)をおこなう。(Geは酸化膜中に拡散しにくいのでSiGe層中のGe濃度が増加する。)次いで化学的機械研磨(ＣＭＰ)し、SiGe層3上の酸化膜を除去し、平坦化する。
図６
次いで化学気相成長により、30nm程度の窒化膜(Si3N4)5を成長する。次いで化学気相成長により、10nm程度の酸化膜(SiO2)6を成長する。次いで化学気相成長により、220nm程度の窒化膜(Si3N4)28を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)28、酸化膜(SiO2)6及び窒化膜(Si3N4)5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したｐ型の横方向エピタキシャルSiGe層3上に幅30nm程度のｐ型の縦(垂直)方向エピタキシャルSiGe層(Ge濃度30％程度)7を260nm程度成長する。次いで露出したSiGe層7の表面を酸化し、酸化膜(SiO2)29を成長する。
図７
次いで窒化膜(Si3N4)28を全面異方性ドライエッチングする。次いで化学気相成長により、露出した縦方向エピタキシャルSiGe層7の側面に幅25nm程度のｐ型の横方向エピタキシャルSi層8を成長する。
図８
次いで酸化膜(SiO2)29を異方性ドライエッチングする。(この際、酸化膜(SiO2)6もエッチング除去される。)次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで閾値電圧制御用の硼素のイオン注入をおこなう。次いで1000℃程度で熱処理し、歪みSi層8及びSiGe層7の濃度を制御する、次いでｎ型ドレイン領域10形成用の燐のイオン注入をおこなう。(この際、歪みSi層8及びSiGe層7の上面のみに燐がイオン注入されるように、25kev程度の低い加速エネルギーでイオン注入をおこなう。)次いでn+型ソースドレイン領域(9、11)形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、歪みSi層8及びSiGe層7且つSiGe層3上面にn+型ソースドレイン領域(9、11)形成用の砒素が自己整合してイオン注入される。)次いでＲＴＰ法(Rapid Thermal Processing)によりアニールをおこなうことにより、歪みSi層8及びSiGe層7の上部には垂直方向に拡散してn+型ドレイン領域11及びｎ型ドレイン領域10が、SiGe層3には垂直方向及び横方向に拡散してSiGe層3全体、SiGe層7及び歪みSi層8の下部を充満したn+型ソース領域9が形成される，次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図９
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)12を成長する、次いでスパッタにより、80nm程度のゲート電極となるAl13を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。)次いで化学気相成長により、130nm程度の酸化膜(SiO2)14を成長する。次いで化学的機械研磨(ＣＭＰ)し、歪みSi層8及びSiGe層7上の酸化膜(SiO2)14、Al13及びゲート酸化膜(Ta2O5／SiO2)12を除去し、平坦化する。
図１０
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)14を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜(SiO2)14をマスク層として、Al13及びゲート酸化膜(Ta2O5／SiO2)12を順次異方性ドライエッチングする。(ここで酸化膜(SiO2)14をマスク層としてエッチングをおこなうのは、歪みSi層8の側面以外にゲート電極配線部を形成するためである。)
図１１
次いで化学気相成長により、200nm程度のＰＳＧ15を成長する。次いで化学的機械研磨(ＣＭＰ)し、歪みSi層8及びSiGe層7上のＰＳＧ15を除去し、平坦化する。次いでＰＳＧ15を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)16を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部に窒化膜(Si3N4)16を平坦に埋め込む。
図１２
次いで化学気相成長により、400nm程度の酸化膜(SiO2)17を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)18を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)18及び酸化膜(SiO2)17を順次異方性ドライエッチングする。(この段階でn+型ドレイン領域11の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)のマスク層はそのままで、n+型ドレイン領域11のビア部のみを覆う第２のレジストマスク層(図示せず)を形成する。次いで第１及び第２のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)16、ＰＳＧ15、酸化膜(SiO2)14及び窒化膜(Si3N4)5を順次異方性ドライエッチングする。(こうしてn+型ソース領域9及びゲート電極配線13の一部にもビアが開孔される。)次いですべてのレジスト(図示せず)を除去する。
図１３
次いでスパッタにより、バリアメタルとなるTiN19を成長する。次いで化学気相成長により、タングステン(W)20を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、バリアメタル(TiN)19を有する導電プラグ(W)20を形成する。
図１
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)21を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)21を異方性ドライエッチングし、開孔部を形成する。(この際、窒化膜(Si3N4)18がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)22を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)22を有するCu配線23を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)24を成長し、本願発明の選択的複合エピタキシャル成長法(ＳＣＥ)による歪みＳＯＩ構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【０００９】
図１４は本発明の半導体装置における第２の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横(水平)方向エピタキシャルSiGe層、縦(垂直)方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜24は図１と同じ物を、30は下層配線(WSi)、31は絶縁膜(SiO2)を示している。
同図においては、n+型ソース領域9が形成されているｐ型の横方向エピタキシャルSiGe層3下に下層配線(WSi)30が設けられ、別の個所でバリアメタル(TiN)19を有する導電プラグ(W)20を介してバリアメタル(TaN)22を有するCu配線23に接続されている以外は図１とほぼ同じ歪みＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また下層配線を使用できるため、配線の自由度が増すことにより、さらなる高集積化を可能にすることができる。
【実施例３】
【００１０】
図１５は本発明の半導体装置における第３の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横方向エピタキシャルSi層、横方向エピタキシャルSiGe層及び縦方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1、2、4〜6、9〜24は図１と同じ物を、32はｐ型の横方向エピタキシャルSi層、33はｐ型の縦方向エピタキシャル歪みSi層、34はｐ型の横方向エピタキシャルSiGe層を示している。
同図においては、ｐ型の横方向エピタキシャルSi層32が設けられ、このｐ型の横方向エピタキシャルSi層32上にｐ型の縦方向エピタキシャル歪みSi層33が筒状構造に設けられており、この筒状構造のｐ型のエピタキシャル歪みSi層33の内側面に接してｐ型の横方向エピタキシャルSiGe層34が設けられている以外は図１とほぼ同じ歪みＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては製造方法が若干異なるだけで、第１の実施例と同じ効果を得ることができる。
【実施例４】
【００１１】
図１６は本発明の半導体装置における第４の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横方向エピタキシャルSiGe層、縦方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜12、14〜24は図１と同じ物を、13aは外側面ゲート電極、13bは内側面ゲート電極を示している。
同図においては、ｐ型の縦方向エピタキシャルSiGe層7が筒状構造に設けられており、この筒状構造のSiGe層7の内外側面に接してそれぞれｐ型の横方向エピタキシャル歪みSi層8が設けられ、この歪みSi層8の内外側面にゲート酸化膜12を介して外側面ゲート電極 13a及び内側面ゲート電極13bが設けられ、内側面ゲート電極にもバリアメタル(TiN)19を有する導電プラグ(W)20を介してバリアメタル(TaN)22を有するCu配線23が接続されている以外は図１とほぼ同じ歪みＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては第１の実施例と同じ効果に加え、歪みSi層8の内外側面にチャネルを形成することができるため、集積度はやや落ちるが、より高速化が期待できる。
【実施例５】
【００１２】
図１７は本発明の半導体装置における第５の実施例の模式側断面図、図１８〜図２３は本発明の半導体装置における第５の実施例の製造方法の工程断面図である，
図１７は本発明の半導体装置における第５の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横方向エピタキシャルSiGe層及び縦方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜5、9〜13、15、17〜24は図１と同じ物を、35はｐ型の縦方向エピタキシャル歪みSi層、37はサイドウォール(SiO2)、38はｎ型ソース領域を示している。
同図においては、ｐ型のシリコン基板1上に酸化膜(SiO2)2を介して、ｐ型の横(水平)方向エピタキシャルSiGe層3が設けられ、このSiGe層3は素子分離領域形成用の埋め込み絶縁膜(SiO2)4及び酸化膜(SiO2)2により島状に絶縁分離されている。この絶縁分離されたSiGe層3上には自己整合してｐ型の縦(垂直)方向エピタキシャル歪みSi層35が設けられ、歪みＳＯＩ基板を形成している。歪みSi層35上にはゲート酸化膜(Ta2O5／SiO2)12を介して、側壁にサイドウォール(SiO2)37を有するゲート電極(A1)13が設けられている。このゲート電極13に自己整合してｎ型ソースドレイン領域(10、38)が設けられ、サイドウォール37に自己整合してn+型ソースドレイン領域(9、11)が設けられており、n+型ソースドレイン領域(9、11)及びゲート電極(Al)13(図示せず)には、それぞれバリアメタル(TiN)l9を有する導電プラグ(W)20を介してバリアメタル(TaN)22を有するCu配線23が接続されている歪みＳＯＩ構造の横型(水平方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。(ここでは半導体基板としてｐ型のシリコン基板を使用しているが、シリコン基板には直接ＭＩＳ電界効果トランジスタを形成していないので、ｐ型であっても、ｎ型であっても差し支えない。)
本実施例においては、ＳＩＭＯＸ法により形成した歪みＳＯＩ基板を使用することなく、通常の半導体基板を使用して、容易な技術により、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層により歪みＳＯＩ基板を形成し、この歪みＳＯＩ基板にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化した歪みＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また容易な技術により、積層構造を有してSiGe層に接触したSi層を形成できるため、格子定数の大きなSiGe層による引っ張り応力により歪みSi層を形成できるので、移動度を増すことができ、高速化が可能である。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と歪みSi層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
【００１３】
次いで本発明に係る半導体装置における第５の実施例の製造方法について図１８〜図２３及び図１７を参照して説明する。ただし図１８の前に先に記載した図２〜図５の工程をおこなう。
図１８
次いで化学気相成長により、ｐ型の構方向エピタキシャルSiGe層3上に25nm程度のｐ型の縦方向エピタキシャル歪みSi層35を成長する。次いで化学気相成長により、25nm程度の窒化膜(Si3N4)5を成長する。次いで歪みSi層35上の窒化膜(Si3N4)5を化学的機械研磨(ＣＭＰ)し、平坦化する。
図１９
次いで化学気相成長により、10nm程度のダミーゲート酸化膜(SiO2)36を成長する。次いで閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、200nm程度の窒化膜(Si3N4)39を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)39を異方性ドライエッチングし、ダミーゲート電極(Si3N4)39を形成する。次いでレジスト(図示せず)を除去する。次いでダミーゲート電極(Si3N4)39をマスク層として、ｎ型ソースドレイン領域(10、38)形成用の燐のイオン注入をおこなう、次いでダミーゲート電極(Si3N4)39をマスク層として、ダミーゲート酸化膜(SiO2)36をエッチング除去する。次いで化学気相成長により、20nm程度の酸化膜(SiO2)37を成長する。次いで異方性ドライエッチングし、ダミーゲート電極(Si3N4)39の側壁にサイドウォール(SiO2)37を形成する。次いで熱酸化し、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いでダミーゲート電極(Si3N4)39及びサイドウォール(SiO2)37をマスク層として、n+型ソースドレイン領域(9、11)形成用の砒素のイオン注入をおこなう。次いでＲＴＰ法により、アニールをおこなうことにより、n+型ソース領域9、ｎ型ソース領域38、n+型ドレイン領域11及びｎ型ドレイン領域10を形成する。次いでイオン注入用の酸化膜(図示せず)をエッチング除去する。
図２０
次いで化学気相成長により、200nm程度のＰＳＧl5を成長する。次いで化学的機械研磨(ＣＭＰ)し、平坦化する。次いでダミーゲート電極(Si3N4)39及びダミーゲート酸化膜(SiO2)36を順次エッチング除去し、開孔部を形成する。
図２１
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)12を成長する。次いでスパッタにより、200nm程度のゲート電極となるAl13を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。)次いで化学的機械研磨(ＣＭＰ)し、開孔部に平坦に埋め込む。
図２２
次いで化学気相成長により、400nm程度の酸化膜(SiO2)17を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)18を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)18、酸化膜(SiO2)17及びＰＳＧl5を順次異方性ドライエッチングし、ビアを開孔する。次いでレジスト(図示せず)を除去する。
図２３
次いでスパッタにより、バリアメタルとなるTiN19を成長する。次いで化学気相成長により、タングステン(W)20を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、バリアメタル(TiN)l9を有する導電プラグ(W)20を形成する。
図１７
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)21を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)21を異方性ドライエッチングし、開孔部を形成する。(この際、窒化膜(Si3N4)18がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)22を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)22を有するCu配線23を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)24を成長し、本願発明の選択的複合エピタキシャル成長法(ＳＣＥ)による歪みＳＯＩ構造の低抵抗メタルゲート電極を有する横型(水平方向動作)のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例６】
【００１４】
図２４は本発明の半導体装置における第６の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横方向エピタキシャルSiGe層、縦方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、1〜24は図１と同じ物を、40はｎ型の縦方向エピタキシャルSiGe層、41はｎ型の横方向エピタキシャル歪みSi層、42はp+型ソース領域、43はp+型ドレイン領域を示している。
同図においては、ｐ型のシリコン基板1上に酸化膜(SiO2)2を介して、ｐ型の横方向エピタキシャルSiGe層3が設けられ、このSiGe層3は素子分離領域形成用の埋め込み絶縁膜(SiO2)4及び酸化膜(SiO2)2により島状に絶縁分離されている。絶縁分離された右側のSiGe層3上には選択的にｐ型の縦方向エピタキシャルSiGe層7が設けられ、このSiGe層7の側面には格子定数がやや小さいｐ型の横方向エピタキシャル歪みSi層8が周設され、歪みＳＯＩ基板を形成している。SiGe層7及び歪みSi層8の上部にはn+型ドレイン領域11及びｎ型ドレイン領域10が設けられ、SiGe層3全体、SiGe層7及び歪みSi層8の下部にはn+型ソース領域9が設けられ、歪みSi層8の側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極(Al)13が周設され、n+型ドレイン領域11、n+型ソース領域9及びゲート電極13には、それぞれバリアメタル(TiN)19を有する導電ブラグ(W)20を介してバリアメタル(TaN)22を有するCu配線23が接続されている歪みＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。また、絶縁分離された左側のSiGe層3上には選択的にｎ型の縦方向エピタキシャルSiGe層40が設けられ、このSiGe層40の側面には格子定数がやや小さいｎ型の横方向エピタキシャル歪みSi層41が周設され、歪みＳＯＩ基板を形成している。SiGe層40及び歪みSi層41の上部にはp+型ドレイン領域43が設けられ、SiGe層3全体、SiGe層40及び歪みSi層41の下部にはp+型ソース領域42が設けられ、歪みSi層41の側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極(Al)13が周設され、p+型ドレイン領域43、p+型ソース領域42及びゲート電極13には、それぞれバリアメタル(TiN)19を有する導電プラグ(W)20を介してバリアメタル(TaN)22を有するCu配線23が接続されている歪みＳＯＩ構造の縦型(垂直方向動作)のＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ＳＩＭＯＸ法により形成した歪みＳＯＩ基板を使用することなく、通常の半導体基板を使用して、容易な技術により、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層により歪みＳＯＩ基板を形成し、この歪みＳＯＩ基板にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化した歪みＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また容易な技術により、併設構造を有してSiGe層に接触したSi層を形成できるため、格子定数の大きなSiGe層による引っ張り応力により歪みSi層を形成できるので、移動度を増すことができ、高速化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造のＣＭＯＳに特有である、ＮチャネルＭＩＳ電界効果トランジスタあるいはＰチャネルＭＩＳ電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネル効果を完全に改善することが可能で、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることができる。
また正孔及び電子の移動度ともに増加させることが可能で、高速なスイッチングスピードを持つＣＭＯＳを形成することが可能である。
またＮチャネルＭＩＳ電界効果トランジスタに特有なドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と歪みSi層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また縦方向エピタキシャル歪みSi層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
即ち、高価な歪みＳＯＩ構造を有する半導体基板(２枚の半導体基板の貼り合わせによる半導体基板あるいはＳＩＭＯＸ法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセスで形成した横方向及び縦方向エピタキシャル半導体層により形成した歪みＳＯＩ基板を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する歪みＳＯＩ構造の縦型(垂直方向動作)のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路を得ることができる。
【実施例７】
【００１５】
図２５は本発明の半導体装置における第７の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横方向エピタキシャルSiGe層、縦方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＰチャネルＭＩＳ電界効果トランジスタと、横方向エピタキシャルSi層及び縦方向エピタキシャルSi層からなるＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタとを含むＣＭＯＳ型半導体集積回路の一部を示しており、1〜6、9〜24は図１と同じ物を、32は図１５と同じ物を、40〜43は図２４と同じ物を、44はｐ型の縦方向エピタキシャルSi層を示している。
同図においては、横方向エピタキシャルSi層32及び縦方向エピタキシャルSi層44をｐ型のＳＯＩ基板として縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタを形成している以外は図２４とほぼ同じ構造のＣＭＯＳが形成されている。
本実施例においては、第６の実施例とほぼ同じ効果を得ることができ、さらに正孔の移動度をより向上させ、電子の移動度に近づけるように、ＰチャネルのＭＩＳ電界効果トランジスタとＮチャネルのＭＩＳ電界効果トランジスタの高集積化を維持したまま異なる構造に形成できるため、オン／オフ特性の良好な、高速なスイッチングスピードを得ることができる。
【実施例８】
【００１６】
図２６は本発明の半導体装置における第８の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横方向エピタキシャルSi層、縦方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＰチャネルＭＩＳ電界効果トランジスタと、横方向エピタキシャルSi層のＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタとを含むＣＭＯＳ型半導体集積回路の一部を示しており、1、2、4、9〜13、15〜24は図１と同じ物を、32は図１５と同じ物を、36は図１９と同じ物を、37は図１７と同じ物を、40〜43は図２４と同じ物を示している。
同図においては、横方向エピタキシャルSi層32をＳＯＩ基板として横型(水平方向動作)のＮチャネルのＭＩＳ電界効果トランジスタを形成し、横方向エピタキシャルSi層32上に形成した縦方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に縦型(垂直方向動作)のＰチャネルのＭＩＳ電界効果トランジスタを形成している以外は図２４とほぼ同じ構造のＣＭＯＳが形成されている。
本実施例においては、製造方法はやや複雑になるが、第６の実施例とほぼ同じ効果を得ることができ、さらに正孔の移動度をより向上させ、電子の移動度に近づけるように、ＰチャネルのＭＩＳ電界効果トランジスタとＮチャネルのＭＩＳ電界効果トランジスタの高集積化を維持したまま異なる構造に形成できるため、オン／オフ特性の良好な、高速なスイッチングスピードを得ることができる。
【実施例９】
【００１７】
図２７は本発明の半導体装置における第９の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した横方向エピタキシャルSiGe層及び縦方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＰチャネルＭＩＳ電界効果トランジスタと、横方向エピタキシャルSi層のＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタとを含むＣＭＯＳ型半導体集積回路の一部を示しており、1、2、4、9〜13、15、17〜24は図１と同じ物を、32は図１５と同じ物を、37は図１７と同じ物を、42、43は図２４と同じ物を、45はｎ型の横方向エピタキシャルSiGe層、46はｎ型の縦方向エピタキシャル歪みSi層、47はバックゲート電極(WSi)を示している。
同図においては、横方向エピタキシャルSi層32をＳＯＩ基板として、横型(水平方向動作)のＮチャネルＭＩＳ電界効果トランジスタを形成し、横方向エピタキシャルSiGe層45及び縦方向エピタキシャル歪みSi層46からなる歪みＳＯＩ基板にバックゲート電極47を有する横型(水平方向動作)のＰチャネルＭＩＳ電界効果トランジスタを形成している以外は図２４とほぼ同様構造のＣＭＯＳが形成されている。
本実施例においては、横型(水平方向動作)のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成しているため、バックチャネルリークを防止するためにＰチャネルＭＩＳ電界効果トランジスタにバックゲート電極(WSi)を設けることが必要で(ＮチャネルＭＩＳ電界効果トランジスタに対してはｐ型のSi基板をバックゲート電極として使用)、包囲型ゲート電極を有する縦型(垂直方向動作)のＭＩＳ電界効果トランジスタに比較し、リーク特性に劣ること、チャネル幅を増大できないこと及びチャネル長の決定をフォトリソグラフィー技術に依存しなければならないこと等の短所はあるが、それ以外は第６の実施例とほぼ同じ効果を得ることができ、製造方法は比較的簡単で、さらに正孔の移動度をより向上させ、電子の移動度に近づけるように、ＰチャネルのＭＩＳ電界効果トランジスタとＮチャネルのＭＩＳ電界効果トランジスタの高集積化を維持したまま異なる構造に形成できるため、オン／オフ特性の良好な、高速なスイッチングスピードを得ることができる。
【実施例１０】
【００１８】
図２８は本発明の半導体装置における第１０の実施例の模式側断面図、図２９は本発明の半導体装置における第１０の実施例のゲート電極配線接続部の模式側断面図、図３０〜図３７は本発明の半導体装置における第１０の実施例の製造方法の工程断面図である。
図２８は本発明の半導体装置における第１０の実施例で、シリコン基板を使用し、選択的複合エピタキシャル成長法(ＳＣＥ)により形成した、横方向エピタキシャルSiGe層、縦方向エピタキシャルSiGe層及び横方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＰチャネルのＭＩＳ電界効果トランジスタと、横方向エピタキシャルSiGe層及び縦方向エピタキシャル歪みSi層からなる歪みＳＯＩ基板に形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタとを含むＣＭＯＳ型半導体集積回路の一部を示しており、1〜5、9〜13、15〜24は図１と同じ物を、35、38は図１７及び図１９と同じ物を、40〜43は図２４と同じ物を示している。
同図においては、横方向エピタキシャルSiGe層3及び縦方向エピタキシャル歪みSi層35からなる歪みＳＯＩ基板に横型(水平方向動作)のＮチャネルＭＩＳ電界効果トランジスタを形成している以外は図２４とほぼ同様構造のＣＭＯＳが形成されている。
本実施例においては、やや製造方法は複雑になるが、第６の実施例とほぼ同じ効果を得ることができ、さらに正孔の移動度をより向上させ、電子の移動度に近づけるように、ＰチャネルのＭＩＳ電界効果トランジスタとＮチャネルのＭＩＳ電界効果トランジスタの高集積化を維持したまま異なる構造に形成できるため、オン／オフ特性の良好な、高速なスイッチングスピードを得ることができる。
【００１９】
次いで本発明に係る半導体装置における第１０の実施例の製造方法について図３０〜図３７及び図２８を参照して説明する。ただし図３０の前に先に記載した図２〜図５の工程をおこなう。
図３０
次いでｐ型の横方向エピタキシャルSiGe層3の表面を熱酸化し、10nm程度の酸化膜(SiO2)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、右側のSiGe層3上の酸化膜(SiO2)をエッチング除去する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出した右側のSiGe層3上に25nm程度のｐ型の縦方向エピタキシャル歪みSi層35を成長する。次いで左側のSiGe層3上の酸化膜(SiO2)をエッチング除去する。次いで化学気相成長により、25nm程度の窒化膜(Si3N4)5を成長する。次いで歪みSi層35上の窒化膜(Si3N4)5を化学的機械研磨(ＣＭＰ)し、平坦化する。
図３１
次いで化学気相成長により、10nm程度のダミーゲート酸化膜(SiO2)36を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ＮチャネルＭＩＳ電界効果トランジスタの閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、200nm程度の窒化膜(Si3N4)39を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)39、ダミーゲート酸化膜(SiO2)36及び窒化膜(Si3N4)5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したｐ型の横方向エピタキシャルSiGe層3上に幅30nm程度のｎ型の縦方向エピタキシャルSiGe層(Ge濃度30％程度)40を250nm程度成長する。次いで露出したSiGe層7の表面を酸化し、酸化膜(SiO2)29を成長する。
図３２
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)39を異方性ドライエッチングし、ダミーゲート電極(Si3N4)39を形成する。次いでレジスト(図示せず)を除去する。次いで露出した縦方向エピタキシャルSiGe層40の側面に幅25nm程度のｎ型の横方向エピタキシャル歪みSi層41を成長する。
図３３
次いで酸化膜(SiO2)29を異方性ドライエッチングする。(この際、露出する酸化膜(SiO2)36もエッチング除去される。)次いで熱酸化し、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ＰチャネルＭＩＳ電界効果トランジスタの閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで1000℃程度で熱処理し、ＮチャネルＭＩＳ電界効果トランジスタの半導体基板となる歪みSi層35及びSiGe層3、ＰチャネルＭＩＳ電界効果トランジスタの半導体基板となる歪みSi層41、SiGe層40及びSiGe層3の濃度を制御する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びダミーゲート電極(Si3N4)39をマスク層として、ｎ型ソースドレイン領域(10、38)形成用の燐のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p+型ソースドレイン領域(42、43)形成用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いでイオン注入用の酸化膜(図示せず)をエッチング除去する。次いで化学気相成長により、20nm程度の酸化膜(SiO2)37を成長する。次いで異方性ドライエッチングし、ダミーゲート電極(Si3N4)39の側壁にサイドウォール(SiO2)37を形成する。(この際、歪みSi層41の側壁にも不必要のサイドウォール(SiO2)37が形成されてしまうが問題ない。)次いで熱酸化し、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、ダミーゲート電極(Si3N4)39及びサイドウォール(SiO2)37をマスク層として、n+型ソースドレイン領域(9、11)形成用の砒素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いでＲＴＰ法によりアニールをおこなうことにより、n+型ソース領域9、ｎ型ソース領域38、n+型ドレイン領域11、ｎ型ドレイン領域10、p+型ソース領域42及びp+型ドレイン領域43を形成する。次いでイオン注入用の酸化膜(図示せず)をエッチング除去する。
図３４
次いで化学気相成長により、200nm程度のＰＳＧ15を成長する。次いで化学的機械研磨(ＣＭＰ)し、歪みSi層41及びSiGe層40上のＰＳＧ15を除去し、平坦化する。次いでダミーゲート電極(Si3N4)39及びダミーゲート酸化膜(SiO2)36を順次エッチング除去し、開孔部を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、歪みSi層41近傍(側面ゲート電極形成部)のＰＳＧ15を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。
図３５
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)12を成長する。次いでスパッタにより、120nm程度のゲート電極となるAl13を成長する。次いで化学的機械研磨(ＣＭＰ)し、歪みSi層41及びSiGe層40上のAl13及びゲート酸化膜(Ta2O5／SiO2)12を除去し、平坦化する。次いで50nm程度Al13及びゲート酸化膜(Ta2O5／SiO2)12を順次オーバーエッチングし、段差部を形成する。(この際、ＰＳＧ15も50nm程度エッチングされる。)次いで化学気相成長により、50nm程度の窒化膜(Si3N4)16を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部に窒化膜(Si3N4)16を平坦に埋め込む。
図３６
次いで化学気相成長により、400nm程度の酸化膜(SiO2)17を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)18を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)18及び酸化膜(SiO2)17を順次異方性ドライエッチングする。(この段階でp+型ドレイン領域43の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)のマスク層はそのままで、p+型ドレイン領域11のビア部のみを覆う第２のレジストマスク層(図示せず)を形成する。次いで第１及び第２のレジスト(図示せず)をマスク層として、窒化膜(Si3N4) 16、ＰＳＧ15、及び窒化膜(Si3N4)5を順次異方性ドライエッチングする。(こうしてp+型ソース領域42、n+型ソース領域9、n+型ドレイン領域11及びゲート電極配線13の一部にもビアが開孔される。)次いですべてのレジスト(図示せず)を除去する。
図３７
次いでスパッタにより、バリアメタルとなるTiN19を成長する。次いで化学気相成長により、タングステン(W)20を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、バリアメタル(TiN)19を有する導電プラグ(W)20を形成する。
図２８
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)21を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)21を異方性ドライエッチングし、開孔部を形成する。(この際、窒化膜(Si3N4)18がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)22を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)22を有するCu配線23を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)24を成長し、本願発明の選択的複合エピタキシャル成長法(ＳＣＥ)による、歪みＳＯＩ構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のＰチャネルのＭＩＳ電界効果トランジスタ及び歪みＳＯＩ構造の低抵抗メタルゲート電極を有する横型(水平方向動作)のＮチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体装置を完成する。
【００２０】
上記実施例の説明においては、シリコン基板にSiGe層による歪みSi層を形成する場合を説明しているが、シリコン基板に格子定数が近い歪み化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板に格子定数が近い歪み化合物半導体層を形成してもよい。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(ＭＢＥ)によっても、有機金属気相成長法(ＭＯＣＶＤ)によっても、原子層結晶成長法(ＡＬＥ)によっても、また他のいかなる結晶成長法を利用してもよい。
また半導体基板に直接形成する縦方向のエピタキシャル半導体層(最終的には素子分離領域の埋め込み絶縁膜となる領域)は、半導体基板にトレンチを設けることにより形成した半導体基板の凸状構造部であってもよい。
またエピタキシャル半導体層の平面形状は直線であっても、曲線であっても、円であっても、矩形であっても、その他の幾何学上の形であっても、また２重であっても３重であってもよいし、一部が分断された形状(例コの字型)でも本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
またゲート電極はAlの一層構造からなっているが、Alの下にバリアメタル(TiN等)を設けた二層構造としてもよい。
また上記実施例の縦型のＭＩＳ電界効果トランジスタは歪みＳＯＩ基板の上部にドレイン領域を形成し、下部にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デプリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００２１】
本願発明は、特に極めて高速で、高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、電流駆動素子、光電変換素子等に利用できる可能性がある。
【図面の簡単な説明】
【００２２】
【図１】本発明の半導体装置における第１の実施例の模式側断面図
【図２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１４】本発明の半導体装置における第２の実施例の模式側断面図
【図１５】本発明の半導体装置における第３の実施例の模式側断面図
【図１６】本発明の半導体装置における第４の実施例の模式側断面図
【図１７】本発明の半導体装置における第５の実施例の模式側断面図
【図１８】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図１９】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２０】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２１】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２２】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２３】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２４】本発明の半導体装置における第６の実施例の模式側断面図
【図２５】本発明の半導体装置における第７の実施例の模式側断面図
【図２６】本発明の半導体装置における第８の実施例の模式側断面図
【図２７】本発明の半導体装置における第９の実施例の模式側断面図
【図２８】本発明の半導体装置における第１０の実施例の模式側断面図
【図２９】本発明の半導体装置における第１０の実施例のゲート電極配線部の模式側断面図
【図３０】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３１】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３２】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３３】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３４】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３５】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３６】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３７】本発明の半導体装置における第１０の実施例の製造方法の工程断面図
【図３８】従来の半導体装置の模式側断面図
【符号の説明】
【００２３】
1   ｐ型のシリコン(Si)基板
2   ＳＯＩ用兼素子分離領域の酸化膜(SiO2)
3   ｐ型の横(水平)方向エピタキシャルSiGe層
4   素子分離領域用の埋め込み絶縁膜(SiO2)
5   窒化膜(Si3N4)
6   酸化膜(SiO2)
7   ｐ型の縦(垂直)方向エピタキシャルSiGe層
8   ｐ型の横(水平)方向エピタキシャル歪みSi層
9   n+型ソース領域
10  ｎ型ドレイン領域
11  n+型ドレイン領域
12  ゲート酸化膜(Ta2O5／SiO2)
13  ゲート電極(Al)
13a 外側面ゲート電極(Al)
13b 内側面ゲート電極(Al)
14  ゲート電極配線形成用のマスク層(SiO2)
15  燐珪酸ガラス(ＰＳＧ)膜
16  窒化膜(Si3N4)
17  酸化膜(SiO2)
18  エッチングストッパー膜(Si3N4)
19  バリアメタル(TiN)
20  導電プラグ(W)
21  層間絶縁膜(SiOC)
22  バリアメタル(TaN)
23  Cu配線(Cuシード層含む)
24  バリア絶縁膜(Si3N4)
25  ｐ型の縦(垂直)方向エピタキシャルSiGe層
26  窒化膜(Si3N4)
27  酸化膜(SiO2)
28  窒化膜(Si3N4)
29  酸化膜(SiO2)
30  下層配線(WSi)
31  絶縁膜(SiO2)
32  ｐ型の横(水平)方向エピタキシャルSi層
33  ｐ型の縦(垂直)方向エピタキシャル歪みSi層
34  ｐ型の横(水平)方向エピタキシャルSiGe層
35  ｐ型の縦(垂直)方向エピタキシャル歪みSi層
36  ダミーゲート酸化膜(SiO2)
37  サイドウォール(SiO2)
38  ｎ型ソース領域
39  ダミーゲート電極(Si3N4)
40  ｎ型の縦(垂直)方向エピタキシャルSiGe層
41  ｎ型の横(水平)方向エピタキシャル歪みSi層
42   p+型ソース領域
43   p+型ドレイン領域
44  ｐ型の縦(垂直)方向エピタキシャルSi層
45  ｎ型の横(水平)方向エピタキジャルSiGe層
46  ｎ型の縦(垂直)方向エピタキシャル歪みSi層
47  バックゲート電極(WSi)
【図１】
2010098206.tif 000003
【図２】
2010098206.tif 000004
【図３】
2010098206.tif 000005
【図４】
2010098206.tif 000006
【図５】
2010098206.tif 000007
【図６】
2010098206.tif 000008
【図７】
2010098206.tif 000009
【図８】
2010098206.tif 000010
【図９】
2010098206.tif 000011
【図１０】
2010098206.tif 000012
【図１１】
2010098206.tif 000013
【図１２】
2010098206.tif 000014
【図１３】
2010098206.tif 000015
【図１４】
2010098206.tif 000016
【図１５】
2010098206.tif 000017
【図１６】
2010098206.tif 000018
【図１７】
2010098206.tif 000019
【図１８】
2010098206.tif 000020
【図１９】
2010098206.tif 000021
【図２０】
2010098206.tif 000022
【図２１】
2010098206.tif 000023
【図２２】
2010098206.tif 000024
【図２３】
2010098206.tif 000025
【図２４】
2010098206.tif 000026
【図２５】
2010098206.tif 000027
【図２６】
2010098206.tif 000028
【図２７】
2010098206.tif 000029
【図２８】
2010098206.tif 000030
【図２９】
2010098206.tif 000031
【図３０】
2010098206.tif 000032
【図３１】
2010098206.tif 000033
【図３２】
2010098206.tif 000034
【図３３】
2010098206.tif 000035
【図３４】
2010098206.tif 000036
【図３５】
2010098206.tif 000037
【図３６】
2010098206.tif 000038
【図３７】
2010098206.tif 000039
【図３８】
2010098206.tif 000040