(57)【要約】【課題】  複数のメモリＬＳＩと複数のプロセッサＬＳＩとが積層された半導体装置においては、積層枚数の増大に伴い、メモリＬＳＩとプロセッサＬＳＩ間のデータの通信距離が増加する。そのため、通信にかかる配線の寄生容量と寄生抵抗が増加し、その結果システム全体の電力と速度性能が悪化してしまう。【解決手段】  演算ＬＳＩ１００とメモリＬＳＩ２００との組を少なくとも２組以上積層し、かつ同一組の演算ＬＳＩ１００とメモリＬＳＩ２００とは鉛直方向に隣接して積層する。同一組の演算ＬＳＩ１００とメモリＬＳＩ２００との間の通信はそれぞれの間に具備される専用の電極を介して行われ、演算ＬＳＩ１００間の通信や演算ＬＳＩ１００から外部への通信は、全てのＬＳＩを貫通する信号用シリコン貫通電極１１を介して行われる。【選択図】図１
2010080802.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板に接続され、前記パッケージ基板を介して通信を行うための外部通信回路と、第1通信部とを有する第１ＬＳＩと、
前記第１ＬＳＩの上方に設けられ、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備する第１記憶装置と、第２通信部とを有する第２ＬＳＩと、
前記第１ＬＳＩの上方に設けられ、前記第２通信部と通信を行うための第３通信部と、前記第１通信部と通信を行うための第４通信部とを有し、演算処理を行うための第３ＬＳＩと、
前記第２ＬＳＩの上方及び前記第３ＬＳＩの上方に設けられ、複数の第２ビット線及び複数の第２ワード線の交点に設けられた複数の第２メモリセルを具備する第２記憶装置と、第５通信部とを有する第４ＬＳＩと、
前記第２ＬＳＩの上方及び前記第３ＬＳＩの上方に設けられ、前記第５通信部と通信を行うための第６通信部と、前記第１通信部と通信を行うための第７通信部とを有し、演算処理を行うための第５LSIとを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２LSIと前記第３LSIとの間で、前記第２通信部及び前記第３通信部を用いて通信を行う第１期間の間に、前記第４LSIと前記第５LSIとの間で、前記第５通信部及び前記第６通信部を用いて通信を行うことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２通信部と前記第３通信部とを接続するための第１バンプと、
前記第５通信部と前記第６通信部とを接続するための第２バンプとをさらに有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２LSIは、回路を構成される面が前記第３LSIを向くように設けられ、
前記第３LSIは、回路を構成される面が前記第２LSIを向くように構成され、
前記第４LSIは、回路を構成される面が前記第５LSIを向くように構成され、
前記第５LSIは、回路を構成される面が前記第４LSIを向くように構成されることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２LSI及び前記第３LSIを貫通して設けられ、前記第１通信部、第４通信部及び第７通信部を電気的に接続するための第１貫通電極を有することを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１LSI、第２LSI、第３LSI、第４LSI及び第５LSIを貫通して設けられ、前記第１LSI、第２LSI、第３LSI、第４LSI及び第５LSIに第１電源を供給するための第２貫通電極をさらに有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２LSI及び前記第３LSIを貫通して設けられ、前記第２LSI及び前記第４LSIに第２電源を供給するための第３貫通電極をさらに有することを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第２LSI、第３LSI及び第４LSIを貫通して設けられ、前記第３LSI及び前記第５LSIに第３電源を供給するための第４貫通電極をさらに有することを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記第２通信部及び前記第３通信部と接続される第５貫通電極と、前記第５通信部及び前記第６通信部と接続される第６貫通電極とをさらに有し、
前記第５貫通電極は、前記第２LSI及び前記第３LSIに第２電源を供給し、
前記第６貫通電極は、前記第４LSI及び前記第５LSIに第３電源を供給することを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１通信部、第４通信部及び第７通信部のうちいずれか２つの間の通信は、無線通信で行われることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第２通信部と前記第３通信部との間の通信は、無線通信で行われ、
前記第４通信部と前記第５通信部との間の通信は、無線通信で行われることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記パッケージ基板と前記第３LSIとを接続するための第１ボンディングワイヤと、
前記パッケージ基板と前記第５LSIとを接続するための第２ボンディングワイヤとをさらに有し、
前記第１ボンディングワイヤを介して、前記第３LSIに第１電源が供給され、
前記第２ボンディングワイヤを介して、前記第５LSIに第２電源が供給されることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記パッケージ基板と前記第３LSIとを接続するための第１ボンディングワイヤと、
前記パッケージ基板と前記第５LSIとを接続するための第２ボンディングワイヤとをさらに有し、
前記第１ボンディングワイヤを介して、前記第１通信部と前記第４通信部との間の通信が行われ、
前記第２ボンディングワイヤを介して、前記第１通信部と前記第７通信部との間の通信が行われることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１ボンディングワイヤを介して、前記第１通信部と前記第４通信部との間で第１データの送受信を行い、
前記第２ボンディングワイヤを介して、前記第１通信部と前記第７通信部との間で第２データの送受信を行い、
前記第１データは、前記第３LSIの識別情報又は前記第３LSIの動作周波数の初期値を表すデータであり、
前記第２データは、前記第５LSIの識別信号又は前記第５LSIの動作周波数の初期値を表すデータであることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記第１ＬＳＩの上方に設けられ、複数の第３ビット線及び複数の第１ワード線の交点に設けられた複数の第３メモリセルを具備する第３記憶装置と、前記第３通信部と通信するための第８通信部とを具備する第６ＬＳＩをさらに有することを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第２通信部は、前記第２LSIを示す第１識別子を記憶するための第４記憶装置を有し、
前記第８通信部は、前記第６LSIを示す第２識別子を記憶するための第５記憶装置を有し、
前記第３LSIが前記第２LSIに対して第１データのデータ転送を要求する場合は、前記第１データに対応する要求信号である第１要求信号は、前記第１識別子を含み、
前記第３LSIが前記第６LSIに対して第２データのデータ転送を要求する場合は、前記第２データに対応する要求信号である第２要求信号は、前記第２識別子を含むことを特徴とする半導体装置。
【請求項１７】
請求項１記載の半導体装置において、
前記第６通信部は、前記第３通信部との間の通信をさらに行うことを特徴とする半導体装置。
【請求項１８】
請求項１記載の半導体装置において、
前記第４通信部は、前記第３LSIを示す第３識別子を記憶するための第６記憶装置を有し、
前記第７通信部は、前記第５LSIを示す第４識別子を記憶するための第７記憶装置を有し、
前記第３LSIが前記第５LSIに対して第３データのデータ転送を要求する場合は、前記第３データに対応する要求信号である第３要求信号は、前記第３識別子を含み、
前記第５LSIが前記第３LSIに対して第４データのデータ転送を要求する場合は、前記第４データに対応する要求信号である第４要求信号は、前記第４識別子を含むことを特徴とする半導体装置。
【請求項１９】
請求項１記載の半導体装置において、
前記第２通信部は、前記第３通信部以外の通信部とは通信を行わず、
前記第３通信部は、前記第２通信部以外の通信部とは通信を行わず、
前記第５通信部は、前記第６通信部以外の通信部とは通信を行わず、
前記第６通信部は、前記第５通信部以外の通信部とは通信を行わないことを特徴とする半導体装置。
【請求項２０】
請求項１記載の半導体装置において、
前記第１通信部は、前記第４通信部及び前記第７通信部と通信を行う際の、調停機能を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩを複数積層した半導体装置に関する。
【背景技術】
【０００２】
従来、ＬＳＩの性能向上および機能向上は、微細化加工技術の進展によって、より多くのトランジスタを１チップ上に集積することで達成されてきた。
しかしながら、微細化の限界や、最先端プロセスの利用コストが増大などの影響で、今後はこれまでのような１チップ上への集積化による性能向上が必ずしも最適解ではなくなる。そこで、複数のＬＳＩを積層することによる３次元方向の集積が有望な技術となる。
このとき、積層されるＬＳＩ間の通信や積層されたＬＳＩ群と外部との通信技術が重要となる。この通信方式として、マイクロバンプや貫通ビアなどによる有線方式や、無線方式が検討されている。
【０００３】
昨今のメディア処理や、ネットワーク処理においては、ＣＰＵなどを含むプロセッサＬＳＩとメモリＬＳＩ間のデータ転送量は年々増加しており、その間の通信量の向上と通信にかかる電力の削減が求められている。そこで、これらのＬＳＩを積層し通信距離を削減する方法が考えられている。特許文献１では、不揮発性メモリ内蔵プロセッサＬＳＩと不揮発性メモリＬＳＩと揮発性のメモリＬＳＩの３つのＬＳＩを互いに積層した構成について言及しており、トータルの記憶容量を増大させ、更に、より高速な動作を可能としている。
【０００４】
【特許文献１】特開２００２−２３１８８０号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の背景技術に対し、我々は更なる性能向上、低消費電力化、スペース効率向上を達成するには、複数のメモリＬＳＩに加えて、複数のプロセッサＬＳＩも合せて積層することが有効と考える。
【０００６】
しかし、本発明出願人は、積層枚数が増加すると、積層方向通信といえども通信距離が増大し、積層したＬＳＩ間で複数層にまたがって頻繁にデータの通信が行われると、システム全体の電力と速度性能が悪化するという課題を発見した。
【０００７】
しかしながら、これらの課題に対する解決手段は、前述の特許文献１からも発見されなかった。
【課題を解決するための手段】
【０００８】
上述の課題を解決するために、本願によって開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【０００９】
すなわち、半導体装置であって、パッケージ基板に接続され、パッケージ基板を介して通信を行うための外部通信回路と、第1通信部とを有する第１ＬＳＩと、第１ＬＳＩの上方に設けられ、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備する第１記憶装置と、第２通信部とを有する第２ＬＳＩと、第１ＬＳＩの上方に設けられ、第２通信部と通信を行うための第３通信部と、第１通信部と通信を行うための第４通信部とを有し、演算処理を行うための第３ＬＳＩと、第２ＬＳＩの上方及び第３ＬＳＩの上方に設けられ、複数の第２ビット線及び複数の第２ワード線の交点に設けられた複数の第２メモリセルを具備する第２記憶装置と、第５通信部とを有する第４ＬＳＩと、第２ＬＳＩの上方及び第３ＬＳＩの上方に設けられ、第５通信部と通信を行うための第６通信部と、第１通信部と通信を行うための第７通信部とを有し、演算処理を行うための第５LSIとを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、積層実装されたＬＳＩ群において、システム全体の低消費電力化および速度性能向上が可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る半導体装置の具体的な実施の形態を図面に基づいて詳細に説明する。
【実施例１】
【００１２】
（構成）
図１は、本発明による第１の実施形態に係る半導体装置の積層断面図である。本形態においては、データの記憶を行うメモリが搭載されたメモリＬＳＩ２００と演算器を搭載した演算ＬＳＩ１００とが、それぞれ回路が配置される面を向かい合わせる形で積層される。演算ＬＳＩ１００上の電極パッド１２とメモリＬＳＩ２００上の電極パッド１３がマイクロバンプ１４により電気的に接続される。このような演算ＬＳＩ１００とメモリＬＳＩ２００の組が２組、すなわち演算ＬＳＩ１００ａとメモリＬＳＩ２００ａとの組と、演算ＬＳＩ１００ｂとメモリＬＳＩ２００ｂとの組とが、積層されている。そして、その下層に外部通信ＬＳＩ３００が積層され、これらがパッケージ基板４００の上に積層されている。また、本形態においては、各ＬＳＩに電源を供給する電源用シリコン貫通電極１０と、それぞれの演算ＬＳＩ１００ａ、１００ｂと外部通信ＬＳＩ３００とを電気的に接続する信号用シリコン貫通電極１１とが具備される。なお、信号用貫通電極１１は、メモリＬＳＩ２００ａ、ｂにおいては上下面の接続のみを実現し、メモリＬＳＩ２００ａ、ｂ内の回路と電気的な接続はない。ここで、シリコン貫通電極とは基板シリコンに垂直方向に孔を開け、その孔に導電物質を注入したものであり、これにより積層されたＬＳＩ間を電気的に接続する。また、積層される各ＬＳＩの層間には絶縁性部材２０が挿入されている。
【００１３】
演算ＬＳＩ１００は、ＣＰＵなどの汎用プロセッサや、グラフィックス・アクセラレータなどの専用プロセッサや、加算器や乗算器などの演算回路を多数並べてその間をスイッチ回路で接続した動的再構成可能プロセッサや、ＦＰＧＡなどを搭載するＬＳＩが該当する。
【００１４】
メモリＬＳＩ２００は、ＤＲＡＭやＳＲＡＭ、フラッシュメモリや磁性体メモリなどの、メモリセルを有する記憶装置を搭載するＬＳＩが該当する。
【００１５】
外部通信ＬＳＩ３００は、この積層ＬＳＩシステム外のシステム基板上の部品との間で高速な有線通信を行う回路を備え、積層ＬＳＩ外部との通信は、この外部通信ＬＳＩを介して行う。外部通信ＬＳＩは、回路・配線面をパッケージ基板側に向けたフリップ接続をされる。
【００１６】
以上で詳述した通り、実施例１に係る発明は、基板の上方に外部通信LSIを積層し、さらに上方に、演算LSIとメモリLSIの組を積層する。それぞれの組において、演算LSI及びメモリLSIは、互いに通信を行うための通信部をそれぞれ有する。さらに、外部通信LSI及び演算LSIは、互いに通信を行うための通信部をそれぞれ有する。このような順序でLSIを積層し、組をなす演算LSIとメモリLSIの間の通信部による通信経路（以下、「組LSI間通信経路」と略す）及び外部通信LSIと各演算LSIの間の通信部による通信経路（以下、「全体通信経路」と略す）の２種の通信経路を設けるという特徴により、以下に述べる効果がある。ここで、各LSIの通信部の詳細については後述する。また、図１では演算LSIの上方にメモリLSIを積層する配置としているが、演算LSIとメモリLSIの上下関係については限定されず、演算LSIとメモリLSIからなる組を複数積層する構成となっていれば良い。
【００１７】
上述の、全体通信経路に加えて組LSI間通信経路を設ける構成により、組LSI間通信経路のための通信部は、全て組となる演算LSIとメモリLSIとの間で用いることが可能となる。そのため、組の間での通信のスループットを向上することが可能となる。
【００１８】
さらに、組となる演算LSIとメモリLSIは、それぞれ回路を構成される面が組をなす相手方のLSIを向くように構成される。図１の実施例においては、演算LSI100a (100b)は、回路を配置した面がメモリLSI200a (200b)を向くように構成される。図１の実施例においては、組のそれぞれにおいて演算LSIがメモリLSIの下方に配置されているので、演算LSIの回路を配置する面は上向き（フェイスアップ）となる。メモリLSIはそれぞれこの逆となり、演算LSIを向くように構成されるので、回路を配置する面は下向き(フェイス・ダウン)となる。
【００１９】
このようなLSIの構成により、組となるLSI間での回路を配置された面が向かい合う配置となり、通信経路を最短にすることが可能となる。すなわち、通信経路おける配線長が減少し、寄生容量と寄生抵抗を小さなものに抑えられる。従って、演算時に主として行われる演算ＬＳＩとメモリＬＳＩ間のデータの通信において電力と遅延を抑制することが可能となり、システム全体の低消費電力化及び速度性能向上する。この通信方式の詳細については後述する。なお、上向き下向きは上記の例に限定されず、演算LSIとメモリLSIの位置関係が逆になれば、面の向きも逆となりうることは言うまでもない。
【００２０】
これらの効果は、処理対象となるデータが任意の処理単位に分割可能であり、処理単位となるデータが相互に依存することなく単独のメモリＬＳＩ上の記憶装置に記憶できるアプリケーションを実行する場合において特に好適である。このようなアプリケーションとして、画像処理やインフラネットワークにおける通信パケット処理などがあげられる。
【００２１】
（通信）
次に、本実施の形態における各ＬＳＩ間およびパッケージ外部との通信の経路について説明する。
【００２２】
また、ここでいう通信とは、狭義の通信ではなく、リセット信号や、端子設定などの初期値信号や、ＬＳＩの識別信号なども含め、電源以外の全ての情報の入出力をさす。
【００２３】
演算ＬＳＩ１００ａと演算ＬＳＩ１００ｂ間の通信や、演算ＬＳＩ１００ａもしくは演算ＬＳＩ１００ｂと外部通信ＬＳＩ３００の通信は、信号用シリコン貫通電極１１を介して行われる。組を成す演算ＬＳＩ１００とメモリＬＳＩ２００との通信、例えば図１における演算ＬＳＩ１００ｂとメモリＬＳＩ２００ｂとの間の通信は、電極パッド１２と、マイクロバンプ１４と、電極パッド１３を介す。一方、ある演算ＬＳＩ１００とそれと異なる組にあるメモリＬＳＩ２００との間の通信、例えば図１において演算ＬＳＩ１００ａからメモリＬＳＩ２００ｂへの通信は、信号用シリコン貫通電極１１と、演算ＬＳＩ１００ｂ内の回路および配線と、電極パッド１２と、マイクロバンプ１４と、電極パッド１３とを介す。またメモリＬＳＩ２００ｂから演算ＬＳＩ１００ａへの通信は、逆の経路を介す。演算ＬＳＩ１００とパッケージ外部との通信は、信号用シリコン貫通電極１１と、外部通信ＬＳＩ３００内の回路および配線と、パッケージ基板４００内の配線を介す。
【００２４】
外部通信ＬＳＩ３００とメモリＬＳＩ２００間の通信、例えば外部通信ＬＳＩ３００とメモリＬＳＩ２００ｂとの通信は、信号用シリコン貫通電極１１と、演算ＬＳＩ１００ｂ内の回路および配線と、電極パッド１２と、マイクロバンプ１４と、電極パッド１３とを介す。外部通信ＬＳＩ３００とパッケージ外部との通信は、パッケージ基板４００内の配線を介す。
メモリＬＳＩ２００とパッケージ外部との通信、例えばメモリＬＳＩ２００ｂとパッケージ外部の通信は、電極パッド１３と、マイクロバンプ１４と、電極パッド１２と、演算ＬＳＩ１００ｂ内の回路および配線と、信号用シリコン貫通電極１１と、外部通信ＬＳＩ３００の内の回路および配線と、パッケージ基板４００内の配線を介す。
【００２５】
このように、図１に記載の発明は、ひとつの半導体パッケージ内に、演算ＬＳＩ１００とメモリＬＳＩ２００との組が少なくとも２組以上積層され、かつ同一組の演算ＬＳＩ１００とメモリＬＳＩ２００とは鉛直方向に隣接して積層され、同一組の演算ＬＳＩ１００とメモリＬＳＩ２００との間の通信はそれぞれの間に具備される専用のマイクロバンプを介して行われ、演算ＬＳＩ１００間の通信や演算ＬＳＩ１００と外部通信ＬＳＩ３００との通信は全てのＬＳＩを貫通する信号用シリコン貫通電極１１を介して行われることを特徴とする。
【００２６】
従って、演算ＬＳＩ１００が組となったメモリＬＳＩ２００上の記憶情報を読み書きする場合、電気的に駆動される部位をＬＳＩ間のマイクロバンプ１４のみに限定することができ、信号用シリコン貫通電極１１を駆動する必要がない。従って、外部通信ＬＳＩ３００や異なる組の演算ＬＳＩ１００にアクセスする場合に比べて、低電力かつ高速な動作が可能となる。
【００２７】
また、それぞれの組で演算ＬＳＩ１００とメモリＬＳＩ２００との間の通信は並行して行えるため、信号用シリコン貫通電極１１のみが設けられている場合に比べてパッケージ全体の通信量を増大することが可能となる。
【００２８】
それぞれの組の間での接続はマイクロバンプで行うことにより、配線長を最短として、頻繁にアクセスする組の間の配線を、低抵抗及び低寄生容量で行うことが可能となる。
【００２９】
電源用シリコン貫通電極１０は、積層されたＬＳＩ群へ共通の電源供給するための貫通電極である。電源は、パッケージ外部からパッケージ基板、外部通信ＬＳＩ３００、電源用シリコン貫通電極１０を介して、積層される各ＬＳＩ上の電源ラインに接続される。このように、全てのLSIに電源を供給するための電源用シリコン貫通電極を設けることで、各LSIへの電源供給が簡易な構成にて実現できる。
【００３０】
なお、図１においては全てのＬＳＩで共通の電源を使う場合を示しているが、本発明はこれに限るものではない。図１には図示しないが、一部のLSIだけを貫通させ、特定のLSIにのみ電源を供給するためのシリコン貫通電極を設けることもできる。例えば、演算ＬＳＩ１００だけに高電源が必要となる場合や、メモリLSIだけに高電源が必要となる場合は、他のＬＳＩを貫通し演算ＬＳＩ１００内の電源ラインにのみ接続される電源用貫通電極を別に設けても良い。あるいは、組となる演算LSIとメモリLSIの間での給電を行うためのシリコン貫通電極を、それぞれの組に設ける構成としても良い。
【００３１】
このような、特定のLSIに対し電源を供給するための経路を別途設ける構成により、高電源を特定のLSIに選択的に供給することが可能となる。また、特に演算負荷の重いLSIに対して別途電源供給の経路を設けることにより、より安定した演算動作を可能とする。さらに、演算を行わないLSIに対しては一時的に電源供給を停止するような制御により、省電力を実現することも可能である。
【００３２】
（動作）
このシステムの典型的動作として、処理対象となるデータを任意の処理単位に分割することが可能なアプリケーションを実行する場合を説明する。まず、外部通信ＬＳＩ３００が、それぞれの処理単位が異なるメモリＬＳＩ２００へ分散するように、データをメモリＬＳＩ２００に読み込む。これらのデータに対して、それぞれの演算ＬＳＩ１００が演算処理などを行う。処理単位となるデータが相互に依存することがなければ、それぞれの演算ＬＳＩ１００は主として組を成すメモリＬＳＩ２００にのみアクセスする。処理が完了したら、外部通信ＬＳＩ３００が処理結果をメモリＬＳＩ２００から処理結果を読み出し、その結果をパッケージ外部に出力する。
【００３３】
（各チップの構成）
図２は、演算ＬＳＩ１００の一実施の形態を示す平面図であり，図１における積層断面に対応する直線をＡ−Ａ’で示している。図２において、演算ＬＳＩ１００は、演算を行うプロセッシング・ユニット１０１と、割込み制御やクロック制御やタイマなどを含む周辺回路ブロック１０２と、データ転送ブロック１０３と、組を成すメモリＬＳＩ２００へのメモリアクセスを制御する３次元メモリアクセスコントローラ１０４と、積層される別の演算ＬＳＩもしくは外部通信ＬＳＩと通信を行うためのLSI間通信インタフェース１０５と、演算ＬＳＩ１００内のブロック間を接続するオンチップ・インタコネクト１０６と、オンチップ・インタコネクト１０６の間やLSI間通信インタフェース１０５との間を接続するオンチップ・インタコネクト・ブリッジ１０７と、メモリＬＳＩ２００との通信用のメモリアクセス用電極パッド群１０８と、積層される別の演算ＬＳＩもしくは外部通信ＬＳＩと通信を行うためのLSI間通信用貫通電極群１０９とを備える。また、演算ＬＳＩ１００の外周に沿って、図１で示した電源供給用のシリコン貫通電極１０を複数備える。
【００３４】
前述の、全体通信経路及び組LSI間通信経路との対応関係においては、３次元メモリアクセスコントローラ104が組LSI間通信経路に対応する通信部となり、後述の図３におけるメモリLSIの通信部である3次元メモリインタフェース202との間の通信を行う。また、LSI間通信インタフェース105が全体通信経路に対応する通信部となり、他の演算LSIのLSI間通信インタフェース105又は外部通信LSIの通信部であるLSI間通信インタフェース306との間の通信を行う。
【００３５】
図２においては、全体通信経路としてシリコン貫通電極11を用いて、組LSI間通信経路としてマイクロバンプ14を用いた実施例として説明しているが、他の通信方式(無線通信、ワイヤボンディング等、後述する)においても通信部の構成については同様の構成とすることができる。以上の説明は、図3のメモリLSI及び図4の外部通信LSIにおいても同様である。
【００３６】
メモリアクセス用電極パッド群１０８内部には、図１に示された電極パッド１２を複数備え、マイクロバンプ１４を介して接続されたメモリＬＳＩ２００との通信に用いられる。演算ＬＳＩ１００内部のプロセッシング・ユニット１０１やデータ転送ブロック１０３などから、組を成すメモリＬＳＩ２００内の記憶領域に読出し／書込み要求が発生すると、その要求がオンチップ・インタコネクト１０６もしくはオンチップ・インタコネクト・ブリッジ１０７を介して２次元メモリアクセスコントローラ１０４に到着し、３次元メモリアクセスコントローラ１０４はその要求に基づきメモリアクセス用電極パッド群１０８を介して組を成すメモリＬＳＩ２００にデータの読出し／書込み要求を出力する。そして、この要求に対するメモリＬＳＩからの返答データを、メモリアクセス用電極パッド群１０８を解して３次元メモリアクセスコントローラ１０４が受信し、メモリアクセスコントローラ１０４は、その情報をオンチップ・インタコネクト１０６もしくはオンチップ・インタコネクト・ブリッジ１０７を介して要求を行ったプロセッシング・ユニット１０１やデータ転送ブロック１０３に出力する。
【００３７】
LSI間通信用貫通電極群１０９内部には、図１で示した信号用シリコン貫通電極１１を複数備え、積層する別の演算ＬＳＩ１００や外部通信ＬＳＩ３００と通信をするために用いられる。演算ＬＳＩ１００内のプロセッシング・ユニット１０１やデータ転送ブロック１０３などから、別の演算ＬＳＩ１００や外部通信ＬＳＩ３００や別の演算ＬＳＩ１００と組を成すメモリＬＳＩ２００にデータの転送要求が発生すると、その要求がオンチップ・インタコネクト１０６およびオンチップ・インタコネクト・ブリッジ１０７を介してLSI間通信インタフェース１０５に到着し、LSI間通信インタフェース１０５は、その情報をLSI間通信用貫通電極群１０９に出力する。この要求に対して、別の演算ＬＳＩ１００や外部通信ＬＳＩ３００や別の演算ＬＳＩ１００と組を成すメモリＬＳＩ２００から返答があると、LSI間通信インタフェース１０５は、その情報をオンチップ・インタコネクト・ブリッジ１０７とオンチップ・インタコネクト１０６を介して要求を行ったプロセッシング・ユニット１０１やデータ転送ブロック１０３に出力する。
【００３８】
一方、別の演算ＬＳＩ１００もしくは外部通信ＬＳＩ３００から、この演算ＬＳＩ１００と組を成すメモリＬＳＩ２００の記憶領域に読出し／書込み要求が発生すると、LSI間通信インタフェース１０５は、LSI間通信用貫通電極群１０９を介してこの要求を受信し、オンチップ・インタコネクト・ブリッジ１０７とオンチップ・インタコネクト１０６を介して、メモリアクセスコントローラ１０４に要求を送信する。３次元メモリアクセスコントローラ１０４は、その要求に基づきメモリアクセス用電極パッド群１０８を介して組を成すメモリＬＳＩ２００にデータの読出し／書込み要求を出力する。そして、この要求に対するメモリＬＳＩからの返答データを、メモリアクセス用電極パッド群１０８を解して２次元メモリアクセスコントローラ１０４が受信し、３次元メモリアクセスコントローラ１０４は、その情報をオンチップ・インタコネクト１０６およびオンチップ・インタコネクト・ブリッジ１０７を介してLSI間通信インタフェース１０５に送信し、LSI間通信インタフェースは、その情報を、LSI間通信用貫通電極群１０９を介して要求を行った別の演算ＬＳＩ１００もしくは外部通信ＬＳＩ３００に出力する。
【００３９】
このように、本実施の形態において、本演算ＬＳＩ１００と組を成すメモリＬＳＩ２００の記憶領域に対するデータの読出し／書込み要求は、全て本演算ＬＳＩ１００内部のオンチップ・インタコネクト１０６もしくはオンチップ・インタコネクト・ブリッジ１０７にて調停を行うことが可能となる。即ち、従来の同一チップ内で用いられていたアクセス調停回路をそのまま流用することが可能であり、積層チップ間専用のメモリアクセス調停回路を設ける必要がない点を特徴とする。
【００４０】
なお、図１における演算ＬＳＩ１００ａと演算ＬＳＩ１００ｂとは、全く同じレイアウトを用いることが出来る。この場合、図２において、LSI間通信インタフェース１０５に、ＬＳＩを区別するための識別子ＬＳＩＩＤを記憶させておく。他の演算LSI１００との間でデータを送受信するときに、送信元や受信先のLSIを特定する情報として、前記LSIIDをアドレスの一部に埋め込むことなどをして要求情報に含める。この識別子ＬＳＩＩＤを与える方法として、ＬＳＩ内に不揮発メモリデバイスを集積し、積層組み立て時にこの不揮発メモリデバイスにＬＳＩＩＤの値を書き込む方法などがある。
【００４１】
図３は、メモリＬＳＩ２００の一実施の形態を示す平面図であり、図１における積層断面に対応する直線をＢ−Ｂ’で示している。図３において、メモリＬＳＩ２００は、メモリアレイを含む記憶部２０１と、組を成す演算ＬＳＩからのメモリアクセス通信を制御する３次元メモリインタフェース２０２と、組を成す演算ＬＳＩ１００からのメモリアクセス通信用のメモリアクセス用電極パッド群２０３と、LSI間通信用貫通電極群２０４とを備える。また、メモリＬＳＩ２００の外周に沿って、図１で示した電源供給用のシリコン貫通電極１０を複数備える。
【００４２】
メモリアクセス用電極パッド群２０３内部には、図１で示した電極パッド１３を複数備え、組を成す演算ＬＳＩ１００との通信に用いられる。３次元メモリインタフェース２０２は、組を成す演算ＬＳＩ１００からの記憶領域への読出し／書込み要求を、メモリアクセス用電極パッド群２０３を介して受信し、その要求に従って接続される記憶部２０１への読出し／書込みを行い、読出し要求の場合は読み出したデータを含む返答情報を、メモリアクセス用電極パッドを介して演算ＬＳＩ１００に出力する。
【００４３】
LSI間通信用貫通電極群２０４内部には、図１で示した信号用シリコン貫通電極１１を複数備える。なお、ここでシリコン貫通電極１１は、電極がＬＳＩ基板を貫通するのみであり、メモリＬＳＩ２００上に配置される回路との電気的な接続はない。
【００４４】
前述の全体通信経路及び組LSI間通信経路との対応関係においては、3次元メモリインタフェース202が組LSI間通信経路に対応する通信部となり、前述の演算LSIにおける3次元メモリアクセスコントローラとの間で通信を行う。全体通信経路に対応する通信部は、本実施例では設けておらず、全体通信に関しては演算LSIを介した通信を行う。
【００４５】
図４は、外部通信ＬＳＩ３００の一実施の形態を示す平面図であり、図１における積層断面に対応する直線をＣ−Ｃ’で示している。図４において、外部通信ＬＳＩ３００は、積層パッケージ外部の部品との間で高速な通信を行うための外部高速通信インタフェースブロック３０１と、外部高速通信インタフェースブロック３０１を制御する外部高速通信制御回路ブロック３０２と、外部高速通信制御回路ブロック３０２を制御するための小型のコントローラマイコン３０３と、パッケージ全体のクロック制御部や電源制御部などを含む周辺回路ブロック３０４と、積層される別の演算ＬＳＩ１００と通信を行うためのLSI間通信インタフェース３０５と、演算ＬＳＩ１００間の通信や演算ＬＳＩ１００と通信ＬＳＩ３００間の通信を調停するLSI間通信調停回路ブロック３０６と、積層される別の演算ＬＳＩと通信を行うためのLSI間通信用貫通電極群３０７と、オンチップのブロック間を接続するオンチップ・インタコネクト３０８と、オンチップ・インタコネクト３０８と積層する別ＬＳＩとの通信をブリッジするオンチップ・インタコネクト・ブリッジ３０９とを備える。また、外部通信ＬＳＩ３００の外周に沿って、図１で示した電源供給用のシリコン貫通電極１０を複数備える。
【００４６】
外部高速通信制御回路ブロック３０２は、内蔵レジスタに指定されたアドレス領域間でのデータ転送を行うＤＭＡブロック３１０を含む。
【００４７】
また、コントローラマイコン３０３は、演算ＬＳＩとの通信を行うプログラムや、外部高速通信制御回路ブロック３０２のレジスタの設定を行うプログラムなど、積層された他のＬＳＩやパッケージ外部との通信に関わる処理を実行する。
【００４８】
LSI間通信用貫通電極群３０７内部には、図１で示した信号用シリコン貫通電極１１を複数備え、積層する別ＬＳＩとの通信をするために用いられる。ここで、信号用シリコン貫通電極１１は、上述のように積層する全ての演算ＬＳＩ１００と外部通信ＬＳＩ３００とで共有される通信経路である。従って、ある時点でどのＬＳＩが通信のために使用するか調停を行う必要があり、外部通信ＬＳＩ３００内にその調停のためのLSI間通信調停回路ブロック３０６を備える。
【００４９】
本実施の形態において、演算ＬＳＩ１００が信号用シリコン貫通電極１１を使用して通信を行う場合、演算ＬＳＩ１００は、通信に先立って全体通信経路の使用要求を、各チップ固有に備える調停信号用貫通電極を介して外部通信ＬＳＩ３００内のLSI間通信調停回路ブロック３０６に通知し、LSI間通信調停回路ブロック３０６は使用要求に応じて適切に全体通信経路使用権を各演算ＬＳＩ１００に調停信号用貫通電極を介して分配することで調停を行う。なお、前記調停信号用貫通電極は、LSI間通信用貫通電極群１０９、３０７内の信号用シリコン貫通電極１１に含まれている。
【００５０】
一方、外部通信ＬＳＩ３００内の外部高速通信制御回路ブロック３０２などが演算ＬＳＩ１００もしくはメモリＬＳＩ２００に対してデータの読出し／書込み要求が発生すると、その要求がオンチップ・インタコネクト３０８とオンチップ・インタコネクト・ブリッジ３０９を介して、LSI間通信インタフェース３０５に到着する。LSI間通信インタフェース３０５は、信号用シリコン貫通電極１１を使用するための全体通信経路の使用要求を、LSI間通信調停回路ブロック３０６に通知する。LSI間通信調停回路ブロック３０６から、使用許可が通知されると、LSI間通信インタフェース３０５は、要求を、LSI間通信用貫通電極群１０９を介して対象の演算ＬＳＩ１００に要求を出力する。そして、対象の演算ＬＳＩ１００から、返答データを受け取り、オンチップ・インタコネクト・ブリッジ３０９とオンチップ・インタコネクト３０７を介して要求を行った外部高速制御回路ブロック３０２などに返答データを出力する。このように、調停機能を外部通信LSIのLSI間通信調停ブロック306に持たせることで、演算LSIに調停機能を設ける必要が無くなり、演算LSIの小面積化を実現できる。この効果は特に、複数の演算LSIを積層する場合において面積の面で有利となる。
【００５１】
前述の全体通信経路及び組LSI間通信経路との対応関係においてはLSI間通信インタフェース305及びLSI間通信調停部306が、全体通信経路に対応する通信部に相当する。外部通信LSIは組LSIには含まれないので、当然、組LSI間通信経路に相当する通信部は無い。
【００５２】
（タイミングチャート）
図５は、図２に示した演算ＬＳＩ１００ａにおけるプロセッシング・ユニット１０１が、図１において演算ＬＳＩ１００ａと組を成すメモリＬＳＩ２００ａにおける記憶部２０１に記憶されているデータを読み出す場合の動作シーケンスを示す図である。まず、プロセッシング・ユニット１０１は、データを読み出す命令とデータの記憶領域を示すアドレスを含む要求ＲＥＱをオンチップ・インタコネクト１０６に送出する。オンチップ・インタコネクト１０６、要求ＲＥＱに含まれるアドレス情報に基づき、対応する記憶領域を制御する３次元メモリアクセスコントローラ１０４に要求ＲＥＱを転送する。なお、このとき対応する３次元メモリアクセスコントローラ１０４が、別のオンチップ・インタコネクト１０６に接続されている場合は、オンチップ・インタコネクト・ブリッジ１０７を介して、所定のオンチップ・インタコネクト１０６に転送される。３次元メモリアクセスコントローラ１０４は、受信した要求ＲＥＱに応じて、メモリアクセス用電極パッド１０８を介して組を成すメモリＬＳＩ２００ａの３次元メモリインタフェース２０２に一連のメモリアクセスコマンドとアドレスを出力する。図＊１においては、記憶部２０１を活性化するＡＣＴコマンドと、それに続きデータの読出しを行うＲＥＡＤコマンドが送出されることが示されている。３次元メモリインタフェース２０２は、そのコマンドとアドレスに基づき記憶部２０１を制御する。そして、記憶部２０１所定のレイテンシ（３サイクル）を経た後にデータが３次元メモリインタフェース２０２より読み出され、メモリアクセス用電極パッド１０８を介して３次元メモリアクセスコントローラ１０４へ送信される。メモリアクセスコントローラ１０４は、受信した情報をオンチップ・インタコネクト１０６に送出し、オンチップ・インタコネクト１０６は要求ＲＥＱを送出したプロセッシング・ユニット１０１に転送する。
【００５３】
一方、図６は、図１に示した演算ＬＳＩ１００ａにおけるプロセッシング・ユニット１０１が、図１において演算ＬＳＩ１００ａと組を成さないメモリＬＳＩ２００ｂにおける記憶部２０１に記憶されているデータを読み出す場合の動作を示す図である。まず、演算LSI１００ａにおけるプロセッシング・ユニット１０１は、データを読み出す命令とデータの記憶領域を示すアドレスを含む要求ＲＥＱを演算LSI１００ａにおけるオンチップ・インタコネクト１０６に送出する。オンチップ・インタコネクト１０６、要求ＲＥＱに含まれるアドレス情報に基づき、対応する記憶領域が別の演算LSIと組を成すメモリ上にあることが判別されると、要求REQを演算LSI１００ａにおけるオンチップ・インタコネクト・ブリッジ１０７に転送する。演算LSI１００ａにおけるオンチップ・インタコネクト・ブリッジ１０７は、LSI間通信調停要求ARBを、LSI間通信用貫通電極群１０９を介して、外部通信LSI３００上にあるLSI間通信調停回路ブロック３０６に送出する。そして、演算LSI１００ａにおけるオンチップ・インタコネクト・ブリッジ１０７は、LSI間通信調停回路ブロック３０６からの使用許可通知を受け取ると、LSI間通信用貫通電極群１０９を介して、要求REQを、演算LSI１００ｂ上におけるオンチップ・インタコネクト・ブリッジ１０７へ転送する。演算LSI１００ｂにおけるオンチップ・インタコネクト・ブリッジ１０７は、図５に示された動作シーケンスと同様の手順にて、演算LSI100ｂと組を成すメモリLSI200b上の記憶部２０１からデータを読出し、要求REQを受信した手順と逆のフローで演算LSI100aにおけるオンチップ・インタコネクト・ブリッジ１０７に、受信したデータを返送する。
【００５４】
図５と図６とを対比すると、要求ＲＥＱが対象のメモリに到達するのに要する時間も、組を成すＬＳＩ間ではＴ０からＴ３の３クロック、組を成さないＬＳＩ間ではＴ０からＴ７の７クロックとなる。同様に、メモリ読み出し完了後のレイテンシは、組を成すＬＳＩ間ではＴ６からＴ１０の４クロック、組を成さないＬＳＩ間ではＴ１０からＴ１９の９クロックとなる。
【００５５】
このように、組を成すＬＳＩ間で高速に通信を行うことができる理由は、組を成さないＬＳＩ間では必要となるチップ間通信が不要となり、それぞれの組のＬＳＩ間で行われるオンチップ通信が、一度で十分となるためである。
【００５６】
以上の理由により、組を成す演算ＬＳＩとメモリＬＳＩとの間での通信を高速に行うことが可能である。
【００５７】
この特徴は、前述の通り、処理対象となるデータが任意の処理単位に分割可能であり、処理単位となるデータが相互に依存することなく単独のメモリＬＳＩに記憶できる、画像処理やインフラネットワークなどのアプリケーションを実行する場合において特に好適である。
【００５８】
なお、図６において、演算LSI１００ａ、１００ｂは、同一のクロック周波数および位相で動作しているが、必ずしもこれに限らない。演算LSI１００ａ、１００ｂが異なる周波数で動作する場合は、例えば演算LSI１００におけるLSI間通信インタフェース１０５や、外部通信LSI３００におけるLSI間通信インタフェース３０６に、クロック周波数及び位相差を吸収する回路を設けることで通信が可能となる。
【００５９】
（変形例）
（外部通信ＬＳＩ）
上述の第１の実施の形態では、パッケージ外部と通信を行うための専用の外部通信ＬＳＩ３００を具備しているが、本発明はこれに限るものではない。例えば、各演算ＬＳＩ１００にパッケージ外部と通信を行うためのインタフェースや制御回路ブロックを配置し、積層した演算ＬＳＩ１００のうち、最下部の演算ＬＳＩ１００をパッケージ基板４００と接続する方法などがある。これは、演算ＬＳＩ１００内に外部通信用の回路を別途設けなければならず演算に必要な回路面積が減少する点で不利となるが、積層するＬＳＩ品種を減らすことでパッケージ全体の量産コストを削減できる点で有利である。
【００６０】
（メモリの積層形態）
上述の第１の実施の形態では、メモリＬＳＩ２００と演算ＬＳＩ１００は、互いに回路が配置されている面を向かい合わせるように積層すると説明したが、本発明はこれに限らず、次のように変更可能である。
【００６１】
例えば、図７に示す例では、演算ＬＳＩ１００ａの上層にメモリＬＳＩ２００ａ−１とメモリＬＳＩ２００ａ−２とを積層し、それをシリコン貫通電極１５で電気的に接続して組を構成する。同様に、演算ＬＳＩ１００ｂは、メモリＬＳＩ２００ｂ−１とメモリＬＳＩ２００ｂ−２と組を構成する。シリコン貫通電極１５は、図１における電極パッド１２、１３およびマイクロバンプ１４を置き換えるものであり、その他のＬＳＩの構成は上述の第１の実施形態と同一である。
なお、図５において、全てのＬＳＩは、回路を配置した面を下に向けて配置されているが（フェイス・ダウン）、回路を配置した面を上に向けて配置する面を上に向けて配置してもよい（フェイス・アップ）。
【００６２】
図７において、同一組内にメモリＬＳＩ２００が２枚積層されるため、演算ＬＳＩ１００からの読出し／書込み要求時に対象となるメモリＬＳＩ２００を特定する必要がある。これは、演算ＬＳＩ１００内の３次元メモリアクセスコントローラ１０４から出力される読出し／書込み要求に含まれるアドレス情報の一部をＬＳＩ識別子として利用する。メモリＬＳＩ２００は、実施の形態１と同様にパッケージ組み立て時にＬＳＩ上のヒューズを焼き切るなどの方法で予めＬＳＩ識別子が記録されている。メモリＬＳＩ２００内の３次元メモリインタフェース２０２は、受信した読出し／書込み要求に自ＬＳＩのＬＳＩ識別子と同一の情報が含まれている場合のみ応答する。このようにして、本実施の形態は、回路構成の大幅な変更なく、メモリＬＳＩ２００を複数枚積層することが可能である。
【００６３】
図７における実施の形態では、演算ＬＳＩ１００からメモリＬＳＩ２００へのアクセスにおいて、同一組内であっても貫通電極の配線長が増大する結果、駆動負荷が大きくなるため電力および速度性能の面で不利であるが、同一組内のメモリ容量を容易に増加できる点で有利である。
【００６４】
（無線通信、ボンディングワイヤの利用）
上述の第１の実施の形態では、組を成す演算ＬＳＩ１００とメモリＬＳＩ２００とは電極１３とマイクロバンプとで接続されているが、必ずしもこれに限定せず、演算ＬＳＩ１００とメモリＬＳＩ２００とが通信できる構成であれば良い。同様に、演算ＬＳＩ１００間の通信や、演算ＬＳＩ１００と外部通信ＬＳＩ３００間の通信は、全てのＬＳＩを貫通するシリコン貫通電極１１によって行われるが、必ずしもこれに限定されず、外部通信ＬＳＩと演算ＬＳＩとを接続可能であれば良い。
【００６５】
図８は、図１において、電極パッド１２，１３とマイクロバンプ１４を介して行われていた通信と、信号用シリコン貫通電極１１を介して行われていた通信とを、それぞれ無線通信で行う構成である。
【００６６】
図８の実施の形態では、組を成す演算ＬＳＩ１００とメモリＬＳＩ２００の間の無線通信方式として容量性結合方式を用いている。この形態では、送信側と受信側に鉛直方向において重なりあうように平行電極板１６を配置する。平行電極板１６同士を絶縁体を介して所定の距離まで近接して積層すると容量性の結合を生じ、送信側の平行電極板１６の電位差の変動に追随して受信側の平行電極板１６の電位が変動する。この電位差の変動を検知し通信を行う。
【００６７】
一方、演算ＬＳＩ１００間もしくは演算ＬＳＩ１００と外部通信ＬＳＩ３００との間の無線通信方式として磁気誘導結合方式を用いている。この通信方式では、送信側と受信側に鉛直方向において重なり合うようにしてコイル１７が配置されており、送信側はコイル１７に電流を流し誘導磁界を発生させ、受信側がこの磁界の変化を検知し、通信を行う。
【００６８】
図８と図１を対比して、本形態における変更点を説明すれば、図１におけるマイクロバンプ１４と貫通電極１１とを介して行われていた電気的通信方式が、それぞれ容量性結合方式と磁気誘導結合方式に変更されたのみであり、通信における論理的な方式や通信部の構成が変わらないことは前述の通りである。
【００６９】
また、図８において、メモリＬＳＩ２００は、演算ＬＳＩ１００および外部通信ＬＳＩ３００よりも小さいチップを用いていることを特徴とする。このため、演算LSI１００の露出した部分に、金属ワイヤをボンディングすることが可能となる。電源用ボンディングワイヤ２１は、演算ＬＳＩ１００に電源を与える。一方、メモリＬＳＩ２００は組を成す演算ＬＳＩ１００から電源用電極パッド２３とマイクロバンプ１４を介して電源を与えられる。また、信号用ボンディングワイヤ２２は、外部通信LSI３００と演算LSI１００との間を、パッケージ基板４００を介して接続し、例えば演算LSI１００ａ、演算LSI１００ｂに動作周波数や端子設定などの初期値信号の供給や、外部LSI３００と演算LSI１００間の通信に使用される。
【００７０】
演算LSI１００とメモリLSI２００の間の通信に容量性結合方式を用いたのは、容量性結合は近接する平行電極板の間に限定することが可能なため、演算LSI１００ａとメモリLSI２００ａの通信用の容量性結合と、演算ＬＳＩ１００ｂとメモリＬＳＩ２００ｂの通信用の容量結合が、鉛直方向に重なった位置にあっても、互いに影響を及ぼさないからである。一方、演算LSI１００間もしくは演算LSI１００と外部通信LSI３００との間に磁気誘導結合を用いたのは、磁界はLSI基板を透過しやすく、複数枚に渡った通信に適しているからである。
【００７１】
この構成において、一般に平行電極板１６やコイル１７を用いた通信は、マイクロバンプ１４や貫通電極１１を用いた通信に比べて必要な回路配置面積が大きい点で不利であるが、信号用シリコン貫通電極１１を積層ＬＳＩ間で接続する加工プロセスが必要なくなるため、パッケージ製造の歩留まり向上の観点で有利である。
【００７２】
一方、電源供給のため、演算LSI１００とメモリLSI２００の間をマイクロバンプ１４で接続する加工プロセスは必要である。電源用電極パッド２３とマイクロバンプ１４を冗長に配置することで、一部の電極が接続不良を起こしても安定した電源の供給が可能である。すなわち、データの通信を行うマイクロバンプ１４を取り除いたことで、マイクロバンプ１４による接続不良の発生率は低下し、パッケージ製造の歩留まりは向上される。
【００７３】
（メモリＬＳＩと全体通信経路の接続）
図３において、メモリＬＳＩ２００内のLSI間通信用貫通電極群２０４内の信号用シリコン貫通電極１１とメモリＬＳＩ２００の回路ブロックの間に電気的な接続がないと説明したが、本発明はこれに限定するものではない。
【００７４】
例えば、図９はメモリＬＳＩ２００の別の実施の形態を示す平面構成図であり、図３と対比される図である。図７において、図３と対応する部分については同一符号を付し、その詳細説明は繰り返さない。
【００７５】
図９のメモリＬＳＩ２００を参照して、図３で示されるメモリＬＳＩ２００と異なる点は、LSI間通信用貫通電極群２０４に接続されるLSI間通信インタフェース２０５を備え、３次元メモリインタフェース２０２と記憶部２０１との間にオンチップ・インタコネクト２０６を備え、LSI間通信インタフェース２０５とオンチップ・インタコネクト２０６との間をブリッジするオンチップ・インタコネクト・ブリッジ２０７を備える点である。
【００７６】
この構成において、メモリＬＳＩ２００は、記憶部２０１に割り当てる面積が減少するため記憶容量が低下するが、LSI間通信用貫通電極群２０４から直接情報を受信することが可能となり、別の組の演算ＬＳＩ１００もしくは外部通信ＬＳＩ３００と通信を行う場合の遅延時間が減少する。
【実施例２】
【００７７】
図１０は、本発明による第２の実施形態に係る半導体装置の積層断面図であって、図１と対比される図である。図１０において、図１と対応する部分については同一符号を付し、その詳細説明は繰り返さない。
図１０において、積層ＬＳＩシステムは、演算ＬＳＩ１００ａと演算ＬＳＩ１００ｂと演算ＬＳＩ１００ｃとが、その間にそれぞれメモリＬＳＩ２００ａ、ＬＳＩ２００ｂを挟みこむ形で積層されており、それら積層された５枚のＬＳＩの下層に外部通信ＬＳＩ３００と、パッケージ基板４００とが積層される。また、図８において、演算ＬＳＩ１００ａ、１００ｂ、１００ｃと、メモリＬＳＩ２００ａ、２００ｂとは、メモリアクセス用貫通電極部１７にて電気的に接続される。
【００７８】
図１１は、演算ＬＳＩ１００ａ、１００ｂ、１００ｃとメモリＬＳＩ２００ａ、２００ｂの接続構成を、より詳細に示した図である。貫通電極１７１ａ〜ｃ、１７２ａ〜ｃ、１７３ａ〜ｃ、１７４ａ〜ｃは演算ＬＳＩ１００ａ〜ｃに設けられたシリコン貫通電極であり、それぞれ演算ＬＳＩ１００ａ〜ｃ上の３次元メモリアクセスコントローラ１０４ａ〜ｃと電気的に接続されている。なお、図９においては接続する配線を模式的に実線で示したがが、これらは回路配置面上に実装された金属配線などで実現される。貫通電極１７５ａ〜ｂ、１７６ａ〜ｂは、メモリＬＳＩ２００ａ〜ｂに設けられたシリコン貫通電極であり、貫通電極１７５ａ〜ｂは、メモリＬＳＩ２００ａ〜ｂ内の電極パッド１３１ａ〜ｂと電気的に接続され、メモリＬＳＩ２００ａ〜ｂ内の貫通電極１７６ａ〜ｂは電極パッド１３２ａ〜ｂと電気的に接続される。また、電極パッド１３１ａ〜ｂは、メモリＬＳＩ２００ａ〜ｂ内の３次元メモリインタフェース２０２ａ〜ｂと回路配置面上に実装された金属配線で接続される。
【００７９】
貫通電極１７１ａ〜ｃ、１７２ａ〜ｃ、１７３ａ〜ｃ、１７４ａ〜ｃ、１７５ａ〜ｂ、１７６ａ〜ｂは、図１１に示した形でマイクロバンプ１４および電極パッド１３１ａ〜ｂ、電極パッド１３２ａ〜ｂを介して電気的に接続される。
例えば、貫通電極１７１ａと、貫通電極１７５ａと、貫通電極１７２ｂとは、電極パッド１３１ａとマイクロバンプ１４を介してそれぞれ電気的に接続されており、演算ＬＳＩ１００ａ内の３次元メモリアクセスコントローラ１０４ａもしくは演算ＬＳＩ１００ｂ内の３次元メモリアクセスコントローラ１０４ｂと、メモリＬＳＩ２００ａ内の３次元メモリインタフェース２０２ａとが通信可能な配線である。
【００８０】
また、貫通電極１７３ａと、貫通電極１７６ａと、貫通電極１７４ｂとは、電極パッド１３２ａとマイクロバンプ１４を介してそれぞれ電気的に接続されており、演算ＬＳＩ１００ａ内の３次元メモリアクセスコントローラ１０４ａと、演算ＬＳＩ１００ｂ内の３次元メモリアクセスコントローラ１０４ｂとが通信可能な配線となっている。
【００８１】
すなわち、本実施の形態において、メモリＬＳＩ２００を間に挟んで積層された演算ＬＳＩ１００ａと演算ＬＳＩ１００ｂとが直接通信できる配線と、演算ＬＳＩ１００ａと演算ＬＳＩ１００ｂとメモリＬＳＩ２００ａとが直接通信できる２種類の配線を持つことを特徴とする。
また、電極パッド１３１ａ〜ｂ、電極パッド１３２ａ〜ｂは、貫通電極同士の配線を水平方向にずらす役割を担い、これにより同一レイアウト構成の演算ＬＳＩ１００ａ、ｂを用いて上述のような接続構成を取ることを特徴とする。
【００８２】
次に、本実施の形態における通信について説明する。図１１において、演算ＬＳＩ１００ａ内の３次元メモリアクセスコントローラ１０４ａは、メモリアクセス調停部１０４１ａを含む。メモリアクセス調停部１０４１ａは、演算ＬＳＩ１００ａのメモリＬＳＩ２００ａへのメモリアクセス要求と、演算ＬＳＩ１００ｂからメモリＬＳＩ２００ａへのアクセスを調停する。まず、演算ＬＳＩ１００ａがメモリＬＳＩ２００ａへアクセスする場合は、メモリアクセス調停部１０４１ａにアクセス要求を通知し、アクセス権が得られた場合は、貫通電極１７１ａと、貫通電極１７５ａを介して、メモリＬＳＩ２００ａ内の３次元メモリアクセスインタフェース２０２ａへアクセス情報を通信する。一方、演算ＬＳＩ１００ｂがメモリＬＳＩ２００ａへアクセスする場合は、貫通電極１７４ｂと、貫通電極１７６ａと、貫通電極１７３ａを介して、演算ＬＳＩ１００ａ内のメモリアクセス調停部１０４１ａにアクセス要求を通知し、アクセス権が得られた場合は、貫通電極１７２ｂと、貫通電極１７５ａを介して、メモリＬＳＩ２００ａ内の３次元メモリアクセスインタフェース２０２ａへアクセス情報を通信する。
【００８３】
このように、本実施の形態において、演算ＬＳＩ１００ａと演算ＬＳＩ１００ｂは、間に挟まれたメモリＬＳＩ２００ａへどちらもアクセス可能な構成をとる。同様に演算ＬＳＩ１００ｂと演算ＬＳＩ１００ｃは、メモリＬＳＩ２００ｂにどちらもアクセス可能である。従って、本実施の形態において、積層方向で最も近い演算ＬＳＩ１００同士は、間に挟むメモリＬＳＩ２００を介して、処理結果やデータの受け渡しが可能となる。
【００８４】
前述の、全体通信経路及び組LSI間通信経路との対応関係においては、通信部の構成については図２〜４と同様であるが、それぞれの演算LSI及びメモリLSIが、組以外の隣接LSIと通信できることを特徴とする。この特徴により、上下の双方向に対して処理結果やデータの受け渡しが可能となる。
【図面の簡単な説明】
【００８５】
【図１】第１の実施形態に係る積層ＬＳＩシステムの積層断面図である。
【図２】第１の実施形態に係る演算ＬＳＩ１００の一実施の形態を示す平面図である。
【図３】第１の実施形態に係るメモリＬＳＩ２００の一実施の形態を示す平面図である。
【図４】第１の実施形態に係る外部通信ＬＳＩ３００の一実施の形態を示す平面図である。
【図５】図１における演算ＬＳＩ１００ａのプロセッシング・ユニット１０１が、図１におけるメモリＬＳＩ２００ａにおける記憶部２０１に記憶されているデータを読み出す場合の動作シーケンスを示す図である。
【図６】図１における演算ＬＳＩ１００ａのプロセッシング・ユニット１０１が、図１におけるメモリＬＳＩ２００ｂにおける記憶部２０１に記憶されているデータを読み出す場合の動作シーケンスを示す図である。
【図７】第１の実施形態の変形例として、組毎にメモリＬＳＩ２００を２枚積層する、積層ＬＳＩシステムの積層断面図である。
【図８】第１の実施形態の変形例として、LSI間の通信を無線方式で行う積層ＬＳＩシステムの積層断面図である。
【図９】第１の実施形態の変形例として、メモリＬＳＩ２００の一実施の形態を示す平面図である。
【図１０】第２の実施形態に係る積層ＬＳＩシステムの積層断面図である。
【図１１】図８の演算ＬＳＩ１００ａ〜ｃとメモリＬＳＩ２００ａ〜ｂの接続構成を示した図である。
【符号の説明】
【００８６】
２００ａ、２００ｂ  メモリＬＳＩ
１００ａ、１００ｂ、１００ｃ  演算ＬＳＩ
３００  外部通信ＬＳＩ
４００  パッケージ基板
１０  電源用シリコン貫通電極
１１  信号用シリコン貫通電極
１２、１３  電極パッド
１４  マイクロバンプ
１５  メモリアクセス用シリコン貫通電極
１６  平行電極板
１７  コイル
１８  メモリアクセス用貫通電極部
１８１，  １８２，  １８３，  １８４，  １８５，  １８６    貫通電極
２０  絶縁性部材
２１  電源用ボンディングワイヤ
２２  信号用ボンディングワイヤ
２３  電極パッド
１０１  ＰＵ  プロセッシング・ユニット
１０２  ＰＥＲＩ  周辺回路ブロック
１０３  ＤＭＡＣ  データ転送ブロック
１０４  ３ＤＭＣ  ３次元メモリアクセスコントローラ
１０４１  ＡＲＢ  メモリアクセス調停部
１０５  ３ＤCOMＩＦ  LSI間通信インタフェース
１０６  ＯＣＩＣ  オンチップ・インタコネクト
１０７  ＯＣＢＲ  オンチップ・インタコネクト・ブリッジ
１０８  メモリアクセス用電極パッド群
１０９  LSI間通信用貫通電極群
２０１  ＭＥＭ  記憶部
２０２  ３ＤＭＥＭＩＦ  ３次元メモリインタフェース
２０３  メモリアクセス用電極パッド群
２０４  LSI間通信用貫通電極群
２０５  LSI間通信インタフェース
２０６  ＯＣＩＣ  オンチップ・インタコネクト
３０１  ２ＤＩＯＰ  外部高速通信インタフェースブロック
３０２  ２ＤＩＯＣ  外部高速通信制御回路ブロック
３０３  ＳＣＴＲＬ  外部高速通信制御用マイクロ・コントローラ
３０４  ＣＯＭＰＥＲＩ    外部通信ＬＳＩ周辺回路ブロック
３０５  ３ＤCOMＩＦ−２  LSI間通信インタフェース
３０６  ３ＤCOMＡＲＢ  LSI間通信調停回路ブロック  
３０７  LSI間通信用貫通電極群
３０８  ＯＣＩＣ  オンチップ・インタコネクト
３０９  ＯＣＢＲ  オンチップ・インタコネクト・ブリッジ
３１０  ＤＭＡ  ＤＭＡブロック
【図１】
2010080802.tif 000003
【図２】
2010080802.tif 000004
【図３】
2010080802.tif 000005
【図４】
2010080802.tif 000006
【図５】
2010080802.tif 000007
【図６】
2010080802.tif 000008
【図７】
2010080802.tif 000009
【図８】
2010080802.tif 000010
【図９】
2010080802.tif 000011
【図１０】
2010080802.tif 000012
【図１１】
2010080802.tif 000013