(57)【要約】【課題】有限バイアス印加時のスピントランジスタのIDP/IDAP比の劣化を防止する。【解決手段】本発明の例に係わるスピントランジスタは、磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、第１強磁性層と第２強磁性層との間のチャネルと、チャネル上のゲート電極とを備え、第２強磁性層の磁化方向によりデータを記憶する。読み出し動作時に第１強磁性層から第２強磁性層へ電子を流し、かつ、第１強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を有する。【選択図】  図３
2010080536.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを具備し、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第１強磁性層から前記第２強磁性層へ電子を流し、かつ、前記第１強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つことを特徴とするスピントランジスタ。
【請求項２】
磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを具備し、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第２強磁性層から前記第１強磁性層へ電子を流し、かつ、前記第２強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つことを特徴とするスピントランジスタ。
【請求項３】
磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを具備し、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第１強磁性層から前記第２強磁性層へ電子を流し、かつ、前記第２強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つことを特徴とするスピントランジスタ。
【請求項４】
磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを具備し、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第２強磁性層から前記第１強磁性層へ電子を流し、かつ、前記第１強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つことを特徴とするスピントランジスタ。
【請求項５】
前記強磁性体は、Co2FeAl1-xSix(1 > x > 0.5)、Co2Mn1-xFexSi(1 > x > 0.5)及びCo2Cr1-xFexAl(1 > x > 0.4)のうちの１つであることを特徴とする請求項１又は２に記載のスピントランジスタ。
【請求項６】
前記強磁性体は、Co2FeAl1-xSix(0 < x < 0.5)、Co2Mn1-xFexSi(0 < x < 0.5)及びCo2Cr1-xFexAl(0 < x < 0.4)のうちの１つであることを特徴とする請求項３又は４に記載のスピントランジスタ。
【請求項７】
前記強磁性体は、ハーフメタルであることを特徴とする請求項１乃至６のいずれか１項に記載のスピントランジスタ。
【請求項８】
金
前記強磁性体は、X2YZ (但し、Xは、Fe, Co, Ni, Cu, Zn, Ru, Rh, Pd, Ag, Cd, Ir, Pt, Auから選ばれる元素、Yは、Ti, V, Cr, Mn, Feから選ばれる元素、Zは、Al, Ga, Si, Ge, Snから選ばれる元素)を含み、前記Yにおいて選ばれた元素の組成比及び前記Zにおいて選ばれた元素の組成比の少なくともいずれかは、フェルミ準位が前記二つのマイノリティースピンバンドのギャップの中央に位置する組成比と比べて、電子数がより多い元素をより多く含む組成比であることを特徴とする請求項１又は２に記載のスピントランジスタ。
【請求項９】
前記強磁性体は、X2YZ (但し、Xは、Fe, Co, Ni, Cu, Zn, Ru, Rh, Pd, Ag, Cd, Ir, Pt, Auから選ばれる元素、Yは、Ti, V, Cr, Mn, Feから選ばれる元素、Zは、Al, Ga, Si, Ge, Snから選ばれる元素)を含み、前記Yにおいて選ばれた元素の組成比及び前記Zにおいて選ばれた元素の組成比の少なくともいずれかは、フェルミ準位が前記二つのマイノリティースピンバンドのギャップの中央に位置する組成比と比べて、電子数がより多い元素をより少なく含む組成比であることを特徴とする請求項３又は４に記載のスピントランジスタ。
【請求項１０】
前記半導体層と前記ゲート電極との間のゲート絶縁膜をさらに具備することを特徴とする請求項１乃至９のいずれか１項に記載のスピントランジスタ。
【請求項１１】
前記ゲート電極は、前記半導体層に直接接触することを特徴とする請求項１乃至９のいずれか１項に記載のスピントランジスタ。
【請求項１２】
前記第１強磁性層上の反強磁性層をさらに具備することを特徴とする請求項１乃至１１のいずれか１項に記載のスピントランジスタ。
【請求項１３】
前記第２の強磁性層上の非磁性層と、前記非磁性層上の磁化方向が不変の第３強磁性層とをさらに具備することを特徴とする請求項１乃至１２のいずれか１項に記載のスピントランジスタ。
【請求項１４】
前記第３強磁性層上の反強磁性層をさらに具備することを特徴とする請求項１３に記載のスピントランジスタ。
【請求項１５】
前記第１強磁性層と前記半導体層との間及び前記第２強磁性層と前記半導体層との間の少なくとも一方に設けられたトンネルバリア層をさらに具備することを特徴とする請求項１乃至１４のいずれか１項に記載のスピントランジスタ。
【請求項１６】
請求項１乃至１５のいずれか１項に記載のスピントランジスタを具備する集積回路。
【請求項１７】
請求項１乃至１５のいずれか１項に記載のスピントランジスタをメモリセルとして具備する磁気メモリ。
【請求項１８】
請求項１乃至１５のいずれか１項に記載のスピントランジスタにおいて、前記第１強磁性層に接続される第１ビット線と、前記第２強磁性層に接続される第２ビット線と、前記ゲート電極に接続されるワード線とを具備することを特徴とする磁気メモリ。
【請求項１９】
前記第１及び第２ビット線に接続され、前記第２強磁性層の磁化方向を反転させる書き込み電流を発生させる書き込み回路をさらに具備し、前記第２強磁性層に記憶させるデータは、前記書き込み電流の向きにより決定されることを特徴とする請求項１８に記載の磁気メモリ。
【請求項２０】
前記第１及び第２ビット線のいずれか一方に接続され、前記読み出し動作時に前記第２強磁性層に記憶されたデータをセンスするセンスアンプをさらに具備することを特徴とする請求項１８又は１９に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタ、集積回路、及び、磁気メモリに係り、特に、強磁性体を用いたスピントランジスタ、集積回路、及び、磁気メモリに関する。
【背景技術】
【０００２】
近年、電子の電荷とスピンの性質を同時に利用した新しいデバイスの研究が盛んになってきている。その中の１つであるスピントランジスタは、ソース電極及びドレイン電極に強磁性体を用い、ソース電極及びドレイン電極の相対的な磁化方向を変えることにより出力特性を制御する（例えば、非特許文献１参照）。
【０００３】
スピントランジスタでは、例えば、ソース電極及びドレイン電極の相対的な磁化方向が略平行なときのドレイン電流（IDP）が大きく、相対的な磁化方向が略反平行であるときのドレイン電流（IDAP）が小さくなる。
【０００４】
スピントランジスタを磁気メモリやリコンフィギュラブルな論理回路に用いる際にはIDP/IDAP比、即ち、相対的な磁化方向が略平行のときと略反平行のときのドレイン電流変化を大きくするのが好ましい。
【０００５】
このIDP/IDAP比を大きくするためには、ソース電極及びドレイン電極に用いる磁性体のスピン偏極率を大きくする必要がある。しかし、仮にスピン偏極率が１００％の磁性体を用いることができたとしても、ソース-ドレイン電極間に有限のバイアスを印加するとIDP/IDAP比が劣化する、という問題がある。
【非特許文献１】S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84(2004)2307
【非特許文献２】G. H. Fecher and C. Felser, J.Phys. D40, 1582 (2007)
【非特許文献３】B. Balke et.al., J.Phys. D40, 1582 (2007)
【非特許文献４】J.Phys. : Cond.Matt. 16, 3089 (2004)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、スピントランジスタのソース-ドレイン電極間に有限バイアスを印加した際のIDP/IDAP比の劣化を防止する技術について提案する。
【課題を解決するための手段】
【０００７】
本発明の例に係わるスピントランジスタは、磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを備え、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第１強磁性層から前記第２強磁性層へ電子を流し、かつ、前記第１強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つ。
【０００８】
本発明の例に係わるスピントランジスタは、磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを備え、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第２強磁性層から前記第１強磁性層へ電子を流し、かつ、前記第２強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つ。
【０００９】
本発明の例に係わるスピントランジスタは、磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを備え、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第１強磁性層から前記第２強磁性層へ電子を流し、かつ、前記第２強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つ。
【００１０】
本発明の例に係わるスピントランジスタは、磁化方向が不変の第１強磁性層と、磁化方向が可変の第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の半導体層と、前記半導体層上のゲート電極とを備え、前記第２強磁性層の磁化方向によりデータを記憶するスピントランジスタにおいて、読み出し動作時に前記第２強磁性層から前記第１強磁性層へ電子を流し、かつ、前記第１強磁性層に用いる強磁性体は、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、前記二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つ。
【発明の効果】
【００１１】
本発明によれば、スピントランジスタのソース-ドレイン電極間に有限バイアスを印加した際のIDP/IDAP比の劣化を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１３】
１．  概要  
本発明の例では、ソース電極及びドレイン電極が共に強磁性層から構成されるスピントランジスタにおいて、ソース電極を構成する強磁性層を、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つ強磁性体から構成し、IDP/IDAP比の劣化を防止する。
【００１４】
また、本発明の例では、ソース電極及びドレイン電極が共に強磁性層から構成されるスピントランジスタにおいて、ドレイン電極を構成する強磁性層を、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つ強磁性体から構成し、IDP/IDAP比の劣化を防止する。
【００１５】
ここで、ハーフメタルを、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンド分布を有し、これら二つのバンドが独立している材料と定義すると、ソース電極を構成する強磁性体は、ハーフメタルから構成することができる。
【００１６】
この場合、マイノリティースピンバンドのギャップとは、高エネルギー側のバンドと低エネルギー側のバンドとの間のギャップを意味するものとする。
【００１７】
また、強磁性体は、ハーフメタル以外の材料、即ち、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンド分布を有しているが、これら二つのバンドが繋がっている材料から構成することもできる。そのような材料としては、例えば、ホイスラー合金がある。
【００１８】
この場合、マイノリティースピンバンドのギャップとは、高エネルギー側のバンドの状態密度がその最大値の10％となる最も低エネルギー側のポイントと低エネルギー側のバンドの状態密度がその最大値の10％となる最も高エネルギー側のポイントとの間のギャップを意味するものとする。
【００１９】
具体的には、ソース電極を構成する強磁性体は、Co2FeAl1-xSix(1 > x > 0.5)、Co2Mn1-xFexSi(1 > x > 0.5)、Co2Cr1-xFexAl(1 > x > 0.4)などから構成される。また、ドレイン電極を構成する強磁性体は、Co2FeAl1-xSix(0 < x < 0.5)、Co2Mn1-xFexSi(0 < x < 0.5)及びCo2Cr1-xFexAl(0 < x < 0.4)などから構成される。
【００２０】
また、強磁性体は、X2YZ (但し、Xは、Fe, Co, Ni, Cu, Zn, Ru, Rh, Pd, Ag, Cd, Ir, Pt, Auから選ばれる元素、Yは、Ti, V, Cr, Mn, Feから選ばれる元素、Zは、Al, Ga, Si, Ge, Snから選ばれる元素)を含み、前記Yにおいて選ばれた元素の組成比及び前記Zにおいて選ばれた元素の組成比の少なくともいずれかを、フェルミ準位が前記二つのマイノリティースピンバンドのギャップの中央に位置する組成比と比べて、電子数がより多い元素をより多く又は少なく含む組成比とすることにより、フェルミ準位の位置を調整した材料から構成される。
【００２１】
例えば、電子数（特に、価電子数）が多い元素の組成比を大きくした場合には、フェルミ準位を高エネルギー側にシフトさせることができるし、逆に、電子数（特に、価電子数）が少ない元素の組成比を大きくした場合には、フェルミ準位を低エネルギー側にシフトさせることができる。
【００２２】
２．  原理  
本発明の例に係わるスピントランジスタおいて、ソース電極及びドレイン電極の相対的な磁化方向が略平行なときのドレイン電流をIDPとし、相対的な磁化方向が略反平行であるときのドレイン電流をIDAPとしたときに、ソース-ドレイン電極間に有限バイアスを印加した際のIDP/IDAP比を大きくする原理について説明する。
【００２３】
ここで、ソース電極及びドレイン電極の相対的な磁化方向が略平行とは、ソース電極の磁化方向とドレイン電極の磁化方向との相対角度θが0°(完全に平行)≦θ＜90°の範囲内にあることを意味し、ソース電極及びドレイン電極の相対的な磁化方向が略反平行とは、ソース電極の磁化方向とドレイン電極の磁化方向との相対角度θが90°＜θ≦180°(完全に反平行)の範囲内にあることを意味するものとする。
【００２４】
まず、一般的なスピントランジスタにおいて、ソース-ドレイン電極間に有限バイアスを印加した際のIDP/IDAP比が劣化する原因を突き止める必要がある。
【００２５】
図１は、スピントランジスタのソース-ドレイン電極間のバイアスVDSとドレイン電流IDP, IDAPとの関係について示す実験例である。このグラフは、ゲート-ソース間の電圧VGSをパラメータにしている。
【００２６】
この実験例の詳細については、非特許文献１に開示される。
【００２７】
サンプルは、同図（ａ）に示すように、ソース及びドレインが面内磁化(in-plane magnetization)の強磁性層（HMF source / HMF drain）から構成され、ゲート絶縁膜の厚さtoxが3 nmのスピントランジスタとした。同図（ａ）は、２つの強磁性層の磁化方向が略平行の状態を示しているが、２つの強磁性層のうちの１つの磁化方向を反転させることにより略反平行の状態を作ることができる。
【００２８】
同図（ｂ）に示すように、この実験例では、ソース-ドレイン電極間のバイアスVDSが所定値(例えば、0.3 V)以上になると、バイアスVDSが大きくなるに従い、IDP/IDAP比が急激に劣化することが分かる。また、IDP/IDAP比は、ソース-ドレイン電極間のバイアスのほか、強磁性層のスピン偏極率、強磁性層からチャネルへのスピン注入効率、チャネル中でのスピン緩和などにも依存する。
【００２９】
図２は、従来のスピントランジスタのソース-ドレイン電極間にバイアスを印加した状態のバンド図を示している。
【００３０】
ここでは、スピントランジスタの電気伝導に係わるキャリアを、マジョリティースピンバンド(majority spin band)に存在する電子（同図では上向き矢印）と、マイノリティースピンバンド(minority spin band)に存在する電子（同図では下向き矢印）とに分けて検討する。
【００３１】
ソース電極（例えば、ハーフメタル）からトンネルバリアを経由して半導体に注入される電子は、フェルミ面（フェルミ準位）ＥＦよりも低いエネルギーを持つ電子となる。ソース-ドレイン電極間のバイアスが小さい状態では、マジョリティースピンバンドに存在する電子のみがソース電極から半導体に注入される。
【００３２】
しかし、ソース-ドレイン電極間のバイアスが大きくなると、マイノリティースピンバンドに存在する電子も半導体に注入されるようになるため、半導体に注入される電子のスピン偏極率が低下する。その結果、IDP/IDAP比が劣化する。
【００３３】
また、半導体からトンネルバリアを経由してドレイン電極（例えば、ハーフメタル）に注入される電子は、フェルミ面ＥＦよりも高いエネルギーを持つ電子となる。ソース-ドレイン電極間のバイアスが小さい状態では、マジョリティースピンバンドのみに電子が注入される。
【００３４】
しかし、ソース-ドレイン電極間のバイアスが大きくなると、マイノリティースピンバンドにも電子が注入されるようになるため、ドレイン電極におけるマジョリティースピンとマイノリティースピンとの選択性が低下する。その結果、IDP/IDAP比が劣化する。
【００３５】
このように、スピントランジスタの電気伝導に係わるキャリアを、マジョリティースピンを持つ電子とマイノリティースピンを持つ電子とについて検討した結果、マイノリティースピンを持つ電子が電気伝導のキャリアとして機能することがIDP/IDAP比の劣化の原因となっていることが判明した。
【００３６】
図３は、本発明の例に係わるスピントランジスタのソース-ドレイン電極間にバイアスを印加した状態のバンド図を示している。
【００３７】
このバンド図の第一の特徴は、図２のバンド図と比べると、ソース電極（例えば、ハーフメタル）の二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側に、ソース電極を構成する材料のフェルミ準位がシフトしている点にある。
【００３８】
これにより、ソース-ドレイン電極間に有限バイアスを印加した際に、マイノリティースピンバンドに存在する電子が半導体に注入され難くなるため、半導体に注入される電子のスピン偏極率が低下することもなくなる。その結果、IDP/IDAP比が向上する。
【００３９】
また、このバンド図の第二の特徴は、図２のバンド図と比べると、ドレイン電極（例えば、ハーフメタル）の二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側に、ドレイン電極を構成する材料のフェルミ準位がシフトしている点にある。
【００４０】
これにより、ソース-ドレイン電極間に有限バイアスを印加した際に、マイノリティースピンバンドに電子が注入され難くなるため、ドレイン電極におけるマジョリティースピンとマイノリティースピンとの選択性が良くなる。その結果、IDP/IDAP比が向上する。
【００４１】
このように、本発明の原理は、スピントランジスタのソース／ドレイン電極を構成する強磁性体のフェルミ準位をシフトさせ、マイノリティースピンを持つ電子が電気伝導のキャリアとして機能しないようにすることにある。
【００４２】
ここで、スピントランジスタのソース／ドレイン電極を構成する強磁性体のフェルミ準位をシフトさせる例を説明する。
【００４３】
まず、ハーフメタルのフェルミ準位をシフトさせる例を説明する。  
ハーフメタルとしてCo2FeAl1-xSixを使用する場合は、以下の通りである。
【００４４】
この例の場合、AlとSiの組成比xを制御することによりCo2FeAl1-xSixのフェルミ準位をシフトさせることが可能である。
【００４５】
Co2FeAl1-xSixでは、x = 0.5のとき、フェルミ準位ＥＦの位置は、マイノリティースピンバンドのギャップの中央になる。
【００４６】
これを基準にして、Siの組成比xを上げる(Si richな状態にする)ことにより、Co2FeAl1-xSix内の電子数（特に、価電子数）が増加し、フェルミ準位がマイノリティースピンバンドのギャップの中央よりも高エネルギー側にシフトする。
【００４７】
また、Siの組成比xを下げる(Si poorな状態にする)ことにより、Co2FeAl1-xSix内の電子数（特に、価電子数）が減少し、フェルミ準位がマイノリティースピンバンドのギャップの中央よりも低エネルギー側にシフトする。
【００４８】
従って、Co2FeAl1-xSixをソース電極として使用するときは、x > 0.5とし、Co2FeAl1-xSixをドレイン電極として使用するときは、x < 0.5とする。
【００４９】
尚、フェルミ準位のシフト量については、必要とされるスピントランジスタの性能（IDP/IDAP比）により調整する。Co2FeAl1-xSixのフェルミ準位のシフトについては、例えば、非特許文献２に開示される。
【００５０】
また、ハーフメタルとしてCo2Mn1-xFexSiを使用する場合は、以下の通りである。
【００５１】
この例の場合、FeとMnの組成比xを制御することによりCo2Mn1-xFexSiのフェルミ準位をシフトさせることが可能である。
【００５２】
Co2Mn1-xFexSiでは、x=0.5のとき、フェルミ準位ＥＦの位置は、マイノリティースピンバンドのギャップの中央になる。
【００５３】
これを基準にして、Feの組成比xを上げる(Fe richな状態にする)ことにより、Co2Mn1-xFexSi内の電子数（特に、価電子数）が増加し、フェルミ準位がマイノリティースピンバンドのギャップの中央よりも高エネルギー側にシフトする。
【００５４】
また、Feの組成比xを下げる(Fe poorな状態にする)ことにより、Co2Mn1-xFexSi内の電子数（特に、価電子数）が減少し、フェルミ準位がマイノリティースピンバンドのギャップの中央よりも低エネルギー側にシフトする。
【００５５】
従って、Co2Mn1-xFexSiをソース電極として使用するときは、x > 0.5とし、Co2Mn1-xFexSiをドレイン電極として使用するときは、x < 0.5とする。
【００５６】
尚、フェルミ準位のシフト量については、必要とされるスピントランジスタの性能（IDP/IDAP比）により調整する。Co2Mn1-xFexSiのフェルミ準位のシフトについては、例えば、非特許文献３に開示される。
【００５７】
ところで、フェルミ準位のシフトは、同様の原理により、上述の材料以外についても行うことが可能である。
【００５８】
例えば、Co2Cr1-xFexAlでは、x = 0.4のとき、フェルミ準位ＥＦの位置は、マイノリティースピンバンドのギャップの中央になる。また、Co2Cr1-xFexAlをソース電極として使用するときは、x > 0.4とし、Co2Cr1-xFexAlをドレイン電極として使用するときは、x < 0.4とする。これについては、非特許文献４に開示される。
【００５９】
また、ホイスラー合金としてのX2YZ (但し、Xは、Fe, Co, Ni, Cu, Zn, Ru, Rh, Pd, Ag, Cd, Ir, Pt, Auのうちの１つ、Yは、Ti, V, Cr, Mn, Feのうちの１つ、Zは、Al, Ga, Si, Ge, Snのうちの１つ)については、フェルミ準位ＥＦの位置は、マイノリティースピンバンドのギャップの中央にある。
【００６０】
従って、X2YZのうちの一部の元素をそれよりも電子数（特に、価電子数）の多い元素で置換すれば、フェルミ準位は、マイノリティースピンバンドのギャップの中央よりも高エネルギー側にシフトする。
【００６１】
また、X2YZのうちの一部の元素をそれよりも電子数（特に、価電子数）の少ない元素で置換すれば、フェルミ準位は、マイノリティースピンバンドのギャップの中央よりも低エネルギー側にシフトする。
【００６２】
３．  基本構造  
(1)   第１基本構造  
図４は、第１基本構造を示している。
【００６３】
第１強磁性層Ｆ１は、磁化方向が不変な面内磁化材料(in-plane magnetic material)から構成され、第２強磁性層Ｆ２は、磁化方向が可変な面内磁化材料から構成される。
【００６４】
ここで、磁化方向が不変とは、書き込み電流を用いた書き込み前後において磁化方向が変化しないことであり、磁化方向が可変とは、書き込み電流を用いた書き込み前後において磁化方向が変化し得ることである。
【００６５】
第１強磁性層Ｆ１と第２強磁性層Ｆ２との間のチャネル（半導体層）ＣＨ上には、ゲート電極Ｇが配置される。ゲート絶縁膜ＩがチャネルＣＨとゲート電極Ｇとの間に配置されるとき、スピントランジスタは、ＭＯＳＦＥＴ（同図（ａ））になり、ゲート電極ＧがチャネルＣＨ上に直接配置されるとき、スピントランジスタは、ジャンクション（Ｊ）−ＦＥＴ又はＭＥＳ(metal-semiconductor)ＦＥＴ（同図（ｂ））になる。
【００６６】
第２強磁性層Ｆ２の磁化方向を変えることにより、第１及び第２強磁性層Ｆ１，Ｆ２の磁化は、略平行又は略反平行の関係となる。即ち、第２強磁性層Ｆ２の磁化方向によりデータが記憶される。
【００６７】
書き込みは、例えば、端子Ａ，Ｂの間に、書き込みデータに応じた向きの書き込み電流を流すことにより行う。読み出しは、例えば、端子Ｂから端子Ａに読み出し電流を流すことにより行う。この場合、電子は、端子Ａ（第１強磁性層Ｆ１）から端子Ｂ（第２強磁性層Ｆ２）に向かって流れる。
【００６８】
そこで、第１強磁性層Ｆ１及び第２強磁性層Ｆ２の少なくとも１つについては、以下の要件を満たす強磁性体から構成する。
【００６９】
第１強磁性層Ｆ１については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つこと。
【００７０】
第２強磁性層Ｆ２については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つこと。
【００７１】
(2)   第２基本構造  
図５は、第２基本構造を示している。
【００７２】
第１強磁性層Ｆ１は、磁化方向が不変な垂直磁化材料(perpendicular magnetic material)から構成され、第２強磁性層Ｆ２は、磁化方向が可変な垂直磁化材料から構成される。ここで、第１及び第２強磁性層Ｆ１，Ｆ２をその膜面に垂直方向に磁化を有する垂直磁化膜とするには、以下の手法を用いることができる。
【００７３】
例えば、強磁性体が面内方向に磁化を有する場合には、この強磁性体の膜面に垂直な方向に磁化を有する磁性体を積層することにより、強磁性体の磁化方向を面内方向から垂直方向に向けることが可能である。
【００７４】
このような膜面に垂直方向に磁化を有する磁性体としては、例えば、鉄（Fe）、コバルト（Co）、ニッケル（Ni）、及び、マンガン（Mn）のうち１つ以上の元素と、白金（Pt）、パラジウム（Pd）、ロジウム（Rh）、及び、アルミ（Al）のうち１つ以上の元素とを含む合金であって、かつ、結晶構造がＬ１０構造の規則合金等が挙げられる。  一例として、FePd、FePt、CoPtなどがある。
【００７５】
第１強磁性層Ｆ１と第２強磁性層Ｆ２との間のチャネル（半導体層）ＣＨ上には、ゲート電極Ｇが配置される。ゲート絶縁膜ＩがチャネルＣＨとゲート電極Ｇとの間に配置されるとき、スピントランジスタは、ＭＯＳＦＥＴ（同図（ａ））になり、ゲート電極ＧがチャネルＣＨ上に直接配置されるとき、スピントランジスタは、ジャンクション（Ｊ）−ＦＥＴ又はＭＥＳＦＥＴ（同図（ｂ））になる。
【００７６】
第２強磁性層Ｆ２の磁化方向を変えることにより、第１及び第２強磁性層Ｆ１，Ｆ２の磁化は、略平行又は略反平行の関係となる。即ち、第２強磁性層Ｆ２の磁化方向によりデータが記憶される。
【００７７】
書き込みは、例えば、端子Ａ，Ｂの間に、書き込みデータに応じた向きの書き込み電流を流すことにより行う。読み出しは、例えば、端子Ｂから端子Ａに読み出し電流を流すことにより行う。この場合、電子は、端子Ａ（第１強磁性層Ｆ１）から端子Ｂ（第２強磁性層Ｆ２）に向かって流れる。
【００７８】
そこで、第１強磁性層Ｆ１及び第２強磁性層Ｆ２の少なくとも１つについては、以下の要件を満たす強磁性体から構成する。
【００７９】
第１強磁性層Ｆ１については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つこと。
【００８０】
第２強磁性層Ｆ２については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つこと。
【００８１】
(3)   第３基本構造  
図６は、第３基本構造を示している。
【００８２】
ゲート電極Ｇは、第１及び第２拡散層Ｄ１，Ｄ２の間のチャネル（半導体層）ＣＨ上に配置される。ゲート絶縁膜ＩがチャネルＣＨとゲート電極Ｇとの間に配置されるとき、スピントランジスタは、ＭＯＳＦＥＴ（同図（ａ））になり、ゲート電極ＧがチャネルＣＨ上に直接配置されるとき、スピントランジスタは、ジャンクション（Ｊ）−ＦＥＴ又はＭＥＳＦＥＴ（同図（ｂ））になる。
【００８３】
第１強磁性層Ｆ１は、第１拡散層Ｄ１上に配置され、第２強磁性層Ｆ２は、第２拡散層Ｄ２上に配置される。
【００８４】
ここで、チャネルＣＨと第１及び第２強磁性層Ｆ１，Ｆ２との位置関係について、第３基本構造でも、第１及び第２強磁性層Ｆ１，Ｆ２の間にチャネルＣＨが存在する、ということができるものとする。
【００８５】
第１強磁性層Ｆ１は、磁化方向が不変な面内磁化材料から構成され、第２強磁性層Ｆ２は、磁化方向が可変な面内磁化材料から構成される。第２強磁性層Ｆ２の磁化方向を変えることにより、第１及び第２強磁性層Ｆ１，Ｆ２の磁化は、略平行又は略反平行の関係となる。即ち、第２強磁性層Ｆ２の磁化方向によりデータが記憶される。
【００８６】
書き込みは、例えば、端子Ａ，Ｂの間に、書き込みデータに応じた向きの書き込み電流を流すことにより行う。読み出しは、例えば、端子Ｂから端子Ａに読み出し電流を流すことにより行う。この場合、電子は、端子Ａ（第１強磁性層Ｆ１）から端子Ｂ（第２強磁性層Ｆ２）に向かって流れる。
【００８７】
そこで、第１強磁性層Ｆ１及び第２強磁性層Ｆ２の少なくとも１つについては、以下の要件を満たす強磁性体から構成する。
【００８８】
第１強磁性層Ｆ１については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つこと。
【００８９】
第２強磁性層Ｆ２については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つこと。
【００９０】
(4)   第４基本構造  
図７は、第４基本構造を示している。
【００９１】
ゲート電極Ｇは、第１及び第２拡散層Ｄ１，Ｄ２の間のチャネル（半導体層）ＣＨ上に配置される。ゲート絶縁膜ＩがチャネルＣＨとゲート電極Ｇとの間に配置されるとき、スピントランジスタは、ＭＯＳＦＥＴ（同図（ａ））になり、ゲート電極ＧがチャネルＣＨ上に直接配置されるとき、スピントランジスタは、ジャンクション（Ｊ）−ＦＥＴ又はＭＥＳＦＥＴ（同図（ｂ））になる。
【００９２】
第１強磁性層Ｆ１は、第１拡散層Ｄ１上に配置され、第２強磁性層Ｆ２は、第２拡散層Ｄ２上に配置される。
【００９３】
ここで、チャネルＣＨと第１及び第２強磁性層Ｆ１，Ｆ２との位置関係について、第４基本構造でも、第１及び第２強磁性層Ｆ１，Ｆ２の間にチャネルＣＨが存在する、ということができるものとする。
【００９４】
第１強磁性層Ｆ１は、磁化方向が不変な垂直磁化材料から構成され、第２強磁性層Ｆ２は、磁化方向が可変な垂直磁化材料から構成される。ここで、第１及び第２強磁性層Ｆ１，Ｆ２をその膜面に垂直方向に磁化を有する垂直磁化膜とするには、上述の第２基本構造で説明した手法と同じ手法を用いることができる。
【００９５】
第２強磁性層Ｆ２の磁化方向を変えることにより、第１及び第２強磁性層Ｆ１，Ｆ２の磁化は、略平行又は略反平行の関係となる。即ち、第２強磁性層Ｆ２の磁化方向によりデータが記憶される。
【００９６】
書き込みは、例えば、端子Ａ，Ｂの間に、書き込みデータに応じた向きの書き込み電流を流すことにより行う。読み出しは、例えば、端子Ｂから端子Ａに読み出し電流を流すことにより行う。この場合、電子は、端子Ａ（第１強磁性層Ｆ１）から端子Ｂ（第２強磁性層Ｆ２）に向かって流れる。
【００９７】
そこで、第１強磁性層Ｆ１及び第２強磁性層Ｆ２の少なくとも１つについては、以下の要件を満たす強磁性体から構成する。
【００９８】
第１強磁性層Ｆ１については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つこと。
【００９９】
第２強磁性層Ｆ２については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つこと。
【０１００】
(5)   その他  
第１乃至第４基本構造は、本発明に最低限必要な構成要素について規定したものであり、次に説明する実施例で示すように、さらに構成要素を付加して、高性能なスピントランジスタとすることが可能である。
【０１０１】
また、第３及び第４基本構造（図６及び図７）において、第１及び第２拡散層Ｄ１，Ｄ２は、省略することも可能である。
【０１０２】
４．  実施例  
(1)   第１実施例  
図８は、第１実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、ＭＯＳＦＥＴ構造を有する。
【０１０３】
半導体基板１の表面に２つの凹部が形成され、そのうちの１つ内に強磁性層３が満たされ、他の１つ内に強磁性層４が満たされる。強磁性層３，４間のチャネル２上には、ゲート絶縁膜７を介してゲート電極８が形成される。
【０１０４】
強磁性層３は、磁化方向が不変の磁気固着層(magnetic pinned layer)であり、強磁性層４は、磁化方向が可変の磁気記録層(magnetic free layer)である。強磁性層４上には、非磁性層５を介して強磁性層６が形成される。非磁性層５は、絶縁体であってもよいし、導電体であってもよい。強磁性層６は、磁化方向が不変の磁気固着層である。
【０１０５】
強磁性層３，６上及びゲート電極８上には、これらを保護する機能を持つ電極１０，１１，１２が形成される。
【０１０６】
このスピントランジスタでは、電極１０，１２間に流れる電流は、電極１０，１２間に印加するバイアス電圧の値及び強磁性層３，４の相対的な磁化方向に依存する。
【０１０７】
例えば、電極１１にゲート電圧が印加されたときに、強磁性層３，４の相対的な磁化方向が略平行であれば大きな電流（IDP）が流れ、略反平行であれば小さな電流（IDAP）が流れる。また、半導体基板１及び強磁性層３，４の材料によっては、電極１１にゲート電圧が印加されたときに、強磁性層３，４の相対的な磁化方向が略反平行であれば大きな電流（IDP）が流れ、略平行であれば小さな電流（IDAP）が流れることもある。
【０１０８】
また、スピントランジスタの抵抗状態は、磁気トンネル接合又は半導体-磁性体結合を構成する２つの磁性体が反平行のときに高抵抗状態、平行のときに低抵抗状態になる場合と、２つの磁性体が平行のときに高抵抗状態、反平行のときに低抵抗状態になる場合との２通りがある。後者の具体例としては、FeCo/Si/FeCoからなる接合構造がある。これについては、例えば、”Spin transport in a lateral spin-injection device with an FM/Si/FM junction”, W.J.Hwang et al., Journal of Magnetism and Magnetic Materials 272-276(2004) 1915-1916に記載されている。
【０１０９】
上述の第１乃至第４基本構造では、２つの磁性体が反平行のときに高抵抗状態、平行のときに低抵抗状態になる場合を説明したが、２つの磁性体が平行のときに高抵抗状態、反平行のときに低抵抗状態になる場合にも適用することができる。
【０１１０】
以上は、後述する第２乃至第９実施例においても同じである。
【０１１１】
第１実施例では、強磁性層３，４のうち、いずれをソース側とし、いずれをドレイン側とするかは、自由である。
【０１１２】
但し、強磁性層３，４のうち、ソース側となる強磁性層及びドレイン側となる強磁性層のうちの少なくとも１つについては、以下の要件を満たすことが必要である。
【０１１３】
ソース側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１１４】
ドレイン側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１１５】
これにより、電極１０，１２間にバイアス電圧を印加した状態でのIDP/IDAP比を向上させることができる。
【０１１６】
また、半導体基板１と強磁性体３との間、及び、半導体基板１と強磁性体４との間のうちの少なくとも１つにトンネルバリア層を形成すれば、スピン注入効率を高めることができるため、スピントランジスタの性能をさらに向上できる。
【０１１７】
尚、強磁性層３，４，６は、面内磁化を有しているが、これに代えて、垂直磁化を有するようにしてもよい。
【０１１８】
次に、図８に示すスピントランジスタの製造方法について簡単に説明する。
【０１１９】
まず、半導体基板１にインプラ(ion implantation)及びアニールを用いてチャネル２を形成した後にゲート絶縁膜７及びゲート電極８を形成する。
【０１２０】
また、エッチングにより半導体基板１に凹部を形成する。
【０１２１】
次に、この凹部内に強磁性体を埋め込み、強磁性層３，４を形成する。この後、強磁性層４上に、非磁性層５及び強磁性層６を形成する。
【０１２２】
また、強磁性層３，６上及びゲート電極８上に電極１０，１１，１２を形成する。
【０１２３】
最後に、強磁性層３，４，６に磁気異方性を付与するために１Ｔの一様磁場中で270 ℃１時間のアニールを行う。
【０１２４】
以上により、図８のスピントランジスタを形成できる。
【０１２５】
(2)   第２実施例  
図９は、第２実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、Ｊ−ＦＥＴ構造又はＭＥＳＦＥＴ構造を有する。
【０１２６】
Ｊ−ＦＥＴ構造では、ゲート電極８は、半導体から構成され、ゲート電極８の導電型は、半導体基板１の導電型と逆になる。また、ＭＥＳＦＥＴ構造では、ゲート電極８は、金属から構成される。ＭＥＳＦＥＴ構造では、半導体基板１は、主に、化合物半導体(GaAs, InP, SiC etc.)から構成され、半導体基板１とゲート電極８とによりショットキー接合が形成される。
【０１２７】
半導体基板１の表面に２つの凹部が形成され、そのうちの１つ内に強磁性層３が満たされ、他の１つ内に強磁性層４が満たされる。強磁性層３，４間のチャネル２上には、ゲート電極８が形成される。
【０１２８】
強磁性層３は、磁化方向が不変の磁気固着層であり、強磁性層４は、磁化方向が可変の磁気記録層である。強磁性層４上には、非磁性層５を介して強磁性層６が形成される。非磁性層５は、絶縁体であってもよいし、導電体であってもよい。強磁性層６は、磁化方向が不変の磁気固着層である。
【０１２９】
強磁性層３，６上及びゲート電極８上には、これらを保護する機能を持つ電極１０，１１，１２が形成される。
【０１３０】
このスピントランジスタでは、第１実施例と同様に、電極１０，１２間に流れる電流は、電極１０，１２間に印加するバイアス電圧の値及び強磁性層３，４の相対的な磁化方向に依存する。
【０１３１】
第２実施例でも、強磁性層３，４のうち、いずれをソース側とし、いずれをドレイン側とするかは、自由である。
【０１３２】
但し、強磁性層３，４のうち、ソース側となる強磁性層及びドレイン側となる強磁性層のうちの少なくとも１つについては、以下の要件を満たすことが必要である。
【０１３３】
ソース側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１３４】
ドレイン側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１３５】
これにより、電極１０，１２間にバイアス電圧を印加した状態でのIDP/IDAP比を向上させることができる。
【０１３６】
また、半導体基板１と強磁性体３との間、及び、半導体基板１と強磁性体４との間のうちの少なくとも１つにトンネルバリア層を形成すれば、スピン注入効率を高めることができるため、スピントランジスタの性能をさらに向上できる。
【０１３７】
尚、強磁性層３，４，６は、面内磁化を有しているが、これに代えて、垂直磁化を有するようにしてもよい。
【０１３８】
次に、図９に示すスピントランジスタの製造方法について簡単に説明する。
【０１３９】
まず、半導体基板１にインプラ及びアニールを用いてチャネル２を形成した後にゲート電極８を形成する。
【０１４０】
また、エッチングにより半導体基板１に凹部を形成する。
【０１４１】
次に、この凹部内に強磁性体を埋め込み、強磁性層３，４を形成する。この後、強磁性層４上に、非磁性層５及び強磁性層６を形成する。
【０１４２】
また、強磁性層３，６上及びゲート電極８上に電極１０，１１，１２を形成する。
【０１４３】
最後に、強磁性層３，４，６に磁気異方性を付与するために１Ｔの一様磁場中で270 ℃１時間のアニールを行う。
【０１４４】
以上により、図９のスピントランジスタを形成できる。
【０１４５】
(3)   第３実施例  
図１０は、第３実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、ＭＯＳＦＥＴ構造を有する。第３実施例は、第１実施例の変形例である。
【０１４６】
第３実施例が第１実施例と異なる点は、強磁性層３と電極１０との間に反強磁性層(anti-ferromagnetic layer)ＡＦ１が配置され、強磁性層６と電極１２との間に反強磁性層ＡＦ２が配置されている点にある。反強磁性層ＡＦ１，ＡＦ２は、ピン層とも呼ばれ、磁気固着層としての強磁性層３，６の磁化を固着する機能を有する。
【０１４７】
反強磁性層ＡＦ１，ＡＦ２の存在により強磁性層３，６の磁化方向が安定化するため、結果として、IDP/IDAP比のばらつきが抑制され、スピントランジスタの安定した動作が実現できる。
【０１４８】
尚、強磁性層３，４，６が垂直磁化を有するときは、強磁性層３，６の磁化方向は、反強磁性層がなくても安定化することがある。
【０１４９】
(4)   第４実施例  
図１１は、第４実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、Ｊ−ＦＥＴ構造又はＭＥＳＦＥＴ構造を有する。第４実施例は、第２実施例の変形例である。
【０１５０】
第４実施例が第２実施例と異なる点は、強磁性層３と電極１０との間に反強磁性層ＡＦ１が配置され、強磁性層６と電極１２との間に反強磁性層ＡＦ２が配置されている点にある。反強磁性層ＡＦ１，ＡＦ２は、ピン層とも呼ばれ、磁気固着層としての強磁性層３，６の磁化を固着する機能を有する。
【０１５１】
反強磁性層ＡＦ１，ＡＦ２の存在により強磁性層３，６の磁化方向が安定化するため、結果として、IDP/IDAP比のばらつきが抑制され、スピントランジスタの安定した動作が実現できる。
【０１５２】
尚、強磁性層３，４，６が垂直磁化を有するときは、強磁性層３，６の磁化方向は、反強磁性層がなくても安定化することがある。
【０１５３】
(5)   第５実施例  
図１２は、第５実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、ＭＯＳＦＥＴ構造を有する。第５実施例は、第３実施例の変形例である。
【０１５４】
第５実施例が第３実施例と異なる点は、半導体基板１と強磁性層３との間にトンネルバリア層Ｂ１が配置され、半導体基板１と強磁性層４との間にトンネルバリア層Ｂ２が配置されている点にある。トンネルバリア層Ｂ１，Ｂ２は、チャネル２に高スピン偏極率のキャリアを注入し、強磁性層３，４の磁化方向の変化に伴うコンダクタンスの変化を大きくする機能を有する。
【０１５５】
また、トンネルバリア層Ｂ１，Ｂ２は、半導体基板１と強磁性層３，４との間での反応を防止するバリア機能を有する。このため、半導体基板１と強磁性層３，４との接合面を良好に形成でき、製造歩留まりの向上を図ることが可能である。
【０１５６】
尚、トンネルバリア層Ｂ１，Ｂ２の一方を省略することもできる。また、第５実施例では、反強磁性層ＡＦ１，ＡＦ２を有しているが、これらを省略することもできる。
【０１５７】
(6)   第６実施例  
図１３は、第６実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、Ｊ−ＦＥＴ構造又はＭＥＳＦＥＴ構造を有する。第６実施例は、第４実施例の変形例である。
【０１５８】
第６実施例が第４実施例と異なる点は、半導体基板１と強磁性層３との間にトンネルバリア層Ｂ１が配置され、半導体基板１と強磁性層４との間にトンネルバリア層Ｂ２が配置されている点にある。トンネルバリア層Ｂ１，Ｂ２は、チャネル２に高スピン偏極率のキャリアを注入し、強磁性層３，４の磁化方向の変化に伴うコンダクタンスの変化を大きくする機能を有する。
【０１５９】
また、トンネルバリア層Ｂ１，Ｂ２は、半導体基板１と強磁性層３，４との間での反応を防止するバリア機能を有する。このため、半導体基板１と強磁性層３，４との接合面を良好に形成でき、製造歩留まりの向上を図ることが可能である。
【０１６０】
尚、トンネルバリア層Ｂ１，Ｂ２の一方を省略することもできる。また、第６実施例では、反強磁性層ＡＦ１，ＡＦ２を有しているが、これらを省略することもできる。
【０１６１】
(7)   第７実施例  
図１４は、第７実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、ＭＯＳＦＥＴ構造を有する。
【０１６２】
半導体基板１の表面領域には、ソース／ドレイン拡散層Ｄ１，Ｄ２が形成される。ソース／ドレイン拡散層Ｄ１，Ｄ２間のチャネル２上には、ゲート絶縁膜７を介してゲート電極８が形成される。
【０１６３】
ソース／ドレイン拡散層Ｄ１上には、強磁性層３が形成され、ソース／ドレイン拡散層Ｄ２上には、強磁性層４が形成される。強磁性層３は、磁化方向が不変の磁気固着層であり、強磁性層４は、磁化方向が可変の磁気記録層である。
【０１６４】
強磁性層４上には、非磁性層５を介して強磁性層６が形成される。非磁性層５は、絶縁体であってもよいし、導電体であってもよい。また、強磁性層６は、磁化方向が不変の磁気固着層である。
【０１６５】
強磁性層３，６上及びゲート電極８上には、これらを保護する機能を持つ電極１０，１１，１２が形成される。なお、図１０などに示されるように、反強磁性層を強磁性層３，６と電極１０，１２との間にそれぞれ設けることができる。
【０１６６】
ここで、第７実施例では、強磁性層４，６及び非磁性層５により磁気抵抗効果素子ＭＴＪが形成されるものとする。  
このため、非磁性層５は、トンネルバリア層としてもよい。
【０１６７】
このスピントランジスタでは、電極１０，１２間に流れる電流は、電極１０，１２間に印加するバイアス電圧の値及び強磁性層３，４，６の相対的な磁化方向に依存する。
【０１６８】
第７実施例では、強磁性層３，４のうち、いずれをソース側とし、いずれをドレイン側とするかは、自由である。
【０１６９】
但し、強磁性層３，４のうち、ソース側となる強磁性層及びドレイン側となる強磁性層のうちの少なくとも１つについては、以下の要件を満たすことが必要である。
【０１７０】
ソース側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１７１】
ドレイン側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１７２】
ここで、強磁性層３をソース側とし、強磁性層４をドレイン側とした例を図１５に示すことにする。
【０１７３】
この場合、例えば、強磁性層３は、マイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位ＥＦを有し、強磁性層４は、マイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位ＥＦを有する。
【０１７４】
また、強磁性層６については、強磁性層４よりも、さらに、フェルミ準位ＥＦを低エネルギー側にシフトさせる。
【０１７５】
これにより、電極１０，１２間にバイアス電圧を印加した状態でのIDP/IDAP比を向上させることができる。
【０１７６】
また、半導体基板１と強磁性体３との間、及び、半導体基板１と強磁性体４との間のうちの少なくとも１つにトンネルバリア層を形成すれば、スピン注入効率を高めることができるため、スピントランジスタの性能をさらに向上できる。
【０１７７】
尚、強磁性層３，４，６は、面内磁化を有しているが、これに代えて、垂直磁化を有するようにしてもよい。
【０１７８】
強磁性層３，４，６が垂直磁化を有するときは、これら強磁性層３，４，６の磁化方向は、反強磁性層が存在しなくても安定化することがある。
【０１７９】
(8)   第８実施例  
図１６は、第８実施例に関わるスピントランジスタを示している。  
このスピントランジスタは、Ｊ−ＦＥＴ構造又はＭＥＳＦＥＴ構造を有する。
【０１８０】
半導体基板１の表面領域には、ソース／ドレイン拡散層Ｄ１，Ｄ２が形成される。ソース／ドレイン拡散層Ｄ１，Ｄ２間のチャネル２上には、ゲート電極８が形成される。
【０１８１】
ソース／ドレイン拡散層Ｄ１上には、強磁性層３が形成され、ソース／ドレイン拡散層Ｄ２上には、強磁性層４が形成される。強磁性層３は、磁化方向が不変の磁気固着層であり、強磁性層４は、磁化方向が可変の磁気記録層である。
【０１８２】
強磁性層４上には、非磁性層５を介して強磁性層６が形成される。非磁性層５は、絶縁体であってもよいし、導電体であってもよい。また、強磁性層６は、磁化方向が不変の磁気固着層である。
【０１８３】
強磁性層３，６上及びゲート電極８上には、これらを保護する機能を持つ電極１０，１１，１２が形成される。なお、図１１などに示されるように、反強磁性層を強磁性層３，６と電極１０，１２との間にそれぞれ設けることができる。
【０１８４】
ここで、第８実施例でも、第７実施例と同様に、強磁性層４，６及び非磁性層５により磁気抵抗効果素子ＭＴＪが形成されるものとする。  
このため、非磁性層５は、トンネルバリア層としてもよい。
【０１８５】
このスピントランジスタでは、電極１０，１２間に流れる電流は、電極１０，１２間に印加するバイアス電圧の値及び強磁性層３，４，６の相対的な磁化方向に依存する。
【０１８６】
第８実施例でも、強磁性層３，４のうち、いずれをソース側とし、いずれをドレイン側とするかは、自由である。
【０１８７】
但し、強磁性層３，４のうち、ソース側となる強磁性層及びドレイン側となる強磁性層のうちの少なくとも１つについては、以下の要件を満たすことが必要である。
【０１８８】
ソース側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１８９】
ドレイン側となる強磁性層については、高エネルギー側と低エネルギー側に二つのマイノリティースピンバンドを有し、二つのマイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を持つ強磁性体から構成すること。
【０１９０】
ここで、強磁性層３をソース側とし、強磁性層４をドレイン側とした場合、強磁性層３は、マイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位ＥＦを有し、強磁性層４は、マイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位ＥＦを有する。
【０１９１】
また、強磁性層６については、強磁性層４よりも、さらに、フェルミ準位ＥＦを低エネルギー側にシフトさせる。
【０１９２】
これにより、電極１０，１２間にバイアス電圧を印加した状態でのIDP/IDAP比を向上させることができる。
【０１９３】
また、半導体基板１と強磁性体３との間、及び、半導体基板１と強磁性体４との間のうちの少なくとも１つにトンネルバリア層を形成すれば、スピン注入効率を高めることができるため、スピントランジスタの性能をさらに向上できる。
【０１９４】
尚、強磁性層３，４，６は、面内磁化を有しているが、これに代えて、垂直磁化を有するようにしてもよい。
【０１９５】
強磁性層３，４，６が垂直磁化を有するときは、これら強磁性層３，４，６の磁化方向は、反強磁性層が存在しなくても安定化することがある。
【０１９６】
(9)   第９実施例  
第９実施例は、上述した第１〜第８実施例のデバイスに使用する材料に関する。
【０１９７】
まず、半導体基板は、Si, Geなどを用いることができる。半導体基板の導電型は、ｎ型であってもよいし、ｐ型であってもよい。また、SixGe1-x (0 < x < 1)などのIV族、III-V族及びII-VI族の化合物半導体、磁性半導体などを半導体基板とすることも可能である。
【０１９８】
強磁性層を構成する強磁性体は、一方向異方性を有することが望ましい。その厚さは、0.1 nmから100 nmまでの範囲内の値とするのが好ましい。さらに、これら強磁性体の厚さの下限については、超常磁性にならないことが条件となり、これを考慮すると、強磁性体の厚さは、0.4 nmから100 nmまでの範囲内の値とするのが好ましい。
【０１９９】
強磁性体は、ハーフメタル、ホイスラー合金などを使用する。例えば、強磁性体は、前述したCo2FeAl1-xSix、Co2Mn1-xFexSi及びCo2Cr1-xFexAlのうちの１つとするのが望ましい。これら材料の組成を調整する方法としては、インプラがある。
【０２００】
強磁性体としては、フェルミ準位の位置の制御が可能な限り、全ての強磁性体を本発明の対象とすることができる。
【０２０１】
スピントランジスタ、集積回路や、磁気メモリなどに使用する強磁性体としては、以下の材料が知られており、かつ、これら材料についてはフェルミ準位の位置の制御が可能であるため、本発明の対象とすることができる。
【０２０２】
・  Co、Fe、Ni又はそれらの合金、例えば、Co-Pt、Co-Fe-Pt、Fe-Pt、Co-Fe-Cr-Pt、C0-Cr-P    但し、X-Y-Zは、元素X, Y, Zを含む合金を意味する（以下、同じ）。
【０２０３】
・  NiMnSb、Co2MnGe、Co2MnAl、Co2MnSi、CoCrFeAlなどの合金  
・  GeMn、SiCNi、SiCMn、SiCFe、ZnMnTe、ZnCrTe、BeMnTe、ZnVO、ZnMnO、ZnCoO、GaMnAs、InMnAs、InMnAb、GaMnP、GaMnN、GaCrN、AlCrN、BiFeTe、SbVTe、PbSnMnTe、GeMnTe、CdMnGeP、ZnSiNMn、ZnGeSiNMn、BeTiFeO、CdMnTe、ZnMnS、TiCoO、SiMn、SiGeMnなどの磁性半導体
また、これらの磁性材料に、Ag（銀）、Cu（銅）、Au（金）、Al（アルミニウム）、Ru（ルテニウム）、Os（オスニウム）、Re（レニウム）、Ta（タンタル）、B（ボロン）、C（炭素）、O（酸素）、N（窒素）、Pd（パラジウム）、Pt（白金）、Zr（ジルコニウム）、Ir（イリジウム）、W（タングステン）、Mo（モリブデン）、Nb（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することも可能である。
【０２０４】
反強磁性層としては、Fe-Mn（鉄−マンガン）、Pt-Mn（白金−マンガン）、Pt-Cr-Mn（白金−クロム−マンガン）、Ni-Mn（ニッケル−マンガン）、Ir-Mn（イリジウム−マンガン）、NiO（酸化ニッケル）、Fe２O３（酸化鉄）などを用いることができる。
【０２０５】
トンネルバリア層としては、Si、Ge、Al、Ga、Mg、Tiなどの酸化物又は窒化物や、SrTiO、NdGaOなどを用いることができる。
【０２０６】
非磁性層としては、Cu、Cr、Au、Ag、Hf、Zr、Rh、Pt、Ir、Alのうちの少なくとも１つの元素を含む材料、Si、Ge、Al、Ga、Mg、Tiなどの酸化物若しくは窒化物、SrTiO、NdGaO、SixGe1-x(0 <x <1)、III-V族及びII-VI族の化合物半導体、又は、磁性半導体を用いることができる。
【０２０７】
５．  実験例  
以下、実際に本発明の例に係わるサンプルを作成し、その特性を評価した実験例を説明する。  
サンプルは、図１７に示す手順により製造したスピントランジスタである。
【０２０８】
まず、CMOSプロセスを用いて、半導体基板１上にSTI (shallow trench isolation)構造の素子分離絶縁層Ｉ１、Ｉ２を形成する。また、インプラにより不純物を半導体基板１内に注入することでチャネル２を形成する。
【０２０９】
次に、熱酸化法により、半導体基板１上にゲート絶縁膜７となるシリコン酸化膜を成長させ、続いて、このゲート絶縁膜７上にゲート電極８となるポリシリコン膜を堆積する。このポリシリコン膜に不純物を注入し、アニールを行った後に、フォトリソグラフィー及びエッチングによりゲート電極８及びゲート絶縁膜７をパターニングする。この後、セルフアラインプロセスを用いて、SiO2からなる側壁絶縁膜Ｓ１、Ｓ２を形成する。
【０２１０】
次に、ゲート電極８及び側壁絶縁膜Ｓ１、Ｓ２をマスクとして、反応性イオンエッチングにより、半導体基板１をエッチングすると、半導体基板１に凹部が形成され、同図（ａ）に示す構造が得られる。
【０２１１】
次に、半導体基板１の凹部内に、トンネルバリア層Ｂ１、Ｂ２となるSiO2を形成する。また、トンネルバリア層Ｂ１、Ｂ２上に、半導体基板１の凹部を満たす強磁性層３、４を形成する。ここでは、強磁性層３は、ソースとして機能させるため、その材料としては、Co2FeAl0.4Si0.6 を使用し、強磁性層４は、ドレインとして機能させるため、Co2FeAl0.6Si0.4 を使用した。
【０２１２】
次に、強磁性層４上に非磁性層５及び強磁性体層６を形成した後に、強磁性層３、６上に反強磁性層ＡＦ１、ＡＦ２を形成する。ここで、非磁性層５は、Ta (5 nm)とし、強磁性層６は、(Co50Fe50)80B20 (3 nm)とした。また、反強磁性層ＡＦ１、ＡＦ２は、PtMn (20 nm)とした。
【０２１３】
次に、反強磁性層ＡＦ１、ＡＦ２上及びゲート電極８上に、それぞれ、電極１０、１１、１２を形成すると、同図（ｂ）に示す構造が得られる。電極１０、１１、１２は、Alとした。この後、１Ｔの一様磁場中で270℃、１時間のアニールを行った。
【０２１４】
上述の手順で作製したスピントランジスタに対して、IDPとIDAPのVd依存性を測定した。測定手順は次の通りである。
【０２１５】
まず、スピントランジスタの閾値電圧（Vth）以上の電圧を電極１１に印加した後に磁場を掃引し、強磁性層３と強磁性層４の相対的な磁化方向を略平行にし、IDPのVd依存性を測定した。次に、強磁性層３と強磁性層４の相対的な磁化方向を略反平行にし、IDAPのVd依存性を測定した。
【０２１６】
このサンプルにおいてIDP/IDAP比の減少が始まるVdは、1.0 Vであった。
【０２１７】
次に、比較例として作製したサンプルの測定を行った。
【０２１８】
比較例に係わるサンプルは、強磁性層３、４を構成する強磁性体の組成比が異なること以外については、本発明の例に係わるサンプルと同じである。
【０２１９】
具体的には、比較例に係わるサンプルの強磁性層（ソース）３は、Co2FeAl0.5Si0.5とし、強磁性層（ドレイン）４は、Co2FeAl0.5Si0.5とした。
【０２２０】
このサンプルにおいて同様の測定を行ったところ、IDP/IDAPの減少が始まるVdは、0.5 Vであった。
【０２２１】
以上の結果から、ソース電極及びドレイン電極のフェルミ準位を適切に調節することにより、バイアス印加に伴うIDP/IDAP比の減少を抑制できることが分かった。
【０２２２】
６．  適用例  
本発明の例に係わるスピントランジスタは、以下の適用が可能である。
【０２２３】
(1)   集積回路に適用する場合  
本発明の例に係るスピントランジスタは、ロジックＬＳＩなどの集積回路に適用できる。例えば、スピントランジスタのメモリ機能を利用し、１つの回路により複数のロジックを選択的に使用することが可能である。
【０２２４】
図１８は、リコンフィギャブルなロジック回路の一例を示している。  
このロジック回路は、スピントランジスタＳＮ１の状態により、入力信号Ａの通過を許可／禁止する機能を有する。
【０２２５】
Ｎチャネル型スピントランジスタ  ＳＮ１のゲート端には入力信号Ａが入力され、ソース端には、Ｎチャネル型ＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor)  Ｎ１を介して、第一の電源電位（例えば、接地電位）Ｖｓｓが印加され、ドレイン端には、出力端Ｏが接続される。
【０２２６】
Ｐチャネル型ＭＩＳＦＥＴ  Ｐ１のゲート端には、クロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｓｓよりも高い第二の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、ドレイン端には出力端Ｏが接続される。
【０２２７】
Ｎチャネル型ＭＩＳＦＥＴ  Ｎ１のゲート端には、クロック信号ＣＬが入力される。
【０２２８】
出力端Ｏは、クロックドインバータの入力端に接続される。
【０２２９】
クロックドインバータは、直列接続されるＰチャネル型ＭＩＳＦＥＴ  Ｐ２，Ｐ３及びＮチャネル型ＭＩＳＦＥＴ  Ｎ２，Ｎ３から構成される。
【０２３０】
Ｐチャネル型ＭＩＳＦＥＴ  Ｐ２及びＮチャネル型ＭＩＳＦＥＴ  Ｎ２のゲート端（入力端）には、出力端Ｏが接続され、Ｖ１が入力される。クロック信号ＣＬは、Ｎチャネル型ＭＩＳＦＥＴ  Ｎ３のゲート端に入力され、クロック信号ＣＬの反転信号ｂＣＬは、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ３のゲート端に入力される。
【０２３１】
ここで、ＭＩＳＦＥＴは、電界効果トランジスタを意味し、ゲート電極を構成する材料については、金属に限定されない。
【０２３２】
図１９は、図１８のロジック回路において、Ｎチャネル型スピンＦＥＴ  ＳＮ１が低抵抗状態にあるときの動作波形を示している。
【０２３３】
クロック信号ＣＬが“Ｌ（＝０）”のとき、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ３及びＮチャネル型ＭＩＳＦＥＴ  Ｎ３がオフであり、クロックドインバータは、非動作状態である。また、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ１がオンであり、出力端Ｏが充電され、Ｖ１は、“Ｈ（＝１）”になる。この時、入力信号Ａは、入力されていない状態（“Ｌ”）であり、また、Ｎチャネル型ＭＩＳＦＥＴ  Ｎ１がオフであるため、貫通電流は発生しない。
【０２３４】
クロック信号ＣＬが“Ｌ”から“Ｈ”に変化すると、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ１がオフになり、出力端Ｏの充電が終了すると共に、クロックドインバータが動作状態になる。また、Ｎチャネル型ＭＩＳＦＥＴ  Ｎ１がオンになる。このため、クロック信号ＣＬが“Ｈ”の状態で入力信号Ａを入力すると、入力信号Ａの値に応じてＶ１の値が決定される。
【０２３５】
例えば、同図に示すように、入力信号Ａが“Ｈ”のときは、出力端Ｏの電荷がＮチャネル型スピンＦＥＴ  ＳＮ１を経由して第一の電源電位Ｖｓｓに急速に放電されるため、Ｖ１は、“Ｈ”から“Ｌ”に変化する。これに対し、入力信号Ａが“Ｌ”のときは、Ｖ１は、“Ｈ”のままとなる。
【０２３６】
このように、Ｎチャネル型スピンＦＥＴ  ＳＮ１が低抵抗状態にある場合、入力信号Ａが“Ｈ”のときは、クロックドインバータの出力信号Ｚは、“Ｈ”になり、また、入力信号Ａが“Ｌ”のときは、クロックドインバータの出力信号Ｚは、“Ｌ”になる。
【０２３７】
尚、クロック信号ＣＬが“Ｌ”のとき、クロックドインバータの出力信号Ｚは、Ｖ１の値に影響されず、直前のＣＬ＝“Ｈ”のときの状態を保持し続ける。
【０２３８】
図２０は、図１８のロジック回路において、Ｎチャネル型スピンＦＥＴ  ＳＮ１が高抵抗状態にあるときの動作波形を示している。
【０２３９】
クロック信号ＣＬが“Ｌ（＝０）”のとき、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ３及びＮチャネル型ＭＩＳＦＥＴ  Ｎ３がオフであり、クロックドインバータは、非動作状態である。また、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ１がオンであり、出力端Ｏが充電され、Ｖ１は、“Ｈ（＝１）”になる。この時、入力信号Ａは、入力されていない状態（“Ｌ”）であり、また、Ｎチャネル型ＭＩＳＦＥＴ  Ｎ１がオフであるため、貫通電流は発生しない。
【０２４０】
クロック信号ＣＬが“Ｌ”から“Ｈ”に変化すると、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ１がオフになり、出力端Ｏの充電が終了すると共に、クロックドインバータが動作状態になる。また、Ｎチャネル型ＭＩＳＦＥＴ  Ｎ１がオンになる。しかし、Ｎチャネル型スピンＦＥＴ  ＳＮ１が高抵抗状態にあるときは、クロック信号ＣＬが“Ｈ”の状態で入力信号Ａが入力されても、入力信号Ａの値に応じてＶ１の値が変化することはない。
【０２４１】
即ち、入力信号Ａが“Ｈ”のときは、Ｎチャネル型スピンＦＥＴ  ＳＮ１がオンになるが、そのオン抵抗（ソース端とドレイン端との間の抵抗値）が非常に大きい。このため、出力端Ｏの電荷がＮチャネル型スピンＦＥＴ  ＳＮ１を経由して第一の電源電位Ｖｓｓに放電される速度が遅くなる。そこで、Ｖ１の電位が後段のクロックドインバータの回路閾値を下回る前に、クロック信号ＣＬが“Ｈ”から“Ｌ”に戻るようにクロック信号ＣＬの周期を設定しておくことで、Ｖ１は、入力信号Ａに依存せずに“Ｈ”のままとなる。
【０２４２】
このように、Ｎチャネル型スピンＦＥＴ  ＳＮ１が高低抵抗状態にある場合には、クロックドインバータの出力信号Ｚは、常に“Ｌ”になり、入力信号Ａの通過が禁止される。
【０２４３】
尚、入力信号Ａを入力するタイミングについて、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ１がオンのとき（充電時）は、常にＮチャネル型ＭＩＳＦＥＴ  Ｎ１がオフになって貫通電流が防止されるため、入力信号Ａは、Ｎチャネル型ＭＩＳＦＥＴ  Ｎ１をオンにして放電を開始する前にＮチャネル型スピンＦＥＴ  ＳＮ１のゲート端に与えることもできる。
【０２４４】
例えば、Ｐチャネル型ＭＩＳＦＥＴ  Ｐ１をオンにして充電を開始した後、Ｎチャネル型ＭＩＳＦＥＴ  Ｎ１をオンにして放電を開始する前に、Ｎチャネル型スピンＦＥＴ  ＳＮ１のゲート端に入力信号Ａを与える。
【０２４５】
以上、説明したように、この適用例では、入力信号の通過を許可／禁止する機能をＮチャネル型スピンＦＥＴに書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
【０２４６】
また、Ｎチャネル型スピンＦＥＴの磁化状態は、電源を遮断した後にも不揮発に保持されるため、電源の再投入時にも同じ動作をさせることが可能である。
【０２４７】
(2)   磁気メモリに適用する場合  
次に、本発明の例に係るスピントランジスタを磁気メモリに適用する場合の例について説明する。
【０２４８】
本発明の例に係るスピントランジスタは、それ自体を磁気メモリのメモリセルとして使用できる。
【０２４９】
図２１は、スピントランジスタを使用した磁気メモリの例を示している。
【０２５０】
メモリセルアレイは、スピントランジスタＳＭから構成される。そして、例えば、１つのスピントランジスタＳＭにより１つのメモリセルが構成される。スピントランジスタＳＭのソース／ドレインの一方は、ビット線ＢＬ（Ｌ）に接続され、他方は、ビット線ＢＬ（Ｒ）に接続される。ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、同じ方向、本例では、共に、カラム方向に延びている。
【０２５１】
ビット線ＢＬ（Ｌ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１から構成される。
【０２５２】
そして、ビット線ＢＬ（Ｌ）の一端は、ＭＯＳトランジスタＰ１，Ｎ１の接続点に接続され、制御信号Ａは、ＰチャネルＭＯＳトランジスタＰ１のゲートに入力され、制御信号Ｃは、ＮチャネルＭＯＳトランジスタＮ１のゲートに入力される。
【０２５３】
ビット線ＢＬ（Ｌ）の他端には、カラム選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ１を経由して、センスアンプＳ／Ａが接続される。センスアンプＳ／Ａは、例えば、差動増幅器から構成され、リファレンス電圧Ｖｒｅｆに基づいて、スピントランジスタＳＭに記憶されたデータの値を判定する。
【０２５４】
センスアンプＳ／Ａの出力信号は、選択されたスピントランジスタＳＭの読み出しデータＤＡＴＡとなる。
【０２５５】
制御信号φｊは、カラムｊを選択するカラム選択信号であり、ＮチャネルＭＯＳトランジスタＳＴ１のゲートに入力される。
【０２５６】
ビット線ＢＬ（Ｒ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２を有する。
【０２５７】
そして、ビット線ＢＬ（Ｒ）の一端は、ＭＯＳトランジスタＰ２，Ｎ２の接続点に接続され、制御信号Ｂは、ＰチャネルＭＯＳトランジスタＰ２のゲートに入力され、制御信号Ｄは、ＮチャネルＭＯＳトランジスタＮ２のゲートに入力される。
【０２５８】
ＮチャネルＭＯＳトランジスタＮＥは、ビット線ＢＬ（Ｒ）の他端と電源端子Ｖｓｓとの間に接続され、読み出し時にオンとなる。制御信号Ｅは、ロウｉを選択するロウ選択信号であり、ＭＯＳトランジスタＮＥのゲートに入力される。
【０２５９】
このような磁気メモリにおいて、例えば、メモリセルとしてのスピントランジスタＳＭがＮチャネル型である場合、例えば、以下のようにしてスピントランジスタＳＭの磁気記録部に対する書き込みを行う。
【０２６０】
“０”−書き込みの場合には、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｃを“Ｌ”、制御信号Ｂ，Ｄを“Ｈ”にし、スピン注入電流Ｉｓを、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流す。
【０２６１】
“１”−書き込みの場合には、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｃを“Ｈ”、制御信号Ｂ，Ｄを“Ｌ”にし、スピン注入電流Ｉｓを、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流す。
【０２６２】
また、データ読み出しは、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｂを“Ｈ”、制御信号Ｃ，Ｄを“Ｌ”にし、制御信号Ｅ，φｊを“Ｈ”にして、読み出し電流を、センスアンプＳ／ＡからスピンＦＥＴを経由してＭＯＳトランジスタＮＥに向かって流すことにより行う。
【０２６３】
尚、読み出し電流の値は、スピン注入電流の値よりも小さくし、読み出し時に誤書き込みが発生することを防止する。
【０２６４】
(3)   チップ上に搭載してシステムを構成する場合  
本発明の例に係わるスピントランジスタは、１チップ上に搭載されたシステムを構成することができる。この場合、上述の磁気メモリと組み合わせることも可能である。
【０２６５】
図２２は、磁気メモリの例である。  
本発明の例に係るスピントランジスタは、磁気メモリの周辺回路に使用する。メモリセルアレイは、例えば、MRAM (magnetic random access memory)、FeRAM (ferroelectric random access memory)、フラッシュメモリ(NAND型、NOR型など)である。また、メモリセルアレイとしては、本発明の例に係るスピントランジスタをメモリセルとしてもよい。
【０２６６】
図２３は、システムＬＳＩの例である。  
システムＬＳＩは、ＳｏＣ(system on chip)を含む。
【０２６７】
本発明の例に係るスピントランジスタは、例えば、システムＬＳＩを構成するロジック回路に使用する。ＣＰＵ(central processing unit)については、通常のＣＭＯＳ回路により構成してもよいし、本発明の例に係るスピントランジスタにより構成してもよい。
【０２６８】
また、ＲＯＭ(read only memory)については、フラッシュメモリなどの不揮発性半導体メモリの他、本発明の例に係るスピントランジスタをメモリセルとする半導体メモリ、本発明の例に係る磁気メモリなどを使用できる。
【０２６９】
ＲＡＭ(random access memory)は、ＳＲＡＭ，ＤＲＡＭなどの高速動作が可能なメモリにより構成する。
【０２７０】
図２４は、メモリ混載ロジックＬＳＩの例である。  
本発明の例に係るスピントランジスタは、ロジック回路に使用する。また、メモリ回路については、通常の半導体メモリの他、本発明の例に係るスピントランジスタをメモリセルとする半導体メモリ、本発明の例に係る磁気メモリなどを使用できる。
【０２７１】
その他、本発明の例に係るスピントランジスタによりニューロタイプの回路を構成すると、脳機能の実現など、フレキシブルなメモリシステムを構築できる。
【０２７２】
(4)   その他  
本発明の例に係わるスピントランジスタは、さらに、以下の適用及び変形が可能である。例えば、チャネルタイプとしては、エンハンスメント型及びデプレッション型のいずれにも適用可能である。チャネルの製造方法としては、イオン注入の他、変調ドープを用いたヘテロ界面成長プロセスを利用してもよい。また、傾斜基板上に半導体材料をエピタキシャル成長させてスピントランジスタを形成することもできる。
【０２７３】
本発明の例に係わるスピントランジスタを、図１８のリコンフィギャブルなロジック回路に適用する場合において、スピントランジスタに対するデータ書き込みは、図２１の磁気メモリにおけるドライバ／シンカーＤＳ１，ＤＳ２と同じ回路を用いて行うことができる。
【０２７４】
７．  むすび  
本発明によれば、スピントランジスタのソース-ドレイン電極間に有限バイアスを印加した際のIDP/IDAP比の劣化を防止することができる。
【０２７５】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２７６】
【図１】IDP/IDAP比のバイアス依存性を示す図。
【図２】電気伝導に係わるキャリアについて示すバンド図。
【図３】電気伝導に係わるキャリアについて示すバンド図。
【図４】第１基本構造のスピントランジスタを示す図。
【図５】第２基本構造のスピントランジスタを示す図。
【図６】第３基本構造のスピントランジスタを示す図。
【図７】第４基本構造のスピントランジスタを示す図。
【図８】第１実施例のスピントランジスタを示す図。
【図９】第２実施例のスピントランジスタを示す図。
【図１０】第３実施例のスピントランジスタを示す図。
【図１１】第４実施例のスピントランジスタを示す図。
【図１２】第５実施例のスピントランジスタを示す図。
【図１３】第６実施例のスピントランジスタを示す図。
【図１４】第７実施例のスピントランジスタを示す図。
【図１５】図１４のスピントランジスタに使用する強磁性体のバンド図。
【図１６】第８実施例のスピントランジスタを示す図。
【図１７】本発明の実験例に使用したサンプルの製作工程を示す図。
【図１８】適用例としての集積回路を示す図。
【図１９】図１８の集積回路の動作を示す波形図。
【図２０】図１８の集積回路の動作を示す波形図。
【図２１】適用例としての磁気メモリを示す図。
【図２２】適用例としてのメモリチップを示す図。
【図２３】適用例としてのシステムＬＳＩを示す図。
【図２４】適用例としてのメモリ混載ロジックＬＳＩを示す図。
【符号の説明】
【０２７７】
１…半導体基板、  ２…チャネル、  ３，４，６…強磁性層、  ５…非磁性層、  ７…ゲート絶縁膜、  ８…ゲート電極、  １０、１１、１２…電極、  ＡＰ１、ＡＰ２…反強磁性層、  Ｉ１、Ｉ２…素子分離絶縁層、  Ｓ１、Ｓ２…側壁絶縁膜、  Ｂ１、Ｂ２…トンネルバリア層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成21年9月14日(2009.9.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
このIDP/IDAP比を大きくするためには、ソース電極及びドレイン電極に用いる磁性体のスピン偏極率を大きくする必要がある。しかし、仮にスピン偏極率が１００％の磁性体を用いることができたとしても、ソース-ドレイン電極間に有限のバイアスを印加するとIDP/IDAP比が劣化する、という問題がある。
【非特許文献１】S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84(2004)2307
【非特許文献２】G. H. Fecher and C. Felser, J.Phys. D40, 1582 (2007)
【非特許文献３】B. Balke et.al., Phys. Rev. B74 104405 (2006)
【非特許文献４】J.Phys. : Cond.Matt. 16, 3089 (2004)