(57)【要約】【課題】複数の伝送路を介したデータ転送を個別に行う場合であっても同期的に行う場合であっても効率的に行うことができるデータ転送装置を提供する。【解決手段】データ転送装置１は、データＤ１を格納するＦＩＦＯメモリ３１ａ〜３１ｎと、ＦＩＦＯメモリ３１ａ〜３１ｎから読み出されるデータＤ２ａ〜Ｄ２ｎをシリアルデータＤ３ａ〜Ｄ３ｎに変換するＰ／Ｓ変換器３２ａ〜３２ｎとをデータの伝送路毎に備えるとともに、ＦＩＦＯメモリ３１ａ〜３１ｎに対するデータの格納状況に応じてＦＩＦＯメモリ３１ａ〜３１ｎからデータを読み出してＰ／Ｓ変換器３２ａ〜３２ｎに変換させる第１制御を伝送路毎に行うとともに、ＦＩＦＯメモリ３１ａ〜３１ｎに対するデータの格納状況及びＰ／Ｓ変換器３２ａ〜３２ｎによるデータの変換状況に応じて転送すべき新たなデータをＦＩＦＯメモリ３１ａ〜３１ｎに書き込む第２制御を行うコントローラ３３を備える。【選択図】図１
2010170213.tif 000002
【特許請求の範囲】
【請求項１】
転送すべきデータを一時的に格納するバッファメモリと、当該バッファメモリから読み出されるデータに対して所定の変換を行う変換器とをデータの伝送路毎に備えるデータ転送装置において、
前記バッファメモリに対するデータの格納状況に応じて前記バッファメモリからデータを読み出して前記変換器に変換させる第１制御を前記伝送路毎に行うとともに、前記バッファメモリに対するデータの格納状況及び前記変換器によるデータの変換状況に応じて、転送すべき新たなデータを複数の前記バッファメモリに書き込む第２制御を行う制御部を備えることを特徴とするデータ転送装置。
【請求項２】
前記制御部は、前記バッファメモリにデータが格納されている場合に前記第１制御を行い、データの転送に用いられる複数の伝送路に設けられる複数のバッファメモリの全てにデータが格納されておらず且つ当該伝送路に設けられる複数の変換器の全てでデータの変換が行われていない場合に前記第２制御を行うことを特徴とする請求項１記載のデータ転送装置。
【請求項３】
転送すべきデータと、当該データを転送すべき伝送路を選択する選択信号とを生成して出力する生成部を備えており、
前記制御部は、前記生成部から出力される前記選択信号に基づいて、前記伝送路毎に設けられた前記バッファメモリ及び前記変換器のうちから前記第１，第２制御を行うバッファメモリ及び変換器を選択することを特徴とする請求項１又は請求項２記載のデータ転送装置。
【請求項４】
前記制御部から出力されるデータ及び選択信号を一時的に記憶するメモリを備えており、
前記制御部は、前記メモリに一時的に記憶された選択信号に基づいて、前記第１，第２制御を行うバッファメモリ及び変換器を選択する
ことを特徴とする請求項３記載のデータ転送装置。
【請求項５】
前記生成部は、前記データ及び前記選択信号に加えて、前記制御部に対して前記第２制御を行わせるか否かを制御する制御信号を出力することを特徴とする請求項３又は請求項４記載のデータ転送装置。
【請求項６】
半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
前記半導体デバイスの試験を行う上で必要な各種設定に用いられる各種データを転送する請求項１から請求項５の何れか一項に記載のデータ転送装置を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の伝送路を介して並列にデータの転送を行うデータ転送装置、及び当該装置を備える半導体試験装置に関する。
【背景技術】
【０００２】
大量のデータを高速に転送する必要があるデータ転送装置は、データの転送元である転送元装置とデータの転送先である転送先装置とを複数の伝送路によって接続した構成とされ、転送元装置から転送先装置へのデータ転送がこれら複数の伝送路を介して並列に行われることが多い。また、複数設けられた転送先装置の各々に対してデータの転送を行うデータ転送装置においても転送元装置と転送先装置の各々とが複数の伝送路によって接続され、転送元装置から複数の転送先装置の各々に対するデータ転送が個別の伝送路を介して行われる。
【０００３】
このようなデータ転送装置は、半導体デバイスの試験を行う半導体試験装置においても用いられる。ここで、半導体試験装置において、データ転送装置によって転送されるデータとしては、例えば半導体デバイスに印加する試験信号の上限電圧及び下限電圧を設定する設定データ、試験信号を生成するドライバに上限電圧又は下限電圧を印加するための制御データ等の半導体デバイスの試験を行う上で必要な初期設定を行うためのデータが挙げられる。
【０００４】
以下の特許文献１には、半導体試験装置に設けられるデータ転送装置であって、複数の伝送路を介して分割したデータを転送するデータ転送装置の一例が開示されている。このデータ転送装置では、複数の伝送路を介して転送されたデータのタイミングずれを解消すべく、伝送路毎にＦＩＦＯ（First-In First-Out：先入れ先出し）メモリを設け、各ＦＩＦＯメモリのデータ格納状態を監視してＦＩＦＯメモリからデータを読み出すタイミングを制御している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２４７１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年の半導体試験装置に設けられるデータ転送装置は、各伝送路にＰ／Ｓ（パラレル／シリアル）変換器を設け、パラレルデータをシリアルデータに変換してデータの転送を行うものが増えている。これは、主に信号線の数を減らして半導体試験装置のコスト低減を図るためである。このようなデータ転送装置では、転送元装置におけるデータの生成速度よりもシリアル信号の転送速度が遅い場合には、これらの速度差を解消するためのＦＩＦＯメモリが各信号経路に設けられる。各伝送路にＦＩＦＯメモリを設けることで、上記の速度差がある場合であっても、各伝送路におけるデータ転送を滞りなく行うことができる。
【０００７】
ここで、半導体試験装置に設けられるデータ転送装置においては、転送元装置から複数の転送先装置に対して同時にデータを転送しなければならない場合がある。例えば、ドライバに対して、ドライバの上限電圧又は下限電圧を印加する時には、複数のドライバに同期的に印加するために、上限電圧又は下限電圧を印加するための制御データを複数の転送先装置に対して同期的に転送する必要がある。
【０００８】
しかしながら、伝送路にＦＩＦＯメモリが設けられたデータ転送装置では、転送元装置から同時にデータを転送したとしても、必ずしも複数の転送先装置に対して同時にデータが転送される訳ではない。例えば、転送先装置に転送すべき前のデータがＦＩＦＯメモリの何れか１つにでも残っている場合には、そのＦＩＦＯメモリが設けられた伝送路を介して転送されるデータは、他の伝送路を介して転送されるデータよりも遅れて転送されてしまうという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、複数の伝送路を介したデータ転送を個別に行う場合であっても同期的に行う場合であっても効率的に行うことができるデータ転送装置、及び当該装置を備える半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のデータ転送装置は、転送すべきデータ（Ｄ１）を一時的に格納するバッファメモリ（３１ａ〜３１ｎ）と、当該バッファメモリから読み出されるデータ（Ｄ２ａ〜Ｄ２ｎ）に対して所定の変換を行う変換器（３２ａ〜３２ｎ）とをデータの伝送路毎に備えるデータ転送装置（１〜３）において、前記バッファメモリに対するデータの格納状況に応じて前記バッファメモリからデータを読み出して前記変換器に変換させる第１制御を前記伝送路毎に行うとともに、前記バッファメモリに対するデータの格納状況及び前記変換器によるデータの変換状況に応じて、転送すべき新たなデータを複数の前記バッファメモリに書き込む第２制御を行う制御部（３３、３５、３６）を備えることを特徴としている。
この発明によると、複数の伝送路を介して個別のデータ転送が行われる場合には、バッファメモリに対するデータの格納状況に応じてバッファメモリからデータを読み出して変換器に変換させる第１制御が制御部によって行われ、複数の伝送路を介して同期的なデータ転送が行われる場合には、バッファメモリに対するデータの格納状況及び変換器によるデータの変換状況に応じて転送すべき新たなデータを複数のバッファメモリに書き込む第２制御が制御部によって行われる。
また、本発明のデータ転送装置は、前記制御部が、前記バッファメモリにデータが格納されている場合に前記第１制御を行い、データの転送に用いられる複数の伝送路に設けられる複数のバッファメモリの全てにデータが格納されておらず且つ当該伝送路に設けられる複数の変換器の全てでデータの変換が行われていない場合に前記第２制御を行うことを特徴としている。
また、本発明のデータ転送装置は、転送すべきデータ（Ｄ１）と、当該データを転送すべき伝送路を選択する選択信号（ＳＬ）とを生成して出力する生成部（２０）を備えており、前記制御部は、前記生成部から出力される前記選択信号に基づいて、前記伝送路毎に設けられた前記バッファメモリ及び前記変換器のうちから前記第１，第２制御を行うバッファメモリ及び変換器を選択することを特徴としている。
また、本発明のデータ転送装置は、前記制御部から出力されるデータ及び選択信号を一時的に記憶するメモリ（３４）を備えており、前記制御部は、前記メモリに一時的に記憶された選択信号に基づいて、前記第１，第２制御を行うバッファメモリ及び変換器を選択することを特徴としている。
また、本発明のデータ転送装置は、前記生成部が、前記データ及び前記選択信号に加えて、前記制御部に対して前記第２制御を行わせるか否かを制御する制御信号（Ｃ１）を出力することを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、前記半導体デバイスの試験を行う上で必要な各種設定に用いられる各種データを転送する上記の何れかに記載のデータ転送装置を備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、複数の伝送路を介して個別のデータ転送を行う場合には、バッファメモリに対するデータの格納状況に応じてバッファメモリからデータを読み出して変換器に変換させる第１制御を制御部が行い、複数の伝送路を介して同期的なデータ転送を行う場合には、バッファメモリに対するデータの格納状況及び変換器によるデータの変換状況に応じて、転送すべき新たなデータを複数のバッファメモリに書き込む第２制御を制御部が行っているため、複数の伝送路を介したデータ転送を個別に行う場合であっても同期的に行う場合であっても効率的に行うことができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態によるデータ転送装置の要部構成を示す図である。
【図２】本発明の第２実施形態によるデータ転送装置の要部構成を示す図である。
【図３】本発明の第３実施形態によるデータ転送装置の要部構成を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態によるデータ転送装置及び半導体試験装置について詳細に説明する。尚、以下の各実施形態では、半導体試験装置に設けられたデータ転送装置を例に挙げて説明する。
【００１４】
〔第１実施形態〕
図１は、本発明の第１実施形態によるデータ転送装置の要部構成を示す図である。図１に示す通り、本実施形態のデータ転送装置１は、データの転送元であるデータ転送元装置１０とデータの転送先であるデータ転送先装置４０とを備えており、データ転送元装置１０からデータ転送先装置４０に対して複数の伝送路を介してシリアルデータＤ３ａ〜Ｄ３ｎの転送が可能である。このデータ転送装置１は、例えば被試験対象としての半導体デバイスに対するインターフェイスカードであるピンエレクトロニクスカードに設けられる。尚、本実施形態のデータ転送装置は、シリアルデータＤ３ａ〜Ｄ３ｎを同時に転送することが可能なｎ（ｎは２以上の整数）本の伝送路を備えるものとする。
【００１５】
データ転送元装置１０は、生成部２０と転送制御部３０とを備えており、データ転送先装置４０に転送すべきデータ等を生成するとともに、生成したデータの転送制御を行う。生成部２０は、データ生成部２１と選択信号生成部２２とを備えており、データ転送先装置４０に転送すべきデータＤ１とデータを転送すべき伝送路を選択する選択信号ＳＬとをそれぞれ生成する。
【００１６】
データ生成部２１で生成されるデータは、例えば被試験対象である半導体デバイス（図示省略）に印加する試験信号の上限電圧及び下限電圧を設定する設定データ、試験信号を生成するドライバ（図示省略）に上限電圧又は下限電圧を印加するための制御データ等の半導体デバイスの試験を行う上で必要な初期設定を行うためのデータである。尚、データ生成部２１で生成されるデータＤ１はｍ（ｍは２以上の整数）ビットのパラレルデータであるものとする。
【００１７】
ここで、選択信号生成部２２で生成される選択信号ＳＬは、ビット数が伝送路の本数と同じｎビットの信号であり、選択信号ＳＬの各々のビットは複数の伝送路の各々に対応している。例えば、選択信号ＳＬの第１ビット（最下位ビット）の値が「１」であれば、シリアルデータＤ３ａが転送される伝送路が選択され、第２ビットが「１」であればシリアルデータＤ３ｂが転送される伝送路が選択され、第ｎビットが「１」であればシリアルデータＤ３ｎが転送される伝送路が選択される。
【００１８】
転送制御部３０は、ＦＩＦＯメモリ３１ａ〜３１ｎ（バッファメモリ）、Ｐ／Ｓ変換器３２ａ〜３２ｎ（変換器）、及びコントローラ３３（制御部）を備えており、生成部２０から出力される選択信号ＳＬに基づいてデータを転送すべき伝送路を選択して、生成部２０から出力されるデータの転送制御を行う。ＦＩＦＯメモリ３１ａ〜３１ｎは、データ転送装置１が備えるｎ本の伝送路にそれぞれ設けられており、コントローラ３３の制御の下でデータ生成部２１から出力されるデータＤ１を一時的に記憶する。
【００１９】
これらＦＩＦＯメモリ３１ａ〜３１ｎは、生成部２０におけるデータＤ１の生成速度とＰ／Ｓ変換器３２ａ〜３２ｎの変換速度（転送速度）との速度差を解消して、各伝送路におけるデータ転送を滞りなく行うために設けられる。尚、ＦＩＦＯメモリ３１ａ〜３１ｎにデータが記憶（格納）されていない場合には、ＦＩＦＯメモリ３１ａ〜３１ｎはコントローラ３３に対して、その旨を示すエンプティー信号ｅ１〜ｅｎをそれぞれ出力する。また、図１においては図示を省略しているが、ＦＩＦＯメモリ３１ａ〜３１ｎは新たなデータを記憶する領域が無くなった場合には、コントローラ３３に対してその旨を示すフル信号を出力する。このフル信号が出力されると、ＦＩＦＯメモリ３１ａ〜３１ｎに対するデータの書き込みが中断される。
【００２０】
Ｐ／Ｓ変換器３２ａ〜３２ｎは、データ転送装置１が備えるｎ本の伝送路にそれぞれ設けられており、コントローラ３３の制御の下でＦＩＦＯメモリ３１ａ〜３１ｎから読み出されるデータ（パラレルデータ）Ｄ２ａ〜Ｄ２ｎをシリアルデータＤ３ａ〜Ｄ３ｎにそれぞれ変換する。ここで、データ転送先装置４０に転送すべきデータをＰ／Ｓ変換器３２ａ〜３２ｎによってシリアルデータに変換するのは、主に信号線の数を減らして半導体試験装置のコストを低減するためである。尚、Ｐ／Ｓ変換器３２ａ〜３２ｎがＦＩＦＯメモリ３１ａ〜３１ｎから読み出されるデータの変換を行っている最中は、Ｐ／Ｓ変換器３２ａ〜３２ｎはコントローラ３３に対して、その旨を示すビジー信号ｂ１〜ｂｎを出力する。
【００２１】
コントローラ３３は、生成部２０から出力される選択信号ＳＬに基づいて生成部２０から出力されるデータＤ１を送信すべき伝送路を選択するとともに、選択した伝送路に設けられたＦＩＦＯメモリ３１ａ〜３１ｎ及びＰ／Ｓ変換器３２ａ〜３２ｎを制御してデータの転送制御を行う。具体的には、生成部２０から出力される選択信号ＳＬに基づいて、データＤ１の書き込みを許可するライトイネーブル信号Ｗ１〜ＷｎをＦＩＦＯメモリ３１ａ〜３１ｎに対してそれぞれ出力する。
【００２２】
また、コントローラ３３は、ＦＩＦＯメモリ３１ａ〜３１ｎから出力されるエンプティー信号ｅ１〜ｅｎが解除（停止）された場合には、データの読み出しを許可するリードイネーブル信号Ｒ１〜ＲｎをＦＩＦＯメモリ３１ａ〜３１ｎに対して出力する。これに加えて、Ｐ／Ｓ変換器３２ａ〜３２ｎに対してデータの変換を許可するイネーブル信号Ｅ１〜Ｅｎを出力する。
【００２３】
更に、コントローラ３３は、生成部２０の選択信号生成部２２から出力される選択信号ＳＬの複数ビットが「１」である場合には、データ生成部２１に対してデータＤ１の出力を中断させるウェイト信号ＷＴを出力する。また、ＦＩＦＯメモリ３１ａ〜３１ｎの全てからエンプティー信号ｅ１〜ｅｎが出力されており、且つＰ／Ｓ変換器３２ａ〜３２ｎの何れからもビジー信号ｂ１〜ｂｎが出力されていない場合には、ウェイト信号ＷＴを解除する。
【００２４】
データ転送先装置４０は、データ転送元装置１０から転送されたシリアルデータＤ３ａ〜Ｄ３ｎを受信する。このデータ転送先装置４０は、例えば転送されたデータをパラレルデータに変換する変換部、変換部で変換されたデータを記憶するレジスタ、半導体デバイスに印加する試験信号を生成するドライバ、コンパレータ等（何れも図示省略）を備える。
【００２５】
次に、上記構成におけるデータ転送装置１の動作について説明する。本実施形態のデータ転送装置１の動作は、単一の送信先にデータを個別に転送する第１動作と複数の送信先に同じデータを同期的に転送する第２動作とに大別される。ここで、第１動作は、例えば前述した各種設定データ（試験信号の上限電圧及び下限電圧を設定する設定データやリレーの切り替えによる試験信号の経路を設定する設定データ等）をテスタピン毎に個別に転送する場合に行われる。また、第２動作は、前述した制御データを複数のドライバに同時に転送して複数のドライバの電源投入を同時に行う場合に行われる。以下、これら第１動作及び第２動作の詳細について順に説明する。
【００２６】
〈第１動作〉
第１動作が開始されると、まず生成部２０に設けられたデータ生成部２１によってデータ転送先装置４０に転送すべきデータＤ１が生成されるとともに、選択信号生成部２２によってデータＤ１を転送すべき伝送路を選択する選択信号ＳＬが生成される。尚、ここでは説明を簡単にするために、第１ビット（最下位ビット）の値のみが「１」であって、データＤ１を転送すべき伝送路としてＦＩＦＯメモリ３１ａ及びＰ／Ｓ変換器３２ａが設けられた伝送路を選択する選択信号ＳＬが生成されたとする。また、初期状態では、全てのＦＩＦＯメモリ３１ａ〜３１ｎからコントローラ３３に対してエンプティー信号ｅ１〜ｅｎが出力されているものとする。
【００２７】
選択信号生成部２２によって生成された選択信号ＳＬは転送制御部３２のコントローラ３３に入力され、コントローラ３３からＦＩＦＯメモリ３１ａ〜３１ｎに対して選択信号ＳＬに基づいたライトイネーブル信号Ｗ１〜Ｗｎが出力される。ここでは、選択信号ＳＬの第１ビットの値のみが「１」であるため、コントローラ３３からはＦＩＦＯメモリ３１ａに対するライトイネーブル信号Ｗ１のみが出力される。これにより、ＦＩＦＯメモリ３１ａのみが書き込み可能な状態になり、データ生成部２１で生成されたデータＤ１がＦＩＦＯメモリ３１ａに書き込まれる。
【００２８】
データＤ１がＦＩＦＯメモリ３１ａに書き込まれるとＦＩＦＯメモリ３１ａから出力されていたエンプティー信号ｅ１が解除され、これによりコントローラ３３からエンプティー信号ｅ１が解除されたＦＩＦＯメモリ３１ａに対してリードイネーブル信号Ｒ１が出力される。また、リードイネーブル信号Ｒ１の出力とともに、Ｐ／Ｓ変換器３２ａ（選択信号ＳＬによって選択される伝送路に設けられているＰ／Ｓ変換器）に対してイネーブル信号Ｅ１が出力される。かかる制御（第１制御）によって、ＦＩＦＯメモリ３２ａに格納されたデータがデータＤ２ａとして読み出されてＰ／Ｓ変換器３２ａに入力され、シリアルデータＤ３ａに変換されてデータ転送先装置４０に転送される。尚、データＤ２ａの変換中はＰ／Ｓ変換器３２ａからコントローラ３３に対してビジー信号ｂ１が出力される。
【００２９】
データ転送先装置４０に送信すべきデータＤ１が複数ある場合には、データ生成部２１からデータＤ１が出力される度にＦＩＦＯメモリ３１ａに順次書き込まれる。そして、ＦＩＦＯメモリ３１ａに格納されたデータのうち古いデータから順に読み出されてＰ／Ｓ変換器３２ａに入力される。Ｐ／Ｓ変換器３２ａに順次入力されるデータＤ２ａは、シリアルデータＤ３ａに変換されて順次データ転送先装置４０に転送される。尚、選択信号生成部２２で生成する選択信号ＳＬを変えれば、上述した動作と同様の動作によって他の伝送路を介したデータＤ１の転送を行うこともできる。
【００３０】
〈第２動作〉
第２動作が開始されると、まず生成部２０に設けられたデータ生成部２１によってデータ転送先装置４０に転送すべきデータＤ１が生成されるとともに、選択信号生成部２２によってデータＤ１を転送すべき伝送路を選択する選択信号ＳＬが生成される。尚、ここでは説明を簡単にするために、第１ビット（最下位ビット）及び第２ビットの値のみが「１」であって、データＤ１を転送すべき伝送路としてＦＩＦＯメモリ３１ａ及びＰ／Ｓ変換器３２ａが設けられた伝送路とＦＩＦＯメモリ３１ｂ及びＰ／Ｓ変換器３２ｂが設けられた伝送路とを選択する選択信号ＳＬが生成されたとする。
【００３１】
選択信号生成部２２によって生成された選択信号ＳＬは転送制御部３２のコントローラ３３に入力される。ここで、入力された選択信号ＳＬは複数ビット（第１ビット及び第２ビット）の値が「１」であるため、コントローラ３３からデータ生成部２１に対してウェイト信号ＷＴが出力される。これにより、データ生成部２１で生成されたデータＤ１の出力及び新たなデータＤ１の生成が中断される。
【００３２】
ウェイト信号ＷＴが出力されると、ＦＩＦＯメモリ３１ａ〜３１ｎの全てからエンプティー信号ｅ１〜ｅｎが入力されており、且つＰ／Ｓ変換器３２ａ〜３２ｎから出力されるビジー信号ｂ１〜ｂｎの全てが解除された状態であるか否かがコントローラ３３によって判断される。つまり、ＦＩＦＯメモリ３１ａ〜３１ｎの全てにデータが格納されておらず、且つＰ／Ｓ変換器３２ａ〜３２ｎの全てでデータ変換が行われていないかが判断される。かかる判断を行うのは、複数の送信先に同じデータを同期的に転送する必要があるからである。換言すると、データが格納されているＦＩＦＯメモリが存在する場合、或いはデータ変換中であるＰ／Ｓ変換器が存在する場合には、データの同期的な転送を行うことはできない。
【００３３】
上記の判断結果が真である場合には、データ生成部２１に出力されていたウェイト信号ＷＴがコントローラ３３によって解除される。これにより、データ生成部２１で作成されたデータＤ１が出力されるととともにデータの作成が再開される。ウェイト信号ＷＴが解除されると、先に入力された選択信号ＳＬは第１ビット及び第２ビットの値が「１」であるため、コントローラ３３からＦＩＦＯメモリ３１ａ，３１ｂに対してライトイネーブル信号Ｗ１，Ｗ２がそれぞれ出力される。これにより、ＦＩＦＯメモリ３１ａ，３２ｂのみが書き込み可能な状態になり、データ生成部２１から出力されたデータＤ１がＦＩＦＯメモリ３１ａ，３１ｂにそれぞれ書き込まれる。
【００３４】
以上の制御（第２制御）が終了すると、ＦＩＦＯメモリ３１ａ及びＰ／Ｓ変換器３２ａが設けられた伝送路と、ＦＩＦＯメモリ３１ｂ及びＰ／Ｓ変換器３２ｂが設けられた伝送路とにおいて第１動作と同様の動作がそれぞれ行われる。つまり、データＤ１がＦＩＦＯメモリ３１ａ，３１ｂに書き込まれるとＦＩＦＯメモリ３１ａ，３１ｂから出力されていたエンプティー信号ｅ１，ｅ２がそれぞれ解除され、これによりコントローラ３３からエンプティー信号ｅ１，ｅ２が解除されたＦＩＦＯメモリ３１ａ，３１ｂに対してリードイネーブル信号Ｒ１，Ｒ２が出力される。
【００３５】
また、リードイネーブル信号Ｒ１，Ｒ２の出力とともに、Ｐ／Ｓ変換器３２ａ，３２ｂ（選択信号ＳＬによって選択される伝送路に設けられているＰ／Ｓ変換器）に対してイネーブル信号Ｅ１，Ｅ２がそれぞれ出力される。かかる制御（第１制御）によって、ＦＩＦＯメモリ３２ａ，３２ｂに格納されたデータがデータＤ２ａ，Ｄ２ｂとして読み出されてＰ／Ｓ変換器３２ａ，３２ｂにそれぞれ入力され、シリアルデータＤ３ａ，Ｄ３ｂに変換されてデータ転送先装置４０に同期的に転送される。尚、データＤ２ａ，Ｄ２ｂの変換中はＰ／Ｓ変換器３２ａ，３２ｂからコントローラ３３に対してビジー信号ｂ１，ｂ２がそれぞれ出力される。
【００３６】
そして、ＦＩＦＯメモリ３１ａ，３１ｂに格納されたデータのうち古いデータから順に読み出されてＰ／Ｓ変換器３２ａ，３２ｂにそれぞれ入力される。Ｐ／Ｓ変換器３２ａ，３２ｂに順次入力されるデータＤ２ａ，Ｄ２ｂは、それぞれシリアルデータＤ３ａ，Ｄ３ｂに変換されて順次データ転送先装置４０に同期的に転送される。尚、選択信号生成部２２で生成する選択信号ＳＬを変えれば、上述した動作と同様の動作によって他の伝送路を介したデータＤ１の転送を行うこともできる。
【００３７】
以上の通り、本実施形態では、第１動作の場合には選択信号ＳＬによって選択される伝送路に設けられたＦＩＦＯメモリ（ＦＩＦＯメモリ３１ａ〜３１ｎの何れか）に対するデータの書き込み状況に応じてＦＩＦＯメモリからのデータの読み出しを行ってＰ／Ｓ変換器で変換し、第２動作の場合にはＦＩＦＯメモリ３１ａ〜３１ｎに対するデータの格納状況及びＰ／Ｓ変換器３２ａ〜３２ｎの変換状況に応じてウェイト信号ＷＴを解除して転送すべき新たなデータを複数のＦＩＦＯメモリに書き込んでいる。このため、複数の伝送路を介したデータ転送を個別に行う場合であっても同期的に行う場合であっても効率的に行うことができる。
【００３８】
〔第２実施形態〕
図２は、本発明の第２実施形態によるデータ転送装置の要部構成を示す図である。図２に示す通り、本実施形態のデータ転送装置２は、図１に示すデータ転送装置１が備える転送制御部３０にＦＩＦＯメモリ３４（メモリ）を新たに設けるとともに、コントローラ３３に代えてコントローラ３５を設けた構成である。尚、図２に示すデータ転送装置２では、転送制御部３０から生成部２０に出力されるウェイト信号ＷＴが省略されている。
【００３９】
ＦＩＦＯメモリ３４は、生成部２０のデータ生成部２１で生成されるデータＤ１及び選択信号生成部２２で生成される選択信号ＳＬを一時的に記憶する。このＦＩＦＯメモリ３４は、生成部２０から出力されるデータＤ１及び選択信号ＳＬを一時的に記憶することで、生成部２０の動作が中断されるのを極力防止するために設けられる。尚、ＦＩＦＯメモリ３４は、ＦＩＦＯメモリ３１ａ〜３１ｎと同様に、データが記憶（格納）されていない場合には、コントローラ３５に対してその旨を示すエンプティー信号ｅ０を出力する。また、図２においては図示を省略しているが、ＦＩＦＯメモリ３５は新たなデータを記憶する領域が無くなった場合には、コントローラ３５に対してその旨を示すフル信号を出力する。このフル信号が出力されると、ＦＩＦＯメモリ３４に対する書き込みが中断される。
【００４０】
コントローラ３５は、図１に示すコントローラ３３が行うＦＩＦＯメモリ３１ａ〜３１ｎ及びＰ／Ｓ変換器３２ａ〜３２ｎに対する制御に加えて、ＦＩＦＯメモリ３４に対する制御を行う。具体的には、ライトイネーブル信号Ｗ０をＦＩＦＯメモリ３４に出力して、ＦＩＦＯメモリ３４に対するデータの書き込み制御を行う。また、ＦＩＦＯメモリ３４からエンプティー信号ｅ０が出力された場合には、ＦＩＦＯメモリ３４に対してリードイネーブル信号Ｒ０を出力する。このリードイネーブル信号Ｒ０は、図１に示すウェイト信号ＷＴに相当する信号である。
【００４１】
上記構成におけるデータ転送装置２の動作が開始されると、まず生成部２０に設けられたデータ生成部２１によってデータ転送先装置４０に転送すべきデータＤ１が生成されるとともに、選択信号生成部２２によってデータＤ１を転送すべき伝送路を選択する選択信号ＳＬが生成される。生成されたデータＤ１及び選択信号ＳＬは、転送制御部３０に入力されてＦＩＦＯメモリ３４に書き込まれる。尚、ＦＩＦＯメモリ３４に対する書き込みが行われる場合には、コントローラ３５からＦＩＦＯメモリ３４に対してライトイネーブル信号が出力される。
【００４２】
生成部２０からのデータＤ１及び選択信号ＳＬがＦＩＦＯメモリ３４に書き込まれると、ＦＩＦＯメモリ３４から出力されていたエンプティー信号ｅ０が解除される。これによりコントローラ３３からエンプティー信号ｅ０が解除されたＦＩＦＯメモリ３４に対してリードイネーブル信号Ｒ０が出力され、ＦＩＦＯメモリ３４に記憶されたデータＤ１及び選択信号ＳＬの読み出しが行われる。
【００４３】
ＦＩＦＯメモリ３４から読み出された選択信号ＳＬはコントローラ３５に入力される。そして、選択信号ＳＬをなすｎビットのうち、値が「１」であるビットが１つのみである場合には、コントローラ３５の制御によって第１実施形態で説明した第１動作と同様の動作が行われる。また、選択信号ＳＬをなすｎビットのうち、値が「１」であるビットが複数ある場合には、コントローラ３５の制御によって第１実施形態で説明した第２動作と同様の動作が行われる。
【００４４】
但し、第１実施形態では、ウェイト信号ＷＴを用いてデータ生成部２１からのデータの出力を制御していたが、本実施形態では、ＦＩＦＯメモリ３４に対するリードイネーブル信号Ｒ０を用いてＦＩＦＯメモリ３４からのデータ出力を制御する点が相違する。尚、かかる相違点を除けば、第１実施形態と同様の第１動作及び第２動作が行われるため、これらの詳細な説明は省略する。以上の通り、本実施形態においても、第１実施形態と同様の第１動作及び第２動作が行われるため、複数の伝送路を介したデータ転送を個別に行う場合であっても同期的に行う場合であっても効率的に行うことができる。
【００４５】
〔第３実施形態〕
図３は、本発明の第３実施形態によるデータ転送装置の要部構成を示す図である。図３に示す通り、本実施形態のデータ転送装置３は、図１に示すデータ転送装置１が備える選択信号生成部２２及びコントローラ３３に代えて選択信号生成部２３及びコントローラ３６をそれぞれ設けた構成である。
【００４６】
選択信号生成部２３は、データ生成部２１で生成されるデータＤ１を転送すべき伝送路を選択する選択信号ＳＬを生成するとともに、データ転送先装置４０に対する同期的な転送を実行させるか否かを切り替える同期転送制御信号Ｃ１（制御信号）を生成する。コントローラ３６は、基本的には図１に示すコントローラ３６と同様の制御を行うが、同期転送制御信号Ｃ１に基づいてデータ転送先装置４０に対する同期的な転送の実行を切り替える。具体的には、同期転送制御信号Ｃ１の値が「１」である場合には同期的な転送を実行し、値が「０」である場合には非同期の転送を実行する。
【００４７】
つまり、本実施形態のデータ転送装置３は、選択信号生成部２３で生成される選択信号ＳＬ及び同期転送制御信号Ｃ１の値に応じて、以下の３種類の動作が可能である。
（１）単一の送信先にデータを個別に転送する動作（第１動作）
選択信号ＳＬ：値が「１」であるビットが１つのみ
同期転送制御信号Ｃ１：「０」
（２）複数の送信先に同じデータを同期的に転送する（第２動作）
選択信号ＳＬ：値が「１」であるビットが複数
同期転送制御信号Ｃ１：「１」
（３）複数の送信先に同じデータを非同期で転送する（第３動作）
選択信号ＳＬ：値が「１」であるビットが複数
同期転送制御信号Ｃ１：「０」
上記（１）に示した第１動作、及び上記（２）に示した第２動作は、第１実施形態と同様に行われる。このため、本実施形態では、上記（３）示した第３動作について説明する。
【００４８】
〈第３動作〉
第３動作が開始されると、まず生成部２０に設けられたデータ生成部２１によってデータ転送先装置４０に転送すべきデータＤ１が生成されるとともに、選択信号生成部２３によってデータＤ１を転送すべき伝送路を選択する選択信号ＳＬ及び同期転送制御信号Ｃ１が生成される。尚、ここでは説明を簡単にするために、第１ビット（最下位ビット）及び第２ビットの値のみが「１」であって、データＤ１を転送すべき伝送路としてＦＩＦＯメモリ３１ａ及びＰ／Ｓ変換器３２ａが設けられた伝送路とＦＩＦＯメモリ３１ｂ及びＰ／Ｓ変換器３２ｂが設けられた伝送路とを選択する選択信号ＳＬが生成されたとする。また、生成された同期転送制御信号Ｃ１の値は「０」であるとする。
【００４９】
選択信号生成部２３によって生成された選択信号ＳＬ及び同期転送制御信号Ｃ１は、転送制御部３２のコントローラ３６に入力される。ここで、入力された選択信号ＳＬは複数ビット（第１ビット及び第２ビット）の値が「１」であるが、同期転送制御信号Ｃ１が「０」であるため、コントローラ３６からデータ生成部２１に対してウェイト信号ＷＴは出力されない。従って、データ生成部２１で生成されたデータＤ１の出力及び新たなデータＤ１の生成は中断されない。
【００５０】
また、入力された選択信号ＳＬは第１ビット及び第２ビットの値が「１」であるため、コントローラ３６からＦＩＦＯメモリ３１ａ，３１ｂに対してライトイネーブル信号Ｗ１，Ｗ２がそれぞれ出力される。これにより、ＦＩＦＯメモリ３１ａ，３２ｂのみが書き込み可能な状態になり、データ生成部２１から出力されたデータＤ１がＦＩＦＯメモリ３１ａ，３１ｂにそれぞれ書き込まれる。
【００５１】
以上の制御が終了すると、ＦＩＦＯメモリ３１ａ及びＰ／Ｓ変換器３２ａが設けられた伝送路と、ＦＩＦＯメモリ３１ｂ及びＰ／Ｓ変換器３２ｂが設けられた伝送路とにおいて第１実施形態で説明した第１動作と同様の動作がそれぞれ個別に行われる。但し、第３動作では、第１実施形態で説明した第２動作のように、ＦＩＦＯメモリ３１ａ〜３１ｎの全てからエンプティー信号ｅ１〜ｅｎが入力されており、且つＰ／Ｓ変換器３２ａ〜３２ｎから出力されるビジー信号ｂ１〜ｂｎの全てが解除された状態であるか否かを判断してウェイト信号ＷＴを解除する制御（第２制御）を行っていない。このため、ＦＩＦＯメモリ３１ａ〜３１ｎにデータが残っていたり、データの変換を実行しているＰ／Ｓ変換器３１ａ〜３２ｎが存在する場合には、複数の送信先に同じデータを同期的に転送することはできない。
【００５２】
以上の通り、本実施形態では、前述した第１動作及び第２動作に加えて、複数の送信先に同じデータを非同期で転送する第３動作を実現することができる。このため、第１，第２実施形態と同様に、複数の伝送路を介したデータ転送を個別に行う場合であっても同期的に行う場合であっても効率的に行うことができるとともに、複数の伝送路を介したデータ転送を柔軟に行うことができる。
【００５３】
以上、本発明の実施形態によるデータ転送装置及び半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、複数の伝送路にＰ／Ｓ変換器３２ａ〜３２ｎを設けてＦＩＦＯメモリ３１ａ〜３１ｎから読み出されたデータＤ２ａ〜Ｄ２ｎ（パラレルデータ）をシリアルデータに変換する例について説明した。しかしながら、本発明はＰ／Ｓ変換器３２ａ〜３２ｎに代えてデータＤ２ａ〜Ｄ２ｎのデータ幅を変換するデータ幅変換器等の変換器を備えるデータ転送装置にも適用することができる。
【符号の説明】
【００５４】
１〜３              データ転送装置
２０                生成部
３１ａ〜３１ｎ      ＦＩＦＯメモリ
３２ａ〜３２ｎ      Ｐ／Ｓ変換器
３３，３５，３６    コントローラ
３４                ＦＩＦＯメモリ
Ｃ１                同期転送制御信号
Ｄ１                データ
Ｄ２ａ〜Ｄ２ｎ      データ
Ｄ３ａ〜Ｄ３ｎ      シリアルデータ
ＳＬ                選択信号
【図１】
2010170213.tif 000003
【図２】
2010170213.tif 000004
【図３】
2010170213.tif 000005