(57)【要約】      （修正有）【課題】柔軟に設計でき、システム全体の効率を向上させる半導体装置を提供する。【解決手段】外部制御回路装置１００からのコマンドに基づいてデータ処理を行う信号処理回路装置１０は、外部制御回路装置１００と信号処理部２０との間で入出力処理を行う第１の入出力インターフェイス部３０と、メモリ回路装置２００と信号処理部２０との間で入出力処理を行う第２の入出力インターフェイス部４０と、外部制御回路装置１００とメモリ回路装置２００との通信経路の一部を構成するバイパス回路５０と、メモリ回路装置２００との通信対象を、第２の入出力インターフェイス部４０と外部制御回路装置１００とから選択し切り替える選択部６０とを含み、データ処理に用いるデータを記憶するメモリ回路装置２００は、信号処理回路装置１０との間で入出力処理を行う第３の入出力インターフェイス部２１０を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
外部制御回路装置からのコマンドに基づいてデータ処理を行う信号処理回路装置と、
前記データ処理に用いるデータを記憶するメモリ回路装置とを含み、
前記信号処理回路装置は、
データ処理を行う信号処理部と、
前記外部制御回路装置と前記信号処理部との間で入出力処理を行う第１の入出力インターフェイス部と、
前記メモリ回路装置と前記信号処理部との間で入出力処理を行う第２の入出力インターフェイス部と、
前記外部制御回路装置と前記メモリ回路装置との通信経路の一部を構成するバイパス回路と、
前記第２の入出力インターフェイス部及び前記バイパス回路とに接続され、前記メモリ回路装置との通信対象を、前記第２の入出力インターフェイス部と前記外部制御回路装置とから選択し切り替える選択部とを含み、
前記選択部は、前記外部制御回路装置が前記メモリ回路装置へアクセスする場合には、前記通信対象として前記外部制御回路装置を選択し、前記信号処理回路装置が前記メモリ回路装置からデータを読み込む場合には、前記通信対象として前記第２の入出力インターフェイス部を選択し、
前記メモリ回路装置は、前記信号処理回路装置との間で入出力処理を行う第３の入出力インターフェイス部を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記信号処理回路装置と前記メモリ回路装置とが積層されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記信号処理回路装置は、前記第２の入出力インターフェイス部と電気的に接続される第１の端子群を含み、
前記メモリ回路装置は、前記第３の入出力インターフェイス部と電気的に接続され、前記第１の端子群と接続される第２の端子群を含み、
前記信号処理回路装置及び前記メモリ回路装置は、前記第１の端子群に含まれる端子の最寄辺と、前記端子と電気的に接続され前記第２の端子群に含まれる端子の最寄辺とが、互いに最も近い平行な辺となる位置に設けられていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１の端子群に含まれる端子と、前記端子と接続され前記第２の端子群に含まれる端子とが、それぞれ同一順序で設けられていることを特徴とする半導体装置。
【請求項５】
請求項２乃至４のいずれかに記載の半導体装置において、
前記信号処理回路装置及び前記メモリ回路装置の少なくとも一方は、アナログ回路部を含み、
前記アナログ回路部は、前記信号処理回路装置と前記メモリ回路装置との積層領域以外の領域に設けられていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記アナログ回路部は、レギュレータ回路を含むことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記レギュレータ回路は、前記メモリ回路装置に設けられていることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置において、
前記メモリ回路装置は、前記信号処理回路装置又は前記外部制御回路装置から前記第３の入出力インターフェイス部を介して供給される通信クロックで動作することを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置において、
前記メモリ回路装置は、音声データを記憶し、
前記信号処理回路装置は、前記外部制御回路装置から音声再生コマンドを受け取り、受け取った音声再生コマンドに基づき前記メモリ回路装置から音声データを読み出して再生出力する音声再生処理を行うことを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置において、
前記メモリ回路装置は、不揮発性メモリ回路装置であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等に関する。
【背景技術】
【０００２】
ホストプロセッサ（マイコン）及び信号処理ＩＣを搭載し、ホストプロセッサと信号処理ＩＣが連動して種々のデータ処理を実行するシステムが搭載された電子機器が知られている。
【特許文献１】特開２００７−４７４９７号公報
【特許文献２】特開２００３−１１４７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、信号処理ＩＣに内蔵された記憶装置にデータ処理に必要なデータを記憶させる構成では、内蔵できる記憶装置の容量に制約があった。また、記憶容量や記憶されるデータを変更するためには信号処理ＩＣ全体を再設計する必要があった。
【０００４】
また、信号処理ＩＣがホストプロセッサを介して必要なデータを受け取る構成では、信号処理ＩＣとホストプロセッサとの通信時間が長くなり、その間ホストプロセッサが他の処理を行うことができなかったため、システム全体として効率が良くなかった。
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、柔軟に設計でき、システム全体の効率を向上させる半導体装置を提供できる。
【課題を解決するための手段】
【０００６】
（１）本発明に係る半導体装置は、
外部制御回路装置からのコマンドに基づいてデータ処理を行う信号処理回路装置と、
前記データ処理に用いるデータを記憶するメモリ回路装置とを含み、
前記信号処理回路装置は、
データ処理を行う信号処理部と、
前記外部制御回路装置と前記信号処理部との間で入出力処理を行う第１の入出力インターフェイス部と、
前記メモリ回路装置と前記信号処理部との間で入出力処理を行う第２の入出力インターフェイス部と、
前記外部制御回路装置と前記メモリ回路装置との通信経路の一部を構成するバイパス回路と、
前記第２の入出力インターフェイス部及び前記バイパス回路とに接続され、前記メモリ回路装置との通信対象を、前記第２の入出力インターフェイス部と前記外部制御回路装置とから選択し切り替える選択部とを含み、
前記選択部は、前記外部制御回路装置が前記メモリ回路装置へアクセスする場合には、前記通信対象として前記外部制御回路装置を選択し、前記信号処理回路装置が前記メモリ回路装置からデータを読み込む場合には、前記通信対象として前記第２の入出力インターフェイス部を選択し、
前記メモリ回路装置は、前記信号処理回路装置との間で入出力処理を行う第３の入出力インターフェイス部を含むことを特徴とする。
【０００７】
外部制御回路装置がメモリ回路装置へアクセスする場合には、メモリ回路装置にデータを書き込む場合、メモリ回路装置に記憶されたデータを消去する場合、メモリ回路装置に記憶されたデータを読み出す場合が含まれる。
【０００８】
この半導体装置によれば、外部制御回路装置からのコマンドに基づいてメモリ回路装置に記憶されたデータを読み込んでデータ処理を行うことが可能になるため、システム全体の効率を向上することができる。
【０００９】
また、信号処理回路装置とメモリ回路装置を分けて設計できるため、柔軟な設計が可能になる。
【００１０】
さらに、信号処理回路装置にバイパス回路を設けることにより、外部制御回路装置からメモリ回路装置にアクセスすることができる。また、バイパス回路を、第１の入出力インターフェイス部、信号処理部、第２の入出力インターフェイス部を迂回するように構成することで、第１の入出力インターフェイス部、信号処理部、第２の入出力インターフェイス部を迂回して外部制御回路装置からメモリ回路装置にアクセスすることができるため、余分な処理を削減することができる。
【００１１】
（２）この半導体装置において、
前記信号処理回路装置と前記メモリ回路装置とが積層されていてもよい。
【００１２】
（３）この半導体装置において、
前記信号処理回路装置は、前記第２の入出力インターフェイス部と電気的に接続される第１の端子群を含み、
前記メモリ回路装置は、前記第３の入出力インターフェイス部と電気的に接続され、前記第１の端子群と接続される第２の端子群を含み、
前記信号処理回路装置及び前記メモリ回路装置は、前記第１の端子群に含まれる端子の最寄辺と、前記端子と電気的に接続され前記第２の端子群に含まれる端子の最寄辺とが、互いに最も近い平行な辺となる位置に設けられていてもよい。
【００１３】
（４）この半導体装置において、
前記第１の端子群に含まれる端子と、前記端子と接続され前記第２の端子群に含まれる端子とが、それぞれ同一順序で設けられていてもよい。
【００１４】
（５）これらのいずれかの半導体装置において、
前記信号処理回路装置及び前記メモリ回路装置の少なくとも一方は、アナログ回路部を含み、
前記アナログ回路部は、前記信号処理回路装置と前記メモリ回路装置との積層領域以外の領域に設けられていてもよい。
【００１５】
（６）この半導体装置において、
前記アナログ回路部は、レギュレータ回路を含んでもよい。
【００１６】
（７）この半導体装置において、
前記レギュレータ回路は、前記メモリ回路装置に設けられていてもよい。
【００１７】
（８）これらのいずれかの半導体装置において、
前記メモリ回路装置は、前記信号処理回路装置又は前記外部制御回路装置から前記第３の入出力インターフェイス部を介して供給される通信クロックで動作するように構成されてもよい。
【００１８】
（９）これらのいずれかの半導体装置において、
前記メモリ回路装置は、音声データを記憶し、
前記信号処理回路装置は、前記外部制御回路装置から音声再生コマンドを受け取り、受け取った音声再生コマンドに基づき前記メモリ回路装置から音声データを読み出して再生出力する音声再生処理を行ってもよい。
【００１９】
（１０）これらのいずれかの半導体装置において、
前記メモリ回路装置は、不揮発性メモリ回路装置であってもよい。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
【００２１】
図１は、本実施の形態に係る半導体装置の概略について説明するための概念図である。
【００２２】
本実施の形態に係る半導体装置１は、信号処理回路装置１０とメモリ回路装置２００を含んで構成されている。信号処理回路装置１０は、外部制御回路装置１００からのコマンドに基づいてデータ処理を行う。メモリ回路装置２００は、信号処理回路装置１０が行うデータ処理に用いるデータを記憶する。メモリ回路装置２００は、例えば不揮発性メモリを含んで構成することができる。不揮発性メモリを使用することにより、記憶されるデータの書換えが可能になる。
【００２３】
外部制御回路装置１００は、半導体装置１を含むシステムの主制御や全体制御を行う、組み込みのマイクロコンピュータなどである。
【００２４】
信号処理回路装置１０は、外部制御回路装置１００との間で入出力処理を行う第１の入出力インターフェイス部３０と、メモリ回路装置２００との間で入出力処理を行う第２の入出力インターフェイス部４０と、外部制御回路装置１００とメモリ回路装置２００との通信経路の一部を構成するバイパス回路５０を含んで構成されている。
【００２５】
メモリ回路装置２００は、信号処理回路装置１０との間で入出力処理を行う第３の入出力インターフェイス部２１０を含んで構成されている。
【００２６】
図２は、本実施の形態に係る半導体装置の構造の一例を示す断面図である。
【００２７】
信号処理回路装置１０とメモリ回路装置２００は、それぞれ半導体基板で構成されている。また、信号処理回路装置１０とメモリ回路装置２００は積層され、接着剤３０６で接着されている。本実施の形態においては、メモリ回路装置２００の上に信号処理回路装置１０が積層されている。なお、必要に応じて、メモリ回路装置２００と信号処理回路装置１０の積層順序を変更することが可能である。
【００２８】
信号処理回路装置１０とメモリ回路装置２００は、それぞれボンディングワイヤ３０２で電気的に接続され、さらにそれぞれリードフレーム３０４に電気的に接続される。
【００２９】
また、信号処理回路１０、メモリ回路装置２００及びボンディングワイヤ３０２とリードフレーム３０４の一部は、モールド樹脂３００でモールドされている。
【００３０】
図３は、本実施の形態に係る半導体装置について説明するための回路ブロック図である。
【００３１】
本実施の形態においては、メモリ回路装置２００は、音声データを記憶し、信号処理回路装置１０は、外部制御回路装置１００から音声再生コマンドを受け取り、受け取った音声再生コマンドに基づきメモリ回路装置２００から音声データを読み出して再生出力する音声再生処理を行う例について説明するが、信号処理回路装置１０が行うデータ処理の内容は特に限定されるものではない。
【００３２】
本実施の形態においては、信号処理回路装置１０は、外部制御回路装置１００からの制御コマンド（命令）によって動作し、外部制御回路装置１００をホストとするコンパニオンチップとして動作する。制御コマンドとしては、信号処理回路装置１０の起動やデータ転送、再生／停止などの音声処理などが用意されている。
【００３３】
本実施の形態に係る信号処理回路装置１０は、音声データを再生する信号処理部２０と、外部制御回路装置１００と信号処理部２０との間で入出力処理を行う第１の入出力インターフェイス部３０と、メモリ回路装置２００と信号処理部２０との間で入出力処理を行う第２の入出力インターフェイス部４０を含む。
【００３４】
信号処理部２０は、外部制御回路装置１００からのコマンドに基づいて、メモリ回路装置２００から第２の入出力インターフェイス部４０を介して読み込んだ音声データを再生する。信号処理部２０は、例えば、制御部２１、記憶部２２、デコード部２３、Ｄ／Ａ変換部２４を含んで構成してもよい。
【００３５】
制御部２１は、外部制御回路装置１００とのコマンドのやり取りの制御やコマンドのデコード、メモリ回路装置２００との音声データのやり取りの制御や、記憶部２２を介してデコード部２３へ音声データの引渡す制御などを行う。例えば外部制御回路装置１００から受け取ったコマンドの処理や、外部制御回路装置１００やメモリ回路装置２００との通信のハンドシェイク処理などを行う。
【００３６】
記憶部２２は、例えばメモリ回路装置２００から読み込んだデコード対象の音声データを一時的に格納するバッファメモリとして機能する。
【００３７】
デコード部２３は、制御部２１から記憶部２２を介して引き渡された音声データを出力可能な形式に変換（デコード）して出力する。デコード部２３は、例えば、圧縮された音声データを伸張する処理を行ってもよい。音声データのフォーマットは、例えばＡＤＰＣＭやＡＡＣ−ＬＣであってもよい。
【００３８】
Ｄ／Ａ変換部２４は、デコード部２３から出力されたデジタル信号をアナログ信号に変換し、音声再生システム１に含まれるスピーカ２５０に出力する。Ｄ／Ａ変換部２４は、例えばＤ／Ａコンバータで構成することができる。
【００３９】
なお、音声再生システム１は、Ｄ／Ａ変換部２４とスピーカとの間に、Ｄ／Ａ変換部２４からの出力信号を増幅する増幅器（図示せず）を含んでいてもよい。また、増幅器は、信号処理回路装置１０に含まれていてもよい。
【００４０】
第１の入出力インターフェイス部３０は、外部制御回路装置１００と制御部２１との間で入出力処理を行う。本実施の形態においては、外部制御装置１００と第１の入出力インターフェイス部３０との間はＳＰＩシリアルバス、第１の入出力インターフェイス部３０と制御部２１との間は８ビットパラレルバスで構成されており、第１の入出力インターフェイス部は、シリアルデータとパラレルデータを相互に変換する処理を行っている。なお、本実施の形態においては、外部制御回路装置１００側がマスター、第１の入出力インターフェイス部３０側がスレーブとして動作する。
【００４１】
第２の入出力インターフェイス部４０は、制御部２１とメモリ回路装置２００との間で入出力処理を行う。本実施の形態においては、制御部２１と第２の入出力インターフェイス部４０との間は８ビットパラレルバス、第２の入出力インターフェイス部４０とメモリ回路装置２００との間はＳＰＩシリアルバスで構成されており、第２の入出力インターフェイス部は、パラレルデータとシリアルデータを相互に変換する処理を行っている。なお、本実施の形態においては、第２の入出力インターフェイス部４０側がマスター、メモリ回路装置２００側がスレーブとして動作する。
【００４２】
本実施の形態に係る信号処理回路装置１０は、バイパス回路５０を含む。バイパス回路５０は、第１の入出力インターフェイス部３０、信号処理部２０、第２の入出力インターフェイス部４０を迂回して、外部制御回路装置１００とメモリ回路装置２００との通信経路の一部を構成する。
【００４３】
本実施の形態に係る信号処理回路装置１０は、選択部６０を含む。選択部６０は、第２の入出力インターフェイス部４０及びバイパス回路５０と接続し、メモリ回路装置２００との通信対象を、第２の入出力インターフェイス部４０と外部制御回路装置１００とから選択し切り替える。選択部６０は、例えば、複数のスイッチの組合せやセレクタにより構成することが可能である。
【００４４】
選択部６０が通信対象として第２の入出力インターフェイス部４０を選択した場合には、第２の入出力インターフェイス部４０を介して信号処理部２０とメモリ回路装置２００とが通信を行う。選択部６０が通信対象として外部制御回路装置１００を選択した場合には、バイパス回路５０を介して外部制御回路装置１００とメモリ回路装置２００とが通信を行う。
【００４５】
また、選択部６０は、外部制御回路１００がメモリ回路装置２００へアクセスする場合には、通信対象として外部制御回路装置１００を選択し、信号処理部２０がメモリ回路装置２００から音声データを読み込む場合には、通信対象として第２の入出力インターフェイス部４０を選択する。
【００４６】
外部制御回路装置１００がメモリ回路装置２００へアクセスする場合には、例えば、メモリ回路装置２００にデータを書き込む場合、メモリ回路装置２００に記憶されたデータを消去する場合、メモリ回路装置２００に記憶されたデータを読み出す場合が含まれる。
【００４７】
図４は、本実施の形態に係る信号処理回路装置１０の、音声データ再生時の動作の一例を示すフローチャートである。
【００４８】
まず、信号処理回路装置１０は、外部制御回路装置１００から音声再生コマンドを受信したか否かを判定する（ステップＳ１０）。例えば、信号処理部２０の制御部２１が外部制御回路装置１００からのコマンドをデコードし、音声再生コマンドを受信したか否かを判定する。音声再生コマンドを受信していない場合は、ステップＳ１０を繰り返す。
【００４９】
ステップＳ１０で外部制御回路装置１００から音声再生コマンドを受信した場合は、信号処理回路装置１０は、音声再生コマンドで指定された音声データをメモリ回路装置２００から読み込み、記憶部２２へ格納する（ステップＳ２０）。
【００５０】
次に、信号処理回路装置１０は、メモリ回路装置２００からの音声データの読み込みを完了したか否かを判定する（ステップＳ３０）。例えば、信号処理部２０の制御部２１が、音声データの読み込みを完了したか否かを判定する。音声データの読み込みを完了していない場合には、ステップＳ２０とステップＳ３０を繰り返し、音声データの読み込みを継続する。
【００５１】
ステップＳ３０で音声データの読み込みが完了したものと判定した場合は、記憶部２２に格納された音声データを再生する（ステップＳ４０）。音声データの再生は、デコード部２３が、記憶部２２に格納された音声データをデコードし、デコード済みデータをＤ／Ａ変換部２４がＤ／Ａ変換してスピーカ２５０に出力することにより行う。
【００５２】
次に、信号処理回路装置１０は、音声データの再生が完了したか否かを判定する（ステップＳ５０）。例えば、信号処理部２０の制御部２１が、音声データの再生が完了したか否かを判定する。音声データの再生が完了していない場合には、ステップＳ４０とステップＳ５０を繰り返し、音声データの再生を継続する。
【００５３】
ステップＳ５０で音声データの再生が完了したものと判定した場合は、音声データの再生を終了する。
【００５４】
この半導体装置１によれば、外部制御回路装置１００からのコマンドに基づいてメモリ回路装置２００に記憶されたデータを用いてデータ処理を行うことが可能になる。このため、データを外部制御回路装置１００から受信してデータ処理を行う構成に比べて、外部制御回路装置１００での処理時間を短縮することができる。したがって、システム全体の効率を向上することができる。
【００５５】
また、信号処理回路装置１０にバイパス回路５０を設けることにより、外部制御回路装置１００からメモリ回路装置２００にアクセスすることができる。さらに、第１の入出力インターフェイス部３０、信号処理部２０、第２の入出力インターフェイス部４０を迂回して外部制御回路装置１００からメモリ回路装置２００にアクセスすることにより、無駄な処理を削減することができる。
【００５６】
また、信号処理回路装置１０とメモリ回路装置２００を分けて設計することが可能になるため、それぞれの設計変更が容易になり、柔軟な設計が可能となる。
【００５７】
本実施の形態に係る信号処理回路装置１０は、選択部６０及び第１の入出力インターフェイス部３０に電気的に接続された外部端子群７０を含み、外部端子群７０は、外部制御回路装置１００が信号処理部２０へコマンドを送信する場合と、外部制御回路装置１００がメモリ回路装置２００へアクセスする場合とで共用されるように構成することが可能である。
【００５８】
本実施の形態に係る信号処理回路装置１０は、選択部６０に電気的に接続された第１の端子群８０を含み、第１の端子群８０は、信号処理部２０がメモリ回路装置２００から音声データを読み込む場合と、外部制御回路装置１００がメモリ回路装置２００へアクセスする場合とで共用されるように構成することが可能である。
【００５９】
また、本実施の形態に係るメモリ回路装置２００は、第３の入出力インターフェイス部２１０に電気的に接続された第２の端子群２２０を含む。第２の端子群２２０は、第１の端子群８０と電気的に接続され、第１の端子群８０及び第２の端子群２２０は、選択部６０と第３の入出力インターフェイス部２１０との通信経路の一部を構成する。
【００６０】
さらに、本実施の形態に係る信号処理回路装置１０は、第１の入出力インターフェイス部３０と第２の入出力インターフェイス部４０及び第３の入出力インターフェイス部２１０における通信プロトコルが同一にすることも可能である。本実施の形態においては、第１の入出力インターフェイス部３０と第２の入出力インターフェイス部４０及び第２の入出力インターフェイス部２１０はともに通信プロトコルとしてＳＰＩを採用している。
【００６１】
本実施の形態において、外部端子群７０は、外部端子７１乃至７４から構成されている。第１の端子群８０は、端子８１乃至８４から構成されている。第２の端子群２２０は、端子２２１乃至２２４から構成されている。
【００６２】
外部制御回路装置１００と第１の入出力インターフェイス部３０との間で通信する場合、すなわち外部制御回路装置１００が信号処理部２０へコマンドを送信する場合においては、外部制御回路装置１００から外部端子７１を介してクロック信号ＳＣＫＳ、外部端子７３を介してデータ入力信号ＳＩＳ、外部端子７４を介してチップセレクト信号ＮＳＣＳＳが第１の入出力インターフェイス部３０に入力され、第１の入出力インターフェイス部３０から外部端子７２を介してデータ出力信号ＳＯＳが外部制御回路装置１００へ出力される。
【００６３】
外部制御回路装置１００と選択部６０との間で通信する場合、すなわち外部制御回路１００がメモリ回路装置２００へ音声データを書き込む場合においては、外部制御回路装置１００から外部端子７１を介してクロック信号ＳＣＫＳ、外部端子７３を介してデータ入力信号ＳＩＳ、外部端子７４を介してチップセレクト信号ＮＳＣＳＳが、それぞれバイパス回路５０を介して選択部６０に入力され、選択部６０からバイパス回路５０と外部端子７２を介してデータ出力信号ＳＯＳが外部制御回路装置１００へ出力される。
【００６４】
第２の入出力インターフェイス部４０と選択部６０との間で通信する場合おいては、第２の入出力インターフェイス部４０からクロック信号ＳＣＫＡ、データ入力信号ＳＩＡ、チップセレクト信号ＮＳＣＳＡが選択部６０に出力され、選択部６０からデータ出力信号ＳＯＡが第２の入出力インターフェイス部４０へ入力される。
【００６５】
選択部６０と第３の入出力インターフェイス部２１０との間で通信する場合においては、選択部６０から端子８１及び２２１を介してクロック信号ＳＣＫ、端子８３及び２２３を介してデータ入力信号ＳＩ、端子８４及び２２４を介してチップセレクト信号ＣＳが第３の入出力インターフェイス部２１０に出力され、第３の入出力インターフェイス部２１０から端子２２２及び８２を介してデータ出力信号ＳＯが選択部６０へ入力される。
【００６６】
選択部６０が通信対象として外部制御回路装置１００を選択した場合、すなわち外部制御回路装置１００がメモリ回路装置２００へアクセスする場合には、選択部６０は、クロック信号ＳＣＫとして外部制御回路装置１００から入力されたクロック信号ＳＣＫＳを、データ入力信号ＳＩとして外部制御回路装置１００から入力されたデータ入力信号ＳＩＳを、チップセレクト信号ＣＳとして外部制御回路装置１００から入力されたチップセレクト信号ＮＳＣＳＳを第３の入出力インターフェイス部２１０へ出力し、データ出力信号ＳＯＳとして第３の入出力インターフェイス部２１０から入力されたデータ出力信号ＳＯを外部制御回路装置１００へ出力する。
【００６７】
選択部６０が通信対象として第２の入出力インターフェイス部３０を選択した場合、すなわち信号処理部２０がメモリ回路装置２００から音声データを読み込む場合には、選択部６０は、クロック信号ＳＣＫとして第２の入出力インターフェイス部３０から入力されたクロック信号ＳＣＫＡを、データ入力信号ＳＩとして第２の入出力インターフェイス部３０から入力されたデータ入力信号ＳＩＡを、チップセレクト信号ＣＳとして第２の入出力インターフェイス部３０から入力されたチップセレクト信号ＮＳＣＳＡを第３の入出力インターフェイス部２１０へ出力し、データ出力信号ＳＯＳとして第３の入出力インターフェイス部２１０から入力されたデータ出力信号ＳＯを第２の入出力インターフェイス部３０へ出力する。
【００６８】
このように、外部端子群７０を、外部制御回路装置１００が信号処理部２０へコマンドを送信する場合と、外部制御回路装置１００がメモリ回路装置２００へアクセスする場合とで共用するように構成することにより、信号処理回路装置１０の外部端子数の増加を抑制することができる。
【００６９】
また、第１の端子群８０を、信号処理部２０がメモリ回路装置２００から音声データを読み込む場合と、外部制御回路装置１００がメモリ回路装置２００へ音声データを書き込む場合とで共用するように構成することにより、信号処理回路装置１０の端子数の増加を抑制することができる。
【００７０】
さらに、第１の入出力インターフェイス部３０と第２の入出力インターフェイス部４０における通信プロトコルを同一にすることにより、信号処理部２０が音声データを再生する場合（外部制御回路装置１００が信号処理部２０へコマンドを送信する場合及び信号処理部２０がメモリ回路装置２００から音声データを読み込む場合）と外部制御回路装置１００がメモリ回路装置２００へアクセスする場合とで、外部制御回路装置１００が有する入出力インターフェイス（図示せず）やメモリ回路装置２００が有する第３の入出力インターフェイス部２１０もそれぞれ共用することができる。
【００７１】
なお、メモリ回路装置２００は、信号処理回路装置１０又は外部制御回路装置１００から第３の入出力インターフェイス部２１０を介して供給される通信クロック信号を動作クロックとして利用して動作させることが可能である。
【００７２】
本実施の形態に係る半導体装置１において、信号処理回路装置１０及びメモリ回路装置２００は、それぞれ板状の直方体に形成され、第１の端子群８０に含まれる各端子８１乃至８４の最寄辺と、各端子８１乃至８４と電気的に接続され第２の端子群２２０に含まれる各端子２２１乃至２２４の最寄辺とが、互いに最も近い平行な辺となる位置に設けることが可能である。
【００７３】
さらに、第１の端子群８０に含まれる端子８１乃至８４と、端子８１乃至８４と接続され第２の端子群２２０に含まれる端子２２１乃至２２４とを、それぞれ同一順序で設けることが可能である。
【００７４】
図５は、本実施の形態に係る信号処理回路装置１０とメモリ回路装置２００の配置の一例を示す平面図である。
【００７５】
信号処理回路装置１０とメモリ回路装置２００は、互いに積層されて構成されている。信号処理回路装置１０には、第１の端子群８０を構成する端子８１乃至８４が設けられている。また、メモリ回路装置２００には、第２の端子群２２０を構成する端子２２１乃至２２４が設けられている。端子８１は端子２２１と、端子８２は端子２２２と、端子８３は端子２２３と、端子８４は端子２２４とそれぞれボンディングワイヤ３０２により電気的に接続されている。
【００７６】
図５に示す配置例において、第１の端子群８０に含まれる端子８１の最寄辺は、信号処理回路装置１０の辺Ａである。また、この端子８１と電気的に接続され、第２の端子群２２０に含まれる端子２２１の最寄辺は、メモリ回路装置２００の辺Ｂである。端子８２と端子２２２、端子８３と端子２２３、端子８４と端子２２４の関係もそれぞれ同様である。
【００７７】
このように、互いに接続される端子の最寄辺が、互いに最も近い平行な辺となる位置に信号処理回路装置１０とメモリ回路装置２００を設けることにより、端子間の距離が短くなり、ワイヤボンディングが容易になる。
【００７８】
図５に示す配置例において、第１の端子群８０は、クロック信号ＳＣＫの通信経路となる端子８１、データ出力信号ＳＯの通信経路となる端子８２、データ入力信号ＳＩの通信経路となる端子８３、チップセレクト信号ＣＳの通信経路となる端子８４の順に設けられている。同様に、第２の端子群２２０は、クロック信号ＳＣＫの通信経路となる端子２２１、データ出力信号ＳＯの通信経路となる端子２２２、データ入力信号ＳＩの通信経路となる端子２２３、チップセレクト信号ＣＳの通信経路となる端子２２４の順に設けられている。
【００７９】
このように、第１の端子群８０に含まれる端子と、第２の端子群に含まれる端子とを、それぞれ同一順序で設けることにより、ボンディングワイヤ３０２が交差することがなく、ワイヤボンディングが容易になる。
【００８０】
本実施の形態に係る半導体装置１において、信号処理回路装置１０及びメモリ回路装置２００の少なくとも一方は、アナログ回路部を含み、アナログ回路部は、信号処理回路装置１０とメモリ回路装置２００との積層領域以外の領域に設けることが可能である。信号処理回路装置１０とメモリ回路装置２００との積層領域とは、信号処理回路装置１０とメモリ回路装置２００とが対向する面の、互いに重なり合う領域である。
【００８１】
図５に示す配置例において、信号処理回路装置１０はアナログ回路部１４０を、メモリ回路装置２００はアナログ回路部２４０を含んで構成されている。
【００８２】
本実施の形態において、アナログ回路部１４０は、信号処理回路装置１０を駆動するための電源電圧を生成するレギュレータ回路を含んで構成されている。また、アナログ回路部２４０は、メモリ回路装置２００を駆動するための電源電圧を生成するレギュレータ回路を含んで構成されている。
【００８３】
信号処理回路装置１０とメモリ回路装置２００とを積層させることにより、積層領域には、積層させない通常の状態とは異なる圧力が加わるなどの影響により、アナログ回路部の特性が変化する場合がある。
【００８４】
本実施の形態のように、信号処理回路装置１０とメモリ回路装置２００との積層領域以外の領域にアナログ回路部を設けることにより、信号処理回路装置１０とメモリ回路装置２００とを積層させることによるアナログ回路部の特性変化を回避することができる。
【００８５】
本実施の形態に係る信号処理回路装置１０は、選択部６０により通信対象を選択するための選択信号ＳＳを受け付ける設定端子９０を含み、選択部６０は、選択信号ＳＳに基づいて通信対象を選択することが可能である。
【００８６】
また、本実施の形態に係る信号処理回路装置１０では、信号処理部２０は、選択部６０が通信対象を第２の入出力インターフェイス部４０から外部制御回路装置１００へ変更するための変更コマンドを外部制御回路装置１００から受け付け、選択変更信号ＳＣを生成し、選択部６０は、選択変更信号ＳＣに基づいて通信対象を第２の入出力インターフェイス部４０から外部制御回路装置１００へ変更することが可能である。選択変更信号ＳＣは、例えば信号処理部２０の制御部２１で生成するものとしてもよい。
【００８７】
さらに、本実施の形態に係る信号処理回路装置１０は、全ての設定を初期状態に戻すためのリセット信号ＮＲＥＳＥＴを受け付けるリセット端子９９を含み、初期状態においては、選択部６０の通信対象が第２の入出力インターフェイス部４０としている。全ての設定には、例えば制御部２１や選択部６０での種々の設定が含まれる。リセット信号ＮＲＥＳＥＴとしては、例えば、Ｌｏｗレベルの信号とし、信号処理回路装置１０の通常の動作中にはＨｉｇｈレベルの信号をリセット端子９９に入力するように構成してもよい。
【００８８】
また、本実施の形態に係る信号処理回路装置１０は、選択信号ＳＳと選択変更信号ＳＣが入力され、制御信号Ｓを出力するＯＲ回路９５を含み、選択部６０は、制御信号Ｓに基づいて（すなわち、選択信号ＳＳと選択変更信号ＳＣの両方に基づいて）通信対象を選択することも可能である。
【００８９】
図６は、選択信号ＳＳ、選択変更信号ＳＣ、制御信号Ｓと選択部６０の通信対象との対応の一例を示す表である。図６において、選択信号ＳＳ、選択変更信号ＳＣ及び制御信号ＳがＬｏｗレベルの場合を「０」、Ｈｉｇｈレベルと場合を「１」と表記する。
【００９０】
ＯＲ回路９５は、選択信号ＳＳ及び選択変更信号ＳＣがともにＬｏｗレベルである場合には、制御信号ＳとしてＬｏｗレベルを出力し、選択信号ＳＳ及び選択変更信号ＳＣの少なくとも一方がＨｉｇｈレベルである場合には、制御信号ＳとしてＨｉｇｈレベルを出力する。
【００９１】
選択部６０は、制御信号ＳがＬｏｗレベルの場合には、通信対象として第２の入出力インターフェイス部４０を選択し、制御信号ＳがＨｉｇｈレベルの場合には、通信対象として外部制御回路装置１００を選択する。なお本実施の形態では、初期状態において、選択信号ＳＳ及び選択変更信号ＳＣはＬｏｗレベルに設定されている。すなわち、初期状態においては、信号処理部２０がメモリ回路装置２００から音声データを読み込む動作（定常動作）を行う。
【００９２】
図７は、選択信号ＳＳにより選択部６０を制御する場合のフローチャートである。
【００９３】
まず初期状態では、定常動作（信号処理部２０がメモリ回路装置２００から音声データを読み込む動作）を行う（ステップＳ１００）。この場合、選択部６０は、通信対象として第２の入出力インターフェイス部４０を選択する。
【００９４】
次に、設定端子９０から選択信号ＳＳとして「１」が入力されているか否かを判定する（ステップＳ１０２）。ステップＳ１０２の判定は、制御信号Ｓが「１」になっているか否かを基に選択部６０が判定することができる。例えば、制御信号Ｓが「１」になっている期間が所定時間継続した場合に、選択信号ＳＳとして「１」が入力されているものと判定してもよい。ステップＳ１０２において、選択信号ＳＳとして「０」が入力されているものと判定した場合は、定常動作を継続し、ステップＳ１０２を繰り返す。
【００９５】
ステップＳ１０２において、選択信号ＳＳとして「１」が入力されているものと判定した場合は、アクセス動作（外部制御回路装置１００がメモリ回路装置２００にアクセスする動作）を行う（ステップＳ１０４）。この場合、選択部６０は、通信対象として外部制御回路装置１００を選択する。また、外部制御回路装置１００から送信される音声データを制御部２１が誤ってコマンドと解釈しないよう、制御部２１の入力信号をマスクしてもよい。
【００９６】
次に、設定端子９０から選択信号ＳＳとして「０」が入力されているか否かを判定する（ステップＳ１０６）。ステップＳ１０６の判定は、制御信号Ｓが「０」になっているか否かを基に選択部６０が判定することができる。例えば、制御信号Ｓが「０」になっている期間が所定時間継続した場合に、選択信号ＳＳとして「０」が入力されているものと判定してもよい。ステップＳ１０６において、選択信号ＳＳとして「１」が入力されているものと判定した場合は、アクセス動作を継続し、ステップＳ１０６を繰り返す。
【００９７】
ステップＳ１０６において、選択信号ＳＳとして「０」が入力されているものと判定した場合は、定常動作を行う（ステップＳ１０８）。この場合、選択部６０は、通信対象として第２の入出力インターフェイス部４０を選択する。
【００９８】
図８は、選択変更信号ＳＣにより選択部６０を制御する場合のフローチャートである。
【００９９】
まず初期状態では、定常動作（信号処理部２０がメモリ回路装置２００から音声データを読み込む動作）を行う（ステップＳ２００）。この場合、選択部６０は、通信対象として第２の入出力インターフェイス部４０を選択する。
【０１００】
次に、信号処理部２０から選択変更信号ＳＣとして「１」が出力されているか否かを判定する（ステップＳ２０２）。ステップＳ２０２の判定は、制御信号Ｓが「１」になっているか否かを基に選択部６０が判定することができる。例えば、制御信号Ｓが「１」になっている期間が所定時間継続した場合に、選択変更信号ＳＣとして「１」が出力されているものと判定してもよい。ステップＳ２０２において、選択変更信号ＳＣとして「０」が出力されているものと判定した場合は、定常動作を継続し、ステップＳ２０２を繰り返す。
【０１０１】
ステップＳ２０２において、選択変更信号ＳＣとして「１」が出力されているものと判定した場合は、アクセス動作（外部制御回路装置１００がメモリ回路装置２００にアクセスする動作）を行う（ステップＳ２０４）。この場合、選択部６０は、通信対象として外部制御回路装置１００を選択する。また、外部制御回路装置１００から送信される音声データを制御部２１が誤ってコマンドと解釈しないよう、制御部２１の入力信号をマスクしてもよい。
【０１０２】
次に、リセット端子９９からリセット信号ＮＲＥＳＥＴが入力されたか否かを判定する（ステップＳ２０６）。リセット信号ＮＲＥＳＥＴが入力されると、信号処理部２０は選択変更信号ＳＣとして「０」を出力する。したがって、ステップＳ２０６の判定は、制御信号Ｓが「０」になっているか否かを基に選択部６０が判定することができる。例えば、制御信号Ｓが「０」になっている期間が所定時間継続した場合に、リセット信号ＮＲＥＳＥＴが入力されたものと判定してもよい。ステップＳ２０６において、リセット信号ＮＲＥＳＥＴが入力されていないものと判定した場合は、アクセス動作を継続し、ステップＳ２０６を繰り返す。
【０１０３】
ステップＳ２０６において、リセット信号ＮＲＥＳＥＴが入力されたものと判定した場合は、定常動作に設定される（ステップＳ２０８）。この場合、選択部６０は、通信対象として第２の入出力インターフェイス部４０を選択する。
【０１０４】
なお、本発明は本実施の形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１０５】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【０１０６】
例えば、本実施の形態の説明においては、信号処理回路装置１０と外部制御回路装置１００やメモリ回路装置２００との通信プロトコルがＳＰＩである場合について説明したが、Ｉ２ＣやＵＡＲＴなど、必要に応じて他の通信プロトコルを採用してもよい。
【図面の簡単な説明】
【０１０７】
【図１】本実施の形態に係る半導体装置の概略について説明するための概念図。
【図２】本実施の形態に係る半導体装置の構造の一例を示す断面図。
【図３】本実施の形態に係る半導体装置について説明するための回路ブロック図。
【図４】本実施の形態に係る信号処理回路装置の、音声データ再生時の動作の一例を示すフローチャート。
【図５】本実施の形態に係る信号処理回路装置とメモリ回路装置の配置の一例を示す平面図。
【図６】選択信号、選択変更信号、制御信号と選択部の通信対象との対応の一例を示す表。
【図７】選択信号により選択部を制御する場合のフローチャート。
【図８】選択変更信号により選択部を制御する場合のフローチャート。
【符号の説明】
【０１０８】
１  半導体装置、１０  信号処理回路装置、２０  信号処理部、２１  制御部、２２  記憶部、２３  デコード部、２４  Ｄ／Ａ変換部、３０  第１の入出力インターフェイス部、４０  第２の入出力インターフェイス部、５０  バイパス回路、６０  選択部、７０  外部端子群、７１〜７４  外部端子、８０  第１の端子群、８１〜８４  端子、９０  設定端子、９９  リセット端子、１００  外部制御回路装置、１４０  アナログ回路部、２００  メモリ回路装置、２１０  第３の入出力インターフェイス部、２２０  第２の端子群、２２１〜２２４  端子、２４０  アナログ回路部、２５０  スピーカ、３００  モールド樹脂、３０２  ボンディングワイヤ、３０４  リードフレーム、３０６  接着剤
【図１】
2010066818.tif 000003
【図２】
2010066818.tif 000004
【図３】
2010066818.tif 000005
【図４】
2010066818.tif 000006
【図５】
2010066818.tif 000007
【図６】
2010066818.tif 000008
【図７】
2010066818.tif 000009
【図８】
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