(57)【要約】【課題】ベース基板に固定された単結晶半導体層の結晶性が向上、および平坦性の向上したＳＯＩ基板および半導体装置の作製方法を提供する。【解決手段】半導体基板上に絶縁膜を形成し、絶縁膜を介して前記半導体基板に加速されたイオンを照射することにより、半導体基板に脆化領域を形成する工程と、前記半導体基板の表面とベース基板の表面とを対向させ、絶縁膜の表面と前記ベース基板の表面とを接合させる工程と、絶縁膜の表面と前記ベース基板の表面とを接合させた後に熱処理を行い、脆化領域において分離することにより、ベース基板上に絶縁膜を介して半導体層を形成する工程と、半導体層にエッチング処理を行う工程と、エッチング処理が行われた半導体層にレーザビームを照射する工程と、レーザビームが照射された半導体層にプラズマを照射する。【選択図】図２
2010103515.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成し、前記絶縁膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板に脆化領域を形成し、
前記半導体基板の表面とベース基板の表面とを対向させ、前記絶縁膜の表面と前記ベース基板の表面とを接合させ、
前記絶縁膜の表面と前記ベース基板の表面とを接合させた後に熱処理を行い、前記脆化領域において分離することにより、前記ベース基板上に前記絶縁膜を介して半導体層を形成し、
前記半導体層にエッチング処理を行い、
前記エッチング処理が行われた半導体層にレーザビームを照射し、
前記レーザビームが照射された半導体層にプラズマを照射することを特徴とするＳＯＩ基板の作製方法。
【請求項２】
半導体基板上に絶縁膜を形成し、前記絶縁膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板に脆化領域を形成し、
前記半導体基板の表面とベース基板の表面とを対向させ、前記絶縁膜の表面と前記ベース基板の表面とを接合させ、
前記絶縁膜の表面と前記ベース基板の表面とを接合させた後に熱処理を行い、前記脆化領域において分離することにより、前記ベース基板上に前記絶縁膜を介して半導体層を形成し、
前記半導体層に第１のエッチング処理を行い、
第１のエッチング処理が行われた半導体層にレーザビームを照射し、
前記レーザビームが照射された半導体層に第２のエッチング処理を行い、
前記第２のエッチング処理が行われた半導体層にプラズマを照射することを特徴とするＳＯＩ基板の作製方法。
【請求項３】
半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板に脆化領域を形成し、
ベース基板上に第２の絶縁膜を形成し、
前記半導体基板上の前記第１の絶縁膜及び前記ベース基板上の前記第２の絶縁膜とを対向させ、前記第１の絶縁膜の表面と前記第２の絶縁膜の表面とを接合させ、
前記第１の絶縁膜の表面と前記第２の絶縁膜の表面とを接合させた後に熱処理を行い、前記脆化領域において分離することにより、前記ベース基板上に前記第１及び第２の絶縁膜を介して半導体層を形成し、
前記半導体層にエッチング処理を行い、
前記エッチング処理が行われた半導体層にレーザビームを照射し、
前記レーザビームが照射された半導体層にプラズマを照射することを特徴とするＳＯＩ基板の作製方法。
【請求項４】
半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板に脆化領域を形成し、
ベース基板上に第２の絶縁膜を形成し、
前記半導体基板上の前記第１の絶縁膜及び前記ベース基板上の第２の絶縁膜とを対向させ、前記第１の絶縁膜の表面と前記第２の絶縁膜の表面とを接合させ、
前記第１の絶縁膜の表面と前記第２の絶縁膜の表面とを接合させた後に熱処理を行い、脆化領域において分離することにより、前記ベース基板上に前記第１及び第２の絶縁膜を介して半導体層を形成し、
前記半導体層に第１のエッチングを行い、
前記第１のエッチング処理が行われた半導体層にレーザビームを照射し、
前記レーザビームが照射された半導体層に第２のエッチングを行うことにより半導体層を除去し、
前記第２のエッチング処理が行われた半導体層にプラズマ処理を照射することを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１又は請求項２において、
前記のプラズマ処理は、誘導結合プラズマ方式を用いて行うことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ベース基板として、ガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記イオンの照射を、イオンドーピング装置を用いて行うことを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項７において、
前記半導体基板に照射するイオンとして、Ｈ３＋イオンを主成分とすることを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記熱処理を、ベース基板の歪点以下の温度で行うことを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面に単結晶半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有するＳＯＩ基板の製造方法及びＳＯＩ構造を有する半導体装置の作製方法に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照。）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに脆化領域を形成し、別のシリコンウエハと貼り合わせる。次に、熱処理を行うことにより該脆化領域において分離することで、脆化領域が形成されたシリコンウエハと、別のシリコンウエハに薄いシリコン層を形成する。さらに、酸化性雰囲気下での熱処理にシリコン層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃から１３００℃で熱処理を行って接合強度を高める必要があるとされている。
【０００４】
また、このようなスマートカット法を用いて、単結晶シリコン層をガラスからなるベース基板上に形成する方法が提案されている（例えば、特許文献２参照）。
【０００５】
このようにして形成されたシリコン層は、脆化領域を形成するために行うイオン照射工程や、分離工程により、シリコン層の内部及び表面には結晶欠陥が残存し、表面の平坦性が著しく劣化した状態となっている。また、脆化領域における分離がスムーズに行われないと、シリコン層の表面が荒れたり、シリコン層の膜厚がばらついたり、シリコン層に微細なクラックが生じるといった問題が生じる。
【０００６】
シリコン層の結晶欠陥の除去は、１０００℃以上の温度で加熱することで実現できるが、歪み点が７００℃以下のガラス基板に貼り付けられたシリコン層の結晶欠陥の除去には、このような高温プロセスは用いることができない。そこで、特許文献３に示されるように、シリコン層にレーザビームを照射することで、シリコン層を再結晶化させてシリコン層の結晶品質を高める試みがなされている（特許文献３）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１２４０９２号公報
【特許文献２】特開２００２−１７０９４２号公報
【特許文献３】特開２００５−２５２２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、単結晶シリコン基板を分離した後のシリコン層の表面には結晶欠陥や、分離の際に生じるダメージが残存している。このような状態で、単結晶シリコン層の結晶欠陥を除去するために、レーザを照射することで、シリコン層の表面から結晶欠陥やダメージが単結晶シリコン層内部に取り込まれてしまうという問題がある。また、シリコン層を溶融させて再結晶化させる際に、シリコン層の表面に凹凸が生じるという問題がある。
【０００９】
このような問題点に鑑み、ガラス基板のような耐熱性が低く、かつ撓みやすい基板をベース基板に用いても、ベース基板に固定された単結晶半導体層の平坦性の向上、および結晶性が向上したＳＯＩ基板の作製方法を提供することを課題の一とする。また、そのようなＳＯＩ基板を用いた半導体装置の作製方法を提供することを課題の一つとする。
【課題を解決するための手段】
【００１０】
本発明に係るＳＯＩ基板の作製方法は、ベース基板に接着された単結晶半導体層の表面に対してエッチング処理を行い、単結晶半導体層の表面にレーザビームを照射し、単結晶半導体層の表面にプラズマ処理をすることを特徴としている。以下に、本発明の具体的な構成について説明する。
【００１１】
本発明の一態様は、半導体基板上に絶縁膜を形成し、絶縁膜を介して半導体基板に加速されたイオンを照射することにより、半導体基板に脆化領域を形成と、半導体基板の表面とベース基板の表面とを対向させ、絶縁膜の表面とベース基板の表面とを接合させ、絶縁膜の表面とベース基板の表面とを接合させた後に熱処理を行い、脆化領域において分離することにより、ベース基板上に絶縁膜を介して半導体層を形成し、半導体層にエッチング処理を行い、エッチング処理が行われた半導体層にレーザビームを照射し、レーザビームが照射された半導体層にプラズマを照射することを含む。
【００１２】
本発明の一態様は、半導体基板上に絶縁膜を形成し、絶縁膜を介して半導体基板に加速されたイオンを照射することにより、半導体基板に脆化領域を形成し、半導体基板の表面とベース基板の表面とを対向させ、絶縁膜の表面とベース基板の表面とを接合させ、絶縁膜の表面とベース基板の表面とを接合させた後に熱処理を行い、脆化領域において分離することにより、ベース基板上に絶縁膜を介して半導体層を形成し、半導体層に第１のエッチング処理を行い、第１のエッチング処理が行われた半導体層にレーザビームを照射し、レーザビームが照射された半導体層に第２のエッチング処理を行い、第２のエッチング処理が行われた半導体層にプラズマを照射することを含む。
【００１３】
なお、本明細書において単結晶とは、ある結晶軸に注目した場合、その結晶軸の方向が試料のどの部分においても同じ方向を向いている結晶のことをいい、かつ結晶と結晶との間に結晶粒界が存在しない結晶である。なお、本明細書では、結晶欠陥やダングリグボンドを含んでいても、上記のように結晶軸の方向が揃っており、粒界が存在していない結晶であるものは単結晶とする。また、単結晶半導体層の再単結晶化とは、単結晶構造の半導体層が、その単結晶構造と異なる状態（例えば、液相状態）を経て、再び単結晶構造になることをいう。あるいは、単結晶半導体層の再単結晶化とは、単結晶半導体層を再結晶化して、単結晶半導体層を形成するということもできる。
【００１４】
本明細書において、脆化領域とは、単結晶半導体基板へイオンビームを照射し、イオンにより結晶欠陥を有するように脆弱化された領域である。この脆化領域を、熱処理によって亀裂を生じさせるなどにより分割することで、単結晶半導体基板より単結晶半導体層を分離することができる。
【００１５】
本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路及び電子機器は全て半導体装置である。
【００１６】
また、本明細書において表示装置とは、液晶表示装置や発光装置含む。液晶表示装置は液晶素子を含み、発光装置は発光素子を含む。発光素子は、電流又は電圧によって輝度が抑制される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【発明の効果】
【００１７】
本発明を適用することで、耐熱性の低い支持基板を用いた場合であっても、結晶欠陥を減少させ、平坦性を高めることができる。また、このようなＳＯＩ基板を用いて、優れた特性の半導体装置を作製することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るＳＯＩ基板の作製方法の一例を示す図。
【図２】本発明に係るＳＯＩ基板の作製方法の一例を示す図。
【図３】本発明に係るＳＯＩ基板の作製方法の一例を示す図。
【図４】本発明に係るＳＯＩ基板の作製方法の一例を示す図。
【図５】本発明に係るＳＯＩ基板の作製方法におけるプラズマ処理の一例を説明する図。
【図６】本発明に係るＳＯＩ基板を用いた半導体装置の一例を示す図。
【図７】本発明に係るＳＯＩ基板を用いた半導体装置の一例を示す図。
【図８】本発明に係るＳＯＩ基板により得られるマイクロプロセッサの構成を示すブロック図。
【図９】本発明に係るＳＯＩ基板により得られるＲＦＣＰＵの構成を示すブロック図。
【図１０】（Ａ）液晶表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１０（Ａ）の断面図。
【図１１】（Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１１（Ａ）の断面図。
【図１２】本発明に係るＳＯＩ基板を用いた電子機器を示す図。
【図１３】本発明に係るＳＯＩ基板を用いた携帯電話を示す図。
【図１４】単結晶シリコン層の表面粗さを測定した結果を示す図。
【図１５】表面ＳＥＭ像を示す図。
【図１６】単結晶シリコン層の表面粗さを測定した結果を示す図。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。具体的には、ベース基板上に絶縁層を介して単結晶半導体層を形成し、当該単結晶半導体層の平坦性を向上させる工程に関して説明する。
【００２１】
まず、単結晶半導体基板１００とベース基板１１０とを準備する（図１（Ａ−１）、（Ｂ）参照）。
【００２２】
単結晶半導体基板１００として、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板も用いることができる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板１００の形状は円形に限られず、例えば、矩形状等に加工して用いることも可能である。また、単結晶半導体基板１００は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。以下の説明では、単結晶半導体基板１００として、ＣＺ法を用いて作製された単結晶シリコン基板を用いる場合について示す。
【００２３】
ベース基板１１０として、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。他にも、ベース基板１１０として単結晶半導体基板（例えば、単結晶シリコン基板等）を用いてもよい。本実施の形態では、ガラス基板を用いる場合について説明する。ベース基板１１０として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【００２４】
次に、単結晶半導体基板１００上に絶縁膜１０２を形成する（図１（Ａ−２）参照）。絶縁膜１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の絶縁層を単層又は積層させて形成することができる。これらの膜は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【００２５】
本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００２６】
次に、絶縁膜を介して単結晶半導体基板にイオンを照射することにより、単結晶半導体基板１００に脆化領域１０４を形成する（図１（Ａ−３）参照）。脆化領域１０４は、運動エネルギーを有する水素等のイオンを単結晶半導体基板１００に照射することにより形成することができる。
【００２７】
次に、絶縁膜１０２を介して単結晶半導体基板１００とベース基板１１０とを貼り合わせる（接合するともいう）（図１（Ｃ）参照）。その後、熱処理を行い、前記脆化領域において分離（劈開）することにより、ベース基板１１０上に絶縁膜１０２を介して単結晶半導体層１１２を設ける（図１（Ｄ）参照）。なお、熱処理は、ベース基板１１０の歪点以下の温度で行うことが好ましい。
【００２８】
加熱処理を行うことで、温度上昇によって脆化領域１０４に形成されている微小な孔において内部の圧力が上昇する。圧力の上昇により、脆化領域１０４に沿って単結晶半導体基板１００が分離する。絶縁膜１０２はベース基板１１０に接合しているので、ベース基板１１０上には単結晶半導体基板１００から分離された単結晶半導体層１１２が形成される。
【００２９】
一般的に、劈開後におけるベース基板１１０上に形成された単結晶半導体層１１２の表層部には、脆化領域１０４の形成及び脆化領域における分離により、結晶欠陥等が形成され、平坦性が劣化した状態となっている（図２（Ａ）参照）。また、単結晶半導体層１１２の表層部に、自然酸化膜１１３が形成される。自然酸化膜１１３の表面は汚染物が付着している。そこで、単結晶半導体層１１２の表面に形成された自然酸化膜１１３及び単結晶半導体層１１２の表層部に残存する結晶欠陥等を除去する（図２（Ｂ）参照）。
【００３０】
自然酸化膜１１３及び単結晶半導体層１１２の表層部に残存する結晶欠陥等の除去は、エッチング処理により行う。エッチング処理としては、ドライエッチング、ウェットエッチング、又は両者を組み合わせて行う。また、エッチング処理の代わりにＣＭＰ等の研磨処理を行ってもよい。なお、ここでのエッチング処理を第１のエッチング処理とも記す。
【００３１】
自然酸化膜１１３及び単結晶半導体層１１２のエッチング処理方法は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等を用いることができる。エッチングガスは、例えば、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ８、Ｃ２Ｆ６、ＮＦ３、フッ化硫黄等のフッ素系のガス、ＨＢｒ等の臭素系のガスを用いることによりエッチングすることが可能である。その他、ＨｅやＡｒやＸｅなどの不活性ガス、又はＯ２ガス、Ｈ２ガスを用いることができる。なお、エッチング処理は、複数回に分けて行ってもよい。単結晶半導体層１１２に存在する欠陥の大きさや深さは、イオンを添加するエネルギーの大きさやドーズ量に起因するため、エッチング処理によって単結晶半導体層１１２の表面を除去する膜厚は、エッチング処理前の単結晶半導体層１１２の膜厚とその表面粗さの程度によって適宜設定すればよい。
【００３２】
このようにして、ベース基板１１０上に形成された単結晶半導体層１１２の表層部を除去することにより、単結晶半導体層１１２の結晶欠陥等の除去、平坦化を図ることができる。
【００３３】
次に、表層部が除去された単結晶半導体層１１２にレーザビーム１１４を照射する（図２（Ｃ）参照）。単結晶半導体層１１２の内部には、脆化領域１０４形成のためのイオン照射工程によって結晶欠陥が形成されている。単結晶半導体層１１２の分離面側から、または、ベース基板１１０側からレーザビーム１１４を照射することで、単結晶半導体層１１２を溶融させ、結晶性の改善および平坦性の向上を図る。単結晶半導体層１１２にレーザビーム１１４を照射することで、単結晶半導体層１１２を部分溶融又は完全溶融させる。
【００３４】
好ましくは、レーザビーム１１４の照射により、単結晶半導体層１１２を部分溶融させる。単結晶半導体層を部分溶融させることで、溶融されていない固相部分から結晶成長が進行するため、結晶性を低下させることなく、結晶欠陥を修復することができる。なお、本明細書において、部分溶融とは、単結晶半導体層の一部（例えば、上層部分）は溶融されて液相状態となるが、その他（例えば、下層部分）は溶融せずに固相状態のままであることをいう。また、完全溶融とは、単結晶半導体層が下部界面付近まで溶融されて、液相状態になることをいう。
【００３５】
レーザビーム１１４の照射により単結晶半導体層１１２を部分溶融させながら、単結晶半導体層１１２に対してレーザビーム１１４を走査することで、溶融されていない固相部分から結晶成長が進行する。これにより、単結晶半導体層１１２の結晶欠陥が減少し、結晶性が向上する。溶融されていない部分は、単結晶であり、結晶方位が揃っているため、結晶粒界が形成されず、レーザビーム１１４照射後の単結晶半導体層１１２は、結晶粒界のない単結晶半導体層とすることができる。また、溶融された領域は凝固することで再単結晶化するが、隣接している溶融していない部分の単結晶半導体と結晶方位が揃った単結晶半導体が形成される。よって、主表面の面方位が（１００）の単結晶シリコンを単結晶半導体基板１００として用いた場合、単結晶半導体層１１２の主表面の面方位は（１００）であり、レーザビーム１１４照射によって溶融し、再単結晶化された単結晶半導体層１１２の主表面の面方位（１００）になる。なお、レーザビーム１１４照射の代わりにＲＴＡやフラッシュランプ照射を行ってもよい。
【００３６】
このように、単結晶半導体層の分離面の表層部を除去した後に、レーザビーム１１４を照射することで、単結晶半導体層に結晶欠陥や汚染物等が取り込まれてしまうことを防ぐことができる。また、自然酸化膜を除去することによって、レーザビーム１１４の照射による表面荒れを防ぐことができる。
【００３７】
次に、単結晶半導体層１１２の平坦化のためにプラズマ処理を行う（図２（Ｄ）参照）。
【００３８】
ここでは、真空状態のチャンバーに不活性ガス（例えば、Ａｒガス）を導入し、被処理面（ここでは、単結晶半導体層１１２）にバイアス電圧を印加してプラズマ状態として行う。プラズマ中には電子とＡｒの陽イオンが存在し、陰極方向（単結晶半導体層１１２側）にＡｒの陽イオンが加速される。加速されたＡｒの陽イオンが単結晶半導体層１１２表面に衝突することによって、単結晶半導体層１１２表面がスパッタエッチングされる。このとき、単結晶半導体層１１２表面の凸部から優先的にスパッタエッチングされ、当該単結晶半導体層１１２表面の平坦性を向上させることができる。また、加速されたＡｒの陽イオンによって、単結晶半導体層１１２表面の有機物等の不純物を除去することができる。また、真空状態のチャンバーに不活性ガスに加えて、反応性ガス（例えば、Ｏ２ガス、Ｎ２ガス）を導入し被処理面にバイアス電圧を印加してプラズマ状態として行うこともできる。反応性ガスを導入する場合、単結晶半導体層１１２表面がスパッタエッチングされることにより生じる欠損を補修することができる。
【００３９】
本実施の形態では、アルゴンガスを用いて、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式のプラズマ処理で行う。図５に、プラズマ処理装置の簡略構造図を示す。チャンバー６００上部の石英板６０１上にマルチスパイラルコイル６０２を配置し、マッチングボックス６０３を介してＲＦ電源６０４に接続されている。また、対向に配置された基板６１０（ここでは、ベース基板上に形成された単結晶半導体層１１２）側の下部電極６０５はＲＦ電源６０６に接続されている。基板６１０上方のマルチスパイラルコイル６０２にＲＦ電流が印加されると、マルチスパイラルコイル６０２にＲＦ電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生する。なお、式中μ０は磁化率である。
【００４０】
【数１】
2010103515.tif 000003
【００４１】
ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅが生じる。
【数２】
2010103515.tif 000004
【００４２】
この誘導電界Ｅで電子がθ方向に加速され、ガス分子と衝突し、プラズマが生成される。基板６１０側には、磁界Ｂがほとんどないので、電極間でシート状に広がった高密度のプラズマ領域が得られる。基板６１０側に印加するバイアス電圧により、陽イオンが加速されて基板６１０に衝突する。
【００４３】
このようにして、プラズマ処理を行うことにより、単結晶半導体層表面の平均面粗さ（Ｒａ）及び最大高低差（Ｐ−Ｖ）を低減させることができる。
【００４４】
プラズマ処理の具体的な条件は、Ａｒガスを用いて、ＩＣＰ電力１００〜３０００Ｗ、圧力０．１〜５．０Ｐａ、ガス流量５〜３００ｓｃｃｍ、ＲＦバイアス電圧７５〜３００Ｗで行えばよい。より具体的には、ＩＣＰ電力５００Ｗ（０．１１Ｗ／ｃｍ２）、圧力１．３５Ｐａ、ガス流量１００ｓｃｃｍ、ＲＦバイアス電圧１００Ｗ（０．６１Ｗ／ｃｍ２）で行えばよい。
【００４５】
ここで、単結晶半導体層１１２を薄膜化するための薄膜化工程を行ってもよい（図２（Ｄ）参照）。薄膜化工程を行うことによって、後に形成される半導体素子にとって最適となる膜厚とすることができる。また、単結晶半導体層１１２にプラズマ処理によるプラズマダメージが与えられたとしても、薄膜化工程を行うことによってプラズマダメージを除去することができる。単結晶半導体層１１２を薄膜化するには、第１のエッチング処理（図２（Ｂ）参照）と同様にして行うことができる。例えば、単結晶半導体層１１２がシリコンの場合、ＳＦ６とＯ２をプロセスガスに用いたドライエッチングで、単結晶半導体層１１２を薄膜化することができる。このエッチングにより、単結晶半導体層の膜厚は５ｎｍ以上１００ｎｍ以下とすることが好ましく、５ｎｍ以上５０ｎｍ以下がより好ましい。なお、ここでのエッチング処理を第２のエッチング処理とも記す。
【００４６】
薄膜化処理を行った後、単結晶半導体層１１２に５００℃以上７００℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビーム１１４の照射で除去されなかった単結晶半導体層１１２の結晶欠陥の消滅、単結晶半導体層１１２の歪みの緩和をすることができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、５５０℃で４時間加熱するとよい。
【００４７】
以上の工程により、ＳＯＩ基板を作製することができる。
【００４８】
以上の工程により、ベース基板１１０上に絶縁膜１０２を介して単結晶半導体層１１２が設けられたＳＯＩ基板を作製することができる。本実施の形態で示した作製方法を用いることによって、結晶欠陥が低減され、かつ平坦性の良好な単結晶半導体層１１２を有する半導体基板を提供することができる。このＳＯＩ基板を用いることで、特性の優れた半導体素子を形成することができる。
【００４９】
なお、図２においては、レーザ照射後にプラズマ処理を行う場合について説明したが、本発明はこれに限定されない。例えば、図３の示す方法を用いることもできる。
【００５０】
図３は、レーザ照射後に薄膜化工程（第２のエッチング処理）を行い、薄膜化工程を行った後にプラズマ処理を行った場合について示している。
【００５１】
図３（Ａ）に、ベース基板１１０上に単結晶半導体基板１００から分離された単結晶半導体層１１２を示す。図３（Ｂ）に示すように単結晶半導体層１１２にエッチング処理を行い、図３（Ｃ）に示すように、エッチング処理が行われた単結晶半導体層１１２にレーザビームを照射する。図３（Ｂ）、（Ｃ）の工程は、図２（Ｂ）、（Ｃ）の工程と同様にして行うことができるため、詳細な説明は省略する。
【００５２】
次に、単結晶半導体層１１２に薄膜化工程を行い（図３（Ｄ）参照）、薄膜化工程が行われた単結晶半導体層１１２にプラズマ処理を行う（図３（Ｅ）参照）。さらに、プラズマ処理が行われた単結晶半導体層１１２に熱処理を行っても良い（図３（Ｆ）参照）。熱処理は、図２（Ｆ）と同様にして行うことができる。図３（Ｄ）の薄膜化工程は図２（Ｅ）と、図３（Ｅ）のプラズマ処理工程は図２（Ｄ）と、図３（Ｆ）の熱処理工程は図２（Ｆ）とそれぞれ同様にして行うことができるため、詳細な説明は省略する。
【００５３】
薄膜化工程の後にプラズマ処理を行うことによって、単結晶半導体層１１２に存在する凹凸を平坦化することができる。また、プラズマ処理によるプラズマダメージが与えられたとしても、プラズマ処理の後に行う熱処理によって、プラズマダメージを回復させることができる。
【００５４】
このように、本発明を適用することで、耐熱性の低い支持基板を用いた場合であっても、単結晶半導体層の結晶欠陥を減少させ、平坦性を高めることができる。
【００５５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【００５６】
（実施の形態２）
本実施の形態では、単結晶半導体基板１００と、ベース基板１１０との貼り合わせに関して図面を参照して詳細に説明する。
【００５７】
まず、単結晶半導体基板１００を準備する（図４（Ａ−１）参照）。単結晶半導体基板１００の表面は、あらかじめ硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過水（ＡＰＭ：ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ／ｈｙｄｒｏｇｅｎ  ｐｅｒｏｘｉｄｅ  ｍｉｘｔｕｒｅ）、塩酸過酸化水素水混合溶液（ＨＰＭ：ｈｙｄｒｏｃｈｌｏｒｉｃ  ａｃｉｄ／ｈｙｄｒｏｇｅｎ  ｐｅｒｏｘｉｄｅ  ｍｉｘｔｕｒｅ）、希フッ酸（ＤＨＦ：ｄｉｌｕｔｅ  ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）などを用いて適宜洗浄することが汚染除去の点から好ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【００５８】
次に、単結晶半導体基板１００の表面に酸化膜１０５を形成する（図４（Ａ−２）参照）。酸化膜１０５は、例えば、酸化シリコン膜、酸化窒化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。これらの膜は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、また、ＣＶＤ法を用いて酸化膜１０５を形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて作製される酸化シリコン膜を酸化膜１０５に用いることが生産性の点から好ましい。
【００５９】
本実施の形態では、単結晶半導体基板１００に熱酸化処理を行うことにより酸化膜１０５（ここでは、ＳｉＯｘ膜）を形成する（図４（Ａ−２）参照）。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【００６０】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板１００に熱酸化処理を行うことにより酸化膜１０５を形成する。この場合、酸化膜１０５は、塩素原子を含有した膜となる。
【００６１】
酸化膜１０５中に含有された塩素原子は、歪みを形成する。その結果、酸化膜１０５の水分に対する吸収割合が向上し、拡散速度が増大する。つまり、酸化膜１０５表面に水分が存在する場合に、当該表面に存在する水分を酸化膜１０５中にすばやく吸収し、拡散させることができる。
【００６２】
熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（好ましくは２体積％）の割合で含む酸化性雰囲気中で、９００℃〜１１５０℃（好ましくは、１０００℃）で行うことができる。処理時間は、０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）、例えば、１００ｎｍの厚さとする。
【００６３】
本実施の形態では、酸化膜１０５に含まれる塩素原子の濃度を１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３となるように制御する。酸化膜１０５に塩素原子を含有させることによって、外因性不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して単結晶半導体基板１００が汚染されることを防止する効果を奏する。
【００６４】
酸化膜１０５として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることにより、単結晶半導体基板１００に悪影響を与える不純物（例えば、Ｎａ等の可動イオン）をゲッタリングすることができる。つまり、酸化膜１０５を形成した後に行われる熱処理により、単結晶半導体基板に含まれる不純物が酸化膜１０５に析出し、ハロゲン（例えば塩素）と反応して捕獲されることとなる。それにより酸化膜１０５中に捕集した当該不純物を固定して単結晶半導体基板１００の汚染を防ぐことができる。また、酸化膜１０５はガラス基板と貼り合わせた場合に、ガラスに含まれるＮａ等の不純物を固定する膜として機能する。
【００６５】
特に、酸化膜１０５として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることは、半導体基板の洗浄が不十分である場合や、繰り返し再利用して用いられる半導体基板の汚染除去に有効となる。
【００６６】
また、酸化膜１０５に含有させるハロゲン原子としては塩素原子に限られない。酸化膜１０５にフッ素原子を含有させてもよい。単結晶半導体基板１００の表面をフッ素酸化するには、単結晶半導体基板１００表面にＤＨＦ溶液に浸漬した後に酸化性雰囲気中で熱酸化処理を行うことや、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行えばよい。
【００６７】
次に、運動エネルギーを有するイオンを単結晶半導体基板１００に照射することで、単結晶半導体基板１００の所定の深さに結晶構造が損傷された脆化領域１０４を形成する（図４（Ａ−３）参照）。図４（Ａ−３）に示すように、酸化膜１０５を介して、加速されたイオン１０３を単結晶半導体基板１００に照射することで、単結晶半導体基板１００の表面から所定の深さの領域にイオン１０３が添加され、脆化領域１０４を形成することができる。イオン１０３は、ソースガスを励起して、ソースガスのプラズマから引き出して、加速したイオンである。
【００６８】
脆化領域１０４が形成される領域の深さは、イオン１０３の運動エネルギー、質量と電荷、イオン１０３の入射角によって調節することができる。運動エネルギーは加速電圧、ドーズ量などにより調節できる。イオン１０３の平均侵入深さとほぼ同じ深さの領域に脆化領域１０４が形成される。そのため、イオン１０３の平均侵入深さで、単結晶半導体基板１００から分離される単結晶半導体層の厚さが決定される。この単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下になるように、脆化領域１０４が形成される深さを調節する。
【００６９】
イオンドーピング装置の主要な構成は、被処理物を配置するチャンバー、所望のイオンを発生させるイオン源、およびイオンを加速し、照射するための加速機構である。イオン源は、所望のイオン種を生成するためのソースガスを供給するガス供給装置、ソースガスを励起して、プラズマを生成させるための電極などで構成される。プラズマを形成するための電極として、フィラメント型の電極や容量結合高周波放電用の電極などが用いられる。加速機構は、引出電極、加速電極、減速電極、接地電極等の電極など、およびこれらの電極に電力を供給するための電源などで構成される。加速機構を構成する電極には複数の開口やスリットが設けられており、イオン源で生成されたイオンは電極に設けられた開口やスリットを通過して加速される。なお、イオンドーピング装置の構成は上述したものに限定されず、必要に応じた機構が設けられる。
【００７０】
本実施形態では、イオンドーピング装置で、水素を単結晶半導体基板１００に添加する。プラズマソースガスとして水素を含むガスを供給する。例えば、Ｈ２を供給する。水素ガスを励起してプラズマを生成し、質量分離せずに、プラズマ中に含まれるイオンを加速し、加速されたイオンを単結晶半導体基板１００に照射する。
【００７１】
イオンドーピング装置において、水素ガスから生成されるイオン種（Ｈ＋、Ｈ２＋、Ｈ３＋）の総量に対してＨ３＋の割合が５０％以上とする。より好ましくは、そのＨ３＋の割合を８０％以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数のイオン種のうち、１つ（Ｈ３＋）を５０％以上とすることが好ましく、８０％以上とすることが好ましい。同じ質量のイオンを照射することで、単結晶半導体基板１００の同じ深さに集中させてイオンを添加することができる。
【００７２】
脆化領域１０４を浅い領域に形成するためには、イオン１０３の加速電圧を低くする必要があるが、プラズマ中のＨ３＋イオンの割合を高くすることで、原子状水素（Ｈ）を効率よく、単結晶半導体基板１００に添加できる。Ｈ３＋イオンはＨ＋イオンの３倍の質量を持つことから、同じ深さに水素原子を１つ添加する場合、Ｈ３＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能となる。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
【００７３】
イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。また、イオンドーピング装置を用いた場合、重金属も同時に導入されるおそれがあるが、塩素原子を含有する酸化膜１０５を介してイオンの照射を行うことによって、上述したようにこれらの重金属による単結晶半導体基板１００の汚染を防ぐことができる。
【００７４】
なお、加速されたイオン１０３を単結晶半導体基板１００に照射する工程は、イオン注入装置で行うこともできる。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数のイオン種を質量分離し、特定のイオン種を照射する質量分離型の装置である。したがって、イオン注入装置を用いる場合は、水素ガスやＰＨ３を励起して生成されたＨ＋イオンおよびＨ２＋イオンを質量分離して、Ｈ＋イオンまたはＨ２＋イオンの一方のイオンを加速して、単結晶半導体基板１００に照射する。
【００７５】
次に、ベース基板１１０を準備する（図４（Ｂ−１）参照）。ベース基板１１０は、絶縁体でなる基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。本実施の形態では、ガラス基板を用いる場合について説明する。ベース基板１１０として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【００７６】
また、ベース基板１１０を用いるに際し、ベース基板１１０の表面をあらかじめ洗浄することが好ましい。具体的には、ベース基板１１０を、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて超音波洗浄を行う。例えば、ベース基板１１０の表面に塩酸過水を用いて超音波洗浄を行うことが好ましい。このような洗浄処理を行うことによって、ベース基板１１０表面の平坦化や残存する研磨粒子を除去することができる。
【００７７】
次に、ベース基板１１０の表面に窒素含有層１１１（例えば、窒化シリコン膜（ＳｉＮｘ）又は窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜）を形成する（図４（Ｂ−２）参照）。
【００７８】
本実施の形態において、窒素含有層１１１は、単結晶半導体基板１００上に設けられた酸化膜１０５と貼り合わされる層（接合層）となる。また、窒素含有層１１１は、後にベース基板上に単結晶構造を有する単結晶半導体層を設けた際に、ベース基板に含まれるＮａ（ナトリウム）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。
【００７９】
また、窒素含有層１１１を接合層として用いるため、接合不良を抑制するには窒素含有層１１１の表面を平滑とすることが好ましい。具体的には、窒素含有層１１１の表面の平均面粗さ（Ｒａ）を０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）を０．６０ｎｍ以下、より好ましくは、平均面粗さを０．３５ｎｍ以下、自乗平均粗さを０．４５ｎｍ以下となるように窒素含有層１１１を形成する。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。
【００８０】
次に、単結晶半導体基板１００の表面とベース基板１１０の表面とを対向させ、酸化膜１０５の表面と窒素含有層１１１の表面とを接合させる（図４（Ｃ）参照）。
【００８１】
ここでは、単結晶半導体基板１００とベース基板１１０を酸化膜１０５と窒素含有層１１１を介して密着させた後、単結晶半導体基板１００の一箇所に１〜５００Ｎ／ｃｍ２、好ましくは１〜２０Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分から酸化膜１０５と窒素含有層１１１とが接合しはじめ、自発的に接合が形成され全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、加熱処理を伴わず、常温で行うことができるため、ベース基板１１０に、ガラス基板のように耐熱温度が低い基板を用いることができる。
【００８２】
なお、単結晶半導体基板１００とベース基板１１０との貼り合わせを行う前に、単結晶半導体基板１００上に形成された酸化膜１０５と、ベース基板１１０上に形成された窒素含有層１１１の少なくとも一方に表面処理を行うことが好ましい。
【００８３】
表面処理としては、プラズマ処理、オゾン処理、メガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらの方法を組み合わせて行うことができる。特に、酸化膜１０５、窒素含有層１１１の少なくとも一方の表面にプラズマ処理を行った後に、単結晶半導体基板１００及びベース基板１１０にオゾン処理、メガソニック洗浄、２流体洗浄等を行うことによって、被処理面の有機物等のゴミを除去し、表面を親水化することができる。その結果、酸化膜１０５と窒素含有層１１１の接合強度を向上させることができる。ここでのプラズマ処理は、不活性ガス（例えば、アルゴン（Ａｒ）ガス）及び／又は反応性ガス（例えば、酸素（Ｏ２）ガス、窒素（Ｎ２）ガス）を用いて、ＲＩＥ法、ＩＣＰ法、大気圧プラズマを行う。
【００８４】
ここで、オゾン処理の一例を説明する。例えば、酸素を含む雰囲気下で紫外線（ＵＶ）を照射することにより、被処理体表面にオゾン処理を行うことができる。酸素を含む雰囲気下で紫外線を照射するオゾン処理は、ＵＶオゾン処理または紫外線オゾン処理などとも言われる。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光と２００ｎｍ以上の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることができる。紫外線のうち１８０ｎｍ未満の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることもできる。
【００８５】
酸素を含む雰囲気下で、２００ｎｍ未満の波長を含む光および２００ｎｍ以上の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ１ｎｍ）→Ｏ（３Ｐ）＋Ｏ（３Ｐ）      ・・・      （１）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３                              ・・・      （２）
Ｏ３＋ｈν（λ２ｎｍ）→Ｏ（１Ｄ）＋Ｏ２            ・・・      （３）
【００８６】
上記反応式（１）において、酸素（Ｏ２）を含む雰囲気下で２００ｎｍ未満の波長（λ１ｎｍ）を含む光（ｈν）を照射することにより基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（２）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。そして、反応式（３）において、生成されたオゾン（Ｏ３）を含む雰囲気下で２００ｎｍ以上の波長（λ２ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素Ｏ（１Ｄ）が生成される。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともに、２００ｎｍ以上の波長を含む光を照射することによりオゾンを分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下での低圧水銀ランプの照射（λ１＝１８５ｎｍ、λ２＝２５４ｎｍ）により行うことができる。
【００８７】
また、酸素を含む雰囲気下で、１８０ｎｍ未満の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ（３Ｐ）      ・・・      （４）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３                              ・・・      （５）
Ｏ３＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ２            ・・・      （６）
【００８８】
上記反応式（４）において、酸素（Ｏ２）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光を照射することにより、励起状態の一重項酸素Ｏ（１Ｄ）と基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（５）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。反応式（６）において、生成されたオゾン（Ｏ３）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素と酸素が生成される。酸素を含む雰囲気下において、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下でのＸｅエキシマＵＶランプの照射（λ３＝１７２ｎｍ）により行うことができる。
【００８９】
２００ｎｍ未満の波長を含む光により被処理体表面に付着する有機物などの化学結合を切断し、オゾンまたはオゾンから生成された一重項酸素により被処理体表面に付着する有機物、または化学結合を切断した有機物などを酸化分解して除去することができる。上記のようなオゾン処理を行うことで、被処理体表面の親水性および清浄性を高めることができ、接合を良好に行うことができる。
【００９０】
酸素を含む雰囲気下で紫外線を照射することによりオゾンが生成される。オゾンは、被処理体表面に付着する有機物の除去に効果を奏する。また、一重項酸素も、オゾンと同等またはそれ以上に、被処理体表面に付着する有機物の除去に効果を奏する。オゾン及び一重項酸素は、活性状態にある酸素の例であり、総称して活性酸素とも言われる。上記反応式等で説明したとおり、一重項酸素を生成する際にオゾンが生じる、またはオゾンから一重項酸素を生成する反応もあるため、ここでは一重項酸素が寄与する反応も含めて、便宜的にオゾン処理と称する。
【００９１】
また、酸化膜１０５と窒素含有層１１１を接合させた後、接合強度を増加させるための熱処理を行うことが好ましい。この熱処理の温度は、脆化領域１０４に亀裂を発生させない温度とし、例えば、室温以上４００℃未満の温度範囲で処理する。また、この温度範囲で加熱しながら、酸化膜１０５と窒素含有層１１１を接合させてもよい。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。
【００９２】
一般的に、酸化膜１０５と窒素含有層１１１を接合と同時又は接合させた後に熱処理を行うと、接合界面において脱水反応が進行し、接合界面同士が近づき、水素結合の強化や共有結合が形成されることにより接合が強化される。脱水反応を促進させるためには、脱水反応により接合界面に生じる水分を高温で熱処理を行うことにより除去する必要がある。つまり、接合後の熱処理温度が低い場合には、脱水反応で接合界面に生じた水分を効果的に除去できないため、脱水反応が進まず接合強度を十分に向上させることが難しい。
【００９３】
一方で、酸化膜１０５として、塩素原子等を含有させた酸化膜を用いた場合、当該酸化膜１０５が水分を吸収し拡散させることができるため、接合後の熱処理を低温で行う場合であっても、脱水反応で接合界面に生じた水分を酸化膜１０５へ吸収、拡散させ脱水反応を効率良く促進させることができる。この場合、ベース基板１１０としてガラス等の耐熱性が低い基板を用いた場合であっても、酸化膜１０５と窒素含有層１１１の接合強度を十分に向上させることが可能となる。また、バイアス電圧を印加してプラズマ処理を行うことにより、水分を効果的に酸化膜１０５に吸収し拡散させ、低温の熱処理であっても酸化膜１０５と窒素含有層１１１の接合強度を向上させることができる。
【００９４】
次に、熱処理を行い脆化領域１０４にて分離（劈開）することにより、ベース基板１１０上に、酸化膜１０５及び窒素含有層１１１を介して単結晶半導体層１１２を設ける（図４（Ｄ）参照）。
【００９５】
加熱処理を行うことで、温度上昇によって脆化領域１０４に形成されている微小な孔において、内部の圧力が上昇する。圧力の上昇により、脆化領域１０４の微小な孔に体積変化が起こり、脆化領域１０４に亀裂が生じるので、脆化領域１０４に沿って単結晶半導体基板１００が劈開する。酸化膜１０５はベース基板１１０に接合しているので、ベース基板１１０上には単結晶半導体基板１００から分離された単結晶半導体層１１２が形成される。また、ここでの熱処理の温度は、ベース基板１１０の歪点以下の温度とする。
【００９６】
この加熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内で行うことができる。
【００９７】
なお、上述したベース基板１１０と酸化膜１０５との接合強度を増加させるための熱処理を行わず、図１（Ｄ）の熱処理を行うことにより、酸化膜１０５と窒素含有層１１１との接合強度の増加の熱処理工程と、脆化領域１０４における分離の熱処理工程を同時に行ってもよい。
【００９８】
以上の工程により、ベース基板１１０上に酸化膜１０５及び窒素含有層１１１を介して単結晶半導体層１１２が設けられたＳＯＩ基板を作製することができる。本実施の形態で示した作製方法を用いることによって、窒素含有層１１１を接合層として用いた場合であっても、ベース基板１１０と単結晶半導体層１１２との接合強度を向上させ、信頼性を向上させることができる。その結果、ベース基板１１０上に形成される単結晶半導体層１１２への不純物の拡散を抑制すると共に、ベース基板１１０と単結晶半導体層１１２とが強固に密着したＳＯＩ基板を形成することができる。
【００９９】
また、ベース基板側に窒素含有層を設け、半導体基板側に塩素等のハロゲンを有する酸化膜を形成することにより、作製工程を簡略化すると共に半導体基板とベース基板との貼り合わせ前に当該半導体基板へ不純物元素が浸入することを抑制することができる。また、半導体基板側に設ける接合層として塩素等のハロゲンを有する酸化膜を形成することにより、接合後の熱処理を低温で行う場合であっても、脱水反応を効率良く促進させることにより接合強度を向上させることができる。
【０１００】
その後、上記実施の形態１で示したように、第１のエッチング処理、レーザ照射、プラズマ処理、第２のエッチング処理、熱処理を行う。これらの処理は、図２（Ａ）〜図２（Ｆ）、又は図３（Ａ）〜図３（Ｆ）と同様にして行えばよい。
【０１０１】
なお、本実施の形態では、単結晶半導体基板１００上に酸化膜１０５を形成し、ベース基板１１０上に窒素含有層１１１を形成する場合を示したが、これに限られない。例えば、単結晶半導体基板１００上に酸化膜１０５と窒素含有層を順に積層させて形成し、酸化膜１０５上に形成された窒素含有層の表面とベース基板１１０との表面とを接合させてもよい。この場合、窒素含有層は脆化領域１０４の形成前に設けてもよいし、形成後に設けてもよい。なお、窒素含有層上に酸化膜（例えば、酸化シリコン）を形成し、当該酸化膜１０５の表面とベース基板１１０の表面とを接合させても良い。
【０１０２】
また、ベース基板１１０から単結晶半導体層１１２への不純物の混入が問題とならない場合には、ベース基板１１０上に窒素含有層１１１を設けずに、単結晶半導体基板１００上に設けられた酸化膜１０５の表面とベース基板１１０の表面とを接合させてもよい。
【０１０３】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【０１０４】
（実施の形態３）
本実施の形態では、高性能及び高信頼性な半導体素子を有する半導体装置を、歩留まりよく作製することを目的とした半導体装置の作製方法の一例としてｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法に関して図６及び図７を用いて説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。なお、実施の形態１及び実施の形態２と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１０５】
図６（Ａ）は、ベース基板１１０上に絶縁膜１０２、単結晶半導体層１１２が形成されている。なお、ここでは図２（Ｄ）に示す構成の半導体基板を適用する例を示すが、本明細書で示すその他の構成の半導体基板も適用できる。
【０１０６】
単結晶半導体層１１２は、単結晶半導体基板１００より分離され、実施の形態１で示したように、エッチング処理を行った後にレーザビームを照射し、プラズマ処理を行うことによって、単結晶半導体層１１２は、結晶欠陥が低減され、表面の平坦性が高められている。
【０１０７】
単結晶半導体層１１２をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層１２１、１２２を形成する（図６（Ｂ）参照）。
【０１０８】
なお、単結晶半導体層１１２のエッチングを行う前に、ＴＦＴのしきい値を制御するために、ホウ素、アルミニウム、ガリウムなどの不純物元素、又はリン、ヒ素などの不純物元素を単結晶半導体層１１２に添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域に、ホウ素、アルミニウム、ガリウムなどの不純物元素を添加し、ｐチャネル型ＴＦＴが形成される領域にリン、ヒ素などの不純物元素を添加する。
【０１０９】
単結晶半導体層上の酸化膜を除去し、単結晶半導体層１２１、１２２を覆うゲート絶縁層１２３を形成する。本実施の形態における単結晶半導体層１２１、１２２は平坦性が高いため、単結晶半導体層１２１、１２２上に形成されるゲート絶縁層が薄膜のゲート絶縁層であっても被覆性よく覆うことができる。従ってゲート絶縁層の被覆不良による特性不良を防ぐことができ、高信頼性の半導体装置を歩留まりよく作製することができる。ゲート絶縁層１２３の薄膜化は、薄膜トランジスタを低電圧で高速に動作させる効果がある。
【０１１０】
ゲート絶縁層１２３は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層１２３は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。単結晶半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
【０１１１】
また、ゲート絶縁層１２３として、酸化ジルコニウム、酸化ハフニウム、酸化チタン、酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層１２３に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
【０１１２】
ゲート絶縁層１２３上にゲート電極層１２４及びゲート電極層１２５を形成する（図６（Ｃ）参照。）。ゲート電極層１２４、１２５は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。ゲート電極層１２４、１２５はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、ゲート電極層１２４、１２５としてリン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層や、ＡｇＰｄＣｕ合金を用いてもよい。
【０１１３】
本発明に係るＳＯＩ基板は、単結晶半導体層表面が平坦化されているため、絶縁耐圧性の高いゲート絶縁層を形成することができる。
【０１１４】
単結晶半導体層１２２を覆うマスク１２６を形成する。マスク１２６及びゲート電極層１２４をマスクとして、ｎ型を付与する不純物元素１２７を添加し、第１のｎ型不純物領域１２８ａ、１２８ｂを形成する（図６（Ｄ）参照。）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、第１のｎ型不純物領域１２８ａ、１２８ｂに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１１５】
次に、マスク１２６を除去した後、単結晶半導体層１２１を覆うマスク１３０を形成する。マスク１２６、ゲート電極層１２５をマスクとしてｐ型を付与する不純物元素１３１を添加し、第１のｐ型不純物領域１３２ａ、第１のｐ型不純物領域１３２ｂを形成する（図６（Ｅ）参照。）。本実施の形態では、不純物元素としてボロン（Ｂ）を用いるため、不純物元素を含むドーピングガスとしてはジボラン（Ｂ２Ｈ６）などを用いる。
【０１１６】
マスク１３０を除去した後、ゲート電極層１２４、１２５の側面にサイドウォール構造の側壁絶縁層１３４ａ〜１３４ｄ、ゲート絶縁層１３５ａ、１３５ｂを形成する（図７（Ａ）参照。）。側壁絶縁層１３４ａ〜１３４ｄは、ゲート電極層１２４、１２５を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し、ゲート電極層１２４、１２５の側壁に自己整合的にサイドウォール構造の側壁絶縁層１３４ａ〜１３４ｄを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ−ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。ゲート絶縁層１３５ａ、１３５ｂはゲート電極層１２４、１２５及び側壁絶縁層１３４ａ〜１３４ｄをマスクとしてゲート絶縁層１２３をエッチングして形成することができる。
【０１１７】
また、本実施の形態では、絶縁層をエッチングする際、ゲート電極層上の絶縁層を除去し、ゲート電極層を露出させるが、絶縁層をゲート電極層上に残すような形状に側壁絶縁層１３４ａ〜１３４ｄを形成してもよい。また、後工程でゲート電極層上に保護膜を形成してもよい。このようにゲート電極層を保護することによって、エッチング加工する際、ゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【０１１８】
次に、単結晶半導体層１２２を覆うマスク１３６を形成する。マスク１３６、ゲート電極層１２４、側壁絶縁層１３４ａ、１３４ｂをマスクとしてｎ型を付与する不純物元素１３７を添加し、第２のｎ型不純物領域１３８ａ、１３８ｂが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてＰＨ３を用いる。ここでは、第２のｎ型不純物領域１３８ａ、１３８ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、単結晶半導体層１２１にチャネル形成領域１２９が形成される（図７（Ｂ）参照。）。
【０１１９】
第２のｎ型不純物領域１３８ａ、第２のｎ型不純物領域１３８ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。一方、第１のｎ型不純物領域１２８ａ、１２８ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）領域となる。第１のｎ型不純物領域１２８ａ、１２８ｂはゲート電極層１２４に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１２０】
マスク１３６を除去し、不純物元素を活性化するために加熱処理、強光の照射、又はレーザビームの照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と単結晶半導体層との界面へのプラズマダメージを回復することができる。
【０１２１】
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、層間絶縁層は、保護膜となる水素を含む絶縁膜１３９と、絶縁膜１４０との積層構造とする。絶縁膜１３９と絶縁膜１４０は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
【０１２２】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、単結晶半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜１４０に含まれる水素により単結晶半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
【０１２３】
絶縁膜１３９、絶縁膜１４０としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイヤモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を用いてもよい。
【０１２４】
絶縁膜１３９、絶縁膜１４０は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜１３９、絶縁膜１４０を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【０１２５】
次いで、レジストからなるマスクを用いて絶縁膜１３９、絶縁膜１４０に単結晶半導体層に達するコンタクトホール（開口）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜１３９、絶縁膜１４０を部分的に除去し、ソース領域又はドレイン領域である第２のｎ型不純物領域１３８ａ、１３８ｂ、第２のｐ型不純物領域１３２ａ、１３２ｂに達する開口を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
【０１２６】
開口を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層１４１ａ、１４１ｂ、１４２ａ、１４２ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
【０１２７】
以上の工程でＣＭＯＳ構造のｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを含む半導体装置を作製することができる（図７（Ｃ）参照。）。図示しないが、本実施の形態はＣＭＯＳ構造であるため、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとは電気的に接続している。
【０１２８】
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１２９】
本発明に係るＳＯＩ基板を用いた半導体装置は、単結晶半導体層表面が平坦化されているため、単結晶半導体層とゲート絶縁層との界面における局在準位密度を低くすることができる。また、単結晶半導体層の結晶欠陥も低減されているため、半導体素子の電気的特性を向上させることができる。以上のように、結晶欠陥が低減され、かつ平坦性も高い単結晶半導体層を有する半導体基板を用いることにより、高性能及び高信頼性な半導体装置を歩留まり良く作製することができる。
【０１３０】
このように、半導体基板を用いて薄膜トランジスタを作製することができる。本発明を適用したＳＯＩ基板の単結晶半導体層は、結晶欠陥が低減され、ゲート絶縁層１３５ａ、１３５ｂとの界面準位密度が低減された単結晶半導体層であり、その表面が平坦化されている。このことにより、ＳＯＩ基板に、低い駆動電圧、高い電界効果移動、小さいサブスレッショルド値など、優れた特性を備えた薄膜トランジスタを形成することができる。さらに、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。すなわち、本発明に係るＳＯＩ基板を用いることで、しきい値電圧や移動度などトランジスタ特性として重要な特性値の不均一性が抑制され、また高電界移動度などの高性能化が可能になる。
【０１３１】
従って、本発明に係る半導体基板を用いてＴＦＴなど各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。
【０１３２】
（実施の形態４）
実施の形態３を参照してＴＦＴの作製方法を説明したが、本実施の形態では、ＴＦＴの他、容量、抵抗などＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１３３】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図８はマイクロプロセッサ５００の構成例を示すブロック図である。
【０１３４】
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
【０１３５】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
【０１３６】
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図８に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１３７】
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図９は、このような半導体装置の構成例を示すブロック図である。図９に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１３８】
図９に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９、変調回路５２０と、電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１３９】
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
【０１４０】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
【０１４１】
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１４２】
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０１４３】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
【０１４４】
中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１４５】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
【０１４６】
このようなＲＦＣＰＵは、結晶欠陥が低減され、結晶方位が一定の単結晶半導体層１１２によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部５２９を小型化しても長時間の動作が保証される。
【０１４７】
（実施の形態５）
本実施の形態では、本発明の半導体基板を用いた表示装置について図１０及び図１１を参照して説明する。
【０１４８】
図１０は液晶表示装置を説明するための図面である。図１０（Ａ）は液晶表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。
【０１４９】
図１０（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、本発明に係るＳＯＩ基板の有する単結晶半導体層から形成された層であり、実施の形態１で示したように、エッチング処理を行った後にレーザビームを照射し、プラズマ処理を行うことによって、単結晶半導体層１１２は、結晶欠陥が低減され、表面の平坦性が高められている。単結晶半導体層３２０は、画素のＴＦＴ３２５を構成する。
【０１５０】
半導体基板には上記実施の形態１及び実施の形態２で示したＳＯＩ基板が用いられている。図１０（Ｂ）に示すように、ベース基板１１０上に、絶縁膜１０２を介して単結晶半導体層３２０が積層されている。ベース基板１１０としては、ガラス基板を用いることができる。ＴＦＴ３２５の単結晶半導体層３２０は、ＳＯＩ基板の単結晶半導体層をエッチングにより素子分離して形成された膜である。単結晶半導体層３２０には、チャネル形成領域３４０、不純物元素が添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
【０１５１】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１１０と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１５２】
本発明に係る半導体基板の作製方法により作成されたＳＯＩ基板は結晶が低減され、表面の平坦性が高められているため、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。従って、本発明に係るＳＯＩ基板を用いて液晶表示装置を作製することで、トランジスタごとの特性のばらつきを少なくすることができる。
【０１５３】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１１を参照して説明する。図１１（Ａ）はＥＬ表示装置の画素の平面図であり、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
【０１５４】
図１１（Ａ）に示すように、画素は、トランジスタでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体膜４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０３、４０４は、ベース基板上に設けられた単結晶半導体層３０２から形成された層である。
【０１５５】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１０として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１５６】
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１１（Ｂ）に示すように、半導体膜４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、半導体基板は、実施の形態１及び実施の形態２で作製した半導体基板が用いられている。
【０１５７】
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１１０に固定されている。
【０１５８】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。しかし、本発明に係るＳＯＩ基板の作製方法により作製されたＳＯＩ基板は結晶欠陥が低減され、表面の平坦性が高められているため、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。従って、本発明に係るＳＯＩ基板を用いてＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
【０１５９】
（実施の形態６）
本発明に係るＳＯＩ基板を用いてトランジスタ等の半導体装置を作製し、この半導体装置を用いてさまざまな電子機器を完成することができる。本発明に係るＳＯＩ基板に設けられた単結晶半導体層は結晶欠陥が低減され、表面の平坦性が高められているため、活性層として用いることで、電気的特性が向上した半導体素子を製造することができる。また、当該単結晶半導体層は結晶欠陥が低減されているため、ゲート絶縁層との界面において、局在準位密度を低減させることが可能となる。さらに、単結晶半導体層が高い平坦性を有するため、単結晶半導体層上に、薄く、且つ高い絶縁耐圧を有するゲート絶縁層を形成することができ、作製される半導体素子の移動度の向上、Ｓ値の向上または短チャネル効果抑制を実現することができる。すなわち、本発明に係るＳＯＩ基板を用いることで、電流駆動能力が高く、かつ信頼性の高い半導体素子を作製することが可能になる。その結果、最終製品としての電子機器をスループット良く、良好な品質で作製することができる。この半導体素子を用いて、さまざまな半導体装置を作製することができる。本実施の形態では、図面を用いて具体的な例を説明する。なお、本実施の形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。
【０１６０】
図１２（Ａ）は表示装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカ部９０４、ビデオ入力端子９０５などを含む。この表示装置は、他の実施の形態で示した作製方法により形成したトランジスタを駆動ＩＣや表示部９０３などに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、用途別にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。具体的には、ディスプレイ、ヘッドマウントディスプレイ、反射型プロジェクターなどを挙げることができる。
【０１６１】
図１２（Ｂ）はコンピュータであり、筐体９１１、表示部９１２、キーボード９１３、外部接続ポート９１４、ポインティングデバイス９１５などを含む。本発明を用いて作製されたトランジスタは、表示部９１２の画素部だけではなく、表示用の駆動ＩＣ、本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。
【０１６２】
また、図１２（Ｃ）は携帯電話であり、携帯用の情報処理端末の１つの代表例である。この携帯電話は筐体９２１、表示部９２２、操作キー９２３などを含む。本発明に係るＳＯＩ基板を用いて作製されたトランジスタは表示部９２２の画素部やセンサ部９２４だけではなく、表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。センサ部９２４は光センサ素子を有しており、センサ部９２４で得られる照度に合わせて表示部９２２の輝度コントロールを行うことや、センサ部９２４で得られる照度に合わせて操作キー９２３の照明を抑えることによって、携帯電話の消費電力を抑えることができる。
【０１６３】
上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機、携帯型の音響再生装置などの電子機器に、本発明を用いて形成した半導体材料を用いることもできる。例えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することや、これらの電子機器の画素部や、表示用の駆動ＩＣにも適用することが可能である。
【０１６４】
また、図１２（Ｄ）、（Ｅ）はデジタルカメラである。なお、図１２（Ｅ）は、図１２（Ｄ）の裏側を示す図である。このデジタルカメラは、筐体９３１、表示部９３２、レンズ９３３、操作キー９３４、シャッターボタン９３５などを有する。本発明を用いて作製されたトランジスタは、表示部９３２の画素部、表示部９３２を駆動する駆動ＩＣ、メモリなどに用いることができる。
【０１６５】
図１２（Ｆ）はデジタルビデオカメラである。このデジタルビデオカメラは、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９、接眼部９５０などを有する。本発明を用いて作製されたトランジスタは、表示部９４２の画素部、表示部９４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置などに用いることができる。
【０１６６】
この他にも、ナビゲーションシステム、音響再生装置、記録媒体を備えた画像再生装置などに用いることが可能である。これらの表示部の画素部や、表示部を制御する駆動ＩＣ、メモリ、デジタル入力処理装置、センサ部などの用途に、本発明を用いて作製されたトランジスタを用いることができる。
【０１６７】
また、図１３は、本発明を適用した携帯電話の別の一例であり、図１３（Ａ）が正面図、図１３（Ｂ）が背面図、図１３（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１６８】
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、カメラ用レンズ７０８、外部接続端子７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。本発明に係るＳＯＩ基板を用いて作製された半導体素子は、表示部７０３の画素部、表示部７０３を駆動する駆動ＩＣ、メモリ、音声処理回路などに用いることができる。また、表示部７０３に、図１０で説明した液晶表示装置又は図１１で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部とすることができる。
【０１６９】
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１７０】
重なり合った筐体７０１と筐体７０２（図１３（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図１３（Ｃ）のように展開する。表示部７０３とカメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
【０１７１】
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０１７２】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図１３（Ａ））をスライドさせることで、図１３（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作が可能である。外部接続端子７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０１７３】
筐体７０２の裏面（図１３（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
【０１７４】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０１７５】
以上のように、本発明により作製された半導体装置の適用範囲は極めて広く、本発明に係る半導体基板を材料として、あらゆる分野の電子機器に用いることができる。
【実施例１】
【０１７６】
本実施例では、単結晶半導体層の表面にプラズマ処理を行った場合の表面特性の変化に関して説明する。
【０１７７】
本実施例で用いた試料について説明する。まず、単結晶シリコン基板の表面に塩酸が含まれたガスで酸化させることにより酸化膜を形成した。該酸化膜を介して水素イオンを照射して、単結晶シリコン基板に脆化領域を形成した。次に、脆化領域を形成するため水素イオンが添加された単結晶シリコン基板の面と、ガラス基板の表面とを貼り合わせ、熱処理を行い、脆化領域において分離した。以上により、ガラス基板上に酸化膜を介して単結晶シリコン層を形成した。このようにして、ガラス基板上に酸化膜を介して単結晶シリコン層が形成された複数の試料（試料Ａ〜試料Ｆ）を用意した。
【０１７８】
次に、試料Ａ〜試料Ｆにドライエッチングを行い、単結晶シリコン層の表層部を除去した。ドライエッチングの条件は、ＩＣＰエッチング法を用いて、ＩＣＰ電力１０００Ｗ、下部電極に投入する電力５０Ｗ、反応圧力１．５Ｐａ、塩素ガス１００ｓｃｃｍとして行った。
【０１７９】
次に、試料Ａ、試料Ｂについて単結晶シリコン層に形成された自然酸化膜を除去するため、三フッ化窒素ガスを用いてドライエッチングを行った。ドライエッチングの条件は、ＩＣＰエッチング法を用いて、ＩＣＰ電力５００Ｗ（０．７１Ｗ／ｃｍ２）、ＲＦバイアス０Ｗ、反応圧力１．０Ｐａ、三フッ化窒素ガス５０ｓｃｃｍ、１０秒として行った。次に、試料Ａ、試料Ｂについて、単結晶シリコン層にレーザビームを照射した。
【０１８０】
さらに、試料Ｂについては、レーザビームを照射した後、プラズマ処理を行った。プラズマ処理の条件は、ＩＣＰ方式で、東京エレクトロン社製の装置（ＭＥ−５００  ＩＣＰプラズマドライエッチング装置）を用い、ＩＣＰ電力５００Ｗ（０．１１Ｗ／ｃｍ２）、ＲＦバイアス１００Ｗ（０．６１Ｗ／ｃｍ２）、圧力１．３５Ｐａ、アルゴンガス流量１００ｓｃｃｍ、２４０秒として行った。
【０１８１】
次に、試料Ｃ、試料Ｄについて単結晶シリコン層に形成された自然酸化膜を除去するため、アルゴンガスを用いてドライエッチングを行った。ドライエッチングの条件は、ＩＣＰエッチング法を用いて、ＩＣＰ電力５００Ｗ（０．１１Ｗ／ｃｍ２）、ＲＦバイアス１００Ｗ（０．６１Ｗ／ｃｍ２）、反応圧力１．３５Ｐａ、アルゴンガス１００ｓｃｃｍ、２４０秒として行った。次に、試料Ｃ、試料Ｄについて、単結晶シリコン層にレーザビームを照射した。
【０１８２】
さらに、試料Ｄについては、レーザビームを照射した後、プラズマ処理を行った。プラズマ処理の条件は、試料Ｂと同様にして行った。
【０１８３】
次に、単結晶シリコン層に形成された自然酸化膜を除去するため、希フッ酸（１／１００希釈）を用いてウェットエッチングを行った。次に、試料Ｆ、試料Ｄについて、単結晶シリコン層にレーザビームを照射した。
【０１８４】
さらに、試料Ｆについては、レーザビームを照射した後、プラズマ処理を行った。プラズマ処理の条件は、試料Ｂと同様にして行った。
【０１８５】
次に、試料Ａ〜試料Ｆについて、単結晶シリコン層の表面粗さの測定を行った。本実施例においてはシリコン層の表面粗さの測定には、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて、シリコン層の平均面粗さ（Ｒａ）、山谷の最大高低差（Ｐ−Ｖ）を測定した。
【０１８６】
ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さＲａを、測定面に対して適用できるよう三次元に拡張したものである。基準面から指定面までの偏差の絶対値を平均した値と表現でき、次式で与えられる。
【０１８７】
【数３】
2010103515.tif 000005
【０１８８】
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
【０１８９】
【数４】
2010103515.tif 000006
【０１９０】
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求められる。
【０１９１】
【数５】
2010103515.tif 000007
【０１９２】
自乗平均面粗さ（ＲＭＳ）とは、断面曲線に対するＲＭＳを、測定面に対して適用できるよう、Ｒａと同様に三次元に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根と表現でき、次式で与えられる。
【０１９３】
【数６】
2010103515.tif 000008
【０１９４】
また、基準面とは、指定面の高さの平均値をＺ０とするとき、Ｚ＝Ｚ０で表される平面である。基準面はＸＹ平面と平行となる。なお、Ｚ０は下記の式で求められる。
【０１９５】
【数７】
2010103515.tif 000009
【０１９６】
山谷の最大高低差（Ｐ−Ｖ）とは、指定面において、最も高い山頂の標高Ｚｍａｘと最も低い谷底の標高Ｚｍｉｎの差と表現でき、次式で与えられる。
【０１９７】
【数８】
2010103515.tif 000010
【０１９８】
ここでいう山頂と谷底とはＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている「山頂」「谷底」を三次元に拡張したものであり、山頂とは指定面の山において最も標高の高いところ、谷底とは指定面において最も標高の低いところと表現される。
【０１９９】
本実施例における平均面粗さ（Ｒａ）、山谷の最大高低差（Ｐ−Ｖ）の測定条件を以下に記す。
・原子間力顕微鏡（ＡＦＭ）：走査型プローブ顕微鏡ＳＰＩ３８００Ｎ／ＳＰＡ５００（セイコーインスツルメンツ（株）製）
・測定モード：ダイナミックフォースモード（ＤＦＭモード）
・カンチレバー：ＳＩ−ＤＦ４０（シリコン製バネ定数４２Ｎ／ｍ、共振周波数２５０〜３９０ｋＨｚ、探針の先端Ｒ≦１０ｎｍ）
・走査速度：１．０Ｈｚ
・測定面積：１０μｍ×１０μｍ
・測定点数：２５６×２５６点
なお、ＤＭＦモードとは、ある周波数（カンチレバーに固有の周波数）でカンチレバーを共振させた状態で、レバーの振動振幅が一定になるように探針と試料との距離を制御しながら、試料の表面形状を測定する測定モードのことである。このＤＦＭモードは試料の表面に非接触で測定するため、試料の表面を傷つけることなく、元の形状を保ったまま測定できる。
【０２００】
単結晶シリコン層の表面粗さの測定は、上記条件にて、試料Ａ〜試料Ｆに対して行い、三次元表面形状の像を得た。この得られた測定画像の基板断面の曲率を考慮し、付属のソフトウェアにより、画像の全データから最小二乗法により一次平面を求めてフィッテイングし、面内の傾きを補正する一次傾き補正を行い、続いて二次曲線を補正する二次傾き補正を行ったのち、付属のソフトウェアにより、表面粗さ解析を行い、平均面粗さ（Ｒａ）、山谷の最大高低差（Ｐ−Ｖ）をそれぞれ算出した。
【０２０１】
表１及び図１４に、算出された平均面粗さＲａと、山谷の最大高低差Ｐ−Ｖを示す。
【０２０２】
【表１】
2010103515.tif 000011
【０２０３】
表１及び図１４に示すように、ＮＦ３ガスを用いたドライエッチングの後にレーザビーム照射を行った試料Ａの山谷の最大高低差Ｐ−Ｖが８３．２ｎｍだったのに対し、レーザビーム照射の後にＡｒガスを用いたプラズマ処理を行う（試料Ｂ）ことによって、２５．７ｎｍにまで低減した。また、試料Ｃと試料Ｄを比較しても、プラズマ処理を行った試料Ｄの方が平均面粗さ、山谷の最大高低差ともに低減し、試料Ｅと試料Ｆを比較しても、プラズマ処理を行った試料Ｆの方が平均面粗さ、山谷の最大高低差ともに低減するという結果が得られた。
【０２０４】
次に、試料Ｃ及び試料Ｄについて図１５に、ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）像を示す。図１５（Ａ）は、単結晶半導体層にレーザビームを照射したあと（試料Ｃ）のＳＥＭ像である。図１５（Ａ）には、単結晶半導体層の表面に凸部があることがわかる。図１５（Ｂ）は、単結晶半導体層にレーザビームを照射し、Ａｒプラズマ処理を行ったあと（試料Ｄ）の写真である。単結晶半導体層の表面には凸部が低減されていることがわかる。
【０２０５】
以上の結果から、プラズマ処理を行うことで、レーザ照射後の平均面粗さや山谷の最大高低差が低減できることが確認できた。
【実施例２】
【０２０６】
本実施例では、単結晶半導体層にレーザビームを照射した後、プラズマ処理を時間を変化させて行った場合の表面特性の変化に関して説明する。
【０２０７】
まず、単結晶シリコン基板の表面に塩酸が含まれたガスで酸化させることにより酸化膜を形成した。該酸化膜を介して水素イオンを照射して、単結晶シリコン基板に脆化領域を形成した。次に、脆化領域を形成するため水素イオンが添加された単結晶シリコン基板の面と、ガラス基板の表面とを貼り合わせ、熱処理を行い、脆化領域において分離した。以上により、ガラス基板上に酸化膜を介して単結晶シリコン層を形成した。このようにして、ガラス基板上に酸化膜を介して単結晶シリコン層が形成された複数の試料を用意した。
【０２０８】
次に、複数の試料の単結晶シリコン層にドライエッチングを行い、単結晶シリコン層の表層部を除去した。ドライエッチングの条件は、ＩＣＰエッチング法を用いて、ＩＣＰ電力１５０Ｗ、ＲＦバイアス４０Ｗ、反応圧力１．０Ｐａ、塩素ガスの流量１００ｓｃｃｍとして行った。
【０２０９】
複数の試料にドライエッチングを行った後、レーザビームを照射した。レーザビームを照射した後、プラズマ処理を行った。プラズマ処理の条件は、東京エレクトロン社製の装置（ＭＥ−５００  ＩＣＰプラズマドライエッチング装置）を用い、ＩＣＰ方式で、ＩＣＰ電力５００Ｗ（０．１１Ｗ／ｃｍ２）、ＲＦバイアス１００Ｗ（０．６１Ｗ／ｃｍ２）、圧力１．３５Ｐａ、アルゴンガス流量１００ｓｃｃｍ、処理時間（２分、３分、４分）の条件で行った。プラズマ処理を行っていないものを試料Ｇ、プラズマ処理を２分行ったものを試料Ｈ、プラズマ処理を３分行ったものを試料Ｉ、プラズマ処理を４分行ったものを試料Ｊとした。
【０２１０】
次に、試料Ｇ〜試料Ｊについて、単結晶シリコン層の表面粗さの測定を行った。表面粗さの測定は、実施例１で行った測定と同様にして行った。次に、平均面粗さＲａと山谷の最大高低差Ｐ−Ｖをそれぞれ算出した。平均面粗さと山谷の最大高低差の算出方法も実施例１と同様にして行った。
【０２１１】
表２及び図１６に、算出された平均面粗さＲａと、山谷の最大高低差Ｐ−Ｖを示す。
【０２１２】
【表２】
2010103515.tif 000012
【０２１３】
表２及び図１６に示すように、ドライエッチングの後にレーザ照射を行った試料Ｇの山谷の最大高低差Ｐ−Ｖが１０５．３ｎｍだったのに対し、Ａｒガスによるプラズマ処理を４分行うこと（試料Ｊ）によって、４２．１ｎｍに低減した。また、試料Ｇの平均面粗さＲａが２．２ｎｍだったのに対し、試料Ｊは１．４ｎｍにまで低減した。
【符号の説明】
【０２１４】
１００    単結晶半導体基板
１０２    絶縁膜
１１０    ベース基板
１１２    単結晶半導体層
１１４    レーザビーム
１２１    単結晶半導体層
１２２    単結晶半導体層
１２３    ゲート絶縁層
１２４    ゲート電極層
１２５    ゲート電極層
１２６    マスク
１２７    不純物元素
１２８ａ    ｎ型不純物領域
１２９    チャネル形成領域
１３０    マスク
１３１    不純物元素
１３２ａ    ｐ型不純物領域
１３２ｂ    ｐ型不純物領域
１３４ａ    側壁絶縁層
１３５ａ    ゲート絶縁層
１３６    マスク
１３７    不純物元素
１３８ａ    ｎ型不純物領域
１３８ｂ    ｎ型不純物領域
１３９    絶縁膜
１４０    絶縁膜
１４１ａ    配線層
３０２    単結晶半導体層
３２０    単結晶半導体層
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    ＴＦＴ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３４０    チャネル形成領域
３４１    高濃度不純物領域
３４２    高濃度不純物領域
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    半導体膜
４０４    半導体膜
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１０    電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５１    チャネル形成領域
４５２    高濃度不純物領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０２      演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
５１１    ＲＦＣＰＵ
５１２    アナログ回路部
５１３    デジタル回路部
５１４    共振回路
５１５    整流回路
５１６    定電圧回路
５１７    リセット回路
５１８    発振回路
５１９    復調回路
５２０    変調回路
５２１    ＲＦインターフェース
５２２    制御レジスタ
５２３    クロックコントローラ
５２４    インターフェース
５２５    中央処理ユニット
５２６    ランダムアクセスメモリ
５２７    専用メモリ
５２８    アンテナ
５２９    容量部
５３０    電源管理回路
５５０    加熱温度
６００    チャンバー
６０１    石英板
６０２    マルチスパイラルコイル
６０３    マッチングボックス
６０４    ＲＦ電源
６０５    下部電極
６０６    ＲＦ電源
６１０    基板
７００    携帯電話
７０１    筐体
７０２    筐体
７０３    表示部
７０４    スピーカ
７０５    マイクロフォン
７０６    操作キー
７０７    ポインティングデバイス
７０８    カメラ用レンズ
７０９    外部接続端子
７１０    イヤホン端子
７１１    キーボード
７１２    外部メモリスロット
７１３    裏面カメラ
７１４    ライト
９０１    筐体
９０２    支持台
９０３    表示部
９０４    スピーカ部
９０５    ビデオ入力端子
９１１    筐体
９１２    表示部
９１３    キーボード
９１４    外部接続ポート
９１５    ポインティングデバイス
９２１    筐体
９２２    表示部
９２３    操作キー
９２４    センサ部
９３１    筐体
９３２    表示部
９３３    レンズ
９３４    操作キー
９３５    シャッターボタン
９４１    本体
９４２    表示部
９４３    筐体
９４４    外部接続ポート
９４５    リモコン受信部
９４６    受像部
９４７    バッテリー
９４８    音声入力部
９４９    操作キー
９５０    接眼部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１５】
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