(57)【要約】【課題】半導体膜に混入する不純物濃度を制御した活性層を有する半導体回路を備えた半導体装置を提供するものである。【解決手段】上記目的を解決するため、ガラス基板上に２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、前記第１の窒化珪素膜上に第２の窒化珪素膜と、前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有する構成において、前記第１の絶縁膜と前記第２の絶縁膜との界面において、ボロンを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ボロンを有することを特徴とする半導体装置。
【請求項２】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面におけるボロンの濃度は、前記第２の窒化珪素膜と前記非晶質半導体膜との界面におけるボロンの濃度と比較して高いことを特徴とする半導体装置。
【請求項３】
ガラス基板上に２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ボロンを有することを特徴とする半導体装置。
【請求項４】
ガラス基板上に２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面におけるボロンの濃度は、前記第２の窒化珪素膜と前記非晶質半導体膜との界面におけるボロンの濃度と比較して高いことを特徴とする半導体装置。
【請求項５】
請求項２または４において、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ＳＩＭＳ分析により、前記ボロンの濃度は、ピークの最高値が３×１０１７ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一に記載の半導体装置を有する電子書籍。
【請求項７】
請求項１乃至５のいずれか一に記載の半導体装置を表示部に組み込んだ電子機器。
【請求項８】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜を形成し、
前記第１の窒化珪素膜を大気にさらし、
第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜とチャネル形成領域となる領域を含む非晶質半導体膜とを順次大気にふれさせることなく積層形成し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ボロンを有することを特徴とする半導体装置の作製方法。
【請求項９】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜を形成し、
前記第１の窒化珪素膜を大気にさらし、
第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜とチャネル形成領域となる領域を含む非晶質半導体膜とを順次大気にふれさせることなく積層形成し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面におけるボロンの濃度は、前記第２の窒化珪素膜と前記非晶質半導体膜との界面におけるボロンの濃度と比較して高いことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項８または９において、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ＳＩＭＳ分析により、前記ボロンの濃度は、ピークの最高値が３×１０１７ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型トランジスタ等の半導体素子からなる半導体回路を備えた半導体装置の構造およびその作製方法に関する。特に、絶縁表面上に結晶質半導体膜を形成する技術に関する。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【背景技術】
【０００２】
絶縁性を有する基板上に形成された薄膜トランジスタ（ＴＦＴ）により画素部および駆動回路を構成したアクティブマトリクス型液晶ディスプレイが注目を浴びている。液晶ディスプレイは０．５〜２０インチ程度のものまで表示ディスプレイとして利用されている。
【０００３】
現在、高精細な表示が可能な液晶ディスプレイを実現するために、ポリシリコンで代表される結晶質半導体膜を活性層とするＴＦＴが注目されている。しかしながら、結晶質半導体膜を活性層とするＴＦＴは、非晶質半導体膜を活性層とするＴＦＴと比較して動作速度や駆動能力が高い一方、個々のＴＦＴ特性の制御が困難であった。
【０００４】
このＴＦＴ特性の制御が困難である原因の一つとしては、活性層と絶縁膜の界面の特性が挙げられる。この界面が汚染されると、ＴＦＴ特性を制御性よく作製することは困難である。そのため、活性層と該活性層に接する絶縁膜との界面を清浄化することが重要である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
現在、ＴＦＴには高移動度が求められており、ＴＦＴの活性層としては、非晶質半導体膜よりも移動度の高い結晶質半導体膜を用いることが有力視されている。以下に結晶質半導体膜を用いた従来のトップゲート型ＴＦＴの作製方法を簡単に説明する。
【０００６】
まず、絶縁表面を有する基板上に下地絶縁膜（以下、本明細書では下地膜と称す）を形成して、熱処理を施した後、アモルファスシリコン膜（非晶質珪素膜）
を成膜する。次に、このアモルファスシリコン膜を加熱、またはレーザー光の照射等の結晶化処理を施してポリシリコン膜（多結晶珪素膜）を形成する。次いで、このポリシリコン膜を所望の形状にパターニングした後、その上に絶縁膜（ゲート絶縁層）と導電膜（ゲート配線形成材料層）を堆積し、これらをパターニングしてゲート配線を形成する。次いで、Ｐ型またはＮ型の導電性を付与する不純物をポリシリコン膜に選択的に導入してソース領域、ドレイン領域となる不純物領域を形成する。続いて、層間絶縁膜を堆積し、ソース領域、ドレイン領域上を露出させるコンタクトホールを形成した後、金属膜を形成し、これをパターニングしてソース領域、ドレイン領域と接触する金属配線を形成する。こうして、ＴＦＴの作製工程を完了する。
【０００７】
上記従来技術は、下地膜を形成した後、ＴＦＴの信頼性を向上させるために熱処理を行う際、大気に下地膜の表面がさらされる。この時、下地膜表面が大気中の不純物（ボロン、酸素、水分、ナトリウム等）によって汚染される。この大気にさらされて汚染した下地膜上に接して活性層となる半導体膜を積層形成すると、活性層、特にチャネル形成領域と下地膜との界面特性が低下し、ＴＦＴの電気的特性の低下を引き起こす原因となっていた。
【０００８】
特にクリーンルーム内の大気は、清浄化のため一般的に使用されているＨＥＰＡフィルタからのボロン（ホウ素）を含んでいるため、大気にさらされた膜の表面にボロンが不定量混入する。ＨＥＰＡフィルタはガラスを網目状に形成したものであり、空気中の微小パーティクルを除去するのに用いられている。網目状の構造を作りやすくするためにガラスにはボロンが多量に含まれている。また、ＨＥＰＡフィルター以外の他のフィルターを用いることは製造コスト低減化の観点からは不利であった。
【０００９】
この大気中の不純物の影響を調べるために、絶縁性を有する下地膜を形成した後、大気にさらしてから非晶質珪素膜からなる半導体膜の積層形成を行いＴＦＴを作製した。そのＳＩＭＳ分析を行った場合、ＴＦＴの活性層の界面（主表面側または裏面側）にボロンの濃度ピークが見られ、その最高値は３×１０17atoms ／ｃｍ3 以上であった。このようにボロンが半導体膜からなる活性層中に混入してしまうと、その後のプロセス（熱処理、レーザー光処理等）により拡散、活性化されて活性層中の不純物濃度の制御が困難となる。また、ＴＦＴの電気特性の測定を行った場合、特に、しきい値電圧がプラスにシフトする現象が見られた。
【００１０】
また、半導体膜からなる活性層中に不純物（ボロン、酸素、水分、ナトリウム等）が混入した場合、半導体膜の結晶化工程においても、半導体膜の結晶化を阻害していた。
【００１１】
本発明は、活性層、特にチャネル形成領域を構成する領域と下地膜との界面を良好なものとすることにより、ＴＦＴの特性（しきい値電圧等）を向上させるとともに高い信頼性を有する半導体素子からなる半導体回路を備えた半導体装置およびその作製方法を提供するものである。
【課題を解決するための手段】
【００１２】
上記目的を解決するため、本発明は、第１の下地膜を形成した後、熱処理を施し、次いで、第２の下地膜（第１の下地膜より薄い膜厚を有する絶縁膜）と半導体膜とを大気にふれさせることなく積層形成することを一つの特徴としている。
この様な構成により活性層、特にチャネル形成領域を構成する領域と第２の下地膜との界面の汚染を防ぎ、安定且つ良好な電気特性を実現する。
【００１３】
本明細書で開示する発明の第１の構成は、基板上に第１の絶縁膜と、前記第１の絶縁膜に接する第２の絶縁膜と、前記第２の絶縁膜に接するチャネル形成領域と、前記チャネル形成領域の両側に形成されたソース領域及びドレイン領域と、前記チャネル形成領域に接するゲート絶縁層と、前記チャネル形成領域上に前記ゲート絶縁層を介して設けられたゲート配線とを有し、前記第２の絶縁膜の膜厚は、前記第１の絶縁膜より薄いことを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１４】
上記構成において、前記第１の絶縁膜と前記第２の絶縁膜との界面における不純物濃度は、前記第２の絶縁膜と前記チャネル形成領域との界面における不純物濃度より高いことを特徴としている。
【００１５】
また、上記構成において、前記第２の絶縁膜及び前記チャネル形成領域は、順次大気にふれることなく積層形成する工程を少なくとも経て形成されたことを特徴としている。
【００１６】
また、上記構成において、前記第１の絶縁膜は、熱処理する工程を少なくとも経て形成されたことを特徴としている。
【００１７】
また、上記構成において、前記第１の絶縁膜は膜厚１００〜５００ｎｍであることを特徴としている。
【００１８】
また、上記構成において、前記第２の絶縁膜は膜厚１０〜１００ｎｍであることを特徴としている。
【００１９】
また、上記構成において、前記第２の絶縁膜は、窒化珪素膜、窒化酸化珪素膜、酸化珪素膜から選ばれた単層膜、またはそれらの積層膜であることを特徴としている。
【００２０】
また、上記構成において、前記チャネル形成領域と前記ソース領域との間、または前記チャネル形成領域と前記ドレイン領域との間の少なくとも一方には、低濃度不純物領域が設けられていることを特徴している。
【００２１】
また、上記構成において、少なくとも前記ソース領域及び前記ドレイン領域には珪素の結晶化を助長する触媒元素が含まれていることを特徴としている。
【００２２】
また、上記触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた少なくとも１つの元素、または複数の元素であることを特徴としている。
【００２３】
なお、本明細書において「非晶質半導体膜」とは、代表的には非晶質を有する半導体膜、例えば微結晶を有する非晶質半導体膜等を指し、これら半導体膜は、Ｓｉ膜、Ｇｅ膜、化合物半導体膜〔例えば、ＳｉX Ｇｅ 1-X（０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜等〕）からなる膜である。この半導体膜は公知の技術、例えば減圧熱ＣＶＤ法、熱ＣＶＤ法、ＰＣＶＤ法等を用いて成膜できる。
【００２４】
なお、本明細書において「結晶質半導体膜」とは、単結晶半導体膜、結晶粒界を含む半導体膜（多結晶半導体膜及び微結晶半導体膜を含む）を指し、全域に渡って非晶質状態である半導体膜（非晶質半導体膜）との区別を明確にしている。勿論、本明細書において「半導体膜」と記載されていれば、結晶質半導体膜以外に非晶質半導体膜も含まれることは言うまでもない。
【００２５】
また、本明細書において「半導体素子」とは、スイッチング素子やメモリ素子、例えば薄膜トランジスタ（ＴＦＴ）や薄膜ダイオード（ＴＦＤ）等を指している。
【００２６】
また、本発明の半導体装置を作製する第１の作製方法の構成は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を熱処理する工程と、前記第１の絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気にふれることなく積層形成する工程と、前記半導体膜を結晶化して結晶質半導体膜を形成する工程と、を有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００２７】
また、本発明の半導体装置を作製する第２の作製方法の構成は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を熱処理する工程と、前記第１の絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気にふれることなく積層形成する工程と、前記半導体膜の少なくとも一部に結晶化を助長する触媒元素を添加する工程と、前記半導体膜を結晶化して結晶質半導体膜を形成する工程と、を有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００２８】
また、本発明の半導体装置を作製する第３の作製方法の構成は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を熱処理する工程と、前記第１の絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気にふれることなく積層形成する工程と、前記半導体膜の少なくとも一部に結晶化を助長する触媒元素を添加する工程と、前記半導体膜を結晶化して結晶質半導体膜を形成する工程と、前記触媒元素をゲッタリングする工程と、を有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００２９】
また、上記第１乃至３の作製方法の構成のいずれか一において、前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚より薄く形成することを特徴としている。
【００３０】
また、上記第１乃至３の作製方法の構成のいずれか一において、前記第１の絶縁膜を熱処理する工程の加熱温度は、２００〜７００℃であることを特徴としている。
【発明の効果】
【００３１】
本願発明を実施することで、再現性が高くＴＦＴの安定性を向上し、生産性の高いＴＦＴを得ることができる。
【００３２】
本願発明は、熱処理した第１の絶縁膜上に、大気にふれることなく第２の絶縁膜と半導体膜を積層形成することで、極めて良好な電気特性を示すＴＦＴを形成することが実現できる。特に、ＴＦＴの代表的なパラメータであるしきい値電圧Ｖｔｈは、Ｎチャネル型ＴＦＴで−０．５〜２Ｖ、Ｐチャネル型ＴＦＴで０．５〜−２Ｖを実現できる。
【００３３】
また、第２の絶縁膜として２０ｎｍ以上の膜厚があれば、±１０ｎｍの膜厚変動の範囲内において、Ｖｔｈを±０．２Ｖ程度に抑制することができ、ばらつきの少ない均一なＴＦＴを得ることができる。
【００３４】
さらに、ＴＦＴの信頼性の目安となるパラメータの一つであるしきい値電圧の変化量ΔＶｔｈにおいても、小さくすることができ、信頼性の高いＴＦＴを得ることができる。
【００３５】
また、ＴＦＴの代表的なパラメータであるサブスレッショルド係数（Ｓ値）は０．１〜０．３Ｖ／ｄｅｃａｄｅを実現できる。
【図面の簡単な説明】
【００３６】
【図１】ＴＦＴの作製工程を示す図（実施例１）。
【図２】ＴＦＴの作製工程を示す図（実施例１）。
【図３】インバータ回路図、上面図及び断面構造図の一例を示す断面図（実施例１）。
【図４】画素部の一例を示す断面図及び上面図（実施例１）。
【図５】半導体装置（液晶表示装置）の構成を示す図（実施例４）。
【図６】半導体装置（電子機器）の例を示す図（実施例６）。
【図７】成膜装置の一例を示す図（実施例１）。
【図８】Ｎチャネル型ＴＦＴのしきい値電圧を示す分布図（実施例１）。
【図９】Ｐチャネル型ＴＦＴのしきい値電圧を示す分布図（実施例１）。
【図１０】Ｎチャネル型ＴＦＴのしきい値電圧の変動を示す分布図（実施例１）。
【図１１】Ｐチャネル型ＴＦＴのしきい値電圧の変動を示す分布図（実施例１）。
【図１２】Ｎチャネル型ＴＦＴのしきい値電圧を示す分布図（実施例２）。
【図１３】Ｐチャネル型ＴＦＴのしきい値電圧を示す分布図（実施例２）。
【図１４】Ｎチャネル型ＴＦＴのしきい値電圧の変動を示す分布図（実施例２）。
【図１５】Ｐチャネル型ＴＦＴのしきい値電圧の変動を示す分布図（実施例２）。
【図１６】半導体装置（電子機器）の例を示す図（実施例７）。
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態の一例を説明する。
【００３８】
本発明者は、様々な構造を有するＴＦＴの作製実験をおこなったが、使用したクリーンルームの清浄度がある程度、制御されているにもかかわらず、ＴＦＴのしきい値電圧がバラツキ、それが画像のバラツキとして確認されてしまっていた。
【００３９】
このようなＴＦＴの電気特性、特にしきい値電圧のバラツキの問題を解決することを目的とした従来技術としては下地膜と半導体膜を連続形成することが有効な手段の一つとして挙げられる。
【００４０】
しかしながら、単に下地膜と半導体膜を連続成膜することだけでは優れた特性のＴＦＴは決して得られることなく、信頼性においては極めて低いものとなった。特に、高画質、高精細な表示を得るため、要求されているディスプレイの表示画素数が年々増加しており、大量生産を実施する際において、しきい値電圧のバラツキと同様にＴＦＴの信頼性が重要視されている。そこで、本発明者は、ＴＦＴの信頼性を向上させるためには膜厚２００ｎｍ以上の下地膜を熱処理すればよいことを様々な実験結果により見出した。しかし、下地膜を熱処理すると、下地膜と半導体膜の間の界面を清浄にすることができないため、しきい値電圧がばらついた。
【００４１】
そこで、本発明者は、第１の下地膜を熱処理した後、第２の下地膜と半導体膜を連続形成することによって従来にない極めて高性能なＴＦＴが作製されることを見出した。この本発明の構成は、単なる従来技術の組み合わせではなく、第１の下地膜の熱処理と、第２の下地膜と半導体膜の間の清浄な界面形成と、熱処理された第１の下地膜と半導体膜の間の応力の緩和と、各膜同士の密着性の向上とが行われることによって初めて得られる複合的な技術の結果であり、その結果がこれまでのＴＦＴ特性から飛躍的な進歩を可能としたのである。
【００４２】
本願発明の第２の下地膜としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜等を用いることができる。応力の緩和を重視するなら酸化珪素膜が好ましい。また、不純物の拡散防止を重視するなら窒化珪素膜が好ましい。特に、窒化珪素膜よりも応力が小さく、酸化珪素膜より不純物の拡散防止効果の高い窒化酸化珪素膜が最適である。この第２の下地膜１０１ｂの形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、蒸着法、減圧熱ＣＶＤ法等の公知の手段を用いて半導体膜と連続形成することができる。また、この第２の下地膜の膜厚範囲が、１０〜１００ｎｍ、好ましくは２０〜６０ｎｍであれば、半導体膜との清浄な界面を形成するとともに、第１の下地膜と熱膨張係数に差がある半導体膜の間の応力を緩和するバッファ層の役目を果たすことができる。
【００４３】
本願発明によれば、大規模なクリーンルーム内においても、そのクリーンルーム内の清浄度にかかわらず、極めて高品質な半導体膜、清浄な界面が同時に実現可能である。従って、クリーンルームを清浄化することによるコストアップを抑えることができる。
【００４４】
また、本願発明によれば、大気解放によるバラツキを低減することができるため、ロット間や基板間でのバラツキも低減できる。
【００４５】
上記本願発明の実施形態について以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４６】
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことは勿論である。
【実施例１】
【００４７】
本実施例では本願発明を用いてトップゲート型ＴＦＴを作製する場合の例について説明する。なお、本実施例ではＮチャネル型ＴＦＴを用いて説明を行う。
【００４８】
本発明の半導体装置およびその作製方法の実施形態を示す簡略断面図である図１〜図４を用いて簡略に説明する。
【００４９】
まず、基板１００を用意する。基板１００としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板、セラミック基板、ステンレス基板、金属（タンタル、タングステン、モリブデン等）基板、半導体基板、プラスチック基板（ポリエチレンテレフタレート基板）等を用いることができる。本実施例においては基板１００としてガラス基板（コーニング１７３７；歪点６６７℃）を用いた。
【００５０】
次に、基板１００上に第１の絶縁膜（以下、本明細書中では第１の下地膜と称す）１０１ａを形成する。第１の下地膜１０１ａとしては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜等を用いることができる。第１の下地膜１０１ａの形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、蒸着法、減圧熱ＣＶＤ法等の公知の手段を用い、１００〜５００ｎｍの膜厚範囲で用いることができる。なお、２００ｎｍ以上の膜厚を有した下地膜を熱処理すれば、基板からの不純物の拡散を十分防ぐことができるため、信頼性の高いＴＦＴを作製することができる。本実施例では、第１の下地膜１０１ａとして、ＴＥＯＳと酸素（Ｏ2 ）を原料ガスに用い、プラズマＣＶＤ装置によって膜厚２００ｎｍの酸化珪素膜を成膜した。（図１（Ａ））
【００５１】
次いで、第１の下地膜１０１ａに熱処理を施し、第１の下地膜１０１ａ’を形成する。（図１（Ｂ））ここでの熱処理は基板の歪点以下、好ましくは２００〜７００℃で行う。本実施例では６４０℃、４時間の熱処理を行った。この熱処理は、ＴＦＴの信頼性を向上させるために必要である。この際、第１の下地膜１０１ａの表面は大気にさらされる。
【００５２】
次いで、熱処理された第１の下地膜１０１ａ’上に、第２の絶縁膜１０１ｂ（以下、本明細書中では第２の下地膜と称す）と半導体膜１０２とを大気にふれさせることなく積層形成する。（図１（Ｃ））こうすることにより、半導体膜、特にチャネル形成領域を構成する領域と第２の下地膜１０１ｂとの界面を良好なものとした。
【００５３】
また、半導体膜と熱処理された第１の下地膜は直接接していないが、第１の下地膜と比較して第２の下地膜の膜厚を薄くすることにより、ＴＦＴの信頼性を向上することができた。
【００５４】
即ち、本実施例においては、熱処理された第１の下地膜によりＴＦＴの信頼性を向上させ、さらに第２の下地膜により良好なＳｉ／ＳｉＯ2 界面を形成させる。なお、第１の下地膜と第２の下地膜との界面における不純物の濃度は大気にふれるため、第２の下地膜と活性層との界面と比較して高く、界面において急峻なピークを示した。特にボロン元素の濃度のピークの最高値は３×１０17atoms ／ｃｍ3 以上であった。
【００５５】
第２の下地膜１０１ｂとしては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜等を用いることができる。この第２の下地膜１０１ｂの形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、蒸着法、減圧熱ＣＶＤ法等の公知の手段を用い、１０〜１００ｎｍ、好ましくは２０〜６０ｎｍの膜厚範囲で用いることができる。本実施例では、第２の下地膜１０１ｂとしてＴＥＯＳと酸素（Ｏ2 ）を原料ガスに用い、プラズマＣＶＤ装置によって膜厚２０ｎｍの酸化珪素膜を成膜した。
【００５６】
また、半導体膜１０２としては、非晶質珪素膜、微結晶を有する非晶質半導体膜、微結晶半導体膜、非晶質ゲルマニウム膜、ＳｉX Ｇｅ 1-X（０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜、またはこれらの積層膜を２０〜７０ｎｍ（代表的には４０〜５０ｎｍ）の膜厚範囲で用いることができる。半導体膜１０２の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、スパッタ法等の公知の手段を用いることができる。本実施例では、半導体膜１０２として非晶質珪素膜を５０ｎｍの膜厚で成膜した。
【００５７】
なお、本実施例では第２の下地膜を形成する第１のチャンバー４４と、半導体膜を形成する第２のチャンバー４５とを少なくとも備えたマルチチャンバー（図７に示す装置）を用いて、大気にふれることなく各チャンバー間を移動させることにより積層形成させた。また、同一チャンバーで反応ガスを入れ換えることにより積層形成する構成としてもよい。
【００５８】
こうして図１（Ｃ）の状態が得られたら、非晶質珪素膜からなる半導体膜１０２に結晶化処理を施して結晶質珪素膜からなる半導体膜１０２’を形成する。本実施例では半導体膜に対して赤外光または紫外光の照射による結晶化（以下、レーザー結晶化と呼ぶ）を行った。結晶化技術として紫外光を用いる場合はエキシマレーザー光または紫外光ランプから発生する強光を用いればよく、赤外光を用いる場合は赤外線レーザー光または赤外線ランプから発生する強光を用いればよい。本実施例では大気中でエキシマレーザー光を線状にビーム形成して照射した。（図１（Ｄ））なお、大気にさらしてレーザー結晶化を行った場合には表面に薄い酸化膜が形成されるが本実施例では簡略化のため図示しない。また、本実施例では大気中で行ったが、特に限定されず、不活性雰囲気、または真空中でレーザー結晶化してもよい。
【００５９】
また、結晶化処理としては、公知の如何なる技術、例えばレーザー結晶化処理、熱結晶化処理、または触媒元素を用いた熱結晶化処理を用いることができる。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、絶縁膜１０５の膜厚、初期半導体膜１０４の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。照射条件としては、パルス周波数が３０Ｈｚ、オーバーラップ率は９６％、レーザーエネルギー密度は１００〜５００mJ/cm2であり本実施例では３５９mJ/cm2とした。また、レーザー結晶化の条件によっては、半導体膜が溶融状態を経過して結晶化する場合や、半導体膜が溶融せずに固相状態、もしくは固相と液相の中間状態で結晶化する場合がある。
【００６０】
次いで、得られた半導体膜１０２’をパターニングして、所望の形状を有する活性層１０３を形成した。（図１（Ｅ））
【００６１】
なお、図１（Ｄ）または図１（Ｅ）の工程後、しきい値電圧制御をするために不純物の添加を行ない、チャネル形成領域となる領域に不純物を添加する工程を加えてもよい。また、図１（Ｄ）と図１（Ｅ）の工程順序を変更して、半導体膜をパターニングした後、結晶化させてもよい。
【００６２】
次に、活性層を覆って、絶縁膜（後の工程によりゲート絶縁層となる）１０４と（導電膜ゲート配線形成材料層）１０５を形成した。（図２（Ａ））絶縁膜１０４としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、有機樹脂膜（ＢＣＢ膜等）、またはこれらの積層膜等を用いることができる。第３の絶縁膜１０４の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、スパッタ法、蒸着法、塗布法等の公知の手段を用い、１０〜３００ｎｍの膜厚範囲で用いることができる。本実施例では、第３の絶縁膜１０４として酸化珪素膜を１５０ｎｍの膜厚で成膜した。
【００６３】
また、導電膜１０５としては、導電性材料または半導体材料、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、クロム（Ｃｒ）、シリコン（Ｓｉ）、シリサイド等を主成分とする層からなる単層構造または積層構造を用いることができる。導電膜１０５としては、１０〜５００ｎｍの膜厚範囲で用いることができる。本実施例では導電膜１０５としてアルミニウム膜を４００ｎｍの膜厚で成膜した。
【００６４】
次いで、マスク１０８を用いて導電膜１０５をパターニングしてゲート配線を形成する材料層１０７を形成し、さらに第３の絶縁膜１０４をパターニングしてゲート絶縁層１０６を形成した。（図２（Ｂ））
【００６５】
そして、本実施例では、ゲート配線を形成する材料層１０７に第１の陽極酸化を施して多孔質な陽極酸化膜（図示しない）を形成した。さらに第２の陽極酸化膜を施して緻密な陽極酸化膜１０９を形成し、その後、多孔質な陽極酸化膜とマスク１０８を除去した。また、上記陽極酸化を施さず、ゲート配線を保護するためにゲート配線を覆う絶縁膜からなる保護膜を形成する工程を加えてもよい。
【００６６】
次いで、ゲート配線をマスクとして、Ｎ型の導電性を付与する不純物を活性層１０３に添加する。また、活性層に選択的に所定の領域に添加するためのマスクを形成してもよい。不純物の添加は、イオン注入法、プラズマドーピング法、レーザードーピング法等の公知の手段を用いればよい。ただし、不純物イオンが活性層の所定の領域に所望の量添加されるようにドーピング条件、ドーズ量、加速電圧等を調節する。本実施例では、Ｎ型の導電性を付与する不純物としてリン元素を用い、１１２、１１３で示される低濃度不純物領域のリン濃度が、ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3 になるように調節した。また、１１０、１１１で示される高濃度不純物領域のリン濃度が、ＳＩＭＳ分析で１×１０20〜８×１０21atoms ／ｃｍ3 になるように調節した。（図２（Ｃ））
【００６７】
高濃度不純物領域（ｎ+ 型領域）１１０、１１１はソース領域、ドレイン領域となり、低濃度不純物領域（ｎ- 型領域）１１２、１１３はＬＤＤ領域となる。
また、リンイオン、ボロンイオンが注入されなかった領域が後にキャリアの移動経路となる真性または実質的に真性なチャネル形成領域１１４となる。
【００６８】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指し、実質的に真性な領域とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値電圧制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3 ）でＮ型またはＰ型を付与する不純物を含む領域、または意図的に逆導電型不純物を添加することにより導電型を相殺させた領域を示す。
【００６９】
また、図２（Ｂ）において、絶縁膜１０４のパターニングを行わず、絶縁膜１０４を介して不純物の添加を行った後、絶縁膜１０４のパターニングを行う工程としてもよい。
【００７０】
次に、ソース領域およびドレイン領域における不純物の活性化効果、またはドーピング工程で損傷した活性層の結晶構造の回復効果を得るための公知の技術、例えば熱アニールまたはレーザーアニールを行う。本実施例では、照射条件がパルス周波数５０Ｈｚ、レーザーエネルギー密度１７９mJ/cm2のレーザー光を照射した後、熱活性化処理（窒素雰囲気下、４５０℃、２時間）を施した。
【００７１】
次いで、層間絶縁膜１１５を成膜し、ソース領域、ドレイン領域上を露出させるコンタクトホールを形成した後、金属膜を形成し、これをパターニングして、ソース領域、ドレイン領域と接触する金属配線１１６〜１１７を形成する。最後に水素化処理（水素雰囲気、３５０℃、２時間）を行なう。（図２（Ｄ））こうして、本実施例におけるＮチャネル型ＴＦＴの作製を完了する。
【００７２】
本実施例では第２の下地膜と前記チャネル形成領域との界面における酸素の濃度を２×１０19atoms ／ｃｍ3 以下、炭素、窒素の濃度を５×１０18atoms ／ｃｍ3 以下とすることができた。
【００７３】
なお、本実施例ではＮチャネル型ＴＦＴの作製方法を例示したが、Ｐチャネル型ＴＦＴにするならば、上記不純物添加工程で不純物イオンとしてＰ型を付与するボロンイオンを添加すればよい。
【００７４】
本実施例においては、第２の下地膜の影響および絶縁膜の熱処理の影響を比較するために、本実施例の作製方法におけるＴＦＴのしきい値電圧と、本実施例とは異なる作製方法によるＴＦＴのしきい値電圧とを測定した。また、第２の下地膜の膜厚の影響を比較するために、上記作製方法を用いて第２の下地膜の膜厚の異なるＴＦＴを作製し、各々のＴＦＴのしきい値電圧（Ｖｔｈ）を測定した。本実施例では、同一条件で作製された複数の基板を用意して、それら基板内のランダムな測定点におけるＴＦＴ〔Ｌ（チャネル長）／Ｗ（チャネル幅）＝８／２００μｍ〕をルートＩＤ外挿法（ドレイン電圧ＶD ＝１４Ｖ、ゲート電圧ＶG ＝−２０Ｖ〜２０Ｖ）を用いて測定した。図８はＮチャネル型ＴＦＴのしきい値電圧の分布図であり、図９はＰチャネル型ＴＦＴのしきい値電圧の分布図を示す。
【００７５】
なお、本明細書中でしきい値電圧（Ｖｔｈ）とは、ＴＦＴをオフ状態からオン状態に変化させるために必要なゲート配線に印加する電圧値を示す。
【００７６】
また、同様に図１０はＮチャネル型ＴＦＴのしきい値電圧の変化量（ΔＶｔｈ）であり、図１１はＰチャネル型ＴＦＴのしきい値電圧の変動を示す。ΔＶｔｈは、ルートＩＤ外挿法による測定を１０回連続して行なうことによってＴＦＴ〔Ｌ／Ｗ＝８／８μｍ〕にストレスを与え、１回目のしきい値電圧Ｖｔｈ1 と１０回目のＶｔｈ10を測定し、その変化量をΔＶｔｈとしている。このΔＶｔｈの値が小さければ小さい程、ＴＦＴの劣化が少なく信頼性が高いことを示す。
【００７７】
以下に示した作製条件によるＴＦＴをそれぞれ（基板２〜３枚、各基板内４〜１６点）測定し、データＡ〜Ｈを得た。
【００７８】
Ａ）下地膜とa-Si膜を連続形成したＴＦＴ（従来例１）
Ｂ）下地膜を形成した後、a-Si膜を成膜したＴＦＴ（従来例２）
Ｃ）下地膜を形成し熱処理を行なった後、a-Si膜を成膜したＴＦＴ（従来例３）
Ｄ）第１の下地膜を形成し熱処理を行なった後、第２の下地膜（５ｎｍ）とa-Si膜を連続形成したＴＦＴＥ）第１の下地膜を形成し熱処理を行なった後、第２の下地膜（１０ｎｍ）とa-Si膜を連続形成したＴＦＴＦ）第１の下地膜を形成し熱処理を行なった後、第２の下地膜（２０ｎｍ）とa-Si膜を連続形成したＴＦＴ（本実施例）
Ｇ）第１の下地膜を形成し熱処理を行なった後、第２の下地膜（５０ｎｍ）とa-Si膜を連続形成したＴＦＴＨ）第１の下地膜を形成し熱処理を行なった後、第２の下地膜（１００ｎｍ）とa-Si膜を連続形成したＴＦＴ    
【００７９】
以下に第２の下地膜の影響を考察する。
【００８０】
図８〜図１１に示したデータＡ（従来例１）に注目すると、データＣのＶｔｈについては２〜３Ｖに抑えられ良好な値を示しているが、ΔＶｔｈが大きいために信頼性の低いＴＦＴとなっている。
【００８１】
また、データＢ（従来例２）に注目すると、ＶｔｈについてはデータＡと比較して若干プラスにシフトしており、データＡと同様にΔＶｔｈが大きくなっている。これらの結果（データＡ及びＢ）から、下地膜とa-Si膜を大気にふれさせずに連続形成すると、不純物の少ない界面を保持できるため、Ｖｔｈのプラスシフトを抑えられることを本発明者は見出した。
【００８２】
また、データＣ（従来例３）に注目すると、Ｖｔｈについては大幅にプラスにシフトしており５〜８Ｖとなっているが、ΔＶｔｈが非常に小さく信頼性の高いＴＦＴとなっている。これらの結果から、下地膜を熱処理すると、しきい値電圧の変化量ΔＶｔｈを小さくすることができる、即ちＴＦＴの信頼性が向上することを本発明者は見出した。
【００８３】
これら従来例１〜３のＴＦＴに対して、本実施例のＴＦＴは、第１の下地膜を熱処理した後、薄い第２の下地膜とa-Si膜（半導体膜）を連続形成することによって、データＤ〜Ｈ、特にデータＥ（本実施例）からわかるように、Ｖｔｈのプラスシフトが抑えられ、且つ、ΔＶｔｈが小さく信頼性の高いＴＦＴとなった。
【００８４】
以上の知見から、しきい値電圧（Ｖｔｈ）は、半導体膜に直接接する膜、即ち、薄い第２の下地膜とa-Si膜の界面特性に左右されるが、しきい値電圧の変動（ΔＶｔｈ）は、半導体に直接接する膜、即ち、薄い第２の下地膜に起因するものではなく、熱処理された第１の下地膜に起因していることを本発明者は見出した。また、第２の下地膜は、第１の下地膜と半導体膜との間の応力を緩和するバッファ層として機能していることを本発明者は見出した。
【００８５】
また、以下に第２の下地膜の膜厚の影響を考察する。
【００８６】
図８及び図９に示したデータＤ〜Ｈを見ると、Ｖｔｈは第２の下地膜の膜厚に対し、Ｎチャネル型ＴＦＴでは単調減少し、Ｐチャネル型ＴＦＴでは一度大きく負に変化した後単調増加している。また、図１０および図１１に示したデータＤ〜Ｈを見ると、ΔＶｔｈは第２の下地膜の膜厚に対し、Ｐチャネル型ＴＦＴでは２０ｎｍ以上で低減されており、Ｎチャネル型ＴＦＴでは５０ｎｍ以上で増加している。
【００８７】
これらの結果から第１の下地膜を２００ｎｍとした場合、第２の膜厚は、１０ｎｍ以上、好ましくは２０〜５０ｎｍが望ましい。ただし、上記膜厚は設定膜厚であり、実際の膜厚は、設定膜厚より大きめとなるため、第２の膜厚は、実測値で２０〜６０ｎｍとすることが望ましい。
【００８８】
なお、本実施例では、しきい値電圧の変化量（ΔＶｔｈ）を測定するための信頼性試験を行ったが、特に限定されず、一般的なBias-Tempreture-Stressによる信頼性試験でも同様の実験結果が得られる。
【００８９】
本実施例の作製方法を利用して半導体素子（ＴＦＴ）からなる半導体回路を備えた半導体装置について、図３及び図４を用いてその構造の一例を説明する。
【００９０】
本実施例では、図３に周辺駆動回路部の一部を構成するＣＭＯＳ回路（インバータ回路）が示されている。また、図３に使われている符号は図１または図２と同一である。図３において、インバ─タ回路の上面図の点線Ａ−Ａ’で切断した断面が、ＣＭＯＳ回路の断面構造に相当する。なお、図３（Ａ）のインバータ回路図、インバータ回路の上面図における各端子部ａ、ｂ、ｃ、ｄは対応している。
【００９１】
図３において、いずれのＴＦＴ（薄膜トランジスタ）も基板１００上に設けられた第１の下地膜１０１ａ’と第２の下地膜１０１ｂとの積層膜上に形成される。インバータ回路のＮチャネル型ＴＦＴの場合には、第２の下地膜上に活性層としてチャネル形成領域１１４とＮ型の高濃度不純物領域（ｎ+ 型領域）１１０、１１１と、前記チャネル形成領域と前記高濃度不純物領域の間に低濃度不純物領域（ｎ- 型領域）１１２、１１３が形成されている。そして前記チャネル形成領域上には、ゲート絶縁層１０６を介してゲート配線１０７’が形成されている。
ゲート配線１０６は陽極酸化膜１０９で保護されている。その上を覆う第１の層間絶縁膜１１５にコンタクトホールを形成して高濃度不純物領域に配線１１６、１１７が接続されている。
【００９２】
一方、Ｐチャネル型のＴＦＴは、活性層として高濃度不純物領域（ｐ+ 型領域）１１０’、１１１’と、チャネル形成領域１１４’と、前記ｐ+ 型領域とチャネル形成領域の間に低濃度不純物領域（ｐ- 型領域）１１２’、１１３’が形成される。ｐ+ 型領域１１０’、１１１’には配線１１６、１１７’が形成される。活性層以外の部分は、上記Ｎチャネル型ＴＦＴと概略同一構造である。
【００９３】
また、図４に画素部の一部を構成する画素ＴＦＴ（Ｎチャネル型ＴＦＴ）が示されている。また、図４に使われている符号は図１または図２と同一である。また、図４（Ａ）において、点線Ａ−Ａ’で切断した断面が、図４（Ｂ）の画素部の断面構造に相当する。
【００９４】
画素部に形成されたＮチャネル型ＴＦＴについては、第１の層間絶縁膜１１５を形成する部分まで、インバータ回路のＮチャネル型ＴＦＴと同一構造である。
そして、高濃度不純物領域（ｎ+ 型領域）１１０、１１１には配線１１６、１１７が接続され、その上に第２の層間絶縁膜１１８と、ブラックマスク１１９とが形成される。さらに、その上に第３の層間絶縁膜１２０が形成され、ＩＴＯ、ＳｎＯ2 等の透明導電膜からなる画素電極１２１が接続される。この画素電極は画素ＴＦＴを覆い、且つブラックマスクと補助容量を形成している。本実施例では一例として透過型のＬＣＤを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００９５】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【００９６】
なお、同一基板上に図３に示した周辺駆動回路部と、図４に示した画素部とを作製することも可能である。
【００９７】
また、本実施例ではトップゲート型ＴＦＴを例にとって説明してきたが、本願発明の構成はボトムゲート型ＴＦＴに適用することもできる。    
【実施例２】
【００９８】
本実施例は、実施例１とは異なる方法により結晶質珪素膜を得る例である。本実施例では、珪素の結晶化を助長する触媒元素を利用して、結晶質半導体膜を形成する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【００９９】
本実施例は、第２の下地膜と半導体膜１０２を連続形成する工程（図１（Ｃ）
）までは、実施例１と同一である。
【０１００】
図１（Ｃ）と同じ状態を得た後、半導体膜１０２の表面に珪素の結晶化を助長する触媒元素を導入する。珪素の結晶化を助長する触媒元素としては、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた一種または複数種類の元素が用いられる。本実施例では前記触媒元素の内、非晶質珪素膜中の拡散速度が早く、極めて良好な結晶性を得ることができるＮｉを用いた。
【０１０１】
また、上記触媒元素を導入する箇所としては、特に限定されないが、非晶質珪素膜の全面、またはマスクを適宜形成することにより選択的に導入する。
【０１０２】
また、非晶質珪素膜に触媒元素を導入する方法としては、触媒元素を非晶質珪素膜の表面に接触させ得る方法、または非晶質珪素膜の膜中に保持させ得る方法であれば特に限定されない。例えば、スパッタ法、ＣＶＤ法、プラズマ処理法、吸着法、イオン注入法、または触媒元素を含有した溶液を塗布する方法を使用することができる。これらの内、溶液を塗布する方法は簡便であり、触媒元素の濃度調整が容易であるという点で有用である。金属塩としては各種塩を用いることができ、溶媒としては水のほか、アルコール類、アルデヒド類、エーテル類、その他の有機溶媒、或いは水と有機溶媒の混合溶媒を用いることができる。本実施例では、塗布方法を用い、１０〜１００００ｐｐｍ、好ましくは１００〜１００００ｐｐｍ（重量換算）の範囲のニッケルを含んだ溶液を塗布した。ただし、非晶質珪素膜の膜厚を考慮に入れて適宜添加量を調節する必要がある。このようにして得られた非晶質珪素膜における膜中のニッケル濃度は１×１０19〜１×１０21atoms ／ｃｍ3 となる。
【０１０３】
以上のようにして触媒元素を非晶質珪素膜に導入した後、加熱処理（５５０℃、４時間）により結晶化を行ない結晶質半導体膜を得る。また、加熱処理に代えてレーザー光を照射する工程を加えてもよい。
【０１０４】
また、上記工程の後、結晶質半導体膜中の前記触媒元素を低減するためのゲッタリング処理工程（特開平9-312260号公報、特開平8-330602号公報等の技術）を行うことが好ましい。なお、特開平9-312260号公報には、結晶質半導体膜の前記触媒元素を酸化性雰囲気中での熱酸化（４５０〜１１００℃）で形成される熱酸化膜中にゲッタリングさせ、その熱酸化膜を除去するゲッタリング処理工程が記載されている。
【０１０５】
本実施例では、リンのゲッタリング作用を利用して、結晶質半導体膜中のニッケル元素を低減した。
【０１０６】
ゲッタリング処理工程は、まず、上記結晶化工程を終了後、マスクを用いて結晶質半導体膜へ選択的にリンをド─ピングして、リン濃度が１×１０19〜１×１０21atoms ／ｃｍ3 であるリン添加領域を形成する。次いで、窒素雰囲気中で６００℃、１２時間加熱してリン添加領域にニッケルを捕獲させる。これによって、リン添加領域以外の領域のニッケル濃度は５×１０17atoms ／ｃｍ3 以下（好ましくは２×１０17atoms ／ｃｍ3 以下）に低減することができる。
【０１０７】
次いで、上記ゲッタリング工程が終了した後、マスクを除去し、さらにパターニングして活性層を形成する。ここでは、リン添加領域以外の領域を用いて活性層を形成する。
【０１０８】
活性層のパターニング工程後の工程は、実施例１と同様な工程を順次行うことにより図２（Ｄ）の状態のＴＦＴが得られる。
【０１０９】
本実施例の作製方法を用いて作製したＴＦＴのしきい値電圧Ｖｔｈと、しきい値電圧の変化量ΔＶｔｈを実施例１と同様に測定した。また、第２の下地膜の影響を比較するために、第１の下地膜２００ｎｍのみのＴＦＴ（比較例１）のしきい値電圧（Ｖｔｈ）及びしきい値電圧の変化量（ΔＶｔｈ）を測定した。図１２はＮチャネル型ＴＦＴのしきい値電圧の分布図であり、図１３はＰチャネル型ＴＦＴのしきい値電圧の分布図を示す。
【０１１０】
また、同様に図１４はＮチャネル型ＴＦＴのしきい値電圧の変化量（ΔＶｔｈ）の分布図であり、図１５はＰチャネル型ＴＦＴのしきい値電圧の変化量の分布図を示す。
【０１１１】
以下に第２の下地膜の影響を考察する。
【０１１２】
図１２〜図１５に示したデータに注目すると、本実施例は比較例１よりもしきい値電圧が小さく、第２の下地膜を設けることによってしきい値電圧のプラスシフトが抑えられている。また、本実施例は、比較例１と同様に第１の下地膜が熱処理されているため、しきい値電圧の変動（ΔＶｔｈ）が小さく、特にＰチャネルにおいては、しきい値電圧の変動がほとんどないＴＦＴが得られた。    
【実施例３】
【０１１３】
本実施例は、実施例１とは異なる方法により結晶質半導体膜を得る例である。本実施例では、レーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー結晶化処理により結晶質珪素膜を得る方法に関する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１１４】
本実施例では、図１（Ｃ）の工程においてエキシマレーザー光を面状に加工して照射する。レーザー光を面状に加工する場合は数十ｃｍ2 程度（好ましくは１０ｃｍ2 以上）の面積を一括照射できる様にレーザー光を加工する必要がある。
そして照射面全体を所望のレーザーエネルギー密度でアニールするためには、トータルエネルギーが５Ｊ以上、好ましくは１０Ｊ以上の出力のレーザー装置を用いる。
【０１１５】
その場合、エネルギー密度は１００〜８００mJ/cm2とし、出力パルス幅は１００nsec以上、好ましくは２００nsec〜１msecとすることが好ましい。２００nsec〜１msecというパルス幅を実現するにはレーザー装置を複数台連結し、各レーザー装置の同期をずらすことで複数パルスの混合した状態を作れば良い。
【０１１６】
本実施例の様な面状のビーム形状を有するレーザー光を照射することにより大面積に均一なレーザー照射を行うことが可能である。即ち、活性層の結晶性（結晶粒径や欠陥密度等を含む）が均質なものとなり、ＴＦＴ間の電気特性のばらつきを低減することができる。
【０１１７】
なお、本実施例は実施例１または２との組み合わせが容易であり、その組み合わせ方は自由である。    
【実施例４】
【０１１８】
本実施例では、本願発明によって作製された液晶表示装置の例を図５に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１１９】
図５において５００は絶縁表面を有する基板（酸化シリコン膜を設けたプラスチック基板）、５０１は画素部、５０２は走査線駆動回路、５０３は信号線駆動回路、５３０は対向基板、５１０はＦＰＣ（フレキシブルプリントサーキット）
、５２０はロジック回路である。ロジック回路５２０としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【０１２０】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０１２１】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１２２】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例３のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。  
【実施例５】
【０１２３】
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１２４】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１２５】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例３のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。    
【実施例６】
【０１２６】
本発明を実施して形成されたＴＦＴは様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１２７】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ウエアラブルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図６に示す。
【０１２８】
図６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示部２００３やその他の信号駆動回路に適用することができる。
【０１２９】
図６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の信号駆動回路に適用することができる。
【０１３０】
図６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の信号駆動回路に適用できる。
【０１３１】
図６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の信号駆動回路に適用することができる。
【０１３２】
図６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号駆動回路に適用することができる。
【０１３３】
図６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の信号駆動回路に適用することができる。
【０１３４】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。    
【実施例７】
【０１３５】
本発明を実施して形成されたＴＦＴは様々な電気光学装置に用いることができる。即ち、それら電気光学装置を液晶表示装置として組み込んだ電子機器全てに本発明を実施できる。
【０１３６】
その様な電子機器としては、プロジェクター（リア型またはフロント型）などが挙げられる。それらの一例を図１６に示す。
【０１３７】
図１６（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２で構成される。本発明は投射装置の一部である液晶表示装置やその他の信号駆動回路に適用することができる。
【０１３８】
図１６（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置の一部である液晶表示装置やその他の信号駆動回路に適用することができる。
【０１３９】
なお、図１６（Ｃ）は、図１６（Ａ）及び図１６（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１６（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４０】
また、図１６（Ｄ）は、図１６（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１６（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。ただし、本実施例におけるプロジェクターは、透過型の液晶表示装置であり、反射型の液晶表示装置には適用できないことは言うまでもない。
【符号の説明】
【０１４２】
１００    基板
１０１ａ  第１の下地膜
１０１ａ’  熱処理された第１の下地膜
１０１ｂ  第２の下地膜
１０２    半導体膜
１０２’  結晶質半導体膜
１０３    活性層
１０４    絶縁膜
１０５    導電膜
１０６    ゲート絶縁層
１０７、１０７’    ゲート配線
１０８    マスク
１０９    陽極酸化膜
１１０、１１１    ｎ+ 領域（ソース領域、ドレイン領域）
１１２、１１３    ｎ- 領域（低濃度不純物領域）
１１４    チャネル形成領域
１１５    層間絶縁膜
１１６、１１７  配線
【図１】
2010080981.tif 000003
【図２】
2010080981.tif 000004
【図３】
2010080981.tif 000005
【図４】
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【図５】
2010080981.tif 000007
【図６】
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【図７】
2010080981.tif 000009
【図８】
2010080981.tif 000010
【図９】
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【図１０】
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【図１１】
2010080981.tif 000013
【図１２】
2010080981.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成22年1月14日(2010.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ガラス基板上に２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ボロンを有することを特徴とする半導体装置。
【請求項２】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ボロンを有することを特徴とする半導体装置。
【請求項３】
ガラス基板上に２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面におけるボロンの濃度は、前記第２の窒化珪素膜と前記非晶質半導体膜との界面におけるボロンの濃度と比較して高いことを特徴とする半導体装置。
【請求項４】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜と、
前記第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜と、
前記第２の窒化珪素膜上にチャネル形成領域となる領域を含む非晶質半導体膜と、を有し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面におけるボロンの濃度は、前記第２の窒化珪素膜と前記非晶質半導体膜との界面におけるボロンの濃度と比較して高いことを特徴とする半導体装置。
【請求項５】
請求項３または４において、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ＳＩＭＳ分析により、前記ボロンの濃度は、ピークの最高値が３×１０１７ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一に記載の半導体装置を有する電子書籍。
【請求項７】
請求項１乃至５のいずれか一に記載の半導体装置を表示部に組み込んだ電子機器。
【請求項８】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜を形成し、
前記第１の窒化珪素膜を大気にさらし、
前記第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜とチャネル形成領域となる領域を含む非晶質半導体膜とを順次大気にふれさせることなく積層形成し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ボロンを有することを特徴とする半導体装置の作製方法。
【請求項９】
ガラス基板上に２００℃〜７００℃の温度で処理された、２００ｎｍ〜５００ｎｍの膜厚の第１の窒化珪素膜を形成し、
前記第１の窒化珪素膜を大気にさらし、
前記第１の窒化珪素膜上に１０ｎｍ〜２００ｎｍの膜厚の第２の窒化珪素膜とチャネル形成領域となる領域を含む非晶質半導体膜とを順次大気にふれさせることなく積層形成し、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面におけるボロンの濃度は、前記第２の窒化珪素膜と前記非晶質半導体膜との界面におけるボロンの濃度と比較して高いことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項９において、
前記第１の窒化珪素膜と前記第２の窒化珪素膜との界面において、ＳＩＭＳ分析により、前記ボロンの濃度は、ピークの最高値が３×１０１７ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置の作製方法。