(57)【要約】【課題】各ＦＥＴの端子間にかかる電圧を抑えつつ、高周波特性の優れた高周波半導体スイッチ装置を提供する。【解決手段】高周波スイッチ部１に制御信号を供給する駆動回路は、第１のレベルシフト回路１１と第２のレベルシフト回路１２とを有し、これらはＳＯＩ構造の半導体装置に設けられ、第１のレベルシフト回路１１のクロスカップルＰＭＯＳＰ１１、Ｐ１２に、ゲートに第１のバイアス電位Ｖｂ１（＞０）が与えられるカスコード接続ＰＭＯＳＰ１３、Ｐ１４を接続し、これらの接続ノードを第２のレベルシフト回路１２の入力とし、第２のレベルシフト回路１２にＰＭＯＳＰ２３、Ｐ２４およびＮＭＯＳＮ２１、Ｎ２２のカスコード接続段を設け、ＰＭＯＳＰ２３、Ｐ２４のゲートには第１のバイアス電位Ｖｂ１が、ＮＭＯＳＮ２１、Ｎ２２のゲートには第２のバイアス電位Ｖｂ２（＞Ｖｂ１）が与えられる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の端子間の接続状態を切り替える高周波スイッチ部と、内部電圧発生回路と、前記高周波スイッチ部及び前記内部電圧発生回路に接続され、前記高周波スイッチ部に制御信号を供給する駆動回路とが、ＳＯＩ（Silicon On Insulator）構造の半導体装置に設けられた高周波半導体スイッチ装置であって、
前記駆動回路は、第１のレベルシフト回路と第２のレベルシフト回路とを有し、
前記第１のレベルシフト回路は、
ソースがグランドに接続され、ゲートが一対の入力端子にそれぞれ接続された一対の第１のＮチャネル型ＦＥＴ（Field Effect Transistor）と、
前記一対の第１のＮチャネル型ＦＥＴのドレインにそれぞれドレインが接続され、ゲートに第１のバイアス電位Ｖｂ１が供給される一対の第１のＰチャネル型ＦＥＴと、
ソースに前記内部電圧発生回路で生成された正の電源電位Ｖｐが供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第１のＰチャネル型ＦＥＴのソースとそれぞれ接続された一対の第２のＰチャネル型ＦＥＴと、を有し、
前記第２のレベルシフト回路は、
ソースに前記正の電源電位Ｖｐが供給され、ゲートが前記一対の第２のＰチャネル型ＦＥＴのドレインとそれぞれ接続された一対の第３のＰチャネル型ＦＥＴと、
ソースが前記一対の第３のＰチャネル型ＦＥＴのドレインとそれぞれ接続され、ゲートに前記第１のバイアス電位Ｖｂ１が供給される一対の第４のＰチャネル型ＦＥＴと、
ドレインが前記一対の第４のＰチャネル型ＦＥＴのドレインおよび一対の制御信号出力端子とそれぞれ接続され、ゲートに第２のバイアス電位Ｖｂ２が供給される一対の第２のＮチャネル型ＦＥＴと、
ソースに前記内部電圧発生回路で生成された負の電源電位Ｖｎが供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第２のＮチャネル型ＦＥＴのソースとそれぞれ接続された一対の第３のＮチャネル型ＦＥＴと、を有し、
０＜Ｖｂ１＜Ｖｂ２であることを特徴とする高周波半導体スイッチ装置。
【請求項２】
前記駆動回路は、
前記一対の制御信号出力端子にそれぞれアノードが接続された一対のダイオードと、
ドレイン・ソース間が前記一対のダイオードのそれぞれのカソードとグランドとの間に接続され、前記制御信号出力端子の電位がハイレベルからローレベルに切り替わる前に、前記ドレイン・ソース間が遮断状態から導通状態に切り替わる一対のＦＥＴと、
をさらに有することを特徴とする請求項１記載の高周波半導体スイッチ装置。
【請求項３】
前記内部電圧発生回路は前記正の電源電位Ｖｐを生成する正電圧生成回路を有し、
前記正電圧生成回路は、
高電位電源にアノードが接続された高電位電源接続用ダイオードと、前記高電位電源接続用ダイオードのカソードとグランドとの間に３段以上直列接続されたチャージポンプ用ダイオードとを有し、
前記直列接続されたチャージポンプ用ダイオードにおける一端のダイオードのアノードはグランドに接続され、他端のダイオードのカソードは前記高電位電源接続用ダイオードのカソードと接続され、
前記チャージポンプ用ダイオードの段数間接続点に、容量素子を介してクロックあるいは反転クロック信号が供給されることを特徴とする請求項１または２に記載の高周波半導体スイッチ装置。
【請求項４】
前記正電圧生成回路の出力ラインとグランドとの間に、ダイオード接続されたＮチャネル型ＦＥＴが３段以上直列接続され、前記ダイオード接続されたＮチャネル型ＦＥＴの接続点の電位によって前記第１のバイアス電位Ｖｂ１と前記第２のバイアス電位Ｖｂ２が与えられることを特徴とする請求項３記載の高周波半導体スイッチ装置。
【請求項５】
前記クロック信号と前記反転クロック信号を出力するリングオシレータと、前記高電位電源の高電位電源電圧を生成する降圧回路とをさらに有し、
前記降圧回路の出力は前記リングオシレータにも前記リングオシレータの高電位電源電圧として供給されることを特徴とする請求項３または４に記載の高周波半導体スイッチ装置。
【請求項６】
前記制御信号出力端子の信号が切り替わったときに前記負の電源電位が上昇すると、これに追従して前記第２のバイアス電位も上昇することを特徴とする請求項１〜５のいずれか１つに記載の高周波半導体スイッチ装置。
【請求項７】
前記内部電圧発生回路の起動時、前記正の電源電位Ｖｐが第１の所定値に達した後に、前記第１のバイアス電位Ｖｂ１が０Ｖから正の一定値に上昇することを特徴とする請求項１〜６のいずれか１つに記載の高周波半導体スイッチ装置。
【請求項８】
前記内部電圧発生回路の起動時、前記正の電源電位Ｖｐが第２の所定値に達した後に、前記負の電源電位Ｖｎが０Ｖから負の一定値に下降することを特徴とする請求項１〜７のいずれか１つに記載の高周波半導体スイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の端子間の接続状態を切り替える高周波半導体スイッチ装置に関する。
【背景技術】
【０００２】
携帯電話機の高周波回路部においては、送信回路及び受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年、低コスト、小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に置き換えることが検討されている。
【０００３】
但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きい。また、シリコンは半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば特許文献１）。
【０００４】
高周波スイッチに従来から用いられてきたＨＥＭＴと同等の高周波特性（例えばオン抵抗・オフ容量積）をＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスで実現するためには、ゲート酸化膜厚やゲート長を微細にする微細プロセスが必要である。しかし、このような微細プロセスを用いると、ＭＯＳＦＥＴの耐圧は低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５１５６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、各ＦＥＴの端子間にかかる電圧を抑えつつ、高周波特性の優れた高周波半導体スイッチ装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、複数の端子間の接続状態を切り替える高周波スイッチ部と、内部電圧発生回路と、前記高周波スイッチ部及び前記内部電圧発生回路に接続され、前記高周波スイッチ部に制御信号を供給する駆動回路とが、ＳＯＩ（Silicon On Insulator）構造の半導体装置に設けられた高周波半導体スイッチ装置であって、前記駆動回路は、第１のレベルシフト回路と第２のレベルシフト回路とを有し、前記第１のレベルシフト回路は、ソースがグランドに接続され、ゲートが一対の入力端子にそれぞれ接続された一対の第１のＮチャネル型ＦＥＴ（Field Effect Transistor）と、前記一対の第１のＮチャネル型ＦＥＴのドレインにそれぞれドレインが接続され、ゲートに第１のバイアス電位Ｖｂ１が供給される一対の第１のＰチャネル型ＦＥＴと、ソースに前記内部電圧発生回路で生成された正の電源電位Ｖｐが供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第１のＰチャネル型ＦＥＴのソースとそれぞれ接続された一対の第２のＰチャネル型ＦＥＴと、を有し、前記第２のレベルシフト回路は、ソースに前記正の電源電位Ｖｐが供給され、ゲートが前記一対の第２のＰチャネル型ＦＥＴのドレインとそれぞれ接続された一対の第３のＰチャネル型ＦＥＴと、ソースが前記一対の第３のＰチャネル型ＦＥＴのドレインとそれぞれ接続され、ゲートに前記第１のバイアス電位Ｖｂ１が供給される一対の第４のＰチャネル型ＦＥＴと、ドレインが前記一対の第４のＰチャネル型ＦＥＴのドレインおよび一対の制御信号出力端子とそれぞれ接続され、ゲートに第２のバイアス電位Ｖｂ２が供給される一対の第２のＮチャネル型ＦＥＴと、ソースに前記内部電圧発生回路で生成された負の電源電位Ｖｎが供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第２のＮチャネル型ＦＥＴのソースとそれぞれ接続された一対の第３のＮチャネル型ＦＥＴと、を有し、０＜Ｖｂ１＜Ｖｂ２であることを特徴とする高周波半導体スイッチ装置が提供される。
【発明の効果】
【０００８】
本発明によれば、各ＦＥＴの端子間にかかる電圧を抑えつつ、高周波特性の優れた高周波半導体スイッチ装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る高周波半導体スイッチ装置の構成を例示する回路図。
【図２】本発明の第１の実施形態に係る高周波半導体スイッチ装置における駆動回路の回路図。
【図３】本発明の第２の実施形態に係る高周波半導体スイッチ装置における駆動回路の回路図。
【図４】本発明の第３の実施形態に係る高周波半導体スイッチ装置における正電圧生成回路の回路図。
【図５】図４の構成において相補クロック信号ＣＫ、ＣＫ／が入力してからの出力電圧Ｖｐの時間依存性をダイオードＤ２６が無い場合とある場合とで比較したグラフ。
【図６】本発明の第４の実施形態に係る高周波半導体スイッチ装置における駆動回路及び正電圧生成回路の回路図。
【図７】本発明の第５の実施形態に係る高周波半導体スイッチ装置における内部電圧発生回路の回路図。
【図８】本発明の第６の実施形態に係る高周波半導体スイッチ装置における駆動回路の回路図。
【図９】本発明の第６の実施形態における電位Ｖｐ、Ｖｂ２、Ｖｎの変化を示すグラフ。
【図１０】本発明の第７の実施形態における電位Ｖｐ、Ｖｂ１、Ｖｎの変化を示すグラフ。
【図１１】本発明の第７の実施形態に係る高周波半導体スイッチ装置における内部電圧発生回路の回路図。
【図１２】本発明の第８の実施形態における電位Ｖｐ、Ｖｂ１、Ｖｎの変化を示すグラフ。
【図１３】本発明の第８の実施形態に係る高周波半導体スイッチ装置における内部電圧発生回路の回路図。
【図１４】本発明の第９の実施形態に係る高周波半導体スイッチ装置における内部電圧発生回路の回路図。
【発明を実施するための形態】
【００１０】
マルチモード・マルチバンド無線機器には、例えばＳＰ６Ｔ（Single-Pole  ６-Throw)のような多ポート高周波スイッチ回路が用いられる。図１にその回路例を示す。
【００１１】
高周波スイッチ部１は、アンテナ端子ＡＮＴと、６つの高周波端子ＲＦ１〜ＲＦ６との間の接続状態を切り替える。制御回路部２は、高周波スイッチ部１に制御信号を供給する。
【００１２】
アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ６のそれぞれとの間には、ｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）Ｔ｛ｉ，ｊ｝が直列に接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スルーＦＥＴＴ１１，Ｔ１２，・・・，Ｔ１ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ２との間には、スルーＦＥＴＴ２１，Ｔ２２，・・・，Ｔ２ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ３との間には、スルーＦＥＴＴ３１，Ｔ３２，・・・，Ｔ３ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ４との間には、スルーＦＥＴＴ４１，Ｔ４２，・・・，Ｔ４ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ５との間には、スルーＦＥＴＴ５１，Ｔ５２，・・・，Ｔ５ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ６との間には、スルーＦＥＴＴ６１，Ｔ６２，・・・，Ｔ６ｎが接続されている。
【００１３】
各高周波端子ＲＦ１〜ＲＦ６のそれぞれとグランドとの間には、ｍ段（ｍは自然数）のシャントＦＥＴＳ｛ｉ，ｊ｝が直列に接続されている。高周波端子ＲＦ１とグランドとの間には、シャントＦＥＴＳ１１，Ｓ１２，・・・，Ｓ１ｍが接続されている。高周波端子ＲＦ２とグランドとの間には、シャントＦＥＴＳ２１，Ｓ２２，・・・，Ｓ２ｍが接続されている。高周波端子ＲＦ３とグランドとの間には、シャントＦＥＴＳ３１，Ｓ３２，・・・，Ｓ３ｍが接続されている。高周波端子ＲＦ４とグランドとの間には、シャントＦＥＴＳ４１，Ｓ４２，・・・，Ｓ４ｍが接続されている。高周波端子ＲＦ５とグランドとの間には、シャントＦＥＴＳ５１，Ｓ５２，・・・，Ｓ５ｍが接続されている。高周波端子ＲＦ６とグランドとの間には、シャントＦＥＴＳ６１，Ｓ６２，・・・，Ｓ６ｍが接続されている。
【００１４】
高周波端子ＲＦ１に接続されたスルーＦＥＴＴ１１，Ｔ１２，・・・，Ｔ１ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ１１，ＲＴ１２，・・・，ＲＴ１ｎを介して、制御端子Ｃｏｎ１ａと接続されている。制御端子Ｃｏｎ１ａは制御回路部２と接続されている。抵抗ＲＴ１１，ＲＴ１２，・・・，ＲＴ１ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００１５】
高周波端子ＲＦ１に接続されたシャントＦＥＴＳ１１，Ｓ１２，・・・，Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１，ＲＳ１２，・・・，ＲＳ１ｎを介して、制御端子Ｃｏｎ１ｂと接続されている。制御端子Ｃｏｎ１ｂは制御回路部２と接続されている。抵抗ＲＳ１１，ＲＳ１２，・・・，ＲＳ１ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００１６】
高周波端子ＲＦ２に接続されたスルーＦＥＴＴ２１，Ｔ２２，・・・，Ｔ２ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ２１，ＲＴ２２，・・・，ＲＴ２ｎを介して、制御端子Ｃｏｎ２ａと接続されている。制御端子Ｃｏｎ２ａは制御回路部２と接続されている。抵抗ＲＴ２１，ＲＴ２２，・・・，ＲＴ２ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００１７】
高周波端子ＲＦ２に接続されたシャントＦＥＴＳ２１，Ｓ２２，・・・，Ｓ２ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ２１，ＲＳ２２，・・・，ＲＳ２ｎを介して、制御端子Ｃｏｎ２ｂと接続されている。制御端子Ｃｏｎ２ｂは制御回路部２と接続されている。抵抗ＲＳ２１，ＲＳ２２，・・・，ＲＳ２ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００１８】
高周波端子ＲＦ３に接続されたスルーＦＥＴＴ３１，Ｔ３２，・・・，Ｔ３ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ３１，ＲＴ３２，・・・，ＲＴ３ｎを介して、制御端子Ｃｏｎ３ａと接続されている。制御端子Ｃｏｎ３ａは制御回路部２と接続されている。抵抗ＲＴ３１，ＲＴ３２，・・・，ＲＴ３ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００１９】
高周波端子ＲＦ３に接続されたシャントＦＥＴＳ３１，Ｓ３２，・・・，Ｓ３ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ３１，ＲＳ３２，・・・，ＲＳ３ｎを介して、制御端子Ｃｏｎ３ｂと接続されている。制御端子Ｃｏｎ３ｂは制御回路部２と接続されている。抵抗ＲＳ３１，ＲＳ３２，・・・，ＲＳ３ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００２０】
高周波端子ＲＦ４に接続されたスルーＦＥＴＴ４１，Ｔ４２，・・・，Ｔ４ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ４１，ＲＴ４２，・・・，ＲＴ４ｎを介して、制御端子Ｃｏｎ４ａと接続されている。制御端子Ｃｏｎ４ａは制御回路部２と接続されている。抵抗ＲＴ４１，ＲＴ４２，・・・，ＲＴ４ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００２１】
高周波端子ＲＦ４に接続されたシャントＦＥＴＳ４１，Ｓ４２，・・・，Ｓ４ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ４１，ＲＳ４２，・・・，ＲＳ４ｎを介して、制御端子Ｃｏｎ４ｂと接続されている。制御端子Ｃｏｎ４ｂは制御回路部２と接続されている。抵抗ＲＳ４１，ＲＳ４２，・・・，ＲＳ４ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００２２】
高周波端子ＲＦ５に接続されたスルーＦＥＴＴ５１，Ｔ５２，・・・，Ｔ５ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ５１，ＲＴ５２，・・・，ＲＴ５ｎを介して、制御端子Ｃｏｎ５ａと接続されている。制御端子Ｃｏｎ５ａは制御回路部２と接続されている。抵抗ＲＴ５１，ＲＴ５２，・・・，ＲＴ５ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００２３】
高周波端子ＲＦ５に接続されたシャントＦＥＴＳ５１，Ｓ５２，・・・，Ｓ５ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ５１，ＲＳ５２，・・・，ＲＳ５ｎを介して、制御端子Ｃｏｎ５ｂと接続されている。制御端子Ｃｏｎ５ｂは制御回路部２と接続されている。抵抗ＲＳ５１，ＲＳ５２，・・・，ＲＳ５ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００２４】
高周波端子ＲＦ６に接続されたスルーＦＥＴＴ６１，Ｔ６２，・・・，Ｔ６ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ６１，ＲＴ６２，・・・，ＲＴ６ｎを介して、制御端子Ｃｏｎ６ａと接続されている。制御端子Ｃｏｎ６ａは制御回路部２と接続されている。抵抗ＲＴ６１，ＲＴ６２，・・・，ＲＴ６ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００２５】
高周波端子ＲＦ６に接続されたシャントＦＥＴＳ６１，Ｓ６２，・・・，Ｓ６ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ６１，ＲＳ６２，・・・，ＲＳ６ｎを介して、制御端子Ｃｏｎ６ｂと接続されている。制御端子Ｃｏｎ６ｂは制御回路部２と接続されている。抵抗ＲＳ６１，ＲＳ６２，・・・，ＲＳ６ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。
【００２６】
シャントＦＥＴは、そのシャントＦＥＴが接続された高周波端子に接続されたスルーＦＥＴがオフにされた際、その高周波端子とアンテナ端子間のアイソレーションを高める。すなわち、スルーＦＥＴがオフ状態であってもそのオフ状態のスルーＦＥＴと接続された高周波端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴを介して、漏れた高周波信号をグランドに逃がすことができる。
【００２７】
例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するには、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間のｎ段直列接続スルーＦＥＴＴ１１〜Ｔ１ｎをオンとし、高周波端子ＲＦ１とグランドとの間のｍ段直列接続シャントＦＥＴＳ１１〜Ｓ１ｎをオフとする。同時に他の各高周波端子ＲＦ２〜ＲＦ６とアンテナ端子ＡＮＴとの間のスルーＦＥＴをすべてオフとし、他の各高周波端子ＲＦ２〜ＲＦ６とグランドとの間のシャントＦＥＴをすべてオンとすればよい。
【００２８】
すなわち、上記の場合、制御端子Ｃｏｎ１ａにはＶｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ６ｂにはＶｏｎ、制御端子Ｃｏｎ１ｂにはＶｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ６ａにはＶｏｆｆの電位が与えられる。Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴのしきい値電圧Ｖｔｈは例えば０．１Ｖである。
【００２９】
Ｖｏｎが所望の電位（例えば３．５Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。また、Ｖｏｆｆが所望の電位（例えば−１．５Ｖ）よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで発生する歪（オフ歪）が増大する。
【００３０】
制御回路部２は、端子ＩＮ１〜ＩＮ３を介して入力される外部制御信号をデコードするデコーダ回路、上記各制御端子にＶｏｎ、Ｖｏｆｆを与えて高周波スイッチ部１を駆動するための駆動回路、内部電圧発生回路などから構成されている。これらは、ＳＯＩ（Silicon On Insulator）構造の半導体装置に設けられている。ＣＭＯＳプロセスを用いる利点は、このような制御回路部２を高集積、低消費電力で実現でき、かつ、高周波スイッチ部１と１チップに混載できる可能性を有していることである。しかし、それを実現するには次のような問題が懸念される。
【００３１】
高周波スイッチに従来から用いられてきたＨＥＭＴと同等の高周波特性（例えばオン抵抗・オフ容量積）をＣＭＯＳプロセスで実現するためには、例えば、ゲート酸化膜厚が９ｎｍ 、ゲート長が０．２５μｍといった微細プロセスが必要である。しかし、このような微細プロセスを用いると、ＭＯＳＦＥＴの耐圧は低下してしまう。
【００３２】
上述のようにＶｏｎとＶｏｆｆの差として５Ｖ程度が必要であるが、信頼性を鑑みた耐圧は、例えば、Ｎチャネル型ＭＯＳＦＥＴまたはＭＩＳＦＥＴ（以下、単にＮＭＯＳという）に対しては３．５Ｖ程度、Ｐチャネル型ＭＯＳＦＥＴまたはＭＩＳＦＥＴ（以下、単にＰＭＯＳという）に対しては２．８Ｖ程度である。すなわち、ゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓのそれぞれが、ＮＭＯＳに対しては３．５Ｖを超えてはならず、ＰＭＯＳに対しては２．８Ｖを超えてはならないことになる。
【００３３】
ここで、あらためて、制御回路部２に必要な要素回路について電源電圧との関係を含めて説明する。 いま、高周波スイッチ回路に対する一般的な電源構成として以下を想定する。制御回路部２に供給される制御信号のHighレベルとLowレベルをそれぞれ、１．８Ｖ、０Ｖとする。また、制御回路部２に供給される電源電圧（Ｖｄｄ１とする）も前記Highレベルと等しく１．８Ｖとする。さらに、Ｖｄｄ１とは別にバッテリ直結電源電圧（Ｖｄｄ２とする）が与えられるものとする。Ｖｄｄ２はバッテリ直結であるゆえ、その電圧幅は広く、例えば２．５Ｖ〜４．８Ｖである。また、Ｖｏｎ＝３．５Ｖ、Ｖｏｆｆ＝−１．５Ｖと想定する。
【００３４】
さて、外部から供給される制御信号の電圧振幅は１．８Ｖであり、かつ、１．８Ｖの電源電圧が供給されているので、デコーダは通常のＣＭＯＳロジック回路を用いることができる。問題となるのは、デコードされた信号（Highレベル＝１．８Ｖ、Lowレベル＝０Ｖ）を高周波スイッチ部１を駆動するための信号レベル（Highレベル＝３．５Ｖ、Lowレベル＝−１．５Ｖ）に変換することである。これを実現するためには、３．５Ｖと−１．５Ｖの電位を内部で生成する回路、およびレベルシフト回路が必要となる。しかし、上述のように、ＮＭＯＳの耐圧は３．５Ｖ程度、ＰＭＯＳの耐圧は２．８Ｖ程度と低く、これらの回路を実現するのは容易ではない。
【００３５】
［第１の実施形態］
図２は、制御回路部２における駆動回路の第１の実施形態を示す。各図面及び各実施形態で共通する要素には同一の符号を付している。
【００３６】
この駆動回路は、第１のレベルシフト回路１１と第２のレベルシフト回路１２とを有する。第１のレベルシフト回路１１は、一対のＮＭＯＳＮ１１、Ｎ１２と、一対のＰＭＯＳＰ１１、Ｐ１２と、一対のＰＭＯＳＰ１３、Ｐ１４とを有する。第２のレベルシフト回路１２は、一対のＰＭＯＳＰ２１、Ｐ２２と、一対のＰＭＯＳＰ２３、Ｐ２４と、一対のＮＭＯＳＮ２１、Ｎ２２と、一対のＮＭＯＳＮ２３、Ｎ２４とを有する。
【００３７】
ＮＭＯＳＮ１１及びＮ１２のそれぞれのソースはグランドに接続されている。ＮＭＯＳＮ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ回路部に接続されている。
【００３８】
ＮＭＯＳＮ１１、Ｎ１２のドレインはそれぞれＰＭＯＳＰ１３、Ｐ１４のドレインと接続されている。ＰＭＯＳＰ１３、Ｐ１４のそれぞれのゲートには第１のバイアス電位Ｖｂ１（＞０）が供給される。ＰＭＯＳＰ１３、Ｐ１４のソースはそれぞれＰＭＯＳＰ１１、Ｐ１２のドレインと接続されている。
【００３９】
ＰＭＯＳＰ１１、Ｐ１２のそれぞれのソースは、正の電源電位Ｖｐが供給される高電位電源端子に接続されている。ＰＭＯＳＰ１１のゲートは、ＰＭＯＳＰ１２のドレイン及びＰＭＯＳＰ１４のソースと接続され、これらは第１のレベルシフト回路１１の差動出力の一方のラインＬ２に接続されている。ＰＭＯＳＰ１２のゲートは、ＰＭＯＳＰ１１のドレイン及びＰＭＯＳＰ１３のソースと接続され、これらは第１のレベルシフト回路１１の差動出力の他方のラインＬ１に接続されている。
【００４０】
上記ラインＬ１、Ｌ２はそれぞれ第２のレベルシフト回路１２のＰＭＯＳＰ２１、Ｐ２２のゲートに接続され、ラインＬ１、Ｌ２を介した第１のレベルシフト回路１１の出力は第２のレベルシフト回路１２への入力となる。ＰＭＯＳＰ２１、Ｐ２２のそれぞれのソースは正の電源電位Ｖｐが供給される高電位電源端子に接続されている。ＰＭＯＳＰ２１、Ｐ２２のドレインはそれぞれＰＭＯＳＰ２３、Ｐ２４のソースに接続されている。ＰＭＯＳＰ２３、Ｐ２４のそれぞれのゲートには第１のバイアス電位Ｖｂ１が供給される。
【００４１】
ＰＭＯＳＰ２３のドレインはＮＭＯＳＮ２１のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＡに接続されている。ＰＭＯＳＰ２４のドレインはＮＭＯＳＮ２２のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＢに接続されている。出力端子ＯＵＴＡ、ＯＵＴＢを介して前述したＶｏｎ、Ｖｏｆｆが、図１に示す高周波スイッチ部１のスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
【００４２】
ＮＭＯＳＮ２１、Ｎ２２のそれぞれのゲートには第２のバイアス電位Ｖｂ２（＞Ｖｂ１）が供給される。ＮＭＯＳＮ２１、Ｎ２２のソースはそれぞれＮＭＯＳＮ２３、Ｎ２４のドレインと接続されている。
【００４３】
ＮＭＯＳＮ２３のゲートは、ＮＭＯＳＮ２４のドレイン及びＮＭＯＳＮ２２のソースと接続され、ＮＭＯＳＮ２４のゲートは、ＮＭＯＳＮ２３のドレイン及びＮＭＯＳＮ２１のソースと接続されている。ＮＭＯＳＮ２３、Ｎ２４のそれぞれのソースは負の電源電位Ｖｎが供給される低電位電源端子に接続されている。
【００４４】
図２に示す回路において、ＮＭＯＳのしきい値電圧は０．６Ｖ程度、ＰＭＯＳのしきい値電圧は−０．６Ｖ程度を想定する。
【００４５】
第１のレベルシフト回路１１の差動入力ＩＮＡ、ＩＮＢの入力レベルは例えばHighレベルが１．８Ｖ、Lowレベルが０Ｖであり、図示されない前段のデコーダ回路部から供給される。高電位電源端子には、Ｖｐとして例えば３．５Ｖが供給される。
【００４６】
ＰＭＯＳＰ１３とＰ１４はカスコード接続段であり、そのゲートには第１のバイアス電位Ｖｂ１が供給される。このＶｂ１を例えば１Ｖに設定することにより、第１のレベルシフト回路１１を構成するＮＭＯＳ、ＰＭＯＳのそれぞれの端子間に印加される電圧は分圧され、ＰＭＯＳのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓは２．８Ｖを超えず、ＮＭＯＳのＶｇｓ、Ｖｄｓは３．５Ｖを超えることはない。
【００４７】
例えば、ＩＮＡにHighレベル（１．８Ｖ）、ＩＮＢにLowレベル（０Ｖ）が入力すると、ＰＭＯＳＰ１１とＰ１３との接続ノードＡ（すなわちラインＬ１）の電位は１．２Ｖ程度になり、ＰＭＯＳＰ１２とＰ１４との接続ノードＢ（すなわちラインＬ２）の電位はＶｐと等しい３．５Ｖになる。すなわち、第1のレベルシフト回路１１における出力振幅は２．３Ｖ程度となる。
【００４８】
第２のレベルシフト回路１２は第１のレベルシフト回路１１の出力信号を入力とする。高電位電源端子には第１のレベルシフト回路１１と同様Ｖｐとして例えば３．５Ｖが供給され、低電位電源端子にはＶｎとして例えば−１．５Ｖが供給される。
【００４９】
ＰＭＯＳＰ２３とＰ２４、およびＮＭＯＳＮ２１とＮ２２はカスコード接続段であり、ＰＭＯＳＰ２３とＰ２４のゲートには第１のバイアス電位Ｖｂ１が、ＮＭＯＳＮ２１とＮ２２のゲートには第２のバイアス電位Ｖｂ２が供給される。例えば、Ｖｂ１を１Ｖ、Ｖｂ２を１．８Ｖに設定することにより、第２のレベルシフト回路１２においてもＰＭＯＳのＶｇｓおよびＶｄｓは２．８Ｖを超えず、ＮＭＯＳのＶｇｓおよびＶｄｓは３．５Ｖを超えることがない。
【００５０】
例えば、ラインＬ１がLowレベル（１．２Ｖ）、ラインＬ２がHighレベル（３．５Ｖ）とすると、ＰＭＯＳＰ２３とＮＭＯＳＮ２１との接続ノードＣ（すなわち出力端子ＯＵＴＡ）の電位はＶｐと等しい３．５Ｖになり、ＰＭＯＳＰ２４とＮＭＯＳＮ２２との接続ノードＤ（すなわち出力端子ＯＵＴＢ）の電位はＶｎと等しい−１．５Ｖになる。したがって、Ｖｏｎとして３．５Ｖを、Ｖｏｆｆとして−１．５Ｖを、図１に示す高周波スイッチ部１のスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、高周波スイッチ部１が駆動される。
【００５１】
図２に示す本実施形態の駆動回路によれば、ＣＭＯＳ微細プロセスゆえにＮＭＯＳの耐圧が３．５Ｖ、ＰＭＯＳの耐圧が２．８Ｖと低くても、第１のバイアス電位Ｖｂ１（＞０）及び第２のバイアス電位Ｖｂ２（＞Ｖｂ１）を適切に設定することで、各ＮＭＯＳ、ＰＭＯＳのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓを信頼性が保証される耐圧以下に抑えつつ、出力振幅が耐圧よりも大きい５Ｖの制御信号（駆動信号）を生成して、高周波特性の優れた半導体スイッチ装置を提供できる。
【００５２】
［第２の実施形態］
次に、図３は駆動回路の第２の実施形態を示す。なお、前述した実施形態と同じ要素には同一の符号を付している。
【００５３】
駆動回路から図１に示す高周波スイッチ部１の制御端子Ｃｏｎ１ａ〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂに供給される制御信号のHigh、Lowは高速に切り替わる必要があり、現状、その切替時間は例えば５μ秒程度が要求される。
【００５４】
そこで、本実施形態では、図２に示す構成に加えて、ダイオードＤ１１、Ｄ１２、ＮＭＯＳＮ３１、Ｎ３２を設けている。出力端子ＯＵＴＡにダイオードＤ１１とＮＭＯＳＮ３１との直列回路が接続され、出力端子ＯＵＴＢにダイオードＤ１２とＮＭＯＳＮ３２との直列回路が接続されている。ダイオードＤ１１のアノードは出力端子ＯＵＴＡに接続され、カソードはＮＭＯＳＮ３１のドレインと接続されている。ＮＭＯＳＮ３１のソースはグランドに接続されている。ダイオードＤ１２のアノードは出力端子ＯＵＴＢに接続され、カソードはＮＭＯＳＮ３２のドレインと接続されている。ＮＭＯＳＮ３２のソースはグランドに接続されている。
【００５５】
ＮＭＯＳＮ３１のゲートは、第１のレベルシフト回路１１のＮＭＯＳＮ１１のドレインと接続され、ＮＭＯＳＮ３２のゲートは、第１のレベルシフト回路１１のＮＭＯＳＮ１２のドレインと接続されている。出力端子ＯＵＴＡの電位がHighレベルからLowレベルに切り替わる前に、ＮＭＯＳＮ３１のドレイン・ソース間が遮断状態から導通状態に切り替わる。出力端子ＯＵＴＢの電位がHighレベルからLowレベルに切り替わる前に、ＮＭＯＳＮ３２のドレイン・ソース間が遮断状態から導通状態に切り替わる。
【００５６】
第１の実施形態同様、第２のレベルシフト回路１２にはＰＭＯＳＰ２３とＰ２４によるカスコード段とＮＭＯＳＮ２１とＮ２２によるカスコード段の２つのカスコード段が設けられているが、これにより、出力信号の切替時間の劣化が生じる可能性がある。しかし、第２の実施形態においては、クロスカップルされたＮＭＯＳＮ２３、Ｎ２４が反転する前に、ＮＭＯＳＮ３１またはＮ３２がオンになることによって出力信号の切り替えが高速に行われる。よって、高周波スイッチ回路の重要な性能指標の１つである切替時間が損なわれない。
【００５７】
例えば、第１のレベルシフト回路１１のＮＭＯＳＮ１２のドレイン電位がHighレベルのとき、ＮＭＯＳＮ３２のゲートにはHighレベルが供給されＮＭＯＳＮ３２はオン状態であるが、出力端子ＯＵＴＢはLowレベル（−１．５Ｖ）でダイオードＤ１２は逆バイアス状態なので、ＮＭＯＳＮ３２は機能していない。一方、第１のレベルシフト回路１１のＮＭＯＳＮ１１のドレイン電位がLowレベルのとき、ＮＭＯＳＮ３１のゲートにはLowレベルが供給されＮＭＯＳＮ３１はオフ状態である。
【００５８】
ＮＭＯＳＮ１２のドレイン電位がHighレベルからLowレベルに切り替わった場合、ＮＭＯＳＮ３２はオフするのでＮＭＯＳＮ３２の存在は考えなくても良い。一方、ＮＭＯＳＮ１１のドレイン電位がLowレベルからHighレベルに切り替わった場合、ＮＭＯＳＮ３１はオン状態になり、ダイオードＤ１１が順バイアスである間は、電流が出力端子ＯＵＴＡからダイオードＤ１１およびＮＭＯＳＮ３１を介してグランドに流れ込む。
【００５９】
なおここで、第２のレベルシフト回路１２が動作する前にＮＭＯＳＮ３１が動作する。すなわち、出力端子ＯＵＴＡに接続されたノードまたはラインに蓄積されている電荷は、ＮＭＯＳＮ３１がオンすることにより、第２のレベルシフト回路１２の動作によりＯＵＴＡの電位がＶｏｎ（３．５Ｖ）からＶｏｆｆ（−１．５Ｖ）に変化する前にグランドへ放電される。その放電はＯＵＴＡの電位がダイオードＤ１１の順方向電圧Ｖｆに達するまで行われる。ＯＵＴＡの電位がＶｆに達した後、第２のレベルシフト回路１２の動作によりＯＵＴＡの電位がＶｏｎ（３．５Ｖ）からＶｏｆｆ（−１．５Ｖ）に変化する。これは、第１及び第２のレベルシフト回路１１、１２における遅延時間により実現される。
【００６０】
以上説明したように本実施形態によれば、高周波スイッチ部１の各ＦＥＴのターンオフ時、駆動回路の出力信号（制御信号）の立下り波形を急峻にすることができ、スイッチ切替時間を大幅に短縮することができる。
【００６１】
なお、ダイオードＤ１１、Ｄ１２としては、順方向電圧Ｖｆが比較的小さく、制御信号の立下り波形をより急峻にすることができるショットキーバリアダイオードを用いるのが望ましい。
【００６２】
［第３の実施形態］
次に、図４は、前述した駆動回路（第１及び第２のレベルシフト回路１１、１２）における正の電源電位Ｖｐ（例えば３．５Ｖ）を生成し駆動回路に供給する正電圧生成回路の一例を示す。
【００６３】
この正電圧生成回路は、複数段（図示の例では例えば５段）直列接続されたダイオードＤ２１〜Ｄ２５を用いたチャージポンプ回路と、容量Ｃ５、Ｃ６および抵抗Ｒ１で構成されたリップル除去用ＲＣフィルタと、ＮＭＯＳＮ４１〜Ｎ４４がダイオード接続されて構成されたクランプ回路とを有する。また、Ｖｄｄ＿ｉｎｔとして例えば２．４〜２．８Ｖが与えられる高電位電源端子と、電圧Ｖｐ（３．５Ｖ）の出力ラインＬ３との間にはダイオードＤ２６が接続されている。
【００６４】
チャージポンプ用ダイオードＤ２１〜Ｄ２５は、グランドと出力ラインＬ３との間に接続されている。チャージポンプ用ダイオード列における一端のダイオードＤ２１のアノードはグランドに接続され、他端のダイオードＤ２５のカソードはダイオードＤ２６のカソードと接続されている。ダイオードＤ２６のアノードは、Ｖｄｄ＿ｉｎｔが与えられる高電位電源端子に接続されている。
【００６５】
チャージポンプ用ダイオードＤ２１〜Ｄ２５の段数間接続点には、それぞれ容量素子Ｃ１〜Ｃ４を介してクロック信号ＣＫまたは反転クロック信号ＣＫ／が供給される。すなわち、相補のクロック信号ＣＫ、ＣＫ／が容量Ｃ１〜Ｃ４に対して交互に与えられ、ダイオードＤ２１〜Ｄ２５の特性に基づき電荷を遷移させ、出力端子に正電圧Ｖｐが得られる。また、ＮＭＯＳＮ４１〜Ｎ４４がダイオード接続されて構成されたクランプ回路により、所望の出力電圧（例えば３．５Ｖ）を越える昇圧が阻止される。
【００６６】
なお、図４においては、チャージポンプ用直列接続ダイオードＤ２１〜Ｄ２５は５段、クランプ回路は４段であるが、それらの段数はクロック信号振幅や必要な正電圧Ｖｐの値によって適宜変更されるべきものである。
【００６７】
ここで、チャージポンプ用のダイオードＤ２１のアノードは高電位電源ではなく、グランドに接続されている。これにより、チャージポンプによって得られる出力電圧Ｖｐは、外部から供給され例えば２．４〜２．８Ｖの変動幅がある高電位電源電圧Ｖｄｄ＿ｉｎｔに直接依存しない。ここで、Ｖｐは図２、３に示すレベルシフト回路の高電位電源電圧として供給されるものであり、外部電源電圧に依存しないことが望ましく、図４に示すチャージポンプ回路では基準電位をグランドとしていることからそれが実現される。
【００６８】
さて、ここで、ＲＣフィルタの容量Ｃ６はこの正電圧生成回路の出力インピーダンスを低くするために数百ｐＦと大きな値が設定されており、有意な大きさの充電時間が必要となる。
【００６９】
そして、本正電圧生成回路における第２の特徴は、チャージポンプ用のダイオードＤ２５のカソードが、高電位電源にアノードが接続されたダイオードＤ２６のカソードと接続されていることである。よって、Ｖｐの初期値はゼロではなく、Ｖｄｄ＿ｉｎｔからダイオードＤ２６の順方向電圧Ｖｆ分降下した電位になる。なお、Ｖｄｄ＿ｉｎｔは２．４〜２．８Ｖ程度が想定されているものとする。
【００７０】
例えば携帯電話に用いられる高周波スイッチ回路において電源がオンになってから、あるいはEnable信号が入ってから定常状態になるためのスタートアップ時間として１００μ秒程度といった高速性が要求される。本実施形態では、上記第２の特徴によりＶｐの初期値は正電位に設定されるため、チャージポンプの充電時間は短縮される。
【００７１】
図５は、クロック信号ＣＫ、ＣＫ／が入力してからのＶｐの時間依存性を示したグラフであり、上記ダイオードＤ２６が無い比較例と、ダイオードＤ２６がある本実施形態とで比較したものである。
【００７２】
比較例では０Ｖから昇圧するのに対し、本実施形態ではＶｄｄ＿ｉｎｔ−Ｖｆ＝２．８Ｖ−０．７Ｖ＝２．１Ｖから昇圧が開始するため、充電時間が大幅に短縮されている。いま、充電時間をＶｐの定常値（３．５Ｖ）の９０％の値に達する時間と定義すると、比較例の充電時間は１１９μ秒であったのに対し、本実施形態は６７μ秒であり、５６％に短縮した。
【００７３】
チャージポンプの充電時間の短縮は高周波スイッチのスタートアップ時間の短縮となる。従来の技術でスタートアップ時間を短縮するには、チャージポンプの充電能力を上げる必要があり、そのためにはクロック信号を供給する発振回路の電流駆動能力を向上させる必要がある。それは消費電流の増加やチップ面積の増大を招いてしまう。
【００７４】
なお、Ｖｐが所望の電圧（ここでは３．５Ｖ）に到達した後は、Ｖｄｄ＿ｉｎｔ＜Ｖｐであり、Ｖｄｄ＿ｉｎｔの電位がＶｐに影響を与えることはない。
【００７５】
以上述べたように、図４に示す電圧生成回路を用いることにより、高周波スイッチ部１に供給されるオン電圧Ｖｏｎを外部電源電圧に依存せずに供給できる。すなわち、外部電源電圧によって、挿入損失や導通状態のＦＥＴで発生する歪特性が影響を受けない。また、高周波スイッチ回路の重要な性能指標の１つであるスタートアップ時間を、消費電流やチップ面積の増大させることなく、小さくすることができる。
【００７６】
［第４の実施形態］
次に、図６は、本発明の第４の実施形態に係る高周波半導体スイッチ装置における駆動回路（第１のレベルシフト回路１１及び第２のレベルシフト回路１２）と、正電圧生成回路の回路図である。なお、前述した実施形態と同じ要素には同一の符号を付している。
【００７７】
第１のレベルシフト回路１１及び第２のレベルシフト回路１２は、図３を参照して前述したものと同じであり、Ｖｐを生成する正電圧生成回路は図４を参照して前述したものと同じである。
【００７８】
そして、正電圧生成回路におけるクランプ回路を構成するダイオード接続されたＮＭＯＳＮ４１〜Ｎ４４の接続点の電位によって、第１のバイアス電位Ｖｂ１と第２のバイアス電位Ｖｂ２が与えられる。すなわち、ＮＭＯＳＮ４２とＮ４３との接続点は、第２のレベルシフト回路１２のＮＭＯＳＮ２１及びＮ２２のゲートに接続され、ＮＭＯＳＮ４３とＮ４４との接続点は、第１のレベルシフト回路１１のＰＭＯＳＰ１３及びＰ１４のゲートと、第２のレベルシフト回路１２のＰＭＯＳＰ２３及びＰ２４のゲートに接続されている。
【００７９】
このように、レベルシフト回路に供給されるバイアス電位Ｖｂ１とＶｂ２がＶｐ生成回路のクランプ回路から供給されており、かつ、ダイオード接続されたＮＭＯＳＮ４１、Ｎ４２、Ｎ４３、Ｎ４４のゲート幅は同一ではなく、Ｖｂ≒１Ｖ、Ｖｂ２≒１．８Ｖとなるようにそれぞれのゲート幅が独立に設定されている。このため、バイアス電位Ｖｂ１およびＶｂ２は外部電源電圧に依存せず、かつ、バイアス回路を別途設けることによる消費電流の増大を防ぐことができる。
【００８０】
以上述べたように、本実施形態の構成を用いることにより、第２の実施形態および第３の実施形態の効果と、消費電流が小さいという特徴を備えた高周波半導体スイッチ装置を実現できる。
【００８１】
［第５の実施形態］
次に、図７は、本発明の第５の実施形態に係る高周波半導体スイッチ装置における電圧発生回路の回路図である。なお、前述した実施形態と同じ要素には同一の符号を付している。
【００８２】
電圧発生回路は、Ｖｐ（３．５Ｖ）を生成する正電圧生成回路と、Ｖｎ（−１．５Ｖ）を生成する負電圧生成回路とを有する。正電圧生成回路は前述した実施形態と同じである。
【００８３】
負電圧生成回路は、複数段（図示の例では例えば４段）直列接続されたダイオードＤ２６〜Ｄ２９を用いたチャージポンプ回路と、容量Ｃ１０、Ｃ１１および抵抗Ｒ２で構成されたリップル除去用ＲＣフィルタと、ＮＭＯＳＮ４５及びＮ４６がダイオード接続されて構成されたクランプ回路とを有する。
【００８４】
チャージポンプ用ダイオードＤ２６〜Ｄ２９は、グランドとＶｎの出力ラインＬ４との間に接続されている。チャージポンプ用ダイオード列における一端のダイオードＤ２６のカソードはグランドに接続され、他端のダイオードＤ２９のアノードは出力ラインＬ４に接続されている。
【００８５】
チャージポンプ用ダイオードＤ２６〜Ｄ２９の段数間接続点には、それぞれ容量素子Ｃ７〜Ｃ９を介して、ＣＭＯＳインバータによるリングオシレータ１６からクロック信号ＣＫまたは反転クロック信号ＣＫ／が供給される。リングオシレータ１６は、正電圧生成回路におけるチャージポンプ用ダイオードＤ２１〜Ｄ２５の段数間接続点にもそれぞれ容量素子Ｃ１〜Ｃ４を介してクロック信号ＣＫまたは反転クロック信号ＣＫ／を供給する。
【００８６】
負電圧生成回路のチャージポンプ回路においても、相補のクロック信号ＣＫ、ＣＫ／が容量Ｃ７〜Ｃ９に対して交互に与えられ、ダイオードＤ２６〜Ｄ２９の特性に基づき電荷を遷移させ、出力端子に負電位Ｖｎが得られる。また、ＮＭＯＳＮ４５及びＮ４６がダイオード接続されて構成されたクランプ回路により、所望の負電位（例えば−１．５Ｖ）より低下するのが阻止される。
【００８７】
また、バッテリ直結電源Ｖｄｄ２（例えば２．５〜４．８Ｖ）を内部電源電圧Ｖｄｄ＿ｉｎｔ（例えば２．４〜２．８Ｖ）に降圧する降圧回路１５を有する。
【００８８】
降圧回路１５は、ダイオードＤ３０〜Ｄ３２および抵抗Ｒ３とからなるバイアス生成回路部と、ＰＭＯＳＰ５１、５２、ＮＭＯＳＮ５１〜Ｎ５３、抵抗Ｒ４、ダイオードＤ３３、Ｄ３４とからなる差動回路部と、抵抗Ｒ５、Ｒ６による帰還電位生成用抵抗分割回路部とから構成される。
【００８９】
Ｖｄｄ２が与えられるバッテリ直結電源端子とグランドとの間に、ダイオードＤ３０、抵抗Ｒ３、ダイオードＤ３１、Ｄ３２が直列接続されている。ＰＭＯＳＰ５１、Ｐ５２のソースはそれぞれバッテリ直結電源端子に接続され、ドレインはそれぞれダイオードＤ３３、Ｄ３４を介してＮＭＯＳＮ５１、５２のドレインと接続されている。ＰＭＯＳＰ５１、Ｐ５２のゲートはダイオードＤ３４のアノードと接続されている。
【００９０】
ＮＭＯＳＮ５１、５２のソースはＮＭＯＳＮ５３のドレインと接続されている。ＮＭＯＳＮ５３のソースは抵抗Ｒ４を介してグランドに接続されている。ＮＭＯＳＮ５１のゲートは、抵抗Ｒ３とダイオードＤ３１との接続ノードに接続されている。ＮＭＯＳＮ５３のゲートは、抵抗Ｒ３とダイオードＤ３１との接続ノードに接続されている。
【００９１】
バッテリ直結電源端子とグランドとの間に、ＰＭＯＳＰ５３、抵抗Ｒ５、Ｒ６が直列接続されている。ＰＭＯＳＰ５３のソースはバッテリ直結電源端子と接続され、ドレインは抵抗Ｒ５と接続されている。ＰＭＯＳＰ５３のゲートは、ＰＭＯＳＰ５１とダイオードＤ３３のアノードとの間の接続ノードと接続されている。ＮＭＯＳＮ５２のゲートは、抵抗Ｒ５と抵抗Ｒ６との間に接続されている。
【００９２】
ＰＭＯＳＰ５３のドレインと抵抗Ｒ５との接続ノードは、Ｖｄｄ＿ｉｎｔを出力する降圧回路１５の出力ラインに接続され、その出力ラインとグランドとの間に容量Ｃ１２が設けられている。
【００９３】
アクティブロードＰＭＯＳＰ５１、Ｐ５２と差動対ＮＭＯＳＮ５１、Ｎ５２との間にダイオードＤ３３、Ｄ３４が挿入されていることにより各ＰＭＯＳ、ＮＭＯＳのドレイン・ソース間電圧Ｖｄｓは許容値を超えない。
【００９４】
Ｖｄｄ２はバッテリ直結であるゆえにその変動幅は大きく、ここでは、２．５Ｖ〜４．８Ｖであると想定する。本実施形態では、Ｖｄｄ２＝２．５Ｖの時、Ｖｄｄ＿ｉｎｔ＝２．４Ｖ、Ｖｄｄ２＝４．８Ｖの時、Ｖｄｄ＿ｉｎｔ＝２．８Ｖに設定されている。
【００９５】
Ｖｄｄ＿ｉｎｔを出力する降圧回路１５の出力端子は、内部正電圧Ｖｐ生成回路のダイオードＤ２６のアノードに接続されると共に、チャージポンプ用のクロック信号ＣＫ、ＣＫ／を生成するリングオシレータ１６の高電位電源端子にも接続され、Ｖｄｄ＿ｉｎｔはリングオシレータ１６の高電位電源電圧としても供給される。ＣＭＯＳインバータ構成のリングオシレータ１６は通常のＣＭＯＳロジックで構成されるが、その電源電圧Ｖｄｄ＿ｉｎｔは２．８Ｖ以下であるので耐圧を超えることはない。
【００９６】
以上説明したように、高周波スイッチ回路に本実施形態による内部電圧発生回路を用いることにより、高電圧のバッテリ直結電源Ｖｄｄ２に対する降圧回路１５、およびスタートアップ時間が短く消費電流が小さい内部電圧生成回路を内蔵したSOI MOSFET構造の 高周波半導体スイッチ装置を実現することができる。
【００９７】
［第６の実施形態］
次に、図８は本発明の第６の実施形態に係る高周波半導体スイッチ装置における駆動回路の回路図である。
【００９８】
本実施形態の駆動回路も、前述した実施形態と同様に、第１のレベルシフト回路１１と第２のレベルシフト回路１２を有する。第２のレベルシフト回路１２におけるＮＭＯＳＮ２３のソース及びＮＭＯＳＮ２４のソースと接続された端子２２には負電位Ｖｎが供給される。ＮＭＯＳＮ２１のゲート及びＮＭＯＳＮ２２のゲートに接続された端子２１には第２のバイアス電位Ｖｂ２が供給される。端子２１は、抵抗Ｒ７を介して電源電圧Ｖｄｄ１（例えば１．８Ｖ）が供給される電圧発生回路と接続されている。端子２１と端子２２とは容量Ｃ１３を介して容量結合されている。
【００９９】
正電位Ｖｐ（例えば３．５Ｖ）と負電位Ｖｎ（例えば−１．５Ｖ）は、発振器、チャージポンプなどを有する内部電圧発生回路で生成される。一般に、チャージポンプの電流供給能力は低いため、負荷インピーダンスの急激な変動には追従できない。そのため、一般に、チャージポンプの出力には大きな容量が接続され、過渡的な電流はその容量に蓄えられた電荷の充放電によって賄われる。しかし、内蔵できる容量の大きさには限度があるため、負荷インピーダンスが変化した際、瞬時的に、Ｖｐは下降し、Ｖｎは上昇してしまう。
【０１００】
図９は電位Ｖｐ、Ｖｎ、Ｖｂ２の変化を示す。横軸は時間を表し、時刻ｔswは図１に示す高周波スイッチ部１のスルーＦＥＴ、シャントＦＥＴなどのスイッチをオンからオフ、またはオフからオンに切り替えるタイミングを表す。
【０１０１】
すなわち、時刻ｔswで、制御端子ＯＵＴＡ、ＯＵＴＢの信号が切り替わり、第１のレベルシフト回路１１及び第２のレベルシフト回路１２を介して、スルーＦＥＴやシャントＦＥＴのゲートに蓄積した電荷の充放電が行われる。このことは電源側から見れば、電源負荷のインピーダンスが瞬時的に低くなったこと意味する。よって、瞬時的にＶｐは下降し、Ｖｎは上昇する。
【０１０２】
チャージポンプの出力容量を十分に大きい値（例えば１ｎＦ程度）にできれば、このような電源変動は抑制できる。しかし、低コスト化の観点からはそれは困難であり、スイッチ切り替え時の電源変動は許容せざるを得ない。しかし、それは誤動作の要因となり得る。第２のバイアス電位Ｖｂ２として一定電位が供給されていたとすると、Ｖｎが上昇することでＮＭＯＳＮ２１、ＮＭＯＳＮ２２の両方がオフ状態となることがあり、そのとき差動動作が崩れ、誤動作してしまうことがあり得る。
【０１０３】
しかし、本実施形態では、第２のバイアス電位Ｖｂ２が供給される端子２１は電源電圧Ｖｄｄ１（例えば１．８Ｖ）に抵抗Ｒ７を介して接続され、かつ、Ｖｎが供給される端子２２と容量結合されている。このため、図９に示すように、Ｖｎが瞬時的に上昇すると、それに追従してＶｂ２も上昇する。この結果、ＮＭＯＳＮ２１とＮＭＯＳＮ２２の両方がオフ状態になることはなく、スイッチ切り替え時に誤動作を起こすことがない。
【０１０４】
以上述べたように、本実施形態によれば、スイッチ切り替え時に生じ得る誤動作を回避しつつ、駆動回路における各ＭＯＳにかかる電圧を信頼性が保証される耐圧以下に抑えることができる。そして、駆動回路は、駆動回路を構成するＭＯＳの耐圧よりも大きな振幅の制御信号を高周波スイッチ部１に供給し、これにより高周波特性の優れた半導体スイッチ装置を提供できる。
【０１０５】
［第７の実施形態］
図１０は、電源投入直後のＶｐ、Ｖｎ、Ｖｂ１の電位変化を示す。電源投入時を０秒としている。
【０１０６】
電源が投入されると、内部電圧発生回路が起動し、ある時定数を持って、Ｖｐが０Ｖから所望の正の値（例えば３．５）に上昇し、Ｖｎが０Ｖから所望の負の値（例えば−１．５Ｖ）に下降する。
【０１０７】
本実施形態では、内部電圧発生回路の起動時、Ｖｐが第１の所定値に到達するまではＶｂ１は０Ｖを維持し、Ｖｐが第１の所定値を超えるとＶｂ１が所望の正の一定値（例えば１Ｖ）に立ち上がるようにしている。
【０１０８】
Ｖｐが０Ｖよりも高い第１の所定値に達してからＶｂ１を立ち上げる理由は以下の通りである。Ｖｐが所望の値（例えば３．５Ｖ）に到達する前は、第１のレベルシフト回路１１におけるカスコード段であるＰＭＯＳＰ１３、Ｐ１４の両方がオフ状態になり得る。ＰＭＯＳＰ１３、Ｐ１４の両方がオフ状態になると、第１のレベルシフト回路１１は差動動作を行うことができず、それゆえ、第１のレベルシフト回路１１の出力を受ける後段の第２のレベルシフト回路１２も差動動作を行うことができなくなる。
【０１０９】
これにより、高電位電源端子２０から低電位電源端子２２を貫通して流れる電流が生じてしまうことがあり得る。その貫通電流は例えば数百μＡ程度と大きく、一般に数μＡ程度の電流供給能力しか持たないチャージポンプでは賄うことができない。よって、そのような貫通電流が生じると、もはや、内部電圧発生回路はＶｐを所望の値にまで昇圧することができず、制御端子ＯＵＴＡ、ＯＵＴＢに所望の制御信号を供給できず、高周波スイッチ部１が誤動作してしまうことになる。
【０１１０】
本実施形態では、Ｖｐがある程度まで昇圧された後に、Ｖｂ１を立ち上げることで、ＰＭＯＳＰ１３とＰ１４の両方がオフすることを回避する。これを実現する回路例を図１１に示す。
【０１１１】
図１１は、Ｖｐ、Ｖｎ、Ｖｂ１を生成する内部電圧発生回路を示す。この内部電圧発生回路は、リングオシレータ１６、Ｖｐ生成用の正チャージポンプ３、Ｖｎ生成用の負チャージポンプ４、Ｖｐ用のローパスフィルタＬＰＦ１、Ｖｎ用のローパスフィルタＬＰＦ２、Ｖｎ用のクランプ回路５、Ｖｐ用のレギュレータ６、Ｖｂ１を生成する第１のバイアス電位生成回路９を有する。なお、本内部電圧発生回路には、電源電圧Ｖｄｄ１およびＶｄｄ３が供給されているものとする。Ｖｄｄ１およびＶｄｄ３は外部から直接供給されてもよいが、一般に、幅広い外部電源電圧に対応可能なように、ＩＣ内部に電源レギュレータを設けることが多い。ここでは、Ｖｄｄ１およびＶｄｄ３は電源レギュレータにより供給されるものとする。例えば、外部電源電圧は２Ｖ〜３．２Ｖ、Ｖｄｄ１は１．８Ｖ、Ｖｄｄ３は２Ｖである。
【０１１２】
リングオシレータ１６におけるＰＭＯＳＰ６１〜Ｐ６７、ＮＭＯＳＮ６１〜Ｎ６７、抵抗Ｒ１１、容量Ｃ１４〜Ｃ１６は、発振部を構成する。
【０１１３】
ＰＭＯＳＰ６１、Ｐ６２、Ｐ６４、Ｐ６６のソースは、電源電圧Ｖｄｄ３（例えば２Ｖ程度）が供給される端子３１に接続されている。ＰＭＯＳＰ６１、Ｐ６２、Ｐ６４、Ｐ６６のゲートは、ＰＭＯＳＰ６１のドレインと接続されている。
【０１１４】
ＰＭＯＳＰ６２のドレインはＰＭＯＳＰ６３のソースと接続され、ＰＭＯＳＰ６４のドレインはＰＭＯＳＰ６５のソースと接続され、ＰＭＯＳＰ６６のドレインはＰＭＯＳＰ６７のソースと接続されている。
【０１１５】
ＰＭＯＳＰ６３のドレインはＮＭＯＳＮ６２のドレインと接続され、ＰＭＯＳＰ６５のドレインはＮＭＯＳＮ６４のドレインと接続され、ＰＭＯＳＰ６７のドレインはＮＭＯＳＮ６６のドレインと接続されている。
【０１１６】
ＮＭＯＳＮ６２のソースはＮＭＯＳＮ６３のドレインと接続され、ＮＭＯＳＮ６４のソースはＮＭＯＳＮ６５のドレインと接続され、ＮＭＯＳＮ６６のソースはＮＭＯＳＮ６７のドレインと接続されている。
【０１１７】
ＰＭＯＳＰ６１のドレインは、抵抗Ｒ１１を介して、ＮＭＯＳＮ６１のドレインと接続されている。
【０１１８】
ＮＭＯＳＮ６１、Ｎ６３、Ｎ６５、Ｎ６７のゲートは、ＮＭＯＳＮ６１のドレインと接続されている。ＮＭＯＳＮ６１、Ｎ６３、Ｎ６５、Ｎ６７のソースは接地されている。
【０１１９】
ＰＭＯＳＰ６３とＮＭＯＳＮ６２とから構成されるインバータの出力は、ＰＭＯＳＰ６５とＮＭＯＳＮ６４とから構成されるインバータに入力する。これら両インバータの接続ノードとグランドとの間には容量Ｃ１４が設けられている。
【０１２０】
ＰＭＯＳＰ６５とＮＭＯＳＮ６４とから構成されるインバータの出力は、ＰＭＯＳＰ６７とＮＭＯＳＮ６６とから構成されるインバータに入力する。これら両インバータの接続ノードとグランドとの間には容量Ｃ１５が設けられている。
【０１２１】
ＰＭＯＳＰ６７とＮＭＯＳＮ６６とから構成されるインバータの出力は、ＰＭＯＳＰ６９とＮＭＯＳＮ６８とから構成されるインバータに入力する。これら両インバータの接続ノードとグランドとの間には容量Ｃ１６が設けられている。また、ＰＭＯＳＰ６７とＮＭＯＳＮ６６とから構成されるインバータの出力は、ＰＭＯＳＰ６３とＮＭＯＳＮ６２とから構成されるインバータの入力として帰還する。
【０１２２】
リングオシレータ１６におけるＰＭＯＳＰ６８〜Ｐ７１、ＮＭＯＳＮ６８〜Ｎ７１は、正チャージポンプ３と負チャージポンプ４に相補のクロック信号ＣＫ、ＣＫ／を出力する出力部を構成する。
【０１２３】
ＰＭＯＳＰ６８、Ｐ７０のソースは、電源電圧Ｖｄｄ３（例えば２Ｖ程度）が供給される端子３１に接続されている。ＰＭＯＳＰ６８、Ｐ７０のゲートは、ＰＭＯＳＰ６１のドレインと接続されている。
【０１２４】
ＰＭＯＳＰ６８のドレインはＰＭＯＳＰ６９のソースと接続され、ＰＭＯＳＰ７０のドレインはＰＭＯＳＰ７１のソースと接続されている。
【０１２５】
ＰＭＯＳＰ６９のドレインはＮＭＯＳＮ６８のドレインと接続され、ＰＭＯＳＰ７１のドレインはＮＭＯＳＮ７０のドレインと接続されている。
【０１２６】
ＮＭＯＳＮ６８のソースはＮＭＯＳＮ６９のドレインと接続され、ＮＭＯＳＮ７０のソースはＮＭＯＳＮ７１のドレインと接続されている。
【０１２７】
ＮＭＯＳＮ６９、Ｎ７１のゲートは、ＮＭＯＳＮ６１のドレインと接続されている。ＮＭＯＳＮ６９、Ｎ７１のソースは接地されている。
【０１２８】
ＰＭＯＳＰ６９とＮＭＯＳＮ６８とから構成されるインバータの出力は、ＰＭＯＳＰ７１とＮＭＯＳＮ７０とから構成されるインバータに入力する。また、これら両インバータは、正チャージポンプ３と負チャージポンプ４に相補のクロック信号ＣＫ、ＣＫ／を出力する。
【０１２９】
正チャージポンプ３、負チャージポンプ４、ローパスフィルタＬＰＦ１、ＬＰＦ２、クランプ回路５は、図７を参照して前述した実施形態と同様に構成される。
【０１３０】
正の電位Ｖｐ（例えば３．５Ｖ）を出力する出力端子２０は、レギュレータ６と接続されている。レギュレータ６は、ＮＭＯＳＮ８１〜Ｎ８４、コンパレータ８、ダイオードＤ４１〜Ｄ４３、抵抗Ｒ１２〜１４を有する。
【０１３１】
ＮＭＯＳＮ８１〜Ｎ８３は、端子２０とＮＭＯＳＮ８４のドレインとの間に直列接続されている。ＮＭＯＳＮ８４のソースは接地されている。ＮＭＯＳＮ８４のゲートはコンパレータ８の出力端子と接続されている。
【０１３２】
ダイオードＤ４１〜Ｄ４３および抵抗Ｒ１２〜１４は分圧回路７を構成する。ダイオードＤ４１のアノードは端子２０と接続されている。抵抗Ｒ１２は、ダイオードＤ４１のカソードとダイオードＤ４２のアノードとの間に接続されている。抵抗Ｒ１３は、ダイオードＤ４２のカソードとダイオードＤ４３のアノードとの間に接続されている。抵抗Ｒ１４は、ダイオードＤ４３のカソードとグランドとの間に接続されている。
【０１３３】
抵抗Ｒ１３とダイオードＤ４３との接続ノードは、コンパレータ８の非反転入力端子と接続されている。コンパレータ８の反転入力端子には、リファレンス電圧Ｖｒｅｆが入力する。抵抗Ｒ１３とダイオードＤ４３との接続ノードは、レギュレータ６の出力端子として機能し、第１のバイアス電位生成回路９の入力端子と接続されている。
【０１３４】
第１のバイアス電位生成回路９は、ＰＭＯＳＰ８１、Ｐ８２、ＮＭＯＳＮ８５、８６、抵抗Ｒ１５、Ｒ１６、容量Ｃ１７を有する。
【０１３５】
ＰＭＯＳＰ８１、Ｐ８２のソースは、電源電圧Ｖｄｄ１（例えば１．８Ｖ）が供給される端子と接続されている。ＰＭＯＳＰ８１のドレインはＮＭＯＳＮ８５のドレインと接続され、ＰＭＯＳＰ８２のドレインはＮＭＯＳＮ８６のドレインと接続されている。ＮＭＯＳＮ８５、Ｎ８６のソースは接地されている。
【０１３６】
ＰＭＯＳＰ８１のゲートとＮＭＯＳＮ８５のゲートは、第１のバイアス電位生成回路９の入力端子として機能し、レギュレータ６の出力端子と接続されている。ＰＭＯＳＰ８１とＮＭＯＳＮ８５とから構成されるインバータの出力は、ＰＭＯＳＰ８２とＮＭＯＳＮ８６とから構成されるインバータに入力する。
【０１３７】
ＰＭＯＳＰ８２とＮＭＯＳＮ８６とから構成されるインバータの出力端子は抵抗Ｒ１５の一端と接続され、抵抗Ｒ１５の他端は第１のバイアス電位生成回路９の出力端子２３と接続されている。また、抵抗Ｒ１５の他端は抵抗Ｒ１６の一端と接続され、抵抗Ｒ１６の他端は接地されている。容量Ｃ１７は出力端子２３とグランドとの間に設けられている。
【０１３８】
出力端子２０から出力されるＶｐは、レギュレータ６の分圧回路７によって分圧され、この分圧された電位Ｖｍｏｎが第１のバイアス電位生成回路９に入力する。
【０１３９】
第１のバイアス電位生成回路９は２段のＣＭＯＳインバータを有し、その出力は抵抗Ｒ１５、Ｒ１６で分割されて、端子２３から第１のバイアス電位Ｖｂ１が出力される。よって、Ｖｐが上記第１の所定値より低くＶｍｏｎが第１のバイアス電位生成回路９のインバータの論理しきい値電圧に達するまでは、後段のインバータの出力はローレベル（０Ｖ）であり、Ｖｂ１は０Ｖである。Ｖｐが第１の所定値に達しＶｍｏｎが第１のバイアス電位生成回路９のインバータの論理しきい値電圧に達すると、後段のインバータはハイレベル（Ｖｄｄ１＝１．８Ｖ）を出力し、それが抵抗分割されたＶｂ１（例えば１Ｖ）が端子２３に出力される。これにより、図１０に示す電位変化を実現することができる。
【０１４０】
Ｖｐが第１の所定値より低いときには、第１のレベルシフト回路１１と第２のレベルシフト回路１２における各ＭＯＳには耐圧より大きな電圧がかからず、よってカスコード接続段のＰＭＯＳＰ１３、Ｐ１４、Ｐ２３、Ｐ２４は機能しなくてもかまわない、したがって、それらのゲートに与えるＶｂ１は０Ｖのままでもかまわない。そして、Ｖｐが第１の所定値に達し、各ＭＯＳにかかる電圧を分圧してやらなければならない状況になってから、Ｖｂ１を０Ｖから所望の正の一定値（例えば１Ｖ）に立ち上げる。
【０１４１】
この結果、本実施形態によれば、電源投入直後の過渡状態において生じ得る誤動作を回避しつつ、駆動回路における各ＭＯＳにかかる電圧を信頼性が保証される耐圧以下に抑えることができる。そして、駆動回路は、駆動回路を構成するＭＯＳの耐圧よりも大きな振幅の制御信号を高周波スイッチ部１に供給し、これにより高周波特性の優れた半導体スイッチ装置を提供できる。
【０１４２】
［第８の実施形態］
図１２は、電源投入直後のＶｐ、Ｖｎ、Ｖｂ１の電位変化を示す。電源投入時を０秒としている。本実施形態においても、前述した第７の実施形態と同様に、内部電圧発生回路の起動時、Ｖｐが第１の所定値に到達するまではＶｂ１は０Ｖを維持し、Ｖｐが第１の所定値を超えるとＶｂ１が所望の正の一定値（例えば１Ｖ）に立ち上がるようにしている。このように、高電位電源端子２０から低電位電源端子２２を貫通して流れる貫通電流を防ぐためにＶｐとＶｂ１との関係を考えたが、起動時にＶｐに対してＶｎを適切に制御しないとやはり貫通電流が生じ得る。そこで、本実施形態では、内部電圧発生回路の起動時、Ｖｐが第２の所定値に到達するまではＶｎは０Ｖを維持し、Ｖｐが第２の所定値を超えるとＶｎが所望の負の一定値（例えば−１．５Ｖ）に立ち下がるようにしている。
【０１４３】
Ｖｐに対してＶｂ１及びＶｎの両方共を適切に制御することに限らず、Ｖｂ１だけを、あるいはＶｎだけを適切に制御することだけでも、駆動回路における高電位電源端子２０と低電位電源端子２２間の貫通電流の発生を抑制するのに効果がある。図１２に示すように、Ｖｐに対してＶｂ１及びＶｎの両方共を適切に制御すれば、駆動回路において貫通電流が発生する危険性が更に低減する。
【０１４４】
図１２の電位制御を実現する回路例を図１３に示す。
【０１４５】
図１３の回路は、リングオシレータの構成が図１１の回路と異なる。図１１の回路のリングオシレータ１６では、発振部の後段の出力部（出力バッファ）が正チャージポンプ３と負チャージポンプ４とで共通である。
【０１４６】
これに対し、図１３のリングオシレータは、発振部１６ａと、正チャージポンプ３用の出力部（出力バッファ）１６ｂと、負チャージポンプ４用の出力部（出力バッファ）１６ｃとを有する。すなわち、図１１の構成に対して出力部１６ｃが追加されている。出力部１６ｂは、正チャージポンプ３に相補のクロック信号ＣＫ１、ＣＫ／１を供給する。出力部１６ｃは、負チャージポンプ４に相補のクロック信号ＣＫ２、ＣＫ／２を供給する。
【０１４７】
出力部１６ｃは、ＰＭＯＳＰ８１〜Ｐ８５、ＮＭＯＳＮ８８〜Ｎ９２。抵抗Ｒ１７を有する。
【０１４８】
ＰＭＯＳＰ８１、Ｐ８２、Ｐ８４のソースは、電源電圧Ｖｄｄ３（例えば２Ｖ程度）が供給される端子３１に接続されている。ＰＭＯＳＰ８１、Ｐ８２、Ｐ８４のゲートは、ＰＭＯＳＰ８１のドレインと接続されている。
【０１４９】
ＰＭＯＳＰ８１のドレインは、抵抗Ｒ１７を介してＮＭＯＳＮ８７のドレインと接続されている。ＮＭＯＳＮ８７のソースはＮＭＯＳＮ８８のドレインと接続され、ＮＭＯＳＮ８８ののソースは接地されている。
【０１５０】
ＰＭＯＳＰ８２のドレインはＰＭＯＳＰ８３のソースと接続され、ＰＭＯＳＰ８３のドレインはＮＭＯＳＮ８９のドレインと接続されている。ＮＭＯＳＮ８９のソースはＮＭＯＳＮ９０のドレインと接続され、ＮＭＯＳＮ９０のソースは接地されている。
【０１５１】
ＰＭＯＳＰ８４のドレインはＰＭＯＳＰ８５のソースと接続され、ＰＭＯＳＰ８５のドレインはＮＭＯＳＮ９１のドレインと接続されている。ＮＭＯＳＮ９１のソースはＮＭＯＳＮ９２のドレインと接続され、ＮＭＯＳＮ９２のソースは接地されている。
【０１５２】
ＮＭＯＳＮ８８、Ｎ９０、Ｎ９１のゲートは、ＮＭＯＳＮ８８のドレインと接続されている。
【０１５３】
ＰＭＯＳＰ８３とＮＭＯＳＮ８９とから構成される１段目のインバータには、発振部１６ａの出力が入力する。この１段目のインバータの出力は、ＰＭＯＳＰ８５とＮＭＯＳＮ９１とから構成される２段目のインバータに入力する。これら両インバータの出力が、相補のクロック信号ＣＫ２、ＣＫ２／として負チャージポンプ４に供給される。
【０１５４】
ＰＭＯＳＰ８１、抵抗Ｒ１７、ＮＭＯＳＮ８７、Ｎ８８を含む回路、１段目のインバータ、２段目のインバータは、カレントミラーを構成する。そして、ＮＭＯＳＮ８７をオフ状態にすることでカレントミラーの電流を遮断し、負チャージポンプ４を停止モードにすることができる。すなわち、Ｖｐが前述した第２の所定値に達するまでは負チャージポンプ４を停止させて、Ｖｎが０Ｖの状態を維持する。
【０１５５】
カレントミラー電流を遮断するＮＭＯＳＮ８７は、非反転シュミットトリガー１７によって制御される。非反転シュミットトリガー１７の出力端子はＮＭＯＳＮ８７のゲートに接続されている。非反転シュミットトリガー１７の入力端子は、レギュレータ６の出力端子と接続され、Ｖｐを分圧したＶｍｏｎがVmonが非反転シュミットトリガー１７に入力する。
【０１５６】
非反転シュミットトリガー１７は、入力に対するしきい値を２つ持ち、入力信号が高いしきい値を超えたときにハイレベルを出力し、入力信号が低いしきい値を下回ったときにローレベルを出力する。入力信号が低いしきい値と高いしきい値との間にあるときは直前の出力電位を保持する。
【０１５７】
例えば、Ｖｐの定常値を３．５１Ｖ、コンパレータ８に入力するＶｒｅｆを１．１７Ｖ、非反転シュミットトリガー１７の出力がローレベルからハイレベルに切り替わるしきい値を０．９Ｖ、非反転シュミットトリガー１７の出力がハイレベルからローレベルに切り替わるしきい値を０．７Ｖ、スイッチ切り替え時に瞬時的に下降するＶｐの最低電位を２．４Ｖとする。
【０１５８】
まず、電源投入直後を考える。Ｖｍｏｎの値が０．９Ｖになるまで、すなわち、Ｖｐが２．７Ｖ（第２の所定値）になるまでは、非反転シュミットトリガー１７の出力はローレベルであり、ＮＭＯＳＮ８７はオフである。このため、出力部１６ｃのカレントミラー電流は遮断され、負チャージポンプ４は動作せず、Ｖｎは０Ｖを維持する。
【０１５９】
Ｖｐが２．７Ｖ（第２の所定値）を超えると、非反転シュミットトリガー１７の出力がローレベルからハイレベルに切り替わり、ＮＭＯＳＮ８７がオンになる。これにより、出力部１６ｃ及び負チャージポンプ４が動作し、Ｖｎが０Ｖから所望の値（例えば−１．５Ｖ）まで下降する。
【０１６０】
次に、スイッチ切り替え時（図９におけるｔｓｗ時）の直後を考える。Ｖｐは瞬間的に３．５１Ｖから２．４Ｖに低下する。すると、Ｖｍｏｎは０．８Ｖに低下する。しかし、非反転シュミットトリガー１７の出力がハイレベルからローレベルに切り替わるしきい値は０．８Ｖよりも低い０．７Ｖであるので、非反転シュミットトリガー１７の出力はハイレベルを維持し、ＮＭＯＳＮ８７はオン状態を維持し続ける。よって、スイッチ切り替え時においては、負チャージポンプ４は動作し続け、所望のＶｎ（−１．５Ｖ）が維持される。
【０１６１】
以上述べたように、本実施形態によれば、電源投入直後の過渡状態において生じ得る誤動作を回避しつつ、駆動回路における各ＭＯＳにかかる電圧を信頼性が保証される耐圧以下に抑えることができる。そして、駆動回路は、駆動回路を構成するＭＯＳの耐圧よりも大きな振幅の制御信号を高周波スイッチ部１に供給し、これにより高周波特性の優れた半導体スイッチ装置を提供できる。
【０１６２】
［第９の実施形態］
図１４は、本発明の第９の実施形態に係る高周波半導体スイッチ装置における内部電圧発生回路の回路図である。
【０１６３】
図１４の回路におけるリングオシレータ１８では、図１１の回路におけるリングオシレータ１６に対して抵抗Ｒ２１およびＮＭＯＳＮ９５が付加されている。
【０１６４】
抵抗Ｒ２１は、ＰＭＯＳＰ６１のドレインとＮＭＯＳＮ９５のドレインとの間に、抵抗Ｒ１１に対して並列に接続されている。ＮＭＯＳＮ９５のソースは、抵抗Ｒ１１とＮＭＯＳＮ６１のドレインとの間に接続されている。また、第１のバイアス電位生成回路９の初段のインバータの出力電位がＶｒｏとして取り出され、ＮＭＯＳＮ９５のゲートに入力する。
【０１６５】
本実施形態では、リングオシレータの電流値を制御するカレントミラーにおいて、バイアス回路がＮＭＯＳＮ９５によって切り換えられ、Ｖｒｏがその切り替え信号として用いられている。
【０１６６】
ここで、抵抗Ｒ２１の抵抗値はＲ１１の抵抗値よりも小さく、かつ、ＮＭＯＳＮ９５のオン抵抗は抵抗Ｒ２１の抵抗値に比べて十分小さいものとする。また、以下では、Ｖｐ、Ｖｎが所望の値にある時（それぞれ例えば３．５Ｖ、−１．５Ｖ)を基準にして説明する。
【０１６７】
電源投入直後あるいはスイッチ切り替え時に瞬時的にＶｐが低下すると、Ｖｍｏｎは、第１のバイアス電位生成回路９の初段インバータを構成するＣＭＯＳのしきい値電圧よりも低くなり、Ｖｒｏはハイレベルとなる。これにより、ＮＭＯＳＮ９５がオンになり、リングオシレータ１８におけるカレントミラー電流が増加する。
【０１６８】
この結果、リングオシレータ１８の発振周波数が上昇し、かつ、正チャージポンプ３と負チャージポンプ４にクロック信号ＣＫ、ＣＫ／を送る出力部（出力バッファ）の電流駆動能力が上昇し、正チャージポンプ３と負チャージポンプ４の電流駆動能力も上昇する。これにより、Ｖｐ、Ｖｎが所望の値に達する時定数が短縮し、起動時間が短縮する。
【０１６９】
Ｖｐが上昇し、Ｖｍｏｎが、第１のバイアス電位生成回路９の初段インバータを構成するＣＭＯＳのしきい値電圧以上になると、Ｖｒｏはローレベルとなる。これにより、ＮＭＯＳＮ９５がオフになり、リングオシレータ１８は定常状態となり、消費電流の増大が抑制される。
【０１７０】
Ｖｒｏがハイレベルの期間、リングオシレータ１８では定常状態の時に比べ大きな電流が生じるが、その期間は全動作期間の内僅かな時間であるので、消費電流の増加も僅少である。
【０１７１】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【０１７２】
１…高周波スイッチ部、２…制御回路部、１１…第１のレベルシフト回路、１２…第２のレベルシフト回路、１５…降圧回路、１６…リングオシレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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