(57)【要約】【課題】温度が変動しても一定の電源電圧又はBGR電圧を検知する低電圧動作に有利な電位検知回路、BGR電位検知回路を提供する。【解決手段】電位検知回路は、NMOS（PMOS）トランジスタをダイオード接続し、ゲートとドレイン（ソース）に電源電圧を供給し、ソース（ドレイン）と接地電位間に抵抗を挿入し、前記ソース（ドレイン）の電位をソース（ドレイン）電位検知回路で受けるように構成され、前記NMOS（PMOS）トランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されており、BGR電位検知回路は、ダイオード接続したNMOSトランジスタと同様の温度依存性を持つ電位Ｖ＋を定数倍して、NMOSトランジスタの電源電圧とする事を特徴とする。【選択図】図３
2010098414.tif 000002
【特許請求の範囲】
【請求項１】
NMOSトランジスタをダイオード接続し、ゲートとドレインに電源電圧を供給し、ソースと接地電位間に抵抗を挿入し、前記ソースの電位をソース電位検知回路で受けるように構成され、前記NMOSトランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されている事を特徴とする電位検知回路。
【請求項２】
PMOSトランジスタをダイオード接続し、ソースに電源電圧を供給し、ドレインと接地電位間に抵抗を挿入し、前記ドレインの電位をドレイン電位検知で受けるように構成され、前記PMOSトランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されている事を特徴とする電位検知回路。
【請求項３】
前記NMOSトランジスタの前記ドレインと前記電源電圧間にDタイプ-NMOSトランジスタが挿入されてなる事を特徴とする請求項１に記載の電位検知回路。
【請求項４】
前記PMOSトランジスタの前記ソースと前記電源電圧間にDタイプ-NMOSトランジスタが挿入されてなる事を特徴とする請求項２に記載の電位検知回路。
【請求項５】
第1のノードと接地電位間に挿入されたダイオードと、
前記第1のノードと前記接地電位間に挿入された第1の抵抗と、
第2のノードと前記接地電位間に直列接続されて挿入された第2の抵抗と複数個のダイオードと、
前記第2のノードと前記接地電位間に挿入された第3の抵抗と、
前記第1のノードと電源電圧間に挿入された第1のPMOSトランジスタと、
前記第2のノードと前記電源電圧間に挿入された第2のPMOSトランジスタと、
第3のノードと前記電源電圧間に挿入された第3のPMOSトランジスタと、
前記第3のノードと前記接地電位間に挿入された第4の抵抗と、
前記第1のノードの電位を反転入力端子に入力し、前記第2のノードの電位を非反転入力端子に入力し、出力電位を前記第1、第2、及び第3のPMOSトランジスタの各々のゲートに入力した第１の増幅器と、
を備え、前記第3のノードの電位をBGR電位として取り出す基準電位発生回路と、
前記第1又は第2のノードの電位を定数倍してパワーオン出力電圧を出力する第２の増幅器と、
NMOSトランジスタをダイオード接続し、ゲートとドレインに前記パワーオン出力電圧を供給し、ソースと前記接地電位間に抵抗を挿入し、前記ソースの電位を受けるソース電位検知回路と、を備える事を特徴とするBGR電位検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電位検知回路及びBGR電位検知回路に関し、例えば、高速な電源の立ち上げ/下降を検知する必要があるSRAM、DRAM、EEPROM、FRAM等に用いられる電位検知回路に関する。
【背景技術】
【０００２】
従来、NMOSトランジスタのドレインとゲートをダイオード接続し、ドレイン側に電源電圧VDDを接続し、ソース側に電流を絞るための抵抗を介して接地し、電源電位がある所望の値以上に上昇すると、NMOSトランジスタのゲート・ソース間の電位差がしきい値以上になってオンし、ソースの電位が上昇する事を後段の回路で受ける事により電源電位上昇の検知を行い、又電源電位がある所望の値以下に下降すると、このNMOSトランジスタのゲート・ソース間の電位差がしきい値以下になってオフし、ソースの電位が下降する事を後段の回路で受ける事により電源電位下降の検知を行う回路が提案されてきた。
【０００３】
しかしながら、従来の電位検知回路は、温度が上昇するとしきい値が減少し、検知する電源電圧のレベルが低下し、逆に温度が下降するとしきい値が増加し、検知する電源電圧のレベルが上昇する問題があった。
【０００４】
又、従来のBGR電位検知回路は、BGR回路(Band-Gap-Reference回路)の出力であるBGR電位をオペアンプ（O.P.Amp.）で受け、前記BGR電位をある定数倍して出力し、前述したダイオード接続したNMOSトランジスタの電源電圧とする事で、前記BGR回路が所望の十分な電圧を出力しているかを検知しようとするものである。なお、従来のBGR回路は、例えば、非特許文献１に記載されるものが知られている。
【０００５】
しかしながら、前記NMOSトランジスタのしきい値には温度依存性があるため、温度が低く、しきい値の高い時でも検知出来るようにするため、前記定数を大きくせざるをえず、低電圧動作に不利となるという問題があった。
【非特許文献１】BANBA et al. “A CMOS Bandgap Reference Circuit with Sub-1-V Operation” IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 34, No. 5, pp. 670-674, MAY 1999.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、温度が変動しても一定の電源電圧又はBGR電圧を検知する低電圧動作に有利な電位検知回路及びBGR電位検知回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、NMOSトランジスタをダイオード接続し、ゲートとドレインに電源電圧を供給し、ソースと接地電位間に抵抗を挿入し、前記ソースの電位をソース電位検知回路で受けるように構成され、前記NMOSトランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されている事を特徴とする電位検知回路が提供される。
【０００８】
また、本発明の他の一態様によれば、PMOSトランジスタをダイオード接続し、ソースに電源電圧を供給し、ドレインと接地電位間に抵抗を挿入し、前記ドレインの電位をドレイン電位検知回路で受けるように構成され、前記PMOSトランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されている事を特徴とする電位検知回路が提供される。
【０００９】
また、本発明の他の一態様によれば、第1のノードと接地電位間に挿入されたダイオードと、前記第1のノードと前記接地電位間に挿入された第1の抵抗と、第2のノードと前記接地電位間に直列接続されて挿入された第2の抵抗と複数個のダイオードと、前記第2のノードと前記接地電位間に挿入された第3の抵抗と、前記第1のノードと電源電圧間に挿入された第1のPMOSトランジスタと、前記第2のノードと前記電源電圧間に挿入された第2のPMOSトランジスタと、第3のノードと前記電源電圧間に挿入された第3のPMOSトランジスタと、前記第3のノードと前記接地電位間に挿入された第4の抵抗と、前記第1のノードの電位を反転入力端子に入力し、前記第2のノードの電位を非反転入力端子に入力し、出力電位を前記第1、第2、及び第3のPMOSトランジスタの各々のゲートに入力した第１の増幅器と、を備え、前記第3のノードの電位をBGR電位として取り出す基準電位発生回路と、前記第1又は第2のノードの電位を定数倍してパワーオン出力電圧を出力する第２の増幅器と、NMOSトランジスタをダイオード接続し、ゲートとドレインに前記パワーオン出力電圧を供給し、ソースと前記接地電位間に抵抗を挿入し、前記ソースの電位を受けるソース電位検知回路と、を備える事を特徴とするBGR電位検知回路が提供される。
【発明の効果】
【００１０】
本発明によれば、温度が変動しても一定の電源電圧又はBGR電圧を検知する低電圧動作に有利な電位検知回路及びBGR電位検知回路を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００１２】
本発明の第１の実施形態についての説明に先立ち、発明者らが知得する第１の比較例の電位検知回路について説明する。
図１は第１の比較例の電位検知回路である。この回路は、NMOSトランジスタ１０のドレインとゲートをダイオード接続し、ドレイン側に電源電圧VDDを接続し、ソース側に電流を絞るための抵抗Ｒを介して接地し、ソースの電位を受けるインバーター回路１１，１２（ソース電位検知回路）を備える。NMOSトランジスタ１０は、この比較例では、チャネル幅Wを１０μｍとし、チャネル長Lを２μｍとしている。
【００１３】
この電位検知回路は、図２のVG-ID（ゲート・ソース間電圧−ドレイン電流）特性に示す様に、温度が上昇するとしきい値が減少し、検知する電源電圧のレベルが低下し（曲線２１）、逆に温度が下降するとしきい値が増加し、検知する電源電圧のレベルが上昇する（曲線２０）。
【００１４】
（第１の実施形態）
次に、図３及び図４を用いて本発明の第１の実施形態を説明する。この第１の実施形態は、温度に関わらず一定の電源電位を検知するようにした回路である。図３は図１の比較例に対して、ダイオード接続したNMOSトランジスタ３０のチャネル幅Wとチャネル長Lの比に関し、W/Lを小さくした回路構成を示す。NMOSトランジスタ３０は、この実施形態では、チャネル幅Wを２μｍとし、チャネル長Lを２０μｍとしている。その他の回路構成は、図１の比較例と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００１５】
又、図４は3種類の温度に対してVG-ID特性を示したグラフである。曲線４０は低温、曲線４１は室温、曲線４２は高温の特性を示す。
同図から、IDが小さいところでは、温度が高くなるとしきい値が減少する効果が大きく、IDが増加するのに対し、IDが大きいところでは、温度が高くなると、移動度が減少する効果が大きく、IDが減少する事がわかる。
【００１６】
ここで、図中A点は温度の上昇に伴うしきい値の減少と、移動度の減少の効果がつりあうポイントとなる。よって、ダイオード接続したNMOSトランジスタ３０のVG-IDがA点に来るように調整出来るか否かがポイントとなる。
【００１７】
第１の比較例においてはVG-IDがB点に来てNMOSトランジスタ１０が弱反転状態になる様にWとLを決めているが、本実施形態は、NMOSトランジスタ３０のWとLの比に関し、W/Lを小さくする事により、動作点がＡ点に来る様に調整した例である。
上述した様に、本実施形態によれば、温度に関わらず一定の電源電位を検知する事が出来る。
【００１８】
（第２の実施形態）
次に、図５及び図６を用いて本発明の第２の実施形態を説明する。この第２の実施形態は、特に図５から分かるように、図３の第１の実施形態において、ダイオード接続したNMOSトランジスタ３０のドレイン側にDタイプ-NMOSトランジスタ（ディプリーションタイプのNMOSトランジスタ）５０を介して電源電圧VDDに接続した回路構成として示される。Dタイプ-NMOSトランジスタ５０のゲート電圧は電源電圧VDDが入力される。その他の回路構成は、図３の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００１９】
又、図６は前記ダイオード接続したNMOSトランジスタ３０の移動度が高中低3種類にばらついた時のVG-IDを示したグラフである。
第１の実施形態、及び本実施形態では、ソース＝ドレイン間電界が大きくなり、移動度のドレイン＝ソース間電位差依存性が効いてくる。よって前記依存性にばらつきがあれば、図６に示す様に動作点が変動し、温度の増加に対してしきい値の減少による効果と、移動度の減少による効果がキャンセルする点が移動してしまう。
【００２０】
よって、外部電源VDDとダイオード接続したNMOSトランジスタ３０との間にDタイプ-NMOSトランジスタ５０を挿入する事により、ソース＝ドレイン間電界を緩和し、移動度のドレイン＝ソース間電位差依存性のばらつきが効いてこないようにするものである。
上述した様に、本実施形態によれば、移動度のソース＝ドレイン間電界依存性のばらつきに関わらず、一定の電源電圧を検知できる。
【００２１】
次に、本発明の第３の実施形態についての説明に先立ち、発明者らが知得する第２の比較例のBGR電位検知回路について説明する。
図７は、第２の比較例のBGR電位検知回路である。又、図８は、図７において用いられるオペアンプの具体的な回路構成の一例を示す図である。
第２の比較例のBGR電位検知回路は、BGR回路１００の出力であるBGR電位（VBGR）をバッファ回路１０１のオペアンプ１０９で受け、前記BGR電位をある定数倍して出力し、電位検知回路１０２のダイオード接続したNMOSトランジスタ１０の電源電圧とする事で、前記BGR回路１００が所望の十分な電圧を出力しているかを検知しようとするものである。
【００２２】
この第２の比較例のBGR電位検知回路では、BGR電位は温度依存性をもたず、よってこれを定数倍した電位も温度依存性をもたなかった。よって、このBGR電位を定数倍した電位を電源とする前記BGR電位検知回路では、温度の低いしきい値の高い時でも検知出来るようにするため、前記定数を大きくせざるをえず、低電圧動作に不利となる。
【００２３】
（第３の実施形態）
次に、図９を用いて本発明の第３の実施形態としてのBGR電位検知回路を説明する。この第３の実施形態は、温度の低いしきい値の高い時でも検知出来るようにするためにも、前記定数を大きくする必要のない回路である。図９のBGR電位検知回路は、第２の比較例に対して、ダイオード１０４と抵抗Ｒ３を直列接続したノードの電位を、ある定数倍して、前述したダイオード接続したNMOSトランジスタ１０の電源電圧とする事で、BGR回路１００が所望の十分な電圧を出力しているかを検知可能としたものである。
【００２４】
この様に、本実施形態においては、前記ダイオード接続したNMOSトランジスタ１０と同様の温度依存性を持つ、前記ダイオード１０４と抵抗Ｒ３を直列接続した、抵抗Ｒ３の上流側のノードの電位Ｖ＋をバッファ回路１０１で定数倍して前記BGR電位検知回路に入力するようにしている。これにより、温度の低いしきい値の高い時でも、前記定数を大きくする必要はなく、低電圧動作に有利となる。
上述した様に、本実施形態によれば、低電圧動作に有利なBGR電位検知回路を得る事が出来る。
【００２５】
なお、上述のBGR回路１００、バッファ回路１０１、及び電位検知回路１０２は、以下の回路構成を有する。
BGR回路１００は、オペアンプ１０５を備える。オペアンプ１０５の出力端子は、それぞれ一端に電源電圧VCCが加えられるPMOSトランジスタ１０６，１０７及び１０８のゲートにそれぞれ接続されている。PMOSトランジスタ１０６の他端は、互いに並列に接続されたダイオード１０３と抵抗Ｒ１を介して接地電位に接続されている。PMOSトランジスタ１０７の他端は、抵抗Ｒ３及び並列接続されたＮ個のダイオード１０４を介して、接地電位に接続されている。さらに、PMOSトランジスタ１０７の他端は抵抗Ｒ２を介して接地電位に接続されている。PMOSトランジスタ１０８の他端は抵抗Ｒ４を介して接地電位に接続されている。PMOSトランジスタ１０８と抵抗Ｒ４の中間のノードはBGR電位を出力する出力端である。前記オペアンプ１０５の反転入力端子にはPMOSトランジスタ１０６の他端（Ｖ−）が接続され、非反転入力端子にはPMOSトランジスタ１０７の他端（Ｖ＋）が接続されている。
【００２６】
又、前記バッファ回路１０１はオペアンプ１０９を備える。オペアンプ１０９の反転入力端子には前記PMOSトランジスタ１０７の他端（Ｖ＋）が接続されている。オペアンプ１０９の出力端子は一端に電源電圧VCCが加えられるPMOSトランジスタ１１０のゲートに接続される。PMOSトランジスタ１１０の他端は抵抗Ｒ５，Ｒ６を介して接地電位に接続されている。抵抗Ｒ５と抵抗Ｒ６の中間ノードが前記オペアンプ１０９の非反転入力端子に接続されている。
【００２７】
又、電位検知回路１０２のダイオード接続したNMOSトランジスタ１０のゲートとドレインに、前記バッファ回路１０１のPMOSトランジスタ１１０の他端（パワーオン出力電圧；VPWON）が接続されている。NMOSトランジスタ１０、抵抗Ｒ、及びインバーター１１，１２の接続は、図１と同一であるため、説明を省略する。
なお、オペアンプ１０９の反転入力端子には前記PMOSトランジスタ１０６の他端（Ｖ−）が接続されても良い。
【００２８】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
例えば、NMOSトランジスタ３０は、ダイオード接続したPMOSトランジスタでも良い。
【図面の簡単な説明】
【００２９】
【図１】第１の比較例の電位検知回路の回路図である。
【図２】図１の比較例の電位検知回路に使用されるNMOSトランジスタのVG-ID特性を示したグラフである。
【図３】本発明の第１の実施形態に係る電位検知回路の回路図である。
【図４】本発明の第１の実施形態に係る3種類の温度に対してVG-ID特性を示したグラフである。
【図５】本発明の第２の実施形態に係る電位検知回路の回路図である。
【図６】本発明の第２の実施形態に係るダイオード接続したNMOSトランジスタの移動度が高中低3種類にばらついた時のVG-IDを示したグラフである。
【図７】第２の比較例のBGR電位検知回路の回路図である。
【図８】図７のBGR電位検知回路において用いられるオペアンプの回路図である。
【図９】本発明の第３の実施形態に係るBGR電位検知回路である。
【符号の説明】
【００３０】
１０，３０  NMOSトランジスタ、１１，１２  インバーター、５０  Dタイプ-NMOSトランジスタ、１００  BGR回路、１０１  バッファ回路、Ｒ，Ｒ１〜Ｒ６  抵抗、１０３，１０４  ダイオード、１０６〜１０８，１１０  PMOSトランジスタ、１０５，１０９  オペアンプ
【図１】
2010098414.tif 000003
【図２】
2010098414.tif 000004
【図３】
2010098414.tif 000005
【図４】
2010098414.tif 000006
【図５】
2010098414.tif 000007
【図６】
2010098414.tif 000008
【図７】
2010098414.tif 000009
【図８】
2010098414.tif 000010
【図９】
2010098414.tif 000011