(57)【要約】【課題】導電層とコンタクト電極との接触抵抗が導電層の形成された深さによってばらつくのを抑制する半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層１７とが交互に積層された積層体であって、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、その階段構造部を覆って設けられた層間絶縁層４２と、層間絶縁層４２を貫通すると共にそれぞれが対応する階段状の各導電層ＷＬ１〜ＷＬ４を一層分貫通して形成された複数のコンタクトホール５０の内部に設けられ、コンタクトホール５０内に露出する導電層ＷＬ１〜ＷＬ４の側壁部に接するコンタクト電極６３とを備えている。【選択図】図１０
2010192646.tif 000002
【特許請求の範囲】
【請求項１】
複数の導電層と複数の絶縁層とが交互に積層された積層体であって、前記複数の導電層が階段状に加工された階段構造部を有する積層体と、
前記階段構造部を覆って設けられた層間絶縁層と、
前記層間絶縁層を貫通すると共にそれぞれが対応する前記階段状の各導電層を一層分貫通して形成された複数のコンタクトホールの内部に設けられ、前記コンタクトホール内に露出する前記導電層の側壁部に接するコンタクト電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記積層体を貫通して形成されたメモリホールの内部に設けられ、前記導電層と前記絶縁層との積層方向に延びる半導体層と、
前記導電層と前記半導体層との間に設けられた電荷蓄積層と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の導電層は略同じ厚さであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
導電層と絶縁層とを交互に複数積層して積層体を形成する工程と、
前記積層体に、前記複数の導電層が階段状に加工された階段構造部を形成する工程と、
前記階段構造部を覆う層間絶縁層を形成する工程と、
前記層間絶縁層を貫通すると共にそれぞれが対応する前記階段状の各導電層を一層分貫通する複数のコンタクトホールを一括形成する工程と、
前記コンタクトホールの内部にコンタクト電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記コンタクトホールを一括形成する工程は、前記層間絶縁層を貫通し前記階段状の各導電層に達する第１のホールを形成する工程と、前記階段状の各導電層における前記第１のホールに臨む部分を貫通する第２のホールを形成する工程とを有し、
前記第１のホールを形成する工程と前記第２のホールを形成する工程とを、同一チャンバー内で続けて行うことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるワード電極もしくはコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層構造に貫通ホール（メモリホール）を形成し、そのホールの内壁に電荷蓄積層を形成した後、ホール内にシリコンを柱状に埋め込むことでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
また、特許文献１には、各導電層の端部を階段状に形成して、その段差を利用することにより同一エッチングプロセスにより、上層配線と各導電層とを接続するためのコンタクトホールを形成することが開示されている。
【０００４】
各コンタクトホールは、対応する導電層の深さ位置に応じて深さが異なるが、深さの異なるコンタクトホールを同時にエッチングすると、各コンタクトホールの底部が達する各導電層のエッチング量（削れ量）がばらつきやすい。各導電層のエッチング量がばらつくと、コンタクトホール内に埋め込まれるコンタクト電極との接触面積がばらつき、結果として各導電層間でコンタクト電極との接触抵抗のばらつきが生じてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、導電層とコンタクト電極との接触抵抗が導電層の形成された深さによってばらつくのを抑制する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、複数の導電層と複数の絶縁層とが交互に積層された積層体であって、前記複数の導電層が階段状に加工された階段構造部を有する積層体と、前記階段構造部を覆って設けられた層間絶縁層と、前記層間絶縁層を貫通すると共にそれぞれが対応する前記階段状の各導電層を一層分貫通して形成された複数のコンタクトホールの内部に設けられ、前記コンタクトホール内に露出する前記導電層の側壁部に接するコンタクト電極と、を備えたことを特徴とする半導体装置が提供される。  
また、本発明の他の一態様によれば、導電層と絶縁層とを交互に複数積層して積層体を形成する工程と、前記積層体に、前記複数の導電層が階段状に加工された階段構造部を形成する工程と、前記階段構造部を覆う層間絶縁層を形成する工程と、前記層間絶縁層を貫通すると共にそれぞれが対応する前記階段状の各導電層を一層分貫通する複数のコンタクトホールを一括形成する工程と、前記コンタクトホールの内部にコンタクト電極を設ける工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、導電層とコンタクト電極との接触抵抗が導電層の形成された深さによってばらつくのを抑制する半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する模式斜視図。
【図２】同メモリセルアレイにおける１本のメモリストリングの模式斜視図。
【図３】図１におけるＹＺ方向の要部模式断面図。
【図４】図３における要部の拡大断面図。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す模式図。
【図６】図５に続く工程を示す模式図。
【図７】図６に続く工程を示す模式図。
【図８】図７に続く工程を示す模式図。
【図９】図８に続く工程を示す模式図。
【図１０】図９に続く工程を示す模式図。
【図１１】本発明の実施形態に係る半導体装置における要部の模式断面図。
【図１２】比較例の半導体装置における要部の模式断面図。
【発明を実施するための形態】
【００１０】
本発明の実施形態に係る半導体装置は、複数のメモリセルが３次元配列されたメモリセルアレイと、そのメモリセルアレイの周辺に形成された周辺回路とを有する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１１】
図１は、そのメモリセルアレイの構成を例示する模式斜視図である。  
図２は、複数のメモリセルが、ワード電極層として機能する複数の導電層の積層方向に直列接続されて構成される１本（１列）のメモリストリングの模式斜視図である。  
図３は、メモリセルアレイの図１におけるＹＺ方向の模式断面図である。  
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１２】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向、すなわち複数の導電層ＷＬ１〜ＷＬ４の積層方向をＺ方向とする。
【００１３】
図３に示すように、基板（例えばシリコン基板）１１上にセルソース１２が設けられている。セルソース１２は不純物が添加され導電性を有するシリコン層である。セルソース１２の上には絶縁層１３を介して下部選択ゲートＬＳＧが設けられ、下部選択ゲートＬＳＧの上には絶縁層１４が設けられている。絶縁層１３、１４はシリコン酸化物やシリコン窒化物を含む層であり、下部選択ゲートＬＳＧは不純物が添加され導電性を有するシリコン層である。
【００１４】
絶縁層１４の上には、複数の絶縁層１７と複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体が設けられている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては例えば４層の場合を例示する。絶縁層１７はシリコン酸化物を含み、例えばＴＥＯＳ（tetraethoxysilane）（Ｓｉ（ＯＣ２Ｈ５）４）を含む。導電層ＷＬ１〜ＷＬ４は不純物が添加され導電性を有するシリコン層であり、互いに略同じ厚さを有している。
【００１５】
最上層の導電層ＷＬ４上には最上層の絶縁層１７を介してストッパー層（例えばＳｉＮ層）２４が設けられ、ストッパー層２４上には絶縁層２５を介して上部選択ゲートＵＳＧが設けられ、上部選択ゲートＵＳＧの上には絶縁層２７が設けられている。絶縁層２５、２７はシリコン酸化物やシリコン窒化物を含む層であり、上部選択ゲートＵＳＧは不純物が添加され導電性を有するシリコン層である。
【００１６】
図１、図３に示すように、導電層ＷＬ１〜ＷＬ４、下部選択ゲートＬＳＧおよびセルソース１２は、ＸＹ平面に対して平行な板状の層として形成されている。上部選択ゲートＵＳＧは、Ｘ方向に延びる複数本の配線状の導電部材となっている。図３に示すように、各々の上部選択ゲートＵＳＧの間には絶縁層２６が設けられている。なお、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。
【００１７】
基板１１上の前述した積層体には、Ｚ方向に延びる複数本のメモリホールが形成されている。それらメモリホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１８】
図３に示すように、各メモリホールＭＨの内部には、柱状の半導体層として、下層側から順にシリコンピラー１５、１９、３２が埋め込まれている。シリコンピラー１５は下部選択ゲートＬＳＧを貫通し、シリコンピラー１９は複数の導電層ＷＬ１〜ＷＬ４を貫通し、シリコンピラー３２は上部選択ゲートＵＳＧを貫通している。シリコンピラー１５、１９、３２は、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラー１５、１９、３２の形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。シリコンピラー１５の下端はセルソース１２に接続されている。シリコンピラー１９の下端はシリコンピラー１５に接続され、上端はシリコンピラー３２に接続されている。
【００１９】
上部選択ゲートＵＳＧ上の絶縁層２７の上には絶縁層２９が設けられ、その絶縁層２９上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー３２の直上域を通過するように配列されており、絶縁層２９を貫通して設けられたコンタクト電極３０を介して、シリコンピラー３２の上端に接続されている。
【００２０】
図１に示すように、上部選択ゲートＵＳＧはコンタクト電極６５を介して上部選択ゲート配線ＵＳＬと接続されている。セルソース１２、下部選択ゲートＬＳＧおよび複数の導電層ＷＬ１〜ＷＬ４が積層された積層体の端部は下層側ほどＸ方向に突出した階段状に加工されている。この階段構造部で、セルソース１２はコンタクト電極６１を介してセルソース配線ＣＳＬに接続され、下部選択ゲートＬＳＧはコンタクト電極６２を介して下部選択ゲート配線ＬＳＬに接続され、各導電層ＷＬ１〜ＷＬ４はコンタクト電極６３を介してワード線ＷＬＬに接続されている。
【００２１】
図３に示すように、導電層ＷＬ１〜ＷＬ４と絶縁層１７との積層体に形成されたメモリホールＭＨの内周壁には、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。図４に、その部分の拡大断面を示す。
【００２２】
絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンピラー１９が設けられ、第２の絶縁膜２３はシリコンピラー１９に接している。第１の絶縁膜２１は導電層ＷＬ１〜ＷＬ４に接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。
【００２３】
導電層ＷＬ１〜ＷＬ４と絶縁層１７との積層体に設けられたシリコンピラー１９はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層２２はシリコンピラー１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー１９と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２４】
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンピラー１９から電荷が注入される際、または電荷蓄積層２２に蓄積された電荷がシリコンピラー１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００２５】
図２に示すように、１本のシリコンピラー１９の周囲には、導電層ＷＬ１〜ＷＬ４の層数と同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００２６】
再び図３を参照すると、下部選択ゲートＬＳＧ及びその上下の絶縁層１３、１４からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜１６が筒状に形成され、この内側にシリコンピラー１５が埋め込まれている。これにより、その積層体内には、シリコンピラー１５をチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。
【００２７】
また、ストッパー層２４、上部選択ゲートＵＳＧ及びその上下の絶縁層２５、２７からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜３３が筒状に形成され、この内側にシリコンピラー３２が埋め込まれている。これにより、その積層体内には、シリコンピラー３２をチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。
【００２８】
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンピラー３２の上端部に電位を与えるドライバ回路、セルソース配線ＣＳＬ及びセルソース１２を介してシリコンピラー１５の下端部に電位を与えるドライバ回路、上部選択ゲート配線ＵＳＬを介して上部選択ゲートＵＳＧに電位を与えるドライバ回路、下部選択ゲート配線ＬＳＬを介して下部選択ゲートＬＳＧに電位を与えるドライバ回路、ワード線ＷＬＬを介して各導電層ＷＬ１〜ＷＬ４に電位を与えるドライバ回路などを含む。
【００２９】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３０】
ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線ＷＬＬすなわち導電層ＷＬ１〜ＷＬ４を選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンピラー１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
【００３１】
前述した半導体装置において、図１に示すように、導電層ＷＬ１〜ＷＬ４におけるメモリセルアレイ領域より外側の端部は、下層ほどメモリセルアレイ領域からの長さが長くされた階段状に加工されている。このため、各導電層ＷＬ１〜ＷＬ４を上層のワード線ＷＬＬと接続するためのそれぞれのコンタクトホールを、同一エッチングプロセスにより一括形成することができる。
【００３２】
以下、本実施形態に係る半導体装置の製造方法を、図５〜図１０を参照して説明する。ここでは、絶縁層１７と導電層ＷＬ１〜ＷＬ４との積層体を抽出し、下部選択トランジスタＬＳＴを含む積層体及び上部選択トランジスタＵＳＴを含む積層体の形成方法については説明を省略する。
複数の絶縁層１７と複数の導電層ＷＬ１〜ＷＬ４とは、例えばＣＶＤ（chemical vapor deposition）法により交互に積層され、それらの積層体が形成される。
【００３３】
上記積層体の形成後、メモリセルアレイ領域に対して、図３に示すメモリホールＭＨ、電荷蓄積層を含む絶縁膜２０、シリコンピラー１９などの形成工程が行われる。
【００３４】
その後、上記積層体上に、図５（ａ）に示すようにレジスト膜４１が形成され、階段構造部の加工が行われる。
【００３５】
まず、レジスト膜４１の端が階段構造部における最下段の段部に位置するようにレジスト膜４１をパターニングし、そのレジスト膜４１をマスクにして、図５（ｂ）に示すように、例えばＲＩＥ（Reactive Ion Etching）法により上から１段目の絶縁層１７及び導電層ＷＬ４をエッチングする。
【００３６】
次に、Ｏ２ガス等を用いたＲＩＥ法やＣＤＥ（Chemical Dry Etching）法により、レジスト膜４１の平面サイズを縮小するレジストスリミングを行い、そのレジスト膜４１をマスクにしてＲＩＥ法により積層体をエッチングする。このエッチングにより、図６（ａ）に示すように、先のエッチングにより１段目の絶縁層１７及び導電層ＷＬ４が除去された部分はさらに２段目の絶縁層１７及び導電層ＷＬ３も除去され、その隣の部分は１段目の絶縁層１７及び導電層ＷＬ４が除去される。
【００３７】
続いて、図６（ｂ）に示すようにさらにレジスト膜４１をスリミングして、レジスト膜４１に覆われていない部分の絶縁層１７及び導電層ＷＬ１〜ＷＬ４を一層分ずつエッチングし、その後レジスト膜４１を除去することで図７（ａ）に示すように積層体に階段構造部が形成される。
【００３８】
次に、図７（ｂ）に示すように、階段構造部を覆うように積層体上にシリコン窒化物系のストッパー層２４を形成し、さらにストッパー層２４上にシリコン酸化物系の層間絶縁層４２を形成する。これらは、例えばＣＶＤ法で形成する。この層間絶縁層４２は、図３に示す上部選択トランジスタＵＳＴが形成された積層体における絶縁層の一部に対応する。
【００３９】
次に、層間絶縁層４２の上面を平坦化した後、層間絶縁層４２をエッチングする際のマスクとなる有機膜４３を層間絶縁層４２上に形成し、さらに有機膜４３をエッチングする際のマスクとなるシリコン酸化膜４４を有機膜４３上に形成する。
【００４０】
次に、シリコン酸化膜４４上にレジスト膜４５を形成した後、それをパターニングし、そのレジストパターンをマスクにしてＲＩＥ法でシリコン酸化膜４４及び有機膜４３をエッチングする。これにより、図８（ａ）に示すように、シリコン酸化膜４４及び有機膜４３にそれらを貫通するホール５１が形成される。なお、有機膜４３のエッチングの際に、同じ有機材料のレジスト膜４５も消費されシリコン酸化膜４４上から除去される。
【００４１】
次に、有機膜４３をマスクにして層間絶縁層４２をエッチングし、図８（ｂ）に示すように、層間絶縁層４２を貫通するホール５２が形成される。なお、シリコン酸化物系の層間絶縁層４２のエッチングの際に、シリコン酸化膜４４も消費され有機膜４３上から除去される。続いて、ストッパー層２４をエッチングし、図９（ａ）に示すように、ストッパー層２４を貫通するホール５３が形成される。これらのエッチングに際してのエッチング時間は、最も深く形成されることになる階段構造部最下段上のホール５３が被エッチング層を貫通して確実に下層に達するように設定される。
【００４２】
層間絶縁層４２及びストッパー層２４は、ともに例えばフルオロカーボンガスを用いたＲＩＥ法によりエッチングされる。フルオロカーボンガスの組成や流量を制御することで、シリコン酸化物系の層間絶縁層４２をエッチングするときにはシリコン窒化物系のストッパー層２４に対して相対的にエッチング選択比が高くなるようにし、ストッパー層２４をエッチングするときには、その下層のシリコン酸化物系の絶縁層１７に対して相対的にエッチング選択比が高くなるようにする。
【００４３】
このため、層間絶縁層４２をエッチングするときにはストッパー層２４がエッチングストッパーとして機能して各ホール５２の加工ばらつきが緩和され、ストッパー層２４をエッチングするときにはその下の絶縁層１７がエッチングストッパーとして機能して各ホール５３の加工ばらつきが緩和される。
【００４４】
続いて、階段状の各導電層ＷＬ１〜ＷＬ４とストッパー層２４との間の絶縁層１７をエッチングし、図９（ｂ）に示すように、絶縁層１７を貫通し各導電層ＷＬ１〜ＷＬ４に達するホール５４が形成される。
【００４５】
以上によりホール５４を形成するにあたり、階段状の各導電層ＷＬ１〜ＷＬ４の上に、共にシリコン酸化物系の絶縁層１７と層間絶縁層４２との間にシリコン窒化物系のストッパー層２４を挟んだ構造を設けることで、ホール間の加工ばらつきの緩和を図っている。しかし、互いに異なる深さの多数のホール５４を同じプロセスで同時にエッチングする場合、それでもホール底部の到達位置にばらつきが生じやすい。通常、最も深い位置の導電層ＷＬ１に達するホール５４のエッチング時間に合わせてエッチング時間が設定されるが、そのホールより浅く形成されるホール５４については対応する各導電層ＷＬ２〜ＷＬ４がオーバーエッチングされる傾向にある。
【００４６】
すなわち、図９（ｂ）に示すように、各ホール５４が到達する階段状の各導電層ＷＬ１〜ＷＬ４において、より浅い位置にある上層側で、より深い位置にある下層側よりもエッチング量が大きくなる傾向にある。このエッチング量の差は、各ホール５４内にコンタクト電極を埋め込んだ際に、そのコンタクト電極と各導電層ＷＬ１〜ＷＬ４との接触面積の差となり、コンタクト電極と各導電層ＷＬ１〜ＷＬ４との接触抵抗のばらつきを生じさせてしまう。
【００４７】
図１２に、例えば、最下層の導電層ＷＬ１に達するコンタクトホール及びそれに埋め込まれたコンタクト電極８０と、最上層の導電層ＷＬ４に達するコンタクトホール及びそれに埋め込まれたコンタクト電極８０を模式的に示す。
【００４８】
導電層ＷＬ１に対してはコンタクト電極８０はその底面のみが接しているが、導電層ＷＬ４に対してはコンタクト電極８０は底面に加えて、導電層ＷＬ４のエッチング量（エッチング深さ）に応じた面積の側面でも接している。すなわち、導電層ＷＬ４の方が導電層ＷＬ１よりもコンタクト電極８０との接触抵抗が小さく、この差が導電層ＷＬ４をコントロールゲートとするメモリセルと導電層ＷＬ１をコントロールゲートとするメモリセルとの間で特性の違いにつながる可能性がある。
【００４９】
そこで、本実施形態では、図９（ｂ）の工程の後、図１０（ａ）に示すように階段状の各導電層ＷＬ１〜ＷＬ４がそれぞれ一層分貫通するまでさらにエッチングを行う。例えば、Ｃｌ２、ＨＢｒ、ＢＣｌ３のうち少なくとも一つを含むガスを用いたＲＩＥ法でシリコン層である各導電層ＷＬ１〜ＷＬ４における図９（ｂ）に示した各ホール５４に臨む部分をエッチングする。このとき、下層のシリコン酸化物系の絶縁層１７がエッチングストッパーとして機能する。エッチング時間は、最も深い位置にある導電層ＷＬ１が完全に貫通するべく設定される。
【００５０】
以上説明した工程を経て、層間絶縁層４２、ストッパー層２４、階段状の絶縁層１７及び各導電層ＷＬ１〜ＷＬ４を貫通するコンタクトホール５０が一括形成される。各コンタクトホール５０は、それぞれ対応する導電層ＷＬ１〜ＷＬ４を一層分貫通し、その底部は下層の絶縁層１７にとどまり、下層の他の導電層には達しない。
【００５１】
本実施形態では、前述したようにシリコン酸化物系の層の間に異種のシリコン窒化物系の層を介在させることで、各導電層ＷＬ１〜ＷＬ４を貫通させるエッチングを行う前までの段階で、ホール間の加工ばらつきを緩和するようにしているため、図９（ｂ）の段階での各導電層ＷＬ１〜ＷＬ４のエッチング量の差のばらつきを抑えることができる。したがって、その後に各導電層ＷＬ１〜ＷＬ４を貫通させるエッチングを行っても、より浅い側でコンタクトホール５０が下層の他の導電層に達してしまうことを抑制できる。
【００５２】
上記コンタクトホール５０の形成後、マスク材である有機膜４３を除去する。その後、コンタクト電極形成の前処理として、フッ化水素酸、硫化水素などの薬液処理を行い、コンタクトホール５０底部の自然酸化膜、ＲＩＥ後の残留物、大気搬送中に付く汚染物質などを取り除く。
【００５３】
その後、コンタクトホール５０の底部及び側壁に、シリサイド用の金属膜として例えばチタン膜を形成し、さらにそれを覆う窒化チタン膜をそれぞれＣＶＤ法で形成する。これら膜の形成後、熱処理してチタン膜と各導電層ＷＬ１〜ＷＬ４のシリコンを反応させて、各導電層ＷＬ１〜ＷＬ４におけるチタン膜に接する側壁部にチタンシリサイド（ＴｉＳｉ２）を形成し低抵抗化を図る。次に、ＣＶＤ法でコンタクトホール５０内に例えばタングステンを埋め込むことで、図１０（ｂ）に示すようにコンタクト電極６３が形成される。
【００５４】
図１１に、例えば、最下層の導電層ＷＬ１に達しそれを貫通するコンタクトホール５０及びそれに埋め込まれたコンタクト電極６３と、最上層の導電層ＷＬ４に達しそれを貫通するコンタクトホール５０及びそれに埋め込まれたコンタクト電極６３を模式的に示す。
【００５５】
コンタクト電極６３は、コンタクトホール５０の底部及び側壁に形成された前述したチタン等の導電膜６３ｂと、その内側に埋め込まれたタングステン等の導電材６３ａとを有する。各導電層ＷＬ１〜ＷＬ４は、貫通したコンタクトホール５０を囲むようにコンタクトホール５０内に露出する側壁部７０でのみコンタクト電極６３と接しており、その部分はチタンシリサイド化されている。各コンタクト電極６３の上端部は、図１に示すようにワード線ＷＬＬに接続され、各導電層ＷＬ１〜ＷＬ４はコンタクト電極６３を介してワード線ＷＬＬと電気的に接続される。
【００５６】
本実施形態によれば、階段状の各導電層ＷＬ１〜ＷＬ４に達するコンタクトホール５０を、各導電層ＷＬ１〜ＷＬ４を貫通させて形成しているため、そのコンタクトホール５０内に設けられたコンタクト電極６３の底部は各導電層ＷＬ１〜ＷＬ４と接触せず、各導電層ＷＬ１〜ＷＬ４は側壁部７０でのみコンタクト電極６３に接触する。そして、各導電層ＷＬ１〜ＷＬ４の厚さは略同じに形成されているため、各導電層ＷＬ１〜ＷＬ４とコンタクト電極６３との接触面積を各導電層ＷＬ１〜ＷＬ４間でほぼ同じにそろえることができ、各導電層ＷＬ１〜ＷＬ４間でコンタクト電極６３との接触抵抗のばらつきを抑えることができる。この結果、各導電層ＷＬ１〜ＷＬ４をコントロールゲートとするメモリセル間での特性ばらつきを抑えることができる。
【００５７】
なお、図１２に示す比較例のように、コンタクトホールの底部でコンタクト電極８０と各導電層ＷＬ１〜ＷＬ４とを接触させたとしても、コンタクトホール底に露出している導電層ＷＬ１〜ＷＬ４表面はＲＩＥ時に打ち込まれたイオンによってダメージを受け、その部分ではシリサイド反応が起こりにくい状態となりやすく、コンタクトホール底部におけるコンタクト電極８０と各導電層ＷＬ１〜ＷＬ４との接触は、それほど両者の接触抵抗低減には寄与しない。
【００５８】
一方、コンタクトホール５０の側壁に露出している導電層ＷＬ１〜ＷＬ４の側壁部７０にはＲＩＥ時にイオンが衝突しにくく、側壁部７０はダメージを受けにくい。したがって、その側壁部７０ではシリサイド反応が促進されコンタクト電極６３との接触抵抗を低減できる。結果として、導電層ＷＬ１〜ＷＬ４はその側壁部７０でのみコンタクト電極６３と接触する構造の方が、各導電層ＷＬ１〜ＷＬ４間でコンタクト電極６３との接触抵抗のばらつきを抑えることができる。
【００５９】
また、前述した各層を上層から順にエッチングしてコンタクトホール５０を形成する工程は、ガス種や流量等の切り替えだけを行って同一チャンバー内で続けて行うことで、処理効率を向上できる。
【００６０】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６１】
メモリセルアレイにおけるシリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、メモリホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層とシリコンピラーとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００６２】
１１…基板、１５，１９，３２…シリコンピラー、１７…絶縁層、２２…電荷蓄積層、２４…ストッパー層、４２…層間絶縁層、５０…コンタクトホール、６３…コンタクト電極、ＷＬ１〜ＷＬ４…導電層、ＬＳＧ…下部選択ゲート、ＬＳＴ…下部選択トランジスタ、ＵＳＧ…上部選択ゲート、ＵＳＴ…上部選択トランジスタ、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＳ…メモリストリング、ＭＨ…メモリホール
【図１】
2010192646.tif 000003
【図２】
2010192646.tif 000004
【図３】
2010192646.tif 000005
【図４】
2010192646.tif 000006
【図５】
2010192646.tif 000007
【図６】
2010192646.tif 000008
【図７】
2010192646.tif 000009
【図８】
2010192646.tif 000010
【図９】
2010192646.tif 000011
【図１０】
2010192646.tif 000012
【図１１】
2010192646.tif 000013
【図１２】
2010192646.tif 000014