(57)【要約】【課題】  入力電圧を２値化する２値化回路を提供する。【解決方法】  ２値化回路１０は、入力端子２０と第１出力端子２６と第２出力端子２８とピークホールド回路３０とボトムホールド回路４０と閾値演算回路５０と第１比較回路６０と第２比較回路７０と第１選択回路８０と第２選択回路９０と第３選択回路１００と第４選択回路１１０を備えている。第１選択回路８０は２値化信号を出力し、第２選択回路９０は遅れ２値化信号を出力する。ピークホールド回路３０は遅れ２値化信号に基づいてピーク電圧を減少させ、ボトムホールド回路４０は遅れ２値化信号に基づいてボトム電圧を増加させる。そのため、遅れ２値化信号を２値化信号に対して確実に遅延させることが可能となる。【選択図】  図１
2010078358.tif 000002
【特許請求の範囲】
【請求項１】
時間に対して変化する入力電圧を２値化する回路であって、
入力端子と第１出力端子と第２出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第１比較回路と第２比較回路と第１選択回路と第２選択回路と第３選択回路と第４選択回路を備えており、
入力端子は、入力電圧を入力するとともに、ピークホールド回路とボトムホールド回路と第１比較回路と第２比較回路に接続されており、
ピークホールド回路は、入力端子と第３選択回路と閾値演算回路とに接続されており、第１記憶回路を備えており、第１記憶回路の記憶値よりも入力端子の電圧の方が高い間は第１記憶回路の記憶値を増加し、第３選択回路からピークホールド値減少信号を入力した時に第１記憶回路の記憶値から所定値を減算し、第１記憶回路の記憶値を閾値演算回路に出力し、
ボトムホールド回路は、入力端子と第４選択回路と閾値演算回路とに接続されており、第２記憶回路を備えており、第２記憶回路の記憶値よりも入力端子の電圧の方が低い間は第２記憶回路の記憶値を減少し、第４選択回路からボトムホールド値増加信号を入力した時に第２記憶回路の記憶値に所定値を加算し、第２記憶回路の記憶値を閾値演算回路に出力し、
閾値演算回路は、ピークホールド回路とボトムホールド回路と第１比較回路と第２比較回路に接続されており、第１記憶回路の記憶値と第２記憶回路の記憶値の中間閾値と、その中間閾値と第１記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第２記憶回路の記憶値の間にある低側オフセット閾値を演算し、中間閾値と高側オフセット閾値を第１比較回路に出力し、中間閾値と低側オフセット閾値を第２比較回路に出力し、
第１比較回路は、閾値演算回路と入力端子と第１選択回路と第２選択回路と第３選択回路に接続されており、入力端子の電圧が中間閾値を下回った時と、入力端子の電圧が高側オフセット閾値を上回った時に、反転する信号を出力し、
第２比較回路は、閾値演算回路と入力端子と第１選択回路と第２選択回路と第４選択回路に接続されており、入力端子の電圧が中間閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する信号を出力し、
第１選択回路は、第１比較回路と第２比較回路と第１出力端子に接続されており、入力端子の電圧が低側オフセット閾値を下回った後に中間閾値を上回った時と、入力端子の電圧が高側オフセット閾値を上回った後に中間閾値を下回った時に反転する２値化信号を第１出力端子に出力し、
第２選択回路は、第１比較回路と第２比較回路と第２出力端子に接続されており、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に反転する遅れ２値化信号を第２出力端子に出力し、
第３選択回路は、第１比較回路とピークホールド回路に接続されており、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力し、
第４選択回路は、第２比較回路とボトムホールド回路に接続されており、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力することを特徴とする２値化回路。
【請求項２】
変化周期が等しい第１入力電圧と第２入力電圧の位相差を判別する位相差判別装置であり、
請求項１に記載の第１の２値化回路と、請求項１に記載の第２の２値化回路と、第３出力端子を有している位相差判別回路を備えており、
第１の２値化回路の入力端子に第１入力電圧が入力し、
第２の２値化回路の入力端子に第２入力電圧が入力し、
第１の２値化回路の第１出力端子と第２出力端子と、第２の２値化回路の第１出力端子と第２出力端子が位相差判別回路に接続されており、
位相差判別回路は、第１の２値化回路の第２出力端子の電圧が反転するタイミングにおける第２の２値化回路の第１出力端子の電圧のレベルと、第２の２値化回路の第２出力端子の電圧が反転するタイミングにおける第１の２値化回路の第１出力端子の電圧のレベルを比較した結果から、第１入力電圧と第２入力電圧の位相差が所定位相差内に含まれているか否かを示す位相差判定結果を第３出力端子に出力することを特徴とする位相差判別装置。
【請求項３】
遅れ２値化信号を生成する回路であって、
入力端子と第２出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第３比較回路と第３選択回路と第４選択回路を備えており、
ピークホールド回路は、第１記憶回路を備えており、第１記憶回路の記憶値よりも入力端子の電圧の方が高い間は第１記憶回路の記憶値を増加し、第３選択回路からピークホールド値減少信号を入力した時に第１記憶回路の記憶値から所定値を減算し、第１記憶回路の記憶値を閾値演算回路に出力し、
ボトムホールド回路は、第２記憶回路を備えており、第２記憶回路の記憶値よりも入力端子の電圧の方が低い間は第２記憶回路の記憶値を減少し、第４選択回路からボトムホールド値増加信号を入力した時に第２記憶回路の記憶値に所定値を加算し、第２記憶回路の記憶値を閾値演算回路に出力し、
閾値演算回路は、第１記憶回路の記憶値と第２記憶回路の記憶値の中間閾値と、その中間閾値と第１記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第２記憶回路の記憶値の間にある低側オフセット閾値を演算し、高側オフセット閾値と低側オフセット閾値を第３比較回路に出力し、
第３比較回路は、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する遅れ２値化信号を第２出力端子に出力し、
第３選択回路は、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力し、
第４選択回路は、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力することを特徴とする２値化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間に対して変化する入力電圧を２値化する２値化回路に関する。本発明はまた、この２値化回路を用いた位相差判別装置に関する。
【背景技術】
【０００２】
状態変化に追従して生じる電圧変化を測定し、測定した電圧の変化から、実際に生じている状態変化を検出したい局面が多く存在する。このような局面では、ピークホールド回路とボトムホールド回路等のホールド回路を利用し、測定した電圧のピーク電圧とボトム電圧を検出する。
例えば、磁気センサ等を利用して回転体の回転数及び回転角を測定する技術が実用化されている。この技術では、回転体が磁性体で形成されており、その回転体の外周面に山部と谷部が周方向に交互に形成されている。また、磁気センサが、回転体の外周面に向かい合う位置に配置されている。回転体が回転すると、磁気センサに生じる電圧が、磁気センサに向かい合う位置を山部と谷部が交互に通過するのに追従して時間的に変化する。磁気センサで検出された入力電圧を、閾値電圧を用いて２値化すると、その２値化信号から回転体の回転数及び回転角を検出することができる。
時間的に変化する入力電圧を２値化するための閾値電圧に、例えば入力電圧のピーク電圧とボトム電圧の中間値が用いられる。中間値を閾値にして入力電圧を２値化信号に変換するためには、入力電圧のピーク電圧とボトム電圧の双方を正確に検出する必要がある。
【０００３】
入力電圧の中には、短周期で変化する電圧に長周期で変化する電圧が重畳していることがある。上記の例の場合、回転体の回転に追従して短周期で変化する電圧に、環境温度の変化やロータの偏心に起因して長周期で変化する電圧が重畳した入力電圧を検出する場合がある。
図９（ａ）は、長周期で変化する電圧が低下傾向にある時に測定される入力電圧を例示している。この場合、短周期で変化する入力電圧のピーク電圧Vp1, Vp2, Vp3を検出する必要がある。
図９（ｂ）は、長周期で変化する電圧が上昇傾向にある時に測定される入力電圧を例示している。この場合でも、短周期で変化する入力電圧のボトム電圧Vb1, Vb2, Vb3を検出する必要がある。
図９（ａ）の場合、単純なピークホールド回路を用いると、破線で示すピーク電圧Ｖｐ’を検出していまい、短周期で変化する入力電圧のピーク電圧Vp2, Vp3を検出することができない。図９（ｂ）の場合、単純なボトムホールド回路を用いると、破線で示すボトム電圧Ｖｂ’を検出していまい、短周期で変化する入力電圧のボトム電圧Vb2, Vb3を検出することができない。
【０００４】
特許文献１に、入力電圧のピーク電圧Vp1, Vp2, Vp3とボトム電圧Vb1, Vb2, Vb3の双方を正確に検出する回路が開示されている。
特許文献１のピークホールド回路は、第１記憶回路を備えており、第１記憶回路の記憶値よりも入力端子の電圧の方が高い間は第１記憶回路の記憶値を増加させる。特許文献１のボトムホールド回路は、第２記憶回路を備えており、第２記憶回路の記憶値よりも入力端子の電圧の方が低い間は第２記憶回路の記憶値を減少させる。
特許文献１の技術では、ピークホールド回路の第１記憶回路の記憶値とボトムホールド回路の第２記憶回路の記憶値の中間値を利用し、その中間値を閾値に用いる。すなわち、入力端子の電圧が中間閾値を上回ると第１記憶回路の記憶値から所定値を減算し、次のピーク電圧のホールドに備える。同様に、入力端子の電圧が中間閾値を下回ると第２記憶回路の記憶値に所定値を加算し、次のボトム電圧のホールドに備える。
【０００５】
図１０は、特許文献１の技術で、入力電圧のピーク電圧Vp1, Vp2, Vp3とボトム電圧Vb1, Vb2, Vb3の双方が検出される様子を開示している。
カーブ２０２は、第１記憶回路の記憶値よりも入力端子の電圧の方が高いために、ピークホールド回路の第１記憶回路の記憶値が、入力端子の電圧の増加に追従して増加していくことを例示している。カーブ２０４は、入力端子の電圧が減少していくことを例示している。この場合、ピークホールド回路の第１記憶回路の記憶値は増加も減少もしない。ピークホールド回路でピーク電圧が保持される。
カーブ２０６は、第２記憶回路の記憶値よりも入力端子の電圧の方が低いために、ボトムホールド回路の第２記憶回路の記憶値が、入力端子の電圧の減少に追従して減少していくことを例示している。カーブ２０８は、入力端子の電圧が上昇していくことを例示している。この場合、ボトムホールド回路の第２記憶回路の記憶値は増加も減少もしない。ボトムホールド回路でボトム電圧が保持される。カーブ２１０は、ピークホールド回路の記憶値とボトムホールド回路の記憶値の中間値を例示している。
【０００６】
特許文献１の技術では、短周期で変化する電圧のピーク電圧を検出するために、入力端子の電圧が中間閾値を上回ると第１記憶回路の記憶値から所定値を減算し、次のピーク電圧のホールドに備える。垂直に降下しているライン２１１は、入力端子の電圧が中間閾値を上回ったために、第１記憶回路の記憶値から所定値Ｖ1を減算したことを示している。同様のことが、先の周期でも生じているので（ライン２１４参照）、長周期で変化する電圧が低下して場合でも、前記したカーブ２０２の現象が得られ、ピークホールド回路で保持される電圧がVp1から Vp2に更新され、さらにVp2から Vp3に更新される。
特許文献１の技術では、短周期で変化する電圧のボトム電圧を検出するために、入力端子の電圧が中間閾値を下回ると第２記憶回路の記憶値に所定値を加算し、次のボトム電圧のホールドに備える。垂直に上昇しているライン２１２は、入力端子の電圧が中間閾値を下回ったために、第２記憶回路の記憶値に所定値Ｖ２を加算したことを示している。同様のことが、先の周期でも生じているので（ライン２１６参照）、前記したカーブ２０６の現象が得られ、ボトムホールド回路で保持される電圧がVb1から Vb2に更新され、さらにVb2から Vb3に更新される。
長周期で変化する電圧が低下して場合には、ボトムホールド回路の記憶値を増加させる必要はない。ただし、ボトムホールド回路の記憶値を増加させると、長周期で変化する電圧が増加していく場合にも、ボトムホールド回路で保持される電圧がVb1から Vb2に更新され、さらにVb2から Vb3に更新される。
入力端子の電圧が中間閾値を上回る時にピークホールド回路の記憶値から所定値を減算し、入力端子の電圧が中間閾値を下回る時にボトムホールド回路の記憶値に所定値を加算すると、長周期で緩やかに変化する電圧が低下して場合と増加していく場合の双方において、短周期で変化する電圧のピーク電圧をピークホールド回路に保持し、短周期で変化する電圧のボトム電圧をボトムホールド回路に保持することができる。
【０００７】
【特許文献１】特開２００８−３２７０６号公報
【０００８】
前記したように、回転体の回転数や回転角を磁気センサで検出する場合、回転体が回転しているのか、振動しているのかを判定する必要がある。
そのために有用な技術を、本出願人らが出願した。その技術内容は、特願２００８−００５５１８号に添付されている明細書と図面に開示されている。ただしこの出願は、本出願の出願時点ではまだ未公開である。
上記の技術では、ピーク電圧とボトム電圧の中間に設定されている中間閾値Ｖrefと、ピーク電圧と中間閾値の間に設定されている高側オフセット閾値Ｖｕと、中間閾値とボトム電圧の間に設定されている低側オフセット閾値Ｖｄを用いる。上記の技術では、入力端子の電圧が中間閾値Ｖrefを上回る時と、入力端子の電圧が中間閾値Ｖrefを下回る時に反転する２値化信号を得る。また、入力端子の電圧が高側オフセット閾値Ｖｕを上回る時と、入力端子の電圧が低側オフセット閾値Ｖｄを下回る時に反転する遅れ２値化信号を得る。図１１の（ａ）は、特許文献２に記載の技術で得られる２値化信号を示し、（ｂ）は特許文献２に記載の技術で得られる遅れ２値化信号を示している。遅れ２値化信号は、２値化信号から遅れて反転している。
特願２００８−００５５１８号に添付されている明細書と図面に開示されている技術では、２つの磁気センサを用いる。各々の磁気センサの出力を処理して、２値化信号と遅れ２値化信号を得る。合計４個の信号を処理することによって、回転体が回転しているのか振動しているのかを正確に判定することが可能となる。
【０００９】
【特許文献２】特願２００8−００５５１８号の願書に添付した明細書と図面
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１の技術と特許文献２の技術の各々は非常に有用・有益であり、各種の用途の応用できる。
しかしながら、両者を組み合わせて用いると、改良を要することが見出された。
図１２は、特許文献１の技術と特許文献２の技術を組み合わせて用いた場合に得られる２値化信号（ａ）と、遅れ２値化信号（ｂ）を示している。遅れ２値化信号は、２値化信号から遅れて反転するという関係が得られない。場合によっては、遅れ２値化信号が２値化信号とほぼ同時に反転しまうことすら生じる。
これでは、２値化信号と遅れ２値化信号を用いて回転体の振動と回転を判別することができない。
【００１１】
本発明は上記の課題を解決する。すなわち本発明は、遅れ２値化信号を２値化信号に対して確実に遅延させておく技術を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明者らは、特許文献１の技術と特許文献２の技術を組み合わせて用いたときに問題が生じる原因を種々に検討した。その結果、下記のことが判明した。
図１２は、高側オフセット閾値２１８を用いて遅れ２値化信号を得る場合を詳細に図示している。このときの高側オフセット閾値２１８は、特許文献１の技術によってピークホールド回路の記憶値を人為的に所定値だけ減少した（ライン２１４参照）のピーク電圧から演算されている。これが、２値化信号と遅れ２値化信号の関係を意図したものからずらしてしまう。同様に、図１２は、低側オフセット閾値２２０を用いて遅れ２値化信号を得る場合を詳細に図示している。このときの低側オフセット閾値２２０は、特許文献１の技術によってボトムホールド回路の記憶値を人為的に所定値だけ増加した（ライン２１６参照）のボトム電圧から演算されている。これが、２値化信号と遅れ２値化信号の関係を意図したものからずらしてしまう。
【００１３】
図１３は、ピークホールド回路の記憶値を人為的に所定値だけ減少（ライン２１４参照）した後も、高側オフセット閾値２２２をそれまでの値に維持した場合に得られる遅れ２値化信号（ｂ）を示している。同様に、ボトムホールド回路の記憶値を人為的に所定値だけ増加（ライン２１６参照）した後も、低側オフセット閾値２２４をそれまでの値に維持した場合に得られる遅れ２値化信号（ｂ）を示している。この場合、（ａ）と（ｂ）の比較から明らかに、遅れ２値化信号が２値化信号から遅れて反転するという関係が保証される。
高側オフセット閾値を利用して遅れ２値化信号を得る段階では、ピークホールド回路の記憶値を人為的に所定値だけ減少する前のピーク電圧から求めた高側オフセット閾値２２２を用い、低側オフセット閾値を利用して遅れ２値化信号を得る段階では、ボトムホールド回路の記憶値を人為的に所定値だけ増加する前のボトム電圧から求めた低側オフセット閾値２２４を用いれば、２値化信号と遅れ２値化信号の関係を意図したものに維持できることが見出された。
【００１４】
本発明の２値化回路は、時間に対して変化する入力電圧を入力し、２値化信号と遅れ２値化信号を出力する。
本発明の２値化回路は、入力端子と第１出力端子と第２出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第１比較回路と第２比較回路と第１選択回路と第２選択回路と第３選択回路と第４選択回路を備えている。
入力端子は、入力電圧を入力するとともに、ピークホールド回路とボトムホールド回路と第１比較回路と第２比較回路に接続されている。
ピークホールド回路は、入力端子と第３選択回路と閾値演算回路とに接続されており、第１記憶回路を備えており、第１記憶回路の記憶値よりも入力端子の電圧の方が高い間は第１記憶回路の記憶値を増加し、第３選択回路からピークホールド値減少信号を入力した時に第１記憶回路の記憶値から所定値を減算し、第１記憶回路の記憶値を閾値演算回路に出力する。
ボトムホールド回路は、入力端子と第４選択回路と閾値演算回路とに接続されており、第２記憶回路を備えており、第２記憶回路の記憶値よりも入力端子の電圧の方が低い間は第２記憶回路の記憶値を減少し、第４選択回路からボトムホールド値増加信号を入力した時に第２記憶回路の記憶値に所定値を加算し、第２記憶回路の記憶値を閾値演算回路に出力する。
閾値演算回路は、ピークホールド回路とボトムホールド回路と第１比較回路と第２比較回路に接続されており、第１記憶回路の記憶値と第２記憶回路の記憶値の中間閾値と、その中間閾値と第１記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第２記憶回路の記憶値の間にある低側オフセット閾値を演算し、中間閾値と高側オフセット閾値を第１比較回路に出力し、中間閾値と低側オフセット閾値を第２比較回路に出力する。
第１比較回路は、閾値演算回路と入力端子と第１選択回路と第２選択回路と第３選択回路に接続されており、入力端子の電圧が中間閾値を下回った時と、入力端子の電圧が高側オフセット閾値を上回った時に、反転する信号を出力する。
第２比較回路は、閾値演算回路と入力端子と第１選択回路と第２選択回路と第４選択回路に接続されており、入力端子の電圧が中間閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する信号を出力する。
第１選択回路は、第１比較回路と第２比較回路と第１出力端子に接続されており、入力端子の電圧が低側オフセット閾値を下回った後に中間閾値を上回った時と、入力端子の電圧が高側オフセット閾値を上回った後に中間閾値を下回った時に反転する２値化信号を第１出力端子に出力する。
第２選択回路は、第１比較回路と第２比較回路と第２出力端子に接続されており、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に反転する遅れ２値化信号を第２出力端子に出力する。
第３選択回路は、第１比較回路とピークホールド回路に接続されており、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力する。
第４選択回路は、第２比較回路とボトムホールド回路に接続されており、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力する。
【００１５】
本発明のピークホールド回路では、図１４に示すように、入力端子の電圧が高側オフセット閾値Ｖｕを上回る時（ｔ２）にピークホールド回路の記憶値から所定値を減算(ライン２２６参照)し、ピークホールド回路の記憶値よりも入力端子の電圧の方が高い関係を作り出し、その関係が得られている間はピークホールド回路の記憶値を増加させる。ピークホールド回路の記憶値はカーブ２２８に示すように増加する。長周期で緩やかに変化する電圧が減少していても、短周期で変化する電圧のピーク値に更新していく。
また、入力端子の電圧が低側オフセット閾値Ｖｄを下回る時（ｔ４）にボトムホールド回路の記憶値に所定値を加算し(ライン２３０参照)し、ボトムホールド回路の記憶値よりも入力端子の電圧の方が低い関係を作り出し、その関係が得られている間はボトムホールド回路の記憶値を減少させる。ボトムホールド回路の記憶値はカーブ２３２に示すように減少する。長周期で緩やかに変化する電圧が増加していても、短周期で変化する電圧のボトム値に更新していく。
【００１６】
その一方において、入力端子の電圧が高側オフセット閾値Ｖｕを上回る（ｔ２）までは、入力端子の電圧が中間閾値Ｖrefを上回っても（ｔ１）、ピークホールド回路の記憶値に人為的な処理を加えない。
また、入力端子の電圧が低側オフセット閾値Ｖｄを下回る（ｔ４）までは、入力端子の電圧が中間閾値Ｖrefを下回っても（ｔ３）、ボトムホールド回路の記憶値に人為的な処理を加えない。
以上の両現象が得られるために、本発明の２値化回路によると、２値化信号と遅れ２値化信号の関係を意図したものに維持される。
【００１７】
本発明の２値化回路によれば、２値化信号が反転してから遅れ２値化信号が反転するまでの間に、ピークホールド回路に保持されているピーク電圧とボトムホールド回路に保持されているボトム電圧（或いはそれに相当する値）に人為的な処理が加えられない。そのため、遅れ２値化信号を２値化信号に対して確実に遅延させることができる。
【００１８】
上記の２値化回路を用いて構成される位相差判別装置も新規な特徴を有している。
この位相差判別装置は、変化周期が等しい第１入力電圧と第２入力電圧の位相差を判別する。
請求項２の位相差判別装置は、一対の２値化回路と、第３出力端子を有している。一対の２値化回路は、第１の２値化回路と第２の２値化回路で構成されており、いずれも請求項１の要件を満たしている。
請求項２の位相差判別装置では、第１の２値化回路の入力端子に第１入力電圧が入力し、第２の２値化回路の入力端子に第２入力電圧が入力する。第１の２値化回路の第１出力端子と第２出力端子と、第２の２値化回路の第１出力端子と第２出力端子は、位相差判別回路に接続されている。
位相差判別回路は、第１の２値化回路の第２出力端子の電圧が反転するタイミングにおける第２の２値化回路の第１出力端子の電圧のレベルと、第２の２値化回路の第２出力端子の電圧が反転するタイミングにおける第１の２値化回路の第１出力端子の電圧のレベルを比較した結果から、第１入力電圧と第２入力電圧の位相差が所定位相差内に含まれているか否かを示す位相差判定結果を第３出力端子に出力する。
【００１９】
第１の２値化回路では、入力端子に第１入力電圧が入力されており、この第１入力電圧に基づいて、第１の２値化回路の第１出力端子には第１入力電圧を２値化した電圧が出力され、第１の２値化回路の第２出力端子には、第１出力端子の電圧に対して確実に遅延している電圧が出力されている。
第２の２値化回路では、入力端子に第２入力電圧が入力されており、この第２入力電圧に基づいて、第２の２値化回路の第１出力端子には第２入力電圧を２値化した電圧が出力され、第２の２値化回路の第２出力端子には、第１出力端子の電圧に対して確実に遅延している電圧が出力されている。
位相差判別回路には、上記の４つの出力端子の電圧が入力される。第１の２値化回路の第１出力端子の電圧と第２の２値化回路の第１出力端子の電圧を用いて第１入力電圧と第２入力電圧の位相差を判別する際に、第１の２値化回路の第２出力端子の電圧が反転するタイミングと第２の２値化回路の第２出力端子の電圧が反転するタイミングを用いて第１の２値化回路の第１出力端子の電圧と第２の２値化回路の第１出力端子の電圧を取得し、その取得電圧を比較する。
本発明の位相差判別回路では、第１出力端子の電圧に対して確実に遅延している第２出力端子の電圧が反転するタイミングにおける取得電圧のレベルを比較する。すなわち、各々の第１出力端子の電圧が反転してから所定位相が経過した時点での電圧のレベルを比較する。これによって、第１入力電圧と第２入力電圧の位相差が、所定位相差内に含まれているか否かを確実に検出することができる。
【００２０】
本発明は、遅れ２値化信号を生成する２値化回路にも具現化される。本発明の回路は、２値化信号を生成する２値化回路と併せて用いられることで、遅れ２値化信号を２値化信号に対して確実に遅延させておくことができる。
本発明の２値化回路は、入力端子と第２出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第３比較回路と第３選択回路と第４選択回路を備えている。
ピークホールド回路は、第１記憶回路を備えており、第１記憶回路の記憶値よりも入力端子の電圧の方が高い間は第１記憶回路の記憶値を増加し、第３選択回路からピークホールド値減少信号を入力した時に第１記憶回路の記憶値から所定値を減算し、第１記憶回路の記憶値を閾値演算回路に出力する。
ボトムホールド回路は、第２記憶回路を備えており、第２記憶回路の記憶値よりも入力端子の電圧の方が低い間は第２記憶回路の記憶値を減少し、第４選択回路からボトムホールド値増加信号を入力した時に第２記憶回路の記憶値に所定値を加算し、第２記憶回路の記憶値を閾値演算回路に出力する。
閾値演算回路は、第１記憶回路の記憶値と第２記憶回路の記憶値の中間閾値と、その中間閾値と第１記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第２記憶回路の記憶値の間にある低側オフセット閾値を演算し、高側オフセット閾値と低側オフセット閾値を第３比較回路に出力する。
第３比較回路は、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する遅れ２値化信号を第２出力端子に出力する。
第３選択回路は、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力する。
第４選択回路は、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力する。
【００２１】
本発明の２値化回路においても、入力端子の電圧が高側オフセット閾値Ｖｕを上回るまでは、入力端子の電圧が中間閾値Ｖrefを上回っても、ピークホールド回路の記憶値に人為的な処理を加えない。
また、入力端子の電圧が低側オフセット閾値Ｖｄを下回るまでは、入力端子の電圧が中間閾値Ｖrefを下回っても、ボトムホールド回路の記憶値に人為的な処理を加えない。
以上の両現象が得られるために、本発明の２値化回路によると、２値化信号に対して遅延することが保証されている遅れ２値化信号を出力することができる。
【発明の効果】
【００２２】
本発明によれば、２値化信号に対して所定位相だけ遅れた遅れ２値化信号を得ることができる。短周期で変化する電圧に長周期で変化する電圧が重畳していても、短周期で変動する電圧のピーク電圧とボトム電圧によって２値化した２値化信号から所定位相だけ遅れた遅れ２値化信号を得ることができる。
この遅れ２値化信号を２値化信号と共に用いると、２つの入力電圧の位相差が所定位相差内に含まれているか否かを確実に検出することができる。２つの入力電圧が回転体の動作に起因して発生している場合には、この検出結果を用いることで、回転体が回転しているのか、あるいは振動しているのかを確実に判別することができる。
【発明を実施するための最良の形態】
【００２３】
以下に説明する実施例の主要な特徴を最初に整理する。
（特徴１）ピークホールド回路は、コンパレータ回路と、ピークカウンタ回路と、D/A変換回路を備えている。
（特徴２）ボトムホールド回路は、コンパレータ回路と、ボトムカウンタ回路と、D/A変換回路を備えている。
（特徴３）２値化回路は、リセット信号が入力されるリセット端子を備えている。
（特徴４）リセット端子にリセット信号が入力されると、ピークホールド回路の第１記憶回路は記憶値を初期化する。
（特徴５）リセット端子にリセット信号が入力されると、ボトムホールド回路の第２記憶回路は記憶値を初期化する。
【実施例】
【００２４】
（第１実施例）
図１に、２値化回路１０を示す。２値化回路１０は、入力端子２０とクロック端子２２とリセット端子２４と第１出力端子２６と第２出力端子２８とピークホールド回路３０とボトムホールド回路４０と閾値演算回路５０と第１比較回路６０と第２比較回路７０と第１選択回路８０と第２選択回路９０と第３選択回路１００と第４選択回路１１０を備えている。
【００２５】
入力端子２０は、ピークホールド回路３０とボトムホールド回路４０と第１比較回路６０と第２比較回路７０に接続されており、例えば磁気センサを含む外部回路（図示されていない）からの入力電圧を入力する。
クロック端子２２は、ピークホールド回路３０とボトムホールド回路４０に接続されており、外部回路（図示されていない）から所定時間間隔で変化するクロック信号が入力されている。
リセット端子２４は、ピークホールド回路３０とボトムホールド回路４０に接続されており、外部回路（図示されていない）からリセット信号が入力されている。
【００２６】
ピークホールド回路３０は、入力端子２０とクロック端子２２とリセット端子２４と第３選択回路１００と閾値演算回路５０に接続されている。図２にピークホールド回路３０の具体的な構成を示す。ピークホールド回路３０は、コンパレータ３１と、アンド回路３２と、カウンタ回路３３と、D/A変換回路３４を備えている。コンパレータ３１の非反転入力端子３１ａが入力端子２０に接続されている。コンパレータ３１の反転入力端子３１ｂがD/A変換回路３４の出力端子３４ａに接続されている。コンパレータ３１の出力端子３１ｃがアンド回路３２の一方の入力端子３２ａに接続されている。アンド回路３２の他方の入力端子３２ｂがクロック端子２２に接続されている。アンド回路３２の出力端子３２ｃがカウンタ回路３３のUP用入力端子３３ｂに接続されている。カウンタ回路３３のDOWN用入力端子３３ｃが第３選択回路１００に接続されている。カウンタ回路３３のリセット（RST）用入力端子３３ａがリセット端子２４に接続されている。カウンタ回路３３はD/A変換回路３４に接続されている。D/A変換回路３４の出力端子３４ａはコンパレータ３１の反転入力端子３１ｂに接続されているとともに、閾値演算回路５０に接続されている。
【００２７】
ピークホールド回路３０では、コンパレータ３１の非反転入力端子３１ａに入力される入力電圧(入力端子２０の電圧)が、反転入力端子３１ｂに入力されるピークホールド回路３０の出力電圧（すなわちピークホールド回路３０の記憶値）よりも高い場合に、出力端子３１ｃの電圧がハイとなる。コンパレータ３１の出力端子３１ｃの電圧がハイのときには、クロック信号に同期した出力信号がアンド回路３２の出力端子３２ｃからカウンタ回路３３のUP用入力端子３３ｂに入力され、この信号に伴ってカウンタ回路３３に記憶されているカウンタ値が増加する。即ち、カウンタ回路３３が第１記憶回路に相当し、カウンタ回路３３に記憶されているカウンタ値が第１記憶回路の記憶値に相当する。また、カウンタ回路３３では、第３選択回路１００からの信号がカウンタ回路３３のDOWN用入力端子３３ｃに入力され、この信号に伴ってカウンタ回路３３のカウンタ値が一定の値だけ減少する。また、カウンタ回路３３では、リセット端子２４からリセット信号がカウンタ回路３３のRST用入力端子３３ａに入力され、この信号に伴ってカウンタ回路３３のカウンタ値が初期値へリセットされる。D/A変換回路３４は、カウンタ回路３３のカウンタ値を読み込み、このカウンタ値に対応するピーク電圧を生成し、このピーク電圧を出力端子３４ａから閾値演算回路５０へと出力する。
ピークホールド回路３０では、第３選択回路１００からの信号に伴ってカウンタ回路３３のカウンタ値を減少する。そのため、入力電圧が短周期の変動成分とともに長周期の変動成分を含んでおり、これによって入力電圧のピーク電圧が緩慢に減少していく場合でも、短周期で変化するピーク電圧をピークホールド回路３０に記憶することができる。具体的には、後述するピークホールド値減少信号に伴ってカウンタ回路３３のカウンタ値を一定値だけ減少させる。
【００２８】
ボトムホールド回路４０は、入力端子２０とクロック端子２２とリセット端子２４と第４選択回路１１０と閾値演算回路５０に接続されている。図３にボトムホールド回路４０の具体的な構成を示す。ボトムホールド回路４０は、コンパレータ４１と、アンド回路４２と、カウンタ回路４３と、D/A変換回路４４を備えている。コンパレータ４１の反転入力端子４１ｂが入力端子２０に接続されている。コンパレータ４１の非反転入力端子４１ａがD/A変換回路４４の出力端子４４ａに接続されている。コンパレータ４１の出力端子４１ｃがアンド回路４２の一方の入力端子４２ａに接続されている。アンド回路４２の他方の入力端子４２ｂがクロック端子２２に接続されている。アンド回路４２の出力端子４２ｃがカウンタ回路４３のDOWN用入力端子４３ｃに接続されている。カウンタ回路４３のUP用入力端子４３ｂが第４選択回路１１０に接続されている。カウンタ回路４３のリセット（RST）用入力端子４３ａがリセット端子２４に接続されている。カウンタ回路４３とD/A変換回路４４に接続されている。D/A変換回路４４の出力端子４４ａはコンパレータ４１の反転入力端子４１ｂに接続されているとともに、閾値演算回路５０に接続されている。
【００２９】
ボトムホールド回路４０では、コンパレータ４１の反転入力端子４１ｂに入力される入力電圧（入力端子２０の電圧）が、非反転入力端子４１ａに入力されるボトムホールド回路４０の出力電圧（すなわちボトムホールド回路４０の記憶値）よりも低い場合に、出力端子４１ｃの電圧がハイとなる。コンパレータ４１の出力端子４１ｃの電圧がハイのときは、クロック信号に同期した出力信号がアンド回路４２の出力端子４２ｃからカウンタ回路４３のDOWN用入力端子４３ｃに入力され、この信号に伴ってカウンタ回路４３に記憶されているカウンタ値が減少する。即ち、カウンタ回路４３が第２記憶回路に相当し、カウンタ回路４３に記憶されているカウンタ値が第２記憶回路の記憶値に相当する。また、カウンタ回路４３では、第４選択回路１１０からの信号がカウンタ回路４３のUP用入力端子４３ｂに入力され、この信号に伴ってカウンタ回路４３のカウンタ値が一定の値だけ増加する。また、カウンタ回路４３では、リセット端子２４からリセット信号がカウンタ回路４３のRST用入力端子４３ａに入力され、この信号に伴ってカウンタ回路４３のカウンタ値が初期値へリセットされる。D/A変換回路４４は、カウンタ回路４３のカウンタ値を読み込み、このカウンタ値に対応するボトム電圧を生成し、このボトム電圧を出力端子４４ａから閾値演算回路５０へと出力する。
ボトムホールド回路４０では、第４選択回路１１０からの信号に伴ってカウンタ回路４３のカウンタ値を増加する。そのため、入力電圧が短周期の変動成分とともに長周期の変動成分を含んでおり、これによって入力電圧のボトム電圧が緩慢に増加していく場合でも、短周期で変化するボトム電圧をボトムホールド回路４０に記憶することができる。具体的には、後述するボトムホールド値増加信号に伴ってカウンタ回路４３のカウント値を一定値だけ増加させる。
【００３０】
閾値演算回路５０は、ピークホールド回路３０とボトムホールド回路４０と第１比較回路６０と第２比較回路７０に接続されている。図４の左側に、閾値演算回路５０の具体的な構成を示す。図４に示すように、閾値演算回路５０では、ピークホールド回路３０との接続端子５１とボトムホールド回路４０との接続端子５５の間に、４つの抵抗Ｒ１〜Ｒ４がこの順に直列に接続されている。抵抗Ｒ１と抵抗Ｒ２の間に、第１接続端子５２が形成されている。抵抗Ｒ２と抵抗Ｒ３の間に、第２接続端子５３が形成されている。抵抗Ｒ３と抵抗Ｒ４の間に、第３接続端子５４が形成されている。
抵抗Ｒ１〜Ｒ４の抵抗値は同一である。したがって、各接続端子５２、５３、５４の電圧は、以下の値に調整される。
【００３１】
Ｖref＝（ピーク電圧−ボトム電圧）×（１／２）＋ボトム電圧
Ｖｕ ＝（ピーク電圧−ボトム電圧）×（３／４）＋ボトム電圧
Ｖｄ ＝（ピーク電圧−ボトム電圧）×（１／４）＋ボトム電圧
第２接続端子５３の電圧Ｖrefは、ピーク電圧とボトム電圧の平均値であり、中間閾値Ｖrefとして用いられる。第１接続端子５２の電圧Ｖｕは、ピーク電圧と中間閾値Ｖrefの平均値であり、高側オフセット閾値Ｖｕとして用いられる。第３接続端子５４の電圧Ｖｄは、中間閾値Ｖrefとボトム電圧の平均値であり、低側オフセット閾値Ｖｄとして用いられる。
【００３２】
第１比較回路６０は、入力端子２０と閾値演算回路５０と第１選択回路８０と第２選択回路９０と第３選択回路１００に接続されている。図４に示すように、第１比較回路６０は、第１トランジスタＳ１と第２トランジスタＳ２と第１コンパレータ６１と反転回路６２を備えている。第１トランジスタＳ１の一方の端子に高側オフセット閾値Ｖｕが入力されており、他方の端子は第１コンパレータ６１の反転入力端子６１ａに接続されている。第１トランジスタＳ１のゲート電極G１に反転回路６２の出力端子６２ｂが接続されている。第２トランジスタＳ２の一方の端子に中間閾値Ｖrefが入力されており、他方の端子は第１コンパレータ６１の反転入力端子６１ａに接続されている。第２トランジスタＳ２のゲート電極G２に第１コンパレータ６１の出力端子６１ｃが接続されている。第１コンパレータ６１の非反転入力端子６１ｂは入力端子２０に接続されている。第１コンパレータ６１の出力端子６１ｃは、第２トランジスタＳ２のゲート電極G２に接続されているとともに、反転回路６２の入力端子６２ａと第２選択回路９０と第３選択回路１００に接続されている。反転回路６２の出力端子６２ｂは、第１トランジスタＳ１のゲート電極G１に接続されているとともに、第１選択回路８０に接続されている。
【００３３】
第２比較回路７０は、入力端子２０と閾値演算回路５０と第１選択回路８０と第２選択回路９０と第４選択回路１１０に接続されている。図４に示すように、第２比較回路７０は、第３トランジスタＳ３と第４トランジスタＳ４と第２コンパレータ７１と反転回路７２を備えている。第３トランジスタＳ３の一方の端子に中間閾値Ｖrefが入力されており、他方の端子は第２コンパレータ７１の反転入力端子７１ａに接続されている。第３トランジスタＳ３のゲート電極G３に反転回路７２の出力端子７２ｂが接続されている。第４トランジスタＳ４の一方の端子には低側オフセット閾値Ｖｄが入力されており、他方の端子は第２コンパレータ７１の反転入力端子７１ａに接続されている。第４トランジスタＳ４のゲート電極G４に第２コンパレータ７１の出力端子７１ｃが接続されている。第２コンパレータ７１の非反転入力端子７１ｂは入力端子２０に接続されている。第２コンパレータ７１の出力端子７１ｃは、第４トランジスタＳ４のゲート電極G４に接続されているとともに、反転回路７２の入力端子７２ａと第１選択回路８０に接続されている。反転回路７２の出力端子７２ｂは、第３トランジスタＳ３のゲート電極G３に接続されているとともに、第２選択回路９０と第４選択回路１１０に接続されている。
【００３４】
図５を用いて、第１比較回路６０及び第２比較回路７０の動作を説明する。図５は、入力端子２０に入力する電圧の変化を示しており、図５では、ピーク電圧とボトム電圧が一定の場合について説明する。ピーク電圧とボトム電圧が一定の場合、高側オフセット閾値Ｖｕと中間閾値Ｖrefと低側オフセット閾値Ｖｄも一定となる。図５（Ｂ）は、第１比較回路６０が第１選択回路８０に出力している出力電圧を示す。図５（Ｃ）は、第２比較回路７０が第２選択回路９０と第４選択回路１１０に出力している出力電圧を示す。図５（Ｄ）は、第１選択回路８０が第１出力端子２６に出力している２値化信号を示す。図５（Ｅ）は、第２選択回路９０が第２出力端子２８に出力している遅れ２値化信号を示す。
【００３５】
第１比較回路６０の動作を説明する。図４に示す第１トランジスタＳ１と第２トランジスタＳ２は、双方ともｎ型のトランジスタであり、ゲート電極にハイ電圧が印加されることでオンする。入力電圧が高側オフセット閾値Ｖｕを上回る時（ｔ１２）までは、第１トランジスタＳ１がオンしており、第２トランジスタＳ２がオフしている。第１コンパレータ６１の反転入力端子６１ａに高側オフセット閾値Ｖｕが入力されており、図５（Ｂ）に示すように、第１選択回路８０にハイ信号が出力されている。
入力電圧が高側オフセット閾値Ｖｕを上回った時（ｔ１２）に、第１コンパレータ６１の出力端子６１ｃの電圧がハイに切換わる。これによって第２トランジスタＳ２がオンする。また、反転回路６２の出力端子６２ｂの電圧がローに切換わる。これによって、第１トランジスタＳ１がオフする。この結果、第１コンパレータ６１の反転入力端子６１ａの電圧が中間閾値Ｖrefへと切換わり、図５（Ｂ）に示すように、第１選択回路８０に出力される信号がローに切換わる。
次に、入力電圧が中間閾値Ｖrefを下回った時（ｔ１３）に、第１コンパレータ６１の出力端子６１ｃの電圧がローに切換わる。これによって第２トランジスタＳ２がオフする。また、反転回路６２の出力端子６２ｂの電圧がハイに切換わる。これによって、第１トランジスタＳ１がオンする。この結果、第１コンパレータ６１の反転入力端子６１ａの電圧が高側オフセット閾値Ｖｕへと切換わり、図５（Ｂ）に示すように、第１選択回路８０に出力される信号がハイに切換わる。以後、この動作が繰返される。
第１比較回路６０では、第１トランジスタＳ１と第２トランジスタＳ２を用いて第１コンパレータ６１の一方の入力端子６１ａに入力される電圧を高側オフセット閾値Ｖｕと中間閾値Ｖrefの間で切換える。これによって、入力電圧が中間閾値Ｖrefを下回った時と、入力電圧が高側オフセット閾値Ｖｕを上回った時に反転する信号が出力される。
【００３６】
次に、第２比較回路７０の動作を説明する。図４に示す第３トランジスタＳ３と第４トランジスタＳ４は、双方ともｎ型のトランジスタであり、ゲート電極にハイ電圧が印加されることでオンする。入力電圧が中間閾値Ｖrefを上回る時（ｔ１１）までは、第３トランジスタＳ３がオンしており、第４トランジスタＳ４がオフしている。第２コンパレータ７１の反転入力端子７１ａに中間閾値Ｖrefが入力されており、図５（Ｃ）に示すように、第２選択回路９０と第４選択回路１１０にハイ信号が出力されている。
入力電圧が中間閾値Ｖrefを上回った時（ｔ１１）に、第２コンパレータ７１の出力端子７１ｃの電圧がハイに切換わる。これによって第４トランジスタＳ４がオンする。また、反転回路７２の出力端子７２ｂの電圧がローに切換わる。これによって、第３トランジスタＳ３がオフする。この結果、第２コンパレータ７１の反転入力端子７１ａの電圧が低側オフセット閾値Ｖｄへと切換わり、図５（Ｃ）に示すように、第２選択回路９０と第４選択回路１１０に出力される信号がローに切換わる。
次に、入力電圧が低側オフセット閾値Ｖｄを下回った時（ｔ１４）に、第２コンパレータ７１の出力端子７１ｃの電圧がローに切換わる。これによって第４トランジスタＳ４がオフする。また、反転回路７２の出力端子７２ｂの電圧がハイに切換わる。これによって、第３トランジスタＳ３がオンする。この結果、第２コンパレータ７１の反転入力端子７１ａの電圧が中間閾値Ｖrefへと切換わり、図５（Ｃ）に示すように、第２選択回路９０と第４選択回路１１０に出力される信号がハイに切換わる。以後、この動作が繰返される。
第２比較回路７０では、第３トランジスタＳ３と第４トランジスタＳ４を用いて第２コンパレータ７１の一方の入力端子７１ａに入力される電圧を中間閾値Ｖrefと低側オフセット閾値Ｖｄの間で切り換える。これによって、入力電圧が低側オフセット閾値Ｖｄを下回った時と、入力電圧が中間閾値Ｖrefを上回った時に反転する信号が出力される。
【００３７】
第１選択回路８０は、第１比較回路６０と第２比較回路７０と第１出力端子２６に接続されている。図４に示すように、第１選択回路８０は、フリップフロップ回路８１を備えている。
フリップフロップ回路８１は、セット端子８１Ｓとリセット端子８１Ｒと出力端子８１Ｑを有している。フリップフロップ回路８１では、セット端子８１Ｓがローからハイに立ち上がった場合には、出力端子８１Ｑの電圧がハイとなり、リセット端子８１Ｒがローからハイに立ち上がった場合には、出力端子８１Ｑの電圧がローとなる。
フリップフロップ回路８１のセット端子８１Ｓは、第２比較回路７０に接続されており、図５（Ｃ）に示す信号を反転させた信号が入力されている。フリップフロップ回路８１のリセット端子８１Ｒは、第１比較回路６０に接続されており、図５（Ｂ）に示す信号が入力されている。フリップフロップ回路８１の出力端子８１Ｑは、第１出力端子２６に接続されている。上記に説明したフリップフロップ回路の入出力信号特性により、図５（Ｄ）に示すように、第１出力端子２６からは、入力電圧が中間閾値Ｖrefを下回った時（ｔ１１）と、入力電圧が中間閾値Ｖrefを上回った時（ｔ１３）に反転する２値化信号が出力される。
【００３８】
第２選択回路９０は、第１比較回路６０と第２比較回路７０と第２出力端子２８に接続されている。図４に示すように、第２選択回路９０は、フリップフロップ回路９１を備えている。フリップフロップ回路９１は、フリップフロップ回路８１と同一の端子及び入出力特性を備えており、重複した説明を省略する。
フリップフロップ回路９１のセット端子９１Ｓは、第１比較回路６０に接続されており、図５（Ｂ）に示す信号を反転させた信号が入力されている。フリップフロップ回路９１のリセット端子９１Ｒは、第２比較回路７０に接続されており、図５（Ｃ）に示す信号が入力されている。フリップフロップ回路８１の出力端子９１Ｑは、第２出力端子２８に接続されている。上記に説明したフリップフロップ回路の入出力信号特性により、図５（E）に示すように、第２出力端子２８からは、入力電圧が高側オフセット閾値Ｖｕを上回った時（ｔ１２）と、入力電圧が低側オフセット閾値Ｖｄを下回った時（ｔ１４）に反転する遅れ２値化信号が出力される。
【００３９】
第３選択回路１００は、第１比較回路６０とピークホールド回路３０に接続されている。図４に示すように、第３選択回路１００は、立ち上がり検出回路１０１を備えている。立ち上がり検出回路１０１の入力端子１０１ａには図５（Ｂ）に示す信号を反転させた信号が入力されており、立ち上がり検出回路１０１の出力端子１０１ｂはピークホールド回路３０に接続されている。立ち上がり検出回路１０１は、入力端子１０１ａから入力される信号が、ローからハイに立ち上がった際に出力端子１０１ｂから信号を出力する。前記したように、第３選択回路１００がピークホールド回路３０に信号を送ると、ピークホールド回路３０は、カウンタ回路３３の値から一定値を減算する。第３選択回路１００がピークホールド回路３０に送る信号は、ピークホールド値減少信号ということができる。
第４選択回路１１０は、第２比較回路７０とボトムホールド回路４０に接続されている。図４に示すように、第４選択回路１１０は、立ち下がり検出回路１１１を備えている。立ち下がり検出回路１１１の入力端子１１１ａには図５（Ｃ）に示す信号が入力されており、立ち下がり検出回路１１１の出力端子１１１ｂはボトムホールド回路４０に接続されている。立ち下がり検出回路１１１は、入力端子１１１ａから入力される信号が、ハイからローに立ち下がった際に出力端子１１１ｂから信号を出力する。前記したように、第４選択回路１１０がボトムホールド回路４０に信号を送ると、ボトムホールド回路４０は、カウンタ回路４３の値に一定値を加算する。第４選択回路１１０がボトムホールド回路４０に送る信号は、ボトムホールド値増加信号ということができる。
上記では、第１比較回路６０を直接第３選択回路１００に接続しており、第２比較回路７０を直接第４選択回路１１０に接続している。これに代えて、第１比較回路６０と第２比較回路７０を、第２選択回路９０を介して第３選択回路１００と第４選択回路１１０に接続してもよい。
【００４０】
２値化回路１０によると、遅れ２値化信号と同期したタイミングでピークホールド値減少信号とボトムホールド値増加信号を生成する。このため、ピークホールド回路３０から出力されるピーク電圧と、ボトムホールド回路４０から出力されるボトム電圧を、遅れ２値化信号が反転するタイミングの後に人為的に変化させることができる。ピークホールド回路３０のピーク電圧と、ボトムホールド回路４０のボトム電圧を、２値化信号が反転するタイミングから遅れ２値化信号が反転するタイミングまでの間には人為的に変化させない。２値化回路１０では、ピーク電圧とボトム電圧を用いて、高側オフセット閾値Ｖｕと中間閾値Ｖrefと低側オフセット閾値Ｖｄを生成する。２値化信号が反転するタイミングから遅れ２値化信号が反転するタイミングまでの間はピーク電圧とボトム電圧を維持するので、２値化信号が反転するタイミングから遅れ２値化信号が反転するタイミングまでの間は、高側オフセット閾値Ｖｕと中間閾値Ｖrefと低側オフセット閾値Ｖｄのいずれもが従前の値に維持される。
【００４１】
図１２に例示したように、２値化信号が反転するタイミングでピークホールド回路３０のピーク電圧またはボトムホールド回路４０のボトム電圧に人為的な処理を加えると、それによって高側オフセット閾値Ｖｕと中間閾値Ｖrefと低側オフセット閾値Ｖｄが変化し、遅れ２値化信号が反転するタイミングにおける閾値群の電圧値が安定しない。そのため、遅れ２値化信号が反転する際の低側オフセット閾値Ｖｄが、その直前に２値化信号が反転した際の中間閾値Ｖrefと近接する場合が発生する。この場合、入力電圧が下降する際に、２値化信号が反転するタイミングと遅れ２値化信号が反転するタイミングがほぼ一致してしまうことがある。同様に、遅れ２値化信号が反転する際の高側オフセット閾値Ｖｕが、その直前に２値化信号が反転した際の中間閾値Ｖrefと近接する場合が発生する。この場合、入力電圧が上昇する際に、２値化信号が反転するタイミングと遅れ２値化信号が反転するタイミングがほぼ一致してしまうことがある。
【００４２】
本実施例の２値化回路１０では、図１４に示すように、２値化信号が反転するタイミングｔ１、ｔ３と遅れ２値化信号が反転するタイミングｔ２、ｔ４における高側オフセット閾値Ｖｕと中間閾値Ｖrefと低側オフセット閾値Ｖｄが等しい。そのため、閾値間の電位差によって２値化信号が反転するタイミングｔ１、ｔ３から遅れ２値化信号が反転するタイミングｔ２、ｔ４までの遅延時間を確実に確保することができる。
図６は、２値化回路１０の出力結果を示す。２値化信号が反転するタイミングＴｍ１と遅れ２値化信号が反転するタイミングＴｍ２における閾値群の電圧が等しい。そのため、閾値間の電位差によって２値化信号が反転するタイミングＴｍ１から遅れ２値化信号が反転するタイミングＴｍ２までの遅延時間ΔＴを確実に確保することができる。これによって、遅れ２値化信号が反転するタイミングを２値化信号が反転するタイミングに対して確実に遅延させておくことができる。
【００４３】
本実施例の２値化回路１０はまた、遅れ２値化信号を生成する回路ということができる。この２値化回路１０は、第１比較回路６０と第２比較回路７０と第２選択回路９０を併せた回路である第３比較回路を備えており、この第３比較回路は入力端子２０の電圧が高側オフセット閾値Ｖｕを上回った時と、入力端子２０の電圧が低側オフセット閾値Ｖｄを下回った時に、反転する遅れ２値化信号を第２出力端子２８に出力する。本実施例の２値化回路１０では、２値化信号に対して確実に遅延している遅れ２値化信号を出力することができる。
【００４４】
（第２実施例）
図７に、位相差判別装置１５０を示す。位相差判別装置１５０は、周期が等しい第１入力電圧と第２入力電圧の位相差を判別する装置であり、第１の２値化回路１２０と第２の２値化回路１３０と位相差判別回路１４０を備えている。
第１の２値化回路１２０と第２の２値化回路１３０の各々は、第１実施例の２値化回路１０の要件を満たしている回路であり、図示番号を変えて表記したものである。第１の２値化回路１２０の入力端子１２１に第１入力電圧が入力している。第２の２値化回路１３０の入力端子１３１に第２入力電圧が入力されている。第１の２値化回路１２０のリセット端子１２２と第２の２値化回路１３０のリセット端子１３２にリセット信号が入力されている。第１の２値化回路１２０のクロック端子１２３と第２の２値化回路１３０のクロック端子１３３にクロック信号が入力されている。第１の２値化回路１２０の第１出力端子１２４と第２出力端子１２５、及び第２の２値化回路１３０の第１出力端子１３４と第２出力端子１３５が位相差判別回路１４０に接続されている。
【００４５】
図８に位相差判別回路１４０の具体的な構成を示す。位相差判別回路１４０は、スイッチ素子１４１とスイッチ素子１４２と排他的論理和回路１４３と第３出力端子１４４を備えている。
第１スイッチ素子１４１は、入力端子１４１ａとスイッチ端子１４１ｂと出力端子１４１ｃを有している。入力端子１４１ａは、第２の２値化回路１３０の第１出力端子１３４に接続されている。スイッチ端子１４１ｂは、第１の２値化回路１２０の第２出力端子１２５に接続されている。出力端子１４１ｃは、排他的論理和回路１４３の一方の入力端子１４３ａに接続されている。第１スイッチ素子１４１では、第１の２値化回路１２０の遅れ２値化信号がオフからオンに切換わる際の第２の２値化回路１３０の２値化信号の電圧を取得し、この電圧を排他的論理和回路１４３の一方の入力端子１４３ａへと入力する。
第２スイッチ素子１４２は、入力端子１４２ａとスイッチ端子１４２ｂと出力端子１４２ｃを有している。入力端子１４２ａは、第１の２値化回路１２０の第１出力端子１２４に接続されている。スイッチ端子１４２ｂは、第２の２値化回路１２０の第２出力端子１３５に接続されている。出力端子１４２ｃは、排他的論理和回路１４３の他方の入力端子１４３ａに接続されている。第２スイッチ素子１４２では、第２の２値化回路１３０の遅れ２値化信号がオフからオンに切換わる際の第１の２値化回路１２０の２値化信号の電圧を取得し、この電圧を排他的論理和回路１４３の他方の入力端子１４３ｂへと入力する。
【００４６】
排他的論理和回路１４３は、入力端子１４３ａ、１４３ｂに入力される信号の電圧レベルを比較し、この比較結果から位相差判別結果を生成し、出力端子１４３ｃを通して第３出力端子１４４へと出力する。
排他的論理和回路１４３では、入力端子１４３ａ、１４３ｂに入力される信号の電圧レベルが等しい場合に、出力端子１４３ｃにハイ信号を出力する。逆に、入力端子１４３ａ、１４３ｂに入力される信号野の電圧レベルが異なる場合に、出力端子１４３ｃにロー信号を出力する。
【００４７】
本実施例の位相差判別装置１５０では、第１の２値化回路１２０が、第１入力電圧の２値化信号と、その２値化信号に対して確実に遅延している遅れ２値化信号を、位相差判別回路１４０に出力している。また、第２の２値化回路１３０が、第２入力電圧の２値化信号と、その２値化信号に対して確実に遅延している遅れ２値化信号を、位相差判別回路１４０に出力している。
そのため、位相差判別回路では、第１入力電圧と第２入力電圧の２値化信号を用いて、これらの２値化信号から一定の時間だけ確実に遅延したタイミングにおける電圧のレベルによって判別を行うことができる。これによって、第１入力電圧と第２入力電圧の位相差が所定位相差内に含まれているか否かを確実に検出することができる。詳細には、特願２００8−００５５１８号の願書に添付した明細書に記載されており、重複した説明を省略する。
【００４８】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ピークホールド回路３０に含まれるカウンタ回路３３のDOWN用入力端子３３ｃが入力される信号の立ち上がり時にカウントする機能を有している場合には、立ち上がり検出回路１０１は必要ではない。同様に、ボトムホールド回路４０に含まれるカウンタ回路４３のDOWN用入力端子４３ｃが入力される信号の立ち下がり時にカウントする機能を有している場合には、立ち下がり検出回路１１１は必要ではない。また、ボトムホールド回路４０に含まれるカウンタ回路４３のDOWN用入力端子４３ｃが入力される信号の立ち上がり時にカウントする機能を有している場合には、立ち下がり検出回路１１１に代えて反転回路を備えていることが好ましい。
【００４９】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００５０】
【図１】２値化回路１０の回路全体を示す。
【図２】ピークホールド回路３０の回路図を示す。
【図３】ボトムホールド回路４０の回路図を示す。
【図４】閾値演算回路と比較回路と選択回路の回路図を示す。
【図５】閾値演算回路と比較回路の動作の様子を示す図である。
【図６】２値化回路１０の出力結果を例示する図である。
【図７】位相差判別装置１５０の回路全体を示す。
【図８】位相差判別回路１４０の回路図を示す。
【図９】ピークホールド回路とボトムホールド回路の問題を示す図である。
【図１０】改良されたピークホールド回路とボトムホールド回路の処理の様子を示す図である。
【図１１】２値化信号と遅れ２値化信号を示す図である。
【図１２】従来のピークホールド回路とボトムホールド回路によって２値化信号と遅れ２値化信号に生じる問題を説明する図である。
【図１３】図１２の問題が生じる理由を説明する図である。
【図１４】問題が解消する理由を説明する図である。
【符号の説明】
【００５１】
１０   ２値化回路
２０   入力端子
２２   クロック端子
２４   リセット端子
２６   第１出力端子
２８   第２出力端子
３０   ピークホールド端子
３３   カウンタ回路
３４   D/A変換回路
４０   ボトムホールド端子
４３   カウンタ回路
４４   D/A変換回路
５０   閾値演算回路
６０   第１比較回路
７０   第２比較回路
８０   第１選択回路
８１   フリップフロップ回路
９０   第２選択回路
９１   フリップフロップ回路
１００ 第３選択回路
１０１ 立ち上がり検出回路
１１０ 第４選択回路
１１１ 立ち下がり検出回路
１２０ 第１の２値化回路
１３０ 第２の２値化回路
１４０ 位相差判別回路
１５０ 位相差判別回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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