(57)【要約】【課題】  処理回路部での消費電力を低減すること。【解決手段】インタフェース回路（２０）は、入力データ（ＤＩＮ）を所定の時間保持し、この所定の時間（Ｔ）経過後に保持したデータを処理用データ（ＤＰ）として出力する一時保管メモリ部（２２）と、転送クロック信号（ＣＫＴ）と入力データ（ＤＩＮ）とを受け、転送クロック信号（ＣＫＴ）に基づいて入力データ（ＤＩＮ）の変化速度を監視して、監視結果（ＳＳＬ）を出力するデータ変化速度監視部（２４）と、監視結果（ＳＳＬ）に基づいて、処理回路部（１０）が処理用データ（ＤＰ）を処理するのに最適で、かつ転送クロック信号（ＣＫＴ）をｎ分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号（ＣＫＰ）として処理回路部（１０）へ供給するクロック決定部（２６）と、を備える。【選択図】      図１
2010103824.tif 000002
【特許請求の範囲】
【請求項１】
所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、前記転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するインタフェース回路であって、
前記入力データを所定の時間保持し、該所定の時間経過後に保持したデータを前記処理用データとして出力する一時保持手段と、
前記転送クロック信号と前記入力データとを受け、前記転送クロック信号に基づいて前記入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視部と、
前記監視結果に基づいて、前記処理回路部が前記処理用データを処理するのに最適で、かつ前記転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、該決定した分周クロック信号を前記処理クロック信号として前記処理回路部へ供給するクロック決定部と、
を備えたインタフェース回路。
【請求項２】
前記一時保持手段は、前記入力データを前記転送クロック信号に同期してシフトする、ＦＩＦＯバッファから構成され、
前記所定の時間は、前記転送クロック周期の整数倍に等しい、請求項１に記載のインタフェース回路。
【請求項３】
前記データ変化速度監視部は、前記監視結果として、前記入力データの最速スピードに対応する選択信号を出力するように構成されており、
前記クロック決定部は、
前記転送クロック信号を、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周部と、
前記選択信号に基づいて、前記複数の分周クロック信号の１つを選択し、選択した分周クロック信号を前記処理クロック信号として出力するクロック選択部と、
から構成される、請求項２に記載のインタフェース回路。
【請求項４】
前記クロック分周部は、前記転送クロック信号を、２０から２Ｎ−１（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の（１／２０）倍から（１／２Ｎ−１）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択部は、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項３に記載のインタフェース回路。
【請求項５】
前記所定の時間は、前記転送クロック周期の２Ｎ−１倍以上である、請求項４に記載のインタフェース回路。
【請求項６】
前記クロック分周部は、前記転送クロック信号を、１からＮ（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の１倍から（１／Ｎ）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択部は、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項３に記載のインタフェース回路。
【請求項７】
前記所定の時間は、前記転送クロック周期のＮ倍以上である、請求項６に記載のインタフェース回路。
【請求項８】
前記データ変化速度監視部は、前記処理用データをも受け、前記入力データと前記処理用データとに基づいて、前記入力データが前記所定の時間を越えて変化しない場合に、停止信号を出力し、
前記インタフェース回路は、
前記クロック決定部と前記処理回路部との間に挿入され、前記停止信号に応答して、前記処理クロック信号の前記処理回路部への供給を停止するクロック停止部
を更に有する請求項１乃至７のいずれか１つに記載のインタフェース回路。
【請求項９】
所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、前記転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するクロック／データ供給方法であって、
前記入力データを所定の時間保持し、該所定の時間経過後に保持したデータを前記処理用データとして出力する一時保持ステップと、
前記転送クロック信号と前記入力データとを受け、前記転送クロック信号に基づいて前記入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視ステップと、
前記監視結果に基づいて、前記処理回路部が前記処理用データを処理するのに最適で、かつ前記転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、該決定した分周クロック信号を前記処理クロック信号として前記処理回路部へ供給するクロック決定ステップと、
を含むクロック／データ供給方法。
【請求項１０】
前記一時保持ステップは、前記入力データを前記転送クロック信号に同期してシフトする、ＦＩＦＯバッファを用いて実現され、
前記所定の時間は、前記転送クロック周期の整数倍に等しい、請求項９に記載のクロック／データ供給方法。
【請求項１１】
前記データ変化速度監視ステップは、前記監視結果として、前記入力データの最速スピードに対応する選択信号を出力し、
前記クロック決定ステップは、
前記転送クロック信号を、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周ステップと、
前記選択信号に基づいて、前記複数の分周クロック信号の１つを選択し、選択した分周クロック信号を前記処理クロック信号として出力するクロック選択ステップと、
を含む、請求項１０に記載のクロック／データ供給方法。
【請求項１２】
前記クロック分周ステップは、前記転送クロック信号を、２０から２Ｎ−１（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の（１／２０）倍から（１／２Ｎ−１）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択ステップは、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項１１に記載のクロック／データ供給方法。
【請求項１３】
前記所定の時間は、前記転送クロック周期の２Ｎ−１倍以上である、請求項１２に記載のクロック／データ供給方法。
【請求項１４】
前記クロック分周ステップは、前記転送クロック信号を、１からＮ（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の１倍から（１／Ｎ）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択ステップは、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項１１に記載のクロック／データ供給方法。
【請求項１５】
前記所定の時間は、前記転送クロック周期のＮ倍以上である、請求項１４に記載のクロック／データ供給方法。
【請求項１６】
前記データ変化速度監視ステップは、前記処理用データをも受け、前記入力データと前記処理用データとに基づいて、前記入力データが前記所定の時間を越えて変化しない場合に、停止信号を出力し、
前記クロック決定ステップの後に、前記停止信号に応答して、前記処理クロック信号の前記処理回路部への供給を停止するクロック停止ステップ
を更に含む請求項９乃至１５のいずれか１つに記載のクロック／データ供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、転送クロック信号により入力データの計算等をする処理回路部の前段に設けられるインタフェース回路に関する。
【背景技術】
【０００２】
従来、計算回路等の処理回路部は、転送クロック信号と同じクロック周波数を持つ処理クロック信号に同期して動作している。したがって、転送クロック信号と同期して送られてくる転送データ（入力データ）に変化が少ない場合でも、処理回路部は処理クロック信号に同期して動作する。その結果、処理回路部では多くの電力を消費するという問題がある。
【０００３】
本発明に関連する先行技術文献が種々知られている。
【０００４】
例えば、特開２００１−１６８８５３号公報（特許文献１）は、データ転送速度が大きく変化した場合でも、確実にデータを受信することができ、しかも消費電力を少なくできる「調歩同期式シリアルデータ転送装置のデータ受信回路」を開示している。特許文献１は、スタートビット等のキャラクタからなる一連のシリアルデータの受信回路を開示しており、スタートビットの幅を検出して、受信クロックのカウント値からサンプルクロックを生成している。
【０００５】
特開２００２−８２８３０号公報（特許文献２）は、クロック信号に同期して出力される転送データを高速で取り込むインターフェイス回路を開示している。この特許文献２に開示されたインターフェイス回路では、転送データの変化点を検出して有効データウィンドウを抽出し、抽出した有効ウィンドウに従ってデータのストローブタイミングとストローブクロックを生成している。
【０００６】
特開昭５６−８５１４６号公報（特許文献３）は、接点等の状態信号からデータを計算機に入力するデータ入力回路を開示している。この特許文献３に開示されたデータ入力回路では、入力データを一定のサンプリング速度で走査してバッファに一時記憶させた後、計算機に転送している。入力データに変化があった場合、状態変化データとして、バッファ・レジスタの内容を、一定の周期で計算機に読み込んでいる。
【０００７】
特開平８−２１３９７７号公報（特許文献４）は、通信装置の受信バーストデータ信号とクロック信号との位相同期を行う受信位相同期回路を開示している。この特許文献４に開示された受信位相同期回路では、受信バーストデータ信号は一定の受信周波数（基準クロック信号の基準クロック周波数に同期した周波数）を持っている。したがって、受信バーストデータ信号のデータ幅は変動しない。この受信位相同期回路は、入力の受信データを、受信周波数（基準クロック周波数）のＮ倍（Ｎは整数）の周波数のクロックで位相シフトするシフトレジスタと、異なる位相を持つ位相シフトしたデータから特定の位相位置にあるデータを選択するセレクタと、上記位相シフトしたデータから受信データの変化点（位相）を調べ、調べた変化点の基準クロックに対する位相位置に対応して予め設定した位相位置を選択するように選択信号をセレクタに与える制御手段とを備える。
【０００８】
【特許文献１】特開２００１−１６８８５３号公報（図１、段落００７０−００７５）
【特許文献２】特開２００２−８２８３０号公報（図２、段落００５６）
【特許文献３】特開昭５６−８５１４６号公報
【特許文献４】特開平８−２１３９７７号公報（段落００２７−００２９）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１では、受信回路に入力されるデータが、スタートビット等のキャラクタからなる一連のシリアルデータに限定される。
【００１０】
特許文献２では、転送データがクロック信号に同期して出力されるので、転送データは、クロック信号のクロック周期に等しいデータ幅を持っている。
【００１１】
特許文献３では、計算機に転送するデータの状態変化を検出すると共に、その転送するデータを状態変化データにまで加工している。
【００１２】
特許文献４では、受信バーストデータ信号のデータ幅は一定であって、受信バーストデータ信号の位相をシフトして、異なる位相を持つ位相シフトしたデータから特定の位相位置にあるデータを選択している。
【００１３】
したがって、本発明の課題は、処理回路部での消費電力を低減することができる、インタフェース回路およびクロック／データ供給方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明のインタフェース回路は、所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するインタフェース回路であって、入力データを所定の時間保持し、この所定の時間経過後に保持したデータを処理用データとして出力する一時保持手段と、転送クロック信号と入力データとを受け、転送クロック信号に基づいて入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視部と、監視結果に基づいて、処理回路部が処理用データを処理するのに最適で、かつ転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号として処理回路部へ供給するクロック決定部と、を備える。
【００１５】
本発明のクロック／データ供給方法は、所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するクロック／データ供給方法であって、入力データを所定の時間保持し、この所定の時間経過後に保持したデータを処理用データとして出力する一時保持ステップと、転送クロック信号と入力データとを受け、転送クロック信号に基づいて入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視ステップと、監視結果に基づいて、処理回路部が処理用データを処理するのに最適で、かつ転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号として処理回路部へ供給するクロック決定ステップと、を含む。
【発明の効果】
【００１６】
入力する転送クロック信号の転送クロック周波数以下の周波数を持つ処理クロック信号を生成して、処理回路部へ供給しているので、処理回路部での消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１を参照して、本発明の第１の実施の形態に係るインタフェース回路２０について説明する。図示のインタフェース回路２０は、処理回路部１０の前段に設けられる回路であって、クロック／データ入力回路とも呼ばれる。
【００１９】
インタフェース回路２０は、ｐビット（ｐは２以上の整数）からなるパラレルデータである入力データＤＩＮと、転送クロック信号ＣＫＴとを受ける。転送クロック信号ＣＫＴは、所定の転送クロック周波数ｆＣＴで、所定の転送クロック周期ＰＣＴを持つ。入力データＤＩＮは、転送クロック周期ＰＣＴ以上でかつ変動するデータビット幅を持つ。インタフェース回路２０は、処理クロック信号ＣＫＰと処理用データＤＰとを処理回路部１０へ供給する。
【００２０】
インタフェース回路２０は、一時保管メモリ部２２と、データ変化速度監視部２４と、クロック決定部２６とを有する。
【００２１】
一時保管メモリ部２２は、入力データＤＩＮを所定の時間（図示の例では、Ｔ時間）保管（保持）し、所定の時間（Ｔ時間）経過後に保管（保持）したデータを処理用データＤＰとして出力する一時保持手段として働く。すなわち、一時保管メモリ部２２は、入力データＤＩＮをＴ時間だけ遅延したデータを、処理用データＤＰとして出力する遅延手段として動作する。
【００２２】
このような一時保管メモリ部２２は、入力データＤＩＮを転送クロック信号ＣＫＴに同期してシフトする、ＦＩＦＯ（first-in first-out）バッファから構成されて良い。所定の時間（Ｔ時間）は、転送クロック周期ＰＣＴの整数倍に等しい。後述するように、所定の時間（Ｔ時間）は、転送クロック周期ＰＣＴの、転送クロック信号ＣＫＴを分周する最大の分周数倍以上の長さがあることが好ましい。ＦＩＦＯバッファとしては種々の構成のものを採用できる。例えば、ＦＩＦＯバッファは、シフト・レジスタから構成されて良い。この場合、シフト・レジスタは、上記所定の時間（Ｔ時間）に相当する長さを持つ。
【００２３】
その代わりに、ＦＩＦＯバッファは、メモリと、転送クロック信号ＣＫＴに同期して書込みアドレスを当該メモリに供給して、当該メモリの書込みアドレスに入力データＤＩＮを保持したデータとして書き込ませる書込みアドレス・カウンタと、転送クロック信号ＣＫＴに同期して読出しアドレスを当該メモリに供給して、当該メモリの読出しアドレスから上記保持したデータを処理用データＤＰとして読み出させる読出しアドレス・カウンタとから構成されて良い。この場合、書込みアドレス・カウンタから出力される書込みアドレスと、読出しアドレス・カウンタから出力される読出しアドレスとは、上記所定の時間（Ｔ時間）に対応するアドレス差分だけ互いにシフトしている。このような構成のＦＩＦＯバッファは、書込み／読出し型メモリと呼ばれる。
【００２４】
図２は、図１に示した一時保管メモリ部２２の動作を説明するためのタイムチャートである。図２において、（Ａ）は入力データＤＩＮを示し、（Ｂ）は一時保管メモリ部２２に保持される（書き込まれる）データを示し、（Ｃ）は一時保管メモリ部２２に保持された（書き込まれた）データを読み出した処理用データＤＰを示す。
【００２５】
図２（Ａ）に示されるように、入力データＤＩＮが一時保管メモリ部２２に供給されると、一時保管メモリ部２２は、図２（Ｂ）に示されるように、入力データＤＩＮを書き込む。図２（Ｂ）の例では、一時保管メモリ部２２は、保持したデータとして、データＡ、データＢ、データＣ、データＤをその順番に書き込んでいる。データＡ〜データＤの各々の長さは、一定時間（Ｔ時間）に相当する。一時保管メモリ部２２に書き込まれた（保持された）データは、図２（Ｃ）に示されるように、一定時間（Ｔ時間）後に一時保管メモリ部２２から読み出され、処理用データＤＰとして処理回路部１０に渡される。一時保管メモリ部２２は、この動作を繰り返す。
【００２６】
データ変化速度監視部２４は、転送クロック信号ＣＫＴと入力データＤＩＮとを受け、転送クロック信号ＣＫＴに基づいて入力データＤＩＮを監視して、監視結果を出力する。クロック決定部２６は、監視結果に基づいて、処理回路部１０が処理用データＤＰを処理するのに最適で、かつ転送クロック信号ＣＫＴをｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、その決定した分周クロック信号を処理クロック信号ＣＫＰとして処理回路部１０へ供給する。
【００２７】
図示の例では、データ変化速度監視部２４は、監視結果として、入力データＤＩＮの最速スピードに対応する選択信号ＳＳＬを出力するように構成されている。データ変化速度監視部２４は、現在の入力データと過去の入力データを比較する回路を一組持ち、それらデータが不一致となるまでのクロック数をカウントすることにより、データ変化速度を監視している。そして、それらデータが不一致となった時、現在の入力データを過去の入力データとしてラッチして、次の入力データと比較している。
【００２８】
図３はデータ変化速度監視部２４の構成を示すブロック図である。データ変化速度監視部２４は、現在データラッチ回路４２と、過去データラッチ回路４４と、比較器４６と、カウンタ４８と、速度監視部５０とから構成されている。
【００２９】
現在データラッチ回路４２は、転送クロック信号ＣＫＴに同期して入力データＤＩＮをラッチして、現在データを出力する。過去データラッチ回路４４は、後述する不一致信号を受けると、転送クロック信号ＣＫＴに応答して現在データをラッチして過去データを出力する。一方、不一致信号を受けないと、過去データラッチ回路４４は、自身が出力する過去データを転送クロック信号ＣＫＴに同期してラッチし続ける。比較器４６は、現在データと過去データとを比較し、比較結果を表す比較結果信号を出力する。ここで、比較結果が一致であれば、比較器４６は比較結果信号として一致信号を出力する。一方、比較結果が不一致であれば、比較器４６は比較結果信号として上記不一致信号を出力する。カウンタ４８は、比較結果信号が一致信号である間、転送クロック信号ＣＫＴのクロック数をカウントする。一方、比較結果信号が不一致信号であると、カウンタ４８はそのカウント値を０にリセットする。カウンタ４８は、カウント値を速度監視部５０へ送出する。速度監視部５０は、カウント値に基づいて、選択信号ＳＳＬを出力する。
【００３０】
図１に戻って、クロック決定部２６は、転送クロック信号ＣＫＴを、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周部３２と、選択信号ＳＳＬに基づいて、複数の分周クロック信号の１つを選択し、選択した分周クロック信号を上記処理クロック信号ＣＫＰとして出力するクロック選択部３４とから構成されている。
【００３１】
詳述すると、図示のクロック分周部３２は、転送クロック信号ＣＫＴを、２０から２Ｎ−１（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、転送クロック周波数ｆＣＴの（１／２０）倍から（１／２Ｎ−１）倍の第１乃至第Ｎの分周周波数ｆＤ（１）〜ｆＤ（Ｎ）を持つ第１乃至第Ｎの分周クロック信号ＣＫＤ（１）〜ＣＫＤ（Ｎ）を出力する。クロック選択部３４は、選択信号ＳＳＬに基づいて、第１乃至第Ｎの分周クロック信号ＣＫＤ（１）〜ＣＫＤ（Ｎ）の１つを選択し、選択した分周クロック信号を処理クロック信号ＣＫＰとして出力する。
【００３２】
図示の実施の形態では、クロック分周部３２での最大の分周数は２Ｎ−１であるので、一時保管メモリ部３２の上記所定の時間（Ｔ時間）は、転送クロック周期ＰＣＴの２Ｎ−１倍以上である。
【００３３】
図４及び図５は、図１のデータ変化速度監視部２４とクロック決定部２６の動作を説明するためのタイムチャートである。図４は入力データＤＩＮの最速スピードが転送クロック周波数ｆＣＴの（１／４）倍に等しい場合の例を示し、図５は入力データＤＩＮの最速スピードが転送クロック周波数ｆＣＴに等しい場合の例を示している。
【００３４】
最初に、図４を参照して、入力データＤＩＮの最速スピードが転送クロック周波数ｆＣＴの（１／４）倍に等しい場合における、データ変化速度監視部２４とクロック決定部２６の動作について説明する。図４において、（Ａ）は入力データＤＩＮを示し、（Ｂ）は転送クロック信号ＣＫＴを示し、（Ｃ）は転送クロック信号ＣＫＴで入力データＤＩＮをサンプリングしたデータ（サンプリングデータ）を示す。また、図４において、（Ｄ）は転送クロック周波数ｆＣＴの（１／２）倍の第２の分周周波数ｆＤ（２）を持つ第２の分周クロック信号ＣＫＤ（２）とその第２の分周クロック信号ＣＫＤ（２）でサンプリングデータを再現したデータを示し、（Ｅ）は転送クロック周波数ｆＣＴの（１／４）倍の第３の分周周波数ｆＤ（３）を持つ第３の分周クロック信号ＣＫＤ（３）とその第３の分周クロック信号ＣＫＤ（３）でサンプリングデータを再現したデータを示し、（Ｆ）は転送クロック周波数ｆＣＴの（１／８）倍の第４の分周周波数ｆＤ（４）を持つ第４の分周クロック信号ＣＫＤ（４）とその第４の分周クロック信号ＣＫＤ（４）でサンプリングデータを再現したデータを示す。
【００３５】
図４（Ａ）に示されるように、入力データＤＩＮとして、データビット幅が異なるＩＮ−１、ＩＮ−２、ＩＮ−３、ＩＮ−３、ＩＮ−４、ＩＮ−５、ＩＮ−６、ＩＮ−７、およびＩＮ−８がその順番にインタフェース回路２０に入力されている。これら入力データＩＮ−１〜ＩＮ−８の中で、入力データＩＮ−４とＩＮ−５とが最も短いデータビット幅（転送クロック周期ＰＣＴの４倍に等しい）を持っていることが分かる。すなわち、入力データＤＩＮの最速スピードは、転送クロック周波数ｆＣＴの（１／４）倍に等しい。
【００３６】
このような状況では、図４（Ｄ）および（Ｅ）に示されるように、サンプリングデータを第２の分周クロック信号ＣＫＤ（２）および第３の分周クロック信号ＣＫＤ（３）を使用してサンプリングしても、サンプリングデータ（入力データＤＩＮ）を再現することができることが分かる。しかしながら、図４（Ｆ）に示されるように、サンプリングデータを第４の分周クロック信号ＣＫＤ（４）を使用してサンプリングすると、入力データＤＩＮのサンプリングデータ（ＩＮ−４）を再現できないことが分かる。
【００３７】
したがって、データ変化速度監視部２４は、入力データＤＩＮの最速スピードが転送クロック周波数ｆＣＴの（１／４）倍に等しいと判断して、監視結果（選択信号）ＳＳＬとして、第３の分周クロック信号ＣＫＤ（３）を選択することを指示する信号をクロック選択部３４へ供給する。この選択信号ＳＳＬに基づいて、クロック選択部３４は、第１乃至第Ｎの分周クロック信号ＣＫＤ（１）〜ＣＫＤ（Ｎ）の中から第３の分周クロック信号ＣＫＤ（３）を選択し、この選択した第３の分周クロック信号ＣＫＤ（３）を処理クロック信号ＣＫＰとして出力する。
【００３８】
すなわち、図４（Ａ）に示されるような入力データＤＩＮが供給された場合、インタフェース回路２０の後段の処理回路部１０へ渡す処理クロック信号ＣＫＰとして、転送クロック信号ＣＫＴをその転送クロック周波数ｆＣＴの（１／４）倍の第３の分周周波数ｆＤ（３）を持つ第３の分周クロック信号ＣＫＤ（３）まで減速しても、処理用データＤＰを再現（処理回路部１０で処理）できることを示している。
【００３９】
次に、図５を参照して、入力データＤＩＮの最速スピードが転送クロック周波数ｆＣＴに等しい場合における、データ変化速度監視部２４とクロック決定部２６の動作について説明する。図５において、（Ａ）は入力データＤＩＮを示し、（Ｂ）は転送クロック信号ＣＫＴを示し、（Ｃ）は転送クロック信号ＣＫＴで入力データＤＩＮをサンプリングしたデータ（サンプリングデータ）を示す。また、図５において、（Ｄ）は転送クロック周波数ｆＣＴと等倍の第１の分周周波数ｆＤ（１）を持つ第１の分周クロック信号ＣＫＤ（１）とその第１の分周クロック信号ＣＫＤ（１）でサンプリングデータを再現したデータを示し、（Ｅ）は転送クロック周波数ｆＣＴの（１／２）倍の第２の分周周波数ｆＤ（２）を持つ第２の分周クロック信号ＣＫＤ（２）とその第２の分周クロック信号ＣＫＤ（２）でサンプリングデータを再現したデータを示す。
【００４０】
図５（Ａ）に示されるように、入力データＤＩＮとして、データビット幅が異なるＩＮ−１、ＩＮ−２、ＩＮ−３、ＩＮ−３、ＩＮ−４、ＩＮ−５、ＩＮ−６、ＩＮ−７、およびＩＮ−８がその順番にインタフェース回路２０に入力されている。これら入力データＩＮ−１〜ＩＮ−８の中で、入力データＩＮ−４が最も短いデータビット幅（転送クロック周期ＰＣＴに等しい）を持っていることが分かる。すなわち、入力データＤＩＮの最速スピードは転送クロック周波数ｆＣＴに等しい。
【００４１】
このような状況では、図５（Ｄ）に示されるように、サンプリングデータを第１の分周クロック信号ＣＫＤ（１）を使用してサンプリングして、サンプリングデータ（入力データＤＩＮ）を再現することができることが分かる。しかしながら、図５（Ｅ）に示されるように、サンプリングデータを第２の分周クロック信号ＣＫＤ（２）を使用してサンプリングすると、入力データＤＩＮのサンプリングデータ（ＩＮ−４）を再現できないことが分かる。
【００４２】
したがって、データ変化速度監視部２４は、入力データＤＩＮの最速スピードが転送クロック周波数ｆＣＴに等しいと判断して、監視結果（選択信号）ＳＳＬとして、第１の分周クロック信号ＣＫＤ（１）を選択することを指示する信号をクロック選択部３４へ供給する。この選択信号ＳＳＬに基づいて、クロック選択部３４は、第１乃至第Ｎの分周クロック信号ＣＫＤ（１）〜ＣＫＤ（Ｎ）の中から第１の分周クロック信号ＣＫＤ（１）を選択し、この選択した第１の分周クロック信号ＣＫＤ（１）を処理クロック信号ＣＫＰとして出力する。
【００４３】
すなわち、図５（Ａ）に示されるような入力データＤＩＮが供給された場合、インタフェース回路２０の後段の処理回路部１０へ渡す処理クロック信号ＣＫＰとしては、転送クロック信号ＣＫＴをその転送クロック周波数ｆＣＴと等倍（１倍）の第１の分周周波数ｆＤ（１）を持つ第１の分周クロック信号ＣＫＤ（１）を使用することを示している。
【００４４】
次に、図１に示したインタフェース回路２０の動作について説明する。入力データＤＩＮと転送クロック信号ＣＫＴとがインタフェース回路（データ入力回路）２０に供給されると、一時保管メモリ部２２は、転送クロック信号ＣＫＴに同期して一定時間（Ｔ時間）、入力データＤＩＮを保管する。と同時に、データ変化速度監視部２４は、入力データＤＩＮを転送クロック信号ＣＫＴでサンプリングしながら、一定時間（Ｔ時間）内に入力データＤＩＮが変化した最速スピードを調査（監視）する。この場合、周波数の関係では、次の式が成立する。
【００４５】
転送クロック周波数（ｆＣＴ）≧入力データ（ＤＩＮ）が変化した最速スピード
【００４６】
一時保管メモリ部２２で保管（保持）された入力データＤＩＮは、一定時間（Ｔ時間）経過後に、転送クロック信号ＣＫＴに同期して読み出され、処理用データＤＰとして処理回路部１０へ渡される。
【００４７】
処理用データＤＰは、入力データＤＩＮが変化した最速スピード以上のクロック信号であれば、入力データＤＩＮを再現することができる。そこで、転送クロック信号ＣＫＴをクロック分周部３２で２０から２Ｎ−１までのＮ個の分周数で分周した第１乃至第Ｎの分周クロック信号ＣＫＤ（１）〜ＣＫＤ（Ｎ）の中から、入力データＤＩＮが変化した最速スピード以上の最も遅いｎ分周クロック信号をクロック選択部３４で選択し、その選択したｎ分周クロック信号を処理クロック信号ＣＫＰとして処理回路部１０に供給する。本実施の形態において、ｎは２０〜２Ｎ−１のＮ個の数字から選択された変数である。
【００４８】
このような構成のインタフェース回路２０によれば、大規模な計算等をする処理回路部１０において、消費電力を低減できるという効果がある。その理由は、入力される転送クロック信号ＣＫＴの転送クロック周波数ｆＣＴ以下の処理クロック周波数を持つ処理クロック信号ＣＫＰを生成して、処理回路部１０に供給するからである。
【００４９】
なお、図１に示したインタフェース回路２０では、データ変化速度監視部２４は、入力データＤＩＮと転送クロック信号ＣＫＴとを受け、入力データＤＩＮのみに基づいて転送クロック信号ＣＫＴに同期して入力データＤＩＮの変化速度を監視しているが、本発明はこれに限定されない。例えば、一時保管メモリ部２２がシフト・レジスタで構成されている場合、データ変化速度監視部２４は、入力データＤＩＮ、転送クロック信号ＣＫＴ、および一時保管メモリ部２２に保持されたデータを受け、入力データＤＩＮと保持されたデータとに基づいて転送クロック信号ＣＫＴに同期して入力データＤＩＮの変化速度を監視してもよい。
【００５０】
図６を参照して、本発明の第２の実施の形態に係るインタフェース回路２０Ａについて説明する。図示のインタフェース回路２０Ａは、クロック決定部が図１に示したものと相違している点を除いて、図１に示したインタフェース回路２０と同様の構成を有し、動作をする。したがって、クロック決定部に２６Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付し、説明を簡略化するために以下では相違点についてのみ説明する。
【００５１】
クロック決定部２６Ａは、クロック分周部が図１に示したものと相違している点を除いて、図１に示したクロック決定部２６と同様の構成を有し、動作をする。したがって、クロック分周部に３２Ａの参照符号を付してある。
【００５２】
クロック分周部３２Ａは、転送クロック信号ＣＫＴを、１からＮ（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、転送クロック周波数ｆＣＴの１倍から（１／Ｎ）倍の第１乃至第Ｎの分周周波数ｆＤ（１）〜ｆＤ（Ｎ）を持つ第１乃至第Ｎの分周クロック信号ＣＫＤ（１）〜ＣＫＤ（Ｎ）を出力する。クロック選択部３４は、データ変化速度監視部２４から供給される選択信号ＳＳＬに基づいて、第１乃至第Ｎの分周クロック信号ＣＫＤ（１）〜ＣＫＤ（Ｎ）の１つを選択し、選択した分周クロック信号を処理クロック信号ＣＫＰとして出力する。
【００５３】
図示の実施の形態では、クロック分周部３２Ａでの最大の分周数はＮであるので、一時保管メモリ部３２の上記所定の時間（Ｔ時間）は、転送クロック周期ＰＣＴのＮ倍以上である。また、本実施の形態においては、上記ｎは１〜ＮのＮ個の数字から選択された変数である。
【００５４】
図１に図示したインタフェース回路２０と図６に図示したインタフェース回路２０Ａとは、クロック分周部での分周数が異なるだけで、同様の構成を有し、動作をする。したがって、図６に示したインタフェース回路２０Ａの詳細な動作説明については省略する。
【００５５】
図６に示したインタフェース回路２０Ａは、図１に示したインタフェース回路２０と同様に、大規模な計算等をする処理回路部１０における消費電力を低減することができるという効果を奏する。その理由は、入力される転送クロック信号ＣＫＴの転送クロック周波数ｆＣＴ以下の処理クロック周波数を持つ処理クロック信号ＣＫＰを生成して、処理回路部１０に供給するからである。
【００５６】
図７を参照して、本発明の第３の実施の形態に係るインタフェース回路２０Ｂについて説明する。図示のインタフェース回路２０Ｂは、データ変化速度監視部が図１に示したものから後述するように変更され、かつクロック停止部２８を更に備えている点を除いて、図１に示したインタフェース回路２０と同様の構成を有し、動作をする。したがって、データ変化速度監視部に２４Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付し、説明を簡略化するために以下では相違点についてのみ説明する。
【００５７】
データ変化速度監視部２４Ａは、入力データＤＩＮにＴ時間の間変化が無く、かつ、入力データＤＩＮと処理用データＤＰとが同じ値の場合、停止信号ＳＳＴを出力する。
【００５８】
クロック停止部２８は、クロック決定部２６と処理回路部１０との間に挿入されている。クロック停止部２８は、停止信号ＳＳＴに応答して、決定した分周クロック信号の処理回路部１０への供給を停止する。
【００５９】
図８はデータ変化速度監視部２４Ａの構成を示すブロック図である。データ変化速度監視部２４Ａは、速度監視部が後述するように図３に示したものから変更されていると共に処理用データラッチ回路５２と別の比較器５４とを更に備えている点を除いて、図３に示したデータ変化速度監視部２４と同様の構成を有し、動作をする。したがって、速度監視部に５０Ａの参照符号を付してある。図３に示したものと同様の機能を有するものには同一の参照符号を付し、説明の簡略化のために以下では相違点についてのみ説明する。
【００６０】
ここでは、比較器４６を第１の比較器と呼び、別の比較器５４を第２の比較器と呼ぶことにする。したがって、第１の比較器４６は、現在データと過去データとを比較して、第１の比較結果を表す第１の比較結果信号を出力する。
【００６１】
処理用データラッチ回路５２は、転送クロック信号ＣＫＴに同期して、処理用データＤＰをラッチし、ラッチした処理用データを出力する。第２の比較器５４は、ラッチした処理用データと現在データラッチ回路４２にラッチされている現在データとを比較し、第２の比較結果を表す第２の比較結果信号を出力する。第２の比較結果が一致を示しているとき、第２の比較器５４は第２の比較結果信号として一致信号を出力する。第２の比較結果が不一致を示しているとき、第２の比較器５４は、第２の比較結果信号として不一致信号を出力する。第２の比較結果信号は速度監視部５０Ａに供給される。
【００６２】
速度監視部５０Ａは、カウンタ４８のカウント値がＴ時間に相当する時間以上を示しており、かつ第２の比較結果信号が一致信号であるとき、停止信号ＳＳＴをクロック停止部２８へ送出する。速度監視部５０Ａの他の動作は、図３に示した速度監視部５０と同様である。速度監視部５０は、Ｔ時間が経過する度に、動作を行う。したがって、停止信号ＳＳＴが送出される期間は、Ｔ時間単位である。
【００６３】
図９を参照して、図７に示したインタフェース回路２０Ｂの動作について説明する。図９において、（Ａ）は入力データＤＩＮを示し、（Ｂ）は一時保管メモリ部２２に保持される（書き込まれる）データを示し、（Ｃ）は一時保管メモリ部２２に保持された（書き込まれた）データを読み出した処理用データＤＰを示し、（Ｄ）は、インタフェース回路２０Ｂから処理回路部１０へ供給される処理クロック信号ＣＫＰを示す。
【００６４】
図９（Ａ）に示されるように、入力データＤＩＮが一時保管メモリ部２２に供給されると、一時保管メモリ部２２は、図９（Ｂ）に示されるように、入力データＤＩＮを書き込む。図９（Ｂ）の例では、一時保管メモリ部２２は、保持したデータとして、データＡ、データＢ、データなし、データＣをその順番に書き込んでいる。データＡ〜データＣの各々の長さは、一定時間（Ｔ時間）に相当する。一時保管メモリ部２２に書き込まれた（保持された）データは、図９（Ｃ）に示されるように、一定時間（Ｔ時間）後に一時保管メモリ部２２から読み出され、処理用データＤＰとして処理回路部１０に渡される。一時保管メモリ部２２は、この動作を繰り返す。
【００６５】
一方、入力データＤＩＮとして、一定時間（Ｔ時間）以上変化しないデータが供給された場合、データ変化速度監視部２４Ａは停止信号ＳＳＴをクロック停止部２８へ送出するので、図９（Ｄ）に示されるように、クロック停止部２８は、処理回路部１０へのクロック供給をＴ時間単位に停止する。一方、Ｔ時間内に１回でも入力データＤＩＮに変化があった場合には、インタフェース回路２０Ｂは最適な処理クロック信号ＣＫＰを処理回路部１０へ供給する。
【００６６】
このように、本実施の形態に係るインタフェース回路２０Ｂでは、入力データＤＩＮに変化がない時間が一定時間（Ｔ時間）以上続いた場合、処理回路部１０へのクロック供給を停止することができるため、処理回路部１０でのさらなる消費電力を低下させることができるという効果がある。
【００６７】
図１０を参照して、本発明の第４の実施の形態に係るインタフェース回路２０Ｃについて説明する。図示のインタフェース回路２０Ｃは、クロック決定部として図６に示されたものを採用した点を除いて、図７に示したインタフェース回路２０と同様の構成を有し、動作をする。図７に示したものと同様の機能を有するものには同一の参照符号を付し、説明を簡略化するために以下では相違点についてのみ説明する。
【００６８】
図７に図示したインタフェース回路２０Ｂと図１０に図示したインタフェース回路２０Ｃとは、クロック分周部での分周数が異なるだけで、同様の構成を有し、動作をする。したがって、図１０に示したインタフェース回路２０Ｃの詳細な動作説明については省略する。
【００６９】
図１０に示したインタフェース回路２０Ｃは、図７に示したインタフェース回路２０Ａと同様に、処理回路部１０でのさらなる消費電力を低下させることができるという効果を奏する。その理由は、入力データＤＩＮに変化がない時間が一定時間（Ｔ時間）以上続いた場合、処理回路部１０へのクロック供給を停止するからである。
【００７０】
以上、本発明について好ましい実施の形態について説明してきたが、本発明は上述した実施の形態に限定されず、本発明の趣旨（主題）を逸脱しない範囲内で種々の変形・変更が可能なのは勿論である。例えば、上述した実施の形態では、クロック決定部がクロック分周部とクロック選択部との組み合わせから構成されているが、このような構成に限定されないのは勿論である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施の形態によるインタフェース回路の構成を示すブロック図である。
【図２】図１に示したインタフェース回路中の一時保管メモリ部の動作を説明するためのタイムチャートである。
【図３】図１に示したインタフェース回路に用いられるデータ変化速度監視部の構成を示すブロック図である。
【図４】図１に示したインタフェース回路中のデータ変化速度監視部とクロック決定部との動作を説明するためのタイムチャートである。
【図５】図１に示したインタフェース回路中のデータ変化速度監視部とクロック決定部との動作を説明するためのタイムチャートである。
【図６】本発明の第２の実施の形態によるインタフェース回路の構成を示すブロック図である。
【図７】本発明の第３の実施の形態によるインタフェース回路の構成を示すブロック図である。
【図８】図７に示したインタフェース回路に用いられるデータ変化速度監視部の構成を示すブロック図である。
【図９】図７に示したインタフェース回路の動作を説明するための対チャートである。
【図１０】本発明の第４の実施の形態によるインタフェース回路の構成を示すブロック図である。
【符号の説明】
【００７２】
１０    処理回路部
２０、２０Ａ、２０Ｂ、２０Ｃ    インタフェース回路（クロック／データ入力回路）
２２    一時保管メモリ部
２４、２４Ａ    データ変化速度監視部
２６、２６Ａ    クロック決定部
２８    クロック停止部
３２、３２Ａ    クロック分周部
３４    クロック選択部
４２    現在データラッチ回路
４４    過去データラッチ回路
４６    比較器
４８    カウンタ
５０、５０Ａ    速度監視部
５２    処理用データラッチ回路
５４    比較器
ＤＩＮ    入力データ
ＣＫＴ    転送クロック信号
ＤＰ    処理用データ
ＣＫＰ    処理クロック信号
ＣＫＤ（１）〜ＣＫＤ（Ｎ）    分周クロック信号
ＳＳＬ    選択信号
ＳＳＴ    停止信号
ＩＮ−１〜ＩＮ−８    入力データ
【図１】
2010103824.tif 000003
【図２】
2010103824.tif 000004
【図３】
2010103824.tif 000005
【図４】
2010103824.tif 000006
【図５】
2010103824.tif 000007
【図６】
2010103824.tif 000008
【図７】
2010103824.tif 000009
【図８】
2010103824.tif 000010
【図９】
2010103824.tif 000011
【図１０】
2010103824.tif 000012