(57)【要約】【課題】三次元積層型不揮発性半導体メモリのデータの読み出しを効率化できる。【解決手段】本発明の例に係る三次元積層型不揮発性半導体メモリにおいて、半導体基板上に互いに絶縁されて積層される３以上の導電層と、最上層の導電層からなるビット線側セレクトゲート線SGD<0>〜SGD<3>と、最上層を除いた導電層からなるコントロールゲート線CG<0>〜CG<3>と、導電層を突き抜ける複数の半導体柱と、複数の半導体柱の各々に設けられるメモリセルユニットPSG<0>〜PSG<3>と、メモリセルユニットに接続された複数のビット線の各々に接続される読み出し回路32と、を具備する。同じビット線側セレクトゲート線SGD<0>〜SGD<3>を共通に用いている複数のメモリセルユニットを、１つの読み出し単位として、読み出し回路32にデータを読み出す。【選択図】図６
2010103255.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に互いに絶縁されて積層される３以上の導電層と、
前記３以上の導電層上にこれらとは絶縁されて配置され、第１の方向に延びる複数のビット線と、
前記３以上の導電層のうち最上層の導電層からなり、前記第１の方向と直交する第２の方向に延びる複数のビット線側セレクトゲート線と、
前記３以上の導電層のうち前記最上層を除いた導電層からなるコントロールゲート線と、
上端が前記ビット線に接続され、前記３以上の導電層を突き抜けて、下端が前記半導体基板側に位置する複数の半導体柱と、
前記複数の半導体柱の各々に設けられる複数のメモリセルユニットと、
前記複数のビット線側セレクトゲート線の各々と前記複数の半導体柱の各々とにより構成され、前記メモリセルユニットの各々に含まれる複数のビット線側選択トランジスタと、
前記複数のコントロールゲート線と前記複数の半導体柱とによりそれぞれ構成され、前記メモリセルユニットの各々に含まれる複数のメモリセルと、
前記複数のビット線の各々に接続される複数の読み出し回路と、
を具備し、
前記複数のメモリセルユニットのうち、同じビット線側セレクトゲート線を共通に用いている複数のメモリセルユニットを、１つの読み出し単位として、前記読み出し回路にデータを読み出すことを特徴とする三次元積層型不揮発性半導体メモリ。
【請求項２】
前記読み出し回路の各々は、前記メモリセルのデータをセンスする１つのセンスアンプと、前記センスされたデータを保持する１つのラッチとを有し、
同じビット線に接続された前記複数のメモリセルユニットから読み出されたデータを、順次出力する
ことを特徴とする請求項１に記載の三次元積層型不揮発性半導体メモリ。
【請求項３】
半導体基板と、
前記半導体基板上に互いに絶縁されて積層される３以上の導電層と、
前記３以上の導電層上にこれらとは絶縁されて配置され、第１の方向に延びる複数のビット線と、
前記３以上の導電層のうち最上層の導電層からなり、前記第１の方向と直交する第２の方向に延びる複数のビット線側セレクトゲート線と、
前記３以上の導電層のうち前記最上層を除いた導電層からなるコントロールゲート線と、
上端が前記ビット線に接続され、前記３以上の導電層を突き抜けて、下端が前記半導体基板側に位置する複数の半導体柱と、
前記複数の半導体柱の各々に設けられる複数のメモリセルユニットと、
前記複数のビット線側セレクトゲート線の各々と前記複数の半導体柱の各々とにより構成され、前記メモリセルユニットの各々に含まれる複数のビット線側選択トランジスタと、
前記複数のコントロールゲート線と前記複数の半導体柱とによりそれぞれ構成され、前記メモリセルユニットの各々に含まれる複数のメモリセルと、
前記複数のビット線の各々に接続される複数の読み出し回路と、
を具備し、
前記複数のメモリセルユニットのうち、同じコントロールゲート線を共通に用いている複数のメモリセルを１つの読み出し単位として、前記読み出し回路にデータを読み出すことを特徴とする三次元積層型不揮発性半導体メモリ。
【請求項４】
前記読み出し回路の各々は、前記メモリセルのデータをセンスする１つのセンスアンプと、前記センスされたデータを保持する複数のラッチとを有し、
前記複数のラッチは、同じビット線に接続された前記複数のメモリセルユニットとそれぞれ対応関係を有し、前記複数のメモリから読み出されたデータをそれぞれ保持した後、その保持したデータを一度に出力する、
ことを特徴とする請求項３に記載の三次元積層型不揮発性半導体メモリ。
【請求項５】
第１の読み出し単位と第２の読み出し単位とを有する三次元積層型不揮発性半導体メモリと、
前記三次元積層型不揮発性半導体メモリの動作を制御するコントローラとを具備し、
前記三次元積層型不揮発性半導体メモリは、
半導体基板と、前記半導体基板上に互いに絶縁されて積層される３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置され、第１の方向に延びる複数のビット線と、上端が前記ビット線に接続され、前記３以上の導電層を突き抜けて、下端が前記半導体基板側に位置する複数の半導体柱と、から構成され、
前記３以上の導電層のうち最上層は前記第１の方向と直交する第２方向に延びる複数のビット線側セレクトゲート線を含む、前記３以上の導電層のうち前記最上層を除いた導電層はコントロールゲート線を含み、
前記複数のビット線側セレクトゲート線の各々と前記複数の半導体柱の各々とによりそれぞれ複数のビット線側選択トランジスタが構成され、前記コントロールゲート線と前記複数の半導体柱とによりそれぞれ複数のメモリセルが構成され、
前記第１の読み出し単位は、前記ビット線側セレクトゲート線を共通に用いている前記複数の半導体柱にそれぞれ設けられた複数のメモリセルを１つの読み出し単位とし、
前記第２の読み出し単位は、前記コントロールゲート線を共通に用いている複数のメモリセルを１つの読み出し単位とし、
前記コントローラは、第１又は第２の読み出し単位のいずれか一方を選択して、前記メモリからデータを読み出すことを特徴とするメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元積層型不揮発性半導体メモリに関する。また、本発明は、三次元積層型不揮発性半導体メモリを用いたメモリカードに関する。
【背景技術】
【０００２】
近年、半導体メモリは記憶容量の増大や製造コストの低減のため、新規の構造・製造技術や動作原理を用いた半導体メモリが提案されている。
【０００３】
三次元構造により大容量化を図りビットコストを抑える技術としては、ＢｉＣＳ（Bit Cost Scalable）技術が知られている（例えば、特許文献１を参照）。
【０００４】
ＢｉＣＳ技術が適用された不揮発性半導体メモリ（以下、ＢｉＣＳメモリ）は、単なる三次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。
【０００５】
例えば、ＢｉＣＳ技術が適用されたＮＡＮＤ型フラッシュメモリ（以下、ＢｉＣＳ−ＮＡＮＤフラッシュメモリ）の場合、積層数の増加によりＮＡＮＤストリングを構成するセル数を縦方向に増やすことができるので、ＢｉＣＳ−ＮＡＮＤフラッシュメモリのメモリ容量は、二次元構造のＮＡＮＤ型フラッシュメモリのメモリ容量の限界を大幅に上回る大きさを実現できる。
【０００６】
このように、ＢｉＣＳ−ＮＡＮＤ型フラッシュメモリを代表するＢｉＣＳメモリは、二次元構造のＮＡＮＤ型フラッシュメモリとは異なった独特なデバイス構造を有している。
【０００７】
それゆえ、二次元構造のＮＡＮＤ型フラッシュメモリとは異なった読み出し／書き込動作が、ＢｉＣＳメモリに要求される。また、二次元構造のＮＡＮＤ型フラッシュメモリよりも大きなメモリ容量を効率的に活用する読み出し／書き込動作も、ＢｉＣＳメモリには求められている。
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、データの読み出しを効率化できる技術を提案する。
【課題を解決するための手段】
【０００９】
本発明の例に係る三次元積層型不揮発性半導体メモリは、半導体基板と、前記半導体基板上に互いに絶縁されて積層される３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置され、第１の方向に延びる複数のビット線と、前記３以上の導電層のうち最上層の導電層からなり、前記第１の方向と直交する第２の方向に延びる複数のビット線側セレクトゲート線と、前記３以上の導電層のうち前記最上層を除いた導電層からなるコントロールゲート線と、上端が前記ビット線に接続され、前記３以上の導電層を突き抜けて、下端が前記半導体基板側に位置する複数の半導体柱と、前記複数の半導体柱の各々に設けられる複数のメモリセルユニットと、前記複数のビット線側セレクトゲート線の各々と前記複数の半導体柱の各々とにより構成され、前記メモリセルユニットの各々に含まれる複数のビット線側選択トランジスタと、前記複数のコントロールゲート線と前記複数の半導体柱とによりそれぞれ構成され、前記メモリセルユニットの各々に含まれる複数のメモリセルと、前記複数のビット線の各々に接続される複数の読み出し回路と、を具備し、前記複数のメモリセルユニットのうち、同じビット線側セレクトゲート線を共通に用いている複数のメモリセルユニットを、１つの読み出し単位として、前記読み出し回路にデータを読み出す、ことを備える。
【００１０】
本発明の例に係る三次元積層型不揮発性半導体メモリは、半導体基板と、前記半導体基板上に互いに絶縁されて積層される３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置され、第１の方向に延びる複数のビット線と、前記３以上の導電層のうち最上層の導電層からなり、前記第１の方向と直交する第２の方向に延びる複数のビット線側セレクトゲート線と、前記３以上の導電層のうち前記最上層を除いた導電層からなるコントロールゲート線と、上端が前記ビット線に接続され、前記３以上の導電層を突き抜けて、下端が前記半導体基板側に位置する複数の半導体柱と、前記複数の半導体柱の各々に設けられる複数のメモリセルユニットと、前記複数のビット線側セレクトゲート線の各々と前記複数の半導体柱の各々とにより構成され、前記メモリセルユニットの各々に含まれる複数のビット線側選択トランジスタと、前記複数のコントロールゲート線と前記複数の半導体柱とによりそれぞれ構成され、前記メモリセルユニットの各々に含まれる複数のメモリセルと、前記複数のビット線の各々に接続される複数の読み出し回路と、を具備し、前記複数のメモリセルユニットのうち、同じコントロールゲート線を共通に用いている複数のメモリセルを１つの読み出し単位として、前記読み出し回路にデータを読み出す、ことを備える。
【００１１】
本発明の例に係るメモリカードは、第１の読み出し単位と第２の読み出し単位とを有する三次元積層型不揮発性半導体メモリと、前記三次元積層型不揮発性半導体メモリの動作を制御するコントローラとを具備し、前記三次元積層型不揮発性半導体メモリは、半導体基板と、前記半導体基板上に互いに絶縁されて積層される３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置され、第１の方向に延びる複数のビット線と、上端が前記ビット線に接続され、前記３以上の導電層を突き抜けて、下端が前記半導体基板側に位置する複数の半導体柱と、から構成され、前記３以上の導電層のうち最上層は前記第１の方向と直交する第２方向に延びる複数のビット線側セレクトゲート線を含む、前記３以上の導電層のうち前記最上層を除いた導電層はコントロールゲート線を含み、前記複数のビット線側セレクトゲート線の各々と前記複数の半導体柱の各々とによりそれぞれ複数のビット線側選択トランジスタが構成され、前記コントロールゲート線と前記複数の半導体柱とによりそれぞれ複数のメモリセルが構成され、前記第１の読み出し単位は、前記ビット線側セレクトゲート線を共通に用いている前記複数の半導体柱にそれぞれ設けられた複数のメモリセルを１つの読み出し単位とし、前記第２の読み出し単位は、前記コントロールゲート線を共通に用いている複数のメモリセルを１つの読み出し単位とし、前記コントローラは、第１又は第２の読み出し単位のいずれか一方を選択して、前記メモリからデータを読み出す、ことを備える。
【発明の効果】
【００１２】
本発明によれば、半導体メモリのデータの読み出しを効率化できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。
【００１４】
１．  概要  
本発明の実施形態は、三次元積層型不揮発性半導体メモリに関する。本実施形態の三次元積層型不揮発性半導体メモリは、複数のメモリセルが半導体基板上に積層されている。その積層されたメモリセルを用いて、複数のメモリセルユニットが構成される。
【００１５】
本実施形態の三次元積層型不揮発性半導体メモリは、２つの読み出し単位が用いられる。
【００１６】
本発明の実施形態において、第１の読み出し単位は、同じビット線側セレクトゲート線を用いている複数のメモリセルユニット（メモリセルストリング）を１つの読み出し単位とする。
【００１７】
本発明の実施形態において、第２の読み出し単位は、同じコントロールゲート線（ワード線）に接続された複数のメモリセルを１つの読み出し単位とする。
【００１８】
このように、本発明の実施形態は三次元積層型不揮発性半導体メモリに対する新規の読み出し方法を提案し、これによって、三次元積層型不揮発性半導体メモリの、データの読み出しを効率化する。
【００１９】
また、本発明の実施形態の適用例として、上記の２つの読み出し方式を有する三次元積層型不揮発性半導体メモリを用いたメモリシステム及びメモリカードについても、述べる。
【００２０】
２．  ＢｉＣＳメモリ  
まず、本発明の実施形態に係る三次元積層型不揮発性半導体メモリとして、ＢｉＣＳメモリの基本構造について説明する。
【００２１】
図１は、ＢｉＣＳ-ＮＡＮＤフラッシュメモリの鳥瞰図を示している。
【００２２】
ＮＡＮＤフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
【００２３】
半導体基板内に形成されるソース拡散層100は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層100は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層100上には、例えば、導電性ポリシリコンから構成される3以上の導電層が積層される（本例では6層構造）。
【００２４】
最上層を除く残りの５つの導電層は、１つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの4つの導電層は、コントロールゲート線（ワード線）CG<0>, CG<1>, CG<2>, CG<3>となる。
【００２５】
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックBK<i+1>内には、例えば、4本の導電線が配置される。最上層の例えば４本の導電線は、ビット線側セレクトゲート線SGD<0>,…,SGD<3>となる。
【００２６】
そして、ＮＡＮＤセルユニットを構成するための複数の活性層（アクティブエリア）AAは、複数の導電層を突き抜けてソース拡散層100に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱（ピラー）状に形成される。
【００２７】
複数の活性層AAの上端は、Ｙ方向に延びる複数のビット線BL<0>,…,BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、Ｘ方向に延びる引き出し線SGS・M1に接続され、コントロールゲート線CG<0>, CG<1>, CG<2>, CG<3>は、それぞれ、コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して、Ｘ方向に延びる引き出し線CG<0>・M1, CG<1>・M1, CG<2>・M1, CG<3>・M1に接続される。
【００２８】
さらに、ビット線側セレクトゲート線SGD<0>,…,SGD<3>は、それぞれ、コンタクトプラグPSGD<0>,…,PSGD<5>を介して、Ｘ方向に延びる引き出し線SGD<0>・M1,…,SGD<3>・M1に接続される。
【００２９】
複数のビット線BL<0>,…,BL<m>及び引き出し線SGS・M1, CG<0>・M1, CG<1>・M1, CG<2>・M1, CG<3>・M1, SGD<0>・M1,…,SGD<3>・M1は、例えば、金属から構成される。
【００３０】
図２は、ＮＡＮＤセルユニットNANDの鳥瞰図を示している。  
三次元構造のＮＡＮＤセルユニットの特徴の一つは、ソース線側セレクトゲート線SGS、コントロールゲート線CG<0>,…,CG<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
【００３１】
このため、例えば、複数の活性層AAを細くして、半導体基板101上に、より多くの活性層AAを形成し、大容量化を図っても、ＮＡＮＤセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
【００３２】
図３は、ＮＡＮＤセルユニット NANDの構造例を示している。
【００３３】
メモリセルMCは、ＭＯＮＯＳ構造を有する。ＭＯＮＯＳ構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。即ち、図3に示すように、メモリセルMCは、電荷蓄積層111が、例えば、２つの絶縁膜110，112に挟み込まれた構造を有している。電荷蓄積層111とアクティブ領域AAとの間には、ゲート絶縁膜110が介在している。絶縁膜110は、データの書き込み時には、トンネル絶縁膜として機能し、データの保持時には、電荷がアクティブ領域AAにリークするのを防止する。電荷蓄積層111とコントロールゲート線CG<3>との間には、ブロック絶縁膜112が介在している。絶縁膜112は、電荷蓄積層111に捕獲された電荷がコントロールゲート線にリークするのを防止する。
【００３４】
選択トランジスタSTは、例えば、メモリセルMCと同一構造を有する。但し、選択トランジスタSTのゲート絶縁膜115については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造（例えば、シリコン酸化膜の単一膜）としてもよい。
【００３５】
１つのＮＡＮＤセルユニットを構成している複数のメモリセルMC及び選択トランジスタSTは、層間絶縁膜120を介してＺ方向に積層される。
【００３６】
図４は、メモリセルアレイの等価回路の一例を示している。  
ＢｉＣＳ−ＮＡＮＤフラッシュメモリは、三次元構造を有するため、これに合わせて、等価回路も三次元的に記載している。
【００３７】
ＮＡＮＤセルユニットを構成するメモリセルの数は、多ければ多いほど大容量化に貢献できるが、BiCS構造の特質から、ＮＡＮＤセルユニットを構成するメモリセルの数が多くなるに従い、製造プロセス上、メモリセルの特性にばらつきが生じる可能性がある。
【００３８】
このような特性のばらつきを考慮する場合、ＮＡＮＤセルユニットを構成するメモリセルの数を少なめ（例えば、4個、8個など）とする。また、図４の等価回路で示される構造の上に、さらに同じ構造を積み重ねてもよい。
【００３９】
図５は、ＢｉＣＳ−ＮＡＮＤと二次元ＮＡＮＤとを比較して示す図である。
【００４０】
二次元構造のＮＡＮＤ型フラッシュメモリ(二次元ＮＡＮＤ)では、１本のビット線BLに接続される１ブロック内のＮＡＮＤセルユニットの数が１個であるのに対し、ＢｉＣＳ−ＮＡＮＤでは、１本のビット線BLに接続される１ブロック内のＮＡＮＤセルユニットの数が複数個である。また、二次元ＮＡＮＤでは、１つのＮＡＮＤセルユニットに対して、１つの読み出し回路が設けられる。１つの読み出し回路は、例えば、１つのセンスアンプと１つのラッチ回路から構成される。
【００４１】
このように、１つのビット線BLに接続されたＮＡＮＤセルユニットの分だけ、１度に読み出せるデータ量が増える。
【００４２】
３．  実施形態  
以下、図６乃至図１２を用いて、本発明の実施形態に係る三次元積層型不揮発性半導体メモリに用いられる読み出し回路及び読み出し動作について説明する。
【００４３】
（１）  動作例１  
図６及び図７を用いて、本実施形態に係るＢｉＣＳメモリの動作例１について、説明する。
【００４４】
（ａ）回路構成  
図６は、ＢＩＣＳ−ＮＡＮＤ型フラッシュメモリにおいて、データの読み出しを行う等価回路図を示している。図６に示す例では、１つのビット線には４つのＮＡＮＤセルユニットが接続された例を示している。また、１つのＮＡＮＤセルユニットは、１つのメモリセルを有した例を示している。但し、ＮＡＮＤセルユニット及びメモリセルの個数は、この数に限定されない。
【００４５】
図６に示すように、各ビット線BL<0>，BL<1>，…BL<3>には、複数（例えば、４個）のＮＡＮＤセルユニットがそれぞれ接続されている。
【００４６】
各ＮＡＮＤセルユニットは、直列接続された４つのメモリセル（ＮＡＮＤストリング）を有している。４つのコントロールゲート線（ワード線）CG<0>, CG<1>, CG<2>, CG<3>の各々に、メモリセルのゲートが接続されている。コントロールゲート線CG<0>, CG<1>, CG<2>, CG<3>は、コントロールゲート線の延在方向に配列された複数のメモリセルに、共通に用いられる。
【００４７】
各ＮＡＮＤストリングの一端には、ビット線側選択トランジスタSTD<0>, STD<1>, STD<2>, STD<3>が接続される。ビット線側セレクトゲート線SGD<0>, SGD<1>, SGD<2>, SGD<3>の各々に、ビット線側選択トランジスタSTD<0>, STD<1>, STD<2>, STD<3>のゲートが接続される。ビット線側セレクトゲート線SGD<0>, SGD<1>, SGD<2>, SGD<3>は、ビット線側セレクトゲート線の延在方向に配列されたビット線側選択トランジスタSTD<0>, STD<1>,STD<2>,STD<3>に、共通に用いられる。
【００４８】
各ビット線BL<0>， BL<1>,…,BL<3>と外部とのデータ入出力線となるデータバスI/OBUS<0>，I/OBUS<1>,…,I/OBUS<3>との間には、読み出し回路32が配置される。図６に示す例においては、各ビット線BL<0>，BL<1>,…,BL<3>に接続された読み出し回路32の各々は、それぞれ異なるデータバスI/OBUS<0>,I/OBUS<1>,…,I/OBUS<3>に接続されている。
【００４９】
図６に示される各読み出し回路32は、１つのセンスアンプ20と１つのラッチ21とから構成される。  
センスアンプ20は、ビット線BL<0>，BL<1>，…,BL<3>に接続され、ＮＡＮＤセルユニットに含まれているメモリセルの閾値電圧（データ）をセンスする。  
ラッチ21は、センスアンプ20とデータバスI/OBUS<0>，I/OBUS<1>，…,I/OBUS<3>とに接続される。ラッチ21は、センスアンプ20によってセンスされたメモリセルのデータを一時的に保持し、保持したデータを所定の動作タイミングでデータバスI/OBUS<0>，I/OBUS<1>，…,I/OBUS<3>に出力する。  
図６に示すＢＩＣＳ−ＮＡＮＤフラッシュメモリにおいて、データの読み出しは、読み出しを要求するコマンド信号と、データを読み出すメモリセルを指定するアドレス信号とに基づいて、実行される。
【００５０】
本動作例は、異なるビット線にそれぞれ接続され、同じビット線側セレクトゲート線を用いている複数のＮＡＮＤセルユニットにおいて、同じコントロールゲート線に接続されたメモリセルのデータを、１つの読み出し単位として読み出す。以下、同じビット線側セレクトゲート線を用いている複数のＮＡＮＤセルユニットを１つの読み出し単位として、データを読み出すことを、ＳＧ単位（第１の読み出し単位）読み出しと呼ぶ。
【００５１】
図６に示すように、ＳＧ単位読み出しを用いるＢｉＣＳ−ＮＡＮＤフラッシュメモリは、複数のＮＡＮＤセルユニットに対して、１つのセンスアンプと１つのラッチによって、読み出し回路を構成できる。それゆえ、本例のＢｉＣＳ−ＮＡＮＤフラッシュメモリによれば、二次元ＮＡＮＤと比較して、読み出し回路の回路規模を縮小できる。
【００５２】
（ｂ）動作  
図７は、図６に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、読み出し動作の一例を説明するためのタイミングチャートである。以下では、図６に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、第１のコントロールゲート線CG<0>が選択された場合を一例として、説明する。
【００５３】
読み出し動作は、読み出しコマンドCMD<R>及びアドレスが入力されると、そのアドレスに対応したビット線、コントロールゲート線及びセレクトゲート線が選択され、動作が開始される。
【００５４】
図７に示すように、読み出しコマンドCMD<R>が入力されると、レディ／ビジー信号R/Bは、“Ｈ（high）”レベル（ready）から“Ｌ(low)”レベル（busy）になる。
【００５５】
そして、入力されたアドレスに基づいて、選択されたコントロールゲート線CG<0>に読み出しに必要な電圧（例えば、0V）が印加される。非選択のコントロールゲート線BL<1>，…,BL<3>に転送電位（例えば、4.5V）が印加される。
【００５６】
ソース線側セレクトゲート線SGSに、ソース線側選択トランジスタSTSをオフにする電位が印加され、ソース線SLに、接地電位Vssが印加される。これによって、全てのNANDセルユニットPSG<0>,PSG<1>,…,PSG<3>において、コントロールゲート線CG<0>に接続されたメモリセルからデータが読み出せる状態になる。  
そして、本動作例においては、全てのビット線BL<0>，BL<1>，…,BL<3>に所定の電位が供給される。  
この後、ビット線側セレクトゲート線SGD<0>,…,SGD<3>のアクティブ（Ｈレベル）／非アクティブ（Ｌレベル）が切り替えられる。
【００５７】
例えば、第１のビット線側セレクトゲート線SGD<0>に、ＮＡＮＤセルユニットPSG<0>内のビット線側選択トランジスタSTD<0>をオンにする電位が供給される。
【００５８】
すると、１つのブロック内に含まれる複数のＮＡＮＤセルユニットPSG<0>,PSG<1>,…,PSG<3>のうち、第１のビット線側セレクトゲート線SGD<0>を用いているＮＡＮＤセルユニットPSG<0>が、各ビット線BL<0>，BL<1>，…,BL<3>と導通する。これによって、各ビット線BL<0>，BL<1>，…,BL<3>に接続されたＮＡＮＤセルユニットPSG<0>が、読み出し回路32と接続される。他の非選択ビット線側セレクトゲート線SGD<1>，…,SGD<3>には、電位は供給されないため、ＮＡＮＤセルユニットPSG<0>を除く他のＮＡＮＤセルユニットPSG<1>,…,PSG<3>は、ビット線（センスアンプ）から電気的に切断される。
【００５９】
そして、すべてのＮＡＮＤセルユニットPSG<0>内において、選択コントロールゲート線CG<0>に接続された複数のメモリセルが読み出し可能となる。それらのメモリセルの閾値電圧（データ）に基づいてビット線BL<0>， BL<1>， …BL<3>を流れる電流が、読み出し回路32内のセンスアンプ20によってセンスされる。これによって、レディ／ビジー信号R/Bが“Ｌ”レベル中に、選択されたメモリセル（以下、選択セル）のデータ（２値メモリの場合には、“０”又は“１”）が読み出され、読み出し回路32内のラッチ21に保持される。
【００６０】
そして、各ラッチ21に保持されたビットは、リードイネーブル信号/REに応じ、各データバスI/OBUS<0>，I/OBUS<1>，…,I/OBUS<3>にそれぞれ出力される。１つの読み出し単位（ページ）のデータPage<0>として、外部入出力装置（以下、Ｉ／Ｏ）に出力される。
【００６１】
尚、メモリセルのデータがラッチ21に保持されるために十分な時間を確保して、レディ／ビジー信号R/Bは、“Ｌ”レベルから“Ｈ”レベルにされ、第１のビット線側セレクトゲート線SGD<0>とコントロールゲート線CG<0>が非アクティブされる。
【００６２】
第１のビット線側セレクトゲート線SGD<0>を用いているＮＡＮＤセルユニットを１つの読み出し単位としたデータPage<0>の読み出しが終了した後、例えば、第２のビット線側選択トランジスタSGD<1>を用いたＮＡＮＤセルユニットを１つの読み出し単位とした読み出し動作が実行される。第２のビット線側セレクトゲート線SGD<1>が選択された読み出しは、第１のビット線側セレクトゲート線SGD<0>が選択された読み出し動作と、実質的に同様の動作で、実行される。
【００６３】
即ち、第２のビット線側セレクトゲート線SGD<1>に第２のビット線側選択トランジスタSTD<0>,STD<1>,…,STD<3>をオンにする電位が供給される。これによって、各ビット線BL<0>，BL<1>，…,BL<3>において、第２のビット線側セレクトゲート線SGD<1>を用いているＮＡＮＤセルユニットPSG<1>は、センスアンプ20と接続される。そして、各ＮＡＮＤセルユニットPSG<1>において、選択コントロールゲート線CG<0>に接続された選択セルの閾値電圧がセンスされ、ラッチ21にデータが保持される。そして、各ラッチ21に保持されたデータ（“０”又は“１”）が、ページ単位のデータPage<0>, Page<1>として、Ｉ／Ｏに出力される。
【００６４】
第３及び第４のビット線側セレクトゲート線SGD<2>, SGD<3>を共通に用いているＮＡＮＤセルユニットPSG<2>, PSG<3>に対しても、セレクトゲート線の電位が制御される、換言すると、ビット線側選択トランジスタSTD<2>, STD<3>のオン／オフを順次切り替えることによって、同じビット線側セレクトゲート線を用いた各ＮＡＮＤセルユニットを１つの読み出し単位として、ページPage<2>, Page<3>がＩ／Ｏに順次読み出される。
【００６５】
尚、ここでは、第１のビット線側セレクトゲート線SGD<0>を用いているＮＡＮＤセルユニットPSG<0>に対して、第１のコントロールゲート線CG<0>を選択して場合について述べたが、第１のビット線側セレクトゲート線SGD<0>を用いているＮＡＮＤセルユニットPSG<0>に対して、第２乃至第４のコントロールゲート線CG<1>，…,CG<3>を選択しても良いのはもちろんである。第２乃至第４のコントロールゲート線CG<1>，…,CG<3>を選択他場合においても、第１のコントロールゲート線CG<0>と同様の動作及びページサイズで、データを読み出せる。
【００６６】
以上のように、本実施形態に係るＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、各ビット線BL<0>，BL<1>，…,BL<3>には、１つのセンスアンプ20と１つのラッチ21から構成される読み出し回路32が接続される。
【００６７】
そして、本動作例においては、同じビット線側セレクトゲート線SGD<0>, SGD<1>, …SGD<3>をそれぞれ用いているＮＡＮＤセルユニットPSG<0>, PSG<1>,…PSG<3>を、１つの読み出し単位とし、ビット線側セレクトゲート線SGD<0>,SGD<1>,…,SGD<3>のオン／オフを順次切り替えて、メモリセルのデータを読み出している。
【００６８】
これによって、二次元構造のフラッシュメモリとは異なった独特なデバイス構造を有するＢｉＣＳメモリにおいても、例えば、ＳＧ単位読み出しのような、１つの読み出し単位のデータを、外部に出力することができる。
【００６９】
この読み出し動作によれば、次の読み出しコマンドCMD<R>が入力される前に、データの読み出しが可能なため、データ転送を高速化できる。
【００７０】
また、次の読み出しコマンドCMD<R>が入力されるまで、各ラッチ21にデータが保持されたままなので、本例の動作によれば、キャッシュ読み出しもできる。
【００７１】
したがって、本実施形態に係るＢｉＣＳメモリにおいて、データ読み出しの効率化を図ることができる。
【００７２】
（２）  動作例２  
図８及び図９を用いて、本実施形態に係るＢｉＣＳメモリの動作例２について、説明する。尚、図６及び図７と同一の部材に関しては、同一符号を付し、詳細な説明は省略する。
【００７３】
（ａ）回路構成  
本例においては、図８に示すように、読み出し回路32は、複数のラッチ21<0>, 21<1>, …21<3>が、読み出し回路32内に設けられる。そして、複数のラッチ21<0>, 21<1>, …21<3>は、セレクタ25を介して１つのセンスアンプ20に接続されている。  
１つの読み出し回路32内のラッチ21<0>, 21<1>, …21<3>は、各ビット線BL<0>， BL<1>， …BL<3>に接続されたＮＡＮＤセルユニットPSG<0>,PSG<1>,…,PSG<3>毎にそれぞれ対応する。また、１つの読み出し回路内の各ラッチ21<0>,21<1>,…,21<3>は、同じデータバスI/OBUS<0>，I/OBUS<1>，…,I/OBUS<3>にそれぞれ接続される。また、各ビット線BL<0>,BL<1>,…,BL<3>に接続される読み出し回路３２毎に、それぞれ異なるデータバスI/OBUS<0>，I/OBUS<1>，…,I/OBUS<3>に接続されている。
【００７４】
セレクタ25は制御信号CONTによってその動作が制御され、制御信号CONTに基づいて、センスアンプ21と複数のラッチ21<0>, 21<1>,…,21<3>との接続関係を変化させる。制御信号CONTROLは、読み出し選択されたNANDセルユニット（SG単位）PSG<0>,PSG<1>,…,PSG<3>に対応した信号である。
【００７５】
（ｂ）動作  
図９は、図８に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し動作の一例を説明するためのタイミングチャートである。ここでは、動作例１と同様に、コントロールゲート線CG<0>を選択した場合について説明する。尚、動作例１と同じ動作に関しては、詳細な説明を省略する。
【００７６】
図９に示すように、コマンドCMD<R>とアドレスが入力され、ビット線BL<0>，BL<1>,…,BL<3>、コントロールゲート線CG<0>及びセレクトゲート線SGD<0>，SGD<1>,…,SGD<3>が、それぞれアクティブにされる。
【００７７】
はじめに、第１のビット線側セレクトゲート線SGD<0>がアクティブにされ、第１のビット線側選択トランジスタSTD<0>がオン状態となる。そして、第１のビット線側セレクトゲート線SGD<0>を用いている各ＮＡＮＤセルユニットPSG<0>が、センスアンプ20と導通し、選択セルのデータ（閾値電圧）がセンスされる。
【００７８】
センスされたデータは、制御信号CONTによって制御されたセレクタ25により、選択されたＮＡＮＤセルユニットPSG<0>に対応する各ラッチ21<0>に保持される。  
そして、保持されたデータは、リードイネーブル信号／REに応じて、各ラッチ21<0>からデータバスI/OBUS<0>,I/OBUS<1>,…,I/OBUS<3>に出力され、１ページ分のデータPage<0>として、Ｉ／Ｏに出力される。
【００７９】
第１のビット線側セレクトゲート線SGD<0>を用いているＮＡＮＤセルユニットPSG<0>と同様に、ビット線側選択トランジスタSTD<1>,…,STD<3>のオン／オフを順次切り替えることによって、ビット線側セレクトゲート線SGD<1>,…,SGD<3>を用いているＮＡＮＤセルユニットPSG<1>,…,PSG<3>のそれぞれを１つの読み出し単位（ＳＧ単位）として、所定のページサイズのデータPage<1>,…,Page<3>が、Ｉ／Ｏに出力される。
【００８０】
尚、第２のビット線側セレクトゲート線SGD<1>を用いたＮＡＮＤセルユニットPSG<1>からデータを読み出す場合、センスされた選択セルのデータは、セレクタ25を経由して、第2のラッチ21<1>に保持される。これと同様に、第３及び第４のビット線側セレクトゲート線SGD<2>, SGD<3>を用いているＮＡＮＤセルユニットPSG<2>, PSG<3>から読み出されたデータは、制御信号CONTによって制御されたセレクタ25を経由して、第３又は第４のラッチ21<2>, 21<3>にそれぞれ保持される。
【００８１】
以上のように、図８に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいても、同じビット線側セレクトゲート線を用いているＮＡＮＤセルユニットを読み出し単位（ＳＧ単位読み出し）で、読み出し動作が実行される。
【００８２】
本例によれば、読み出し回路内のラッチ数の増大により、保持できるページ数が増大するため、キャッシュ読み出しの効率化を図ることができ、キャッシュ読み出しによるデータ転送を高速化できる。
【００８３】
したがって、本例においても、データ読み出しの効率化を図ることができる。
【００８４】
（３）  動作例３  
図６及び図１０を用いて、本実施形態に係るＢｉＣＳメモリの動作例３について、説明する。図１０は、図に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、ＳＧ単位読み出しの一例を説明するためのタイミングチャートである。
【００８５】
図１０に示す読み出し動作は、図６のメモリに対してページ単位のデータの連続読み出しを行う場合を示している。尚、本例においても、選択されたコントロールゲート線は、第１のコントロールゲート線CG<0>とする。
【００８６】
連続読み出しコマンドCMD<SR>とアドレスが入力される。入力されるアドレスは、連続読み出しの対象となる開始アドレスと終了アドレスを示す。
【００８７】
ページの連続読み出しが指示されると、選択コントロールゲート線CG<0>は、選択セルのデータがラッチ21に出揃うまで、アクティブ状態が持続される。
【００８８】
選択セルのデータがラッチ21に保持された後、開始アドレスに対応する選択されたビット線側セレクトゲート線SGD<0>，SGD<1>,…,SGD<3>は、非アクティブ（“L”レベル）にされる。これによって、データPage<0>はリードイネーブル信号/REに対応して、Ｉ／Ｏに出力される。これに続いて、ビット線側セレクトゲート線SGD<0>，SGD<1>,…,SGD<3>のアクティブ／非アクティブ、即ち、ビット線側選択トランジスタSTD<1>,…,STD<3>のオン／オフが切り替えられ、各ページのデータPage<1>,…,Page<3>が、Ｉ／Ｏに順次出力される。
【００８９】
図１０に示す例では、終了アドレスに対応するビット線側セレクトゲート線まで、ビット線側セレクトゲートの切り替えが行われ、それぞれ同じビット線側セレクトゲート線を用いたＮＡＮＤセルユニットを１つページ単位（ＳＧ単位）として、順次データが読み出される。
【００９０】
このように、本動作例によれば、ＳＧ単位を１つのページ単位とする読み出しを、連続して実行することができる。
【００９１】
また、本動作例によれば、選択されたコントロールゲート線は、データの読み出しが終了するまで、電位が供給された状態（アクティブ状態）が持続される。これによれば、コントロールゲート線が長くなるＢｉＣＳメモリにおいて、コントロールゲート線の充電・放電に起因する動作遅延を抑制できる。
【００９２】
尚、図１０に示す例では、４ページ分のデータを連続して読み出す例を示しているが、リードイネーブル信号/REに基づいて、２ページ分、或いは、３ページ分のデータを読み出すことができるのはもちろんである。また、図８に示す回路においても、上記とほぼ同様の動作を用いて、連続読み出しが可能であるのはもちろんである。
【００９３】
したがって、本例においても、データの読み出しを効率化できる。
【００９４】
（４）  動作例４  
図１１及び図１２を用いて、本実施形態に係るＢｉＣＳメモリの動作例４について、説明する。尚、上述と同一の部材に関しては、同一符号を付し、詳細な説明は省略する。
【００９５】
（ａ）  回路構成  
図１１は、動作例４を説明するためのＢｉＣＳ-ＮＡＮＤフラッシュメモリの等価回路図である。
【００９６】
本動作例で述べるデータの読み出しは、同じビット線に接続される複数のＮＡＮＤセルユニットにおいて、同じコントロールゲート線に接続される複数のメモリセルのデータを１つの読み出し単位として、実行される。このように、同じコントロールゲート線に接続された複数のメモリセルを１つの読み出し単位とする読み出し動作を、以下では、ＣＧ単位（第２の読み出し単位）読み出しと呼ぶ。
【００９７】
ＣＧ単位読み出しを用いたＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、読み出し回路３２は、図８に示されるＳＧ単位読み出しを用いたメモリと同様に、１つのセンスアンプ20と複数のラッチ21<0>,21<1>,…,21<3>とを有している。そして、セレクタ25によって、センスアンプ20とラッチ21<0>,21<1>,…,21<3>との接続関係が制御される。
【００９８】
図１０に示す読み出し回路32では、１つの読み出し回路32内のラッチ21<0>, 21<1>, …21<3>の各々は、それぞれ異なるデータバスI/OBUS<0>， I/OBUS<1>， …I/OBUS<3>と接続されている。また、各ビット線BL<0>,BL<1>,…,BL<3>に接続される読み出し回路３２の各々は、それぞれ同じ接続関係でデータバスI/OBUS<0>， I/OBUS<1>， …I/OBUS<3>に接続されている。
【００９９】
図１０に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリの回路構成によれば、１つのビット線に接続された複数のＮＡＮＤセルユニットに対して、１つのセンスアンプでよく、読み出し回路３２の回路規模を縮小できる。
【０１００】
（ｂ）  動作  
図１２は、ＣＧ単位読み出しを用いたＢｉＣＳ-ＮＡＮＤフラッシュメモリの動作を示すタイミングチャートである。
【０１０１】
はじめに、読み出しコマンドCMD<R>とアドレス信号Addが入力され、アドレス信号に対応したビット線、コントロールゲート線が選択され、データの読み出しが開始される。ここでは、ビット線BL<0>とコントロールゲート線CG<0>が選択された場合について、説明する。
【０１０２】
選択されたコントロールゲート線CG<0>及びビット線BL<0>に電位が供給される。尚、ソース線セレクトゲート線SGSには、ソース線側選択トランジスタをオフする電位が供給され、ソース線SLには、接地電位が供給される。  
ＢｉＣＳ−ＮＡＮＤフラッシュメモリでは、１つのビット線に複数のＮＡＮＤセルユニットが共通に接続されているので、ビット線側選択トランジスタSTD<0>, STD<1>, …STD<3>のオン／オフを順次切り替えて、各ＮＡＮＤセルユニット内の選択セルのデータを、順次センスする。
【０１０３】
例えば、はじめに、第１のビット線側セレクトゲート線SGD<0>に、ビット線側選択トランジスタがオンする電位が、供給される。第１のビット線側セレクトゲート線SGD<0>を用いているＮＡＮＤセルユニット内の選択セルのデータ（閾値電圧）が、センスアンプ20によって、センスされる。そして、センスされたデータが、選択されたＮＡＮＤセルユニットに対応する所定のラッチ21<0>に保持される。尚、読み出されたデータは、制御信号CONTによって制御されたセレクタ25を経由して、所定のラッチに入力される。制御信号CONTは、例えば、選択されたＮＡＮＤセルユニットを示す信号である。
【０１０４】
選択セルのデータがラッチ21<0>に保持された後、選択コントロールゲート線CG<0>及び選択ビット線側セレクトゲート線SGD<0>は、一度非アクティブにされる。
【０１０５】
続いて、選択コントロールゲート線CG<0>が再度アクティブにされた後、第２のビット線側セレクトゲート線SGD<1>（ビット線側選択トランジスタSTD<1>）がアクティブにされる。そして、第２のビット線側セレクトゲート線SGD<1>を用いているＮＡＮＤセルユニット内の選択セルのデータが、センスアンプ20によってセンスされ、所定のラッチ21<1>に保持される。この後、第２のビット線側セレクトゲート線SGD21<1>は非アクティブにされる。また、選択コントロールゲート線CG<0>は再び非アクティブにされる。
【０１０６】
第１及び第２のビット線側セレクトゲート線SGD<0>, SGD<1>と同様に、第３及び第４のビット線側セレクトゲート線SGD<0>, SGD<1>が駆動される。つまり、第３及び第４のビット線側セレクトゲート線SGD<0>, SGD<1>が順次アクティブにされ、それらのビット線側セレクトゲート線SGD<0>, SGD<1>を用いているＮＡＮＤセルユニットにおいて、選択コントロールゲート線CG<0>に接続されたメモリセルのデータがセンスされ、所定のラッチ21<2>, 21<3>に順次保持される。
【０１０７】
そして、第１のビット線BL<0>に属する全てのビット線側セレクトゲート線SGD<0>, SGD<1>, …SGD<3>を順次切り替え、第１のビット線BL<0>に属する全てのＮＡＮＤセルユニットに対する読み出しが終了すると、リードイネーブル信号/REに同期して、１つの読み出し回路32内のラッチ21<0>, 21<1>, …21<3>にそれぞれ保持されたデータが、データバスI/OBUS<0>，I/OBUS<0>，…I/OBUS<0>に一度に出力され、それらのデータが１つのページとしてＩ／Ｏに出力される。
【０１０８】
尚、他のビット線BL<1>, …BL<3>及び他のコントロールゲート線CG<1>, …CG<3>に対しても、同様の動作で、データが読み出される。
【０１０９】
このように、同じビット線に接続されると共にそれぞれ異なるビット線側セレクトゲート線を用いているＮＡＮＤセルユニットにおいて、同じコントロールゲート線に接続された複数のメモリセルのデータが、１つの単位（ページ）として読み出される。これによれば、１つのビット線に接続されるＮＡＮＤセルユニットの個数が多くなれば、ページサイズが大きくなる。
【０１１０】
また、次の読み出しコマンドが入力されるまで、各メモリセルのデータは、ラッチ21<0>, 21<1>,…,21<3>に保持されたままなので、キャッシュ読み出しもできる。
【０１１１】
さらには、コントロールゲート線CG<0>,CG<1>,…,CG<3>及びビット線側セレクトゲート線SGD<0>,SGD<1>,…,SGD<3>は、接続されるビット線BL<0>,BL<1>,…,BL<3>が異なっているＮＡＮＤセルユニットでも、共通に接続されている。そのため、非選択ビットの読み出し回路とデータバスを電気的に切断しておけば、選択ビット線に対する読み出し動作と共に、非選択ビット線に対しても、データを読み出しておき、ラッチに保持しておくことも可能である。
【０１１２】
したがって、図１１及び図１２に示される本例のＣＧ単位の読み出し動作においても、データ読み出しの効率化を図ることができる。
【０１１３】
（５）  動作例５  
図１１及び図１２を用いて説明した読み出し動作例においては、ビット線側セレクトゲート線SGD<0>,SGD<1>,…,SGD<3>のアクティブ／非アクティブと同期して、コントロールゲート線CG<0>のアクティブ／非アクティブを切り替えた。但し、図１０に示されるＳＧ単位の連続読み出し動作と同様に、ＣＧ単位のデータの読み出しにおいても、選択されたコントロールゲート線のアクティブ状態を持続させて、連続読み出しを実行しても良い。  
これによれば、コントロールゲート線CG<0>,CG<1>,…,CG<3>が長くなっても、コントロールゲート線の充電・放電に起因する動作遅延を抑制できる。
【０１１４】
また、ＣＧ単位の連続読み出し動作においても、ページ読み出しコマンドが入力されるまで、各ラッチに選択セルのデータが保持されたままなので、キャッシュ読み出しもできる。
【０１１５】
したがって、本例においても、データ読み出しの効率化を図ることができる。
【０１１６】
４．  適用例  
以下、図１４乃至図１８を用いて、本発明の実施形態に係る三次元積層型不揮発性半導体メモリの適用例について、説明する。
【０１１７】
図１３は、本発明の実施形態に係る三次元積層型不揮発性半導体メモリ（例えば、ＢｉＣＳ−ＮＡＮＤフラッシュメモリ）をメモリシステムに適用した例の模式図を示している。
【０１１８】
図１３は、ホスト装置1とメモリカード2を示している。
【０１１９】
ホスト装置（以下、ホストと称する）1は、挿入されるメモリカード2に対してアクセスを行うためのハードウェア及びソフトウェアを備えている。ホスト1は、アプリケーション、オペレーティングシステム等のソフトウェアを備えている。ソフトウェア3は、ユーザから、メモリカード2へのデータの書き込み、メモリカード2からのデータの読み出しを指示される。ソフトウェア3は、書き込み及び読み出しをファイルシステム4に指示する。
【０１２０】
ファイルシステム4は、管理対象の記憶媒体に記録されているファイル（データ）を管理するための仕組みであり、記憶媒体の記憶領域内に管理情報を記録し、この管理情報を用いてファイルを管理する。ファイルシステム４では、記憶媒体におけるファイルやフォルダなどのディレクトリ情報の作成方法、ファイルやフォルダなどの移動方法や削除方法、データの記録方式、管理情報が記録されている領域の場所や利用方法などが定められている。
【０１２１】
ホスト1は、インターフェース5を有する。インターフェース5は、ホスト1とメモリカード2（コントローラ7）との間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなる。ホスト1は、インターフェース5を介してメモリカード2と通信する。インターフェース5は、ホスト1とメモリカード2とが通信するのに必要な様々な取り決めを規定し、後述のメモリカード2のインターフェース11と相互に認識可能な各種のコマンドの組を備えている。また、インターフェース5は、メモリカード２のインターフェース11と接続可能なハードウェア上の構成（ピンの配置、数等）も含む。
【０１２２】
メモリカード2は、メモリ6、メモリ6を制御するためのコントローラ７を有する。
【０１２３】
メモリカード2は、ホスト1に接続されたとき、又は、オフ状態のホスト1に挿入された状態でホスト1がオンされたときに、ホスト1からのアクセスに応じた処理を行う。
【０１２４】
メモリ6は、例えば、ＢｉＣＳ−ＮＡＮＤフラッシュメモリが用いられる。
【０１２５】
メモリ6は、データを不揮発に記憶し、複数のメモリセルからなるページと呼ばれる単位でデータの書き込み及び読み出しを行う。ページには、各ページに固有の物理アドレスが割り当てられている。また、メモリ6は、複数のページからなる物理ブロックと呼ばれる単位でデータの消去を行う。なお、物理ブロック単位で物理アドレスが割り当てられていることもある。
【０１２６】
コントローラ7は、メモリ6によるデータの記憶状態を管理する。記憶状態の管理とは、どの物理アドレスのページ（または物理ブロック）が、ホスト１により割り当てられたどの論理アドレスのデータを保持しているかの関係、及びどの物理アドレスのページ（または物理ブロック）が消去状態（何も書き込まれていない、または無効なデータを保持している状態）であるかを管理することを含んでいる。
【０１２７】
コントローラ7は、インターフェース11、ＭＰＵ（micro processing unit）12、ＲＯＭ（read only memory）13、ＲＡＭ（read only memory）14、メモリインターフェース15を含んでいる。
【０１２８】
インターフェース11は、ホスト1とコントローラ7の間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなる。メモリカード2（コントローラ6）は、インターフェース11を介してとホスト1と通信する。インターフェース11は、インターフェース5と同様に、両者の通信を可能とする取り決めを規定し、各種のコマンドの組を備え、ハードウェア上の構成（ピンの配置、数等）も含む。
【０１２９】
ＭＰＵ12は、メモリカード1全体の動作を司る。ＭＰＵ12は、例えば、メモリカード2が電源供給を受けた際に、ＲＯＭ13内に格納されているファームウェア（制御プログラム）をＲＡＭ14上に読み出して所定の処理を実行する。ＭＰＵ12は、制御プログラムに従って、各種のテーブル（後述）をＲＡＭ14上で作成したり、ホスト1から書き込みコマンド、読み出しコマンド、消去コマンドを受けてメモリ6に対する所定の処理を実行したりする。
【０１３０】
ＲＯＭ13は、ＭＰＵ12により制御される制御プログラムなどを格納する。ＲＡＭ14は、ＭＰＵ12の作業エリアとして使用され、制御プログラムや各種のテーブルを一時的に記憶する。このようなテーブルとして、ファイルシステム4によってデータに割り当てられた論理アドレスを、そのデータを実際に記憶しているページの物理アドレスへ変換するための変換テーブル（論物テーブル）が含まれる。メモリインターフェース15は、コントローラ7とメモリ6とのインターフェース処理を行う。
【０１３１】
メモリ６内の記憶領域は、保存されるデータの種類に応じて、機能の観点から複数の領域に区分けされている。この複数の領域は、例えばシステムデータ領域、機密データ領域、保護データ領域、ユーザデータ領域等を含む。
【０１３２】
システムデータ領域は、コントローラ７が、その動作に必要なデータを保存するためにメモリ６内で確保しておく領域である。機密データ領域は、暗号化に用いる鍵情報や認証時に使用する機密データを保存しており、ホスト１はアクセスできない。保護データ領域は、重要なデータ、セキュアなデータを格納する。
【０１３３】
ユーザデータ領域は、ホスト１が自由にアクセス及び使用することが可能で、例えばＡＶコンテンツファイルや画像データ等のユーザデータを格納する。以下の説明で、メモリ６は、このユーザデータ領域を指すものとする。なお、コントローラ７は、ユーザデータ領域の一部を確保し、自身の動作に必要な制御データ（論物テーブル等）を保存する。
【０１３４】
図１５は、メモリ6のメモリセルアレイ近傍のブロックレイアウトの一例を示している。このブロックレイアウトは、例えば、図１のＢｉＣＳ−ＮＡＮＤフラッシュメモリに対応し、コントロールゲート線ドライバ及びソース線側セレクトゲート線ドライバがメモリセルアレイの一端に配置され、ビット線側セレクトゲート線ドライバがメモリセルアレイの一端に配置された例を示している。
【０１３５】
メモリセルアレイ31のＸ方向の一端（右側）には、ドライバ33R、レベルシフタ34R及びアドレスデコーダ35Rが配置される。ドライバ33Rは、ワード線WL及びソース線側セレクトゲート線SGSを書き込み／読み出し／消去時に駆動するドライバであり、転送トランジスタを含む。
【０１３６】
メモリセルアレイ31のＸ方向の他端（左側）には、ドライバ33L、レベルシフタ34L及びアドレスデコーダ35Lが配置される。ドライバ33Lは、ビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【０１３７】
また、メモリセルアレイ31のＹ方向の一端には、読み出し回路32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、読み出し回路32に接続される。
【０１３８】
このブロックレイアウトは、図１のBiCS-NANDフラッシュメモリに対応するため、ブロックBK<0>, BL<1>, …BK<n>内にそれぞれ複数本のビット線側セレクトゲート線SGDが配置される。即ち、メモリセルアレイ31の一端に配置されるワード線ドライバ及びソース線側セレクトゲート線ドライバ33Rとは別に、メモリセルアレイ31の他端にビット線側セレクトゲート線ドライバ33Lが配置される。
【０１３９】
但し、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33L, 33Rを、まとめて、メモリセルアレイ31の一端に配置してもよい。このように、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33L, 33Rをまとめることで、アドレスデコーダ35L, 35R及びレベルシフタ34L, 34Rも１つにまとめることができ、周辺回路を効率的にレイアウトすることが可能になる。
【０１４０】
図１６は、BiCSメモリのブロックレイアウトの一例を示している。  
図１６に示すブロックレイアウトは、２つのメモリセルアレイ31L, 31Rを設けている。２つのメモリセルアレイ31L, 31Rを設けることで、各メモリセルアレイ内のワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを短くできるため、信号遅延及びカップリングノイズを抑制できる。
【０１４１】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33L, 33R、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33L, 33Rは、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【０１４２】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、読み出し回路32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、読み出し回路32L, 32Rに接続される。
【０１４３】
このブロックレイアウトでは、レベルシフタ34及びアドレスデコーダ35は、２つのメモリセルアレイ31L, 31Rで共有化されるが、ドライバ33Lは、メモリセルアレイ31Lに対応して設けられ、ドライバ33Rは、メモリセルアレイ31Rに対応して設けられる。このように、メモリセルアレイ毎にドライバを設ければ、２つのメモリセルアレイでドライバを共有する場合よりも配線レイアウトが簡略化される。
【０１４４】
但し、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33L, 33Rを、２つのメモリセルアレイ31L, 31Rで共有化してもよい。このドライバ33L, 33Rを共有化することで、ドライバの面積を削減できる。
【０１４５】
図１７を用いて、メモリ６のメモリ空間の構成について説明する。図１５及び図１６に示すように、メモリセルアレイ31は、複数の物理ブロックBK<0>, BL<1>, …BK<n>を含んでいる。各物理ブロックBK<0>, BL<1>, …BK<n>は、図１７に示すように、複数のページPGから構成される。メモリカードのデータの書き込み及び読み出しは、複数のメモリセルトランジスタの集合毎に行われ、このメモリセルトランジスタの集合からなる記憶領域が１つのページPGに対応する。各物理ブロックBK<0>, BL<1>, …BK<n>は、例えば、１２８ページからなる。メモリ６へのデータ入出力は、１ページ分の単位で実行される。データの消去は物理ブロックＢＬＫ単位で行われる。
【０１４６】
メモリカードのデータ読み出しの際のページPGとして、本発明の実施形態で述べた第１の読み出し単位（ＳＧ単位）又は第２の読み出し単位（ＣＧ単位）が、用いられる。
【０１４７】
例えば、図１５及び図１６に示すメモリセルアレイにおいて、ＳＧ単位読み出し又はＣＧ単位読み出しのいずれか一方のみに規定して、データを読み出してもよい。
【０１４８】
図１５に示すように、メモリ6が１つのメモリセルアレイ31を有する場合には、ブロック毎にＳＧ単位又はＣＧ単位のいずれか一方でデータを読み出すように設定しても良い。また、読み出し回路３２とデータバスとの間に、選択回路を設け、外部からの制御によって、読み出し回路３２内のラッチとデータバスとの接続関係を切り替えて、読み出し単位を変更できるようにしても良い。
【０１４９】
図１６に示すように、メモリ6が２つのメモリセルアレイ31L, 31Rを有する場合、一方のメモリセルアレイ31Ｌは、ＳＧ単位でデータを読み出すように設定し、他方のメモリセルアレイ31Ｒは、ＣＧ単位でデータを読み出すように設定しても良い。
【０１５０】
このように、本発明の実施形態に係るＢｉＣＳ−ＮＡＮＤフラッシュメモリが用いている第１の読み出し単位（ＳＧ単位）と第２の読み出し単位（ＣＧ単位）は、メモリシステム（メモリカード）のデータの読み出し単位であるページに、適用できる。
【０１５１】
図１８は、メモリシステムの読み出し単位を選択・変更するための構成を示す図である。図１８に示すように、インターフェース５には、読み出し単位選択肢確認コマンドが設けられている。読み出し単位選択肢確認コマンドはホスト1から供給され、インターフェース5，11を介して、メモリカード2によって受け取られる。コントローラ７は、このコマンドを受け取ると、自身が設定されることが可能な読み出し単位についてのデータをレスポンスとして、ホスト1に送信する。本適用例において、メモリカード2に設定可能な読み出しは、ＳＧ単位読み出し又はＣＧ単位読み出しである。
【０１５２】
また、インターフェース5には、読み出し単位設定コマンドが設けられている。ホスト1は、読み出し選択肢確認コマンドを用いて、設定可能な選択肢（ＳＧ単位又はＣＧ単位）の中から、希望の１つを決定する。そして、読み出し単位設定コマンドが、ホスト1から供給され、インターフェース5，11を介してメモリカード2によって受け取られる。読み出し単位設定コマンドの引数には、例えば、ホスト1が要求する設定の識別番号が示されている。
【０１５３】
コントローラ7は、読み出し単位設定コマンド内の引数を、例えば、システムデータ領域に記憶する。また、コントローラ7は、自身の設定を、指定された設定の読み出し単位へと変更する。そして、設定変更が成功すると、メモリカード2は、設定変更成功の旨が表示されたレスポンスをホスト1に供給する。以降、メモリカード2は、設定された読み出し単位でデータを読み出す。現在メモリシステムに設定されている読み出し単位は、例えば、初期動作時に、専用のコマンドによって、メモリカード2からホスト1に読み出される。
【０１５４】
このように、読み出し単位を選択・変更する機能をメモリシステムに備えることによって、メモリカードの読み出し単位を適宜選択できる。
【０１５５】
したがって、メモリカードに、本発明の実施形態に係る２つの読み出し単位を有する三次元積層型不揮発性半導体メモリを適用することによって、メモリカードに記憶されるファイルの管理・運用を効率化できる。
【０１５６】
５．  応用例  
本発明の実施形態に係る三次元積層型不揮発性半導体メモリにおいて、ＢｉＣＳメモリのメモリセルの構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるＭＯＮＯＳ型が有効であると考えられている。しかし、本発明の例は、これに限られず、電荷蓄積層が導電性のポリシリコンから構成されるフローティングゲート型に適用することも可能である。  
さらに、１つのメモリセルに記憶させるデータ値については、２値(two-level)であってもよいし、３値(three-level)以上の多値(multi-level)であってもよい。
【０１５７】
また、本発明の実施形態は、ビットコストスケーラビリティを実現するため、１つのセルユニットが直列接続された複数のメモリセル(ＮＡＮＤストリング)から構成されるＢｉＣＳ−ＮＡＮＤフラッシュメモリに有効である。その一例としてのＢｉＣＳ−ＮＡＮＤフラッシュメモリについて、図１乃至図４を用いて説明したが、本発明の実施形態は、これに限定されない。
【０１５８】
例えば、図１９乃至図２１に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリに対しても、本発明の実施形態を適用できる。尚、図１９乃至図２１において、図１乃至図４に示される部材と実質的に同じ機能を有する部材については、同一符号を付してある。
【０１５９】
図１９は、図１に示される例とは異なる構造のＢｉＣＳ−ＮＡＮＤフラッシュメモリの鳥瞰図を示している。図２０は、ブロック（メモリセルアレイ）の一部を抽出した鳥瞰図である。又、図２１は、ブロック内に設けられた１つのＮＡＮＤセルユニットの等価回路図を示している。
【０１６０】
図１９及び図２０に示される構造のＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいても、例えば、導電性ポリシリコンから構成される３以上の導電層が積層される（本例では６層構造）。そして、複数の活性層（アクティブエリア）UAAが、積層された複数の導電層を突き抜け、活性層と導電層の交差箇所に、メモリセルが形成される。図１９及び図２０に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリは、積層された導電層のうち最下層の導電層はプレート状に形成されているが、最下層を除いた他の導電層は、ライン状に形成されている。尚、図１９に示されるように、積層されている導電層のｘ方向の端部は、図１に示す例と同様に、各々の導電層にコンタクトをとるために階段状に形成される。
【０１６１】
図１９及び図２０に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、複数の活性層ＵＡＡは、例えば、ｘ方向から見た形状が、Ｕ字状の形状になっている。図２０に示されるように、このＵ字状の活性層UAAは、柱状に形成された２つの半導体柱SPの下端が、連結部ＪＰによって接続された構造になっている。
【０１６２】
これに伴って、図１乃至図４に示す構造において、半導体基板23側に設けられていたソース線ＳＬは、活性層UAAの上端側に設けられたドレイン側セレクトゲート線SGD<4>，SGD<5>よりも上層に設けられる。より具体的には、ビット線BL<0>〜BL<m>が設けられた層とドレイン側セレクトゲート線SGD<4>，SGD<5>が設けられた層との間の層に設けられている。ソース線ＳＬは、ｘ方向に延在し、１つのＵ字状活性層UAAを構成する２つの半導体柱SPのうち、一方の半導体柱に接続される。そして、１つのソース線SLは、ｙ方向に隣接する２つのＮＡＮＤセルユニットNANDで共有される。
【０１６３】
また、ソース線側セレクトゲート線SGS<4>，SGS<5>は、例えば、ビット線側セレクトゲート線SGD<4>，SGD<5>と同じ導電層から構成され、ｘ方向に延びるライン状の導電線となっている。
【０１６４】
このように、図１９及び図２０に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、２つの半導体柱SPを含むため、図２１に示されるように、１つのＮＡＮＤセルユニットNANDは、メモリセルの個数が多くなる（本例では８個）。尚、本例では、１つの半導体柱SPには、４個のメモリセルMCが設けられている。
【０１６５】
尚、図２０及び図２１に示す例のように、連結部JPは、バックゲートトランジスタＢＧＴｒを経由して、バックゲート線BGに接続されてもよい。バックゲート線ＢＧとなる導電層は、ワード線となる導電層よりも下層に位置し、バックゲート線ＢＧの形状は、半導体基板23上に２次元的に広がるプレート状である。バックゲートトランジスタＢＧＴｒは、連結部ＪＰとプレート状のバックゲート線ＢＧとの交差箇所に設けられ、例えば、メモリセルＭＣと同じ構造を有する。尚、本例のように、バックゲート線BGが設けられた構造である場合には、連結部JPは、例えば、半導体基板23とは電気的に接続されていない。
【０１６６】
図１９乃至図２１に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、１つのＮＡＮＤセルユニットに対するワード線の本数（メモリセルの個数）、ソース線及びソース線側セレクトゲート線の形成位置が、図１乃至図４に示される例と異なる。しかし、図１９乃至図２１に示す例においても、本発明の実施形態で述べた動作と同様に、ドレイン側セレクトゲート線のアクティブ／非アクティブ、コントロールゲート線のアクティブ／非アクティブをそれぞれ実行できる。
【０１６７】
それゆえ、図１９乃至図２１に示す例に対しても、本発明の実施形態で述べたデータの読み出し方法を適用でき、本発明の実施形態と同様の効果が得られる。
【０１６８】
また、本発明の実施形態に係る三次元積層型不揮発性半導体メモリにおいて、ＢｉＣＳ-ＮＡＮＤフラッシュメモリのように、メモリセルアレイがＢｉＣＳ技術を用いたBiCSメモリから構成される例について、説明した。しかし、本発明の例は、ＢｉＣＳメモリに限らず、ＲｅＲＡＭ(Resistive Random Access Memory)やＰＲＡＭ(Phase change Random Access Memory)において、記憶素子となる抵抗変化素子が複数個積層されて、三次元構造のメモリセルアレイを構成する場合においても、本発明の実施形態の読み出し方式は適用可能である。尚、ＲｅＲＡＭは、電圧の印加により抵抗値が大きく変化することを利用した記憶素子を用いた半導体メモリである。ＰＲＡＭは、例えば結晶相変化を利用した記憶素子を用いた半導体メモリである。
【０１６９】
６．  その他  
本発明の例によれば、半導体メモリのデータの読み出しを効率化できる。
【０１７０】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１７１】
【図１】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの鳥瞰図。
【図２】ＮＡＮＤセルユニットの鳥瞰図。
【図３】ＮＡＮＤセルユニットの断面構造図。
【図４】メモリセルアレイの等価回路図。
【図５】ＢｉＣＳ−ＮＡＮＤと二次元ＮＡＮＤとの比較図。
【図６】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し回路を示す等価回路図。
【図７】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し動作を説明するための波形図。
【図８】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し回路を示す等価回路図。
【図９】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し動作を説明するための波形図。
【図１０】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し動作を説明するための波形図。
【図１１】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し回路を示す等価回路図。
【図１２】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し動作を説明するための波形図。
【図１３】ＢｉＣＳ−ＮＡＮＤフラッシュメモリの読み出し動作を説明するための波形図。
【図１４】本発明の実施形態の適用例を示す図。
【図１５】メモリセルアレイのレイアウトを示すブロック図。
【図１６】メモリセルアレイのレイアウトを示すブロック図。
【図１７】メモリのメモリ空間の構成を示す図。
【図１８】読み出し単位を選択するための構成を示す図。
【図１９】本発明の実施形態の応用例を説明するための図。
【図２０】本発明の実施形態の応用例を説明するための図。
【図２１】本発明の実施形態の応用例を説明するための図。
【符号の説明】
【０１７２】
BL<0>, BL<1>, …BL<3>：ビット線、CG<0>, CG<1>, …CG<3>：コントロールゲート線PSG<0>, PSG<1>, …PSG<3>：ＮＡＮＤセルユニット、SGD<0>, SGD<1>, …SGD<3>：ビット線側セレクトゲート線、SGS:ソース線側セレクトゲート線、SL:ソース線、STD<0>, STD<1>, …STD<3>：ビット線側選択トランジスタ、STS：ソース線側選択トランジスタ、I/OBUS<0>， I/OBUS<0>， …I/OBUS<0>：データバス、２０：センスアンプ、２１：ラッチ、３２：読み出し回路、100：ソース拡散層、101：半導体基板、1：ホスト、2：メモリカード、3：ソフトウェア、4：ファイルシステム、5，11：インターフェース、6：メモリ、7：コントローラ、12：ＭＰＵ、13：ＲＯＭ、14:ＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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