(57)【要約】【課題】ランプアニール工程において温度のばらつきが発生しないように素子分離層の露出部の局所面積率を自動的に最適化すること。【解決手段】本発明の一態様は、半導体集積回路装置のレイアウトを複数の局所領域に分割し、前記半導体集積回路装置を形成する半導体ウェハー表面おいて素子分離層が露出した領域の面積が、前記局所領域の面積に占める比率を、前記局所領域毎に計算し、前記比率に基づいて前記半導体集積回路装置のレイアウトを検証する半導体集積回路装置のレイアウト検証方法である。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体集積回路装置のレイアウトを複数の局所領域に分割し、
前記半導体集積回路装置を形成する半導体ウェハー表面おいて素子分離層が露出した領域の面積が、前記局所領域の面積に占める比率を、前記局所領域毎に計算し、
前記比率に基づいて前記半導体集積回路装置のレイアウトを検証する半導体集積回路装置のレイアウト検証方法。
【請求項２】
前記半導体集積回路装置のレイアウトの領域を、互いに分割数の異なる第１及び第２の分割条件により局所領域に分割し、
第１及び第２の分割条件のそれぞれについて、前記比率を抽出することを特徴とする請求項１に記載の半導体集積回路装置のレイアウト検証方法。
【請求項３】
前記比率の最大値及び最小値の差分を算出し、当該差分に基づいて前記半導体集積回路装置のレイアウトを検証することを特徴とする請求項１又は２に記載の半導体集積回路装置のレイアウト検証方法。
【請求項４】
前記差分の値が所定の規格範囲外である場合、前記半導体集積回路装置のレイアウトを修正することを特徴とする請求項３に記載の半導体集積回路装置のレイアウト検証方法。
【請求項５】
前記比率はランプアニール工程における比率であることを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路装置のレイアウト検証方法。
【請求項６】
前記素子分離層がＳｉＯ２からなることを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路装置のレイアウト検証方法。
【請求項７】
少なくとも１つの半導体チップを含む所定領域をＮ（Ｎは２以上の整数）個の局所領域に分割し、
前記半導体チップ表面の拡散層とゲート電極層のうちどちらかのレイアウトデータが存在しない領域の面積が前記局所領域面積に占める比率を前記Ｎ個の局所領域毎に計算し、
前記比率の最大値と最小値の差を計算し、
前記比率の最大値と最小値の差が所定の値の範囲外であれば前記拡散層とゲート電極層のうちどちらかまたは両方のダミーパターンを挿入するか前記拡散層とゲート電極層のうちどちらかまたは両方のレイアウトデータを変更することを特徴とする半導体集積回路装置のレイアウト検証方法。
【請求項８】
少なくとも１つの半導体チップを含む所定領域をＮ１（Ｎ１は２以上の整数、）個の局所領域に分割する第１の局所領域分割条件を設定し、
前記Ｎ１とは異なるＮ２（Ｎ２は２以上の整数）個の局所領域に分割する第２の局所領域分割条件を設定し、
同様に前記Ｎ１及びＮ２とは異なるＮ３（Ｎ３は２以上の整数）の局所領域に分割する第３局所領域分割条件を設定し、
前記半導体チップ表面の拡散層とゲート電極層のうちどちらかのレイアウトデータが存在しない領域の面積が前記局所領域面積に占める比率を前記第１及び第２、第３の局所領域分割条件毎に計算し、
各々の前記局所領域分割条件での前記比率の最大値と最小値の差を計算し、
さらに前記第１と第２、第１と第３、第２と第３の局所領域分割条件間における前記比率の最大値と最小値の差を各々計算し、
前記比率の最大値と最小値の差が所定の値の範囲外となる組み合わせが生じた場合は前記局所領域の面積の大きい方を前記拡散層とゲート電極層のうちどちらかまたは両方のダミーパターンを挿入するか前記拡散層とゲート電極層のうちどちらかまたは両方のレイアウトデータを変更することを特徴とする半導体集積回路装置のレイアウト検証方法。
【請求項９】
前記比率は、前記局所領域における拡散層とゲート電極層のデータのＯＲ領域と素子分離絶縁膜領域の比率であることを特徴とする請求項７又は８に記載の半導体集積回路装置のレイアウト検証方法及びレイアウト修正方法
【請求項１０】
前記所定の値はランプアニール工程の条件によって決められることを特徴とする請求項７又は８に記載の半導体集積回路装置のレイアウト検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のレイアウト検証方法に関する。
【背景技術】
【０００２】
９０ｎｍ世代以降の半導体プロセスでは、トランジスタのソース・ドレイン部に注入される不純物原子を活性化させる手法として、主にランプアニールが用いられる。ここで、半導体チップ表面においてゲート電極部及び拡散層部に覆われていないＳＴＩ（Shallow Trench Isolation）絶縁膜が露出した領域をＳＴＩ露出部とする。ＳＴＩは素子分離層の１種である。このＳＴＩ露出部の面積率がチップ内で大きくばらつくと、ランプアニール時のチップ上での温度のばらつきも大きくなると近年報告されている（非特許文献１）。これは、ＳｉＯ２からなるＳＴＩ露出部の放射熱係数（emissivity）と、Ｓｉからなるゲート部及び拡散層部の放射熱係数とが異なることが原因であると考えられる。
【０００３】
図８に、ランプアニール工程に至るまでの一般的なＬＳＩの製造フローを示す。まず、拡散層を形成した後、ゲート電極を形成する。次に、ゲート電極の側壁に酸化膜すなわちサイドウォールを形成する。そして、ソース・ドレイン部にイオン注入を行った後、ランプアニールを実施する。
【０００４】
ランプアニール時の半導体ウェハー（チップ）表面は、Ｓｉからなるゲート電極部、拡散層部及びＳｉＯ２からなるＳＴＩ露出部により構成されている。通常、ウェハー表面からランプ熱源により、アニールする。ここで、ウェハー表面の各場所において、Ｓｉとは放射熱係数が異なるＳｉＯ２からなるＳＴＩ露出部の面積率に、局所的な差が生じると、吸収熱容量に差が生じてしまう。
【０００５】
そのため、ランプアニール時に、ウェハー表面での場所による温度のばらつきが増大し、チップ内のデバイス（特に、ＭＯＳトランジスタ素子やシリサイドブロック抵抗素子）の場所毎の特性ばらつきも大きくなる。このばらつき増大の影響により、最終的にＬＳＩの歩留まりが低下し、製造コストが上昇してしまう。
【０００６】
ところで、特許文献１には、エッチングやイオン注入の安定化による歩留まり向上を目的として、拡散層及びゲートの各面積率を自動的に最適化する手法が提案されている。
【特許文献１】特開２００５−３５３９０５号公報
【非特許文献１】I. Ahsan、他２４名、「RTA-driven intra-die variations in stage delay, and parametric sensitivities for 65 nm technology」、IEEE Symposium on VLSI Technology, Digest of Technical Papers、２００６年、p．１７０−１７１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、レイアウトデータから拡散層及びゲートの面積率をそれぞれ独立して算出し、その各面積率が規格範囲以内に入るように設計していた。この面積率の規格範囲は、エッチング条件やＣＭＰプロセス条件から決定される。特許文献１では、ＳＴＩ露出部の面積率を考慮していないため、上述した不純物活性化ランプアニール工程での温度揺らぎを抑制することができない。
【課題を解決するための手段】
【０００８】
本発明の一態様は、
半導体集積回路装置のレイアウトを複数の局所領域に分割し、
前記半導体集積回路装置を形成する半導体ウェハー表面おいて素子分離層が露出した領域の面積が、前記局所領域の面積に占める比率を、前記局所領域毎に計算し、
前記比率に基づいて前記半導体集積回路装置のレイアウトを検証する半導体集積回路装置のレイアウト検証方法である。
【０００９】
本発明の他の一態様は、
少なくとも１つの半導体チップを含む所定領域をＮ（Ｎは２以上の整数）個の局所領域に分割し、
前記半導体チップ表面の拡散層とゲート電極層のうちどちらかのレイアウトデータが存在しない領域の面積が前記局所領域面積に占める比率を前記Ｎ個の局所領域毎に計算し、
前記比率の最大値と最小値の差を計算し、
前記比率の最大値と最小値の差が所定の値の範囲外であれば前記拡散層とゲート電極層のうちどちらかまたは両方のダミーパターンを挿入するか前記拡散層とゲート電極層のうちどちらかまたは両方のレイアウトデータを変更することを特徴とする半導体集積回路装置のレイアウト検証方法である。
【００１０】
本発明の他の一態様は、
少なくとも１つの半導体チップを含む所定領域をＮ１（Ｎ１は２以上の整数、）個の局所領域に分割する第１の局所領域分割条件を設定し、
前記Ｎ１とは異なるＮ２（Ｎ２は２以上の整数）個の局所領域に分割する第２の局所領域分割条件を設定し、
同様に前記Ｎ１及びＮ２とは異なるＮ３（Ｎ３は２以上の整数）の局所領域に分割する第３局所領域分割条件を設定し、
前記半導体チップ表面の拡散層とゲート電極層のうちどちらかのレイアウトデータが存在しない領域の面積が前記局所領域面積に占める比率を前記第１及び第２、第３の局所領域分割条件毎に計算し、
各々の前記局所領域分割条件での前記比率の最大値と最小値の差を計算し、
さらに前記第１と第２、第１と第３、第２と第３の局所領域分割条件間における前記比率の最大値と最小値の差を各々計算し、
前記比率の最大値と最小値の差が所定の値の範囲外となる組み合わせが生じた場合は前記局所領域の面積の大きい方を前記拡散層とゲート電極層のうちどちらかまたは両方のダミーパターンを挿入するか前記拡散層とゲート電極層のうちどちらかまたは両方のレイアウトデータを変更することを特徴とする半導体集積回路装置のレイアウト検証方法である。
【発明の効果】
【００１１】
本発明によれば、ランプアニール工程において温度のばらつきが発生しないように、素子分離層の露出部の局所面積率を自動的に最適化することができる。
【発明を実施するための最良の形態】
【００１２】
まず、ＳＴＩ露出部の面積率の変化による、ランプアニール工程での温度ばらつきについてのシミュレーション結果について説明する。図１に示すように、半導体チップ表面においてゲート電極部１０１及び拡散層部１０２に覆われていないＳＴＩ絶縁膜が露出した領域（マスクデータで言えば、拡散層データとゲート電極データの「ＯＲ」領域でない領域）をＳＴＩ露出部１０３とする。図２に示すように、ＬＳＩチップ上の局所的な領域において、ＳＴＩ露出部の面積率が異なる２つの領域１と領域２とを想定する。この領域１と領域２とにおけるＳＴＩ露出部の面積率差を変化させ、さらに、領域１及び領域２の面積を変化させた場合について、ランプアニール工程による領域１及び領域２とにおける温度差ΔＴのシミュレーションを実施した。
【００１３】
ここで、図２に示すように、矩形状の領域１及び領域２の面積は、各々Ｌ×Ｌ１、Ｌ×Ｌ２と定義される。すなわち、Ｌ１及びＬ２の変化に比例して、領域１及び領域２の面積も各々変化する。
【００１４】
図３は、領域１と領域２とにおけるＳＴＩ露出部の面積率の差の絶対値が２０％の場合、Ｌ１（縦軸）に対する領域１と領域２とにおける温度差ΔＴ（横軸）の計算結果である。また、４つの近似直線は、Ｌ２を変化させたものである。Ｌ１及びＬ２が大きくなるに従って、領域１と領域２における温度差が大きくなっていることが分かる。
【００１５】
図４には、同じシミュレーション結果から、温度差ΔＴ＝５℃となる場合のＬＸ１とＬＸ２を抽出した結果を示す。さらに、図４には、面積率差が１０％、３０％の場合のシミュレーション結果も示した。温度差ΔＴは領域１と領域２とにおけるＳＴＩ露出部の面積率だけでなく、局所領域１と領域２の面積にも依存することが分かる。
【００１６】
以上から、温度のばらつき（ΔＴ）は、領域１と領域２とにおけるＳＴＩ露出部の各面積率Ｄ１、Ｄ２と、局所領域１と領域２の面積Ａ１、Ａ２とに対して、以下のような相関関係を有することが分かった。
ΔＴ∝｜Ｄ１×Ａ１−Ｄ２×Ａ２｜
【００１７】
上記結果から、ＬＳＩチップのレイアウトに基づいて、ある局所面積範囲において局所的な面積率が最大と最小になる箇所を把握できれば、ＬＳＩチップすなわちウェハー上で発生するランプアニール工程での温度ばらつきを事前に知ることができる。すなわち、発明者は、ＳＴＩ露出部の局所的な面積率差と面積の関係を基に、レイアウトを最適化すれば、ランプアニール工程での温度ばらつきを抑制することが可能となることを見出した。
【００１８】
そこで、本発明では、ランプアニール工程での温度傾向と装置実力が把握できていることを前提として、世代や仕様が異なる各半導体製造プロセスにおいて、ランプアニール工程での温度ばらつきの抑制が可能なレイアウト検証方法を提案する。
【００１９】
実施の形態１
以下、図面を参照して本発明の実施形態について説明する。図５は、本発明の実施の形態に係るレイアウト検証方法のフローである。まず、少なくとも１つの半導体チップを含む所定領域のレイアウトデータを生成する（Ｓ１）。具体的には、１チップのレイアウトデータから、ウェハー上に製造するための各マスク層のデータを自動生成する。このマスク層データの生成においては、図６に示すように、所望の面付けがなされる。ここで、通常１つのチップは機能回路領域とスクライブ領域（ダイシング領域）を含む。２つのチップの間にスクライブ領域がある。このスクライブ領域には、種々の特性チェックパターンが配設されている。この特性チェックパターンを測定することで、機能回路を構成する素子の特性を推測する。このため、例えば、特性チェックパターンのトランジスタの「特性」と機能回路を構成するトランジスタの「特性」が違っていると、機能回路を構成するトランジスタの特性評価が実質的にできなくなる。（あるいは、特性チェックパターンの結果を機能回路のトランジスタの特性改善にフィードバックできない。）このため、本発明ではスクライブ領域を含めて最適化するために、可能であれば３×３面付け以上にすることで、４辺のスクライブ領域を含む中央チップを解析（後述する面積率の計算）することで最適なランプアニール条件を決めるようにすることが望ましい。図６には、半導体ウェハー１０４に半導体装置を製造するためのマスク１０５に、半導体チップ１０６が３×３＝９面付けされた例を示した。
【００２０】
次に、図７に示すように、各半導体製造プロセスにおいて、不純物活性化用アニール工程の温度ばらつきを抑制できるように、複数種の局所領域分割条件設定を設定する（Ｓ２）。すなわち、図７に示すように、１チップの領域を、複数の局所領域にＮ通りの条件で分割する。
次に、局所領域分割条件毎に、各局所領域での、ＳＴＩ露出部の各局面積率を計算する（Ｓ３）。具体的には、マスク層データに基づいて、ゲート電極部及び拡散層部に覆われていないＳＴＩ絶縁膜が露出した領域であるＳＴＩ露出部の局所面積率をマスク層演算により抽出する。
【００２１】
例えば、図７に示した局所面積条件１では５×７＝３５の局所領域に、局所面積条件２では４×４＝１６の局所領域に、局所面積条件Ｎでは２×２＝４の局所領域に、１チップの領域が分割されている。なお、自動算出時間短縮のため、このときに決定する範囲条件数Ｎは、極力少なくすることが望ましい。
【００２２】
次に、表１に示すように、各局所面積条件での局所領域毎に抽出されたＳＴＩ露出部の局所面積率から、各局所面積条件での最大値と最小値とを抽出する。その最小値と最大値の全ての組み合わせにおいて、差分の絶対値を自動算出する（Ｓ４）。
【００２３】
例えば、図７に示した局所面積条件１では５×７＝３５の局所領域毎にＳＴＩ露出部の局所面積率を抽出し、その３５個のＳＴＩ露出部の局所面積率から最大値Ｄｍａｘ１と最小値Ｄｍｉｎ１を抽出する。同様に、図７に示した局所面積条件２では４×４＝１６の局所領域毎にＳＴＩ露出部の局所面積率を抽出し、その１６個のＳＴＩ露出部の局所面積率から最大値Ｄｍａｘ２と最小値Ｄｍｉｎ２を抽出する。以下同様に、図７に示した局所面積条件Ｎでは２×２＝４の局所領域毎にＳＴＩ露出部の局所面積率を抽出し、その４個のＳＴＩ露出部の局所面積率から最大値ＤｍａｘＮと最小値ＤｍｉｎＮを抽出する。
【表１】
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【００２４】
次に、表２に示すように、算出した差分（例えば、ΔＤＮ＝｜ＤｍａｘＮ−ＤｍｉｎＮ｜）について、面積率差が規格値以下であるかを自動比較する（Ｓ５）。この面積率差の規格値は、各半導体製造プロセスの不純物活性化アニール工程に用いるランプアニール装置の実力に基づいて、温度ばらつき（揺らぎ）を抑制するように決定される。表２では、規格値の具体的数値は明示せず、全て＊＊％と記載している。
【表２】
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【００２５】
規格値以下の場合（Ｓ５ＹＥＳ）、レイアウト設計上、問題無いと判定し、レイアウトが完了する（Ｓ７）。ここで、規格値の範囲内にあるということは、次の３つのことが満足されるということになる。
（１）局所領域の面積が最も小さい面積で面積率がmaxで、局所領域の面積が最も大きい面積で面積率がminとなった場合に、|max−min|が規格値の範囲にある。
（２）局所領域の面積が最も小さい面積で面積率がminで、局所領域の面積が最も大きい面積で面積率がmaxとなった場合に、|max−min|が規格値の範囲にある。
（３）同じ面積の局所領域での面積率の最大値と最小値の差|max−min|が規格値の範囲にある。
【００２６】
一方、規格値以上の場合（Ｓ５ＮＯ）、規格値以上の局所面積条件において、最大値または最小値の局所領域を検索する。ここで、該当局所領域を特定できるように、局所面積率抽出時に座標情報を取得できるようにしておくことが望ましい。検索後、該当局所領域において規格を満足できるように、ダミーパターン（ゲート部と拡散層部を含むダミーパターン）を挿入するか、レイアウトパターンを変更し、再検証を実施する（Ｓ６）。ダミーパターンを配置させる場合、局所面積率が異なるダミーパターンを事前に何種類か用意しておき、ステップＳ４の結果に基づいて、規格を満足するダミーパターンを自動配置させるのが望ましい。
【００２７】
上述の通り、ＬＳＩチップのレイアウトに基づいて、ある複数の局所面積条件においてＳＴＩ露出部の局所的な面積率の最大値と最小値とを抽出し、両者の差分を規格値と比較することによりレイアウトを最適化する。これにより、ランプアニール工程での温度ばらつきを抑制し、ＬＳＩの歩留まりを向上させることができる。本実施例では、ＳＴＩ露出部の局所面積率に関して述べた。当然のことながら、反対に、ＳＴＩ露出部以外の局所面積率について考えても同様の効果を得ることができる。
【００２８】
ゲート電極材料の差（例えば金属ゲートでは放射熱係数が大きい）や、ランプアニール装置の特性（特に光源の波長）によって、本発明の局所面積領域や面積率の最適条件は変わるが、容易に種々のプロセスに対して適用できることは言うまでもない。
【図面の簡単な説明】
【００２９】
【図１】ウェハー表面から見たゲート部、拡散層部、ＳＴＩ部を示す図である。
【図２】シミュレーション条件を示す図である。
【図３】温度差とＳＴＩ局所面積率と面積とのシミュレーション計算結果を示すグラフである。
【図４】温度差とＳＴＩ局所面積率と面積とのシミュレーション計算結果を示すグラフである。
【図５】本発明の実施の形態に係るレイアウト検証方法のフローである。
【図６】３×３面付け処理のイメージ図である。
【図７】各局所面積条件における局所面積率を抽出する局所領域への分割イメージ図である。
【図８】半導体製造工程図である。
【符号の説明】
【００３０】
１０１  ゲート部
１０２  拡散層部
１０３  ＳＴＩ部
１０４  半導体ウェハー
１０５  マスク
１０６  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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