(57)【要約】      （修正有）【課題】光電変換部がエッチングダメージを低減し、光電変換部における保護領域のオフセットの制御精度を向上する。【解決手段】画素配列領域における転送トランジスタのゲート電極２１を形成する第１の工程と、前記転送トランジスタのゲート電極２１をマスクとしてイオンを注入し、第１の導電型の半導体領域を形成する第２の工程と、前記転送トランジスのゲート電極２１を覆うように絶縁膜３０ｉを形成する第３の工程と、前記転送トランジスタのゲート電極２１が前記絶縁膜３０ｉにより覆われた状態で、前記転送トランジスタのゲート電極２１と前記絶縁膜３０ｉにおける前記転送トランジスタのゲート電極２１の側面を覆う部分とをマスクとしてイオンを注入することにより、反対導電型である第２の導電型の前記保護領域１４を形成し、前記半導体領域における前記保護領域１４を除いた部分を前記第１の導電型の前記電荷蓄積領域とする第４の工程とを備える。【選択図】図４
2010161236.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積領域及び前記電荷蓄積領域の上に配された保護領域を有する光電変換部と、電荷電圧変換部と、前記電荷蓄積領域の電荷を前記電荷電圧変換部へ転送する転送トランジスタと、前記電荷電圧変換部の電圧に応じた信号を出力する出力部とをそれぞれ含む複数の画素が配列されるべき画素配列領域を有する光電変換装置の製造方法であって、
半導体基板の上に、前記画素配列領域における前記転送トランジスタのゲート電極を形成する第１の工程と、
前記半導体基板の前記画素配列領域に、第１の導電型の半導体領域を形成する第２の工程と、
前記半導体基板及び前記転送トランジスタのゲート電極を覆うように絶縁膜を形成する第３の工程と、
前記半導体基板及び前記転送トランジスタのゲート電極が前記絶縁膜により覆われた状態で、前記半導体基板における前記半導体領域に、前記転送トランジスタのゲート電極と前記絶縁膜における前記転送トランジスタのゲート電極の側面を覆う部分とをマスクとしてイオンを注入することにより、前記第１の導電型に対して反対導電型である第２の導電型の前記保護領域を形成するとともに、前記半導体領域における前記保護領域を除いた部分を前記第１の導電型の前記電荷蓄積領域とする第４の工程と、
を備えたことを特徴とする光電変換装置の製造方法。
【請求項２】
前記光電変換装置は、前記画素配列領域の周辺に配された領域であって前記複数の画素を制御するためのＭＯＳトランジスタを含む制御回路が配されるべき周辺領域をさらに有し、
前記第１の工程では、前記半導体基板の上に、前記転送トランジスタのゲート電極に加えて、前記周辺領域における前記ＭＯＳトランジスタのゲート電極を形成し、
前記第３の工程では、前記半導体基板、前記転送トランジスタのゲート電極、及び前記ＭＯＳトランジスタのゲート電極を覆うように前記絶縁膜を形成し、
前記第４の工程の後に、前記絶縁膜を覆うように他の絶縁膜を形成する第５の工程と、
前記ＭＯＳトランジスタのゲート電極の側面を覆う部分が残るように、前記絶縁膜の前記周辺領域における部分と前記他の絶縁膜の前記周辺領域における部分とをエッチングすることにより、前記ＭＯＳトランジスタのゲート電極の側面に隣接した位置にサイドウォールスペーサを形成する第６の工程と、
をさらに備えた
ことを特徴とする請求項１に記載の光電変換装置の製造方法。
【請求項３】
前記第３の工程では、前記絶縁膜をシリコン窒化物で形成し、
前記第５の工程では、前記他の絶縁膜をシリコン酸化物で形成する
ことを特徴とする請求項２に記載の光電変換装置の製造方法。
【請求項４】
前記第４の工程では、前記絶縁膜の厚さを制御することにより、前記転送トランジスタのゲート電極の前記側面を含む平面からのゲート長方向における前記保護領域の境界のオフセットを制御する
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置の製造方法。
【請求項５】
前記第４の工程では、前記ゲート電極の上方から前記半導体領域へ向かうように、前記半導体基板の法線に対する、０度より大きく１０度より小さい角度でイオンを注入する
ことを特徴とする、請求項１から４のいずれか１項に記載の光電変換装置の製造方法。
【請求項６】
前記第４の工程は、
第１の条件でイオンを注入することにより、前記保護領域の一部として、前記第２の導電型の不純物を第１の濃度で含む第１の層を形成する第１の注入工程と、
第２の条件でイオンを注入することにより、前記保護領域の他の一部として、前記第１の層の上に配される、前記第２の導電型の不純物を前記第１の濃度より高い第２の濃度で含む第２の層を形成する第２の注入工程と、
を含む
ことを特徴とする請求項１から５のいずれか１項に記載の光電変換装置の製造方法。
【請求項７】
前記転送トランジスタのゲート電極の前記側面を含む平面からのゲート長方向における前記第１の層の境界のオフセットは、前記転送トランジスタのゲート電極の前記側面を含む平面からのゲート長方向における前記第２の層の境界のオフセットより大きい
ことを特徴とする請求項６に記載の光電変換装置の製造方法。
【請求項８】
前記絶縁膜は、前記光電変換部の受光面における光の反射を防止する反射防止膜として機能する
ことを特徴する請求項１から７のいずれか１項に記載の光電変換装置の製造方法。
【請求項９】
前記第３の工程では、低圧ＣＶＤ法により、前記絶縁膜を形成する
ことを特徴とする請求項１から８のいずれか１項に記載の光電変換装置の製造方法。
【請求項１０】
前記第２の工程では、前記転送トランジスタのゲート電極をマスクとしてイオンを注入することにより、前記第１の導電型の半導体領域を形成する
ことを特徴とする請求項１から９のいずれか１項に記載の光電変換装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、特許文献１の図１に示すように、固体撮像装置のホトダイオードにおいて、電荷を蓄積するためのｎ型の半導体領域であるｎ層１０４と、そのｎ層１０４の上にｐ型の半導体領域であるｐ層１０５とを設けることが記載されている。特許文献１によれば、この構成により、ホトダイオードの受光面における暗電流を抑制できるとされている。
【０００３】
特許文献１には、そのホトダイオードにおいて、ｎ層１０４から連続して転送ＭＯＳトランジスタのゲート領域１０３（制御電極）の下まで延在するバイパス領域１０６を設けることが記載されている。このバイパス領域１０６の幅は、特許文献１の図４に示すように、ホトレジスト６０９と制御電極６０３とをマスク材として斜めに（注入角度θ＝７°で）ＢＦ２イオンを注入することにより制御される。あるいは、このバイパス領域１０６の幅は、特許文献１の図６に示すように、ホトレジスト１１０９と制御電極１１０３とサイドスペーサ１１１１とをマスク材として斜めに（注入角度θ＝７°で）ＢＦ２イオンを注入することにより制御される。これにより、特許文献１によれば、バイパス領域の加工精度を向上できるとされている。
【０００４】
特許文献２には、特許文献２の図５（ｂ）に示すように、画素配列領域１０１におけるゲート電極３１，３２と周辺回路領域１０２におけるゲート電極４２とを形成後、ｎ型不純物を導入してフォトダイオードの半導体領域３３を形成することが記載されている。その後、ｐ型不純物を導入してフォトダイオードを埋め込み構造とするための表面ｐ型領域３５を形成する。さらに、ゲート電極をマスクとしたイオン注入によりｎ型不純物を導入し、ソース、ドレインの一部を構成する半導体領域３，３４，４４を形成する。
【０００５】
特許文献２には、特許文献２の図５（ｃ）に示すように、画素配列領域１０１及び周辺回路領域１０２を覆うように、シリコン窒化膜３６を形成し、その上にシリコン酸化膜３７を形成することが記載されている。
【０００６】
さらに、特許文献２には、特許文献２の図５（ｄ）に示すように、周辺回路領域１０２のシリコン窒化膜３６及びシリコン酸化膜３７をエッチバックすることにより、周辺回路領域１０２のゲート電極４２の側壁にサイドスペーサを形成することが記載されている。このとき、画素配列領域１０１には、その全面にシリコン窒化膜３６及びシリコン酸化膜３７が残存している。これにより、画素配列領域のＭＯＳトランジスタにおける電界緩和層の幅を広くするとともに、周辺回路領域１０２のＭＯＳトランジスタにおける電界緩和層の幅を狭くできる。この結果、特許文献２によれば、画素配列領域のＭＯＳトランジスタのホットキャリアによる特性劣化の抑制と周辺回路領域のＭＯＳトランジスタの高駆動能力実現とを両立することができるとされている。
【特許文献１】特開２００５−１２３５１７号公報
【特許文献２】特開２００８−０４１７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１には、ＳｉＯ又はＳｉＮからなる膜を半導体基板の全面に塗布した後に所定の部分だけ残してエッチングすることにより、サイドスペーサ１１１１を形成することが記載されている。具体的には、特許文献１の図７に示すように、ＳｉＯ又はＳｉＮからなる膜とホトレジストとでホトダイオードをマスキングして保護した状態でエッチングを行うことにより、特許文献１の図６（ｂ）に示すようなサイドスペーサ１１１１を形成する。これにより、特許文献１によれば、ホトダイオードで生じる暗電流を抑制できるとされている。
【０００８】
しかし、特許文献１の技術では、サイドスペーサ１１１１を形成する工程が終わった後に、ホトダイオードをマスキングしている膜やホトレジストをエッチングにより除去する際にホトダイオードがエッチングダメージを受ける可能性がある。
【０００９】
ところで、ＣＭＯＳセンサのような撮像装置において多画素化にともないチップ面積の低減が求められている。それに伴い、周辺回路（周辺領域におけるＭＯＳトランジスタ）を微細化することが要求されている。それに対して、複数の画素が配された画素配列領域では、画素の寸法を微細化することよりも、転送トランジスタによるフォトダイオードからフローティングディフュージョンへの電荷の転送効率を向上することが優先的に求められている。ここで、フォトダイオードが、電荷を蓄積するためのｎ型の不純物を含む電荷蓄積領域と、その電荷蓄積領域の上に配されｐ型の不純物を含む保護領域とで構成されている場合を考える。フォトダイオードにおける暗電流低減と転送ＭＯＳトランジスタによる電荷の転送効率の向上とを両立するためには、電荷蓄積領域の上における、転送ＭＯＳトランジスタのゲート電極から適切なオフセットを有する位置に、保護領域を形成する必要がある。
【００１０】
仮に、このオフセットが小さすぎると、電荷蓄積領域に蓄積された電荷が転送ＭＯＳトランジスタのチャネル領域へ向かう際に保護領域による電位障壁が妨げとなり、電荷の転送効率が低下する。仮に、このオフセットが大きすぎると、電荷蓄積領域における半導体基板の表面に露出する部分が広くなるので、フォトダイオードにおける暗電流が増加する。そこで、このオフセットは、フォトダイオードにおける暗電流低減と転送ＭＯＳトランジスタによる電荷の転送効率の向上とを両立するために決められた値になるように、微細に制御する必要がある。
【００１１】
特許文献２には、転送ＭＯＳトランジスタのゲート電極３１からの表面ｐ型領域のオフセットの制御精度をどのように向上するのかに関して記載がない。
【００１２】
本発明の目的は、光電変換装置において、光電変換部がエッチングダメージを受けることを低減するとともに、転送トランジスタのゲート電極からの光電変換部における保護領域のオフセットの制御精度を向上することにある。
【課題を解決するための手段】
【００１３】
本発明の１つの側面に係る光電変換装置の製造方法は、電荷蓄積領域及び前記電荷蓄積領域の上に配された保護領域を有する光電変換部と、電荷電圧変換部と、前記電荷蓄積領域の電荷を前記電荷電圧変換部へ転送する転送トランジスタと、前記電荷電圧変換部の電圧に応じた信号を出力する出力部とをそれぞれ含む複数の画素が配列されるべき画素配列領域を有する光電変換装置の製造方法であって、半導体基板の上に、前記画素配列領域における前記転送トランジスタのゲート電極を形成する第１の工程と、前記半導体基板の前記画素配列領域に、前記転送トランジスタのゲート電極をマスクとしてイオンを注入することにより、第１の導電型の半導体領域を形成する第２の工程と、前記半導体基板及び前記転送トランジスタのゲート電極を覆うように絶縁膜を形成する第３の工程と、前記半導体基板及び前記転送トランジスタのゲート電極が前記絶縁膜により覆われた状態で、前記半導体基板における前記半導体領域に、前記転送トランジスタのゲート電極と前記絶縁膜における前記転送トランジスタのゲート電極の側面を覆う部分とをマスクとしてイオンを注入することにより、前記第１の導電型に対して反対導電型である第２の導電型の前記保護領域を形成するとともに、前記半導体領域における前記保護領域を除いた部分を前記第１の導電型の前記電荷蓄積領域とする第４の工程とを備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、光電変換装置において、光電変換部がエッチングダメージを受けることを低減できるとともに、転送トランジスタのゲート電極からの光電変換部における保護領域のオフセットの制御精度を向上することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態に係る光電変換装置８００の概略構成を、図１を用いて説明する。図１は、本発明の実施形態に係る光電変換装置８００の構成を示す図である。
【００１６】
光電変換装置８００は、画素配列領域１００及び周辺領域７００を有する。画素配列領域１００は、複数の画素が配列されるべき領域である。周辺領域７００は、画素配列領域１００の周辺に配された領域であって、複数の画素を制御するためのＭＯＳトランジスタをそれぞれ含む複数の制御回路や読み出し経路となる回路が配されるべき領域である。
【００１７】
画素配列領域１００には、複数の画素６が行方向及び列方向に配列されている。
【００１８】
各画素６は、光電変換部１、転送トランジスタ２、電荷電圧変換部ＦＤ、リセット部３、出力部４、及び選択部５を含む。
【００１９】
光電変換部１は、光に応じた電荷（信号）を発生させて蓄積する。光電変換部１は、例えば、フォトダイオードである。光電変換部１は、後述するように、電荷を蓄積するための電荷蓄積領域１１と、電荷蓄積領域１１を保護するための保護領域１４とを含む（図２参照）。
【００２０】
転送トランジスタ２は、電荷蓄積領域１１の電荷を電荷電圧変換部ＦＤへ転送する。転送トランジスタ２は、後述の垂直走査回路５００からアクティブレベルの転送制御信号がゲートに供給された際にオンすることにより、電荷蓄積領域１１の電荷を電荷電圧変換部ＦＤへ転送する。
【００２１】
電荷電圧変換部ＦＤは、転送された電荷を電圧に変換する。電荷電圧変換部ＦＤは、例えば、フローティングディフュージョンである。
【００２２】
リセット部３は、電荷電圧変換部ＦＤをリセットする。リセット部３は、例えば、リセットトランジスタであり、垂直走査回路５００からアクティブレベルのリセット制御信号がゲートに供給された際にオンすることにより、電荷電圧変換部ＦＤをリセットする。
【００２３】
出力部４は、電荷電圧変換部ＦＤの電圧に応じた信号を出力する。出力部４は、例えば、増幅トランジスタであり、列信号線ＰＶに接続された定電流源７とともにソースフォロワ動作を行うことにより、電荷電圧変換部ＦＤの電圧に応じた信号を列信号線ＰＶへ出力する。すなわち、出力部４は、リセット部３により電荷電圧変換部ＦＤがリセットされた状態で電荷電圧変換部ＦＤの電圧に応じたノイズ信号を列信号線ＰＶへ出力する。出力部４は、転送トランジスタ２により電荷蓄積領域１１の電荷が電荷電圧変換部ＦＤへ転送された状態で電荷電圧変換部ＦＤの電圧に応じた光信号を列信号線ＰＶへ出力する。
【００２４】
選択部５は、画素６を選択状態／非選択状態にする。選択部５は、例えば、選択トランジスタであり、垂直走査回路５００からアクティブレベルの転送制御信号がゲートに供給された際にオンすることにより、画素６を選択状態にする。選択部５は、垂直走査回路５００からノンアクティブレベルの転送制御信号がゲートに供給された際にオフすることにより、画素６を非選択状態にする。
【００２５】
周辺領域７００には、上記のように、複数の制御回路が配される。複数の制御回路は、垂直走査回路５００、定電流源ブロック２００、列アンプブロック３００、保持容量ブロック４００、水平走査回路６００、及び出力アンプブロック４５０が配される。
【００２６】
垂直走査回路５００は、画素配列領域１００を垂直方向（列方向）に走査することにより、信号を読み出すべき行（読み出し行）を選択し、その選択した読み出し行から信号（ノイズ信号、光信号）が読み出されるようにする。垂直走査回路５００は、複数のＭＯＳトランジスタを含む。
【００２７】
定電流源ブロック２００は、画素配列領域１００における複数の列に接続された複数の列信号線ＰＶに対応して、複数の定電流源７を含む。各定電流源７は、例えば、ＭＯＳトランジスタを含む。
【００２８】
列アンプブロック３００は、複数の列信号線ＰＶに対応して、複数の列アンプ部ＡＭを含む。複数の列アンプ部ＡＭは、行方向に配列されている。
【００２９】
各列アンプ部ＡＭは、例えば、差動増幅器８、クランプ容量９、帰還容量１０、クランプ制御スイッチＣＳを含む。各列アンプ部ＡＭは、差動増幅器８のオフセットを第１の信号として出力する。また、各列アンプ部ＡＭは、クランプ動作を行うことにより、光信号とノイズ信号との差分信号に差動増幅器８のオフセットが重畳された信号を第２の信号として出力する。クランプ制御スイッチＣＳは、例えば、ＭＯＳトランジスタを含む。
【００３０】
保持容量ブロック４００は、複数の列アンプ部ＡＭに対応して、複数の列信号保持部１８を含む。複数の列信号保持部１８は、行方向に配列されている。
【００３１】
各列信号保持部１８は、第１の書込トランジスタ４１２、第２の書込トランジスタ４１３、第１の保持容量４１４、第２の保持容量４１５、第１のトランジスタ１６、及び第２のトランジスタ１７を含む。
【００３２】
第１の書込トランジスタ（ＭＯＳトランジスタ）４１２は、オンした際に、列アンプ部ＡＭから出力された第１の信号を第１の保持容量４１４へ書き込む。その後、第１の書込トランジスタ４１２がオフすると、第１の保持容量４１４は第１の信号を保持する。
【００３３】
第２の書込トランジスタ（ＭＯＳトランジスタ）４１３は、オンした際に、列アンプ部ＡＭから出力された第２の信号を第２の保持容量４１５へ書き込む。その後、第２の書込トランジスタ４１３がオフすると、第２の保持容量４１５は第２の信号を保持する。
【００３４】
第１の転送トランジスタ（ＭＯＳトランジスタ）１６は、オンした際に、第１の保持容量４１４に保持された第１の信号を第１の出力線４２１経由で出力アンプ１９へ転送する。
【００３５】
第２の転送トランジスタ（ＭＯＳトランジスタ）１７は、オンした際に、第２の保持容量４１５に保持された第２の信号を第２の出力線４２２経由で出力アンプ１９へ転送する。
【００３６】
水平走査回路６００は、保持容量ブロック４００を水平方向（行方向）に走査することにより、保持容量ブロック４００に保持された読み出し行の信号における各列の信号が順次に出力アンプ１９へ転送されるようにする。すなわち、水平走査回路６００は、各列の第１のトランジスタ１６及び第２のトランジスタ１７を順次にオンさせる。
【００３７】
出力アンプブロック４５０は、第１の出力線４２１、第２の出力線４２２、及び出力アンプ１９を含む。出力アンプ１９は、第１の出力線４２１を介して伝達された第１の信号と第２の出力線４２２を介して伝達された第２の信号との差分をとるＣＤＳ処理を行うことにより、画像信号を生成して出力する。出力アンプ１９は、例えば、複数のＭＯＳトランジスタを含む。
【００３８】
次に、本発明の実施形態に係る光電変換装置８００の断面構成を、図２を用いて説明する。図２は、本発明の実施形態に係る光電変換装置８００の断面構成を示す図である。
【００３９】
光電変換装置８００は、半導体基板ＳＢ、ゲート電極２１、ゲート電極５１、絶縁膜３０、絶縁膜４０、サイドウォールスペーサ５６を備える。
【００４０】
半導体基板ＳＢは、半導体領域ＳＲ、ウエルＷＬ、素子分離部６１、光電変換部１、電荷電圧変換部ＦＤ、半導体領域５２、及びＬＤＤ領域５３を含む。半導体領域ＳＲ、ウエルＷＬ、及び素子分離部６１は、画素配列領域１００及び周辺領域７００に配されている。光電変換部１、及び電荷電圧変換部ＦＤは、画素配列領域１００に配されている。半導体領域５２、及びＬＤＤ領域５３は、周辺領域７００に配されている。
【００４１】
半導体領域ＳＲは、半導体基板ＳＢの表面ＳＢａから深い位置に配されている。半導体領域ＳＲは、第１の導電型（例えば、Ｎ型）の不純物（例えば、リン）を低濃度で含む。
【００４２】
ウエルＷＬは、半導体基板ＳＢにおける半導体領域ＳＲの上（表面ＳＢａ側）に配されている。ウエルＷＬは、第２の導電型（例えば、Ｐ型）の不純物（例えば、ボロン）を低濃度で含む。第２の導電型は、第１の導電型に対して反対導電型である。
【００４３】
素子分離部６１は、ウエルＷＬにおける複数の素子（例えば、光電変換部１、転送トランジスタ２におけるソース・ドレイン、ＭＯＳトランジスタにおけるソース・ドレイン）を分離するように配されている。素子分離部６１は、例えば、ＳＴＩ型の素子分離構造又はＬＯＣＯＳ型の素子分離構造をしている。
【００４４】
光電変換部１は、電荷蓄積領域１１及び保護領域１４を含む。
【００４５】
電荷蓄積領域１１は、電荷を蓄積するための領域であり、第１の導電型（例えば、Ｎ型）の不純物（例えば、リン）をウエルＷＬより高い濃度で含む。
【００４６】
保護領域１４は、電荷蓄積領域１１を保護するように、半導体基板ＳＢにおける電荷蓄積領域１１の上（表面ＳＢａ側）に配されている。保護領域１４におけるゲート電極２１に面した境界１４ａは、ゲート電極２１の側面２１ａを含む平面からのゲート長方向におけるオフセットＯＦ１を有する位置に配されている。このオフセットＯＦ１は、後述のように、絶縁膜３０の厚さを制御することにより制御されたものである。すなわち、保護領域１４は、ゲート電極２１と絶縁膜３０におけるゲート電極２１の側面２１ａを覆う部分３０ａとをマスクとして自己整合的に形成されたものである。
【００４７】
保護領域１４は、例えば２層構造をしており、第１の層１２及び第２の層１３を含む。第１の層１２は、電荷蓄積領域１１の上（表面ＳＢａ側）に配されている。第１の層１２は、第２の導電型（例えば、Ｐ型）の不純物（例えば、ボロン）を第１の濃度で含む。第２の層１３は、第１の層１２の上（表面ＳＢａ側）に配されている。第２の層１３は、第２の導電型の不純物を、第１の濃度より高い第２の濃度で含む。すなわち、表面ＳＢａ側の不純物濃度を高く、かつ、電荷蓄積領域１１側の不純物濃度が低くになるように、第１の層１２及び第２の層１３を配置する。
【００４８】
これにより、半導体基板ＳＢの表面ＳＢａから生じる暗電流を低減しつつ、電荷転送の際における保護領域１４による電位障壁を低くすることが可能となる。また、電荷蓄積領域１１側の不純物濃度が低いことで電荷蓄積領域１１の飽和電荷を低減してしまうことを抑制している。すなわち、保護領域１４を２層構造にすることにより、電荷転送効率の向上と暗電流低減との両立が容易になる。
【００４９】
なお、２回のイオン注入を要するので、製造コストと性能とのバランスを考慮し、構造を選択することができる。例えば、保護領域１４は、１層構造でも良い。
【００５０】
電荷電圧変換部ＦＤは、電荷蓄積領域１１から転送された電荷を一時的に保持するための領域であり、第１の導電型（例えば、Ｎ型）の不純物（例えば、リン）をウエルＷＬより高い濃度で含む。
【００５１】
半導体領域５２は、電荷を一時的に保持するための領域であり、第１の導電型（例えば、Ｎ型）の不純物（例えば、リン）をウエルＷＬより高い濃度で含む。半導体領域５２は、上記のＭＯＳトランジスタにおけるソース電極又はドレイン電極として機能する。半導体領域５２は、後述するように、ゲート電極５１とサイドウォールスペーサ５６とをマスクとして自己整合的に形成されたものである。
【００５２】
ＬＤＤ領域５３は、ゲート電極５１に電圧が印加された際におけるゲート電極５１と半導体領域５２との電界を緩和するための領域であり、第１の導電型の不純物を半導体領域５２より低い濃度で含む。ＬＤＤ領域５３は、後述するように、ゲート電極５１をマスクとして自己整合的に形成されたものである。
【００５３】
ゲート電極２１は、画素配列領域１００における半導体基板ＳＢの表面ＳＢａの上に配されている。ゲート電極２１は、上記の転送トランジスタ２におけるゲート電極である。ゲート電極２１の側面２１ａに隣接する位置には、サイドウォールスペーサが配されていない。
【００５４】
ゲート電極５１は、周辺領域７００における半導体基板ＳＢの表面ＳＢａの上に配されている。ゲート電極５１は、上記のＭＯＳトランジスタにおけるゲート電極である。ゲート電極５１の側面５１ａに隣接する位置には、サイドウォールスペーサ５６が配されている。
【００５５】
絶縁膜３０は、画素配列領域１００における半導体基板ＳＢ及びゲート電極２１を覆うように延びている。絶縁膜３０は、周辺領域７００に配されていない。絶縁膜３０は、例えば、シリコン窒化物で形成されている。
【００５６】
絶縁膜４０は、画素配列領域１００における絶縁膜３０を覆うように延びている。絶縁膜４０は、周辺領域７００に配されていない。絶縁膜４０は、例えば、シリコン酸化物で形成されている。
【００５７】
サイドウォールスペーサ５６は、周辺領域７００における半導体基板ＳＢの表面ＳＢａの上であってゲート電極５１の側面５１ａに隣接する位置に配されている。サイドウォールスペーサ５６は、第１の膜５４及び第２の膜５５を含む。第１の膜５４は、ゲート電極５１の側面５１ａに隣接して配されている。第２の膜５５は、第１の膜５４に隣接して配されている。第１の膜５４は、絶縁膜３０と同じ材料で形成されており、例えば、シリコン窒化物で形成されている。第２の膜５５は、絶縁膜４０と同じ材料で形成されており、例えば、シリコン酸化物で形成されている。なお、絶縁膜３０と半導体基板ＳＢ及びゲート電極２１との間、及び第１の膜５４とゲート電極５１との間にシリコン酸化物からなる膜を設けてもよい。
【００５８】
次に、本発明の実施形態に係る光電変換装置８００の製造方法を、図３〜図５を用いて説明する。図３〜図５は、本発明の実施形態に係る光電変換装置８００の製造方法を示す工程断面図である。
【００５９】
図３のＡに示す工程（第１の工程）では、ＳＴＩ技術やＬＯＣＯＳ技術などにより、半導体基板ＳＢに素子分離部６１を形成する。そして、半導体基板ＳＢにイオンを注入することにより、第２の導電型（例えば、Ｐ型）の不純物（例えば、ボロン）を低濃度で含むウエルＷＬを形成する。半導体基板ＳＢにおけるイオンが注入されなかった領域は、第１の導電型（例えば、Ｎ型）の不純物（例えば、リン）を低濃度で含む半導体領域ＳＲとなる。
【００６０】
その後、半導体基板ＳＢの上に、ゲート電極及びゲート電極となるべきポリシリコン層を形成する。ポリシリコン層の上に、ゲート電極及びゲート電極に対応したパターンを有するレジストパターンを形成する。そのレジストパターンをマスクとして、半導体基板ＳＢの上に、画素配列領域１００における転送トランジスタ２のゲート電極２１と周辺領域７００におけるＭＯＳトランジスタのゲート電極５１とを形成する。
【００６１】
そして（第２の工程）、半導体基板ＳＢ、ゲート電極２１、及びゲート電極５１の上に、周辺領域７００の全面を覆い画素配列領域７００における光電変換部１を形成すべき領域に対応した開口パターンを有するレジストパターンを形成する。半導体基板ＳＢの画素配列領域７００に、開口パターン及びゲート電極２１をマスクとしてイオンを注入することにより、第１の導電型の不純物を含む半導体領域１１ｉを形成する。半導体領域１１ｉは、電荷蓄積領域１１となるべき半導体領域である。半導体領域１１ｉは、図３のＡに示すように、ゲート電極２１の斜め上方からゲート電極２１下に向かうように傾斜した角度でイオンを注入することにより形成することが好ましい。
【００６２】
図３のＢに示す工程では、半導体基板ＳＢ、ゲート電極２１、及びゲート電極５１の上に、電荷電圧変換部ＦＤに対応した第１の開口パターンとＬＤＤ領域５３に対応した第２の開口パターンとを有するレジストパターンを形成する。そして、半導体基板ＳＢの画素配列領域１００に、第１の開口パターン及びゲート電極２１をマスクとしてイオンを注入することにより、第１の導電型の不純物を含む電荷電圧変換部ＦＤを形成する。また、半導体基板ＳＢの周辺領域７００に、第２の開口パターン及びゲート電極５１をマスクとしてイオンを注入することにより、第１の導電型の不純物を低濃度で含む半導体領域５３ｉを形成する。半導体領域５３ｉは、ＬＤＤ領域５３となるべき半導体領域である。
【００６３】
その後（第３の工程）、低圧ＣＶＤ技術（低圧ＣＶＤ法）により、半導体基板ＳＢ、画素配列領域１００におけるゲート電極２１、及び周辺領域７００におけるゲート電極５１を覆うように絶縁膜３０ｉを形成する。絶縁膜３０ｉは、例えば、シリコン窒化物で形成する。低圧ＣＶＤ技術によって形成される絶縁膜３０ｉは、半導体基板ＳＢ上及びゲート電極（２１，５１）側壁など異なる箇所で成膜される膜厚がほぼ同一となること、またその膜厚均一性が良好なことなどの利点が知られている。絶縁膜３０ｉは、光電変換部１の受光面における光の反射を防止する反射防止膜として機能させることを考慮し、その膜厚を４０ｎｍ〜５５ｎｍとすることが好適である。
【００６４】
特許文献１には、画素部における転送ＭＯＳトランジスタなどのＭＯＳトランジスタと周辺回路におけるＭＯＳトランジスタとを同じプロセスで形成することにより、固体撮像装置の全てを低電圧系で構成することが記載されている。これにより、特許文献１によれば、低電圧動作が可能なラインセンサを得ることができるとされている。
【００６５】
ここで、仮に、画素配列領域１００におけるゲート電極２１の側面に隣接した位置と周辺領域７００におけるゲート電極５１の側面に隣接した位置とにサイドウォールスペーサを形成すると仮定する。この場合、絶縁膜３０ｉ及び後述する絶縁膜４０ｉを全面的にエッチング（エッチバック）することにより、画素配列領域１００及び周辺領域７００におけるサイドウォールスペーサを形成することになる。このサイドウォールスペーサは、上方及び側方からのエッチングにより形成されるので、傾斜した側面を有する。上方からのエッチングに比べて側方からのエッチングは、そのエッチング量の制御が難しく、その傾斜した側面の傾斜角を高精度に制御することは困難である。このため、画素配列領域１００におけるゲート電極２１とサイドウォールスペーサとをマスクとしてイオンを注入した場合、ゲート電極２１に対する保護領域１４の位置を高精度に制御することが困難である。すなわち、ゲート電極２１のゲート長方向におけるゲート電極２１の側面２１ａを含む平面からの保護領域１４の境界のオフセットＯＦ１を高精度に制御することが困難である。
【００６６】
それに対して、図４のＣに示す工程（第４の工程）では、絶縁膜３０ｉの上に、保護領域１４を形成すべき領域に対応した開口パターンＲＰ１ａを有するレジストパターンＲＰ１を形成する。半導体基板ＳＢにおける半導体領域１１ｉに、レジストパターンＲＰ１とゲート電極２１と絶縁膜３０ｉにおけるゲート電極２１の側面２１ａを覆う部分３０ａとをマスクとしてイオンを注入する。すなわち、半導体基板ＳＢ、ゲート電極２１、及びゲート電極５１を絶縁膜３０ｉで覆った状態で、レジストパターンＲＰ１とゲート電極２１とゲート電極２１の側面２１ａを覆う部分３０ａとをマスクとしてイオンを注入する。このとき、ゲート電極２１の上方から半導体領域１１ｉへ向かうように、半導体基板の法線ＰＬに対する０度より大きく１０度より小さい角度でイオンを注入する。これにより、半導体領域１１ｉ内に第２の導電型の不純物を含む保護領域１４を形成するとともに、半導体領域１１ｉにおける保護領域１４を除いた部分を、第１の導電型の不純物を含む電荷蓄積領域１１とする。
【００６７】
ここで、０〜１０°の小さな傾斜角度でイオンを注入するので、レジストパターンＲＰ１の端面ＲＰ１ｂのゲート電極２１の側面２１ａを含む平面からの距離Ｄ１が十分に確保されていれば、シャドーイングを抑えることができる。また、絶縁膜３０ｉの厚さに応じて、ゲート電極２１のゲート長方向におけるゲート電極２１の側面２１ａを含む平面からの保護領域１４の境界のオフセットＯＦ１を制御する。すなわち、絶縁膜３０ｉの厚さを制御することにより、オフセットＯＦ１を高精度に制御することができる。
【００６８】
また、保護領域１４を２層構造にする場合、第１の層１２と第２の層１３とを２回のイオン注入工程（第１の注入工程、第２の注入工程）によって形成をする。第１の注入工程では、第１の条件でイオンを注入することにより、保護領域１４の一部として、電荷蓄積領域１１の上に配されるべき第２の導電型の不純物を第１の濃度で含む第１の層を形成する。第２の注入工程では、第２の条件でイオンを注入することにより、保護領域１４の他の一部として、第１の層１２の上に配され第２の導電型の不純物を第１の濃度より高い第２の濃度で含む第２の層１３を形成する。第２の注入工程は、例えば、第１の注入工程の後に行う。これにより、第２の層１３が第１の層１２より浅くなるように、第１の層１２及び第２の層１３を含む保護領域１４を形成する。また、第２の層１３の不純物濃度が第１の層１２の不純物濃度より濃くなるように、第１の層１２及び第２の層１３を含む保護領域１４を形成する。
【００６９】
なお、第１の注入工程及び第２の注入工程におけるイオン注入の角度は、同一でもよい。あるいは、第１の注入工程におけるイオン注入の角度を第２の注入工程におけるイオン注入の角度より大きくしてもよい。これにより、ゲート電極２１の側面２１ａを含む平面からの第１の層１２の境界のオフセットＯＦ１ａを、ゲート電極２１の側面２１ａを含む平面からの第２の層１３の境界のオフセットＯＦ１ｂより小さくなるように制御できる。この結果、電荷の転送路への保護領域による電位障壁の影響を小さくすることが可能となり、電荷の転送効率をさらに向上することができる。
【００７０】
そして、レジストパターンＲＰ１を除去する。
【００７１】
図４のＤに示す工程（第５の工程）では、絶縁膜３０ｉを覆うように絶縁膜（他の絶縁膜）４０ｉを形成する。このとき、絶縁膜４０ｉの厚さを制御することにより、周辺領域７００における後述するサイドウォールスペーサ５６の幅Ｗ１を調整することが可能となる（図５のＥ参照）。絶縁膜４０ｉは、例えば、シリコン酸化物で形成する。
【００７２】
ここで、仮に、画素配列領域１００におけるゲート電極２１の側面に隣接した位置と周辺領域７００におけるゲート電極５１の側面に隣接した位置とにサイドウォールスペーサを形成されていると仮定する。この場合、画素配列領域１００及び周辺領域７００におけるサイドウォールスペーサの幅は、ともに、上記のオフセットＯＦ１に対応した大きさで形成されていることになる。この場合、サイドウォールスペーサ５６の幅Ｗ１を必要以上に大きくしなければらないので、周辺領域７００におけるＭＯＳトランジスタの微細化が困難になる。
【００７３】
それに対して、図５のＥに示す工程（第６の工程）では、絶縁膜４０ｉの上に、画素配列領域１００を覆い周辺領域７００に対応した開口パターンＲＰ２ａを有するレジストパターンＲＰ２を形成する。その開口パターンＲＰ２ａをマスクとしてエッチングを行う。すなわち、ゲート電極５１の側面５１ａを覆う部分が残るように、絶縁膜３０ｉの周辺領域７００における部分と絶縁膜４０ｉの周辺領域７００における部分とをエッチングする。これにより、画素配列領域１００における絶縁膜３０及び絶縁膜４０を形成するとともに、第１の膜５４及び第２の膜５５を含むサイドウォールスペーサ５６を形成する。第１の膜５４は、絶縁膜３０ｉの周辺領域７００における部分のうちエッチングされずに残った部分である。第２の膜５５は、絶縁膜４０ｉの周辺領域７００における部分のうちエッチングされずに残った部分である。すなわち、画素配列領域１００における要求される制約の影響を受けることなく、周辺領域７００におけるサイドウォールスペーサ５６の幅Ｗ１を狭くすることができるので、周辺領域７００におけるＭＯＳトランジスタの微細化が容易になる。
【００７４】
図５のＦに示す工程では、半導体領域５２に対応した開口パターンを有するレジストパターンを形成する。その開口パターンとゲート電極５１とサイドウォールスペーサ５６とをマスクとしてイオンを注入する。これにより、第１の導電型の不純物を高濃度に含む半導体領域５２を形成するとともに、半導体領域５３ｉにおけるイオンが注入されなかった部分を、第１の導電型の不純物を低濃度に含むＬＤＤ領域５３とする。
【００７５】
この後、画素配列領域１００における絶縁膜４０と周辺領域７００における半導体基板、ゲート電極５１、及びサイドウォールスペーサ５６とを覆うように、層間絶縁膜（図示せず）を形成する。その層間絶縁膜に、電荷電圧変換部ＦＤや半導体領域５２を露出するコンタクトホールを形成し、その後、コンタクトホールに金属を埋め込んでコンタクトプラグを形成する。更に、金属配線形成、カラーフィルタ、マイクロレンズなどを形成し、光電変換装置とする。
【００７６】
以上のように、本実施形態によれば、半導体基板ＳＢ、ゲート電極２１、及びゲート電極５１を絶縁膜３０ｉで覆った状態で、レジストパターンＲＰ１とゲート電極２１とゲート電極２１の側面２１ａを覆う部分３０ａとをマスクとしてイオンを注入する。これにより、保護領域を形成する。すなわち、画素配列領域における絶縁膜３０や絶縁膜４０のパターニングする工程が不要となるため、光電変換部１に対するエッチングダメージを低減することができる。
【００７７】
また、ゲート電極２１と絶縁膜３０ｉにおけるゲート電極２１の側面を覆う部分３０ａとをマスクとして、自己整合的に光電変換部１における保護領域１４を形成する。すなわち、絶縁膜３０ｉの厚さを制御することにより、ゲート電極２１の側面２１ａを含む平面からのゲート長方向における保護領域１４の境界のオフセットＯＦ１を制御する。これにより、転送トランジスタのゲート電極の側面を含む平面からのゲート長方向における保護領域の境界のオフセットＯＦ１の制御精度を向上することができる。
【００７８】
したがって、光電変換装置において、光電変換部がエッチングダメージを受けることを低減できるとともに、転送トランジスタのゲート電極からの光電変換部における保護領域のオフセットの制御精度を向上することができる。
【００７９】
また、画素配列領域においてサイドウォールサペーサを形成せずに、周辺領域においてＭＯＳトランジスタのゲート電極に隣接した位置にサイドウォールスペーサを形成する。これにより、画素配列領域における要求される制約の影響を受けることなく、周辺領域におけるサイドウォールスペーサの幅を狭くすることができるので、周辺領域におけるＭＯＳトランジスタを微細化することが容易になる。
【００８０】
したがって、周辺領域におけるＭＯＳトランジスタを微細化することができるとともに、画素配列領域における転送トランジスタからの保護領域のオフセットの制御精度を向上することができる。
【００８１】
また、ゲート電極と絶縁膜におけるゲート電極の側面を覆う部分とをマスクとしてイオン注入を行うので、光電変換部における保護領域を半導体基板に対して垂直に近い角度でイオン注入して形成することができる。そのため、保護領域の製造ばらつきを低減でき、半導体基板の表面で発生する暗電流によるノイズを低減することが可能となる。従って、より小さい画素寸法の光電変換装置の製造に適した製造方法を提供することができる。
【００８２】
さらに、上記ような製造方法によって、少ない工数で、画素配列領域における光電変換部の保護領域及び周辺領域におけるトランジスタのＬＤＤ構造をそれぞれ制御よく形成することが可能となる。
【００８３】
次に、本発明の光電変換装置を適用した撮像システムの一例を図６に示す。
【００８４】
撮像システム９０は、図６に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置８００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００８５】
シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。
【００８６】
レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置８００の撮像面（画素配列領域１００）に被写体の像を形成する。
【００８７】
絞り９３は、光路上においてレンズ９２と光電変換装置８００との間に設けられ、レンズ９２を通過後に光電変換装置８００へ導かれる光の量を調節する。
【００８８】
撮像装置８６の光電変換装置８００は、光電変換装置８００の撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置８００から読み出して出力する。
【００８９】
撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。
【００９０】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。
【００９１】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００９２】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００９３】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００９４】
タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００９５】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００９６】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００９７】
以上の構成により、光電変換装置８００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００９８】
なお、本発明は前述の実施形態に限定されることなく、適宜変更可能である。例えば、ウエルＷＬは第２導電型ではなく第１導電型（例えば、Ｎ型）の不純物を低濃度で含む領域でもよい。また、ウエルＷＬはイオンを注入することによって形成しても、半導体領域ＳＲ上にエピタキシャル成長によって形成してもよい。更に、電荷蓄積領域となるべき半導体領域１１ｉは、ゲート電極２１の形成前に、レジストパターンをマスクに用いて形成してもよい。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施形態に係る光電変換装置８００の構成を示す図。
【図２】本発明の実施形態に係る光電変換装置８００の断面構成を示す図。
【図３】本発明の実施形態に係る光電変換装置８００の製造方法を示す工程断面図。
【図４】本発明の実施形態に係る光電変換装置８００の製造方法を示す工程断面図。
【図５】本発明の実施形態に係る光電変換装置８００の製造方法を示す工程断面図。
【図６】第１実施形態に係る光電変換装置を適用した撮像システムの構成図。
【符号の説明】
【０１００】
９０  撮像システム
８００  光電変換装置
【図１】
2010161236.tif 000003
【図２】
2010161236.tif 000004
【図３】
2010161236.tif 000005
【図４】
2010161236.tif 000006
【図５】
2010161236.tif 000007
【図６】
2010161236.tif 000008