(57)【要約】【課題】本発明は、絶縁ゲート型トランジスターチップ内の要因により形成される帰還回路によるゲート発振を簡易な構成で抑制する絶縁ゲート型トランジスターチップを提供することを目的とする。【解決手段】  半導体基板と、該半導体基板の表面に形成されたエミッタ電極と、該半導体基板の裏面に形成されたコレクタ電極と、該半導体基板の表面に形成されたゲートパッドとを備える。さらに、該半導体基板の表面に形成されて一端が該ゲートパッドと接続された第１ゲート配線と、該半導体基板の表面に形成されて該第１ゲート配線の他端と接続された第１内蔵抵抗と、該半導体基板の表面に形成されて一端が該第１内蔵抵抗を介して該第１ゲート配線の他端と接続された第２ゲート配線とを備えることを特徴とする。【選択図】図１
2010098250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成されたエミッタ電極と、
前記半導体基板の裏面に形成されたコレクタ電極と、
前記半導体基板の表面に形成されたゲートパッドと、
前記半導体基板の表面に形成され、一端が前記ゲートパッドと接続された第１ゲート配線と、
前記半導体基板の表面に形成され、前記第１ゲート配線の他端と接続された第１内蔵抵抗と、
前記半導体基板の表面に形成され、一端が前記第１内蔵抵抗を介して前記第１ゲート配線の他端と接続された第２ゲート配線とを備えることを特徴とする絶縁ゲート型トランジスターチップ。
【請求項２】
前記半導体基板の表面に形成され、一端が前記ゲートパッドと接続された第３ゲート配線と、
前記半導体基板の表面に形成され、前記第３ゲート配線の他端と接続された第２内蔵抵抗と、
前記半導体基板の表面に形成され、一端が前記第２内蔵抵抗を介して前記第３ゲート配線の他端と接続された第４ゲート配線と、
前記半導体基板の表面に形成され、前記第２ゲート配線の他端と接続された第３内蔵抵抗と、
前記半導体基板の表面に形成され、前記第４ゲート配線の他端と接続された第４内蔵抵抗と、
前記第３内蔵抵抗と前記第４内蔵抵抗を接続する第５ゲート配線とを更に備え、
前記第３内蔵抵抗および前記第４内蔵抵抗の抵抗値は、前記第１内蔵抵抗および前記第２内蔵抵抗の抵抗値よりも高いことを特徴とする請求項１に記載の絶縁ゲート型トランジスターチップ。
【請求項３】
前記第１ゲート配線および前記第２ゲート配線の下層には前記第１ゲート配線および前記第２ゲート配線と接してポリシリコンが形成され、
前記第１内蔵抵抗はポリシリコンによって形成されたことを特徴とする請求項１に記載の絶縁ゲートトランジスターチップ。
【請求項４】
前記第１〜第４ゲート配線の下層には前記第１〜第４ゲート配線と接してポリシリコンが形成され、
前記第１〜第４内蔵抵抗はポリシリコンによって形成されたことを特徴とする請求項２に記載の絶縁ゲートトランジスターチップ。
【請求項５】
前記第１ゲート配線および前記第１内蔵抵抗および前記第２ゲート配線からなる構造の両側の前記エミッタ電極を電気的に接続する接続部分をさらに備え、
前記接続部分は前記第１内蔵抵抗の前記ポリシリコン上に絶縁膜を介して形成されることを特徴とする請求項３に記載の絶縁ゲート型トランジスターチップ。
【請求項６】
前記第１ゲート配線の長さと前記第２ゲート配線の長さは同じであることを特徴とする請求項１に記載の絶縁ゲート型トランジスターチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型トランジスターが形成されたチップにおけるゲート発振を簡易な構成で抑制する絶縁ゲート型トランジスターチップに関する。
【背景技術】
【０００２】
近年、省エネルギーの観点から、家電製品や産業用電力装置の制御などにインバータ回路が幅広く用いられるようになってきている。インバータ回路はパワー半導体デバイスにより、電圧又は電流のオンとオフを繰り返すことにより電力の制御を行う。定格電流が３００Ｖ以上の場合、ＭＯＳＦＥＴなどと比較して高耐圧化に有利な絶縁ゲート型トランジスター（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が用いられることが多い。そして、微細加工技術の発達により平面ゲート構造からセル面積を微細化できるトレンチゲート構造を採用する絶縁ゲート型トランジスターが主流となり絶縁ゲート型トランジスターチップの高性能化に寄与している。
【０００３】
前述した絶縁ゲート型トランジスターチップの高性能化には絶縁ゲート型トランジスターの伝達特性（いわゆる増幅率）の増加が含まれる。しかしながら伝達特性の急激な増加はＭＨｚでのゲート電圧の発振（ゲート発振）を引き起こすことがある。特に、伝達特性が高くなる負荷短絡動作またはアーム短絡動作中にゲート発振が起こりやすい。
【０００４】
このようなゲート電圧の発振を放置すれば絶縁ゲート型トランジスターなどの制御系への悪影響を及ぼす。ゲート電圧の発振を抑制するために、スイッチング損失やスイッチング時間を制御するためにチップの外部に設けられるゲート抵抗の抵抗値を高めることが考えられる。また、特許文献１にはチップのゲートパッド部にゲート抵抗を形成しゲート発振を抑制する構成が開示されている。
【０００５】
【特許文献１】特開２００５−２２８８５１号公報
【特許文献２】特開２００２−０８３９６４号公報
【特許文献３】特開平０３−１０６０６５号公報
【特許文献４】特開平０３−２３５３６８号公報
【特許文献５】特開２００８−０７８５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
絶縁ゲート型トランジスターのゲート発振は、ワイヤインダクタンスや絶縁ゲート型トランジスターの寄生容量がゲートへの帰還回路を形成して発振を起こす帰還型発振回路によって起こると考えられる。そして前述した絶縁ゲート型トランジスターの伝達特性の増加は、ゲート発振条件を満たしやすくするものである。一般にゲート発振の抑制はゲート帰還回路に抵抗を挿入しゲートへの帰還を減衰させることで成し得る。ここで、そのような抵抗として絶縁ゲート型トランジスターチップの外部に接地されるゲート抵抗を用いることが考えられる。しかしながらこの場合絶縁ゲート型トランジスターチップ内部のワイヤインダクタンスや寄生容量によって形成される帰還型発振回路の帰還を減衰できない問題があった。
【０００７】
絶縁ゲート型トランジスターチップ内部のワイヤインダクタンスや寄生容量によって形成される帰還型発振回路の帰還を減衰させるにはチップ内部に抵抗を設けることが有効である。例えば特許文献１に開示の通りゲートパッドに抵抗を内蔵させる構成により前述の問題は回避し得る。ゲートパッドに抵抗を内蔵した絶縁ゲート型トランジスターチップの構成の平面図を図４に示す。図４の絶縁ゲート型トランジスターチップ１００はゲート配線１０８とエミッタ電極１０６をチップ表面に備える。ゲート配線１０８にはゲートパッド１０２からゲート駆動信号が供給される。そしてゲートパッド１０２とゲート配線１０８は抵抗１０４を介して接続される。
【０００８】
特許文献１の構成により、一定のゲート発振抑制効果を得ることができる。しかしながら絶縁ゲート型トランジスターの容量が大きくなることに伴い伝達特性や寄生容量がさらに増大した場合には、ゲートパッドに抵抗を内蔵させるだけではゲート発振の抑制が十分でない場合も考えられる。そこで、更にゲート発振抑制効果を高めた  絶縁ゲート型トランジスターチップを提供することが望まれるという問題があった。
【０００９】
ところで、絶縁ゲート型トランジスターの容量を増大させるには、絶縁ゲート型トランジスターセルを並列に接続する。並列に接続した絶縁ゲート型トランジスターセルは絶縁ゲート型トランジスターチップ上に、例えば短冊状に形成されたゲート配線により接続される。ここで、並列に接続された絶縁ゲート型トランジスターセル間のワイヤインダクタンス差により、絶縁ゲート型トランジスターセル間にも帰還回路（帰還型発振回路）が形成される場合がある。この帰還回路がアンバランスを生じてゲート発振の要因となるという問題もあった。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、絶縁ゲート型トランジスターチップ内の要因により形成される帰還回路によるゲート発振を抑制した絶縁ゲート型トランジスターチップを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願の発明にかかる絶縁ゲート型トランジスターチップは、半導体基板と、該半導体基板の表面に形成されたエミッタ電極と、該半導体基板の裏面に形成されたコレクタ電極と、該半導体基板の表面に形成されたゲートパッドと、該半導体基板の表面に形成されて一端が該ゲートパッドと接続された第１ゲート配線と、該半導体基板の表面に形成されて該第１ゲート配線の他端と接続された第１内蔵抵抗と、該半導体基板の表面に形成されて一端が該第１内蔵抵抗を介して該第１ゲート配線の他端と接続された第２ゲート配線とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によりゲート発振を抑制した絶縁ゲート型トランジスターチップを供給することができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態
図１から図３を参照して実施形態の構成について説明する。なお、図番を跨って同一の符号が付された部分は同一概念でまとめられる部分、あるいは同一の材料からなるものであるから重複して説明しない場合がある。
【００１４】
図１は半導体基板に形成された絶縁ゲート型トランジスターチップの平面図である。図１から把握できるように絶縁ゲート型トランジスターチップ１０の表面にはエミッタ電極１４が形成される。さらにゲート駆動信号を伝送するゲートパッド１２が形成される。ゲートパッド１２はゲート配線１６と接続される。ゲート配線１６は絶縁ゲート型トランジスターのゲートに電圧を供給する。本実施形態でゲート配線１６は絶縁ゲート型トランジスターチップ１０の外周を囲みかつ中央部を横断するように形成される。すなわちゲート配線１６はチップ外周にも形成されるとともに、並列に形成された絶縁ゲート型トランジスターセルにゲート駆動信号を供給できるように配置される。
【００１５】
さらに、本実施形態の絶縁ゲート型トランジスターチップ１０はチップ表面に内蔵抵抗が形成されている。内蔵抵抗はゲート配線１６の一部を接続するように形成される。このことについて図１に沿って詳細に説明すると以下の通りである。ゲート配線１６の一部である第１ゲート配線１８の一端はゲートパッド１２に接続され、他端は第１内蔵抵抗３０に接続される。第１ゲート配線１８の他端は第１内蔵抵抗３０を介してゲート配線１６の一部である第２ゲート配線２０の一端と接続される。第２ゲート配線２０の他端は第３内蔵抵抗３４と接続される。
【００１６】
上述した第１ゲート配線１８と第２ゲート配線２０がゲート電圧を供給する絶縁ゲート型トランジスターセルとは異なる絶縁ゲート型トランジスターセルに電圧を供給するゲート配線１６についても上述と同様である。例えば、ゲート配線１６の一部である第３ゲート配線２２の一端はゲートパッド１２に接続され、他端は第２内蔵抵抗３２に接続される。第３ゲート配線２２の他端は第１内蔵抵抗３２を介してゲート配線１６の一部である第４ゲート配線２４の一端と接続される。第４ゲート配線２４の他端は第４内蔵抵抗３６と接続される。さらに、第２ゲート配線２０の他端とは第３内蔵抵抗３４を介して接続され、第４ゲート配線２４の他端とは第４内蔵抵抗３６を介して接続される第５ゲート配線２６が形成される。第５ゲート配線２６はゲート配線１６の一部である。
【００１７】
このように本実施形態の絶縁ゲート型トランジスターチップ１０が備えるゲート配線１６は切れ目無く連続的に形成されるのではなく、途中に内蔵抵抗を介して形成されている。そして本実施形態の内蔵抵抗は２種類に分類できる。すなわち、図１において抵抗値Ｒ１で表される第１内蔵抵抗３０および第２内蔵抵抗３２などの内蔵抵抗と、図１において抵抗値Ｒ２で表される第３内蔵抵抗３４および第４内蔵抵抗３６などの内蔵抵抗の２種類である。そして本実施形態ではＲ２の方がＲ１より抵抗値が高い。すなわち、ゲートパット１２と近接する内蔵抵抗の抵抗値よりもゲートパット１２と離間する内蔵抵抗の抵抗値の方が高い。
【００１８】
図２は図１において簡略化されて描かれている内蔵抵抗の詳細な構成を説明する平面図である。ここでいう内蔵抵抗は本実施形態の絶縁ゲート型トランジスターチップに配置される内蔵抵抗であれば特に限定されない。ここでは図２は第１内蔵抵抗３０であると仮定して詳細を説明する。図２に示されるように、第１ゲート配線１８と第２ゲート配線２０は、その下層にゲート電極として形成されたポリシリコン４０と接して形成される。これにより配線抵抗を低減できる。
【００１９】
第１ゲート配線１８と第２ゲート配線２０の間はポリシリコン４１によって電気的に接続される。このポリシリコン４１は図２において長さ５０および幅５２で表される形状で形成されている。このポリシリコン４１は前述した（第１ゲート配線１８、第２ゲート配線２０などの）ゲート配線の下層に形成されたポリシリコン４０と同一工程で形成され、その後必要に応じて長さ５０および幅５２となるように加工されたものである。なお、図２においてポリシリコン４１が一点破線で表現されるのは、ポリシリコン４１が後述の絶縁膜７０によって覆われるためである。
【００２０】
そしてポリシリコン４１は第１ゲート配線１８−第２ゲート配線２０間に抵抗値Ｒ１の抵抗を付与するように長さ５０および幅５２で形成される。さらに、ポリシリコン４１の上には絶縁膜７０が形成される。さらに絶縁膜７０の上には、第１ゲート配線１８−第２ゲート配線２０の両側のエミッタ電極１４を電気的に接続する接続部分１５が形成される。接続部分１５は、ポリシリコン４１とは絶縁膜７０により絶縁されている。この接続部分１５はエミッタ電極１５と同一工程で形成される同一材料であることが製造プロセス簡略化のために好ましい。
【００２１】
図３は図２の３−３断面を説明する断面図である。この断面図から把握されるように、シリコン基板５６の表面には絶縁膜５４を介してポリシリコン４０、４１が形成される。前述の通りポリシリコン４１は絶縁膜７０により接続部分１５と絶縁される。一方シリコン基板５６の裏面にはコレクタ５８を介してコレクタ電極６０が形成される。本実施形態の絶縁ゲート型トランジスターチップ１０は上述の構成を備える。
【００２２】
一般に、絶縁ゲート型トランジスターチップのチップサイズが増大すれば、ゲート配線のインダクタンス（ワイヤインダクタンス）も増加する。例えば、チップサイズが１０ｍｍ×１０ｍｍの場合、チップ外周を取り囲むゲート配線のインダクタンスは数百ｐＨとなる。また、チップの寄生容量は数百ｐＦ程度まで高まる。このような環境を帰還発振回路の一種ハートレー発振回路に当てはめて考えると発振周波数はＭＨｚのオーダーとなる。これは本発明を実施していない絶縁ゲート型トランジスターチップが同様の環境下で呈する発振周波数とほぼ一致する。
【００２３】
よって、チップサイズが増大した場合には絶縁ゲート型トランジスターチップに帰還回路が形成され、ゲート発振を引き起こす。そしてこの発振を抑制するためには特許文献１に記載のようにゲートパットに抵抗を形成しただけでは不十分であるという問題があった。
【００２４】
さらに、並列に接続された絶縁ゲート型トランジスターセルに形成されたゲート配線間でのワイヤインダクタンス差により、絶縁ゲート型トランジスターセル間にも帰還回路（帰還型発振回路）が形成される場合がある。この帰還回路がアンバランスを生じてゲート発振の要因となるという問題もあった。さらにアンバランスを生じる他の要因としては、ゲート配線の両側のエミッタ電極が分離され、それぞれ異なる電位となることが考えられる。また、このアンバランスの問題は特許文献１の構成では解決し得ないという問題があった。
【００２５】
本実施形態の構成によれば、上述の問題を解決できる。すなわち、ゲート配線１６は例えば第１ゲート配線１８、第２ゲート配線２０に分断し、その間に内蔵抵抗（ここでは第１内蔵抵抗３０）が形成されるため前述のゲートへの帰還を減衰させることができる。よって、ゲート配線を分断する場所に内蔵抵抗を配置することによりゲート発振を抑制できる。
【００２６】
さらに、本実施形態の構成によれば、ゲートパット１２と近接する内蔵抵抗の抵抗値よりも離間する内蔵抵抗の抵抗値の方が高くなるように内蔵抵抗を配置する。ゲートパッド１２から離間するゲート配線においては、隣接するゲート配線とのばらつきが生じやすい。つまり、ゲート配線は絶縁ゲート型トランジスターセル間で同一抵抗とはなり得ず、一定のばらつきが生じ、そのばらつきは、ゲートパッド１２から離間するほど顕著であると考えられる。そこで本実施形態ではゲートパッド１２と離間する方の内蔵抵抗の抵抗値を相対的に高くすることで、絶縁ゲート型トランジスターセル間のアンバランスを抑制できる。よってゲート発振を抑制できる。特にチップサイズが大きくなりゲート配線が長くなる場合にはアンバランスの問題が顕著となるが、前述したアンバランスを解消する構成によりゲート発振を抑制できる。
【００２７】
また、本実施形態のようにゲート電極として用いられるポリシリコンと同じ材質の内蔵抵抗を使用することで、ゲート電極と内蔵抵抗を同一工程で形成できるから製造工程を簡素化できる。
【００２８】
さらに、本実施形態ではゲート配線の両側のエミッタ電極を接続部分１５で接続しているためゲート配線の両側のエミッタ電極は電気的に結合される。よってアンバランスの一因であるゲート配線の両側のエミッタ電極の電位差を解消できるから、ゲート発振の問題を抑制できる。
【００２９】
本実施形態では抵抗値Ｒ１で表される内蔵抵抗とＲ２で表される内蔵抵抗の２種類の内蔵抵抗を用いたが本発明はこれに限定されない。つまり、ゲート配線のどの位置にいくつ内蔵抵抗を配置するか、抵抗値はどの程度とするかについてはチップサイズなどゲート発振の起こりやすさを考慮して個別具体的に定められるパラメータであるから任意である。なお、個々の内蔵抵抗の抵抗値は図２におけるポリシリコン長さ５０、ポリシリコン幅５２を調整することで適宜調整し得る。
【００３０】
また、上述した本発明の範囲を逸脱しない限りにおいて様々な変形が成し得る。例えば、第１ゲート配線１８と第２ゲート配線２０の長さを一致させることで、ゲート配線の寄生インダクタンスを均等に分割できるから絶縁ゲート型トランジスターセル間でアンバランスを抑制できる。
【図面の簡単な説明】
【００３１】
【図１】実施形態の絶縁ゲート型トランジスターチップの平面図を説明する図である。
【図２】実施形態の内蔵抵抗および接続部分の詳細を説明する平面図である。
【図３】図２の３−３断面を説明する断面図である。
【図４】本発明の課題を説明する平面図である。
【符号の説明】
【００３２】
１０  絶縁ゲート型トランジスターチップ、  １２  ゲートパッド、  １４  エミッタ電極、  １５  接続部分、  １８  第１ゲート配線、  ２０  第２ゲート配線、  ２２  第３ゲート配線、  ２４  第４ゲート配線、  ２６  第５ゲート配線、  ３０  第１内蔵抵抗、  ３２  第２内蔵抵抗、  ３４  第３内蔵抵抗、  ３６  第４内蔵抵抗、  ４１  ポリシリコン
【図１】
2010098250.tif 000003
【図２】
2010098250.tif 000004
【図３】
2010098250.tif 000005
【図４】
2010098250.tif 000006