(57)【要約】      （修正有）【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。【選択図】図３
2010103288.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ部分と、
ダイオード部分と、
を具備し、
前記電界効果トランジスタ部分は、
第１導電型又は真性の半導体領域であるチャネル形成領域と、
前記チャネル形成領域に接するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル形成領域と対向し、前記チャネル形成
領域にチャネルを形成させるゲート電極と、
第２導電型の半導体領域であり、前記チャネル形成領域に接し、ドレイン電圧
が供給されるドレイン領域と、
第２導電型の半導体領域であり、前記チャネル形成領域を介して前記ドレイン領域に対向し、前記チャネルが形成されたときに前記チャネル形成領域を介して前記ドレイン電圧が供給されるソース領域と、を含み、
前記ダイオード部分は、前記ソース領域に電気的に接続されており、前記ソース領域に前記ドレイン電圧が供給されたときに、前記ダイオード部分はインパクトイオン化現象が発生するインパクトイオン化領域を含む
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記インパクトイオン化領域は、前記ゲート絶縁膜から完全に離隔した位置に形成される
半導体装置。
【請求項３】
請求項１または２に記載された半導体装置であって、
前記ダイオード部分は、更に、
前記第１導電型の半導体領域であるダイオード第１領域と、
前記第２導電型の半導体領域であり、前記電界効果トランジスタの前記ソース領域に電気的に接続されるダイオード第２領域と、を含み、
前記ダイオード第１領域と前記ダイオード第２領域とは、離隔して配置され、
前記インパクトイオン化領域は、前記ダイオード第１領域と前記ダイオード第２領域との間に形成される
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
前記ダイオード部分は、基板内に形成され、
前記ダイオード第１領域及び前記ダイオード第２領域は、前記基板と平行な方向に並んでいる
半導体装置。
【請求項５】
請求項４に記載された半導体装置であって、
前記ダイオード第１領域及び前記ダイオード第２領域は、互いに近づくような方向へ膨らむ面同士で対向している
半導体装置。
【請求項６】
請求項４又は５に記載された半導体装置であって、
前記インパクトイオン化領域は、前記基板と平行な第１表面を有し、
前記ダイオード第１領域及び前記ダイオード第２領域は、前記第１表面よりも深い位置で最接近している
半導体装置。
【請求項７】
請求項３に記載された半導体装置であって、
前記ダイオード部分は、基板上に、前記ダイオード第１領域、インパクトイオン化領域、及び前記ダイオード第２領域が前記基板と垂直な方向に並ぶように形成されている
半導体装置。
【請求項８】
請求項７に記載された半導体装置であって、
前記ダイオード第２領域は、前記ソース領域上に形成されている
半導体装置。
【請求項９】
請求項１、２、３、７、８のいずれかに記載された半導体装置であって、
前記電界効果トランジスタ部分は、基板上に、前記ドレイン領域及び前記ソース領域が前記基板と垂直方向に並ぶように形成されており、
前記ダイオード部分は、前記基板に対して垂直な方向で前記電界効果トランジスタ上に積層されている
半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載された半導体装置であって、
前記インパクトイオン化領域は、シリコン、シリコンゲルマニウム、及びゲルマニウムのうちの少なくとも一つにより形成されている
半導体装置。
【請求項１１】
請求項１乃至１０のいずれかに記載された半導体装置であって、
前記チャネルが形成されたときに、前記ダイオード部分が逆バイアスされるように接続されている
半導体装置。
【請求項１２】
電界効果トランジスタ部分と、
ダイオード部分と、
を具備し、
前記電界効果トランジスタ部分は、
第１導電型又は真性の半導体領域であるチャネル形成領域と、
前記チャネル形成領域と対向し、前記チャネル形成領域にチャネルを形成させるゲート電極と、
第２導電型の半導体領域であり、前記チャネル形成領域に接し、ドレイン電圧が供給されるドレイン領域と、
第２導電型の半導体領域であり、前記チャネル形成領域を介して前記ドレイン領域に対向し、前記チャネルが形成されたときに前記チャネル形成領域を介して前記ドレイン電圧が供給されるソース領域と、を含み、
前記ダイオード部分は、前記ソース領域に電気的に接続されており、前記ソース領域に前記ドレイン電圧が供給されたときに、前記ダイオード部分はインパクトイオン化現象が発生するインパクトイオン化領域を含む
半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記インパクトイオン化領域は、インパクトイオン化現象によるキャリアが前記基板の表面よりも内側を流れるように形成される
半導体装置。
【請求項１４】
第１導電型又は真性の半導体領域であるチャネル形成領域と、前記チャネル形成領域に接するゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル形成領域と対向し、前記チャネル形成領域にチャネルを形成させるゲート電極と、第２導電型の半導体領域であり、前記チャネル形成領域に接し、ドレイン電圧が供給されるドレイン領域と、第２導電型の半導体領域であり、前記チャネル形成領域を介して前記ドレイン領域に対向し、前記チャネル形成領域にチャネルが形成されたときに前記チャネル形成領域を介して前記ドレイン電圧が供給されるソース領域と、を備える電界効果トランジスタ部分を形成する工程と、
インパクトイオン化領域を含み、前記ソース領域に電気的に接続されるダイオード部分を形成する工程と、
を具備し、
前記インパクトイオン化領域は、前記ソース領域に前記チャネル形成領域を介して前記ドレイン電圧が供給されたときにインパクトイオン化現象を発生させる領域である
半導体装置の製造方法。
【請求項１５】
請求項１４に記載された半導体装置の製造方法であって、
前記ダイオード部分を形成する工程は、更に、
前記インパクトイオン化領域を介して互いに対向するように、ダイオード第１領域とダイオード第２領域とを形成する工程を含み、
前記ダイオード第１領域は、第１導電型の半導体領域であり、
前記ダイオード第２領域は、第２導電型の半導体領域であり、前記電界トランジスタの前記ソース領域に電気的に接続される領域である
半導体装置の製造方法。
【請求項１６】
請求項１５に記載された半導体装置の製造方法であって、
前記ダイオード部分を形成する工程は、前記ダイオード部分を、基板上に形成する工程を含み、
前記ダイオード第１領域と前記ダイオード第２領域とを形成する工程は、前記ダイオード第１領域と前記ダイオード第２領域とを、前記基板と平行な方向で並ぶように形成する工程を含んでいる
半導体装置の製造方法。
【請求項１７】
請求項１６に記載された半導体装置の製造方法であって、
前記ダイオード第１領域と前記ダイオード第２領域とを形成する工程は、前記ダイオード第１領域と前記ダイオード第２領域とを、互いに近づくような方向へ膨らむ面同士で対向するように形成する工程を含んでいる
半導体装置の製造方法。
【請求項１８】
請求項１６又は１７に記載された半導体装置の製造方法であって、
前記ダイオード第１領域と前記ダイオード第２領域とを形成する工程は、前記インパクトイオン化領域が形成される領域を保護した状態で、前記ダイオード第１領域形成予定の領域及び前記ダイオード第２領域形成予定の領域をエッチングにより掘り下げる工程を含んでいる
半導体装置の製造方法。
【請求項１９】
請求項１５に記載された半導体装置の製造方法であって、
前記ダイオード第１領域とダイオード第２領域とを形成する工程は、前記ダイオード第１領域及び前記ダイオード第２領域を、基板上に、前記基板と垂直な方向に並ぶように形成する工程を含んでいる
半導体装置の製造方法。
【請求項２０】
請求項１９に記載された半導体装置の製造方法であって、
前記ダイオード第１領域とダイオード第２領域とを形成する工程は、
前記ダイオード第２領域を前記ソース領域上に形成する工程と、
前記ダイオード第１領域を、前記ダイオード第２領域の上方に形成する工程とを含んでいる
半導体装置の製造方法。
【請求項２１】
請求項２０に記載された半導体装置の製造方法であって、
前記ソース領域を形成する工程は、前記ソース領域を、前記ダイオード第２領域からの熱拡散により形成する工程を含んでいる
半導体装置の製造方法。
【請求項２２】
請求項１９乃至２１のいずれかに記載された半導体装置の製造方法であって、
前記インパクトイオン化領域を形成する工程は、前記インパクトイオン化領域を、選択エピタキシャル成長により、前記ダイオード第２領域上に形成する工程を含んでいる
半導体装置の製造方法。
【請求項２３】
請求項１４乃至２２のいずれかに記載された半導体装置の製造方法であって、
前記電界効果トランジスタ部分を形成する工程は、前記ドレイン領域及び前記ソース領域を、基板上に、前記基板と垂直方向に並ぶように形成する工程を含んでおり、
前記ダイオード部分を形成する工程は、前記ダイオード領域を、前記電界効果トランジスタ上に積層する工程を含んでいる
半導体装置の製造方法。
【請求項２４】
請求項１４乃至２３のいずれかに記載された半導体装置の製造方法であって、
前記インパクトイオン化領域を形成する工程は、前記インパクトイオン化領域を、シリコン、シリコンゲルマニウム、及びゲルマニウムのうちの少なくとも一つにより形成する工程を含んでいる
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、電界効果型トランジスタ（ＦＥＴ；Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を利用した装置が知られている。ＦＥＴとして、インパクトイオン化ＦＥＴが提案されている。インパクトイオン化ＦＥＴは、電離衝突（インパクトイオン化）によるキャリア（電子および正孔）のアバランシェ増倍を利用したＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉ−Ｃｏｎｄｕｃｔｏｒ−ＦＥＴ）である。インパクトイオン化ＭＩＳＦＥＴでは、半導体装置のオン‐オフ特性を急峻化するために、アバランシェ増倍が発生すると流れる電流が急激に増加する特性が利用されている。インパクトイオン化ＭＩＳＦＥＴは、従来のＭＩＳＦＥＴに代わる半導体装置として期待されている。
【０００３】
非特許文献１には、インパクトイオン化ＭＩＳＦＥＴの一例として、Ｉ−ＭＯＳが記載されている。図１は、非特許文献１のＩ−ＭＯＳを示す断面図である。このＩ−ＭＯＳでは、基板上に、ｐ−ｉ−ｎ型のダイオードが形成されている。Ｉ領域（Ｉ−ＲＥＧＩＯＮ）上の一部には、ゲート絶縁膜（ｏｘ）を介して、ゲート電極（ＧＡＴＥ）が形成されている。Ｉ領域には、上方にゲート電極が形成された領域（ＬＧＡＴＥ）と、上方にゲート電極が形成されていない領域（ＬＩ）とが存在する。
【０００４】
非特許文献１のＩ−ＭＯＳにおいて、オフ時には、Ｉ領域にチャネルは形成されない。逆方向バイアスが印加されたとき、Ｉ領域のほぼ全体が空乏層となり、逆方向電流は殆ど流れない。一方、オン時には、ゲート電極直下の領域ＬＧＡＴＥにチャネルが形成される。その結果、Ｉ領域において形成される空乏層の実効的な幅が、ＬＩの幅となる。すなわち、空乏層の実効的な幅が短くなる。オン時において逆方向バイアスが印加されたとき、空乏層内の電界強度が十分に強くなり、Ｉ領域（ＬＩ）に注入された電子のエネルギーが高まる。これにより、インパクトイオン化現象が発生する。その結果、アバランシェ増倍が発生し、電流が急激に増加する。アバランシェ増倍を利用することにより、オン−オフ特性を向上させることができる。
【０００５】
インパクトイオン化ＭＩＳＦＥＴの他の一例が、特許文献１（ＷＯ  ２００７／００８１７３）に示されている。図２は、特許文献１に記載された半導体装置の構造を示す断面図である。この特許文献１に記載された半導体装置は、基板構造（ａ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）と、その基板構造上に形成されたゲート積層体（ａ  ｇａｔｅ  ｓｔａｃｋ）と、基板構造中に形成された第１導電型のドレイン領域と、その基板構造より上に形成されたソース構造とを備えている。そのソース構造は、第２導電型のソース領域と、ソース領域と基板構造との間に設けられ、ドーパント濃度が１０１８（ｃｍ−３）以下である第１領域（ａ  ｆｉｒｓｔ  ｒｅｇｉｏｎ）とを備えている。この半導体装置では、インパクトイオン化現象が発生する領域（以下、インパクトイオン化領域）が、Ｌ字状に形成される。
【０００６】
【非特許文献１】Ｋ．  Ｇｏｐａｌａｋｒｉｓｈｎａｎ  ｅｔ  ａｌ．，  “Ｉ−ＭＯＳ：  Ａ  Ｎｏｖｅｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  ｗｉｔｈ  ａ  Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｌｏｐｅ  ｌｏｗｅｒ  ｔｈａｎ  ｋＴ／ｑ”，  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  ｐｐ．  ２８９−２９２，  Ｄｅｃｅｍｂｅｒ  ２００２．
【特許文献１】ＷＯ  ２００７／００８１７３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
インパクトイオン化領域中では、高いエネルギーを有するキャリアが移動する。そのようなキャリアが、ゲート絶縁膜に入り込んでしまうことがある。これにより、ゲートの閾値電圧の信頼性が悪化するという問題点があった。
【０００８】
特許文献１の半導体装置では、インパクトイオン化領域がＬ字形状に形成される。インパクトイオン化領域中において、主としてインパクトイオン化が発生する部分は、そのＬ字形状の角部Ａである。角部Ａは、ゲート絶縁膜から離れている。そのため、キャリアがゲート絶縁膜に入り込むことが抑制される。しかしながら、インパクトイオン化領域自体が、ゲート絶縁膜から完全に離隔しているわけではない。よって、多少のキャリアはゲート絶縁膜に入り込んでしまう。さらに、半導体装置の微細化に伴い、側壁の幅が縮小された場合、主としてインパクトイオン化が発生する部分（角部Ａ）は、ゲート絶縁膜に近くなる。このような場合には、ゲート絶縁膜にキャリアが入り易くなってしまうという問題点があった。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明に係る半導体装置は、電界効果トランジスタ部分と、ダイオード部分とを具備する。その電界効果トランジスタ部分は、第１導電型又は真性の半導体領域であるチャネル形成領域と、チャネル形成領域（６）に接するゲート絶縁膜（７）と、ゲート絶縁膜（７）を介してチャネル形成領域（６）と対向し、チャネル形成領域（６）にチャネルを形成させるゲート電極（８）と、第２導電型の半導体領域であり、チャネル形成領域（6）に接し、ドレイン電圧が供給されるドレイン領域（４）と、第２導電型の半導体領域であり、チャネル形成領域（６）を介してドレイン領域（４）に対向し、前記チャネルが形成されたときにチャネル形成領域（６）を介してドレイン電圧が供給されるソース領域（５）と、を含んでいる。そのダイオード部分は、ソース領域（５）に電気的に接続されており、ソース領域（５）にドレイン電圧が供給されたときに、ダイオード部分はインパクトイオン化現象が発生するインパクトイオン化領域（１６）を含む。
【００１１】
本発明に係る半導体装置の製造方法は、第１導電型又は真性の半導体領域であるチャネル形成領域（６）と、チャネル形成領域（６）に接するゲート絶縁膜（７）と、ゲート絶縁膜（７）を介してチャネル形成領域（６）と対向し、チャネル形成領域（６）にチャネルを形成させるゲート電極と、第２導電型の半導体領域であり、チャネル形成領域（６）に接し、ドレイン電圧が供給されるドレイン領域（４）と、第２導電型の半導体領域であり、チャネル形成領域（６）を介してドレイン領域（４）に対向し、チャネル形成領域（６）にチャネルが形成されたときにチャネル形成領域（６）を介してドレイン電圧が供給されるソース領域（５）と、を備える電界効果トランジスタ部分を形成する工程と、インパクトイオン化領域（１６）を含み、ソース領域（５）に電気的に接続されるダイオード部分を形成する工程と、を具備する。インパクトイオン化領域（１６）は、ソース領域（５）にチャネル形成領域（６）を介してドレイン電圧が供給されたときにインパクトイオン化現象を発生させる領域である。
【発明の効果】
【００１２】
本発明によれば、インパクトイオン化領域中のキャリアがゲート絶縁膜中に入り込むことの無い半導体装置、及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ、本発明の実施形態について説明する。
【００１４】
（第１の実施の形態）
図３は、本実施形態に係る半導体装置を示す概略断面図である。尚、本実施形態に係る半導体装置には、図３に示した構成以外にも、層間絶縁膜や、他の素子等との電気的接続を行う為の配線等が設けられている。但し、それらの図示及び説明は、本実施形態に直接関係しないため、省略される。
【００１５】
図３に示される半導体装置は、ｎチャネル型インパクトイオン化ＭＩＳＦＥＴである。この半導体装置は、シリコン基板（以下、単に基板という）を有している。その基板上には、トランジスタ形成領域２２とダイオード形成領域２３とが設けられている。トランジスタ形成領域２２とダイオード形成領域２３とは、素子分離領域２によって分離されている。トランジスタ形成領域２２にはトランジスタが、ダイオード形成領域２３にはダイオードが、それぞれ形成されている。
【００１６】
基板の表層部には、ｎ型（第２導電型）シリコン領域１と、ｎ型シリコン領域１上に形成されたｐ型（第１導電型）ウェル層３とが設けられている。ｐ型ウェル層３は、素子分離領域２によって分離されている。尚、ｐウェル層３の不純物濃度は十分に低く、真性半導体層であってもよい。又、トランジスタ形成領域２２とダイオード形成領域２３のｐ型ウェル層３は共通に形成しても良いが、トランジスタの閾値制御を行うため、トランジスタ形成領域２２のｐ型ウェル層３を、ダイオード形成領域２３のｐ型ウェル層３と異なる濃度で形成することも可能である。
【００１７】
まず、トランジスタ部分の構造について説明する。
【００１８】
トランジスタ形成領域２２には、トランジスタとして、ドレイン領域４と、チャネル形成領域６と、ソース領域５と、ゲート絶縁膜７と、ゲート電極８とが形成されている。
【００１９】
ゲート電極８は、ゲート絶縁膜７を介して、基板上に設けられている。ゲート電極８とゲート絶縁膜７の側部には、側壁として、絶縁膜１０及び絶縁膜１１が設けられている。側壁により、ゲート電極８及びゲート絶縁膜７の側部が保護されている。ゲート電極８上には、シリサイド層９が形成されている。ゲート電極８は、シリサイド層９を介して、ゲート電圧を供給するゲート電源１３に接続されている。
【００２０】
ドレイン領域４及びソース領域５は、基板の表層部に形成されている。基板内において、ドレイン領域４及びソース領域５は、ゲート電極８の直下の領域を介して対向している。基板におけるゲート電極８の直下の領域は、ｐ型ウェル層３によって占められており、チャネル形成領域６を形成している。ドレイン領域４及びソース領域５上には、それぞれ、シリサイド層９が形成されている。ドレイン領域４は、シリサイド層９を介して、ドレイン電圧を供給するドレイン電源１２に接続されている。ソース領域５は、シリサイド層９を介して、配線２１に接続されている。
【００２１】
ドレイン領域４及びソース領域５は、共に、ｎ型の半導体領域である。ドレイン領域４及びソース領域における不純物濃度は、それぞれ、１ｘ１０２０ｃｍ−３以上である。
【００２２】
チャネル層形成領域６は、オン時にチャネルが形成される領域である。チャネル層形成領域６は、ゲート絶縁膜７を介してゲート電極８と対向する位置に形成される。チャネル層形成領域６は、ドレイン領域４とソース領域５との間に挟まれており、一方でドレイン領域４に接し、他方でソース領域５に接している。
【００２３】
続いて、ダイオード部分について説明する。
【００２４】
ダイオード形成領域２３には、ダイオードとして、ｎ型カソード領域１４（ダイオード第２領域）と、ｐ型アノード領域１５（ダイオード第１領域）とが形成されている。ｎ型カソード領域１４とｐ型アノード領域１５は、基板内の表層部に形成されている。ｎ型カソード領域１４とｐ型アノード領域１５とは、離隔している。基板内において、ｎ型カソード領域１４とｐ型アノード領域１５との間は、ｐ型ウェル層３によって占められている。ｎ型カソード領域１４とｐ型アノード領域１５との間を占めるｐ型ウェル層３は、インパクトイオン化領域１６を形成している。
【００２５】
ｎ型カソード領域１４及びｐ型アノード領域１５上には、それぞれ、シリサイド層９が設けられている。ｎ型カソード領域１４上のシリサイド層９には、配線２１が接続されている。これにより、ｎ型カソード領域１４は、トランジスタのソース領域５と電気的に接続されている。一方、ｐ型アノード領域１５は、シリサイド層９を介して、ソース電圧を供給するソース電源１７に接続されている。
【００２６】
ｎ型カソード領域１４における不純物濃度は、１ｘ１０２０ｃｍ−３以上である。また、ｐ型アノード領域１５における不純物濃度は、１ｘ１０２０ｃｍ−３以上である。
【００２７】
インパクトイオン化領域１６上には、絶縁膜１８が設けられている。絶縁膜１８は、ゲート絶縁膜７と同じ膜である。絶縁膜１８上には、ノンドープのポリシリコン層１９が設けられている。ノンドープポリシリコン層１９上には、絶縁膜２０が設けられている。ノンドープポリシリコン層１９及び絶縁膜２０の側部には、側壁として、絶縁膜１０及び絶縁膜１１が設けられている。
【００２８】
図４は、本実施形態に係る半導体装置の回路図を示している。図４に示されるように、この半導体装置においては、ソース電源１７と電界効果型トランジスタのソース領域と、の間に、ダイオードが介装されている。そのダイオードは、ソース領域からソース電源１７へ向かう方向が逆方向となるように、接続されている。
【００２９】
続いて、本実施形態の半導体装置の動作について説明する。
【００３０】
動作時には、ドレイン電圧として、ソース電圧よりも高い電圧が印加される。
【００３１】
ゲート電圧が、ゲートの閾値電圧より小さい場合、すなわちトランジスタがオフ状態の場合、ダイオードにおけるｎ型カソード領域１４は、電気的にフロート状態である。そのため、ｎ型カソード領域１４とｐ型アノード領域１５との間には、電圧は印加されず、電流は殆ど流れない。これによって、トランジスタ部分のリーク電流は、抑制される。
【００３２】
一方、ゲート電圧をゲートの閾値電圧以上とした場合、すなわちオン状態の場合、チャネル形成領域６にチャネルが形成される。このとき、ソース領域５は、ドレイン領域４とほぼ同じ電圧になる。また、ソース領域５に接続されたｎ型カソード領域１４も、ほぼドレイン電圧となる。その結果、ｎ型カソード領域１４とｐ型アノード領域１５との間（インパクトイオン化領域１６）に、電圧が印加される。すなわち、ダイオードは、チャネルが形成されたときに、逆バイアスされるように、ソース領域と電気的に接続されていることになる。この電圧の大きさが、インパクトイオン化現象が発生するような大きさであれば、インパクトイオン化現象が発生する。インパクトイオン化現象が発生することにより、アバランシェ増倍が発生し、ｎ型カソード領域１４とｐ型アノード領域１５間を流れる電流が急増する。ゲート電圧を増加させた時にドレイン電流が急増するので、スイッチング特性が向上する。
【００３３】
インパクトイオン化現象が発生するインパクトイオン化領域１６は、トランジスタ部分ではなく、ダイオード部分に形成される。インパクトイオン化領域１６は、ダイオード部分に形成され、ゲート絶縁膜７からは完全に離隔している。
【００３４】
尚、本明細書中において、「完全に隔離している」ということは、インパクトイオン化領域１６が、ゲート絶縁膜７と連続していないことを意味している。例えば、図２に示した例のような場合、インパクトイオン化領域は、ゲート絶縁膜と角部Ｂで連続している。従って、図２に示した例のような半導体装置では、インパクトイオン化領域１６がゲート絶縁膜７から完全に隔離していることにはならない。
【００３５】
インパクトイオン化領域１６がゲート絶縁膜７から完全に隔離していることにより、ゲート絶縁膜７にキャリアが入射することが無い。ゲートの閾値電圧のシフトが発生せず、半導体装置の信頼性を高めることができる。
【００３６】
オン時にインパクトイオン化現象を発生させる為には、インパクトイオン化領域１６に印加される電圧がアバランシェブレークダウン電圧以上であればよい。インパクトイオン化領域１６にアバランシェブレークダウン電圧以上の電圧を印加するためには、ドレイン電圧とソース電圧との電圧差を所定値（以下、ドレイン閾値電圧）以上に設定すればよい。
【００３７】
インパクトイオン化現象は、インパクトイオン化領域１６における電界強度が高いほど、発生し易くなる。従って、インパクトイオン化領域１６の幅（ｎ型カソード領域１４とｐ型アノード領域１５間の距離）は、オン時にインパクトイオン化現象が発生するような距離に設定される。
【００３８】
尚、インパクトイオン化領域１６の上方に設けられたノンドープポリシリコン層１９は、インパクトイオン化領域１６を規定している。ノンドープポリシリコン層１９は、抵抗が高く電気的にフロート状態である。そのため、ノンドープポリシリコン層１９がインパクトイオン化領域１６へ与える電気的な影響は小さい。
【００３９】
本実施形態では、図３に示されるように、ｎ型カソード領域１４とｐ型アノード領域１５が、基板と平行な方向で並んでいる。すなわち、ｎ型カソード領域１４とｐ型アノード領域１５とは、インパクトイオン化領域１６を介して、基板と平行な方向で対向している。ｎ型カソード領域１４とｐ型アノード領域１５とは、互いに近づくような方向へ膨らむ面同士で、対向している。このような面同士で対向していることにより、インパクトイオン化領域１６に加わる電界が集中し易くなり、インパクトイオン化現象をより発生し易くすることができる。インパクトイオン化現象が発生し易くなっていることにより、ドレイン閾値電圧を低減することができる。これにより、駆動電圧を低減できる。また、インパクトイオン化領域１６中のキャリアのエネルギを低減できる。キャリアのエネルギーを低減することにより、半導体装置の信頼性を向上させることができる。また、リーク電流をより低減することができる。
【００４０】
本実施形態では、基板は、ｎ型カソード領域１４及びｐ型アノード領域１５において、掘り下げられている。すなわち、ｎ型カソード領域１４及びｐ型アノード領域１５は、インパクトイオン化領域１６における基板表面（第１表面）よりも、深い位置に形成されている。従って、ｎ型カソード領域１４及びｐ型アノード領域１５は、第１表面よりも深い位置で、最接近している。そのため、インパクトイオン化領域１６中のキャリアは、主として、基板表面よりも深い位置を流れる。キャリアが基板表面を流れる場合には、表面ラフネス散乱の影響により、ドレイン閾値電圧を高くしなければならない。これに対して、キャリアが基板表面よりも深い位置を流れる場合には、表面ラフネス散乱の影響を受けにくく、ドレイン閾値電圧を低く抑えることができる。その結果、駆動電圧を低く抑えることが可能である。
【００４１】
本実施形態では、不純物濃度の低いｐウェル層３にインパクトイオン化領域１６が形成される場合について説明した。しかし、ダイオード形成領域２３のｐウェル層３に代えて、ｎウェル層でも真性半導体層が用いられてもよい。この場合、そのｎウェル層又は真性半導体層にインパクトイオン化領域１６が形成される。また、トランジスタ形成領域２２のｐウェル層３に代えて、真性半導体層が用いられてもよい。
【００４２】
本実施形態では、基板としてシリコン基板が用いられる場合について説明した。すなわち、インパクトイオン化領域１６（ｐウエル層３）として、シリコンのｐ型半導体層が用いられている。しかし、インパクトイオン化領域１６を、シリコン以外の材料により形成することも可能である。例えば、インパクトイオン化領域１６は、シリコンゲルマニウムや、ゲルマニウムにより形成されることも可能である。シリコンゲルマニウムやゲルマニウムは、シリコンよりもバンドギャップが小さいので、インパクトイオン化現象が発生し易い。従って、シリコンゲルマニウムやゲルマニウム用いた場合、ドレイン閾値電圧を更に低減することができる。
【００４３】
本実施形態では、基板として、シリコン基板を用いた場合について説明した。しかし、基板として、シリコン層の下にシリコン酸化膜等の絶縁膜が埋め込まれたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有するものを用いることも可能である。また、基板として、シリコンゲルマニウムの下にシリコン酸化膜等の絶縁膜が形成されたＳＧＯＩ（Ｓｉｌｉｃｏｎｇｅｒｍａｎｉｕｍ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板構造を有するものを用いることも可能である。また、基板として、ゲルマニウムの下にシリコン酸化膜等の絶縁膜が形成されたＧＯＩ（Ｇｅｒｍａｎｉｕｍ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板構造を有するものを用いることも可能である。
【００４４】
本実施形態では、半導体装置として、ｎチャネル型インパクトイオン化ＭＩＳＦＥＴを例示した。しかし、本実施形態はｎチャネル型に限定されるものではなく、各半導体領域の導電型を逆にすることにより、ｐチャネル型インパクトイオン化ＭＩＳＦＥＴに対して適用することも可能である。
【００４５】
本実施形態では、インパクトイオン化領域１６において、主としてキャリアが基板内部に形成される場合について説明した。しかし、必ずしも主としてキャリアが基板内部を流れるような構成を採用しなくてもよい。インパクトイオン化領域１６がゲート絶縁膜７から完全に離隔していれば、ゲート絶縁膜７へのキャリア入射を無くすことが可能である。
【００４６】
続いて、本実施形態に係る半導体装置の製造方法を説明する。図５Ａ乃至図５Ｅは、半導体装置の製造方法を示す工程断面図である。
【００４７】
図５Ａに示されるように、表層部にｎ型シリコン領域１が形成されたシリコン基板を用意し、素子分離領域２、ｐ型ウェル層３、ゲート絶縁膜７、ゲート電極８、絶縁膜２０、絶縁膜１８、ノンドープポリシリコン層１９、及び絶縁膜２０を形成する。
【００４８】
具体的には、まず、ｎ型シリコン領域１に、素子分離領域２を形成する。素子分離領域２を形成するにあっては、まず、シリコン基板の表面に溝を形成する。その後、シリコン酸化膜を堆積させる。その後、ＣＭＰ（化学的機械研磨）によって基板表面を平坦化する。
【００４９】
次に、フォトリソグラフィー技術とイオン注入技術により、ｐ型ウェル層３を形成する。ｐ型ウェル層３における不純物濃度は、トランジスタ形成領域２２とダイオード形成領域２３とで必ずしも同じにする必要はない。フォトリソグラフィーとイオン注入の工程を、それぞれ２回づつ実施することにより、トランジスタ形成領域２２とダイオード形成領域２３とでｐ型ウェル層３の不純物濃度を異ならせてもよい。
【００５０】
次に、基板表面に、シリコン酸化膜等の絶縁膜と、ポリシリコン層とを積層する。そして、フォトリソグラフィー技術とイオン注入技術を用いて、トランジスタ形成領域２２のポリシリコン層にのみ、不純物イオンをドーピングする。次に、ポリシリコン層上にシリコン酸化膜等の絶縁膜を形成する。そして、フォトリソグラフィー技術とエッチング技術により、基板上に積層された積層体をパターニングする。これによって、トランジスタ形成領域２２にゲート絶縁膜７、ゲート電極８（ドーピングされたポリシリコン層）、及び絶縁膜２０が形成される。また、ダイオード形成領域２３に、絶縁膜１８、ノンドープポリシリコン層１９、及び絶縁膜２０が形成される。
【００５１】
続いて、図５Ｂに示されるように、トランジスタ形成領域２２を保護するようにレジストマスク２４を配置する。そして、レジストマスク２４及び絶縁膜２０をマスクとして、ｎ型カソード領域及びｐ型アノード領域の形成予定部分を、エッチングにより、１０〜５０ｎｍ程度掘下げる。
【００５２】
続いて、図５Ｃに示されるように、イオン注入により、エクステンション層２６、及び浅いカソード領域２７を形成する。具体的には、まず、フォトリソグラフィー技術とエッチング技術により、トランジスタ形成領域２２の絶縁膜２０を除去する。次に、シリコン酸化膜を形成してエッチバックすることにより、ゲート電極８の側壁として絶縁膜１０を形成する。その後、レジストマスク２５を、ｐ型アノード領域が形成される予定の領域に形成する。レジストマスク２５をマスクとして、ヒ素２８をイオン注入する。これにより、ドレイン領域及びソース領域の形成予定領域に、ｎ半導体型のエクステンション層２６が形成される。また、ｎ型カソード領域の形成予定領域に、ｎ半導体型の浅いカソード領域２７が形成される。この際、続けてＢＦ２をイオン注入してポケットを形成してもよいが、別のレジストマスクを使用することでトランジスタ形成領域２８にのみポケットを形成することができる。
【００５３】
次に、図５Ｄに示されるように、イオン注入により、浅いアノード領域３１を形成する。具体的には、まず、レジストマスク２５を除去する。そして、トランジスタ形成領域２２及びｎ型カソード領域の形成予定領域が被覆されるように、レジストマスク２９を形成する。レジストマスク２９をマスクとして、ＢＦ２（３０）をイオン注入する。これにより、ｐ型アノード領域の形成予定領域に、浅いアノード領域３１が形成される。
【００５４】
次に、図５Ｅに示されるように、イオン注入により、ドレイン領域４、ソース領域５、ｎ型カソード領域１４、及びｐ型アノード領域１５を形成する。具体的には、まず、レジストマスク２９を除去する。その後、シリコン酸化膜の形成とエッチバックを行うことにより、側壁として絶縁膜１１を形成する。更に、図５Ｃに示すレジスト２５と同様のレジストを形成し、ドレイン領域、ソース領域、及びｎ型カソード領域の形成予定領域に、イオン注入を行う。このとき、図５Ｃで示した工程（エクステンション層２６の形成時）で実施したイオン注入時のエネルギーよりも高いエネルギーで、イオン注入を行う。これにより、ドレイン領域及びソース領域の形成予定領域に、ｎ型の深いドレイン領域３５及びソース領域３４が形成される。深いドレイン領域３５は、先に形成されていたエクステンション層２６と一体化し、ドレイン領域４を形成する。また、深いソース領域３４も、同様に、エクステンション層２６と一体化し、ソース領域５を形成する。また、ｎ型カソード領域の形成予定領域には、ｎ型の深いカソード領域３２が形成される。深いカソード領域３２も、浅いカソード領域２７と一体化して、ｎ型カソード領域１４を形成する。次に、レジストを除去した後図５Ｄに示すレジスト２９と同様のレジストを形成し、ｐ型カソード領域の形成予定領域に、イオン注入を行い、深いｐ型カソード領域を形成する。このとき、図５Ｄで示した工程（浅いアノード領域３１の形成時）におけるイオン注入時よりも高いエネルギーで、イオン注入を行う。形成された深いアノード領域３３は、浅いアノード領域３１と一体化し、ｐ型アノード領域１５を形成する。
【００５５】
次に、１０００℃で１０秒程度の熱処理を施す。これにより、イオン注入されたドーパントが活性化する。その後、ゲート電極８、ドレイン領域４、ソース領域５、ｎ型カソード領域１４、およびｐ型アノード領域１５の表面に形成された自然酸化膜を除去する。そして、ニッケル等の金属をスパッタし、５００℃、３０秒程度でシンターする。これにより、シリサイド層９が形成される。余分な部分に形成されたニッケルをエッチングにより除去する。
【００５６】
その後、層間膜などの図示しない構成を形成することにより、本実施形態に係る半導体装置が得られる。
【００５７】
尚、図５Ａで示した工程で形成される絶縁膜２０は、イオン注入時のマスクとして用いられている。従って、絶縁膜２０の膜厚は、図５Ｃ乃至図５Ｄで示した工程におけるイオン注入時に、ドーパントイオン（ヒ素又はＢＦ２）がノンドープシリコン層１９に注入されないような厚みに設定される。
【００５８】
また、図５Ａで示したゲート電極形成のためのドーピングは、エクステンション層２６を形成する工程（図５Ｃ）、又は、深いソース領域（３４）／深いドレイン領域（３５）を形成する工程（図５Ｅ）と同一工程で行うことも可能である。
【００５９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
【００６０】
図６は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、第１の実施形態に対して、ダイオード部分の構成が工夫されている。その他の点については、第１の実施形態と同様であるので、詳細な説明は省略する。
【００６１】
図６に示されるように、本実施形態では、ダイオード形成領域２３中に、素子分離領域３８が形成されている。素子分離領域３８は、基板表面からｐ型ウェル層３に達するまで延びている。但し、素子分離領域３８は、素子分離領域２よりも浅い。ダイオード形成領域２３は、素子分離領域３８により、ダイオードＡ領域と、ダイオードＢ領域とに分割されている。
【００６２】
ダイオードＡ領域においては、ｐ型ウェル層３上に、ｐ型アノード領域１５が設けられている。ｐ型アノード領域１５上に、インパクトイオン化領域１６として、真性半導体領域（実際には、低不純物濃度のｐ型又はｎ型であるが、実質的には真性である）が設けられている。インパクトイオン化領域１６上には、ｎ型カソード領域１４が設けられている。ｎ型カソード領域１４上には、シリサイド層９が設けられている。ｎ型カソード領域１４は、シリサイド層９を介して配線２１に接続されている。配線２１を介して、ｎ型カソード領域１４は、トランジスタのソース領域５と電気的に接続されている。ｐ型アノード領域１５、インパクトイオン化領域１６、及びｎ型カソード領域１４の厚みは、それぞれ、１０〜５０ｎｍである。但し、インパクトイオン化領域１６の厚みは、薄ければ薄い程、アバランシェブレークダウン電圧が小さくなり、駆動電圧の低電圧化の点で有利となる。
【００６３】
一方、ダイオードＢ領域には、ｐ型ウェル層３上に、不純物濃度１ｘ１０２０ｃｍ−３以上のｐ型領域３７が形成されている。ｐ型領域３７上には、シリサイド層９が形成されている。ｐ型領域３７は、シリサイド層９を介してソース電源１７に接続されている。トランジスタ形成領域２２とダイオード形成領域２３のｐ型ウェル層３は共通に形成しても良いが、トランジスタの閾値制御を行うため、トランジスタ形成領域２２のｐ型ウェル層３を、ダイオード形成領域２３のｐ型ウェル層３と異なる濃度で形成することも可能である。
【００６４】
以上説明したように、本実施形態では、第１の実施形態とは異なり、ｐ型アノード領域１５、インパクトイオン化領域１６、及びｎ型カソード領域１４が、基板に対して垂直方向で並んでいる。このような構造を採用しても、インパクトイオン化領域１６をゲート絶縁膜７から離隔させることができる。これにより、第１の実施形態で述べたのと同様の作用効果を奏することが可能である。
【００６５】
また、本実施形態では、インパクトイオン化現象は、ｎ型カソード領域１４とｐ型アノード領域１５とが対向する面の全体で発生する。従って、オン時に流れる電流量を増やすことができる。
【００６６】
また、第１の実施形態と同様に、インパクトイオン化領域中のキャリアは、基板表面（界面）よりも深い位置を流れるため、表面ラフネス散乱等の影響を受けにくい。これにより、ドレインしきい値電圧を低くできる。
【００６７】
更に、本実施形態では、インパクトイオン化領域１６部分を、製造時に位置精度良く形成できるという利点がある。以下に、本実施形態に係る半導体装置の製造方法を説明する。
【００６８】
図７Ａ乃至図７Ｃは、本実施形態の半導体装置の製造方法を示す工程断面図である。
【００６９】
図７Ａに示されるように、ｎ型シリコン領域１が形成された基板上に、ゲート絶縁膜７及びゲート電極８を形成する。具体的には、まず、基板上に、素子分離領域２及び素子分離領域３８を形成する。次に、フォトリソグラフィー技術及びイオン注入技術により、基板上にｐ型ウェル層３を形成する。ｐ型ウェル層３における不純物濃度は、トランジスタ形成領域２２とダイオード形成領域２３とで必ずしも同じにする必要はない。フォトリソグラフィーとイオン注入の工程を、それぞれ２回づつ実施することにより、トランジスタ形成領域２２とダイオード形成領域２３とでｐ型ウェル層３の不純物濃度を異ならせてもよい。その後、基板表面に、シリコン酸化膜等の絶縁膜と、ポリシリコン層とを形成する。そして、フォトリソグラフィー技術及びエッチング技術により、形成された絶縁膜及びポリシリコン層をパターニングし、ゲート絶縁膜７及びゲート電極８を形成する。さらに、フォトリソグラフィー技術及びイオン注入技術により、ｐ型領域３７を形成する。
【００７０】
次に、図７Ｂに示されるように、ダイオードＡ領域にトレンチ４０を形成する。具体的には、まず、第１の実施形態と同様の方法により、絶縁膜１０、１１、ドレイン領域４、ソース領域５を形成する。但し、絶縁膜１０、１１は、シリコン窒化膜により形成する。次に、ゲート電極８を被覆するように、シリコン酸化膜３９を形成する。そして、レジストマスク４１を用いて、ダイオードＡ領域をエッチングし、トレンチ４０を形成する。
【００７１】
次に、図７Ｃに示されるように、トレンチ４０部分に、ダイオードを形成する。具体的には、まず、レジストマスク４１を除去する。その後、トレンチ４０の底部に形成された自然酸化膜を除去する。そして、エピタキシャル成長法により、トレンチ４０に、高濃度ｐ型シリコン層（ｐ型アノード領域１５）、ノンドープシリコン層（インパクトイオン化領域１６）、および高濃度ｎ型シリコン層（ｎ型カソード領域１４）を順に積層する。ｐ型アノード領域１５及びｎ型カソード領域１４を形成する際には、エピタキシャル成長法の代わりに、イオン注入法を用いてもよい。
【００７２】
その後、シリコン酸化膜３９を除去する。ドレイン領域４、ソース領域５、カソード領域１４、ｐ型領域３７、およびゲート電極８の表面に形成された自然酸化膜を除去し、ニッケル等の金属層をスパッタする。５００℃、３０秒程度でシンターすることにより、シリサイド層９を形成する。更に、余分な部分に残存したニッケルを、エッチングにより除去する。その後、層間膜、コンタクト、金属配線などを形成することにより、本実施形態で説明した半導体装置が得られる。
【００７３】
上述の半導体装置の製造方法によれば、ｐ型アノード領域１５、インパクトイオン化領域１６、及びｎ型カソード領域１４が、基板に垂直な方向に積み重ねられる。従って、これらの領域を同一の材料（絶縁膜３９）をマスクとして、形成することができる。第１の実施形態では、ｐ型アノード領域１５、インパクトイオン化領域１６、及びｎ型カソード領域１４が基板と平行な方向で並んでいる。インパクトイオン化領域１６の幅は、ノンドープポリシリコン層１９の幅で決定され、１００ｎｍ以下の微細な距離を精度良くコントロールするためには、露光装置を始めとするフォトリソグラフィー装置に高額な設備投資が必要である。これに対し、本実施形態では、インパクトイオン化領域１６の幅が、成膜時の膜厚により決定される。従って、成膜時の厚みを制御するだけでよく、高価なフォトリソグラフィー装置（露光装置）や露光マスクは必要ない。よって、第１の実施形態と比較すると、低コストで、インパクトイオン化領域１６の幅を精度よく制御することができる。
【００７４】
本実施形態においても、第１の実施形態と同様に、基板として、シリコンゲルマニウムやゲルマニウム基板を用いることができる。この場合、ｐ型アノード領域１５、インパクトイオン化領域１６、ｎ型カソード領域１４は、シリコンゲルマニウムやゲルマニウムのエピタキシャル成長層となる。また、ｐ型アノード領域１５、インパクトイオン化領域１６、及びｎ型カソード領域１４として、異なる材料を用いることにより、インパクトイオン化領域１６に歪みを加えることも可能である。下地と同じ材料のエピタキシャル成長層を用いた方が、転位等の欠陥形成が起こりにくい。しかし、歪みを加えることにより、シリコンゲルマニウム層やゲルマニウム層のバンドギャップが低減され、インパクトイオン化率が向上することもある。
【００７５】
また、ゲート電極８を形成する際には、不純物がドープされたポリシリコン層を形成してもよいし、予めノンドープポリシリコン層を形成した後にイオン注入を行ってもよい。また、ゲート電極８を形成するためのイオン注入は、第１の実施形態と同様に、エクステンション層２６や深いソース領域／深いドレイン領域を形成する工程と同一工程で行うこともできる。
【００７６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図８は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、ダイオードが、トランジスタのソース領域５上に積層されている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。
【００７７】
図８に示されるように、本実施形態では、素子分離領域２は、基板から突き出ている。素子分離領域２は、この半導体装置（ＭＩＳＦＥＴ）を、他の素子等と電気的に分離している。素子分離領域２の側部には、側壁として、絶縁膜１０及び絶縁膜１１が形成されている。
【００７８】
隣り合う素子分離領域２の間に、既述の実施形態と同様な構成によるトランジスタ部分が形成されている。ダイオード部分は、トランジスタ部分のソース領域５上に積層されている。すなわち、ダイオード部分は、ゲート電極８の側壁（絶縁膜１０、１１）と、素子分離領域２の側壁（絶縁膜１０、１１）との間に埋め込まれている。
【００７９】
具体的には、ダイオード部分のｎ型カソード領域１４が、ソース領域５上に形成されている。ｎ型カソード領域１４上には、インパクトイオン化領域１６が形成されている。インパクトイオン化領域１６上には、ｐ型アノード領域１５が形成されている。ｐ型アノード領域１５上には、シリサイド層９が形成されている。ｐ型アノード領域１５は、シリサイド層９を介して、ソース電源１７に接続されている。
【００８０】
本実施形態のように、ダイオード部分がソース領域５上に積層された構造を採用することによっても、インパクトイオン化領域１６をゲート絶縁膜７から完全に離隔させることができる。これにより、既述の実施形態と同様に、キャリアがゲート絶縁膜７に入射することを防止できる。
【００８１】
また、本実施形態では、順番は逆であるが、第２の実施形態と同様、ダイオードが基板に対して垂直方向に積層されている。従って、製造時に、インパクトイオン化領域１６の幅（厚み）を精度良くコントロールすることができる。
【００８２】
加えて、本実施形態では、基板上において、ダイオードがトランジスタと重なっている。従って、基板面上におけるフットプリントを低減することができる。
【００８３】
次に、本実施形態に係る半導体装置の製造方法を説明する。図９Ａ乃至図９Ｅは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００８４】
図９Ａに示されるように、表面にｐ型シリコン領域（ｐ型ウエル層３）が形成されたｐ型シリコン基板を用意する。このｐ型シリコン基板３上に、シリコン酸化膜４２及びシリコン窒化膜４３を形成する。そして、フォトリソグラフィー技術及びエッチング技術により、素子分離領域２となる溝を形成する（図示せず）。その溝に、シリコン酸化膜を埋め込んでＣＭＰによって平坦化し、素子分離領域２を形成する。その後、シリコン窒化膜４３とシリコン酸化膜４２をエッチングにより除去し、基板３の表面から突き出た素子分離領域２が形成される。この際、素子分離領域２の高さは、シリコン窒化膜４３およびシリコン酸化膜４２の膜厚により制御できる。
【００８５】
次に、図９Ｂに示されるように、基板表面に、ゲート絶縁膜７、ゲート電極８および絶縁膜４４を形成する。具体的には、シリコン酸化膜等の絶縁膜をゲート絶縁膜７用に形成する。絶縁膜７としては、シリコン酸化膜の他に、ハフニウム酸化膜等の高誘電率材料が好適である。この絶縁膜上に、ゲート電極８用のポリシリコン層を形成し、不純物をドーピングする。ゲート電極８用のポリシリコン層上に、絶縁膜４４としてシリコン酸化膜等を形成する。その後、フォトリソグラフィー技術とエッチング技術を用いて、ゲート絶縁膜７、ゲート電極８および絶縁膜４４を形成する。
【００８６】
ゲート電極８を形成するにあたっては、不純物がドープされたポリシリコン層を成膜してもよい。また、ゲート電極８を形成するためのドーピングを、ポリシリコン層形成後に行ってもよい。更に、ゲート電極８を形成する為のドーピングを、絶縁膜４４の形成後に行ってもよい。また、ゲート電極８を形成する為のドーピングを、既述の実施形態と同様に、エクステンション層や深いソース領域／深いドレイン領域を形成する工程と同一工程で行ってもよい。
【００８７】
また、素子分離領域２の側面に形成されたポリシリコン層は、ポリシリコン層と絶縁膜４４の選択比の高い条件でエッチングすることにより、除去することが可能である。
【００８８】
次に図９Ｃに示されるように、エクステンション層２６を形成する。具体的には、まず、シリコン酸化膜を形成し、これをエッチバックすることにより、絶縁膜１０を形成する。続いて、レジストマスクを用いて、ヒ素２８をイオン注入することにより、エクステンション層２６を形成する。このとき、更にＢＦ２をイオン注入することにより、ポケットを形成してもよい。
【００８９】
次に、図９Ｄに示されるように、ドレイン領域４及びソース領域５を形成する。具体的には、まず、シリコン窒化膜を形成し、これをエッチバックすることにより、絶縁膜１１を形成する。その後、レジストマスクを用いて、ヒ素２８をイオン注入することにより、深いソース領域３４と、深いドレイン領域３５とを形成する。この際、深いソース領域３４は、先に形成されたエクステンション層２６と一体化して、ソース領域５を形成する。また、深いドレイン領域３５は、エクステンション層２６と一体化して、ドレイン領域４を形成する。その後、１０００℃で１０秒程度の熱処理を施すことにより、注入されたドーパントを活性化させる。
【００９０】
次に、図９Ｅに示されるように、ソース領域５上に、ダイオードを形成する。具体的には、まず、ドレイン領域４上の基板表面が覆われるように、シリコン酸化膜２０を形成する。次に、ソース領域５上に形成された自然酸化膜を除去する。その後、エピタキシャル成長法により、ソース領域５上に、高濃度ｎ型シリコン層（ｎ型カソード領域１４）、ノンドープシリコン層（インパクトイオン化領域１６）、高濃度ｐ型シリコン層（ｐ型アノード領域１５）を順に形成する。この際、第２の実施形態と同様に、エピタキシャル成長に代えて、イオン注入法を用いてもよい。
【００９１】
その後、シリコン酸化膜４４及びシリコン酸化膜２０を除去する。ドレイン領域４、ｐ型アノード領域１５、及びゲート電極８上に形成された自然酸化膜を除去する。ニッケル等の金属層をスパッタし、５００℃、３０秒程度でシンターする。これにより、シリサイド層９が形成される。余分なニッケルなどの金属層をエッチングにより除去する。層間膜、コンタクト開口、金属配線などの必要な構成を形成する。これにより、本実施形態に係る半導体装置が製造される。
【００９２】
（第４の実施の形態）
次に、本発明の第４の実施形態について説明する。図１０は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態の半導体装置では、第３の実施形態と比較して、ゲート電極８とダイオード間に形成された側壁が、絶縁膜１０だけである点で異なっている。また、本実施形態の半導体装置においては、製造時に、ソース領域５が、ｎ型カソード領域１４からの不純物拡散により形成される。その他の点については、第３の実施形態と同様とすることができるので、詳細な説明は省略する。
【００９３】
図１１Ａ乃至図１１Ｃは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。まず、第３の実施形態と同様に、基板上に、素子分離領域２、ゲート絶縁膜７、ゲート電極８、及び絶縁膜４４を形成する。
【００９４】
次に、図１１Ａに示されるように、ゲート電極８の側壁として、シリコン窒化膜からなる絶縁膜１０を形成する。その後、ドレイン領域４となる予定の領域を被覆するように、シリコン酸化膜２０を形成する。その後、ソース領域５の形成予定領域上の自然酸化膜を除去し、エピタキシャル成長法により、高濃度ｎ型シリコン層（ｎ型カソード領域１４）を形成する。続いて、９００℃、３０分程度の熱処理を施すことにより、ｎ型カソード領域１４中のドーパントを、シリコン基板に拡散させる。これにより、シリコン基板表面にソース領域５が形成される。ここで、ゲート電極８とｎ型カソード領域１４との間に形成される絶縁膜１０を薄くすることで、不純物の拡散距離が短くても、ソース領域５の一部をゲート電極８とオーバーラップさせることができる。不純物拡散時の熱処理は、エピタキシャル成長後に、大気に晒すことなく行うことが望ましい。また、ｎ型カソード領域１４は、エピタキシャル成長ではなく、ノンドープシリコン層を堆積させた後にイオン注入を行うことにより形成されてもよい。
【００９５】
その後、第３の実施形態と同様に、ｎ型カソード領域１４上にノンドープシリコン層（インパクトイオン化領域１６）を形成し、インパクトイオン化領域１６上に高濃度ｐ型シリコン層（ｐ型カソード領域１５）を形成する。
【００９６】
次に、シリコン酸化膜２０を除去した後、図１１Ｂに示されるように、レジストマスク４１を用いて、ドレイン領域の形成予定部分にエクステンション２６を形成する。このとき、更にＢＦ２をイオン注入してポケットを形成してもよい。
【００９７】
レジストマスク４１を除去した後、図１１Ｃに示されるように、ドレイン領域４を形成する。具体的には、まず、ゲート電極８の側壁として、絶縁膜１１を形成する。更に、レジストマスク５１を用いて、ヒ素２８を選択的にイオン注入する。これにより、深いドレイン領域３５が形成される。深いドレイン領域３５は、エクステンション層２６と一体化し、ドレイン領域４を形成する。その後、レジストマスク５１を除去し、１０００℃，１０秒程度の熱処理を施す。これにより、イオン注入したドーパントが活性化する。
【００９８】
その後、シリコン酸化膜４４を除去する。ドレイン領域４、アノード領域１５、およびゲート電極８の表面の自然酸化膜を除去し、ニッケル等の金属層をスパッタする。その後、５００℃、３０秒程度でシンターすることで、シリサイド層９を形成する。以下、層間膜などを形成することにより、本実施形態に係る半導体装置が得られる。
【００９９】
本実施形態によれば、ソース領域５が、ｎ型カソード領域１４の形成後に、形成される。従って、ｎ型カソード領域１４を、不純物濃度が低いｐ型ウェル層３上に形成することができる。エピタキシャル成長法によりｎ型カソード領域を形成する場合には、不純物濃度が高い層を下地とする場合よりも、不純物濃度が低い層を下地とする場合の方が、容易にシリコン層を成長させることができる。従って、本実施形態によれば、容易にダイオード部分を形成することができる。
【０１００】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図１２は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、既述の実施形態に対して、トランジスタ部分が縦型となっている点で異なっている。また、ソース領域５とｎ型カソード領域１４とが共通化されている。
【０１０１】
まず、トランジスタ部分について説明する。
【０１０２】
シリコン基板の表面には、凸部分が形成されている。シリコン基板の表面近傍には、ｐ型ウェル層３（ｐ型のシリコン領域又はイントリンジックシリコン領域）が形成されている。
【０１０３】
ゲート絶縁膜７は、シリコン基板の表面に沿って設けられており、凸部分の側部に沿って延びている。但し、凸部分の上面には、ゲート絶縁膜７は設けられていない。
【０１０４】
ゲート電極８は、ゲート絶縁膜７を介して、基板の凸部分と対向するように設けられている。
【０１０５】
ドレイン領域４は、凸部分の下部に設けられている。ドレイン領域４の不純物濃度は、１ｘ１０２０ｃｍ−３以上である。
【０１０６】
ソース領域５は、凸部分の上に形成されている。ソース領域５の不純物濃度は、１ｘ１０２０ｃｍ−３以上である。
【０１０７】
上述のような構成により、チャネル形成領域６は、凸部分において上下方向に延びるように形成される。
【０１０８】
続いて、ダイオード部分について説明する。
【０１０９】
ダイオード部分は、凸部分の上に形成されている。ダイオード部分において、ｎ型カソード領域１４は、ソース領域５と共通である。インパクトイオン化領域１６は、ｎ型カソード領域１４上に形成されている。ｐ型アノード領域１５は、インパクトイオン化領域１６上に形成されている。ｐ型アノード領域１５の不純物濃度は、１ｘ１０２０ｃｍ−３以上である。
【０１１０】
インパクトイオン化領域１６、ｎ型カソード領域１４、及びｐ型アノード領域１５の厚みは、それぞれ、１０〜５０ｎｍである。
【０１１１】
基板上には、トランジスタ部分及びダイオード部分を埋めるように、層間膜４６が形成されている。
【０１１２】
なお、実際には、ドレイン領域４、アノード領域１５、及びゲート電極８の表面上には、シリサイド層が形成されている。また、基板には、素子分離領域が形成されている。その他にも、金属配線等が形成される。但し、これらの図示は、本実施形態の技術的内容に直接は関係しないので、省略する。
【０１１３】
本実施形態では、第３、第４の実施形態と同様に、ダイオード部分が縦型であるので、インパクトイオン化領域１６を厚みの精度良くコントロールすることができる。また、基板上において、トランジスタ部分とダイオード部分とが重なっているので、基板上における占有面積を節約することができる。
【０１１４】
加えて、本実施形態では、トランジスタ部分において、ドレイン領域４とソース領域５とが縦方向（基板に垂直な方向）で並んでいる。したがって、製造時に、チャネル形成領域６におけるチャネル長を制御良くコントロールすることができる。
【０１１５】
以下に、本実施系形態に係る半導体装置の製造方法について説明する。
【０１１６】
図１３Ａ乃至図１３Ｅは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【０１１７】
図１３Ａに示されるように、表面部分に不純物濃度の低いｐ型ウェル層３（または、イントリンジックのシリコン領域）が形成されたシリコン基板を用意し、その上にシリコン窒化膜４７を形成する。ｐ型ウェル層３は、シリコン基板上にノンドープのシリコン層をエピタキシャル成長させることによって、形成されてもよい。
【０１１８】
次に、図１３Ｂに示されるように、凸部分、ドレイン領域４、及びゲート絶縁膜７を形成する。具体的には、まず、フォトリソグラフィー技術とイオン注入技術により、ｐ型ウェル層３とシリコン窒化膜４７をエッチングし、メサ構造（凸部分）を形成する。次に、イオン注入により、不純物濃度１ｘ１０２０ｃｍ−３以上のｎ型のドレイン領域４を形成する。その後、１０００℃，１０秒程度の熱処理を施すことにより、イオン注入したドーパントを活性化させる。その後、ゲート絶縁膜７を形成する。
【０１１９】
次に、図１３Ｃに示されるように、ゲート電極８用のポリシリコン層４８を形成する。具体的には、まず、凸部分の高さよりも厚い厚みで、ゲート電極８用のポリシリコン層を形成し、ＣＭＰ法により平坦化する。その後、ポリシリコン層をエッチバックすることにより、ポリシリコン層４８の厚みを調整する。この際、ポリシリコン層４８の上面は、ｐ型ウェル層３の凸部分の上面よりも高い位置となるようにする。
【０１２０】
次に、図１３Ｄに示されるように、フォトリソグラフィー技術とエッチング技術により、ポリシリコン層４８をパターニングし、ゲート電極８を形成する。ゲート電極８は、不純物がドープされたポリシリコン層を成膜することにより形成されてもよい。また、ノンドープポリシリコン層を形成した後に、イオン注入技術により、不純物をドープしてもよい。後者の場合、イオン注入は、ポリシリコン層４８が成膜された後、又は、ゲート電極８がパターニングされた後に行われる。ポリシリコン層４８をパターニングした後、層間膜５０を形成する。
【０１２１】
次に、図１３Ｅに示されるように、凸部分の上に、ダイオードを形成する。具体的には、まず、シリコン窒化膜４７を除去する。次に、ゲート電極８を熱酸化して絶縁膜４５を形成する。その後、エピタキシャル成長法により、高濃度ｎ型シリコン層（ソース領域５及びｎ型カソード領域１４）、ノンドープシリコン層（インパクトイオン化領域１６、及びｐ型シリコン層（ｐ型アノード領域１５）を順にエピタキシャル成長により形成する。ｎ型カソード領域１４及びｐ型アノード領域１５は、必ずしもエピタキシャル成長により形成される必要はなく、ノンドープシリコン層の形成とイオン注入により形成することも可能である。
【０１２２】
コンタクト開口、金属配線等が形成され、本実施形態に係る半導体装置が得られる。
【０１２３】
上述のような製造方法によれば、チャネル形成領域６が、凸部分の高さによって規定される。凸部分の高さは、シリコン基板をエッチングする際のエッチング量によって規定される。従って、チャネル形成領域６におけるチャネル長は、露光装置等の精度に影響されず、精度良くコントロールすることができる。
【０１２４】
以上、第１〜５の実施形態について説明した。但し、これらは、互いに独立するものではなく、矛盾の無い範囲内で組み合わせて使用することも可能である。また、本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。本発明は、インパクトイオン化ＭＩＳＦＥＴに限定されず、例えばゲート絶縁膜とゲート電極とを一体化したインパクトイオン化ＭＥＳ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ、ゲート部を受光部としたインパクトイオン化光ゲートトランジスタ、ゲート部をセンサ部としたインパクトイオン化センサなどについても適用可能である。
【０１２５】
また、ゲート電極８及びゲート絶縁膜７の積層構造に代えてゲート電極８のみを用いた、インパクトイオン化ＭＥＳ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に対しても、既述の実施形態のように、ソース領域５にダイオードが接続された構成を適用することができる。この場合には、インパクトイオン化領域を基板内部に形成することが可能となり、インパクトイオン化領域１６中における表面ラフネス散乱を抑制することができる。
【０１２６】
本発明の目的は、次のように表現することもできる。本発明の目的は、電離衝突によるキャリアのアバランシェ増倍を動作原理とするインパクトイオン化ＭＩＳＦＥＴにおいて、ＭＩＳＦＥＴとダイオードに分離した構造にして、駆動電圧を低減するとともに、信頼性を高めた半導体装置を提供することにある。
【図面の簡単な説明】
【０１２７】
【図１】インパクトイオン化ＭＩＳＦＥＴの一例を示す断面図である。
【図２】インパクトイオン化ＭＩＳＦＥＴのほかの一例を示す断面図である。
【図３】第１の実施形態に係る半導体装置を示す概略断面図である。
【図４】第１の実施形態に係る半導体装置を示す回路図である。
【図５Ａ】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｂ】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｃ】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｄ】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｅ】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】第２の実施形態に係る半導体装置を示す概略断面図である。
【図７Ａ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７Ｂ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７Ｃ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】第３の実施形態に係る半導体装置を示す概略断面図である。
【図９Ａ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９Ｂ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９Ｃ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９Ｄ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９Ｅ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】第４の実施形態に係る半導体装置を示す概略断面図である。
【図１１Ａ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１Ｂ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１Ｃ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１２】第５の実施形態に係る半導体装置を示す概略断面図である。
【図１３Ａ】第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｂ】第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｃ】第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｄ】第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｅ】第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【０１２８】
１  ｎ型シリコン領域
２  素子分離領域
３  ｐ型ウェル層
４  ドレイン領域
５  ソース領域
６  チャネル形成領域
７  ゲート絶縁膜
８  ゲート電極
９  シリサイド層
１０  側壁絶縁膜
１１  側壁絶縁膜
１２  ドレイン電源
１３  ゲート電源
１４  ｎ型カソード領域
１５  ｐ型アノード領域
１６  インパクトイオン化領域
１７  ソース電源
１８  ゲート絶縁膜
１９  ノンドープポリシリコン層
２０  絶縁膜
２１  配線
２２  トランジスタ形成領域
２３  ダイオード形成領域
２４  レジストマスク
２５  レジストマスク
２６  エクステンション層
２７  浅いｎ型カソード領域
２８  ヒ素イオン
２９  レジストマスク
３０  ＢＦ２イオン
３１  浅いｐ型アノード領域
３２  深いｎ型カソード領域
３３  深いｐ型アノード領域
３４  深いソース領域
３５  深いドレイン領域
３７  ｐ型領域
３８  素子分離領域
３９  絶縁膜
４０  トレンチ
４１  レジストマスク
４２  酸化膜
４３  窒化膜
４４  絶縁膜
４５  絶縁膜
４６  レジストマスク
４７  シリコン窒化膜
４８  ノンドープポリシリコン層
４９  ポリシリコン層
５０  絶縁膜
５１  レジストマスク
【図１】
2010103288.tif 000003
【図２】
2010103288.tif 000004
【図３】
2010103288.tif 000005
【図４】
2010103288.tif 000006
【図５Ａ】
2010103288.tif 000007
【図５Ｂ】
2010103288.tif 000008
【図５Ｃ】
2010103288.tif 000009
【図５Ｄ】
2010103288.tif 000010
【図５Ｅ】
2010103288.tif 000011
【図６】
2010103288.tif 000012
【図７Ａ】
2010103288.tif 000013
【図７Ｂ】
2010103288.tif 000014
【図７Ｃ】
2010103288.tif 000015
【図８】
2010103288.tif 000016
【図９Ａ】
2010103288.tif 000017
【図９Ｂ】
2010103288.tif 000018
【図９Ｃ】
2010103288.tif 000019
【図９Ｄ】
2010103288.tif 000020
【図９Ｅ】
2010103288.tif 000021
【図１０】
2010103288.tif 000022
【図１１Ａ】
2010103288.tif 000023
【図１１Ｂ】
2010103288.tif 000024
【図１１Ｃ】
2010103288.tif 000025
【図１２】
2010103288.tif 000026
【図１３Ａ】
2010103288.tif 000027
【図１３Ｂ】
2010103288.tif 000028
【図１３Ｃ】
2010103288.tif 000029
【図１３Ｄ】
2010103288.tif 000030
【図１３Ｅ】
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