(57)【要約】【課題】上層電極膜のシリサイド膜を後工程で形成する際に、他のゲート電極のシリサイド化の進行を抑制できるようにする。【解決手段】ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極膜５Ａ、電極間絶縁膜６、制御ゲート電極膜７Ａを積層した構成である。制御ゲート電極膜７は成膜後にシリサイド膜７ａ、７ｂに転換する。選択ゲートトランジスタのゲート電極ＳＧは、下層電極膜５Ｂと上層電極膜７Ｂとの間の電極間絶縁膜６に短絡用開口部６ａが形成されている。この開口部６ａを介してシリサイド反応が進行するので、多結晶シリコン膜１２の成膜過程でボイドＶを形成してシリサイド反応を抑制できる構成とする。【選択図】図３
2010080498.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に多結晶シリコン膜からなる浮遊ゲート電極膜、第１の電極間絶縁膜およびシリサイド膜からなる制御ゲート電極膜を積層してなるメモリセルトランジスタに対応する第１のゲート電極と、
前記ゲート絶縁膜上に多結晶シリコン膜からなる下層電極膜、短絡用開口部を有する第２の電極間絶縁膜およびシリサイド膜からなる上層電極膜を積層してなる前記メモリセルトランジスタ以外のトランジスタに対応する第２のゲート電極とを備え、
前記第２のゲート電極は、前記電極間絶縁膜の前記短絡用開口部の下部に位置する前記下層電極膜内に空隙部を有すると共に、当該下層電極膜が前記短絡用開口部から前記空隙部に面する部分に亘る部分で且つ前記ゲート絶縁膜に達しない範囲でシリサイド膜として形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記第２ゲート電極のシリサイド膜は、前記空隙部を包囲するようにして形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板の上面にゲート絶縁膜、不純物が添加された第１の多結晶シリコン膜、第１の加工用絶縁膜を順次形成する工程と、
前記第１の加工用絶縁膜をマスクとして前記第１の多結晶シリコン膜、前記ゲート絶縁膜、前記半導体基板を加工して素子分離溝を形成し、前記素子分離溝内に素子分離絶縁膜を形成して前記半導体基板の表面に素子形成領域を分離形成する工程と、
前記第１の加工用絶縁膜を除去すると共に前記素子分離絶縁膜を所定の高さにエッチバック処理する工程と、
前記前記第１の多結晶シリコン膜および前記素子分離絶縁膜の上面に電極間絶縁膜および不純物濃度が前記第１の多結晶シリコン膜よりも低い第２の多結晶シリコン膜並びに第２の加工用絶縁膜を形成する工程と、
前記第２の加工用絶縁膜から前記第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜の上部の所定深さに至る開口溝を形成して前記電極間絶縁膜に第１の幅を有する短絡用開口部を形成する工程と、
前記開口溝内に面している前記第２の多結晶シリコン膜の側壁を一部除去して前記第２の多結晶シリコン膜に面する前記開口溝の幅を前記第１の幅より広い幅にすると共に前記開口溝内に面している前記第１の多結晶シリコン膜の側壁を一部除去して前記第１の多結晶シリコン膜に面する前記開口溝の幅を前記第２の幅よりも広い第３の幅に加工する溝加工工程と、
前記第２の多結晶シリコン膜の上面に、かつ前記開口溝内を埋めつつ前記短絡用開口部の下部に空隙部が形成されるように第３の多結晶シリコン膜を形成し、さらに前記第３の多結晶シリコン膜の上に第３の加工用絶縁膜を形成する工程と、
前記第３の加工用絶縁膜をマスクとして前記第３の多結晶シリコン膜、前記第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜をエッチング加工してメモリセルトランジスタに対応した第１のゲート電極およびその他のトランジスタに対応した第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極の間に層間絶縁膜を埋め込み形成し、前記第３の加工用絶縁膜を剥離して前記第１および第２のゲート電極の前記第３の多結晶シリコン膜の上面を露出させる工程と、
前記第３の多結晶シリコン膜の上面にシリサイド用膜を形成してシリサイド化処理を行い、前記第１のゲート電極の前記第３および第２の多結晶シリコン膜をシリサイド化すると共に、前記第２のゲート電極の前記第３および第２の多結晶シリコン膜および前記開口部を通じてその下方に位置する前記第１の多結晶シリコン膜の一部をシリサイド化する工程と
を順次実行することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記溝加工工程は、
前記開口溝内に面している前記第１の多結晶シリコン膜および第２の多結晶シリコン膜の表面を熱酸化して酸化膜を形成する第１の工程と、
前記開口溝内に面して形成された前記第１および第２の多結晶シリコン膜の酸化膜を除去する第２の工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記溝加工工程は、
前記開口溝内に面している前記第１の多結晶シリコン膜および第２の多結晶シリコン膜の表面を多結晶シリコン膜を選択的にエッチングする薬液によりエッチング処理をすることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き込みおよび消去が行われ、積層ゲート構造を有する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置に代表される不揮発性半導体記憶装置においては、メモリセルトランジスタのゲート電極として採用している膜構成に対して、他のトランジスタでは浮遊ゲート電極や電極間絶縁膜が不要であることから、電極間絶縁膜に開口部を形成して制御ゲート電極と浮遊ゲート電極とを短絡状態とする構成が採用されている。
【０００３】
一方、設計ルールの微細化が進行するにしたがって、メモリセルトランジスタの制御ゲート電極を連結したワード線の幅寸法が小さくなり、配線抵抗が大きくなるので、より抵抗値の小さい金属シリサイド膜を形成する構成が考えられている。金属シリサイド膜を形成する場合でも、低抵抗化を実現するために、たとえばニッケル（Ｎｉ）などの金属を多結晶シリコンと合金化してシリサイドを形成することが考えられている。
【０００４】
ところが、ゲート電極を積層形成した後にシリサイド化処理をする場合に、シリサイド化の進行の制御が難しくなる。メモリセルトランジスタのように、電極間絶縁膜によりシリサイド化反応の進行を抑制する部分がある場合には、シリサイド反応が電極間絶縁膜に達するのは素子の特性として問題が発生していないが、メモリセルトランジスタ以外のトランジスタでは、電極間絶縁膜に開口部を形成しているので、その開口部を介して下層の浮遊ゲート電極となる多結晶シリコン膜にシリサイド反応が進行する。このため、場合によってはゲート絶縁膜まで達することが予想され、ゲート酸化膜の信頼性劣化や、選択ゲートトランジスタの閾値変動などの悪影響が発生するなどの素子の特性に悪影響が発生することが考えられる。
【０００５】
特許文献１には、上記の不具合を解決する手段が示されるが、このものでは、開口部にシリサイド化の制御をするためにストッパとして絶縁膜を介在させる構成としている。しかし、このように絶縁膜を介在させることは本来電気的に接続されるべき部分の電気的抵抗が増大することにつながり、素子の特性上で課題が残るものであった。
【特許文献１】特開２００７−２０７９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ゲート電極のシリサイド膜を後工程で形成する場合でもシリサイド化の進行を適切に制御することができるようにした不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置の一態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に多結晶シリコン膜からなる浮遊ゲート電極膜、第１の電極間絶縁膜およびシリサイド膜からなる制御ゲート電極膜を積層してなるメモリセルトランジスタに対応する第１のゲート電極と、前記ゲート絶縁膜上に多結晶シリコン膜からなる下層電極膜、短絡用開口部を有する第２の電極間絶縁膜およびシリサイド膜からなる上層電極膜を積層してなる前記メモリセルトランジスタ以外のトランジスタに対応する第２のゲート電極とを備え、前記第２のゲート電極は、前記電極間絶縁膜の前記短絡用開口部の下部に位置する前記下層電極膜内に空隙部を有すると共に、当該下層電極膜が前記短絡用開口部から前記空隙部に面する部分に亘る部分で且つ前記ゲート絶縁膜に達しない範囲でシリサイド膜として形成されているところに特徴を有する。
【０００８】
また、本発明の不揮発性半導体記憶装置の製造方法の一態様は、半導体基板の上面にゲート絶縁膜、不純物が添加された第１の多結晶シリコン膜、第１の加工用絶縁膜を順次形成する工程と、前記第１の加工用絶縁膜をマスクとして前記第１の多結晶シリコン膜、前記ゲート絶縁膜、前記半導体基板を加工して素子分離溝を形成し、前記素子分離溝内に素子分離絶縁膜を形成して前記半導体基板の表面に素子形成領域を分離形成する工程と、前記第１の加工用絶縁膜を除去すると共に前記素子分離絶縁膜を所定の高さにエッチバック処理する工程と、前記前記第１の多結晶シリコン膜および前記素子分離絶縁膜の上面に電極間絶縁膜および不純物濃度が前記第１の多結晶シリコン膜よりも低い第２の多結晶シリコン膜並びに第２の加工用絶縁膜を形成する工程と、前記第２の加工用絶縁膜から前記第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜の上部の所定深さに至る開口溝を形成して前記電極間絶縁膜に第１の幅を有する短絡用開口部を形成する工程と、前記開口溝内に面している前記第２の多結晶シリコン膜の側壁を一部除去して前記第２の多結晶シリコン膜に面する前記開口溝の幅を前記第１の幅より広い幅にすると共に前記開口溝内に面している前記第１の多結晶シリコン膜の側壁を一部除去して前記第１の多結晶シリコン膜に面する前記開口溝の幅を前記第２の幅よりも広い第３の幅に加工する溝加工工程と、前記第２の多結晶シリコン膜の上面に、かつ前記開口溝内を埋めつつ前記短絡用開口部の下部に空隙部が形成されるように第３の多結晶シリコン膜を形成し、さらに前記第３の多結晶シリコン膜の上に第３の加工用絶縁膜を形成する工程と、前記第３の加工用絶縁膜をマスクとして前記第３の多結晶シリコン膜、前記第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜をエッチング加工してメモリセルトランジスタに対応した第１のゲート電極およびその他のトランジスタに対応した第２のゲート電極を形成する工程と、前記第１および第２のゲート電極の間に層間絶縁膜を埋め込み形成し、前記第３の加工用絶縁膜を剥離して前記第１および第２のゲート電極の前記第３の多結晶シリコン膜の上面を露出させる工程と、前記第３の多結晶シリコン膜の上面にシリサイド用膜を形成してシリサイド化処理を行い、前記第１のゲート電極の前記第３および第２の多結晶シリコン膜をシリサイド化すると共に、前記第２のゲート電極の前記第３および第２の多結晶シリコン膜および前記開口部を通じてその下方に位置する前記第１の多結晶シリコン膜の一部をシリサイド化する工程とを順次実行するところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、ゲート電極のシリサイド膜を後工程で形成する場合でもシリサイド化の進行を適切に制御することができる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明の不揮発性半導体記憶装置を、積層ゲート構造を備えたＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について、図１ないし図１８を参照しながら説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
図１において、メモリセル領域のメモリセルアレイは、複数のＮＡＮＤセルユニットＳｕを並べた構成とされている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなる。また、ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中、Ｘ方向（ワード線方向、第２方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１３】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ビット線方向、第１方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造により形成された素子分離絶縁膜２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域（素子形成領域）３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１５】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１６】
図３（ａ）は、図２中切断線Ａ−Ａで示す部分の断面図で、メモリセル領域におけるメモリセルトランジスタの活性領域３のワード線ＷＬの形成方向（図２中Ｙ方向）に沿った断面図である。図３（ｂ）は、図２中切断線Ｂ−Ｂで示す部分の断面図で、メモリセルトランジスタのゲート電極の形成方向に沿った断面図である。また、これら図３（ａ）、（ｂ）は、製造工程の一段階であるシリサイド化処理工程を実施した後の状態を模式的に示している。
【００１７】
図３（ａ）において、シリコン基板１の表層部には、前述のように素子分離絶縁膜２により素子形成領域である複数の活性領域３が分離形成されている。この活性領域３の上面にはゲート絶縁膜４が形成され、その上に第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧおよび第２のゲート電極の一つである選択ゲートトランジスタのゲート電極ＳＧが所定間隔を存して形成されている。第２のゲート電極は、図示はしていないが、周辺回路領域に形成するトランジスタのゲート電極も対応するものである。
【００１８】
ゲート電極ＭＧは、下から浮遊ゲート電極膜５Ａ、第１の電極間絶縁膜６、制御ゲート電極膜７Ａが積層された構成である。浮遊ゲート電極膜５Ａは、多結晶シリコン膜により形成されている。第１の電極間絶縁膜６は、たとえばＯＮＯ（oxide-nitride-oxide）膜により形成されている。制御ゲート電極膜７Ａは、多結晶シリコン膜を金属膜を用いてシリサイド化した２層のシリサイド膜７ａ、７ｂから構成される。
【００１９】
また、同様にゲート電極ＳＧは、下から下層電極膜としての浮遊ゲート電極膜５Ｂ、第２の電極間絶縁膜６、上層電極膜としての制御ゲート電極膜７Ｂが積層された構成である。電極間絶縁膜６は、上述同様にＯＮＯ膜により形成されており、中央部にワード線ＷＬ方向に沿って短絡用開口部６ａが形成されている。短絡用開口部６ａは、浮遊ゲート電極膜５Ｂと制御ゲート電極膜７Ｂとを電気的に短絡状態とするためのものである。
【００２０】
浮遊ゲート電極膜５Ｂは、同様に多結晶シリコン膜５ａにより形成されているが、第２の電極間絶縁膜６の短絡用開口部６ａの下方の部分の構成として、その短絡用開口部６ａの幅寸法よりも広く且つゲート絶縁膜４に達しない所定深さの部分が別の多結晶シリコン膜５ｂにより形成されている。また、その多結晶シリコン膜５ｂからなる部分の中央には空隙部としてボイドＶが形成されている。このボイドＶは後述するように成膜過程で形成されるものである。そして、短絡用開口部６ａから下方に向けてボイドＶを挟んだ両側の領域がシリサイド膜７ｃとして形成されている。
【００２１】
制御ゲート電極膜７Ｂは、多結晶シリコン膜を金属膜を用いてシリサイド化した２層のシリサイド膜７ａ、７ｂから構成される。下層側のシリサイド膜７ａは、中央部において電極間絶縁膜６の短絡用開口部６ａの幅ｄ１よりもやや広い幅ｄ２で分割されており、その間に上層側のシリサイド膜７ｂが埋め込まれた状態に形成されている。上層側のシリサイド膜７ｂは、短絡用開口部６ａを介してさらに下層の浮遊ゲート電極膜５Ａのシリサイド膜７ｃとつながった状態に形成されている。
【００２２】
ゲート電極ＭＧおよびゲート電極ＳＧの間にはシリコン酸化膜などからなる層間絶縁膜８が埋め込み形成されている。図示の状態では、加工の途中段階で示す関係で層間絶縁膜８の高さは、ゲート電極ＭＧおよびゲート電極ＳＧのシリサイド膜７ａの上部が露出する状態となるように形成されている。
【００２３】
なお、上記構成の説明において、図２（ａ）中、シリコン基板１の表層にはソース／ドレイン領域となるべき不純物拡散領域が形成されるが、ここでは図示を省略している。
上記構成を採用しているので、ゲート電極ＭＧは、制御ゲート電極７がすべてシリサイド膜７ａ、７ｂとして形成されるので、低抵抗のワード線ＷＬを構成することができる。また、ゲート電極ＳＧは、制御ゲート電極膜７Ｂがシリサイド膜７ａ、７ｂにより形成されると共に、短絡用開口部６ａを介して浮遊ゲート電極膜５ＢのボイドＶの部分のシリサイド膜７ｃに電気的につながる状態に形成されているので、電気的に抵抗値を下げたものとしながら、シリサイド膜７ｃをボイドＶを利用して両側の部分よりも下まで突出しない構成とすることができる。
【００２４】
次に、図３（ｂ）において、シリコン基板１は、表層部に複数のトレンチが形成されこのトレンチ内にシリコン酸化膜などからなる素子分離絶縁膜２が埋め込み形成されている。この素子分離絶縁膜２によりＳＴＩ構造が形成され、前述した活性領域３が分離形成されている。各活性領域３の上面にはゲート絶縁膜４が形成され、その上面に浮遊ゲート電極膜５Ａが積層形成されている。この浮遊ゲート電極膜５Ａの上面および側面と素子分離絶縁膜２の上面に電極間絶縁膜６が積層形成され、その上面にワード線ＷＬとなる制御ゲート電極膜７がシリサイド膜７ａ、７ｂにより形成されている。
【００２５】
なお、上記の構成は、製造工程の途中段階で示したものであり、実際には、この後、コンタクト形成工程、層間配線工程などの各種工程を経てウエハ工程が終了し、チップに切断してＮＡＮＤ型フラッシュメモリ装置が形成される。
【００２６】
次に、上記構成を製造する場合の製造工程について図４〜図１８も参照して概略的に説明する。なお、図４〜図１８の各分図（ａ）、（ｂ）は、図３（ａ）、（ｂ）と同じ部分を示している。
【００２７】
まず、図４に示すように、シリコン基板１の上面に熱酸化技術を用いて所定膜厚のゲート絶縁膜４を形成する。次に、浮遊ゲート電極膜５Ａ、５Ｂとして、減圧ＣＶＤ（chemical vapor deposition）法を用いて不純物としてリン（Ｐ）を添加した所定膜厚の多結晶シリコン膜５を成膜する。続いて、同じく減圧ＣＶＤ法により所定膜厚の第１の加工用絶縁膜としてシリコン窒化膜９を積層形成する。
【００２８】
次に、図５に示すように、シリコン基板１にトレンチ１ａを形成する。まず、リソグラフィ技術にてフォトレジスト（図示せず）を所望のパターンに加工する。フォトレジストをマスクとして、ＲＩＥ（reactive ion etching）法により、シリコン窒化膜９、多結晶シリコン膜５、ゲート絶縁膜４をエッチングして除去すると共に、シリコン基板１をエッチングしてトレンチ１ａを形成する。続いて、アッシング技術をもちいてフォトレジストを除去し、図示のようにシリコン基板１の表層部を分離して素子形成領域すなわち活性領域３を形成する。
【００２９】
続いて、図６に示すように、素子分離絶縁膜２を形成する。まず、酸素雰囲気中で熱処理を行なってトレンチ１ａの内壁面に薄い熱酸化膜を形成し、その後ＨＤＰ（high density plasma）法などにより素子分離絶縁膜２としてのシリコン酸化膜などをトレンチ１ａ内に埋め込むように堆積する。次に、ＣＭＰ（chemical mechanical polishing）法を用いて、シリコン窒化膜９をストッパとして研磨する。これにより、シリコン窒化膜９の上面より上に形成された素子分離絶縁膜２を除去して、トレンチ１ａ内のみに素子分離絶縁膜２を埋め込んで平坦化した図６に示した構成を得る。
【００３０】
次に、図７に示すように、素子分離絶縁膜２の高さを低く加工すると共に、加工用シリコン窒化膜９を除去する。ここでは、ＲＩＥ法によりシリコン酸化膜をエッチングする条件で素子分離絶縁膜２をエッチングしてその高さを多結晶シリコン膜５の側面の中位程度まで落とし込む。さらに、シリコン窒化膜９をウェット処理などによりエッチングして除去する。素子分離絶縁膜２の上面を落とし込むのは、ゲート電極ＭＧの構成において浮遊ゲート電極膜となる多結晶シリコン膜５と電極間絶縁膜６とが接触する面積を大きくするためである。
【００３１】
続いて、図８に示すように、上記構成の上面に電極間絶縁膜６、制御ゲート電極膜７Ａ、７Ｂとしての多結晶シリコン膜１０、第２の加工用絶縁膜としてのシリコン酸化膜１１を積層形成する。電極間絶縁膜６は、減圧ＣＶＤ法により、例えばＯＮＯ膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜や高誘電体膜（high-k）などの材料を堆積させて形成する。多結晶シリコン膜１０は、同じく減圧ＣＶＤ法により、膜厚４０ｎｍ程度で、不純物を添加しないものとして形成する。
【００３２】
次に、図９に示すように、ゲート電極ＳＧの側に溝部１１ａを形成する。リソグラフィ処理により電極間絶縁膜６に形成するスリット状の短絡用開口部６ａの形成位置に対応してフォトレジストをパターンニングする。このフォトレジストをマスクとしてＲＩＥ法によりシリコン窒化膜１１、多結晶シリコン膜１０、電極間絶縁膜６をスリット状にエッチングすると共に、多結晶シリコン膜５を所定深さまでエッチングして溝部１１ａを形成する。この後、アッシング処理によりフォトレジストを除去する。これにより、電極間絶縁膜６には、図２に示したように、幅ｄ１のスリット状の短絡用開口部６ａが形成されている。
【００３３】
次に、図１０に示すように、酸素雰囲気下で酸化処理を行って溝部１１ａの側面に露出している多結晶シリコン膜５および１０を酸化してシリコン酸化膜５ｓ、１０ｓを形成する。この場合、多結晶シリコン膜５はリン（Ｐ）が不純物として添加されているので、リンが添加されていない多結晶シリコン膜１０に比べて酸化の進行が速く、シリコン酸化膜５ｓの膜厚の方がシリコン酸化膜１０ｓの膜厚よりも厚く形成される。この酸化の進行の速さの差は、不純物濃度に依存していて、濃度が高いほど速く酸化される。したがって、シリコン酸化膜１０に不純物が添加されている場合でも、多結晶シリコン膜５の不純物濃度よりも低い濃度であれば、形成されるシリコン酸化膜５ｓの方がシリコン酸化膜１０ｓよりも厚い膜厚に形成される。
【００３４】
次に、図１１に示すように、上記の工程で形成されたシリコン酸化膜５ｓおよび１０ｓを除去する溝加工工程を実施する。この溝加工工程では、シリコン酸化膜５ｓ、１０ｓを除去する方法として、薬液によるウェットエッチング処理を行い、溝部Ｓ内に多結晶シリコン膜５および１０を露出させる。この結果、溝部Ｓの内部は、シリコン窒化膜９の開口部１１ａおよび電極間絶縁膜６の短絡用開口部６ａは、幅ｄ１の寸法となり、多結晶シリコン膜１０の部分の幅ｄ２は幅ｄ１よりも広く、多結晶シリコン膜５の部分の幅ｄ３は幅ｄ２よりも広くなり、溝部Ｓの底部空間が大きく形成された状態となる。
この後、図１２に示すように、ハードマスクとして用いたシリコン窒化膜１１を除去し、制御ゲート電極膜７Ａ、７Ｂを形成するための多結晶シリコン膜１０の清浄な面を露出させる。
【００３５】
次に、図１３に示すように、制御ゲート電極膜として残りの多結晶シリコン膜１２を積層形成する。このとき、多結晶シリコン膜１２は、ゲート電極ＳＧに対応する部分では、溝部Ｓが形成されていたので、その内部に充填するように形成される。また、この溝部Ｓは、前述のように、内部底部において上部よりも大きい空間が形成されているので、成膜過程で多結晶シリコン膜５の空間部分の内面部分に沿って多結晶シリコン膜１２ａの成膜が進行すると、その形状を反映して内部に埋め込みがなされない状態で、成膜の進行に伴って上部が閉じてしまい、これによってボイドＶが形成される。このボイドＶは、浮遊ゲート電極膜５Ｂとなる領域つまり電極間絶縁膜６よりも下の部分で、且つ短絡用開口部６ａの下部中央に形成される。
【００３６】
次に、図１４に示すように、第１のゲート電極であるゲート電極ＭＧおよび第２のゲート電極であるゲート電極ＳＧを分離形成する。まず、リソグラフィ処理により、フォトレジストをゲート電極のパターンに加工する。次に、フォトレジストをマスクとしてＲＩＥ法により、シリコン窒化膜１３、多結晶シリコン膜１２、１０、電極間絶縁膜６、多結晶シリコン膜５をエッチング加工する。この後、アッシング技術を用いてフォトレジストを除去してゲート電極ＭＧ、ＳＧを形成する。この場合、ゲート電極ＳＧ側においては、前述した電極間絶縁膜６の短絡用開口部６ａがゲート電極ＳＧ内に残るようにパターンニングされている。
【００３７】
次に、図１５に示すように、ゲート電極ＭＧ−ＳＧ間や、ＭＧ−ＭＧ間、ＳＧ−ＳＧ間などの図示していないゲート電極間に層間絶縁膜８を埋め込むように堆積する。続いて、ＣＭＰ法などによりゲート電極ＭＧ、ＳＧの上面に形成された層間絶縁膜８を研磨して除去する。
【００３８】
続いて、図１６に示すように、制御ゲート電極膜７Ａ、７Ｂを形成すべくシリサイド化の処理工程を実行して、シリサイド膜７ａ、７ｂ、７ｃを形成する。ここでは、まず、図１５の状態から、シリコン窒化膜１３を除去するとともに、層間絶縁膜８の上層の一部をＲＩＥ法などのイオンエッチング法を用いて除去し、多結晶シリコン膜１２の上面および側面の一部を露出させる。
【００３９】
この後、多結晶シリコン膜１２の上面を覆うようにシリサイド用の金属膜としてたとえばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）あるいはタングステン（Ｗ）などの金属膜をスパッタ法などを用いて成膜する。続いて、シリサイド化のための熱処理を所定温度および所定の雰囲気中で行って多結晶シリコン膜１２、１０をシリサイド膜に変換する。
【００４０】
このとき、ゲート電極ＭＧにおいては、多結晶シリコン膜１２、１０のシリサイド化が進行すると、電極間絶縁膜６の上面に達するとシリサイド反応が停止するので、多結晶シリコン膜１２がシリサイド膜７ｂに変換され、多結晶シリコン膜１０がシリサイド膜７ａに変換され、制御ゲート電極膜７Ａ全体がシリサイド膜として形成されることになる。
【００４１】
一方、ゲート電極ＳＧにおいては、多結晶シリコン膜１２、１０のシリサイド化が進行すると、電極間絶縁膜６の上面に達した部分ではシリサイド反応が停止するが、短絡用開口部６ａの部分では、シリサイド反応が停止せず、さらに下方に進行する。そして、制御ゲート電極膜５Ｂ側には、多結晶シリコン膜１２ａが形成されると共に、その内部にボイドＶが形成されているので、ボイドＶの部分でシリサイド反応の進行が抑制されると共に、シリコン原子が存在するボイドＶを挟んだ両側の領域に進行する。
【００４２】
この結果、ボイドＶの部分でシリサイド反応が遅くなり、そのボイドＶを挟んだ両側の領域にシリサイド膜７ｃが形成される。これによってシリサイド反応の過剰な進行を抑制することができ、シリサイド化の処理時間を調整することで、シリサイド反応の進行を制御ゲート電極膜７Ａ、７Ｂですべてシリサイド化させると共に、ボイドＶの部分で停止するようにでき、その調整時間の幅を大きく設定することができるので、制御性を高めた状態でシリサイド化処理を行うことができる。
【００４３】
なお、上記のようにシリサイド反応を進行させる場合に、図３に示したようなシリサイド膜７ｃが形成される場合に加えて、シリサイド反応がもう少し進行した場合には、図１７に示すように、シリサイド反応がボイドＶの下方に回り込み、シリサイド膜７ｄが形成される。さらにシリサイド反応が進行した場合には、図１８に示すように、シリサイド反応がボイドＶの下方部分を覆ってつながるように回り込み、ボイドＶを内部に取り込んだ状態のシリサイド膜７ｅが形成される。このような場合でも、シリサイド反応の進行を抑制して制御性の高いプロセスとすることができる。
【００４４】
この後、コンタクト形成工程、層間配線工程などの各種工程を経てウエハ工程が終了し、チップに切断してＮＡＮＤ型フラッシュメモリ装置が形成される。なお、上記の説明においては、メモリセルトランジスタや選択ゲートトランジスタについてソース／ドレイン領域となる不純物拡散領域などの形成工程については説明および図示を省略しているが、実際にはこれらの工程についても適宜のタイミングで実施されている。
【００４５】
このような第１の実施形態によれば、メモリセルトランジスタのゲート電極ＭＧ以外のトランジスタである選択ゲートトランジスタ（あるいは周辺回路領域のトランジスタ）のゲート電極ＳＧについて、電極間絶縁膜６に短絡用開口部６ａを形成する工程を実行した後に、多結晶シリコン膜１２を埋め込む際に、浮遊ゲート電極膜５の部分に広い空間部を形成しておくことでボイドＶを設けるので、このボイドＶ部分でシリサイド反応の進行を抑制することができるようになる。この結果、ゲート電極ＭＧ、ＳＧの制御ゲート電極膜の多結晶シリコン膜１２、１０を確実にシリサイド膜７ｂ、７ａに転換させることができると共に、ゲート電極ＳＧにおいては、短絡用開口部６ａを介して進行するシリサイド反応の進行をボイドＶによって制御性を高め、ゲート絶縁膜４に達しないようにすることができ、総じて安定した加工プロセスとすることができる。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。この第２の実施形態においては、ボイドＶを形成するための溝部Ｓ内の多結晶シリコン膜５、１０の加工において、熱処理による酸化膜の形成行程を行わない方法を採用している。最終的な形状はほぼ同じとなるので、以下の説明においては、第１の実施形態と異なる製造工程について説明する。
【００４７】
第１の実施形態において図９の状態に形成した後、薬液によるエッチングにて溝部Ｓ内に面した多結晶シリコン膜１０、５の表層を除去し、図１１に示した状態となるように形成する。ここでは、薬液によるエッチング処理で、多結晶シリコン膜１０、５をエッチングする。この場合、薬液によるシリコンのエッチングにおいては、多結晶シリコン膜中に含まれる不純物の濃度が高い方がエッチングレートが高くなる。したがって、不純物としてリンが添加された多結晶シリコン膜５のエッチング速度が速く、無添加の多結晶シリコン膜１０のエッチング速度は遅い。この差により、図１１に示すような状態にエッチング加工をすることができる。この結果、この後の工程を第１の実施形態と同様に実施することで図３に示したのと同じような構成を得ることができる。
【００４８】
なお、実際には、上記した図９の状態における薬液によるエッチング処理では、エッチングが等方的に進行するので、図１１に示すような形状ではなく、多結晶シリコン膜５の底面周辺では、角部が丸みを帯びた状態に形成される。これに伴い、多結晶シリコン膜１２を埋め込み形成する工程では、ボイドＶの形状が底面部で丸みを帯びた状態となる。
このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができ、エッチング量を適切に制御することができれば、熱酸化処理の工程を省くことができるので、工程数を低減できる利点もある。
【００４９】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態においては、選択ゲートトランジスタのゲート電極ＳＧを例にとって説明したが、周辺回路のトランジスタなどの他のトランジスタが存在する場合にも適用できる。
【００５０】
上記実施形態においては、多結晶シリコン膜の不純物濃度の違いに起因した熱酸化の違い、あるいは多結晶シリコン膜の不純物濃度の違いに起因したエッチング速度の違いを利用して多結晶シリコン膜５側に広い幅の空間部を形成する方法を採用しているが、これに代えて、溝部Ｓを形成するエッチング処理工程において、逆テーパー形状をなす溝部が形成できる条件を採用することでも同様の構成を達成することが可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態におけるフラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】図２中切断線Ａ−Ａ、Ｂ−Ｂで示す部分の模式的な断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【図１１】製造工程の一段階における模式的な断面図（その８）
【図１２】製造工程の一段階における模式的な断面図（その９）
【図１３】製造工程の一段階における模式的な断面図（その１０）
【図１４】製造工程の一段階における模式的な断面図（その１１）
【図１５】製造工程の一段階における模式的な断面図（その１２）
【図１６】製造工程の一段階における模式的な断面図（その１３）
【図１７】図３の異なる態様を示す模式的な断面図（その１）
【図１８】図３の異なる態様を示す模式的な断面図（その２）
【符号の説明】
【００５２】
図面中、１はシリコン基板（半導体基板）、２は素子分離絶縁膜、３は活性領域（素子形成領域）、４はゲート絶縁膜、５は多結晶シリコン膜、５Ａ、５Ｂは浮遊ゲート電極膜、６は電極間絶縁膜、６ａは短絡用開口部、７Ａ、７Ｂは制御ゲート電極膜、７ａ、７ｂ、７ｃはシリサイド膜、９はシリコン窒化膜（第１の加工用絶縁膜）、１１はシリコン窒化膜（第２の加工用絶縁膜）、１３はシリコン窒化膜（第３の加工用絶縁膜）、ＭＧは第１のゲート電極、ＳＧは第２のゲート電極、Ｖはボイド（空隙部）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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