(57)【要約】【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。【選択図】図１
2010098236.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域に形成された第１のＭＯＳトランジスタを有する半導体装置であって、
前記第１のＭＯＳトランジスタは、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面に形成された第１のサイドウォールと、
前記第１の活性領域における前記第１のサイドウォールの外側方に形成された第１導電型の第１のソースドレイン領域と、
前記第１のサイドウォールの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の第１の水素バリア膜とを備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のサイドウォールは、
前記第１のゲート電極の側面に形成された断面形状がＬ字状の内側サイドウォールと、
前記内側サイドウォールの内側表面上に形成された外側サイドウォールとからなり、
前記内側サイドウォールは、水素に対してバリア性を有する絶縁性の第２の水素バリア膜からなる、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の水素バリア膜と前記第２の水素バリア膜とは、互いに共通する金属原子を含んでいる、半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記第１の活性領域における第１のチャネル領域には、そのゲート長方向に対して引っ張り内部応力が記憶されている、半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記第１のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、
前記第１のソースドレイン領域における第１導電型の不純物はボロンである、半導体装置。
【請求項６】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に形成された第２のＭＯＳトランジスタをさらに有し、
前記第２のＭＯＳトランジスタは、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面に形成された第２のサイドウォールと、
前記第２の活性領域における前記第２のサイドウォールの外側方に形成された第２導電型の第２のソースドレイン領域とを備え、
前記第１のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、
前記第２のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタである、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の活性領域における第２のチャネル領域には、そのゲート長方向に対して引っ張り内部応力が記憶されている、半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第１の水素バリア膜は、酸化アルミニウム、ＡｌＬａＯ、ＡｌＴａＯ、又は、ＡｌＨｆＯからなる、半導体装置。
【請求項９】
半導体基板における第１の活性領域に形成された第１のＭＯＳトランジスタを有する半導体装置であって、
前記第１のＭＯＳトランジスタは、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面に形成された断面形状がＬ字状の第１の内側サイドウォールと、
前記第１の活性領域における前記第１の内側サイドウォールの外側方に形成された第１導電型の第１のソースドレイン領域とを備え、
前記第１の内側サイドウォールは、水素に対してバリア性を有する絶縁性の水素バリア膜からなる、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１の内側サイドウォールの内側表面上に形成された外側サイドウォールと、
前記第１のゲート電極、前記第１の内側サイドウォール及び前記外側サイドウォールを覆うように形成された下地絶縁膜とを備えている、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記第１のゲート電極及び前記第１の内側サイドウォールを覆うように形成された下地絶縁膜を備え、
前記下地絶縁膜は、前記第１の内側サイドウォールの内側表面上に接して形成されている、半導体装置。
【請求項１２】
請求項９〜１１のうちのいずれか１項に記載の半導体装置において、
前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に形成された第２のＭＯＳトランジスタをさらに有し、
前記第２のＭＯＳトランジスタは、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面に形成された断面形状がＬ字状の第２の内側サイドウォールと、
前記第２の活性領域における前記第２の内側サイドウォールの外側方に形成された第２導電型の第２のソースドレイン領域とを備え、
前記第２の内側サイドウォールは、水素に対してバリア性を有する絶縁性の水素バリア膜からなり、
前記第１のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、
前記第２のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタである、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第１のソースドレイン領域における第１導電型の不純物はボロンであり、
前記第２の活性領域におけるチャネル領域には、そのゲート長方向に対して引っ張り内部応力が記憶されている、半導体装置。
【請求項１４】
半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成すると共に、前記半導体基板における前記第１の活性領域とは異なる第２の活性領域上に第２のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜の上に第１のゲート電極を形成すると共に、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極の側面に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面に第２のサイドウォールを形成する工程（ｃ）と、
前記第１の活性領域における前記第１のサイドウォールの外側方に第１導電型の第１のソースドレイン領域を形成する一方、前記第２の活性領域における前記第２のサイドウォールの外側方に第２導電型の第２のソースドレイン領域を形成する工程（ｄ）と、
前記第１の活性領域及び前記第２の活性領域上に、前記第１のゲート電極及び前記第２のゲート電極並びに前記第１のサイドウォール及び前記第２のサイドウォールを覆うように、水素に対してバリア性を有する絶縁性の水素バリア膜を形成する工程と（ｅ）と、
前記水素バリア膜の上に、チャネル領域におけるゲート長方向に引っ張り応力を生じさせるストレッサー膜を形成する工程（ｆ）と、
前記半導体基板に熱処理を行うことにより、前記ストレッサー膜から前記チャネル領域に対して引っ張り応力を印加し、前記チャネル領域に引っ張り内部応力を記憶させる工程（ｇ）と、
前記工程（ｇ）の後に、前記ストレッサー膜を除去する工程（ｈ）とを備える、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｈ）は、前記第１のサイドウォールの側面における少なくとも底部に前記水素バリア膜の一部が残存するように、前記水素バリア膜のその他の部分を除去する工程を含む、半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｈ）は、前記水素バリア膜を全て除去する工程を含む、半導体装置の製造方法。
【請求項１７】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のゲート電極の側面に配置される断面形状がＬ字状の第１の内側サイドウォールと前記第１の内側サイドウォールの内側表面上に配置される第１の外側サイドウォールとからなる前記第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面に配置される断面形状がＬ字状の第２の内側サイドウォールと前記第２の内側サイドウォールの内側表面上に配置される第２の外側サイドウォールとからなる前記第２のサイドウォールを形成する工程を含み、
前記工程（ｈ）は、前記水素バリア膜、前記第１の外側サイドウォール、及び前記第２の外側サイドウォールを除去する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばストレッサー膜などから発生する水素による駆動能力の劣化を抑制できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴い、システムＬＳＩ（Large Scale Integration）などの半導体装置では高い処理能力を有することが要求されているため、トランジスタの動作速度の高速化が図られている。特に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタは、低消費電力であることから広く用いられている。そのＣＭＯＳトランジスタの高速化は、主として構造の微細化によって進められており、半導体素子を加工するリソグラフィ技術の進歩に支えられてきた。しかしながら、最近では、要求される最小加工寸法がリソグラフィに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００３】
そこで、微細化することなく、トランジスタのデバイス性能を向上させる技術が求められている。その技術の１つとして、シリコン結晶を歪ませることで、キャリアの移動度を変化させる歪シリコン技術が挙げられる。歪シリコン技術を用いたトランジスタでは、バルクシリコンで構成されるトランジスタに比べ、大きなキャリア移動度が得られる可能性があるため、ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びｐ型ＭＯＳトランジスタの電流駆動能力を大きくすることができる。よって、歪シリコン技術を用いたデバイスでは、デバイスサイズを縮小しなくとも、デバイス性能の向上を図ることができる。
【０００４】
この歪シリコンを形成する技術として、ＳＭＴ（Stress Memorization Technique）が提案されている（例えば、非特許文献１参照）。具体的に説明すると、ＳＭＴでは、まず半導体基板内に素子分離領域を形成した後、半導体基板上にゲート絶縁膜及びゲート電極を順次形成する。そして、半導体基板内にエクステンション領域及びソースドレイン領域にイオン注入する。その後、半導体基板上にＳＭＴ膜を堆積してアニールを行うことで、ＳＭＴ膜のストレスをチャネルに記憶させる。なお、ＳＭＴ膜としては、一般的に、酸化シリコン膜からなるエッチングストップ下地膜と、窒化シリコン膜からなり、引っ張り応力を有するストレッサー膜とが下から順に積層されてなる積層構造膜が用いられる。このＳＭＴ膜はアニール後に除去されるが、チャネルに記憶されたストレスはＳＭＴ膜の除去後も残存したままである。このため、ｎ型ＭＯＳトランジスタでは、電子の移動度が向上して、電流駆動能力を改善することが可能となる。
【０００５】
ここで、ＣＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとから構成されているため、双方ともが高い電流駆動能力を示すことが望ましい。しかしながら、ｐ型ＭＯＳトランジスタでは、ＳＭＴを用いた場合、電流駆動能力が劣化することが報告されている（非特許文献２参照）。非特許文献２では、ｐ型ＭＯＳトランジスタの電流駆動能力が劣化する原因として、ｐ型ＭＯＳトランジスタをＳＭＴ膜で覆ってアニールすることで、ｐ型不純物のＢ（ボロン）の活性率が低下することを挙げている。つまり、ストレッサー膜である窒化シリコン膜に覆われている領域では、エッチングストップ下地膜である酸化シリコン膜内の水素が、アニール時に半導体基板の外方へ拡散していくことができなくなる。その結果、半導体基板内に含有するＢ（ボロン）の活性率を低下させてしまうと考えられている。そのため、ｐ型ＭＯＳトランジスタの電流駆動能力の劣化を防ぐためには、ｐ型ＭＯＳトランジスタ上の窒化シリコン膜を除去して、ｎ型ＭＯＳトランジスタのみがＳＭＴ膜で覆われた状態でアニールするプロセスが有効であると思われている。
【非特許文献１】K.Ota et al.、IEDM2002，pp.27-30
【非特許文献２】C.Ortolland et al.、VLSI2006，pp.78-79
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、本件発明者らが、アニール時のＳＭＴ膜とＢ（ボロン）の活性化率との関係についてさらに詳細に調査したところ、製造工程で発生する酸化シリコン膜内のＨ２Ｏ 又は水素だけでなく、窒化シリコン膜内の水素によってもＢ（ボロン）の活性化率が低下していることが分かった。さらに、Ｂ（ボロン）が注入されている活性領域（ｐ＋  領域）上に形成された窒化シリコン膜を除去した場合でも、半導体基板の他の領域上に窒化シリコン膜が設けられていると、Ｂ（ボロン）の活性化率が低下すること、また、半導体基板上に形成された窒化シリコン膜の堆積量が多いほど、Ｂ（ボロン）の活性化率の低下率が大きいことが分かった。
【０００７】
具体的には、図８（ａ）及び（ｂ）は、上記Ｂ（ボロン）の活性率の低下のメカニズムをｐ型ＭＯＳトランジスタの一般的な構造を用いて説明するための図である。すなわち、半導体基板１１１におけるｎ型活性領域１１３上には、ゲート絶縁膜１１５を介してゲート電極１１６が形成されており、該ゲート電極１１６の側壁には酸化シリコン膜からなる断面形状がＬ字状の内側サイドウォール１１７、該内側サイドウォール１１７の内側表面には窒化シリコン膜からなる外側サイドウォール１２０が形成されている。さらに、半導体基板１１１上の全面を覆うように、エッチングストップ下地膜１２３及びストレッサー膜１２４が順に形成されている。
【０００８】
ここで、図８（ａ）に示すように、ｐ型ＭＯＳトランジスタ形成後にストレッサー膜１２４である窒化シリコン膜を成膜する際、原料ガスとなるＳｉＨ４  若しくはＮＨ3から水素が発生したり、又は、後工程のアニールの際に水素が放出される。このようにして、水素が横方向及び上方向から拡散することにより、図８（ｂ）に示すように、Ｂ（ボロン）の活性率が容易に低下したり、Ｂ（ボロン）が上方又は下方に位置する膜中に吸い出されたり又は染み出してしまう。これは、成膜手段として、プラズマＣＶＤ法を用いた場合に特に顕在化する。これらの結果、ｐ型ＭＯＳトランジスタの駆動能力が劣化するという問題がある。
【０００９】
前記に鑑み、本発明の目的は、駆動能力の劣化を抑制できる構造を備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明の第１の側面の半導体装置は、半導体基板における第１の活性領域に形成された第１のＭＯＳトランジスタを有する半導体装置であって、第１のＭＯＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面に形成された第１のサイドウォールと、第１の活性領域における第１のサイドウォールの外側方に形成された第１導電型の第１のソースドレイン領域と、第１のサイドウォールの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の第１の水素バリア膜とを備える。
【００１１】
本発明の第１の側面に係る半導体装置の構造によると、製造工程にて発生する水素がソースドレイン領域へ浸入することが防止され、水素による特性劣化が抑制され、トランジスタの駆動能力に優れた半導体装置が実現される。
【００１２】
本発明の第１の側面の半導体装置において、第１のサイドウォールは、第１のゲート電極の側面に形成された断面形状がＬ字状の内側サイドウォールと、内側サイドウォールの内側表面上に形成された外側サイドウォールとからなり、内側サイドウォールは、水素に対してバリア性を有する絶縁性の第２の水素バリア膜からなる。
【００１３】
このようにすると、水素による特性劣化がより抑制される。
【００１４】
本発明の第１の側面の半導体装置において、第１の水素バリア膜と第２の水素バリア膜とは、互いに共通する金属原子を含んでいる。
【００１５】
このようにすると、共通に含まれる原子が、第１の水素バリア膜と第２の水素バリア膜との密着性を向上させ、水素による特性劣化がより抑制される。
【００１６】
本発明の第１の側面の半導体装置において、第１の活性領域における第１のチャネル領域には、そのゲート長方向に対して引っ張り内部応力が記憶されていることが好ましい。
【００１７】
本発明の第１の側面の半導体装置において、第１のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、第１のソースドレイン領域における第１導電型の不純物はボロンであることが好ましい。
【００１８】
本発明の第１の側面の半導体装置において、半導体基板における第１の活性領域とは異なる第２の活性領域に形成された第２のＭＯＳトランジスタをさらに有し、第２のＭＯＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された第２のサイドウォールと、第２の活性領域における第２のサイドウォールの外側方に形成された第２導電型の第２のソースドレイン領域とを備え、第１のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、第２のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであることが好ましい。
【００１９】
本発明の第１の側面の半導体装置において、第２の活性領域における第２のチャネル領域には、そのゲート長方向に対して引っ張り内部応力が記憶されていることが好ましい。
【００２０】
本発明の第１の側面の半導体装置において、第１の水素バリア膜は、酸化アルミニウム、ＡｌＬａＯ、ＡｌＴａＯ、又は、ＡｌＨｆＯからなることが好ましい。
【００２１】
本発明の第２の側面の半導体装置は、半導体基板における第１の活性領域に形成された第１のＭＯＳトランジスタを有する半導体装置であって、第１のＭＯＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の活性領域における第１の内側サイドウォールの外側方に形成された第１導電型の第１のソースドレイン領域とを備え、第１の内側サイドウォールは、水素に対してバリア性を有する絶縁性の水素バリア膜からなる。
【００２２】
本発明の第２の側面に係る半導体装置の構造によると、製造工程にて発生する水素がソースドレイン領域へ浸入することが防止され、水素による特性劣化が抑制され、トランジスタの駆動能力に優れた半導体装置が実現される。
【００２３】
本発明の第２の側面の半導体装置において、第１の内側サイドウォールの内側表面上に形成された外側サイドウォールと、第１のゲート電極、第１の内側サイドウォール及び外側サイドウォールを覆うように形成された下地絶縁膜とを備えていることが好ましい。
【００２４】
本発明の第２の側面の半導体装置において、第１のゲート電極及び第１の内側サイドウォールを覆うように形成された下地絶縁膜を備え、下地絶縁膜は、第１の内側サイドウォールの内側表面上に接して形成されていることが好ましい。
【００２５】
本発明の第２の側面の半導体装置において、半導体基板における第１の活性領域とは異なる第２の活性領域に形成された第２のＭＯＳトランジスタをさらに有し、第２のＭＯＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された断面形状がＬ字状の第２の内側サイドウォールと、第２の活性領域における第２の内側サイドウォールの外側方に形成された第２導電型の第２のソースドレイン領域とを備え、第２の内側サイドウォールは、水素に対してバリア性を有する絶縁性の水素バリア膜からなり、第１のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、第２のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであることが好ましい。
【００２６】
本発明の第２の側面の半導体装置において、第１のソースドレイン領域における第１導電型の不純物はボロンであり、第２の活性領域におけるチャネル領域には、そのゲート長方向に対して引っ張り内部応力が記憶されていることが好ましい。
【００２７】
本発明の一側面の半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成すると共に、半導体基板における第１の活性領域とは異なる第２の活性領域上に第２のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜の上に第１のゲート電極を形成すると共に、第２のゲート絶縁膜の上に第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面に第１のサイドウォールを形成すると共に、第２のゲート電極の側面に第２のサイドウォールを形成する工程（ｃ）と、第１の活性領域における第１のサイドウォールの外側方に第１導電型の第１のソースドレイン領域を形成する一方、第２の活性領域における第２のサイドウォールの外側方に第２導電型の第２のソースドレイン領域を形成する工程（ｄ）と、第１の活性領域及び第２の活性領域上に、第１のゲート電極及び第２のゲート電極並びに第１のサイドウォール及び第２のサイドウォールを覆うように、水素に対してバリア性を有する絶縁性の水素バリア膜を形成する工程と（ｅ）と、水素バリア膜の上に、チャネル領域におけるゲート長方向に引っ張り応力を生じさせるストレッサー膜を形成する工程（ｆ）と、半導体基板に熱処理を行うことにより、ストレッサー膜からチャネル領域に対して引っ張り応力を印加し、チャネル領域に引っ張り内部応力を記憶させる工程（ｇ）と、工程（ｇ）の後に、ストレッサー膜を除去する工程（ｈ）とを備える。
【００２８】
本発明の一側面に係る半導体装置の製造方法によると、水素バリア膜により、製造工程にて発生する水素がソースドレイン領域へ浸入することが防止され、水素による特性劣化が抑制され、トランジスタの駆動能力に優れた半導体装置を製造できる。
【００２９】
本発明の一側面の半導体装置の製造方法において、工程（ｈ）は、第１のサイドウォールの側面における少なくとも底部に水素バリア膜の一部が残存するように、水素バリア膜のその他の部分を除去する工程を含むことが好ましい。
【００３０】
本発明の一側面の半導体装置の製造方法において、工程（ｈ）は、水素バリア膜を全て除去する工程を含むことが好ましい。
【００３１】
本発明の一側面の半導体装置の製造方法において、工程（ｃ）は、第１のゲート電極の側面に配置される断面形状がＬ字状の第１の内側サイドウォールと第１の内側サイドウォールの内側表面上に配置される第１の外側サイドウォールとからなる第１のサイドウォールを形成すると共に、第２のゲート電極の側面に配置される断面形状がＬ字状の第２の内側サイドウォールと第２の内側サイドウォールの内側表面上に配置される第２の外側サイドウォールとからなる第２のサイドウォールを形成する工程を含み、工程（ｈ）は、水素バリア膜、第１の外側サイドウォール、及び第２の外側サイドウォールを除去する工程を含む場合であってもよい。
【発明の効果】
【００３２】
以上のように、本発明によると、サイドウォール又はストレッサー膜からの水素拡散によるｐ型不純物の活性化率が低下し、トランジスタ特性が劣化することを防止できる。その結果、優れた駆動能力を有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３４】
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。また、図１において、左側から順に、ｎ型ＭＯＳトランジスタが形成されるｎ型ＭＯＳトランジスタ形成領域１Ａ、ｐ型ＭＯＳトランジスタが形成されるｐ型ＭＯＳトランジスタ形成領域１Ｂ、及び、ｐ型ＭＯＳトランジスタが形成されるｐ型ＭＯＳトランジスタ形成領域１Ｃが示されている。
【００３５】
図１に示すように、例えばシリコンからなる半導体基板１１には、トレンチ内に絶縁膜が埋め込まれてなる素子分離領域１２が形成されており、ｎ型ＭＯＳトランジスタ形成領域１Ａにおける素子分離領域１２によって囲まれた領域には、例えばＢ（ボロン）などのｐ型不純物が導入されたｐ型活性領域１３Ａ、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃにおける素子分離領域１２によって囲まれた領域のそれぞれには、例えばＡｓ（ヒ素）などのｎ型不純物が導入されたｎ型活性領域１３Ｂ及び１３Ｃが形成されている。
【００３６】
ｎ型ＭＯＳトランジスタ形成領域１Ａのｐ型活性領域１３Ａ上には、ゲート絶縁膜１５を介して、例えばＡｓ（ヒ素）などのｎ型不純物が導入（注入ドーズ量は４×１０１５ｃｍ−２から８×１０１５ｃｍ−２の範囲）された膜厚８０ｎｍから１２０ｎｍのポリシリコンからなるゲート電極１６Ａが形成されており、該ゲート電極１６Ａにおける上部には、金属シリサイド膜２７が形成されている。また、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃのｎ型活性領域１３Ｂ及び１３Ｃ上には、ゲート絶縁膜１５を介して、例えばＢ（ボロン）などのｐ型不純物が導入（注入ドーズ量は０．５×１０１５ｃｍ−２から３．５×１０１５ｃｍ−２の範囲）された膜厚８０ｎｍから１２０ｎｍのポリシリコンからなるゲート電極１６Ｂ及び１６Ｃがそれぞれ形成されており、該ゲート電極１６Ｂにおける上部には、金属シリサイド膜２７が形成されている一方で、該ゲート電極１６Ｃにおける上部には、金属シリサイド膜は形成されていない。
【００３７】
ゲート電極１６Ａ〜１６Ｃの側面上には、例えば膜厚３ｎｍから１０ｎｍの酸化アルミニウム膜からなる水素に対してバリア性を有する絶縁性の水素バリア膜として機能する内側サイドウォール１７と、該内側サイドウォール１７の内側表面（Ｌ字状表面）上に例えば膜厚３０ｎｍから５０ｎｍの窒化シリコン膜からなる外側サイドウォール２０Ａ〜２０Ｃが形成されている。ここで、内側サイドウォール１７の材料として、ＡｌＬａＯ、ＡｌＴａＯ、又はＡｌＨｆＯを用いてもよい。
【００３８】
ｐ型活性領域１３Ａにおけるゲート電極１６Ａの外側方下には、例えばＡｓ（ヒ素）などのｎ型不純物が注入された接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８Ａが形成されていると共に、ｎ型活性領域１３Ｂ及び１３Ｃにおけるゲート電極１６Ｂ及び１６Ｃの外側方下には、例えばＢＦ２  などのｐ型不純物が注入された接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８Ｂ及び１８Ｃが形成されている。また、ｐ型活性領域１３Ａにおける外側サイドウォール２０Ａの外側方下には、上記ｎ型ソースドレイン領域１８Ａよりも接合深さが深い、例えばＡｓ（ヒ素）などのｎ型不純物が注入された接合深さが比較的深いｎ型ソースドレイン領域２１Ａが形成されていると共に、ｎ型活性領域１３Ｂ及び１３Ｃにおけるゲート電極１６Ｂ及び１６Ｃの外側方下には、ｐ型ソースドレイン領域１８Ｂ及び１８Ｃよりも接合深さが深い、例えばＢ（ボロン）などのｐ型不純物が注入された接合深さが比較的深いｐ型ソースドレイン領域２１Ｂ及び２１Ｃが形成されている。また、ｎ型ソースドレイン領域２１Ａ及びｐ型ソースドレイン領域２１Ｂにおける上部には、金属シリサイド膜２７が形成されており、ｐ型ソースドレイン領域２１Ｃにおける上部には、金属シリサイド膜２７は形成されていない。
【００３９】
ｎ型ＭＯＳトランジスタ形成領域１Ａにおける内側サイドウォール１７の側面及び外側サイドウォール２０Ａの側面の一部（少なくとも底部）には、例えば膜厚３ｎｍから１０ｎｍの酸化アルミニウム膜からなる水素に対してバリア性を有する絶縁性の水素バリア膜２３が接して形成されている。同様に、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃにおける内側サイドウォール１７の側面及び外側サイドウォール２０Ａの側面の一部（少なくとも底部）には、例えば膜厚３ｎｍから１０ｎｍの酸化アルミニウム膜からなる水素に対してバリア性を有する絶縁性の水素バリア膜２３が接して形成されている。ここで、水素バリア膜２３の材料として、ＡｌＬａＯ、ＡｌＴａＯ、又はＡｌＨｆＯを用いてもよい。なお、内側サイドウォール１７及び水素バリア膜２３は、図示しないコンタクトホールが形成される領域には形成されていないようにしてもかまわない。
【００４０】
半導体基板１１上に、ゲート電極１６Ａ〜１６Ｃ、内側サイドウォール１７、外側サイドウォール２０Ａ〜２０Ｃ、及び残存する水素バリア膜２３を覆うように、例えば膜厚５０ｎｍの窒化シリコン膜からなる下地絶縁膜２８が形成されており、さらに、下地絶縁膜２８の上には、例えば酸化シリコン膜からなる層間絶縁膜２９が形成されている。なお、図示しないが、通常の構造と同様に、コンタクトプラグや該コンタクトプラグに接続する金属配線が形成されている。
【００４１】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４２】
図２（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。また、各図において、左側から順に、ｎ型ＭＯＳトランジスタが形成されるｎ型ＭＯＳトランジスタ形成領域１Ａ、ｐ型ＭＯＳトランジスタが形成されるｐ型ＭＯＳトランジスタ形成領域１Ｂ、及び、ｐ型ＭＯＳトランジスタが形成されるｐ型ＭＯＳトランジスタ形成領域１Ｃが示されている。
【００４３】
まず、図２（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板１１における上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１２を選択的に形成する。続いて、リソグラフィ法及びイオン注入法により、ｎ型ＭＯＳトランジスタ形成領域１Ａにおける半導体基板１１の素子分離領域１２に囲まれた領域に、例えばＢ（ボロン）などのｐ型不純物を注入する一方、ｐ型ＭＯＳトランジスタ形成領域１Ｂ、１Ｃにおける半導体基板１１の素子分離領域１２に囲まれた領域に、例えばＰ（リン）などのｎ型不純物を注入した後、半導体基板１１に対して熱処理を施す。これにより、半導体基板１１におけるｎ型ＭＯＳトランジスタ形成領域１Ａに、ｐ型活性領域１３Ａを形成する一方、半導体基板１１におけるｐ型ＭＯＳトランジスタ形成領域１Ｂ、１Ｃに、ｎ型活性領域１３Ｂ及び１３Ｃを形成する。
【００４４】
次に、半導体基板１１の上に、例えば厚さが２ｎｍの酸化シリコン膜からなるゲート絶縁膜形成膜と、厚さが１００ｎｍのポリシリコンなどからなるゲート電極形成膜を順次堆積する。なお、ゲート絶縁膜形成膜の膜厚の範囲は１ｎｍから５ｎｍの範囲であり、ポリシリコンなどからなるゲート電極形成膜の膜厚の範囲は８０ｎｍから１２０ｎｍの範囲である。
【００４５】
次に、半導体基板１０上にｎ型ＭＯＳトランジスタ形成領域１Ａを開口する一方でｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃを覆うレジスト（図示せず）を形成した後、該レジストをマスクに用いて、ｎ型ＭＯＳトランジスタ領域１Ａに形成されたゲート電極形成膜に、例えばＡｓ（ヒ素）などのｎ型不純物を注入ドーズ量が６×１０１５ｃｍ−２でイオン注入する。一方、半導体基板１０上にｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃを開口する一方でｎ型ＭＯＳトランジスタ形成領域１Ａを覆うレジスト（図示せず）を形成した後、該レジストをマスクに用いて、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃに形成されたゲート電極形成膜に、例えばＢ（ボロン）などのｐ型不純物を注入ドーズ量が２×１０１５ｃｍ−２でイオン注入する。なお、Ａｓ（ヒ素）の注入ドーズ量の範囲は、４×１０１５ｃｍ−２から８×１０１５ｃｍ−２の範囲であり、Ｂ（ボロン）の注入ドーズ量の範囲は、０．５×１０１５ｃｍ−２から３．５×１０１５ｃｍ−２の範囲である。
【００４６】
次に、リソグラフィ法及びドライエッチング技術を用いることにより、ｎ型ＭＯＳトランジスタ形成領域１Ａのｐ型活性領域１３Ａ上には、ゲート絶縁膜形成膜からなるゲート絶縁膜１５及びゲート電極形成膜からなるゲート電極１６Ａを形成し、ｐ型ＭＯＳトランジスタ形成領域１Ｂのｎ型活性領域１３Ｂ上には、ゲート絶縁膜形成膜からなるゲート絶縁膜１５及びゲート電極形成膜からなるゲート電極１６Ｂを形成し、ｐ型ＭＯＳトランジスタ形成領域１Ｃのｎ型活性領域１３Ｃ上には、ゲート絶縁膜形成膜からなるゲート絶縁膜１５及びゲート電極形成膜からなるゲート電極１６Ｃを形成する。
【００４７】
次に、半導体基板１０上にｎ型ＭＯＳトランジスタ形成領域１Ａを開口する一方でｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃを覆うレジスト（図示せず）を形成した後、ゲート電極１６Ａをマスクに用いて、ｐ型活性領域１３Ａに、例えばＡｓ（ヒ素）などのｎ型不純物をイオン注入することにより、ｐ型活性領域１３Ａにおけるゲート電極１６Ａの側方下に接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８Ａを自己整合的に形成する。同様にして、半導体基板１０上にｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃを開口する一方でｎ型ＭＯＳトランジスタ形成領域１Ａを覆うレジスト（図示せず）を形成した後、ゲート電極１６Ｂ及び１６Ｃをマスクに用いて、ｎ型活性領域１３Ｂ及び１３Ｃに、例えばＢＦ２（ヒ素）などのｐ型不純物をイオン注入することにより、ｎ型活性領域１３Ｂ及び１３Ｃにおけるゲート電極１６Ａ及び１６Ｂの側方下に、接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８Ｂ及び１８Ｃを自己整合的に形成する。
【００４８】
次に、半導体基板１１上、並びに、ゲート電極１６Ａ、ゲート電極１６Ｂ、１６Ｃの上面及び側壁を完全に覆うように、内側サイドウォール形成膜を形成する。ここでは、内側サイドウォール形成膜として、例えばスパッタ法又はＣＶＤ法を用いて形成された膜厚３ｎｍから１０ｎｍの酸化アルミニウム膜を用いており、該酸化アルミニウム膜は、水素に対してバリア性を有する絶縁性の水素バリア膜として機能する。また、酸化アルミニウム膜の緻密化を実現するために、成膜後に酸素を含む雰囲気下で熱処理を行う場合もある。また、内側サイドウォール形成膜の材料として、ＡｌＬａＯ、ＡｌＴａＯ、又はＡｌＨｆＯを用いてもよい。続いて、上記内側サイドウォール形成膜の上に、例えばＣＶＤ法を用いて、膜厚３０ｎｍから５０ｎｍの窒化シリコン膜からなる外側サイドウォール形成膜を形成する。続いて、内側サイドウォール形成膜及び外側サイドウォール形成膜に対して異方性エッチングを行うことにより、ゲート電極１６Ａの側面上に、内側サイドウォール形成膜からなる断面形状がＬ字状の内側サイドウォール形成膜１７と、内側サイドウォール形成膜１７の上に形成された外側サイドウォール形成膜からなる外側サイドウォール形成膜２０Ａとが形成される。また、同様に、ゲート電極１６Ｂ及び１６Ｃの側面上に、断面形状がＬ字状の内側サイドウォール１７と外側サイドウォール２０Ｂ及び２０Ｃとが形成される。
【００４９】
次に、リソグラフィ法及びイオン注入法により、ｐ型活性領域１３Ａに、ゲート電極１６Ａ、内側サイドウォール１７、及び外側サイドウォール２０Ａをマスクにして、Ａｓ（ヒ素）などのｎ型不純物を注入することにより、ｐ型活性領域１３Ａにおける外側サイドウォール２０の外側方下に、上記ｎ型ソースドレイン領域１８Ａの接合深さよりも深い、接合深さが比較的深いｎ型ソースドレイン領域２１Ａが形成される。また、同様に、ｎ型活性領域１３Ｂ、１３Ｃに、ゲート電極１６Ａ、１６Ｂ、内側サイドウォール１７、及び外側サイドウォール２０Ｂ、２０Ｃをマスクにして、Ｂ（ボロン）などのｐ型不純物を注入することにより、ｎ型活性領域１３Ｂ、１３Ｃにおける外側サイドウォール２０Ｂ、２０Ｃの外側方下に、接合深さが上記ｐ型ソースドレイン領域１８Ｂ、１８Ｃよりも深い、接合深さが比較的深いｐ型ソースドレイン領域２１Ｂ、２１Ｃがそれぞれ形成される。
【００５０】
次に、図２（ｂ）に示すように、半導体基板１１の全面上に、例えばスパッタ法又はＣＶＤ法を用いて、膜厚３ｎｍから１０ｎｍの酸化アルミニウム膜からなる水素に対して絶縁性を有する水素バリア膜２３を形成する。ここで、水素バリア膜２３の材料として、ＡｌＬａＯ、ＡｌＴａＯ、又はＡｌＨｆＯを用いてもよい。なお、酸化アルミニウム膜の緻密化を実現するために、成膜後に酸素を含む雰囲気下で熱処理を行う場合もある。続いて、例えばプラズマＣＶＤ法などを用いて、水素バリア膜２３を覆うように、例えば厚さ５０ｎｍの窒化シリコン膜からなるストレッサー膜２４を形成する。ここで、ストレッサー膜２４は、ｐ型活性領域１３Ａにおけるチャネル領域のゲート長方向に引っ張り応力を与える応力絶縁膜からなる。
【００５１】
続いて、ＲＴＡ（Rapid Thermal Anneal）により、半導体基板１１に対して、例えば１０００℃で熱処理を施す。熱処理の温度範囲としては、８００℃から１２００℃の範囲であることが好ましい。この熱処理を行う工程により、上述の工程で形成したｎ型ソースドレイン領域１８Ａ、２１Ａ、及び、ｐ型ソースドレイン領域１８Ｂ、１８Ｃ、２１Ｂ、２１Ｃに注入された各不純物が活性化される。さらに、本工程により、ｎ型ＭＯＳトランジスタ形成領域１Ａにおけるチャネル領域（ｎ型ゲート電極１６Ａ直下のｎ型ソースドレイン領域１８Ａに挟まれた領域）において、ストレッサー膜２４によってそのゲート長方向に与えられる引っ張り内部応力が記憶される。また、ｎ型ゲート電極１６Ａにおいても、ｎ型ＭＯＳトランジスタ形成領域１Ａにおけるチャネル領域をゲート方向に引っ張る内部応力が記憶される。ここで、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃにおけるチャネル領域においても、そのゲート長方向に引っ張り内部応力が記憶されることになるが、本実施形態においては、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃのそれぞれに形成されるｐ型ＭＯＳトランジスタのチャネル方向を＜１００＞方向にしておくことで、正孔移動度のストレス効果は殆どないため、ｐ型ＭＯＳトランジスタの駆動能力劣化を回避することができる。
【００５２】
次に、図２（ｃ）に示すように、例えばＣＨ２Ｆ２とＯ２とＡｒの混合ガスからなるエッチングガスを用いたプラズマによるドライエッチングにより、ストレッサー膜２４及び水素バリア膜２３を除去する。なお、本工程では、ストレッサー膜２４は、プラズマによるドライエッチングにより完全に除去されるが、水素バリア膜２３の一部分は、内側サイドウォール１７の側面、及び、外側サイドウォール２０Ａ、２０Ｂ、２０Ｃの側面の一部（少なくとも底部）に、エッチングされずに残存している。このようにハロゲン元素を含む炭化水素系ガスを用いたプラズマによるドライエッチングにより、水素バリア膜２３にダメージを与えることなく、上記一部分のみが残存するようにその他の部分のみを除去することが実現できる。
【００５３】
次に、図２（ｄ）に示すように、半導体基板１１の全面上に、例えば膜厚が１０ｎｍで酸化シリコンなどからなるシリサイド防止膜２５を堆積する。その後、リソグラフィ法及びドライエッチングにより、ｐ型ＭＯＳトランジスタ形成領域１Ｃに形成された部分のみが残存するように、シリサイド防止膜２５を選択的に除去する。続いて、半導体基板１１上に、例えば膜厚５ｎｍから２０ｎｍの範囲でＮｉからなる金属膜２６を堆積する。
【００５４】
次に、図２（ｅ）に示すように、半導体基板１１に熱処理を施すことにより、ｎ型ＭＯＳトランジスタ形成領域１Ａでは、ｎ型ソースドレイン領域２１Ａ上、及び、ｎ型ゲート電極１６Ａ上に、ニッケルシリサイドからなる金属シリサイド膜２７が形成されると共に、ｐ型ＭＯＳトランジスタ形成領域１Ｂでは、ｐ型ソースドレイン領域２１Ｂ上、及び、ｐ型ゲート電極１６Ｂ上に、ニッケルシリサイドからなる金属シリサイド膜２７が形成される。一方で、シリサイド防止膜２５が形成されたｐ型ＭＯＳトランジスタ形成領域１Ｃでは、金属シリサイド膜は形成されない。その後、例えば、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１１を浸漬することにより、シリサイド化されずに残存した金属膜２６を除去した後、フッ酸系溶液でウェットエッチングすることによりシリサイド防止膜２５を除去する。なお、シリサイド防止膜２５は必ずしも除去する必要はない。
【００５５】
次に、図２（ｆ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍの窒化シリコン膜からなる下地絶縁膜２８を堆積した後、さらに、例えばＣＶＤ法により、下地絶縁膜２８上に、例えば酸化シリコン膜からなる層間絶縁膜２９を堆積した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、その表面を平坦化する。なお、その後の工程は、通常のＭＯＳトランジスタを有する半導体装置の製造方法と同様にして、図示しない、コンタクトプラグや該コンタクトプラグに接続する金属配線を形成する。
【００５６】
ここで、図３は、窒化シリコン膜に含まれる水素含有量と拡散層抵抗（Ω／□）との関係図を示している。拡散層抵抗の値は、半導体基板１１上に形成される窒化シリコン膜の量を変えて、ｐ型ソースドレイン領域１８Ｂ、１８Ｃ、２１Ｂ、２１Ｃの拡散層抵抗を８インチウェハの面内の全点を測定した評価結果である。
【００５７】
図３から分かるように、一般に、半導体基板１１上に形成される例えばストレッサー膜２４や外側サイドウォール２０Ａ〜２０Ｃを構成する窒化シリコン膜の量、すなわち、水素含有量が多い場合（ａ３）は、その窒化シリコン膜の量、すなわち、水素含有量が少ない場合（ａ２）に比べて、拡散層抵抗が高抵抗化することが分かる。これは、特に窒化シリコン膜の量が多い、強い還元雰囲気に暴露されるほどその劣化度合いは大きくなることが分かる。一方で、本実施形態によると、半導体基板１１上に形成される例えばストレッサー膜２４や外側サイドウォール２０Ａ〜２０Ｃを構成する窒化シリコン膜の量、すなわち、水素含有量が多い場合（ａ４）であっても、ストレッサー膜２４を形成しない初期（ａ１）の場合の値と同様の値であり、拡散層抵抗の高抵抗化が大幅に抑制されていることが分かる。これは、上述したように、本実施形態における水素バリア膜として機能する内側サイドウォール１７と水素バリア膜２３とが、窒素原子を共通に含んでいることから、互いの密着性が向上しているためである。
【００５８】
また、半導体基板１１上に形成される例えばストレッサー膜２４や外側サイドウォール２０Ａ〜２０Ｃを構成する窒化シリコン膜の量、すなわち、水素含有量が多い場合（ａ３）は、拡散層抵抗が７００Ω／□から１５００Ω／□までばらついていることが分かる。これは、Ｂ（ボロン）が注入されている活性領域（ｐ＋  領域）上に形成された窒化シリコン膜の水素拡散によって、Ｂ（ボロン）の活性化率が低下してトランジスタの駆動能力が低下したためである。一方、本実施形態によると、同様に水素含有量が多い場合（ａ４）に示すように、ウエハー面内全点で拡散層抵抗が７００Ω／□から７５０Ω／□の範囲であり、非常にばらつきも少ないことが分かる。
【００５９】
このように、本実施形態によると、拡散抵抗の面内ばらつきを抑制すると共に低抵抗化を実現でき、半導体記憶装置の特性を著しく向上させることができる。
【００６０】
以上のように、本実施形態に係る半導体装置及びその製造方法によると、ストレッサー膜２４を形成する前に、ゲート電極１６Ａ〜１６Ｃの側壁に水素に対してバリア性を有する絶縁性のバリア膜からなる内側サイドウォール１７で覆うと共に、ｎ型及びｐ型ＭＯＳトランジスタのすべてを完全に覆う水素バリア膜２３を形成しているため、引っ張り内部応力を記憶させるための熱処理の際に、Ｂ（ボロン）が注入されている活性領域（ｐ型ソースドレイン領域１８Ｂ、１８Ｃ、２１Ｂ、２１Ｃ）上に形成された窒化シリコン膜（ストレッサー膜２４）からの水素侵入を防止できる。また、窒化シリコン膜からなる外側サイドウォール２０Ｂ、２０Ｃを形成する前に、水素に対してバリア性を有する絶縁性のバリア膜からなる内側サイドウォール１７を形成しているため、同様に水素侵入を防止できる。これにより、水素浸入によるＢ（ボロン）の活性化率が低下すること、及び、それに伴うトランジスタの駆動能力が低下することを防止することができる。
【００６１】
ここで、以上の本実施形態において、内側サイドウォール１７が、水素に対してバリア性を有する例えば窒化アルミニウム膜からなる場合について説明したが、内側サイドウォール１７が、例えば膜厚３ｎｍから１０ｎｍの酸化シリコン膜を用いることもできる。この場合、上述した窒化シリコン膜からなる外側サイドウォール２０Ｂ、２０Ｃからの水素の拡散を抑制することは困難であるが、上述したように、水素バリア膜２３によってストレッサー膜２４からの水素の拡散を防止できることによる効果が得られることは言うまでもない。
【００６２】
また、以上の本実施形態において、ゲート電極１６Ａ〜１６Ｃの各側面と内側サイドウォール１７との間に、断面形状Ｉ字状のオフセットスペーサーが形成されている構造であってもかまわない。このオフセットサイドウォールスペーサーは、例えば膜厚１０ｎｍの酸化シリコン膜を用いればよく、上記内側サイドウォール１７と同様に、水素に対してバリア性を有する材料を用いることもできる。
【００６３】
また、以上の本実施形態において、ｎ型ＭＯＳトランジスタ形成領域１Ａにおいて、窒化アルミニウム膜からなる内側サイドウォール１７、及び水素バリア膜２３を形成する場合について説明したが、本実施形態では、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃにおける水素拡散によるトランジスタの駆動能力の低下を抑制できればよいので、ｎ型ＭＯＳトランジスタ形成領域１Ａにおいては、水素バリア性を有する内側サイドウォール１７及び水素バリア膜２３を形成しないようにしてもよいし、他の材料から構成されている場合を適用してもよい。
【００６４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６５】
図４は、本実施形態に係る半導体装置の構造を示す要部断面図である。
【００６６】
図４に示すように、本実施形態に係る半導体装置の構造は、上述の図１に示した第１の実施形態に係る半導体装置の構造と比較して、ｎ型ＭＯＳトランジスタ形成領域１Ａ、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃにおいて、内側サイドウォール１７の側壁及び外側サイドウォール２８の側壁の一部（少なくとも底部）に形成されていた水素バリア膜２３が存在していない点で異なり、その他の部分については同様であり、水素バリア膜２３が残存していないことにより、その上に形成される下地絶縁膜２８及び層間絶縁膜２９の形状が多少変化している程度である。従って、下地絶縁膜２８は、半導体基板１１上に、ゲート電極１６Ａ〜１６Ｃ、内側サイドウォール１７、及び外側サイドウォール２０Ａ〜２０Ｃを覆うように形成されている。
【００６７】
図５（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【００６８】
まず、図５（ａ）及び（ｂ）に示す工程は、上述の図２（ａ）及び（ｂ）を用いて説明した工程と同様に行う。
【００６９】
次に、図５（ｃ）に示すように、例えば熱リン酸溶液やＨＦ洗浄を用いたウェットエッチングにより、水素バリア膜２３及びストレッサー膜２４を完全に除去する。なお、ＨＦ洗浄を用いた場合には、ＨＦ濃度及び時間を制御して、必要なストレッサー膜２４及び水素バリア膜２３のみを除去することが容易に実現できる。
【００７０】
以降の図５（ｄ）〜（ｆ）に示す工程は、上記図５（ｃ）の工程の後に、上述の図２（ｄ）〜（ｆ）を用いて説明した工程と同様に行う。
【００７１】
以上のように、本実施形態に係る半導体装置及びその製造方法によると、上述した第１の実施形態と同様に、ストレッサー膜２４を形成する前に、ゲート電極１６Ａ〜１６Ｃの側壁に水素に対してバリア性を有する絶縁性のバリア膜として機能する内側サイドウォール１７で覆うと共に、ｎ型及びｐ型ＭＯＳトランジスタのすべてを完全に覆う水素バリア膜２３を形成しているため、引っ張り内部応力を記憶させるための熱処理の際に、Ｂ（ボロン）が注入されている活性領域（ｐ型ソースドレイン領域１８Ｂ、１８Ｃ、２１Ｂ、２１Ｃ）上に形成された窒化シリコン膜（ストレッサー膜２４）からの水素侵入を防止できる。また、窒化シリコン膜からなる外側サイドウォール２０Ｂ、２０Ｃを形成する前に、水素に対してバリア性を有する絶縁性のバリア膜からなる内側サイドウォール１７を形成しているため、同様に水素侵入を防止できる。これにより、水素浸入によるＢ（ボロン）の活性化率が低下すること、及び、それに伴うトランジスタの駆動能力が低下することを防止することができる。
【００７２】
また、本実施形態において、第１の実施形態と同様に、内側サイドウォール１７が、水素に対してバリア性を有する例えば窒化アルミニウム膜からなる場合に代えて、例えば膜厚３ｎｍから１０ｎｍの酸化シリコン膜からなる場合であってもよい。
【００７３】
また、本実施形態において、第１の実施形態と同様に、ゲート電極１６Ａ〜１６Ｃの各側面と内側サイドウォール１７との間に、断面形状Ｉ字状のオフセットスペーサーが形成されている構造であってもかまわない。このオフセットサイドウォールスペーサーは、例えば膜厚１０ｎｍの酸化シリコン膜からなるが、上記内側サイドウォール１７と同様に、水素に対してバリア性を有する材料を用いることもできる。
【００７４】
また、本実施形態において、第１の実施形態と同様に、ｎ型ＭＯＳトランジスタ形成領域１Ａにおいては、水素バリア性を有する内側サイドウォール１７及び水素バリア膜２３を形成しないようにしてもよいし、他の材料から構成されている場合を適用してもよい。
【００７５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７６】
図６は、本実施形態に係る半導体装置の構造を示す要部断面図である。
【００７７】
図６に示すように、本実施形態に係る半導体装置の構造は、上述の図１に示した第１の実施形態に係る半導体装置の構造と比較して、ｎ型ＭＯＳトランジスタ形成領域１Ａ、ｐ型ＭＯＳトランジスタ形成領域１Ｂ及び１Ｃにおいて、内側サイドウォール１７の側壁及び外側サイドウォール２０Ａ〜２０Ｃの側壁の一部（少なくとも底部）に形成されていた水素バリア膜２３が存在していない点、さらに、その外側サイドウォール２０Ａ〜２０Ｃが存在していない点で異なり、その他の部分については同様であって、水素バリア膜２３及び外側サイドウォール２０Ａ〜２０Ｃが残存していないことにより、その上に形成される下地絶縁膜２８及び層間絶縁膜２９の形状が多少変化している程度である。従って、下地絶縁膜２８は、半導体基板１１上に、ゲート電極１６Ａ〜１６Ｃ及び内側サイドウォール１７を覆うように、内側サイドウォール１７の内側表面上に接して形成されている。
【００７８】
図７（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【００７９】
まず、図７（ａ）及び（ｂ）に示す工程は、上述の図２（ａ）及び（ｂ）を用いて説明した工程と同様に行う。
【００８０】
次に、図７（ｃ）に示すように、例えば熱リン酸溶液やＨＦ洗浄を用いたウェットエッチングにより、外側サイドウォール２０Ａ〜２０Ｃ、水素バリア膜２３、及びストレッサー膜２４を完全に除去する。なお、ＨＦ洗浄を用いた場合には、ＨＦ濃度及び時間を制御して、必要なストレッサー膜２４、水素バリア膜２３及び外側サイドウォール２０Ａ〜２０Ｃのみを除去することが容易に実現できる。
【００８１】
以降の図７（ｄ）〜（ｆ）に示す工程は、上記図７（ｃ）の工程の後に、上述の図２（ｄ）〜（ｆ）を用いて説明した工程と同様に行う。
【００８２】
以上のように、本実施形態に係る半導体装置及びその製造方法によると、上述した第１の実施形態と同様に、ストレッサー膜２４を形成する前に、ゲート電極１６Ａ〜１６Ｃの側壁に水素に対してバリア性を有する絶縁性のバリア膜として機能する内側サイドウォール１７で覆うと共に、ｎ型及びｐ型ＭＯＳトランジスタのすべてを完全に覆う水素バリア膜２３を形成しているため、引っ張り内部応力を記憶させるための熱処理の際に、Ｂ（ボロン）が注入されている活性領域（ｐ型ソースドレイン領域１８Ｂ、１８Ｃ、２１Ｂ、２１Ｃ）上に形成された窒化シリコン膜（ストレッサー膜２４）からの水素侵入を防止できる。また、窒化シリコン膜からなる外側サイドウォール２０Ｂ、２０Ｃを形成する前に、水素に対してバリア性を有する絶縁性のバリア膜からなる内側サイドウォール１７を形成しているため、同様に水素侵入を防止できる。これにより、水素浸入によるＢ（ボロン）の活性化率が低下すること、及び、それに伴うトランジスタの駆動能力が低下することを防止することができる。
【００８３】
また、本実施形態において、第１の実施形態と同様に、内側サイドウォール１７が、水素に対してバリア性を有する例えば窒化アルミニウム膜からなる場合に代えて、例えば膜厚３ｎｍから１０ｎｍの酸化シリコン膜からなる場合であってもよい。
【００８４】
また、本実施形態において、第１の実施形態と同様に、ゲート電極１６Ａ〜１６Ｃの各側面と内側サイドウォール１７との間に、断面形状Ｉ字状のオフセットスペーサーが形成されている構造であってもかまわない。このオフセットサイドウォールスペーサーは、例えば膜厚１０ｎｍの酸化シリコン膜からなるが、上記内側サイドウォール１７と同様に、水素に対してバリア性を有する材料を用いることもできる。
【００８５】
また、本実施形態において、第１の実施形態と同様に、ｎ型ＭＯＳトランジスタ形成領域１Ａにおいては、水素バリア性を有する内側サイドウォール１７及び水素バリア膜２３を形成しないようにしてもよいし、他の材料から構成されている場合を適用してもよい。
【産業上の利用可能性】
【００８６】
本発明は、例えば水素が発生するストレッサー膜などを用いる半導体装置及びその製造方法にとって有用である。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。
【図２】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図３】本発明の第１の実施形態に係る半導体装置のトランジスタへ水素が及ぼす影響を説明するための図であって、拡散層抵抗と水素含有量との関係を示している。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。
【図５】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の構造を示す要部断面図である。
【図７】（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図８】（ａ）及び（ｂ）は、従来の半導体装置における水素拡散の様子を示す模式図である。
【符号の説明】
【００８８】
１１      半導体基板
１２      素子分離領域
１３Ａ    ｐ型活性領域
１３Ｂ、１３Ｃ  ｎ型活性領域
１５      ゲート絶縁膜
１６Ａ    ｎ型ゲート電極
１６Ｂ、１６Ｃ  ｐ型ゲート電極
１７      内側サイドウォール
１８Ａ    接合深さが比較的浅いｎ型ソースドレイン領域
１８Ｂ、１８Ｃ  接合深さが比較的浅いｐ型エクステンション領域
２０Ａ、２０Ｂ、２０Ｃ    外側サイドウォール
２１Ａ    接合深さが比較的深いｎ型ソースドレイン領域
２１Ｂ、２１Ｃ  接合深さが比較的深いｐ型ソースドレイン領域
２３      水素バリア膜
２４      ストレッサー膜
２５      シリサイド防止膜
２６      金属膜
２７      金属シリサイド膜
２８      下地絶縁膜
２９      層間絶縁膜
１Ａ      ｎ型ＭＯＳトランジスタ形成領域
１Ｂ      ｐ型ＭＯＳトランジスタ形成領域
１Ｃ      ｐ型ＭＯＳトランジスタ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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