(57)【要約】      （修正有）【課題】小型化が可能な半導体マルチチップパッケージを提供する。【解決手段】半導体マルチチップパッケージ１００はボンディングパッド１１６ａ，１１６ｂが形成された上面と、上記上面に対向してボンディングパッド１１６ａ，１１６ｂと電気的に連結された外部接続端子１１５が形成された下面を有する基板１１０と、基板１１０の上面のうちボンディングパッド１１６ａ，１１６ｂを除いた領域上に搭載された第１半導体チップ１３０と、第１半導体チップ１３０の上面に配置され、受動素子が内装されたセラミックスペーサ１７０と、セラミックスペーサ１７０の上面に配置された少なくとも１つ以上の第２半導体チップ１５０を含み、セラミックスペーサ１７０は第１及び第２半導体チップ１３０，１５０が電気的に連結されるように層間回路が備えられ、上記受動素子は上記第１または第２半導体チップ１３０，１５０のうち少なくとも１つと電気的に連結される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ボンディングパッドが形成された上面と、前記上面に対向して前記ボンディングパッドと電気的に連結された外部接続端子が形成された下面を有する基板と、
前記基板の上面のうち前記ボンディングパッドを除いた領域上に搭載された第１半導体チップと、
前記第１半導体チップの上面に配置され、受動素子が内装されたセラミックスペーサと、
前記セラミックスペーサの上面に配置された少なくとも１つ以上の第２半導体チップを含み、
前記セラミックスペーサは前記第１半導体チップ及び前記第２半導体チップが電気的に連結されるように層間回路が備えられ、前記受動素子は前記第１半導体チップまたは前記第２半導体チップのうち少なくとも１つと電気的に連結される半導体マルチチップパッケージ。
【請求項２】
前記ボンディングパッドと前記第１半導体チップを電気的に連結させる第１ボンディングワイヤをさらに含むことを特徴とする請求項１に記載の半導体マルチチップパッケージ。
【請求項３】
前記セラミックスペーサは、前記第１半導体チップの上面から前記第１ボンディングワイヤの高さよりさらに高いことを特徴とする請求項２に記載の半導体マルチチップパッケージ。
【請求項４】
前記セラミックスペーサは、ＬＴＣＣ基板で備えられることを特徴とする請求項１から３の何れか１項に記載の半導体マルチチップパッケージ。
【請求項５】
前記受動素子はＲ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ）、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）およびＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）のうち少なくとも１つであることを特徴とする請求項４に記載の半導体マルチチップパッケージ。
【請求項６】
前記第２半導体チップは、前記セラミックスペーサと電気的に連結されるように 形成された貫通孔をさらに含むことを特徴とする請求項１から５の何れか１項に記載の半導体マルチチップパッケージ。
【請求項７】
前記第１半導体チップと電気的に連結されるように前記第１半導体チップの下面に形成された複数のバンプをさらに含むことを特徴とする請求項１から６の何れか１項に記載の半導体マルチチップパッケージ。
【請求項８】
前記第１半導体チップは、前記複数のバンプの少なくとも１つと電気的に連結されるように形成された貫通孔をさらに含むことを特徴とする請求項７に記載の半導体マルチチップパッケージ。
【請求項９】
前記第１半導体チップと前記基板の間が密封されるように前記複数のバンプの間の間隙に埋められた接着層をさらに含むことを特徴とする請求項７または８に記載の半導体マルチチップパッケージ。
【請求項１０】
前記ボンディングパッドと前記第２半導体チップが電気的に連結されるように形成された第２ボンディングワイヤをさらに含むことを特徴とする請求項１から９の何れか１項に記載の半導体マルチチップパッケージ。
【請求項１１】
前記基板は、セラミック基板であることを特徴とする請求項１から１０の何れか１項に記載の半導体マルチチップパッケージ。
【請求項１２】
前記基板の上面に回路パターンが印刷されたことを特徴とする請求項１から１１の何れか１項に記載の半導体マルチチップパッケージ。
【請求項１３】
前記基板の上面に前記第１半導体チップ及び前記第２半導体チップを囲むモールド部をさらに含むことを特徴とする請求項１から１２の何れか１項に記載の半導体マルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体マルチチップパッケージに関するもので、より詳細には基板上に実装される構成部品の数を減らして基板のサイズを減らすことで、パッケージの小型化を図ることができるように、１つのパッケージに複数の半導体チップが搭載可能な半導体マルチチップパッケージに関するものである。
【背景技術】
【０００２】
最近、半導体産業が発展するに伴って、電子機器の小型化、軽量化及び多機能化が加速化されている。これによって、半導体チップを包んで保護するか、または単に電子機器に実装するための目的で、半導体チップをパッケージングするよりは電子機器の小型化、薄型化及び多機能化を通して電子機器の性能及び品質を向上させるための目的で、半導体チップをパッケージングしている。即ち、同一、または異種の半導体チップを１つの単位パッケージで具現するマルチチップパッケージ技術が開発された。
【０００３】
このようなマルチチップパッケージ技術によると、夫々の半導体チップを個別のパッケージで具現する場合に比べてパッケージのサイズ、重さ及び実装面積の観点で有利である。特に、携帯用コンピュータのサイズが次第に縮小されるにつれ、高集積化及び高性能化された集積回路を具現するために、マルチチップパッケージ技術が多く適用されている。
【０００４】
一般的に、複数の半導体素子であるチップ（ｃｈｉｐ）またはダイ（ｄｉｅ）を１つのパッケージに構成するマルチチップパッケージ技術には半導体素子を垂直に積層させる方式と並列に配置させる方式がある。後者の場合、平面上に２つの半導体チップを配列させる構造であるため、サイズの減少による小型化させることが困難である。従って、後者はパッケージは小型化の傾向に合わないため、本発明では考慮しない。
【０００５】
即ち、前者の場合、半導体素子を垂直に積層させたマルチチップパッケージは基板上に搭載される第１半導体チップと、その上に一定間隔で配置される第２半導体チップ及び上記第１及び第２半導体チップの間隔を維持するように一定の高さを有して第１及び第２半導体チップの間に配置されるスペーサを備える。そして、第１及び第２半導体チップと基板のボンディングパッドにボンディングワイヤを媒介にしてワイヤボンディングされて電気的に連結される。
【０００６】
そして、基板には抵抗器、キャパシタ及びコイルのような受動素子が基板上に搭載されている。また、スペーサはチップとチップを接合する機能の他には何の機能もしない空間を確保するためのものである。従って、従来技術によるマルチチップパッケージは基板上に受動素子を搭載するための空間が必要であり、パッケージの小型化が困難であるという問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上述の問題点を解決するためのもので、本発明の目的はチップとチップの間に受動素子を内装したセラミックスペーサ（ｃｅｒａｍｉｃ  ｓｐａｃｅｒ）を挿入して小型化が可能なパッケージを提供することにある。
【課題を解決するための手段】
【０００８】
このような目的を達成するための本発明の一側面による半導体マルチチップパッケージは、ボンディングパッドが形成された上面と、上記上面に対向して上記ボンディングパッドと電気的に連結された外部接続端子が形成された下面を有する基板と、上記基板の上面のうち上記ボンディングパッドを除いた領域上に搭載された第１半導体チップと、上記第１半導体チップの上面に配置され、受動素子が内装されたセラミックスペーサと、上記セラミックスペーサの上面に配置された少なくとも１つ以上の第２半導体チップを含み、上記セラミックスペーサは上記第１半導体チップ及び上記第２半導体チップが電気的に連結されるように層間回路が備えられ、上記受動素子は上記第１半導体チップまたは上記第２半導体チップのうち少なくとも１つと電気的に連結される。
【０００９】
この際、好ましくは、上記ボンディングパッドと上記第１半導体チップを電気的に連結させる第１ボンディングワイヤをさらに含むことができる。
【００１０】
また、上記セラミックスペーサは上記第１半導体チップの上面から上記第１ボンディングワイヤの高さよりさらに高い。
【００１１】
また、上記セラミックスペーサはＬＴＣＣ基板で備えられ、上記受動素子はＲ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ）、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）またはＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）のうち少なくとも１つであることができる。
【００１２】
また、上記第２半導体チップは上記セラミックスペーサと電気的に連結されるように貫通孔をさらに含む。
【００１３】
そして、好ましくは、上記第１半導体チップと電気的に連結されるように上記第１半導体チップの下面に形成された複数のバンプをさらに含み、上記第１半導体チップは上記複数のバンプの少なくとも１つと電気的に連結されるように形成された貫通孔をさらに含むことができ、上記第１半導体チップと上記基板の間が密封されるように上記複数のバンプの間の間隙に埋められた接着層をさらに含むことができる。
【００１４】
そして、好ましくは、上記ボンディングパッドと上記第２半導体チップが電気的に連結されるように形成された第２ボンディングワイヤをさらに含み、上記基板はセラミック基板で、上記基板の上面に回路パターンが印刷されることができ、上記基板の上面には上記第１半導体チップ及び上記第２半導体チップを囲むモールド部をさらに含むことができる。
【発明の効果】
【００１５】
本発明による半導体マルチチップパッケージは、チップとチップの間に受動素子を内装したセラミックスペーサを挿入して用いることで、全体基板のサイズを減少させてよりコンパクトな（ｃｏｍｐａｃｔ）構造のパッケージを実現することができるという効果がある。また、受動素子を内装したセラミックスペーサを用いた半導体マルチチップパッケージによると、複数のチップを積層（ｓｔａｃｋ）してワイヤボンディングを通して連結するパッケージタイプとフリップチップと、ワイヤボンディングを混合したハイブリッド構造の全てに適用可能であるという効果がある。
【００１６】
また、本発明による半導体マルチチップパッケージは、チップとチップの間に受動素子を内装したセラミックスペーサを挿入して用いることで、半導体チップ、即ち、能動素子と受動素子の間のパス（ｐａｔｈ）を減らすことができ、モジュール特性が改善されるという効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による半導体マルチチップパッケージを図示した断面図である。
【図２】図１に図示した半導体マルチチップパッケージの平面図である。
【図３】本発明の他の一実施形態による半導体マルチチップパッケージを図示した断面図である。
【発明を実施するための形態】
【００１８】
以下、添付の図面を参照して本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。本発明の実施形態は当業界において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、本明細書に添付の図面の構成要素は説明の便宜を図るために拡大、または縮小されて図示されることがある。
【００１９】
図１は本発明の一実施形態による半導体マルチチップパッケージを図示した断面図で、図２は図１に図示した半導体マルチチップパッケージの平面図で、図３は本発明の他の一実施形態による半導体マルチチップパッケージを図示した断面図である。
【００２０】
即ち、本発明による半導体マルチチップパッケージは、ボンディングパッドが形成された上面と、上記上面に対向し、上記ボンディングパッドと電気的に連結された外部接続端子が形成された下面を有する基板と、上記基板の上面のうち上記ボンディングパッドを除いた領域上に搭載された第１半導体チップと、上記第１半導体チップの上面に配置され、受動素子が内装されたセラミックスペーサと、上記セラミックスペーサの上面に配置された少なくとも１つ以上の第２半導体チップを含み、上記セラミックスペーサは上記第１及び第２半導体チップが電気的に連結されるように層間回路が備えられ、上記受動素子は上記第１または第２半導体チップのうち少なくとも１つと電気的に連結される。
【００２１】
この際、好ましくは、上記ボンディングパッドと上記第１半導体チップを電気的に連結させる第１ボンディングワイヤをさらに含むことができる。
【００２２】
また、上記セラミックスペーサは、上記第１半導体チップの上面から上記第１ボンディングワイヤの高さよりさらに高い。
【００２３】
また、上記セラミックスペーサはＬＴＣＣ基板で備えられ、上記受動素子はＲ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ）、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）またはＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）のうち少なくとも１つであることができる。
【００２４】
また、上記第２半導体チップは上記セラミックスペーサと電気的に連結されるように貫通孔をさらに含む。
【００２５】
そして、好ましくは、上記第１半導体チップと電気的に連結されるように上記第１半導体チップの下面に形成された複数のバンプをさらに含み、上記第１半導体チップは上記バンプと電気的に連結されるように形成された貫通孔をさらに含むことができ、上記第１半導体チップと上記基板の間が密封されるように上記複数のバンプの間の間隙に埋められた接着層をさらに含むことができる。
【００２６】
好ましくは、上記ボンディングパッドと上記第２半導体チップが電気的に連結されるように形成された第２ボンディングワイヤをさらに含み、上記基板はセラミック基板で、上記基板の上面に回路パターンが印刷されることができ、上記基板の上面には上記第１及び第２半導体チップを囲むモールド部をさらに含むことができる。
【００２７】
先ず、図１は本発明の一実施形態による半導体マルチチップパッケージの断面図で、図１に図示したように、本発明の半導体マルチチップパッケージ１００は基板上の実装部品の数を減らして基板のサイズを減らし、完製品の小型化を図ることができるもので、これは基板１１０、第１及び第２半導体チップ１３０、１５０及び受動素子を内装したセラミックスペーサ１７０を含んで構成される。
【００２８】
基板１１０はセラミック層が少なくとも１つ以上積層され、内部電極パターン１１１、１１２、１１３、１１４が形成されたセラミック基板で、上面には多様な回路がパターン印刷され、ワイヤボンディング用の第１及び第２ボンディングパッド１１６ａ、１１６ｂが複数個形成されている。また、パターン印刷された回路に合わせて複数の実装部品（不図示）が実装配置されることができる。
【００２９】
そして、基板１１０の下面には複数の外部接続端子１１５が形成され、外部接続端子１１５はメイン基板との電気的な連結のために半田屑（不図示）が夫々形成され、半導体マルチチップパッケージ１００はこれを媒介にメイン基板上に搭載される。
【００３０】
ここで、基板１１０はガラス−セラミック（Ｇｌａｓｓ-Ｃｅｒａｍｉｃ）材料を基板からなる複数のグリーンシート（ｇｒｅｅｎ  ｓｈｅｅｔ）層に与えられた回路を具現するための受動素子（Ｒ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ））を電気伝導度に優れたＡｇ、Ｃｕ等を用いたスクリーンプリンティング（ｓｃｒｅｅｎ  ｐｒｉｎｔｉｎｇ）及びフォトパターニング（ｐｈｏｔｏ  ｐａｔｔｅｒｎｉｎｇ）の工程により具現され、与えられた回路が具現された各グリーンシート層を積層してからセラミックと金属導体を１０００℃以下で同時焼成することで、低温同時焼成セラミック（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃ：ＬＴＣＣ）基板が形成される。
【００３１】
これにより、基板１１０上に搭載されるべきキャパシタ、抵抗器及びインダクタのような受動素子が基板１１０内にパターン型で備えられ内装されることができる。
【００３２】
第１半導体チップ１３０は、基板１１０の上面にパターン印刷された回路と電気的に連結されるように基板１１０の上面に搭載されるチップ部品で、複数の第１ボンディングワイヤ１９１を媒介にして基板１１０上にワイヤボンディングされて電気的に連結されている。このような第１半導体チップ１３０は基板１１０上に絶縁性接着剤（不図示）で接着されて状態である。しかし、第１半導体チップ１３０はこれに限定されるものではなく、下面にボールパッド（不図示）を形成し、これに複数の半田屑（不図示）を備えて基板１１０の上面にフリップチップボンディング方式で備えられることもできる。
【００３３】
第１ボンディングワイヤ１９１は、一端が第１半導体チップ１３０の上面に形成された第１チップパッド１１７にボンディング連結され、他端が基板１１０に形成された第１ボンディングパッド１１６ａにボンディング連結される導電性ワイヤ部材である。
【００３４】
第２半導体チップ１５０は第１半導体チップ１３０の直上部に一定間隔で配置される少なくとも１つのチップ部品で、このような第２半導体チップ１５０は基板１１０に直接連結されず、内部胴体に導電ライン、即ち、ビアホール１７１及び導電性パターン１７２が形成されたセラミックスペーサ１７０を媒介にして第１半導体チップ１３０上に水平に垂直積層される。また、第２半導体チップ１５０は、パンチング等の物理的な方法により内部に形成された貫通孔１５１を通してセラミックスペーサ１７０の内部導電ライン及び受動素子と電気的に連結される。この際、貫通孔１５１は導電性ペーストで埋められている。
【００３５】
そして、第２半導体チップ１５０は、第２ボンディングワイヤ１９３を媒介にして基板１１０上にボンディング連結されるが、第２ボンディングワイヤ１９３の一端は第２半導体チップ１５０の上面に形成された第２チップパッド１１８にボンディング連結され、他端は基板１１０の上面に形成された第２ボンディングパッド１１６ｂにボンディング連結される。ここで、第１及び第２半導体チップ１３０、１５０はパッケージが適用される機器によってＳＲＡＭ、ＤＲＡＭのようなメモリチップ、デジタル集積回路チップ、ＲＦ集積回路チップ及びベースバンドチップのうち１つで備えられる。
【００３６】
そして、セラミックスペーサ１７０は第１及び第２半導体チップ１３０、１５０間の上下間隔を維持するように、第１半導体チップ１３０の上面と第２半導体チップ１５０の下面に上、下部端が夫々連結され、第１ボンディングワイヤ１９１の最高の高さより大きな厚さを有する間隔維持部材である。また、セラミックスペーサ１７０は層間回路である導電性パターン１７１及びビアホール１７２を備えて第１及び第２半導体チップ１３０、１５０を電気的に連結させる。
【００３７】
尚、セラミックスペーサ１７０は少なくとも１つ以上の受動素子（Ｒ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ））を備えて第２半導体チップ１５０または第１半導体チップ１３０と電気的に連結されるように第１及び第２半導体チップ１３０、１５０の間に配置されるＬＴＣＣ基板で備えられる。
【００３８】
このような場合、第２半導体チップ１５０の動作形態によって必要になるＲ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ）、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）またはＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）のような更なる受動素子を基板１１０上に搭載する必要なくセラミックスペーサ１７０に直接内装することができるため、基板１１０に実装される構成部品の数を減らすことができる。
【００３９】
そして、セラミックスペーサ１７０は絶縁性接着剤（不図示）を媒介にして第１半導体チップ１３０の上面と第２半導体チップ１５０の下面に接着固定される。
【００４０】
一方、基板１１０の上面には第１半導体チップ１３０、第２半導体チップ１５０及び第１及び第２ボンディングワイヤ１９１、１９３を外部の物理的な損傷及び腐食から保護することができるようにエポキシ成形樹脂（Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ）のようなモールド樹脂を利用して包むモールド部（不図示）を備えることで１つのパッケージ形態を構成する。
【００４１】
図２は、図１に図示した半導体マルチチップパッケージの平面図で、図２において図１と同一の参照符号は同一部材を示すので、これらに対する説明は省く。
【００４２】
図２に図示されたように、本発明の半導体マルチチップパッケージ１００は基板１１０の第１及び第２ボンディングパッド１１６ａ、１１６ｂと第１半導体チップの第１チップパッド及び第２半導体チップ１５０の第２チップパッド１１８が夫々第１ボンディングワイヤ１９１及び第２ボンディングワイヤ１９３を媒介にし相互連結されている。
【００４３】
図３は本発明の他の一実施形態による半導体マルチチップパッケージを示す断面図で、図３に図示されたように、本発明の半導体マルチチップパッケージ３００は基板３１０、基板３１０上に搭載された第１半導体チップ３３０、第１半導体チップ３３０の直上部に配置された第２半導体チップ３５０及び第１半導体チップ３３０と第２半導体チップ３５０の間で両半導体チップ３３０、３５０を電気的に連結するセラミックスペーサ３７０を備える。ここで、半導体チップを基板上に装着することと、チップの間にスペーサを装着することは図１を参照して説明したので、これに対する詳細な説明は省く。
【００４４】
基板３１０はセラミック層が少なくとも１つ以上積層され、内部電極パターン３１２が形成されたセラミック基板で、上面には多様な回路がパターン印刷され、ワイヤボンディング用ボンディングパッド３１６が複数個形成されている。
【００４５】
第１半導体チップ３３０と第２半導体チップ３５０は、セラミックスペーサ３７０を介して対向するように垂直方向に積層されており、第１半導体チップ３３０は内部に貫通孔（ｔｈｒｏｕｇｈ  ｈｏｌｅ）３３１を備えて、この貫通孔３３１を通して第１半導体チップ３３０の下面に形成されたバンプ３２１を通してボンディングパッド３２０とボンディングされて基板３１０と電気的に連結される。この際、貫通孔３３１は導電性ペーストで埋められている。また、第１半導体チップ３３０は貫通孔３３１を通してセラミックスペーサ３７０内部の受動素子（Ｒ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ））と電気的に連結される。
【００４６】
一方、第２半導体チップ３５０は、チップパッド３１８及びボンディングワイヤ３９０を通して基板３１０に電気的に連結され、第１半導体チップ３３０と同様に、第２半導体チップ３５０も貫通孔３５１を通してセラミックスペーサ３７０内部の受動素子（Ｒ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ））と電気的に連結される。
【００４７】
そして、半導体マルチチップパッケージ３００は、第１半導体チップ３３０の下面、即ち、基板３１０の上部の表面に接続されたバンプ３２１の間の間隙をアンダーフィリング材料で埋めて硬化させた接着層３２２により第１半導体チップ３３０と基板３１０の間が密封されている。
【００４８】
そして、セラミックスペーサ３７０は第１及び第２半導体チップ３３０、３５０を電気的に連結するように内部にビアホール及び導電性パターンが形成されている上、受動素子（Ｒ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ））が内装されたＬＴＣＣ基板である。
【００４９】
従って、本発明による半導体マルチチップパッケージ１００、３００は第１及び第２半導体チップの間に受動素子を内装することができるセラミックスペーサを使用して第１及び第２半導体チップを垂直積層することで、設計により必要になる（Ｒ、Ｌ、Ｃ、フィルター（ｆｉｌｔｅｒ）、バラン（ｂａｌｕｎ）、カプラー（ｃｏｕｐｌｅｒ）、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）またはＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）のような更なる受動素子を基板上に搭載する必要なくセラミックスペーサに直接内装できるため、基板上にさらに実装される構成部品の数を減らして全体パッケージの小型化及び薄型化を図ることができる。
【００５０】
また、本発明による半導体マルチチップパッケージ１００、３００はセラミックスペーサに受動素子が内装されることにより、チップと受動素子間の距離を減らしモジュール特性が改善され、基板のサイズが減るようになり全体費用の節減が期待される。
【００５１】
本発明は上述の実施形態及び添付の図面によって限定されるものではなく、下記の特許請求の範囲により限定し、特許請求の範囲に記載の本発明の技術的思想から外れない範囲内で多様な形態の置換、変形及び変更が可能であるということは当技術分野の通常の知識を有する者に自明である。
【図１】
2010103475.tif 000003
【図２】
2010103475.tif 000004
【図３】
2010103475.tif 000005