(57)【要約】【課題】、製造工程数を低減させると共に、複数の独立したウェルにそれぞれ形成される半導体素子（例えばトランジスタ）が同じ特性となる半導体装置の製造方法を提供すること。【解決手段】半導体基板１００上に、第１伝導型の領域としてＰ型のウェル１００Ａを形成する。次に、Ｐ型のウェル１００Ａ内に且つ互いに離間した領域に、２つの第２伝導型の領域として第２ウェル１０２及び第４ウェル１０４を形成する。そして、第２ウェル１０２及び第４ウェル１０４に挟まれた第３ウェル１０３（第１伝導型の領域）の底部に、第２ウェル１０２及び第４ウェル１０４をつなぐ第２伝道型の第１埋め込み領域としてＮ型の第１埋め込みウェル１０５を形成する。このようにして、３重ウェルを半導体基板１００に形成する。【選択図】図２
2010080727.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１伝導型の領域を形成する工程と、
前記第１伝導型の領域内であって且つ互いに離間した領域に、２つの第２伝導型の領域を形成する工程と、
前記離間した２つの第２伝導型の領域に挟まれた前記第１伝導型の領域の底部に、前記２つの第２伝導型の領域をつなぐ第２伝道型の第１埋め込み領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記離間した２つの第２伝導型の領域に挟まれた前記第１伝導型の領域の底部であって前記第２伝道型の第１埋め込み領域上方に、前記２つの第２伝導型の領域をつなぐ第１伝道型の第２埋め込み領域を形成する工程を、さらに有する請求項１に記載の半導体装置の製造方法。
【請求項３】
５×１０１２ｃｍ−２以上の濃度でリン（Ｐ）を１．６ＭｅＶ〜２．２ＭｅＶのエネルギーで注入することにより、前記第１埋め込み領域を形成する、請求項１に記載の半導体装置の製造方法。
【請求項４】
２×１０１２ｃｍ−２〜５×１０１２ｃｍ−２の濃度でボロン（Ｂ）を３００ｋｅＶ〜５００ｋｅＶのエネルギーで注入することにより、前記第２埋め込み領域を形成する、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上に形成された、前記離間した２つの第２伝導型の領域に挟まれた前記第１伝導型の領域と、それ以外の前記第１伝導型の領域と、のキャリア表面濃度の変動がない、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するもので、特に、三重ウェル（三重構造のウェル）を形成する製造方法に関するものである。
【背景技術】
【０００２】
従来、例えば、高電圧の出力信号を出力するオペアンプ（反転増幅回路）等の半導体装置においては、電圧レンジＶｓｓ−Ｖｄｄが一般的である（例えば、特許文献１参照）。しかし、それぞれのアンプが広い電圧レンジで動作するため発熱が大きいことが問題視されている。
【０００３】
それに対して、電圧レンジを半分にしたアンプを組み合わせて使用することで低発熱動作を可能とするアンプが検討されている（例えば、特許文献２参照）。
【０００４】
上記技術を導入することに伴い、電圧レンジが複数になる。そして、それぞれの電圧レンジで動作させるトランジスタに接続される電源が複数必要となることから、シリコン基板上に複数の独立したウェルを形成する必要が出てきた。複数の独立したウェルを形成する技術としては、例えば、２重ウェル（２重構造のウェル）を形成する技術（例えば、特許文献３）、３重ウェル（３重構造のウェル）を形成する技術（例えば、特許文献４）が提案されている。
【特許文献１】特開２００７−１１６４９７公報（図１等）
【特許文献２】特開平１０−０６２７４４号公報（図９、図１０等）
【特許文献３】特開平０５−１９８６６６号公報
【特許文献４】特開平１０−１９９８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特に、特許文献４に提案されている如く、３重ウェル（３重構造のウェル）を形成する技術では、工程が煩雑であることや、複数の独立したウェルを別々に形成するため、そこに形成する半導体素子（例えばトランジスタ）の性能が異なってしまうといった不具合がある。
【０００６】
そこで、本発明の課題は、製造工程数を低減させると共に、複数の独立したウェルにそれぞれ形成される半導体素子（例えばトランジスタ）が同じ特性となる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題は、以下の手段により解決される。即ち、
請求項１に係る発明は、
半導体基板上に、第１伝導型の領域を形成する工程と、
前記第１伝導型の領域内であって且つ互いに離間した領域に、２つの第２伝導型の領域を形成する工程と、
前記離間した２つの第２伝導型の領域に挟まれた前記第１伝導型の領域の底部に、前記２つの第２伝導型の領域をつなぐ第２伝道型の第１埋め込み領域を形成する工程と、
を有する半導体装置の製造方法。
【０００８】
請求項２に係る発明は、
前記離間した２つの第２伝導型の領域に挟まれた前記第１伝導型の領域の底部であって前記第２伝道型の第１埋め込み領域上方に、前記２つの第２伝導型の領域をつなぐ第１伝道型の第２埋め込み領域を形成する工程を、さらに有する請求項１に記載の半導体装置の製造方法。
【０００９】
請求項３に係る発明は、
５×１０１２ｃｍ−２以上の濃度でリン（Ｐ）を１．６ＭｅＶ〜２．２ＭｅＶのエネルギーで注入することにより、前記第１埋め込み領域を形成する、請求項１に記載の半導体装置の製造方法。
【００１０】
請求項４に係る発明は、
２×１０１２ｃｍ−２〜５×１０１２ｃｍ−２の濃度でボロン（Ｂ）を３００ｋｅＶ〜５００ｋｅＶのエネルギーで注入することにより、前記第２埋め込み領域を形成する、請求項２に記載の半導体装置の製造方法。
【００１１】
請求項５に係る発明は、
前記半導体基板上に形成された、前記離間した２つの第２伝導型の領域に挟まれた前記第１伝導型の領域と、それ以外の前記第１伝導型の領域と、のキャリア表面濃度が変化しない、請求項１に記載の半導体装置の製造方法。
【発明の効果】
【００１２】
本発明によれば、製造工程数を低減させると共に、複数の独立したウェルにそれぞれ形成されるトランジスタが同じ特性となる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
【００１４】
（第１実施形態）
図１及び図２は、第１実施形態に係る半導体装置の製造方法を示す工程図である。
【００１５】
第１実施形態に係る半導体装置の製造方法では、まず、図１（Ａ）に示すように、Ｐ型の半導体基板１００を準備し、このＰ型の半導体基板１００上の全面にＰ型イオン注入を行い、Ｐ型のウェル１００Ａを形成する。
【００１６】
次に、図１（Ｂ）に示すように、半導体基板１００に形成されたＰ型のウェル１００Ａ表面に、互いに離間した領域に開口部１１０Ａ，１１０Ｂを持つレジスト１１０を形成する。このレジスト１１０は、Ｐ型の第１ウェル１０１及びＰ型の第３ウェル１０３となるＰ型のウェル１００Ａ表面に形成させると共に、その開口部１１０ＡによりＮ型の第２ウェル１０２となるＰ型のウェル１００Ａ表面が露出され、且つその開口部１１０ＢがＮ型の第４ウェル１０４となるＰ型のウェル１００Ａ表面が露出させて形成させる。
【００１７】
そして、レジスト１１０の開口部１１０Ａ，１１０Ｂに、Ｎ型のウェル形成のために互いに異なるエネルギーで例えば２〜３回連続してＮ型イオンのイオン注入を行い、Ｎ型イオン注入領域１０２Ａ，１０４Ａ形成する。具体的には、例えば、レジスト１１０の開口部１１０Ａにより露出したＰ型のウェル１００Ａの領域にＮ型イオン注入領域１０２Ａが形成されると共に、レジスト１１０の開口部１１０Ｂにより露出したＰ型のウェル１００Ａの領域にＮ型イオン注入領域１０４Ａが形成される、
【００１８】
このＮ型イオン注入により、図１（Ｃ）に示すように、半導体基板１００に形成されたＰ型のウェル１００Ａ内であって、互いに離間した２つのＮ型のウェルが形成される。即ち、Ｐ型のウェル１００Ａ内に、互いに離間したＮ型の第２ウェル１０２とＮ型の第４ウェル１０４を形成する。そして、当該Ｎ型の第２ウェル１０２及びＮ型の第４ウェル１０４により分断されたＰ型のウェル１００Ａ内を、Ｐ型の第１ウェル１０１と、Ｐ型の第３ウェル１０３とする。なお、Ｎ型の第２ウェル１０２及びＮ型の第４ウェル１０４とで挟まれた、Ｐ型のウェル１００Ａの領域を第３ウェル１０３とする。つまり、Ｐ型の第１ウェル１０１、Ｎ型の第２ウェル１０２、Ｐ型の第３ウェル１０３、及びＮ型の第４ウェル１０４が半導体基板１００沿面方向に順次形成されることとなる。
【００１９】
次に、図２（Ｄ）に示すように、形成されたＰ型の第１ウェル１０１、Ｎ型の第２ウェル１０２、Ｐ型の第３ウェル１０３、及びＮ型の第４ウェル１０４表面に、開口部１１１Ａを持つレジスト１１１を形成する。このレジスト１１１は、その開口部１１１ＡがＰ型の第３ウェル１０３を露出すると共に、Ｐ型の第３ウェル１０３とＮ型の第２ウェル１０２及びＮ型の第４ウェル１０４との境界部が露出するように形成される。
【００２０】
このレジスト１１１の開口部１１１Ａに、Ｎ型のウェル形成のために例えば１回でＮ型イオンのイオン注入を行い、Ｎ型イオン注入領域１０５Ａを形成する。このとき、Ｎ型イオン注入領域１０５Ａは、Ｐ型の第３ウェル１０３の底部であって、Ｎ型の第２ウェル１０２とＮ型の第４ウェル１０４との一部が重なるように形成される。即ち、Ｎ型イオン注入領域１０５Ａは、Ｐ型の第３ウェル１０３の底部であって、Ｎ型の第２ウェル１０２とＮ型の第４ウェル１０４とを繋ぐように形成される。
【００２１】
Ｎ型イオン注入領域１０５Ａは、第１埋め込みウェル１０５となる領域ある。ここで、第１埋め込みウェル１０５となるＮ型イオン注入領域１０５Ａのイオン注入は、例えば、５×１０１２ｃｍ−２以上の濃度でリン（Ｐ）を１．６ＭｅＶ〜２．２ＭｅＶのエネルギーで注入することがよい。これにより、イオン注入エネルギーが小さくて、生産量の低減を抑えつつ、第３ウェル１０３の底部に第１埋め込みウェル１０５の形成が実現される。
【００２２】
最後に、図２（Ｅ）に示すように、レジスト１１１を除去し、適当な熱処理を経ることで、Ｐ型の第１ウェル１０１、Ｎ型の第２ウェル１０２、Ｐ型の第３ウェル１０３、及びＮ型の第４ウェル１０４と共に、Ｐ型の第３ウェル１０３の底部であって、Ｎ型の第２ウェル１０２とＮ型の第４ウェル１０４を繋いだＮ型の第１埋め込みウェル１０５からなる３重ウェルが半導体基板１００に形成される。
【００２３】
その後、図示しないが、この３重ウェルに、半導体素子（例えばトランジスタ）が形成されることとなる。
【００２４】
以上説明した本実施形態に係る半導体装置の製造方法では、上記如く、半導体基板１００上に、第１伝導型の領域としてＰ型のウェル１００Ａを形成する。次に、Ｐ型のウェル１００Ａ内に且つ互いに離間した領域に、２つの第２伝導型の領域として第２ウェル１０２及び第４ウェル１０４を形成する。そして、第２ウェル１０２及び第４ウェル１０４に挟まれた第３ウェル１０３（第１伝導型の領域）の底部に、第２ウェル１０２及び第４ウェル１０４をつなぐ第２伝道型の第１埋め込み領域としてＮ型の第１埋め込みウェル１０５を形成する。このようにして、３重ウェルを半導体基板１００に形成する。
【００２５】
このように、半導体基板１００の全面に、Ｐ型イオン注入を行い、Ｐ型のウェル１００Ａを形成した後、Ｎ型イオン注入を行って、Ｎ型の第２ウェル１０２及びＮ型の第４ウェル１０４を形成していることから、同じ伝導型のＮ型の第２ウェル１０２及びＮ型の第４ウェル１０４を形成と同時に、同じ伝導型のＰ型の第１ウェル１０１及びＰ型の第３ウェル１０３が形成される。このため、製造工程数が低減される。具体的には、例えば、複数の独立したウェルを別々に形成している特許文献４（特開平１０−１９９８２５号公報）に開示された技術に比べ、少ない工程数で３重ウェルが形成できる。
【００２６】
また、半導体基板１００の全面に、Ｐ型イオン注入を行い、Ｐ型のウェル１００Ａを形成していることから、この段階で既に、Ｐ型の第１ウェル１０１及びＰ型の第３ウェル１０３のキャリア濃度が決定されており、同じ伝導型のＰ型の第１ウェル１０１及びＰ型の第３ウェル１０３のキャリア表面濃度の変動がない。つまり、離間した２つの第２伝導型の領域（第２ウェル１０２）に挟まれた第１伝導型の領域（第３ウェル１０３）と、それ以外の第１伝導型の領域（第１ウェル１０１）と、のキャリア表面濃度の変動がない。また、同じ伝導型のＮ型の第２ウェル１０２及びＮ型の第４ウェル１０４も、同一操作のイオン注入により伝導型が付与されることから、キャリア表面濃度の変動がない。このため、本実施形態では、複数の独立したウェルにそれぞれ形成される半導体素子（例えばトランジスタ）が同じ特性となる。
【００２７】
（第２実施形態）
図３は、第２実施形態に係る半導体装置の製造方法を示す工程図である。
【００２８】
第２実施形態に係る半導体装置の製造方法では、まず、図３（Ａ）に示すように、第１実施形態と同様にして、Ｐ型の第１ウェル１０１、Ｎ型の第２ウェル１０２、Ｐ型の第３ウェル１０３、及びＮ型の第４ウェル１０４と共に、Ｐ型の第３ウェル１０３の底部であって、Ｎ型の第２ウェル１０２とＮ型の第４ウェル１０４を繋いだＮ型の第１埋め込みウェル１０５となるＮ型イオン注入領域１０５Ａを形成する。
【００２９】
次に、図３（Ｂ）に示すように、レジスト１１１の開口部１１１Ａに、Ｐ型のウェル形成（Ｐ型の第３ウェル１０３よりも高濃度のＰ型のウェル形成）のために例えば１回でＰ型イオンのイオン注入を行い、Ｐ型イオン注入領域１０６Ａを形成する。このとき、Ｐ型イオン注入領域１０６Ａは、Ｐ型の第３ウェル１０３の底部であって且つＮ型イオン注入領域１０５Ａ（Ｎ型の第１埋め込みウェル１０５）よりも上方（表面側）に、Ｎ型の第２ウェル１０２とＮ型の第４ウェル１０４との一部が重なるように形成される。即ち、Ｐ型イオン注入領域１０６Ａは、Ｐ型の第３ウェル１０３の底部であって、Ｎ型の第２ウェル１０２とＮ型の第４ウェル１０４とを繋ぐように形成される。
【００３０】
Ｎ型イオン注入領域１０５ＡはＮ型の第１埋め込みウェル１０５となる領域である一方で、Ｐ型イオン注入領域１０６ＡはＰ型の第２埋め込みウェル１０６となる領域である。なお、Ｎ型の第１埋め込みウェル１０５（Ｎ型イオン注入領域１０５Ａ）とＰ型の第２埋め込みウェル１０６（Ｐ型イオン注入領域１０６Ａ）は、離間して形成させる。ここで、第２埋め込みウェル１０６となるＰ型イオン注入領域１０６Ａのイオン注入は、例えば、２×１０１２ｃｍ−２〜５×１０１２ｃｍ−２の濃度でボロン（Ｂ）を３００ｋｅＶ〜５００ｋｅＶのエネルギーで注入するがよい。これにより、イオン注入エネルギーが小さくて、生産量の低減を抑えつつ、第３ウェル１０３の底部であって第１埋め込みウェル１０５上方に、第２埋め込みウェル１０６の形成が実現される。
【００３１】
最後に、図３（Ｃ）に示すように、レジスト１１１を除去し、適当な熱処理を経ることで、Ｐ型の第１ウェル１０１、Ｎ型の第２ウェル１０２、Ｐ型の第３ウェル１０３、及びＮ型の第４ウェル１０４と共に、Ｐ型の第３ウェル１０３の底部であってＮ型の第２ウェル１０２とＮ型の第４ウェル１０４を繋いだＮ型の第１埋め込みウェル１０５と、Ｐ型の第３ウェル１０３の底部であってＮ型の第１埋め込みウェル１０５の上方にＮ型の第２ウェル１０２とＮ型の第４ウェル１０４を繋いだＰ型の第２埋め込みウェル１０６と、からなる３重ウェルが半導体基板１００に形成される。
【００３２】
以上説明した本実施形態に係る半導体装置の製造方法では、上記如く、Ｎ型の第１埋め込みウェル１０５と共に、Ｐ型の第３ウェル１０３の底部であってＮ型の第１埋め込みウェル１０５の上方にＮ型の第２ウェル１０２とＮ型の第４ウェル１０４を繋ぐ、第３ウェルよりも濃度が高いＰ型の第２埋め込みウェル１０６を形成する。
【００３３】
ここで、例えば、特許文献４（特開平１０−１９９８２５号公報）に提案されている如く、３重ウェル（３重構造のウェル）を形成する技術では、３重ウェル（３重構造のウェル）は特許文献４段落００１９〜００２５で記載されたプロセスで形成されるが、形成された３重ウェルの第２伝導型のウェル（第２ウェル）と第１伝導型のウェル（第３ウェル）とのそれぞれの表面に半導体素子（例えばトランジスタ）を形成した場合、形成した半導体素子（例えばトランジスタ）のドレイン層から、第１伝導型のウェル（第３ウェル）内に空乏層が伸び、互いの空乏層が繋がることにより、第２伝導型のウェル（第２ウェル）と半導体素子（例えばトランジスタ）との間にリーク電流が発生してしまう。これは、特に、半導体素子として、高耐圧素子（例えばＮＭＯＳトランジスタ）を形成した場合に顕著である。
【００３４】
一方、このリーク電流の発生を防止するためには、第１伝導型のウェル（第３ウェル）を深くして空乏層が繋がらないように、第１伝導型のウェル（第３ウェル）を形成するためのイオン注入エネルギーを大きく（例えば、２ＭｅＶ以上）とする必要がある。しかし、一般的にイオン注入エネルギーを大きく（例えば、２ＭｅＶ以上）すると、イオン注入装置の工程処理能力が低下してしまうため、半導体装置の生産量自体も低下してしまう。
【００３５】
そこで、本実施形態では、上記如く、Ｎ型の第１埋め込みウェル１０５の上方にＰ型の第２埋め込みウェル１０６を形成することで、形成する半導体素子（例えばトランジスタ）のドレイン層と第１埋め込みウェル１０５からの空乏層の伸びが抑えられ、半導体素子のリーク電流を防ぐことができる。特に、半導体素子として高耐圧素子を形成しても、リーク電流を防ぐことができる。
【００３６】
また、本実施形態においても、第１実施形態と同様に、同じ伝導型のＰ型の第１ウェル１０１及びＰ型の第３ウェル１０３におけるキャリア表面濃度の変動がない。また、同じ伝導型のＮ型の第２ウェル１０２及びＮ型の第４ウェル１０４も、同一操作のイオン注入により伝導型が付与されることから、キャリア表面濃度の変動がない。このため、本実施形態でも、複数の独立したウェルにそれぞれ形成される半導体素子（例えばトランジスタ）が同じ特性となる。
【００３７】
ここで、図４に、第２実施形態に係る半導体装置の製造方法で得られる３重ウェルにおける第１ウェルのＸ−Ｘ’線に沿ったキャリア濃度プロファイルと第３ウェルのＹ−Ｙ’線に沿ったキャリア濃度プロファイルを示す。
【００３８】
図４に示すように、Ｐ型の第１ウェル１０１と、Ｐ型の第３ウェル１０３と、のウェル表面付近のキャリア濃度プロファイルが同一、つまり、半導体素子（例えばトランジスタ）電気特性に影響する表面濃度は変わらないことがわかる。このため、例えば、Ｐ型の第１ウェル１０１の表面に形成した第１半導体素子（例えばトランジスタ）と第３ウェル１０３の表面に形成された第２半導体素子（例えばトランジスタ）との電気特性が、同一特性を示すことがわかる。
【００３９】
なお、上記いずれの実施形態では、Ｐ型半導体基板を半導体基板１００として適用した形態を説明したが、ウェル１００Ａ、第１ウェル１０１、第３ウェル１０３、及び第２埋め込みウェル１０６をそれぞれＮ型イオン注入で形成し、第２ウェル１０２、第４ウェル１０４、及び第１埋め込みウェル１０５をそれぞれＰ型イオン注入で形成することで、Ｎ型半導体基板を半導体基板１００として適用可能である。
【００４０】
また、上記いずれの実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である
【図面の簡単な説明】
【００４１】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図３】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【図４】第２実施形態に係る半導体装置の製造方法で得られる３重ウェルにおける第１ウェルのＸ−Ｘ’線に沿ったキャリア濃度プロファイルと第３ウェルのＹ−Ｙ’線に沿ったキャリア濃度プロファイルを示す図である。
【符号の説明】
【００４２】
１００ 半導体基板
１００Ａ      ｐ型のウェル
１０１ 第１ウェル
１０２ 第２ウェル
１０２Ａ，１０４Ａ   Ｎ型イオン注入領域
１０３ 第３ウェル
１０４ 第４ウェル
１０５ 第１埋め込みウェル
１０５Ａ      Ｎ型イオン注入領域
１０６ 第２埋め込みウェル
１０６Ａ      Ｐ型イオン注入領域
１１０ レジスト
１１０Ａ，１１０Ｂ   開口部
１１１ レジスト
１１１Ａ      開口部
【図１】
2010080727.tif 000003
【図２】
2010080727.tif 000004
【図３】
2010080727.tif 000005
【図４】
2010080727.tif 000006