(57)【要約】【課題】メモリセルの面積を縮小しつつ、メモリセルの寄生抵抗を低減する。【解決手段】半導体記憶装置は、半導体基板３０の上方の同一レベル層に設けられたビット線ＢＬ，／ＢＬと、ビット線ＢＬの下方に設けられかつ直列に接続された第１の抵抗変化素子１０及び第１のＭＯＳＦＥＴ２０と、ビット線／ＢＬの下方に設けられかつ直列に接続された第２の抵抗変化素子１０及び第２のＭＯＳＦＥＴ２０とを含む。さらに、第１の抵抗変化素子１０の一端及び第２のＭＯＳＦＥＴ２０の一端とビット線ＢＬとを電気的に接続する第１の配線層３５と、第２の抵抗変化素子１０の一端及び第１のＭＯＳＦＥＴ２０の一端とビット線／ＢＬとを電気的に接続する第２の配線層３５とを含む。【選択図】      図４
2010103302.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方の同一レベル層に設けられ、かつ互いに隣り合うようにして第１の方向に延在する第１のビット線及び第２のビット線と、
前記半導体基板に設けられ、かつ前記第１のビット線の下方に配置された第１のＭＯＳＦＥＴと、
前記半導体基板に設けられ、かつ前記第２のビット線の下方に配置された第２のＭＯＳＦＥＴと、
前記第１のビット線の下方に配置され、かつ前記第１のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有し、かつ記憶データに基づいて抵抗値が変化する第１の抵抗変化素子と、
前記第２のビット線の下方に配置され、かつ前記第２のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有する第２の抵抗変化素子と、
前記第１の抵抗変化素子上に設けられ、かつ前記第１のビット線と前記第１の抵抗変化素子の他端とを電気的に接続するとともに、前記第１のビット線と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第１の配線層と、
前記第２の抵抗変化素子上に設けられ、かつ前記第２のビット線と前記第２の抵抗変化素子の他端とを電気的に接続するとともに、前記第２のビット線と前記第１のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２の配線層と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１の配線層は、前記第１の方向に延在しかつ前記第１のビット線と前記第１の抵抗変化素子の他端とを電気的に接続する第１の配線部分と、前記第１の配線部分から前記第２のビット線に向かう方向に延在しかつ前記第１のビット線と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２の配線部分とを含み、
前記第２の配線層は、前記第１の方向に延在しかつ前記第２のビット線と前記第２の抵抗変化素子の他端とを電気的に接続する第３の配線部分と、前記第３の配線部分から前記第１のビット線に向かう方向に延在しかつ前記第２のビット線と前記第１のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２の配線部分とを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の配線層は、前記第１の抵抗変化素子に対して前記第１の方向に隣接する第３の抵抗変化素子に共有され、
前記第２の配線層は、前記第２の抵抗変化素子に対して前記第１の方向に隣接する第４の抵抗変化素子に共有されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の配線層及び前記第２の配線層の各々は、凸型の平面形状であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の配線層と前記第１のビット線とを電気的に接続する第１のコンタクトと、
前記第１の配線層と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２のコンタクトと、
前記第２の配線層と前記第２のビット線とを電気的に接続する第３のコンタクトと、
前記第２の配線層と前記第１のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第４のコンタクトと、
をさらに具備し、
前記第１の配線層は、前記第１の抵抗変化素子上に設けられ、
前記第２の配線層は、前記第２の抵抗変化素子上に設けられることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに抵抗変化素子を利用し、この抵抗変化素子を流れる電流によって情報の書き込みを行う半導体記憶装置に関する。
【背景技術】
【０００２】
近年、記憶素子として抵抗変化素子を利用した半導体メモリ、例えばＰＲＡＭ（phase-change random access memory)やＭＲＡＭ（magnetic random access memory）などが注目され開発が行われている。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用してメモリセルに“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭなどを置き換え可能なメモリデバイスの候補の一つとして位置付けられている。
【０００３】
磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子としては、２枚の強磁性層とこれらに挟まれた非磁性層とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義することで、ＭＴＪ素子に１ビットデータを記録することができる。
【０００４】
ＭＲＡＭの書き込みは、例えば、ＭＴＪ素子に書き込み電流を流し、この書き込み電流の向きによって、ＭＴＪ素子の磁化配列を、平行状態から反平行状態、或いは反平行状態から平行状態に変化させる。例えば一般的な１Ｔｒ＋１ＭＴＪ型のメモリセルでは、ＭＴＪ素子の一端が第１のビット線に接続され，ＭＴＪ素子の他端が選択トランジスタの一方のソース／ドレイン領域に接続され、選択トランジスタの他方のソース／ドレイン領域は第２のビット線に接続される、という接続構成をとる。
【０００５】
このような構成を有するＭＲＡＭにおいて、第１のビット線の下方に形成される活性領域と第２のビット線との接続を、この活性領域の引き回しによって行う技術が開示されている（特許文献１）。しかし、活性領域はシート抵抗が高いため、ＭＴＪ素子の寄生抵抗が増加する。この結果、読み出しマージンを低下させる恐れがある。
【特許文献１】特開２００８−１９２９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルの面積を縮小しつつ、メモリセルの寄生抵抗を低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、半導体基板の上方の同一レベル層に設けられ、かつ互いに隣り合うようにして第１の方向に延在する第１のビット線及び第２のビット線と、前記半導体基板に設けられ、かつ前記第１のビット線の下方に配置された第１のＭＯＳＦＥＴと、前記半導体基板に設けられ、かつ前記第２のビット線の下方に配置された第２のＭＯＳＦＥＴと、前記第１のビット線の下方に配置され、かつ前記第１のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有し、かつ記憶データに基づいて抵抗値が変化する第１の抵抗変化素子と、前記第２のビット線の下方に配置され、かつ前記第２のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有する第２の抵抗変化素子と、前記第１の抵抗変化素子上に設けられ、かつ前記第１のビット線と前記第１の抵抗変化素子の他端とを電気的に接続するとともに、前記第１のビット線と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第１の配線層と、前記第２の抵抗変化素子上に設けられ、かつ前記第２のビット線と前記第２の抵抗変化素子の他端とを電気的に接続するとともに、前記第２のビット線と前記第１のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２の配線層とを具備する。
【発明の効果】
【０００８】
本発明によれば、メモリセルの面積を縮小しつつ、メモリセルの寄生抵抗を低減することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化型メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶する。
【００１１】
［１．抵抗変化素子の構成］
図１は、本発明の一実施形態に係るＭＲＡＭに含まれる１個の抵抗変化素子（ＭＴＪ素子）１０の構成を示す断面図である。
【００１２】
ＭＴＪ素子１０は、下部電極１１、固定層（参照層ともいう）１２、中間層（非磁性層）１３、記録層（自由層ともいう）１４、上部電極１５が順に積層された積層構造を有する。上部電極１５は、ハードマスク層としての機能を兼ねている。なお、固定層１２と記録層１４とは、積層順序が逆であってもよい。
【００１３】
記録層１４は、磁化（或いはスピン）の方向が可変である（反転する）。固定層１２は、磁化の方向が不変である（固着している）。「固定層１２の磁化方向が不変である」とは、記録層１４の磁化方向を反転するために使用される磁化反転電流を固定層１２に流した場合に、固定層１２の磁化方向が変化しないことを意味する。従って、ＭＴＪ素子１０において、固定層１２として反転電流の大きな磁性層を用い、記録層１４として固定層１２よりも反転電流の小さい磁性層を用いることによって、磁化方向が可変の記録層１４と磁化方向が不変の固定層１２とを備えたＭＴＪ素子１０を実現することができる。スピン偏極電子により磁化反転を引き起こす場合、その反転電流は減衰定数、異方性磁界、及び、体積に比例するため、これらを適切に調整して、記録層１４と固定層１２との反転電流に差を設けることができる。また、固定層１２の磁化を固定する方法としては、固定層１２に隣接して反強磁性層（図示せず）を設け、固定層１２と反強磁性層との交換結合によって固定層１２の磁化方向を固定することができる。
【００１４】
記録層１４及び固定層１２の容易磁化方向は、膜面（或いは積層面）に対して垂直であってもよいし（以下、垂直磁化という）、膜面に対して平行であってもよい（以下、面内磁化という）。垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有しており、面内磁化の磁性層は、面内方向の磁気異方性を有している。垂直磁化型を用いた場合は、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００１５】
ＭＴＪ素子１０の平面形状については特に制限がなく、円、楕円、正方形、長方形等のいずれを用いてもよい。また、正方形或いは長方形の角が丸くなった形状、或いは角が欠けた形状であってもよい。
【００１６】
記録層１４及び固定層１２は、高い保磁力を持つ磁性材料から構成され、具体的には、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。中間層１３は、非磁性体からなり、具体的には、絶縁体、半導体、金属などを用いることが可能である。中間層１３は、これに絶縁体或いは半導体を用いた場合はトンネルバリア層と呼ばれる。
【００１７】
なお、固定層１２及び記録層１４の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、固定層１２及び記録層１４の各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（交換結合）した強磁性結合構造であってもよい。
【００１８】
また、ＭＴＪ素子１０は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子１０は、第１の固定層、第１の中間層、記録層、第２の中間層、第２の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による記録層１４の磁化反転を制御しやすいという利点がある。
【００１９】
図２（ａ）及び（ｂ）はそれぞれ、ＭＴＪ素子１０の低抵抗状態及び高抵抗状態を説明する図である。以下に、スピン注入書き込み方式によるＭＴＪ素子１０の低抵抗状態及び高抵抗状態について説明する。なお、この説明において、電流とは、電子の流れをいうものとする。
【００２０】
まず、固定層１２と記録層１４との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、固定層１２から記録層１４へ向かう電流を供給する。固定層１２を通過した電子のうちマジョリティーな電子は、固定層１２の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が記録層１４に移動することにより、スピントルクが記録層１４に印加され、記録層１４の磁化方向は、固定層１２の磁化方向と平行に揃えられる。この平行配列のときはＭＴＪ素子１０の抵抗値は最も小さくなり、この場合を “０”データと規定する。
【００２１】
次に、固定層１２と記録層１４との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、記録層１４から固定層１２へ向かう電流を供給する。固定層１２によって反射された電子のうちマジョリティーな電子は、固定層１２の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が記録層１４に移動することにより、スピントルクが記録層１４に印加され、記録層１４の磁化方向は、固定層１２の磁化方向と反平行に揃えられる。この反平行配列のときはＭＴＪ素子１０の抵抗値は最も大きくなり、この場合を “１”データと規定する。
【００２２】
データの読み出しは、ＭＴＪ素子１０に読み出し電流を供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とすると、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）と呼ぶ。磁気抵抗比はＭＴＪ素子１０を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。この磁気抵抗比に起因する読み出し電流の大きさを検知することで、ＭＴＪ素子１０に記憶された情報の読み出しを行なう。読み出し動作時にＭＴＪ素子１０に流す読み出し電流は、スピン注入により記録層１４の磁化が反転する電流よりも十分小さい電流値に設定する。
【００２３】
［２．ＭＲＡＭの回路構成］
図３は、本実施形態に係るＭＲＡＭの等価回路図である。ＭＲＡＭは、マトリクス状に配列された複数のメモリセルＭＣを備えている。
【００２４】
メモリセルアレイには、Ｘ方向に延在する複数の第１のビット線ＢＬ、及びＸ方向に延在する複数の第２のビット線／ＢＬが配設されている。複数の第１のビット線ＢＬと複数の第２のビット線／ＢＬとは交互に配設されており、隣接する１本の第１のビット線ＢＬと１本の第２のビット線／ＢＬとが対を成している。図３には、一例として、２本のビット線対ＢＬ１〜ＢＬ２，／ＢＬ１〜／ＢＬ２を示している。また、メモリセルアレイには、Ｙ方向に延在する複数のワード線ＷＬが配設されている。図３には、一例として、７本のワード線ＷＬ１〜ＷＬ７を示している。
【００２５】
各メモリセルＭＣは、１つの選択トランジスタ２０と１つのＭＴＪ素子１０とからなる、いわゆる１Ｔｒ＋１ＭＴＪ型で構成されている。選択トランジスタ２０は、例えばＮチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。
【００２６】
具体的には、メモリセルＭＣ１は、ＭＴＪ素子１０−１及びＭＯＳＦＥＴ２０−１からなり、ＭＴＪ素子１０−１の一端はビット線／ＢＬ１に電気的に接続され、ＭＴＪ素子１０−１の他端はＭＯＳＦＥＴ２０−１の電流経路の一端に電気的に接続され、ＭＯＳＦＥＴ２０−１の電流経路の他端はビット線ＢＬ１に電気的に接続され、ＭＯＳＦＥＴ２０−１のゲートは、ワード線ＷＬ２に電気的に接続されている。
【００２７】
メモリセルＭＣ２は、ＭＴＪ素子１０−２及びＭＯＳＦＥＴ２０−２からなり、このＭＴＪ素子１０−２は、ＭＴＪ素子１０−１のＹ方向に隣接して配置されている。ＭＴＪ素子１０−２の一端はビット線ＢＬ１に電気的に接続され、ＭＴＪ素子１０−２の他端はＭＯＳＦＥＴ２０−２の電流経路の一端に電気的に接続され、ＭＯＳＦＥＴ２０−２の電流経路の他端はビット線／ＢＬ１に電気的に接続され、ＭＯＳＦＥＴ２０−２のゲートは、ワード線ＷＬ３に電気的に接続されている。このように、Ｙ方向に隣接するＭＴＪ素子を有するメモリセルＭＣ１とメモリセルＭＣ２とは、ビット線ＢＬ１及び／ＢＬ１の接続関係が逆になっている。
【００２８】
メモリセルＭＣ３は、ＭＴＪ素子１０−３及びＭＯＳＦＥＴ２０−３からなり、このＭＯＳＦＥＴ２０−３は、メモリセルＭＣ２に含まれるＭＯＳＦＥＴ２０−２のＸ方向に隣接して配置されている。また、ＭＯＳＦＥＴ２０−２とＭＯＳＦＥＴ２０−３との電流経路の一端同士は電気的に接続されている。
【００２９】
メモリセルＭＣ４は、ＭＴＪ素子１０−４及びＭＯＳＦＥＴ２０−４からなり、このＭＴＪ素子１０−４は、メモリセルＭＣ１に含まれるＭＴＪ素子１０−１のＸ方向に隣接して配置されている。また、ＭＴＪ素子１０−１とＭＴＪ素子１０−４との一端同士は電気的に接続されている。
【００３０】
ここで、ＭＴＪ素子１０−１の一端と、ＭＯＳＦＥＴ２０−２の電流経路の他端と、ＭＯＳＦＥＴ２０−３の電流経路の他端と、ＭＴＪ素子１０−４の一端とは、接続ノードＮ２で一旦纏められた上で、ビット線／ＢＬ１に電気的に接続されている。このような接続関係になる理由については、後述するＭＲＡＭの構造の項において説明する。なお、ビット線対ＢＬ２，／ＢＬ２に含まれるメモリセルアレイは、ビット線対ＢＬ１，／ＢＬ１に含まれるメモリセルアレイの繰り返しである。
【００３１】
［３．ＭＲＡＭの構造］
次に、ＭＲＡＭの構造について説明する。図４は、本実施形態に係るＭＲＡＭの構造を示すレイアウト図である。図５は、図４に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図である。図６は、図４に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図である。
【００３２】
Ｐ型導電性の基板３０は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板３０としては、例えばシリコン（Ｓｉ）が用いられる。
【００３３】
半導体基板３０は、表面領域に素子分離絶縁層３１を具備し、素子分離絶縁層３１が形成されていない半導体基板３０の表面領域が素子を形成する活性領域（素子領域）ＡＡとなる。素子分離絶縁層３１は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ３１としては、例えば酸化シリコンが用いられる。
【００３４】
半導体基板３０の上方には、同一のレベル層に設けられ、所定の間隔を空けて互いに隣り合うようにしてＸ方向に延在する第１のビット線ＢＬ１及びＢＬ２と、第２のビット線／ＢＬ１及び／ＢＬ２とが設けられている。第１のビット線ＢＬと第２のビット線／ＢＬとは交互に配置されている。なお、ビット線ＢＬ及び／ＢＬは、第２の金属配線層Ｍ２として形成されている。
【００３５】
半導体基板３０上にはゲート絶縁膜を介して、所定の間隔を空けて互いに隣り合うようにしてＹ方向に延在する７本のゲート電極が設けられている。これら７本のゲート電極は、７本のワード線ＷＬ１〜ＷＬ７に対応する。
【００３６】
半導体基板３０内かつビット線ＢＬ１の下方には、活性領域ＡＡ２及びＡＡ４が設けられている。半導体基板３０内かつビット線／ＢＬ１の下方には、活性領域ＡＡ１及びＡＡ３が設けられている。各活性領域ＡＡは、その平面形状が長方形である。また、活性領域ＡＡは、直列に接続された（すなわち、１個のソース／ドレイン領域を共有する）２個のＭＯＳＦＥＴが形成できるＸ方向の長さを有し、かつビット線ＢＬとおおよそ同じ幅を有している。換言すると、活性領域ＡＡは、２本のワード線ＷＬをくぐるように形成されている。
【００３７】
また、例えば活性領域ＡＡ２は、Ｙ方向に隣接する活性領域ＡＡ１に対して、ワード線２本分、Ｘ方向にずれるように配置されている。換言すると、活性領域ＡＡ１〜ＡＡ４は、ジグザグ状に配置されている。
【００３８】
ビット線／ＢＬ１の下方に配置されたＭＯＳＦＥＴ２０−１は、活性領域ＡＡ１内に形成された２個のソース／ドレイン領域３２−１及び３２−２と、ゲート電極（ワード線ＷＬ１）とから構成されている。ＭＯＳＦＥＴ２０−４は、活性領域ＡＡ３内に形成された２個のソース／ドレイン領域３２−３及び３２−４と、ゲート電極（ワード線ＷＬ５）とから構成されている。ＭＯＳＦＥＴ２０−５は、活性領域ＡＡ３内に形成された２個のソース／ドレイン領域３２−４及び３２−５と、ゲート電極（ワード線ＷＬ６）とから構成されている。すなわち、Ｘ方向に隣接する２個のＭＯＳＦＥＴ２０は、１個のソース／ドレイン領域３２を共有するようにして直列に接続されている。ビット線ＢＬ１の下方に配置されたＭＯＳＦＥＴの構成は、ビット線／ＢＬ１の下方に配置されたＭＯＳＦＥＴと同様の構成である。
【００３９】
ＭＯＳＦＥＴ２０−１のソース／ドレイン領域３２−２上には、金属（例えばタングステン（Ｗ））などの導電体からなるコンタクト３３−１が設けられ、このコンタクト３３−１上には、ＭＴＪ素子１０−１が設けられている。ＭＯＳＦＥＴ２０−４のソース／ドレイン領域３２−３上には、コンタクト３３−２が設けられ、このコンタクト３３−２上には、ＭＴＪ素子１０−２が設けられている。ＭＴＪ素子１０−１及びＭＴＪ素子１０−２上には、金属（例えばアルミニウム（Ａｌ））などの導電体からなる配線層３５−２が設けられている。配線層３５は、第１の金属配線層Ｍ１として形成されている。
【００４０】
ここで、各配線層３５は、凸型（或いは、Ｔ字型）の平面形状を有している。換言すると、配線層３５は、Ｘ方向に延在する第１の配線部分３５Ａと、この第１の配線部分３５Ａの中央部からＹ方向に突き出た（隣接するビット線に向かう方向に延在する）第２の配線部分３５Ｂとから構成される。
【００４１】
配線層３５−２を例にあげて説明すると、配線層３５−２の第１の配線部分３５Ａは、ＭＴＪ素子１０−１及びＭＴＪ素子１０−２上に設けられ、これらＭＴＪ素子１０−１及びＭＴＪ素子１０−２の上部電極１５を電気的に接続している。
【００４２】
ＭＯＳＦＥＴ２０−２及び２０−３に共有されるソース／ドレイン領域３２−６上には、コンタクト３４−２が設けられ、このコンタクト３４−２上には、配線層３５−２が設けられている。すなわち、配線層３５−２の第２の配線部分３５Ｂは、ビット線ＢＬ１の下に潜るようにしてＹ方向に延在し、コンタクト３４−２まで到達している。このように、配線層３５−２は、ＭＴＪ素子１０−１の上部電極、ＭＴＪ素子１０−２の上部電極、ＭＯＳＦＥＴ２０−２のソース／ドレイン領域、及び、ＭＯＳＦＥＴ２０−２のソース／ドレイン領域を電気的に接続しており、従って、図３の等価回路図に示した接続ノードＮ２の役割を担っている。
【００４３】
配線層３５−２上には、コンタクト３６−１が設けられ、このコンタクト３６−１上には、ビット線／ＢＬ１が設けられている。
【００４４】
Ｘ方向に隣接する２個の配線層３５−２及び３５−３は、第２の配線部分３５Ｂが突き出す方向が逆になっている。また、配線層３５−２及び３５−３は、Ｘ方向に延在する第１の配線部分３５Ａ同士の一部がＹ方向において重なり、かつ、一方の第１の配線部分３５Ａが他方の第２の配線部分３５ＢとＸ方向において重なるように配置されている。配線層３５−３の構成は、ビット線ＢＬ１及び／ＢＬ１の接続関係が逆になる以外は、配線層３５−２と同じである。他の配線層３５の構成も、配線層３５−２或いは３５−３と同じである。
【００４５】
半導体基板３０とビット線との間は、例えば酸化シリコンからなる層間絶縁層３７で満たされている。
【００４６】
［４．ＭＲＡＭの書き込み動作］
ＭＴＪ素子１０にデータを書き込む場合における書き込み電流の経路について説明する。
【００４７】
例えば、ＭＴＪ素子１０−４にデータを書き込む場合を例に挙げて説明する。まず、ワード線ＷＬ５が活性化され、ＭＯＳＦＥＴ２０−４がオンする。この時、ＭＴＪ素子１０−４の上部電極１５は、配線層３５−２及びコンタクト３６−１を介してビット線／ＢＬ１に電気的に接続されている。また、ＭＴＪ素子１０−４の下部電極１１は、コンタクト３３−２、ＭＯＳＦＥＴ２０−４、コンタクト３４−３、配線層３５−３及びコンタクト３６−２を介してビット線ＢＬ１に電気的に接続される。これにより、ＭＴＪ素子１０−４の両端がそれぞれビット線ＢＬ１及びビット線／ＢＬ１に電気的に接続されるため、ビット線ＢＬ１及びビット線／ＢＬ１を用いてＭＴＪ素子１０−４に双方向に書き込み電流を供給することが可能となる。
【００４８】
もう一つ例を挙げると、ＭＴＪ素子１０−３にデータを書き込む場合は、まず、ワード線ＷＬ４が活性化され、ＭＯＳＦＥＴ２０−３がオンする。この時、ＭＴＪ素子１０−３の上部電極１５は、配線層３５−３及びコンタクト３６−２を介してビット線ＢＬ１に電気的に接続されている。また、ＭＴＪ素子１０−３の下部電極１１は、ＭＯＳＦＥＴ２０−３、コンタクト３４−２、配線層３５−２及びコンタクト３６−１を介してビット線／ＢＬ１に電気的に接続される。これにより、ＭＴＪ素子１０−３の両端がそれぞれビット線ＢＬ１及びビット線／ＢＬ１に電気的に接続されるため、ビット線ＢＬ１及びビット線／ＢＬ１を用いてＭＴＪ素子１０−３に双方向に書き込み電流を供給することが可能となる。
【００４９】
以上詳述したように本実施形態では、半導体基板の上方の同一レベル層に、互いに隣り合うようにしてＸ方向に延在する第１のビット線ＢＬ及び第２のビット線／ＢＬを設ける。また、第１のビット線ＢＬの下方に、直列に接続された第１のＭＴＪ素子及び第１のＭＯＳＦＥＴを設け、第２のビット線／ＢＬの下方に、直列に接続された第２のＭＴＪ素子及び第２のＭＯＳＦＥＴを設ける。そして、第１のＭＴＪ素子の一端及び第２のＭＯＳＦＥＴの一端と第１のビット線ＢＬとを電気的に接続する第１の配線層と、第２のＭＴＪ素子の一端及び第１のＭＯＳＦＥＴの一端と第２のビット線／ＢＬとを電気的に接続する第２の配線層とを新たに設けている。
【００５０】
従って本実施形態によれば、以下のような効果が得られる。  
例えば、ＭＴＪ素子の下部電極を引き回す手法を用いてＭＯＳＦＥＴの活性領域とビット線とを電気的に接続する場合、ＭＴＪ素子の下部電極は一般の金属配線に比べて膜厚が薄いためシート抵抗が高い。よって、ＭＴＪ素子の寄生抵抗が増加することになり、ＭＴＪ素子の信号比を悪化させ、読み出しマージンの低下につながる。また、ＭＯＳＦＥＴの活性領域を引き回す手法を用いてこの活性領域とビット線とを電気的に接続する場合、活性領域のシート抵抗が高いため、ＭＴＪ素子の寄生抵抗が増加する。これにより、ＭＴＪ素子の信号比を悪化させ、読み出しマージンの低下につながる。
【００５１】
ところが、本実施形態では、例えば金属からなる配線層３５を用いて、ＭＯＳＦＥＴ２０の活性領域ＡＡとビット線ＢＬとを電気的に接続している。これにより、メモリセルの面積を縮小しつつ（メモリセルの面積を増大することなく）、ＭＴＪ素子１０の寄生抵抗を低減することが可能となり、読み出しマージンの低下を抑制することができる。
【００５２】
また、従来は、メモリセルＭＣの両端に接続されるビット線対を異なる配線層で形成していた。このため、メモリセルＭＣを構成するために必要な配線層が、ビット線対用に最低でも２層必要であった。これに対して、本実施形態は、メモリセルＭＣの両端に接続されるビット線対の両方が、同一配線層で形成されている。このため、ビット線用の配線層を１層削減することが可能である。このため、メモリセルの面積を増大することなく、プロセスコストの低減とチップ作成工期の短縮を図ることができる。このような本実施形態のセルサイズは、８Ｆ２（Ｆは最小加工寸法）となる。
【００５３】
［実施例］
前述したように、本発明の抵抗変化型メモリとしては、ＭＲＡＭ以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ＲｅＲＡＭ及びＰＲＡＭについて説明する。
【００５４】
（ＲｅＲＡＭ）
図７は、ＲｅＲＡＭに用いられる抵抗変化素子１０の構成を示す概略図である。抵抗変化素子１０は、下部電極１１、上部電極１５、及びこれらに挟まれた記録層４０を備えている。
【００５５】
記録層４０は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【００５６】
抵抗変化素子１０は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、或いはそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、抵抗変化素子１０は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層４０の材料によって異なってくる。
【００５７】
例えばバイポーラ型の抵抗変化素子１０の場合、抵抗変化素子１０を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極１１に対して上部電極１５に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極１１に対して上部電極１５に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子１０が１ビットデータを記憶することができる。
【００５８】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子１０に印加する。そして、この時に抵抗変化素子１０に流れる電流を検出することでデータを読み出すことができる。
【００５９】
（ＰＲＡＭ）
図８は、ＰＲＡＭに用いられる抵抗変化素子１０の構成を示す概略図である。抵抗変化素子１０は、下部電極１１、ヒーター層４１、記録層４２、上部電極１５が順に積層されて構成されている。
【００６０】
記録層４２は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層４２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【００６１】
ヒーター層４１は、記録層４２の底面に接している。ヒーター層４１の記録層４２に接する面積は、記録層４２の底面の面積より小さいことが望ましい。これは、ヒーター層４１と記録層４２との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層４１は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層４１は、後述する下部電極１１と同じ材料であってもよい。
【００６２】
下部電極１１の面積は、ヒーター層４１の面積より大きい。上部電極１５は、例えば、記録層４２の平面形状と同じである。下部電極１１及び上部電極１５の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【００６３】
記録層４２は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極１１と上部電極１５との間に電圧又は電流を印加し、上部電極１５から記録層４２及びヒーター層４１を介して下部電極１１に電流を流す。記録層４２を融点付近まで加熱すると、記録層４２は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
【００６４】
一方、下部電極１１と上部電極１５との間に電圧又は電流を印加し、記録層４２を結晶化に適した温度付近まで加熱すると、記録層４２は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層４２を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層４２に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極１１と上部電極１５との間に電圧又は電流を印加して記録層４２を加熱することで、記録層４２の抵抗値を変化させることができる。
【００６５】
記録層４２が結晶相であるか、非晶質相であるかは、下部電極１１と上部電極１５との間に記録層４２が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極１１と上部電極１５との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子１０から１ビットデータを読み出すことができる。
【００６６】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係るＭＴＪ素子１０の構成を示す断面図。
【図２】ＭＴＪ素子１０の低抵抗状態及び高抵抗状態を説明する図。
【図３】本実施形態に係るＭＲＡＭの等価回路図。
【図４】本実施形態に係るＭＲＡＭの構造を示すレイアウト図。
【図５】図４に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図。
【図６】図４に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図。
【図７】実施例に係るＲｅＲＡＭに用いられる抵抗変化素子１０の構成を示す概略図。
【図８】実施例に係るＰＲＡＭに用いられる抵抗変化素子１０の構成を示す概略図。
【符号の説明】
【００６８】
ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、Ｎ…接続ノード、ＡＡ…活性領域、１０…抵抗変化素子（ＭＴＪ素子）、１１…下部電極、１２…固定層、１３…中間層、１４…記録層、１５…上部電極、２０…選択トランジスタ（ＭＯＳＦＥＴ）、３０…半導体基板、３１…素子分離絶縁層、３２…ソース／ドレイン領域、３３，３４，３６…コンタクト、３５…配線層、３７…層間絶縁層、４０，４２…記録層、４１…ヒーター層。
【図１】
2010103302.tif 000003
【図２】
2010103302.tif 000004
【図３】
2010103302.tif 000005
【図４】
2010103302.tif 000006
【図５】
2010103302.tif 000007
【図６】
2010103302.tif 000008
【図７】
2010103302.tif 000009
【図８】
2010103302.tif 000010
【手続補正書】
【提出日】平成22年2月12日(2010.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の上方の同一レベル層に設けられ、かつ互いに隣り合うようにして第１の方向に延在する第１のビット線及び第２のビット線と、
前記半導体基板に設けられ、かつ前記第１のビット線の下方に配置された第１のＭＯＳＦＥＴと、
前記半導体基板に設けられ、かつ前記第２のビット線の下方に配置された第２のＭＯＳＦＥＴと、
前記第１のビット線の下方に配置され、かつ前記第１のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有し、かつ記憶データに基づいて抵抗値が変化する第１の抵抗変化素子と、
前記第２のビット線の下方に配置され、かつ前記第２のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有する第２の抵抗変化素子と、
前記第１の抵抗変化素子上に設けられ、かつ前記第１のビット線と前記第１の抵抗変化素子の他端とを電気的に接続するとともに、前記第１のビット線と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第１の配線層と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記半導体基板に設けられ、かつ前記第１のビット線の下方に配置された第３のＭＯＳＦＥＴと、
前記第１のビット線の下方に配置され、かつ前記第３のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有する第３の抵抗変化素子とをさらに具備し、
前記第１の配線層は、前記第１のビット線と前記第３の抵抗変化素子の他端とを電気的に接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の配線層は、
前記第１の方向に延在し、かつ前記第１のビット線と前記第１及び第３の抵抗変化素子の他端とを電気的に接続する第１の配線部分と、
前記第１の配線部分から前記第２のビット線に向かう方向に延在し、かつ前記第１のビット線と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２の配線部分とを含むことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の抵抗変化素子は、前記第１の配線部分の第１の端部に配置され、
前記第３の抵抗変化素子は、前記第１の配線部分の第２の端部に配置されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の配線層は、凸型の平面形状を有することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第２の抵抗変化素子上に設けられ、かつ前記第２のビット線と前記第２の抵抗変化素子の他端とを電気的に接続するとともに、前記第２のビット線と前記第１のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２の配線層をさらに具備することを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記半導体基板に設けられ、かつ前記第２のビット線の下方に配置された第４のＭＯＳＦＥＴと、
前記第２のビット線の下方に配置され、かつ前記第４のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有する第４の抵抗変化素子とをさらに具備し、
前記第２の配線層は、前記第２のビット線と前記第４の抵抗変化素子の他端とを電気的に接続することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第２の配線層は、
前記第１の方向に延在し、かつ前記第２のビット線と前記第２及び第４の抵抗変化素子の他端とを電気的に接続する第３の配線部分と、
前記第３の配線部分から前記第１のビット線に向かう方向に延在し、かつ前記第２のビット線と前記第１のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第４の配線部分とを含むことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第２の抵抗変化素子は、前記第３の配線部分の第１の端部に配置され、
前記第４の抵抗変化素子は、前記第３の配線部分の第２の端部に配置されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記第２の配線層は、凸型の平面形状を有することを特徴とする請求項６乃至９のいずれかに記載の半導体記憶装置。
【請求項１１】
前記第１の抵抗変化素子と前記第２の抵抗変化素子とは、前記第１の方向と直交する第２の方向に向き合うことを特徴とする請求項１乃至１０のいずれかに記載の半導体記憶装置。
【請求項１２】
前記第１のＭＯＳＦＥＴは、前記第１の方向と直交する第２の方向に延在しかつ前記半導体基板上にゲート絶縁膜を介して設けられた第１のゲート電極を含み、
前記第２のＭＯＳＦＥＴは、前記第２の方向に延在しかつ前記半導体基板上にゲート絶縁膜を介して設けられた第２のゲート電極を含み、
前記第１及び第２の抵抗変化素子は、前記第１及び第２のゲート電極間に配置されることを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【請求項１３】
前記第１の配線層と前記第１のビット線とを電気的に接続する第１のコンタクトと、
前記第１の配線層と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第２のコンタクトとをさらに具備することを特徴とする請求項１乃至１２のいずれかに記載の半導体記憶装置。
【請求項１４】
前記第２の配線層と前記第２のビット線とを電気的に接続する第３のコンタクトと、
前記第２の配線層と前記第１のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第４のコンタクトとをさらに具備することを特徴とする請求項６乃至１０のいずれかに記載の半導体記憶装置。
【請求項１５】
前記第１の抵抗変化素子の一端と前記第１のＭＯＳＦＥＴの電流経路の一端とを電気的に接続する第５のコンタクトと、
前記第２の抵抗変化素子の一端と前記第２のＭＯＳＦＥＴの電流経路の一端とを電気的に接続する第６のコンタクトとをさらに具備することを特徴とする請求項１乃至１４のいずれかに記載の半導体記憶装置。
【請求項１６】
前記半導体基板内に設けられ、かつ前記第１のビット線の下方に配置され、かつ前記第１の方向に延在する第１の活性領域と、
前記半導体基板内に設けられ、かつ前記第２のビット線の下方に配置され、かつ前記第１の方向に延在する第２の活性領域とをさらに具備し、
前記第１のＭＯＳＦＥＴは、前記第１の活性領域に設けられ、
前記第２のＭＯＳＦＥＴは、前記第２の活性領域に設けられることを特徴とする請求項１乃至１５のいずれかに記載の半導体記憶装置。
【請求項１７】
前記第１の活性領域は、前記第１のＭＯＳＦＥＴに対して前記第１の抵抗変化素子と反対方向に隣接する第５のＭＯＳＦＥＴに共有され、
前記第２の活性領域は、前記第２のＭＯＳＦＥＴに対して前記第２の抵抗変化素子と反対方向に隣接する第６のＭＯＳＦＥＴに共有されることを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
前記第１の及び前記第２の活性領域の各々は、長方形の平面形状を有することを特徴とする請求項１６又は１７に記載の半導体記憶装置。
【請求項１９】
各抵抗変化素子は、磁化方向が固定された固定層と、磁化方向が可変である記録層と、前記固定層及び前記記録層に挟まれた非磁性層とを含むことを特徴とする請求項１乃至１８のいずれかに記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の一態様に係る半導体記憶装置は、半導体基板の上方の同一レベル層に設けられ、かつ互いに隣り合うようにして第１の方向に延在する第１のビット線及び第２のビット線と、前記半導体基板に設けられ、かつ前記第１のビット線の下方に配置された第１のＭＯＳＦＥＴと、前記半導体基板に設けられ、かつ前記第２のビット線の下方に配置された第２のＭＯＳＦＥＴと、前記第１のビット線の下方に配置され、かつ前記第１のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有し、かつ記憶データに基づいて抵抗値が変化する第１の抵抗変化素子と、前記第２のビット線の下方に配置され、かつ前記第２のＭＯＳＦＥＴの電流経路の一端に電気的に接続された一端を有する第２の抵抗変化素子と、前記第１の抵抗変化素子上に設けられ、かつ前記第１のビット線と前記第１の抵抗変化素子の他端とを電気的に接続するとともに、前記第１のビット線と前記第２のＭＯＳＦＥＴの電流経路の他端とを電気的に接続する第１の配線層とを具備する。