(57)【要約】【課題】誤配線を防止しつつ、かつ、インナリードの認識不良を抑制する。【解決手段】半導体チップの主面に形成された複数のパッドと、半導体チップの周囲に配置された複数のインナリード５ａのワイヤボンディング領域５ａａとを、ワイヤを介してそれぞれ電気的に接続する工程において、複数のインナリード５ａを含む領域の画像データ９を画像処理手段が取得する工程と、画像処理手段が取得した画像データ９において、隣り合う複数のインナリード５ａを含む認識範囲９ａ内のインナリード５ａの位置を認識する工程と、位置が認識されたインナリード５ａのワイヤボンディング領域５ａａにワイヤを接合する工程とが含まれる。ここで、複数のインナリード５ａは、ワイヤボンディング領域５ａａの隣に配置される第１領域５ａｂを有し、第１領域５ａｂは、隣り合うインナリード５ａが有する第１領域５ａｂの光反射率が交互に異なるように配置する。【選択図】図２２
2010003909.tif 000002
【特許請求の範囲】
【請求項１】
リードフレームのチップ搭載部に半導体チップを搭載するダイボンディング工程と、
前記半導体チップの主面に形成された複数のパッドと、前記半導体チップの周囲に配置された複数のインナリードのワイヤボンディング領域とを、ワイヤを介してそれぞれ電気的に接続するワイヤボンディング工程と、を有し、
前記ワイヤボンディング工程には、
前記複数のインナリードを含む領域の画像データを画像処理手段が取得する工程と、
前記画像処理手段が取得した前記画像データにおいて、隣り合う複数の前記インナリードを含む認識範囲内の前記インナリードの位置を認識する工程と、
前記位置が認識されたインナリードの前記ワイヤボンディング領域に前記ワイヤを接合する工程と、が含まれ、
前記複数のインナリードは、前記ワイヤボンディング領域の隣に配置される第１領域をそれぞれ有し、
前記第１領域は、隣り合う前記インナリードが有する前記第１領域の光反射率が交互に異なるように配置されていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
隣り合って配置される前記第１領域は交互に圧痕が形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
隣り合って配置される前記第１領域には交互に光吸収材層が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
リードフレームのチップ搭載部に半導体チップを搭載するダイボンディング工程と、
前記半導体チップの主面に形成された複数のパッドと、前記半導体チップの周囲に配置された複数のインナリードのワイヤボンディング領域とを、ワイヤを介してそれぞれ電気的に接続するワイヤボンディング工程と、を有し、
前記ワイヤボンディング工程には、
前記複数のインナリードを含む領域の画像データを画像処理手段が取得する工程と、
前記画像処理手段が取得した前記画像データにおいて、隣り合う複数の前記インナリードを含む認識範囲内の前記インナリードの位置を認識する工程と、
前記位置が認識されたインナリードの前記ワイヤボンディング領域に前記ワイヤを接合する工程と、が含まれ、
前記複数のインナリードは、前記ワイヤボンディング領域の隣に配置され、前記ワイヤボンディング領域とは光反射率が異なる第１領域をそれぞれ有し、
前記第１領域は、隣り合う前記インナリード毎に前記第１領域の面積が異なるように配置されていることを特徴とする半導体装置の製造方法。
【請求項５】
リードフレームの第１のチップ搭載部に第１の半導体チップを、第２のチップ搭載部に第２の半導体チップをそれぞれ搭載するダイボンディング工程と、
前記第１および第２の半導体チップの主面にそれぞれ形成された複数のパッドと、前記第１および第２の半導体チップの周囲に配置された複数のインナリードのワイヤボンディング領域とを、ワイヤを介してそれぞれ電気的に接続するワイヤボンディング工程と、を有し、
前記ワイヤボンディング工程には、
前記複数のインナリードを含む領域の画像データを画像処理手段が取得する工程と、
前記画像処理手段が取得した前記画像データにおいて、隣り合う複数の前記インナリードを含む認識範囲内の前記インナリードの位置を認識する工程と、
前記位置が認識されたインナリードの前記ワイヤボンディング領域に前記ワイヤを接合する工程と、が含まれ、
前記第１の半導体チップは、前記主面に演算処理回路が形成されたマイコンチップであり、
前記第２の半導体チップは前記主面にメモリ回路が形成されたメモリチップであって、
前記複数のインナリードは、前記ワイヤボンディング領域の隣に配置される第１領域をそれぞれ有し、
前記第１領域は、隣り合う前記インナリードが有する前記第１領域の光反射率が交互に異なるように配置されていることを特徴とする半導体装置の製造方法。
【請求項６】
（ａ）チップ搭載部、前記チップ搭載部を支持する複数の吊りリード、前記チップ搭載部の周囲に配置された複数のインナリード、及び前記複数のインナリードのそれぞれと一体に形成された複数のアウタリードを有するリードフレームを準備する工程と、
（ｂ）前記リードフレームの前記チップ搭載部に半導体チップを搭載する工程と、
（ｃ）前記半導体チップの主面に形成された複数のパッドと前記複数のインナリードとを、複数のワイヤを介してそれぞれ電気的に接続する工程と、
（ｄ）前記複数のアウタリードが露出するように、前記半導体チップ及び前記複数のワイヤを樹脂で封止する工程と、
ここで、前記複数のインナリードは、
（ａ１）前記複数のインナリードのそれぞれの一部には、めっき層が形成されており、
（ａ２）前記複数のインナリードは、複数の第１インナリードと、複数の第２インナリードとで構成され、
（ａ３）前記複数の第１インナリードと前記複数の第２インナリードは、交互に配置されており、
（ａ４）前記第１インナリードに形成された第１めっき層における第１領域の光反射率は、前記第１領域を除く前記第１めっき層の光反射率、又は前記第２インナリードに形成された第２めっき層の光反射率とは異なっており、
ここで、前記（ｃ）工程は、
（ｃ１）画像処理手段にて前記複数のインナリードを含む領域の画像データを取得する工程と、
（ｃ２）前記画像データ上の複数のインナリードのそれぞれの前記めっき層を認識する工程と、
（ｃ３）前記（ｃ２）工程にて認識した前記複数のインナリードのそれぞれが有する前記めっき層に前記複数のワイヤを接合する工程と、を有し、
ここで、前記（ｃ３）工程において、前記複数のワイヤのうち、前記第１インナリードと接合する第１ワイヤは、前記第１インナリードに形成された前記第１めっき層において、前記第１領域を除く領域に接合されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１領域は、コイニングにより形成されていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記複数のインナリードのそれぞれは、前記チップ搭載部側に位置する先端部を有しており、
前記めっき層は、前記複数のインナリードのそれぞれの前記先端部に形成され、
前記第１領域は、前記第１めっき層において前記先端部側に位置していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、特に半導体チップの主面に形成されたパッドとインナリードとがワイヤにより電気的に接続される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置（半導体パッケージ）の形態として、リードフレームのチップ搭載部に半導体チップを搭載し、半導体チップの主面に形成された複数のパッドと、チップ搭載部の周囲に配置されるインナリードとをワイヤを介して電気的に接続した半導体装置が知られている。
【０００３】
リードフレームの構成として、例えば、特許第３７１０６３３号公報（特許文献１）には、半導体チップを搭載するダイパッドを有し、ダイパッドの周囲にインナリードが配置され、インナリードのワイヤボンディング領域にはＡｇメッキ層が形成された構造が記載されている。
【０００４】
また、例えば特開平５−２９９５６６号公報（特許文献２）には、半導体装置用リードフレームの内部リードのうち、少なくとも１つ以上の内部リードの形状を先端から所定範囲内で他の内部リードの形状と異なる形状とすることが記載されている。
【特許文献１】特許第３７１０６３３号公報
【特許文献２】特開平５−２９９５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造工程に含まれるワイヤボンディング工程では、ワイヤボンディングを行うべきインナリードの位置を以下のように認識し、認識されたインナリードのワイヤボンディング領域にワイヤをボンディングする。すなわち、まず、撮像装置を用いてインナリードのワイヤボンディング領域周辺の画像を取得する。次に、画像処理装置を用いて取得した画像から各インナリードのワイヤボンディング領域の位置を１個ずつ認識する。ここで、インナリードの幅や配置ピッチが十分に確保されていれば、上記認識方法でもインナリードの位置を認識することができる。
【０００６】
ところが、近年の半導体装置の小型化および多機能化に伴って、インナリードの幅や配置ピッチは狭くなっている。例えば、半導体装置を小型化するためには、インナリードの幅および配置ピッチを狭小化する必要がある。また、多機能化にともなって半導体装置の外部端子の数が増加すると、これに伴ってインナリードの数も増大する。インナリードを増加させた半導体装置においても小型化の要求に応えるためには、インナリードの幅および配置ピッチを狭小化する必要がある。
【０００７】
かかる状況下、ワイヤボンディング工程において、上記認識方法でインナリードの位置を認識する場合、以下の新たな課題が生じることを本発明者は見出した。
【０００８】
すなわち、インナリードの幅および配置ピッチが狭小化することに伴い、画像処理装置における各ワイヤボンディング領域の認識範囲も狭くなる。このため、加工精度上の問題等により、インナリードに位置ずれ等が発生した場合、位置ずれの程度が僅かであっても、インナリードの位置が認識範囲から外れてしまう。つまり、インナリードの認識不良が発生する。
【０００９】
そこで、本発明者は、複数のインナリードを含む領域の画像データを、画像処理手段にて取得し、認識することで、インナリードの位置が認識範囲から外れてしまう問題を改善しようと試みた。
【００１０】
しかしながら、インナリードの幅や配置ピッチが狭小化すると、画像データ上の複数のインナリードのうち、ワイヤを接合するインナリードがどれか、判別し難く、やはりインナリードの認識不良が発生することが分かった。
【００１１】
ワイヤボンディング装置では、誤配線を防止するため、インナリードの認識不良が発生した場合には、一旦装置を停止し、オペレータが認識不良の原因を確認、修正して稼働する。したがって、この認識不良が多発すると、ワイヤボンディング工程の製造効率が極端に低下する。特に、上記の通り半導体装置が有するインナリードの数が増加傾向にある昨今においては、インナリードの認識不良に伴う一旦停止（チョコ停と呼ばれる）の頻度を低減することが、半導体装置の製造効率を向上させる上で重要な課題である。
【００１２】
また、インナリードの認識不良を防止する方法として、画像処理装置において、インナリードの位置を認識する際に、その認識範囲を広げる方法も考えられる。しかし、インナリードの幅および配置ピッチが狭い半導体装置において、単に認識範囲を広げるのみでは、隣り合う複数のインナリードを同時に認識してしまう可能性が高く、誤配線の原因となってしまう。
【００１３】
ここで、上記した特許文献２に記載されるようにインナリードの先端形状をそれぞれ異なる形状とすれば、複数のインナリードを同時に認識した場合であっても、該複数のインナリードを先端形状の違いによって識別することができるので、誤配線のリスクを軽減することはできる。
【００１４】
しかし、インナリードの先端形状をそれぞれ異なる形状とすることは非常に煩雑であり、リードフレームの製造効率が低下するので、リードフレームの製造コストが上昇するという新たな課題が生じる。また、インナリードの幅および配置ピッチが狭い場合、先端形状の加工も容易ではないため、先端形状をそれぞれ異なる形状とすることは非常に困難である。
【００１５】
なお、上記した特許文献２では、半導体装置用リードフレームの内部リードのうち、少なくとも１つ以上の内部リードの形状を先端から所定範囲内で他の内部リードの形状と異なる形状とする旨が記載されているが、複数の内部リードのうち、異なる形状の内部リードをどのような配列で配置するのかについては全く記載されていない。また、内部リードを認識する具体的手段についても記載されていない。
【００１６】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体チップの主面に形成されたパッドとインナリードとをワイヤにより電気的に接続する半導体装置の製造方法において、誤配線を防止しつつ、かつ、インナリードの認識不良を抑制することのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、本発明の一つの実施の形態における半導体装置の製造方法は、リードフレームのチップ搭載部に半導体チップを搭載するダイボンディング工程と、前記半導体チップの主面に形成された複数のパッドと、前記半導体チップの周囲に配置された複数のインナリードのワイヤボンディング領域とを、ワイヤを介してそれぞれ電気的に接続するワイヤボンディング工程と、を有している。また、前記ワイヤボンディング工程には、前記複数のインナリードを含む領域の画像データを画像処理手段が取得する工程と、前記画像処理手段が取得した前記画像データにおいて、隣り合う複数の前記インナリードを含む認識範囲内の前記インナリードの位置を認識する工程と、前記位置が認識されたインナリードの前記ワイヤボンディング領域に前記ワイヤを接合する工程と、が含まれる。ここで、前記複数のインナリードは、前記ワイヤボンディング領域の隣に配置される第１領域をそれぞれ有し、前記第１領域は、隣り合う前記インナリードが有する前記第１領域の光反射率が交互に異なるように配置されているものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
すなわち、誤配線を防止しつつ、かつ、インナリードの認識不良を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
＜半導体装置の構造＞
図１は、本実施の形態１の半導体装置における半導体チップの搭載面側の内部構造の一例を示す要部平面図、図２は図１に示す半導体装置の裏面側の内部構造の一例を示す要部平面図である。また、図３、図４はそれぞれ図１に示すＡ部、Ｂ部の要部拡大平面図である。また、図５、図６、図７はそれぞれ図１に示すＣ−Ｃ線に沿った要部断面図である。また、図８および図９はそれぞれ図３に示すＤ−Ｄ線、Ｅ−Ｅ線に沿った要部拡大断面図である。
【００２４】
なお、図１では、見易くするために各半導体チップの端子（パッド）間、あるいは端子−リード間を電気的に接続するワイヤ６の一部を図示し、他のワイヤ６は図示を省略している。また、図５、図６および図７では、各半導体チップの端子（パッド）間、あるいは端子−リード間の接続関係を示すために複数の断面について示している。
【００２５】
図１〜図９に示す本実施の形態１の半導体装置は、複数の半導体チップが樹脂製の封止体４の内部に埋め込まれた半導体パッケージであり、ここでは、封止体４から突出する外部端子である複数のアウタリード５ｂがガルウィング状に形成されたＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）１を一例として取り上げて説明する。
【００２６】
ＱＦＰ（半導体装置）１は、主面（第１主面）２ａに半導体素子及び複数のパッド（第１端子）２ｃが形成されたマイコンチップ（第１の半導体チップ）２を有している。また、ＱＦＰ１は、主面（第２主面）３ａに半導体素子及び複数のパッド（第２端子）３ｃが形成されるとともに、マイコンチップ２の横に並べて配置されたメモリチップ（第２の半導体チップ）３を有している。ここで、このマイコンチップ２の半導体素子（第1半導体素子）には、演算処理回路が形成されている。また、このメモリチップ３の半導体素子（第２半導体素子）には、メモリ回路が形成されている。
【００２７】
第１の半導体チップであるマイコンチップ２は、演算処理回路を有した半導体チップであり、例えば、マイクロプロセッサやチップセット等の機能が１チップに集積されたものである。
【００２８】
一方、第２の半導体チップであるメモリチップ３は、メモリ回路を有した半導体チップであり、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等である。メモリチップ３は例えば図１に示すように長方形の外形形状をなし、マイコンチップ２の１辺に沿って長手方向を有するように配置されている。
【００２９】
また、メモリチップ３は、マイコンチップ２の制御によって動作するものであり、したがって、図１に示すように、マイコンチップ２とメモリチップ３とでは、マイコンチップ２の方が端子数（パッド数）は多い。
【００３０】
また、マイコンチップ２のパッド２ｃの一部とメモリチップ３のパッド３ｃの一部とは、ワイヤ（第１のワイヤ）６ａを介して電気的に接続され、両チップ間で制御信号などの電気信号の伝達が行われる。このため、マイコンチップ２のメモリチップ３と対向する辺には、他の辺よりも多くのパッド２ｃが配置されている。
【００３１】
また、マイコンチップ２およびメモリチップ３の周囲には、複数のリードである複数のインナリード５ａと、これらのインナリード５ａとそれぞれ一体に形成され、かつ封止体４の側面４ａから突出する複数のアウタリード５ｂとが配置されている。マイコンチップ２のパッド２ｃの一部およびメモリチップ３のパッド３ｃの一部は、それぞれワイヤ（第２のワイヤ）６ｂ、ワイヤ（第３のワイヤ）６ｃを介してインナリード５ａと電気的に接続されている。封止体４の側面４ａから突出する複数のアウタリード５ｂはＱＦＰ１の外部接続端子となっている。
【００３２】
また、マイコンチップ２およびメモリチップ３の周囲にはマイコンチップ２あるいはメモリチップ３に電源電位を供給するための電源電位供給用リード５ｆと、基準電位を供給するための基準電位供給用リード５ｇが配置されている。マイコンチップ２およびメモリチップ３のパッド２ｃ、３ｃはそれぞれ、ワイヤ６ｂ、６ｃを介して電源電位供給用リード５ｆ、基準電位供給用リード５ｇに電気的に接続されている。なお、本実施の形態１では吊りリード５ｄおよびダイパッド５ｃ、５ｅを電源電位供給用リード５ｆの一部として兼用する構成について示している。これは電源電位供給用リード５ｆ、基準電位供給用リード５ｇのうちいずれか一方を吊りリード５ｄおよびダイパッド５ｃ、５ｅと兼用してＱＦＰ１の小型化を図るためである。
【００３３】
また、マイコンチップ２、メモリチップ３および各ワイヤ６は封止体４によりＱＦＰ１内に樹脂封止されている。つまり、ＱＦＰ１は複数の半導体チップ２、３を単一のパッケージに搭載したＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）型の半導体装置である。
【００３４】
また、マイコンチップ２は、ダイパッド（第１のチップ搭載部）５ｃに搭載されている。このダイパッド５ｃは、例えば図２に示すように中央部に開口部５ｃａを有する枠状の外形形状を有し、ＱＦＰ１の４つの角部の方向に放射状に延びるように配置される複数（図１では４本）の吊りリード５ｄに支持されている。詳細に説明すると、複数の吊りリード５ｄは、複数の吊りリード５ｄのそれぞれの端部（一端部）がダイパッド５ｃと連結するように、一体に形成されている。また、この端部と反対側の端部（他端部）は、封止体４の外縁部側に位置している。
【００３５】
ダイパッド５ｃは、枠形状となっているため、マイコンチップ２の裏面２ｂは開口部５ｃａにおいてダイパッド５ｃの裏面側に露出している。このため、マイコンチップ２の裏面２ｂにおいて、ダイパッド５ｃと対向する領域は、例えば、Ａｇペーストなどの接着剤を介してダイパッド５ｃに接着されているが、このダイパッド５ｃの裏面側に露出した部分は、封止体４の樹脂と密着している。
【００３６】
ダイパッド５ｃを枠形状とすることにより、マイコンチップ２の裏面２ｂと封止体４の樹脂とが密着する領域を確保することが出来るので、ＱＦＰ１におけるリフロークラックの発生を防ぐことができる。
【００３７】
また、本実施の形態１において、マイコンチップ２のダイパッド５ｃへの搭載方法はＡｇペーストによる接着に限定されるものではなく、接着層を有する接着テープであるＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）を介してマイコンチップ２をダイパッド５ｃ上に搭載してもよい。この場合、マイコンチップ２の裏面２ｂには接着層を有するＤＡＦが配置されているため、マイコンチップ２の裏面２ｂに樹脂が接触する場合に比べ、ＤＡＦに樹脂が接触する方が接着強度を向上することができる。これにより、ＱＦＰ１におけるリフロークラックの発生を更に防ぐことができる。
【００３８】
一方、メモリチップ３は、ダイパッド５ｃの横に配置されるダイパッド（メモリチップ用ダイパッド、第２のチップ搭載部）５ｅに搭載されている。ダイパッド５ｅは、例えば図１に示すように細長いバー状の板であり、ダイパッド５ｃの１辺に沿って長手方向を有するように配置されている。またダイパッド５ｅはダイパッド５ｃと一体に形成されている。
【００３９】
なお、メモリチップ３をダイパッド５ｅに搭載する手段としては、マイコンチップ２の搭載手段と同様に、Ａｇペーストなどの接着剤を用いて接着する方法、あるいはＤＡＦを用いて接着する方法を用いることができる。
【００４０】
ここで、ＱＦＰ１におけるインナリード５ａの幅および配置ピッチについて説明する。ＱＦＰ１が有するマイコンチップ２は上記の通り演算処理回路が形成された高機能の半導体チップである。このように高機能の半導体チップは、入出力する信号の種類や数が多いため、パッド３ｃの数も多くなる。したがって、ワイヤ６ｂを介してパッド２ｃと電気的に接続されるインナリード５ａの数もパッド２ｃの数に応じて多くなる。また、ＱＦＰ１は複数の半導体チップを有しているので、各半導体チップ（マイコンチップ２およびメモリチップ３）が有するパッド２ｃ、３ｃの数に応じてインナリード５ａの数が多くなる。本実施の形態１のように多ピンタイプのＱＦＰ１において、ＱＦＰ１の小型化を達成するためには、インナリード５ａの幅および隣り合うインナリード５ａの配置ピッチを狭くする必要がある。例えば、図３および図４に示す各インナリード５ａの幅は７５μｍ、隣り合うインナリード５ａの中心間距離（配置ピッチ）は１５５μｍと非常に狭い。
【００４１】
このように、インナリード５ａの幅および配置ピッチが狭いと、インナリード５ａにおけるワイヤ６を接合する領域、すなわちワイヤボンディング領域５ａａも狭くなる。また、ワイヤ６も密集して配線されることとなるので、隣り合うワイヤ６同士が接触することによる短絡を防止するためには、狭いワイヤボンディング領域５ａａに高精度でボンディングする技術が重要になる。
【００４２】
本実施の形態１における複数のインナリード５ａは、それぞれワイヤボンディング領域５ａａとワイヤボンディング領域５ａａの隣に配置される第１領域５ａｂとを有している。詳しく説明すると、インナリード５ａのワイヤボンディング領域５ａａが配置される面（上面）には、インナリード５ａの先端（チップ搭載部側）から外側方向にめっき層５ｈが形成され、該めっき層５ｈの一部がワイヤボンディング領域５ａａとなっている。
【００４３】
このめっき層５ｈはワイヤ６とインナリード５ａとの接合性（電気的接合性および機械的接合性）を向上させるために形成される。ワイヤ６を構成する材料には、一般に金（Ａｕ）などの貴金属が用いられるため、めっき層５ｈの最表面層には、金などの貴金属との接合性が良好な貴金属が用いられる。例えば、インナリード５ａの基材が４２アロイなど鉄（Ｆｅ）系の合金である場合には、インナリード５ａのワイヤ６を接合する側の表面に銅（Ｃｕ）と銀を順に積層させためっき層５ｈとすることができる。また、インナリード５ａの基材が銅合金である場合には、インナリード５ａのワイヤ６を接合する側の表面に純銅と銀を順に積層させためっき層５ｈとすることができる。
【００４４】
また、ワイヤボンディング領域５ａａの隣に配置される第１領域５ａｂは、隣り合うインナリード５ａが有する第１領域５ａｂの光反射率が交互に異なるように配置されている。詳しく説明すると、図３、図４、図８および図９に示すように、複数のインナリード５ａは第１領域５ａａにおけるめっき層５ｈの表面が押圧治具により押し潰された圧痕を有する第１インナリード５ａ１と、第１領域５ａａにおけるめっき層５ｈの表面が押し潰されていない（すなわち圧痕を有しない）第２インナリード５ａ２とが交互に配置されている。この圧痕は、例えば、リードフレームの形成段階で、金型などの治具で第１領域５ａｂを押し潰すことにより形成されている。図８に示すように、第１領域５ａｂに圧痕が形成されている第１インナリード５ａ１の場合、図９に示す圧痕を有しない第２インナリード５ａ２と比較して、表面の光反射率が低くなる。圧痕がついた領域ではその他の領域と比較して表面の平滑性が失われるためである。
【００４５】
本実施の形態１では、図３および図４に示すようにワイヤボンディング領域５ａａの隣に配置される第１領域５ａｂの光反射率が交互に異なるように配置することにより、ワイヤボンディング領域５ａａが狭い場合であっても高精度でワイヤ６をボンディングすることを可能とするものである。以下ＱＦＰ１の製造方法の説明とともにこの理由について詳細に説明する。
【００４６】
＜半導体装置の製造方法＞
次に図１〜図９に示すＱＦＰ１の製造方法について説明する。本実施の形態１のＱＦＰ１は以下のようにして得られる。図１０は本実施の形態１の半導体装置の製造に用いるリードフレームの半導体装置１個分に対応する部分を拡大して示す拡大平面図である。
【００４７】
（ａ）まず、図１０に示すリードフレーム５を準備する。本工程で準備するリードフレーム５は、図１に示す半導体装置（ＱＦＰ１）１個分に対応する単位リードフレーム（以下単にリードフレームと呼ぶ）が、リードフレーム５の支持枠（図示は省略）によって、平面的に複数個連結されたものを用いることができる。リードフレーム５は、ダイパッド（チップ搭載部）５ｃ、ダイパッド５ｃを支持する複数の吊りリード５ｄ、チップ搭載部５ｃの周囲に配置された複数のインナリード５ａ、および複数のインナリードのそれぞれと一体に形成された複数のアウタリード５ｂを有している。また、リードフレーム５に形成されたインナリード５ａ、アウタリード５ｂ、ダイパッド５ｃ、５ｅ、吊りリード５ｄ、電源電位供給用リード５ｆ、基準電位供給用リード５ｇは一体に形成され、タイバー５ｊやリードフレーム５の支持枠などを介してそれぞれ連結されている。
【００４８】
図１０に示すリードフレーム５は例えば、以下のようにして得られる。図１１〜図１４は図１０に示すリードフレームの製造工程を示す要部拡大断面図である。なお、図１１〜図１４では、後述するコイニング工程の説明をするため、図８に示す第１インナリード５ａ１断面を示しているが、コイニング工程を除き、図８に示す第１インナリード５ａ１と図９に示す第２インナリード５ａ２は同様の製造工程で形成する。したがって、コイニング工程以外の工程では、第１インナリード５ａ１と第２インナリード５ａ２とを区別せず、インナリード５ａとして説明する。
【００４９】
まず、図１０や図１１に示すように鉄系（例えば４２アロイなど）、あるいは銅系（例えば、銅、あるいは銅の表面にＮｉなどのめっき層を形成したもの）の薄板を用意してエッチング加工やプレス加工により所定のパターンでインナリード５ａ、アウタリード５ｂ、ダイパッド５ｃ、５ｅ、吊りリード５ｄ（図１０参照）、電源電位供給用リード５ｆ、基準電位供給用リード５ｇ、タイバー５ｊ（図１０参照）などを形成する。なお、本実施の形態１のように、インナリード５ａの数が多いリードフレーム５においては、各インナリード５ａの幅が狭くなるので、めっき層５ｈを形成する際にインナリード５ａの先端が変形するのを防止するため、複数のインナリード５ａの先端を連結した状態で後述するめっき層５ｈを形成し、その後各インナリード５ａを繋げている連結部分をパンチなどの切断治具により切断する。
【００５０】
次にめっき層形成工程として、図１２に示すようにインナリード５ａにワイヤ６を接合するためのめっき層５ｈを形成する。本工程では、リードフレーム５の非めっき領域（めっき層５ｈを形成しない領域）にめっきマスクを配置してこれを当接させた状態で、例えば電界めっき法（あるいは無電界めっき法）によってめっき層５ｈを形成する。めっき層５ｈは図１２に示すように、インナリード５ａの先端部を含む一部の上面（ワイヤボンディングを行う面）に選択的に形成する。
【００５１】
次にインナリード先端切断工程として、図１３に示すように、各インナリード５ａの先端を連結している連結部分をパンチなどの切断治具で打ち抜き加工を施し、切断する。本工程によりインナリード５ａの先端は図１０に示すようにそれぞれ切り離される。
【００５２】
次にコイニング工程として、図１４に示すように、第１インナリード５ａ１の先端部側（チップ搭載部側）に位置する第１領域５ａｂ（図８参照）をコイニングする。ここで、コイニングとは被加工物に金型などの押圧治具を押し付けることにより圧痕を形成する加工手段である。本実施の形態１では、めっき層５ｈを図８に示すように第１領域５ａｂを、ワイヤボンディング領域５ａａよりも低い位置まで押し込んで圧痕を形成する。また、先端部側に第１領域５ａｂを形成する理由は、コイニング加工上、先端部の方がインナリードを潰す加工時に発生する応力を逃がしやすくでき、インナリードの平坦度も維持できるためである。
【００５３】
以下、第１領域５ａｂに圧痕を形成する加工手段を説明する。図１５は本実施の形態１におけるコイニング金型の構造を示す要部断面図、図１６は図１５に示すコイニングパンチの主面（リードフレームと対向する面）側の平面図である。
【００５４】
図１５において、コイニング金型７は上型７ａと下型７ｂとを有し、この上下型７ａ、７ｂとでリードフレームを挟み込むことによりコイニングする。詳しく説明すると、上型７ａが有する押圧部７ｊからリードフレーム５の方向に押圧力を印加すると、上型７ａが有するコイニングパンチ７ｃはこの押圧力により下方に押し下げられる。この際、リードフレーム押さえ治具７ｄでリードフレーム５の一部を押さておくことによりリードフレームの位置ずれを防止することができる。
【００５５】
コイニングパンチ７ｃはリードフレーム５と対向して配置される主面側に複数の突出部７ｅを有している。この突出部７ｅは図３あるいは図４に示す第１インナリード５ａ１の第１領域ａｂの位置に対応して配置されている。
【００５６】
つまり、突出部７ｅはインナリード５ａの配列に沿って配置され、インナリード５ａの配列に対して１個おきに配置されている。また、突出部７ｅはその外周側の端部が図３あるいは図４に示す第１領域５ａｂの外周側の端部と揃うように配置されている。このため、図１５に示すコイニングパンチ７ｃを下型７ｂの方向に押し込むと、突出部７ｅがめっき層５ｈの第１領域５ａｂ（図３、図４参照）と当接し、さらに押し込むことにより第１領域５ａｂのめっき層５ｈは突出部７ｅに押圧されて塑性変形し、図８に示すような形状の圧痕が形成される。
【００５７】
このコイニング工程により、得られる複数のインナリード５ａは以下の構成を有する。すなわち、複数のインナリード５ａは複数の第１インナリード５ａ１と複数の第２インナリード５ａ２とを有している。また、複数の第１インナリード５ａ１には第１めっき層５ｈが、複数の第２インナリード５ａ２には、第２めっき層５ｈがそれぞれ形成されている。また、複数の第１インナリード５ａ１と複数の第２インナリード５ａ２とは、それぞれ交互に配置されている。また、第１インナリード５ａ１に形成された第１めっき層５ｈにおける第１領域５ａｂの光反射率は、第１領域５ａｂを除く第１めっき層５ｈの反射率、または／および第２インナリード５ａ２に形成された第２めっき層５ｈの光反射率とは異なる。
【００５８】
なお、コイニングによりめっき層５ｈを変形させる程度は、コイニングパンチ７ｃの裏面（主面の反対側に位置する面）上に配置される押し込み量の調整治具であるパンチ調整シム７ｆにより調整する。
【００５９】
次に、オフセット工程としてダイパッド５ｃ、５ｅの平面上の位置をインナリード５ａの平面位置からオフセット（本実施の形態１ではダウンセット）させる。このオフセット工程では、例えば、ポンチとダイを用いて吊りリード５ｄの所定箇所（例えば、図６の吊りリード５ｄの途中に細線で示す屈曲部）に曲げ加工を施すことにより行う。本工程では、吊りリード５ｄ（図１０参照）に加えて電源電位供給用リード５ｆおよび基準電位供給用リード５ｇについても所定の位置で曲げ加工が施される。なお、曲げ加工後のリードフレーム５を構成する各部材の断面における配置は、図５〜図７に示す各部材の配置、および後述する図１８に示す各部材の配置と同様なので図示は省略する。オフセット工程が終わると、図１０に示すリードフレーム５が得られる。
【００６０】
（ｂ）次に図１７に示す複数の半導体チップ、すなわちマイコンチップ２およびメモリチップ３を準備して、それぞれダイパッド５ｃおよびダイパッド５ｅに搭載（接合）する（ダイボンディング工程）。図１７は、図１０に示すリードフレームに複数の半導体チップであるマイコンチップおよびメモリチップを搭載した状態を示す要部拡大平面図、図１８は図１７に示すＦ−Ｆ線に沿った要部拡大断面図である。
【００６１】
ダイボンディング方法は一般に知られるボンディング方法を用いることができる。例えば、ダイパッド５ｃ、５ｅの所定の箇所にペースト状の接着剤を予め塗布した後、マイコンチップ２およびメモリチップ３の裏面２ｂ、３ｂをダイパッド５ｃ、５ｅにそれぞれ押し付けて接着固定させることができる。また、前述のようにＤＡＦなど接着層を有するフィルムをマイコンチップ２およびメモリチップ３の裏面２ｂ、３ｂに予め貼り付けておき、この状態でマイコンチップ２およびメモリチップ３を所定の位置に押し付けて接着固定しても良い。また、接着剤ペースト中にＡｇなどの導電性粒子を混合させた導電性接着剤（例えばＡｇペースト）を用いても良い。
【００６２】
（ｃ）次にワイヤボンディング工程としてマイコンチップ２、メモリチップ３、および複数のリードであるインナリード５ａのそれぞれを電気的に接続する。図１９は、図１７に示すリードフレームに搭載されたマイコンチップおよびメモリチップとインナリードとをワイヤを介して電気的に接続した状態を示す要部拡大平面図、図２０は図１９に示すＦ−Ｆ線に沿った要部拡大断面図である。
【００６３】
なお、図１９では、図１と同様に見易くするために各半導体チップの端子（パッド）間、あるいは端子−リード間を電気的に接続するワイヤ６の一部を図示し、他のワイヤ６は図示を省略している。
【００６４】
本工程では、マイコンチップ２およびメモリチップ３の主面２ａ、３ａに形成された複数のパッド２ｃ、３ｃと、マイコンチップ２およびメモリチップ３の周囲に配置された複数のインナリード５ａのワイヤボンディング領域５ａａ（図３および図４参照）とをワイヤ６を介してそれぞれ電気的に接続する。このとき、第１領域５ａｂをコイニングにより形成した場合は、この第１領域５ａｂにワイヤ６を接合しないことが好ましい。この理由は、コイニングにより、インナリードの先端部（チップ搭載部側）に形成されためっき層５ｈの膜厚、及び硬度が変わる（低下する）虞がある。また、めっき層５ｈの平坦度が粗くなるため、コイニングされた第１領域５ａｂにワイヤ６を接合すると、ワイヤ６の接合性（接合強度）が低下する虞がある。したがって、第１領域５ａｂにコイニングを施した第１インナリードについては、第１めっき層５ｈにおいて第１領域５ａｂを除く領域にワイヤ６を接続することにより、ワイヤ６の接合性の低下を防止することができる。
【００６５】
ここで、本実施の形態１のリードフレーム５は前述の通りインナリード５ａの幅および配置ピッチが狭いので、ワイヤ６同士の短絡を防止するためには、ワイヤボンディング領域５ａａの所定位置に高精度でボンディングを行うことが重要である。
【００６６】
以下、ワイヤボンディングを高精度で行う機構について説明する。図２１は本実施の形態１のワイヤボンディング装置の概要を示す要部斜視図、図２２は図２１に示すワイヤボンディング装置の画像処理部（画像処理手段）が取得した画像データの例を示す説明図である。また、図２３は本実施の形態１の比較例である画像データの例を示す説明図である。
【００６７】
図２１において、本実施の形態１のワイヤボンダ（ワイヤボンディング装置）８はカメラ（撮像手段）８ａ、８ｂと、鏡筒（プリズム）８ｃと、照明（照明手段）８ｄと、リードフレームフィーダ８ｅと、を含んでいる。
【００６８】
ワイヤボンディング工程では、ダイボンディング工程で各ダイパッドに半導体チップが搭載されたリードフレーム５がリードフレームフィーダ８ｅにより搬送される。ここで、ワイヤボンディングを高精度で行うためには、図３あるいは図４に示す各インナリード５ａにおけるワイヤボンディング領域５ａａの位置を高精度で検出する必要がある。
【００６９】
ワイヤボンディング領域５ａａの位置検出機構として、ワイヤボンダ８はカメラ８ａ、８ｂと、鏡筒（プリズム）８ｃと、照明（照明手段）８ｄとを備えている。まず、所定の位置に搬送されたリードフレーム５の一部に照明８ｄで照明光を照射する。続いて照明光を照射した状態でカメラ８ａ、８ｂによりリードフレーム５の一部を撮像し、画像データを取得する。
【００７０】
なお、図２１では２種類のカメラ８ａ、８ｂを用いて撮像を行う例を示しているが、これは、位置検出の対象物の寸法に応じて倍率の異なるカメラ８ａ、８ｂを使い分けるためである。一般に半導体チップの主面に形成されるパッドは、インナリードのワイヤボンディング領域よりも（平面）寸法が小さい。したがって、パッドの位置検出を行うための画像データを取得する際には、高倍率のカメラ８ｂを用い、インナリードの位置検出を行う場合には、カメラ８ｂよりも倍率が低いカメラ８ａを用いて撮像する。ただし、インナリードの寸法によっては、カメラ８ｂを用いてインナリードを撮像しても良い。本実施の形態１では倍率が低いカメラ８ａでも十分に高精度で位置検出を行うことができるので、カメラ８ａによる撮像について説明する。
【００７１】
撮像工程では、図２１に示す光学系経路Ｌを通じてインナリード５ａ（図１９参照）を含むリードフレーム５の領域を撮像する。ここで、照明８ｄにより照射された照明光はリードフレームの表面で反射して光学系経路Ｌを通じてカメラ８ａに伝達され、カメラ８ａで、例えば図２２に示すような画像データ９が得られる。
【００７２】
得られた画像データ９は、カメラ８ａと電気的に接続される画像処理装置（画像処理手段；図示は省略）に送られ画像処理装置が取得する。画像処理装置では、図２２に示すように取得した画像データ９において、認識範囲９ａ内のインナリード５ａの位置を認識する。本実施の形態１では、インナリード５ａの位置は、複数のインナリード５ａに形成されためっき層を認識することにより行う。
【００７３】
ここで、本実施の形態１の比較例である画像データ１０を示す図２３のように、隣り合うインナリード５ａの識別が出来ない場合、認識範囲１０ａはインナリード５ａ毎に設定する必要がある。複数のインナリードを１個の認識範囲１０ａに含めると、どちらのインナリード５ａにワイヤボンディングを行うのか判らず、誤配線の原因となるからである。
【００７４】
ところが、本実施の形態１のようにインナリード５ａの幅および配置ピッチが狭くなると、加工精度などの問題により、インナリード５ａの位置が所定の位置からずれる場合がある。また、上記したオフセット工程などで、インナリード５ａの位置がずれる場合もある。
【００７５】
図２３に示すように狭い認識範囲でインナリード５ａの位置を検出する場合、インナリード５ａの位置がずれると、インナリード５ａの位置を正しく認識できなくなる。つまり、インナリード５ａの認識不良が発生する。インナリード５ａの認識不良が発生すると、ワイヤボンダ８は認識不良の信号を出力し、一旦作業を中止する。この場合、オペレータが認識不良の原因を確認、修正して再稼働する。したがって、この認識不良が多発すると、ワイヤボンディング工程の製造効率が極端に低下する。
【００７６】
そこで、本実施の形態１では、図２２に示すように、隣り合う複数のインナリード５ａを含む認識範囲９ａ内のインナリード５ａの位置を認識することとした。つまり、１個の認識範囲内に複数の隣り合うインナリード５ａが含まれるように認識範囲９ａを設定した。これにより、認識範囲９ａの平面積が図２３に示す比較例と比べ、大幅に拡張されるため、インナリード５ａの位置がずれていても認識不良の発生を防止ないしは抑制することができる。
【００７７】
ここで、本実施の形態１では、１個の認識範囲９ａ内に複数の隣り合うインナリード５ａが含まれるので、複数のインナリード５ａを識別する必要がある。そこで、本実施の形態１では、図３および図４に示すように、インナリード５ａが有するワイヤボンディング領域５ａａの隣に配置される第１領域５ａｂの光反射率が交互に異なるように配置した。
【００７８】
これにより、第１領域５ａｂでは、隣り合う第１領域の光反射率が異なるので、得られる画像データ９においても、図２２に示すように第１領域５ａｂに相当する領域の明度が交互に異なることとなる。したがって、隣り合う第１領域５ａｂの明度の差により、複数のインナリード５ａを識別することができる。言い換えれば、本実施の形態１のＱＦＰ１の製造方法には、認識範囲９ａ内の複数のインナリード５ａを識別する工程が含まれる。
【００７９】
つまり、本実施の形態１では、隣り合う第１領域５ａｂに交互に圧痕を形成することにより、画像データ９における認識範囲９ａ内の隣り合う複数のインナリード５ａを識別することができるので、認識範囲９ａの面積を拡大することができる。このため、誤配線を防止しつつ、かつ、インナリード５ａの認識不良を抑制することができる。
【００８０】
また、本実施の形態１では、隣り合う第１領域５ａｂの明度の差を生じさせる手段として、圧痕を形成する方法を用いている。したがって、例えばインナリード５ａの形状をそれぞれ異なる形に形成する方法と比較して極めて容易に加工することができる。
【００８１】
また、本実施の形態１では、第１領域５ａｂをワイヤボンディング領域５ａａの隣に配置する。詳しくはワイヤボンディング領域５ａａに隣接して配置している。このため、ワイヤボンディング領域５ａａの直近の領域で、明度の差が生じることとなるため、低倍率のカメラ８ａであってもワイヤボンディング領域５ａａの位置を十分な精度で検出することができる。つまり、ワイヤボンダ８に改造を加えることなく、高精度な位置検出を行うことができる。
【００８２】
また、第１領域５ａｂをワイヤボンディング領域５ａａよりも半導体チップ（マイコンチップ２あるいはメモリチップ３）から近い側に配置する。これにより、第１領域５ａｂに圧痕を形成する際にコイニングパンチ７ｃを容易に位置合わせすることができる。
【００８３】
次に、ワイヤボンディングを行うインナリード５ａの位置（詳しくはインナリード５ａが有するワイヤボンディング領域の位置）を検出した後、ワイヤボンディング領域５ａａに図１９、図２０に示すようにワイヤ６を接合する。
【００８４】
ワイヤボンディング工程では、例えば、熱、圧力、超音波などを利用して第１ボンドをする箇所（本実施の形態１ではパッド２ｃあるいはパッド３ｃ）にワイヤ６の先端を接合する。その後、ワイヤ６を供給しながら第２ボンドをする箇所（本実施の形態１ではインナリード５ａ、電源電位供給用リード５ｆ、基準電位供給用リード５ｇ、あるいはパッド３ｃ）まで所定のループ形状を形成しながら誘導する。その後、第２ボンドをする箇所に熱、圧力、超音波などを利用して接合し、余剰のワイヤ６を切断する。余剰のワイヤ６を切断する際には、第２ボンドをする箇所にワイヤ６を把持する治具をこすりつけて切断する。
【００８５】
（ｄ）次に、リードフレーム５に搭載されたマイコンチップ２およびメモリチップ３を封止４により樹脂封止する。図２４は、図１９に示すリードフレームに搭載されたマイコンチップ、メモリチップおよびワイヤを樹脂封止した状態を示す要部拡大平面図、図２５は図２４に示すＦ−Ｆ線に沿った要部拡大断面図である。
【００８６】
本工程では、例えば、単位リードフレーム５毎にキャビティが形成された金型（上金型と下金型）とでリードフレーム５を挟み込み、該キャビティ内に封止樹脂を注入、硬化させる。封止樹脂が硬化した後、金型を取り外すと、図２４に示す半導体装置１個分に相当する単位リードフレーム毎に封止体４が形成され、封止体４の側面からアウタリード５ｂが導出された状態となる。
【００８７】
（ｅ）次に、連結されている複数の単位リードフレーム５をそれぞれ切り離して個片化する。この際複数のアウタリード５ｂなどを連結しているタイバー５ｊを切断するとともにアウタリード５ｂを図５〜図７に示す形状に成形することにより図１〜図９に示すＱＦＰ１が得られる。
【００８８】
＜変形例＞
本実施の形態１では、複数の半導体チップが、横に並んで配置されたＱＦＰ１について説明したが、ＱＦＰ１の他にも種々の半導体装置に適用することができる。以下図２６および図２７を用いて本実施の形態１の変形例であるＱＦＰ１１について説明する。
【００８９】
図２６は、本実施の形態１の変形例である半導体装置における半導体チップの搭載面側の内部構造の一例を示す要部平面図、図２７は図２６に示すＧ−Ｇ線に沿った要部断面図である。
【００９０】
なお、図２６では、図１と同様に見易くするために各半導体チップの端子（パッド）間、あるいは端子−リード間を電気的に接続するワイヤ６の一部を図示し、他のワイヤ６は図示を省略している。また、図２７では各半導体チップの端子（パッド）間、あるいは端子−リード間の接続関係を示すため複数の断面におけるワイヤ６を重ねて示している。また、図２６および図２７に示すＱＦＰ１１の説明においては、図１〜図９に示すＱＦＰ１との相違点のみ説明し、その他の重複する説明は省略し、必要に応じて図１〜図９を参照して説明する。
【００９１】
図２６および図２７においてＱＦＰ１１は、マイコンチップ２の主面側に第２の半導体チップであるメモリチップ３ｄ、３ｅが積層されている。メモリチップ３ｄ、３ｅは、それぞれパッド３ｃが形成された主面３ａと、その反対側に位置する裏面３ｂとを有している。また、メモリチップ３ｄ、３ｅは、それぞれ裏面３ｂがマイコンチップ２の主面２ａと対向するように配置され、例えばＤＡＦ（図示は省略）など接着層を有する接着テープを介して主面２ａ上に固定されている。つまり、ＱＦＰ１１は複数の半導体チップを積層して搭載し、これら積層された複数の半導体チップを封止体４で一括して封止する積層タイプの半導体装置である。
【００９２】
ＱＦＰ１１のように積層タイプの半導体装置においては、上段側に配置される半導体チップであるメモリチップ３ｄ、３ｅのパッド３ｃとインナリード５ａとがワイヤ６を介して電気的に接続される。したがって、ＱＦＰ１１の平面寸法を図１〜図９に示すＱＦＰ１と同程度に収めるためには、インナリード５ａの幅および配置ピッチは更に狭くする必要がある。
【００９３】
また、ＱＦＰ１１では、積層された複数の半導体チップのそれぞれのパッド２ｃ、３ｃにワイヤ６が接続されるので図２６に示すように複数のワイヤ６を立体的に交叉させて配線している。このように複数のワイヤ６を立体的に交叉させる場合、ワイヤボンディング工程におけるボンディングの位置精度が特に重要となる。ボンディング位置がずれることにより、交叉するワイヤ６同士が短絡する可能性がより高いからである。
【００９４】
しかしながら、図２６および図２７に示すＱＦＰ１１も、図１〜図９に示すＱＦＰ１と同様にワイヤボンディング領域５ａａの隣に配置される第１領域５ａｂを有している。そして隣り合うインナリード５ａが有する第１領域５ａｂに交互に圧痕を形成することにより、光反射率が交互に異なるようにしている。
【００９５】
このため、ＱＦＰ１１の製造工程中、ワイヤボンディング工程において、画像データにおける認識範囲内の隣り合う複数のインナリード５ａを識別することができるので、認識範囲の面積を拡大することができる。したがって、誤配線を防止しつつ、かつ、インナリード５ａの認識不良を抑制することができる。
【００９６】
（実施の形態２）
本実施の形態２では、前記実施の形態１で説明した第１領域５ａｂの配置について別の実施態様について説明する。図２８は本実施の形態２の半導体装置におけるインナリードの一部を拡大して示す要部拡大平面図、図２９は図２８に示すＨ−Ｈ線に沿った要部拡大断面図である。なお、図２８および図２９に示すＱＦＰ１２の構造および製造方法は、以下で説明する相違点を除き、前記実施の形態１で説明したＱＦＰ１あるいはＱＦＰ１１と同様であるので、ＱＦＰ１２の説明においてはＱＦＰ１との相違点のみ説明し、その他の重複する説明は省略し、必要に応じて図１〜図２７を参照して説明する。
【００９７】
前記実施の形態１ではインナリード５ａが有する第１領域５ａｂをワイヤボンディング領域５ａａよりも半導体チップ（マイコンチップ２あるいはメモリチップ３；図１参照）から近い側に配置する構成について説明した。図２８および図２９に示す本実施の形態２のＱＦＰ（半導体装置）１２においては、第１領域５ａｂはワイヤボンディング領域５ａａよりも半導体チップ（マイコンチップ２あるいはメモリチップ３；図１参照）から遠い側に配置している。
【００９８】
このため、ワイヤボンディング領域５ａａを半導体チップ側に近づけることができるので、ワイヤ６のループ距離を短くすることができる。ただし、ＱＤＰ１２の第１領域５ａｂに圧痕を形成する際には、ワイヤボンディング領域５ａａの外周側に圧痕を形成する必要がある。このため、前記実施の形態１で説明した図１５に示すコイニング金型７において、コイニングパンチ７ｃに加える押圧力のバランスが崩れると突出部７ｅがインナリード５ａと接触し、その表面を傷つける懸念がある。したがって、本実施の形態２においては、前記実施の形態１で説明したコイニング工程よりもコイニングパンチ７ｃとリードフレーム５との位置合わせの精度を向上させる必要がある。
【００９９】
（実施の形態３）
本実施の形態３では、前記実施の形態１で説明した第１領域５ａｂの配置について別の実施態様について説明する。図３０は本実施の形態３の半導体装置におけるインナリードの一部を拡大して示す要部拡大平面図、図３１は図３０に示すＪ−Ｊ線に沿った要部拡大断面図である。なお、図３０および図３１に示すＱＦＰ１３の構造および製造方法は、以下で説明する相違点を除き、前記実施の形態１、２で説明したＱＦＰ１、１１、１２と同様であるので、ＱＦＰ１３の説明においてはＱＦＰ１との相違点のみ説明し、その他の重複する説明は省略し、必要に応じて図１〜図２７を参照して説明する。また、図３０における第１インナリード５ａ１の断面構造は前記実施の形態１で説明した図８と同様なので図示を省略する。
【０１００】
前記実施の形態１では第１インナリード５ａ１が有する第１領域５ａｂに対して圧痕を形成し、第２インナリード５ａ２が有する第１領域５ａｂに対しては圧痕を形成しないことにより、隣り合う第１インナリード５ａ１、５ａ２の光反射率を異ならせる態様について説明した。図３０および図３１に示す本実施の形態３のＱＦＰ（半導体装置）１３では、第１インナリード５ａ１、５ａ２がそれぞれ有する第１領域５ａｂの全てに圧痕が形成されている。
【０１０１】
ただし、本実施の形態３では、隣り合う第１インナリード５ａ１、５ａ２毎に、第１領域５ａｂの面積が異なるように配置されている。圧痕を形成した第１領域５ａｂは、前述のように光反射率が低下するので、ワイヤボンディング領域５ａａとは光反射率が異なる。
【０１０２】
したがって、隣り合う第１インナリード５ａ１、５ａ２毎に、第１領域５ａｂの面積が異なるように配置することにより、ワイヤボンディング工程において、複数の第１、第２インナリード５ａ１、５ａ２を１個の認識範囲内に含めたとしても、第１領域５ａｂの面積の差に起因して明度の差が生じるので、インナリード５ａ１、５ａ２を識別することができる。したがって、誤配線を防止しつつ、かつ、インナリード５ａの認識不良を抑制することができる。
【０１０３】
ここで、本実施の形態３のように全ての第１領域に圧痕を形成する場合、前記実施の形態１で説明した効果に加え、コイニング工程において、コイニングパンチの位置合わせをさらに容易にすることができる。
【０１０４】
すなわち、前記実施の形態１で説明したように圧痕の有無によって光反射率を異ならせる方法の場合、コイニング工程において、図１５に示すコイニングパンチ７ｃの突出部３ｅが圧痕を形成しない第２インナリード５ａ２に当接しないように位置合わせを行う必要があるので、比較的精度良く位置合わせを行う必要がある。
【０１０５】
一方、本実施の形態３によれば、圧痕が形成された第１領域５ａｂの面積の差により光反射率を異ならせるので、仮にコイニングパンチ７ｃの位置が若干ずれて、コイニングパンチ７ｃの突出部３ｅが第２インナリード５ａ２に当接した場合であっても、第１領域５ａｂの面積の差が生じれば光反射率を異ならせることができる。
【０１０６】
したがって、前記実施の形態１と比較してコイニングパンチ７ｃの位置合わせ精度をラフにすることができるので、位置合わせをさらに容易にすることができる。また、本実施の形態３では、隣り合う第１、第２インナリード５ａ１、５ａｂのいずれにおいてもコイニングを行う領域である第１領域５ａｂは、第１、第２インナリード５ａ１、５ａｂの先端部（チップ搭載部側に位置する先端部）側に位置している。したがって、前記実施の形態１で説明したようにコイニング加工上、先端部の方がインナリード５ａを潰す加工時に発生する応力を逃がしやすくでき、インナリード５ａの平坦度も維持できる。
【０１０７】
（実施の形態４）
本実施の形態４では、前記実施の形態１で説明した第１領域５ａｂの光反射率を異ならせる別の実施態様について説明する。図３２は本実施の形態４の半導体装置におけるインナリードの一部を拡大して示す要部拡大平面図、図３３は図３２に示すＫ−Ｋ線に沿った要部拡大断面図である。なお、図３２および図３３に示すＱＦＰ１４の構造および製造方法は、以下で説明する相違点を除き、前記実施の形態１、２、３で説明したＱＦＰ１、１１、１２、１３と同様であるので、ＱＦＰ１４の説明においてはＱＦＰ１との相違点のみ説明し、その他の重複する説明は省略し、必要に応じて図１〜図２７を参照して説明する。また、図３２における第２インナリード５ａ２の断面構造は前記実施の形態１で説明した図９と同様なので図示を省略する。
【０１０８】
前記実施の形態１では第１インナリード５ａ１が有する第１領域５ａｂに対して圧痕を形成し、第２インナリード５ａ２が有する第１領域５ａｂに対しては圧痕を形成しないことにより、隣り合う第１、第２インナリード５ａ１、５ａ２の光反射率を異ならせる態様について説明した。図３２および図３３に示す本実施の形態４のＱＦＰ（半導体装置）１４では、インナリード５ａ１が有する第１領域５ａｂには光吸収材層１５が形成され、第２インナリード５ａ２が有する第１領域５ａｂには光吸収材層１５が形成されず、めっき層５ｈが露出している。
【０１０９】
前記実施の形態１で説明したように、画像処理装置において、複数の第１、第２インナリード５ａ１、５ａ２を１個の認識範囲内に含めるためには、画像処理装置が第１、第２インナリード５ａ１、５ａ２をそれぞれ識別可能であることが必要である。したがって、画像処理装置が５ａ１、５ａ２を識別するという観点からは、光反射率を異ならせるための手段は圧痕の形成には限定されず、本実施の形態４のように第１領域５ａｂに交互に光吸収材層１５を形成する方法を用いることができる。
【０１１０】
光吸収材層１５としてはインナリード５ａの電気的特性や、耐久性、あるいは封止体４との密着性に悪影響を与えないものであれば、特に限定はされないが、リードフレームの製造工程を容易にするため、容易に形成できるものが好ましい。このような観点から顔料を含有する有色の塗料が好ましい。塗料であれば、第１領域５ａｂに開口部を有するマスクをリードフレームに位置合わせして当接させ、該開口部から塗料を塗布することにより容易に形成できるので、製造工程の効率化が図れる。
【０１１１】
また、光吸収材層１５の色調は、例えば、黒色など、白色よりも暗色の色が好ましい。暗色の方が光の吸収係数が高く、光反射率に差が生じやすいからである。
【０１１２】
（実施の形態５）
本実施の形態５では、前記実施の形態１で説明した第１領域５ａｂに圧痕を形成する別の実施態様について説明する。図３４は本実施の形態５における金型の構造の概要を示す要部拡大断面図である。なお、本実施の形態５では、前記実施の形態１で説明したＱＦＰ１の製造方法の別の態様を一例として説明する。したがって、本実施の形態５では前記実施の形態１で説明したコイニング金型７との相違点のみを説明し、その他の説明は省略する。
【０１１３】
前記実施の形態１では、複数のインナリード５ａの先端を連結部を切断する工程と第１インナリード５ａ１の第１領域５ａｂに圧痕を形成する工程とを独立して別々に行う方法について説明した。図３４に示す本実施の形態５の金型１６はこれらを同一工程内で一括して行うものである。
【０１１４】
図３４に示すように本実施の形態５の金型１６は、上型７ａにコイニングパンチ７ｃとは独立して上下動作するインナリード連結部カットパンチ７ｇを有している。また、金型１６の受けダイとしての下型７ｂには、インナリード５ａの連結部の配置に沿って凹部７ｈが設けられている。
【０１１５】
金型１６において、前記実施の形態１と同様に上型ａの押圧部から押圧力をリードフレーム５の方向に印加すると、コイニングパンチ７ｃおよびインナリード連結部カットパンチ７ｇは押圧部から印加される押圧力により下方に押し下げられる。
【０１１６】
ここで、コイニングパンチ７ｃの突出部７ｅおよびインナリード連結部カットパンチ７ｇがめっき層５ｈの表面と当接すると、めっき層５ｈからの反力を受ける。このコイニングパンチ７ｃが当接する領域の下側には土台となる下型７ｂの面が配置されるが、インナリード連結部カットパンチ７ｇが当接する領域の下側には凹部７ｈが配置されている。また、コイニングパンチ７ｃは裏面側に押し込み量の調整治具であるパンチ調整シム７ｆが配置されている。このためコイニングパンチ７ｃはこの反力の影響をインナリード連結部カットパンチ７ｇよりも多く受ける。
【０１１７】
したがって、さらに押圧力を印加すると、コイニングパンチ７ｃは反力の影響により、めっき層５ｈに圧痕を形成するに留まるが、インナリード連結部カットパンチ７ｇは更に下方に押し下げられ、最終的には連結部を切断する。
【０１１８】
本実施の形態５によれば、複数のインナリード５ａの先端を連結部を切断する工程と第１インナリード５ａ１の第１領域５ａｂに圧痕を形成する工程とを同一工程内で一括して行うことができるので、製造工程を短縮し、製造効率を向上させることができる。
【０１１９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２０】
例えば、積層タイプのＱＦＰ１１については実施の形態１のみで説明したが、実施の形態２〜実施の形態５で説明した技術を積層タイプのＱＦＰ１１に適用しても良い。積層タイプの半導体装置においては実施の形態１で説明したように、インナリードの幅および配置ピッチがより狭くなるので、特に有効である。
【０１２１】
また、実施の形態１〜５では、ＱＦＰ型の半導体装置について説明したが、アウタリード５ｂが封止体４の下面（実装面）から露出するＱＦＮ型の半導体装置に適用しても良い。
【産業上の利用可能性】
【０１２２】
本発明は、特に半導体チップの主面に形成されたパッドとインナリードとがワイヤにより電気的に接続されるＱＦＰなどの半導体装置に利用可能である。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１の実施の形態である半導体装置の内部構造の一例を示す要部平面図である。
【図２】図１に示す半導体装置の裏面側の内部構造の一例を示す要部平面図である。
【図３】図１に示すＡ部の要部拡大平面図である。
【図４】図１に示すＢ部の要部拡大平面図である。
【図５】図１に示すＣ−Ｃ線に沿った要部断面図である。
【図６】図１に示すＣ−Ｃ線に沿った要部断面図である。
【図７】図１に示すＣ−Ｃ線に沿った要部断面図である。
【図８】図３に示すＤ−Ｄ線に沿った要部拡大断面図である。
【図９】図３に示すＥ−Ｅ線に沿った要部拡大断面図である。
【図１０】本発明の第１の実施の形態である半導体装置の製造に用いるリードフレームの半導体装置１個分に対応する部分を拡大して示す拡大平面図である。
【図１１】図１０に示すリードフレームの製造工程を示す要部拡大断面図である。
【図１２】図１０に示すリードフレームの製造工程のうち、めっき層形成工程を示す要部拡大断面図である。
【図１３】図１０に示すリードフレームの製造工程のうち、インナリードの先端を連結している連結部分を切断する工程を示す要部拡大断面図である。
【図１４】図１０に示すリードフレームの製造工程のうち、コイニング工程を示す要部拡大断面図である。
【図１５】本発明の第１の実施の形態におけるコイニング金型の構造を示す要部断面図である。
【図１６】図１５に示すコイニングパンチの主面（リードフレームと対向する面）側の平面図である。
【図１７】図１０に示すリードフレームに複数の半導体チップであるマイコンチップおよびメモリチップを搭載した状態を示す要部拡大平面図である。
【図１８】図１７に示すＦ−Ｆ線に沿った要部拡大断面図である。
【図１９】図１７に示すリードフレームに搭載されたマイコンチップおよびメモリチップとインナリードとをワイヤを介して電気的に接続した状態を示す要部拡大平面図である。
【図２０】図１９に示すＦ−Ｆ線に沿った要部拡大断面図である。
【図２１】本発明の第１の実施の形態におけるワイヤボンディング装置の概要を示す要部斜視図である。
【図２２】図２１に示すワイヤボンディング装置の画像処理部（画像処理手段）が取得した画像データの例を示す説明図である。
【図２３】本発明の第１の実施の形態に対する比較例である画像データの例を示す説明図である。
【図２４】図１９に示すリードフレームに搭載されたマイコンチップ、メモリチップおよびワイヤを樹脂封止した状態を示す要部拡大平面図である。
【図２５】図２４に示すＦ−Ｆ線に沿った要部拡大断面図である。
【図２６】本発明の第１の実施の形態に対する変形例である半導体装置における半導体チップの搭載面側の内部構造の一例を示す要部平面図である。
【図２７】図２６に示すＧ−Ｇ線に沿った要部断面図である。
【図２８】本発明の第２の実施の形態である半導体装置におけるインナリードの一部を拡大して示す要部拡大平面図である。
【図２９】図２８に示すＨ−Ｈ線に沿った要部拡大断面図である。
【図３０】本発明の第３の実施の形態である半導体装置におけるインナリードの一部を拡大して示す要部拡大平面図である。
【図３１】図３０に示すＪ−Ｊ線に沿った要部拡大断面図である。
【図３２】本発明の第４の実施の形態である半導体装置におけるインナリードの一部を拡大して示す要部拡大平面図である。
【図３３】図３２に示すＫ−Ｋ線に沿った要部拡大断面図である。
【図３４】本発明の第５の実施の形態における金型の構造の概要を示す要部拡大断面図である。
【符号の説明】
【０１２４】
１、１１、１２、１３、１４  ＱＦＰ（半導体装置）
２  マイコンチップ（第１の半導体チップ）
２ａ  主面（第１主面）
２ｂ  裏面（第１裏面）
２ｃ  パッド（第１端子）
３、３ｄ、３ｅ  メモリチップ（第２の半導体チップ）
３ａ  主面（第２主面）
３ｂ  裏面（第２裏面）
３ｃ  パッド（第２端子）
４  封止体
４ａ  側面
５  リードフレーム
５ａ  インナリード
５ａ１  第１インナリード
５ａ２  第２インナリード
５ａａ  ワイヤボンディング領域
５ａｂ  第１領域（コイニング領域）
５ｂ  アウタリード
５ｃ、５ｋ  ダイパッド（第１のチップ搭載部）
５ｃａ  開口部
５ｄ  吊りリード
５ｅ  ダイパッド（第２のチップ搭載部）
５ｆ  電源電位供給用リード
５ｇ  基準電位供給用リード
５ｈ  めっき層
５ｊ  タイバー
６  ワイヤ
６ａ  ワイヤ（第１のワイヤ）
６ｂ  ワイヤ（第２のワイヤ）
６ｃ  ワイヤ（第３のワイヤ）
７  コイニング金型
７ａ  上型
７ｂ  下型
７ｃ  コイニングパンチ
７ｄ  リードフレーム押さえ治具
７ｅ  突出部
７ｆ  パンチ調整シム
７ｇ  インナリード連結部カットパンチ
７ｈ  凹部
７ｊ  押圧部
８  ワイヤボンダ（ワイヤボンディング装置）
８ａ、８ｂ  カメラ（撮像手段）８ａ、８ｂ
８ｃ  鏡筒（プリズム）
８ｄ  照明（照明手段）
８ｅ  リードフレームフィーダ
９、１０  画像データ
９ａ、１０ａ  認識範囲
１５  光吸収材層
１６  金型
Ｌ  光学系経路
【図１】
2010003909.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010003909.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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