(57)【要約】【課題】本発明は、安定した動作信頼性を確保しつつ、全体的にセルのサイズを減少させ、これによって高集積メモリ素子に適用可能な不揮発性メモリセル及びその製造方法を提供する。【解決手段】基板内に形成されたドレイン領域と、前記ドレイン領域と離隔して前記基板内に形成されたソース領域と、前記ドレイン領域と前記ソース領域との間の前記基板上に形成されたフローティングゲートと、前記ドレイン領域が形成された方向に前記基板内に形成されたハロー領域と、前記フローティングゲートの側壁に形成された誘電膜と、前記フローティングゲートの少なくとも一側壁と重なるように前記誘電膜上に形成されたコントロールゲートと、を備える不揮発性メモリセルを提供する。【選択図】図５
2010192895.tif 000002
【特許請求の範囲】
【請求項１】
基板内に形成されたドレイン領域と、
前記ドレイン領域と離隔され前記基板内に形成されたソース領域と、
前記ドレイン領域と前記ソース領域との間の前記基板上に形成されたフローティングゲートと、
前記ドレイン領域が形成された方向に前記基板内に形成されたハロー領域と、
前記フローティングゲートの側壁に形成された誘電膜と、
前記フローティングゲートの少なくとも一側壁と重なるように前記誘電膜上に形成されたコントロールゲートと、
を備えることを特徴とする不揮発性メモリセル。
【請求項２】
前記コントロールゲートと前記ソース領域との間の前記基板内に形成され、前記ソース領域よりも濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、またはドリフト領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
前記ドレイン領域は、前記ソース領域よりも前記フローティングゲートに近接して形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項４】
前記ソース領域は、前記コントロールゲートと離隔され形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項５】
前記誘電膜は、酸化膜と窒化膜とが交互に積層された積層膜で形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項６】
前記ドレイン領域は、一部が前記コントロールゲートと重なるように形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項７】
前記フローティングゲートと前記基板との間に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜よりも厚く前記コントロールゲートと前記基板との間に形成されたゲート絶縁膜と、
をさらに備えることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項８】
前記フローティングゲートの上部に形成されたハードマスクをさらに備え、
前記ハードマスクは、酸化膜、窒化膜、及びこれらの積層膜のうちの選択されたいずれか１つで形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項９】
前記ハロー領域は、前記誘電膜と重なるように形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項１０】
前記コントロールゲートは、前記誘電膜上にスペーサ形態で形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項１１】
前記誘電膜は、前記フローティングゲートと前記コントロールゲートとの間に形成され、または前記フローティングゲートの側壁を取り囲むように形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項１２】
前記コントロールゲート及び前記誘電膜の側壁に形成されたスペーサをさらに備えることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項１３】
前記フローティングゲートは、表面に凹凸部を有し、
前記凹凸部は、前記コントロールゲートと重なるように形成されたことを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項１４】
基板上にフローティングゲートを形成するステップと、
前記フローティングゲートの上部にハードマスクを形成するステップと、
前記フローティングゲート及び前記ハードマスクの側壁に誘電膜を形成するステップと、
前記フローティングゲートの少なくとも一側壁と重なるように前記誘電膜上にコントロールゲートを形成するステップと、
前記基板内にハロー領域を形成するステップと、
前記ハロー領域が形成された前記誘電膜の一方側に露出した前記基板内にドレイン領域を形成するステップと、
前記基板内にソース領域を形成するステップと、
を含むことを特徴とする不揮発性メモリセルの製造方法。
【請求項１５】
前記ドレイン領域を形成するステップの後、前記ソース領域が形成された方向に形成されたコントロールゲートの一方側に露出した前記基板内に、前記ソース領域よりも濃度が低いＬＤＤ領域またはドリフト領域を形成するステップをさらに含むことを特徴とする請求項１４に記載の不揮発性メモリセルの製造方法。
【請求項１６】
前記コントロールゲートを形成するステップの前に、前記基板上にゲート絶縁膜を形成するステップをさらに含むことを特徴とする請求項１４に記載の不揮発性メモリセルの製造方法。
【請求項１７】
前記コントロールゲートを形成するステップは、
前記誘電膜を含む前記基板のプロファイルに沿って導電膜を形成するステップと、
前記ハードマスクの上部が露出するよう前記導電膜に対してエッチバック工程を実施するステップと、
前記ソース領域が形成された方向にスペーサ形態で残留するように前記導電膜を選択的にエッチングするステップと、
を含むことを特徴とする請求項１４に記載の不揮発性メモリセルの製造方法。
【請求項１８】
前記コントロールゲートを形成するステップは、
前記誘電膜を含む前記基板のプロファイルに沿って導電膜を形成するステップと、
前記フローティングゲートを基準にして前記ドレイン領域が形成された方向に形成された導電膜を選択的にエッチングし、前記ソース領域が形成された方向に残留する導電膜パターンを形成するステップと、
前記ハードマスクの上部が露出するよう、前記導電膜パターンに対してエッチバック工程を実施してスペーサ形態を有する前記コントロールゲートを形成するステップと、
を含むことを特徴とする請求項１４に記載の不揮発性メモリセルの製造方法。
【請求項１９】
前記ソース領域を形成するステップの前に、前記コントロールゲート及び前記誘電膜の側壁にスペーサを形成するステップをさらに含むことを特徴とする請求項１４に記載の不揮発性メモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造技術に関し、特に、不揮発性メモリ素子及びその製造方法、さらに詳細には、不揮発性メモリセル及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源が遮断されてもメモリセルに保存されたデータが損失しないという利点のために多様な応用分野で使用されており、その重要度も増加している。代表的な不揮発性メモリ素子としては、フラッシュ（ＦＬＡＳＨ）メモリ素子及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）素子が幅広く知られている。
【０００３】
不揮発性メモリ素子のセル（不揮発性メモリセル）は、ＥＴＯＸ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｔｕｎｎｅｌｉｎｇ  Ｏｘｉｄｅ）として代弁されるスタックゲート（ｓｔａｃｋ  ｇａｔｅ）とスプリットゲート（ｓｐｌｉｔ  ｇａｔｅ）の構造に分けられる。スタックゲートは、フローティングゲートと、コントロールゲートとが順に積層された構造からなり、スプリットゲートは、フローティングゲートと、一部がフローティングゲートと重なって残りの一部は基板の表面に水平に配置された構造からなる。
【０００４】
図１は、従来技術に係るスタックゲート構造を有する不揮発性メモリセルを示す断面図である。
【０００５】
同図に示すように、従来技術に係る不揮発性メモリセルは、ゲートがスタック構造で形成される。すなわち、基板１０上にトンネル絶縁膜１２、フローティングゲート１４、誘電膜１６、及びコントロールゲート１８が順に積層される。また、コントロールゲート１８の両側に整列（アライン）されて露出する基板１０内には、ドレイン領域２０及びソース領域２２が形成される。
【０００６】
このようなスタックゲートは、その構造の簡単さ及び製造工程の単純性のため最も広く使用されており、特に、高集積度の製品の製造に広く使用されている。しかし、スタックゲートは単純な構造により複雑な動作の具現においては様々な問題を起こし得る。これを解決するために、様々な設計技術またはテスト技術が求められ、これをチップ構成に反映するために追加的な面積が必要となる。これにより、低集積度の製品では小さいメモリセルのサイズがこれ以上利点にはならない。
【０００７】
図２は、従来技術に係るスプリットゲート構造を有する不揮発性メモリセルを示す断面図である。
【０００８】
同図に示すように、従来技術に係るスプリットゲート構造の不揮発性メモリセルは、コントロールゲート３８がフローティングゲート３４の上部及び一側壁と重なるように誘電膜３６上に形成され、トンネル絶縁膜３２及びフローティングゲート３４は基板３０上に順に積層されている。また、ドレイン領域４０は、コントロールゲート３８の一側に整列され、ソース領域４２は、フローティングゲート３４の一側に整列され露出する基板３０内に形成される。
【０００９】
このようなスプリットゲートは、セルのサイズが大きいことから高集積メモリ素子としては適していないが、動作の信頼性に優れているため幅広く使用されている。例えば、スタック構造において問題となる過剰消去を防止することができるという長所があり、低集積度の製品または埋め込みメモリ素子（ｅｍｂｅｄｄｅｄ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）に活用されている。かかる過剰消去を防止することができる原理は、選択ゲートがメモリセルのしきい電圧を一定に維持させるためである。
【００１０】
前述のように、動作信頼性の側面からは、スプリットゲートがスタックゲートよりも優れた特性を有している。しかし、スプリットゲートは、セルのサイズが大きいことから高集積メモリ素子に適用するには数多い難しさがある。これにより、セルの動作の信頼性を安定的に確保しつつ、高集積化を可能にすることで高集積メモリ素子に適用することが可能であり、かつ駆動電圧を低くして低電圧でも動作が可能な不揮発性メモリセルを提供する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
したがって、本発明は、従来技術に係る問題点を解決するために提案されたものであって、次のような目的がある。
【００１２】
第１に、本発明の目的は、安定した動作の信頼性を確保しつつ、全体的にセルのサイズを減少させることができる不揮発性メモリセル及びその製造方法を提供することにある。
【００１３】
第２に、本発明の他の目的は、セルのカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）を増大させて駆動電圧を減少させることができる不揮発性メモリセル及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前述した目的を達成するための一側面に係る本発明は、基板内に形成されたドレイン領域と、前記ドレイン領域と離隔され前記基板内に形成されたソース領域と、前記ドレイン領域と前記ソース領域との間の前記基板上に形成されたフローティングゲートと、前記ドレイン領域が形成された方向に前記基板内に形成されたハロー（ｈａｌｏ）領域と、前記フローティングゲートの側壁に形成された誘電膜と、前記フローティングゲートの少なくとも一側壁と重なるように前記誘電膜上に形成されたコントロールゲートと、を備える不揮発性メモリセルを提供する。
【００１５】
また、前述した目的を達成するための他の側面に係る本発明は、基板上にフローティングゲートを形成するステップと、前記フローティングゲートの上部にハードマスクを形成するステップと、前記フローティングゲート及び前記ハードマスクの側壁に誘電膜を形成するステップと、前記フローティングゲートの少なくとも一側壁と重なるように前記誘電膜上にコントロールゲートを形成するステップと、前記基板内にハロー領域を形成するステップと、前記ハロー領域が形成された前記誘電膜の一方側に露出した前記基板内にドレイン領域を形成するステップと、前記基板内にソース領域を形成するステップと、を含む不揮発性メモリセルの製造方法を提供する。
【発明の効果】
【００１６】
前記した構成を含む本発明によると、次のような効果を得ることができる。
【００１７】
第１に、本発明によると、コントロールゲートをフローティングゲートの側壁と重なるよう形成することによって、一般的なスプリットゲート構造に比べてセルのサイズを減少させて集積度を改善させることができる。また、コントロールゲートとフローティングゲートとが重なる面積を増大させることでセルのサイズを減少させつつ、カップリング比を増大してセルの駆動電圧を減少させることができる。
【００１８】
第２に、本発明によると、ドレイン領域と接するようハロー領域を選択的に形成することによって、ホットキャリヤの生成を増大させセルのプログラムの動作の効率を改善させることができる。
【００１９】
第３に、本発明によると、ドレイン領域及びソース領域を含む不揮発性メモリセルの接合領域を非対称の構造で形成することによって、安定したチャネル長を確保すると同時に、ホットキャリヤの生成を増大させ不揮発性メモリセルの動作特性を改善させることができる。
【図面の簡単な説明】
【００２０】
【図１】従来技術に係るスタックゲート構造を有する不揮発性メモリセルを示す断面図である。
【図２】従来技術に係るスプリットゲート構造を有する不揮発性メモリセルを示す断面図である。
【図３】本発明の実施形態に係る不揮発性メモリセルが適用されたセルアレイ構造を示す図である。
【図４】本発明の実施形態１に係る不揮発性メモリセルを示す平面図である。
【図５】図４に示されたＩ−Ｉ’の切取線に沿って示す断面図である。
【図６Ａ】本発明の実施形態１に係る不揮発性メモリセルの動作条件を示す図である。
【図６Ｂ】本発明の実施形態１に係る不揮発性メモリセルの動作条件を示す図である。
【図６Ｃ】本発明の実施形態１に係る不揮発性メモリセルの動作条件を示す図である。
【図７】本発明の実施形態１に係る不揮発性メモリセルのプログラムの動作特性を示す図である。
【図８】本発明の実施形態１に係る不揮発性メモリセルの消去動作の特性を示す図である。
【図９Ａ】本発明の実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図９Ｂ】本発明の実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図９Ｃ】本発明の実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図９Ｄ】本発明の実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図９Ｅ】本発明の実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１０Ａ】本発明の更なる実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１０Ｂ】本発明の更なる実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１０Ｃ】本発明の更なる実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１０Ｄ】本発明の更なる実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１０Ｅ】本発明の更なる実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１１】本発明の実施形態２に係る不揮発性メモリセルを示す平面図である。
【図１２】図１１に示したＩ−Ｉ’の切取線に沿って示す断面図である。
【図１３Ａ】本発明の実施形態２に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１３Ｂ】本発明の実施形態２に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１３Ｃ】本発明の実施形態２に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１３Ｄ】本発明の実施形態２に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【図１４】本発明の実施形態３に係る不揮発性メモリセルを示す平面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の最も好ましい実施形態を添付した図面に基づいて説明する。
【００２２】
図面において、層（領域）の厚さ及び間隔は、説明の便宜と明確性を期するために誇張したものであり、層において、他の層または基板「上（上部）」にあると記載された場合は、他の層または基板上に直接形成されることができ、または本発明の技術的な思想を逸脱しない範囲内でそれらの間に第３の層を介在し得る。また、同じ図面番号で表示された部分は同じ層を示し、各図面の番号に英文を含む場合、同じ層がエッチングまたは研磨工程などを介して一部変形されたことを意味する。
【００２３】
明細書の全体記載にわたって、「一側壁」と記載された場合は、対象層の左側壁または右側壁を意味し、「両側壁」と記載された場合は、対象層の左側壁及び右側壁のすべてを含むことを意味する。また、「接するように」と記載された場合は、対象層が接する層と直接に接触されず、一部が重なり合ったり、または一部が直接に接触されることを意味する。また、「一方側」と記載された場合は、対象層の左側または右側を意味し、「両側」と記載された場合は、対象層の左側及び右側のすべてを含むことを意味する。
【００２４】
まず、本発明の実施形態に係る不揮発性メモリセルを備える不揮発性メモリ素子のメモリセルアレイ構造に対して説明する。図３は、本発明の実施形態に係る不揮発性メモリセルを備えるセルアレイを一例にして示した等価回路図である。
【００２５】
図３に示すように、本発明に係る不揮発性メモリ素子のメモリセルアレイは、ＮＯＲ型構造であって、コラム（ｃｏｌｕｍｎ）方向に延びた複数のワードラインＷＬと、ワードラインＷＬと直交するようにロー（ｒｏｗ）方向に延びた複数のビットラインＢＬを含む。また、ワードラインＷＬ及びビットラインＢＬが直交している地点に配置された複数の不揮発性メモリセルＭＣを含む。また、不揮発性メモリセルＭＣと共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ、ＣＳＬ）を選択的に接続する選択トランジスタＳＴを含む。不揮発性メモリセルＭＣのコントロールゲートはワードラインＷＬと接続され、ドレイン領域はビットラインＢＬと接続され、ソース領域は選択トランジスタＳＴのドレイン領域と接続される。
【００２６】
このような構造を有する不揮発性メモリ素子の動作特性について説明すると、不揮発性メモリセルのプログラムの動作はＣＨＥＩ（Ｃｈａｎｎｅｌ  Ｈｏｔ    Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ）方式で行なわれ、消去動作は、ファウラ−ノルトハイムトンネルリング（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）方式で行なわれる。
【００２７】
表１は、各動作に係るバイアス条件を示した。
【００２８】
【表１】
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【００２９】
例えば、プログラムの動作時に、選択された該当ワードラインＷＬに約９Ｖを印加し、該当ビットラインＢＬに約５Ｖを印加する。そして、該当メモリセルＭＣのソース領域は、選択トランジスタＳＴをターンオンして共通ソースラインＣＳＬを介して接地させる。そして、基板、すなわちウエル領域は接地させる。このようなバイアス条件によりチャネル領域に生成したホットキャリヤ、すなわち、ホット電子がフローティングゲートへ注入されてプログラムの動作が行われる。
【００３０】
消去動作の時、選択された該当ワードラインＷＬを接地させ、該当ビットラインＢＬを接地またはフローティングさせる。そして、該当メモリセルＭＣのソース領域は、選択トランジスタＳＴをターンオフしてフローティングさせる。そして、基板には約１４Ｖの高電圧を印加する。このようなバイアス条件によりフローティングゲートに注入された電子が基板に放出されることによって、フローティングゲートは、電子欠乏状態になって消去動作が行なわれる。
【００３１】
読出し動作は、メモリセルＭＣに保存されたデータを読出す動作である。読出し動作時に、選択された該当ワードラインＷＬに約２．５Ｖを印加し、該当ビットラインＢＬに約１Ｖを印加する。そして、該当メモリセルＭＣのソース領域は、選択トランジスタＳＴをターンオンさせて共通ソースラインＣＳＬを介して接地させる。そして、基板は接地状態に維持させる。
【００３２】
もし、メモリセルＭＣがプログラム状態である場合、ワードラインＷＬに印加される約２．５Ｖの電圧によってメモリセルＭＣはターンオンされずにターンオフ状態を維持する。これによって、ビットラインＢＬから印加された約１Ｖの電圧は、共通ソースラインＣＳＬに放電されない。一方、メモリセルＭＣが消去状態である場合、ワードラインＷＬに印加される約２．５Ｖの電圧によりメモリセルＭＣはターンオンされ、これによってビットラインＢＬから印加される約１Ｖの電圧はターンオンされたメモリセルＭＣを介して共通ソースラインＣＳＬに放電される。このように、ビットラインＢＬに印加される電圧の放電可否に応じて該当メモリセルＭＣが現在のプログラム状態であるか消去状態であるかを判断することができる。
【００３３】
以下、具体的な本発明の実施形態に係る不揮発性メモリセルに対して説明する。
【００３４】
＜実施形態１＞
図４は、本発明の実施形態１に係る不揮発性メモリセルを示す平面図であり、図５は、図４に示されたＩ−Ｉ’の切取線に沿って示す不揮発性メモリセルの断面図である。参考までに、図５のコントロールゲート１２４上に形成されたシリサイド層１３３は、図４に示されたコントロールゲート１２４の上部にも形成されるが、説明の便宜のために図示しなかった。
【００３５】
図４及び図５に示すように、本発明の実施形態１に係る不揮発性メモリセルは、フローティングゲート１０６の少なくとも一側壁を覆うように誘電膜１２０（図５における右側の誘電膜１２０）上に形成されたコントロールゲート１２４を備える。好ましくは、コントロールゲート１２４は、フローティングゲート１０６の短縮面（図４において「Ｙ」軸の方向）に存在する両側壁のうちの一側壁を覆うように誘電膜１２０上に形成される。また、コントロールゲート１２４は、ソース領域１３２が形成された方向（側）に形成される。
【００３６】
また、本発明の実施形態１に係る不揮発性メモリセルは、ドレイン領域１３０と接するよう基板１００内に形成されたハロー（ｈａｌｏ）領域１２９を含む。ハロー領域１２９は、ドレイン領域１３０及びソース領域１３２と互いに異なる導電型で形成される。ハロー領域１２９は、ＣＨＥＩ方式を利用したセルのプログラムの動作時、ドレイン領域１３０とハロー領域１２９との間の接合領域においてホットキャリヤの生成を増大させることで、プログラムの動作の効率を改善させることができる。言い換えれば、ホットキャリヤは、ドレイン領域１３０とウエル領域（チャネル領域、図示せず）と間の接合領域で生成されるが、ハロー領域１２９を形成する場合、ドレイン領域１３０とハロー領域１２９との間の接合領域によってホットキャリヤが追加で生成される。これによって、追加で生成されたホットキャリヤの分だけプログラムの動作の効率を増大させることができる。
【００３７】
また、本発明の実施形態１に係る不揮発性メモリセルは、フローティングゲート１０６を間において基板１００内に各々形成されたドレイン領域１３０及びソース領域１３２を含む。ドレイン領域１３０は、フローティングゲート１０６の両側壁に形成された誘電膜１２０のうちのコントロールゲート１２４が形成されない誘電膜１２０の下部と接し、または整列（アライン）されるよう形成される。ソース領域１３２は、コントロールゲート１２４が形成された方向に形成される。また、ソース領域１３２は、コントロールゲート１２４と一定の間隔で離隔されるように形成される。また、ドレイン領域１３０及びソース領域１３２は、同じドーピング濃度、同じ深さで形成される。
【００３８】
また、本発明の実施形態１に係る不揮発性メモリセルは、コントロールゲート１２４とソース領域１３２との間の基板１００内に形成されたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１２８を含む。ＬＤＤ領域１２８は、ドレイン領域１３０及びソース領域１３２よりも低いドーピング濃度で形成され、その深さも基板１００の上面を基準にして浅く形成される。ＬＤＤ領域１２８は、フローティングゲート１０６を基準にしてソース領域１３２が形成された方向にのみ形成される。これによって、本発明の実施形態１に係る不揮発性メモリセルは、フローティングゲート１０６を基準にし、Ｙ軸の方向へ左右非対称の構造を有する。
【００３９】
このように、本発明の実施形態１に係る不揮発性メモリセルにおいては、ＬＤＤ領域１２８を左右非対称の構造で形成する理由は、動作特性を有利にするためである。
【００４０】
図６Ａ、図６Ｂ、及び図６Ｃは、本発明の実施形態１に係る不揮発性メモリセルの動作特性を説明するために示す図である。プログラム（図６Ａ）、消去（図６Ｂ）、及び読出し（図６Ｃ）動作時の動作条件は表１と同一である。
【００４１】
図６に示すように、本発明の実施形態１に係る不揮発性メモリセルのプログラムの動作はＣＨＥＩ方式で、消去動作はファウラ−ノルトハイムトンネルリング方式で行なわれる。
【００４２】
このような動作特性に応じて、本発明の実施形態１に係る不揮発性メモリセルは、フローティングゲート１０６を基準にしてＬＤＤ領域１２８をソース領域１３２の形成された方向にのみ形成し、構造的にメモリセルの接合領域が非対称的な構造を有するようにすることが好ましい。
【００４３】
例えば、本発明の実施形態１に係る不揮発性メモリセルがＮ−チャネルを有する場合について説明する。すなわち、ドレイン領域１３０及びソース領域１３２は各々Ｎ＋型で形成され、ＬＤＤ領域１２８はＮ−型で形成され、基板１００、すなわち、ウエル領域（図示せず）はｐ型で形成される。
【００４４】
プログラムの動作を改善させるためには、ホット電子を数多く生成させなければならない。また、ホット電子の生成を増大させるためには、ドレイン領域１３０とウエル領域との間のドーピング濃度の差を大きくしなければならない。これによってドレイン領域１３０が形成された方向には、段階的な接合領域（ｇｒａｄｅｄ  ｊｕｎｃｔｉｏｎ）の構造でない、可能な限り高濃度にドーピングされた単一接合領域（ｓｉｎｇｌｅ  ｊｕｎｃｔｉｏｎ）の構造で形成することが好ましい。ここで、段階的な接合領域の構造とは、図５に示すように、コントロールゲート１２４が形成された方向に接合領域がＬＤＤ領域１２８及びソース領域１３２からなり、段階的にドーピング濃度が増加する構造を意味する。このような段階的な接合領域の構造は、ＬＤＤ領域１２８を形成する代わりに、ドリフト（ｄｒｉｆｔ）領域を形成することによっても具現できる。すなわち、ドリフト領域内にソース領域を形成することによって、段階的な接合領域の構造を具現することができる。このように、ドリフト領域を利用した段階的な接合領域の構造は、本発明の更なる実施形態になり得る。
【００４５】
ドレイン領域１３０が形成された方向に段階的な接合領域が形成された場合は、Ｎ型ドーピング濃度がウエル領域、すなわちフローティングゲート１０６へ行くほど次第に低くなる。これによって、ドレイン領域１３０、また、これと近接した付近でホット電子の生成が減少してプログラムの動作が低下する。したがって、図５に示すように、ドレイン領域１３０が形成された方向にはＬＤＤ領域を形成せず、単一の接合領域の構造で形成することが好ましい。
【００４６】
一方、ソース領域１３２が形成された方向にはＬＤＤ領域１２８を形成し、段階的な接合領域の構造を有することが好ましい。このように、ソース領域１３２が形成された方向にＬＤＤ領域１２８が形成された場合は、安定的にチャネル長を確保することができる。また、ソース領域１３２は、読出し動作時、電流が流れる経路を提供する役割を果たすために、段階的な接合領域の構造を有するとしてもプログラムの動作に影響を及ばさない。
【００４７】
図７及び図８は、表１及び図６のような動作条件の下でパルスストレスに対する本発明の実施形態１に係る不揮発性メモリセルのプログラムの動作及び消去動作の特性を示す結果図である。図７及び図８に示すように、本発明の実施形態１に係る不揮発性メモリセルは、プログラムの動作及び消去動作後に安定したしきい電圧の特性を見せることが分かる。
【００４８】
図５に示すように、本発明の実施形態１に係る不揮発性メモリセルは、フローティングゲート１０６の両側壁に形成された誘電膜１２０を備える。誘電膜１２０は、フローティングゲート１０６とコントロールゲート１２４との間に形成されたり、またはコントロールゲート１２４とは関係せずにフローティングゲート１０６の側壁を取り囲むように形成されることもできる。このような誘電膜１２０は、酸化膜と窒化膜が交互に積層された積層膜で形成される。例えば、酸化膜−窒化膜−酸化膜で形成される。また、誘電膜１２０は、誘電定数がシリコン酸化膜よりも高い高誘電定数を有する金属酸化物で形成することもできる。例えば、金属酸化物としては、ハフニウム酸化膜（ＨｆＯ２）、アルミニウム酸化膜（Ａｌ２Ｏ３）、ジルコニウム酸化膜（ＺｒＯ２）、タンタル酸化膜（Ｔａ２Ｏ５）などがある。
【００４９】
また、本発明の実施形態１に係る不揮発性メモリセルは、コントロールゲート１２４と基板１００とを電気的に分離させるため、これらの間に形成されたゲート絶縁膜１２２を備える。ゲート絶縁膜１２２は、プログラムの動作時に電子トンネルリングが起きないように、フローティングゲート１０６の下部に形成されたトンネル絶縁膜１０４よりも厚く形成される。
【００５０】
図９Ａ〜図９Ｅは、本発明の実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【００５１】
図９Ａに示すように、基板１００内にウエル領域（図示せず）を形成する。例えば、ウエル領域は、ｐ型の不純物を用いて１×１０１１〜１×１０１３ａｔｏｍｓ／ｃｍ２のドース、好ましくは、１×１０１２ａｔｏｍｓ／ｃｍ２のドースで形成する。
【００５２】
その後、基板１００に素子分離膜１０２を形成する。素子分離膜１０２は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎｏｆ  Ｓｉｌｉｃｏｎ）工程、またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程をによって形成する。
【００５３】
素子分離膜１０２が形成された基板１００の全面にトンネル絶縁膜１０４を形成する。トンネル絶縁膜１０４は、純粋酸化膜または高誘電定数を有する金属酸化物からなる群で選択されたいずれか１つの膜で形成することができる。また、窒化酸化膜で形成することもできる。窒化酸化膜は、酸化膜に窒素成分が一定の量含まれた膜であり得る。トンネル絶縁膜１０４は、１００Å以下、好ましくは５０Åないし８０Åの厚さで形成する。例えば、トンネル絶縁膜１０４が純粋酸化膜で形成された場合、乾燥式、湿式、またはラジカルイオン（ｒａｄｉｃａｌ  ｉｏｎ）を利用した酸化工程のうちのいずれか１つの酸化工程で形成することができる。
【００５４】
トンネル絶縁膜１０４上にフローティングゲート１０６を形成する。フローティングゲート１０６は、不純物イオンがドーピングされたドープ（ｄｏｐｅｄ）または不純物イオンがドーピングされない非ドープ（ｕｎｄｏｐｅｄ）の多結晶シリコン膜を利用して形成する。フローティングゲート１０６は、カップリング比を考慮して１０００Å以上、好ましくは１０００Å〜５０００Åの範囲の厚さで形成する。例えば、フローティングゲート１０６は、ドープ多結晶シリコン膜で形成する場合、ＳｉＨ４及びＰＨ３またはＳｉ２Ｈ６及びＰＨ３ガスを利用したＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方式で形成する。一方、非ドープの多結晶シリコン膜で形成する場合には、ＳｉＨ４またはＳｉ２Ｈ６ガスを利用したＬＰＣＶＤ方式で形成した後、後続の不純物イオン注入工程（ソース領域及びドレイン領域を形成するためのイオン注入工程）を実施して不純物イオンをドーピングさせる。
【００５５】
フローティングゲート１０６上にハードマスク１１２を形成する。ハードマスク１１２は、フローティングゲート１０６を区画（規定）するための後続のエッチング工程時にエッチングマスクとして使用される感光膜パターンの厚さの不足に起因したエッチングマージンを補償する一方、フローティングゲート１０６を保護する保護膜として機能する。ハードマスク１１２は、酸化膜または窒化膜で形成でき、あるいは図９Ａのように酸化膜１０８及び窒化膜１１０の積層膜で形成することができる。
【００５６】
ハードマスク１１２、フローティングゲート１０６、及びトンネル絶縁膜１０４を順にエッチングし、図９Ａに示すようなプロファイルを有するフローティングゲート１０６を形成する。このとき、エッチング工程は、垂直プロファイルを形成するために乾燥式エッチング工程で実施する。
【００５７】
図９Ｂに示すように、フローティングゲート１０６の両側壁に誘電膜１２０を形成する。好ましくは、フローティングゲート１０６、トンネル絶縁膜１０４、及びハードマスク１１２の両側壁を覆うように誘電膜１２０を形成する。誘電膜１２０は、酸化膜と窒化膜とが交互に積層された積層膜で形成できる。例えば、図９Ｂに示すように、酸化膜１１４、窒化膜１１６、及び酸化膜１１８が順に積層された積層膜で形成する。その他にも誘電膜１２０は、高誘電定数を有する金属酸化物で形成することもできる。また、誘電膜１２０は、電気的な特性を確保するために５０Å〜３００Åの範囲の厚さで形成する。
【００５８】
図９Ｃに示すように、誘電膜１２０の両側に露出した基板１００上にゲート絶縁膜１２２を形成する。ゲート絶縁膜１２２は、蒸着工程または熱酸化工程で形成できる。また、ゲート絶縁膜１２２は、トンネル絶縁膜１０４よりも厚く形成する。
【００５９】
誘電膜１２０の両側壁にスペーサ形態でコントロールゲート１２４を形成する。このとき、コントロールゲート１２４の下部は、ゲート絶縁膜１２２により基板１００と分離される。コントロールゲート１２４は、誘電膜１２０を備える基板１００の全面に沿って導電膜を蒸着した後、蒸着された導電膜に対してハードマスク１１２の上部が露出するようににエッチバック（ｅｔｃｈ  ｂａｃｋ）工程を実施して形成する。このとき、導電膜は遷移金属または多結晶シリコン膜で形成する。
【００６０】
図９Ｄに示すように、フローティングゲート１０６を境界にしてソース領域が形成される領域を含む領域は覆い、ドレイン領域が形成される領域を含む領域は開放された感光膜パターン１２６を形成した後、これをエッチングマスクとし、露出したコントロールゲートをエッチングして除去する。これによって、ドレイン領域が形成される領域に形成されたコントロールゲートが除去され、ソース領域が形成される領域にのみコントロールゲート１２４が残留する。
【００６１】
図９Ｅに示すように、コントロールゲート１２４の一方側に露出した基板１００内にＬＤＤ領域１２８を形成する。ＬＤＤ領域１２８は、基板１００の上部面から比較的に低濃度で浅く形成する。ＬＤＤ領域１２８は、ドレイン領域及びソース領域と同じ導電型で形成する。また、フローティングゲート１０６を基準にして左右対称的に形成するのではなく、一方側にのみ形成して非対称的に形成する。例えば、ＬＤＤ領域１２８は、１×１０１１〜１×１０１３ａｔｏｍｓ／ｃｍ２のドース、好ましくは１×１０１２ａｔｏｍｓ／ｃｍ２のドースで形成する。
【００６２】
ＬＤＤ領域１２８の形成の前または後、ドレイン領域が形成される方向にハロー領域１２９を形成する。ハロー領域１２９は、ウエル領域と同じ導電型、そしてウエル領域よりも高濃度で形成する。これはドレイン領域１３０とハロー領域１２９との間のドーピング濃度の差をドレイン領域１３０とウエル領域との間のドーピング濃度の差よりも大きくして、ドレイン領域１３０とハロー領域１２９との間の接合領域におけるホット電子の生成をさらに増大させるためである。例えば、ハロー領域１２９は、ｐ型の不純物を用いて１×１０１２〜１×１０１４ａｔｏｍｓ／ｃｍ２のドース、好ましくは１×１０１３ａｔｏｍｓ／ｃｍ２のドースで形成する。このとき、イオン注入エネルギーは、２０〜３０ＫｅＶにし、チルト（ｔｉｌｔ）は１５〜６０°の範囲内で実施する。
【００６３】
その後、ドレイン領域が形成される領域に形成された誘電膜１２０によって覆われずに露出した基板１００内にドレイン領域１３０を形成する。ハロー領域１２９及びドレイン領域１３０を形成するためのイオン注入の工程は、その工程ステップに制限されず、図９Ｂにおいて誘電膜１２０の形成工程の後に実施したり、図９Ｄにおいてドレイン領域１３０が形成される方向に形成されたコントロールゲート１２０を選択的に除去するためのエッチングの工程後に実施することもできる。例えば、ドレイン領域１３０は、ｎ型の不純物を用いて１×１０１４〜１×１０１５ａｔｏｍｓ／ｃｍ２のドースで形成する。
【００６４】
その後、誘電膜１２０（図９Ｅの左側）及びコントロールゲート１２４の側壁にスペーサ１３１を形成する。スペーサ１３１は、酸化膜、窒化膜、またはこれらが積層された積層膜のうちのいずれか１つで形成され得る。スペーサ１３１は、蒸着工程後にエッチバック工程で形成するが、エッチバック工程後にハードマスク１１２が露出する一方、コントロールゲート１２４の一部も露出する。
【００６５】
その後、スペーサ１３１によって覆われずに露出した基板１００内にソース領域１３２を形成する。ソース領域１３２は、ドレイン領域１３０と同じ導電型でＬＤＤ領域１２８よりも高濃度で深く形成する。ドレイン領域１３０は誘電膜１２０と接するよう形成し、ソース領域１３２はコントロールゲート１２４の一方側（図９Ｅの右側）から一定の間隔離隔するように形成する。例えば、ソース領域１３２は、ｎ型の不純物を用いて１×１０１４〜１×１０１５ａｔｏｍｓ／ｃｍ２のドースで形成する。
【００６６】
ソース領域１３２を形成した後、シリサイド（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）工程を適用して露出するコントロールゲート１２４、ドレイン領域１３０、及びソース領域１３２にシリサイド層１３３を形成することもできる。シリサイド層１３３は、コントロールゲート１２４、ドレイン領域１３０、及びソース領域１３２の比抵抗を下げる機能を行なう。このようなシリサイド層１３３は、コバルト（Ｃｏ）、チタニウム（Ｔｉ）などのような遷移金属のうちのいずれか１つを用いて形成する。
【００６７】
他の一例として、図１０Ａないし図１０Ｅは、図４及び図５に示された本発明の実施形態１に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【００６８】
図１０Ａに示すように、図９Ａ及び図９Ｂを介して説明した同じ方法でトンネル絶縁膜１０４、フローティングゲート１０６、ハードマスク１１２、及び誘電膜１２０を形成する。
【００６９】
誘電膜１２０を形成した後、図１０Ｂに示すように、誘電膜１２０の両側に露出した基板１００上にゲート絶縁膜１２２を形成する。ゲート絶縁膜１２２は、蒸着工程または熱酸化工程で形成できる。このとき、蒸着工程はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程で実施し、熱酸化工程は、乾燥式または湿式で実施できる。また、ゲート絶縁膜１２２は、電子がトンネルリングされないようトンネル絶縁膜１０４よりも厚く形成することが好ましい。より好ましくは、１００Å〜３００Åの範囲の厚さで形成する。
【００７０】
ゲート絶縁膜１２２を含む基板１００の全面に導電膜１２３を形成する。導電膜１２３は、遷移金属のうちのいずれか１つ、または多結晶シリコン膜で形成できる。
【００７１】
図１０Ｃに示すように、導電膜１２３上にフローティングゲート１０６を境界にしてソース領域が形成される領域を含む領域は覆い、ドレイン領域が形成される領域を含む領域は開放された感光膜パターン１２５を形成した後、これをエッチングマスクとして露出した導電膜１２３をエッチングし、ソース領域が形成される領域にのみ導電膜パターン１２３Ａを残留させる。この過程において、ドレイン領域が形成される領域に形成されたゲート絶縁膜も除去される。
【００７２】
導電膜パターン１２３Ａを形成した後、図１０Ｄに示すように、残留した導電膜パターン１２３Ａに対してエッチバック工程を実施し、誘電膜１２０の側壁にスペーサ形態のコントロールゲート１２４を形成する。
【００７３】
その後、図１０Ｅに示すように、誘電膜１２０及びコントロールゲート１２４の一側に露出した基板１００内に、ＬＤＤ領域１２８、ハロー領域１２９、及びドレイン領域１３０を形成した後、スペーサ１３１を形成する。その後、スペーサ１３１に覆われずに露出した基板１００内にソース領域１３２を形成し、露出するドレイン領域１３０、ソース領域１３２、及びコントロールゲート１２４上にシリサイド層１３３を形成する。
【００７４】
一方、前述したハロー領域１２９及びドレイン領域１３０は、図１０Ｅにおいて、エッチバック工程を介してコントロールゲート１２４を形成した後に形成されるものと記述したが、これは一例であって、マスク工程を減少させるために、図１０Ｃにおいて導電膜パターン１２３Ａを形成した後、感光膜パターン１２５をイオン注入マスクとして利用したイオン注入の工程を実施して形成することもできる。
【００７５】
＜実施形態２＞
図１１は、本発明の実施形態２に係る不揮発性メモリセルを示す平面図であり、図１２は、図１１に示されたＩ−Ｉ’の切取線に沿って示す不揮発性メモリセルの断面図である。参考までに、図１２のコントロールゲート２２４Ａ上に形成されたシリサイド層２２８は、図１１において示されたコントロールゲート１２４の上部にも形成されるが、説明の便宜のために図示しなかった。
【００７６】
図１１及び図１２に示すように、本発明の実施形態２に係る不揮発性メモリセルは、実施形態１と異なり、コントロールゲート２２４ＡがＹ軸の方向におけるフローティングゲート２０６の両側壁と重なるように形成されている。本発明の実施形態１のように、コントロールゲートがＹ軸の方向におけるフローティングゲートの一側壁にのみ重なるよう形成された場合、素子の高集積度を増大させることができる利点があるが、カップリング比を高めるには限界がある。したがって、本発明の実施形態２においては、カップリング比を増大させるためにコントロールゲート２２４ＡをＹ軸の方向におけるフローティングゲート２０６の両側壁と重なるように形成する。すなわち、図９に示された平面図上では、フローティングゲート２０６の全ての側壁と重なるようにコントロールゲート２２４Ａが形成されている。
【００７７】
また、本発明の実施形態２に係る不揮発性メモリセルは、フローティングゲート２０６を基準にして両側の基板２００内に互いに離隔して各々形成されたドレイン領域２２０及びソース領域２２７を含む。ドレイン領域２２０は、フローティングゲート２０６と一定の間隔離隔され、一部がコントロールゲート２２４Ａと重なるように形成される。ソース領域２２７は、コントロールゲート２２４Ａと一定の間隔離隔され、ドリフト領域２２５内に形成される。
【００７８】
また、本発明の実施形態２に係る不揮発性メモリセルは、段階的な接合領域の構造を具現するために、その内部にソース領域２２７が形成されたドリフト領域２２５をさらに備える。ドリフト領域２２５は、セルのチャネル長を安定的に確保するため形成し、基板２００の上面を基準にしてソース領域２２７より深く低濃度で形成される。一方、図示されていないが、本発明の実施形態２に係る不揮発性メモリセルは、ドリフト領域２２５の代りに実施形態１のようにＬＤＤ領域を形成することもできる。
【００７９】
また、本発明の実施形態２に係る不揮発性メモリセルは、実施形態１と同様にドレイン領域２２０と接するよう基板２００内に形成されたハロー領域２１９を備える。
【００８０】
また、本発明の実施形態２に係る不揮発性メモリセルは、フローティングゲート２０６の側壁を取り囲むように形成された誘電膜２１８を備える。誘電膜２１８は、実施形態１と同様にフローティングゲート２０６とコントロールゲート２２４Ａとの間に形成される。また、誘電膜２１８とコントロールゲート２２４Ａとの間に形成されたゲート絶縁膜２２２Ａをさらに備える。このとき、ゲート絶縁膜２２２Ａは、コントロールゲート２２４Ａと基板２００との間まで延長され形成される。
【００８１】
図１３Ａないし図１３Ｄは、本発明の実施形態２に係る不揮発性メモリセルの製造方法の工程を説明するための断面図である。
【００８２】
図１３Ａに示すように、図９Ａに基づいて説明した同じ方法で基板２００に素子分離膜２０２を形成した後、トンネル絶縁膜２０４、フローティングゲート２０６、及びハードマスク２１２を形成する。ハードマスク２１２は、酸化膜、窒化膜またはこれらの積層膜のうちの選択されたいずれか１つで形成する。例えば、酸化膜２０８及び窒化膜２１０の積層膜で形成する。
【００８３】
ハードマスク２１２を備える基板２００上のプロファイルに沿って酸化膜２１４及び窒化膜２１６を順に蒸着した後、酸化膜２１４及び窒化膜２１６に対してエッチバック工程を実施し、スペーサ形態でフローティングゲート２０６の両側壁に誘電膜２１８を形成する。
【００８４】
誘電膜２１８の一側に露出した基板２００内にハロー領域２１９を形成する。このとき、ハロー領域２１９を形成するためのイオン注入の工程は、ｐ型の不純物を用いて１×１０１２〜１×１０１４ａｔｏｍｓ／ｃｍ２のドース、好ましくは、１×１０１３ａｔｏｍｓ／ｃｍ２のドースで実施する。このとき、イオン注入エネルギーは、２０〜３０ＫｅＶとし、チルトは１５〜６０°の範囲内で実施する。
【００８５】
ハロー領域２１９と接するよう誘電膜２１８の一側に露出した基板２００内にドレイン領域２２０を形成する。ドレイン領域２２０は高濃度で形成し、誘電膜２１８と接するように形成する。例えば、ドレイン領域２２０は、ｎ型の不純物を用いて１×１０１４〜１×１０１５ａｔｏｍｓ／ｃｍ２のドースで形成する。
【００８６】
ドレイン領域２２０を形成した後、図１３Ｂに示すように、基板２００のプロファイルに沿ってゲート絶縁膜２２２を形成する。その次に、ゲート絶縁膜２２２上に導電膜２２４を形成する。このとき、導電膜２２４は遷移金属のうちのいずれか１つ、または多結晶シリコン膜で形成し得る。
【００８７】
図１３Ｃに示すように、導電膜２２４に対してエッチバック工程を実施し、ゲート絶縁膜２２２Ａの両側壁にスペーサ形態を有するコントロールゲート２２４Ａを形成する。この過程において、ゲート絶縁膜２２２Ａもエッチングされて終端がコントロールゲート２２４Ａの終端に整列（アライン）される。
【００８８】
図１３Ｄに示すように、フローティングゲート２０６を境界にして、ソース領域が形成される領域を含む領域が開放された感光膜パターン（図示せず）を形成した後、これをイオン注入マスクとして利用したイオン注入の工程を実施し、ソース領域が形成される領域にドリフト領域２２５を形成する。ドリフト領域２２５は、コントロールゲート２２４Ａの終端と近接するように形成する。例えば、ドリフト領域２２５は、１×１０１１〜１×１０１３ａｔｏｍｓ／ｃｍ２のドース、好ましくは、１×１０１２ａｔｏｍｓ／ｃｍ２のドースで形成する。
【００８９】
ドリフト領域２２５を形成した後、コントロールゲート２２４Ａの上部にスペーサ２２６を形成する。
【００９０】
その後、ドリフト領域２２５内にソース領域２２７を形成する。ソース領域２２７は、ドレイン領域２２０と同じ導電型で形成する。ソース領域２２７は、スペーサ２２６の一側に整列（アライン）され、コントロールゲート２２４Ａの一側（図１３Ｄの右側）から一定の間隔に離隔されるよう形成する。また、ソース領域２２７は、ドリフト領域２２５よりも高濃度で形成する。例えば、ソース領域２２７は、ｎ型の不純物を用いて１×１０１４〜１×１０１５ａｔｏｍｓ／ｃｍ２のドースで形成する。
【００９１】
ソース領域２２７を形成した後、シリサイド工程を適用して露出したコントロールゲート２２４Ａ、ドレイン領域２２０、及びソース領域２２７にシリサイド層２２８を形成することもできる。このとき、シリサイド層２２８は、コバルト（Ｃｏ）、チタニウム（Ｔｉ）などを用いて形成する。
【００９２】
＜実施形態３＞
図１４は、本発明の実施形態３に係る不揮発性メモリセルを示す平面図である。
【００９３】
図１４に示すように、本発明の実施形態３に係る不揮発性メモリセルは、フローティングゲート３０６とコントロールゲート３２４との間の接触面積を増大させ、セルのカップリング比を増大するためにフローティングゲートの表面、すなわち、外周面に凹凸部３０７を形成する。好ましくは、凹凸部３０７はコントロールゲート３２４と重なるように形成される。フローティングゲート３０６の以外に、他の構成（ドレイン領域、ソース領域など）は実施形態１及び２と同様に行なわれるため、それに対する具体的な説明は前述の内容に代替する。なお、「３２８」は、シリサイド層を図示したものである。
【００９４】
本発明の実施形態３において、フローティングゲート３０６の表面に凹凸部３０７を形成する方法として多様な方法を利用することもできる。最も単純な方法では、フローティングゲート３０６のエッチング工程時にマスクパターンをフローティングゲート３０６と同じ形態で製造する方法である。マスクパターンをフローティングゲート３０６と同様な形態で製造した後、これをエッチングマスクとして用いてフローティングゲート３０６をエッチングして凹凸部３０７を形成する。
【００９５】
以上で説明した通り、本発明の技術的な思想は、好ましい実施形態から具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためのものでないことを注意すべきである。また、明細書において、実施形態が各々独立的に説明されたが、この技術分野の通常の専門家ならば本発明の技術思想の範囲内で説明された実施形態の組合せによって、更なる実施形態が可能であることを理解できるであろう。
【符号の説明】
【００９６】
１００、２００      基板
１０２、２０２      素子分離膜
１０４、２０４      トンネル絶縁膜
１０６、２０６、３０６      フローティングゲート
１０８、１１４、１１８、２０８、２１４      酸化膜
１１０、１１６、２１０、２１６      窒化膜
１１２      ハードマスク
１２０、２１８、３１８      誘電膜
１２２、２２２、２２２Ａ      ゲート絶縁膜
１２４、２２４Ａ、３２４      コントロールゲート
１２５、１２６      感光膜パターン
１２８      ＬＤＤ領域
１３０、２２０      ドレイン領域
１３２、２２７      ソース領域
２２５      ドリフト領域
２２４      導電膜
３０７      凹凸部
１３１、２２６      スペーサ
１２９、２１９      ハロー領域
１３３、２２８、３２８      シリサイド層
【図１】
2010192895.tif 000004
【図２】
2010192895.tif 000005
【図３】
2010192895.tif 000006
【図４】
2010192895.tif 000007
【図５】
2010192895.tif 000008
【図６Ａ】
2010192895.tif 000009
【図６Ｂ】
2010192895.tif 000010
【図６Ｃ】
2010192895.tif 000011
【図７】
2010192895.tif 000012
【図８】
2010192895.tif 000013
【図９Ａ】
2010192895.tif 000014
【図９Ｂ】
2010192895.tif 000015
【図９Ｃ】
2010192895.tif 000016
【図９Ｄ】
2010192895.tif 000017
【図９Ｅ】
2010192895.tif 000018
【図１０Ａ】
2010192895.tif 000019
【図１０Ｂ】
2010192895.tif 000020
【図１０Ｃ】
2010192895.tif 000021
【図１０Ｄ】
2010192895.tif 000022
【図１０Ｅ】
2010192895.tif 000023
【図１１】
2010192895.tif 000024
【図１２】
2010192895.tif 000025
【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
2010192895.tif 000028
【図１３Ｄ】
2010192895.tif 000029
【図１４】
2010192895.tif 000030