(57)【要約】【課題】リセット期間中の消費電力を削減する。【解決手段】マイクロコンピュータは、プロセッサと、第１発振周波数の第１発振信号を出力する第１発振回路と、第１発振周波数より低い第２発振周波数の第２発振信号を出力する第２発振回路と、通常状態または初期化状態の何れか一方を指示するリセット信号に基づいて、通常状態の場合は第１発振信号をプロセッサの動作用の動作クロックとして出力し、初期化状態の場合は第２発振信号を初期化処理用の初期化クロックとして出力するクロック選択回路と、を備える。【選択図】図１
2010066809.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサと、
第１発振周波数の第１発振信号を出力する第１発振回路と、
前記第１発振周波数より低い第２発振周波数の第２発振信号を出力する第２発振回路と、
通常状態または初期化状態の何れか一方を指示するリセット信号に基づいて、前記通常状態の場合は前記第１発振信号を前記プロセッサの動作用の動作クロックとして出力し、前記初期化状態の場合は前記第２発振信号を初期化処理用の初期化クロックとして出力するクロック選択回路と、
を備えることを特徴とするマイクロコンピュータ。
【請求項２】
請求項１に記載のマイクロコンピュータであって、
前記第１発振回路は、
前記リセット信号に基づいて、前記初期化状態の場合は発振を停止し、
前記第２発振回路は、
前記リセット信号に基づいて、前記通常状態の場合は発振を停止すること、
を特徴とするマイクロコンピュータ。
【請求項３】
請求項１又は２に記載のマイクロコンピュータであって、
前記初期化処理ではデータがリセットされない揮発性メモリを更に備え、
電源電圧が所定レベル以下の場合に前記初期化状態を指示する前記リセット信号が入力されること、
を特徴とするマイクロコンピュータ。
【請求項４】
請求項１〜３の何れか一項に記載のマイクロコンピュータであって、
前記通常状態における前記プロセッサの処理により、前記動作クロックの周波数を選択するための選択データが格納される選択データ記憶部を更に備え、
前記クロック選択回路は、
前記通常状態において、前記選択データ記憶部に格納されている前記選択データに基づいて、前記第２発振信号または前記第２発振周波数と異なる第３発振周波数の第３発振信号の何れか一方を前記動作クロックとして出力すること、
を特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータに関する。
【背景技術】
【０００２】
マイクロコンピュータでは、動作状態に応じてクロックの周波数を切り替えることが一般的に行われている（例えば、特許文献１）。例えば、マイクロコンピュータでは、内蔵のＲＣ発振回路で発振信号が生成されるとともに、セラミックフィルタや水晶発振器等の外部発振回路からの発振信号が入力されることがある。このようなマイクロコンピュータでは、起動後、外部発振回路からの発振信号が安定するまでの間、ＲＣ発振回路からの発振信号がクロックとして利用される。そして、外部発振回路からの発振信号が安定した後には、クロックの精度を高めたり、処理に応じてクロックの周波数を高めたりするために、外部発振回路からの発振信号をクロックとして選択することが可能となる。
【特許文献１】特開２００２−２１７６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このようなマイクロコンピュータでは、例えば、電源電圧が低下して初期化状態になった場合、起動時と同様に、内蔵のＲＣ発振回路からの発振信号が、初期化処理用のクロックとして用いられる。この内蔵のＲＣ発振回路からの発振信号は、初期化状態だけではなく、通常状態においてもクロックとして用いられるため、例えば１ＭＨｚ等、ある程度高い周波数となっている。また、リセット期間中は、初期化処理が行われるため、例えば、クロックの周波数切り替えプログラム等のユーザプログラムを実行することができない。そのため、例えばマイクロコンピュータが電池を電源とする装置に用いられる場合、電池の残量が少なくなって初期化状態になったとしても、ある程度高い周波数のクロックで電力が消費され続けてしまう。
【０００４】
本発明は上記課題を鑑みてなされたものであり、リセット期間中の消費電力を削減することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の一つの側面に係るマイクロコンピュータは、プロセッサと、第１発振周波数の第１発振信号を出力する第１発振回路と、前記第１発振周波数より低い第２発振周波数の第２発振信号を出力する第２発振回路と、通常状態または初期化状態の何れか一方を指示するリセット信号に基づいて、前記通常状態の場合は前記第１発振信号を前記プロセッサの動作用の動作クロックとして出力し、前記初期化状態の場合は前記第２発振信号を初期化処理用の初期化クロックとして出力するクロック選択回路と、を備える。
【発明の効果】
【０００６】
リセット期間中の消費電力を削減することができる。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明の一実施形態であるマイクロコンピュータの構成を示す図である。マイクロコンピュータ１０は、ＲＣ発振回路１２，１４、クロック選択回路１６、制御レジスタ１８、ＣＰＵ（Central Processing Unit）２０、ＲＯＭ（Read Only Memory）２２、及びＲＡＭ（Random Access Memory）２４を含んで構成されており、例えば、ラジオ受信機の制御回路として用いられる。
【０００８】
ＲＣ発振回路１２（第１発振回路）は、抵抗とコンデンサによって構成される発振回路であり、例えば１ＭＨｚの周波数（第１発振周波数）の発振信号ＦＡＳＴ（第１発振信号）を出力する。なお、ＲＣ発振回路１２は、リセット端子Ｒから入力されるリセット信号ＲＥＳが通常状態を示す論理レベル（本実施形態ではＨレベル）になると発振を開始し、リセット信号ＲＥＳが初期化状態を示す論理レベル（本実施形態ではＬレベル）になると発振を停止する。
【０００９】
ＲＣ発振回路１４（第２発振回路）は、抵抗とコンデンサによって構成される発振回路であり、発振信号ＦＡＳＴよりも低い、例えば５０ｋＨｚの周波数（第２発振周波数）の発振信号ＳＬＯＷ（第２発振信号）を出力する。なお、ＲＣ発振回路１４は、リセット信号ＲＥＳが初期化状態を示す論理レベルになると発振を開始し、リセット信号ＲＥＳが通常状態を示す論理レベルになると発振を停止する。
【００１０】
クロック選択回路１６は、リセット信号ＲＥＳの論理レベル及び制御レジスタ１８の設定内容に基づいて、ＲＣ発振回路１２から出力される発振信号ＦＡＳＴ、ＲＣ発振回路１４から出力される発振信号ＳＬＯＷ、及び外部発振回路３６で生成され、端子Ｃを介して入力される発振信号ＯＵＴの何れか一つをマイクロコンピュータ１０で用いられるクロックＣＬＫとして選択する。具体的には、リセット信号ＲＥＳが通常状態を示す論理レベルの場合は制御レジスタ１８の設定内容に応じて発振信号ＦＡＳＴ及び発振信号ＯＵＴの何れか一方を出力する。また、リセット信号ＲＥＳが初期化状態を示す論理レベルの場合は発振信号ＳＬＯＷを出力する。
【００１１】
制御レジスタ１８（選択データ記憶部）には、クロックＣＬＫの周波数を選択するためのデータ（選択データ）が格納される。なお、制御レジスタ１８へのデータ格納は、マイクロコンピュータ１０が通常状態の間にＣＰＵ２０がプログラムを実行することにより行われる。
【００１２】
ＣＰＵ２０は、ＲＯＭ２２に格納されている各種プログラムを実行することによりマイクロコンピュータ１０の全体を統括制御するプロセッサである。また、ＣＰＵ２０は、リセット信号ＲＥＳが初期化状態を示す論理レベルになると、例えばＲＯＭ２２の所定領域に格納されている初期化プログラムを実行することにより、マイクロコンピュータ１０を初期化する。初期化処理では、各種レジスタの初期化や制御レジスタ１８の設定等が行われる。例えば、制御レジスタ１８に発振信号ＦＡＳＴまたは発振信号ＯＵＴを選択するための適切なデータが格納されていない場合には、発振信号ＦＡＳＴを選択するデータが制御レジスタ１８に設定される。これは、電源投入後に制御レジスタ１８が一度も設定されていない場合や、外部発振回路３６が接続されない場合においても、初期化状態が解除された後にクロックＣＬＫが確実に供給されるようにするためである。
【００１３】
ＲＯＭ２２は、不揮発性のメモリであり、初期化プログラムやユーザプログラム等が格納されている。なお、ＲＯＭ２２はマイクロコンピュータ１０の外部に設けることも可能である。また、ＲＯＭ２２は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリのように、書き換え可能なメモリとしてもよい。
【００１４】
ＲＡＭ２４は、揮発性のメモリであり、ＣＰＵ２０によって生成されるデータ等が格納される。例えば、マイクロコンピュータ１０がラジオ受信機の制御回路として用いられる場合、ユーザが設定した周波数を示すデータ、すなわちプリセットデータを格納することができる。なお、ＲＡＭ２４に格納されているデータは、マイクロコンピュータ１０の初期化処理ではリセットされない。
【００１５】
パワーオンリセット（Power On Reset）回路３０は、マイクロコンピュータ１０の電源端子Ｖに印加される電源電圧ＶＤＤが投入されると、初期化処理に必要となる所定期間、マイクロコンピュータ１０を初期化状態とするための信号を出力する。本実施形態では、パワーオンリセット回路３０の出力信号はＡＮＤ回路３４を介してリセット端子Ｒに入力されている。つまり、本実施形態では、ＰＯＲ回路３０の出力信号は、電源電圧が投入されてから所定期間Ｌレベルとなる。
【００１６】
低電圧検出回路３２は、例えば電池から供給される電源電圧ＶＤＤが所定レベル以下であることを検出すると、マイクロコンピュータ１０を初期化状態とするための信号を出力する。本実施形態では、低電圧検出回路３２の出力信号はＡＮＤ回路３４を介してリセット端子Ｒに入力されている。つまり、本実施形態では、低電圧検出回路３２の出力信号は、電源電圧ＶＤＤが所定レベル以下の場合にＬレベルとなる。
【００１７】
外部発振回路３６は、例えば水晶発振子やセラミック発振子による発振回路であり、ＲＣ発振回路１２，１４とは異なる周波数（第３発振周波数）の発振信号ＯＵＴ（第３発振信号）を出力する。なお、外部発振回路３６は、ＲＣ発振回路１２，１４よりも精度の高い発振信号ＯＵＴを出力することができるが、ＲＣ発振回路１２，１４と比較すると発振が安定するまでには時間を要することが多い。
【００１８】
図２は、電源電圧ＶＤＤが所定レベル以下に低下した場合のクロックＣＬＫの変化の一例を示すタイミングチャートである。初期状態では、電源電圧ＶＤＤが所定レベルＶlowより高くなっており、リセット信号ＲＥＳはＨレベルである。リセット信号ＲＥＳがＨレベルであるため、ＲＣ発振回路１２及び外部発振回路３６は発振しており、発振信号ＦＡＳＴ及び発振信号ＯＵＴが、それぞれの周波数で変化している。なお、図２の例では、発振信号ＯＵＴの周波数は発振信号ＦＡＳＴよりも高くなっている。一方、ＲＣ発振回路１４は、リセット信号ＲＥＳがＨレベルであるため発振を停止しており、発振信号ＳＬＯＷは一定のレベル（本実施形態ではＬレベル）のままとなっている。そして、クロック選択回路１６は、リセット信号ＲＥＳがＨレベルであるため、制御レジスタ１８の設定に従って、発振信号ＦＡＳＴまたは発振信号ＯＵＴをクロックＣＬＫ（動作クロック）として出力する。図２の例では、発振信号ＦＡＳＴを選択するデータが制御レジスタ１８に設定されている場合は発振信号ＦＡＳＴがクロックＣＬＫ（１）として出力され、発振信号ＯＵＴを選択するデータが制御レジスタ１８に設定されている場合は発振信号ＯＵＴがクロックＣＬＫ（２）として出力されている。
【００１９】
その後、例えば電池から供給される電源電圧ＶＤＤが低下していき、所定レベルＶlow以下になると、低電圧検出回路３２から出力される信号がＬレベルとなり、リセット信号ＲＥＳがＬレベルとなる。リセット信号ＲＥＳがＬレベルになると、ＲＣ発振回路１４は直ちに発振を開始し、所定周波数で変化する発振信号ＳＬＯＷが出力される。また、リセット信号ＲＥＳがＬレベルになることにより、ＲＣ発振回路１２及び外部発振回路３６は発振を停止し、発振信号ＦＡＳＴ及び発振信号ＯＵＴは一定のレベル（本実施形態ではＬレベル）のままとなる。そして、クロック選択回路１６は、リセット信号ＲＥＳがＬレベルであるため、発振信号ＳＬＯＷをクロックＣＬＫ（初期化クロック）として出力する。これにより、発振信号ＦＡＳＴ及び発振信号ＯＵＴよりも周波数の低い発振信号ＳＬＯＷによって初期化処理が実行される。この発振信号ＳＬＯＷは、リセット信号ＲＥＳがＬレベルの間、すなわち初期化状態の間、初期化クロックとして供給され続ける。
【００２０】
その後、例えば、電池が充電されたり商用電源に接続されたりすることにより、電源電圧ＶＤＤが所定レベルＶlowより高くなると、低電圧検出回路３２から出力される信号がＨレベルとなり、リセット信号ＲＥＳがＨレベルとなる。リセット信号ＲＥＳがＨレベルになると、ＲＣ発振回路１２及び外部発振回路３６が発振を再開し、ＲＣ発振回路１４が発振を停止する。そして、クロック選択回路１６は、制御レジスタ１８の設定に従って、発振信号ＦＡＳＴまたは発振信号ＯＵＴをクロックＣＬＫとして出力する。
【００２１】
このようなマイクロコンピュータ１０によれば、初期化状態の間は通常状態の場合よりも低い周波数でマイクロコンピュータ１０が動作することとなる。したがって、初期化状態における消費電力を削減することが可能となる。
【００２２】
また、マイクロコンピュータ１０では、リセット信号ＲＥＳに基づいて、初期化状態の場合はＲＣ発振回路１２及び外部発振回路３６が発振を停止し、通常状態の場合はＲＣ発振回路１４が発振を停止する。すなわち、不要な発振が停止されることにより、マイクロコンピュータ１０での消費電力を削減することが可能となる。
【００２３】
また、マイクロコンピュータ１０は、初期化処理ではデータがリセットされないＲＡＭ２４を備えている。したがって、例えば、マイクロコンピュータ１０の電源電圧ＶＤＤが電池から供給される構成においては、電源電圧ＶＤＤが低下して初期化状態となった場合、クロックＣＬＫの周波数も低下して消費電力が削減され、例えばＲＡＭ２４に格納されているプリセットデータが揮発することなくマイクロコンピュータ１０をより長く稼動させ続けることが可能となる。
【００２４】
また、マイクロコンピュータ１０では、通常状態において制御レジスタ１８の設定を変更することにより、例えば処理負荷等に応じてクロックＣＬＫの周波数を調整することができる。すなわち、クロックＣＬＫの周波数を適切に調整することにより、消費電力を削減することが可能となる。
【００２５】
なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態であるマイクロコンピュータの構成を示す図である。
【図２】電源電圧が所定レベル以下に低下した場合のクロックの変化の一例を示すタイミングチャートである。
【符号の説明】
【００２７】
１０  マイクロコンピュータ
１２，１４  ＲＣ発振回路
１６  クロック選択回路
１８  制御レジスタ
２０  ＣＰＵ
２２  ＲＯＭ
２４  ＲＡＭ
３０  パワーオンリセット回路
３２  低電圧検出回路
３４  ＡＮＤ回路
【図１】
2010066809.tif 000003
【図２】
2010066809.tif 000004