(57)【要約】【課題】複数の単位電流を生成するための複数の電流トランジスタ備えて表示データの階調に応じた階調電流を生成する電流発生回路において、回路規模を小さくすること。【解決手段】例えば８ビット（bit）データの場合、バイアス発生回路１０の各出力端子から８つのそれぞれ電位レベルの異なる各バイアス電位ＶＮ１〜ＶＮ８を出力し、このバイアス発生回路１０の各出力端子にチャネル幅（Ｗ）及びチャネル長（Ｌ）が同一に設定された８個の定電流トランジスタＱ１０〜Ｑ１７のゲート電極を接続して各定電流トランジスタＱ１０〜Ｑ１７にデータの各ビットに対応した単位電流を流し、これら電流トランジスタＱ１０〜Ｑ１７を選択的に動作させて、各単位電流を選択して生成した階調電流をディスプレイ５に供給する。【選択図】図１
2010054605.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、
前記複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、
前記複数の電流素子を選択動作し、前記各電流素子に流れる前記各単位電流を組み合わせて成る複数の電流値の階調電流を発生させる電流選択回路と、
を具備することを特徴とする電流発生回路。
【請求項２】
前記複数の電流素子の各々はトランジスタからなり、該複数電流素子としての複数のトランジスタは、チャネル幅が互いに等しく、且つ、チャネル長が互いに等しい値に設定されていることを特徴とする請求項１記載の電流発生回路。
【請求項３】
前記複数の電流素子の各々はトランジスタからなり、前記複数のバイアス電位は前記複数の電流素子としての複数のトランジスタの各々のゲート電極に印加され、
前記複数のバイアス電位は、前記各電流素子としてのトランジスタの電流路の一端に所定の電源電圧が印加されたときに、該電流路に前記各単位電流が流れる電位に設定されていることを特徴とする請求項１又は請求項２に記載の電流発生回路。
【請求項４】
前記複数の電流素子と前記電流選択回路とを複数組有し、
前記バイアス発生回路と前記各組の前記複数の電流素子との間に設けられ、前記各電流素子に印加される前記各電位の値を調整する第１のトリミング回路を備える、
ことを特徴とする請求項１乃至３のいずれかに記載の電流発生回路。
【請求項５】
前記バイアス発生回路と前記複数の電流素子との間に設けられ、前記バイアス発生回路により発生した前記各電位の値を調整する第２のトリミング回路を備えることを特徴とする請求項１乃至３のいずれかに記載の電流発生回路。
【請求項６】
前記複数の電流素子と前記電流選択回路とを複数組有し、
前記バイアス発生回路と前記各組の前記複数の電流素子との間に設けられ、前記各電流素子に印加される前記各電位の値を調整する第１のトリミング回路と、
前記バイアス発生回路と前記複数組の前記複数の電流素子との間に設けられ、前記バイアス発生回路により発生した前記各電位の値を調整する第２のトリミング回路と、
を有することを特徴とする請求項１乃至３のいずれかに記載の電流発生回路。
【請求項７】
前記バイアス発生回路は、前記複数の電位と、該複数の電位に対してそれぞれ近似した値の少なくとも１つの電位を発生し、
前記第１のトリミング回路は、前記バイアス発生回路により発生した前記電位と当該電位に近似した値の少なくとも１つの電位とから１つの電位を選択する、
ことを特徴とする請求項４又は６に記載の電流発生回路。
【請求項８】
前記バイアス発生回路は、前記複数の電位と、該複数の電位に対してそれぞれ近似した値の少なくとも１つの電位を発生し、
前記第２のトリミング回路は、前記バイアス発生回路により発生した前記電位と当該電位に近似した値の少なくとも１つの電位とから１つの電位を選択する、
ことを特徴とする請求項５又は６に記載の電流発生回路。
【請求項９】
表示データに応じた画像情報を表示する表示装置であって、
行方向及び列方向に配設された複数の走査ライン及び複数のデータラインの各交点近傍に、電流制御型の発光素子を有する複数の表示画素が配列された表示パネルと、
表示データに基づく駆動電流を生成する電流発生回路を複数有し、前記各データラインを介して前記各表示画素に供給するデータドライブ回路と、を備え、
前記データドライブ回路における前記複数の電流発生回路の各々は、それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、前記複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、前記複数の電流素子を選択動作し、前記各電流素子に流れる前記各単位電流を組み合わせて成る複数の電流値の階調電流を前記駆動電流として生成する電流選択回路と、
を具備することを特徴とする表示装置。
【請求項１０】
前記複数の電流素子の各々はトランジスタからなり、該複数電流素子としての複数のトランジスタは、チャネル幅が互いに等しく、且つ、チャネル長が互いに等しい値に設定されていることを特徴とする請求項９記載の表示装置。
【請求項１１】
前記複数の電流素子の各々はトランジスタからなり、前記複数のバイアス電位は前記各電流素子としてのトランジスタのゲート電極に印加され、
前記複数のバイアス電位は、前記各電流素子としてのトランジスタの電流路の一端に所定の電源電圧が印加されたときに、該電流路に前記各単位電流が流れる電位に設定されている、
ことを特徴とする請求項９又は請求項１０に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機エレクトロルミネッセンス（以下、有機ＥＬ素子と称する）や無機エレクトロルミネッセンス（以下、無機ＥＬ素子と称する）、発光ダイオード（ＬＥＤ）等を複数マトリクス状に配列して成るディスプレイに表示データに応じた電球を供給して表示駆動するためのデータドライブ回路に適用される電流発生回路及びデータドライブ回路を備える表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ素子や無機ＥＬ素子、又は発光ダイオード（ＬＥＤ）等を複数マトリクス状に配列して成るディスプレイがある。このうち有機ＥＬ素子や無機ＥＬ素子から成るディスプレイは、液晶ディスプレイ（ＬＣＤ）に比較して表示応答速度が速く、視野角依存性もなく、さらに高輝度で高コントラスト化、高精細化、低消費電力化を可能とし、かつバックライトを必要とせず、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００３】
図５は、かかる有機ＥＬ素子や無機ＥＬ素子から成るディスプレイに表示データの階調に応じた階調電流を印加して表示駆動するための、電流発生回路を備えたデータドライブ回路の構成図を示す。バイアス回路１は、所定の基準電流が流れる基準トランジスタを有して、この基準トランジスタのゲート電圧として所定のバイアス電位Ｖを出力するもので、このバイアス発生回路１の出力端子には、複数の電流素子、例えば８ビット（bit）データの場合、８個の電流トランジスタＱ０〜Ｑ７に接続されている。なお、バイアス発生回路１の出力端子は、各電流トランジスタＱ０〜Ｑ７のゲート電極に接続されて、バイアス発生回路１の基準トランジスタと各電流トランジスタＱ０〜Ｑ７とはカレントミラー回路を構成している。これら電流トランジスタＱ０〜Ｑ７は、それぞれチャネル領域で伝導に寄与するキャリアが流れる幅方向をチャネル幅（Ｗ）と称し、走行かる距離方向をチャネル長（Ｌ）と称する。これら電流トランジスタＱ０〜Ｑ７のうち８bitデータの最下位ビット（ＬＳＢ）に対応する電流トランジスタＱ０のサイズを（Ｗ／Ｌ）とすると、８bitデータの最上位ビット（ＭＳＢ）に対応する電流トランジスタＱ７のサイズは、１２８×（Ｗ／Ｌ）になる。
【０００４】
これら電流トランジスタＱ０〜Ｑ７のソース電極には、それぞれアナログスイッチＳ０〜Ｓ７が直列接続されている。なお、これらアナログスイッチＳ０〜Ｓ７の他端には、定電圧ＶＥＥ（例えば−４〜−５Ｖ）が印加されている。これらアナログスイッチＳ０〜Ｓ７は、それぞれ８bit用のデータレジスタ２から出力される例えば「１０１…１」等のデータによって開閉制御される。これらアナログスイッチＳ０〜Ｓ７は、例えばデータ「１」を受けて閉じ、データ「０」を受けて開く。  
このデータレジスタ２は、８bit用に対応する各データ出力端子Ｄ０〜Ｄ７を備えている。これらデータ出力端子Ｄ０〜Ｄ７は、それぞれ各アナログスイッチＳ０〜Ｓ７における開閉動作用の各端子に接続子されている。このデータレジスタ２は、例えば表示データに従って各データ出力端子Ｄ０〜Ｄ７から「１０１…１」等のデータを出力する。
【０００５】
一方、電流トランジスタＱ０〜Ｑ７のドレイン電極は、データドライバ出力端子３に共通接続されている。このデータドライバ出力端子３と電流トランジスタＱ０〜Ｑ７との間には、アナログスイッチ４を介して定電圧ＶＳＳが印加されている。このアナログスイッチ４は、データレジスタ２の各データ出力端子Ｄ０〜Ｄ７が「０」のときに閉じる。  
データドライバ出力端子３には、例えば有機ＥＬ素子や無機ＥＬ素子、又は発光ダイオード（ＬＥＤ）等を複数マトリクス状に配列して成るディスプレイ５が接続されている。このディスプレイ５は、マトリクス状に配設された複数の走査ラインと、これら走査ラインに対して垂直方向に配設された複数のデータラインとを備え、これら走査ラインとデータラインとの各交点の近傍に例えば有機ＥＬ素子である複数の表示画素が配設されている。これにより、走査ライン及びデータラインを通して例えば有機ＥＬ素子である表示画素が選択動作される。
【０００６】
しかるに、データドライバ出力端子３は、ディスプレイ５における複数のデータラインのうち１本のデータラインに接続される。従って、かかるデータドライブ回路は、ディスプレイ５における複数のデータライン毎にそれぞれ接続される。なお、図５は１本のデータラインに対応するデータドライブ回路を示し、次段以降のデータドライブ回路については省略する。
【０００７】
このようなデータドライブ回路であれば、バイアス発生回路１は、予め設定されたバイアス電位Ｖを８個の電流トランジスタＱ０〜Ｑ７の各ゲート電極に供給する。この状態で、データレジスタ２は、８bit用に対応する各データ出力端子Ｄ０〜Ｄ７から例えば表示データに従って例えばデータ「１０１…１」等を出力する。各アナログスイッチＳ０〜Ｓ７は、それぞれ８bit用のデータレジスタ２から出力される例えば「１０１…１」等のデータによって開閉制御される。これらアナログスイッチＳ０〜Ｓ７は、例えばデータ「１」を受けて閉じ、データ「０」を受けて開く。これにより、例えばアナログスイッチＳ０、Ｓ２が閉じると、電流トランジスタＱ０、Ｑ２にそれぞれ電流が流れる。この結果、８bit用のデータレジスタ２によって各アナログスイッチＳ０〜Ｓ７を開閉する組み合わせは、１〜２５５種類になるので、データドライブ回路からディスプレイ５に供給する階調電流の電流値は、１〜２５５種類のうちいずれか１種類を選択可能である。これにより、当該データドライブ回路から該当するディスプレイ５のデータラインに接続された例えば有機ＥＬ素子等の複数の表示画素に所望の電圧を書き込むことが出来る。なお、データドライブ回路からディスプレイ５に供給する階調電流の電流値の相違によりディスプレイ５の輝度が変化する。  このようなデータドライブ回路の技術は、例えば特許文献１に開示されている。
【特許文献１】特開２００３−２３３３４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記電流書き込み方式のデータドライブ回路は、電流値を高精度に実現するために、カレントミラー回路の構成を有する８個の電流トランジスタＱ０〜Ｑ７を並列接続し、かつこれら電流トランジスタＱ０〜Ｑ７のサイズを、チャネル幅をＷ、チャネル長をＬとしたとき、例えば８bitデータの最下位ビット（ＬＳＢ）に対応する電流トランジスタＱ０のサイズ比を（Ｗ／Ｌ）とし、８bitデータの最上位ビット（ＭＳＢ）に対応する電流トランジスタＱ７のサイズを１２８×（Ｗ／Ｌ）にしている。
【０００９】
このため、各電流トランジスタＱ０〜Ｑ７のサイズが大きくなると共に、これに伴ってデータドライブ回路の規模、すなわちデータドライブ回路を形成するチップサイズが大きくなる。これにより、コストアップに繋がると共に、ディスプレイ５を形成する表示パネルの額縁が大きくなる。  
本発明の目的は、複数の電流トランジスタを備え、表示データの階調に応じて各電流トランジスタで生成した単位電流を選択して階調電流を生成する電流発生回路において、回路規模を小さくできる電流発生回路及びこれをデータドライブ回路に備える表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の主要な局面に係る電流発生回路は、それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、複数の電流素子を選択動作し、各電流素子に流れる各単位電流を組み合わせて成る複数の電流値の階調電流を発生させる電流選択回路とを具備する。
【００１１】
本発明の主要な局面に係る表示装置は、表示データに応じた画像情報を表示する表示装置であって、行方向及び列方向に配設された複数の走査ライン及び複数のデータラインの各交点近傍に、電流制御型の発光素子を有する複数の表示画素が配列された表示パネルと、表示データに基づく駆動電流を生成する電流発生回路を複数有し、各データラインを介して各表示画素に供給するデータドライブ回路と、を備え、データドライブ回路における複数の電流発生回路の各々は、それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、複数の電流素子を選択動作し、各電流素子に流れる各単位電流を組み合わせて成る複数の電流値の階調電流を前記駆動電流として生成する電流選択回路と、を具備する。
【発明の効果】
【００１２】
本発明によれば、複数の電流トランジスタを備え、表示データの階調に応じて各電流トランジスタで生成した電流を選択して供給する電流発生回路において、回路規模を小さくできる電流発生回路及びこれをデータドライブ回路に備える表示装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態について図面を参照して説明する。なお、図５と同一部分には同一符合を付してその詳しい説明は省略する。  
図１は、本発明に係る電流発生回路を有するデータドライブ回路の構成図を示す。バイアス発生回路１０は、予め設定された複数のバイアス電位、例えば８ビット（bit）データの場合、８つのバイアス電位ＶＮ１〜ＶＮ８を出力する。なお、バイアス発生回路１０は、８本のバイアスライン１１−１〜１１−８を通して各バイアス電位ＶＮ１〜ＶＮ８を出力する。これらバイアス電位ＶＮ１〜ＶＮ８は、各ビットに対応してそれぞれ異なる電位に設定されている。例えばバイアス電位ＶＮ１〜ＶＮ８の電位レベルは、ＶＮ１＞ＶＮ２＞ＶＮ３＞ＶＮ４＞ＶＮ５＞ＶＮ６＞ＶＮ７＞ＶＮ８の関係に設定されている。バイアス発生回路１０は、例えば各バイアス電位ＶＮ１〜ＶＮ８を生成して出力する複数の電圧発生回路を有してなる。
【００１４】
このバイアス発生回路１０の各出力端子には、例えば８ビット（bit）データの場合、８個の電流トランジスタＱ１０〜Ｑ１７が接続されている。なお、バイアス発生回路１０の各出力端子は、それぞれ各電流トランジスタＱ１０〜Ｑ１７の各ゲート電極に接続されて、各電流トランジスタＱ１０〜Ｑ１７にゲート電圧を供給する。これら電流トランジスタＱ１０〜Ｑ１７において、電流トランジスタＱ１０が８bitデータの最下位ビット（ＬＳＢ）に対応するものであり、電流トランジスタＱ１７はが同８bitデータの最上位ビット（ＭＳＢ）に対応するものである。そして、これら各電流トランジスタＱ１０〜Ｑ１７のサイズ比（Ｗ／Ｌ）は同じに設定されている。また、各電流トランジスタＱ１０〜Ｑ１７のチャネル幅（Ｗ）とチャネル長（Ｌ）は、例えば同じ値に形成されている。
【００１５】
本実施形態のデータドライブ回路においては、各電流トランジスタＱ１０〜Ｑ１７に流れる電流の電流値を、各電流トランジスタＱ１０〜Ｑ１７に印加する各バイアス電位（ゲート電圧）ＶＮ１〜ＶＮ８により制御する。すなわち、周知のように、移動度をμ、ゲート絶縁膜の厚さをｔ、ゲート絶縁膜の誘電率をε、ゲート電圧をＶｇ、閾値電圧をＶｔｈ、としたとき、電界効果トランジスタの飽和領域においてソース・ドレイン間に流れる電流Ｉｄは（１）式となる。  
Ｉｄ＝με／２ｔ＊Ｗ／Ｌ＊（Ｖg―Ｖth）２  ・・・・（１）
したがって、サイズ比（Ｗ／Ｌ）が一定である場合、トランジスタに流れる電流はゲート電圧Ｖｇによって変化する。これにより、８bitデータの最下位ビット（ＬＳＢ）に対応する電流トランジスタＱ１０に、対応するバイアス電圧ＶＮ８が印加されたときに最低階調に対応する単位電流ｉが流れ、例えば電流トランジスタＱ１５に、対応するバイアス電圧ＶＮ３が印加されたときに最低階調に対応する単位電流ｉの３２倍の単位電流３２ｉが流れ、電流トランジスタＱ１６に、対応するバイアス電圧ＶＮ２が印加されたときに最低階調に対応する単位電流ｉの６４倍の単位電流６４ｉが流れ、８bitデータの最上位ビット（ＭＳＢ）に対応する電流トランジスタＱ１７に対応するバイアス電圧ＶＮ１が印加されたときに、単位電流ｉの１２８倍の単位電流１２８ｉが流れるように、各バイアス電位ＶＮ１〜ＶＮ８の電圧値が設定される。この場合、各電流トランジスタＱ１０〜Ｑ１７のチャネル幅（Ｗ）及びチャネル長（Ｌ）は、ゲート電極に各バイアス電圧ＶＮ１〜ＶＮ８が印加されたときに単位電流ｉ〜１２８ｉが流れるに必要なだけの必要最小限の値を有していればよく、例えば上記従来のデータドライブ回路における最下位ビット（ＬＳＢ）に対応する電流トランジスタにおける値と同等の値にしてもよい。
【００１６】
これら電流トランジスタＱ１０〜Ｑ１７のソース電極には、それぞれアナログスイッチＳ０〜Ｓ７が直列接続されている。なお、これらアナログスイッチＳ０〜Ｓ７の他端には、各電流トランジスタＱ１０〜Ｑ１７に各バイアス電圧ＶＮ１〜ＶＮ８が印加されたときに、各電流トランジスタＱ１０〜Ｑ１７が飽和領域で動作するのに必要な電圧値を有する定電圧ＶＥＥ（例えば−４〜−５Ｖ）が印加されている。これらアナログスイッチＳ０〜Ｓ７は、それぞれ８bit用のデータレジスタ２から出力される例えば「１０１…１」等のデータによって開閉制御される。これらアナログスイッチＳ０〜Ｓ７は、例えばデータ「１」を受けて閉じ、データ「０」を受けて開く。  
このデータレジスタ２は、８bit用に対応する各データ出力端子Ｄ０〜Ｄ７を備えている。これらデータ出力端子Ｄ０〜Ｄ７は、それぞれ各アナログスイッチＳ０〜Ｓ７における開閉動作用の各端子に接続子されている。このデータレジスタ２は、例えば表示データに従って各データ出力端子Ｄ０〜Ｄ７から「１０１…０」等のデータを出力する。
【００１７】
一方、電流トランジスタＱ１０〜Ｑ１７のドレイン電極は、データドライバ出力端子３に共通接続されている。このデータドライバ出力端子３と電流トランジスタＱ１０〜Ｑ１７との間には、アナログスイッチ４を介して定電圧ＶＳＳが印加されている。このアナログスイッチ４は、データレジスタ２の各データ出力端子Ｄ０〜Ｄ７が「０」のときに閉じる。  
データドライバ出力端子３には、例えば有機ＥＬ素子や無機ＥＬ素子、又は発光ダイオード（ＬＥＤ）等の発光素子を複数マトリクス状に配列して成るディスプレイ５が接続されている。このディスプレイ５は、マトリクス状に配設された複数の走査ラインと、これら走査ラインに対して垂直方向に配設された複数のデータラインとを備え、これら走査ラインとデータラインとの各交点の近傍に例えば有機ＥＬ素子からなる発光素子を有する複数の表示画素が配設されている。これにより、走査ライン及びデータラインを通して例えば有機ＥＬ素子である表示画素が選択動作される。
【００１８】
しかるに、データドライバ出力端子３は、ディスプレイ５における複数のデータラインのうち１本のデータラインに接続される。従って、かかるデータドライブ回路は、ディスプレイ５における複数のデータライン毎にそれぞれ接続される。なお、図１は１本のデータラインに対応するデータドライブ回路を示し、次段以降のデータドライブ回路については省略する。なお、ディスプレイ５が備える表示画素の構成は、発光素子を有し、データラインから供給される電流の電流値に応じた輝度で発光素子を発光させる構成を有するものであれば特に限定するものではなく、例えば、上記の特許文献１の図３に記載された画素回路２００と同等の構成を適用することができ、データドライバ出力端子３はデータラインと各表示画素の画素回路を介して例えば一定の電位に設定される。画素回路の動作については省略する。
【００１９】
次に、上記の如く構成されたデータドライブ回路の動作について説明する。  
バイアス発生回路１０は、予め設定された複数のバイアス電位、例えば８ビット（bit）データの場合、８つのバイアス電位ＶＮ１〜ＶＮ８を出力する。これらバイアス電位ＶＮ１〜ＶＮ８は、それぞれ各電流トランジスタＱ１０〜Ｑ１７の各ゲート電極に供給される。  
この状態で、データレジスタ２は、８bit用に対応する各データ出力端子Ｄ０〜Ｄ７から例えば表示データに従って例えばデータ「１０１…１」等を出力する。各アナログスイッチＳ０〜Ｓ７は、それぞれ８bit用のデータレジスタ２から出力される例えば「１０１…１」等のデータによって開閉制御される。これらアナログスイッチＳ０〜Ｓ７は、例えばデータ「１」を受けて閉じ、データ「０」を受けて開く。これにより、例えばアナログスイッチＳ１０、Ｓ１５、Ｓ１７が閉じると、電流トランジスタＱ１０に単位電流ｉが流れ、電流トランジスタＱ１５に上記の如く単位電流３２ｉが流れ、電流トランジスタＱ１７に単位電流１２８ｉが流れる。
【００２０】
この結果、８bit用のデータレジスタ２によって各アナログスイッチＳ０〜Ｓ７を開閉する組み合わせは、１〜２５５種類になるので、データドライブ回路からディスプレイ５に供給する階調電流の電流値は、１〜２５５種類のうちいずれか１種類を選択可能である。これにより、当該データドライブ回路から該当するディスプレイ５のデータラインに接続された例えば有機ＥＬ素子等の複数の表示画素に所望の電圧を書き込むことが出来る。なお、データドライブ回路からディスプレイ５に供給する階調電流の電流値の相違によりディスプレイ５の輝度が変化する。
【００２１】
このように上記一実施の形態によれば、例えば８ビット（bit）データの場合、バイアス発生回路１０の各出力端子から８つのそれぞれ電位レベルの異なる各バイアス電位ＶＮ１〜ＶＮ８を出力し、このバイアス発生回路１０の各出力端子に同一のサイズ比（Ｗ／Ｌ）に設定された８個の電流トランジスタＱ１０〜Ｑ１７を直列接続し、これら電流トランジスタＱ１０〜Ｑ１７を選択的に動作させて１〜２５５種類のうちいずれか１種類の電流をディスプレイ５に供給する。この場合、電流トランジスタＱ１０〜Ｑ１７のサイズ（チャネル幅Ｗ、チャネル長Ｌ）を例えば同一で、かつ比較的小さい値に設定できるので、データドライブ回路の規模、すなわちデータドライブ回路を形成するチップサイズを比較的小さくすることが出来る。これにより、コストアップを抑えることができ、また、ディスプレイ５を形成する表示パネルの額縁面積の増大を抑えることができる。  
次に、本発明の変形例について図面を参照して説明する。なお、図１と同一部分には同一符合を付してその詳しい説明は省略する。  
図２は、本発明に係る電流発生回路を有するデータドライブ回路の第１の変形例を示す一部構成図である。バイアス発生回路１０は、予め設定された複数のバイアス電位、例えば８ビット（bit）データの場合、８つのバイアス電位ＶＮ１〜ＶＮ８を出力すると共に、これらバイアス電位ＶＮ１〜ＶＮ８毎にそれぞれ近似した値の複数の電位を発生する。例えば、バイアス発生回路１０は、バイアス電位ＶＮ１に対してそれぞれ近似する複数の電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍを発生する。これら電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍは、バイアス電位ＶＮ１を微調整するためのものである。すなわち、バイアス発生回路１０は、バイアス電位ＶＮ１を出力するための複数のバイアスライン１１−１−１、１１−１−２、…、１１−１−ｍが接続され、これらバイアスライン１１−１−１、１１−１−２、…、１１−１−ｍに各電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍが出力される。
【００２２】
これらバイアスライン１１−１−１、１１−１−２、…、１１−１−ｍと電流トランジスタＱ１７のゲート電極との間には、第１のトリミング回路２０が接続されている。この第１のトリミング回路２０は、バイアス発生回路１０により発生する各電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍのいずれかの電位をトリミングして調整する。具体的に第１のトリミング回路２０は、各バイアスライン１１−１−１、１１−１−２、…、１１−１−ｍと電流トランジスタＱ１７のゲート電極との間にそれぞれ接続された複数のフューズＦ１〜Ｆｍから成る。
【００２３】
このようなデータドライブ回路であれば、バイアス発生回路１０から出力されるバイアス電位ＶＮ１の電位レベルを調整可能である。すなわち、第１のトリミング回路２０を構成する複数のフューズＦ１〜Ｆｍのうち少なくとも１本のＦ１、Ｆ２、…、又はＦｍを残して他のフューズを切断してトリミングを行う。このフューズの切断は、例えばフューズＦ１〜Ｆｍにレーザビームを照射することにより行う。なお、フューズの切断は、レーザビームの照射に限らず、フューズＦ１〜Ｆｍに熱を加えたり、切断機等を用いて切断したり、してもよい。  
なお、バイアス電位ＶＮ１のトリミングは、例えば各電流トランジスタＱ１０〜Ｑ１７毎に、例えばＩＣテスタを用いて当該各電流トランジスタＱ１０〜Ｑ１７に流れる各電流値をモニタしながら実施することができる。
【００２４】
これにより、バイアス電位ＶＮ１の電位を各電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍのいずれかの電位に調整可能である。この結果、バイアス電位ＶＮ１の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
【００２５】
なお、第１のトリミング回路２０は、バイアス電位ＶＮ１に対してそれぞれ近似する複数の電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍからトリミングする場合について説明したが、これに限らず、他の各バイアス電位ＶＮ２〜ＶＮ８に対しても同様に、当該各バイアス電位ＶＮ２〜ＶＮ８にそれぞれ近似する複数の電位からトリミングする。  
このように上記変形例であれば、上記一実施の形態と同様の効果を奏することができると共に、各バイアス電位ＶＮ１〜ＶＮ８の電位を予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。又、バイアス電位ＶＮ１のトリミングは、例えば各電流トランジスタＱ１０〜Ｑ１７毎に、例えばＩＣテスタを用いて当該各電流トランジスタＱ１０〜Ｑ１７に流れる各電流値をモニタしながら実施するので、各電流トランジスタＱ１０〜Ｑ１７の製造プロセスにおける個々の電流値のバラツキを吸収することができる。これにより、各電流トランジスタＱ１０〜Ｑ１７は、各単位電流の最小値に対応した比較的小さいサイズ（Ｗ、Ｌ）にすることができる。
【００２６】
次に、本発明の別の変形例について図面を参照して説明する。なお、図１と同一部分には同一符合を付してその詳しい説明は省略する。  
図３は、本発明に係る電流発生回路を有するデータドライブ回路の第２の変形例を示す一部構成図である。バイアス発生回路１０は、予め設定された複数のバイアス電位、例えば８ビット（bit）データの場合、８つのバイアス電位ＶＮ１〜ＶＮ８を出力すると共に、これらバイアス電位ＶＮ１〜ＶＮ８毎にそれぞれ近似した値の複数の電位を発生する。例えば、バイアス発生回路１０は、バイアス電位ＶＮ１に対してそれぞれ近似する複数の電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍを発生する。これら電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍは、バイアス電位ＶＮ１を微調整するためのものである。すなわち、バイアス発生回路１０は、バイアス電位ＶＮ１を出力するための複数のバイアスライン１１−１−１、１１−１−２、…、１１−１−ｍが接続され、これらバイアスライン１１−１−１、１１−１−２、…、１１−１−ｍに各電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍが出力される。
【００２７】
これらバイアスライン１１−１−１、１１−１−２、…、１１−１−ｍと電流トランジスタＱ１７のゲート電極との間には、第２のトリミング回路３０が接続されている。この第２のトリミング回路３０は、バイアス発生回路１０により発生する各電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍのいずれかの電位をトリミングして調整する。具体的に第２のトリミング回路３０は、各バイアスライン１１−１−１、１１−１−２、…、１１−１−ｍ上に複数のフューズＦ１〜Ｆｍを直列接続して成る。そして、各バイアスライン１１−１−１、１１−１−２、…、１１−１−ｍは、バイアスライン１１−１に共通接続される。
【００２８】
このようなデータドライブ回路であれば、バイアス発生回路１０から出力されるバイアス電位ＶＮ１の電位レベルを調整可能である。すなわち、第２のトリミング回路３０を構成する複数のフューズＦ１〜Ｆｍのうち少なくとも１本のＦ１、Ｆ２、…、又はＦｍを残して他のフューズを切断する。このフューズの切断は、上記同様に、例えばフューズＦ１〜Ｆｍにレーザビームを照射することにより行う。なお、フューズの切断は、レーザビームの照射に限らず、フューズＦ１〜Ｆｍに熱を加えたり、切断機等を用いて切断したり、してもよい。  
なお、バイアス電位ＶＮ１のトリミングは、例えば各電流トランジスタＱ１０〜Ｑ１７毎に、例えばＩＣテスタを用いて当該各電流トランジスタＱ１０〜Ｑ１７に流れる各電流値をモニタしながら実施することができる。  
これにより、バイアス電位ＶＮ１の電位を各電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍのいずれかの電位に調整可能である。この結果、バイアス電位ＶＮ１の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
【００２９】
しかるに、バイアス電位ＶＮ１の電位を各電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍのいずれかの電位に調整可能である。この結果、バイアス電位ＶＮ１の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。  
なお、第１のトリミング回路２０は、バイアス電位ＶＮ１に対してそれぞれ近似する複数の電位ＶＮ１−１、ＶＮ１−２、…、ＶＮ１−ｍからトリミングする場合について説明したが、これに限らず、他の各バイアス電位ＶＮ２〜ＶＮ８に対しても同様に、当該各バイアス電位ＶＮ２〜ＶＮ８にそれぞれ近似する複数の電位からトリミングする。
【００３０】
このように上記別の変形例であれば、上記一実施の形態と同様の効果を奏することができると共に、各バイアス電位ＶＮ１〜ＶＮ８の電位を予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。又、バイアス電位ＶＮ１のトリミングは、例えば各電流トランジスタＱ１０〜Ｑ１７毎に、例えばＩＣテスタを用いて当該各電流トランジスタＱ１０〜Ｑ１７に流れる各電流値をモニタしながら実施するので、各電流トランジスタＱ１０〜Ｑ１７の製造プロセスにおける個々の電流値のバラツキを吸収することができる。これにより、各電流トランジスタＱ１０〜Ｑ１７は、各単位電流の最小値に対応したサイズ（Ｗ、Ｌ）にすることができる。
【００３１】
次に、本発明のさらに別の変形例について図面を参照して説明する。なお、図２と同一部分には同一符合を付してその詳しい説明は省略する。  
図４は、本発明に係る電流発生回路を有するデータドライブ回路の第３の変形例を示す一部構成図である。このトリミング回路４０は、上記図２及び図３に示す各トリミング回路２０、３０の組み合わせに相当する。バイアス発生回路４０は、電位ＶＮ１−１に対してそれぞれ近似する複数の電位ＶＮ１−１−１、ＶＮ１−１−２、…、ＶＮ１−１−ｋを発生する。又、バイアス発生回路４０は、電位ＶＮ１−２に対してそれぞれ近似する複数の電位ＶＮ２０−１−１、ＶＮ２０−１−２、…、ＶＮ２０−１−ｋを発生する。そして、バイアス発生回路４０は、電位ＶＮ１−ｍに対してそれぞれ近似する複数の電位ＶＮ３０−１−１、ＶＮ３０−１−２、…、ＶＮ３０−１−ｋを発生する。
【００３２】
バイアス発生回路４０の複数の電位ＶＮ１−１−１、ＶＮ１−１−２、…、ＶＮ１−１−ｋのライン上には、それぞれ複数のフューズＦ１０−１〜Ｆ１０−Ｋが接続されている。同様に、バイアス発生回路４０の複数の電位ＶＮ２０−１−１、ＶＮ２０−１−２、…、ＶＮ２０−１−ｋのライン上には、それぞれ複数のフューズＦ２０−１〜Ｆ２０−Ｋが接続されている。バイアス発生回路４０の複数の電位ＶＮ３０−１−１、ＶＮ３０−１−２、…、ＶＮ３０−１−ｋのライン上には、それぞれ複数のフューズＦ３０−１〜Ｆ３０−Ｋが接続されている。
【００３３】
このようなデータドライブ回路であれば、バイアス発生回路１０から出力されるバイアス電位ＶＮ１の電位レベルを調整可能である。すなわち、トリミング回路４０を構成する複数のフューズＦ１０−１〜Ｆ１０−Ｋ、Ｆ２０−１〜Ｆ２０−Ｋ、Ｆ３０−１〜Ｆ３０−Ｋのうち少なくとも１本のフューズＦ１０−１〜Ｆ１０−Ｋ、…、Ｆ３０−Ｋを残して他のフューズを切断する。このフューズの切断は、上記同様に、例えばレーザビームを照射して熱による溶解より行う。  
又、かかるバイアス電位ＶＮ１のトリミングは、例えば各電流トランジスタＱ１０〜Ｑ１７毎に、例えばＩＣテスタを用いて当該各電流トランジスタＱ１０〜Ｑ１７に流れる各電流値をモニタしながら実施する。これにより、バイアス電位ＶＮ１の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。この結果、バイアス電位ＶＮ１の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。  
特に、トリミング回路４０は、上記図２及び図３に示す各トリミング回路２０、３０の組み合わせた構成に相当するので、微小な電位で各バイアス電位ＶＮ２〜ＶＮ８を予め決定されている電位に高精度に調整でき、階調電流の電流値の精度を高くできる。
【００３４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。  
例えば、ディスプレイ５としては、有機ＥＬ素子に限らず、無機ＥＬ素子、又は発光ダイオード（ＬＥＤ）等を複数マトリクス状に配列して成るディスプレイにも適用可能である。  
又、上記実施の形態では、８ビット（bit）データの場合について説明したが、当該ビット数に限ることはなく、他の８ビット以上のデータに対しても適用可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る電流発生回路を有するデータドライブ回路の一実施の形態を示す構成図。
【図２】本発明に係る電流発生回路を有するデータドライブ回路の第１の変形例を示す一部構成図。
【図３】本発明に係る電流発生回路を有するデータドライブ回路の第２の変形例を示す一部構成図。
【図４】本発明に係る電流発生回路を有するデータドライブ回路の第３の変形例を示す一部構成図。
【図５】従来の電流発生回路を備えたデータドライブ回路の構成図。
【符号の説明】
【００３６】
２：８bit用のデータレジスタ、３：データドライバ出力端子、４：アナログスイッチ、５：ディスプレイ、１０：バイアス発生回路、１１−１〜１１−８：バイアスライン、Ｑ１０〜Ｑ１７：電流トランジスタ、Ｓ０〜Ｓ７：アナログスイッチ、Ｄ０〜Ｄ７：データ出力端子、１１−１−１，１１−１−２，…，１１−１−ｍ：バイアスライン、２０：第１のトリミング回路、Ｆ１〜Ｆｍ：フューズ、３０：第２のトリミング回路、４０：トリミング回路、Ｆ１０−１〜Ｆ１０−Ｋ，Ｆ２０−１〜Ｆ２０−Ｋ，Ｆ３０−１〜Ｆ３０−Ｋ：フューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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