(57)【要約】【課題】寄生容量の発生が十分に抑制された精度の高い且つ信頼性に優れた容量素子を実現する。【解決手段】半導体基板１上に容量下部電極３が形成されている。半導体基板１上及び容量下部電極３上に層間絶縁膜４が形成されている。層間絶縁膜４には、容量下部電極３に達する凹部１０が形成されており、凹部１０の底面及び壁面のそれぞれの上に容量絶縁膜５Ａが形成されている。容量絶縁膜５Ａ上及び凹部１０近傍の層間絶縁膜４上に容量上部電極９が形成されている。凹部１０近傍の層間絶縁膜４と容量上部電極９との間にフリンジ絶縁膜６Ａが形成されている。【選択図】図１
2010003884.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された容量下部電極と、
前記基板上及び前記容量下部電極上に形成された層間絶縁膜と、
前記層間絶縁膜に、前記容量下部電極に達するように形成された凹部と、
前記凹部の底面及び壁面のそれぞれの上に形成された容量絶縁膜と、
前記容量絶縁膜上及び前記凹部近傍の前記層間絶縁膜上に形成された容量上部電極とを備え、
前記凹部近傍の前記層間絶縁膜と前記容量上部電極との間にフリンジ絶縁膜が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量上部電極の端部は、前記フリンジ絶縁膜の上面上に位置することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記フリンジ絶縁膜は前記凹部外側の前記層間絶縁膜上に延在していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記フリンジ絶縁膜上に、前記容量上部電極と接続し且つ前記容量上部電極と同じ導電膜からなる引き出し配線が設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記フリンジ絶縁膜の比誘電率は、前記容量絶縁膜の比誘電率よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記フリンジ絶縁膜の厚さは、前記容量絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記フリンジ絶縁膜の比誘電率は、前記層間絶縁膜の比誘電率と同等又はそれよりも小さいことを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記容量絶縁膜は減圧シリコン窒化膜であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記フリンジ絶縁膜は減圧ＴＥＯＳ膜であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記層間絶縁膜に、前記容量下部電極に達するように形成されたコンタクトホールと、
前記コンタクトホールに形成された容量下部電極取り出し部とを備えていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記容量上部電極と前記容量下部電極取り出し部とは同じ導電膜から形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記基板上に形成されたゲート電極と、
前記層間絶縁膜上に形成された配線とをさらに備え、
前記容量下部電極と前記ゲート電極とは同じ導電膜から形成されており、
前記容量上部電極と前記配線とは同じ導電膜から形成されていることを特徴とする半導体装置。
【請求項１３】
基板上に形成された第１容量下部電極及び第２容量下部電極と、
前記基板上、前記第１容量下部電極上及び前記第２容量下部電極上に形成された層間絶縁膜と、
前記層間絶縁膜に、前記第１容量下部電極に達するように形成された第１凹部と、
前記層間絶縁膜に、前記第２容量下部電極に達するように形成された第２凹部と、
前記第１凹部の底面及び壁面のそれぞれの上に形成された第１容量絶縁膜と、
前記第２凹部の底面及び壁面のそれぞれの上に形成された第２容量絶縁膜と、
前記第１容量絶縁膜上及び前記第１凹部近傍の前記層間絶縁膜上に形成された第１容量上部電極と、
前記第２容量絶縁膜上及び前記第２凹部近傍の前記層間絶縁膜上に形成された第２容量上部電極とを備え、
前記第１凹部近傍の前記層間絶縁膜と前記第１容量上部電極との間にフリンジ絶縁膜が形成されており、
前記第２容量絶縁膜と前記第２容量上部電極との間に、前記フリンジ絶縁膜と同じ絶縁膜からなる第３容量絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１４】
基板上に容量下部電極を形成する工程（ａ）と、
前記基板上に前記容量下部電極を覆うように層間絶縁膜を形成する工程（ｂ）と、
前記層間絶縁膜に、前記容量下部電極に達する凹部を形成する工程（ｃ）と、
前記凹部の底面及び壁面のそれぞれの上に容量絶縁膜を形成する工程（ｄ）と、
前記凹部近傍の前記層間絶縁膜上にフリンジ絶縁膜を形成する工程（ｅ）と、
前記容量絶縁膜上及び前記フリンジ絶縁膜上に容量上部電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記容量上部電極の端部が前記フリンジ絶縁膜の上面上に位置するように前記容量上部電極を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記凹部外側の前記層間絶縁膜上に前記フリンジ絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記フリンジ絶縁膜上に、前記容量上部電極と接続し且つ前記容量上部電極と同じ導電膜からなる引き出し配線を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）と前記工程（ｆ）との間に、前記層間絶縁膜に、前記容量下部電極に達するコンタクトホールを形成する工程をさらに備え、
前記工程（ｆ）において、前記コンタクトホールに、前記容量上部電極と同じ導電膜からなる容量下部電極取り出し部を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４〜１８のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）において、前記基板上に、前記容量下部電極と同じ導電膜からなるゲート電極を形成し、
前記工程（ｆ）において、前記層間絶縁膜上に、前記容量上部電極と同じ導電膜からなる配線を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
基板上に第１容量下部電極及び第２容量下部電極を形成する工程（ａ）と、
前記基板上に前記第１容量下部電極及び前記第２容量下部電極を覆うように層間絶縁膜を形成する工程（ｂ）と、
前記層間絶縁膜に、前記第１容量下部電極に達する第１凹部及び前記第２容量下部電極に達する第２凹部を形成する工程（ｃ）と、
前記第１凹部の底面及び壁面のそれぞれの上に第１容量絶縁膜を形成すると共に前記第２凹部の底面及び壁面のそれぞれの上に第２容量絶縁膜を形成する工程（ｄ）と、
前記第１凹部近傍の前記層間絶縁膜上にフリンジ絶縁膜を形成すると共に前記第２容量絶縁膜上に前記フリンジ絶縁膜と同じ絶縁膜からなる第３容量絶縁膜を形成する工程（ｅ）と、
前記第１容量絶縁膜上及び前記フリンジ絶縁膜上に第１容量上部電極を形成すると共に前記第３容量絶縁膜上に第２容量上部電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、寄生容量の影響を小さくすることにより低単位容量の容量素子を搭載可能とした半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の高周波化、高速化、高性能化の進展に伴って、高周波集積回路において大容量且つ高精度な容量素子が求められている。このような状況の中、光ピックアップ製品に用いられる光半導体集積回路（Optical Electronic Integrated Circuit ：ＯＥＩＣ）においては、ＤＶＤやＣＤの高速化に対応するために受光素子の高感度化及び高速化が望まれており、大容量且つ高精度な容量素子に加えて、光入力信号を光電変換で出力する際の位相補正のために必要となる低容量且つ高精度な容量素子が集積回路部に求められている。
【０００３】
特に、ＯＥＩＣでは高周波特性を実現するためにＣの低減が不可欠である。これは、例えば、ｆｃ＝１／（２πＣＲ）（ｆｃ：回路周波数、Ｃ：容量値、Ｒ：抵抗値）の関係式からも明らかである。また、この式からも分かるように、Ｃの低容量化に加えて、寄生容量に起因するＣのバラツキを低減することが望ましい。
【０００４】
一方、半導体集積回路に設けられる容量素子としては、金属−シリコン酸化膜−シリコン半導体基板構造若しくは金属−シリコン酸化膜−多結晶シリコン構造のＭＯＳ容量素子、又は金属−シリコン窒化膜−多結晶シリコン構造のＭＮＳ容量素子がある。
【０００５】
従来の容量素子の先行技術例としては、半導体基板上に絶縁膜と容量下部電極である導電膜を順次形成した後、シリコン酸化膜とシリコン窒化膜を順次堆積し容量上部電極を形成する電圧依存性のないＭＩＳ容量構造がある。
【０００６】
以下、従来の容量素子を半導体基板上に搭載した半導体装置の製造方法について、半導体基板上に絶縁膜と容量下部電極となる導電膜とを順次形成した後、シリコン酸化膜とシリコン窒化膜とを順次堆積し、その後、容量上部電極を形成することにより得られる、電圧依存性のないＭＩＳ容量構造を例として、図面を参照しながら説明する（特許文献１参照）。図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【０００７】
まず、図１０（ａ）に示すように、半導体基板６１表面に形成した絶縁膜６２上に、第１の導電膜（多結晶シリコン膜）を堆積した後、当該多結晶シリコン膜をパターニングして容量下部電極６３を形成する。その後、絶縁膜６２上に、容量下部電極６３を覆うように層間絶縁膜６４を堆積した後、容量領域の層間絶縁膜６４を選択的に開口するために層間絶縁膜６４上に第１のフォトレジスト６５を形成する。
【０００８】
その後、第１のフォトレジスト６５をマスクとして、層間絶縁膜６４に対してＲＩＥ（反応性イオンエッチング）を行い、それにより、図１０（ｂ）に示すように、容量下部電極６３に達する凹部（容量素子の容量部の形成領域）６６を選択的に形成した後、第１のフォトレジスト６５を除去する。
【０００９】
次に、図１０（ｃ）に示すように、凹部６６の壁面及び底面のそれぞれの上並びに層間絶縁膜６４上にシリコン窒化膜６７を堆積した後、図１１（ａ）に示すように、シリコン窒化膜６７上に容量部形成領域のみを覆う第２のフォトレジスト６８を形成する。その後、第２のフォトレジスト６８をマスクとして、シリコン窒化膜６７に対して、ＣＦ4 等のガスを用いてＲＩＥを行い、それにより、図１１（ｂ）に示すように、シリコン窒化膜６７からなる容量絶縁膜６７Ａを形成した後、第２のフォトレジスト６８を除去する。
【００１０】
次に、図１１（ｃ）に示すように、層間絶縁膜６４に対してＲＩＥを行うことにより、容量下部電極６３に達するコンタクトホール７０を選択的に形成する。その後、容量絶縁膜６７Ａの上、及びコンタクトホール７０を含む層間絶縁膜６４の上に、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉなどの積層構造を持つ第２の導電膜を堆積した後、当該第２の導電膜をパターニングして、容量素子の容量下部電極取り出し部７１と容量上部電極７２とを形成する。
【００１１】
以上の工程により、半導体基板上に従来の容量素子が形成される。
【特許文献１】特開平２−２２６７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述の従来の容量素子を有する半導体装置の製造方法によると、容量素子の容量上部電極７２のフリンジ部（凹部６６近傍の層間絶縁膜６４上に形成されている部分）と容量下部電極６３との間に、層間絶縁膜６４と容量絶縁膜６７Ａとが挟まれることになるので、寄生容量が発生する。そのため、特に、容量素子の配置面積が小さい場合には、この容量上部電極７２のフリンジ部に起因する寄生容量の影響により、容量素子本体の設計容量値に対する実際の容量値のバラツキ量が大きくなって精度が低下する。
【００１３】
尚、前述の従来の容量素子を有する半導体装置の製造方法において層間絶縁膜６４を厚くすると、容量上部電極７２のフリンジ部に起因する寄生容量を小さくすることが可能である。しかし、単純に層間絶縁膜６４を厚くした場合、成膜時の膜厚バラツキの影響を受ける結果、寄生容量の制御が難しくなる。また、層間絶縁膜６４を厚くすると、コンタクトホール７０のアスペクト比が高くなるので、コンタクトホール７０に加工バラツキが発生し、容量下部電極取り出し部７１の形成が困難になる。
【００１４】
また、前述の従来の容量素子を有する半導体装置の製造方法においては、凹部６６の形成後に、容量下部電極６３表面の酸化処理と合わせて層間絶縁膜６４をリフローさせるために、凹部６６の形状崩れが生じて容量素子の容量値のバラツキ量がさらに大きくなるという問題がある。
【００１５】
本発明は、以上に述べた従来技術の問題点を克服するものであり、寄生容量の発生が十分に抑制された精度の高い且つ信頼性に優れた容量素子を実現することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本願発明者らは、容量上部電極のフリンジ部の下側の絶縁膜厚さを局所的に大きくするという発明を想到した。
【００１７】
具体的には、本発明に係る第１の半導体装置は、基板上に形成された容量下部電極と、前記基板上及び前記容量下部電極上に形成された層間絶縁膜と、前記層間絶縁膜に、前記容量下部電極に達するように形成された凹部と、前記凹部の底面及び壁面のそれぞれの上に形成された容量絶縁膜と、前記容量絶縁膜上及び前記凹部近傍の前記層間絶縁膜上に形成された容量上部電極とを備え、前記凹部近傍の前記層間絶縁膜と前記容量上部電極との間にフリンジ絶縁膜が形成されている。
【００１８】
本発明に係る第１の半導体装置によると、容量素子の容量部となる凹部の近傍において容量上部電極のフリンジ部と層間絶縁膜との間にフリンジ絶縁膜が選択的に形成されているため、容量上部電極のフリンジ部に起因する寄生容量を低減することができるので、精度の高い且つ信頼性に優れた容量素子を実現することができる。
【００１９】
例えば、配置面積が５μｍ□（５μｍ×５μｍ）で内部設計容量値が５０ｆＦ（単位面積当たりの容量値（単位容量値）が２０００ｐＦ／ｍｍ2 ）のＭＮＳ構造の容量素子において、層間絶縁膜として厚さ３００ｎｍのＢＰＳＧ膜（boron-doped phospho-silicate glass）を形成し、容量絶縁膜として厚さ３４ｎｍのＳｉ3 Ｎ4 膜を形成し、容量上部電極のフリンジ部として幅２μｍのアルミ導電膜を形成した場合、容量上部電極のフリンジ部に起因する寄生容量は約３．６ｆＦであり、内部設計容量値の約７％にも達する。しかし、このＭＮＳ構造の容量素子に本発明を適用し、容量上部電極のフリンジ部の下側においてＳｉ3 Ｎ4 膜上にフリンジ絶縁膜として厚さ約２００ｎｍのＴＥＯＳ（tetraethylorthosilicate ）膜を形成することにより、容量上部電極のフリンジ部に起因する寄生容量は２ｆＦとなり、従来技術と比較して約５０％低減することが可能になる。
【００２０】
本発明に係る第１の半導体装置において、前記容量上部電極の端部は、前記フリンジ絶縁膜の上面上に位置することが好ましい。すなわち、フリンジ絶縁膜の外周部が容量上部電極の外側に位置するようにフリンジ絶縁膜をパターニングしておくことにより、容量上部電極のフリンジ部の下側に必ずフリンジ絶縁膜を設けておくことが好ましい。このようにすると、前述の本発明による寄生容量低減効果を確実に得ることができる。また、容量上部電極のパターニング時にフリンジ絶縁膜がエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００２１】
本発明に係る第１の半導体装置において、前記フリンジ絶縁膜は前記凹部外側の前記層間絶縁膜上に延在していてもよい。
【００２２】
本発明に係る第１の半導体装置において、前記フリンジ絶縁膜上に、前記容量上部電極と接続し且つ前記容量上部電極と同じ導電膜からなる引き出し配線が設けられていてもよい。前記引き出し配線を設ける場合、前記引き出し配線の端部はフリンジ絶縁膜の上面上に位置することが好ましい。このようにすると、引き出し配線のパターニング時にフリンジ絶縁膜がエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００２３】
本発明に係る第１の半導体装置において、前記フリンジ絶縁膜の比誘電率は、前記容量絶縁膜の比誘電率よりも小さいことが好ましい。このようにすると、前述の本発明による寄生容量低減効果を確実に得ることができる。
【００２４】
本発明に係る第１の半導体装置において、前記フリンジ絶縁膜の厚さは、前記容量絶縁膜の厚さよりも大きいことが好ましい。このようにすると、前述の本発明による寄生容量低減効果を確実に得ることができる。
【００２５】
本発明に係る第１の半導体装置において、前記フリンジ絶縁膜の比誘電率は、前記層間絶縁膜の比誘電率と同等又はそれよりも小さいことが好ましい。このようにすると、前述の本発明による寄生容量低減効果を確実に得ることができる。
【００２６】
本発明に係る第１の半導体装置において、前記容量絶縁膜は減圧シリコン窒化膜（大気圧よりも低い圧力状態で形成されたシリコン窒化膜）であることが好ましい。このようにすると、容量絶縁膜の膜厚バラツキを低減できるので、より精度の高いＭＮＳ構造の容量素子を実現することができる。
【００２７】
本発明に係る第１の半導体装置において、前記フリンジ絶縁膜は減圧ＴＥＯＳ膜（大気圧よりも低い圧力状態で形成されたＴＥＯＳ膜）であることが好ましい。このようにすると、フリンジ絶縁膜の成膜時の膜厚バラツキを低減できるので、より精度の高い容量素子を実現することができる。
【００２８】
本発明に係る第１の半導体装置において、前記層間絶縁膜に、前記容量下部電極に達するように形成されたコンタクトホールと、前記コンタクトホールに形成された容量下部電極取り出し部とを備えていてもよい。ここで、本発明に係る第１の半導体装置においては、容量上部電極のフリンジ部と層間絶縁膜との間にフリンジ絶縁膜を選択的に形成することにより、層間絶縁膜を厚くすることなく、寄生容量低減効果を得ることができる。従って、コンタクトホールのアスペクト比が高くなることがないので、コンタクトホールに加工バラツキが発生することを防止して、容量下部電極取り出し部の形成を容易に行うことができる。尚、容量下部電極取り出し部を設ける場合、前記容量上部電極と前記容量下部電極取り出し部とは同じ導電膜から形成されていてもよい。
【００２９】
本発明に係る第１の半導体装置において、前記基板上に形成されたゲート電極と、前記層間絶縁膜上に形成された配線とをさらに備え、前記容量下部電極と前記ゲート電極とは同じ導電膜から形成されており、前記容量上部電極と前記配線とは同じ導電膜から形成されていてもよい。すなわち、本発明に係る第１の半導体装置においては、ゲート電極レイヤを用いて容量下部電極を形成し、配線レイヤを用いて容量上部電極を形成してもよく、これにより、容量素子形成に伴う工程数の増加を最小限に抑制することができる。
【００３０】
本発明に係る第２の半導体装置は、基板上に形成された第１容量下部電極及び第２容量下部電極と、前記基板上、前記第１容量下部電極上及び前記第２容量下部電極上に形成された層間絶縁膜と、前記層間絶縁膜に、前記第１容量下部電極に達するように形成された第１凹部と、前記層間絶縁膜に、前記第２容量下部電極に達するように形成された第２凹部と、前記第１凹部の底面及び壁面のそれぞれの上に形成された第１容量絶縁膜と、前記第２凹部の底面及び壁面のそれぞれの上に形成された第２容量絶縁膜と、前記第１容量絶縁膜上及び前記第１凹部近傍の前記層間絶縁膜上に形成された第１容量上部電極と、前記第２容量絶縁膜上及び前記第２凹部近傍の前記層間絶縁膜上に形成された第２容量上部電極とを備え、前記第１凹部近傍の前記層間絶縁膜と前記第１容量上部電極との間にフリンジ絶縁膜が形成されており、前記第２容量絶縁膜と前記第２容量上部電極との間に、前記フリンジ絶縁膜と同じ絶縁膜からなる第３容量絶縁膜が形成されている。
【００３１】
本発明に係る第２の半導体装置によると、単位容量が比較的高い本発明の容量素子（本発明に係る第１の半導体装置の容量素子）と、単位容量が比較的低い積層容量絶縁膜を持つ容量素子とを同一基板上に実現することができる。
【００３２】
本発明に係る第１の半導体装置の製造方法は、基板上に容量下部電極を形成する工程（ａ）と、前記基板上に前記容量下部電極を覆うように層間絶縁膜を形成する工程（ｂ）と、前記層間絶縁膜に、前記容量下部電極に達する凹部を形成する工程（ｃ）と、前記凹部の底面及び壁面のそれぞれの上に容量絶縁膜を形成する工程（ｄ）と、前記凹部近傍の前記層間絶縁膜上にフリンジ絶縁膜を形成する工程（ｅ）と、前記容量絶縁膜上及び前記フリンジ絶縁膜上に容量上部電極を形成する工程（ｆ）とを備えている。
【００３３】
本発明に係る第１の半導体装置の製造方法によると、本発明に係る第１の半導体装置を実現することができる。尚、フリンジ絶縁膜を形成する工程（ｅ）については、容量絶縁膜を形成する工程（ｄ）よりも後に行う。
【００３４】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｆ）において、前記容量上部電極の端部が前記フリンジ絶縁膜の上面上に位置するように前記容量上部電極を形成することが好ましい。すなわち、フリンジ絶縁膜の外周部が容量上部電極の外側に位置するように容量上部電極をパターニングしておくことにより、容量上部電極のフリンジ部の下側に必ずフリンジ絶縁膜が存在するようにしておくことが好ましい。このようにすると、前述の本発明による寄生容量低減効果を確実に得ることができる。また、容量上部電極のパターニング時にフリンジ絶縁膜がエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００３５】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｅ）において、前記凹部外側の前記層間絶縁膜上に前記フリンジ絶縁膜を形成してもよい。
【００３６】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｆ）において、前記フリンジ絶縁膜上に、前記容量上部電極と接続し且つ前記容量上部電極と同じ導電膜からなる引き出し配線を形成してもよい。引き出し配線を設ける場合、引き出し配線の端部がフリンジ絶縁膜の上面上に位置するように引き出し配線をパターニングすることが好ましい。このようにすると、引き出し配線のパターニング時にフリンジ絶縁膜がエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００３７】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｅ）と前記工程（ｆ）との間に、前記層間絶縁膜に、前記容量下部電極に達するコンタクトホールを形成する工程をさらに備え、前記工程（ｆ）において、前記コンタクトホールに、前記容量上部電極と同じ導電膜からなる容量下部電極取り出し部を形成してもよい。ここで、本発明に係る第１の半導体装置の製造方法においては、容量上部電極のフリンジ部と層間絶縁膜との間にフリンジ絶縁膜を選択的に形成することにより、層間絶縁膜を厚くすることなく、寄生容量低減効果を得ることができる。従って、コンタクトホールのアスペクト比が高くなることがないので、コンタクトホールに加工バラツキが発生することを防止して、容量下部電極取り出し部の形成を容易に行うことができる。
【００３８】
本発明に係る第１の半導体装置の製造方法において、前記工程（ａ）において、前記基板上に、前記容量下部電極と同じ導電膜からなるゲート電極を形成し、前記工程（ｆ）において、前記層間絶縁膜上に、前記容量上部電極と同じ導電膜からなる配線を形成してもよい。すなわち、本発明に係る第１の半導体装置の製造方法においては、ゲート電極レイヤを用いて容量下部電極を形成し、配線レイヤを用いて容量上部電極を形成してもよく、これにより、容量素子形成に伴う工程数の増加を最小限に抑制することができる。
【００３９】
本発明に係る第２の半導体装置の製造方法は、基板上に第１容量下部電極及び第２容量下部電極を形成する工程（ａ）と、前記基板上に前記第１容量下部電極及び前記第２容量下部電極を覆うように層間絶縁膜を形成する工程（ｂ）と、前記層間絶縁膜に、前記第１容量下部電極に達する第１凹部及び前記第２容量下部電極に達する第２凹部を形成する工程（ｃ）と、前記第１凹部の底面及び壁面のそれぞれの上に第１容量絶縁膜を形成すると共に前記第２凹部の底面及び壁面のそれぞれの上に第２容量絶縁膜を形成する工程（ｄ）と、前記第１凹部近傍の前記層間絶縁膜上にフリンジ絶縁膜を形成すると共に前記第２容量絶縁膜上に前記フリンジ絶縁膜と同じ絶縁膜からなる第３容量絶縁膜を形成する工程（ｅ）と、前記第１容量絶縁膜上及び前記フリンジ絶縁膜上に第１容量上部電極を形成すると共に前記第３容量絶縁膜上に第２容量上部電極を形成する工程（ｆ）とを備えている。
【００４０】
本発明に係る第２の半導体装置の製造方法によると、単位容量が比較的高い本発明の容量素子（本発明に係る第１の半導体装置の容量素子）と、単位容量が比較的低い積層容量絶縁膜を持つ容量素子とを同一基板上に実現することができる。尚、フリンジ絶縁膜及び第３容量絶縁膜を形成する工程（ｅ）については、第１容量絶縁膜及び第２容量絶縁膜を形成する工程（ｄ）よりも後に行う。
【発明の効果】
【００４１】
本発明によると、容量上部電極のフリンジ部の下側の絶縁膜厚さを局所的に大きくすることによって、容量上部電極のフリンジ部に起因する寄生容量を低減することができるので、精度の高い且つ信頼性に優れた容量素子を実現することができる。
【発明を実施するための最良の形態】
【００４２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４３】
図１（ａ）は本実施形態の半導体装置の構造を示す平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ線の断面図である。
【００４４】
図１（ａ）及び（ｂ）に示すように、半導体基板１上に絶縁膜２を介して、例えば多結晶シリコン膜からなる容量下部電極３が形成されている。半導体基板１上及び容量下部電極３上に、例えばＢＰＳＧ膜等からなるリフロー性の高い層間絶縁膜４が形成されている。層間絶縁膜４には、容量下部電極３に達する凹部１０が形成されており、凹部１０の底面及び壁面のそれぞれの上並びに凹部１０近傍の層間絶縁膜４の上に、例えば減圧シリコン窒化膜からなる容量絶縁膜５Ａが形成されている。容量絶縁膜５Ａ上及び凹部１０近傍の層間絶縁膜４上に、例えばＴｉＮ膜、ＡｌＳｉＣｕ膜、ＴｉＮ膜及びＴｉ膜が順次積層されてなる容量上部電極９が形成されている。
【００４５】
本実施形態の特徴は、凹部１０近傍の容量絶縁膜５Ａを含む凹部１０近傍の層間絶縁膜４と容量上部電極９のフリンジ部との間に、例えば減圧ＴＥＯＳ膜からなるフリンジ絶縁膜６Ａが選択的に形成されていることである。この特徴により、本実施形態においては、容量上部電極９のフリンジ部の下側の絶縁膜厚さを局所的に大きくすることができるため、容量上部電極９のフリンジ部に起因する寄生容量を低減することができるので、精度の高い且つ信頼性に優れたＭＮＳ構造の容量素子を実現することができる。
【００４６】
例えば、配置面積が５μｍ□（５μｍ×５μｍ）で内部設計容量値が５０ｆＦ（単位面積当たりの容量値（単位容量値）が２０００ｐＦ／ｍｍ2 ）のＭＮＳ構造の容量素子において、層間絶縁膜４として厚さ３００ｎｍのＢＰＳＧ膜を形成し、容量絶縁膜５Ａとして厚さ３４ｎｍのシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成し、容量上部電極９のフリンジ部として幅２μｍのアルミ導電膜を形成した場合、容量上部電極９のフリンジ部に起因する寄生容量は約３．６ｆＦであり、内部設計容量値の約７％にも達する。しかし、このＭＮＳ構造の容量素子に本発明を適用し、容量上部電極９のフリンジ部の下側において容量絶縁膜（Ｓｉ3 Ｎ4 膜）５上又は絶縁膜（ＢＰＳＧ膜）４上にフリンジ絶縁膜６Ａとして厚さ約２００ｎｍのＴＥＯＳ膜を形成することにより、容量上部電極９のフリンジ部に起因する寄生容量は２ｆＦとなり、従来技術と比較して約５０％低減することが可能になる。
【００４７】
尚、本実施形態において、容量上部電極９の端部は、フリンジ絶縁膜６Ａの上面上に位置することが好ましい。すなわち、図１（ａ）の平面図に示すように、フリンジ絶縁膜６Ａの外周部が容量上部電極９の外側に位置するようにフリンジ絶縁膜６Ａをパターニングしておくことにより、容量上部電極９のフリンジ部の下側に必ずフリンジ絶縁膜６Ａを設けておくことが好ましい。このようにすると、前述の本実施形態による寄生容量低減効果を確実に得ることができる。また、容量上部電極９のパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００４８】
また、本実施形態において、図１（ａ）及び（ｂ）に示すように、層間絶縁膜４上に、容量上部電極９と接続し且つ容量上部電極９と同じ導電膜からなる引き出し配線９ａが設けられており、引き出し配線９ａと層間絶縁膜４との間にフリンジ絶縁膜６Ａが延在していてもよい。この場合、引き出し配線９ａの端部はフリンジ絶縁膜６Ａの上面上に位置することが好ましい。このようにすると、引き出し配線９ａのパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００４９】
また、本実施形態において、図１（ａ）及び（ｂ）に示すように、層間絶縁膜４に、容量下部電極３に達する複数のコンタクトホール７が形成されており、当該各コンタクトホール７に容量下部電極取り出し部８が形成されていてもよい。容量下部電極取り出し部８は、各コンタクトホール７内に形成された埋め込み部分と、当該各埋め込み部分を接続するように各コンタクトホール７の上側に形成された共通部分とを有している。ここで、本実施形態においては、容量上部電極９のフリンジ部と層間絶縁膜４との間にフリンジ絶縁膜６Ａを選択的に形成することにより、層間絶縁膜４を厚くすることなく、寄生容量低減効果を得ることができる。従って、コンタクトホール７のアスペクト比が高くなることがないので、コンタクトホール７に加工バラツキが発生することを防止して、容量下部電極取り出し部８の形成を容易に行うことができる。尚、容量下部電極取り出し部８と容量上部電極９とは同じ導電膜から形成されていてもよい。
【００５０】
また、本実施形態において、容量絶縁膜５Ａに減圧シリコン窒化膜を用い、フリンジ絶縁膜６Ａに減圧ＴＥＯＳ膜を用いて、ＭＮＳ構造の容量素子を実現した。しかし、容量絶縁膜５Ａ及びフリンジ絶縁膜６Ａとして使用可能な絶縁材料は特に限定されるものではなく、その他の絶縁材料として、例えばシリコンプロセスにおいて利用可能な様々な絶縁膜（一例として、ＳｉＯ2 膜、ＳｉＯＣ膜、ＳｉＣＮ膜、ＡＬ2 Ｏ2 膜等）を適宜用いることができる。ここで、前述の本発明による寄生容量低減効果を確実に得るためには、フリンジ絶縁膜６Ａの比誘電率が容量絶縁膜５Ａの比誘電率よりも小さいこと、フリンジ絶縁膜６Ａの厚さが容量絶縁膜５Ａの厚さよりも大きいこと、及びフリンジ絶縁膜６Ａの比誘電率が層間絶縁膜４の比誘電率と同等又はそれよりも小さいことが好ましい。また、フリンジ絶縁膜６Ａのパターニング時に容量絶縁膜５Ａがエッチングされること（ひいては容量下部電極３がダメージを受けること）を防止するためには、フリンジ絶縁膜６Ａが容量絶縁膜５Ａに対して高いエッチング選択比を持つことが好ましい。
【００５１】
但し、本実施形態のように、容量絶縁膜５Ａに減圧シリコン窒化膜を用いた場合には、容量絶縁膜５Ａの膜厚バラツキを低減できるので、より精度の高いＭＮＳ構造の容量素子を実現することができる。さらに、本実施形態のように、フリンジ絶縁膜６Ａに減圧ＴＥＯＳ膜を用いた場合には、フリンジ絶縁膜６Ａの成膜時の膜厚バラツキを低減できるので、より精度の高い容量素子を実現することができる。
【００５２】
また、本実施形態において、ゲート電極レイヤを用いて容量下部電極３を形成し、配線レイヤを用いて容量上部電極９を形成すると、容量素子形成に伴う工程数の増加を最小限に抑制することができる。すなわち、容量下部電極３を、半導体基板１上に形成されたゲート電極（図示省略）と同じ導電膜から形成し、容量上部電極９を、層間絶縁膜４上に形成された配線（図示省略）と同じ導電膜から形成してもよい。この場合、絶縁膜２は容量下部電極３の下側だけに形成される。
【００５３】
以下、本実施形態の半導体装置の製造方法について説明する。図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００５４】
まず、図２（ａ）に示すように、半導体基板１上に絶縁膜２を形成した後、絶縁膜２上に例えば多結晶シリコン膜を堆積し、その後、当該多結晶シリコン膜をエッチングによりパターニングして容量下部電極３を形成する。その後、絶縁膜２上に、容量下部電極３を覆うように層間絶縁膜４を堆積した後、容量領域の層間絶縁膜４を選択的に開口するために層間絶縁膜４上に第１のフォトレジスト１１を形成する。尚、本実施形態では、層間絶縁膜４として、例えばＢＰＳＧ膜などのリフロー性の高い絶縁膜を用いることにより、層間絶縁膜４を良好に平坦化する。ここで、層間絶縁膜４のリフローは第１のフォトレジスト１１の形成前に行う。
【００５５】
その後、第１のフォトレジスト１１をマスクとして、層間絶縁膜４に対してＲＩＥを行い、それにより、図２（ｂ）に示すように、容量下部電極３に達する凹部（容量素子の容量部の形成領域）１０を選択的に形成した後、第１のフォトレジスト１１を除去する。
【００５６】
次に、図２（ｃ）に示すように、凹部１０の壁面及び底面のそれぞれの上並びに層間絶縁膜４上にシリコン窒化膜５を堆積した後、図３（ａ）に示すように、シリコン窒化膜５上に容量部形成領域（凹部１０及びその近傍）のみを覆う第２のフォトレジスト１２を形成する。尚、本実施形態において、容量絶縁膜５Ａ（図３（ｂ）参照）となるシリコン窒化膜５は、後述するフリンジ絶縁膜６Ａのパターニング時にエッチングバリアとして機能する。
【００５７】
次に、第２のフォトレジスト１２をマスクとして、シリコン窒化膜５に対して、例えばＣＦ4 等のガスを用いてＲＩＥを行い、それにより、図３（ｂ）に示すように、凹部１０の底面及び壁面のそれぞれの上並びに凹部１０近傍の層間絶縁膜４の上に、シリコン窒化膜５からなる容量絶縁膜５Ａを形成した後、第２のフォトレジスト１２を除去する。尚、本実施形態においては、シリコン窒化膜５として減圧シリコン窒化膜を用いることにより、容量絶縁膜５Ａの膜厚バラツキを低減できるので、より精度の高いＭＮＳ構造の容量素子を実現することができる。
【００５８】
次に、図３（ｃ）に示すように、容量絶縁膜５Ａ上及び層間絶縁膜４上に、容量絶縁膜５Ａとなるシリコン窒化膜５よりも比誘電率が小さく且つ当該シリコン窒化膜５よりも厚さが大きいシリコン酸化膜６を堆積する。その後、図４（ａ）に示すように、引き出し配線形成領域を含む凹部１０の近傍領域（フリンジ領域）のみを覆う第３のフォトレジスト１３を形成する。
【００５９】
続いて、第３のフォトレジスト１３をマスクとして、シリコン酸化膜６に対して、例えばバッファード弗酸等を用いてエッチングを行うことにより、図４（ｂ）に示すように、凹部１０近傍の容量絶縁膜５Ａ上を含む凹部１０近傍の層間絶縁膜４上に、シリコン酸化膜６からなるフリンジ絶縁膜６Ａを形成した後、第３のフォトレジスト１３を除去する。尚、本実施形態においては、シリコン酸化膜６として、減圧ＴＥＯＳ膜を用いることにより、シリコン酸化膜６の成膜時の膜厚バラツキつまりフリンジ絶縁膜６Ａの膜厚バラツキを低減できるので、より精度の高い容量素子を実現することができる。また、前述のように、容量絶縁膜５Ａとなるシリコン窒化膜５は、シリコン酸化膜６のエッチング時に、つまりフリンジ絶縁膜６Ａのパターニング時にエッチングバリアとして機能するので、容量下部電極３がダメージを受けることを防止することができる。
【００６０】
次に、図４（ｃ）に示すように、層間絶縁膜４に対してＲＩＥを行うことにより、容量下部電極３に達するコンタクトホール７を選択的に形成する。その後、容量絶縁膜５Ａの上、フリンジ絶縁膜６Ａの上、及びコンタクトホール７を含む層間絶縁膜４の上に、例えばＴｉＮ膜、ＡｌＳｉＣｕ膜、ＴｉＮ膜及びＴｉ膜が順次積層された積層構造を持つ導電膜を堆積した後、当該導電膜をパターニングして、コンタクトホール７に容量素子の容量下部電極取り出し部８を形成すると共に、容量絶縁膜５Ａの上及びフリンジ絶縁膜６Ａの上に容量上部電極９及びそれと接続する引き出し配線９ａを形成する。
【００６１】
以上の工程により、半導体基板上に本実施形態のＭＮＳ構造の容量素子が形成される。
【００６２】
尚、本実施形態の製造方法の図４（ｃ）に示す工程において、容量上部電極９の端部がフリンジ絶縁膜６Ａの上面上に位置するように容量上部電極９を形成することが好ましい。すなわち、フリンジ絶縁膜６Ａの外周部が容量上部電極９の外側に位置するように容量上部電極９をパターニングしておくことにより、容量上部電極９のフリンジ部の下側に必ずフリンジ絶縁膜６Ａが存在するようにしておくことが好ましい。このようにすると、前述の本発明による寄生容量低減効果を確実に得ることができる。また、容量上部電極９のパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００６３】
また、本実施形態の製造方法の図４（ｃ）に示す工程のように、フリンジ絶縁膜６Ａ上に、容量上部電極９と接続し且つ容量上部電極９と同じ導電膜からなる引き出し配線９ａを形成する場合、引き出し配線９ａの端部がフリンジ絶縁膜６Ａの上面上に位置するように引き出し配線９ａをパターニングすることが好ましい。このようにすると、引き出し配線９ａのパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００６４】
また、本実施形態において、ゲート電極レイヤを用いて容量下部電極３を形成し、配線レイヤを用いて容量上部電極９を形成すると、容量素子形成に伴う工程数の増加を最小限に抑制することができる。すなわち、図２（ａ）に示す工程において、半導体基板１上に、容量下部電極３と同じ導電膜からなるゲート電極（図示省略）を形成し、図４（ｃ）に示す工程において、層間絶縁膜４上に、容量上部電極９と同じ導電膜からなる配線（図示省略）を形成してもよい。この場合、絶縁膜２を容量下部電極３の下側だけに形成する。
【００６５】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６６】
図５は本変形例の半導体装置の構造を示す断面図である。尚、図５において、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６７】
図５に示すように、本変形例が第１の実施形態と異なっている点は、フリンジ絶縁膜６Ａが、引き出し配線９ａを含む容量上部電極９の下側、つまり凹部１０近傍の容量絶縁膜５Ａ上を含む凹部１０近傍の層間絶縁膜４上のみならず、凹部１０外側の層間絶縁膜４上に広く形成されていることである。このような構成は、第１の実施形態の図４（ａ）に示す工程において、第３のフォトレジスト１３を、凹部１０上のみに開口を有するように形成することによって得ることができる。但し、この場合、第１の実施形態の図４（ｃ）に示す工程において、層間絶縁膜４とフリンジ絶縁膜６Ａとの積層構造に対してＲＩＥを行うことにより、容量下部電極３に達するコンタクトホール７を形成する必要がある。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６９】
図６は本実施形態の半導体装置、具体的には、単位容量が異なる２つの容量素子を同一基板上に備えた半導体装置の構造を示す断面図である。尚、本実施形態の２つの容量素子のうち単位容量が比較的高い容量素子は、図１（ａ）及び（ｂ）に示す第１の実施形態の容量素子と基本的に同じ構成を有している。
【００７０】
図６に示すように、半導体基板１上に絶縁膜２を介して、例えば多結晶シリコン膜からなる第１容量下部電極３Ａ及び第２容量下部電極３Ｂが形成されている。半導体基板１上、第１容量下部電極３Ａ上及び第２容量下部電極３Ｂ上に、例えばＢＰＳＧ膜等からなるリフロー性の高い層間絶縁膜４が形成されている。層間絶縁膜４には、第１容量下部電極３Ａに達する第１凹部１０Ａ、及び第２容量下部電極３Ｂに達する第２凹部１０Ｂが形成されている。
【００７１】
第１凹部１０Ａの底面及び壁面のそれぞれの上並びに第１凹部１０Ａ近傍の層間絶縁膜４の上には、例えば減圧シリコン窒化膜からなる第１容量絶縁膜５Ａが形成されている。また、第１凹部１０Ａ近傍の第１容量絶縁膜５Ａ上を含む第１凹部１０Ａ近傍の層間絶縁膜４上に、例えば減圧ＴＥＯＳ膜からなるフリンジ絶縁膜６Ａが選択的に形成されている。第１容量絶縁膜５Ａ上及びフリンジ絶縁膜６Ａ上に、例えばＴｉＮ膜、ＡｌＳｉＣｕ膜、ＴｉＮ膜及びＴｉ膜が順次積層されてなる第１容量上部電極９Ａが形成されている。すなわち、第１容量下部電極３Ａと第１容量上部電極９Ａとの間に第１容量絶縁膜５Ａのみが挟まれた構造によって、単位容量が比較的高いＭＮＳ構造の第１容量素子（第１の実施形態と同様の容量素子）が構成される。
【００７２】
第２凹部１０Ｂの底面及び壁面のそれぞれの上並びに第２凹部１０Ｂ近傍の層間絶縁膜４の上には、第１容量絶縁膜５Ａと同じ絶縁膜（例えば減圧シリコン窒化膜）からなる第２容量絶縁膜５Ｂが形成されている。また、第２容量絶縁膜５Ｂ上及び第２凹部１０Ｂ近傍の層間絶縁膜４上に、フリンジ絶縁膜６Ａと同じ絶縁膜（例えば減圧ＴＥＯＳ膜）からなる第３容量絶縁膜６Ｂが形成されている。ここで、第３容量絶縁膜６Ｂは第２容量絶縁膜５Ｂを覆うように形成されている。第３容量絶縁膜６Ｂ上に、第１容量上部電極９Ａと同じ導電膜（例えばＴｉＮ膜、ＡｌＳｉＣｕ膜、ＴｉＮ膜及びＴｉ膜が順次積層された積層構造を持つ導電膜）からなる第２容量上部電極９Ｂが形成されている。すなわち、第２容量下部電極３Ｂと第２容量上部電極９Ｂとの間に第２容量絶縁膜５Ｂ及び第３容量絶縁膜６Ｂが挟まれた構造によって、単位容量が比較的低い積層容量絶縁膜を持つ第２容量素子が構成される。
【００７３】
本実施形態によると、第１凹部１０Ａ近傍の第１容量絶縁膜５Ａを含む第１凹部１０Ａ１０近傍の層間絶縁膜４と第１容量上部電極９Ａのフリンジ部との間にフリンジ絶縁膜６Ａが選択的に形成されているため、第１容量上部電極９Ａのフリンジ部の下側の絶縁膜厚さを局所的に大きくすることができる。従って、第１容量上部電極９Ａのフリンジ部に起因する寄生容量を低減することができるので、精度の高い且つ信頼性に優れたＭＮＳ構造の第１容量素子を実現することができる。
【００７４】
また、本実施形態によると、第２容量絶縁膜５Ｂと第２容量上部電極９Ｂとの間に、フリンジ絶縁膜６Ａと同じ絶縁膜からなる第３容量絶縁膜６Ｂが形成されているため、第１容量素子よりも単位容量が比較的低い第２容量素子を実現することができる。ここで、フリンジ絶縁膜６Ａと第３容量絶縁膜６Ｂとを同じ絶縁膜から形成しているため、工程数の増大を抑制しながら、単位容量が異なる２つの容量素子を半導体基板１上に形成することができる。
【００７５】
尚、本実施形態において、第１容量上部電極９Ａの端部は、フリンジ絶縁膜６Ａの上面上に位置することが好ましい。すなわち、フリンジ絶縁膜６Ａの外周部が第１容量上部電極９Ａの外側に位置するようにフリンジ絶縁膜６Ａをパターニングしておくことにより、第１容量上部電極９のフリンジ部の下側に必ずフリンジ絶縁膜６Ａを設けておくことが好ましい。このようにすると、前述の本実施形態による寄生容量低減効果を確実に得ることができる。また、第１容量上部電極９Ａのパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。同様に、第２容量上部電極９Ｂの端部は、第３容量絶縁膜６Ｂの上面上に位置することが好ましい。すなわち、第３容量絶縁膜６Ｂの外周部が第２容量上部電極９Ｂの外側に位置するように第３容量絶縁膜６Ｂをパターニングしておくことにより、第２容量上部電極９Ｂのフリンジ部の下側に必ず第３容量絶縁膜６Ｂを設けておくことが好ましい。このようにすると、第２容量上部電極９Ｂのパターニング時に第３容量絶縁膜６Ｂがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００７６】
また、本実施形態において、図６に示すように、層間絶縁膜４に、第１容量下部電極３Ａに達するコンタクトホール７Ａ及び第２容量下部電極３Ｂに達するコンタクトホール７Ｂが形成されており、当該各コンタクトホール７Ａ及び７Ｂにそれぞれ容量下部電極取り出し部８Ａ及び８Ｂが形成されていてもよい。ここで、本実施形態においては、第１容量上部電極９Ａのフリンジ部と層間絶縁膜４との間にフリンジ絶縁膜６Ａを選択的に形成することにより、層間絶縁膜４を厚くすることなく、寄生容量低減効果を得ることができる。従って、コンタクトホール７Ａ及び７Ｂのアスペクト比が高くなることがないので、コンタクトホール７Ａ及び７Ｂに加工バラツキが発生することを防止して、容量下部電極取り出し部８Ａ及び８Ｂの形成を容易に行うことができる。尚、容量下部電極取り出し部８Ａ及び８Ｂと容量上部電極９Ａ及び９Ｂとは同じ導電膜から形成されていてもよい。
【００７７】
また、本実施形態において、層間絶縁膜４上に、第１容量上部電極９Ａと接続し且つ第１容量上部電極９Ａと同じ導電膜からなる引き出し配線が設けられており、当該引き出し配線と層間絶縁膜４との間にフリンジ絶縁膜６Ａが延在していてもよい。この場合、引き出し配線の端部はフリンジ絶縁膜６Ａの上面上に位置することが好ましい。このようにすると、引き出し配線のパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。同様に、層間絶縁膜４上に、第２容量上部電極９Ｂと接続し且つ第２容量上部電極９Ｂと同じ導電膜からなる引き出し配線が設けられており、当該引き出し配線と層間絶縁膜４との間に第３容量絶縁膜６Ｂが延在していてもよい。この場合、引き出し配線の端部は第３容量絶縁膜６Ｂの上面上に位置することが好ましい。このようにすると、引き出し配線のパターニング時に第３容量絶縁膜６Ｂがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００７８】
また、本実施形態において、第１容量絶縁膜５Ａ及び第２容量絶縁膜５Ｂに減圧シリコン窒化膜を用い、フリンジ絶縁膜６Ａ及び第３容量絶縁膜６Ｂに減圧ＴＥＯＳ膜を用いて、単位容量が異なる２つの容量素子（ＭＮＳ構造の容量素子及び積層容量絶縁膜を持つ容量素子）を実現した。しかし、第１容量絶縁膜５Ａ及び第２容量絶縁膜５Ｂ並びにフリンジ絶縁膜６Ａ及び第３容量絶縁膜６Ｂとして使用可能な絶縁材料は特に限定されるものではなく、その他の絶縁材料として、例えばシリコンプロセスにおいて利用可能な様々な絶縁膜（一例として、ＳｉＯ2 膜、ＳｉＯＣ膜、ＳｉＣＮ膜、ＡＬ2 Ｏ2 膜等）を適宜用いることができる。ここで、前述の本発明による寄生容量低減効果を確実に得るためには、フリンジ絶縁膜６Ａの比誘電率が第１容量絶縁膜５Ａの比誘電率よりも小さいこと、フリンジ絶縁膜６Ａの厚さが第１容量絶縁膜５Ａの厚さよりも大きいこと、及びフリンジ絶縁膜６Ａの比誘電率が層間絶縁膜４の比誘電率と同等又はそれよりも小さいことが好ましい。また、フリンジ絶縁膜６Ａのパターニング時に第１容量絶縁膜５Ａがエッチングされること（ひいては第１容量下部電極３Ａがダメージを受けること）を防止するためには、フリンジ絶縁膜６Ａが第１容量絶縁膜５Ａに対して高いエッチング選択比を持つことが好ましい。
【００７９】
但し、本実施形態のように、第１容量絶縁膜５Ａ及び第２容量絶縁膜５Ｂに減圧シリコン窒化膜を用いた場合には、第１容量絶縁膜５Ａ及び第２容量絶縁膜５Ｂの膜厚バラツキを低減できるので、より精度の高いＭＮＳ構造の容量素子を実現することができる。さらに、本実施形態のように、フリンジ絶縁膜６Ａ及び第３容量絶縁膜６Ｂに減圧ＴＥＯＳ膜を用いた場合には、フリンジ絶縁膜６Ａ及び第３容量絶縁膜６Ｂの成膜時の膜厚バラツキを低減できるので、より精度の高い容量素子を実現することができる。
【００８０】
また、本実施形態において、ゲート電極レイヤを用いて容量下部電極３Ａ及び３Ｂを形成し、配線レイヤを用いて容量上部電極９Ａ及び９Ｂを形成すると、容量素子形成に伴う工程数の増加を最小限に抑制することができる。すなわち、容量下部電極３Ａ及び３Ｂを、半導体基板１上に形成されたゲート電極（図示省略）と同じ導電膜から形成し、容量上部電極９Ａ及び９Ｂを、層間絶縁膜４上に形成された配線（図示省略）と同じ導電膜から形成してもよい。この場合、絶縁膜２は容量下部電極３Ａ及び３Ｂの下側だけに形成される。
【００８１】
また、本実施形態において、フリンジ絶縁膜６Ａを第１容量上部電極９Ａの下側、つまり第１凹部１０Ａ近傍の第１容量絶縁膜５Ａ上を含む第１凹部１０Ａ近傍の層間絶縁膜４上のみに形成したが、これに代えて、フリンジ絶縁膜６Ａを第１凹部１０Ａ外側の層間絶縁膜４上に広く形成してもよい。
【００８２】
以下、本実施形態の半導体装置の製造方法について説明する。図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態の半導体装置、具体的には、単位容量が異なる２つの容量素子を同一基板上に備えた半導体装置の製造方法の各工程を示す断面図である。
【００８３】
まず、図７（ａ）に示すように、半導体基板１上に絶縁膜２を形成した後、絶縁膜２上に例えば多結晶シリコン膜を堆積し、その後、当該多結晶シリコン膜をエッチングによりパターニングして第１容量下部電極３Ａ及び第２容量下部電極３Ｂを形成する。その後、絶縁膜２上に、容量下部電極３Ａ及び３Ｂを覆うように層間絶縁膜４を堆積した後、容量領域の層間絶縁膜４を選択的に開口するために層間絶縁膜４上に第１のフォトレジスト２１を形成する。尚、本実施形態では、層間絶縁膜４として、例えばＢＰＳＧ膜などのリフロー性の高い絶縁膜を用いることにより、層間絶縁膜４を良好に平坦化する。ここで、層間絶縁膜４のリフローは第１のフォトレジスト２１の形成前に行う。
【００８４】
その後、第１のフォトレジスト２１をマスクとして、層間絶縁膜４に対してＲＩＥを行い、それにより、図７（ｂ）に示すように、第１容量下部電極３Ａに達する第１凹部（第１容量素子の容量部形成領域）１０Ａ、及び第２容量下部電極３Ｂに達する第２凹部（第２容量素子の容量部形成領域）１０Ｂを選択的に形成した後、第１のフォトレジスト２１を除去する。
【００８５】
次に、図７（ｃ）に示すように、凹部１０Ａ及び１０Ｂの壁面及び底面のそれぞれの上並びに層間絶縁膜４上にシリコン窒化膜５を堆積した後、図８（ａ）に示すように、シリコン窒化膜５上に容量部形成領域（凹部１０Ａ及び１０Ｂ並びにそれぞれの近傍）のみを覆う第２のフォトレジスト２２を形成する。尚、本実施形態において、第１容量絶縁膜５Ａ及び第２容量絶縁膜５Ｂ（図８（ｂ）参照）となるシリコン窒化膜５は、後述するフリンジ絶縁膜６Ａのパターニング時にエッチングバリアとして機能する。
【００８６】
次に、第２のフォトレジスト２２をマスクとして、シリコン窒化膜５に対して、例えばＣＦ4 等のガスを用いてＲＩＥを行い、それにより、図８（ｂ）に示すように、第１凹部１０Ａの底面及び壁面のそれぞれの上並びに第１凹部１０Ａ近傍の層間絶縁膜４の上に、シリコン窒化膜５からなる第１容量絶縁膜５Ａを形成すると共に第２凹部１０Ｂの底面及び壁面のそれぞれの上並びに第２凹部１０Ｂ近傍の層間絶縁膜４の上に、シリコン窒化膜５からなる第２容量絶縁膜５Ｂを形成した後、第２のフォトレジスト２２を除去する。尚、本実施形態においては、シリコン窒化膜５として減圧シリコン窒化膜を用いることにより、容量絶縁膜５Ａ及び５Ｂの膜厚バラツキを低減できるので、より精度の高い容量素子を実現することができる。
【００８７】
次に、図８（ｃ）に示すように、容量絶縁膜５Ａ及び５Ｂのそれぞれの上並びに層間絶縁膜４上に、容量絶縁膜５Ａ及び５Ｂとなるシリコン窒化膜５よりも比誘電率が小さく且つ当該シリコン窒化膜５よりも厚さが大きいシリコン酸化膜６を堆積する。その後、図９（ａ）に示すように、第１凹部１０Ａの近傍領域（フリンジ領域）、並びに第２凹部１０Ｂ及びその近傍領域を覆う第３のフォトレジスト２３を形成する。
【００８８】
続いて、第３のフォトレジスト２３をマスクとして、シリコン酸化膜６に対して、例えばバッファード弗酸等を用いてエッチングを行うことにより、図８（ｂ）に示すように、第１凹部１０Ａ近傍の第１容量絶縁膜５Ａ上を含む第１凹部１０Ａ近傍の層間絶縁膜４上に、シリコン酸化膜６からなるフリンジ絶縁膜６Ａを形成すると共に、第２容量絶縁膜５Ｂ上及び第２凹部１０Ａ近傍の層間絶縁膜４上に、シリコン酸化膜６からなる第３容量絶縁膜６Ｂを形成した後、第３のフォトレジスト２３を除去する。ここで、第３容量絶縁膜６Ｂは第２容量絶縁膜５Ｂを覆うように形成される。尚、本実施形態においては、シリコン酸化膜６として、減圧ＴＥＯＳ膜を用いることにより、シリコン酸化膜６の成膜時の膜厚バラツキ、つまりフリンジ絶縁膜６Ａ及び第３容量絶縁膜６Ｂのそれぞれの膜厚バラツキを低減できるので、より精度の高い容量素子を実現することができる。また、前述のように、第１容量絶縁膜５Ａとなるシリコン窒化膜５は、シリコン酸化膜６のエッチング時に、つまりフリンジ絶縁膜６Ａのパターニング時にエッチングバリアとして機能するので、第１容量下部電極３Ａがダメージを受けることを防止することができる。
【００８９】
次に、図９（ｃ）に示すように、層間絶縁膜４に対してＲＩＥを行うことにより、第１容量下部電極３Ａに達するコンタクトホール７Ａ、及び第２容量下部電極３Ｂに達するコンタクトホール７Ｂを選択的に形成する。その後、第１容量絶縁膜５Ａの上、フリンジ絶縁膜６Ａの上、第３容量絶縁膜６Ｂの上、並びにコンタクトホール７Ａ及び７Ｂを含む層間絶縁膜４の上に、例えばＴｉＮ膜、ＡｌＳｉＣｕ膜、ＴｉＮ膜及びＴｉ膜が順次積層された積層構造を持つ導電膜を堆積した後、当該導電膜をパターニングして、コンタクトホール７Ａ及び７Ｂに各容量素子の容量下部電極取り出し部８Ａ及び８Ｂを形成し、第１容量絶縁膜５Ａの上及びフリンジ絶縁膜６Ａの上に第１容量上部電極９Ａを形成し、第３容量絶縁膜６Ｂの上に第２容量上部電極９Ｂを形成する。
【００９０】
以上の工程により、第１容量下部電極３Ａと第１容量上部電極９Ａとの間に第１容量絶縁膜５Ａのみが挟まれた構造を持つ単位容量が比較的高いＭＮＳ構造の第１容量素子と、第２容量下部電極３Ｂと第２容量上部電極９Ｂとの間に第２容量絶縁膜５Ｂ及び第３容量絶縁膜６Ｂが挟まれた構造を持つ単位容量が比較的低い第２容量素子とを容易に形成することができる。
【００９１】
尚、本実施形態の製造方法におけるフリンジ絶縁膜６Ａ及び第３容量絶縁膜６Ｂを形成する工程（図８（ｃ）、図９（ａ）及び図９（ｂ）に示す工程）については、第１容量絶縁膜５Ａ及び第２容量絶縁膜５Ｂを形成する工程（図７（ｃ）、図８（ａ）及び図８（ｂ）に示す工程）よりも後に行うことが好ましい。
【００９２】
また、本実施形態の製造方法の図９（ｃ）に示す工程において、第１容量上部電極９Ａの端部がフリンジ絶縁膜６Ａの上面上に位置するように第１容量上部電極９Ａを形成することが好ましい。すなわち、フリンジ絶縁膜６Ａの外周部が第１容量上部電極９Ａの外側に位置するように第１容量上部電極９Ａをパターニングしておくことにより、第１容量上部電極９Ａのフリンジ部の下側に必ずフリンジ絶縁膜６Ａが存在するようにしておくことが好ましい。このようにすると、前述の本発明による寄生容量低減効果を確実に得ることができる。また、第１容量上部電極９Ａのパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。また、本実施形態の製造方法の図９（ｃ）に示す工程において、第２容量上部電極９Ｂの端部が第３容量絶縁膜６Ｂの上面上に位置するように第２容量上部電極９Ｂを形成することが好ましい。すなわち、第３容量絶縁膜６Ｂの外周部が第２容量上部電極９Ｂの外側に位置するように第２容量上部電極９Ｂをパターニングしておくことにより、第２容量上部電極９Ｂのフリンジ部の下側に必ず第３容量絶縁膜６Ｂが存在するようにしておくことが好ましい。このようにすると、第２容量上部電極９Ｂのパターニング時に第３容量絶縁膜６Ｂがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００９３】
また、本実施形態の製造方法において、フリンジ絶縁膜６Ａ上に、第１容量上部電極９Ａと接続し且つ第１容量上部電極９Ａと同じ導電膜からなる引き出し配線を形成する場合、当該引き出し配線の端部がフリンジ絶縁膜６Ａの上面上に位置するように引き出し配線をパターニングすることが好ましい。このようにすると、引き出し配線のパターニング時にフリンジ絶縁膜６Ａがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。同様に、第３容量絶縁膜６Ｂ上に、第２容量上部電極９Ｂと接続し且つ第２容量上部電極９Ｂと同じ導電膜からなる引き出し配線を形成する場合、当該引き出し配線の端部が第３容量絶縁膜６Ｂの上面上に位置するように引き出し配線をパターニングすることが好ましい。このようにすると、引き出し配線のパターニング時に第３容量絶縁膜６Ｂがエッチングバリアとして作用するので、エッチングバリア性を向上させることができる。
【００９４】
また、本実施形態において、ゲート電極レイヤを用いて容量下部電極３Ａ及び３Ｂを形成し、配線レイヤを用いて容量上部電極９Ａ及び９Ｂを形成すると、容量素子形成に伴う工程数の増加を最小限に抑制することができる。すなわち、図７（ａ）に示す工程において、半導体基板１上に、容量下部電極３Ａ及び３Ｂと同じ導電膜からなるゲート電極（図示省略）を形成し、図９（ｃ）に示す工程において、層間絶縁膜４上に、容量上部電極９Ａ及び９Ｂと同じ導電膜からなる配線（図示省略）を形成してもよい。この場合、絶縁膜２を容量下部電極３Ａ及び３Ｂの下側だけに形成する。
【産業上の利用可能性】
【００９５】
以上に説明したように、本発明は半導体装置及びその製造方法に関し、寄生容量が小さい高精度な容量素子を半導体基板上に設けることができるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００９６】
【図１】図１（ａ）は本発明の第１の実施形態に係る半導体装置の構造を示す平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ線の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５は本発明の第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図６】図６は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
【００９７】
１    半導体基板
２    絶縁膜
３    容量下部電極
３Ａ    第１容量下部電極
３Ｂ    第２容量下部電極
４    層間絶縁膜
５    シリコン窒化膜
５Ａ    容量絶縁膜（第１容量絶縁膜）
５Ｂ    第２容量絶縁膜
６    シリコン酸化膜
６Ａ    フリンジ絶縁膜
６Ｂ    第３容量絶縁膜
７、７Ａ、７Ｂ    コンタクトホール
８、８Ａ、８Ｂ    容量下部電極取り出し部
９    容量上部電極
９ａ    引き出し配線
９Ａ    第１容量上部電極
９Ｂ    第２容量上部電極
１０    凹部
１０Ａ    第１凹部
１０Ｂ    第２凹部
１１、２１    第１のフォトレジスト
１２、２２    第２のフォトレジスト
１３、２３    第３のフォトレジスト
【図１】
2010003884.tif 000003
【図２】
2010003884.tif 000004
【図３】
2010003884.tif 000005
【図４】
2010003884.tif 000006
【図５】
2010003884.tif 000007
【図６】
2010003884.tif 000008
【図７】
2010003884.tif 000009
【図８】
2010003884.tif 000010
【図９】
2010003884.tif 000011
【図１０】
2010003884.tif 000012
【図１１】
2010003884.tif 000013