(57)【要約】【課題】隣接するトレンチのストレージノード電極同士のショートを防止する半導体装置を提供する。【解決手段】半導体基板１の複数のトレンチ８の内部表面に第１のポリシリコン膜１２を堆積し、第１のポリシリコン膜１２表面に不純物ドープのシリカガラス膜１３を堆積した後、シリカガラス膜１３をプレート電極形成領域の深さまでエッチングし、シリカガラス膜１３から導電型不純物を導入して導電型不純物含有ポリシリコン膜１６ａと拡散層１６ｂとを有するプレート電極１６を形成する。次にトレンチ内部表面にキャパシタ絶縁膜１７を形成後、トレンチ８内部に第１の導電膜を堆積し、ストレージノード電極１８を形成する。その後、第１及び第２導電層２１，２２でストレージノード電極とセルの拡散層とを接続する。【選択図】図１０
2010103227.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面部分に複数のトレンチを形成する工程と、
前記複数のトレンチの内部表面を覆うようにポリシリコン膜を堆積する工程と、
前記ポリシリコン膜で覆われたトレンチ内部表面を覆うように導電型不純物含有膜を堆積する工程と、
前記導電型不純物含有膜をエッチングし、プレート電極形成領域の深さまで除去する工程と、
前記導電型不純物含有膜から導電型不純物を、前記ポリシリコン膜を通して前記半導体基板内部に導入してプレート拡散層を形成する工程と、
前記導電型不純物含有膜を除去した後、前記ポリシリコン膜で覆われたトレンチ内部表面を覆うようにキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜で覆われたトレンチ内部を埋め込むように第１の導電膜を堆積する工程と、
前記キャパシタ絶縁膜及び前記第1の導電膜をエッチングし、ストレージノード電極形成領域の深さまで除去してストレージノード電極を形成する工程と、
前記ストレージノード電極上面と前記ストレージノード電極上面から前記半導体基板表面までの間の前記ポリシリコン膜とを酸化してシリコン酸化膜を形成する工程と、
前記シリコン酸化膜で覆われたトレンチ内部を埋め込むように第１の導電層を堆積する工程と、
前記第１の導電層をエッチングし、前記トレンチ内部のコンタクト領域の深さまで除去する工程と、
前記シリコン酸化膜にエッチングを行い、前記第１の導電層の上面よりも上面の高さが低くなるまで除去する工程と、
前記第１の導電層と前記シリコン酸化膜との上面を埋めるように前記トレンチ内部に第２の導電層を堆積する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチが、所定の深さより下の断面の径が所定の深さより上の断面の径よりも大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の表面部に形成されたトレンチと、
前記トレンチの内部表面の底面から所定の高さまでの領域にかけて堆積された導電型不純物含有のポリシリコン膜と前記領域の半導体基板内部に前記ポリシリコン膜と接して形成された前記導電型不純物のプレート拡散層とを有するプレート電極と、
前記ポリシリコン膜の表面に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜の内部を埋めるように形成されたストレージノード電極と、
前記ストレージノード電極上部の前記トレンチの内部表面、前記ポリシリコン膜上部及び前記キャパシタ絶縁膜上部を覆うように、形成されたシリコン酸化膜と、
前記ストレージノード電極上部に設けられ、前記ストレージノード電極と電気的に接続され、前記シリコン酸化膜の内部を埋めるように形成された第１の導電層と、
前記第１の導電層と電気的に接続され、前記第１の導電層と前記シリコン酸化膜の上部を覆うように形成された第２の導電層とを備えたことを特徴とする半導体装置。
【請求項４】
前記シリコン酸化膜よりも下のトレンチの断面の径が、前記シリコン酸化膜に接するトレンチの断面の径よりも大きいことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びその製造方法による半導体装置に係り、特にトレンチキャパシタの内部にストレージノード電極を有するＤＲＡＭ（Dynamic  Random  Access  Memory）の製造方法及びその製造方法によるＤＲＡＭに関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、ＭＯＳ型トランジスタとこのＭＯＳ型トランジスタに直接接続されたキャパシタで構成されている。近年、ＤＲＡＭにおいては、高集積化に伴いメモリセルが微細化され、このメモリセルの微細化に伴ってキャパシタ領域が狭くなる傾向にある。従って、ＤＲＡＭでは、この狭いキャパシタ領域において、キャパシタ容量を如何に確保するかが重要となっている。
【０００３】
この１つの技術として、トレンチキャパシタ構造によってキャパシタ容量を確保する方法がすでに知られている（例えば、特許文献１参照。）。
【０００４】
この方法では、半導体基板の表面部にトレンチを形成し、このトレンチ内部表面を絶縁膜で覆った後、ストレージノード電極を形成し、その上部表面を絶縁膜で覆って内部に、トレンチ上部のＭＯＳ型トランジスタの拡散層とストレージノード電極を接続するコンタクトを形成している。
【０００５】
しかし、メモリセルの微細化に伴って隣接するトレンチ同士の間隔が狭まる。また、キャパシタ容量を更に確保するために、トレンチの横断面積をより広くすると、トレンチを形成するためのエッチング加工において、エッチング速度が半導体基板の面方位に依存し、トレンチの深部において、トレンチの内部表面の一部が水平方向に張出し、隣接するトレンチ同士がショートする可能性がある。そのため、隣接するトレンチのストレージノード電極同士がショートし、キャパシタとして機能しなくなる恐れがあり、メモリセルの微細化が進展した場合、キャパシタ容量の確保が難しいという課題が生じる。
【特許文献１】特開２０００−１２４４２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、隣接するトレンチのストレージノード電極同士のショートを防止し、キャパシタ容量を確保することが可能な半導体装置の製造方法及びその製造方法による半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分に複数のトレンチを形成する工程と、前記複数のトレンチの内部表面を覆うようにポリシリコン膜を堆積する工程と、前記ポリシリコン膜で覆われたトレンチ内部表面を覆うように導電型不純物含有膜を堆積する工程と、前記導電型不純物含有膜をエッチングし、プレート電極形成領域の深さまで除去する工程と、前記導電型不純物含有膜から導電型不純物を、前記ポリシリコン膜を通して前記半導体基板内部に導入してプレート拡散層を形成する工程と、前記導電型不純物含有膜を除去した後、前記ポリシリコン膜で覆われたトレンチの内部表面を覆うようにキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜で覆われた前記トレンチ内部を埋め込むように第１の導電膜を堆積する工程と、前記キャパシタ絶縁膜及び前記第１の導電膜をエッチングし、ストレージノード電極形成領域の深さまで除去してストレージノード電極を形成する工程と、前記ストレージノード電極上面と前記ストレージノード電極上面から前記半導体基板の表面までの間の前記ポリシリコン膜とを酸化してシリコン酸化膜を形成する工程と、前記シリコン酸化膜で覆われた前記トレンチ内部を埋め込むように第１の導電層を堆積する工程と、前記シリコン酸化膜にエッチングを行い、前記第１の導電層の上面よりも上面の高さが低くなるまで除去する工程と、前記第１の導電層と前記シリコン酸化膜との上面を埋めるように第２の導電層を堆積する工程と、を備えている。
【０００８】
また、本発明の別の態様による半導体装置は、半導体基板の表面部分に形成されたトレンチと、前記トレンチ内部表面の半導体基板の表面と前記トレンチの表面とを覆うように堆積されたポリシリコン膜と、前記トレンチ内部表面の底面から所定の高さまでの領域にわたって堆積された導電型不純物含有のポリシリコン膜と前記領域の半導体基板内部に前記ポリシリコン膜と接して形成された前記導電型不純物のプレート拡散層とを有するプレート電極と、前記ポリシリコン膜表面に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜の内部を埋めるように形成されたストレージノード電極と、前記ストレージノード電極上部の前記トレンチの内部表面、前記ポリシリコン膜上面及び前記キャパシタ絶縁膜上面を覆うように、形成されたシリコン酸化膜と、前記ストレージノード電極の上部に設けられ、前記ストレージノード電極と電気的に接続され、前記シリコン酸化膜の内部を埋めるように形成された第１の導電層と、前記第１の導電層と電気的に接続され、前記第１の導電層上面と前記シリコン酸化膜上面を覆うように形成された第２の導電層と、を備えている。
【発明の効果】
【０００９】
本発明によれば、隣接するトレンチのストレージノード電極同士のショートを防ぐことができ、キャパシタ容量を確保することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
【実施例１】
【００１１】
本発明の実施例１に係る半導体装置の製造方法について、図１乃至図１０を用いて説明する。
【００１２】
まず、トレンチ形成用ホールを形成する工程について、図１及び図２を用いて説明する。図１は、トレンチ形成用ホールを形成する製造方法を工程別に示した縦断面図である。図２は、シリコン基板上に形成した、トレンチ形成用ホールの配置を上面から見た図である。
【００１３】
図１（ａ）に示すように、半導体基板、例えばシリコン基板１の上に、例えば熱酸化法を用いて、約２ｎｍの厚さの第１のシリコン酸化膜３を堆積させる。次に、第１のシリコン酸化膜３の上に、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、約２２０ｎｍの厚さのシリコン窒化膜４を堆積させる。次に、シリコン窒化膜４上に、例えばＬＰＣＶＤ法を用いて、約１３００ｎｍの厚さのＢＳＧ(Boron Silicate Grass)膜５を堆積させる。次に、ＢＳＧ膜５上に、例えばＬＰＣＶＤ法を用いて、約１００ｎｍの厚さの第１のＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜６を堆積させる。
【００１４】
ここで、ＢＳＧ膜５を使用せずに第１のＴＥＯＳ膜６を直接シリコン窒化膜４に堆積させた場合、トレンチ加工後にエッチングしたＴＥＯＳ膜がシリコン窒化膜４上に残留する。従って、このＴＥＯＳ膜の残留を防ぐために、ＴＥＯＳ膜に比べてシリコン窒化膜４からの剥離性が良いＢＳＧ膜５を堆積させる。また、ＢＳＧ膜５を露出した状態で放置するとＢ（ボロン）が析出し外方拡散するため、この外方拡散を防ぐために、第１のＴＥＯＳ膜６をＢＳＧ膜５上に堆積させる。そして、ＢＳＧ膜５と第１のＴＥＯＳ膜６は、シリコン半導体基板１上にトレンチを形成する際のマスク材として使用される。
【００１５】
次に、図１（ｂ）に示すように、第１のＴＥＯＳ膜６の上にフォトレジストを塗布し、トレンチ形成予定領域にトレンチ形成用ホール２を有するレジストパターン７を形成する。このトレンチ形成用ホール２は、図２に示すように、２個を１組とし、シリコン基板１上に千鳥状に配列されている。隣接する組同士の間隔はｄである。また、４組のトレンチ形成用ホール２で囲われた領域５０が、ＭＯＳ型トランジスタ形成予定領域である。また、図２に示すように、トレンチ形成用ホール２は、楕円形状であり、短軸の長さはｈ０である。
【００１６】
間隔ｄと短軸の長さｈ０は、トレンチ形成後の酸化工程とシリコン基板のデバイス特性とを考慮して決められる。
【００１７】
次に、図１（ｃ）に示すように、レジストパターン７をマスクとしてトレンチ形成予定領域におけるシリコン酸化膜３、シリコン窒化膜４、ＢＳＧ膜５及び第１のＴＥＯＳ膜６を、例えば異方性エッチングを用いてエッチングしてトレンチ形成用ホール２ａを形成する。以上の工程で、トレンチ形成用ホール２ａが形成される。
【００１８】
次に、シリコン基板１内にトレンチ８を形成する工程について図３を用いて説明する。図３は、図１に続く本実施例の半導体装置の製造工程を示した縦断面図と横断面図である。
【００１９】
図３（ａ）に示すように、レジストパターン７をアッシング除去した後、ＢＳＧ膜５及び第１のＴＥＯＳ膜６をマスクとして、例えば異方性エッチングを用いてシリコン基板１を所定の深さまでエッチングする。この際に、第１のＴＥＯＳ膜６もエッチングされる。次に、図３（ｂ）に示すように、ＢＳＧ膜５を、例えばウェットエッチングを用いてエッチング除去する。以上の工程で、シリコン基板１内にトレンチ８が形成される。
【００２０】
ここで、トレンチ８の形状について、図４を用いて説明する。図４はトレンチ８の形状を示す図で、図４（ａ）はトレンチ８の平面図、図４（ｂ）は、図３（ｂ）のＡ−Ａ’線に沿うトレンチ８深部の横断面図である。
【００２１】
図４（ａ）に示すように、トレンチ８の上部は円形状であるが、トレンチ８の深部は、図４（ｂ）に示すように、四隅の角部に外方に膨らんだ張出し部１０を有する略四角形状となる。これは、シリコンエッチング速度に面方位性があるため、トレンチ８の上部に比べてトレンチ８の深部でエッチングが進むために、四角形状の角部に張出し部１０が発生する。
【００２２】
そのため、隣接するトレンチ８同士の間隔が狭い場合には、一部の隣接するトレンチ８の張出し部１０が繋がり、ショート部１１を形成する。
【００２３】
次に、トレンチ８内にトレンチキャパシタを形成するが、図５に示す従来技術のように、トレンチ８の内部表面を覆うようにキャパシタ絶縁１７を形成した後、このキャパシタ絶縁膜１７で覆われたトレンチ８の内部を埋め込むように導電膜を堆積してストレージノード電極１８を形成した場合、ショート部１１を介して隣接するトレンチ８のストレージョイノード電極１８同士がショートし、キャパシタとして機能しなくなる。
【００２４】
従って、本実施例では、以下の工程によりトレンチキャパシタを形成している。この工程を、図６を用いて説明する。図６は、図４に続く本実施例の半導体装置の製造工程を示した図である。図６（ａ）は、半導体装置の製造工程を示す断面図で、図６（ｂ）は、図６（ａ）のＢ−Ｂ’線に沿うトレンチ８深部の横断面図である。
【００２５】
図６（ａ）に示すように、例えばＬＰＣＶＤ法を用いて、約１０ｎｍの厚さの導電型不純物がドープされていない第１のポリシリコン膜１２を、トレンチ８の内部表面及びシリコン基板１の上面のシリコン窒化膜４上に堆積させる。この時、図６（ｂ）に示すように、第１のポリシリコン膜１２が、隣接するトレンチ８のショート部１１にも堆積され、ショート部１１は第１のポリシリコン膜１２で埋め戻される。
【００２６】
次に、プレート電極１６を形成する工程について、図７を用いて説明する。図７は、図６に続く本実施例の半導体装置の製造工程を示した断面図である。
【００２７】
図７（ａ）に示すように、例えばＬＰＣＶＤ法を用いて、導電型不純物がドープされたシリカガラス膜(導電型不純物含有膜)１３を約１０ｎｍの厚さでトレンチ８内部表面の第１のポリシリコン膜１２上に堆積させる。次に、図７（ｂ）に示すように、例えばＣＤＥ（Chemical Dry Etching）法やウェットエッチング法を用いて、トレンチ８のプレート電極形成領域の深さまでシリカガラス膜１３を除去する。
【００２８】
次に、図８（ａ）に示すように、プレート電極形成領域以外のトレンチ８上部表面へ不純物が拡散されるのを防ぐため、第１のポリシリコン膜１２及びシリカガラス膜１３上に、例えばＬＰＣＶＤ法を用いて、約１０ｎｍの厚さの第２のＴＥＯＳ膜１５を堆積させる。次に、例えば、ＡｓＨ３を含む雰囲気中で、９５０℃、３００Ｔｏｒｒ、１時間の条件で熱処理を行う。この結果、プレート電極形成領域、すなわちトレンチ８の内部表面の底面から所定高さまでの領域の第１のポリシリコン膜１２は、シリカガラス膜１３から導電型不純物が導入され、導電型不純物含有ポリシリ膜１６ａに変換される。これと同時に、トレンチ８の内部表面の底面から所定高さまでの領域におけるはシリコン基板１内部に、シリカガラス膜１３から導電型不純物が第１のポリシリコン膜１２を介して導入され、導電型不純物の拡散層１６ｂが形成される。そして、この導電型不純物含有ポリシリコン膜１６ａと拡散層１６ｂとでプレート電極１６が形成される。
【００２９】
次に、図８（ｂ）に示すように、第２のＴＥＯＳ膜１５及びシリカガラス膜１３を、例えばウェットエッチングを用いてエッチング除去する。以上の工程で、プレート電極１６が形成される。また同時にショート部１１の第１のポリシリコン膜１２にも導電型不純物が導入され、このショート部１１の第１のポリシリコン膜１２も導電型不純物含有ポリシリコン膜１６ａに変換される。
【００３０】
次に、キャパシタ絶縁膜１７とストレージノード電極１８を形成する工程について図９乃至図１１を用いて説明する。図９（ａ）、図１０（ａ）、図１１は、図８に続く本実施例の半導体装置の製造工程を示した断面図で、図９（ｂ）は、図９のＣ−Ｃ’線に沿う横断面図、図１０（ｂ）は、図１０（ａ）のＤ−Ｄ’線に沿う横断面図である。
【００３１】
先ず、キャパシタ絶縁膜１７を堆積させる工程について説明する。図９（ａ）に示すように、トレンチ８の内部表面の第１のポリシリコン膜１２及び導電型不純物含有ポリシリコン膜１６ａ上に、例えばＬＰＣＶＤ法及び熱酸化法を用いて、約５ｎｍの厚さのＳｉＮ−ＳｉＯ２膜をキャパシタ絶縁膜１７として形成させる。
【００３２】
次に、ストレージノード電極１８を形成する工程について説明する。図１０（ａ）に示すように、キャパシタ絶縁膜１７で覆われたトレンチ８の内部を埋め込むように、第１の導電膜として例えば砒素もしくはリンをドープした第２のポリシリコン膜を堆積させる。次に、例えば異方性エッチングを用いて、第２のポリシリコン膜を所定の深さ、すなわちトレンチ８内部におけるストレージノード電極形成領域の深さまでエッチングを行い除去し、ストレージノード電極１８を形成する。ここで、図１０（ｂ）に示すように、隣接するトレンチ８のストレージノード電極１８は、キャパシタ絶縁膜１７により互いに電気的に絶縁されている。
【００３３】
次に、図１１に示すように、キャパシタ絶縁膜１７を、例えばウェットエッチングを用いて、ストレージノード電極１８の上面と面一となるようにエッチングする。
【００３４】
以上の工程で、キャパシタ絶縁膜１７及びストレージノード電極１８が形成される。
【００３５】
次に、第３のシリコン酸化膜２０を形成する工程について、図１２及び図１３を用いて説明する。図１２及び図１３（ａ）は、図１１に続く本実施例の半導体装置の製造工程を示した断面図である。図１３（ｂ）は、図１３（ａ）のＥ−Ｅ'線に沿う横断面図である。
【００３６】
図１２に示すように、ストレージノード電極１８の上部のトレンチ８の内部表面、第１のポリシリコン膜１２の上面、キャパシタ絶縁膜１７の上面、ストレージノード電極１８の上面及びシリコン基板１上のシリコン窒化膜４上に、例えば熱酸化及びＬＰＣＶＤ法を用いて、約４０ｎｍの厚さの第２のシリコン酸化膜１９を形成する。
【００３７】
次に、図１３（ａ）に示すように、第２のシリコン酸化膜１９で覆われたトレンチ８内部を埋め込むように、第２の導電膜として例えばドナー型の不純物がドープされた第３のポリシリコン膜を、例えばＬＰＣＶＤ法を用いて堆積させ、ストレージノード電極１８と電気的に接続された第１の導電層２１を形成する。
【００３８】
次に、第１の導電層２１を所定の深さまでエッチングする。次に、例えばウェットエッチングを用いて、第２のシリコン酸化膜１９を、第１の導電層２１の上面より深い位置までエッチングして、第３のシリコン酸化膜２０を形成する。
【００３９】
次に、トレンチ８の内部において、第１の導電層２１の上面及び第３のシリコン酸化膜２０上に、不純物がドープされた第４のポリシリコンを、例えばＬＰＣＶＤ法を用いて堆積させ、エッチングすることで第２の導電層２２を形成する。
【００４０】
以上の工程で、トレンチ８上部に形成されるＭＯＳ型トランジスタの拡散層（図示せず）と、トレンチ８内部のストレージノード電極１８とを接続するためのコンタクトである第１の導電層２１及び第２の導電層２２が形成され、これによりトレンチキャパシタを有する半導体装置が完成する。
【００４１】
上記実施例によればトレンチ８の内部表面のプレート電極形成領域、すなわちトレンチ８の底面から所定の高さまでの領域に導電型不純物含有のポリシリコン膜１６ａを形成している。そのため、隣接するトレンチ同士がショート部１１によりショートした場合でも、導電型不純物含有のポリシリコン膜１６ａによってショート部１１が埋め戻される。そして、トレンチ８のポリシリコン膜１６ａの表面に形成されたキャパシタ絶縁膜１７によって、隣接するトレンチ８のストレージノード電極同士が電気的に絶縁される。
【００４２】
従って、最小デザイン幅が従来より狭くなった場合でも、隣接するトレンチのストレージノード電極同士のショートを防止でき、トレンチキャパシタを形成することが可能になる。
【００４３】
また、上記実施例によれば、従来よりもトレンチ形成時間を短縮することが可能である。
【００４４】
先ず、トレンチを形成する場合、トレンチ形成用ホールの形状と大きさは、トレンチ形成後の酸化工程とシリコン基板のデバイス特性とを考慮して決められる。
【００４５】
例えば、第３のシリコン酸化膜２０を形成する工程において、図１３（ａ）に示すように、シリコン基板１は第３のシリコン酸化膜２０の膜厚相当分、後退することになる。すなわち、図１３（ｂ）に示すように、第３のシリコン酸化膜２０の膜厚さを含めたトレンチ８の外形寸法をｈ２、第３のシリコン酸化膜２０の膜厚をｈ３とすると、第３のシリコン酸化膜２０の膜厚ｈ３の相当分、シリコン基板１が後退することになる。このｈ２とｈ３、及びシリコン基板１のデバイス特性を考慮して、図２に示すように、トレンチ形成用ホール２の短軸ｈ０の長さが決められる。
【００４６】
従って、従来のように、シリコン基板１を酸化して第３のシリコン酸化膜２０を形成する場合には、第３のシリコン酸化膜２０の膜厚相当分を見込んで、トレンチ形成用ホール２を小さくしておく必要がある。しかし、上記実施例では、図１２に示すように、第３のシリコン酸化膜２０を形成する前の第２のシリコン酸化１９の形成工程において、第１のポリシリコン膜１２がシリコン基板１よりも先に酸化され、次にシリコン基板１が酸化される。すなわち、シリコン基板１が第１のポリシリコン膜１２によって酸化から保護される形となり、シリコン基板１の酸化が抑制される。
【００４７】
そのため、トレンチ形成用ホール２の短軸ｈ０の長さを、従来の場合に比べて大きくすることが可能になり、ウェットエッチングのエッチャントと接触する面積が増え、所定の大きさのトレンチを形成する場合にはその形成時間を短縮することが可能になる。また、同じ時間エッチングの場合には、トレンチを深く形成することが可能となる。
【実施例２】
【００４８】
本発明の実施例２に係る半導体装置及びその製造方法について、図１４及び図１５を用いて説明する。
【００４９】
図１４（ａ）は、実施例２に係る半導体装置の平面図である。図１４（ｂ）は図１４（ａ）のＦ−Ｆ’線に沿う縦断面図である。
【００５０】
本実施例では、トレンチ４０は上部側が径小で、深部（底部とも言う）側が径大なボトル形状を有する点で上記実施例１と異なり、その他の構成部分については同一若しくは類似の構成となっており、実施例１と同一符号を付して説明を省略する。
【００５１】
上記構造の半導体装置の製造方法は、上記実施例１の図３（ｂ）のトレンチ形成工程が異なる以外は、図１乃至図１３に示した工程と同様であり、同一工程については説明を省略する。
【００５２】
すなわち、本実施例では、図１（ａ）に示すように、実施例１と同様にシリコン基板１上に第１のシリコン酸化膜３シリコン窒化膜４、ＢＳＧ膜５、及び第１のＴＥＯＳ膜６をこの順に堆積した後、図１（ｂ）に示すように、第１のＴＥＯＳ膜６上にレジストパターン７を形成し、図１（ｃ）に示すように、レジストパターン７をマスクにして第１のシリコン酸化膜３、シリコン窒化膜４、ＢＳＧ膜５、及び第１のＴＥＯＳ膜６をエッチングして、図３に示すように、トレンチ形成用ホール２ａを形成する。
【００５３】
次に、レジストパターンを除去した後、図１５に示すように、ＢＳＧ膜５及び第１のＴＥＯＳ膜６をマスクとして、上記実施例１の場合と例えば温度条件を変えて、異方性エッチングのエッチング特性を変更することにより、上部側が径小で、底部側が径大なボトル形状のトレンチ４０が形成される。
【００５４】
このトレンチ形成工程以降の工程は、上記実施例１の図４乃至図１２に示す工程と同様である。
【００５５】
上記実施例２によれば、実施例１と同様の作用効果の他に、実施例１に比べて大きなキャパシタ容量のトレンチキャパシタを形成することが可能である。
【００５６】
本発明は、上記実施例に限定されるものではなく、発明の要旨を変更しない範囲で、種々、変更して実施してもよいことは勿論である。
【００５７】
例えば、上記実施例では、第１のシリコン酸化膜３に代えてシリコン窒化膜を用いてもよい。
【００５８】
また、キャパシタ絶縁膜１７としてＳｉＮ−ＳｉＯ２膜を用いたが、例えばＡｌ２Ｏ３−ＳｉＯ２膜、またはＨＦＯ２−ＳｉＯ２膜を用いてもよい。
【００５９】
また、ストレージノード電極１８としてポリシリコンを用いたが、ポリサイドもしくはアモルファスシリコンを用いてもよい。
【００６０】
また、トレンチ形成用ホールの形状は、楕円形に限らず、他の形状でもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１に係る半導体装置の製造方法を工程別し示した縦断面図。
【図２】トレンチを形成するためのホールパターンを示す平面図。
【図３】図２に続く同半導体装置の製造方法を工程別に示した縦断面図。
【図４】トレンチの形状を示す平面図及び横断面図。
【図５】図３で形成されたトレンチに通常のトレンチキャパシタの形成方法を実施した場合の問題点を説明するためのトレンチの横断面図。
【図６】図３に続く同半導体装置の製造方法を工程別に示した縦断面図及び横断面図。
【図７】図６に続く同半導体装置の製造方法を工程別に示した縦断面図。
【図８】図７に続く同半導体装置の製造方法を工程別に示した縦断面図。
【図９】図８に続く同半導体装置の製造方法を工程別に示した縦断面図及び横断面図。
【図１０】図９に続く同半導体装置の製造方法を工程別に示した縦断面図及び横断面図。
【図１１】図１０に続く同半導体装置の製造方法を工程別に示した縦断面図。
【図１２】図１１に続く同半導体装置の製造方法を工程別に示した縦断面図。
【図１３】図１２に続く同半導体装置の製造方法を工程別に示した縦断面図。
【図１４】図７に続く同半導体装置の製造方法を工程別に示した縦断面図。本発明の実施例２を示す平面図と縦断面図。
【図１５】ボトル形状のトレンチを示す縦断面図。
【符号の説明】
【００６２】
１    シリコン基板
２、２ａ    トレンチ形成用ホール
３    シリコン酸化膜
４    シリコン窒化膜
５    ＢＳＧ膜
６    第１のＴＥＯＳ膜
７    レジストパターン
８、４０    トレンチ
１０    張り出し部
１１    ショート部
１２    第１のポリシリコン膜
１３    シリカガラス膜（導電型不純物含有膜）
１５    第２のＴＥＯＳ膜
１６    プレート電極
１６ａ  導電型不純物含有ポリシリコン膜
１６ｂ  導電型不純物の拡散層
１７    キャパシタ絶縁膜
１８    ストレージノード電極
１９    第２のシリコン酸化膜
２０    第３のシリコン酸化膜
２１    第１の導電層
２２    第２の導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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