(57)【要約】【課題】導電性酸素バリア膜をドライエッチングする際に、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を防止する。【解決手段】半導体基板１０１の上に酸素バリア膜２０１及び第２の層間膜２０２を順次形成し、第２の層間膜２０２に、酸素バリア膜２０１を露出するキャパシタ用開口部２１５を形成し、その底面上及び側壁上を含み、第２の層間膜２０２の上に第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成する。次に、キャパシタ用開口部２１５を埋め込むと共に、その上方においてキャパシタ用開口部２１５の径よりも大きい径を持つレジストマスク２０６を形成し、これを用いて、第２の導電膜２０５、容量絶縁膜２０４、第１の導電膜２０３及び第２の層間膜２０２をエッチングする。次に、キャパシタ用開口部２１５の周辺の上に残存する第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を除去する。【選択図】図１
2010192620.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に酸素バリア膜及び絶縁膜を順次形成する工程（ａ）と、
前記絶縁膜に、前記酸素バリア膜を露出する開口部を形成する工程（ｂ）と、
前記開口部の底面上及び側壁上を含み、前記絶縁膜の上に第１の導電膜、容量絶縁膜及び第２の導電膜を順次形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記開口部を埋め込むと共に、前記開口部の上方において前記開口部の径よりも大きい径を持つレジストマスクを形成する工程（ｄ）と、
前記レジストマスクを用いて、前記第２の導電膜、容量絶縁膜、第１の導電膜及び絶縁膜をエッチングする工程（ｅ）と、
前記酸素バリア膜、及び前記絶縁膜における前記開口部の周辺上に残存する前記第２の導電膜、容量絶縁膜及び第１の導電膜を除去する工程（ｆ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記工程（ｆ）において、前記酸素バリア膜は、エッチング法により除去し、その後、前記絶縁膜における前記開口部の周辺上に残存する前記第２の導電膜、容量絶縁膜及び第１の導電膜は、化学機械研磨法により除去することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記工程（ｃ）において、前記第２の導電膜の上にさらに密着層を形成し、
前記工程（ｅ）及び工程（ｆ）において、前記密着層をもエッチングすることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記工程（ｆ）において、前記酸素バリア膜は、エッチング法により除去し、その後、前記絶縁膜における前記開口部の周辺上に残存する前記密着層、第２の導電膜、容量絶縁膜及び第１の導電膜は、化学機械研磨法により除去することを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記密着層は、窒化チタンアルミニウム、窒化チタン、酸化チタンアルミニウム及び酸化アルミニウムのうちの１つ、又はそれらの組合せからなることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板の上に酸素バリア膜及び第１の絶縁膜を順次形成する工程（ａ）と、
前記第１の絶縁膜に、前記酸素バリア膜を露出する開口部を形成する工程（ｂ）と、
前記開口部の底面上及び側壁上を含み、前記第１の絶縁膜の上に第１の導電膜、容量絶縁膜及び第２の導電膜を順次形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記開口部を埋め込むと共に、前記開口部の上方を覆う第２の絶縁膜を形成する工程（ｄ）と、
前記第２の絶縁膜の上における前記開口部の上において、前記開口部の径よりも大きい径を持つレジストマスクを形成する工程（ｅ）と、
前記レジストマスクを用いて、前記第２の絶縁膜をエッチングする工程（ｆ）と、
前記第２の絶縁膜をマスクとして、前記第２の導電膜、容量絶縁膜、第１の導電膜及び第１の絶縁膜をエッチングする工程（ｇ）と、
前記酸素バリア膜、及び前記第１の絶縁膜における前記開口部の周辺上に残存する前記第２の導電膜、容量絶縁膜及び第１の導電膜を除去する工程（ｈ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記工程（ｈ）において、前記酸素バリア膜は、エッチング法により除去し、その後、前記第１の絶縁膜における前記開口部の周辺上に残存する前記第２の導電膜、容量絶縁膜及び第１の導電膜は、化学機械研磨法により除去することを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記工程（ｄ）において、前記第２の絶縁膜の上にさらに第３の絶縁膜を形成し、
前記工程（ｆ）において、前記第３の絶縁膜をもエッチングすることを特徴とする請求項６又は７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第３の絶縁膜は、窒化チタンアルミニウム、窒化チタン、酸化チタンアルミニウム及び酸化アルミニウムのうちの１つからなることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
半導体基板の上に酸素バリア膜及び絶縁膜を順次形成する工程（ａ）と、  
前記絶縁膜に、前記酸素バリア膜を露出する開口部を形成する工程（ｂ）と、
前記開口部の底面上及び側壁上を含み、前記絶縁膜の上に第１の導電膜、容量絶縁膜及び第２の導電膜を順次形成する工程（ｃ）と、
前記絶縁膜における前記開口部の周辺上に形成された前記第１の導電膜、容量絶縁膜及び第２の導電膜を、化学機械研磨法又はエッチング法によって除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記開口部を埋め込むと共に、前記開口部の上方において前記開口部の径よりも大きい径を持つレジストマスクを形成する工程（ｅ）と、
前記レジストマスクを用いて、前記絶縁膜及び前記酸素バリア膜をエッチングする工程（ｆ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立体型強誘電体キャパシタを用いた不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、交通定期券や免許証といった分野においてＩＣカードの導入が進んでいる。ＩＣカードは磁気カードと比べて１００倍近いデータを記録できるため、カードに複数のアプリケーション（定期券、ポイントの発行、電子決済及び学生証等) を持たせることも可能である。また、暗号処理回路によるデータの暗号化によりカードが偽造されにくい等の優位性がある。
【０００３】
現在、ＩＣカードには電気的消去可能プログラマブル読み出し専用メモリ（Elecrtically Erasable Programmable Read Only Memory：ＥＥＰＲＯＭ）や強誘電体不揮発性メモリ（Ferroelectric Random Access Memory：ＦｅＲＡＭ）が使用されているが、動作速度やセキュリティの面でＦｅＲＡＭの方が優位である。
【０００４】
ＦｅＲＡＭは強誘電体材料の特性を応用した不揮発性半導体記憶装置である。メモリ装置にはＤＲＡＭ、ＳＲＡＭ及びフラッシュメモリ等がある。ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）及びスタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）は電源を切ってしまうとメモリ装置の記憶を失ってしまうが、ＦｅＲＡＭ及びフラッシュメモリは電源を切っても記憶を失わないことが特徴である。
【０００５】
しかし、アプリケーション規模の増大や、より安全性を高めるための複雑な暗号化のために、更なるメモリ容量の増加が望まれている。そのために、従来のＦｅＲＡＭに使用されている平面キャパシタから、投影面積が小さく且つ平面キャパシタと同じ分極量が得られる立体キャパシタの開発が行われている。
【０００６】
ＦｅＲＡＭでは白金（Ｐｔ）及びイリジウム（Ｉｒ）等の貴金属やＰｂ（Ｚｒ（１−Ｘ）Ｔｉｘ）Ｏ３（＝ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（＝ＳＢＴ）等の強誘電体材料が使用されている。これらの材料は加工技術が難しいため、通常の大規模集積回路（Large Scale Integration：ＬＳＩ）やＤＲＡＭ、ＳＲＡＭ及びフラッシュメモリ等と比べるとＦｅＲＡＭの製造工程は複雑である。
【０００７】
例えば、強誘電体材料形成に関して、形成方法としては有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法又は有機金属分解（Metal Organic Decomposition：ＭＯＤ）法を用いるが、強誘電性を発現させるためには、後処理として７００℃〜８００℃程度の酸素雰囲気による焼結が必要である。そのため、強誘電体キャパシタの電極材料としては、酸化しても導電性を保つことができる材料である白金等が使用される。
【０００８】
従来の立体型の強誘電体キャパシタを使用したＦｅＲＡＭとして、拡散領域上に形成された層間膜に拡散領域に通じる開口部（ホール）を形成し、その中に下部電極、強誘電体膜及び上部電極を形成する製造方法が、例えば特許文献１に提示されている。
【０００９】
この構造では、拡散領域上にチタン（Ｔｉ）又はアルミニウム（Ａｌ）により構成されたバリアメタルと下部電極、強誘電体膜及び上部電極とを順次堆積する製造方法をとっているが、トランジスタゲートの間に強誘電体キャパシタを配置するため、セル面積が大きくなる。
【００１０】
そこで、トランジスタの活性化領域上に形成したコンタクトプラグ上に平面の強誘電体キャパシタを形成するプレーナスタック型を使用することにより、トランジスタのゲート上に立体キャパシタを形成することができるため、面積縮小には有利である。 
【００１１】
しかし、８００℃程度の酸素雰囲気による焼結を行うことによって、主にタングステンにより形成されるコンタクトプラグが酸化し、コンタクト抵抗の上昇による歩留まりの低下及び特性劣化を引き起こす。このため、強誘電体キャパシタとコンタクトプラグとの間に、窒化チタンアルミニウム、イリジウム又は酸化イリジウム等からなる導電性酸素バリア膜を形成する製造方法が、例えば特許文献２に提示されている。 
【００１２】
また、特許文献１と同様な方法として、導電性酸素バリアとなる窒化チタンアルミニウム膜、下部電極膜、強誘電体膜及び上部電極膜を順次形成した構造において、７００℃で１５分間の結晶化を行った後に、レジストマスクを用いたドライエッチングによって上部電極膜、強誘電体膜、下部電極膜及び導電性酸素バリア膜を順次分割して、複数の強誘電体キャパシタを形成する製造方法が、例えば特許文献３に提示されている。
【００１３】
導電性酸素バリア膜を分割した後に結晶化の熱処理を行うと、導電性酸素バリア膜の端面から窒化チタンアルミニウム膜と他の膜との間で酸化が起きるため、酸素バリア性が低くなる。しかし、結晶化の熱処理を行った後に導電性酸素バリア膜を分割すると、結晶化の熱処理中に導電性酸素バリア膜の端面が露出しないため、酸素バリア性が低くならない。
【特許文献１】特開２００８−０３４８６６号公報
【特許文献２】特開２００８−１２４３２９号公報
【特許文献３】特開２００６−０７３８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の平面キャパシタ構造においての上部電極膜、強誘電体膜、下部電極膜及び導電性酸素バリア膜に対する分割方法を立体キャパシタの製造方法に適用した場合、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を引き起こすという問題がある。
【００１５】
図６は上記従来の不揮発性半導体記憶装置の製造方法を示す断面図である。まず、図６（ａ）に至るまでの過程を説明する。半導体基板１０１の上部に素子分離領域１０２を形成する。素子分離領域１０２は、ドライエッチングにより半導体基板１０１の上部に溝を形成し、シリコン酸化膜を溝に埋め込むことにより形成される。次に、イオン注入法によりウエル１０３を形成した後に、ゲート酸化膜となる熱酸化膜（図示せず）を形成する。
【００１６】
次に、熱酸化膜の上にポリシリコン膜を形成し、ドライエッチングによりゲート電極１０４を形成する。その後、イオン注入工程を繰り返して、ソース領域及びドレイン領域を形成することにより、トランジスタを作製する。さらにソース領域及びドレイン領域の上にコンタクトプラグを接続するためのシリサイド１０５を形成する。
【００１７】
続いて、先に作製したトランジスタの上に層間膜を形成する。このとき、層間膜はシリコン酸化膜である第１の層間膜１０６と下部水素バリア膜１０７との積層膜によって形成される。
【００１８】
さらに、ドライエッチングにより第１の層間膜１０６と下部水素バリア膜１０７とを貫通して、シリサイド１０５と接続するコンタクトホールを形成し、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）からなる密着層とタングステン（Ｗ）とを埋め込むことにより第１のコンタクトプラグ１０８を形成する。次に、下部水素バリア膜１０７の上に酸素バリア膜２０１を形成する。酸素バリア膜２０１は窒化チタンアルミニウム、イリジウム、酸化イリジウム及び白金を順次積層して形成される。続いて、酸素バリア膜２０１の上に立体キャパシタを形成するための第２の層間膜２０２を酸化シリコンにより形成する。
【００１９】
次に、第２の層間膜２０２の上にホール状の第１のレジストマスク（図示せず）を形成する。その後、酸素バリア膜２０１が露出するようにドライエッチングを行い、キャパシタ用開口部（ホール）を形成する。
【００２０】
次に、キャパシタ用開口部を含む第２の層間膜２０２の上に、第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成することにより、キャパシタ用開口部内に強誘電体キャパシタを形成する。第１の導電膜２０３及び第２の導電膜２０５は主に白金により形成される。容量絶縁膜２０４には、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法による強誘電体膜を用いる。また、強誘電体膜としてはＳＢＴ、ＰＺＴ、Ｂｉ４Ｔｉ３Ｏ１２（＝ＢｉＴ）、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２（＝ＢＬＴ）又はＢａＴｉＯ３（＝ＢＴＯ）で構成されていてもよい。次に、容量絶縁膜２０４に熱処理を行うことにより、強誘電体を結晶化する。熱処理の条件は、一般に酸素雰囲気で７００℃〜８００℃である。続いて、図６（ａ）に示すように、キャパシタ用開口部を埋めると共に、該開口部の上方で開口径よりも大きい径を持つ第２のレジストマスク２０６を形成する。
【００２１】
次に、図６（ｂ）に示すように、第２のレジストマスク２０６を用いたドライエッチングによって第１の導電膜２０３、第２の導電膜２０５及び酸素バリア膜２０１から上部電極２０５ａ、下部電極２０３ａ及び酸素バリア２０１ａを形成する。
【００２２】
このとき、酸素バリア膜２０１をドライエッチングするときのアスペクト比は、平面キャパシタの場合と比べて立体キャパシタの高さ分だけ大きくなる。また、白金、イリジウム及び酸化イリジウムは反応性に乏しく、ドライエッチングにより形成される反応生成物の揮発性が低い。そのため、それら材料により構成される酸素バリア膜２０１をドライエッチングするとＰｔＣｌｘ又はＩｒＣｌｘ等からなる反応生成物が完全に基板表面から脱離できずに、キャパシタの側面に第１の堆積物２１３として再付着する。再付着した第１の堆積物２１３は導電性であるため、上部電極２０５ａと下部電極２０３ａとがショートすることによりキャパシタリークが発生して歩留まりを低下させる。
【００２３】
本発明は、上記の問題に鑑み、下層に導電性酸素バリア膜を備えた立体キャパシタ構造の不揮発性半導体記憶装置において、導電性酸素バリア膜をドライエッチングする際に、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を引き起こすことを防止できるようにすることを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するために、本発明は、不揮発性半導体記憶装置の製造方法を、上部電極、容量絶縁膜及び下部電極のうち、開口部（ホール）の上に形成された部分を除去する構成とする。
【００２５】
具体的に、本発明の第１の不揮発性半導体記憶装置の製造方法は、半導体基板の上に酸素バリア膜及び絶縁膜を順次形成する工程（ａ）と、絶縁膜に、酸素バリア膜を露出する開口部を形成する工程（ｂ）と、開口部の底面上及び側壁上を含み、絶縁膜の上に第１の導電膜、容量絶縁膜及び第２の導電膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、開口部を埋め込むと共に、開口部の上方において開口部の径よりも大きい径を持つレジストマスクを形成する工程（ｄ）と、レジストマスクを用いて、第２の導電膜、容量絶縁膜、第１の導電膜及び絶縁膜をエッチングする工程（ｅ）と、酸素バリア膜、及び絶縁膜における開口部の周辺上に残存する第２の導電膜、容量絶縁膜及び第１の導電膜を除去する工程（ｆ）とを備えていることを特徴とする。
【００２６】
本発明の第１の不揮発性半導体記憶装置の製造方法によると、ドライエッチングによって酸素バリア膜をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して堆積物を形成しても、上部電極、容量絶縁膜及び下部電極のうち、開口部（ホール）の上に形成された部分と共に堆積物を除去してしまうため、上部電極と下部電極とが電気的に接続されることはなく、ショートを防ぐことができる。
【００２７】
本発明の第１の不揮発性半導体記憶装置の製造方法は、工程（ｆ）において、酸素バリア膜は、エッチング法により除去し、その後、絶縁膜における開口部の周辺上に残存する第２の導電膜、容量絶縁膜及び第１の導電膜は、化学機械研磨法により除去することが好ましい。
【００２８】
また、本発明の第１の不揮発性半導体記憶装置の製造方法は、工程（ｃ）において、第２の導電膜の上にさらに密着層を形成し、工程（ｅ）及び工程（ｆ）において、密着層をもエッチングすることが好ましい。
【００２９】
この場合に、工程（ｆ）において、酸素バリア膜は、エッチング法により除去し、その後、絶縁膜における開口部の周辺上に残存する密着層、第２の導電膜、容量絶縁膜及び第１の導電膜は、化学機械研磨法により除去することが好ましい。
【００３０】
さらにこの場合に、密着層は、窒化チタンアルミニウム、窒化チタン、酸化チタンアルミニウム及び酸化アルミニウムのうちの１つ、又はそれらの組合せからなることが好ましい。
【００３１】
本発明の第２の不揮発性半導体記憶装置の製造方法は、半導体基板の上に酸素バリア膜及び第１の絶縁膜を順次形成する工程（ａ）と、第１の絶縁膜に、酸素バリア膜を露出する開口部を形成する工程（ｂ）と、開口部の底面上及び側壁上を含み、第１の絶縁膜の上に第１の導電膜、容量絶縁膜及び第２の導電膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、開口部を埋め込むと共に、開口部の上方を覆う第２の絶縁膜を形成する工程（ｄ）と、第２の絶縁膜の上における開口部の上において、開口部の径よりも大きい径を持つレジストマスクを形成する工程（ｅ）と、レジストマスクを用いて、第２の絶縁膜をエッチングする工程（ｆ）と、第２の絶縁膜をマスクとして、第２の導電膜、容量絶縁膜、第１の導電膜及び第１の絶縁膜をエッチングする工程（ｇ）と、酸素バリア膜、及び第１の絶縁膜における開口部の周辺上に残存する第２の導電膜、容量絶縁膜及び第１の導電膜を除去する工程（ｈ）とを備えていることを特徴とする。
【００３２】
本発明の第２の不揮発性半導体記憶装置の製造方法によると、ドライエッチングによって酸素バリア膜をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して堆積物を形成しても、上部電極、容量絶縁膜及び下部電極のうち、開口部（ホール）の上に形成された部分と共に堆積物を除去してしまうため、上部電極と下部電極とが電気的に接続されることはなく、ショートを防ぐことができる。さらに、ハードマスクを用いることにより、マスクのエッチング耐性をより高くすることができるという効果を有する。
【００３３】
本発明の第２の不揮発性半導体記憶装置の製造方法は、工程（ｈ）において、酸素バリア膜は、エッチング法により除去し、その後、第１の絶縁膜における開口部の周辺上に残存する第２の導電膜、容量絶縁膜及び第１の導電膜を化学機械研磨法により除去することが好ましい。
【００３４】
また、本発明の第２の不揮発性半導体記憶装置の製造方法は、工程（ｄ）において、第２の絶縁膜の上にさらに第３の絶縁膜を形成し、工程（ｆ）において、第３の絶縁膜をもエッチングすることが好ましい。
【００３５】
この場合に、第３の絶縁膜は、窒化チタンアルミニウム、窒化チタン、酸化チタンアルミニウム及び酸化アルミニウムのうちの１つからなることが好ましい。
【００３６】
本発明の第３の不揮発性半導体記憶装置の製造方法は、半導体基板の上に酸素バリア膜及び絶縁膜を順次形成する工程（ａ）と、絶縁膜に、酸素バリア膜を露出する開口部を形成する工程（ｂ）と、開口部の底面上及び側壁上を含み、絶縁膜の上に第１の導電膜、容量絶縁膜及び第２の導電膜を順次形成する工程（ｃ）と、絶縁膜における開口部の周辺上に形成された第１の導電膜、容量絶縁膜及び第２の導電膜を、化学機械研磨法又はエッチング法によって除去する工程（ｄ）と、工程（ｄ）の後に、開口部を埋め込むと共に、開口部の上方において開口部の径よりも大きい径を持つレジストマスクを形成する工程（ｅ）と、レジストマスクを用いて、絶縁膜及び酸素バリア膜をエッチングする工程（ｆ）とを備えていることを特徴とする。
【００３７】
本発明の第３の不揮発性半導体記憶装置の製造方法によると、ドライエッチングによって酸素バリア膜をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して堆積物を形成しても、上部電極、容量絶縁膜及び下部電極のうち、開口部（ホール）の上に形成された部分と共に堆積物を除去してしまうため、上部電極と下部電極とが電気的に接続されることがなくなるので、ショートを防ぐことができる。さらに、レジストマスクによってエッチングする膜の膜厚及びアスペクト比の低減が可能となり、より寸法精度よく立体キャパシタを形成することができる。
【発明の効果】
【００３８】
本発明の不揮発性半導体記憶装置の製造方法によれば、上部電極と下部電極とがショートしてキャパシタリークを起こすことを防止でき、キャパシタ特性の劣化を防止できる。その結果、不揮発性半導体記憶装置の歩留まり向上を達成することができる。
【発明を実施するための最良の形態】
【００３９】
（第１の実施形態）
本発明の第１の実施形態について、図１を参照しながら説明する。
【００４０】
まず、図１（ａ）に示すように、半導体基板１０１の上部に素子分離領域１０２を形成する。素子分離領域１０２は、ドライエッチングにより半導体基板１０１の上部に溝を形成し、シリコン酸化膜を溝に埋め込むことにより形成される。次に、イオン注入法によりウエル１０３を形成した後に、ゲート酸化膜となる熱酸化膜（図示せず）を形成する。
【００４１】
次に、半導体基板１０１の上にポリシリコン膜を堆積し、ドライエッチングによりポリシリコン膜からゲート電極１０４を形成する。その後、ゲート電極１０４をマスクとして、半導体基板１０１にイオン注入工程を繰り返して、ソース領域及びドレイン領域を形成することにより、トランジスタを作製する。さらにソース領域及びドレイン領域の上にコンタクトプラグを接続するためのシリサイド１０５を形成する。
【００４２】
続いて、先に作製したトランジスタの上に層間膜を形成する。このとき、層間膜はシリコン酸化膜である第１の層間膜１０６及び下部水素バリア膜１０７の積層膜によって形成する。ここで、下部水素バリア膜１０７には、主に窒化シリコンを使用する。水素バリア性が不要な場合は、下部水素バリア膜１０７を形成する必要はない。
【００４３】
さらに、ドライエッチングにより第１の層間膜１０６及び下部水素バリア膜１０７を貫通して、シリサイド１０５に接続するコンタクトホールを形成し、チタン及び窒化チタンからなる密着層とタングステンとを埋め込むことにより第１のコンタクトプラグ１０８を形成する。
【００４４】
次に、図１（ｂ）に示すように、下部水素バリア膜１０７の上に、窒化チタンアルミニウム、イリジウム、酸化イリジウム及び白金を順次積層することにより、酸素バリア膜２０１を形成する。ここで、白金は必ずしも必要ではない。続いて、酸素バリア膜２０１の上に立体キャパシタを形成するための第２の層間膜２０２を酸化シリコンにより形成する。
【００４５】
次に、図１（ｃ）に示すように、第２の層間膜２０２の上にホール状の第１のレジストマスク（図示せず）を形成する。その後、第１のレジストマスクを用いて酸素バリア膜２０１が露出するようにドライエッチングを行うことにより、第２の層間膜２０２の上にキャパシタ用開口部２１５を形成する。その後、第１のレジストマスクを除去する。
【００４６】
次に、図１（ｄ）に示すように、キャパシタ用開口部２１５を含む第２の層間膜２０２の上に、第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成することにより、キャパシタ用開口部２１５内に強誘電体キャパシタを形成する。第１の導電膜２０３及び第２の導電膜２０５は主に白金により形成される。容量絶縁膜２０４は、化学気相成長（ＣＶＤ）法による強誘電体膜を用いる。強誘電体膜としてはＳｒＢｉ２Ｔａ２Ｏ９（＝ＳＢＴ）、Ｐｂ（Ｚｒ（１−ｘ）Ｔｉｘ）Ｏ３（＝ＰＺＴ）、Ｂｉ４Ｔｉ３Ｏ１２（＝ＢｉＴ）、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２（＝ＢＬＴ）又はＢａＴｉＯ３（＝ＢＴＯ）により構成されていてもよい。次に、容量絶縁膜２０４に熱処理を行うことにより強誘電体を結晶化する。熱処理の条件は、一般に酸素雰囲気で７００℃〜８００℃である。続いて、上部電極２０５ａ、下部電極２０３ａ及び酸素バリア２０１ａを形成するために、第２の導電膜２０５におけるキャパシタ用開口部２１５の内側部分を覆うように第２のレジストマスク２０６を形成する。このとき、第２のレジストマスク２０６の大きさは、リソグラフィ工程のアライメントバジェットを考慮すると、キャパシタ用開口部２１５の径よりも大きくなる。
【００４７】
次に、図１（ｅ）に示すように、図１（ｄ）で形成した第２のレジストマスク２０６を用いて、ドライエッチングにより第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を順次エッチングすることにより、第２の導電膜２０５から上部電極２０５ａが形成され、第１の導電膜２０３から下部電極２０３ａが形成される。ドライエッチングによって、第１の導電膜２０３をエッチングする際に発生する反応生成物は揮発性に乏しいためキャパシタの側面に付着して、第１の堆積物２１３を形成する。続いて、第２の層間膜２０２のエッチングを行って、酸素バリア膜２０１を露出する。このとき、第２の層間膜２０２のエッチングは、第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３をエッチングする際に用いたドライエッチング設備と異なる設備によりエッチングを行ってもよい。金属膜と絶縁膜とでは、ドライエッチング設備が異なることは一般的であり、ドライエッチングによるレジスト耐性及び加工精度を考慮すると、第２の層間膜２０２をドライエッチングする際は、専用のドライエッチング設備を使用することが望ましい。
【００４８】
次に、図１（ｆ）に示すように、さらにドライエッチングを行うことにより、隣接するキャパシタ間の酸素バリア膜２０１を分割する。このとき、同時にキャパシタ用開口部２１５に形成された上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部を順次除去する。これにより、第１の堆積物２１３も同時に除去される。また、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ及び下部電極２０３ａは電気的に接続されない。その後、アッシングにより第２のレジストマスク２０６を除去することにより、立体型強誘電体キャパシタを形成する。
【００４９】
また、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部に対する除去は、酸素バリア膜２０１を分割した後に化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法を用いて行ってもよい。ＣＭＰ法を用いる場合は、アッシングによる第２のレジストマスク２０６を除去した後に行う。
【００５０】
ここで、ドライエッチングを用いた場合、例えばキャパシタ用開口部２１５内の第２のレジストマスク２０６のエッチングレートが、上部電極２０５ａよりも速いと、強誘電体キャパシタの上部において若干上部電極２０５ａの高さが容量絶縁膜２０４よりも低くなる。また、上部電極２０５ａよりも容量絶縁膜２０４のエッチングレートが速い条件であれば、容量絶縁膜２０４の高さが上部電極２０５ａ及び下部電極２０３ａよりも低くなる。そのため、キャパシタ用開口部２１５の上部では、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａに段差が生じる。
【００５１】
一方、ＣＭＰ法を用いた場合も同様に研磨レートの差による段差が発生するが、ドライエッチングと比べて平坦な形状が得やすい。
【００５２】
次に、図１（ｇ）に示すように、キャパシタの上を覆う第３の層間膜２０９を形成する。第３の層間膜２０９には酸化シリコン又は窒化シリコンを用いる。ただし、窒化シリコンを用いた方が、下部水素バリア膜１０７と第３の層間膜２０９とにより強誘電体キャパシタを囲む構造になるため、後工程において発生する水素によって、強誘電体膜が還元することによる強誘電体特性の劣化を抑制できる点で優れている。続いて、強誘電体キャパシタにより第３の層間膜２０９に形成される凹凸を、ＣＭＰ法により平坦化する。次に、第３の層間膜２０９におけるキャパシタ用開口部２１５の内側に上部電極２０５ａの底部が露出するようにコンタクトホールを形成する。続いて、チタン及び窒化チタンからなる密着層及びタングステンを埋め込んで第２のコンタクトプラグ２１０を形成する。続いて、第３の層間膜２０９の上に、隣接する強誘電体キャパシタの上部電極２０５ａ同士を接続する配線２１２を形成する。
【００５３】
以上に示したように、本実施形態の不揮発性半導体記憶装置の製造方法によれば、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部と共に、第１の堆積物２１３及び第２の堆積物２１４を除去するため、上部電極２０５ａと下部電極２０３ａとが電気的に接続されることはない。
【００５４】
したがって、上部電極２０５ａと導電性酸素バリア２０１ａとがショートしてキャパシタリークを起こすことを防止できるため、キャパシタ特性の劣化を防止できる。その結果、不揮発性半導体記憶装置の歩留まりの向上を達成することができる。
【００５５】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について、図２を参照しながら説明する。
【００５６】
本実施形態において、半導体基板１０１から第２の層間膜２０２までを形成する工程及び第２の層間膜２０２にキャパシタ用開口部２１５を形成する工程は、図１（ａ）から図１（ｃ）までと同様であり、ここでの繰り返しの説明は省略する。
【００５７】
図２（ａ）に示すように、キャパシタ用開口部２１５を含む第２の層間膜２０２の上に、第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成することにより、キャパシタ用開口部２１５内に強誘電体キャパシタを形成する。第１の導電膜２０３及び第２の導電膜２０５は主に白金により形成される。容量絶縁膜２０４には、ＣＶＤ法による強誘電体膜を用いる。強誘電体膜としてはＳＢＴ、ＰＺＴ、ＢｉＴ、ＢＬＴ又はＢＴＯにより構成されていてもよい。
【００５８】
ここで、本実施形態では、これに続いて第２の導電膜２０５の上に密着層２１１を形成する。密着層２１１は、窒化チタンアルミニウム、窒化チタン、酸化チタンアルミニウム及び酸化アルミニウムのうちのいずれかの材料又はその組み合わせにより形成する。この密着層２１１の第１の役割は、上部電極２０５ａと後工程において形成する第３の層間膜２０９との密着性を向上することであり、第２の役割は、後工程において発生する水素により容量絶縁膜２０４が還元して強誘電体特性を失うことを抑制することである。
【００５９】
次に、容量絶縁膜２０４に熱処理を行うことにより強誘電体を結晶化する。熱処理の条件は、一般に酸素雰囲気で７００℃〜８００℃である。続いて、上部電極２０５ａ、下部電極２０３ａ及び酸素バリア２０１を形成するために、第２の導電膜２０５におけるキャパシタ用開口部２１５の内側部分を覆うように第２のレジストマスク２０６を形成する。このとき、第２のレジストマスク２０６の大きさは、リソグラフィ工程のアライメントバジェットを考慮すると、キャパシタ用開口部２１５の径よりも大きくなる。
【００６０】
次に、図２（ｂ）に示すように、図２（ａ）で形成した第２のレジストマスク２０６を用いて、ドライエッチングにより密着層２１１、第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を順次エッチングすることにより、第２の導電膜２０５から上部電極２０５ａが形成され、第１の導電膜２０３から下部電極２０３ａが形成される。ドライエッチングによって、第１の導電膜２０３をエッチングする際に発生する反応生成物は揮発性に乏しいためキャパシタの側面に付着して、第１の堆積物２１３を形成する。続いて、第２の層間膜のエッチングを行って、酸素バリア膜２０１を露出する。このとき、第２の層間膜２０２のエッチングは、第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３をエッチングする際に用いたドライエッチング設備と異なる設備にてエッチングを行ってもよい。金属膜と絶縁膜とでは、ドライエッチング設備が異なることは一般的であり、ドライエッチングによるレジスト耐性及び加工精度を考慮すると、第２の層間膜２０２をドライエッチングする際は、専用のドライエッチング設備を使用することが望ましい。
【００６１】
次に、図２（ｃ）に示すように、さらにドライエッチングを行うことにより、隣接するキャパシタ間の酸素バリア膜２０１を分割する。このとき、同時にキャパシタ用開口部２１５に形成された上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部を順次除去する。これにより、第１の堆積物２１３も同時に除去される。また、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ及び下部電極２０３ａは電気的に接続されない。その後、アッシングにより第２のレジストマスク２０６を除去することにより、立体強誘電体キャパシタを形成する。
【００６２】
また、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部に対する除去は、酸素バリア膜２０１を分割した後にＣＭＰ法を用いて行ってもよい。ＣＭＰ法を用いる場合は、アッシングによる第２のレジストマスク２０６を除去した後に行う。
【００６３】
ここで、ドライエッチングを用いた場合、例えばキャパシタ用開口部２１５内の第２のレジストマスク２０６のエッチングレートが、上部電極２０５ａよりも速いと、強誘電体キャパシタの上部において若干上部電極２０５ａの高さが容量絶縁膜２０４よりも低くなる。また、上部電極２０５ａよりも容量絶縁膜２０４のエッチングレートが速い条件であれば、容量絶縁膜２０４の高さが上部電極２０５ａ及び下部電極２０３ａよりも低くなる。そのため、キャパシタ用開口部２１５の上部では、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａに段差が生じる。
【００６４】
一方、ＣＭＰ法を用いた場合も同様に研磨レートの差による段差が発生するが、ドライエッチングと比べて平坦な形状が得やすい。
【００６５】
次に、図２（ｄ）に示すように、キャパシタの上を覆う第３の層間膜２０９を形成する。第３の層間膜２０９には酸化シリコン又は窒化シリコンを用いる。ただし、窒化シリコンを用いた方が、下部水素バリア膜１０７と第３の層間膜２０９とにより強誘電体キャパシタを囲む構造になるため、後工程において発生する水素によって、強誘電体膜が還元することによる強誘電体特性の劣化を抑制できる点で優れている。続いて、強誘電体キャパシタにより第３の層間膜２０９に形成される凹凸をＣＭＰ法により平坦化する。次に、第３の層間膜２０９及び密着層２１１におけるキャパシタ用開口部２１５の内側に上部電極２０５ａの底部が露出するようにコンタクトホールを形成する。続いて、チタン及び窒化チタンからなる密着層及びタングステンを埋め込んで第２のコンタクトプラグ２１０を形成する。続いて、第３の層間膜２０９の上に、隣接する強誘電体キャパシタの上部電極２０５ａ同士を接続する配線２１２を形成する。
【００６６】
以上に示したように、本実施形態の不揮発性半導体記憶装置の製造方法によれば、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部と共に、第１の堆積物２１３及び第２の堆積物２１４を除去するため、上部電極２０５ａと下部電極２０３ａとが電気的に接続されることはない。
【００６７】
さらに本実施形態においては、密着層２１１を上部電極２０５ａと第３の層間膜２０９との間に形成するため、上部電極２０５ａと第３の層間膜２０９との密着性が向上し、また、後工程で発生する水素により容量絶縁膜２０４である強誘電体が還元して強誘電体特性を失うことを抑制することができる。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態について、図３を参照しながら説明する。
【００６９】
本実施形態において、半導体基板１０１から第２の層間膜２０２までを形成する工程及び第２の層間膜２０２にキャパシタ用開口部２１５を形成する工程は、図１（ａ）から図１（ｃ）までと同様であり、ここでの繰り返しの説明は省略する。
【００７０】
図３（ａ）に示すように、キャパシタ用開口部２１５を含む第２の層間膜２０２の上に、第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成することにより、キャパシタ用開口部２１５内に強誘電体キャパシタを形成する。第１の導電膜２０３及び第２の導電膜２０５は主に白金により形成される。容量絶縁膜２０４は、ＣＶＤ法による強誘電体膜を用いる。強誘電体膜としてはＳＢＴ、ＰＺＴ、ＢｉＴ、ＢＬＴ又はＢＴＯにより構成されていてもよい。
【００７１】
ここで本実施形態では、これに続いて第２の導電膜２０５の上にハードマスク膜２０８Ａを形成する。ハードマスク膜には酸化シリコン又は窒化シリコンを用いる。
【００７２】
次に、容量絶縁膜２０４に熱処理を行うことにより強誘電体を結晶化する。熱処理の条件は、一般に酸素雰囲気で７００℃〜８００℃である。続いて、上部電極２０５ａ、下部電極２０３ａ及び酸素バリア２０１ａを形成するために、第２の導電膜２０５におけるキャパシタ用開口部２１５の内側部分を覆うように第２のレジストマスク２０６を形成する。このとき、第２のレジストマスク２０６の大きさは、リソグラフィ工程のアライメントバジェットを考慮すると、キャパシタ用開口部２１５の径よりも大きくなる。
【００７３】
次に、図３（ｂ）に示すように、図３（ａ）で形成した第２のレジストマスク２０６を用いて、ハードマスク膜２０８Ａをドライエッチングすることにより、ハードマスク２０８を形成する。本実施形態のようにハードマスク２０８を用いることにより、マスクのエッチング耐性をより高くすることができる。
【００７４】
次に、図３（ｃ）に示すように、図３（ｂ）で形成した第２のレジストマスク２０６及びハードマスク２０８を用いて、ドライエッチングにより第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を順次エッチングすることにより、第２の導電膜２０５から上部電極２０５ａが形成され、第１の導電膜２０３から下部電極２０３ａが形成される。ドライエッチングによって、第１の導電膜２０３をエッチングする際に発生する反応生成物は揮発性に乏しいためキャパシタの側面に付着して、第１の堆積物２１３を形成する。続いて、第２の層間膜２０２のエッチングを行って、酸素バリア膜２０１を露出する。このとき、第２の層間膜２０２のエッチングは、第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３をエッチングする際に用いたドライエッチング設備と異なる設備によりエッチングを行ってもよい。金属膜と絶縁膜とでは、ドライエッチング設備が異なることは一般的であり、ドライエッチングによるレジスト耐性及び加工精度を考慮すると、第２の層間膜２０２をドライエッチングする際は、専用のドライエッチング設備を使用することが望ましい。
【００７５】
また、酸素バリア膜２０１が露出した時点で、第２のレジストマスク２０６及びハードマスク２０８の上部が無くなり、上部電極２０５ａの上端面が露出していることが望ましい。
【００７６】
その後、図３（ｄ）に示すように、さらにドライエッチングを行うことにより、隣接するキャパシタ間の酸素バリア膜２０１を分割する。このとき、同時にキャパシタ用開口部２１５に形成された上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５上部を順次除去する。これにより、第１の堆積物２１３も同時に除去される。また、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ及び下部電極２０３ａは電気的に接続されない。 
【００７７】
また、キャパシタ用開口部２１５に形成したハードマスク２０８、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部に対する除去は、酸素バリア膜２０１を分割した後にＣＭＰ法を用いて行ってもよい。
【００７８】
次に、図３（ｅ）に示すように、キャパシタの上を覆う第３の層間膜２０９を形成する。第３の層間膜２０９には酸化シリコン又は窒化シリコンを用いる。ただし、窒化シリコンを用いた方が、下部水素バリア膜１０７と第３の層間膜２０９とにより強誘電体キャパシタを囲む構造になるため、後工程において発生する水素によって、強誘電体膜が還元することによる強誘電体特性の劣化を抑制できる点で優れている。続いて、強誘電体キャパシタにより第３の層間膜２０９に形成される凹凸を、ＣＭＰ法により平坦化する。次に、第３の層間膜２０９におけるキャパシタ用開口部２１５の内側に上部電極２０５ａの底部が露出するようにコンタクトホールを形成する。続いて、チタン及び窒化チタンからなる密着層及びタングステンを埋め込んで第２のコンタクトプラグ２１０を形成する。続いて、第３の層間膜２０９の上に、隣接する強誘電体キャパシタの上部電極２０５ａを接続する配線２１２を形成する。
【００７９】
以上に示したように、本実施形態の不揮発性半導体記憶装置の製造方法によれば、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部と共に、第１の堆積物２１３及び第２の堆積物２１４を除去するため、上部電極２０５ａと下部電極２０３ａとが電気的に接続されることはない。
【００８０】
さらに本実施形態においては、ハードマスク２０８を用いることにより、マスクのエッチング耐性をより高くすることができる。
【００８１】
（第２の実施形態の一変形例）
以下、本発明の第４の実施形態について、図４を参照しながら説明する。
【００８２】
本実施形態において、半導体基板１０１から第２の層間膜２０２までを形成する工程及び第２の層間膜２０２にキャパシタ用開口部２１５を形成する工程は、図１（ａ）から図１（ｃ）までと同様であり、ここでの繰り返しの説明は省略する。
【００８３】
図４（ａ）に示すように、キャパシタ用開口部２１５を含む第２の層間膜２０２の上に、第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成することにより、キャパシタ用開口部２１５内に強誘電体キャパシタを形成する。第１の導電膜２０３及び第２の導電膜２０５は主に白金により形成される。容量絶縁膜２０４は、ＣＶＤ法による強誘電体膜を用いる。強誘電体膜としてはＳＢＴ、ＰＺＴ、ＢｉＴ、ＢＬＴ又はＢＴＯにより構成されていてもよい。
【００８４】
ここで本実施形態では、これに続いて第２の導電膜２０５の上にハードマスク膜２０８Ａを形成する。ハードマスク膜２０８Ａには、酸化シリコン又は窒化シリコンからなる下層と窒化チタンアルミニウム、窒化チタン、酸化チタンアルミニウム又は酸化アルミニウムからなる上層とからなる積層膜を用いる。
【００８５】
次に、容量絶縁膜２０４に熱処理を行うことにより強誘電体を結晶化する。熱処理の条件は、一般に酸素雰囲気で７００℃〜８００℃である。続いて、上部電極２０５ａ、下部電極２０３ａ及び酸素バリア２０１ａを形成するために、第２の導電膜２０５におけるキャパシタ用開口部２１５の内側部分を覆うように第２のレジストマスク２０６を形成する。このとき、第２のレジストマスク２０６の大きさは、リソグラフィ工程のアライメントバジェットを考慮すると、キャパシタ用開口部２１５の径よりも大きくなる。
【００８６】
次に、図４（ｂ）に示すように、図４（ａ）で形成した第２のレジストマスク２０６を用いて、ハードマスク膜２０８Ａをドライエッチングによりエッチングすることにより、ハードマスク２０８を形成する。本実施形態のようにハードマスク２０８を用いることにより、マスクのエッチング耐性をより高くすることができる。
【００８７】
また、窒化チタン（ＴｉＮ）又は窒化チタンアルミニウム（ＴｉＡｌＮ）はエッチングガスに酸素（Ｏ２）を添加することにより、エッチング耐性を格段に向上させることができるため、すなわち、被エッチング膜に対する選択比をほぼ無限大にできるため、ハードマスク２０８にＴｉＮ又はＴｉＡｌＮを使用することは有益である。しかし、ホール内部を埋め込むには適さないため、ハードマスク２０８を、窒化チタン膜又は窒化チタンアルミニウム膜である上層と、ホール内への埋め込み特性の良いＣＶＤによるシリコン酸化膜である下層との積層膜とすると、より高いエッチング耐性を得ることができる。
【００８８】
次に、図４（ｃ）に示すように、図４（ｂ）で形成した第２のレジストマスク２０６及びハードマスク２０８を用いて、ドライエッチングにより第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を順次エッチングすることにより、第２の導電膜２０５から上部電極２０５ａが形成され、第１の導電膜２０３から下部電極２０３ａが形成される。ここで、酸素を含むエッチングガス（具体的には、Ｃｌ２／Ｏ２又はＨＢｒ／Ｏ２）を用いることにより、ハードマスク２０８のエッチング耐性が増加する。ドライエッチングによって、第１の導電膜２０３をエッチングする際に発生する反応生成物は揮発性に乏しいため、キャパシタの側面に付着して第１の堆積物２１３を形成する。続いて、第２の層間膜２０２のエッチングを行って、酸素バリア膜２０１を露出する。このとき、第２の層間膜２０２のエッチングは、第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３をエッチングする際に用いたドライエッチング設備と異なる設備によりエッチングを行ってもよい。金属膜と絶縁膜とでは、ドライエッチング設備が異なることは一般的であり、ドライエッチングによるレジスト耐性や加工精度を考慮すると、第２の層間膜２０２をドライエッチングする際は、専用のドライエッチング設備を使用することが望ましい。
【００８９】
また、酸素バリア膜２０１が露出した時点で、第２のレジストマスク２０６及びハードマスク２０８の上部が無くなり、上部電極２０５ａの上端面が露出していることが望ましい。
【００９０】
その後、図４（ｄ）に示すように、さらにドライエッチングを行うことにより、隣接するキャパシタ間の酸素バリア膜２０１を分割する。このとき、同時にキャパシタ用開口部２１５に形成されたハードマスク２０８、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部を順次除去する。これにより、第１の堆積物２１３も同時に除去される。
【００９１】
また、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ及び下部電極２０３ａは電気的に接続されない。 
【００９２】
また、キャパシタ用開口部２１５に形成したハードマスク２０８、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部に対する除去は、酸素バリア膜２０１を分割した後にＣＭＰ法を用いて行ってもよい。
【００９３】
次に、図４（ｅ）に示すように、キャパシタの上を覆う第３の層間膜２０９を形成する。第３の層間膜２０９には酸化シリコン又は窒化シリコンを用いる。ただし、窒化シリコンを用いた方が、下部水素バリア膜１０７と第３の層間膜２０９とにより強誘電体キャパシタを囲む構造になるため、後工程において発生する水素によって、強誘電体膜が還元することによる強誘電体特性の劣化を抑制できる点で優れている。続いて、強誘電体キャパシタにより第３の層間膜２０９に形成される凹凸を、ＣＭＰ法により平坦化する。次に、第３の層間膜２０９におけるキャパシタ用開口部２１５の内側に上部電極２０５ａの底部が露出するようにコンタクトホールを形成する。続いて、チタン及び窒化チタンからなる密着層及びタングステンを埋め込んで第２のコンタクトプラグ２１０を形成する。続いて、第３の層間膜２０９の上に隣接する強誘電体キャパシタの上部電極２０５ａ同士を接続する配線２１２を形成する。
【００９４】
以上に示したように、本実施形態の不揮発性半導体記憶装置の製造方法によれば、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部と共に、第１の堆積物２１３及び第２の堆積物２１４を除去するため、上部電極２０５ａと下部電極２０３ａとが電気的に接続されることはない。
【００９５】
さらに本実施形態においては、ハードマスク２０８を用いることにより、マスクのエッチング耐性をより高くすることができる。
【００９６】
また、ＴｉＮ又はＴｉＡｌＮはエッチングガスにＯ２を添加することにより、エッチング耐性を格段に向上させることができるため、すなわち、被エッチング膜に対する選択比をほぼ無限大にできるため、ハードマスク２０８にＴｉＮ又はＴｉＡｌＮを使用することは有益である。しかし、ホール内部を埋め込むには適さないため、ハードマスク２０８を、窒化チタン膜又は窒化チタンアルミニウム膜である上層と、ホール内への埋め込み特性の良いＣＶＤによるシリコン酸化膜である下層との積層膜とすると、より高いエッチング耐性を得ることができる。
【００９７】
（第３の実施形態）
以下、本発明の第３の実施形態について、図５を参照しながら説明する。
【００９８】
本実施形態において、半導体基板１０１から第２の層間膜２０２までを形成する工程及び第２の層間膜２０２にキャパシタ用開口部２１５を形成する工程は、図１（ａ）から図１（ｃ）までと同様であり、ここでの繰り返しの説明は省略する。
【００９９】
図５（ａ）に示すように、キャパシタ用開口部２１５を含む第２の層間膜２０２の上に第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成することにより、キャパシタ用開口部２１５内に強誘電体キャパシタを形成する。第１の導電膜２０３及び第２の導電膜２０５は主に白金により形成される。容量絶縁膜２０４は、ＣＶＤ法による強誘電体膜を用いる。強誘電体膜としてはＳＢＴ、ＰＺＴ、ＢｉＴ、ＢＬＴ又はＢＴＯにより構成されていてもよい。次に、容量絶縁膜２０４に熱処理を行うことにより強誘電体を結晶化する。熱処理の条件は、一般に酸素雰囲気で７００℃〜８００℃である。
【０１００】
次に、図５（ｂ）に示すように、ＣＭＰ法又はドライエッチング法によって、第２の層間膜２０２の上部の第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を順次除去する。これにより、第２の導電膜２０５から上部電極２０５ａが形成され、第１の導電膜２０３から下部電極２０３ａが形成される。このとき、ドライエッチング法を用いた場合には、キャパシタ用開口部２１５内の第２の導電膜２０５が削れて消失する懸念があるため、ＣＭＰ法を用いる方が好ましい。また、ＣＭＰ法を用いると、平面的に除去できる点でも有利である。
【０１０１】
しかしながら、ドライエッチングを用いた場合でも、例えば予めキャパシタ用開口部２１５の内部に酸化シリコンを埋め込み、ＣＭＰ法によって平坦化する工程を追加する又は予めキャパシタ用開口部２１５の内部にフォトレジストを埋め込む工程を追加することによって、キャパシタ用開口部２１５内の第２の導電膜２０５が削れて消失することを防ぐことが可能である。
【０１０２】
次に、図５（ｃ）に示すように、酸素バリア２０１ａを形成するため、上部電極２０５ａにおけるキャパシタ用開口部２１５の内側部分を覆うように第２のレジストマスク２０６を形成する。このとき、第２のレジストマスク２０６の大きさは、リソグラフィ工程のアライメントバジェットを考慮すると、キャパシタ用開口部２１５の径よりも大きくなる。
【０１０３】
次に、図５（ｄ）に示すように、図５（ｃ）で形成した第２のレジストマスク２０６を用いて、ドライエッチングにより第２の層間膜２０２のエッチングを行って、酸素バリア膜２０１を露出する。さらにドライエッチングを行うことにより、隣接するキャパシタ間の酸素バリア膜２０１を分割する。
【０１０４】
また、このとき、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成する。しかし、予め第２の層間膜２０２の上部の第２の導電膜２０５を除去しているため、上部電極２０５ａ及び下部電極２０３ａはショートすることはない。続いて、アッシングにより第２のレジストマスク２０６を除去することにより、立体強誘電体キャパシタを形成する。
【０１０５】
次に、図５（ｅ）に示すように、キャパシタの上を覆う第３の層間膜２０９を形成する。第３の層間膜２０９には酸化シリコン又は窒化シリコンを用いる。ただし、窒化シリコンを用いた方が、下部水素バリア膜１０７と第３の層間膜２０９とにより強誘電体キャパシタを囲む構造になるため、後工程において発生する水素によって、強誘電体膜が還元することによる強誘電体特性の劣化を抑制できる点で優れている。続いて、強誘電体キャパシタにより第３の層間膜２０９に形成される凹凸を、ＣＭＰ法により平坦化する。次に、第３の層間膜２０９におけるキャパシタ用開口部２１５の内側に上部電極２０５ａの底部が露出するようにコンタクトホールを形成する。続いて、チタン及び窒化チタンからなる密着層及びタングステンを埋め込んで第２のコンタクトプラグ２１０を形成する。続いて、第３の層間膜２０９の上に、隣接する強誘電体キャパシタの上部電極２０５ａ同士を接続する配線２１２を形成する。
【０１０６】
以上に示したように、本実施形態の不揮発性半導体記憶装置の製造方法によれば、ドライエッチングによって酸素バリア膜２０１をエッチングする際に形成される導電性の反応生成物がキャパシタの側面に付着して第２の堆積物２１４を形成しても、上部電極２０５ａ、容量絶縁膜２０４及び下部電極２０３ａのうち、キャパシタ用開口部２１５の上部と共に、第１の堆積物２１３及び第２の堆積物２１４を除去するため、上部電極２０５ａと下部電極２０３ａとが電気的に接続されることはない。
【０１０７】
さらに本実施形態においては、第２のレジストマスク２０６によってエッチングする膜の膜厚とアスペクト比の低減が可能となり、より寸法精度よく立体キャパシタを形成することができる。
【産業上の利用可能性】
【０１０８】
本発明に係る不揮発性半導体記憶装置の製造方法は、下層に形成した導電性酸素バリア膜をドライエッチングする際に、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を引き起こすことを防止できるものであり、特に、立体型強誘電体キャパシタを用いた不揮発性半導体記憶装置の構造とその製造方法等として有用である。
【図面の簡単な説明】
【０１０９】
【図１】（ａ）〜（ｇ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｅ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｅ）は本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５】（ａ）〜（ｅ）は本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６】（ａ）及び（ｂ）は従来例の不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１１０】
１０１   半導体基板
１０２   素子分離領域
１０３   ウエル
１０４   ゲート電極
１０５   シリサイド
１０６   第１の層間膜
１０７   下部水素バリア膜
１０８   第１のコンタクトプラグ
２０１   酸素バリア膜
２０１ａ  酸素バリア
２０２   第２の層間膜
２０３   第１の導電膜
２０３ａ  下部電極
２０４   容量絶縁膜
２０５   第２の導電膜
２０５ａ  上部電極
２０６   第２のレジストマスク
２０８Ａ  ハードマスク膜
２０８   ハードマスク
２０９   第３の層間膜
２１０   第２のコンタクトプラグ
２１１   密着層
２１２   配線
２１３   第１の堆積物
２１４   第２の堆積物
２１５   キャパシタ用開口部（ホール）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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