(57)【要約】【課題】チャネル層よりも下側の界面に溜まったキャリアによる高周波成分の損失を低減した窒化物半導体装置を実現できるようにする。【解決手段】窒化物半導体装置は、第１の窒化物半導体層１３と、第１の窒化物半導体層１３の上に形成され、第１の窒化物半導体層１３と比べてバンドギャップが大きい第２の窒化物半導体層１４と、第２の窒化物半導体層１４の上に形成された、ソース電極２１、ドレイン電極２２及びゲート電極２３と、第１の窒化物半導体層１３よりも下側に形成された高抵抗層１１と、高抵抗層１１の下側に接して形成された導電層３２と、導電層３２の下側に形成された下部絶縁層３５と、導電層３２と電気的に接続されたバイアス端子３１とを備えている。【選択図】図１
2010103236.tif 000002
【特許請求の範囲】
【請求項１】
下部絶縁層と、
前記下部絶縁層の上に配置された導電層と、
前記導電層の上に配置された高抵抗層と、
前記高抵抗層の上に配置された第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に配置され、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
前記第２の窒化物半導体層の上に配置された、ソース電極、ドレイン電極及びゲート電極と、
前記導電層と電気的に接続されたバイアス端子とを備えていることを特徴とする窒化物半導体装置。
【請求項２】
前記高抵抗層は、シリコン基板であり、
前記導電層は、前記シリコン基板の裏面に形成され、
前記下部絶縁層は、前記シリコン基板の裏面側に前記導電層を介して貼り合わせた絶縁性の保持基板であることを特徴とする請求項１に記載の窒化物半導体装置。
【請求項３】
前記保持基板の裏面に形成された裏面電極をさらに備えていることを特徴とする請求項２に記載の窒化物半導体装置。
【請求項４】
前記下部絶縁層は、支持層と埋め込み絶縁層と表面活性層とを有するＳＯＩ基板の埋め込み絶縁層であり、
前記導電層は、前記表面活性層であり、
前記高抵抗層は、前記ＳＯＩ基板の上に形成された第３の窒化物半導体層であることを特徴とする請求項１に記載の窒化物半導体装置。
【請求項５】
前記ＳＯＩ基板の裏面に形成された裏面電極をさらに備えていることを特徴とする請求項４に記載の窒化物半導体装置。
【請求項６】
前記下部絶縁層は、絶縁性の形成基板であり、
前記導電層は、前記形成基板の上に形成された導電性の窒化物半導体層であり、
前記高抵抗層は、前記導電性の窒化物半導体層の上に形成された第３の窒化物半導体層であることを特徴とする請求項１に記載の窒化物半導体装置。
【請求項７】
前記形成基板の裏面に形成された裏面電極をさらに備えていることを特徴とする請求項６に記載の窒化物半導体装置。
【請求項８】
前記第２の窒化物半導体の上に形成され、前記ソース電極、ドレイン電極及びゲート電極を覆う上部絶縁層をさらに備え、
前記バイアス端子は、前記上部絶縁層の上に形成された電極パッドであり、
前記電極パッドと前記導電層とは、前記上部絶縁層、第２の窒化物半導体層、第１の窒化物半導体層及び高抵抗層を貫通するプラグによって電気的に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の窒化物半導体装置。
【請求項９】
前記バイアス端子は、前記保持基板における前記シリコン基板に覆われていない領域に形成された電極パッドであることを特徴とする請求項２又は３に記載の窒化物半導体装置。
【請求項１０】
前記裏面電極は前記ソース電極と電気的に接続されていることを特徴とする請求項３、５及び７のいずれか１項に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体装置に関し、特に高周波用途の窒化物半導体装置に関する。
【背景技術】
【０００２】
III−Ｖ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の、一般式がＡｌxＧａ1-x-yＩｎyＮ(但し、０≦ｘ≦１、０≦ｙ≦１)で表される混晶物は、広いバンドギャップと直接遷移型のバンド構造とを有している。このような特徴を利用して、短波長光学素子へ応用することが検討されている。さらに、高い破壊電界と飽和電子速度という特長を有するため、高出力の高速電子デバイスへ応用することも検討されている。
【０００３】
半絶縁性基板の上に順次エピタキシャル成長したＡｌxＧａ1-xＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面には、二次元電子ガス（２Dimensional Electron Gas：以下、２ＤＥＧと呼ぶ）が形成される。２ＤＥＧは、ＡｌＧａＮ膜中に添加されるドナー不純物と空間的に分離されるので、高い電子移動度を示す。さらに、ＧａＮ系材料については、いわゆる飽和ドリフト速度が大きく、例えば１×１０5Ｖ／ｃｍ程度の高電界領域においては、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料と比較して２倍以上の電子速度を有する。このため、２ＤＥＧを利用するヘテロ接合電界効果トランジスタ(Hetero-junction Field Effect Transistor：以下、ＨＦＥＴと呼ぶ)は、高周波・高出力デバイスへの応用が期待されている。
【０００４】
高性能なＨＦＥＴを得るためには、結晶性が優れた窒化物半導体を基板の上に成長させる必要がある。窒化物半導体の結晶性を向上させるためには、できるだけ窒化物半導体と格子整合する基板を用いることが好ましい。このため、炭化珪素（ＳｉＣ）及びサファイア等の基板が窒化物半導体を成長させる基板として用いられている。しかし、ＳｉＣ基板及びサファイア基板は高価である。また、基板の裏面に裏面電極を形成する場合、基板を貫通するバイアホールが必要となる。この場合には基板を薄くするために研磨する必要があるが、ＳｉＣ基板及びサファイア基板はもろいため研磨による破損が生じやすい。これらの問題を回避するために、シリコン（Ｓｉ）基板の上に窒化物半導体を成長させることが盛んに研究されている。現在では、ＳｉＣ基板等を用いた場合と比べると多少は劣るものの、実用に耐え得る結晶性の窒化物半導体をＳｉ基板上に成長させることが可能である（例えば、非特許文献１を参照。）。
【非特許文献１】福田益美、平地康剛「ＧａＡｓ電界効果トランジスタの基礎」電子情報通信学会、１９９２年、ｐ．２１４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、窒化物半導体装置の基板としてＳｉ基板を用いた場合には、窒化物半導体の結晶性以外にも以下のような問題が生じることを本願発明者らは見出した。
【０００６】
Ｓｉ基板は、基板の抵抗値がＳｉＣ基板と比べて小さい。このため、窒化物半導体装置を高周波において使用する際に高周波成分がロスしやすい。また、Ｓｉ基板とエピタキシャル成長層との界面にキャリアが溜まる現象が生じ、界面に溜まったキャリアにより高周波成分がロスする。キャリアが溜まる界面は、Ｓｉ基板以外の基板を用いた場合にも生じるおそれがある。
【０００７】
本発明は、前記の問題を解決し、チャネル層よりも下側の界面に溜まったキャリアによる高周波成分の損失を低減した窒化物半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は窒化物半導体装置を、チャネル層よりも下側に形成された高抵抗層にバイアス電圧を印加できる構成とする。
【０００９】
具体的に、本発明に係る窒化物半導体装置は、下部絶縁層と、下部絶縁層の上に配置された導電層と、導電層の上に配置された高抵抗層と、高抵抗層の上に配置された第１の窒化物半導体層と、第１の窒化物半導体層の上に配置され、第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、第２の窒化物半導体層の上に配置された、ソース電極、ドレイン電極及びゲート電極と、導電層と電気的に接続されたバイアス端子とを備えていることを特徴とする。
【００１０】
本発明の窒化物半導体装置は、第１の窒化物半導体層よりも下側に高抵抗層と導電層とを備えている。このため、第１の窒化物半導体層よりも下側にキャリアが溜まる界面が形成されたとしても、導電層にバイアス電圧を印加することにより、キャリアを逃がすことができる。従って、界面に溜まったキャリアによる高周波成分のロスを低減し、高周波特性が優れた窒化物半導体装置を実現できる。
【００１１】
本発明の窒化物半導体装置において、高抵抗層は、シリコン基板であり、導電層は、シリコン基板の裏面に形成され、下部絶縁層は、シリコン基板の裏面側に導電層を介して貼り合わせた絶縁性の保持基板であってもよい。
【００１２】
この場合において、保持基板の裏面に形成された裏面電極をさらに備えていてもよい。
【００１３】
本発明の窒化物半導体装置において、下部絶縁層は、支持層と埋め込み絶縁層と表面活性層とを有するＳＯＩ基板の埋め込み絶縁層であり、導電層は、表面活性層であり、高抵抗層は、ＳＯＩ基板の上に形成された第３の窒化物半導体層である構成としてもよい。
【００１４】
本発明の窒化物半導体装置において、下部絶縁層は支持層と埋め込み絶縁層と表面活性層とを有するＳＯＩ基板の埋め込み絶縁層であり、導電層は、表面活性層であり、高抵抗層は、ＳＯＩ基板の上に形成された第３の窒化物半導体層である構成としてもよい。
【００１５】
この場合において、ＳＯＩ基板の裏面に形成された裏面電極をさらに備えていてもよい。
【００１６】
本発明の窒化物半導体装置において、下部絶縁層は、絶縁性の形成基板であり、導電層は、形成基板の上に形成された導電性の窒化物半導体層であり、高抵抗層は、導電性の窒化物半導体層の上に形成された第３の窒化物半導体層であってもよい。
【００１７】
この場合において、形成基板の裏面に形成された裏面電極をさらに備えていてもよい。
【００１８】
本発明の窒化物半導体装置において、第２の窒化物半導体の上に形成され、ソース電極、ドレイン電極及びゲート電極を覆う上部絶縁層をさらに備え、バイアス端子は、上部絶縁層の上に形成された電極パッドであり、電極パッドと導電層とは、上部絶縁層、第２の窒化物半導体層、第１の窒化物半導体層及び高抵抗層を貫通するプラグによって電気的に接続されていてもよい。
【００１９】
本発明の窒化物半導体装置において、バイアス端子は、保持基板におけるシリコン基板に覆われていない領域に形成された電極パッドであってもよい。
【００２０】
本発明の窒化物半導体装置において、裏面電極はソース電極と電気的に接続されていてもよい。
【発明の効果】
【００２１】
本発明に係る窒化物半導体装置によれば、チャネル層よりも下側の界面に溜まったキャリアによる高周波成分の損失を低減した窒化物半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る窒化物半導体装置の断面構成を示している。第１の実施形態の窒化物半導体装置は、基本的にはＳｉ基板の上に形成されたＨＦＥＴである。厚さが５００μｍのＳｉ基板１１の上にバッファ層１２を介在させてＧａＮからなる厚さが１０００ｎｍのチャネル層１３と、Ｎ型のＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる厚さが２５ｎｍのショットキー層１４とが順次形成されている。バッファ層１２は、Ｓｉ基板１１とチャネル層１３及びショットキー層１４との格子不整合を緩和するために設けており、厚さが５００ｎｍの高抵抗のＡｌyＧａ1-yＮ（０＜ｙ≦１）とすればよい。チャネル層１３におけるショットキー層１４との界面近傍には２ＤＥＧからなるチャネルが形成されている。
【００２３】
ショットキー層１４の上には、ソース電極２１及びドレイン電極２２が形成され、ソース電極２１及びドレイン電極２２はチャネルとオーミック接合している。ソース電極２１とドレイン電極２２との間にはゲート電極２３が形成されている。ソース電極２１及びドレイン電極２２は、厚さが２００ｎｍのチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体とすればよく、ゲート電極２３は、厚さが４００ｎｍのニッケル（Ｎｉ）と金（Ａｕ）との積層体とすればよい。
【００２４】
ショットキー層１４は、ソース電極２１、ドレイン電極２２及びゲート電極２３が形成されている領域を除いて厚さが１００ｎｍの窒化珪素（ＳｉＮ）からなる保護膜１５に覆われている。保護膜１５の上にはソース電極２１、ドレイン電極２２及びゲート電極２３を覆うように上部絶縁層１６が形成されている。上部絶縁層１６は、第１の絶縁膜１６Ａと第２の絶縁膜１６Ｂとが積層されており、第１の絶縁膜１６Ａの上には、ソース電極２１と第１のプラグ２７により接続されたソース電極パッド２５、ドレイン電極と第２のプラグ２８により接続されたドレイン電極パッド２６及び配線２９が形成されている。また、必要に応じてゲート電極２３と接続されたゲート電極パッド（図示せず）が形成されている。さらに、後で説明する導電層３２にバイアス電圧を印加するバイアス端子であるバイアス電極パッド３１が形成されている。
【００２５】
本実施形態のＳｉ基板１１は高抵抗基板である。ここで言う高抵抗とはＨＦＥＴが通常動作をしている場合には電流が流れないという意味であり、いわゆる半絶縁性も含まれる。具体的な比抵抗の値は、形成するＨＦＥＴの特性によって変化するが、１ＫΩｃｍ〜１０ＭΩｃｍ程度の範囲である。
【００２６】
高抵抗のＳｉ基板は、直流成分に対しては十分に高い抵抗値を有しリーク電流が流れることはない。しかし、完全な絶縁性を有しているわけではないため、高周波成分の場合にはリーク電流が流れロスが生じるおそれがある。
【００２７】
さらに、今回、本願発明者らは、高抵抗のＳｉ基板と窒化物半導体層との界面にキャリアが溜まる現象が生じることを見出した。界面に溜まったキャリアはＳｉ基板が容量として機能し、高周波成分が大きくロスしてしまう。
【００２８】
Ｓｉ基板と窒化物半導体層との界面にキャリアが溜まる原因は明確ではない。一つの可能性としては、窒化物半導体を成長する際にＳｉ基板にＡｌ等が拡散するということが考えられる。Ｓｉ基板と窒化物半導体層との界面に溜まるキャリアの影響を低減する方法として、Ｓｉ基板と窒化物半導体層との界面に外部から電圧を印加することが考えられる。
【００２９】
第１の実施形態においては、Ｓｉ基板１１の裏面にバイアス電圧を印加することによりＳｉ基板と窒化物半導体層との界面に溜まったキャリアを逃がす構成としている。基本的な構成としては、高抵抗層におけるチャネルとは反対側の面に接してバイアス電圧を印加する導電層を形成すればよい。
【００３０】
具体的には、高抵抗層であるＳｉ基板１１の裏面に、バイアス電圧を印加するための導電層３２を形成している。導電層３２は例えば、ＴｉとＡｕとの積層体とすればよい。導電層３２は、上部絶縁層１６に形成されたバイアス電極パッド３１と第３のプラグ３３により電気的に接続されている。第３のプラグ３３は、上部絶縁層１６、保護膜１５、ショットキー層１４、チャネル層１３、バッファ層１２及びＳｉ基板１１を貫通する導体３３Ａと絶縁膜３３Ｂとにより形成されており、２ＤＥＧと絶縁されている。
【００３１】
導電層３２が半導体装置の底面に露出していると半導体装置の実装が困難であるため、本実施形態においては、導電層３２の下側に下部絶縁層として絶縁性の保持基板３５を設けている。具体的には、裏面に導電層３２が形成されたＳｉ基板１１が、保持基板３５の上に保持された構成としている。保持基板３５の裏面には、例えばクロム（Ｃｒ）と金（Ａｕ）との積層体からなる裏面電極３６が形成されている。
【００３２】
第１の実施形態の半導体装置は、バイアス電極パッド３１に電圧を印加することにより、Ｓｉ基板と窒化物半導体層との界面に溜まったキャリアを逃がすことができる。このため、高周波成分のロスを低減し高周波特性を向上させることができる。
【００３３】
導電層３２に印加するバイアス電圧の詳細については後で説明するが、接地電位とは
また、保持基板３５の上に導電層３２が形成されたＳｉ基板１１を保持する構成とすることにより、通常の半導体装置と同様に実装することができる。保持基板３５は、例えばセラミック基板又は樹脂基板等とすればよく、導電層３２を介在させてＳｉ基板１１と貼り合わせればよい。
【００３４】
図２は、第１の実施形態の半導体装置を、等価回路として示している。ドレイン抵抗をｇd、Ｓｉ基板１１の抵抗成分をＲsubとし、Ｓｉ基板１１の容量成分をＣsubとし、バッファ層１２の容量成分をＣbufとして示している。半導体装置に高周波を印加した際に、バイアス電極パッド３１に基板バイアスを印加するとＣbufが通電する。これにより、真性領域６１の抵抗成分は１／（ｇd＋Ｒsub）となり、実質の抵抗成分が増加する。その結果、出力抵抗が増加し、ドレインコンダクタンスが減少するため、高周波信号のロスが低減される。
【００３５】
なお、図２において、Ｒiは真性層領域の抵抗を示し、Ｒsub2は保持基板３５の抵抗を示す。Ｃgdはゲートドレイン間容量、Ｃgsはゲートソース間容量、Ｃdsはドレインソース間容量を示す。Ｒg、Ｒs及びＲdはそれぞれゲート、ソース及びドレインの配線抵抗であり、Ｌg、Ｌs及びＬdはそれぞれ、ゲート、ソース及びドレインの寄生インダクタンス、Ｃpgはパッケージの寄生容量を示す。
【００３６】
図３は、第１の実施形態の半導体装置に印加する基板バイアスを変化させたときの出力特性を示している。図３において縦軸は出力であり、横軸は基板バイアスである。図３に示すように、正の基板バイアスを印加することにより出力が２倍に向上している。但し、基板バイアスの正負は基板と窒化物半導体層との界面に溜まるキャリアが電子であるか正孔であるかによって選択する必要がある。
【００３７】
本実施形態において、図４に示すように裏面電極３６とソース電極パッド２５とを電気的に接続してもよい。このようにすればソース電極２１へ接地電位が容易に供給できる。裏面電極３６とソース電極パッド２５とは、保持基板３５を貫通する基板貫通プラグ３８と、上部絶縁層１６、保護膜１５、ショットキー層１４、チャネル層１３、バッファ層１２及びＳｉ基板１１を貫通する第４のプラグ３７とにより接続すればよい。第４のプラグ３７は、導体３７Ａと絶縁膜３７Ｂとにより形成され、２ＤＥＧと絶縁されている。
【００３８】
また、バイアス電極パッド３１を上部絶縁層１６に形成したが、図５に示すように保持基板３５の上に形成してもよく、導電層３２にバイアス電圧を印加できればどのような構成であっても問題ない。
【００３９】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図６は第２の実施形態に係る窒化物半導体装置の断面構成を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４０】
図６に示すように第２の実施形態の窒化物半導体装置は、ＳＯＩ（Silicon on Insulator）基板４１の上に形成されたＨＦＥＴである。支持層４１Ａと埋め込み絶縁層４１Ｂと導電性の表面活性層４１Ｃと有するＳＯＩ基板４１の上に、バッファ層１２と、チャネル層１３と、ショットキー層１４とが順次形成されている。上部絶縁層１６に形成されたバイアス電極パッド３１は、第３のプラグ３３を介して表面活性層４１Ｃと接続されている。
【００４１】
第２の実施形態の半導体装置は、表面活性層４１Ｃがバイアス電圧を印加するための導電層として機能し、バッファ層１２がチャネル層と導電層との間に設けられた高抵抗層として機能する。
【００４２】
本実施形態の半導体装置は、保持基板を貼り合わせる必要がないため、形成が容易である。ＳＯＩ基板４１は、貼り合わせにより形成しても、ＳＩＭＯＸ（Separation by IMplantation of OXygen）により形成してもよい。
【００４３】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図７は第３の実施形態に係る窒化物半導体装置の断面構成を示している。図７において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４４】
図７に示すように第３の実施形態の窒化物半導体装置は、絶縁性基板５１の上に形成されたＨＦＥＴである。絶縁性基板５１の上にバッファ層５２を介在させて導電性半導体層５３が形成され、導電性半導体層５３の上に高抵抗のバッファ層１２、チャネル層１３及びショットキー層１４が順次形成されている。上部絶縁層１６に形成されたバイアス電極パッド３１は、第３のプラグ３３を介して導電性半導体層５３と接続されている。
【００４５】
第３の実施形態の半導体装置は、導電性半導体層５３がバイアス電圧を印加するための導電層として機能し、バッファ層１２がチャネル層と導電層との間に設けられた高抵抗層として機能する。
【００４６】
第３の実施形態において、絶縁性基板５１にはサファイア又はＳｉＣ等の窒化物半導体と格子整合しやすい基板を用いればよい。導電性半導体層５３は、エピタキシャル成長により形成した窒化物半導体層とすることが好ましく、例えばＮ型にドープしたＡｌzＧａ1-zＮ（０＜ｚ≦１）とすればよい。但し、導電性であればよく他の材料により形成してもよく、Ｐ型であっても問題ない。
【００４７】
サファイア又はＳｉＣ等の絶縁性基板を用いる場合には、基板自体に電流が流れることによる高周波成分のロスはほとんど生じない。しかし、キャリアが溜まる界面が窒化物半導体層内に生じる可能性がある。第３の実施形態の構成とすれば、界面に溜まったキャリアを逃がすことができるため、窒化物半導体装置の特性を向上させることができる。
【００４８】
本発明におけるバイアス端子とは、導電層に基準電位（接地）とは異なる電圧を印加するために、導電層と電気的に接続された端子を意味する。
【００４９】
各実施形態において、導電層３２に印加する基板バイアスは、基準電位（接地）との間に印加する。このため、導電層３２及び導電層３２と電気的に接続されたバイアス電極パッド３１は、半導体装置の使用時に直接接地されていない状態でなければならない。つまり、バイアス電極パッド３１は、少なくともソース電極２１及びドレイン電極のうち接地された方から独立している（すなわち、ソース電極２１及びドレイン電極のうち接地された方と短絡していない）必要がある。また、導電層３２と接地との間に電圧をかけられれば必ずしもパッド状の端子が形成されている必要はない。
【産業上の利用可能性】
【００５０】
本発明に係る窒化物半導体装置は、チャネル層よりも下側の界面に溜まったキャリアによる高周波成分の損失を低減した窒化物半導体装置を実現でき、特に高周波用の窒化物半導体装置等として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係る窒化物半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る窒化物半導体装置を示す等価回路図である。
【図３】本発明の第１の実施形態に係る窒化物半導体装置の出力特性を示すグラフである。
【図４】本発明の第１の実施形態に係る窒化物半導体装置の変形例を示す断面図である。
【図５】本発明の第１の実施形態に係る窒化物半導体装置の変形例を示す断面図である。
【図６】本発明の第２の実施形態に係る窒化物半導体装置を示す断面図である。
【図７】本発明の第３の実施形態に係る窒化物半導体装置を示す断面図である。
【符号の説明】
【００５２】
１１      Ｓｉ基板
１２      バッファ層
１３      チャネル層
１４      ショットキー層
１５      保護膜
１６      上部絶縁層
１６Ａ    第１の絶縁膜
１６Ｂ    第２の絶縁膜
２１      ソース電極
２２      ドレイン電極
２３      ゲート電極
２５      ソース電極パッド
２６      ドレイン電極パッド
２７      第１のプラグ
２８      第２のプラグ
２９      配線
３１      バイアス電極パッド
３２      導電層
３３      第３のプラグ
３５      保持基板
３６      裏面電極
３７      第４のプラグ
４１      ＳＯＩ基板
４１Ａ    支持層
４１Ｂ    埋め込み絶縁層
４１Ｃ    表面活性層
５１      絶縁性基板
５２      バッファ層
５３      導電性半導体層
６１      真性領域
【図１】
2010103236.tif 000003
【図２】
2010103236.tif 000004
【図３】
2010103236.tif 000005
【図４】
2010103236.tif 000006
【図５】
2010103236.tif 000007
【図６】
2010103236.tif 000008
【図７】
2010103236.tif 000009