(57)【要約】【課題】本発明は、半導体装置の製造方法等に関し、ゲート絶縁膜へのプラズマダメージをなくし、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域１０１にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、窒化シリコン膜上に酸化シリコン膜９を形成する工程と、ＭＯＮＯＳ型メモリトランジスタ領域１０１にマスク膜１０を形成し、マスク膜１０をマスクとして酸化シリコン膜９を除去する工程と、マスク膜１０をマスクとして窒化シリコン膜８を熱燐酸によるウェットエッチングにより除去する工程とを具備することを特徴とする。【選択図】図３
2010098152.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をフッ酸によるウェットエッチングにより除去する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記ＭＯＮＯＳ型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第１の酸化シリコン膜を形成し、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１の窒化シリコン膜及び前記第１の酸化シリコン膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第１のマスク膜で覆い、前記第１のマスク膜をマスクとして前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第１の酸化シリコン膜を除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上、前記高耐圧トランジスタ領域の前記ゲート絶縁膜上及び前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜上に第２の窒化シリコン膜を形成し、前記第２の窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の酸化シリコン膜を除去する工程と、
前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に係わり、特にゲート絶縁膜へのプラズマダメージをなくすことにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
従来、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する半導体装置がある。
【０００３】
この場合、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタの混載プロセスにおける形成フローは、高耐圧トランジスタのゲート絶縁膜を形成後、ＭＯＮＯＳ型メモリトランジスタで必要とされるＮＯ膜（窒化膜、酸化膜）を全デバイス領域に堆積させた後、ＭＯＮＯＳ領域をレジストで覆い、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去している。
【０００４】
また、ＮＯ膜は、例えばトンネル酸化膜、窒化シリコン膜及び酸化シリコン膜の３層による積層構造であり、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去する際にはフォトリソグラフィー法及びドライエッチング法が用いられる（例えば特許文献１参照）。  
【０００５】
【特許文献１】特開２００５−１１６９７４号公報（００１８〜００６７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように従来の半導体装置の製造方法では、ＭＯＮＯＳ型メモリトランジスタ以外のトランジスタである高耐圧トランジスタのゲート絶縁膜上にＮＯ膜が形成された後に、ＮＯ膜をドライエッチングで除去している。この際に、高耐圧トランジスタのゲート絶縁膜へドライエッチングによるプラズマダメージが加わる。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が損なわれる。
【０００７】
本発明に係る態様は、ドライエッチングではなくウェットエッチングを採用することでゲート絶縁膜へのプラズマダメージをなくすことにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法である。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【０００９】
上記半導体装置の製造方法によれば、前記トランジスタ領域の前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去している。これにより、ドライエッチングで除去する場合とは違い、前記トランジスタ領域におけるプラズマダメージが生じることは無い。その結果、前記トランジスタ領域におけるゲート絶縁膜の信頼性が向上する。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をフッ酸によるウェットエッチングにより除去する工程であることが好ましい。
【００１２】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記ＭＯＮＯＳ型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第１の酸化シリコン膜を形成し、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１の窒化シリコン膜及び前記第１の酸化シリコン膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第１のマスク膜で覆い、前記第１のマスク膜をマスクとして前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第１の酸化シリコン膜を除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上、前記高耐圧トランジスタ領域の前記ゲート絶縁膜上及び前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜上に第２の窒化シリコン膜を形成し、前記第２の窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の酸化シリコン膜を除去する工程と、
前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【発明を実施するための最良の形態】
【００１３】
以下、図を参照して本発明の実施形態について説明する。
図１〜図４は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図１〜図４に示す半導体装置は、同一基板上に高耐圧（ＨＶ）トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧（ＬＶ）トランジスタ領域１０２が混載して有する。
【００１４】
まず、図１（ａ）に示すように、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２とオフセット膜２ａを形成する。次いで、シリコン基板１上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、高耐圧トランジスタ領域１００にＮ型ウェル領域１９が形成される。その後、レジストパターンを剥離する。
【００１５】
次いで、シリコン基板１上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板１にＮ型不純物イオンを注入することにより、高耐圧トランジスタ領域１００に図示せぬＮ型不純物層を形成する。その後、シリコン基板１に熱処理を施すことによって、高耐圧トランジスタ領域１００の図示せぬＮ型不純物層が拡散され、Ｎ型オフセット領域２０が形成される。その後、シリコン基板１の全面上に熱酸化法にて酸化シリコン膜３を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には１０ｎｍの酸化膜が堆積していることとなる。
【００１６】
次いで、図１（ｂ）に示すように、酸化シリコン膜３上にＣＶＤ（Chemical  Vapor  Deposition）法にて窒化シリコン膜４を形成する。
【００１７】
その後、図１（ｃ）に示すように、高耐圧トランジスタ領域１００の窒化シリコン膜４が露出するようにレジストパターン（図示せぬ）を形成する。このレジストパターンをマスクにして高耐圧トランジスタ領域１００の窒化シリコン膜４をエッチングにて除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７ｎｍの酸化膜が形成されていることとなる。その後、レジストパターン（図示せぬ）を除去し、窒化シリコン膜４をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域１００の酸化シリコン膜３を除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上に形成している酸化膜は除去される。
【００１８】
次いで、図１（ｄ）に示すように、高耐圧トランジスタ領域１００に、選択熱酸化法にて第１のゲート絶縁膜５を形成する。この際に、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３及び窒化シリコン膜４は、選択熱酸化用のマスクとして用いられる。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には６７ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００１９】
次いで、図２（ａ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、酸化シリコン膜３上に形成されている窒化シリコン膜４を除去する。この際に、窒化シリコン膜４は、フッ酸及び熱燐酸によるウェットエッチングにより除去される。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には６２ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００２０】
次いで、シリコン基板１上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、ＭＯＮＯＳ領域１０１にＮ型ウェル領域２２が形成されるとともに、低耐圧トランジスタ領域１０２にＮ型ウェル領域２４が形成される。その後、レジストパターンを剥離する。
【００２１】
次いで、図２（ｂ）に示すように、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２を覆うように第１のレジストパターン６を形成する。次いで、第１のレジストパターン６をマスクにしてＭＯＮＯＳ領域１０１の酸化シリコン膜３をフッ酸にて除去する。その後、第１のレジストパターン６を剥離する。
【００２２】
次いで、図２（ｃ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面に、熱酸化法にてトンネル酸化膜７を膜厚３．８ｎｍまで形成する。また、熱酸化法にて形成されるトンネル酸化膜７は、酸化シリコン膜３及び第１のゲート絶縁膜５と膜質が同じである為、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２においては、参照符号７を付していない。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には６３ｎｍの第１のゲート絶縁膜５が形成されていることとなる。次いで、トンネル酸化膜７上にＣＶＤ法にて窒化シリコン膜８を膜厚４．５ｎｍ形成し、窒化シリコン膜８上に酸化シリコン膜９を膜厚８．５ｎｍ形成し、それぞれの膜を積層して形成する。
【００２３】
次いで、図２（ｄ）に示すように、ＭＯＮＯＳ領域１０１を覆うように第２のレジストパターン１０を形成する。
【００２４】
次いで、図３（ａ）に示すように、第２のレジストパターン１０をマスクにして、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の露出している酸化シリコン膜９をフッ酸によるウェットエッチングにて除去する。なお、ここでは、酸化シリコン膜９をフッ酸によるウェットエッチングにて除去しているが、酸化シリコン膜９をドライエッチングにて除去しても良い。
【００２５】
次いで、図３（ｂ）に示すように、第２のレジストパターン１０を剥離後、熱燐酸によるウェットエッチングにて、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の窒化シリコン膜８を除去する。熱燐酸によるウェットエッチングは、窒化シリコン膜と酸化シリコン膜との選択比が高いため、ＭＯＮＯＳ領域１０１の酸化シリコン膜９がエッチングされることなく、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の窒化シリコン膜８を除去することができる。また、高耐圧トランジスタ領域１００においては、窒化シリコン膜８の下層に形成されている第１のゲート絶縁膜５の膜減りもほとんどない。
【００２６】
次いで、図３（ｃ）に示すように、高耐圧トランジスタ領域１００及びＭＯＮＯＳ領域１０１を覆うように第３のレジストパターン１１を形成する。その後、第３のレジストパターン１１をマスクにして、低耐圧トランジスタ領域１０２の露出している酸化シリコン膜３をフッ酸によるウェットエッチングにて除去する。
【００２７】
次いで、図４（ａ）に示すように、第３のレジストパターン１１を剥離後、熱酸化法にて低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７０ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００２８】
次いで、図４（ｂ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面上にＣＶＤ法にてポリシリコン膜１４を成膜する。その後、ポリシリコン膜１４上に第４のレジストパターン１３を形成する。
【００２９】
次いで、図４（ｃ）に示すように、第４のレジストパターン１３をマスクにしてドライエッチングにてポリシリコン膜１４を加工することによって、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２においてそれぞれゲート電極１４が形成される。
【００３０】
次いで、図４（ｄ）に示すように、第４のレジストパターン１３を剥離後、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に低濃度不純物層によるＬＤＤ（Lightly  Doped  Drain）領域１６、１７を形成する。次いで、ゲート電極１４の側壁にサイドウォール１５を形成する。その後、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に不純物層によるソース・ドレイン領域の拡散層１８、２１、２３を形成する。また、高耐圧トランジスタ領域１００に形成されている酸化シリコン膜３は、トランジスタ形成プロセス中に除去される。
【００３１】
以上、本発明の実施形態によれば、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２において、図３（ａ），（ｂ）に示すように、第２の酸化シリコン膜９をフッ酸によるウェットエッチングで除去し、窒化シリコン膜８を熱燐酸によるウェットエッチングにて除去している。その為、ドライエッチングで除去する場合とは違い、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２におけるプラズマダメージが生じることは無い。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００３２】
また、高耐圧トランジスタ領域１００の第１のゲート絶縁膜５上の第２の酸化シリコン膜９及び窒化シリコン膜８を、従来技術のようにドライエッチングにて除去すると第１のゲート絶縁膜５まで膜減りするのに対し、本実施形態のようにウェットエッチングにて除去すると第１のゲート絶縁膜５はほとんど膜減りしない。そのため、図１（ｄ）に示す工程で第１のゲート絶縁膜を熱酸化する酸化時間を従来技術に比べて短くすることができる。
【００３３】
また、図２（ｃ）に示す工程でバッチ式のＣＶＤ法にて窒化シリコン膜８及び第２の酸化シリコン膜９を成膜した場合、シリコン基板１の裏面にも窒化シリコン膜及び第２の酸化シリコン膜が堆積してしまう（図示せず）。従来技術のように、第２の酸化シリコン膜９及び窒化シリコン膜８をドライエッチングにて除去すると、裏面に堆積された窒化シリコン膜及び第２の酸化シリコン膜は除去されず、その結果、膜ストレスによるシリコン基板（ウェハ）１の反りの原因となることがある。これに対し、本実施形態では、窒化シリコン膜８及び第２の酸化シリコン膜９の除去をエッチング槽に浸漬させる方式のウェットエッチングで行うことにより、裏面に堆積された窒化シリコン膜及び第２の酸化シリコン膜が除去され、その結果、膜ストレスによるウェハ１の反りの発生を抑制できる。
【００３４】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３５】
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）及び（ｃ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００３６】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、２ａ・・・オフセット膜、３，９・・・酸化シリコン膜、４，８・・・窒化シリコン膜、５・・・第１のゲート絶縁膜、６・・・第１のレジストパターン、７・・・トンネル酸化膜、１０・・・第２のレジストパターン、１１・・・第３のレジストパターン、１２・・・第２のゲート絶縁膜、１３・・・第４のレジストパターン、１４・・・ゲート電極（ポリシリコン膜）、１５・・・サイドウォール、１６，１７・・・ＬＤＤ領域、１８，２１，２３・・・ソース・ドレイン領域、１９，２２・・・Ｎ型ウェル領域、２０・・・Ｎ型オフセット領域、１００・・・高耐圧トランジスタ領域、１０１・・・ＭＯＮＯＳ領域、１０２・・・低耐圧トランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
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