(57)【要約】【課題】走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減する。【解決手段】第１走査信号線G(2)及び第２走査信号線G(1)に対して交差するように配置されたデータ信号線S(1)と、前記データ信号線S(1)に一端が第１走査信号線G(2)に接続された第１トランジスタT(1,2,a)を介して接続されデータ信号線S(1)に供給される階調信号が印加される第１画素電極E(1,2,a)と、第１画素電極E(1,2,a)に第２走査信号線G(1)に一端が接続された第２トランジスタT(1,1,b)を介して接続され第１画素電極E(1,2,a)を介して階調信号が印加される第２画素電極E(1,1,b)とを備え、第１画素電極E(1,2,a)と第２画素電極E(1,1,b)とは第２走査信号線G(1)を挟んで異なる方向に配置され、第１画素電極E(1,2,a)は第１走査信号線G(2)と第２走査信号線G(1)との間に配置される。【選択図】      図９
2010054529.tif 000002
【特許請求の範囲】
【請求項１】
所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
前記第１の走査信号線及び第２の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第１の走査信号線に接続された第１のスイッチング素子を介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２のスイッチング素子を介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、
前記第１の画素電極と前記第２の画素電極とは、前記第２の走査信号線を挟んで異なる方向に配置され、
前記第１の画素電極は、前記第１の走査信号線と前記第２の走査信号線との間に配置されることを特徴とする表示装置。
【請求項２】
前記第１の走査信号線及び第２の走査信号線は、少なくとも各表示画素内でストレート状に形成され、
前記第１のスイッチング素子及び前記第２のスイッチング素子はそれぞれ薄膜トランジスタであり、
前記各薄膜トランジスタは、ソース電極とドレイン電極とで、対応する走査信号線を跨ぐように形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２の表示画素に保持させる階調信号を前記第１の信号線に供給した後に、前記第１の表示画素に保持させる階調信号を前記第１の信号線に供給する信号側駆動回路と、
前記信号側駆動回路により前記第１の信号線に、前記第２の表示画素に保持させる階調信号が供給されているときに前記第１の走査線に前記第１のスイッチング素子をオン状態にする走査信号を供給するとともに前記第２の走査線に前記第２のスイッチング素子をオン状態にする走査信号を供給し、前記第１の表示画素に保持させる階調信号が供給されているときに前記第１の走査線に前記第１のスイッチング素子をオン状態にする走査信号を供給するとともに前記第２の走査線に前記第２のスイッチング素子をオフ状態にする走査信号を供給する走査側駆動回路と、
をさらに備えたことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
各フレームにおいて、前記第１の走査信号線に対応する走査信号よりも前記第２の走査信号線に対応する走査信号の方が先にゲートオン電圧レベルに切り換えられることを特徴とする請求項１または２に記載の表示装置。
【請求項５】
前記第１の画素電極と前記第２のスイッチング素子とが、前記データ信号線と同一層として形成された接続配線によって接続されていることを特徴とする請求項１から４の何れかに記載の表示装置。
【請求項６】
前記接続配線が何れの走査線をも跨ぐことのないように各表示画素が配置されていることを特徴とする請求項５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の表示装置に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス方式の表示装置では、表示部の行方向に対して配設される複数の走査信号線と表示部の列方向に対して配設される複数のデータ信号線との交点近傍に表示画素を接続し、該表示画素に所定の電圧を印加することで表示を行っている。従来の表示装置では、各表示画素のそれぞれに対応するデータ信号線と走査信号線とを必要としている。したがって、データ信号線に接続され該データ信号線を駆動するためのソースドライバの出力端子数（ソースドライバとデータ信号線との接続端子数）もデータ信号線の本数分必要であるとともに、走査信号線に接続され該走査信号線を駆動するためのゲートドライバの出力端子数（ゲートドライバと走査信号線との接続端子数）も走査信号線の本数分必要であった。
【０００３】
出力端子数（接続端子数）の総計を減らす提案の１つとして、例えば特許文献１の手法がある。特許文献１では、１本のデータ信号線の両側に２つのＴＦＴを設けるとともに、これら２つのＴＦＴの一方に第１走査信号線を接続し、また、他方のＴＦＴに第２走査信号線を接続している。さらに、４画素分の画像信号を印加する画像出力回路を設けるとともに、このデータ信号線に印加する画像信号を切り替える第１スイッチング素子と第２スイッチング素子を設け、第１制御線と第２制御線からの制御信号によって前記第１スイッチング素子と第２スイッチング素子の切り替えを行うことで、１本のデータ信号線を２つのＴＦＴ、即ち２つの表示画素で共用できるようにしている。即ち、比較的行数が少なく設計される画素行に対応させて走査信号線の数を２倍とする代わりに、比較的列数が多く設計される画素列に対応させてデータ信号線の数を１／２にすることで出力端子数の総計が増加することを防止している。
【０００４】
【特許文献１】特開２００６−２０１３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の手法では、上述したようにデータ信号線の本数を１行分の表示画素の数に対して半分の本数にすることが可能であるが、走査信号線の本数が１列分の表示画素の数に対して２倍の本数だけ必要となり、必ずしも出力端子数（接続端子数）の総計を削減することが可能なものではない。
【０００６】
本発明は、上記の事情に鑑みてなされたもので、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、請求項１に記載の表示装置は、所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、前記第１の走査信号線及び第２の走査信号線に対して交差するように配置されたデータ信号線と、前記データ信号線に、一端が前記第１の走査信号線に接続された第１のスイッチング素子を介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２のスイッチング素子を介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、前記第１の画素電極と前記第２の画素電極とは、前記第２の走査信号線を挟んで異なる方向に配置され、前記第１の画素電極は、前記第１の走査信号線と前記第２の走査信号線との間に配置されることを特徴とする。
また、請求項２に記載の表示装置は、請求項１に記載の表示装置であって、前記第１の走査信号線及び第２の走査信号線は、少なくとも各表示画素内でストレート状に形成され、前記第１のスイッチング素子及び前記第２のスイッチング素子はそれぞれ薄膜トランジスタであり、前記各薄膜トランジスタは、ソース電極とドレイン電極とで、対応する走査信号線を跨ぐように形成されていることを特徴とする。
また、請求項３に記載の表示装置は、請求項１または２に記載の表示装置であって、前記第２の表示画素に保持させる階調信号を前記第１の信号線に供給した後に、前記第１の表示画素に保持させる階調信号を前記第１の信号線に供給する信号側駆動回路と、前記信号側駆動回路により前記第１の信号線に、前記第２の表示画素に保持させる階調信号が供給されているときに前記第１の走査線に前記第１のスイッチング素子をオン状態にする走査信号を供給するとともに前記第２の走査線に前記第２のスイッチング素子をオン状態にする走査信号を供給し、前記第１の表示画素に保持させる階調信号が供給されているときに前記第１の走査線に前記第１のスイッチング素子をオン状態にする走査信号を供給するとともに前記第２の走査線に前記第２のスイッチング素子をオフ状態にする走査信号を供給する走査側駆動回路と、をさらに備えたことを特徴とする。
また、請求項４に記載の表示装置は、請求項１または２に記載の表示装置であって、各フレームにおいて、前記第１の走査信号線に対応する走査信号よりも前記第２の走査信号線に対応する走査信号の方が先にゲートオン電圧レベルに切り換えられることを特徴とする。
また、請求項５に記載の表示装置は、請求項１から４の何れかに記載の表示装置であって、前記第１の画素電極と前記第２のスイッチング素子とが、前記データ信号線と同一層として形成された接続配線によって接続されていることを特徴とする。
また、請求項６に記載の表示装置は、請求項５に記載の表示装置であって、前記接続配線が何れの走査線をも跨ぐことのないように各表示画素が配置されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、走査線の本数を大幅には増大させずにデータ信号線の本数を削減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。本発明に係る表示装置１の概略全体構成は図１に示すように、表示パネル１０と、ソースドライバ２０と、ゲートドライバ３０と、画素データ発生回路４０と、コモン電圧生成回路５０と、タイミング制御回路６０と、電源発生回路７０とを有している。
【００１０】
表示パネル１０は、図２に示すように、対向配置され、シール材１５により接着された２枚の透明基板間１６、１７に液晶ＬＣが挟持された構成となっている。そして、一方の基板１６には、行方向に延伸配設された複数の走査信号線Ｇ（例えばｎ本の走査信号線）と、列方向に延伸配設された複数のデータ信号線Ｓ（例えばｍ本のデータ信号線）と、それぞれが各表示画素Ｐに対応するようにマトリクス状に配置された複数の画素電極Ｅと、それぞれに対応する画素電極Ｅにソース電極が接続された複数の薄膜トランジスタ（ＴＦＴ）を有して構成されている。また、他方の基板１７には、各表示画素Ｐ間で共通の電位に設定される共通電極１８が各画素電極Ｅと対向するように形成されている。なお、画素電極Ｅ及び共通電極１８の対向面側にはそれぞれ液晶の初期配向を規定する配向膜１３、１４が形成されている。
【００１１】
また、表示パネル１０では、図３に示すように、行方向に延伸配設された複数の走査信号線Ｇ（ｊ）と列方向に延伸配設された複数のデータ信号線Ｓ（ｉ）とは、互いに交差するように、より具体的には直交するように配設されている。そして、走査信号線Ｇ（ｊ）とデータ信号線Ｓ（ｉ）との各交点（ｉ，ｊ）に対応するように、２つの薄膜トランジスタに接続される第１の画素電極Ｅ（ｉ，ｊ，ａ）を備えた第１の表示画素Ｐ（ｉ，ｊ，ａ）と１つの薄膜トランジスタに接続される第２の画素電極Ｅ（ｉ，ｊ，ｂ）を備えた第２の表示画素Ｐ（ｉ，ｊ，ｂ）とが走査信号線Ｇ（ｊ）の延伸方向に隣接して形成されている。即ち、表示パネル１０の各画素行では、第１の表示画素Ｐ（ｉ，ｊ，ａ）と第２の表示画素Ｐ（ｉ，ｊ，ｂ）とが交互に繰り返すように配置されている。また、各画素列では、第１の表示画素Ｐ（ｉ，ｊ，ａ）または第２の表示画素Ｐ（ｉ，ｊ，ｂ）の何れか一方が連続するように配置されている。ここで、ｉ＝１，２，・・・，ｍ、ｊ＝１，２，・・・，ｎ。
【００１２】
第１の表示画素Ｐ（ｉ，ｊ，ａ）は、第１の画素電極Ｅ（ｉ，ｊ，ａ）と第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）とが形成され、第１の画素電極Ｅ（ｉ，ｊ，ａ）が第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）のソース電極に接続されている。そして、第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）は、ゲート電極が走査信号線Ｇ（ｊ）に、ドレイン電極がデータ信号線Ｓ（ｉ）に、それぞれ接続されている。
【００１３】
また、第２の表示画素Ｐ（ｉ，ｊ，ｂ）は、第２の画素電極Ｅ（ｉ，ｊ，ｂ）と第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）とが形成され、第２の画素電極Ｅ（ｉ，ｊ，ｂ）が第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）のソース電極に接続されている。そして、第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）は、ゲート電極が走査信号線Ｇ（ｊ）に、ドレイン電極が後段側の画素行として配置される第１の画素電極Ｅ（ｉ，ｊ＋１，ａ）に、それぞれ接続されている。即ち、第２の表示画素Ｐ（ｉ，ｊ，ｂ）は、データ信号線Ｓ（ｉ）に供給される階調信号が後段側の画素行として配置される第１の画素電極Ｅ（ｉ，ｊ＋１，ａ）を介して第２の画素電極Ｅ（ｉ，ｊ，ｂ）に書き込まれるように構成されている。
【００１４】
即ち、表示パネル１０では、表示画素２列に対して１本のデータ信号線を割り当てている。そして、このような表示パネル１０の画素構成では、表示画素の各列に対して１本のデータ信号線を割り当てる場合と比較して、データ信号線の本数を１／２とすることが可能である。換言すると、１行分の表示画素数に対してデータ信号線の本数を１／２とすることが可能である。またこのとき、走査信号線の本数を大幅に増加させる必要はない。即ち、例えば表示画素が２４０行であれば、走査信号線の本数は２４０＋１本とすればよく、走査信号線の本数を１列分の表示画素数と大凡等しくすることができる。
【００１５】
ここで、図４、図５、図６、図７に基づいて各表示画素の具体的な構成について説明する。一方の基板１６にはゲート電極５１を含む走査信号線Ｇ（ｊ）が設けられている。この走査信号線Ｇ（ｊ）と同一層には補助容量線４８が設けられている。つまり、走査信号線Ｇ（ｊ）と補助容量線４８とは一括形成される。そして、その上面全体にはゲート絶縁膜５２が設けられている。ゲート絶縁膜５２の上面には真性アモルファスシリコンからなる半導体薄膜５３が設けられている。半導体薄膜５３の上面における走査信号線Ｇ（ｊ）との重畳領域のほぼ中央部にはチャネル保護膜５４が設けられている。チャネル保護膜５４の上面両側およびその両側における半導体薄膜５３の上面にはｎ型アモルファスシリコンからなるコンタクト層５５、５６が設けられている。一方のコンタクト層５５の上面にはソース電極５７が設けられている。また、他方のコンタクト層５６の上面にはドレイン電極５８を含むデータ信号線Ｓ（ｉ）または接続配線Ｌが設けられている。そして、ゲート電極５１、ゲート絶縁膜５２、半導体薄膜５３、チャネル保護膜５４、コンタクト層５５、５６、ソース電極５７およびドレイン電極５８により、第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）または第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）が構成されている。第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）のソース電極５７及び前段側の画素行に形成される第２の薄膜トランジスタＴ（ｉ，ｊ−１，ｂ）のドレイン電極５６は、それぞれを互いに電気的に接続するための接続配線Ｌを兼ねている。
【００１６】
第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）や第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）等を含むゲート絶縁膜５２の上面全体には平坦化膜５９が設けられている。そして、平坦化膜５９には、ソース電極５７に対応する箇所にコンタクトホール６０が設けられている。平坦化膜５９の上面にはＩＴＯからなる画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）が設けられ、この画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）はコンタクトホール６０を介してソース電極５７と電気的に接続されている。
【００１７】
ここで、補助容量ライン４８のうちの画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）と重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Ｃｓが形成されている。そして、各表示画素Ｐ（ｉ，ｊ，ａ）、Ｐ（ｉ，ｊ，ｂ）では、画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）と共通電極１８との間に配されることとなる液晶ＬＣの配向状態を、画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）と共通電極１８との間の電位差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。
【００１８】
ソースドライバ２０は、各データ信号線Ｓ（ｉ）が接続され、タイミング制御回路６０から出力される水平制御信号（クロック信号、スタート信号、ラッチ動作制御信号等）に基づいて、画素データ発生回路４０から供給される各表示画素に対応する画素データを所定の単位で取り込み、この取り込んだ画素データに対応する階調信号を所定のタイミングでデータ信号線に供給する。
【００１９】
ゲートドライバ３０は、各走査信号線Ｇ（ｊ）が接続され、タイミング制御回路６０からの垂直制御信号を受け、走査信号線Ｇ（ｊ）に接続された第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）及び第２の薄膜トランジスタＴ（ｉ，ｊ，ａ）をオン又はオフするための走査信号を走査信号線Ｇ（ｊ）に供給する。
【００２０】
画素データ発生回路４０は、例えば表示装置１の外部から供給される映像信号（アナログ又はデジタル）から各表示画素に対応する画素データを生成してソースドライバ２０に出力する。ここで、画素データ発生回路４０には、所定期間（例えば、１フレームや１フィールド、１ライン）毎にタイミング制御回路６０から反転信号（ＦＲＰ）が入力される。画素データ発生回路４０は、反転信号が入力される毎にソースドライバ２０に出力する画素データのビット値を反転する。このようにして所定期間毎に画素データのビット値を反転させることにより、表示画素に印加される階調信号の極性を所定期間毎に反転させる。これにより、各表示画素における液晶への印加電圧を交流駆動することが可能である。
【００２１】
コモン電圧生成回路５０は、タイミング制御回路６０から出力される反転信号に基づいて、所定期間毎に極性が反転するコモン信号Ｖｃｏｍを生成して共通電極１８に供給する。
【００２２】
タイミング制御回路６０は、垂直制御信号、水平制御信号、反転信号等の各種の制御信号を生成し、例えば、反転信号を画素データ発生回路４０及びコモン信号生成回路５０に、垂直制御信号をゲートドライバ３０に、水平制御信号をソースドライバ２０に出力する。
【００２３】
電源発生回路７０は、走査信号を生成するために必要な電源電圧Ｖｇｈ、Ｖｇｌを生成してゲートドライバ３０に供給するとともに、階調信号を生成するために必要な電源電圧Ｖｓｈを生成してソースドライバ２０に供給する。また、電源発生回路７０は、ロジック電源Ｖｃｃを生成してソースドライバ２０及びゲートドライバ３０に供給する。
【００２４】
次に、図８に示すタイミングチャートに基づいて表示装置１の動作について説明する。ここで、図８においては、上から順に、データ信号線Ｓ（ｉ）に供給される階調信号、１段目の走査信号線Ｇ（１）に供給される走査信号、２段目の走査信号線Ｇ（２）に供給される走査信号、３段目の走査信号線Ｇ（３）に供給される走査信号、４段目の走査信号線Ｇ（４）に供給される走査信号、１段目の画素行に対応する第１の画素電極Ｅ（ｉ，１，ａ）における階調信号の印加状態、１段目の画素行に対応する第２の画素電極Ｅ（ｉ，１，ｂ）における階調信号の印加状態、２段目の画素行に対応する第１の画素電極Ｅ（ｉ，２，ａ）における階調信号の印加状態、２段目の画素行に対応する第２の画素電極Ｅ（ｉ，２，ｂ）における階調信号の印加状態、３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）における階調信号の印加状態、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）における階調信号の印加状態、共通電極１８に供給されるコモン信号Ｖｃｏｍを示している。また、図８においてデータ信号線Ｓ（ｉ）が供給する各階調信号は、画素データに対応した表示パネル１０上での座標値及び色成分で示している。なお、ｏｌｄは、前回フレームに書き込まれた階調信号に基づいた印加状態を示している。
【００２５】
表示装置１においては、第１の画素電極Ｅ（ｉ，ｊ，ａ）に係る画素データと第２の画素電極Ｅ（ｉ，ｊ，ｂ）に係る画素データとを１／２水平期間毎に交互にソースドライバ２０に入力する。即ち、各水平期間の前半に、所定の画素行に対応した第２の画素電極Ｅ（ｉ，ｊ，ｂ）に係る画素データを入力し、各水平期間の後半に、前記所定の画素行と同一の画素行に対応した第１の画素電極Ｅ（ｉ，ｊ，ａ）に係る画素データを入力する。また、１フレーム毎及び１水平期間毎に、入力される画素データのビット値（即ち階調信号の極性）が反転するように反転信号を制御する。そして、図８においては、画素データのビット反転が行なわれていない場合の階調信号に「＋」の符号を付し、画素データのビット反転が行われた場合の階調信号に「−」の符号を付している。
【００２６】
以上により、図８に示すように、当該フレームでの各画素行における第１の画素電極Ｅ（ｉ，ｊ，ａ）に係る階調信号と第２の画素電極Ｅ（ｉ，ｊ，ｂ）に係る階調信号とが、−（ｉ，１，ｂ）、−（ｉ，１，ａ）、＋（ｉ，２，ｂ）、＋（ｉ，２，ａ）、−（ｉ，３，ｂ）、−（ｉ，３，ａ）、…の順にデータ信号線Ｓ（ｉ）へ供給されることとなる。そして、このような階調信号のデータ信号線Ｓ（ｉ）への供給が各フレームで繰り返し実行される。
【００２７】
また、表示装置１においては、各走査信号線Ｇ（ｉ）に入力する走査信号を各フレームで２回ずつＨｉｇｈ（Ｖｇｈ）とする。
【００２８】
まず、各フレームの所定の水平期間では、例えば１段目の画素行に対応する第１の表示画素Ｐ（ｉ，１，ａ）及び第２の表示画素Ｐ（ｉ，１，ｂ）での表示のための階調信号の書き込みを行う。当該水平期間では、当該水平期間の開始タイミングＴ１ａに同期させて、１段目の走査信号線Ｇ（１）の走査信号と２段目の走査信号線Ｇ（２）の走査信号とをそれぞれＨｉｇｈにする。ここで、当該水平期間において、１段目の走査信号線Ｇ（１）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号−（ｉ，１，ｂ）の供給が開始されてから階調信号−（ｉ，１，ｂ）の次に印加されることとなる階調信号−（ｉ，１，ａ）の印加が終了する直前までの期間とする。また、当該水平期間において、２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号−（ｉ，１，ｂ）の供給が開始されてから階調信号−（ｉ，１，ｂ）の供給が終了する直前までの期間とする。なお、２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈとするタイミングは当該水平期間の開始タイミングＴ１ａに対して１／２水平期間前までのタイミングからとしても良い。図８ではこの期間をＤ_Ｃとして示している。
【００２９】
タイミングＴ１ａで１段目の走査信号線Ｇ（１）の走査信号をＨｉｇｈとすることにより、１段目の走査信号線Ｇ（１）に接続された第１の薄膜トランジスタＴ（ｉ，１，ａ）及び第２の薄膜トランジスタＴ（ｉ，１，ｂ）がオン状態となる。また、２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈとすることにより、２段目の走査信号線Ｇ（２）に接続された第１の薄膜トランジスタＴ（ｉ，２，ａ）及び第２の薄膜トランジスタＴ（ｉ，２，ｂ）がオン状態となる。これにより、データ信号線Ｓ（ｉ）に供給されている階調信号−（ｉ，１，ｂ）が１段目の画素行に対応する第１の画素電極Ｅ（ｉ，１，ａ）及び第２の画素電極Ｅ（ｉ，１，ｂ）と、２段目の画素行に対応する第１の画素電極Ｅ（ｉ，２，ａ）とに書き込まれ、１段目の画素行に対応する第１の表示画素Ｐ（ｉ，１，ａ）及び第２の表示画素Ｐ（ｉ，１，ｂ）と、２段目の画素行に対応する第１の表示画素Ｐ（ｉ，２，ａ）とにおいて階調信号−（ｉ，１，ｂ）に対応した表示が行われる。
【００３０】
次にタイミングＴ１ｂにおいて、１段目の走査信号線Ｇ（１）の走査信号をＨｉｇｈとしたままで２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈからＬｏｗ（Ｖｇｌ）にする。このタイミングＴ１ｂにおいては、１段目の走査信号線Ｇ（１）に接続された第２の薄膜トランジスタＴ（ｉ，１，ｂ）はオン状態のままであるが、２段目の走査信号線Ｇ（２）に接続された第１の薄膜トランジスタＴ（ｉ，２，ａ）がオフ状態となる。このため、１段目の画素行に対応する第２の画素電極Ｅ（ｉ，１，ｂ）に当該座標に対応する階調信号−（ｉ，１，ｂ）が保持される。なお、２段目の画素行に対応する第１の画素電極Ｅ（ｉ，２，ａ）においては、当該座標とは異なる階調信号−（ｉ，１，ｂ）が保持されることになるが、この状態は後述するように、大凡１水平期間から２水平期間のうちに解消され表示上の問題は生じない。
【００３１】
また、タイミングＴ１ｂでは、その直後にデータ信号線Ｓ（ｉ）に印加される階調信号が、−（ｉ，１，ｂ）から−（ｉ，１，ａ）に切り換えられる。このため、１段目の画素行に対応する第１の画素電極Ｅ（ｉ，１，ａ）には、引き続きオン状態になっている１段目の走査信号線Ｇ（１）に接続された第１の薄膜トランジスタＴ（ｉ，１，ａ）を介して階調信号−（ｉ，１，ａ）が書き込まれ、１段目の画素行に対応する第１の表示画素Ｐ（ｉ，１，ａ）において階調信号−（ｉ，１，ａ）に対応した表示が行われる。
【００３２】
次にタイミングＴ１ｃにおいて、１段目の走査信号線Ｇ（１）の走査信号をＨｉｇｈからＬｏｗにする。これにより、１段目の画素行に対応する第１の画素電極Ｅ（ｉ，１，ａ）に階調信号−（ｉ，１，ａ）が保持される。また、１段目の画素行に対応する第２の画素電極Ｅ（ｉ，１，ｂ）と２段目の画素行に対応する第１の画素電極Ｅ（ｉ，２，ａ）との間の電気的な接続が１段目の走査信号線Ｇ（１）に接続された第２の薄膜トランジスタＴ（ｉ，１，ｂ）により遮断される。
【００３３】
このようにして、当該水平期間において、１段目の画素行に対応する第１の表示画素Ｐ（ｉ，１，ａ）及び第二の表示画素Ｐ（ｉ，１，ｂ）の表示を行うための書き込みが行われる。
【００３４】
また、次の水平期間では、２段目の画素行に対応する第１の表示画素Ｐ（ｉ，２，ａ）及び第２の表示画素Ｐ（ｉ，２，ｂ）の表示を行うための階調信号の書き込みが行われる。当該水平期間では、当該水平期間の開始タイミングＴ２ａに同期させて、２段目の走査信号線Ｇ（２）の走査信号と３段目の走査信号線Ｇ（３）の走査信号とをそれぞれＨｉｇｈにする。ここで、当該水平期間において、２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号＋（ｉ，２，ｂ）の供給が開始されてから階調信号＋（ｉ，２，ｂ）の次に印加されることとなる階調信号＋（ｉ，２，ａ）の印加が終了する直前までの期間とする。また、当該水平期間において、３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号＋（ｉ，２，ｂ）の供給が開始されてから階調信号＋（ｉ，２，ｂ）の供給が終了する直前までの期間とする。この場合においても、３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈとするタイミングは当該水平期間の開始タイミングＴ２ａに対して１／２水平期間前までのタイミングからとしても良い。図８ではこの期間をこの場合においても、Ｄ_Ｃとして示している。
【００３５】
タイミングＴ２ａで２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈとすることにより、上述したように、２段目の走査信号線Ｇ（２）に接続された第１の薄膜トランジスタＴ（ｉ，２，ａ）及び第２の薄膜トランジスタＴ（ｉ，２，ｂ）がオン状態となる。また、３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈとすることにより、３段目の走査信号線Ｇ（３）に接続された第１の薄膜トランジスタＴ（ｉ，３，ａ）及び第２の薄膜トランジスタＴ（ｉ，３，ｂ）がオン状態となる。これにより、データ信号線Ｓ（ｉ）に供給されている階調信号＋（ｉ，２，ｂ）が２段目の画素行に対応する第１の画素電極Ｅ（ｉ，２，ａ）及び第２の画素電極Ｅ（ｉ，２，ｂ）と、３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）とに書き込まれ、２段目の画素行に対応する第１の表示画素Ｐ（ｉ，２，ａ）及び第２の表示画素Ｐ（ｉ，２，ｂ）と、３段目の画素行に対応する第１の表示画素Ｐ（ｉ，３，ａ）とにおいて階調信号＋（ｉ，２，ｂ）に対応した表示が行われる。
【００３６】
次にタイミングＴ２ｂにおいて、２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈとしたままで３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈからＬｏｗにする。このタイミングＴ２ｂにおいては、２段目の走査信号線Ｇ（２）に接続された第２の薄膜トランジスタＴ（ｉ，２，ｂ）がオン状態のままであるが、３段目の走査信号線Ｇ（３）に接続された第１の薄膜トランジスタＴ（ｉ，３，ａ）がオフ状態となる。このため、２段目の画素行に対応する第２の画素電極Ｅ（ｉ，２，ｂ）に当該座標に対応する階調信号＋（ｉ，２，ｂ）が保持される。なお、３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）においては、当該座標とは異なる階調信号＋（ｉ，２，ｂ）が保持されることになるが、この状態も、大凡１水平期間から２水平期間のうちに解消され表示上の問題は生じない。
【００３７】
また、タイミングＴ２ｂでは、その直後にデータ信号線Ｓ（ｉ）に印加される階調信号が、＋（ｉ，２，ｂ）から＋（ｉ，２，ａ）に切り換えられる。このため、２段目の画素行に対応する第１の画素電極Ｅ（ｉ，２，ａ）には、引き続きオン状態になっている２段目の走査信号線Ｇ（２）に接続された第１の薄膜トランジスタＴ（ｉ，２，ａ）を介して階調信号＋（ｉ，２，ａ）が書き込まれ、２段目の画素行に対応する第１の表示画素Ｐ（ｉ，２，ａ）において階調信号＋（ｉ，２，ａ）に対応した表示が行われる。即ち、当該座標とは異なる階調信号に基づいた表示が解消され、当該座標に対応した階調信号に基づいた表示が行われる。
【００３８】
次にタイミングＴ２ｃにおいて、２段目の走査信号線Ｇ（２）の走査信号をＨｉｇｈからＬｏｗにする。これにより、２段目の画素行に対応する第１の画素電極Ｅ（ｉ，２，ａ）に階調信号＋（ｉ，２，ａ）が保持される。また、２段目の画素行に対応する第２の画素電極Ｅ（ｉ，２，ｂ）と３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）との間の電気的な接続が２段目の走査信号線Ｇ（２）に接続された第２の薄膜トランジスタＴ（ｉ，２，ｂ）により遮断される。
【００３９】
このようにして、当該水平期間において、２段目の画素行に対応する第１の表示画素Ｐ（ｉ，２，ａ）及び第２の表示画素Ｐ（ｉ，２，ｂ）の表示を行うための書き込みが行われる。
【００４０】
そして、以後の水平期間についても各段に対応した表示画素に対して順に上述したような階調信号の書き込みを行うことにより、当該表示装置１において映像信号に基づいた表示すべき適正な映像表示がなされることになる。
【００４１】
以上説明したように、表示装置１においては、所定のデータ信号線に接続された表示画素に薄膜トランジスタを介してさらに別の表示画素を接続することにより、走査信号線の本数を大幅には増大させることなく、データ信号線の本数及びソースドライバの出力端子数を削減することが可能である。これにより、ソースドライバを構成するＬＳＩの接合ピッチ幅を広くすることも可能になり、表示パネル１０上にソースドライバを構成するＬＳＩを搭載して接合する場合に、その接合を容易に行うことも可能になる。また、ソースドライバの出力端子数を削減できるのでソースドライバ２０を構成するＬＳＩの小型化も実現可能になる。
【００４２】
なお、上述の実施形態では、表示パネル１０において、所定の画素行に対応する第１の画素電極Ｅ（ｉ、ｊ、ａ）とその前段側の画素行に対応する第２の画素電極Ｅ（ｉ、ｊ−１、ｂ）との電気的な接続を制御するための第２の薄膜トランジスタＴ（ｉ、ｊ−１、ｂ）が、所定の画素行に対応する第１の画素電極Ｅ（ｉ、ｊ、ａ）の配置位置に対して、前段側の画素行に対応する第２の画素電極Ｅ（ｉ、ｊ−１、ｂ）の配置位置とは異なる側に形成された走査信号線に接続されている構成について説明したが、図９、図１０、図１１及び図１２に示すように、所定の画素行に対応する第１の画素電極Ｅ（ｉ、ｊ、ａ）とその前段側の画素行に対応する第２の画素電極Ｅ（ｉ、ｊ−１、ｂ）との電気的な接続を制御するための第２の薄膜トランジスタＴ（ｉ、ｊ−１、ｂ）を、所定の画素行に対応する第１の画素電極Ｅ（ｉ、ｊ、ａ）の配置位置とその前段側の画素行に対応する第２の画素電極Ｅ（ｉ、ｊ−１、ｂ）の配置位置との間に形成された走査信号線に接続する構成としてもよい。このような構成とすれば、上述の実施形態と比較し、接続配線Ｌの配線長を短くすることができるため、表示画素の開口率を大きくすることが可能となる。また、図６に示したような走査信号線Ｇ（ｉ）と接続配線Ｌとの交差部Ｒｉを設けることなく、第２の薄膜トランジスタＴ（ｉ、ｊ−１、ｂ）を介して２つの画素電極Ｅ（ｉ、ｊ、ａ）、Ｅ（ｉ、ｊ−１、ｂ）を接続することができるため、走査信号線Ｇ（ｉ）と接続配線Ｌとの間に発生する寄生容量を比較的小さく維持することができ好ましい。そして、このような画素構成の表示装置においても、上述の実施形態と同様な駆動動作により映像信号に基づいた表示すべき適正な映像表示を行うことができる。
【００４３】
また、上述の実施形態では、各画素列において、第１の表示画素Ｐ（ｉ，ｊ，ａ）または第２の表示画素Ｐ（ｉ，ｊ，ｂ）がストライプ状に連続して配置されている構成について説明したが、図１３や図１４に示すように、データ信号線Ｓ（ｉ）の延伸方向に沿って隣接配置される表示画素が、走査信号線Ｇ（ｊ）の延伸方向に半画素ずれて配置されるデルタ配列としてもよい。
【図面の簡単な説明】
【００４４】
【図１】表示装置の概略全体構成を示す図である。
【図２】表示パネルの断面構成を示す図である。
【図３】画素配列を示す図である。
【図４】画素構造を示す平面図である。
【図５】画素構造を示す断面図であり、図４におけるＸ１−Ｘ１’断面である。
【図６】画素構造を示す断面図であり、図４におけるＹ１−Ｙ１’断面である。
【図７】画素構造を示す断面図であり、図４におけるＺ１−Ｚ１’断面である。
【図８】表示装置の動作について示すタイミングチャートである。
【図９】別実施形態における画素配列を示す図である。
【図１０】別実施形態における画素構造を示す平面図である。
【図１１】別実施形態における画素構造を示す断面図であり、図１０におけるＸ２−Ｘ２’断面である。
【図１２】別実施形態における画素構造を示す断面図であり、図１０におけるＺ２−Ｚ２’断面である。
【図１３】デルタ配列とした場合の画素配列を示す図である。
【図１４】デルタ配列とした場合の画素配列を示す図である。
【符号の説明】
【００４５】
１０：表示パネル
１８：共通電極
２０：ソースドライバ
３０：ゲートドライバ
４０：画素データ発生回路
５０：コモン信号生成回路
６０：タイミング制御回路
７０：電源発生回
Ｅ、Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）：画素電極
Ｐ、Ｐ（ｉ，ｊ，ａ）、Ｐ（ｉ，ｊ，ｂ）：表示画素
Ｔ（ｉ，ｊ，ａ）、Ｔ（ｉ，ｊ，ｂ）：薄膜トランジスタ
Ｇ（ｊ）：走査信号線
Ｓ（ｉ）：データ信号線
Ｌ：接続配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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