(57)【要約】【課題】配線による面積を小さくすることができるトリミング回路を内蔵した半導体装置及びそのトリミング方法を得る。【解決手段】ヒューズ溶断回路ｋ０（ｋ＝１〜４）は、クロック信号ＣＫの信号レベルがハイレベルのときにヒューズ電源電圧Ｖｐが入力されると、第１ヒューズＦｋ１の溶断を行うか否かを選択する第１信号が入力され、クロック信号ＣＫがローレベルであるときにヒューズ電源電圧Ｖｐが入力されると、対応するトリミングヒューズＴＦ１〜ＴＦ３の溶断を行うか否かを選択する第２信号が入力され、クロック信号ＣＫがローレベルのときの第１ヒューズＦｋ１の状態を、次のクロック信号ＣＫがハイレベルである間、一時的に保持するインバータ回路ｋ２、ＮＭＯＳトランジスタＭｋ３及びＭｋ４からなる記憶回路の出力信号を、前記第１信号として出力し、前記第２信号として出力するようにした。【選択図】図１
2010161149.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ出力端子に接続されたトリミングヒューズにヒューズ電源電圧を入力して溶断させるヒューズ溶断回路を備え、前記トリミングヒューズを選択的に溶断させるトリミング回路において、
前記ヒューズ溶断回路は、
第１ヒューズと、
所定のクロック信号が入力されるクロック入力端子と、
該クロック信号の信号レベルが第１レベルであるときに前記ヒューズ電源電圧が入力されると、第１入力端子に入力された、前記第１ヒューズの溶断を行うか否かを選択するための第１信号に応じて、前記第１ヒューズの溶断を行う第１ヒューズ溶断回路部と、
前記クロック信号の信号レベルが前記第１レベルを反転した第２レベルであるときに前記ヒューズ電源電圧が入力されると、第２入力端子に入力された、前記トリミングヒューズの溶断を行うか否かを選択するための第２信号に応じて、前記トリミングヒューズの溶断を行うトリミングヒューズ溶断回路部と、
前記クロック信号が前記第２レベルであるときの前記第１ヒューズの状態を、前記クロック信号が次の第１レベルである間、一時的に保持して出力する記憶回路部と、
を備え、
前記記憶回路部は、保持した前記第１ヒューズの状態を示す信号を、前記第１信号として第１出力端子から前記第１入力端子に出力すると共に前記第２信号として第２出力端子から前記第２入力端子に出力することを特徴とするトリミング回路。
【請求項２】
上位から下位にカスケード接続された複数の前記ヒューズ溶断回路を備え、
前記各ヒューズ溶断回路は、前記第１出力端子が、下位に接続されている前記ヒューズ溶断回路の前記第１入力端子に接続され、前記第２出力端子が、上位に接続されている前記ヒューズ溶断回路の前記第２入力端子に接続され、
最上位に接続された前記ヒューズ溶断回路は、前記第１入力端子に、前記第１ヒューズを溶断することを示す前記第１信号が入力され、
最下位に接続された前記ヒューズ溶断回路は、前記ヒューズ出力端子に前記トリミングヒューズが接続されないことを特徴とする請求項１記載のトリミング回路。
【請求項３】
前記クロック信号をなす外部からの外部クロック信号の入力を遮断するための第１遮断手段を備えることを特徴とする請求項１又は２記載のトリミング回路。
【請求項４】
前記第１遮断手段は、第１所定値以上の溶断電流が流れると溶断する第２ヒューズで構成されることを特徴とする請求項３記載のトリミング回路。
【請求項５】
前記ヒューズ電源電圧の入力を遮断するための第２遮断手段を備えることを特徴とする請求項１、２、３又は４記載のトリミング回路。
【請求項６】
前記第２遮断手段は、第２所定値以上の溶断電流が流れると溶断する第３ヒューズで構成されることを特徴とする請求項５記載のトリミング回路。
【請求項７】
前記第３ヒューズは、前記トリミングヒューズよりも溶断電流が大きいことを特徴とする請求項６記載のトリミング回路。
【請求項８】
請求項１から請求項７のいずれかに記載のトリミング回路を備えた半導体装置。
【請求項９】
請求項１に記載のトリミング回路におけるトリミング方法において、
前記クロック信号が前記第２レベルの状態を経て次の前記第１レベルの状態になっている間に前記ヒューズ電源電圧を入力して、前記ヒューズ溶断回路内の前記第１ヒューズを溶断する第１工程と、
前記クロック信号が次の前記第２レベルの状態になっている間に、前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第２工程と、
を行うことを特徴とするトリミング方法。
【請求項１０】
請求項２に記載のトリミング回路におけるトリミング方法において、
前記クロック信号が、前記第２レベルの状態を経て次の前記第１レベルの状態になっている間に前記ヒューズ電源電圧を入力して、前記最上位に接続されているヒューズ溶断回路内の前記第１ヒューズを溶断する第１工程と、
前記クロック信号が次の前記第２レベルの状態である間に、前記最上位のヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第２工程と、
次に前記クロック信号が前記第１レベルに反転したときに、直下位に接続されている前記ヒューズ溶断回路内の前記第１ヒューズを溶断する第３工程と、
前記クロック信号が次の前記第２レベルの状態である間に、前記直下位に接続された前記ヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第４工程と、
を行い、
以下同様に、順に下位の前記ヒューズ溶断回路内における前記第１ヒューズの溶断を行う前記第３工程と、それぞれの前記ヒューズ溶断回路に接続されている前記トリミングヒューズの溶断を行う前記第４工程を繰り返し行い、最下位に接続された前記ヒューズ溶断回路内の前記第１ヒューズを切断する前記第３工程が終了した時点でトリミング動作を終了することを特徴とするトリミング方法。
【請求項１１】
トリミング動作が終了すると、前記クロック信号をなす外部からの外部クロック信号の入力を遮断することを特徴とする請求項９又は１０記載のトリミング方法。
【請求項１２】
トリミング動作が終了すると、前記ヒューズ電源電圧の入力を遮断することを特徴とする請求項９、１０又は１１記載のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流溶断型トリミングヒューズの選択溶断を行うトリミング回路、そのトリミング回路を備えた半導体装置及びそのトリミング回路のトリミング方法に関する。
【背景技術】
【０００２】
半導体装置では、製造プロセスの変動によって回路の各要素にばらつきが生じ、これが回路の特性をばらつかせていた。このため、従来は、高精度の特性が要求される場合、トリミングによって特性改善が行われていた。また、出力電圧や出力電流等の特性を用途によって変更する場合等にもトリミング回路が使用されていた。
図５は、従来のバイアス電圧発生回路の例を示した回路図である（例えば、特許文献１参照。）。
図５の回路は、０Ｖにバイアスされたディプレッション型ＮＭＯＳトランジスタＭ１０１のソースと接地電圧ＧＮＤとの間に、ダイオード接続されたＮＭＯＳトランジスタＭ１０２〜Ｍ１０６が直列に接続されている。更に、ＮＭＯＳトランジスタＭ１０３〜Ｍ１０６の各ソース−ドレイン間にはトリミングヒューズＦ１０１〜Ｆ１０４が対応して接続されている。
【０００３】
図５の回路の動作は、０Ｖにバイアスされたディプレッション型ＮＭＯＳトランジスタＭ１０１のドレイン電流がダイオード接続されたＮＭＯＳトランジスタ１０２に供給され、ディプレッション型ＮＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタ１０２との接続部からバイアス電圧ＶＲＧが出力される。
トリミングヒューズＦ１０１〜Ｆ１０４を選択的に溶断することで、ＮＭＯＳトランジスタＭ１０２に直列接続されるＮＭＯＳトランジスタが追加されるため、バイアス電圧ＶＲＧが大きくなる方向に設定することができる。
【０００４】
トリミングヒューズＦ１０１〜Ｆ１０４を溶断するために、溶断電圧印加端子Ｔ１〜Ｔ５が接続されている。例えば、トリミングヒューズＦ１０１を溶断する場合は、溶断電圧印加端子Ｔ１とＴ２との間に高電圧の溶断電圧を印加していた。
このように、電流溶断型のトリミング回路では、各トリミングヒューズに高電圧の溶断電圧を印加するために、半導体装置の外部端子が多くなりパッケージが大型になっていた。このような大型パッケージはコストアップになり、しかも、機器を小型化する際の妨げになってしまうことから、トリミングに使用する端子数の削減が求められていた。
【０００５】
図６は、従来のトリミング回路の構成例を示したブロック図である（例えば、特許文献２参照。）。
図６（ａ）において、シリアル／パラレル変換部は、非稼働時（製造時）におけるチップ端子ＴＭ，ＢＰ又は専用パッドＰからシリアルデータＳＤが入力され、該シリアルデータＳＤをパラレルデータＱ１〜Ｑｍに変換して出力する。トリミング回路部は、シリアル／パラレル変換部から入力されたパラレルデータＱ１〜Ｑｍにしたがって対応するヒューズを切断する。図６（ａ）では、１つのデータ入力ラインを利用することによって、ｍビットの内の任意のビットに対応するヒューズをトリミングすることができ、ｍビット分のトリミングを一斉に行うこともできる。この場合、データ入力ラインとしては１つの専用パッドＰがあればよい。
【０００６】
更に、データ入力ラインとして本来の入力信号のためのチップ端子系、すなわちチップ入力端子ＴＭ、又はモールディング前であればボンディングパッドＢＰを流用することにより、前記１つの専用パッドＰをも削除することができる。したがって、トリミング用の専用パッド数を大幅に削減することができると共に、トリミングに係る作業を大幅に軽減することができる。
図６（ｂ）では、デコーダは、複数のチップ端子系ＴＭ，ＢＰからのパラレルデータＤ１〜Ｄｎをデコードする。トリミング回路部は、デコーダのデコード出力信号Ｑ１〜Ｑｎにしたがって、対応するヒューズ回路ＦＣ１〜ＦＣｎ（図示せず）を切断又は非切断する。このような回路によれば、僅かにｎビットのデータ入力ラインを利用することで、２ｎビット分のトリミングを行うことができる。２ｎビット分のトリミングは個別に行われるが、トリミングしたいヒューズ回路のみを指すようにパラレルデータＤ１〜Ｄｎをセットするようにすればよい。
【０００７】
次に、図６（ｃ）の回路では、カウンタＣＴＲはチップ端子系ＴＭ，ＢＰ又は専用パッドＰからのクロック信号ＣＬＫを計数する。デコーダは、カウンタＣＴＲの計数値Ｑをデコードし、トリミング回路部はデコーダの出力信号Ｑ１〜Ｑｎにしたがって対応するヒューズ回路ＦＣ１〜ＦＣｎ（図示せず）を切断／非切断する。このように、１つのクロック入力ラインを利用することにより、任意の数のビット分だけトリミングを行うことができる。このようなトリミングは個別に行われるが、トリミングしたいヒューズ回路のみを指すようにクロック信号ＣＬＫを入力すればよい。図６（ｃ）の回路は、図６（ａ）の場合と同様にトリミング用の専用パッド数を大幅に削減することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２３１８８９号公報
【特許文献２】特開平８−２０４５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、図６で示したような回路では、シリアル／パラレル変換回路やデコーダ、更にはカウンタといった複雑な論理回路が必要であり、これらの回路は半導体チップ上で大きな面積を占め、半導体チップの小型化の妨げになっていた。
また、従来は図７に示すように、回路部ＡのためのトリミングヒューズブロックＡが半導体チップの左上に配置され、回路部ＢのためのトリミングヒューズブロックＢが半導体チップの左下に配置され、回路部ＣのためのトリミングヒューズブロックＣが半導体チップの中央右側に配置されていた。このように、トリミングヒューズブロックＡ、Ｂ、Ｃが半導体チップ内の方々に散らばって配置されている場合は、前記論理回路部とトリミングヒューズブロックまでの配線が長くなり、該配線に使用されるチップ面積も無視できなくなっていた。例えば、各トリミングヒューズブロックに各々１０個のトリミングヒューズがあるとすると、論理回路部と各トリミングヒューズブロック間の配線は通常１０本以上必要になっていた。
【００１０】
本発明は、このような問題を解決するためになされたものであり、大きなチップ面積を必要とする複雑な論理回路を使用することなく、半導体チップ内の方々に散らばってトリミングヒューズが配置されていても、配線による面積を小さくすることができるトリミング回路、そのトリミング回路を備えた半導体装置及びそのトリミング回路のトリミング方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係るトリミング回路は、ヒューズ出力端子に接続されたトリミングヒューズにヒューズ電源電圧を入力して溶断させるヒューズ溶断回路を備え、前記トリミングヒューズを選択的に溶断させるトリミング回路において、
前記ヒューズ溶断回路は、
第１ヒューズと、
所定のクロック信号が入力されるクロック入力端子と、
該クロック信号の信号レベルが第１レベルであるときに前記ヒューズ電源電圧が入力されると、第１入力端子に入力された、前記第１ヒューズの溶断を行うか否かを選択するための第１信号に応じて、前記第１ヒューズの溶断を行う第１ヒューズ溶断回路部と、
前記クロック信号の信号レベルが前記第１レベルを反転した第２レベルであるときに前記ヒューズ電源電圧が入力されると、第２入力端子に入力された、前記トリミングヒューズの溶断を行うか否かを選択するための第２信号に応じて、前記トリミングヒューズの溶断を行うトリミングヒューズ溶断回路部と、
前記クロック信号が前記第２レベルであるときの前記第１ヒューズの状態を、前記クロック信号が次の第１レベルである間、一時的に保持して出力する記憶回路部と、
を備え、
前記記憶回路部は、保持した前記第１ヒューズの状態を示す信号を、前記第１信号として第１出力端子から前記第１入力端子に出力すると共に前記第２信号として第２出力端子から前記第２入力端子に出力するものである。
【００１２】
また、上位から下位にカスケード接続された複数の前記ヒューズ溶断回路を備え、
前記各ヒューズ溶断回路は、前記第１出力端子が、下位に接続されている前記ヒューズ溶断回路の前記第１入力端子に接続され、前記第２出力端子が、上位に接続されている前記ヒューズ溶断回路の前記第２入力端子に接続され、
最上位に接続された前記ヒューズ溶断回路は、前記第１入力端子に、前記第１ヒューズを溶断することを示す前記第１信号が入力され、
最下位に接続された前記ヒューズ溶断回路は、前記ヒューズ出力端子に前記トリミングヒューズが接続されないようにした。
【００１３】
また、前記クロック信号をなす外部からの外部クロック信号の入力を遮断するための第１遮断手段を備えるようにした。
【００１４】
具体的には、前記第１遮断手段は、第１所定値以上の溶断電流が流れると溶断する第２ヒューズで構成されるようにした。
【００１５】
また、前記ヒューズ電源電圧の入力を遮断するための第２遮断手段を備えるようにした。
【００１６】
具体的には、前記第２遮断手段は、第２所定値以上の溶断電流が流れると溶断する第３ヒューズで構成されるようにした。
【００１７】
また、前記第３ヒューズは、前記トリミングヒューズよりも溶断電流が大きいようにした。
【００１８】
また、この発明に係る半導体装置は、前記いずれかのトリミング回路を備えるようにした。
【００１９】
また、この発明に係るトリミング方法は、前記トリミング回路におけるトリミング方法において、
前記クロック信号が前記第２レベルの状態を経て次の前記第１レベルの状態になっている間に前記ヒューズ電源電圧を入力して、前記ヒューズ溶断回路内の前記第１ヒューズを溶断する第１工程と、
前記クロック信号が次の前記第２レベルの状態になっている間に、前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第２工程と、
を行うようにした。
【００２０】
また、この発明に係るトリミング方法は、前記トリミング回路におけるトリミング方法において、前記クロック信号が、前記第２レベルの状態を経て次の前記第１レベルの状態になっている間に前記ヒューズ電源電圧を入力して、前記最上位に接続されているヒューズ溶断回路内の前記第１ヒューズを溶断する第１工程と、
前記クロック信号が次の前記第２レベルの状態である間に、前記最上位のヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第２工程と、
次に前記クロック信号が前記第１レベルに反転したときに、直下位に接続されている前記ヒューズ溶断回路内の前記第１ヒューズを溶断する第３工程と、
前記クロック信号が次の前記第２レベルの状態である間に、前記直下位に接続された前記ヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第４工程と、
を行い、
以下同様に、順に下位の前記ヒューズ溶断回路内における前記第１ヒューズの溶断を行う前記第３工程と、それぞれの前記ヒューズ溶断回路に接続されている前記トリミングヒューズの溶断を行う前記第４工程を繰り返し行い、最下位に接続された前記ヒューズ溶断回路内の前記第１ヒューズを切断する前記第３工程が終了した時点でトリミング動作を終了するようにした。
【００２１】
また、トリミング動作が終了すると、前記クロック信号をなす外部からの外部クロック信号の入力を遮断するようにした。
【００２２】
また、トリミング動作が終了すると、前記ヒューズ電源電圧の入力を遮断するようにした。
【発明の効果】
【００２３】
本発明のトリミング回路及びそのトリミング回路を備えた半導体装置によれば、個々のヒューズ溶断回路を極めて小さく構成することができるため、該ヒューズ溶断回路をトリミングヒューズの近傍に配置することができる。
更に、これらの小規模なヒューズ溶断回路をカスケード接続し、最上位のヒューズ溶断回路に接続されたトリミングヒューズから順に、下位のヒューズ溶断回路に接続されたトリミングヒューズを、クロック信号に同期してトリミングするようにしたことから、トリミング回路全体の回路規模を小さくすることができる。
【００２４】
また、トリミングヒューズの溶断又は非溶断を行う半サイクル前のクロック信号の状態で、ヒューズ溶断回路内の第１ヒューズを溶断するようにし、この結果を上位と下位に接続されたヒューズ溶断回路に出力するようにしたことから、トリミングするヒューズを特定するための信号が不要になり、ヒューズ溶断回路に必要な信号線が、クロック信号とヒューズ溶断を行うためのヒューズ電源電圧の２本だけで済み、トリミング配線によるスペースも縮小することができる。
【００２５】
また、本発明のトリミング方法によれば、クロック信号の第２レベルから始まり、クロック信号が第１レベルのときには必ずヒューズ電源電圧を入力して、ヒューズ溶断回路内の第１ヒューズをカスケード接続された上位から順に溶断して行き、第１ヒューズが溶断された次のクロック信号の第２レベルにおいて、トリミングヒューズの溶断又は非溶断を判断して、溶断する場合にだけヒューズ電源電圧を入力するようにしたことから、簡単な工程を繰り返すだけで多くのトリミングヒューズを短時間に処理することができる。
【００２６】
更に、トリミング終了後に、外部クロック信号及び／又はヒューズ電源電圧の入力を遮断するようにしたことから、トリミング動作が終了した後に、外部クロック信号やヒューズ電源電圧が入力されても誤動作が発生しないようにすることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態におけるトリミング回路の回路例を示した図である。
【図２】図１のトリミング回路１の各部の信号例を示したタイミングチャートである。
【図３】図１のヒューズ溶断回路のトリミング方法の例を示したフローチャートである。
【図４】多数のヒューズ溶断回路をカスケード接続してなるトリミング回路のトリミング方法を示したフローチャートである。
【図５】従来のバイアス電圧発生回路を示した回路図である。
【図６】従来のトリミング回路の回路例を示した図である。
【図７】従来のトリミング回路を内蔵した半導体チップのレイアウト例を示した図である。
【発明を実施するための形態】
【００２８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるトリミング回路の回路例を示した図である。
図１において、トリミング回路１は、同一の回路構成をなすヒューズ溶断回路１０，２０，３０，４０、インバータ回路２，３、トリミングヒューズＴＦ１〜ＴＦ３、ダイオードＤ１〜Ｄ４、抵抗Ｒ１〜Ｒ９、第２ヒューズＦ２、及び第３ヒューズＦ３で構成されており、更に、外部クロック入力端子ＣＫｉ及びヒューズ電源入力端子Ｖｐｐｉを備えている。
【００２９】
ヒューズ溶断回路１０，２０，３０，４０はすべて同じ回路構成であることから、ヒューズ溶断回路１０について説明する。
ヒューズ溶断回路１０は、２入力のＮＡＮＤ回路１１、２つのインバータ回路１２，１３、３入力のＮＡＮＤ回路１４、ＰＭＯＳトランジスタＭ１１，Ｍ１５、ＮＭＯＳトランジスタＭ１２〜Ｍ１４、ＮＰＮトランジスタＱ１１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３、及び第１ヒューズＦ１１で構成されている。更に、ヒューズ溶断回路１０は、クロック信号ＣＫが入力されるクロック信号入力端子ＣＫ１０、クロック信号ＣＫと逆相の逆クロック信号ＣＫＢが入力される逆クロック信号入力端子ＣＫＢ１０、第１入力端子ＩＮ１１、第２入力端子ＩＮ１２、第１出力端子ＯＵＴ１１、第２出力端子ＯＵＴ１２、ヒューズ出力端子ＯＵＴ１０、及びヒューズ電源端子Ｖｐｐを備えている。
【００３０】
なお、図示していないが、ヒューズ溶断回路１０は、電源電圧Ｖｃｃが入力される電源端子と、接地電圧ＧＮＤに接続された接地端子も備えている。また、ヒューズ溶断回路３０及び４０の内部回路は省略しているが、以下の説明では、ヒューズ溶断回路１０と同様の回路要素であるものとして説明を行う。また、ヒューズ溶断回路１０，２０，３０，４０の各構成要素の添え字は、１０の位の数字がそれぞれ、ヒューズ溶断回路１０，２０，３０，４０の１０の位の数字と同じになるようにしている。例えば、ヒューズ溶断回路１０の第１ヒューズをＦ１１とすると、ヒューズ溶断回路２０、３０及び４０では、第１ヒューズＦ２１、Ｆ３１及びＦ４１のようになる。
【００３１】
また、ＮＡＮＤ回路ｋ１（ｋ＝１〜４）、ＰＭＯＳトランジスタＭｋ１、ＮＰＮトランジスタＱｋ１及び抵抗Ｒｋ１は第１ヒューズ溶断回路部をなし、インバータ回路ｋ３、ＮＡＮＤ回路ｋ４、ＰＭＯＳトランジスタｋ５、ＮＰＮトランジスタＱｋ２及び抵抗Ｒｋ３はトリミングヒューズ溶断回路部をなし、インバータ回路ｋ２、ＮＭＯＳトランジスタＭｋ２〜Ｍｋ４及び抵抗Ｒｋ２は記憶回路部をなす。
【００３２】
ＮＡＮＤ回路１１において、第１入力端は逆クロック信号入力端子ＣＫＢ１０に、第２入力端は第１入力端子ＩＮ１１にそれぞれ接続され、出力端はＰＭＯＳトランジスタＭ１１のゲートに接続されている。ＰＭＯＳトランジスタＭ１１のソースはヒューズ電源端子Ｖｐｐに接続され、ＰＭＯＳトランジスタＭ１１のドレインは、抵抗Ｒ１１を介して接地電圧ＧＮＤに接続されると共に、ＮＰＮトランジスタＱ１１のベースに接続されている。ＮＰＮトランジスタＱ１１のコレクタはヒューズ電源端子Ｖｐｐに接続され、ＮＰＮトランジスタＱ１１のエミッタは第１ヒューズＦ１１を介して接地電圧ＧＮＤに接続されると共に、ＮＭＯＳトランジスタＭ１２のソースに接続されている。
【００３３】
ＮＭＯＳトランジスタＭ１２のゲートは、クロック信号入力端子ＣＫ１０に接続され、ＮＭＯＳトランジスタＭ１２のドレインは、抵抗Ｒ１２を介して電源電圧Ｖｃｃに接続されると共に、インバータ回路１２の入力端とＮＭＯＳトランジスタＭ１３のドレインにそれぞれ接続されている。
ＮＭＯＳトランジスタＭ１３のゲートはインバータ回路１２の出力端に接続され、ＮＭＯＳトランジスタＭ１３のソースはＮＭＯＳトランジスタＭ１４のドレインに接続されている。ＮＭＯＳトランジスタＭ１４のゲートは逆クロック信号入力端子ＣＫＢ１０に接続され、ＮＭＯＳトランジスタＭ１４のソースは接地電圧ＧＮＤに接続されている。
【００３４】
インバータ回路１２の出力端は、更にインバータ回路１３の入力端と第２出力端子ＯＵＴ１２にそれぞれ接続されている。インバータ回路１３の出力端は、第１出力端子ＯＵＴ１１とＮＡＮＤ回路１４の第２入力端にそれぞれ接続されている。ＮＡＮＤ回路１４において、第１入力端はクロック信号入力端子ＣＫ１０に、第３入力端は第２入力端子ＩＮ１２にそれぞれ接続され、出力端はＰＭＯＳトランジスタＭ１５のゲートに接続されている。ＰＭＯＳトランジスタＭ１５のソースは電源電圧Ｖｃｃに接続され、ＰＭＯＳトランジスタＭ１５のドレインは、抵抗Ｒ１３を介して接地電圧ＧＮＤに接続されると共に、ＮＰＮトランジスタＱ１２のベースに接続されている。
【００３５】
ＮＰＮトランジスタＱ１２のコレクタはヒューズ出力端子ＯＵＴ１０に接続され、ＮＰＮトランジスタＱ１２のエミッタは接地電圧ＧＮＤに接続されている。また、逆クロック信号入力端子ＣＫＢ１０には逆クロック信号ＣＫＢが入力され、クロック信号入力端子ＣＫ１０にはクロック信号ＣＫが入力されている。
第１入力端子ＩＮ１１は電源電圧Ｖｃｃに接続され、第２入力端子ＩＮ１２はヒューズ溶断回路２０の第２出力端子ＯＵＴ２２に接続されており、第１出力端子ＯＵＴ１１は、ヒューズ溶断回路２０の第１入力端子ＩＮ２１に接続され、第２出力端子ＯＵＴ１２はオープンになっている。ヒューズ出力端子ＯＵＴ１０は、トリミングヒューズＴＦ１の一端と、抵抗Ｒ３及びＲ４の接続部とに接続されている。
【００３６】
ヒューズ溶断回路２０の逆クロック信号入力端子ＣＫＢ２０には逆クロック信号ＣＫＢが入力され、クロック信号入力端子ＣＫ２０にはクロック信号ＣＫが入力されている。第１入力端子ＩＮ２１は、前記のようにヒューズ溶断回路１０の第１出力端子ＯＵＴ１１に接続され、第２入力端子ＩＮ２２は、ヒューズ溶断回路３０の第２出力端子ＯＵＴ３２に接続されている。第１出力端子ＯＵＴ２１は、ヒューズ溶断回路３０の第１入力端子ＩＮ３１に接続され、第２出力端子ＯＵＴ２２は、前記のようにヒューズ溶断回路１０の第２入力端子ＩＮ１２に接続されている。ヒューズ出力端子ＯＵＴ２０は、トリミングヒューズＴＦ２の一端と、抵抗Ｒ５及びＲ６の接続部とに接続されている。
【００３７】
また、ヒューズ溶断回路３０の逆クロック信号入力端子ＣＫＢ３０には逆クロック信号ＣＫＢが入力され、クロック信号入力端子ＣＫ３０にはクロック信号ＣＫが入力されている。第１入力端子ＩＮ３１は、前記のようにヒューズ溶断回路２０の第１出力端子ＯＵＴ２１に接続され、第２入力端子ＩＮ３２は、ヒューズ溶断回路４０の第２出力端子ＯＵＴ４２に接続されている。第１出力端子ＯＵＴ３１は、ヒューズ溶断回路４０の第１入力端子ＩＮ４１に接続され、第２出力端子ＯＵＴ３２は、前記のようにヒューズ溶断回路２０の第２入力端子ＩＮ２２に接続されている。ヒューズ出力端子ＯＵＴ３０は、トリミングヒューズＴＦ３の一端と、抵抗Ｒ６及びＲ７の接続部とに接続されている。
【００３８】
また、ヒューズ溶断回路４０の逆クロック信号入力端子ＣＫＢ４０には逆クロック信号ＣＫＢが入力され、クロック信号入力端子ＣＫ４０にはクロック信号ＣＫが入力されている。第１入力端子ＩＮ４１は、前記のようにヒューズ溶断回路３０の第１出力端子ＯＵＴ３１に接続され、第２入力端子ＩＮ４２は接地電圧ＧＮＤに接続されている。第１出力端子ＯＵＴ４１はオープンになっており、第２出力端子ＯＵＴ４２は、前記のようにヒューズ溶断回路３０の第２入力端子ＩＮ３２に接続され、ヒューズ出力端子ＯＵＴ４０はオープンになっており、トリミングヒューズは接続されていない。
【００３９】
インバータ回路２の入力端は、第２ヒューズＦ２を介して外部クロック信号入力端子ＣＫｉに接続され、インバータ回路２の入力端と接地電圧ＧＮＤとの間には、抵抗Ｒ１とダイオードＤ１が並列に接続されている。ダイオードＤ１は、カソードがインバータ回路２の入力端に接続され、アノードが接地電圧ＧＮＤに接続されている。インバータ回路２の出力端は、インバータ回路３の入力端に接続されると共に、逆クロック信号ＣＫＢを出力する出力端になっており、前記のようにヒューズ溶断回路１０，２０，３０，４０における逆クロック信号入力端子ＣＫＢ１０，ＣＫＢ２０，ＣＫＢ３０，ＣＫＢ４０にそれぞれ接続されている。インバータ回路３の出力端は、クロック信号ＣＫを出力する出力端になっており、前記のようにヒューズ溶断回路１０，２０，３０，４０におけるクロック信号入力端子ＣＫ１０，ＣＫ２０，ＣＫ３０，ＣＫ４０にそれぞれ接続されている。
【００４０】
抵抗Ｒ３〜Ｒ９は直列に接続され、該直列回路は、電圧Ｖｏｕｔと接地電圧ＧＮＤとの間に接続されている。電圧Ｖｏｕｔは、例えば、図示しない定電圧回路の出力電圧Ｖｏｕｔであり、抵抗Ｒ３〜Ｒ９は、出力電圧Ｖｏｕｔを分圧して該定電圧回路の制御回路をなす例えば誤差増幅回路の入力端にフィードバックさせる用途に使用される。抵抗Ｒ８と抵抗Ｒ９との接続部からフィードバック電圧Ｖｆｂが出力される。抵抗Ｒ４にはトリミングヒューズＴＦ１が並列に接続され、抵抗Ｒ５にはトリミングヒューズＴＦ２が並列に接続されており、抵抗Ｒ７にはトリミングヒューズＴＦ３が並列に接続されている。トリミングヒューズＴＦ１〜ＴＦ３を選択的に溶断することにより、フィードバック電圧Ｖｆｂが小さくなる方向に調整することができる。
【００４１】
抵抗Ｒ３と抵抗Ｒ４の接続部は、ヒューズ溶断回路１０のヒューズ出力端子ＯＵＴ１０に接続され、抵抗Ｒ４と抵抗Ｒ５との接続部には、ダイオードＤ３のカソードが接続されている。ダイオードＤ３のアノードは第３ヒューズＦ３の一端に接続され、第３ヒューズＦ３の他端はヒューズ電源入力端子Ｖｐｐｉに接続されている。抵抗Ｒ５と抵抗Ｒ６との接続部は、ヒューズ溶断回路２０のヒューズ出力端子ＯＵＴ２０に接続され、抵抗Ｒ６と抵抗Ｒ７との接続部は、ヒューズ溶断回路３０のヒューズ出力端子ＯＵＴ３０に接続されている。
【００４２】
抵抗Ｒ７と抵抗Ｒ８との接続部には、ダイオードＤ４のカソードが接続され、ダイオードＤ４のアノードは第３ヒューズＦ３の一端に接続されている。第３ヒューズＦ３の一端と接地電圧ＧＮＤとの間には、抵抗Ｒ２とダイオードＤ２が並列に接続され、ダイオードＤ２のカソードは第３ヒューズＦ３の一端に、ダイオードＤ２のアノードは接地電圧ＧＮＤにそれぞれ接続されている。なお、第３ヒューズＦ３の溶断電流は、トリミングヒューズＴＦ１〜ＴＦ３の溶断電流よりも大きくなるようにしている。
【００４３】
このような構成において、図２は、図１のトリミング回路１の動作を説明するためのタイミングチャートであり、図２を参照しながらトリミング回路１の動作について説明する。なお、図２では、ヒューズ溶断回路４０のタイミングチャートは省略している。
まず最初に、外部クロック入力端子ＣＫｉに入力される外部クロック信号ＣＬＫがハイレベルである期間Ｐ１Ｈにおける各部の動作について説明する。
ヒューズ溶断回路１０の第１入力端子ＩＮ１１は、電源電圧Ｖｃｃが入力されているためハイレベルになっている。逆クロック信号ＣＫＢはローレベルであるため、ＮＡＮＤ回路１１の出力信号Ａ１０はハイレベルになる。
【００４４】
出力信号Ａ１０はＰＭＯＳトランジスタＭ１１のゲート信号であることから、ＰＭＯＳトランジスタＭ１１はオフして遮断状態になってＮＰＮトランジスタＱ１１のベース電流を遮断するため、ＮＰＮトランジスタＱ１１はオフする。なお、ＮＡＮＤ回路１１のハイレベルの出力電圧は、ヒューズ電源端子Ｖｐｐの電圧レベルに合わせてレベルシフトされている。
ＮＭＯＳトランジスタＭ１２のゲートにはクロック信号ＣＫが入力されているため、ＮＭＯＳトランジスタＭ１２はオンしている。ＮＭＯＳトランジスタＭ１２のソースは第１ヒューズＦ１１を介して接地されているため、インバータ回路１２の入力信号Ｂ１０はローレベルになり、この結果、インバータ回路１２の出力端に接続された第２出力端子ＯＵＴ１２はハイレベルになる。該ハイレベルの信号はＮＭＯＳトランジスタＭ１３のゲートに入力されており、ＮＭＯＳトランジスタＭ１３はオンする。また、ＮＭＯＳトランジスタＭ１４のゲートには逆クロック信号ＣＫＢが入力されていることから、ＮＭＯＳトランジスタＭ１４はオフしている。
【００４５】
インバータ回路１２の出力信号がハイレベルであるため、インバータ回路１３の出力信号はローレベルになり、該ローレベルの信号は第１出力端子ＯＵＴ１１とＮＡＮＤ回路１４の第２入力端にそれぞれ出力される。ＮＡＮＤ回路１４の第２入力端がローレベルになると、ＮＡＮＤ回路１４の出力信号はハイレベルになる。このため、ＰＭＯＳトランジスタＭ１５がオフし、ＮＰＮトランジスタＱ１２もオフする。
【００４６】
また、ヒューズ溶断回路１０の第１出力端子ＯＵＴ１１がローレベルであるため、ヒューズ溶断回路２０の第１入力端子ＩＮ２１もローレベルであり、逆クロック信号ＣＫＢ２０もローレベルであることから、ＮＡＮＤ回路２１の出力信号Ａ２０はハイレベルになる。すなわち、ヒューズ溶断回路２０の各部の状態はヒューズ溶断回路１０と同じになり、第１出力端子ＯＵＴ２１はローレベルに、第２出力端子ＯＵＴ２２はハイレベルになる。ヒューズ溶断回路３０及び４０の第１入力端子ＩＮ３１及びＩＮ４１、並びに逆クロック信号入力端子ＣＫＢ３０及びＣＫＢ４０の各状態もヒューズ溶断回路２０と同様であるため、第１出力端子ＯＵＴ３１及びＯＵＴ４１はそれぞれローレベルに、第２出力端子ＯＵＴ３２及びＯＵＴ４２はそれぞれハイレベルになる。
【００４７】
次に、外部クロック信号ＣＬＫの信号レベルが反転してローレベルになった期間Ｐ１Ｌおける各部の動作について説明する。
外部クロック信号ＣＬＫがローレベルになると、逆クロック信号ＣＫＢはハイレベルになるため、ヒューズ溶断回路１０におけるＮＡＮＤ回路１１の出力信号Ａ１０はローレベルになる。すると、ＰＭＯＳトランジスタＭ１１がオンし、ヒューズ電源端子Ｖｐｐに所定の電圧が入力された場合に、ＮＰＮトランジスタＱ１１にベース電流が流れＮＰＮトランジスタＱ１１もオンできる状態になる。
【００４８】
クロック信号ＣＫはローレベルであるため、ＮＭＯＳトランジスタＭ１２はオフするが、逆クロック信号ＣＫＢがハイレベルになるタイミングは、クロック信号ＣＫがローレベルになるタイミングよりもインバータ回路３の遅延時間分だけ早い。このため、ＮＭＯＳトランジスタＭ１２がオフする直前にＮＭＯＳトランジスタＭ１４がオンする。ＮＭＯＳトランジスタＭ１３は、インバータ回路１２の出力信号でオンしていることから、インバータ回路１２の入力信号Ｂ１０はＮＭＯＳトランジスタＭ１２がオフするよりも早くローレベルを維持している。このため、ＮＭＯＳトランジスタＭ１２がオフしてもインバータ回路１２の入力信号Ｂ１０はローレベルのままである。すなわち、厳密に言えば抵抗Ｒ１２を含めた、インバータ回路１２、ＮＭＯＳトランジスタＭ１３及びＭ１４は、クロック信号ＣＫが半サイクル前のハイレベル時における入力信号Ｂ１０の状態を記憶する一時記憶回路を形成している。このため、第１出力端子ＯＵＴ１１と第２出力端子ＯＵＴ１２の状態は変化しない。
【００４９】
また、ＮＡＮＤ回路１４の第１入力端にはローレベルのクロック信号ＣＫは入力されているため、ＮＡＮＤ回路１４の出力信号はハイレベルのままであることから、ＮＰＮトランジスタＱ１２はオフしたままである。
ヒューズ溶断回路２０の第１入力端子ＩＮ２１はローレベルであることから、ＮＡＮＤ回路２１の出力信号Ａ２０はハイレベルであるため、ＰＭＯＳトランジスタＭ２１及びＮＰＮトランジスタＱ２１は共にオフしている。また、インバータ回路２２の入力信号Ｂ２０は、ヒューズ溶断回路１０で説明した動作と同様の動作を行うことからローレベルを維持する。すると、第１出力端子ＯＵＴ２１はローレベルに、第２出力端子ＯＵＴ２２はハイレベルにそれぞれなる。ヒューズ溶断回路３０と４０もヒューズ溶断回路２０とまったく同様の動作状態になる。
【００５０】
期間Ｐ１Ｌの間に、ヒューズ電源入力端子Ｖｐｐｉに所定のヒューズ電源電圧Ｖｐが入力されると、ヒューズ溶断回路１０のＮＰＮトランジスタＱ１１がオンするため、第１ヒューズＦ１１が溶断される。なお、第１ヒューズＦ１１が溶断されてもインバータ回路１２の入力信号Ｂ１０の信号レベルは変化しない。
また、ヒューズ溶断回路２０、３０及び４０のＮＰＮトランジスタＱ２１，Ｑ３１及びＱ４１はそれぞれオフしているため、第１ヒューズＦ２１、Ｆ３１及びＦ４１はそれぞれ溶断されることはない。更に、ヒューズ溶断回路１０、２０及び３０の各ヒューズ出力端子ＯＵＴ１０、ＯＵＴ２０及びＯＵＴ３０に接続されているＮＰＮトランジスタＱ１２、Ｑ２２及びＱ３２もオフしているため、トリミングヒューズＴＦ１、ＴＦ２及びＴＦ３も溶断されることはない。
【００５１】
次に、外部クロック信号ＣＬＫの信号レベルが反転してハイレベルになった期間Ｐ２Ｈにおける各部の動作について説明する。
ヒューズ溶断回路１０の第１ヒューズＦ１１がカットされているため、ＮＡＮＤ回路１１からＮＭＯＳトランジスタＭ１２までの回路は、ヒューズ溶断回路１０の動作には関係しなくなる。なお、カットという表現は、溶断のことを示しているものとする。
逆クロック信号ＣＫＢがローレベルになるため、ＮＭＯＳトランジスタＭ１４がオフし、インバータ回路１２の入力信号Ｂ１０がハイレベルになって、インバータ回路１２の出力信号がローレベルになる。この結果、第１出力端子ＯＵＴ１１はハイレベルになり、第２出力端子ＯＵＴ１２はローレベルになる。
【００５２】
ヒューズ溶断回路２０の第１入力端子ＩＮ２１はハイレベルであり、逆クロック信号ＣＫＢがローレベルであるため、ＮＡＮＤ回路２１の出力信号Ａ２０はハイレベルのままである。このようなことから、ＮＭＯＳトランジスタＭ２１及びＮＰＮトランジスタＱ２１は共にオフしている。
また、ＮＭＯＳトランジスタＭ２２がオンすることから、インバータ回路２２の入力信号Ｂ２０はローレベルであるため、第１出力端子ＯＵＴ２１はローレベルになり、第２出力端子ＯＵＴ２２はハイレベルになる。
【００５３】
第２出力端子ＯＵＴ２２は、ヒューズ溶断回路１０の第２入力端子ＩＮ１２を介してＮＡＮＤ回路１４の第３入力端に接続されているため、ＮＡＮＤ回路１４の３つの入力端はすべてハイレベルになる。この結果、ＮＡＮＤ回路１４の出力信号はローレベルになり、ＰＭＯＳトランジスタＭ１５とＮＰＮトランジスタＱ１２が共にオンする。なお、ヒューズ溶断回路２０のＮＡＮＤ回路２４は、前記のようにインバータ回路２３の出力信号がローレベルであることから、出力信号がハイレベルになり、ＰＭＯＳトランジスタＭ２５とＮＰＮトランジスタＱ２２は共にオフする。
【００５４】
更に、逆クロック信号ＣＫＢがローレベルであることから、ヒューズ溶断回路３０及び４０内のＮＰＮトランジスタＱ３１及びＱ４１は共にオフしており、ＮＡＮＤ回路３４及び４４の各第２入力端は共にローレベルになっている。このため、ヒューズ溶断回路２０の場合と同様に、ヒューズ出力端子ＯＵＴ３０とＯＵＴ４０に接続されているＮＰＮトランジスタＱ３２とＱ４２も共にオフしている。この状態で、ヒューズ電源入力端子Ｖｐｐｉにヒューズ電源電圧Ｖｐが入力されると、ＮＰＮトランジスタＱ１２がオンしていることから、第３ヒューズＦ３からダイオードＤ３を介してトリミングヒューズＴＦ１に電流が流れ、トリミングヒューズＴＦ１が溶断される。このとき、他の第１ヒューズ及びトリミングヒューズに直列に接続されているＮＰＮトランジスタは、前記したようにすべてオフしているため、溶断されることはない。
【００５５】
次に、外部クロック信号ＣＬＫの信号レベルが反転してローレベルになった期間Ｐ２Ｌおける各部の動作について説明する。
前記のようにヒューズ溶断回路１０の第１ヒューズＦ１１はカットされているため、インバータ回路１２の入力信号Ｂ１０はハイレベルであり、第１出力端子ＯＵＴ１１がハイレベルであると共に第２出力端子ＯＵＴ１２がローレベルである。
また、ヒューズ溶断回路２０の第１入力端子ＩＮ２１がハイレベルであり逆クロック信号ＣＫＢがハイレベルであるため、ＮＡＮＤ回路２１の出力信号Ａ２０はローレベルになる。このため、ＰＭＯＳトランジスタＭ２１はオン状態になり、ヒューズ電源電圧Ｖｐが入力された場合に、ＮＰＮトランジスタＱ２１にベース電流が流れＮＰＮトランジスタＱ２１もオンできる状態になる。
【００５６】
また、インバータ回路２２の入力信号Ｂ２０の信号レベルは、ヒューズ溶断回路１０で説明した場合と同様の動作によって、半サイクル前のクロック信号ＣＫがハイレベルのときの入力信号Ｂ２０の信号レベルが記憶されているため、ローレベルを維持している。このようなことから、第１出力端子ＯＵＴ２１はローレベルで、第２出力端子ＯＵＴ２２はハイレベルのままである。
クロック信号ＣＫがローレベルであることから、ＮＡＮＤ回路１４、２４、３４及び４４の各出力信号はそれぞれハイレベルになり、ＮＰＮトランジスタＱ１２、Ｑ２２、Ｑ３２及びＱ４２はそれぞれオフしている。
【００５７】
また、ヒューズ溶断回路３０の第１入力端子ＩＮ３１はローレベルであることから、ＮＰＮトランジスタＱ３１はオフしている。更に、ヒューズ溶断回路３０の第１出力端子ＯＵＴ３１もローレベルであることから、同様に、ヒューズ溶断回路４０のＮＰＮトランジスタＱ４１もオフしている。この期間にヒューズ電源電圧Ｖｐが入力されると、ヒューズ溶断回路２０の第１ヒューズＦ２１だけが溶断される。
【００５８】
次に、外部クロック信号ＣＬＫの信号レベルが反転してハイレベルになった期間Ｐ３Ｈにおける各部の動作について説明する。
ヒューズ溶断回路１０の第１出力端子ＯＵＴ１１はハイレベルであり、第２出力端子ＯＵＴ１２はローレベルのままである。ヒューズ溶断回路２０の第１ヒューズＦ２１がカットされているため、逆クロック信号ＣＫＢがローレベルになりＮＭＯＳトランジスタＭ２４がオフすると、インバータ回路２２の入力信号Ｂ２０がハイレベルになる。すると、ヒューズ溶断回路２０の第１出力端子ＯＵＴ２１はハイレベルに、第２出力端子ＯＵＴ２２はローレベルになる。この状態におけるヒューズ溶断回路３０の動作は、前記した期間Ｐ２Ｈにおけるヒューズ溶断回路２０の動作とまったく同じである。
【００５９】
このため、ヒューズ溶断回路３０の第１出力端子ＯＵＴ３１はローレベルになり、第２出力端子ＯＵＴ３２はハイレベルになっており、ヒューズ溶断回路２０の第２入力端子ＩＮ２２はハイレベルになる。すると、ＮＡＮＤ回路２４のすべての入力端がハイレベルになることから、ＮＰＮトランジスタＱ２２がオンする。この状態で、ヒューズ電源電圧Ｖｐが入力されると、トリミングヒューズＴＦ２が溶断される。しかし、図２の例では、この期間にヒューズ電源電圧Ｖｐが入力されず、トリミングヒューズＴＦ２がカットされないようにしている。
【００６０】
次に、外部クロック信号ＣＬＫの信号レベルが反転してローレベルになった期間Ｐ３Ｌおける各部の動作を説明する。
第１ヒューズＦ１１及びＦ２１がカットされているため、ヒューズ溶断回路２０及び３０の第１出力端子ＯＵＴ１１及びＯＵＴ２１はそれぞれハイレベルであり、第２出力端子ＯＵＴ１２及びＯＵＴ２２はそれぞれローレベルである。ヒューズ溶断回路３０の第１入力端子ＩＮ３１と逆クロック信号入力端子ＣＫＢ３０は共にハイレベルであるため、ヒューズ電源電圧Ｖｐが入力された場合にＮＰＮトランジスタＱ３１はオンする。
【００６１】
また、クロック信号ＣＫがローレベルであることから、ＮＰＮトランジスタＱ３２はオフしている。更に、第１出力端子ＯＵＴ３１はローレベルに、第２出力端子ＯＵＴ３２はハイレベルにそれぞれなっている。ヒューズ溶断回路４０の第１入力端子はローレベルであるため、ＮＰＮトランジスタＱ４１はオフしている。また、クロック信号ＣＫがローレベルであることから、ＮＰＮトランジスタＱ４２はオフしている。この状態で、ヒューズ電源電圧Ｖｐが入力されると、ヒューズ溶断回路３０の第１ヒューズＦ３１だけが溶断される。
【００６２】
次に、外部クロック信号ＣＬＫの信号レベルが反転してハイレベルになった期間Ｐ４Ｈおける各部の動作について説明する。
ヒューズ溶断回路３０の第１ヒューズＦ３１がカットされたことから、期間Ｐ３Ｈ時のヒューズ溶断回路２０と同様、ヒューズ溶断回路３０の第１出力端子ＯＵＴ３１はハイレベルに、第２出力端子ＯＵＴ３２はローレベルにそれぞれなる。ヒューズ溶断回路４０の第１入力端子ＩＮ４１と逆クロック信号端子ＣＫＢ４０はそれぞれローレベルであるため、ＮＰＮトランジスタＱ４１はオフしている。また、第１出力端子ＯＵＴ４１はローレベルに、第２出力端子ＯＵＴ４２はハイレベルにそれぞれなっている。
【００６３】
第２出力端子ＯＵＴ４２がハイレベルであるため、ヒューズ溶断回路３０のＮＡＮＤ回路３４のすべての入力端がハイレベルになり、ＮＰＮトランジスタＱ３２がオンする。この状態でヒューズ電源電圧Ｖｐが入力されると、ヒューズ電源入力端子Ｖｐｐｉから第３ヒューズＦ３、ダイオードＤ４を介してトリミングヒューズＴＦ３に電流が流れ、トリミングヒューズＴＦ３が溶断される。なお、このとき、ヒューズ溶断回路３０の第２出力端子ＯＵＴ３２は前記のようにローレベルになっているため、ヒューズ溶断回路２０におけるＮＡＮＤ回路２４の第３入力端がローレベルになり、ＮＰＮトランジスタＱ２２はオフしていることから、トリミングヒューズＴＦ２には電流が流れず、溶断されることはない。
【００６４】
次に、外部クロック信号ＣＬＫの信号レベルが反転してローレベルになった期間Ｐ４Ｌの各部の動作について説明する。
前記のように、第１ヒューズがカットされたヒューズ溶断回路の第１出力端子はハイレベルに、第２出力端子はローレベルにそれぞれなるため、ヒューズ溶断回路４０の第１入力端子ＩＮ４１はハイレベルである。また、逆クロック信号ＣＫＢもハイレベルであることから、ヒューズ溶断回路４０内のＮＰＮトランジスタＱ４１はヒューズ電源電圧Ｖｐが入力されるとオンする。このため、この区間でヒューズ電源電圧Ｖｐが入力されると、第１ヒューズＦ４１は溶断される。最下位のヒューズ溶断回路の第１ヒューズが溶断されたことにより、この段階でトリミングは終了する。
【００６５】
なお、最下位に位置するヒューズ溶断回路４０の第１ヒューズＦ４１がカットされると、次のクロック信号ＣＫのサイクルでは、ヒューズ溶断回路４０の第２出力端子ＯＵＴ４２はローレベルになるため、該信号が１つ上位のヒューズ溶断回路３０の第２入力端子ＩＮ３２に入力され、ＮＡＮＤ回路３４の第３入力端がローレベルに保たれることから、ヒューズ溶断回路３０に接続されたトリミングヒューズＴＦ３を溶断しなかった場合でも、以後、このトリミングヒューズＴＦ３を溶断することができなくなる。
【００６６】
このようにして、トリミングヒューズＴＦ１〜ＴＦ３のトリミングが終了する。しかし、本発明では、すべてのトリミングヒューズに関して溶断／非溶断の工程が終了した後に、外部クロック信号入力端子ＣＫｉに所定の負電圧を印加して第２ヒューズＦ２を溶断すると、インバータ回路２の入力端と外部クロック信号入力端子ＣＫｉとの接続が遮断される。これにより、外部クロック信号入力端子ＣＫｉに何らかの信号が入力された場合の誤動作を防止することができる。更に、ヒューズ電源入力端子Ｖｐｐｉに所定の負電圧を入力することにより、第３ヒューズＦ３を溶断することができる。このようにすることによって、ヒューズ電源入力端子Ｖｐｐｉに誤って電圧が入力されても、調整されたフィードバック電圧Ｖｆｂに影響を与えることがなくなる。
【００６７】
次に、図３は、図１のヒューズ溶断回路のトリミング方法の例を示したフローチャートである。
図３において、ヒューズ溶断回路のヒューズ出力端子に接続されたトリミングヒューズを接続するために、ステップＳ１で、クロック信号ＣＫを第２レベル（ハイレベル）にする。次に、ステップＳ２で、クロック信号ＣＫを第１レベル（ローレベル）にし、ステップＳ３で、ヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力し、第１ヒューズが溶断される。ここまでが第１工程である。
【００６８】
次に、ステップＳ４で、クロック信号ＣＫを第２レベル（ハイレベル）にし、ステップＳ５で、トリミングヒューズをカットするかそのまま残すかを判断して、カットする場合（ＹＥＳ）は、ステップＳ６に移ってヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力し、トリミングヒューズが溶断される。ステップＳ５でトリミングヒューズを溶断せずにそのまま残す場合（ＮＯ）は、ステップＳ７に移ってヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力せずにトリミングを終了する。ステップＳ４以降が第２工程である。
【００６９】
次に、図４は、多数のヒューズ溶断回路をカスケード接続してなるトリミング回路のトリミング方法を示したフローチャートである。
図４において、ステップＳ１１で、クロック信号ＣＫを第２レベル（ハイレベル）にする。次に、ステップＳ１２で、クロック信号ＣＫを第１レベル（ローレベル）にし、ステップＳ１３で、ヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力し、最上位に接続されたヒューズ溶断回路内の第１ヒューズが溶断される。ここまでが第１工程である。
【００７０】
次に、ステップＳ１４で、クロック信号ＣＫを第２レベル（ハイレベル）にし、ステップＳ１５で、最上位のヒューズ溶断回路に接続されたトリミングヒューズをカットするかそのまま残すかを判断して、カットする場合（ＹＥＳ）は、ステップＳ１６に移りヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力し、トリミングヒューズが溶断される。ステップＳ１５でトリミングヒューズを溶断せずにそのまま残す場合（ＮＯ）は、ステップＳ１７に移ってヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力せず、トリミングヒューズはカットされない。ステップＳ１４からここまでが第２工程である。
【００７１】
次に、ステップＳ１８で、クロック信号ＣＫを第１レベル（ローレベル）にし、ステップＳ１９で、ヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力して、次段に接続されているヒューズ溶断回路内の第１ヒューズを溶断する。次にステップＳ２０において、ステップＳ１９で第１ヒューズを溶断したヒューズ溶断回路が最下位のヒューズ溶断回路か否かの確認を行う。ステップＳ１８からここまでが第３工程である。
ステップＳ２０の確認結果が最下位のヒューズ溶断回路でないという場合（ＮＯ）は、ステップＳ２１に進み、クロック信号ＣＫを第２レベル（ハイレベル）にする。
【００７２】
この後、ステップＳ２２で、ステップＳ１９で第１ヒューズを溶断したヒューズ溶断回路に接続されているトリミングヒューズをカットするか否かの判断を行い、カットする場合（ＹＥＳ）は、ステップＳ２３に進み、ヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力してトリミングヒューズを溶断する。また、ステップＳ２２で、トリミングヒューズをカットしない場合（ＮＯ）は、ステップＳ２４に進み、ヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力しない。ステップＳ２１からここまでが第４工程である。ステップＳ２３又はステップＳ２４の後は、再びステップＳ１８に戻る。
【００７３】
また、ステップＳ２０において、ステップＳ１９でカットした第１ヒューズが最下位に接続されているヒューズ溶断回路であった場合（ＹＥＳ）は、すべてのトリミングが終了したことから、ステップＳ２５に進み、外部クロック信号入力端子ＣＫｉに接続されている第２ヒューズＦ２を溶断する。この後、ステップＳ２６に進み、ヒューズ電源入力端子Ｖｐｐｉに接続されている第３ヒューズＦ３を溶断する。以上ですべてのトリミング工程が終了する。
【００７４】
このように、クロック信号ＣＫの第２レベル（ハイレベル）から始まり、クロック信号ＣＫが第１レベル（ローレベル）のときには必ずヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力して、カスケード接続された各ヒューズ溶断回路の上位から順に第１ヒューズを溶断して行く。第１ヒューズが溶断された次の前記第２レベルにおいては、トリミングヒューズのカット又は非カットを判断して、カットする場合だけヒューズ電源電圧Ｖｐをヒューズ電源入力端子Ｖｐｐｉに入力するようにしたことから、簡単な工程を繰り返すだけで多くのトリミングヒューズを短時間に処理することができるようになった。
更に、トリミング終了後に、外部クロック信号入力端子ＣＫｉ及びヒューズ電源入力端子Ｖｐｐｉに対応して接続されている第２ヒューズＦ２及び第３ヒューズＦ３を溶断するようにしたことから、これらの外部端子にクロック信号や電圧が入力されても誤動作を防止することができるようになった。
【００７５】
前記のように、本第１の実施の形態におけるトリミング回路は、個々のヒューズ溶断回路を極めて小さく構成することができるため、該各ヒューズ溶断回路を対応するトリミングヒューズの近傍に配置することができる。
更に、これらの小規模なヒューズ溶断回路をカスケード接続し、最上位のヒューズ溶断回路に接続されたトリミングヒューズから順に、下位のヒューズ溶断回路に接続されたトリミングヒューズを、クロック信号ＣＫに同期させてトリミングするようにしたことから、トリミング回路全体の回路規模を小さくすることができる。
【００７６】
また、トリミングヒューズの溶断又は非溶断を行う半サイクル前のクロック信号ＣＫの状態でヒューズ溶断回路内の第１ヒューズを溶断するようにし、この結果を上位と下位に接続されたヒューズ溶断回路に出力するようにしたことから、トリミングするヒューズを特定するための信号が不要になり、ヒューズ溶断回路に必要な信号線が、クロック信号とヒューズ溶断を行うためのヒューズ電源の２本だけで済み、トリミング配線によるスペースも縮小させることができる。
【００７７】
なお、前記第１の実施の形態では、説明を簡単にするため、トリミングヒューズが３本の場合を例にして説明したが、本発明はこれに限定するものではなく、トリミングヒューズの数に制限はない。トリミングヒューズが多くなった場合は、カスケード接続されているヒューズ溶断回路を追加すればよく、前記説明からも分かるように、ヒューズ溶断回路の数は、トリミングヒューズの数に１を加えた数になる。
【符号の説明】
【００７８】
１  トリミング回路
２，３  インバータ回路
１０，２０，３０，４０  ヒューズ溶断回路
Ｆ１１，Ｆ２１，Ｆ３１，Ｆ４１  第１ヒューズ、
Ｆ２  第２ヒューズ
Ｆ３  第３ヒューズ
ＩＮ１１，ＩＮ２１，ＩＮ３１，ＩＮ４１  第１入力端子
ＩＮ１２，ＩＮ２２，ＩＮ３２，ＩＮ４２  第２入力端子
ＯＵＴ１１，ＯＵＴ２１，ＯＵＴ３１，ＯＵＴ４１  第１出力端子
ＯＵＴ１２，ＯＵＴ２２，ＯＵＴ３２，ＯＵＴ４２  第２出力端子
ＴＦ１，ＴＦ２，ＴＦ３  トリミングヒューズ
Ｄ１〜Ｄ４  ダイオード
Ｒ１〜Ｒ９  抵抗
【図１】
2010161149.tif 000003
【図２】
2010161149.tif 000004
【図３】
2010161149.tif 000005
【図４】
2010161149.tif 000006
【図５】
2010161149.tif 000007
【図６】
2010161149.tif 000008
【図７】
2010161149.tif 000009