(57)【要約】      （修正有）【課題】簡易な工程で、自己整合シリサイドプロセスを用いた、ポリ抵抗を有する半導体装置を得ることができる製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１０に素子分離層２０を形成する工程と、素子分離層の上方に抵抗層１１０を形成する工程と、抵抗層を覆う第１絶縁層１２０を形成する工程と、半導体基板の上方であって、素子分離層で区画された領域に、ゲート酸化膜２２０を形成する工程と、ゲート酸化膜の上方にゲート電極２１０を形成する工程と、ゲート電極の側壁にサイドウォール２４０を形成する工程と、半導体基板の露出した領域に不純物を注入して、ソースおよびドレイン領域を形成する工程と、第１絶縁層をパターニングすることによって、抵抗層を露出する工程と、抵抗層の露出した領域と、ゲート電極の上と、ソースおよびドレイン領域の上と、にシリサイド層３０を形成する工程とを含む。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板に素子分離層を形成する工程と、
前記素子分離層の上方に抵抗層を形成する工程と、
前記抵抗層を覆う第１絶縁層を形成する工程と、
前記第１絶縁層を覆う第２絶縁層を形成する工程と、
前記半導体基板の上方であって、前記素子分離層で区画された領域に、ゲート酸化膜を形成する工程と、
前記ゲート酸化膜の上方にゲート電極を形成する工程と、
前記半導体基板の上方の全面に、第３絶縁層を成膜する工程と、
前記第３絶縁層と前記第２絶縁層をエッチングして、前記ゲート電極の側壁にサイドウォールを形成し、かつ、前記第２絶縁層を除去する工程と、
前記半導体基板の露出した領域に不純物を注入して、ソースおよびドレイン領域を形成する工程と、
前記第１絶縁層をパターニングすることによって、前記抵抗層を露出する工程と、
前記抵抗層の露出した領域と、前記ゲート電極の上と、前記ソースおよびドレイン領域の上と、にシリサイド層を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第２絶縁層は、前記第３絶縁層をエッチングして、前記サイドウォールが形成される工程で、パターニングされる、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記第２絶縁層は、前記第３絶縁層をエッチングして、前記サイドウォールが形成される工程で、前記第３絶縁層が除去される膜厚と同一の膜厚に形成される、半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第３絶縁層と前記第２絶縁層をエッチングする工程は、前記サイドウォールが形成され、かつ、前記第２絶縁層が除去されるように、前記第３絶縁層と前記第２絶縁層の選択比が得られるエッチング条件で行われる、半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第２絶縁層は、窒化シリコンからなる、半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第３絶縁層は、酸化シリコンからなる、半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記抵抗層は、多結晶シリコンからなる、半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第３絶縁層と前記第２絶縁層をエッチングする工程は、ドライエッチングにより行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、一般的に、同一シリコン基板上に、トランジスタ素子や抵抗素子などを混載する技術が知られている。このような半導体装置は、トランジスタ素子として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを、抵抗素子として、多結晶シリコンからなるポリ抵抗を用いることができる。
【０００３】
このような半導体装置は、ＭＯＳトランジスタの低抵抗化およびコンタクト抵抗の低抵抗化のために、ゲート電極上、ソース・ドレイン領域上、およびポリ抵抗のコンタクト領域に、シリサイド層が形成される。これらの領域にシリサイド層を形成する技術としては、自己整合シリサイドプロセスが知られている。この技術によれば、シリコンが接している金属のみが反応してシリサイド化する性質を利用して、フォトリソグラフィ工程を経ることなく、所定の領域にシリサイド層を形成することができる。
【０００４】
ここで、半導体装置の製造工程において、ポリ抵抗は、主にゲート酸化膜形成工程におけるアウトディフュージョン防止のため、一般的に、窒化シリコンで覆われている。したがって、ポリ抵抗のコンタクト領域を、シリサイド化させるためには、窒化シリコンを除去し、シリコンを露出するフォトリソグラフィ工程が追加される。このように、ポリ抵抗を有する半導体装置を、自己整合シリサイドプロセスを用いて製造する場合、工程が増え、プロセスが複雑化するという問題が生じる。
【特許文献１】特開平１１−１３５７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的の１つは、簡易な工程で、自己整合シリサイドプロセスを用いた、ポリ抵抗を有する半導体装置を得ることができる製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、
半導体基板に素子分離層を形成する工程と、
前記素子分離層の上方に抵抗層を形成する工程と、
前記抵抗層を覆う第１絶縁層を形成する工程と、
前記第１絶縁層を覆う第２絶縁層を形成する工程と、
前記半導体基板の上方であって、前記素子分離層で区画された領域に、ゲート酸化膜を形成する工程と、
前記ゲート酸化膜の上方にゲート電極を形成する工程と、
前記半導体基板の上方の全面に、第３絶縁層を成膜する工程と、
前記第３絶縁層と前記第２絶縁層をエッチングして、前記ゲート電極の側壁にサイドウォールを形成し、かつ、前記第２絶縁層を除去する工程と、
前記半導体基板の露出した領域に不純物を注入して、ソースおよびドレイン領域を形成する工程と、
前記第１絶縁層をパターニングすることによって、前記抵抗層を露出する工程と、
前記抵抗層の露出した領域と、前記ゲート電極の上と、前記ソースおよびドレイン領域の上と、にシリサイド層を形成する工程と、を含む。
【０００７】
本発明に係る半導体装置の製造方法では、第３絶縁層をエッチングし、サイドウォールを形成する工程で、第２絶縁層を除去できる。これにより、コンタクト領域の抵抗層を露出する工程で、第２絶縁層を除去する工程を省略することができる。したがって、簡易な工程で、自己整合シリサイドプロセスを用いた、ポリ抵抗を有する半導体装置を得ることができる。
【０００８】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定の部材（以下「Ａ部材」という）の「上方」に形成された他の特定の部材（以下「Ｂ部材」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ部材上に直接Ｂ部材が形成されているような場合と、Ａ部材上に他の部材を介してＢ部材が形成されているような場合とが含まれるものとして、「上方」という文言を用いている。
【０００９】
本発明に係る半導体装置の製造方法において、
前記第２絶縁層は、前記第３絶縁層をエッチングして、前記サイドウォールが形成される工程で、パターニングされることができる。
【００１０】
本発明に係る半導体装置の製造方法において、
前記第２絶縁層は、前記第３絶縁層をエッチングして、前記サイドウォールが形成される工程で、前記第３絶縁層が除去される膜厚と同一の膜厚に形成されることができる。
【００１１】
本発明に係る半導体装置の製造方法において、
前記第３絶縁層と前記第２絶縁層をエッチングする工程は、前記サイドウォールが形成され、かつ、前記第２絶縁層が除去されるように、前記第３絶縁層と前記第２絶縁層の選択比が得られるエッチング条件で行われることができる。
【００１２】
本発明に係る半導体装置の製造方法において、
前記第２絶縁層は、窒化シリコンからなることができる。
【００１３】
本発明に係る半導体装置の製造方法において、
前記第３絶縁層は、酸化シリコンからなることができる。
【００１４】
本発明に係る半導体装置の製造方法において、
前記抵抗層は、多結晶シリコンからなることができる。
【００１５】
本発明に係る半導体装置の製造方法において、
前記第３絶縁層と前記第２絶縁層をエッチングする工程は、ドライエッチングにより行われることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１７】
１．半導体装置
図１は、本実施形態に係る半導体装置１０００を模式的に示す断面図である。半導体装置１０００は、図１に示すように、半導体基板１０と、素子分離層２０と、ポリ抵抗１００と、トランジスタ２００を有する。
【００１８】
半導体基板１０は、第１導電型（例えばＰ型）のシリコン基板からなる。
【００１９】
素子分離層２０は、半導体基板１０に形成されている。素子分離層２０は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、素子分離層２０をＬＯＣＯＳ層としている。素子分離層２０は、トランジスタ２００を区画することができる。
【００２０】
ポリ抵抗１００は、素子分離層２０の上に形成されている。ポリ抵抗１００は、抵抗層１１０と、第１絶縁層１２０と、シリサイド層３０を有する。
【００２１】
抵抗層１１０は、素子分離層２０の上に形成されている。抵抗層１１０は、例えば、不純物を注入した多結晶シリコンからなる。
【００２２】
第１絶縁層１２０は、抵抗層１１０の上に形成されている。第１絶縁層１２０は、例えば、酸化シリコンからなる。第１絶縁層１２０は、コンタクト領域１４０にシリサイド層３０を形成する際のマスクとなることができる。また、第１絶縁層１２０は、キャパシタ（図示しない）の誘電体膜として用いることができる。
【００２３】
シリサイド層３０は、抵抗層１１０の上のコンタクト領域１４０に形成されている。シリサイド層３０は、コンタクト（図示しない）の底部との間に、オーミック接触を形成し、コンタクト抵抗を低減することができる。シリサイド層３０は、シリコンと金属の化合物からなる。より具体的には、シリサイド層３０は、例えば、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、コバルトシリサイドおよびニッケルシリサイドなどからなる。
【００２４】
トランジスタ２００は、半導体基板１０の上であって、素子分離層２０で区画された領域に形成されている。トランジスタ２００は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタ２００は、ゲート電極２１０と、ゲート酸化膜２２０と、ソースおよびドレイン領域２３０ａ，２３０ｂと、サイドウォール２４０と、シリサイド層３０と、を有する。
【００２５】
ゲート電極２１０は、ゲート酸化膜２２０の上に形成されている。ゲート電極２１０は、例えば、多結晶シリコンからなる。
【００２６】
ゲート酸化膜２２０は、半導体基板１０の上に形成されている。ゲート酸化膜２２０は、例えば、酸化シリコンからなる。
【００２７】
ソースおよびドレイン領域２３０ａ，２３０ｂは、半導体基板１０に形成されている。ソースおよびドレイン領域２３０ａ，２３０ｂは、第２導電型（例えばＮ型）の不純物領域からなる。
【００２８】
サイドウォール２４０は、ゲート電極２１０の側壁に形成されている。サイドウォール２４０は、例えば、ＨＴＯ（High Temperature Oxide）からなる。
【００２９】
シリサイド層３０は、ゲート電極２１０の上、ソースおよびドレイン領域２３０ａ，２３０ｂの上に形成されている。シリサイド層３０は、ゲート電極２１０およびソースおよびドレイン領域２３０ａ，２３０ｂの抵抗を低減することができる。シリサイド層３０は、上述したポリ抵抗１００のシリサイド層３０と、同一工程で形成され、同一の材料からなることができる。
【００３０】
２．本実施形態に係る半導体装置の製造方法
次に、本実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２〜図８は、本実施形態に係る半導体装置１０００の製造工程を模式的に示す断面図である。
【００３１】
図２に示すように、半導体基板１０の上に素子分離層２０を形成する。素子分離層２０は、例えば、ＬＯＣＯＳ法により形成される。具体的には、例えば、半導体基板１０の上に窒化シリコン膜（図示せず）を形成し、窒化シリコン膜を所定の形状にパターニングした後、熱酸化することによって形成される。
【００３２】
次に、抵抗層１１０を成膜する。抵抗層１１０には、イオン注入により、不純物が注入される。不純物の量、種類により、抵抗層１１０の抵抗を調整することができる。
【００３３】
図３に示すように、抵抗層１１０を所定の形状にパターニングする。パターニングは、例えば、フォトリソグラフィ技術により行われる。次に、抵抗層１１０の熱処理を行う。これにより、抵抗層１１０の結晶性の回復および不純物の活性化等ができる。
【００３４】
図４に示すように、抵抗層１１０を覆う第１絶縁層１２０を形成する。第１絶縁層１２０は、例えば、熱酸化法により形成される。
【００３５】
図５に示すように、第１絶縁層１２０を覆う第２絶縁層１３０を形成する。第２絶縁層１３０は、例えば、ＣＶＤ法により成膜され、フォトリソグラフィ技術でパターニングされる。第２絶縁層１３０は、後述するゲート酸化膜２２０の形成工程で、抵抗層１１０中の不純物がアウトディフュージョンすることを抑制することができる。第２絶縁層１３０は、ゲート酸化膜２２０形成前のプレ酸化膜（図示しない）除去工程で、影響をうけることがないように、例えば、窒化シリコンからなることが望ましい。第２絶縁層１３０は、第３絶縁層２４０ｄをエッチングして、サイドウォール２４０が形成される工程で、第３絶縁層２４０ｄが除去される膜厚と同一の膜厚に形成されることができる。第２絶縁層１３０の膜厚は、例えば、１５０〜２００ｎｍである。
【００３６】
図６に示すように、ゲート酸化膜２２０とゲート電極２１０を形成する。ゲート酸化膜２２０は、例えば、プレ酸化膜（図示しない）を除去した後、熱酸化法により形成される。熱酸化の温度は、例えば、９００℃程度である。ゲート電極２１０は、例えば、ＣＶＤ法により成膜され、フォトリソグラフィ技術によりパターニングされることにより形成される。
【００３７】
次に、ゲート電極２１０の側壁にサイドウォール２４０を形成する。まず、半導体基板１０の上方の全面に、第３絶縁層２４０ｄを形成する。すなわち、第３絶縁層２４０ｄは、素子分離層２０、第２絶縁層１３０、半導体基板１０、およびゲート電極２１０を覆うように形成される。第３絶縁層２４０ｄは、例えば、ＨＴＯ（High Temperature Oxide）からなる。次に、第３絶縁層２４０ｄをドライエッチングにより、エッチバックすることにより、サイドウォール２４０が形成される。ドライエッチングは、例えば、ＣＨＦ３、Ｏ２、Ｈｅの混合ガスを用いて行われる。
【００３８】
ここで、第２絶縁層１３０は、第３絶縁層２４０ｄをエッチングして、サイドウォール２４０が形成される工程で、パターニングされる。第２絶縁層１３０は、第３絶縁層２４０ｄが除去される膜厚と同一の膜厚に形成されていることができる。したがって、図７に示すように、第２絶縁層１３０は、第３絶縁層２４０ｄをエッチングする工程で、除去される。これにより、第２絶縁層１３０を除去するためのフォトリソグラフィ工程を省略することができる。また、第２絶縁層１３０は、サイドウォール２４０が形成され、かつ、第２絶縁層１３０が除去されるように、第３絶縁層２４０ｄと第２絶縁層１３０の選択比が得られるエッチング条件でエッチングを行うことにより、除去されてもよい。抵抗層１１０の側壁には、図示はしないが、第２絶縁層１３０および第３絶縁層２４０ｄが残っていてもよい。
【００３９】
図８に示すように、半導体基板１０の露出した領域にソースおよびドレイン領域２３０ａ，２３０ｂを形成する。具体的には、例えば、Ｎ型の不純物を注入してソースおよびドレイン領域２３０ａ，２３０ｂを形成する。不純物の注入は、ゲート電極２１０およびサイドウォール２４０をマスクとして行うことができる。
【００４０】
次に、コンタクト領域１４０の第１絶縁層１２０を除去する。これにより、コンタクト領域１４０の抵抗層１１０を露出することができる。上述した通り、第２絶縁層１３０が除去されているため、フォトリソグラフィ技術を用いて、容易にコンタクト領域１４０の第１絶縁層１２０を除去することができる。
【００４１】
図１に示すように、ゲート電極２１０上、ソースおよびドレイン領域２３０ａ，２３０ｂ上、および抵抗層１１０のコンタクト領域１４０にシリサイド層３０を形成する。シリサイド層３０は、自己整合シリサイドプロセスにより形成される。具体的には、金属層（図示しない）を全面に形成した後、熱処理することによって、シリサイド層３０が形成される。自己整合シリサイドプロセスとは、シリコンに接している金属のみが反応して、シリサイド化する性質を利用し、シリコンが露出した部分に、金属シリサイド層を選択的に形成する技術をいう。次に、シリサイド化しなかった金属をエッチバックにより除去する。
【００４２】
以上の工程により、半導体装置１０００を製造することができる。
【００４３】
半導体装置１０００の製造方法は、例えば、以下の特徴を有する。
【００４４】
半導体装置１０００の製造方法では、自己整合シリサイドプロセスを用いることができる。これにより、所定の領域に、自己整合的にシリサイド層３０を形成することができる。
【００４５】
半導体装置１０００の製造方法では、第３絶縁層２４０ｄをエッチングし、サイドウォール２４０を形成する工程で、第２絶縁層１３０を除去できる。これにより、コンタクト領域１４０の抵抗層１１０を露出する工程で、第２絶縁層１３０を除去する工程を省略することができる。したがって、簡易な工程で、自己整合シリサイドプロセスを用いた、ポリ抵抗１００を有する半導体装置１０００を得ることができる。
【００４６】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００４７】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図７】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図８】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００４８】
１０  半導体基板、２０  素子分離層、３０  シリサイド層、１００  ポリ抵抗、１１０  抵抗層、１２０  第１絶縁層、１３０  第２絶縁層、１４０  コンタクト領域、２００  トランジスタ、２１０  ゲート電極、２２０  ゲート酸化膜、２３０ａ，２３０ｂ  ソースおよびドレイン領域、２４０  サイドウォール、２４０ｄ  第３絶縁層、１０００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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