(57)【要約】      （修正有）【課題】メモリセルを、最小のトランジスタ数で構成し、小さな構成面積で実現する。【解決手段】ＳＲＡＭセルはＣＭＯＳで構成されるためＮＭＯＳトランジスタが形成されるＰｗｅｌｌ領域とＰＭＯＳトランジスタが形成されるＮｗｅｌｌ領域とを有する。ＳＲＡＭセルはＰＭＯＳトランジスタ２個、ＮＭＯＳトランジスタ５個で構成され、中央部にＮｗｅｌｌ領域、その両側にＰｗｅｌｌ領域とし、片側のＰｗｅｌｌ領域の高さが高く、１セルとしてはＬ字形の領域とする。左側のＰｗｅｌｌ領域にはＮＭＯＳトランジスタＮ４、Ｎ５，Ｎ２を配置し、中央のＮｗｅｌｌ領域にはＰＭＯＳトランジスタＰ１，Ｐ２を配置し、右側のＰｗｅｌｌ領域にはＮＭＯＳトランジスタＮ１、Ｎ３が配置される。メモリセルからのデータを１本のビット線により読み出すセンスアンプ回路をメモリセルアレイの中間にできるスペースに配置レイアウトすることで面積の有効活用が図られる。【選択図】図２６
2010161380.tif 000002
【特許請求の範囲】
【請求項１】
複数素子を含むメモリセルであって、前記メモリセルがＬ字形領域内にレイアウトされたことを特徴とするメモリセル。
【請求項２】
スタティックランダムアクセスメモリにおいて、複数素子を含むスタティックランダムアクセスメモリセルがＬ字形領域内にレイアウトされたことを特徴とするスタティックランダムアクセスメモリ。
【請求項３】
半導体記憶装置において、複数素子を含むメモリセルがＬ字形領域内にレイアウトされたことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、前記メモリセルがスタティックランダムアクセスメモリセルであることを特徴とする半導体記憶装置。
【請求項５】
請求項３記載の半導体記憶装置において、前記メモリセルはＮウェル領域の両側にＰウェル領域を有し、前記Ｎウェル領域及びＰウェル領域の一辺は連続した辺であり、該連続した辺に対向する辺は不連続であり、前記Ｐウェル領域の一方が突出したＬ字形領域を形成することを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、前記Ｐウェル領域の高さが低い領域の辺から接地電位が、該辺に連続した前記Ｎウェル領域から電源電位が取り出されることを特徴とする半導体記憶装置。
【請求項７】
請求項３記載の半導体記憶装置において、前記メモリセルをそれぞれ３方向にミラー反転させたメモリセルアレイが、その中央部に前記メモリセルを構成する素子が配置されない空スペースを有することを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、前記空スペースにセンスアンプを構成する素子を配置するようにレイアウトされたことを特徴とする半導体記憶装置。
【請求項９】
半導体記憶装置において、配置されたメモリセルをそれぞれ３方向にミラー反転させたメモリセルアレイは、その中央部に前記メモリセルを構成する素子が配置されない空スペースを有するようにレイアウトされ、前記空スペースにセンスアンプを構成する素子を配置するようにレイアウトされたことを特徴とする半導体記憶装置。
【請求項１０】
請求項９記載の半導体記憶装置において、前記センスアンプは読み出しの際にビット線からのセルデータをデータ線に伝えるインバータ回路と読み出しトランジスタと、書き込みの際にデータ線からのデータを前記ビット線に伝える書き込みトランジスタとであることを特徴とする半導体記憶装置。
【請求項１１】
請求項９記載の半導体記憶装置において、前記センスアンプの素子は隣接するメモリセル領域の空スペースに配置レイアウトされることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、前記センスアンプの配線は隣接するメモリセル領域に配置するようにレイアウトされたことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、前記センスアンプの配線は隣接するメモリセルの電源配線領域の一部に配置するようにレイアウトされたことを特徴とする半導体記憶装置。
【請求項１４】
請求項９記載の半導体記憶装置において、前記メモリセルのＮ個（Ｎは８の倍数）毎に前記センスアンプ１個を配置するようにレイアウト配置レイアウトされたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、最小のトランジスタ数で読み出し時における記憶データ破壊を防止し、超高速、超低電圧で動作する半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＡＳＩＣ（Application Specific Integrated Circuit）などに用いられるカスタムＩＣでは、トランジスタを微細化して、電源電圧を低下させつつ、動作速度を向上させてきた。これらのカスタムＩＣにおいては、各種の記憶装置が混載されている。これら混載されている記憶装置においても同様に高速動作及び低電源電圧での動作が求められ、例えばキャッシュメモリ等の用途で、混載されるスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory、以後ＳＲＡＭと略称する）においても、同様に高速動作及び低電源電圧での動作が求められる。
【０００３】
従来のＳＲＡＭについて、図１を参照して説明する。図１は、キャッシュメモリを構成する従来のＳＲＡＭにおける単一のセル（以後、ＳＲＡＭセルと呼称する）の回路構成を示す。ワード線信号ＷＬが低電位の場合、二つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータがループを形成することで安定にデータが保持可能である。すなわち、一方のＣＭＯＳインバータは、データ記憶ノードＶ１を入力として、ノードＶ１に記憶されるデータの反転データをデータ記憶ノードＶ２に出力し、他方のＣＭＯＳインバータは、データ記憶ノードＶ２を入力として、ノードＶ２に記憶されるデータの反転データをデータ記憶ノードＶ１に出力している。
【０００４】
しかしながら、ワード線信号ＷＬがアクセスされて高電位の場合、データ記憶ノードＶ１，Ｖ２とビット線対ＢＬＴ，ＢＬＮとがアクセストランジスタを介して導通することで、データ記憶ノードＶ１，Ｖ２の低電位が接地電位から上昇してしまい、データを安定に保持することができない。一般に、従来のＳＲＡＭセルでは、アクセスされた際のデータ保持の安定度を測る指標としてスタティックノイズマージン（ＳＮＭ：Static Noise Margin）が用いられる。
【０００５】
すなわち、図２に示されるように、ＳＲＡＭセルを２個のインバータに分離して、各々のインバータのＤＣ（直流）特性を求め、一方のインバータのＤＣ特性出力がもう一方のインバータのＤＣ特性入力となるように、二つのＤＣ特性を重ね合わせた際に、バタフライカーブが描かれる。ＳＮＭは、このバタフライカーブに内接する最大の正方形の一辺として定義される。
【０００６】
このＳＮＭについては、非特許文献１（A. J. Bhavnagarwala "The impact of intrinsic device fluctuations on CMOS SRAM cell stability," IEEE Journal of Solid State Circuit, Vol.36, No.4, Apr. 2001（図５、図１０））において将来予測が行われている。すなわち、図３に示されるように使用されるトランジスタのチャンネル長が微細化され、そのトランジスタのチャンネル長が２５０ｎｍから５０ｎｍに移行した場合、ＳＮＭは平均値が減少するだけでなく、ＳＮＭの偏差も増大する。従って、ＳＮＭの最悪値は著しく劣化する。図示される５０ｎｍにおいてはＳＮＭの最悪値が「０」以下になってしまうので、読み出し操作に伴ってワード線信号ＷＬが高電位になった際には、記憶データが破壊される恐れがある。
【０００７】
一方、非特許文献２（H. Sakakibara, "A 750MHz 144Mb cache DRAM LSI with speed scalable design and programmable at-speed function-array BIST," IEEE International Solid State Circuit Conference, 2003（図１））において、読み出し専用ポートを持ったＳＲＡＭが提案されている。このＳＲＡＭでは、図４に示されるように、メモリセルを８個のトランジスタで構成し、ビット線をメモリセルのセル電流のみでフルスイングさせている。この方式の本来の目的は世代を進めた場合の動作速度改善効果を得ることである。更に、読み出し操作に伴うビット線からセル内のデータ記憶ノードへの電荷の流入がないことから、従来のＳＲＡＭで将来問題になる読み出し操作に伴う記憶データの破壊は発生しない。従って、この回路構成によるＳＲＡＭでは、世代を進めた場合の高速動作だけでなく、安定動作が可能である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】A. J. Bhavnagarwala "The impact of intrinsic device fluctuations on CMOS SRAM cell stability," IEEE Journal of Solid State Circuit, Vol.36, No.4, Apr. 2001（図５、図１０）
【非特許文献２】H. Sakakibara, "A 750MHz 144Mb cache DRAM LSI with speed scalable design and programmable at-speed function-array BIST," IEEE International Solid State Circuit Conference, 2003（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記非特許文献１のように、トランジスタ６個を用いた従来のＳＲＡＭセルでは、ＳＮＭの最悪値が劣化することから、将来的には安定なデータ保持は困難になる。これに関し、次に、図５に図６を併せ参照して、ＳＮＭの値が十分に足りない場合に生じる読み出し操作に伴う記憶データの破壊のメカニズムについて説明する。
【００１０】
通常のセルでは、図６（Ａ）に示されるようにワード線信号ＷＬが選択されると、図６（Ｂ）に示されるように通常セルの記憶ノードの場合には、データ記憶ノードの低電位「０」が接地電位から若干上昇するのみである。しかしながら、その電位が入力されるインバータを構成するＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタで、しきい値電圧がばらつき、著しく低くなった場合には、このＮＭＯＳトランジスタが「オン」となってしまうので、そのインバータの出力は高電位「１」から低下する。これにより、最終的には、図６（Ｃ）に示されるようにデータ記憶ノードの電位が反転して、データが破壊される。
【００１１】
一方、上記非特許文献２の読み出し専用ポートを持つＳＲＡＭセルでは、読み出し操作に伴う記憶データの破壊は起きないが、トランジスタ数が８個になること、制御信号数も、全体では５本必要であることから、セル面積が増大してしまう問題がある。
【００１２】
本発明の解決しようとする課題は、超高速動作または超低電圧動作を要求される場合でも、読み出し操作の際の記憶データ破壊を防止可能なメモリセルを構成するためには８個のトランジスタ、多くの制御信号が必要とされるので、構成面積を縮小できないことである。
【００１３】
本発明は、上述した問題点を改善するためになされたものであって、その目的とするところは、超高速動作または超低電圧動作を要求される場合でも、読み出し操作の際の記憶データ破壊を防止可能なメモリセルを、最小のトランジスタ数で構成し、小さな構成面積で実現するスタティックランダムアクセスメモリ（ＳＲＡＭ）を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によれば、スタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルは、ループ接続され保持回路を形成する第1及び第２インバータ回路と、２つのアクセストランジスタと、第２インバータ回路のドライブトランジスタに直列接続された保持制御トランジスタとから構成され、保持制御トランジスタはメモリセルが非アクセスのときには第1及び第２インバータ回路はループ接続された保持回路を形成し静的にデータ保持し、メモリセルがアクセスされたときには第1及び第２インバータ回路はループ接続が切られ動的にデータ保持させる。メモリセルがアクセスされたときに、動的にデータ保持させることで読み出し操作に伴うデータ破壊を防止することができる。
【００１５】
また、第２インバータ回路の出力に接続された第２アクセストランジスタは書き込み時には第２インバータ回路の出力を低電位にリセットすることで書き込みを容易ならしめ、メモリセルを少ないトランジスタ数と制御信号数とで構成することもできる。
【００１６】
さらに、メモリセルからのセルデータを１本のビット線により入力されるセンスアンプにより効率よくメモリセル間のデータ伝達行う。メモリセルをＬ字形領域に配置レイアウトし、そのメモリセルをミラー反転させ、配置させたセルアレイはその領域内に空スペースを有する。その空スペースにセンスアンプを分割配置することで、セルブロックを効率よく小面積と出来る。
【図面の簡単な説明】
【００１７】
【図１】従来のＳＲＡＭにおける回路構成の一例を示した図である（非特許文献１）。
【図２】従来のＳＲＡＭにおいて安定動作を示すＳＮＭについての説明図である。
【図３】従来のＳＲＡＭにおいてトランジスタのチャンネル長によるＳＮＭについての説明図である。
【図４】従来のＳＲＡＭにおける回路構成の一例を示した図である（非特許文献２）。
【図５】従来のＳＲＡＭにおいて、読み出し操作に伴うデータ破壊のメカニズムについての一例を示した回路説明図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は従来のＳＲＡＭにおける読み出し操作に伴うデータ破壊のメカニズムについて、（Ａ）は読み出し操作、（Ｂ）はデータ記憶ノードの通常例、及び（Ｃ）はばらつき存在例それぞれを示した説明図である。
【図７】第１実施例におけるＳＲＡＭのメモリセルの回路構成を示す図である。
【図８】（Ａ）は図７による「０」読み出しの際における動作タイミング、（Ｂ）は「１」読み出しの際における動作タイミングそれぞれの一形態を示すタイムチャートである。
【図９】（Ａ）は図７による「０」書き込みの際における動作タイミング、（Ｂ）は「１」書き込みの際における動作タイミングそれぞれの一形態を示すタイムチャートである。
【図１０】第２実施例におけるＳＲＡＭのメモリセルの回路構成を示す図である。
【図１１】（Ａ）、（Ｂ）は第３実施例におけるＳＲＡＭのメモリセルの回路構成を示す図である。
【図１２】（Ａ）〜（Ｄ）は第３実施例における制御方式の１例である。
【図１３】（Ａ）〜（Ｄ）は制御方式の他の例を示す。
【図１４】（Ａ）、（Ｂ）は第４実施例におけるセンスアンプＳＡ１１、ＳＡ１２の回路構成を示す。
【図１５】第４実施例におけるセンスアンプＳＡ１１の動作タイムチャートである。
【図１６】（Ａ）、（Ｂ）は第５実施例におけるセンスアンプＳＡ２１，ＳＡ２２の回路構成を示す。
【図１７】（Ａ）〜（Ｄ）は第５実施例におけるセンスアンプＳＡ２１の動作タイムチャートである。
【図１８】（Ａ）、（Ｂ）は第６実施例におけるセンスアンプＳＡ２３，ＳＡ２４の回路構成を示す。
【図１９】（Ａ）〜（Ｄ）は第６実施例におけるセンスアンプＳＡ２３の動作タイムチャートである。
【図２０】第７実施例におけるセンスアンプＳＡ２５の回路構成を示す。
【図２１】（Ａ）〜（Ｄ）は第７実施例におけるセンスアンプＳＡ２５の動作タイムチャートである。
【図２２】（Ａ）、（Ｂ）は第８実施例におけるセンスアンプＳＡ２６，ＳＡ２７の回路構成を示す。
【図２３】（Ａ）〜（Ｄ）は第８実施例におけるセンスアンプＳＡ２６の動作タイムチャートである。
【図２４】（Ａ）、（Ｂ）は第９実施例におけるセンスアンプＳＡ３１，ＳＡ３２の回路構成を示す。
【図２５】（Ａ）〜（Ｄ）は第９実施例におけるセンスアンプの動作タイムチャートである。
【図２６】（Ａ）〜（Ｃ）は第１０実施例におけるＳＲＡＭセル配置レイアウトの一実施例を示す。
【図２７】（Ａ）、（Ｂ）は第１０実施例におけるＳＲＡＭセルの他の実施例を示す。
【図２８】（Ａ）、（Ｂ）は第１０実施例におけるＳＲＡＭセルの他の実施例を示す。
【図２９】（Ａ）、（Ｂ）は第１０実施例におけるＳＲＡＭセルの他の実施例を示す。
【図３０】（Ａ）〜（Ｄ）はセルブロックの配置を示す。
【図３１】第１１実施例のセルブロックＡにおけるセンスアンプＳＡ１１のレイアウトを示す。
【図３２】セルブロックＡにおけるセンスアンプＳＡ２１のレイアウトを示す。
【図３３】はセルブロックＡにおけるセンスアンプＳＡ２３のレイアウトを示す。
【図３４】セルブロックＡにおけるセンスアンプＳＡ２３の他のレイアウトを示す。
【図３５】セルブロックＢにおけるセンスアンプＳＡ２３のレイアウトを示す。
【図３６】セルブロックＡにおけるセンスアンプＳＡ１１のレイアウトを示す。
【図３７】セルブロックＡにおけるセンスアンプＳＡ１２のレイアウトを示す。
【図３８】セルブロックＡにおけるセンスアンプＳＡ２１のレイアウトを示す。
【図３９】セルブロックＡにおけるセンスアンプＳＡ２２のレイアウトを示す。
【図４０】セルブロックＢにおけるセンスアンプＳＡ２３のレイアウトを示す。
【図４１】セルブロックＢにおけるセンスアンプＳＡ２４のレイアウトを示す。
【図４２】セルブロックＢにおけるセンスアンプＳＡ２５のレイアウトを示す。
【図４３】セルブロックＡにおけるセンスアンプＳＡ２６のレイアウトを示す。
【図４４】セルブロックＡにおけるセンスアンプＳＡ２７のレイアウトを示す。
【図４５】セルブロックＡにおけるセンスアンプＳＡ３１のレイアウトを示す。
【図４６】セルブロックＡにおけるセンスアンプＳＡ３２のレイアウトを示す。
【図４７】セルブロックＣにおけるセンスアンプＳＡ１１のレイアウトを示す。
【図４８】セルブロックＡにおけるセンスアンプＳＡ１２のレイアウトを示す。
【図４９】（Ａ）〜（Ｃ）は第１２実施例における半導体記憶装置の全体概略を示す。
【図５０】メモリブロック構成を示す。
【図５１】サブワードドライバの回路構成を示す。
【発明を実施するための形態】
【００１８】
本発明の超高速、超低電圧にて動作する半導体記憶装置を実現するために、メモリセルの回路構成とレイアウト、センスアンプの回路構成とレイアウト、サブデコーダの回路構成、及びセルブロックのレイアウトについて、以下に図面を参照して詳細に説明する。
【００１９】
［第１実施例］
本発明の第１実施例を、図７〜図９を用いて説明する。図７はスタティックランダムアクセスメモリのＳＲＡＭセルにおける第１の実施例を示す回路構成である。図８は読み出し動作におけるタイムチャートであり、（Ａ）は「０」読み出し、（Ｂ）は「１」読み出し時のタイムチャートである。図９は書き込み動作におけるタイムチャートであり、（Ａ）は「０」書き込み、（Ｂ）は「１」書き込み時のタイムチャートである。
【００２０】
図７に示すＳＲＡＭセルは、第１のＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１と、第２のＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２と、アクセス手段であるＮＭＯＳトランジスタＮ３及びＮ４と、保持制御手段であるＮＭＯＳトランジスタＮ５との７個のトランジスタにより構成される。ここでインバータ回路を構成するＰＭＯＳトランジスタＰ１，Ｐ２は負荷トランジスタ、ＮＭＯＳトランジスタＮ１，Ｎ２はドライブトランジスタである。
【００２１】
第１のＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから構成され、データ記憶ノードＶ２のデータを入力とし、データ記憶ノードＶ１にデータを出力する。第２のＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とから構成され、データ記憶ノードＶ１のデータを入力とし、データ記憶ノードＶ２にデータを出力する。第１及び第２のインバータ回路はそれぞれのＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源電位ＶＤＤに、ＮＭＯＳトランジスタＮ１，Ｎ２のソースは直接又はＮＭＯＳトランジスタＮ５を介して接地電位ＧＮＤに接続される。
【００２２】
ＮＭＯＳトランジスタＮ３は、ビット線ＢＬに接続されワード線信号ＲＷＬを用いてデータ記憶ノードＶ１に対してデータアクセスを行う。ＮＭＯＳトランジスタＮ４は、そのドレイン、ソース、ゲートが、それぞれ、データ記憶ノードＶ２、接地電位、そして、書き込みワード線信号ＷＷＬに接続され、書き込み動作の際に、書き込みワード線信号ＷＷＬを用いて第２のＣＭＯＳインバータの出力ノードＶ２を低電位「０」へリセットする。
【００２３】
保持制御手段であるＮＭＯＳトランジスタＮ５は、第２のＣＭＯＳインバータと接地電位との間に挿入され、そのドレイン、ソース、ゲートが、それぞれ、ＮＭＯＳトランジスタＮ２のソース、接地電位、反転ワード線信号ＷＬＢに接続される。メモリセルがワード線信号ＲＷＬを用いてアクセスされた際には、その反転ワード線信号ＷＬＢによりＮＭＯＳトランジスタＮ２が「オン」しないように制御される。
【００２４】
メモリセルがアクセスされない状態においては、ＮＭＯＳトランジスタＮ５が「オン」することにより第１及び第２のＣＭＯＳインバータはループ接続され保持回路となり、静的な保持状態となる。メモリセルがアクセスされた状態においては、ＮＭＯＳトランジスタＮ５がオフとなることで第２のＣＭＯＳインバータは接地電位から切り離され、第１及び第２のＣＭＯＳインバータはループ接続が切られ保持回路を構成しなくなるが、メモリセルがアクセスされる期間である短期間では切断前の状態を保持することができる。この保持状態を動的保持と称する。保持制御手段によりデータ保持状態を静的保持または動的保持状態に切換える。
【００２５】
次に図８の読み出し時のタイムチャートを併せ参照して、読み出し動作について説明する。図８（Ａ）に「０」読み出し、図８（Ｂ）に「１」読み出しを示す。ここでメモリセルのデータ「０」及び「１」はデータ記憶ノードＶ１に対するデータの状態として以下説明する。
【００２６】
図８に示されるように、読み出し動作の際には、ワード線信号ＲＷＬを高電位「１」に、またその反転信号ＷＬＢを低電位「０」にそれぞれが設定される。書き込み用ワード線ＷＷＬは低電位「０」に設定されている。
【００２７】
図８（Ａ）に示されるデータ記憶ノードＶ１が低電位「０」の場合は（データ記憶ノードＶ２は高電位「１」）、ワード線反転信号ＷＬＢが低電位「０」に制御されるのでＮＭＯＳトランジスタＮ５は「オフ」し、データ記憶ノードＶ２は高電位「１」を動的に保持する。従ってＮＭＯＳトランジスタＮ１がオン状態のままで、ビット線ＢＬの高電位「１」が放電され低電位「０」になり、データ記憶ノードＶ１における低電位「０」をビット線に読み出す。このとき、データ記憶ノードＶ１が一時的に低電位「０」から上昇したとしても第２のＣＭＯＳインバータのデータ記憶ノードＶ２は高電位「１」を保持し続けることでビット線ＢＬの電位は低電位「０」に放電される。従って、記憶データが破壊されることなく読み出し動作が可能である。
【００２８】
一方、図８（Ｂ）に示されるデータ記憶ノードＶ１が高電位「１」の場合は（データ記憶ノードＶ２は低電位「０」）、保持制御トランジスタがオフするがデータ記憶ノードＶ２は低電位「０」を動的に保持する。ＮＭＯＳトランジスタＮ１がオフ状態であり、データ記憶ノードＶ１とビット線ＢＬはともに高電位「１」であり、ビット線ＢＬにおいて放電動作が行われることなしに、データ記憶ノードＶ１における高電位「１」をビット線に読み出すことになる。従って、ビット線ＢＬの電位、データ記憶ノードＶ１及びデータ記憶ノードＶ２の両者での電位それぞれに変化はない。
【００２９】
次に、図９のタイムチャートを併せ参照して、ＳＲＡＭセルにおける書き込み動作について説明する。図９（Ａ）に「０」書き込み、図９（Ｂ）に「１」書き込みを示す。
【００３０】
図９に示されるように、書き込み動作の際には、上述した読み出し動作での制御に、書き込み用ワード線ＷＷＬの制御が加わる。ワード線信号ＲＷＬを高電位「１」に設定し、その反転信号ＷＬＢを低電位「０」としデータ記憶ノードＶ２は保持制御トランジスタＮ５により接地電位から切り離される。書き込み用ワード線ＷＷＬはワード線信号ＲＷＬよりも短い期間のみ高電位「１」に設定することで第２のＣＭＯＳインバータの出力Ｖ２は低電位「０」にリセットする。ビット線ＢＬは書き込み電位「０」又は「１」に設定されている。
【００３１】
図９（Ａ）に示されるデータ記憶ノードＶ１に低電位「０」を記憶させたい場合は、ビット線ＢＬが低電位「０」となることでデータ記憶ノードＶ１は低電位「０」となり、データ記憶ノードＶ１に低電位「０」が書き込まれる。しかしながら、書き込みワード線信号ＷＷＬが高電位「１」になっている期間におけるデータ記憶ノードＶ２はトランジスタＰ２とトランジスタＮ４との電流パスにより中間レベルでありトランジスタＰ１がかすかにオン状態となり、データ記憶ノードＶ１には完全な低電位「０」が書き込まれない。従って、書き込みワード線信号ＷＷＬは、高電位「１」の期間をワード信号ＷＬよりも短くする制御を行い、データ記憶ノードＶ２を早く高電位「１」にさせる必要がある。
【００３２】
また、図９（Ｂ）に示されるデータ記憶ノードＶ１に高電位「１」を記憶させたい場合には、ビット線ＢＬを高電位「１」のままであり、書込み用ワード線ＷＷＬを高電位「１」で、データ記憶ノードＶ２が低電位「０」にリセットされ、これをゲート入力とするＰＭＯＳトランジスタＰ１が「オン」、ＮＭＯＳトランジスタＮ１が「オフ」して、データ記憶ノードＶ１が高電位「１」となり、データ記憶ノードＶ１に高電位「１」が書き込まれる。
【００３３】
本実施例のＳＲＡＭにおいては、メモリセルが7個のトランジスタと4本の信号線とからなる少ない素子で構成される。保持制御手段により保持状態を静的保持と動的保持に切換え、トランジスタＮ４により書込み動作の際に第２のデータ記憶ノードＶ２を低電位へリセットすることで、読み出し操作の際の記憶データ破壊を防止でき、かつ超高速動作または超低電圧動作可能なメモリセルを少ない素子数、信号線数で実現した。
【００３４】
［第２実施例］
本発明の第２実施例について、図１０を用いて説明する。図１０は本発明の第２実施例におけるＳＲＡＭのメモリセルの回路構成を示す図である。第２実施例は第１実施例のＳＲＡＭのメモリセルにおいて、保持制御トランジスタＮ５の接続位置を変更したものであり他の回路構成は第１実施例と同じ構成である。第１実施例では保持制御トランジスタＮ５をドライブトランジスタＮ２のソース側に挿入したが、本第２実施例では保持制御トランジスタＮ５をドライブトランジスタＮ２のドレイン側に挿入した。
【００３５】
図１０の第２実施例におけるＳＲＡＭセルは、第１のＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１と、第２のＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２と、アクセストランジスタＮＭＯＳトランジスタＮ３及びＮ４と、保持制御トランジスタＮ５との７個のトランジスタにより構成される。
【００３６】
保持制御手段であるＮＭＯＳトランジスタＮ５は、第２のＣＭＯＳインバータのＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との間に挿入され、そのドレイン、ソース、ゲートが、それぞれ、データ記憶ノードＶ２、ＮＭＯＳトランジスタＮ２のドレイン、そして、反転ワード線信号ＷＬＢに接続され、メモリセルがワード線信号ＷＬＢを用いてアクセスされた際にＮＭＯＳトランジスタＮ２が「オン」しないように制御される。
【００３７】
第２実施例は以上説明したように第１実施例のＳＲＡＭのメモリセルにおいて、トランジスタＮ５の接続位置を変更したものであり他の回路構成は第１実施例と同じ構成であり、その機能および動作は、図８および図９を参照して上述した実施例１と全く同一であるため、その説明は省略する。
【００３８】
第２実施例のＳＲＡＭにおいても、メモリセルが7個のトランジスタと４本の信号線とからなる少ない素子で構成される。保持制御手段により保持状態を静的保持と動的保持に切換え、トランジスタＮ４により書込み動作の際に第２のデータ記憶ノードＶ２を低電位へリセットすることで、読み出し操作の際の記憶データ破壊を防止でき、かつ超高速動作または超低電圧動作可能なメモリセルを少ない素子数、信号線数で実現できる。
【００３９】
［第３実施例］
本発明の第３実施例について、図１１〜図１３を用いて説明する。図１１は第３実施例におけるＳＲＡＭのメモリセルの回路構成を示す図である。図１２は第１の動作タイミングを示すタイムチャート、図１３は第２の動作タイミングを示すタイムチャートである。
【００４０】
図１１（Ａ）におけるＳＲＡＭセルは、第１のＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１と、第２のＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２と、アクセス手段であるＮＭＯＳトランジスタＮ３及びＮ４と、保持制御手段であるＮＭＯＳトランジスタＮ５との７個のトランジスタにより構成される。
【００４１】
第１のＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから構成され、データ記憶ノードＶ２のデータを入力とし、データ記憶ノードＶ１にデータを出力する。第２のＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とから構成され、データ記憶ノードＶ１のデータを入力とし、データ記憶ノードＶ２にデータを出力する。
【００４２】
ＮＭＯＳトランジスタＮ３は、読み出しビット線ＲＢＬに接続され読み出しワード線信号ＲＷＬを用いてデータ記憶ノードＶ１に対してデータアクセスを行う。ＮＭＯＳトランジスタＮ４は、書き込みビット線ＷＢＬに接続され書き込みワード線信号ＷＷＬを用いてデータ記憶ノードＶ２に対してデータアクセスを行う。
【００４３】
保持制御手段であるＮＭＯＳトランジスタＮ５は、第２のＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との間に挿入され、そのドレイン、ソース、ゲートが、それぞれ、ＰＭＯＳトランジスタＰ２のドレイン、ＮＭＯＳトランジスタＮ２のドレイン、そして、反転ワード線信号ＷＬＢに接続され、メモリセルがアクセスされた際にＮＭＯＳトランジスタＮ２が「オン」しないように制御する。すなわち、メモリセルがアクセスされた状態においては第１及び第２のＣＭＯＳインバータによるデータ保持状態を静的保持から動的保持とし、メモリセルのデータ読み出し時におけるセルデータ破壊防止及び高速動作、メモリセルへのデータ書き込み時における高速動作を可能にする。
【００４４】
図１２、１３に示すタイムチャートにより動作を説明する。図１２は第１の動作タイミングを示すタイムチャート、図１３は第２の動作タイミングを示すタイムチャートである。図１２は読み出し時にはアクセストランジスタＮ３、書き込み時には２つのアクセストランジスタＮ３，Ｎ４により動作させるタイムチャートであり、図１３は読み出し時にはアクセストランジスタＮ３、書き込み時にはアクセストランジスタＮ４により動作させるタイムチャートである。
【００４５】
図１２には（Ａ）「０」読み出し、（Ｂ）「１」読み出し、（Ｃ）「０」書き込み、（Ｄ）「１」書き込み時のタイムチャートをそれぞれ示す。図１２（Ａ）「０」読み込み時には、読み出しワード線信号ＲＷＬが高電位「１」となりアクセストランジスタＮ３が活性化され、書き込みワード線信号ＷＷＬは低電位「０」のままでありアクセストランジスタＮ４は活性化さない。読み出しワード線信号ＲＷＬが高電位「１」になることで反転ワード線信号ＷＬＢは低電位「０」となり保持制御トランジスタＮ５はオフする。
【００４６】
反転ワード線信号ＷＬＢが低電位「０」となり保持制御トランジスタＮ５はオフ、データ記憶ノードＶ２は高電位「１」を保持し、トランジスタＮ１がオン状態であるため読み出しビット線ＲＢＬはプリチャージレベルから低電位「０」となり、データ記憶ノードＶ１の低電位「０」を読み出しビット線に読み出すことでメモリセルの「０」読み出しが行われる。ここで保持制御トランジスタＮ５がオフすることでトランジスタＮ２のリーク電流によるデータ記憶ノードＶ２における高電位「１」の低下を防ぎ、読み出し時データ破壊を防止する効果がある。
【００４７】
図１２（Ｂ）「１」読み出し時には、読み出しワード線信号ＲＷＬが高電位「１」となりアクセストランジスタＮ３が活性化され、書き込みワード線信号ＷＷＬは低電位「０」のままでアクセストランジスタＮ４が活性化さない。読み出しワード線信号ＲＷＬが高電位「１」になることで反転ワード線信号ＷＬＢは低電位「０」となり保持制御トランジスタＮ５はオフする。
【００４８】
反転ワード線信号ＷＬＢが低電位「０」となり保持制御トランジスタＮ５はオフするが読み出し期間の短い間ではデータ記憶ノードＶ２は低電位「０」を保持し、トランジスタＮ１がオフ状態であり読み出しビット線ＲＢＬはプリチャージレベルの高電位「１」とままで、データ記憶ノードＶ１の高電位「１」を読み出しビット線に読み出すことでメモリセルの「１」読み出しが行われる。
【００４９】
読み出し期間には保持制御トランジスタＮ５はオフされ、データ記憶ノードＶ２における低電位「０」を保持するルートパスは切断されるが、短い読み出し期間の間は低電位「０」を動的に保持するために動作上は問題なく、読み出し期間終了後にはトランジスタＮ５はオンすることで静的にデータ記憶ノードを保持し続ける。
【００５０】
図１２（Ｃ）「０」書き込み時には、読み出しワード線信号ＲＷＬ及び書き込みワード線信号ＷＷＬが高電位「１」となりアクセストランジスタＮ３及びＮ４が活性化される。読み出しワード線信号ＲＷＬ及び書き込みワード線信号ＷＷＬが高電位「１」になることで反転ワード線信号ＷＬＢは低電位「０」となり保持制御トランジスタＮ５はオフし、読み出しビット線ＲＢＬには書き込みデータである低電位「０」、書き込みビット線ＷＢＬには反転データである高電位「１」が印加される。
【００５１】
反転ワード線信号ＷＬＢが低電位「０」となり保持制御トランジスタＮ５はオフすることでデータ記憶ノードＶ２には書き込みビット線ＷＢＬの高電位「１」が瞬時に書き込まれ、さらにトランジスタＮ１がオン、トランジスタＰ１がオフし、データ記憶ノードＶ１には読み込みビット線ＲＢＬの低電位「０」が瞬時に書き込まれ、メモリセルに「０」書き込みが行われる。
【００５２】
図１２（Ｄ）「１」書き込み時には、読み出しワード線信号ＲＷＬ及び書き込みワード線信号ＷＷＬが高電位「１」となりアクセストランジスタＮ３及びＮ４が活性化される。読み出しワード線信号ＲＷＬ及び書き込みワード線信号ＷＷＬが高電位「１」になることで反転ワード線信号ＷＬＢは低電位「０」となり保持制御トランジスタＮ５はオフし、読み出しビット線ＲＢＬには書き込みデータである高電位「１」、そして書き込みビット線ＷＢＬには反転データである低電位「０」が印加される。
【００５３】
データ記憶ノードＶ２には書き込みビット線ＷＢＬの低電位「０」が書き込まれ、さらにデータ記憶ノードＶ１には読み込みビット線ＲＢＬの高電位「１」が書き込まれ、トランジスタＮ１がオフ、トランジスタＰ１がオンすることで、メモリセルに「１」書き込みが行われる。
【００５４】
次に、図１３に示す（Ａ）「０」読み出し、（Ｂ）「１」読み出し、（Ｃ）「０」書き込み、（Ｄ）「１」書き込み時のタイムチャートを説明する。図１３においては、読み出しはアクセストランジスタＮ３、書き込みはアクセストランジスタＮ４を用いて行われる動作モードである。
【００５５】
図１３（Ａ）「０」読み出し、（Ｂ）「１」読み出し時におけるタイムチャートは図１２（Ｃ）「０」読み出し、（Ｄ）「１」読み出しと同一であり、その動作は同じであるために説明を省略する。
【００５６】
図１３（Ｃ）「０」書き込み時には、書き込みワード線信号ＷＷＬが高電位「１」となりアクセストランジスタＮ４が活性化され、読み出しワード線信号ＲＷＬは低電位「０」のままでアクセストランジスタＮ３は活性化されない。書き込みワード線信号ＷＷＬが高電位「１」になることで反転ワード線信号ＷＬＢは低電位「０」となり保持制御トランジスタＮ５はオフされ、書き込みビット線ＷＢＬには書き込みデータの反転である高電位「１」が印加される。読み出しビット線ＲＢＬはプリチャージレベルのままである。
【００５７】
反転ワード線信号ＷＬＢが低電位「０」となり保持制御トランジスタＮ５はオフすることでデータ記憶ノードＶ２には書き込みビット線ＷＢＬの高電位「１」が瞬時に書き込まれ、さらにトランジスタＮ１がオン、トランジスタＰ１がオフし、データ記憶ノードＶ１には低電位「０」が書き込まれることでメモリセルに「０」書き込みが行われる。
【００５８】
図１３（Ｄ）「１」書き込み時には、書き込みワード線信号ＷＷＬが高電位「１」となりアクセストランジスタＮ４が活性化され、読み出しワード線信号ＲＷＬは低電位「０」のままでアクセストランジスタＮ３は活性化されない。書き込みワード線信号ＷＷＬが高電位「１」になることで反転ワード線信号ＷＬＢは低電位「０」となり保持制御トランジスタＮ５はオフされ、書き込みビット線ＷＢＬには書き込みデータの反転である低電位「０」が印加される。読み出しビット線ＲＢＬはプリチャージレベルのままである。
【００５９】
反転ワード線信号ＷＬＢが低電位「０」となり保持制御トランジスタＮ５はオフすることでデータ記憶ノードＶ２には書き込みビット線ＷＢＬの低電位「０」が書き込まれ、さらにトランジスタＮ１がオフ、トランジスタＰ１がオンすることでデータ記憶ノードＶ１には高電位「１」が書き込まれ、メモリセルに「１」書き込みが行われる。
【００６０】
さらに、図１１（Ｂ）にはメモリセルの第２の構成を示す。図１１（Ｂ）においては、保持制御手段であるＮＭＯＳトランジスタＮ５は第２のＣＭＯＳインバータと接地電位との間に挿入され、そのドレインをトランジスタＮ２のソースに、ソースを接地電位に、ゲートに反転ワード線信号ＷＬＢに接続されている。図１１（Ａ）では保持制御トランジスタＮ５は第２のＣＭＯＳインバータのドライブトランジスタＮ２のドレイン側に、図１１（Ｂ）ではソース側に挿入接続されている。
【００６１】
図１１（Ｂ）におけるメモリセルの構成においても、保持制御手段であるＮＭＯＳトランジスタＮ５の接続位置が変更されているだけであり、その動作は図１２及び図１３における（Ａ）「０」読み出し、（Ｂ）「１」読み出し、（Ｃ）「０」書き込み、（Ｄ）「１」書き込み時のタイムチャートと同様であり、その説明は省略する。
【００６２】
本実施例のＳＲＡＭにおいては、メモリセルが、第１及び第２のインバータ回路と、２つのアクセス手段であるアクセストランジスタと、保持制御手段である保持制御トランジスタからなる７個のトランジスタから構成される。書き込みビット線からの反転データを入力することで書き込みワード線信号のパルス幅は読み出しワード線信号と同じくなりパルス幅の制御が簡単になるメリットを有する。データ保持制御手段によりデータ保持状態を静的保持又は動的保持に切換え制御し、メモリセルデータの読み出しは一方のアクセス手段から行い、データ書き込みは他方又は両方のアクセス手段から行うことで、読み出し操作の際の記憶データ破壊を防止できる超高速動作及び超低電圧動作可能なＳＲＡＭを実現できる。
【００６３】
［第４実施例］
本発明の第４実施例はメモリセルとのデータをやり取りするセンスアンプに関する実施例である。メモリセルとのデータのやり取りを１本のビット線で行うセンスアンプの実施例である。図１４（Ａ）には入出力回路とのデータ転送をデータ線ＤＬの１本で行うセンスアンプＳＡ１１の回路構成、図１４（Ｂ）には入出力回路とのデータ転送を読み出しデータ線ＲＤＬ及び書き込みデータ線ＷＤＬの２本で行うセンスアンプＳＡ１２の回路構成、図１５にセンスアンプＳＡ１１の動作の一形態を示すタイムチャートを示す。
【００６４】
図１４（Ａ）のセンスアンプＳＡ１１の回路構成を説明する。メモリセルと接続されたビット線ＢＬからのデータが入力されるインバータ回路はＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１から構成される。インバータからの出力ＢＬＢはＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のゲートに入力される。ＰＭＯＳトランジスタＰ１２はソースが電源電圧ＶＤＤに、ドレインがビット線ＢＬに接続され、オン時にはビット線をハイレベルに維持するビット線ハイレベル維持用のトランジスタである。ＮＭＯＳトランジスタＮ１２はソースが接地電位ＧＮＤに、ドレインがデータ線ＤＬに接続される読み出しトランジスタである。データ線はセンスアンプと入出力回路又は中間回路とのデータをやり取りする信号線でありグローバルデータ線とも呼ばれる。
【００６５】
データ線ＤＬとビット線ＢＬとの間にゲートに書き込み信号ＷＥが入力される書き込み用のＮＭＯＳトランジスタＮ１３と、プリチャージ信号ＰＣをゲート入力としソースを電源電圧ＶＤＤに、ドレインをビット線ＢＬに接続されたプリチャージ用のＰＭＯＳトランジスタＰ１３とで構成される。
【００６６】
センスアンプの基本は、読み出し時におけるメモリセルからのデータをビット線から入力されデータ線に伝えるインバータ回路と読み出しトランジスタ、書き込み時のデータ線からのデータをビット線に入力しメモリセルに書き込みトランジスタより構成される。プリチャージトランジスタ及びレベル維持トランジスタはより安定動作させるための付帯的な構成である。ここで、レベル維持トランジスタＰ１２は、全ての実施例のセンスアンプにおいて、省略することも可能である。
【００６７】
図１４（Ｂ）のセンスアンプＳＡ１２は、図１４（Ａ）のセンスアンプＳＡ１１におけるデータ線ＤＬが書き込みデータ線ＷＤＬと、読み出しデータ線ＲＤＬとに分離され構成される。書き込みデータ線ＷＤＬは書き込みトランジスタＮ１３に、読み出しデータ線ＲＤＬは読み出しトランジスタＮ１２にそれぞれ接続される。センスアンプＳＡ１１とＳＡ１２との違いはセンスアンプとのデータやり取りする入出力回路又は中間回路の構成によるものでありセンスアンプとしての基本動作は同じである。
【００６８】
図１５は本実施例図１４（Ａ）のセンスアンプＳＡ１１の動作の一形態を示すタイムチャートを示す。本センスアンプＳＡ１１に適用できるメモリセルは限定されるものではないが、動作の一形態として第１又は第２実施例のメモリセルに適用した場合として説明する。
【００６９】
（Ａ）「０」読み出しの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、ビット線ＢＬへのプリチャージを終了する。メモリセルへの読み出しワード線信号ＲＷＬが高電位「1」となり、ビット線ＢＬはメモリセルデータ「０」を読み出し、低電位「０」となる。ビット線ＢＬのデータによりインバータ出力ＢＬＢは高電位「1」となり、読み出しトランジスタＮ１２がオンし、データ線ＤＬを低電位「０」とし、セルデータ「０」を読み出す。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣは低電位「０」に戻ることで読み出しが終了する。読み出し期間中は書き込みワード線信号ＷＷＬ及び書き込み信号ＷＥは低電位「０」のままで、変化しない。
【００７０】
（Ｂ）「１」読み出しの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、ビット線ＢＬへのプリチャージを終了する。メモリセルへの読み出しワード線信号ＲＷＬが高電位「1」となり、ビット線ＢＬはメモリセルデータ「１」を読み出し、高電位「１」となる。ビット線ＢＬのデータによりインバータ出力ＢＬＢは低電位「０」となり、読み出しトランジスタＮ１２はオフのため、データ線ＤＬは高電位「１」を維持することで、セルデータ「１」を読み出す。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣは低電位「０」に戻ることで読み出しが終了する。読み出し期間中は書き込みワード線信号ＷＷＬ及び書き込み信号ＷＥは低電位「０」のままで、変化しない。
【００７１】
（Ｃ）「０」書き込みの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、ビット線ＢＬへのプリチャージを終了する。データ線ＤＬが低電位「０」になるとともに、書き込み信号ＷＥが高電位「１」となることで書き込みトランジスタＮ１３を経由してビット線ＢＬは低電位「０」となる。メモリセルの読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬが高電位「1」となり、ビット線ＢＬのデータ「０」をメモリセルに書き込む。書き込みワード線信号ＷＷＬが低電位「０」となり、完全な「０」書き込みとなる。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣ、書き込み信号ＷＥは低電位「０」に戻り、データ線ＤＬ，ビット線ＢＬが高電位「１」に戻ることで「０」書き込みが終了する。
【００７２】
（Ｄ）「１」書き込みの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、ビット線ＢＬへのプリチャージを終了する。データ線ＤＬが高電位「１」のままで、書き込み信号ＷＥが高電位「１」となることで書き込みトランジスタＮ１３を経由してビット線ＢＬも高電位「１」を維持する。メモリセルの読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬが高電位「1」となり、ビット線ＢＬのデータ「１」をメモリセルに書き込む。書き込みワード線信号ＷＷＬが低電位「０」となり、完全な「１」をメモリセルに書き込む。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣ、書き込み信号ＷＥは低電位「０」に戻ることで「１」書き込みが終了する。
【００７３】
図１４（Ｂ）のセンスアンプＳＡ１２はセンスアンプＳＡ１１のデータ線ＤＬを読み出しデータ線ＲＤＬと書き込みデータ線ＷＤＬに分離したものであり、センスアンプとしての基本動作は同じであり、その動作説明は省略する。
【００７４】
本実施例のセンスアンプはメモリセルとのデータ伝達を１本のビット線で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、インバータ回路出力をデータ線に伝達する読み出しトランジスタと、インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータをビット線に伝達する書き込みトランジスタと、メモリセルがアクセスされないときにビット線を高電位にプリチャージするプリチャージトランジスタから構成される。
【００７５】
［第５実施例］
本発明の第５実施例はメモリセルとのデータのやり取りをデータ読み出し時には読み出しビット線、データ書き込み時には読み出しビット線と書き込みビット線で行うセンスアンプの実施例である。図１６（Ａ）には入出力回路とのデータ転送をデータ線ＤＬ及び反転書き込みデータ線ＷＤＬＢの２本で行うセンスアンプＳＡ２１の回路構成、図１６（Ｂ）には入出力回路とのデータ転送を読み出しデータ線ＲＤＬ、書き込みデータ線ＷＤＬ及び反転書き込みデータ線ＷＤＬＢの３本で行うセンスアンプＳＡ２２の回路構成、図１７にセンスアンプＳＡ２１の動作の一形態を示すタイムチャートを示す。
【００７６】
図１６（Ａ）センスアンプＳＡ２１の回路構成を説明する。メモリセルからの読み出しビット線ＲＢＬからのデータが入力されるインバータ回路はＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１から構成される。インバータからの出力ＢＬＢはＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のゲートに入力される。ＰＭＯＳトランジスタＰ１２はソースが電源電圧ＶＤＤに、ドレインが読み出しビット線ＲＢＬに接続され、オン時には読み出しビット線ＲＢＬをハイレベルに維持するビット線ハイレベル維持用のトランジスタである。ＮＭＯＳトランジスタＮ１２はソースが接地電位ＧＮＤに、ドレインがデータ線ＤＬに接続された読み出しトランジスタである。
【００７７】
データ線ＤＬと読み出しビット線ＲＢＬとの間、及び反転書き込みデータ線ＷＤＬＢと書き込みビット線ＷＢＬとの間にゲートに書き込み信号ＷＥが入力される書き込み用ＮＭＯＳトランジスタＮ１３及びＮ１４がそれぞれ接続される。さらに、書き込み信号ＷＥをゲート入力としソースを電源電圧ＶＤＤに、ドレインを書き込みビット線ＷＢＬに接続されたプリチャージ用のＰＭＯＳトランジスタＰ１４と、プリチャージ信号ＰＣをゲート入力としソースを電源電圧ＶＤＤに、ドレインを読み出しビット線ＲＢＬに接続されたプリチャージ用のＰＭＯＳトランジスタＰ１３とで構成される。
【００７８】
図１６（Ｂ）のセンスアンプＳＡ２２は、図１６（Ａ）のセンスアンプＳＡ２１におけるデータ線ＤＬが書き込みデータ線ＷＤＬと、読み出しデータ線ＲＤＬとに分離され構成される。書き込みデータ線ＷＤＬは書き込みトランジスタＮ１３に、読み出しデータ線ＲＤＬは読み出しトランジスタＮ１２にそれぞれ接続される。センスアンプＳＡ２１とＳＡ２２との違いは入出力回路又は中間回路の構成によるものでありセンスアンプとしての基本動作は同じである。
【００７９】
図１７はセンスアンプＳＡ２１の動作の一形態を示すタイムチャートを示す。本センスアンプＳＡ２１に適用できるメモリセルは限定されるものではないが、動作の一形態として第３実施例のメモリセルに適用した場合として説明する。
【００８０】
図１７（Ａ）「０」読み出し、（Ｂ）「１」読み出しに関しては、読み出し期間中には書き込みワード線信号ＷＷＬ及び書き込み信号ＷＥは低電位「０」のままで、反転書き込みデータ線ＷＤＬＢは高電位「１」のままで変化しない。従ってセンスアンプＳＡ２１の動作は、センスアンプＳＡ１１におけるビット線ＢＬを読み出しビット線ＲＢＬに読み換えるだけで、その動作はセンスアンプＳＡ１１同一である。その詳細な説明は省略する。
【００８１】
（Ｃ）「０」書き込みの場合：プリチャージ信号ＰＣ及び書き込み信号ＷＥが高電位「1」に変化することで、プリチャージトランジスタＰ１３及びＰ１４はオフし、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬへのプリチャージを終了する。データ線ＤＬは低電位「０」、反転書き込みデータ線ＷＤＬＢは高電位「１」になるとともに、書き込み信号ＷＥが高電位「１」となることで書き込みトランジスタＮ１３及びＮ１４を経由してそれぞれ読み出しビット線ＲＢＬは低電位「０」、書き込みビット線ＷＢＬは高電位「１」となる。メモリセルの読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬが高電位「1」となり、データ「０」をメモリセルに書き込む。読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬ、プリチャージ信号ＰＣ、書き込み信号ＷＥは低電位「０」に戻り、データ線ＤＬ，読み出しビット線ＲＢＬが高電位「１」に戻ることで「０」書き込みが終了する。
【００８２】
（Ｄ）「１」書き込みの場合：プリチャージ信号ＰＣ及び書き込み信号ＷＥが高電位「1」に変化することで、プリチャージトランジスタＰ１３及びＰ１４はオフし、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬへのプリチャージを終了する。データ線ＤＬは高電位「１」、反転書き込みデータ線ＷＤＬＢは低電位「０」になるとともに、書き込み信号ＷＥが高電位「１」となることで書き込みトランジスタＮ１３及びＮ１４を経由してそれぞれ読み出しビット線ＲＢＬは高電位「１」、書き込みビット線ＷＢＬは低電位「０」となる。メモリセルの読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬが高電位「1」となり、データ「１」をメモリセルに書き込む。読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬ、プリチャージ信号ＰＣ、書き込み信号ＷＥは低電位「０」に戻り、反転書き込みデータ線ＷＤＬＢ，書き込みビット線ＷＢＬが高電位「１」に戻ることで「１」書き込みが終了する。
【００８３】
本実施例のセンスアンプはメモリセルとのデータ伝達を読み出し時には読み出しビット線の１本で、書き込み時には読み出しビット線及び書き込みビット線の２本のビット線で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、インバータ回路出力をデータ線に伝達する読み出しトランジスタと、インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータを読み出し及び書き込みビット線に伝達するそれぞれの書き込みトランジスタと、読み出し及び書き込みビット線が有効でないときにそれぞれを高電位にプリチャージするプリチャージトランジスタから構成されるセンスアンプが得られる。
【００８４】
［第６実施例］
本発明の第６実施例は前述した第５実施例のセンスアンプをさらに改良したセンスアンプである。第５実施例のセンスアンプから書き込みビット線のプリチャージトランジスタを無くし、読み出しビット線のインバータ回路の出力に書き込みビット線を接続することを特徴とする。
【００８５】
図１８（Ａ）には入出力回路とのデータ転送をデータ線ＤＬ及び反転書き込みデータ線ＷＤＬＢの２本で行うセンスアンプＳＡ２３の回路構成図、図１８（Ｂ）には入出力回路とのデータ転送を読み出しデータ線ＲＤＬ、書き込みデータ線ＷＤＬ及び反転書き込みデータ線ＷＤＬＢの３本で行うセンスアンプＳＡ２４の回路構成図、図１９にセンスアンプＳＡ２３の動作の一形態を示すタイムチャートを示す。
【００８６】
図１８（Ａ）センスアンプＳＡ２３の回路構成は、前述したセンスアンプＳＡ２１との相違点は書き込みビット線ＷＢＬに接続されていた書き込みビット線のプリチャージトランジスタＰ１４を削除し、書き込みビット線ＷＢＬをインバータ回路の出力に接続し、インバータ回路によりプリチャージさせる点である。従って書き込みビット線ＷＢＬのプリチャージレベルは低電位「０」となる。その他の回路構成はセンスアンプ２１と同一のため詳述しない。図１８（Ｂ）に示すセンスアンプＳＡ２４はセンスアンプＳＡ２３のデータ線ＤＬを読み出しデータ線ＲＤＬと書き込みデータ線ＷＤＬに分離された構成が異なりだけで、他の構成、及び動作はセンスアンプＳＡ２３と同じである。
【００８７】
センスアンプＳＡ２３の動作につき説明する。図１９（Ａ）「０」読み出し、（Ｂ）「１」読み出し時の動作は、センスアンプＳＡ２１におけるインバータ回路出力ＢＬＢを、センスアンプＳＡ２３における書き込みビット線ＷＢＬに読み換えるだけで、その動作はセンスアンプＳＡ２１と同一である。同様に図１９（Ｃ）「０」書き込み、（Ｄ）「１」書き込みについては、書き込みビット線ＷＢＬのプリチャージレベルが低電位「０」になっている点以外はセンスアンプＳＡ２１と同様な動作を行う。その詳細な説明は省略する。
【００８８】
［第７実施例］
本発明の第７実施例は前述した第６実施例のセンスアンプＳＡ２４をさらに改良したセンスアンプである。書き込みビット線への書き込みデータの入力手段を改良したことを特徴とする。図２０にセンスアンプＳＡ２５の回路構成、図２１にセンスアンプＳＡ２５の動作の一形態を示すタイムチャートを示す。
【００８９】
図２０のセンスアンプＳＡ２５の回路構成は、前述したセンスアンプＳＡ２４との相違点は書き込みビット線ＷＢＬへの書き込みトランジスタＮ１４による書き込み方法が改良されている。書き込みトランジスタＮ１４のソースには接地電位ＧＮＤ、ゲートには書き込みデータ線ＷＤＬが接続され、書き込みデータ線ＷＤＬの信号レベルにより書き込みトランジスタＮ１４がオン又はオフすることで書き込みビット線ＷＢＬへの書き込みがなされる。
【００９０】
メモリセルからの読み出しビット線ＲＢＬからのセルデータが入力されるインバータ回路はＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１から構成される。インバータ回路からの出力は書き込みビット線ＷＢＬに接続されるとともに、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のゲートに入力される。ＰＭＯＳトランジスタＰ１２はソースが電源電圧ＶＤＤに、ドレインが読み出しビット線ＲＢＬに接続され、オン時には読み出しビット線ＲＢＬをハイレベルに維持するビット線ハイレベル維持用のトランジスタである。ＮＭＯＳトランジスタＮ１２はソースが接地電位ＧＮＤに、ドレインが読み出しデータ線ＲＤＬに接続された読み出しトランジスタである。
【００９１】
書き込みデータ線ＷＤＬと読み出しビット線ＲＢＬとの間にゲートに書き込み信号ＷＥが入力される書き込み用ＮＭＯＳトランジスタＮ１３が接続される。さらに、書き込みデータ線ＷＤＬをゲート入力としソースを接地電位ＧＮＤに、ドレインを書き込みビット線ＷＢＬに接続された書き込みトランジスタＮ１４が接続される。プリチャージ信号ＰＣをゲート入力としソースを電源電圧ＶＤＤに、ドレインを読み出しビット線ＲＢＬに接続されたプリチャージ用のＰＭＯＳトランジスタＰ１３とで構成される。
【００９２】
センスアンプＳＡ２５の動作につき図２１を参照して説明する。図２１（Ａ）「０」読み出し動作は：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、読み出しビット線ＲＢＬへのプリチャージを終了する。書き込みデータ線ＷＤＬを低電位「０」とし、書き込みトランジスタＮ１４をオフ状態とする。メモリセルへの読み出しワード線信号ＲＷＬが高電位「1」となり、読み出しビット線ＲＢＬはメモリセルデータ「０」を読み出す。読み出しビット線ＲＢＬのデータによりインバータ回路出力に接続された書き込みビット線ＷＢＬは高電位「1」となり、読み出しトランジスタＮ１２がオンし、読み出しデータ線ＲＤＬを低電位「０」とし、セルデータ「０」を読み出す。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣは低電位「０」に、書き込みデータ線ＷＤＬを高電位「１」に戻ることで読み出しが終了する。読み出し期間中は書き込みワード線信号ＷＷＬ及び書き込み信号ＷＥは低電位「０」のままで、変化しない。
【００９３】
（Ｂ）「１」読み出しの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、読み出しビット線ＲＢＬへのプリチャージを終了する。書き込みデータ線ＷＤＬを低電位「０」とし、書き込みトランジスタＮ１４をオフ状態とする。メモリセルへの読み出しワード線信号ＲＷＬが高電位「1」となり、読み出しビット線ＲＢＬはメモリセルデータ「１」を読み出す。読み出しビット線ＲＢＬのデータによりインバータ回路出力に接続された書き込みビット線ＷＢＬは低電位「０」となり、読み出しトランジスタＮ１２はオフのままで、読み出しデータ線ＲＤＬも高電位「１」を維持し、セルデータ「１」を読み出す。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣは低電位「０」に、書き込みデータ線ＷＤＬを高電位「１」に戻ることで読み出しが終了する。
【００９４】
（Ｃ）「０」書き込みの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、ビット線ＢＬへのプリチャージを終了する。書き込みデータ線ＷＤＬを低電位「０」とし、書き込みトランジスタＮ１４をオフ状態とする。書き込みデータ線ＷＤＬが低電位「０」になるとともに、書き込み信号ＷＥが高電位「１」となることで書き込みトランジスタＮ１３を経由して読み出しビット線ＲＢＬは低電位「０」となり、書き込みビット線ＷＢＬは高電位「１」となる。メモリセルの読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬが高電位「１」となり、読み出しビット線ＲＢＬのデータ「０」をメモリセルに書き込む。読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬ、プリチャージ信号ＰＣ、書き込み信号ＷＥは低電位「０」に、書き込みデータ線ＲＤＬが高電位「１」に戻ることで「０」書き込みが終了する。
【００９５】
（Ｄ）「１」書き込みの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、ビット線ＢＬへのプリチャージを終了する。書き込みデータ線ＷＤＬが高電位「１」のままで、書き込み信号ＷＥが高電位「１」となることで書き込みトランジスタＮ１３を経由して読み出しビット線ＲＢＬは高電位「１」となり、書き込みビット線ＷＢＬは低電位「０」となる。メモリセルの読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬが高電位「1」となり、読み出しビット線ＲＢＬのデータ「１」をメモリセルに書き込む。読み出しワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬ、プリチャージ信号ＰＣ、書き込み信号ＷＥは低電位「０」に戻ることで「１」書き込みが終了する。
【００９６】
［第８実施例］
本発明の第８実施例は第５実施例のセンスアンプＳＡ２１及びＳＡ２２を簡略化した実施例であり、書き込みビット線ＷＢＬと反転書き込みデータ線とを直接接続したことを特徴とする。図２２（Ａ）にセンスアンプＳＡ２６の回路構成図、図２２（Ｂ）にはセンスアンプＳＡ２７の回路構成図、図２３にセンスアンプＳＡ２６の動作の一形態を示すタイムチャートを示す。
【００９７】
図２２（Ａ）センスアンプＳＡ２６及び（Ｂ）センスアンプＳＡ２７の回路構成を説明する。図２２（Ａ）センスアンプＳＡ２６及び（Ｂ）センスアンプＳＡ２７と図１６（Ａ）センスアンプＳＡ２１及び（Ｂ）センスアンプＳＡ２２との回路構成を比較すると、センスアンプＳＡ２１及びＳＡ２２からトランジスタＰ１４及びトランジスタＮ１４が削除され、反転書き込みデータ線ＷＤＬＢと書き込みビット線ＷＢＬが直接接続された構成が異なり、他の回路構成は同一である。
【００９８】
また、図２３におけるセンスアンプＳＡ２６の動作を示すタイムチャートも図１７のセンスアンプＳＡ２１のタイムチャートと同一であり、同じ動作となるのでその説明は省略する。
【００９９】
［第９実施例］
本発明の第９実施例は、第５実施例のセンスアンプＳＡ２２を簡略化した実施例である。センスアンプＳＡ２２において、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬへの書き込みトランジスタとを削除し、反転書き込みデータ線ＷＤＬＢからの書き込みを行うことを特徴とする。図２４（Ａ）にセンスアンプＳＡ３１の回路構成、図２４（Ｂ）にはセンスアンプＳＡ３２の回路構成、図２５にセンスアンプＳＡ３１及びＳＡ３２の動作の一形態を示すタイムチャートを示す。
【０１００】
図２４（Ａ）センスアンプＳＡ３１及び（Ｂ）センスアンプＳＡ３２の回路構成を説明する。図２２（Ａ）センスアンプＳＡ３１と図１６（Ｂ）センスアンプＳＡ２２との回路構成を比較すると、センスアンプＳＡ２２から書き込みデータ線ＷＤＬと、書き込みトランジスタＮ１３が削除された回路がセンスアンプＳＡ３１である。さらに図２４（Ｂ）センスアンプＳＡ３２はセンスアンプ３１においてトランジスタＰ１４及びトランジスタＮ１４を削除し、反転書き込みデータ線ＷＤＬＢと書き込みビット線ＷＢＬが直接接続された構成であり、他の回路構成は同一である。従ってセンスアンプＳＡ３１及びＳＡ３２の動作するタイムチャートも同じとなる。
【０１０１】
図２５におけるセンスアンプＳＡ３１及びＳＡ３２の動作を説明する。（Ａ）「０」読み出しの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、読み出しビット線ＲＢＬへのプリチャージを終了する。メモリセルへの読み出しワード線信号ＲＷＬが高電位「1」となり、読み出しビット線ＲＢＬはメモリセルデータ「０」を読み出し、低電位「０」となる。読み出しビット線ＲＢＬのデータによりインバータ出力ＢＬＢは高電位「１」となり、読み出しトランジスタＮ１２がオンし、読み出しデータ線ＲＤＬを低電位「０」とし、セルデータ「０」を読み出す。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣは低電位「０」に戻ることで読み出しが終了する。読み出し期間中は書き込みワード線信号ＷＷＬ及び書き込み信号ＷＥは低電位「０」のままで、変化しない。
【０１０２】
（Ｂ）「１」読み出しの場合：プリチャージ信号ＰＣが高電位「1」に変化することで、プリチャージトランジスタＰ１３はオフし、読み出しビット線ＲＢＬへのプリチャージを終了する。メモリセルへの読み出しワード線信号ＲＷＬが高電位「１」となり、読み出しビット線ＲＢＬはメモリセルデータ「１」を読み出し、高電位「１」となる。読み出しビット線ＲＢＬのデータによりインバータ出力ＢＬＢは低電位「０」となり、読み出しトランジスタＮ１２はオフのまま、読み出しデータ線ＲＤＬも高電位「１」のままであり、セルデータ「１」を読み出す。読み出しワード線信号ＲＷＬ、プリチャージ信号ＰＣは低電位「０」に戻ることで読み出しが終了する。
【０１０３】
（Ｃ）「０」書き込みの場合：書き込み信号ＷＥが高電位「１」に変化することで、プリチャージトランジスタＰ１４はオフし、書き込みビット線ＷＢＬへのプリチャージを終了する。書き込み信号ＷＥが高電位「１」となり、反転書き込みデータ線ＷＤＬＢの高電位「１」が書き込みトランジスタＮ１４を経由して書き込みビット線ＷＢＬには高電位「１」が伝達される。メモリセルの書き込みワード線信号ＷＷＬが高電位「１」となり、書き込みビット線ＷＢＬのデータ「１」をメモリセルの第２データ記憶に書き込むことで第１データ記憶ノードには「０」書き込みされる。書き込み信号ＷＥは低電位「０」に戻ることで「０」書き込みが終了する。
【０１０４】
（Ｄ）「１」書き込みの場合：書き込み信号ＷＥが高電位「１」に変化することで、プリチャージトランジスタＰ１４はオフし、書き込みビット線ＷＢＬへのプリチャージを終了する。書き込み信号ＷＥが高電位「１」となり、反転書き込みデータ線ＷＤＬＢの低電位「０」が書き込みトランジスタＮ１４を経由して書き込みビット線ＷＢＬは低電位「０」と変える。メモリセルの書き込みワード線信号ＷＷＬが高電位「１」となり、書き込みビット線ＷＢＬのデータ「０」をメモリセルの第２データ記憶に書き込むことで第１データ記憶ノードには「１」書き込みされる。書き込みワード線信号ＷＷＬ、書き込み信号ＷＥは低電位「０」に戻ることで「１」書き込みが終了する。
【０１０５】
以上、半導体記憶装置を構成する各種のメモリセル、センスアンプにつき説明しました。次にこれらを使用した導体記憶装置を実現するためのレイアウトについて説明する。
【０１０６】
［第１０実施例］
本発明の第１０実施例は、半導体記憶装置におけるレイアウトとして、ＳＲＡＭセルのレイアウトの一実施例を示す。図２６には第２実施例に用いたＳＲＡＭセル（図１０）の１セル分のレイアウト、図２７には第３実施例に用いたＳＲＡＭセル（図１１（Ａ））の１セル分のレイアウト、図２８には第２実施例に用いたＳＲＡＭセル（図１０）の２セル分のレイアウト、図２９には第３実施例に用いたＳＲＡＭセル（図１１（Ａ））の２セル分のレイアウトを示す。さらに図３０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）にメモリセルを行列状に配置したセルアレイの一実施例を示す。
【０１０７】
図２６により説明する。ＳＲＡＭセルはＣＭＯＳで構成されるためＮＭＯＳトランジスタが形成されるＰｗｅｌｌ領域とＰＭＯＳトランジスタが形成されるＮｗｅｌｌ領域とを有する。本発明のＳＲＡＭセルはＰＭＯＳトランジスタ２個、ＮＭＯＳトランジスタ５個で構成されることから、図２６（Ａ）に示すように中央部にＮｗｅｌｌ領域、その両側にＰｗｅｌｌ領域とし、片側のＰｗｅｌｌ領域の高さが高く、１セルとしてはＬ字形の領域とする。図２６（Ｂ）に概略素子配置、（Ｃ）に信号線及び電源配線を示す。
【０１０８】
左側のＰｗｅｌｌ領域にはＮＭＯＳトランジスタＮ４、Ｎ５，Ｎ２を配置し、中央のＮｗｅｌｌ領域にはＰＭＯＳトランジスタＰ１，Ｐ２を配置し、右側のＰｗｅｌｌ領域にはＮＭＯＳトランジスタＮ１、Ｎ３が配置される。図２６（Ｂ）において、セル内の配線であるデータ記憶ノードＶ１及びＶ２に関する配線はセル内で完結するため図の実線で示され、それらの接続点を黒丸にて示す。
【０１０９】
図２６（Ｃ）の黒丸はコンタクトあるいはスルホールによる接続点を示し、ＳＲＡＭセルへの信号線及び電源配線の取り込み点である。信号線及び電源配線はＳＲＡＭセルの境界領域にてセルへ接続させる。トランジスタのゲートに入力されるワード線信号ＲＷＬ、書き込みワード線信号ＷＷＬ及び反転ワード線信号は図のＸ軸方向に配線される。トランジスタのドレイン又はソースに入力されるビット線及び電源配線はＹ軸方向に配線される。セル領域のＬ字型の高さの低い不連続となる辺の境界において電源電位ＶＤＤ及び接地電位で終端されている。
【０１１０】
図２７は第３実施例に用いたＳＲＡＭセル（図１１（Ａ））の１セル分のレイアウトを示し、（Ａ）に概略素子配置、（Ｂ）に信号線及び電源配線を示す。図２６との相違点は書き込みビット線が追加されている点が異なり、他のレイアウトは同じであり、その説明は省略する。
【０１１１】
図２８、図２９には、ＳＲＡＭセルの２セル分を積み上げた形のレイアウトを示す。２セルに対するレイアウトでは、１セル分のレイアウトを反転させて積み上げている。従って図においては上段が前記したレイアウトであり、下段のセルは境界に対しミラー配置されている。さらに反転ワード線信号ＷＬＢを２セルに対し共通化して、１本の信号線として取り込むために第２インバータのドライブトランジスタＮ２と、保持制御トランジスタＮ５との位置が変更されている。しかし、反転ワード線信号ＷＬＢの共通化及びドライブトランジスタＮ２と、保持制御トランジスタＮ５との位置変更はなくても良い。その他の（Ａ）概略素子配置、（Ｂ）信号線及び電源配線に関しては、図示のとおりである。
【０１１２】
図３０にメモリセルを複数配置したセルブロックのレイアウトを示す。図３０（Ａ）、（Ｂ）にはＸ方向に２ビット、Ｙ方向に８ビットである２×８ビットのセルブロックＡ，Ｂを示し、図３０（Ｃ）、（Ｄ）にはＸ方向に２ビット、Ｙ方向に２×８ビットである２×１６ビットのセルブロックＣ，Ｄを示す。図３０（Ａ）のセルブロックＡは、図２６又は図２７に示すメモリセルを３方向にそれぞれミラー反転させ、これらを４個積み上げ、２×８ビット構成としたセルブロックのレイアウトであり、セルブロックの終端はメモリセルのＬ字形の底の連続した辺となっている。図３０（Ｂ）のセルブロックＢは、図３０（Ａ）の変形であり、２×８ビット構成のセルブロックのレイアウトにおけるセルブロックの終端がメモリセルのＬ字形の不連続した辺となっている点が異なる。
【０１１３】
さらに図３０（Ｃ）、（Ｄ）には図２８又は図２９に示すメモリセルを３方向にそれぞれミラー反転させ、これらを４個積み上げ、２×１６ビット構成のセルブロックであり（Ｃ）のセルブロックＣは終端が連続、（Ｄ）のセルブロックＤの終端は不連続であるセルブロックのレイアウトを示す。ここでメモリセルをミラー反転させると、その中央部に空地となるセルの素子が配置されないスペースが生じ、セルの不連続となる。このスペースの辺は電源ＶＤＤ及び接地電位ＧＮＤで終端されている。
【０１１４】
本発明のセルレイアウトは、Ｌ字形領域に有し、セル境界領域において信号線及び電源配線をセル内に取り込む。さらにセル領域のＬ字型の高さの低い不連続となる辺の境界において電源電位ＶＤＤ及び接地電位で終端されている。これらのメモリセルをレイアウトすることで高速、超低電圧動作可能な半導体記憶装置が実現できる。
【０１１５】
［第１１実施例］
本発明の第１１実施例は、半導体記憶装置におけるレイアウトとして、センスアンプのレイアウトの一実施例を示す。本発明におけるセンスアンプはメモリセルをミラー配置したメモリセルの間に配置する。図３１〜図４８にその実施例を示す。
【０１１６】
図３１はセルブロックＡにおいてセンスアンプＳＡ１１を配置したレイアウト、図３２はセルブロックＡにおいてセンスアンプＳＡ２１を配置したレイアウト、図３３はセルブロックＡにおいてセンスアンプＳＡ２３を配置したレイアウト、図３４はセルブロックＡにおいてセンスアンプＳＡ２３を配置したレイアウト、図３５はセルブロックＢにおいてセンスアンプＳＡ２３を配置したレイアウトである。
【０１１７】
図３１においては、セルブロックＡの左右のそれぞれ８ビットのメモリセルに対して、センスアンプＳＡ２１が１つずつ配置レイアウトされる。しかしレイアウトとしては、それぞれの左右のスペースに分割して配置するだけではなく、セルブロックのスペースのうち上の部分のスペースを右側のセンスアンプのレイアウト領域、下の部分のスペースを左側のセンスアンプのレイアウト領域とする。このようにセルブロックの相手セル領域のスペースを使用することでセンスアンプ内の配線を１つのスペース内に収めることが出来る。センスアンプ内の配線を少なくするためには共有接続点を有する素子を近接配置させる。異なるスペースの配置されたユニットは入れ換えることも可能である。図示していないトランジスタＮ１３はセルブロックの上部及び下部にレイアウトされる。
【０１１８】
このレイアウトの特徴は隣のセル領域のスペースにもレイアウトし、さらにセンスアンプ内の信号であるインバータ回路出力ＢＬＢは隣のセル領域において配線する。接地電位ＧＮＤ配線の一部をＢＬＢの配線とし使用する一方、接地電位配線は複数の配線層で配線され、その配線層同士は接続されている。
【０１１９】
図３２においては、センスアンプＳＡ１１に比較して追加された書き込みビット線ＷＢＬ関係のトランジスタは、セルブロックの上部及び下部にレイアウトされる。
【０１２０】
図３３のレイアウトにおいても、図示していないトランジスタＮ１３，Ｎ１４は同様にセルブロックの上部及び下部にレイアウトされる。図３４のレイアウトは、インバータ回路を構成するトランジスタを同一スペースに配置し、プリチャージ信号を同一スペースに配置することでプリチャージ信号配線を１本削減できる。さらに図３５にはセルブロックの終端を不連続としたセルブロックＢにセンスアンプＳＡ２３レイアウトした一実施例である。図示していないトランジスタＮ１３，Ｎ１４は同様にセルブロックの上部及び下部にレイアウトされ、トランジスタＮ１４の配置時に書き込みワード線信号ＷＢＬで拡散層と接続され面積削減できる。
【０１２１】
さらに、図３６〜図４８にはこれらのメモリセルブロックと、そのセルに対して配置されたセンスアンプのレイアウト例を実施例として記載する。また図４７，４８はセルブロックＣの２×１６ビット構成に対するセンスアンプＳＡ１１，ＳＡ１２のレイアウトである。従って１６ビットに対して１個のセンスアンプを有する実施例である。
【０１２２】
本発明のレイアウトにおいては、メモリセルが配置されたセルブロック内のスペースにセンスアンプを構成する素子を分割して配置レイアウトされ、隣のメモリセル領域に配線層が配置される。
【０１２３】
［第１２実施例］
本発明の第１２実施例は、複数のセルブロックとサブワードデーコダとを備えたブロックが配置された半導体記憶装置に関する。図４９に半導体記憶装置全体、図５０にブロック、図５１にサブワード回路構成を示す。
【０１２４】
図４９の半導体記憶装置は８×Ｍ×Ｎワード×８ビット構成のメモリである。図示してない入出力回路からの制御信号により内部制御信号を生成するコントロールブロック、メーンワードライバ、ＹデコーダとデータＩＯ回路、メモリセルアレイから構成される（図４９（Ａ））。メモリセルアレイは図４９（Ｂ）に示す８×Ｍ×Ｎワード×８ビットのアレイはさらに複数の８ワード×８ビットのブロックから構成される。図４９（Ｃ）に示す８ワード×８ビットのブロックは、８ワードのサブワードドライバ、と４個の８ワード×２ビットのセルブロックからなる。
【０１２５】
図５０（Ａ）に示すように、８ワードのうちいずれかのワード線を選択するサブワードドライバと、８×８ビットのメモリブロックとからなる。また図５０は（Ｂ）には１６ワード構成を示す。ここで８ワード×２ビット構成のセルブロックには前述したセルブロック（Ａ）又は（Ｂ）が採用され、１６ワード×２ビット構成のセルブロックには前述したセルブロック（Ｃ）又は（Ｄ）が採用される。
【０１２６】
サブワードドライバＳＷＤはメーンワード信号として反転ワード線信号ＷＬＢと反転読み出しブロック選択信号ＲＰＢ、反転ワード線信号ＷＬＢと反転書き込みブロック選択信号ＷＰＢとを入力とする２入力ＮＯＲ回路からなり、それぞれの入力が低電位「０」の場合にはワード線が選択される。
【０１２７】
サブワードドライバＳＷＤ２は読み出し、書き込みワード線をそれぞれ２本備えて構成されている。メーンワード信号として反転ワード線信号ＷＬＢと反転読み出しブロック選択信号ＲＰＢ（１又は０）、反転ワード線信号ＷＬＢと反転書き込みブロック選択信号ＷＰＢ（１又は０）とを入力とする２入力ＮＯＲ回路を２組備え、それぞれの入力が低電位「０」の場合にはワード線が選択される。
【０１２８】
図５１にサブワードドライバの一実施例の回路構成を示す。読み出しサブワードドライバはメーンワード信号としての反転ワード線信号ＷＬＢと、読み出しブロック選択信号ＲＰと、反転読み出しブロック選択信号ＲＰＢとが入力される。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ1とからなるインバータ回路はメーンワード信号である反転ワード線信号ＷＬＢが入力され、負荷トランジスタＰ１のソースには読み出しブロック信号ＲＰが入力される。
【０１２９】
ドライブトランジスタＮ１のソースは接地電位ＧＮＤに接続され、トランジスタＰ１，Ｎ１のドレインから読み出しワード線信号ＲＷＬが出力される。さらにインバータの出力にはＮＭＯＳトランジスタＮ２のドレインが接続され、そのソースは接地電位ＧＮＤ、ゲートには反転読み出しブロック信号ＲＰＢが入力される。この回路構成においては２入力ＮＯＲ回路を３個のトランジスタで構成され、反転ワード線信号ＷＬＢと反転読み出しブロック選択信号ＲＰＢが低電位、読み出しブロック選択信号ＲＰが高電位の場合に読み出しワード線信号ＲＷＬが選択される。
【０１３０】
書き込みサブワードドライバはメーンワード信号としての反転ワード線信号ＷＬＢと、書き込みブロック選択信号ＷＰと、反転書き込みブロック選択信号ＷＰＢとが入力される。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ３とからなるインバータ回路はメーンワード信号である反転ワード線信号ＷＬＢが入力され、負荷トランジスタＰ２のソースには書き込みブロック信号ＷＰが入力される。
【０１３１】
ドライブトランジスタＮ３のソースは接地電位ＧＮＤに接続され、トランジスタＰ２，Ｎ３のドレインから書き込みワード線信号ＷＷＬが出力される。さらにインバータの出力にはＮＭＯＳトランジスタＮ４のドレインが接続され、そのソースは接地電位ＧＮＤ、ゲートには反転書き込みブロック信号ＷＰＢが入力される。
【０１３２】
この回路構成においては２入力ＮＯＲ回路を３個のトランジスタで構成され、反転ワード線信号ＷＬＢと反転書き込みブロック選択信号ＷＰＢが低電位、書き込みブロック選択信号ＷＰが高電位の場合に書き込みワード線信号ＷＷＬが選択される。
【０１３３】
本発明のサブワードドライバ回路はメーンワード信号、ブロック選択信号及び反転ブロック信号を入力とした３個のトランジスタから構成されるＮＯＲゲートからなる。また本発明の半導体記憶装置は前述したサブワードドライバ回路、又はセンスアンプ、又はメモリセルから構成されることにより超高速、超低電圧動作可能となる。
【０１３４】
以上、本願発明の実施例を図面により詳述してきたが、具体的な構成はこれらの実施例に限定されるものではなく、発明の要旨を逸脱しない範囲の変更があっても含まれる。例えば、センスアンプはメモリセルとしてＳＲＡＭセルのみでなく読み出しビット線が１本である全てのメモリセルに適用可能である。
【産業上の利用可能性】
【０１３５】
本発明による半導体記憶装置は、そのメモリセルとしてデータ記憶ノードに接続するトランジスタによりデータ記憶ノードのデータ保持を、保持持続の際には「静的」に、アクセスの際には「動的」にと、動作状態に応じてデータ保持方法を切り替えることによって、読み出し操作に伴う記憶データの破壊を防止している。センスアンプはビット線の１入力で読み出す新規の構成とし、メモリセルアレイ中に分割した配置した。超高速、超低電圧にて動作する半導体記憶装置を小面積で効率よく実現でき、すべての半導体記憶装置に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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