(57)【要約】【課題】  少なくとも２つの選択ＩＯブロックから選択したＩＯブロックのパッドの利用を可能にしながらリーク電流の発生が防止された半導体集積回路、その半導体集積回路の試験方法、およびその半導体集積回路が搭載された半導体集積回路パッケージを提供する。【解決手段】  入力モードにされた第１の専用ＩＯバッファ１１０に接続されたパッド１０１に入力された信号を、第１の専用ＩＯバッファ１１０が有する三値入力バッファから共通の信号線１３に出力し、この信号を、出力モードにされた第２の専用ＩＯバッファ２１０が有する三値出力バッファを経由して、その第２の専用ＩＯバッファ２１０が有する三値入力バッファに供給して、その入力電圧を確定する。【選択図】  図１
2010187339.tif 000002
【特許請求の範囲】
【請求項１】
制御信号によって１つが入力モードに、他が出力モードになる少なくとも２つの選択ＩＯブロックを含む複数のＩＯブロックを有する半導体集積回路であって、
前記選択ＩＯブロックのそれぞれが、
入力モードにおいて対応するパッドに入力された信号を共通の信号線に出力し、出力モードにおいて該出力が禁止される三値入力バッファと、
出力モードにおいて前記共通の信号線の信号を前記三値入力バッファの入力に供給し、入力モードにおいて該供給が禁止される三値出力バッファとを有することを特徴とする半導体集積回路。
【請求項２】
前記三値入力バッファが、入力モードと出力モードとの両方において入力端子に入力された信号を出力する第１の入力バッファと、入力モードにおいて該第１の入力バッファの出力を前記共通の信号線に出力し、出力モードにおいて該出力が禁止される第２の入力バッファとを含むことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記複数のＩＯブロックが、前記選択ＩＯブロックに加えて、前記第１の入力バッファと前記三値出力バッファとの組み合わせを双方向バッファとして備えた双方向ＩＯブロックを含むことを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記少なくとの２つの選択ＩＯブロックのそれぞれが、信号の振幅を減少させる入力用レベル変換回路と、信号の振幅を増大させる出力用レベル変換回路とを含むことを特徴とする請求項１記載の半導体集積回路。
【請求項５】
請求項１ないし４のいずれか１つの半導体集積回路の試験方法であって、
前記制御信号によって入力モードにした前記選択ＩＯブロックのパッドに外部から信号を印加するとともに、出力モードにした前記選択ＩＯブロックのパッドを未接続にして、前記半導体集積回路の試験を行うことを特徴とする半導体集積回路の試験方法。
【請求項６】
請求項１ないし４のいずれか１つの半導体集積回路が搭載された半導体集積回路パッケージであって、
前記制御信号によって入力モードになる前記選択ＩＯブロックのパッドに前記パッケージの端子からの接続が行われ、出力モードになる前記選択ＩＯブロックのパッドが未接続であることを特徴とする半導体集積回路パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、その半導体集積回路の試験方法、およびその半導体集積回路が搭載された半導体集積回路パッケージに関する。
【背景技術】
【０００２】
半導体集積回路では、通常、その各辺に沿ってパッドが配置される。この半導体集積回路が搭載されたパッケージでは、例えばワイヤボンディングを用いて接続を行うときに、各辺への接続の密度を均一にするために、全ての辺に沿って配置したパッドを利用して接続を行うことが好ましい。しかしながら、半導体集積回路は、パッケージに搭載する前に、プローブピンをパッドに接触させてテスト（プローブテスト）を行うことが一般的である。このとき、半導体集積回路の種類によっては、利用できるパッドが制限される場合がある。
【０００３】
例えば、撮像素子が搭載された半導体集積回路のテストを行なうには、プローブピンをパッドに接触させた状態にし、撮像素子に映像を投影して得られた出力をテスタ内部に取り込んで良否判定を行なう。ここで、テスト時間の短縮のために、複数のチップを同時にテストする手法が用いられる。しかしながら、複数のチップを同時にテストする場合、これら複数のチップそれぞれの撮像素子に対する投影画像への悪影響を及ぼさないように、パッドにプローブピンを接触（針立て）させる必要がある。例えば、同一の半導体基板の表面に縦方向に並んで形成された複数の半導体集積回路を同時にテストする場合、半導体集積回路の左右の辺に沿って配置されたパッドのみを利用する。
【０００４】
しかし、パッケージでの接続においても、テスト時に利用した左右の辺に沿って配置されたパッドしか利用できないとすると、左右の辺への接続の密度が高くなりすぎて、接続が困難になる場合がある。
【０００５】
例えば、特許文献１には、同一の入出力信号に対して複数個のボンディングパッドを設け、各ボンディングパッドの内部信号ラインにそれぞれボンディングパッド選択回路を設け、内部設定に応じて特定のボンディングパッドを内部信号ラインに接続し、不使用のボンディングパッドを内部信号ラインから分離する技術が提案されている（第２ぺ一ジ左下欄〜右下欄）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−２５４１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１の技術を利用することにより、同一の信号に対して左右の辺と上下の辺との両方にパッドを設け、テスト時には左右の辺のパッドを利用して同時測定を可能にし、パッケージでは上下の辺のパッドを利用して、接続密度の均一化を図ることが考えられる。しかし、現実には以下の問題があり、特許文献１の技術をそのまま利用することはできない。
【０００８】
特許文献１には記載されていないが、現実の半導体集積回路では、それぞれのパッドに対応して、入力バッファや、外部の信号のレベルと半導体集積回路内の信号のレベルとの間の変換を行うレベル変換回路を含む、ＩＯブロックが設けられる。入力バッファやレベル変換回路は、ＣＭＯＳ技術を利用した回路の場合、入力信号の電圧レベルが電源もしくはＧＮＤのレベルで固定されている場合には、実質的にリーク電流が流れない。ところが、特許文献１に記載されたように、不使用のパッドを内部信号ラインから分離しただけでは、その不使用のパッドに対応して設けられた入力バッファやレベル変換回路の入力信号の電圧レベルは、一定に定まらない不定状態になる。この場合には、入力バッファやレベル変換回路に大きなリーク電流が流れる可能性がある。
【０００９】
このため、特許文献１の技術を利用しただけでは、半導体集積回路のリーク電流が大きくなり、実用に供することはできない。
【００１０】
本発明は、上記事情に鑑み、複数のパッドから選択されたパッドの利用を可能にしながらリーク電流の発生が防止された半導体集積回路、その半導体集積回路の試験方法、およびその半導体集積回路が搭載された半導体集積回路パッケージを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明の半導体集積回路は、制御信号によって１つが入力モードに、他が出力モードになる少なくとも２つの選択ＩＯブロックを含む複数のＩＯブロックを有する半導体集積回路であって、
上記選択ＩＯブロックのそれぞれが、
入力モードにおいて対応するパッドに入力された信号を共通の信号線に出力し、出力モードにおいてその出力が禁止される三値入力バッファと、
出力モードにおいて上記共通の信号線の信号を上記三値入力バッファの入力に供給し、入力モードにおいてその供給が禁止される三値出力バッファとを有することを特徴とする。
【００１２】
本発明の半導体集積回路では、制御信号によって、少なくとも２つの選択ＩＯブロック（便宜上、第１，第２の選択ＩＯブロックと称する）のうちの、例えば、第１の選択ＩＯブロックが入力モードに、第２の選択ＩＯブロックが出力モードにされる。また、入力モードにされた第１の選択ＩＯブロックに接続されたパッドに入力された信号が、この第１の選択ＩＯブロックが有する三値入力バッファから共通の信号線に出力される。ここで、出力モードにされた第２の選択ＩＯブロックに接続されたパッドに信号が供給されない場合であっても、上記共通の信号線に出力された信号が、第２の選択ＩＯブロックが有する三値出力バッファを経由して、その第２の選択ＩＯブロックが有する三値入力バッファに供給される。このため、出力モードにされた第２の選択ＩＯブロックが有する三値入力バッファの入力電圧が確定される。従って、リーク電流の発生が防止される。
【００１３】
ここで、上記三値入力バッファが、入力モードと出力モードとの両方において入力端子に入力された信号を出力する第１の入力バッファと、入力モードにおいてその第１の入力バッファの出力を上記共通の信号線に出力し、出力モードにおいてその出力が禁止される第２の入力バッファとを含むことが好ましい。
【００１４】
そしてさらに、上記複数のＩＯブロックが、上記選択ＩＯブロックに加えて、上記第１の入力バッファと上記三値出力バッファとの組み合わせを双方向バッファとして備えた双方向ＩＯブロックを含むことが好ましい。
【００１５】
このようにすると、ライブラリに用意された双方向バッファと三値入力バッファとを組み合わせて、双方向ＩＯブロックを構成することができるため、設計の手間が削減される。
【００１６】
さらに、上記少なくとも２つの選択ＩＯブロックのそれぞれが、信号の振幅を減少させる入力用レベル変換回路と、信号の振幅を増大させる出力用レベル変換回路とを含むことも好ましい。
【００１７】
このようにすると、外部からパッドに入力される信号の振幅と半導体集積回路内部の信号の振幅とが異なっている場合、好適に利用することができる。
【００１８】
また、上記目的を達成する本発明の半導体集積回路の試験方法は、請求項１ないし４のいずれか１つの半導体集積回路の試験方法であって、
上記制御信号によって入力モードにした上記選択ＩＯブロックのパッドに外部から信号を印加するとともに、出力モードにした上記選択ＩＯブロックのパッドを未接続にして、上記半導体集積回路の試験を行うことを特徴とする。
【００１９】
このようにして、少なくとも２つの選択ＩＯブロックから選択した選択ＩＯブロックのパッドに外部から信号を印加するとともに、他方の選択ＩＯブロックのパッドを未接続にして、半導体集積回路の試験を行うことができる。しかも、リーク電流の発生を防止することができる。
【００２０】
さらに、上記目的を達成する本発明の半導体集積回路パッケージは、請求項１ないし４のいずれか１つの半導体集積回路が搭載された半導体集積回路パッケージであって、
上記制御信号によって入力モードになる上記選択ＩＯブロックのパッドに上記パッケージの端子からの接続が行われ、出力モードになる上記選択ＩＯブロックのパッドが未接続であることを特徴とする。
【００２１】
このように、本発明の半導体集積回路パッケージでは、少なくとも２つの選択ＩＯブロックから選択した一方の選択ＩＯブロックのパッドヘの接続を行い、他方の選択ＩＯブロックのパッドを未接続にすることができる。しかも、リーク電流の発生を防止することができる。
【発明の効果】
【００２２】
本発明によれば、少なくとも２つの選択ＩＯブロックから選択したＩＯブロックのパッドの利用を可能にしながら、リーク電流の発生を防止することができる半導体集積回路、半導体集積回路の試験方法、および半導体集積回路パッケージを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態の半導体集積回路の構成を示す図である。
【図２】第１の専用ＩＯバッファの構成を示す図である。
【図３】本発明の専用ＩＯバッファの内部の具体的な構成の一例を示す図である。
【図４】本発明の一実施形態の半導体集積回路の試験の構成を示す図である。
【図５】本発明の一実施形態の半導体集積回路パッケージの構成を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。
【００２５】
図１は、本発明の一実施形態の半導体集積回路の構成を示す図である。
【００２６】
図１に示す半導体集積回路１０は、撮像素子が搭載された半導体集積回路であり、この半導体集積回路１０には、第１，第２の選択ＩＯブロック１００，２００（本発明にいう２つの選択ＩＯブロックの一例に相当）と、コア部１１と、インバータ１２と、信号線１３とが備えられている。信号線１３は、第１，第２の選択ＩＯブロック１００，２００に共通に接続されている。第１の選択ＩＯブロック１００には、第１のパッド１０１と第１の専用ＩＯバッファ１１０が備えられている。また、第２の選択ＩＯブロック２００には、第２のパッド２０１と第２の専用ＩＯバッファ２１０が備えられている。尚、実際には、半導体集積回路１０は、第１，第２の選択ＩＯブロック１００，２００を含む複数のＩＯブロックを有するが、図面を簡略化するために、ここでは第１，第２の選択ＩＯブロック１００，２００のみ示す。コア部１１には、制御信号ＥＮＬを生成する制御回路や、撮像素子ならびに、撮像素子の動作に必要な周辺回路（いずれも不図示）が備えられている。
【００２７】
第１，第２の専用ＩＯバッファ１１０，２１０には、制御信号ＥＮＬが、一方は直接、他方はインバータ１２で反転されてから、供給される。これにより、一方は入力モード、他方は出力モードになる。制御信号ＥＮＬを、コア部１１内に設けた制御回路から供給するのではなく、パッドを利用して半導体集積回路１０の外部から入力することも可能である。ここで、第１の専用ＩＯバッファ１１０の構成について、図２を参照して説明する。尚、第２の専用ＩＯバッファ２１０の構成も、第１の専用ＩＯバッファ１１０の構成と同様である。
【００２８】
図２は、第１の専用ＩＯバッファの構成を示す図である。
【００２９】
図２に示す第１の専用ＩＯバッファ１１０には、三値入力バッファ１１１と、三値出力バッファ１１２と、インバータ１１３と、レベル変換部１１４とが備えられている。
【００３０】
三値入力バッファ１１１は、第１の入力バッファ１１１＿１と第２の入力バッファ１１１＿２から構成されている。また、レベル変換部１１４は、入力用レベル変換回路１１４＿１と出力用レベル変換回路１１４＿２から構成されている。尚、この図２には、図１にも示すパッド１０１および信号線１３も示されている。入力用レベル変換回路１１４＿１と三値入力パッファ１１１は、パッド１０１と信号線１３との間に直列に接続され、第１の専用ＩＯバッファ１１０が入力モードのときに、パッド１０１から入力された信号を信号線１３に出力する。三値出力バッファ１１２と出力用レベル変換回路１１４＿２は、信号線１３とパッド１０１との間に直列に接続され、第１の専用ＩＯバッファ１１０が出力モードのときに、信号線１３から入力された信号をパッド１０１に供給する。パッド１０１には、０Ｖもしくは例えば３．３ＶのＩＯ電源電圧を有する入力信号もしくは出力信号（以下、信号ＩＯと称する）が印加される。一方、図１に示すコア部１１に設けられた回路には、例えば１．５Ｖのコア電源電圧が供給されて動作する。信号線１３は、半導体集積回路１０のコア部１１に接続され、その信号ＺＡが、例えば周辺回路に供給される。
【００３１】
入力用レベル変換回路１１４＿１は、パッド１０１に入力されたＩＯ電源電圧の振幅の信号をコア電源電圧の振幅の信号に変換して出力する。一方、出力用レベル変換回路１１４＿２は、コア電源電圧の振幅の信号をＩＯ電源電圧の振幅の信号に変換して出力する。
【００３２】
ここで、第１の専用ＩＯバッファ１１０に、‘Ｈ’レベルの制御信号ＥＮＬが入力されると、第１の専用ＩＯバッファ１１０は入力モードになる。詳細には、第２の入力バッファ１１１＿２がイネーブル状態になるとともに三値出力バッファ１１２がディセーブル状態になる。このため、パッド１０１に入力されたＩＯ電源電圧の振幅の信号が入力用レベル変換回路１１４＿１でコア電源電圧の振幅の信号に変換され、この変換された信号が第１の入力バッファ１１１＿１，第２の入力バッファ１１１＿２を経由して信号線１３に信号ＺＡとして出力される。また、この信号ＺＡは、三値出力バッファ１１２に入力されるが、三値出力バッファ１１２はディセーブル状態にあるため、この三値出力バッファ１１２からの信号ＺＡの出力は禁止される。
【００３３】
一方、第１の専用ＩＯバッファ１１０に、‘Ｌ’レベルの制御信号ＥＮＬが入力されると、第１の専用ＩＯバッファ１１０は出力モードになる。詳細には、第２の入力バッファ１１１＿２がディセーブル状態になるとともに三値出力バッファ１１２がイネーブル状態になる。このため、信号線１３の信号ＺＡが三値出力バッファ１１２から出力される。出力された信号ＺＡの振幅は出力用レベル変換回路１１４＿２でＩＯ電源電圧の振幅に変換されてパッド１０１に供給される。また、パッド１０１に供給された信号は、入力用レベル変換回路１１４＿１の入力に供給され、さらに、入力用レベル変換回路１１４＿１を経由して、第１の入力バッファ１１１＿１の入力に供給される。この信号は、さらに、第１の入力バッファ１１１＿１を経由して第２の入力バッファ１１１＿２に入力される。第２の入力バッファ１１１＿２はディセーブル状態にあるため、この第２の入力バッファ１１１＿２からの信号の出力は禁止される。再び図１を参照して説明を続ける。
【００３４】
図１に示すように、第１，第２の選択ＩＯブロック１００，２００を構成する第１，第２の専用ＩＯバッファ１１０，２１０に互いに反対のレベルの制御信号ＥＮＬが供給されることにより、例えば第１の専用ＩＯバッファ１１０が入力モード、第２の専用ＩＯバッファ２１０が出力モードになる。そして、入力モードにされた第１の専用ＩＯバッファ１１０に接続されたパッド１０１に、半導体集積回路１０の外部から信号が印加され、出力モードにされた第２の専用ＩＯバッファ２１０に接続されたパッド２０１は未接続にされる。
【００３５】
出力モードにされた第２の専用ＩＯバッファ２１０に接続されたパッド２０１には、外部からの信号の供給は行なわれない。従って、仮に、第２の専用ＩＯバッファ２１０を構成する三値出力バッファを経由したパッド２０１への信号線１３への信号ＺＡの供給が行なわれなかった場合は、第２の専用ＩＯバッファ２１０を構成する入力用レベル変換回路および三値入力バッファの入力電圧が不定になり、リーク電流が発生する恐れがある。しかし、本実施形態では、三値出力バッファを経由して信号線１３に信号ＺＡが第２の専用ＩＯバッファ２１０のパッド２０１に供給されるため、第２の専用ＩＯバッファ２１０を構成する入力用レベル変換回路の入力電圧および三値入力バッファの入力電圧が確定される。従って、第２の専用ＩＯバッファ２１０におけるリーク電流の発生が防止される。
【００３６】
図３は、第１，第２の専用ＩＯバッファの内部の具体的な構成の一例を示す図である。
【００３７】
図３に示す専用ＩＯバッファ３１０には、双方向バッファ３１０ａと、三値入力バッファ３１１＿２と、インバータ３１３とが備えられている。双方向バッファ３１０ａは、入力用レベル変換回路の機能を有する入力バッファ３１１＿１と、出力用レベル変換回路３１４＿２と、三値出力バッファ３１２とから構成されている。
【００３８】
図２には、信号線１３とパッド１０１との間に、三値出力バッファ１１２と出力用レベル変換回路１１４＿２とが、この順に接続された構成を示した。一方、図３に示す専用ＩＯバッファ３１０では、出力用レベル変換回路３１４＿２と三値出力バッファ３１２とが、この順に、信号線１３とパッド１０１との間に接続されている。また、図２には、入力用レベル変換回路１１４＿１と第１の入力バッファ１１１＿１とを分けて構成した例を示した。一方、図３に示す専用ＩＯバッファ３１０は、両者の機能を兼ねる入力バッファ３１１＿１を用いて構成されている。このように、図２に概念的な構成を示した専用ＩＯバッファは、具体的には、『入力モードのときに、パッド１０１から入力された信号を入力用レベル変換回路と三値入力バッファとを経由して信号線１３に出力し、出力モードのときに、信号線１３から入力された信号を三値出力バッファ１１２と出力用レベル変換回路とを経由してパッド１０１に出力する』という機能を果たすものであれば、さまざまに構成することが可能である。
【００３９】
入力バッファ３１１＿１には、ＩＯ電源電圧ＶＤＤＨ（例えば３．３Ｖ）とグラウンドＧＮＤとの間に配備されたＰＭＯＳトランジスタ３１１＿１ａおよびＮＭＯＳトランジスタ３１１＿１ｂが備えられている。ＰＭＯＳトランジスタ３１１＿１ａおよびＮＭＯＳトランジスタ３１１＿１ｂのゲートは共通接続されてパッド１０１に接続されている。また、この入力バッファ３１１＿１には、コア電源電圧ＶＤＤＬ（例えば１．５Ｖ）とグラウンドＧＮＤとの間に配備されたＰＭＯＳトランジスタ３１１＿１ｃおよびＮＭＯＳトランジスタ３１１＿１ｄが備えられている。ＰＭＯＳトランジスタ３１１＿１ｃおよびＮＭＯＳトランジスタ３１１＿１ｄのゲートは、ＰＭＯＳトランジスタ３１１＿１ａおよびＮＭＯＳトランジスタ３１１＿１ｂの接続点に接続されている。
【００４０】
また、出力用レベル変換回路３１４＿２には、ＩＯ電源電圧ＶＤＤＨとグラウンドＧＮＤとの間に配備されたＰＭＯＳトランジスタ３１４＿２ａおよびＮＭＯＳトランジスタ３１４＿２ｂが備えられている。また、この出力用レベル変換回路３１４＿２には、ＩＯ電源電圧ＶＤＤＨとグラウンドＧＮＤとの間に配備されたＰＭＯＳトランジスタ３１４＿２ｃおよびＮＭＯＳトランジスタ３１４＿２ｄが備えられている。ＰＭＯＳトランジスタ３１４＿２ａのゲートは、ＰＭＯＳトランジスタ３１４＿２ｃおよびＮＭＯＳトランジスタ３１４＿２ｄの接続点に接続されている。また、ＰＭＯＳトランジスタ３１４＿２ｃのゲートは、ＰＭＯＳトランジスタ３１４＿２ａおよびＮＭＯＳトランジスタ３１４＿２ｂの接続点に接続されている。さらに、ＮＭＯＳトランジスタ３１４＿２ｄのゲートは、信号線１３に接続されている。また、この出力用レベル変換回路３１４＿２には、コア電源電圧ＶＤＤＬが供給されるインバータ３１４＿２ｅが備えられている。このインバータ３１４＿２ｅは、入力がＮＭＯＳトランジスタ３１４＿２ｄのゲートに、出力がＮＭＯＳトランジスタ３１４＿２ｂのゲートに接続されている。
【００４１】
さらに、三値出力バッファ３１２には、ＩＯ電源電圧ＶＤＤＨとグラウンドＧＮＤとの間に配備されたＰＭＯＳトランジスタ３１２ａおよびＮＭＯＳトランジスタ３１２ｂと、ナンドゲート３１２ｃと、ノアゲート３１２ｄと、インバータ３１２ｅとが備えられている。ノアゲート３１２ｄおよびインバータ３１２ｅには、制御信号ＥＮＬが入力される。
【００４２】
また、専用ＩＯバッファ３１０を構成する三値入力バッファ３１１＿２には、コア電源電圧ＶＤＤＬとグラウンドＧＮＤとの間に配備されたＰＭＯＳトランジスタ３１１＿２ａおよびＮＭＯＳトランジスタ３１１＿２ｂと、ナンドゲート３１１＿２ｃと、ノアゲート３１１＿２ｄと、インバータ３１１＿２ｅとが備えられている。ノアゲート３１１＿２ｄおよびインバータ３１１＿２ｅには、インバータ３１３を経由して制御信号ＥＮＬが入力される。ここで、ＩＯ電源電圧ＶＤＤＨが供給される回路はＩＯ用の高耐圧トランジスタで構成されており、コア電源電圧ＶＤＤＬが供給される回路はコア用の低耐圧トランジスタで構成されている。
【００４３】
なお、図３には、１０電源電圧ＶＤＤＨが供給される三値出力バッファ３１２に、コア電源電圧の振幅の制御信号ＥＮＬがそのまま供給されるように示した。しかし実際には、三値出力バッファ３１２には、制御信号ＥＮＬを、例えば出力用レベルシフト回路３１４＿２と同様の構成のレベルシフト回路を利用して、ＩＯ電源電圧の振幅の信号に変換して供給することが好ましい。
【００４４】
この専用ＩＯバッファ３１０では、‘Ｈ’レベルの制御信号ＥＮＬが入力されると入力モードになる。即ち、専用ＩＯバッファ３１０に‘Ｈ’レベルの制御信号ＥＮＬが入力されると、三値出力バッファ３１２，三値入力バッファ３１１＿２は、ディセーブル状態，イネーブル状態となる。
【００４５】
ここで、パッド１０１に‘Ｌ’レベルの信号ＩＯが入力されると、入力バッファ３１１＿１を構成するＰＭＯＳトランジスタ３１１＿１ａ，ＮＭＯＳトランジスタ３１１＿１ｂがオン状態，オフ状態になり、さらにＰＭＯＳトランジスタ３１１＿１ｃ，ＮＭＯＳトランジスタ３１１＿１ｄがオフ状態，オン状態になるため、入力バッファ３１１＿１から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号は、三値入力バッファ３１１＿２を構成するナンドゲート３１１＿２ｃに入力されるため、ナンドゲート３１１＿２ｃから‘Ｈ’レベルの信号が出力される。このため、ＰＭＯＳトランジスタ３１１＿２ａはオフ状態になる。また、ノアゲート３１１＿２ｄには、この‘Ｌ’レベルの信号が入力されるともに‘Ｌ’レベルの制御信号ＥＮＬが入力されるため、ノアゲート３１１＿２ｄから‘Ｈ’レベルの信号が出力される。このため、ＮＭＯＳトランジスタ３１１＿２ｂはオン状態になる。従って、‘Ｌ’レベルの信号ＺＡが信号線１３に出力される。
【００４６】
一方、パッド１０１に‘Ｈ’レベルの信号ＩＯが入力されると、入力バッファ３１１＿１からコア電源電圧の振幅の‘Ｈ’レベルの信号が出力される。‘Ｈ’レベルの信号は、三値入力バッファ３１１＿２を構成するナンドゲート３１１＿２ｃ，ノアゲート３１１＿２ｄに入力される。このため、ナンドゲート３１１＿２ｃ，ノアゲート３１１＿２ｄからともに‘Ｌ’レベルの信号が出力される。従って、ＰＭＯＳトランジスタ３１１＿２ａ，ＮＭＯＳトランジスタ３１１＿２ｂがオン状態，オフ状態になり、‘Ｈ’レベルの信号ＺＡが信号線１３に出力される。このように、専用ＩＯバッファ３１０に‘Ｈ’レベルの制御信号ＥＮＬが入力されると、この第３の専用ＩＯバッファ３１０は入力モードになり、パッド１０１に入力された信号ＩＯが入力バッファ３１１＿１でコア電源電圧の振幅の信号に変換されて、三値入力バッファ３１１＿２から信号線１３に信号ＺＡとして出力される。
【００４７】
また、専用ＩＯバッファ３１０に‘Ｌ’レベルの制御信号ＥＮＬが入力されると、出力モードになる。すなわち、三値入力バッファ３１１＿２，三値出力バッファ３１２は、ディセーブル状態，イネーブル状態となる。
【００４８】
ここで、信号線１３には、図示しない他の専用ＩＯバッファから信号ＺＡが印加される。この信号ＺＡが‘Ｌ’レベルの場合は、出力用レベル変換回路３１４＿２を構成するＮＭＯＳトランジスタ３１４＿２ｄ，ＰＭＯＳトランジスタ３１４＿２ａがオフ状態，ＮＭＯＳトランジスタ３１４＿２ｂ，ＰＭＯＳトランジスタ３１４＿２ｃがオン状態になるため、出力用レベル変換回路３１４＿２から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号は、三値出力バッファ３１２を構成するナンドゲート３１２ｃに入力されるため、ナンドゲート３１２ｃから‘Ｈ’レベルの信号が出力される。このため、ＰＭＯＳトランジスタ３１２ａはオフ状態になる。また、ノアゲート３１２ｄには、この‘Ｌ’レベルの信号が入力されるとともに‘Ｌ’レベルの制御信号ＥＮＬが入力されるため、ノアゲート３１２ｄから‘Ｈ’レベルの信号が出力される。このため、ＮＭＯＳトランジスタ３１２ｂはオン状態になる。従って、‘Ｌ’レベルの信号がパッド１０１に供給される。
【００４９】
一方、信号線１３の信号ＺＡが‘Ｈ’レベルの場合は、出力用レベル変換回路３１４＿２を構成するＮＭＯＳトランジスタ３１４＿２ｄ，ＰＭＯＳトランジスタ３１４＿２ａがオン状態，ＮＭＯＳトランジスタ３１４＿２ｂ，ＰＭＯＳトランジスタ３１４＿２ｃがオフ状態になるため、出力用レベル変換回路３１４＿２からＩＯ電源電圧の振幅の‘Ｈ’レベルの信号が出力される。この‘Ｈ’レベルの信号が、三値出力バッファ３１２を構成するナンドゲート３１２ｃの一方の入力に入力される。ナンドゲート３１２ｃの他方の入力には、‘Ｈ’レベルの制御信号ＥＮＬが入力されているため、ナンドゲート３１２ｃから‘Ｌ’レベルの信号が出力される。このため、ＰＭＯＳトランジスタ３１２ａはオン状態になる。また、ノアゲート３１２ｄにも‘Ｈ’レベルの信号が入力されるため、ノアゲート３１２ｄから‘Ｌ’レベルの信号が出力される。このため、ＮＭＯＳトランジスタ３１２ｂはオフ状態になる。従って、‘Ｈ’レベルの信号がパッド１０１に供給される。このように、専用ＩＯバッファ３１０に‘Ｌ’レベルの制御信号ＥＮＬが入力されると、この専用ＩＯバッファ３１０は出力モードになり、信号ＺＡが出力用レベル変換回路３１２でＩＯ電源電圧の振幅の信号に変換されて、パッド１０１に供給される。そして、この信号が、パッド１０１に接続された入力バッファ３１１＿１の入力に供給される。
【００５０】
ここで、仮に、信号線１３の信号ＺＡがパッド１０１に供給されない場合、入力バッファ３１１＿１の入力を構成するＰＭＯＳトランジスタ３１１＿１ａ，ＮＭＯＳトランジスタ３１１＿１ｂのゲートの電圧は不定になる。すると、入力バッファ３１１＿１にリーク電流が流れる恐れがある。即ち、入力バッファ３１１＿１を構成するＰＭＯＳトランジスタ３１１＿１ａ，ＮＭＯＳトランジスタ３１１＿１ｂの双方がオン状態（もしくは不完全なオフ状態）になり、ＩＯ電源電圧ＶＤＤＨとグラウンドＧＮＤとの間に貫通電流が流れる恐れがある。しかし、この専用ＩＯバッファ３１０では、信号線１３の信号ＺＡがパッド１０１に供給されるため、入力バッファ３１１＿１の入力の電圧は確定される。従って、専用ＩＯバッファ３１０ではリーク電流の発生が防止される。
【００５１】
図３に示す専用ＩＯバッファ３１０では、出力モードのときに、信号線１３の信号ＺＡが、そのままの論理で、ＩＯ電源電圧の振幅に変換されてパッド１０１に供給される。すなわち、信号ＺＡが‘Ｈ’レベルのときには‘Ｈ’レベルの信号が、信号ＺＡが‘Ｌ’レベルのときには‘Ｌ’レベルの信号が、パッド１０１に供給される。しかし、信号線１３の信号ＺＡの論理を反転して、パッド１０１に供給するように専用ＩＯバッファを構成することも可能である。同様に、入力モードのときに、パッド１０１に入力した信号ＩＯを、論理を反転して信号線１３に出力するように構成することも可能である。
【００５２】
図４は、発明の一実施形態の複数チップ同時テストの構成を示す図である。
【００５３】
図４には、同一の半導体基板の表面に図の縦方向に並んで形成された３個の半導体集積回路１０が示されている。これらの半導体集積回路１０には、それぞれ、撮像素子１０ａが備えられている。そして、これらの３個の半導体集積回路１０のそれぞれの、上下および左右の辺に沿って配置されたパッドのうちの、左右の辺に沿って配置されたパッドのみにプロープ用針１４が接触され、テストが行われる。
【００５４】
それぞれの半導体集積回路１０には、上側の辺に沿って配置された第１のパッド１０１ａと第１の専用ＩＯバッファ１１０ａと、左側の辺に沿って配置された第２のパッド２０１ａと第２の専用ＩＯバッファ２１０ａとが、共通の信号線１３ａで接続された、１組目の選択ＩＯブロックと、下側の辺に沿って配置された第１のパッド１０１ｂと第１の専用ＩＯバッファ１１０ｂと、左側の辺に沿って配置された第２のパッド２０１ｂと第２の専用ＩＯバッファ２１０ｂとが、共通の信号線１３ｂで接続された、２組目の選択ＩＯブロックとが示されている。そして、１組目および２組目の選択ＩＯブロックのいずれも、左辺に沿って配置された第２の専用ＩＯバッファ２１０ａ、２１０ｂが、図示しない制御信号によって入力モードとされ、第２のパッド２０１ａ，２０１ｂにプローブ用針１４が接触されて、テスト用の信号が入力される。一方、第１の専用ＩＯバッファ１１０ａ，１１０ｂは、出力モードとされ、信号線１３ａ，１３ｂからの信号が供給されることにより、リーク電流の発生が防止されている。
【００５５】
図５は、本発明の一実施形態の半導体集積回路パッケージの構成を示す図である。
【００５６】
図５には、半導体集積回路パッケージ１が有する基板１＿１に図の縦方向に並んで搭載された３個の半導体集積回路１０が示されている。これら半導体集積回路１０には撮像素子１０ａが備えられている。
【００５７】
また、半導体集積回路パッケージ１の上下および左右辺には、複数の端子１ａが備えられており、これらの端子１ａはボンディングワイヤ１ｂで半導体集積回路１０のパッドに接続されている。
【００５８】
この半導体集積回路パッケージ１では、上側および下側に配置された半導体集積回路１０では、図４に示されたテストにおいては利用されなかった、上辺もしくは下辺に沿って配置されたパッドも、電源ＶＤＤ、グランドＧＮＤの供給のために利用されている。すなわち、基板１＿１に設けられたＶＤＤ配線もしくはＧＮＤ配線に接続されている。
【００５９】
さらに、上側に配置された半導体集積回路１０では、１組目の選択ＩＯブロックについては、上辺に沿って配置された第１の専用ＩＯバッファ１１０ａが、図示しない制御信号によって入力モードとされ、第１のパッド１０１ａにボンディングワイヤが接続されて、半導体集積回路１０の動作のための信号が入力されている。下側に配置された半導体集積回路１０では、２組目の選択ＩＯブロックについては、下辺に沿って配置された第１の専用ＩＯバッファ１１０ｂが、図示しない制御信号によって入力モードとされ、第１のパッド１０１ｂにボンディングワイヤが接続されて、動作のための信号が入力されている。一方、これらの半導体集積回路の左辺に沿って配置された利用されない専用ＩＯバッファ２１０ａ、２１０ｂは、出力モードとされ、信号線１３ａ，１３ｂからの信号が供給されることにより、リーク電流の発生が防止されている。
【００６０】
このように、図４に示されたテストのときには半導体集積回路１０の左右のパッドのみを利用していたのに対して、図５に示されたパッケージにおいては、少なくとも１部の半導体集積回路については、上下の辺に配置されたパッドも利用している。これによって、パッケージでの左右の辺における接続の密度を低減することができている。当然ながら、より多くの組みの選択ＩＯブロックを設け、上下の辺のパッドを利用することにより、さらに、左右の辺の接続密度を低減することができる。
【００６１】
また、１個の半導体集積回路１０を単独で搭載するパッケージにおいては、４辺の全てに沿って配置したパッドを接続に利用することができ、さらに、接続密度の均一化を図ることができる。
【符号の説明】
【００６２】
１  半導体集積回路パッケージ
１ａ  端子
１ｂ  ボンディングワイヤ
１＿１  基板
１０  半導体集積回路
１０ａ  撮像素子
１１  コア部
１２，１１３，３１１＿２ｅ，３１２ｅ，３１３，３１４＿２ｅ  インバータ
１３，１３ａ，１３ｂ  信号線
１４  プローブ用針
１００  第１の選択ＩＯブロック
１０１，１０１ａ，１０１ｂ  第１のパッド
１１０，１１０ａ，１１０ｂ  第１の専用ＩＯバッファ
１１１，３１１＿２  三値入力バッファ
１１１＿１  第１の入力バッファ
１１１＿２  第２の入力バッファ
１１２，３１２  三値出力バッファ
１１４  レベル変換部
１１４＿１  入力用レベル変換回路
１１４＿２，３１４＿２  出力用レベル変換回路
２００  第２の選択ＩＯブロック
２０１，２０１ａ，２０１ｂ  第２のパッド
２１０，２１０ａ，２１０ｂ  第２の専用ＩＯバッファ
３１０  第３の専用ＩＯバッファ
３１０ａ  双方向バッファ
３１１＿１  入力バッファ
３１１＿１ａ，３１１＿１ｃ，３１１＿２ａ，３１２ａ，３１４＿２ａ，３１４＿２ｃ  ＰＭＯＳトランジスタ
３１１＿１ｂ，３１１＿１ｄ，３１１＿２ｂ，３１２ｂ，３１４＿２ｂ，３１４＿２ｄ  ＮＭＯＳトランジスタ
３１１＿２ｃ，３１２ｃ  ナンドゲート
３１１＿２ｄ，３１２ｄ  ノアゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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