(57)【要約】【課題】製造歩留まりの向上した半導体記憶装置の製造方法を提供する。【解決手段】ダミートランジスタＤＴｒ上方の配線層１０８ｃ上にキャパシタ下部電極膜１０９を残しておき、キャパシタ上部電極膜１１１及び強誘電体膜１１０の除去によるキャパシタ加工の際に、配線層１０８ｃが除去されることを防止し、選択トランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保する。【選択図】図１０
2010080628.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部に所定間隔を空けて形成された第１〜第４の不純物拡散層と、
前記第１の不純物拡散層と前記第２の不純物拡散層間の前記半導体基板上に形成された第１のゲート電極と、
前記第２の不純物拡散層と前記第３の不純物拡散層間の前記半導体基板上に形成された第２のゲート電極と、
前記第３の不純物拡散層と前記第４の不純物拡散層間の前記半導体基板上に形成された第３のゲート電極と、
前記半導体基板上に前記第１〜第３のゲート電極を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通し、前記第１の不純物拡散層と接触する第１のコンタクトと、
前記第１の絶縁膜を貫通し、前記第２の不純物拡散層と接触する第２のコンタクトと、
前記第１の絶縁膜を貫通し、前記第３の不純物拡散層と接触する第３のコンタクトと、
前記第１の絶縁膜を貫通し、前記第４の不純物拡散層と接触する第４のコンタクトと、
前記第１のコンタクト上に形成された第１の金属膜と、
前記第２のコンタクト上に形成された第２の金属膜と、
前記第３のコンタクト、前記第３のコンタクトと前記第４のコンタクトとの間の前記第１の絶縁膜、及び第４のコンタクト上に形成された第３の金属膜と、
前記第１の金属膜上に形成されたキャパシタ下部電極膜と、
前記第３の金属膜上に形成され、前記キャパシタ下部電極膜と同一材料からなる第４の金属膜と、
前記第３の金属膜上の前記第１のゲート電極上方領域に形成された強誘電体膜と、
前記強誘電体膜上に形成されたキャパシタ上部電極膜と、
前記キャパシタ上部電極膜及び前記強誘電体膜を覆うように前記キャパシタ下部電極膜上に形成された第２の絶縁膜と、
前記第４の金属膜上に形成され、前記第２の絶縁膜と同一材料からなる第３の絶縁膜と、
前記第２の絶縁膜、前記第３の絶縁膜、及び前記第２の金属膜を覆うように形成された第４の絶縁膜と、
前記第４の絶縁膜及び前記第２の絶縁膜を貫通し、前記キャパシタ上部電極膜と接触する第５のコンタクトと、
前記第４の絶縁膜を貫通し、前記第２の金属膜と接触する第６のコンタクトと、
前記第４の絶縁膜及び前記第３の絶縁膜を貫通し、前記第４の金属膜と接触する第７のコンタクトと、
前記第５のコンタクト、前記第５のコンタクトと前記第６のコンタクトとの間の前記第４の絶縁膜、及び前記第６のコンタクト上に形成された第５の金属膜と、
前記第７のコンタクト上に形成され、ビット線と接続される第６の金属膜と、
を備える半導体記憶装置。
【請求項２】
前記第２の絶縁膜及び前記第３の絶縁膜はＡｌ２Ｏ３を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の金属膜上に前記キャパシタ下部電極膜及び前記第４の金属膜と同一材料からなる第７の金属膜をさらに備え、前記第６のコンタクトは前記第７の金属膜と接触することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して所定間隔を空けて第１〜第３のゲート電極を形成し、
前記半導体基板に前記第１〜第３のゲート電極をマスクとして不純物を注入し、前記半導体基板表面部に、前記第１のゲート電極を挟むような第１の不純物拡散層及び第２の不純物拡散層と、前記第３のゲート電極を挟むような第３の不純物拡散層及び第４の不純物拡散層と、を形成し、
前記第１〜第３のゲート電極及び前記第１〜第４の不純物拡散層を覆うように第１の絶縁膜を形成し、
前記第１の絶縁膜を貫通し、それぞれ前記第１〜第４の不純物拡散層の上面を露出する第１〜第４の開口部を形成し、
前記第１〜第４の開口部に第１の金属膜を埋め込んで第１〜第４のコンタクトを形成し、
前記第１〜第４のコンタクト及び前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１のコンタクトの上面を露出する第５の開口部と、前記第２のコンタクトの上面を露出する第６の開口部と、前記第３のコンタクトの上面、前記第３のコンタクトと前記第４のコンタクトとの間の前記第１の絶縁膜の上面、及び前記第４のコンタクトの上面を開口する第７の開口部と、を形成し、
前記第５〜第７の開口部に第２の金属膜を埋め込んで第１〜第３の配線を形成し、
前記第１〜第３の配線及び前記第２の絶縁膜上にキャパシタ下部電極膜を形成し、
前記キャパシタ下部電極膜上に強誘電体膜を形成し、
前記強誘電体膜上にキャパシタ上部電極膜を形成し、
前記第１のゲート電極上方領域以外の前記上部電極膜及び前記強誘電体膜を除去し、
前記上部電極膜及び前記強誘電体膜を覆うように、前記キャパシタ下部電極膜上の前記第１の配線上方領域と前記第７の配線上方領域とに、第３の絶縁膜を形成し、
前記第３の絶縁膜をマスクとして前記キャパシタ下部電極膜を除去して前記第２の配線の上面を露出し、
前記第３の絶縁膜、前記第２の絶縁膜、及び前記第２の配線を覆うように第４の絶縁膜を形成し、
前記第４の絶縁膜及び前記第３の絶縁膜を貫通し、前記キャパシタ上部電極膜の上面を露出する第８の開口部を形成し、
前記第８の開口部に第３の金属膜を埋め込んで第５のコンタクトを形成し、
前記第４の絶縁膜を貫通し、前記第２の配線の上面を露出する第９の開口部と、前記第４の絶縁膜及び前記第３の絶縁膜を貫通し、前記第４のコンタクト上方領域の前記キャパシタ下部電極膜の上面を露出する第１０の開口部と、を形成し、
前記第９及び第１０の開口部に第４の金属膜を埋めこんで第６及び第７のコンタクトを形成し、
前記第５〜第７のコンタクト及び前記第４の絶縁膜上に第５の絶縁膜を形成し、
前記第５のコンタクトの上面、前記第５のコンタクトと前記第６のコンタクトとの間の前記第４の絶縁膜の上面、及び前記第６のコンタクトの上面を露出する第１１の開口部と、前記第７のコンタクトの上面を露出する第１２の開口部を形成し、
前記第１１及び第１２の開口部に第５の金属膜を埋め込んで第４及び第５の配線を形成する半導体記憶装置の製造方法。
【請求項５】
前記第３の絶縁膜はＡｌ２Ｏ３を含むことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体メモリの１つとして、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が注目されている。強誘電体メモリは、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体膜を用い、その残留分極を利用してデータを保持する不揮発性メモリである。
【０００３】
ＦｅＲＡＭの構成の１つとして、１つのトランジスタと１つのキャパシタを並列に接続したリングを１つのメモリセルとし、複数個（例えば８個）のメモリセルを直列に接続した構成のものが知られている（例えば特許文献１参照）。各メモリセルのトランジスタは半導体基板の表面部に形成され、キャパシタはトランジスタの上方に形成される。キャパシタの上部電極がトランジスタのソース・ドレイン拡散層の一方と接続し、キャパシタの下部電極がトランジスタのソース・ドレイン拡散層の他方と接続する。
【０００４】
直列接続された複数個のメモリセルからなるメモリブロックにおいて、一端のメモリセルはプレート線に接続され、他端のメモリセルはこのブロックを選択する選択トランジスタを介して、ビット線に接続されている。
【０００５】
このような構成のＦｅＲＡＭの製造方法について説明する。まず、半導体基板上に所定間隔を空けて複数のトランジスタを形成し、第１の絶縁膜で覆い、各トランジスタのソース・ドレイン拡散層と接続される第１のコンタクトを形成する。ここで、複数のトランジスタのうち連続するｎ個（ｎは２以上の整数）はメモリブロックを構成するメモリセルのトランジスタとなり、このメモリブロックの一端のトランジスタに隣接するトランジスタは選択トランジスタとなり、選択トランジスタに隣接するトランジスタはダミートランジスタとなる。
【０００６】
続いて、第１のコンタクト及び第１の絶縁膜上に第２の絶縁膜を形成し、第１のコンタクトの各々の上方に、第１のコンタクト上面を露出する開口パターンを形成し、金属膜を埋め込み、第１の配線層を形成する。
【０００７】
この開口パターンは、メモリセルが形成される領域では、幅が広い開口部と幅が狭い開口部とが交互に形成される。つまり、メモリセルが形成される領域では、第１の配線層は幅が広い配線部と幅が狭い配線部とが交互に形成される。
【０００８】
また、ダミートランジスタのソース拡散層と接続される第１のコンタクトの上面と、ダミートランジスタのドレイン拡散層と接続される第１のコンタクトの上面とを露出する１つの開口部が形成される。つまり、ダミートランジスタのソース拡散層と接続される第１のコンタクトと、ダミートランジスタのドレイン拡散層と接続される第１のコンタクトは、第１の配線層により接続される。
【０００９】
続いて、第１の配線層及び第２の絶縁膜上に下部電極膜、強誘電体膜、上部電極膜を順に積層し、トランジスタのゲート電極上方領域以外の上部電極膜、強誘電体膜、下部電極膜を除去し、キャパシタ加工を行う。これにより、キャパシタはトランジスタのゲート電極上方に形成される。第１の配線層の幅が広い配線部上には、２つのキャパシタが形成される。つまり、第１の配線層の幅が広い配線部は、隣接するキャパシタの下部電極を接続する。また、選択トランジスタのゲート電極上方に形成されたキャパシタの下部電極と、ダミートランジスタのゲート電極上方に形成されたキャパシタの下部電極は、第１の配線層により接続される。
【００１０】
このキャパシタ加工により、ダミートランジスタのソース・ドレイン拡散層の一方（選択トランジスタのソース・ドレイン拡散層の一方とはならない拡散層）の上方領域の第１の配線層上面が露出される。
【００１１】
続いて、キャパシタを覆うように第３の絶縁膜を形成し、各キャパシタの上部電極と接続する第２のコンタクトを形成する。但し、選択トランジスタのゲート電極上方に形成されたキャパシタ及びダミートランジスタのゲート電極上方に形成されたキャパシタはダミーのキャパシタであるため、第２のコンタクトは形成しない。
【００１２】
続いて、第１の配線層の幅が狭い配線部の上面と、キャパシタ加工時に上面が露出した部分の上面と、を露出する開口パターンを形成し、金属膜を埋め込み第３のコンタクトを形成する。
【００１３】
続いて、第３の絶縁膜、第２のコンタクト、及び第３のコンタクト上に第４の絶縁膜を形成し、第２のコンタクト及び第３のコンタクトの上面を露出する開口パターンを形成し、金属膜を埋め込み、第２の配線層を形成する。
【００１４】
この開口パターンは、メモリセルが形成される領域では、第３のコンタクトと、第３のコンタクトの両側の２つの第２のコンタクトの上面を露出する開口部が連続して形成される。従って、メモリセルが形成される領域では、第２の配線層により第３のコンタクトと、その両側の第２のコンタクトが接続される。
【００１５】
これにより、並列に接続した１つのトランジスタ及び１つのキャパシタからなるメモリセルを直列に接続した構造が得られる。
【００１６】
ダミートランジスタのソース・ドレイン拡散層の上方の第３のコンタクトに接続される第２の配線層は、後工程で、ビット線に接続される。これにより、選択トランジスタのソース・ドレイン拡散層の一方は、第１のコンタクト、第１の配線層、第３のコンタクトを介してビット線に接続され、データの読み出し／書き込みが可能となる。
【００１７】
しかし、このような従来の製造方法では、キャパシタ加工により、ダミートランジスタのソース・ドレイン拡散層の一方の上方領域の第１の配線層上面を露出する際に、第１の配線層がすべて除去される場合がある。この場合、第３のコンタクトと第１の配線層が接触しないため、選択トランジスタのソース・ドレイン拡散層の一方とビット線とが接続されず、データの読み出し／書き込みが不能となり、製造の歩留まり低下を招くという問題があった。
【特許文献１】特開平１０−２５５４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は製造歩留まりの向上した半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板の表面部に所定間隔を空けて形成された第１〜第４の不純物拡散層と、前記第１の不純物拡散層と前記第２の不純物拡散層間の前記半導体基板上に形成された第１のゲート電極と、前記第２の不純物拡散層と前記第３の不純物拡散層間の前記半導体基板上に形成された第２のゲート電極と、前記第３の不純物拡散層と前記第４の不純物拡散層間の前記半導体基板上に形成された第３のゲート電極と、前記半導体基板上に前記第１〜第３のゲート電極を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜を貫通し、前記第１の不純物拡散層と接触する第１のコンタクトと、前記第１の絶縁膜を貫通し、前記第２の不純物拡散層と接触する第２のコンタクトと、前記第１の絶縁膜を貫通し、前記第３の不純物拡散層と接触する第３のコンタクトと、前記第１の絶縁膜を貫通し、前記第４の不純物拡散層と接触する第４のコンタクトと、前記第１のコンタクト上に形成された第１の金属膜と、前記第２のコンタクト上に形成された第２の金属膜と、前記第３のコンタクト、前記第３のコンタクトと前記第４のコンタクトとの間の前記第１の絶縁膜、及び第４のコンタクト上に形成された第３の金属膜と、前記第１の金属膜上に形成されたキャパシタ下部電極膜と、前記第３の金属膜上に形成され、前記キャパシタ下部電極膜と同一材料からなる第４の金属膜と、前記第３の金属膜上の前記第１のゲート電極上方領域に形成された強誘電体膜と、前記強誘電体膜上に形成されたキャパシタ上部電極膜と、前記キャパシタ上部電極膜及び前記強誘電体膜を覆うように前記キャパシタ下部電極膜上に形成された第２の絶縁膜と、前記第４の金属膜上に形成され、前記第２の絶縁膜と同一材料からなる第３の絶縁膜と、前記第２の絶縁膜、前記第３の絶縁膜、及び前記第２の金属膜を覆うように形成された第４の絶縁膜と、前記第４の絶縁膜及び前記第２の絶縁膜を貫通し、前記キャパシタ上部電極膜と接触する第５のコンタクトと、前記第４の絶縁膜を貫通し、前記第２の金属膜と接触する第６のコンタクトと、前記第４の絶縁膜及び前記第３の絶縁膜を貫通し、前記第４の金属膜と接触する第７のコンタクトと、前記第５のコンタクト、前記第５のコンタクトと前記第６のコンタクトとの間の前記第４の絶縁膜、及び前記第６のコンタクト上に形成された第５の金属膜と、前記第７のコンタクト上に形成され、ビット線と接続される第６の金属膜と、を備えるものである。
【００２０】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を介して所定間隔を空けて第１〜第３のゲート電極を形成し、前記半導体基板に前記第１〜第３のゲート電極をマスクとして不純物を注入し、前記半導体基板表面部に、前記第１のゲート電極を挟むような第１の不純物拡散層及び第２の不純物拡散層と、前記第３のゲート電極を挟むような第３の不純物拡散層及び第４の不純物拡散層と、を形成し、前記第１〜第３のゲート電極及び前記第１〜第４の不純物拡散層を覆うように第１の絶縁膜を形成し、前記第１の絶縁膜を貫通し、それぞれ前記第１〜第４の不純物拡散層の上面を露出する第１〜第４の開口部を形成し、前記第１〜第４の開口部に第１の金属膜を埋め込んで第１〜第４のコンタクトを形成し、前記第１〜第４のコンタクト及び前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第１のコンタクトの上面を露出する第５の開口部と、前記第２のコンタクトの上面を露出する第６の開口部と、前記第３のコンタクトの上面、前記第３のコンタクトと前記第４のコンタクトとの間の前記第１の絶縁膜の上面、及び前記第４のコンタクトの上面を開口する第７の開口部と、を形成し、前記第５〜第７の開口部に第２の金属膜を埋め込んで第１〜第３の配線を形成し、前記第１〜第３の配線及び前記第２の絶縁膜上にキャパシタ下部電極膜を形成し、前記キャパシタ下部電極膜上に強誘電体膜を形成し、前記強誘電体膜上にキャパシタ上部電極膜を形成し、前記第１のゲート電極上方領域以外の前記上部電極膜及び前記強誘電体膜を除去し、前記上部電極膜及び前記強誘電体膜を覆うように、前記キャパシタ下部電極膜上の前記第１の配線上方領域と前記第７の配線上方領域とに、第３の絶縁膜を形成し、前記第３の絶縁膜をマスクとして前記キャパシタ下部電極膜を除去して前記第２の配線の上面を露出し、前記第３の絶縁膜、前記第２の絶縁膜、及び前記第２の配線を覆うように第４の絶縁膜を形成し、前記第４の絶縁膜及び前記第３の絶縁膜を貫通し、前記キャパシタ上部電極膜の上面を露出する第８の開口部を形成し、前記第８の開口部に第３の金属膜を埋め込んで第５のコンタクトを形成し、前記第４の絶縁膜を貫通し、前記第２の配線の上面を露出する第９の開口部と、前記第４の絶縁膜及び前記第３の絶縁膜を貫通し、前記第４のコンタクト上方領域の前記キャパシタ下部電極膜の上面を露出する第１０の開口部と、を形成し、前記第９及び第１０の開口部に第４の金属膜を埋めこんで第６及び第７のコンタクトを形成し、前記第５〜第７のコンタクト及び前記第４の絶縁膜上に第５の絶縁膜を形成し、前記第５のコンタクトの上面、前記第５のコンタクトと前記第６のコンタクトとの間の前記第４の絶縁膜の上面、及び前記第６のコンタクトの上面を露出する第１１の開口部と、前記第７のコンタクトの上面を露出する第１２の開口部を形成し、前記第１１及び第１２の開口部に第５の金属膜を埋め込んで第４及び第５の配線を形成するものである。
【発明の効果】
【００２１】
本発明によれば、製造歩留まりを向上できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２３】
本発明の実施形態に係る半導体記憶装置の製造方法を図１乃至図１０に示す工程断面図を用いて説明する。なお、本実施形態により製造される半導体記憶装置は、１つのトランジスタと１つのキャパシタを並列に接続したリングを１つのメモリセルとし、複数個（例えば８個）のメモリセルを直列に接続したＴＣ並列ユニット直列接続型構造のＦｅＲＡＭである。
【００２４】
図１に示すように、半導体基板１０１上に公知のＣＭＯＳプロセスを用いて所定間隔を空けてトランジスタＴｒを形成する。トランジスタＴｒは半導体基板１０１表面部に形成されたソース・ドレイン拡散層１０２、ソース・ドレイン拡散層１０２間の半導体基板１０１上に形成されたゲート絶縁膜１０３、及びゲート絶縁膜１０３上に形成されたゲート電極１０４を有する。ソース・ドレイン拡散層１０２はゲート電極１０４をマスクとして半導体基板１０１に不純物を注入することで形成される。
【００２５】
なお、トランジスタＭＴｒはメモリセルに含まれるトランジスタであり、連続（直列接続）する複数個のメモリセルが１つのメモリブロックを構成する。また、メモリブロックの端部のメモリセルのトランジスタＭＴｒに隣接するトランジスタＳＴｒは選択トランジスタとなり、トランジスタＳＴｒに隣接するトランジスタＤＴｒはダミートランジスタとなる。
【００２６】
そして、これらのトランジスタを覆うように例えばシリコン酸化膜からなる絶縁膜１０５を形成し、ソース・ドレイン拡散層１０２の上面を露出するコンタクトホールを開口し、このコンタクトホールに金属膜（例えばタングステン）をＣＶＤ（化学気相成長）法で埋め込み、コンタクト１０６を形成する。
【００２７】
図２に示すように、絶縁膜１０５及びコンタクト１０６（１０６ａ、１０６ｃ、１０６ｄ）上に例えばシリコン酸化膜からなる絶縁膜１０７を形成する。そしてコンタクト１０６上面を露出する開口部を形成し、この開口部に金属膜（例えばタングステン）をＣＶＤ法で埋め込み、配線層１０８を形成する。
【００２８】
トランジスタＭＴｒのソース・ドレイン拡散層１０２ａに接続されるコンタクト１０６ａ上には幅の狭い配線層１０８ａと幅の広い配線層１０８ｂとが交互に形成される。
【００２９】
また、トランジスタＳＴｒとトランジスタＤＴｒのゲート電極間の拡散層１０２ｃに接続されるコンタクト１０６ｃと、ダミートランジスタＤＴｒのトランジスタＳＴｒと反対側の拡散層１０２ｄに接続されるコンタクト１０６ｄと、を接続する配線層１０８ｃが形成される。
【００３０】
図３に示すように、絶縁膜１０７及び配線層１０８上に下部電極膜１０９、強誘電体膜１１０、及び上部電極膜１１１を順に積層する。下部電極膜１０９、上部電極膜１１１は例えばＩｒであり、強誘電体膜１１０は例えばＰＺＴである。
【００３１】
そして、リソグラフィ技術を用いてトランジスタＭＴｒのゲート電極上方領域以外の上部電極膜１１１及び強誘電体膜１１０を除去する。この上部電極膜１１１及び強誘電体膜１１０のパターン加工は、レジストによる室温加工でもよいし、酸化膜・アルミナ・導電性メタルを用いたハードマスクによる加工でもよい。
【００３２】
図４に示すように、下部電極膜１０９、強誘電体膜１１０、及び上部電極膜１１１を覆うように例えばＴＥＯＳ膜からなる絶縁膜１１２を形成し、ＣＭＰ（化学的機械研磨）法により平坦化する。
【００３３】
図５に示すように、絶縁膜１１２上の、配線層１０８ｂの上方領域及び配線層１０８ｃの上方領域にレジスト（図示せず）を形成し、このレジストをマスクとして絶縁膜１１２をエッチング除去する。その後、レジストは剥離する。
【００３４】
図６に示すように、絶縁膜１１２をマスクとして、下部電極膜１０９を例えばＲＩＥ（反応性イオンエッチング）法で除去する。この時、配線層１０８ａが一部除去され得る。
【００３５】
図７に示すように、絶縁膜１１２、配線層１０８ａ、絶縁膜１０７を覆うように例えばシリコン酸化膜からなる絶縁膜１１３を形成し、ＣＭＰ法により平坦化する。
【００３６】
図８に示すように、上部電極膜１１１の上面を露出する開口部を形成し、この開口部に金属膜（例えばタングステン）をＣＶＤ法で埋め込み、コンタクト１１４を形成する。
【００３７】
図９に示すように、配線層１０８ａの上面及び配線層１０８ｃのコンタクト１０６ｄ上方領域の上面を露出する開口部を形成し、この開口部に金属膜（例えばタングステン）をＣＶＤ法で埋め込み、コンタクト１１５ａ、１１５ｂを形成する。
【００３８】
図１０に示すように、絶縁膜１１３、コンタクト１１４、１１５ａ、１１５ｂ上に例えばシリコン酸化膜からなる絶縁膜１１６を形成する。そして、コンタクト１１４、１１５ａ、１１５ｂの上面を露出する開口部を形成し、この開口部に金属膜（例えばタングステン）をＣＶＤ法で埋め込み、配線層１１７ａ〜ｃを形成する。
【００３９】
ここで、開口部はコンタクト１１５ａと、コンタクト１１５ａの両側のコンタクト１１４との上面を露出するように形成し、この開口部に形成される配線層１１７ａはコンタクト１１５ａと、その両側のコンタクト１１４とを接続する。
【００４０】
なお、メモリブロックの端部のトランジスタＭＴｒの上方では、配線層１１７ａはコンタクト１１５ａと１つのコンタクト１１４を接続する。
【００４１】
これにより、キャパシタの上部電極膜１１１がキャパシタ下方のトランジスタＭＴｒのソース・ドレイン拡散層１０２の一方と接続され、キャパシタの下部電極膜１０９がキャパシタ下方のトランジスタＭＴｒのソース・ドレイン拡散層１０２の他方と接続される。すなわち、キャパシタとトランジスタＭＴｒが並列に接続され、メモリセルを構成する。
【００４２】
また、コンタクト１１５ｂ上には配線層１１７ｂが形成され、コンタクト１０６ｃの上方領域には配線層１１７ｃが形成される。
【００４３】
その後、配線層１１７ｂ上にビット線と接続されるビット線コンタクト（図示せず）が形成される。トランジスタＳＴｒの拡散層１０２ｃがコンタクト１０６ｃ、配線層１０８ｃ、下部電極膜１０９、コンタクト１１５ｂ、配線層１１７ｂ等を介してビット線に接続され、データの読み出し／書き込みが可能となる。
【００４４】
配線層１０８ｃ上に下部電極膜１０９を残すようにしているため、キャパシタの上部電極膜及び強誘電体膜の加工時に配線層１０８ｃが除去されて消失することが抑制される。そのため、選択トランジスタとなるトランジスタＳＴｒの拡散層１０２ｃとビット線との接続が確保される。
【００４５】
（比較例）比較例による半導体記憶装置の製造方法を図１１乃至図１５に示す工程断面図を用いて説明する。絶縁膜１０７及び配線層１０８ａ〜ｃを形成する工程までは上記実施形態と同様（図１、２参照）であるため説明を省略する。
【００４６】
図１１に示すように、絶縁膜１０７及び配線層１０８ａ〜ｃ上に下部電極膜１０９、強誘電体膜１１０、及び上部電極膜１１１を順に積層する。そして、リソグラフィ技術を用いてトランジスタＭＴｒ、ＳＴｒ、ＤＴｒのゲート電極上方領域以外の上部電極膜１１１、強誘電体膜１１０、及び下部電極膜１０９をエッチング除去し、キャパシタ加工を行う。
【００４７】
このキャパシタ加工時に、エッチングが下部電極膜１０９で止まらずに、コンタクト１０６ｄ上方領域の配線層１０８ｃも除去してしまう。
【００４８】
図１２に示すように、キャパシタを覆うように、例えばシリコン酸化膜からなる絶縁膜２１３を形成し、ＣＭＰ法により平坦化する。
【００４９】
図１３に示すように、上部電極膜１１１の上面を露出する開口部を形成し、この開口部に金属膜（例えばタングステン）をＣＶＤ法で埋め込み、コンタクト２１４を形成する。但し、トランジスタＳＴｒ及びトランジスタＤＴｒ上方のキャパシタはダミーキャパシタであるため、これらのキャパシタの上部電極膜１１１と接触するコンタクト２１４は形成しない。
【００５０】
図１４に示すように、配線層１０８ａの上面を露出する開口部を形成し、この開口部に金属膜（例えばタングステン）をＣＶＤ法で埋め込み、コンタクト２１５ａを形成する。
【００５１】
この時、コンタクト１０６ｄ上方にも開口部が形成されるが、図１１に示す工程でコンタクト１０６ｄ上方領域の配線層１０８ｃが除去されているため、配線層１０８ｃとは接触せず、コンタクト１０６ｄと接触するコンタクト２１５ｂが形成される。
【００５２】
図１５に示すように、絶縁膜２１３、コンタクト２１４、２１５ａ、２１５ｂ上に例えばシリコン酸化膜からなる絶縁膜２１６を形成する。そして、コンタクト２１４、２１５ａ、２１５ｂの上面を露出する開口部を形成し、この開口部に金属膜（例えばタングステン）をＣＶＤ法で埋め込み、配線層２１７ａ〜ｃを形成する。
【００５３】
ここで、開口部はコンタクト２１５ａと、コンタクト２１５ａの両側のコンタクト２１４との上面を露出するように形成し、この開口部に形成される配線層２１７ａはコンタクト２１５ａとその両側の２つのコンタクト２１４とを接続する。
【００５４】
これにより、キャパシタの上部電極膜１１１がキャパシタ下方のトランジスタＭＴｒのソース・ドレイン拡散層１０２の一方と接続され、キャパシタの下部電極膜１０９がキャパシタ下方のトランジスタＭＴｒのソース・ドレイン拡散層１０２の他方と接続される。すなわち、キャパシタとトランジスタＭＴｒが並列に接続される。
【００５５】
また、コンタクト２１５ｂ上には配線層２１７ｂが形成され、コンタクト１０６ｃの上方領域には配線層２１７ｃが形成される。その後、配線層２１７ｂ上にビット線と接続されるビット線コンタクト（図示せず）が形成される。
【００５６】
しかし、図１１に示す工程でコンタクト１０６ｄ上方領域の配線層１０８ｃが除去されているため、コンタクト２１５ｂが配線層１０８ｃと接続されない（接触しない）。そのため、選択トランジスタとなるトランジスタＳＴｒの拡散層１０２ｃがビット線に接続されず、データの読み出し／書き込みが不能となる。
【００５７】
一方、上記実施形態では、トランジスタＤＴｒ上方の下部電極膜１０９を残しておくことで（図３、図６）、配線層１０８ｃが除去されることを防止し、選択トランジスタとなるトランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保することができる。
【００５８】
このように、本実施形態による半導体記憶装置の製造方法により、選択トランジスタの拡散層とビット線とのコンタクト不良の発生を抑制し、製造歩留まりを向上できる。
【００５９】
上記実施形態では、図４に示す工程で形成する絶縁膜１１２としてＡｌ２Ｏ３を用いるようにしてもよい。Ａｌ２Ｏ３は水素バリア性を有するため、キャパシタへのダメージを防ぐことができる。
【００６０】
また、図５に示す工程において絶縁膜１１２のパターニングの際に配線層１０８ａの上部にも絶縁膜１１２を形成しておき、配線層１０８ａ上の下部電極膜１０９を残すようにしてもよい。これにより、図６に示す下部電極膜１０９の除去工程で、配線層１０８ａが一部除去されることを防止でき、コンタクト１１５ａのコンタクトマージンを向上できる。このような製造方法により図１６に示すような半導体記憶装置が得られる。
【００６１】
また、図１７に示すように、配線層１０８ｃのコンタクト１０６ｄ上方部分もダミーキャパシタで覆うようにしてもよい。このような構成でも配線層１０８ｃが除去されることを防止でき、選択トランジスタとなるトランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保することができる。但し、コンタクト３１５ｂのコンタクトホール開口時に、キャパシタの上部電極膜１１１、強誘電体膜１１０、下部電極膜１０９を貫通するだけのハードマスクと選択比が求められる。
【００６２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図２】図１に続く工程断面図である。
【図３】図２に続く工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】比較例による半導体記憶装置の製造方法を説明する工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】図１２に続く工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】変形例による半導体記憶装置の縦断面図である。
【図１７】変形例による半導体記憶装置の縦断面図である。
【符号の説明】
【００６４】
１０１  半導体基板
１０２  不純物拡散層
１０５、１０７、１１２、１１３、１１６  層間絶縁膜
１０６、１１４、１１５  コンタクト
１０８、１１７  配線層
１０９  下部電極膜
１１０  強誘電体膜
１１１  上部電極膜
【図１】
2010080628.tif 000003
【図２】
2010080628.tif 000004
【図３】
2010080628.tif 000005
【図４】
2010080628.tif 000006
【図５】
2010080628.tif 000007
【図６】
2010080628.tif 000008
【図７】
2010080628.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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