(57)【要約】【課題】系統毎のＴＳ信号間の遅延差が１パケット以上である場合であっても、シームレスにＴＳ信号を切り替えて出力することが可能なＴＳ切替回路及びＴＳ切替方法を提供する。【解決手段】ＴＳ信号にＭＩＰが挿入されるタイミングが１秒間に少なくとも１回であるという規則を利用し、ＰＩＤ解析部１１−１，１１−２でＭＩＰを示すＰＩＤである１５Ｈｅｘを検出する。そして、このＰＩＤの検出タイミングを受信系統間で一致させるように、ＦＩＦＯ１３−１，１３−２からのＴＳ信号の出力のいずれかを遅延させることで、各系統のＴＳ信号の同期を取る。同期が取られたＴＳ信号は、切替部１４によりいずれかの信号に切り替えられて出力される。これにより、ＴＳ切替回路は、ＴＳ信号のシームレスな切り替えが可能となる。【選択図】      図１
2010187215.tif 000002
【特許請求の範囲】
【請求項１】
予め設定されたＰＩＤ（Packet Identifier）により識別されるＭＩＰ（Mega-frame Information Packet）が既定期間内に少なくとも１パケットは伝送されるＴＳ（Transport Stream）信号を２系統受信し、いずれかのＴＳ信号に切り替えて送信するＴＳ切替回路において、
前記系統毎に設置され、当該系統毎に順次受信される前記ＭＩＰの前記ＰＩＤを検出するＰＩＤ検出部と、
前記系統毎に設置されたＰＩＤ検出部で検出された前記ＰＩＤの検出タイミングが一致するように、前記２系統のＴＳ信号のいずれかを遅延制御する遅延制御手段と、
前記遅延制御手段の遅延制御により前記ＰＩＤの検出タイミングが一致した２系統のＴＳ信号を受け取り、当該２系統のＴＳ信号のうち指定された系統のＴＳ信号に送信を切り替える切替部と
を具備することを特徴とするＴＳ切替回路。
【請求項２】
前記ＴＳ信号のＴＳパケットの先頭位置を示す特定バイトを検出するバイト検出部を前記系統毎にさらに備え、
前記遅延制御手段は、前記系統毎に設置されたバイト検出部で検出された前記特定バイトの検出タイミングが一致するように、前記２系統のＴＳ信号のいずれかをさらに遅延制御することを特徴とする請求項１記載のＴＳ切替回路。
【請求項３】
前記遅延制御手段は、
前記２系統のＴＳ信号のうち一方のＴＳ信号を一時的に保持する第１のバッファ部と、
前記２系統のＴＳ信号のうち他方のＴＳ信号を一時的に保持する第２のバッファ部と、
前記系統毎に設置されたＰＩＤ検出部で検出された前記ＰＩＤの検出タイミングが一致するように、前記第１及び第２のバッファ部に保持されたＴＳ信号のうちいずれかのＴＳ信号の出力を遅延制御する遅延制御部と
を備えることを特徴とする請求項１記載のＴＳ切替回路。
【請求項４】
前記遅延制御手段は、
前記２系統のＴＳ信号のうち一方のＴＳ信号を一時的に保持する第１のバッファ部と、
前記２系統のＴＳ信号のうち他方のＴＳ信号を一時的に保持する第２のバッファ部と、
前記系統毎に設置されたＰＩＤ検出部で検出された前記ＰＩＤの検出タイミングが一致し、前記系統毎に設置されたバイト検出部で検出された前記特定バイトの検出タイミングが一致するように、前記第１及び第２のバッファ部に保持されたＴＳ信号のうちいずれかのＴＳ信号の出力を遅延制御する遅延制御部と
を備えることを特徴とする請求項２記載のＴＳ切替回路。
【請求項５】
前記予め設定されたＰＩＤは、０ｘ００１５であることを特徴とする請求項１記載のＴＳ切替回路。
【請求項６】
前記既定期間は、１ｐｐｓ（Pulse Per Second）信号に基づいて決定される１秒間であることを特徴とする請求項１記載のＴＳ切替回路。
【請求項７】
予め設定されたＰＩＤ（Packet Identifier）により識別されるＭＩＰ（Mega-frame Information Packet）が既定期間内に少なくとも１パケットは伝送されるＴＳ（Transport Stream）信号を２系統受信し、いずれかのＴＳ信号に切り替えて送信するＴＳ切替回路に用いられるＴＳ切替方法において、
前記系統毎に順次受信される前記ＭＩＰの前記ＰＩＤを検出し、
前記系統毎に検出した前記ＰＩＤの検出タイミングが一致するように、前記２系統のＴＳ信号のいずれかを遅延制御し、
前記遅延制御により前記ＰＩＤの検出タイミングが一致した２系統のＴＳ信号を受け取り、当該２系統のＴＳ信号のうち指定された系統のＴＳ信号に送信を切り替えることを特徴とするＴＳ切替方法。
【請求項８】
前記ＴＳ信号のＴＳパケットの先頭位置を示す特定バイトを前記系統毎にさらに検出し、
前記系統毎に検出した前記特定バイトの検出タイミングが一致するように、前記２系統のＴＳ信号のいずれかをさらに遅延制御することを特徴とする請求項７記載のＴＳ切替方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば２系統のＴＳ信号を受信していずれか一方のＴＳ信号に送信を切り替えるＴＳ切替回路及びこの回路に用いられるＴＳ切替方法に関する。
【背景技術】
【０００２】
２系統の同一内容のＭＰＥＧ２  ＴＳ（Transport Stream）信号をシームレスに切り替えるため、従来のＴＳ切替回路では、ＴＳ信号に含まれるＴＳパケットのヘッダの先頭を示す４７Ｈｅｘを受信系統毎に検出する。そして、検出した４７Ｈｅｘの検出タイミングの差に基づいて、先行している系統のＴＳ信号を遅延させ、出力系統を切り替えるようにしている。この種のＴＳ切替回路では、２系統のうち遅延している系統が明確であり、かつ、その遅延差が１パケット以内である場合、ＴＳパケット間の遅延差を系統毎に正しく検出することが可能である。
【０００３】
しかしながら、従来のＴＳ切替回路では、ＴＳ信号の遅延差が１パケットを超える場合、他系統において同期させるべきパケットと、そのパケットの次(または前)のパケットとの区別がつかなくなるため、ＴＳパケット間の遅延差を正確に検出することができない。そのため、ＴＳ信号の遅延差が１パケットを超える場合には、シームレスでの切り替えが不可能であるという問題がある。
【０００４】
なお、特許文献１では、４７Ｈｅｘの同期バイトに加えてＰＩＤ（Packet Identifier）及びコンティニュイティ・カウンタを検出し、検出した同期バイト、ＰＩＤ及びＣＣを参照することで、系統毎のＴＳ信号を同期させる発明が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−８４２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上のように、従来のＴＳ切替回路では、ＴＳパケットの先頭を示す４７Ｈｅｘの検出タイミングに基づいて系統毎のＴＳ信号間の同期を取っていたため、ＴＳ信号の遅延差が１パケット以上となる場合には、同期させるべきＴＳパケットが判別できなくなり、シームレスでの切り替えが不可能であった。
【０００７】
この発明は上記事情によりなされたもので、その目的は、系統毎のＴＳ信号間の遅延差が１パケット以上である場合であっても、シームレスにＴＳ信号を切り替えて出力することが可能なＴＳ切替回路及びＴＳ切替方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係るＴＳ切替回路は、予め設定されたＰＩＤ（Packet Identifier）により識別されるＭＩＰ（Mega-frame Information Packet）が既定期間内に少なくとも１パケットは伝送されるＴＳ（Transport Stream）信号を２系統受信し、いずれかのＴＳ信号に切り替えて送信するＴＳ切替回路において、前記系統毎に設置され、当該系統毎に順次受信される前記ＭＩＰの前記ＰＩＤを検出するＰＩＤ検出部と、前記系統毎に設置されたＰＩＤ検出部で検出された前記ＰＩＤの検出タイミングが一致するように、前記２系統のＴＳ信号のいずれかを遅延制御する遅延制御手段と、前記遅延制御手段の遅延制御により前記ＰＩＤの検出タイミングが一致した２系統のＴＳ信号を受け取り、当該２系統のＴＳ信号のうち指定された系統のＴＳ信号に送信を切り替える切替部とを具備する。
【０００９】
また、本発明に係るＴＳ切替方法は、予め設定されたＰＩＤ（Packet Identifier）により識別されるＭＩＰ（Mega-frame Information Packet）が既定期間内に少なくとも１パケットは伝送されるＴＳ（Transport Stream）信号を２系統受信し、いずれかのＴＳ信号に切り替えて送信するＴＳ切替回路に用いられるＴＳ切替方法において、前記系統毎に順次受信される前記ＭＩＰの前記ＰＩＤを検出し、前記系統毎に検出した前記ＰＩＤの検出タイミングが一致するように、前記２系統のＴＳ信号のいずれかを遅延制御し、前記遅延制御により前記ＰＩＤの検出タイミングが一致した２系統のＴＳ信号を受け取り、当該２系統のＴＳ信号のうち指定された系統のＴＳ信号に送信を切り替えることを特徴とする。
【００１０】
上記構成によるＴＳ切替回路及びＴＳ切替方法では、ＴＳ信号にＭＩＰが挿入される際の規則を利用し、ＭＩＰを示すＰＩＤを検出するタイミングを受信系統間で一致させることで、所定のタイミングで各系統のＴＳ信号の同期をとるようにしている。これにより、同期バイトを利用してＴＳ信号の同期を取っていた従来の回路では、１パケット分以上の遅延差がある場合はＴＳ信号の同期を取ることができなかったのに対し、本発明のＴＳ切替回路では、遅延差が１パケット分以上ある場合であってもＴＳ信号の同期をとることが可能となる。
【発明の効果】
【００１１】
この発明によれば、系統毎のＴＳ信号間の遅延差が１パケット以上である場合であっても、シームレスにＴＳ信号を切り替えて出力することが可能なＴＳ切替回路及びＴＳ切替方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るＴＳ切替回路の機能構成を示すブロック図である。
【図２】ＴＳ信号のパケット構成を示す図である。
【図３】図１に示すＰＩＤ解析部がＭＩＰ検出フラグを生成する際のフローチャートである。
【図４】図１に示す遅延差制御部がＦＩＦＯの出力タイミングを制御する際のフローチャートである。
【図５】ＴＳ＿ＩＮ−１におけるＴＳパケットとＴＳ＿ＩＮ−２におけるＴＳパケットとの関係を示す図である。
【図６】ＴＳ＿ＩＮ−１におけるＴＳパケットとＴＳ＿ＩＮ−２におけるＴＳパケットとの関係を示す図である。
【図７】本発明の第２の実施形態に係わるＴＳ切替回路の機能構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら本発明に係るＴＳ切替回路の実施の形態について詳細に説明する。
【００１４】
［第１の実施形態］  
図１は、本発明の第１の実施形態に係るＴＳ（Transport Stream）切替回路の機能構成を示すブロック図である。図１に示すＴＳ切替回路は、２系統のＭＰＥＧ２  ＴＳ信号であるＴＳ＿ＩＮ−１，ＴＳ＿ＩＮ−２を受信し、いずれか一方のＴＳ信号に切り替えて送信するものである。
【００１５】
ＭＰＥＧ２  ＴＳ信号は、図２に示すように、１８８バイトの固定長パケットのＴＳパケットで構成される。各ＴＳパケットにはヘッダ部とメッセージ部とが備えられており、ヘッダ部には同期バイト及びＰＩＤ（Packet Identifier）が含まれている。
【００１６】
同期バイトは、ＴＳパケットのヘッダの先頭を示すものであり、一般的には４７Ｈｅｘが割り当てられている。ＴＳパケットは固定長であるため、１８８バイト毎に同期バイトが現れることとなる。このため、同期バイトは、ＴＳパケットの同期を取るための情報として用いられる。
【００１７】
ＰＩＤは、ＴＳパケットの種別を示す識別子である。ヨーロッパのデジタル変調方式であるＤＶＢ−Ｔ方式及び中国のデジタル変調方式であるＤＴＭＢ方式においては、ＭＩＰ（Mega-frame Information Packet）を示すＰＩＤとして１５Ｈｅｘが割り当てられている。このＭＩＰは、実行されている通信のパラメータ情報を含むパケットであり、ＳＦＮ（Single Frequency Network）を実施する際にＴＳ信号に挿入される。このとき、ＭＩＰは、１ＰＰＳ信号に基づき、１秒の間に必ず１パケットはＴＳ信号に挿入されることとなっている。ただし、ＭＩＰは、１秒間隔でＴＳ信号に挿入されるとは限らない。
【００１８】
上記ＴＳ切替回路は、ＰＩＤ解析部１１−１，１１−２、遅延差制御部１２、ＦＩＦＯ（First In First Out）１３−１，１３−２及び切替部１４を具備する。
【００１９】
ＦＩＦＯ１３−１は、入力されたＴＳ＿ＩＮ−１を一時的に格納する。そして、後述する遅延差制御部１２により、格納したＴＳ＿ＩＮ−１を出力するタイミングが制御される。ＦＩＦＯ１３−２は、入力されたＴＳ＿ＩＮ−２を一時的に格納する。そして、遅延差制御部１２により、格納したＴＳ＿ＩＮ−２を出力するタイミングが制御される。
【００２０】
ＰＩＤ解析部１１−１は、入力されたＴＳ＿ＩＮ−１を解析し、ＴＳパケットにおける同期バイト４７Ｈｅｘ及びＰＩＤ１５Ｈｅｘを検出する。ＰＩＤ解析部１１−１は、同期バイト４７Ｈｅｘ及びＰＩＤ１５Ｈｅｘが検出されると、ＭＩＰ検出フラグを生成し、遅延差制御部１２へ送信する。
【００２１】
ＰＩＤ解析部１１−２は、入力されたＴＳ＿ＩＮ−２を解析し、ＴＳパケットにおける同期バイト４７Ｈｅｘ及びＰＩＤ１５Ｈｅｘを検出する。ＰＩＤ解析部１１−２は、同期バイト４７Ｈｅｘ及びＰＩＤ１５Ｈｅｘが検出されると、ＭＩＰ検出フラグを生成し、遅延差制御部１２へ送信する。
【００２２】
遅延差制御部１２は、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグを受け取り、これらフラグが出力されたタイミングに基づいてＦＩＦＯ１３−１，１３−２からＴＳ＿ＩＮ−１又はＴＳ＿ＩＮ−２を出力するタイミングを制御する。
【００２３】
具体的には、遅延差制御部１２は、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグの出力タイミングに基づき、ＴＳ＿ＩＮ−１におけるＭＩＰの入力タイミングとＴＳ＿ＩＮ−２におけるＭＩＰの入力タイミングとの間に、どれだけのタイミング差があるかをビット単位で検出する。
【００２４】
遅延差制御部１２は、ビット単位で検出したタイミング差に基づき、ＦＩＦＯ１３−１に格納されているＴＳ＿ＩＮ−１の出力タイミング及びＦＩＦＯ１３−２に格納されているＴＳ＿ＩＮ−２の出力タイミングを制御する。すなわち、ＴＳ＿ＩＮ−１のＭＩＰがＴＳ＿ＩＮ−２のＭＩＰに対して先行している場合はＴＳ＿ＩＮ−１の出力を遅延させ、ＴＳ＿ＩＮ−２のＭＩＰがＴＳ＿ＩＮ−１のＭＩＰに対して先行している場合はＴＳ＿ＩＮ−２の出力を遅延させることで、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とを同期させる。遅延差が制御されたＴＳ＿ＩＮ−１，ＴＳ＿ＩＮ−１は切替部１４へ出力される。
【００２５】
切替部１４は、外部からの指示に従い、ＴＳ＿ＩＮ−１又はＴＳ＿ＩＮ−２のいずれか一方のストリームを、ＴＳパケット単位で選択して出力する。
【００２６】
次に、上記構成におけるＴＳ切替回路の動作を説明する。図３は、図１に示すＰＩＤ解析部１１−１がＭＩＰ検出フラグを生成する際のフローチャートを示す。なお、ＰＩＤ解析部１１−１とＰＩＤ解析部１１−２との動作は同一であるため、ここでは、ＰＩＤ解析部１１−１についての説明を行う。
【００２７】
まず、ＰＩＤ解析部１１−１は、入力されるＴＳ＿ＩＮ−１から同期バイトを検出し（ステップ３１）、ＴＳ＿ＩＮ−１におけるＴＳパケットの開始位置を把握する。ＰＩＤ解析部１１−１は、同期バイトが検出されると、検出した同期バイトの位置に基づいてＰＩＤを検出し、ＰＩＤが１５Ｈｅｘであるか否かを判断する（ステップ３２）。検出されたＰＩＤが１５Ｈｅｘでない場合（ステップ３２のＮｏ）、ステップ３１へ移行し、次に入力されるＴＳパケットの同期バイトを検出する。
【００２８】
検出されたＰＩＤが１５Ｈｅｘである場合（ステップ３２のＹｅｓ）、ＭＩＰ検出フラグを生成し（ステップ３３）、処理を終了する。ここで生成されたＭＩＰ検出フラグは遅延差制御部１２へ出力される。
【００２９】
図４は、図１に示す遅延差制御部１２がＦＩＦＯ１３−１，１３−２の出力タイミングを制御する際のフローチャートを示す。
【００３０】
まず、遅延差制御部１２は、ＰＩＤ解析部１１−１からのＭＩＰ検出フラグと、ＰＩＤ解析部１１−２からのＭＩＰ検出フラグとを受信し（ステップ４１）、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグの出力タイミングが一致するか否かを判断する（ステップ４２）。ＭＩＰ検出フラグの出力タイミングが一致しない場合（ステップ４２のＮｏ）、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグの出力タイミングの差に基づいて、ＦＩＦＯ１３−１に格納されるＴＳ＿ＩＮ−１を遅延させた後、ＦＩＦＯ１３−１から出力させる（ステップ４３）。ＭＩＰ検出フラグの出力タイミングが一致する場合（ステップ４２のＹｅｓ）、処理をステップ４４へ移行する。
【００３１】
続いて、遅延差制御部１２は、ＰＩＤ解析部１１−１からのＭＩＰ検出フラグと、ＰＩＤ解析部１１−２からのＭＩＰ検出フラグとを受信し（ステップ４４）、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグの出力タイミングが一致するか否かを判断する（ステップ４５）。これにより、ステップ４３で同期させたＴＳ＿ＩＮ−１のＭＩＰ検出フラグの出力タイミングとＴＳ＿ＩＮ−２のＭＩＰ検出フラグの出力タイミングとが、次のＭＩＰにおいても同期しているか否かを確認する。遅延差制御部１２は、ＭＩＰ検出フラグの出力タイミングが一致する場合（ステップ４５のＹｅｓ）、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とが完全に同期したとして処理を終了する。
【００３２】
遅延差制御部１２は、ＭＩＰ検出フラグの出力タイミングが一致しない場合（ステップ４５のＮｏ）、ＦＩＦＯ１３−１に格納されるＴＳ＿ＩＮ−１の遅延を”０”にする（ステップ４６）。そして、遅延差制御部１２は、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグの出力タイミングの差に基づいて、ＦＩＦＯ１３−２に格納されるＴＳ＿ＩＮ−２を遅延させた後、ＦＩＦＯ１３−２から出力させる（ステップ４７）。
【００３３】
続いて、遅延差制御部１２は、ＰＩＤ解析部１１−１からのＭＩＰ検出フラグと、ＰＩＤ解析部１１−２からのＭＩＰ検出フラグとを受信し（ステップ４８）、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグの出力タイミングが一致するか否かを判断する（ステップ４９）。これにより、ステップ４７で同期させたＴＳ＿ＩＮ−１のＭＩＰ検出フラグの出力タイミングとＴＳ＿ＩＮ−２のＭＩＰ検出フラグの出力タイミングとが、次のＭＩＰにおいても同期しているか否かを確認する。遅延差制御部１２は、ＭＩＰ検出フラグの出力タイミングが一致する場合（ステップ４９のＹｅｓ）、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とが完全に同期したとして処理を終了する。ＭＩＰ検出フラグの出力タイミングが一致しない場合（ステップ４９のＮｏ）、ＦＩＦＯ１３−２に格納されるＴＳ＿ＩＮ−２の遅延を”０”にして（ステップ４１０）、処理をステップ４３へ移行する。
【００３４】
図５は、ＴＳ＿ＩＮ−１におけるＴＳパケットとＴＳ＿ＩＮ−２におけるＴＳパケットとの関係の第１の例を示す模式図である。図５において、黒色が付されたＴＳパケットがＭＩＰを示すものとする。
【００３５】
遅延差制御部１２は、図４に示すフローチャートに従って、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とを同期させる。ＰＩＤ解析部１１−１，１１−２は、ｔ１において、ＭＩＰを示すＰＩＤ１５Ｈｅｘを検出すると、ＭＩＰ検出フラグを遅延差制御部１２へ出力する。遅延差制御部１２は、両系統からのＭＩＰ検出フラグの出力タイミングが異なるため、ステップ４３において、ＦＩＦＯ１３−１からのＴＳ＿ＩＮ−１の出力を遅延させる。
【００３６】
続いて、ＰＩＤ解析部１１−１，１１−２は、ｔ２において、ＭＩＰを示すＰＩＤ１５Ｈｅｘを検出すると、ＭＩＰ検出フラグを遅延差制御部１２へ出力する。遅延差制御部１２は、両系統からのＭＩＰ検出フラグの出力タイミングが一致しているため、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とが同期しているとして、処理を終了させる。これにより、ｔ１におけるＭＩＰの検出タイミングが一致すると共に、ｔ２におけるＭＩＰの検出タイミングも一致し、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とが同期することとなる。
【００３７】
図６は、ＴＳ＿ＩＮ−１におけるＴＳパケットとＴＳ＿ＩＮ−２におけるＴＳパケットとの関係の第２の例を示す模式図である。
【００３８】
遅延差制御部１２は、図４に示すフローチャートに従って、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とを同期させる。ＰＩＤ解析部１１−１，１１−２は、ｔ５において、ＭＩＰを示すＰＩＤ１５Ｈｅｘを検出すると、ＭＩＰ検出フラグを遅延差制御部１２へ出力する。遅延差制御部１２は、両系統からのＭＩＰ検出フラグの出力タイミングが異なるため、ステップ４３において、ＦＩＦＯ１３−１からのＴＳ＿ＩＮ−１の出力を遅延させる。
【００３９】
続いて、ＰＩＤ解析部１１−１，１１−２は、ｔ６において、ＭＩＰを示すＰＩＤ１５Ｈｅｘを検出すると、ＭＩＰ検出フラグを遅延差制御部１２へ出力する。遅延差制御部１２は、両系統からのＭＩＰ検出フラグの出力タイミングが異なるため、ステップ４６でＦＩＦＯ１３−１におけるＴＳ＿ＩＮ−１の遅延を零とし、ステップ４７でＦＩＦＯ１３−２からのＴＳ＿ＩＮ−２の出力を遅延させる。
【００４０】
さらに、ＰＩＤ解析部１１−１，１１−２は、ｔ７において、ＭＩＰを示すＰＩＤ１５Ｈｅｘを検出すると、ＭＩＰ検出フラグを遅延差制御部１２へ出力する。遅延差制御部１２は、両系統からのＭＩＰ検出フラグの出力タイミングが一致しているため、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とが同期しているとして、処理を終了させる。これにより、ｔ６におけるＭＩＰの検出タイミングが一致すると共に、ｔ７におけるＭＩＰの検出タイミングも一致し、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とが同期することとなる。
【００４１】
以上のように、上記第１の実施形態では、ＴＳ信号にＭＩＰが挿入される際の規則を利用し、ＭＩＰを示すＰＩＤである１５Ｈｅｘを検出するタイミングを受信系統間で一致させることで、所定のタイミングで各系統のＴＳ信号の同期をとるようにしている。従来のＴＳ切替回路では、１パケット分以上の遅延が生じた場合には、同期させるべきＴＳパケットを判別することができず、ＴＳ信号を正確に同期させることができなかった。これに対し、本発明に係るＴＳ切替回路では、遅延している系統のＴＳ信号が明らかである場合には、最大で１秒の遅延差まで検出してＴＳ信号を同期させることが可能となる。また、いずれの系統のＴＳ信号が遅延しているか明らかでない場合には、最大で±５００ｍｓｅｃの遅延差まで検出してＴＳ信号を同期させることが可能となる。
【００４２】
したがって、本発明に係るＴＳ切替回路は、系統毎のＴＳ信号間の遅延差が１パケット以上である場合であっても、シームレスにＴＳ信号を切り替えて出力することができる。
【００４３】
［第２の実施形態］  
図７は、本発明の第２の実施形態に係わるＴＳ切替回路の機能構成を示すブロック図である。図７において図１と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。図７において、ＴＳ切替回路は、ＰＩＤ解析部１１−１，１１−２、同期バイト解析部１５−１，１５−２、遅延差制御部１６、ＦＩＦＯ１３−１，１３−２及び切替部１４を具備する。
【００４４】
同期バイト解析部１５−１は、入力されたＴＳ＿ＩＮ−１を解析し、ＴＳパケットにおける同期バイト４７Ｈｅｘを検出する。同期バイト解析部１５−１は、同期バイト４７Ｈｅｘが検出されると、同期バイト検出フラグを生成し、遅延差制御部１６へ送信する。
【００４５】
同期バイト解析部１５−２は、入力されたＴＳ＿ＩＮ−２を解析し、ＴＳパケットにおける同期バイト４７Ｈｅｘを検出する。同期バイト解析部１５−２は、同期バイト４７Ｈｅｘが検出されると、同期バイト検出フラグを生成し、遅延差制御部１６へ送信する。
【００４６】
遅延差制御部１６は、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグと、同期バイト解析部１５−１，１５−２からの同期バイト検出フラグとを受け取り、これらフラグが出力されたタイミングに基づいてＦＩＦＯ１３−１，１３−２からＴＳ＿ＩＮ−１又はＴＳ＿ＩＮ−２を出力するタイミングを制御する。
【００４７】
具体的には、遅延差制御部１６は、同期バイト解析部１５−１，１５−２からの同期バイト検出フラグの出力タイミングに基づき、ＴＳ＿ＩＮ−１の各ＴＳパケットの入力タイミングと、ＴＳ＿ＩＮ−２の各ＴＳパケットの入力タイミングとの間にどれだけのビットタイミング差があるかを検出する。
【００４８】
遅延差制御部１６は、検出したビットタイミング差に基づき、ＦＩＦＯ１３−１に格納されているＴＳ＿ＩＮ−１の出力タイミング及びＦＩＦＯ１３−２に格納されているＴＳ＿ＩＮ−２の出力タイミングを制御する。すなわち、ＴＳ＿ＩＮ−１がＴＳ＿ＩＮ−２に対して先行している場合はＴＳ＿ＩＮ−１の出力を遅延させ、ＴＳ＿ＩＮ−２がＴＳ＿ＩＮ−１に対して先行している場合はＴＳ＿ＩＮ−２の出力を遅延させることで、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とを同期させる。
【００４９】
また、遅延差制御部１６は、ＰＩＤ解析部１１−１，１１−２からのＭＩＰ検出フラグの出力タイミングに基づき、ＴＳ＿ＩＮ−１におけるＭＩＰの入力タイミングとＴＳ＿ＩＮ−２におけるＭＩＰの入力タイミングとの間に、どれだけのタイミング差があるかをパケット単位で検出する。
【００５０】
遅延差制御部１６は、パケット単位で検出したタイミング差に基づき、ＦＩＦＯ１３−１に格納されているＴＳ＿ＩＮ−１の出力タイミング及びＦＩＦＯ１３−２に格納されているＴＳ＿ＩＮ−２の出力タイミングを制御する。すなわち、ＴＳ＿ＩＮ−１のＭＩＰがＴＳ＿ＩＮ−２のＭＩＰに対して先行している場合はＴＳ＿ＩＮ−１の出力を遅延させ、ＴＳ＿ＩＮ−２のＭＩＰがＴＳ＿ＩＮ−１のＭＩＰに対して先行している場合はＴＳ＿ＩＮ−２の出力を遅延させることで、ＴＳ＿ＩＮ−１とＴＳ＿ＩＮ−２とを同期させる。遅延差が制御されたＴＳ＿ＩＮ−１，ＴＳ＿ＩＮ−１は切替部１４へ出力される。
【００５１】
以上のように、上記第２の実施形態では、同期バイトの検出タイミングを受信系統間で一致させることで、各系統のＴＳ信号をビット単位で同期させる。また、ＭＩＰがＴＳ信号に挿入される際の規則を利用し、ＭＩＰを示すＰＩＤである１５Ｈｅｘを検出するタイミングを受信系統間で一致させることで、各系統のＴＳ信号をパケット単位で同期させるようにしている。同期バイトの検出タイミングのみを利用する場合、ＴＳ信号間に１パケット分以上の遅延が生じると、ＴＳパケットの開始位置は判別できても同期させるべきＴＳパケットを判別することができないため、ＴＳ信号を正確に同期させることができない。本実施形態に係るＴＳ切替回路では、ＭＩＰを示すＰＩＤの検出タイミングを利用することで、所定のタイミングで同期させるべきＴＳパケットを判別することができ、受信系統間でＴＳ信号を正確に同期させることが可能となる。これにより、同期バイトのみを用いてＴＳ信号の同期を取るよりも、長い周期でＴＳ信号の同期をとることが可能となる。
【００５２】
したがって、本発明に係るＴＳ切替回路は、系統毎のＴＳ信号間の遅延差が１パケット以上である場合であっても、シームレスにＴＳ信号を切り替えて出力することができる。
【００５３】
［その他の実施形態］  
なお、本発明は上記各実施形態に限定されるものではない。例えば、上記各実施形態では、入力されるＴＳ信号がＴＳ＿ＩＮ−１及びＴＳ＿ＩＮ−２の２系統である場合について説明したが、入力されるＴＳ信号が３系統以上である場合であっても同様に実施可能である。
【００５４】
さらに、本発明は、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５５】
１１−１，１１−２…ＰＩＤ解析部
１２…遅延差制御部
１３−１，１３−２…ＦＩＦＯ
１４…切替部
１５−１，１５−２…同期バイト解析部
１６…遅延差制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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