(57)【要約】【課題】電圧レベルの変化が急激でないビットラインセンシング信号を供給する不揮発性メモリ装置を提供することである。すなわち、本発明は、ビットラインセンシング信号によるビットラインのピーク電流を減少させること。【解決手段】制御信号によって電圧レベルが階段型で上昇するビットラインセンシング信号を出力するビットラインセンシング信号供給部と、前記ビットラインセンシング信号によってビットラインと感知ノードを選択的に接続させるビットラインセンシング部と、を含むことを特徴とする。【選択図】図３
2010170642.tif 000002
【特許請求の範囲】
【請求項１】
制御信号によって電圧レベルが階段型で上昇するビットラインセンシング信号を出力するビットラインセンシング信号供給部と、
前記ビットラインセンシング信号によってビットラインと感知ノードを選択的に接続させるビットラインセンシング部と、
を含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記ビットラインセンシング部は、前記ビットラインセンシング信号をゲートから入力を受け、ビットライン選択部と感知ノードの間に接続されるNMOSトランジスタを含むことを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項３】
前記ビットラインセンシング信号供給部は、一定のレベルのバンドギャップ電圧をバッファリングして基準電圧を出力する基準電圧供給部と、
前記基準電圧を電圧分配するが、前記制御信号によって分配電圧の電圧レベルが変更される電圧分配部と、
を含むことを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項４】
前記基準電圧供給部は、バンドギャップ電圧を非反転端子（+）から入力を受け、出力端と反転端子-がフィードバック接続されるOPアンプを含むことを特徴とする請求項３記載の不揮発性メモリ装置。
【請求項５】
前記電圧分配部は、前記基準電圧供給部の出力端と接地間に直列接続された第１抵抗及び第２抵抗と、
前記第１抵抗及び第２抵抗の間に直列接続され、第２ないし第ｎ制御信号によって短絡されて分配電圧の電圧レベルを変更させる第１ないし第ｎ選択抵抗と、
前記各選択抵抗の両側端子とそれぞれ接続されて前記各制御信号によって各選択抵抗を短絡させる第１ないし第ｎスイッチング素子と、
を含むことを特徴とする請求項３記載の不揮発性メモリ装置。
【請求項６】
前記第１抵抗、第２抵抗、第１ないし第ｎ選択抵抗は、それぞれ同じ抵抗値を持つことを特徴とする請求項５記載の不揮発性メモリ装置。
【請求項７】
前記電圧分配部は、前記第１ないし第ｎ制御信号の印加の時に第１分配電圧を出力し、
前記ｎ個の制御信号の中で一つの制御信号の印加が中断されるときことに前記分配電圧が増加することを特徴とする請求項５記載の不揮発性メモリ装置。
【請求項８】
前記電圧分配部は、前記第１ないし第ｎ制御信号の印加可否によって階段型で上昇するビットラインセンシング信号を出力することを特徴とする請求項５記載の不揮発性メモリ装置。
【請求項９】
前記電圧分配部は、前記制御信号によって階段型で上昇するビットラインセンシング信号を出力することを特徴とする請求項３記載の不揮発性メモリ装置。
【請求項１０】
感知ノードをハイレベルでフリーチャージさせる段階と、
ビットラインをハイレベルでフリーチャージさせる段階と、
前記感知ノードとビットラインを選択的に接続させるスイッチング素子に電圧レベルが階段型で上昇するビットラインセンシング信号を印加させて前記ビットラインと感知ノードを接続させる段階と、
を含むことを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項１１】
選択されたワードラインにプログラム電圧、その他のワードラインにパス電圧を印加させる段階をさらに含むことを特徴とする請求項１０記載の不揮発性メモリ装置のプログラム方法。
【請求項１２】
前記感知ノードに印加されるデータがプログラム対象データの場合、ビットラインの電圧レベルがローレベルに遷移される段階と、
前記感知ノードに印加されるデータが消去対象データの場合、ビットラインの電圧レベルがハイレベルを維持する段階をさらに含むことを特徴とする請求項１０記載の不揮発性メモリ装置のプログラム方法。
【請求項１３】
感知ノードをハイレベルでフリーチャージさせる段階と、
前記感知ノードとビットラインを選択的に接続させるスイッチング素子に第１電圧のビットラインセンシング信号を印加してビットラインと前記感知ノードを接続させるが、前記ビットラインセンシング信号は電圧レベルが階段型で上昇して前記第１電圧に到逹する段階と、
前記ビットラインセンシング信号の印加を中断し、検証対象セルの状態によってビットラインの電圧レベルが変化されるようにする段階と、
第２電圧のビットラインセンシング信号を印加し、ビットラインの電圧状態が感知ノードに伝達されるようにする段階と、
を含む不揮発性メモリ装置の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改善した形態の不揮発性メモリ装置とそれをプログラムする方法及びプログラム検証方法に関する。
【背景技術】
【０００２】
最近、電気的にプログラムと消去が可能で、一定周期でデータを再作成しなければならないリフレッシュ機能が必要でない不揮発性メモリ素子に対する需要が増加している。
【０００３】
不揮発性メモリセルは、電気的なプログラムと消去動作が可能な素子として薄い酸化膜に形成される強い電場によって電子が移動しながらセルの閾値電圧を変化させてプログラム及び消去動作を遂行する。
【０００４】
不揮発性メモリ装置は、通常的にデータが格納されるセルがマトリックス形態で構成されたメモリセルアレイ、前記メモリセルアレイの特定セルにデータを書き込むか、特定セルに格納されたデータを読み出すページバッファを含む。
【０００５】
前記ページバッファは、イーブンビットラインまたはオードビットラインの中で、いずれか一つを感知ノードに選択的に接続させるビットライン選択部、感知ノードにハイレベルの電源電圧を印加する感知ノードフリーチャージ部、セルにプログラムさせるデータを臨時格納するか、セルから読み出したデータを臨時格納するデータラッチ部、前記データラッチ部に格納させるデータを入力するデータ設定部、前記感知ノードのレベルによってデータラッチ部の特定ノードに接地電圧を印加させる感知ノードセンシング部、前記データラッチ部に格納されたデータを感知ノードに印加するデータ送信部、前記ビットライン選択部によって選択されたビットラインと感知ノードを選択的に接続させるビットラインセンシング部と、を含む。
【０００６】
このような不揮発性メモリ装置は、その技術が発展しながら集積度がますます増加し、各メモリセルストリングに接続されるビットラインの線幅も減少される傾向がある。
【０００７】
それによってビットライン間の寄生キャパシタが増加してブスティング回路を用いる不揮発性メモリ装置のビットラインのディスチャージの際にさらに多くの電流を消耗することになるという問題が発生する。
【０００８】
特に、ビットラインセンシング信号を利用して感知ノードとビットラインを接続させるビットラインセンシング部の構成に応じて、前記ビットラインセンシング信号の電圧レベルがローレベルからハイレベルへ急激に変化してビットラインに流れる電流が急激に上昇するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明は上記問題を鑑みてなされたものであって、その目的は、電圧レベルの変化が急激でないビットラインセンシング信号を供給する不揮発性メモリ装置を提供することである。すなわち、本発明は、ビットラインセンシング信号によるビットラインのピーク電流を減少させることである。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明の不揮発性メモリ装置は、制御信号によって電圧レベルが階段型で上昇するビットラインセンシング信号を出力するビットラインセンシング信号供給部と、前記ビットラインセンシング信号によってビットラインと感知ノードを選択的に接続させるビットラインセンシング部と、を含むことを特徴とする。
【００１１】
また、本発明の不揮発性メモリ装置のプログラム方法は、感知ノードをハイレベルでフリーチャージさせる段階と、ビットラインをハイレベルでフリーチャージさせる段階と、前記感知ノードとビットラインを選択的に接続させるスイッチング素子に階段型で上昇するビットラインセンシング信号を印加させて前記ビットラインと感知ノードを接続させる段階と、を含むことを特徴とする。
【００１２】
また、本発明の不揮発性メモリ装置の検証方法は、感知ノードをハイレベルでフリーチャージさせる段階と、前記感知ノードとビットラインを選択的に接続させるスイッチング素子に第1電圧のビットラインセンシング信号を印加してビットラインと前記感知ノードを接続させるが、前記ビットラインセンシング信号は電圧レベルが階段型で上昇して前記第１電圧に到逹する段階と、前記ビットラインセンシング信号の印加を中断し、検証対象セルの状態によってビットラインの電圧レベルが変化されるようにする段階と、第2電圧のビットラインセンシング信号を印加し、ビットラインの電圧状態が感知ノードに伝達されるようにする段階と、を含むことを特徴とする。
【発明の効果】
【００１３】
以上のように、本発明の課題解決手段によれば、ビットラインと感知ノードを接続させるビットラインセンシング信号の電圧レベルを緩く変化させることができる。それによってビットライン間の寄生キャパシタなどによってビットラインを通じて流れるピークカレントの量を減少させることができる。
【図面の簡単な説明】
【００１４】
【図１】通常的に使われる不揮発性メモリ装置の構成を示した回路図。
【図２】通常的な不揮発性メモリ装置のプログラム動作の時に印加される各種信号を示した波形図。
【図３】本発明の一実施例によるビットラインセンシング信号生成部を含む不揮発性メモリ装置を示した図面。
【図４】本発明の一実施例によるビットラインセンシング信号供給部の動作を示した波形図。
【図５】本発明の一実施例によるビットラインセンシング信号供給部が適用された不揮発性メモリ装置のページバッファを示した回路図。
【図６】本発明の一実施例によるビットラインセンシング信号供給部が適用された不揮発性メモリ装置のプログラム動作を示した波形図。
【図７】本発明の一実施例によるビットラインセンシング信号供給部が適用された不揮発性メモリ装置の検証動作を示した波形図。
【発明を実施するための形態】
【００１５】
以下、添付された図面を参照して本発明の望ましい実施例を詳しく説明する。
【００１６】
本発明は、以下開示される実施例に限定されるものではなく、様々な形態に具現することができ、単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範囲を完全に知らせるために提供されるものである。図面における同一符号は同一の要素を指す。
【００１７】
図１は、通常的に使われる不揮発性メモリ装置の構成を示した回路図である。
【００１８】
前記不揮発性メモリ装置１００は、多数のメモリセルを含むメモリセルアレイ１１０と、前記メモリセルと接続されて特定データをプログラムするか、前記メモリセルに格納されたデータを読み出すページバッファ１２０と、を含む。
【００１９】
前記メモリセルアレイ１１０は、データを格納するメモリセル（MC0〜MCn）と、前記メモリセルを選択して活性化するワードライン（WL<0:n>）と、前記メモリセルのデータを入出力することができるビットライン（BLe、Blo）を含み、前記複数個のワードライン及び複数個のビットラインがマトリックス形態に配列された構造である。
【００２０】
前記メモリセルアレイ１１０は、ビットラインとメモリセルの間に接続されるドレイン選択トランジスタ（DSTe、DSTo）と、共通ソースラインCSLとメモリセルの間に接続されるソース選択トランジスタ（SSTe、SSTo）を含む。また、前記ソース選択トランジスタ（SSTe、SSTo）とドレイン選択トランジスタ（DSTe、DSTo）の間に直列接続された複数のメモリセルを含むが、これをセルストリングと言う。
【００２１】
前記ドレイン選択トランジスタ（DSTe、DSTo）は、ドレイン選択信号DSLによってビットラインとメモリセルストリングを選択的に接続させる。また、前記ソース選択トランジスタ（SSTe、SSTo）はソース選択信号SSLによってメモリセルストリングと共通ソースラインCSLを選択的に接続させる。
【００２２】
前記メモリセルのゲートは、ワードラインに連結され、同じワードラインに共通に連結されたメモリセルの集合体をページだと言う。それぞれのビットラインに連結された複数個のストリングが共通ソースラインに並列連結されてメモリセルブロックを構成する。
【００２３】
前記ページバッファ１２０は、イーブンビットラインまたはオードビットラインの中でいずれか一つを感知ノードと選択的に接続させるビットライン選択部１３０、感知ノードにハイレベルの電源電圧を印加する感知ノードフリーチャージ部１４０、セルにプログラムさせるデータを臨時格納するか、セルから読み出したデータを臨時格納するデータラッチ部１５０、前記データラッチ部に格納させるデータを入力するデータ設定部１６０、前記感知ノードのレベルによってデータラッチ部の特定ノードに接地電圧を印加させる感知ノードセンシング部１７０、前記データラッチ部に格納されたデータを感知ノードに印加するデータ送信部１８０、前記ビットライン選択部１３０によって選択されたビットラインと感知ノードを選択的に接続させるビットラインセンシング部１９０を含む。
【００２４】
前記ビットライン選択部１３０は、第1ビットライン選択信号BSLeに応答し、前記イーブンビットラインBLeと感知ノードSOを接続させるNMOSトランジスタN１３６と、第２ビットライン選択信号BSLoに応答して前記オードビットラインBLoと感知ノードSOを接続させるNMOSトランジスタN１３８とを含む。また、前記ビットライン選択部１３０は、特定レベルの可変電圧VIRPWRを印加する可変電圧入力端、第1ディスチャージ信号DISCHeに応答して前記イーブンビットラインBLeと可変電圧入力端を接続させるNMOSトランジスタN１３２、第２ディスチャージ信号DISCHoに応答して前記オードビットラインBLoと可変電圧入力端を接続させるNMOSトランジスタN１３４を含む。
【００２５】
前記感知ノードフリーチャージ部１４０は、フリーチャージ信号Prechbに応答して前記感知ノードSOにハイレベル電圧VDDを印加する。このために、前記電源電圧端子VDDと感知ノードの間に接続されたPMOSトランジスタP１３０を含む。したがって、ローレベルのフリーチャージ信号に応答して前記感知ノードSOにハイレベルの電源電圧を印加する。
【００２６】
前記データラッチ部１５０は、メモリセルにプログラムさせるデータを臨時格納するかメモリセルから読み出したデータを臨時格納する。このために、第１インバータIV１５２の出力端子を第２インバータIV１５４の入力端子に接続させ、第２インバータIV１５４の出力端子を第1インバータIV１５２の入力端子に接続させて構成する。この時、第１インバータIV１５２の出力端子と第２インバータIV１５４の入力端子が接続されるノードを第1ノードQとし、第２インバータIV１５４の出力端子と第１インバータIV１５２の入力端子が接続されるノードを第２ノードQbとする。
【００２７】
前記データ設定部１６０は、前記データラッチ部１５０の第1ノードQに接地電圧を印加させる第1データ設定トランジスタN１６２と、第２ノードQbに接地電圧を印加させる第２データ設定トランジスタN１６４とを含む。
【００２８】
前記第１データ設定トランジスタN１６２は、前記感知ノードセンシング部１７０と第１ノードの間に接続され、第１データ設定信号RESETに応答して前記感知ノードセンシング部１７０が伝達する接地電圧を前記第1ノードに印加させる。また、前記第２データ設定トランジスタN１６４は、前記感知ノードセンシング部１７０と第２ノードの間に接続され、第2データ設定信号SETに応答して前記感知ノードセンシング部１７０が伝達する接地電圧を前記第２ノードに印加させる。
【００２９】
前記感知ノードセンシング部１７０は、感知ノードの電圧レベルによって接地電圧を前記データ設定部１６０に印加させる。このために、前記データ設定部１６０と接地端子の間に接続されたNMOSトランジスタN１７０を含む。したがって、感知ノードの電圧レベルによって接地電圧を前記データ設定部１６０に印加する。感知ノードの電圧レベルがハイレベルの場合に限って、接地電圧を前記データ設定部１６０に印加させるようになる。
【００３０】
この時、ハイレベルの第1データ設定信号RESETが印加されれば、前記第1ノードQに接地電圧が印加され、これは第１ノードにローレベルデータが印加されたことに見る。しかし、ハイレベルの第２データ設定信号SETが印加されれば、前記第２ノードQbに接地電圧が印加され、これは第1ノードにハイレベルデータが印加されたことに見る。
【００３１】
前記データ送信部１８０は、前記データラッチ部１５０の第１ノードQに格納されたデータを選択的に感知ノードに印加させる。このために、データ送信信号TRANによって前記第1ノードQと感知ノードを選択的に接続させるデータ送信トランジスタN１８０を含む。
【００３２】
前記ビットラインセンシング部１９０は、前記ビットライン選択部１３０と感知ノードSOの間に接続されたNMOSトランジスタN１９０を含む。
【００３３】
前記ビットラインセンシング部１９０はハイレベルのビットラインセンシング信号PBSENSEに応答し、ビットライン共通ノードBLCMと感知ノードSOを接続させ、特定ビットラインの電圧レベルを評価してメモリセルに格納されたデータの電圧レベルが感知ノードに印加されるようにする。
【００３４】
この時、前記センシング信号の電圧では第１電圧Ｖ１または第１電圧より低い第２電圧Ｖ２が印加される。すなわち、前記NMOSトランジスタN１９０のゲートに印加されるビットラインセンシング信号PBSENSEの電圧レベルによって読出し、または検証動作が遂行される。
【００３５】
一方、前記不揮発性メモリ装置１００は、前記ビットラインセンシング部１９０に印加されるビットラインセンシング信号を出力するビットラインセンシング信号供給部１９２を含む。
【００３６】
前記ビットラインセンシング信号供給部１９２は、ビットラインセンシングイネーブル信号PBSNESE_ENをゲートへ受け、前記ビットラインセンシング部１９０に電源電圧VDDを供給するNMOSトランジスタN１９２を含む。したがって、ハイレベルのビットラインセンシングイネーブル信号PBSNESE_EN印加の時、前記ビットラインセンシング信号供給部１９２にハイレベル電圧が印加される。
【００３７】
図２は、通常的な不揮発性メモリ装置のプログラム動作時に印加される各種信号を示した波形図である。
【００３８】
（１）Ｔ１区間
まず、感知ノードとビットラインとの接続を遮断させた状態で感知ノードをフローティングさせてビットラインをハイレベルにフリーチャージさせる。
【００３９】
（２）Ｔ２区間
次に、データ送信信号TRANを印加して第1ノードQに格納されたデータが感知ノードSOに印加されるようにする。この時、通常的にセルをプログラムさせようとする場合には、‘０’データが格納され、セルを消去させようとする場合には‘１’データが格納される。そして、ビットラインセンシング信号PBSENSEを印加し、前記感知ノードSOに印加されたデータがビットラインに伝達されるようにする。それによって、消去対象セルの場合には、ビットラインの電圧レベルがハイレベルに維持される。しかし、プログラム対象セルの場合には、‘０’データによってビットラインの電圧レベルがローレベルに遷移される。
【００４０】
一方、前記ビットラインセンシング信号PBSENSEの場合、電圧レベルがローレベルからハイレベルへ急激に変化しており、これによってビットラインに流れる電流値が急激に上昇していることを見ることができる。
【００４１】
（３）Ｔ３区間
次に、プログラム対象セルが含まれたワードラインにはプログラム電圧を印加して残りのワードラインにはパス電圧を印加してプログラム動作を遂行する。それによってプログラム対象セルの場合、FNトンネリングによって閾値電圧が上昇するようになる。以後、図示されなかったが、プログラム対象セルの閾値電圧が所望の電圧以上に上昇したかを確認する検証動作を遂行するようになる。
【００４２】
本発明は、このようなプログラム動作でビットラインセンシング信号によるピーク電流発生を最小化しようとする。ビットライン間の線幅がますます減ってビットラインの間の寄生キャパシタのますます増加しており、このようなピーク電流の発生を減少させる必要性はさらに大きくなっている。
【００４３】
図３は、本発明の一実施例によるビットラインセンシング信号生成部を含む不揮発性メモリ装置を示した図面である。
【００４４】
前記不揮発性メモリ装置３００は、多数のメモリセルを含むメモリセルアレイ３１０と、前記メモリセルと接続されて特定データをプログラムするか前記メモリセルに格納されたデータを読み出すページバッファ３２０を含む。
【００４５】
前記ページバッファ３２０は、イーブンビットラインまたはオードビットラインの中でいずれか一つを感知ノードと選択的に接続させるビットライン選択部３３０、感知ノードにハイレベルの電源電圧を印加する感知ノードフリーチャージ部３４０、メモリセルにプログラムさせるデータを臨時格納するかメモリセルから読み出したデータを臨時格納するデータラッチ部３５０、前記データラッチ部に格納させるデータを入力するデータ設定部３６０、前記感知ノードのレベルによってデータラッチ部の特定ノードに接地電圧を印加させる感知ノードセンシング部３７０、前記データラッチ部に格納されたデータを感知ノードに印加するデータ送信部３８０、前記ビットライン選択部３３０によって選択されたビットラインと感知ノードを選択的に接続させるビットラインセンシング部３９０を含む。
【００４６】
また、前記不揮発性メモリ装置３００は、前記ビットラインセンシング部３９０に印加されるビットラインセンシング信号を出力するビットラインセンシング信号供給部４００を含む。
【００４７】
全体的な構成は、図１の不揮発性メモリ装置と対応されるので、詳細な構成に対する説明は略する。
【００４８】
前記ビットラインセンシング信号供給部４００について説明する。
【００４９】
前記ビットラインセンシング信号供給部４００は、制御信号PBSENSE_SW<0:n>によって互いに異なる電圧のビットラインセンシング信号を供給することを特徴とする。このために一定のレベルのバンドギャップ電圧VBGをバッファリングして基準電圧Vrefを出力する基準電圧供給部４１０、前記制御信号PBSENSE_SW<0:n>によって前記基準電圧Vrefを電圧分配する電圧分配部４２０を含む。
【００５０】
前記基準電圧供給部４１０は、バンドギャップ電圧VBGを非反転端子（+）から入力を受け、出力端と反転端子（-）がフィードバック接続されるOPアンプを含む。OPアンプの特性によって前記バンドギャップ電圧VBGと同じ電圧のレベルが出力端に出力される。すなわち、前記基準電圧Vrefはバンドギャップ電圧VBGと同じレベルを持つ。
【００５１】
前記電圧分配部４２０は、前記基準電圧供給部４１０の出力端と接地の間に直列接続された第1抵抗Ra及び第2抵抗Rb、前記第1抵抗Ra及び第2抵抗Rbの間に直列接続されて前記制御信号PBSENSE_SW<0:n>によって短絡されて分配電圧、すなわち、ビットラインセンシング信号の電圧レベルを変更させる複数の選択抵抗（R0〜Rn）、前記各選択抵抗の両側端子とそれぞれ接続されて前記制御信号PBSENSE_SW<0:n>によって各選択抵抗を短絡させる複数のスイッチング素子（Ｎ３９２〜Ｎ３９４）を含む。
【００５２】
したがって、前記スイッチング素子の個数と選択抵抗の個数は同じである。
【００５３】
望ましくは、前記各スイッチング素子は制御信号PBSENSE_SW<0:n>をゲートへ入力されてドレインとソース端子が選択抵抗の両端と接続されるNMOSトランジスタであることを特徴とする。
【００５４】
前記ビットラインセンシング信号は、第１抵抗Raと第１選択抵抗Roの接続ノードから出力される。もしも、前記制御信号PBSENSE_SW<0:n>がすべてハイレベルなので、前記スイッチング素子（Ｎ３９２〜Ｎ３９４）がすべてターンオンされれば、前記選択抵抗（Ｒ０〜Ｒｎ）がすべて短絡されるので、第１抵抗Raと第２抵抗Rbによって分配される電圧がビットラインセンシング信号PBSENSEとして機能することになる。図面を通じて前記ビットラインセンシング信号PBSENSEが出力される過程をよく調べて見る。
【００５５】
図４は、本発明の一実施例によるビットラインセンシング信号供給部の動作を示した波形図である。
【００５６】
図示された波形図は、延べ四つの選択抵抗（Ｒ０、Ｒ１、Ｒ２、Ｒ３）、及び四つのスイッチング素子を含む電圧分配部に関する。
【００５７】
図３の電圧分配部が延べ四つの選択抵抗（ Ｒ０、Ｒ１、Ｒ２、Ｒ３）、及び四つのスイッチング素子を含むものと想定して説明する。望ましくは、前記第１抵抗Raと第２抵抗Rb、及び各選択抵抗の値はすべて同じく設定する。
【００５８】
まず、全体制御信号PBSENSE_SW<0:n>がすべてハイレベルに入力される。それによって図３のスイッチング素子がすべてターンオンされ、全体選択抵抗がすべて短絡される。したがって、前記ビットラインセンシング信号PBSENSEは、前記基準電圧Vrefの１/２水準にあたる電圧値を持つことになる。
【００５９】
次に、一定時間t１が経った後、第２制御信号PBSENSE_SW<１>をローレベルに遷移させる。それによって、第2制御信号PBSENSE_SW<1>が印加されるスイッチング素子はターンオフされ、当該スイッチング素子と接続された第２選択抵抗Ｒ１は、短絡解除され、第1及び第２抵抗Ra、Rb、第２選択抵抗Ｒ１によって分配された電圧が前記ビットラインセンシング信号PBSENSEとして機能するようになる。したがって、前記ビットラインセンシング信号PBSENSEは、前記基準電圧Vrefの２/３水準にあたる電圧値を持つことになる。
【００６０】
次に、一定時間t２が経った後、第３制御信号PBSENSE_SW<２>をローレベルに遷移させる。それによって第３制御信号PBSENSE_SW<２>が印加されるスイッチング素子はターンオフされ、当該スイッチング素子と接続された第3選択抵抗Ｒ２は短絡解除され、第１及び第２抵抗Ra、Rb、第２選択抵抗Ｒ１、第３選択抵抗Ｒ２によって分配された電圧が前記ビットラインセンシング信号PBSENSEとして機能するようになる。したがって、前記ビットラインセンシング信号PBSENSEは前記基準電圧Vrefの４/５水準にあたる電圧値を持つことになる。
【００６１】
次に、一定時間t３が経った後、第４制御信号PBSENSE_SW<３>をローレベルに遷移させる。それによって、第４制御信号PBSENSE_SW<３>が印加されるスイッチング素子は、ターンオフされ、当該スイッチング素子と接続された第４選択抵抗Ｒ３は短絡解除され、第1及び第２抵抗Ra、Rb、第２選択抵抗Ｒ１、第３選択抵抗Ｒ２、第４選択抵抗Ｒ３によって分配された電圧が前記ビットラインセンシング信号PBSENSEとして機能するようになる。したがって、前記ビットラインセンシング信号PBSENSEは前記基準電圧Vrefの４/５水準にあたる電圧値を持つことになる。このように、本願発明のビットラインセンシング信号供給部４００の動作によれば、順次増加するビットラインセンシング信号PBSENSEを供給することができるようになる。
【００６２】
図５は、本発明の一実施例によるビットラインセンシング信号供給部が適用された不揮発性メモリ装置のページバッファを示した回路図である。
【００６３】
前記不揮発性メモリ装置５００は、多数のメモリセルを含むメモリセルアレイ５１０と、前記メモリセルと接続されて特定データをプログラムするか前記メモリセルに格納されたデータを読み出すページバッファ５２０を含む。
【００６４】
前記不揮発性メモリ装置のページバッファ５００は、ビットラインを感知ノードと選択的に接続させるビットライン選択部５３０、感知ノードにハイレベルの電源電圧を印加する感知ノードフリーチャージ部５４０、検証または読出し動作の間メモリセルの状態によってビットラインの電圧レベルを感知ノードに伝達させるビットラインセンシング部５５０、メモリセルにプログラムさせるデータを臨時格納するかメモリセルから読み出したデータを臨時格納する第１ないし第３レジスタ５６０、５７０、５８０、前記感知ノードのレベルによって各レジスタに接地電圧を印加させる感知ノードセンシング部５９０を含む。また、前記不揮発性メモリ装置５００は、前記ビットラインセンシング部５５０に印加されるビットラインセンシング信号を出力するビットラインセンシング信号供給部６００を含む。
【００６５】
前記ページバッファ５２０は、図３の実施例とは違って、すべて三つのレジスタを含む。これは、２ビットマルチレベルセルプログラム動作のための構成である。
【００６６】
第1レジスタ５６０は、データを臨時格納する第1データラッチ部５６４、前記第１データラッチ部に格納させるデータを入力する第１データ設定部５６６、前記第１データラッチ部に格納されたデータを感知ノードに印加する第１データ送信部５６２を含む。
【００６７】
第２レジスタ５７０は、データを臨時格納する第２データラッチ部５７４、前記第２データラッチ部に格納させるデータを入力する第２データ設定部５７６、前記第２データラッチ部に格納されたデータを感知ノードに印加する第２データ送信部５７２を含む。
【００６８】
第３レジスタ５８０は、データを臨時格納する第２データラッチ部５８４、前記第２データラッチ部に格納させるデータを入力する第２データ設定部５８６、前記第２データラッチ部に格納されたデータを感知ノードに印加する第２データ送信部５８２を含む。
【００６９】
２ビットマルチレベルセルプログラム方法によれば、互いに異なる四つの状態分布を形成しなければならない。このために、前記三つのレジスタに各状態別データを印加してプログラム動作、及び検証動作を遂行する。例えば、消去状態、即ち、第1状態のセルに維持させようとする場合には、各レジスタの第１ノードQC_N、QM_N、QT_Nに‘１’を格納させる。前記消去状態より大きい状態、すなわち、二番目に閾値電圧の大きい第２状態のセルにプログラムさせようとする場合、‘１００’QC_N:1、QM_N:0、QT_N:0のデータを格納させる。
【００７０】
前記第２状態より大きい状態、すなわち、三番目に閾値電圧の大きい第３状態のセルにプログラムさせようとする場合、‘００１’QC_N:0、QM_N:0、QT_N:1のデータを格納させる。最後に、前記第３状態より大きい状態、すなわち、閾値電圧が一番大きくなった第４状態のセルにプログラムさせようとする場合、‘０００’QC_N:0、QM_N:0、QT_N:0のデータを格納させる。このように、各状態別に各レジスタに格納されるデータを違うようにしてプログラム動作、検証動作等を遂行する。
【００７１】
図６は、本発明の一実施例によるビットラインセンシング信号供給部が適用された不揮発性メモリ装置のプログラム動作を示した波形図である。
【００７２】
まず、可変電圧入力端VIRPWRに接地電圧を印加させた状態で、ディスチャージ信号DISCHe、DISCHoをそれぞれ印加し、各ビットラインをローレベルにディスチャージさせる（Ｔ１区間）。また、ローレベルの感知ノードフリーチャージ信号Prechbを印加して感知ノードをハイレベルにフリーチャージさせる。
【００７３】
次に、可変電圧入力端VIRPWRにハイレベル電圧を印加させた状態で、ディスチャージ信号DISCHe、DISCHoをそれぞれ印加し、各ビットラインをハイレベルにフリーチャージさせる（Ｔ２区間）。そして、感知ノードフリーチャージ信号Prechbの印加を中断する。また、ドレイン選択信号DSLを印加してビットラインとメモリセルストリングを接続させる。この時、ソース選択信号SSLはローレベルに印加され、共通ソースラインCSLにはハイレベル電圧を印加するが、これは共通ソースラインとメモリセルストリングを遮断させるためである。
【００７４】
次に、プログラムしようとするセルと接続されたビットラインに対してビットライン選択信号BSLeを印加し、ハイレベルのビットラインセンシング信号PBSENSEを印加して感知ノードとビットラインが接続されるようにする（Ｔ３）。この時、図４に示されたように漸進的に増加するビットラインセンシング信号PBSENSEを印加させる。それによって、ビットラインに流れるピーク電流値を最大３０％ほど減少させることができる。このような動作によって各ラッチ部から感知ノードへ伝達された消去対象データまたはプログラム対象データがビットラインに載ることになる。それによって、ハイレベルにフリーチャージされたビットラインの電圧レベルが変化するようになる。
【００７５】
次に、ハイレベルのビットラインセンシング信号PBSENSEの印加を中断させる（Ｔ４）。
【００７６】
次に、プログラム対象セルが含まれたワードラインにはプログラム電圧を印加し、残りのワードラインにはパス電圧を印加してプログラム動作を遂行する（Ｔ５、Ｔ６）。それによって、プログラム対象セルの場合、FNトンネリングによって閾値電圧が上昇するようになる。
【００７７】
図７は、本発明の一実施例によるビットラインセンシング信号供給部が適用された不揮発性メモリ装置の検証動作を示した波形図である。
【００７８】
まず、ビットラインをディスチャージさせ、第２データラッチ部５７４の第1ノードQM_Nを初期化する（Ｔ１区間）。すなわち、ローレベルの可変電圧VIRPWRを印加させた状態で、第1及び第２ディスチャージ信号DISCHe/oを印加させて各ビットラインBLe/oをローレベル電位にディスチャージさせる。また、ローレベルのフリーチャージ信号PRECHbを印加して感知ノードSOをハイレベルに遷移させた状態で、第１データ設定信号RESETを印加させて第1ノードQM_Nに接地電圧が印加されるようにする。それによって、第１ノードQM_Nにローレベルデータが格納される。
【００７９】
次に、ビットラインをハイレベルでフリーチャージさせる（Ｔ２区間）。すなわち、第１電圧Ｖ１のビットラインセンシング信号PBSENSEを印加してビットラインとハイレベル状態の感知ノードSOを接続させる。図４に示されたように漸進的に増加するビットラインセンシング信号PBSENSEを印加させる。それによって、ビットラインに流れるピーク電流するのを最大３０％ほど減少させることができる。このような動作によって各ラッチ部から感知ノードへ伝達された消去対象データまたはプログラム対象データがビットラインに載ることになる。それによってハイレベルにフリーチャージされたビットラインの電圧レベルが変化するようになる。この時、判読しようとする特定ビットラインに対してハイレベルのビットライン選択信号（BSLeまたはBSLo）を印加して前記特定ビットライン（BLeまたはBlo）と感知ノードSOを接続させる。
【００８０】
次に、ドレイン選択信号DSL、及びソース選択信号SSLを印加してビットラインとセルストリングを接続させる。一方、検証対象セルのワードラインには検証電圧を印加し、その他のセルのワードラインにはパス電圧Vpassを印加する。
【００８１】
次に、前記ビットラインセンシング信号PBSENSEの印加を中断し、検証対象セルの状態によってビットラインの電圧レベルが変化されるようにする（Ｔ３区間）。検証対象セルの閾値電圧が検証電圧以上の場合には、該セルがターンオフ状態を維持してセルストリングを経由して電荷が放電しないので、ビットラインの電圧レベルがフリーチャージされた状態を維持する。しかし、検証対象セルの閾値電圧が検証電圧より小さい場合には、該セルがターンオン状態になって、セルストリングを経由して電荷が放電するので、ビットラインの電圧レベルがローレベルに遷移される。
【００８２】
次に、第２電圧Ｖ２のビットラインセンシング信号PBSENSEを印加し、ビットラインの電圧状態が感知ノードSOへ伝達されるようにする（Ｔ４区間）。前記感知ノードSOの状態によって前記ページバッファの第２データラッチ部５７４の第1ノードQM_Nにデータが設定される。このために、データ設定信号MRSTを印加する。
【００８３】
前記検証対象セルが検証電圧以上にプログラムされた場合には、前記感知ノードの電圧レベルがハイレベルを維持するので、前記データ設定信号MRSTによってハイレベル電圧が前記第１ノードQM_Nに格納される。しかし、そうでない場合には感知ノードの電圧レベルが低くて感知ノードセンシング部５９０が駆動されず、前記データ設定信号MRSTの印加にもかかわらず、第１ノードQM_Nに初期格納されたデータがそのまま維持される。このように検証方法に対しても前記階段型で上昇するビットラインセンシング信号を印加することができる。
【００８４】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、かかる変形や変更が、本発明の範囲に含まれる。
【符号の説明】
【００８５】
１００…不揮発性メモリ装置
１１０…メモリセルアレイ
１２０…ページバッファ
１４０…感知ノードフリーチャージ部
１５０…データラッチ部
１３０…ビットライン選択部
１６０…第２データ設定部
３３０…ビットライン選択部
３８０…データ送信部
４００…ビットラインセンシング信号供給部
４１０…基準電圧供給部
４２０…電圧分配部
５００…ページバッファ
５１０…メモリセルアレイ
５２０…ページバッファ
５３０…ビットライン選択部
５４０…ノードフリーチャージ部
５５０…ビットラインセンシング部
５６４…第１データラッチ部
５７０…第２レジスタ
５７４…第２データラッチ部
５８０…第３レジスタ
５８２…第２データ送信部
５８６…第２データ設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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