(57)【要約】      （修正有）【課題】複数の半導体チップが基板上に積層されている半導体装置において、半導体チップ間の接続不良を低減する手段を提供する。【解決手段】半導体チップ２と、基板４上に半導体チップ２と互いに積層され、平面積が半導体チップ２よりも大きな半導体チップ３ａと、半導体チップ２の中央部のみで半導体チップ２を貫通している貫通電極２２と、貫通電極２２に対向する位置で半導体チップ３ａを貫通している貫通電極３２と、貫通電極２２と貫通電極３２の間に設けられ、貫通電極２２と貫通電極３２を導通させるように接続する導通バンプ７ｂと、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体チップと、
基板上に前記第１の半導体チップと互いに積層され、平面積が前記第１の半導体チップよりも大きな第２の半導体チップと、
前記第１の半導体チップの中央部のみで前記第１の半導体チップを貫通している第１の貫通電極と、
前記第１の貫通電極に対向する位置で前記第２の半導体チップを貫通している第２の貫通電極と、
前記第１の貫通電極と前記第２の貫通電極の間に設けられ、前記第１の貫通電極と前記第２の貫通電極を導通させるように接続する導通バンプと、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の貫通電極および前記第２の貫通電極を含む全ての貫通電極が、前記第１の半導体チップの平面領域内に配置されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップの間の前記導通バンプが設けられている領域の外側に設けられ、前記第１の半導体チップと前記第２の半導体チップとを導通することなく接続するダミーバンプを有する半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記基板における前記第１の半導体チップと対向する領域の外側に形成されている接続パッドと、
前記第２の半導体チップにおける前記接続パッドと対向する位置に形成されている電極パッドと、
前記接続パッドと前記電極パッドの間に設けられ、前記接続パッドと前記電極パッドを接続する補強バンプと、
を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記補強バンプは、直径が前記導通バンプよりも大きい半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記基板に設けられ、前記第１の貫通電極と導通するための配線パッドを有し、
前記電極パッドは、高さが前記第２の貫通電極よりも高く、
前記接続パッドは、形状および大きさが前記配線パッドと同じである半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記基板に設けられ、前記第１の貫通電極と導通するための配線パッドを有し、
前記接続パッドは、高さが前記配線パッドよりも高く、
前記電極パッドは、形状および大きさが前記第２の貫通電極と同じである半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップの間に設けられるダミーチップを有し、前記ダミーチップは、前記第１の貫通電極と前記第２の貫通電極を接続させる第３の貫通電極を有する、半導体装置。
【請求項９】
請求項１から請求項８までのいずれか一項に記載の半導体装置において、
前記第１の半導体チップは、ロジック回路が形成されているロジックチップであり、
前記第２の半導体チップは、メモリ回路が形成されているメモリチップである、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが基板上に積層されている半導体装置に関する。
【背景技術】
【０００２】
近年、半導体チップを有する半導体装置では、半導体チップの多機能化に伴う高密度実装を実現するために、パッケージ内で半導体チップを積層する構造が求められている。このような構造の半導体装置では、半導体チップと基板は、一般的にワイヤボンディングで接続される。しかし、半導体チップと基板を接続させる配線としてワイヤボンディングを用いる場合、配線が長くなるので、半導体チップの高速動作化が妨げられる。そこで、この配線をより短くした半導体装置が提案されており、特許文献１に開示されている。特許文献１には、配線を短くするために、半導体チップに貫通電極が形成され、この貫通電極にて半導体チップと基板間が接続される半導体装置が記載されている。
【０００３】
また、パッケージ内で半導体チップを積層する構造の半導体装置には、半導体チップを実装した複数の基板を積層し、基板間をバンプで接続する構造の半導体装置もある。この構造の半導体装置では、通常、半導体チップは加熱によって基板に実装される。このとき、半導体チップの主成分であるシリコンと、基板の主成分である樹脂との熱膨張係数の違いにより、反り挙動の差が生じる。すると、基板間の接続を引き剥がそうとする引き剥がし応力がバンプに生じる。そこで、この引き剥がし応力を緩和する半導体装置が提案されており、特許文献２に開示されている。特許文献２には、引き剥がし応力を緩和するために、基板における半導体チップが実装されていない一端側のみにバンプが配列されている特定領域が設けられている半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２８１９８０号公報
【特許文献２】特開２００５−２６８２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の半導体装置のように、貫通電極が形成されている複数の半導体チップが基板上に積層している半導体装置において、各半導体チップに設けられている電子回路は、一般的に、半導体チップの主成分であるシリコンよりも熱膨張係数が大きな窒化シリコンやポリイミドを、高温雰囲気の中で平坦な面状にして形成される。そのため、常温では、回路形成面がシリコンに比べて大きく収縮し、その結果、半導体チップに反りが生じる。このとき、互いに積層して接続されている２つの半導体チップについて、平面積（チップサイズ）や、回路形成面に用いられる材料が異なる場合に起こり得る問題について説明する。
【０００６】
図１２は、平面積、および回路形成に用いられる材料が異なる２つの半導体チップが基板上に積層して接続されている場合における各チップの反りの状態の一例を示す断面図である。図１２では、ロジックチップ１０１と、ロジックチップ１０１よりも平面積が大きなメモリチップ１１１とが基板１２１上に積層されている。ロジックチップ１０１の回路形成面１０２には、ポリイミドを用いずに形成されたロジック回路が設けられている。一方、メモリチップ１１１の回路形成面１１２には、ポリイミドを用いて形成されたメモリ回路が設けられている。また、メモリチップ１１１を貫通する貫通電極１１３と、ロジックチップ１０１を貫通する貫通電極１０３との間には導通バンプ２０１が設けられ、この導通バンプ２０１によって貫通電極１１３と貫通電極１０３が接続されている。
【０００７】
ロジックチップ１０１とメモリチップ１１１では、平面積および回路形成に用いられる材料が異なるので、ロジックチップ１０１の反り量は、メモリチップ１０１の反り量に比べ全体的に小さくなる。この反り量の差は、図１２に示すようにチップの中央部から離れるにつれて大きくなる。反り量の差が大きくなるにつれて、導通バンプ２０１に生じるチップ間の接続を引き剥がそうとする引き剥がし応力が大きくなるので、ロジックチップ１０１の外周部に位置する程、導通バンプ２０１は、破断しやすくなる。したがって、ロジックチップ１０１とメモリチップ１１１の接続不良が発生しやすくなる。
【０００８】
上記の問題に対し、特許文献２に開示されている半導体装置は、半導体チップを実装した複数の基板を積層することを前提としており、基板におけるチップが実装されていない一端側にバンプを配列している。したがって、図１２に示すように貫通電極が形成されている複数の半導体チップを積層して導通バンプで接続する構造の半導体装置に適用することができない。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明による半導体装置は、
第１の半導体チップと、
基板上に前記第１の半導体チップと互いに積層され、平面積が前記第１の半導体チップよりも大きな第２の半導体チップと、
前記第１の半導体チップの中央部のみで前記第１の半導体チップを貫通している第１の貫通電極と、
前記第１の貫通電極に対向する位置で前記第２の半導体チップを貫通している第２の貫通電極と、
前記第１の貫通電極と前記第２の貫通電極の間に設けられ、前記第１の貫通電極と前記第２の貫通電極を導通させるように接続する導通バンプと、
を有する。
【発明の効果】
【００１０】
本発明によれば、貫通電極を備える複数の半導体チップを積層して導通バンプで接続する場合、半導体チップの中央部に導通バンプが集約されるので、導通バンプに生じる引き剥がし応力を緩和できる。これにより、半導体チップ間の接続不良が低減されるので、半導体装置の信頼性を高めることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１の半導体装置の構造を示す断面図である。
【図２】図１に記載の切断線Ａ−Ａに沿った断面図である。
【図３】実施形態１の半導体装置において、ダミーバンプ配置領域５２が設けられている場合の構造を示す断面図である。
【図４】図３に記載の切断線Ｂ−Ｂに沿った断面図である。
【図５】実施形態２の半導体装置の構造を示す断面図である。
【図６】図５に記載の切断線Ｃ−Ｃに沿った断面図である。
【図７】図５に記載の領域αの拡大図である。
【図８】実施形態２の半導体装置において、高さが貫通電極３２よりも高い電極パッド３４が電極パッド３３の代わりに設けられている場合の構造を示す拡大図である。
【図９】実施形態２の半導体装置において、高さが配線パッド４２よりも高い接続パッド４４が接続パッド４３の代わりに設けられている場合の構造を示す拡大図である。
【図１０】実施形態３の半導体装置の構造を示す断面図である。
【図１１】図１０に記載の切断線Ｄ−Ｄに沿った断面図である。
【図１２】平面積、および回路形成面に用いられる材料が異なる２つの半導体チップが基板上に積層して接続されている場合における各チップの反りの状態の一例を示す断面図である。
【発明を実施するための形態】
【００１２】
(実施形態１)
図１は、本実施形態の半導体装置の構造を示す断面図である。図２は、図１に記載の切断線Ａ−Ａに沿った断面図である。
【００１３】
本実施形態の半導体装置１は、図１に示すように、ロジックチップ２と、ロジックチップ２よりも平面積が大きなメモリチップ３ａ〜３ｆとが、基板４上に積層している。ロジックチップ２は基板４に実装され、メモリチップ３ａ〜３ｆはロジックチップ２の上に配列されている。ロジックチップ２と基板４の隙間、および各チップ間の隙間には、アンダーフィル５が充填されている。アンダーフィル５は、レジン６に覆われている。以下、各チップ間の接続状態について詳しく説明する。
【００１４】
なお、本発明では、ロジックチップの数、およびメモリチップの数は、特に限定されない。また、本実施形態では、高速動作を優先させるために、ロジックチップ２を基板４に最も近い層（最下層）に配置する構造であるが、本発明では、メモリチップ３ａ〜メモリチップ３ｆの間にロジックチップ２が配置される構造であってもよい。
【００１５】
ロジックチップ２は、半導体チップの一つであり、図１に示すように、上面にロジック回路が形成されている回路形成面２１と、中央部のみでロジックチップ２を貫通する貫通電極２２を有する。貫通電極２２の一端は、導通バンプ７ａを介して配線パッド４２に接続されている。なお、基板４の裏面には、半導体装置１を他の装置へ実装するための半田ボール４１が設けられている。
【００１６】
メモリチップ３ａは、半導体チップの一つであり、図１に示すように、メモリチップの中で最下層に配置され、メモリ回路が形成されている回路形成面３１と、貫通電極２２に対向する位置でメモリチップ３ａを貫通する貫通電極３２を有する。貫通電極３３の数は、貫通電極２２と同様、特に限定されるものではない。
【００１７】
図１および図２に示すように、貫通電極２２の他端と貫通電極３２の間に導通バンプ７ｂが設けられ、この導通バンプ７ｂを介してロジックチップ２とメモリチップ３ａが導通（電気的接続）状態になる。この導通バンプ７ｂには、ロジックチップ２とメモリチップ３ａにおける平面積の違い、および回路形成面２１、３１の材料の違いを起因とする反り量の差によって、引き剥がし応力が生じる。しかし、貫通電極２２がロジックチップ２の中央部に集約されているので、導通バンプ７ｂに生じる引き剥がし応力は緩和される。これは、ロジックチップ２とメモリチップ３ａの反り量の差が、チップの中央部に近付くにつれて小さくなるからである。
【００１８】
メモリチップ３ｂ〜メモリチップ３ｆは、メモリチップ３ａと同様に回路形成面３１と、貫通電極３２を有する。そして、各メモリチップの貫通電極３２の間には、導通バンプ７ｂが設けられ、この導通バンプ７ｂを介して、メモリチップ３ａ〜メモリチップ３ｆが導通状態になる。すなわち、メモリチップ３ａ〜メモリチップ３ｆの導通に必要な貫通電極３２が、ロジックチップ２の中央部上の領域に相当する導通バンプ配置領域８に集約されている。これにより、例えばメモリチップ３ｂとメモリチップ３ｃのように、互いに面する２つのメモリチップに反り量の差が生じても、メモリチップ３ｂとメモリチップ３ｃの間に設けられている導通バンプ７ｂに生じる引き剥がし応力は緩和される。これは、平面積が同じ２つのチップ間の反り量の差も、平面積が異なる２つのチップ間の反り量の差と同様に、チップの中央部に近付くにつれて小さくなるからである。
【００１９】
したがって、本実施形態では、各チップの反りによって生じる引き剥がし応力が比較的小さい領域のみに導通バンプ７ｂが集約されるので、導通バンプ７ｂの破断を起因とする歩留りの低下、および信頼性の低下を回避できる。
【００２０】
なお、本実施形態は、平面積が互いに異なるロジックチップとメモリチップの組み合わせに限定されず、反りの差が存在するチップ間やチップと基板間の接続などに適用でき、さらにチップの種類や枚数に限定されない。
【００２１】
また、本実施形態では、図３、および図３に記載の切断線Ｂ−Ｂに沿った断面図である図４に示すように、導通バンプ配置領域８の外側にダミーバンプ配置領域５２を設けてもよい。ダミーバンプ配置領域５２には、チップ間の導通を必要としないダミーバンプ５１が配列されている。ダミーバンプ配置領域５２は、導通バンプ配置領域８よりも引き剥がし応力が大きな領域であり、この領域にダミーバンプ５１を配置することでチップ間の接続が強化される。これにより、チップ間の導通に必要な導通バンプ７ｂが破断しにくくなるので、信頼性をより一層高められる。
【００２２】
(実施形態２)
図５は、本実施形態の半導体装置の半導体装置の構造を示す。図６は、図５に記載の切断線Ｃ−Ｃに沿った断面図である。図７は、図５に記載の領域αの拡大図である。なお、各図において、図１に示す半導体装置１と同様な構成については同じ符号を付し、詳細な説明を省略する。
【００２３】
本実施形態の半導体装置１０は、メモリチップ３ａと基板４とを補強バンプ６１ａで接続するとともに、メモリチップ３ａ〜メモリチップ３ｆを補強バンプ６１ｂで接続する半導体装置である。
【００２４】
半導体装置１０において、メモリチップ３ａ〜メモリチップ３ｆの外周部には、形状および大きさが貫通電極３２と同様な電極パッド３３が設けられる。また、基板４におけるメモリチップ３ａの電極パッド３３と対向する位置には、形状および大きさが配線パッド４２と同様な接続パッド４３が設けられている。メモリチップ３ａの電極パッド３３と接続パッド４３の間には直径が導通バンプ７ｂよりも大きな補強バンプ６１ａが設けられ、この補強バンプ６１ａによって、メモリチップ３ａと基板４が接続される。この接続により、メモリチップ３ａの反り量が抑えられるので、メモリチップ３ａとロジックチップ２の反り量の差が低減する。したがって、導通バンプ７ｂに生じる引き剥がし応力が緩和される。また、各メモリチップの電極パッド３３の間には、補強バンプ６１ｂが設けられ、この補強バンプ６１ｂによって、各メモリチップの接続されている。この接続により、ロジックチップとメモリチップ間や各メモリチップ間の接続が強化され、導通バンプ７ｂの破断を起因とする歩留りの低下、および信頼性の低下を回避できる。
【００２５】
本実施形態では、補強バンプ６１ａ、６１ｂが設けられている補強バンプ配置領域６２が各メモリチップの比較的反り量が大きな領域である外周部に設けられている。これにより、メモリチップ３ａとロジックチップ２の導通に必要な導通バンプ７ｂに生じる引き剥がし応力が緩和される。したがって、ロジックチップ２とメモリチップ３ａの接続が強化される。また、補強バンプ６１ａ、６１ｂが導通可能である場合、すなわち補強バンプ６１ａ、６１ｂを各メモリチップと基板４との電気的接続に利用する場合、メモリチップ３ａ〜メモリチップ３ｆにおける電源電位およびグランド電位の安定性を向上できる。
【００２６】
なお、本実施形態では、補強バンプ６１ａの形状および大きさを導通バンプ７ｂと同じにしてもメモリチップ３ａと基板４との接続が十分に強化される場合、図８に示すように、高さが貫通電極３２よりも高い電極パッド３４を電極パッド３３の代わりに用いて、補強バンプ６１ａの直径が小さくなった分の隙間を埋めてもよい。または、図９に示すように、高さが配線パッド４２よりも高い接続パッド４４を接続パッド４３の代わりに用いて、補強バンプ６１ａの直径が小さくなった分の隙間を埋めてもよい。
【００２７】
電極パッド３３の代わりに電極パッド３４を用いる場合には、配線パッド４２と接続パッド４３の設計寸法を統一でき、さらに導通バンプ７ｂと補強バンプ６１ａの設計寸法も統一できるので、半導体装置１０の製造コストの削減が見込める。一方、接続パッド４３の代わりに接続パッド４４を用いる場合では、貫通電極３２と電極パッド３３の設計寸法を統一でき、さらに導通バンプ７ｂと補強バンプ６１ａの設計寸法も統一できるので、半導体装置１０の製造コストの削減が見込める。
【００２８】
（実施形態３）
図１０は、本実施形態の半導体装置の半導体装置の構造を示す。図１１は、図１０に示す切断線Ｄ−Ｄに沿った断面図である。なお、各図において、図１に示す半導体装置１と同様な構成については同じ符号を付し、詳細な説明を省略する。
【００２９】
本実施形態では、図１０および図１１に示すように、ロジックチップ２とメモリチップ３ａの間に、ロジックチップ２よりも平面積が大きなダミーチップ７１を設けている。ダミーチップ７１には、電子回路（回路形成面）は設けられておらず、ロジックチップ２の貫通電極２２とメモリチップ３ａの貫通電極３２を接続させる貫通電極７２が設けられている。この貫通電極７２と貫通電極２２の間に導通バンプ７ｂが設けられ、この導通バンプ７ｂによってロジックチップ２とダミーチップ７１とが接続されている。また、この貫通電極７２と貫通電極３２の間に導通バンプ７ｂが設けられ、この導通バンプ７ｂによってダミーチップ７１とメモリチップ３ａとが接続されている。
【００３０】
本実施形態では、ロジックチップ２とメモリチップ３ａの間に、回路形成面を持たず反りのほとんど無いダミーチップ７１を配置することによって、ロジックチップ２とメモリチップ３ａの反りの差を吸収することが可能となる。つまり、チップ間での反りの差が小さくなることによって、ロジックチップ２の貫通電極２２とダミーチップ７１の貫通電極７２間のバンプ７ｂへの引き剥がし応力や、メモリチップ３ａの貫通電極３２とダミーチップ７１の貫通電極７２間のバンプ７ｂへの引き剥がし応力が小さくなる。導通バンプ７ｂに生じる応力を緩和できるので、チップ間の接続が強化され、導通バンプ７ｂの破断を起因とする歩留りの低下、および信頼性の低下を回避できる。
【００３１】
なお、本実施形態は平面積が互いに異なるロジックチップとメモリチップに対してダミーチップを組み合わせた形態に限定されず、反りの差を吸収することが可能なチップ間やチップと基板間などに適用でき、さらにチップの種類や枚数に限定されない。
【符号の説明】
【００３２】
１、１０  半導体装置
２、１０１  ロジックチップ
３ａ〜３ｆ、１１１  メモリチップ
４、１２１  基板
５  アンダーフィル
６  レジン
７ａ、７ｂ、２０１  導通バンプ
８  導通バンプ配置領域
２１、３１、１０２、１１２  回路形成面
２２、３２、７２  貫通電極
３３、３４、３５  電極パッド
４１  はんだボール
４２  配線パッド
４３、４４  接続パッド
５１  ダミーバンプ
５２  ダミーバンプ配置領域
６１ａ、６１ｂ  補強バンプ
６２  補強バンプ配置領域
７１  ダミーチップ
【図１】
2010161102.tif 000003
【図２】
2010161102.tif 000004
【図３】
2010161102.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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