(57)【要約】【課題】非磁性層を挟む２つの磁性層間のショートを防ぎつつ、素子形状のばらつきを低減する。【解決手段】磁気メモリは、基板２０上に設けられた層間絶縁層２６と、層間絶縁層２６上に設けられた導電性の下地層１１と、下地層１１上に設けられ、かつ２つの磁性層１２、１３と、これらに挟まれた非磁性層１３とを有する磁気抵抗素子とを含む。下地層１１のエッチングレートは、各磁性層のそれよりも低い。【選択図】      図１
2010103224.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた導電性の下地層と、
前記下地層上に設けられ、かつ２つの磁性層と、これらに挟まれた非磁性層とを有する磁気抵抗素子と、
を具備し、
前記下地層のエッチングレートは、各磁性層のそれよりも低いことを特徴とする磁気メモリ。
【請求項２】
基板上に設けられた層間絶縁層と、
前記層間絶縁層内に設けられたコンタクトと、
前記コンタクトを囲むようにして前記層間絶縁層上に設けられた絶縁性のストッパ層と、
前記コンタクト上に設けられ、かつ２つの磁性層と、これらに挟まれた非磁性層とを有する磁気抵抗素子と、
を具備し、
前記ストッパ層のエッチングレートは、各磁性層のそれよりも低いことを特徴とする磁気メモリ。
【請求項３】
前記下地層或いは前記ストッパ層のエッチングレートは、エッチング時のイオン入射角が０度以上６０度以下の範囲において変化量が大きく、かつ前記範囲においてイオン入射角が大きくなるにつれて大きくなることを特徴とする請求項１又は２に記載の磁気メモリ。
【請求項４】
下地層上に設けられ、かつ第１の磁性層、非磁性層、第２の磁性層が順に積層された積層構造と、
前記第２の磁性層の側面を覆い、かつ前記第１の磁性層より低いエッチングレートを有し、かつ前記第１の磁性層に対して３以上のエッチング選択比を有する絶縁材料からなる側壁と、
を具備することを特徴とする磁気抵抗素子。
【請求項５】
前記絶縁材料は、ＤＬＣ（Diamond Like Carbon）であることを特徴とする請求項４に記載の磁気抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子、及び磁気メモリに係り、例えば磁気抵抗（magnetoresistive)効果を利用して情報を記憶する磁気抵抗素子、及び磁気メモリに関する。
【背景技術】
【０００２】
磁気抵抗効果を情報読み出しに利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）は、高速動作、不揮発性、書き換え回数の面からメモリにとって必要な要素すべてを持つユニバーサルメモリとして、実用化に対し大きな期待を受けている。
【０００３】
磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子としては、２枚の磁性層とこれらに挟まれた非磁性層（トンネルバリア層）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。ＭＴＪ素子は、２枚の磁性層の磁化配列によって、低抵抗状態と高抵抗状態とをとり得る。低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義することで、ＭＴＪ素子に１ビットの情報を記録することができる。
【０００４】
また、スピン角運動量移動（ＳＭＴ：Spin Momentum Transfer、以下、スピン注入という）を利用した書き込み方式を用いたＭＲＡＭが知られている。スピン注入型ＭＲＡＭにおいては素子サイズが書き込み電流に直接影響を及ぼす。すなわち、スピン注入型ＭＲＡＭの集積化においては、素子サイズを極限まで縮小した上で、なおかつ不良セルを生まない高い歩留まりの加工プロセスが重要である。
【０００５】
ＭＴＪ素子をスパッタエッチングにより加工する場合、反応生成物がＭＴＪ側面に付着するリデポジションが問題となる。基本的にスパッタエッチングにおいては、エッチングとこのリデポジションとが競合しているが、ＭＴＪ側面ではスパッタエッチングに用いるイオンビームの入射角が大きくなるため、エッチングレートに対してリデポジションのほうが優勢になる。一般的にエッチングレートは、入射角がエッチング面の法線に対して大きく（例えば７０度以上）なると急激に減少する。このため、ＭＴＪのエッチング後のサイズがハードマスク作成時のものより大きくなってしまい微細化を困難にする。
【０００６】
さらには、トンネルバリア層を含むＭＴＪをエッチングする際に、リデポジションによる堆積物がトンネルバリア層の側面に付着する。これによって、磁性層間にショートパスを生んでしまい、ＭＴＪ素子、ひいてはＭＲＡＭの不良発生率を大幅に増大させてしまう。したがって、ＭＴＪのエッチングに際してはリデポジションを抑制ないしは除去するプロセスの開発が重要である。
【０００７】
また、この種の関連技術として、トップピン構造のＭＴＪを加工する際に、固定層までのエッチングを一度行い、絶縁膜によって固定層を覆った後に記録層をエッチングするプロセスが開示されている（特許文献１参照）。
【特許文献１】特開２００４−３４９６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、非磁性層を挟む２つの磁性層間のショートを防ぎつつ、素子形状のばらつきを低減することが可能な磁気抵抗素子、及び磁気メモリを提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る磁気メモリは、基板上に設けられた層間絶縁層と、前記層間絶縁層上に設けられた導電性の下地層と、前記下地層上に設けられ、かつ２つの磁性層と、これらに挟まれた非磁性層とを有する磁気抵抗素子とを具備し、前記下地層のエッチングレートは、各磁性層のそれよりも低いことを特徴とする。
【００１０】
本発明の一態様に係る磁気メモリは、基板上に設けられた層間絶縁層と、前記層間絶縁層内に設けられたコンタクトと、前記コンタクトを囲むようにして前記層間絶縁層上に設けられた絶縁性のストッパ層と、前記コンタクト上に設けられ、かつ２つの磁性層と、これらに挟まれた非磁性層とを有する磁気抵抗素子とを具備し、前記ストッパ層のエッチングレートは、各磁性層のそれよりも低いことを特徴とする。
【００１１】
本発明の一態様に係る磁気抵抗素子は、下地層上に設けられ、かつ第１の磁性層、非磁性層、第２の磁性層が順に積層された積層構造と、前記第２の磁性層の側面を覆い、かつ前記第１の磁性層より低いエッチングレートを有し、かつ前記第１の磁性層に対して３以上のエッチング選択比を有する絶縁材料からなる側壁とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、非磁性層を挟む２つの磁性層間のショートを防ぎつつ、素子形状のばらつきを低減することが可能な磁気抵抗素子、及び磁気メモリを提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＭＴＪ素子１０の構成を示す断面図である。ＭＴＪ素子１０は、それに含まれる２枚の磁性層の相対的な磁化方向によって情報を記憶する記憶素子である。図１中の矢印は、磁化方向を示している。
【００１５】
ＭＴＪ素子１０は、導電性の下地層１１、記録層（自由層ともいう）１２、非磁性層（トンネルバリア層）１３、固定層（参照層ともいう）１４、上部電極１５（ハードマスク層）が順に積層された積層構造を有する。以下の説明において、記録層１２、トンネルバリア層１３、及び固定層１４からなる部分を、単にＭＴＪと称する。なお、記録層１２と固定層１４とは、積層順序が逆であってもよい。
【００１６】
下地層１１は、この上の磁性層の結晶性を制御する下地層１１としての機能に加えて、下部電極としての機能と、後述するように、ＭＴＪを加工する際のストッパ層としての機能とを備えている。上部電極１５は、ＭＴＪを加工する際のハードマスク層としての機能を兼ねている。
【００１７】
記録層１２は、磁化（或いはスピン）の方向が可変である（反転する）。固定層１４は、磁化の方向が不変である（固着している）。「固定層１４の磁化方向が不変である」とは、記録層１２の磁化方向を反転するために使用される磁化反転電流を固定層１４に流した場合に、固定層１４の磁化方向が変化しないことを意味する。従って、ＭＴＪ素子１０において、固定層１４として反転電流の大きな磁性層を用い、記録層１２として固定層１４よりも反転電流の小さい磁性層を用いることによって、磁化方向が可変の記録層１２と磁化方向が不変の固定層１４とを備えたＭＴＪ素子１０を実現することができる。スピン偏極電子により磁化反転を引き起こす場合、その反転電流は減衰定数、異方性磁界、及び、体積に比例するため、これらを適切に調整して、記録層１２と固定層１４との反転電流に差を設けることができる。また、固定層１４の磁化を固定する方法としては、固定層１４の上に反強磁性層（図示せず）を設けることで、固定層１４の磁化方向を固定することができる。
【００１８】
記録層１２及び固定層１４の容易磁化方向は、膜面（或いは積層面）に対して垂直であってもよいし（以下、垂直磁化という）、膜面に対して平行であってもよい（以下、面内磁化という）。垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有しており、面内磁化の磁性層は、面内方向の磁気異方性を有している。垂直磁化の場合、面内磁化のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００１９】
なお、記録層１２及び固定層１４の各々は、図示するような単層に限定されず、複数の磁性層からなる積層構造であってもよい。また、記録層１２及び固定層１４の各々は、第１の磁性層／非磁性層／第２の磁性層の３層からなり、第１及び第２の磁性層の磁化方向が反平行状態となるように磁気結合（交換結合）した反強磁性結合構造であってもよいし、第１及び第２の磁性層の磁化方向が平行状態となるように磁気結合（交換結合）した強磁性結合構造であってもよい。
【００２０】
ＭＴＪ素子１０の平面形状については特に制限がなく、円、楕円、正方形、長方形等のいずれを用いてもよい。また、正方形或いは長方形の角が丸くなった形状、或いは角が欠けた形状であってもよい。
【００２１】
次に、ＭＴＪ素子１０の材料について説明する。記録層１２及び固定層１４は、高い保磁力を持つ磁性材料から構成され、具体的には、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。記録層１２及び固定層１４の磁性材料としては、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）のうちの少なくとも１つの元素と、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）のうちの少なくとも１つの元素とを含む合金が挙げられる。飽和磁化の調整、結晶磁気異方性エネルギーの制御、結晶粒径及び結晶粒間結合の調整のために、上記磁性材料に、Ｂ（ホウ素）、Ｃ（炭素）、Ｓｉ（シリコン）などの不純物を添加してもよい。トンネルバリア層１３としては、絶縁材料が用いられ、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ２Ｏ３）が挙げられる。ハードマスク層１５としては、タンタル（Ｔａ）等の金属が挙げられる。
【００２２】
ところで、ＭＴＪを所望の平面形状に加工するためには、ハードマスク層１５をマスクとしてＭＴＪ膜をスパッタエッチングする。このスパッタエッチング工程において、エッチングによる反応生成物がＭＴＪ側面に付着するリデポジションが発生する。リデポジションによるＭＴＪ側面への堆積物は、記録層１２と固定層１４とをショートさせてしまう。
【００２３】
そこで、本実施形態では、ＭＴＪ側面への堆積物を除去するために、ＭＴＪ膜をスパッタエッチングする際、このスパッタエッチングが下地層１１まで達した後の過剰なエッチング、いわゆるオーバーエッチングを行う。オーバーエッチングの程度は、ＭＴＪ側面への堆積物が除去されるまで行われる。
【００２４】
図２は、ＭＴＪ側面の堆積物を除去するオーバーエッチングを説明する図である。まず、層間絶縁層（図示せず）上に、下地層１１、ＭＴＪ膜（記録層１２、トンネルバリア層１３、固定層１４）、ハードマスク層１５を順に堆積する。そして、リソグラフィ及び例えばＲＩＥ（Reactive Ion Etching）法を用いて、ハードマスク層１５を所望の平面形状に加工する。
【００２５】
続いて、図２（ａ）に示すように、アルゴン（Ａｒ）などの希ガスのプラズマを発生させ、プラズマ中のＡｒイオン（Ａｒ+）を用いて、ＭＴＪ膜をスパッタエッチングする。スパッタエッチングでは、Ａｒイオンは、磁性層のエッチングレートが大きくなるように、ＭＴＪ膜の上面にほぼ垂直に入射される。このＭＴＪ膜のスパッタエッチングによって、ＭＴＪ側面に、リデポジションによる堆積物１６が形成される。
【００２６】
図２（ｂ）は、スパッタエッチングによって下地層１１が露出した様子を示す図である。図２（ｂ）に示すように、ＭＴＪ側面には、リデポジションによる堆積物１６が形成されている。
【００２７】
この後、さらにスパッタエッチングを継続して、ＭＴＪをオーバーエッチングする。図２（ｃ）は、オーバーエッチングによってＭＴＪ側面の堆積物１６を除去した様子を示す図である。このオーバーエッチングにより、ＭＴＪのショートを防ぐことができる。
【００２８】
なお、堆積物１６除去のためにオーバーエッチングをする際には、下地層１１もエッチングされるため、エッチングレートが十分低くないと下地層１１が薄くなり、下地層１１の抵抗が上昇する。結果的に、ＭＴＪ素子１０の寄生抵抗が増大して信号比を悪化させる。このため、本実施形態では、磁性層をエッチングする条件での下地層１１のエッチングレートが低い、すなわち高エッチング選択比になるように、下地層１１の導電材料が選択される。換言すると、下地層１１のエッチングレートは、磁性層のそれより低く、さらに、下地層１１と磁性層とのエッチング選択比が高くなるように設定される。エッチング選択比とは、「エッチング対象のエッチングレート／エッチング非対象のエッチングレート」である。このエッチング選択比は、高いほど好ましいが、オーバーエッチング時に下地層１１の抵抗が増加しないようにするためには、３以上であることが好ましい。
【００２９】
また、堆積物１６の側面は下地層１１の上面に対して大きく傾いているため、堆積物１６の側面にＡｒイオンが入射する角度（イオン入射角）は大きくなる。なお、入射角とは、エッチング面の法線とイオン入射ベクトルとの間のなす角である。下地層１１からＭＴＪ側面へのリデポジションを抑制するためには、下地層１１には、エッチング面への垂直入射時に対してエッチングレートの角度依存性が大きい導電材料が必要となる。
【００３０】
図３は、エッチングレートとイオン入射角との関係を示すグラフである。横軸がイオン入射角θ（度）、縦軸がエッチングレート（Å／ｍｉｎ）である。エッチング時のイオンとしては、例えばアルゴン（Ａｒ）イオンを用いており、Ａｒイオンの加速電圧は例えば２００Ｖである。図３には、下地層１１に使用される導電材料の一例として、タンタル（Ｔａ）及び窒化チタン（ＴｉＮ）のエッチングレートを示している。また、この他に、記録層１２或いは固定層１４に使用される磁性材料の一例として、ＦｅＰｔＢのエッチングレートを図３に示している。
【００３１】
図３に示すように、エッチング面への垂直入射（イオン入射角θ＝０）時におけるＴｉＮとＦｅＰｔＢとのエッチング選択比は、３以上である。また、ＴｉＮは、イオン入射角θが０度以上６０度以下の範囲においてエッチングレートの変化量が大きく、かつ、イオン入射角θが０度以上４０度以下の範囲においてイオン入射角θが大きくなるにつれてエッチングレートが大きくなっている。このような条件を満たす導電材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化クロム（ＣｒＮ）、ＴａＳｉＮなどが挙げられる。これらの導電材料に共通する特性は、磁性層（ＦｅＰｔＢ）とのエッチング選択比が３以上であり、イオン入射角θが０度以上６０度以下の範囲においてエッチングレートが大きくなる箇所を有することである。
【００３２】
オーバーエッチング時における下地層１１からの反応生成物の発生量は、下地層１１のエッチングレートに比例するが、このときの発生量はイオン入射角θ＝０の時のエッチングレートとなる。一方、ＭＴＪ側面に付着した下地層１１からの堆積物は、Ａｒイオンによって除去されるが、このときのエッチングレートはイオン入射角が大きい場合のエッチングレートとなる。このため、前述した導電材料からなる下地層１１を用いることで、下地層１１からＭＴＪ側面へのリデポジションを抑制し、かつ、ＭＴＪ側面に付着した下地層１１からの堆積物を効果的に除去することが可能となる。
【００３３】
次に、図１に示したＭＴＪ素子１０を用いたＭＲＡＭの構成例について説明する。図４は、第１の実施形態に係るＭＲＡＭの構成を示す断面図である。
【００３４】
Ｐ型導電性の基板２０は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板２０としては、例えばシリコン（Ｓｉ）が用いられる。
【００３５】
半導体基板２０は、表面領域に素子分離絶縁層２１を具備し、素子分離絶縁層２１が形成されていない半導体基板２０の表面領域が素子を形成する素子領域（活性領域）となる。素子分離絶縁層２１は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ２１としては、例えば酸化シリコン（ＳｉＯ２）が用いられる。
【００３６】
半導体基板２０には、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなる選択トランジスタ２２が設けられている。選択トランジスタ２２は、半導体基板２０内に互いに離間して形成されたソース領域２３Ａ及びドレイン領域２３Ｂと、ソース領域２３Ａ及びドレイン領域２３Ｂ間のチャネル領域上にゲート絶縁膜２４を介して形成されたゲート電極２５とを備えている。ソース領域２３Ａ及びドレイン領域２３Ｂはそれぞれ、半導体基板２０内に高濃度のｎ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成されたｎ＋型拡散領域により構成される。ゲート電極２５は、ワード線として機能する。ソース領域２３Ａは、コンタクトを介してソース線（図示せず）に接続される。このソース線を介してＭＴＪ素子１０に電流が供給される。
【００３７】
半導体基板２０上には、選択トランジスタ２２を覆うように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層２６Ａが設けられている。層間絶縁層２６Ａ内には、ドレイン領域２３Ｂに電気的に接続された導電性プラグ（コンタクト）２７が設けられている。層間絶縁層２６Ａ及びコンタクト２７上には、下部電極として機能する導電性の下地層１１が設けられている。
【００３８】
下地層１１上には、記録層１２、トンネルバリア層１３、固定層１４が順に積層されたＭＴＪが設けられている。ＭＴＪ上には、上部電極１５が設けられている。下地層１１上、かつ、ＭＴＪ及び上部電極１５の周囲には、層間絶縁層２６Ｂが設けられている。層間絶縁層２６Ｂ及び上部電極１５上には、上部電極１５に電気的に接続された配線層（ビット線）２８が設けられている。このビット線２８を介してＭＴＪ素子１０に電流が供給される。このようにして、第１の実施形態に係るＭＲＡＭが構成される。
【００３９】
次に、ＭＴＪ素子１０への情報の書き込み動作について説明する。情報の書き込み時、ＭＴＪ素子１０は、膜面（或いは積層面）に垂直な方向において、双方向に通電される。なお、この説明において、電流とは、電子の流れをいう。
【００４０】
まず、記録層１２と固定層１４との磁化状態を反平行状態から平行状態にする動作について説明する。この場合、ＭＴＪ素子１０に、固定層１４から記録層１２へ向かう電流を供給する。これにより、固定層１４の磁化方向と同じ向きのスピンを持つ電子が反対向きのスピンを持つ記録層１２に注入され、電流密度ＪｃＰ→ＡＰを超えた時点で、記録層１２全体の磁化反転が起こり、ＭＴＪ素子１０が平行状態となる。電流密度ＪｃＰ→ＡＰは、記録層１２と固定層１４との磁化状態が平行状態（Ｐ）から反平行状態（ＡＰ）に変化する場合の電流密度である。この平行状態のときはＭＴＪ素子１０の抵抗値は最も小さくなり、この場合を“０”データと規定する。
【００４１】
次に、記録層１２と固定層１４との磁化状態を平行状態から反平行状態にする動作について説明する。この場合、ＭＴＪ素子１０に、記録層１２から固定層１４へ向かう電流を供給する。これにより、記録層１２から固定層１４に固定層１４と同じ向きのスピンを持つ電子が注入されるが、スピンの反射によって記録層１２の電子のスピンの向きと反対向きのスピンを持つ電子が記録層１２に注入され、電流密度ＪｃＡＰ→Ｐを超えた時点で、記録層１２全体の磁化反転が起こり、ＭＴＪ素子１０が反平行状態となる。電流密度ＪｃＡＰ→Ｐは、記録層１２と固定層１４との磁化状態が反平行状態（ＡＰ）から平行状態（Ｐ）に変化する場合の電流密度である。この反平行状態のときはＭＴＪ素子１０の抵抗値は最も大きくなり、この場合を“１”データと規定する。このようにして、ＭＴＪ素子１０に１ビットデータを記録させることができる。
【００４２】
データの読み出しは、ＭＴＪ素子１０に読み出し電流を供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とすると、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）と呼ぶ。磁気抵抗比はＭＴＪ素子１０を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。この磁気抵抗比に起因する読み出し電流の大きさを検知することで、ＭＴＪ素子１０に記憶された情報の読み出しを行なう。読み出し動作時にＭＴＪ素子１０に流す読み出し電流は、スピン注入により記録層１２の磁化が反転する電流よりも十分小さい電流値に設定する。
【００４３】
（ＭＲＡＭの製造方法）
次に、本実施形態に係るＭＲＡＭの製造方法を図面を参照しながら説明する。まず、素子分離絶縁層２１を有する半導体基板２０の素子領域に、公知なプロセスを用いて、選択トランジスタ２２を形成する。
【００４４】
続いて、図５に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板２０上に、選択トランジスタ２２を覆うように、層間絶縁層２６Ａを堆積する。続いて、リソグラフィ及びＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁層２６Ａ内に、ドレイン領域２３Ｂを露出する開口部３０を形成する。
【００４５】
続いて、図６に示すように、例えばスパッタにより、開口部３０内に、例えばタングステン（Ｗ）からなる導電体を埋め込む。そして、層間絶縁層２６Ａの上面、及び導電体の上面をＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。これにより、層間絶縁層２６Ａ内に、ドレイン領域２３Ｂに電気的に接続されたコンタクト２７が形成される。
【００４６】
続いて、図７に示すように、層間絶縁層２６Ａ及びコンタクト２７上に、例えばスパッタにより、下地層（下部電極）１１、ＭＴＪ（記録層１２、トンネルバリア層１３、固定層１４）、ハードマスク層（上部電極）１５を順に成膜する。下地層１１は、前述した導電材料のいずれかを用いて形成される。続いて、図８に示すように、リソグラフィ及びＲＩＥ法を用いて、ハードマスク層１５をＭＴＪ素子１０の平面形状と同じ形状に加工する。
【００４７】
続いて、図９に示すように、ハードマスク層１５をマスクとして、例えばスパッタエッチングによりＭＴＪ膜を加工し、ハードマスク層１５の形状をＭＴＪに転写する。この際、下地層１１が露出した後に、オーバーエッチングを行い、ＭＴＪ側面に付着した堆積物を除去する。オーバーエッチングは、ＭＴＪ側面に付着した堆積物が除去されるまで行われる。このオーバーエッチング工程において下地層１１はほとんど削れないため、下地層１１の膜厚が薄くなるのを抑制することができる。また、下地層１１のリデポジションも抑制することができる。これにより、所望の平面形状を有し、かつ記録層１２と固定層１４とのショートパスがないＭＴＪを形成することができる。
【００４８】
続いて、図１０に示すように、下地層１１を下部電極として機能させるために、リソグラフィ及びＲＩＥ法を用いて、下地層１１を所望の平面形状に加工する。続いて、図１１に示すように、例えばＣＶＤ法を用いて、層間絶縁層２６Ａ上に、下地層１１、ＭＴＪ及びハードマスク層１５を覆うように、層間絶縁層２６Ｂを堆積する。続いて、ＣＭＰ法を用いて、層間絶縁層２６Ｂの上面を平坦化するとともに、ハードマスク層１５の上面を露出させる。
【００４９】
続いて、図４に示すように、例えばスパッタにより、ハードマスク層１５上及び層間絶縁層２６Ｂ上に、例えばアルミニウム（Ａｌ）からなる導電体を堆積し、この導電体をリソグラフィ及びＲＩＥ法を用いて加工する。これにより、ハードマスク層１５に電気的に接続された配線層（ビット線）２８が形成される。このようにして、第１の実施形態に係るＭＲＡＭが製造される。
【００５０】
以上詳述したように第１の実施形態では、ＭＴＪ素子１０は、記録層１２、トンネルバリア層１３、固定層１４が順に積層されたＭＴＪと、このＭＴＪの下に設けられかつ下部電極として機能する下地層１１とを備えている。そして、ＭＴＪの加工時に、オーバーエッチングを行うようにしている。また、下地層１１を構成する導電材料として、磁性層とのエッチング選択比が高い材料が用いられ、さらに、エッチング時のイオン入射角θが０度以上６０度以下の範囲においてエッチングレートの変化量が大きく、かつ、上記範囲においてエッチングレートが大きくなる箇所を有している。
【００５１】
従って第１の実施形態によれば、ＭＴＪのスパッタエッチングによってＭＴＪ側面に付着した堆積物１６を、オーバーエッチングによって除去することができる。これにより、ＭＴＪ素子１０のショート、すなわち記録層１２と固定層１４とのショートパスが形成されるのを防ぐことができる。この結果、ＭＴＪ素子１０ひいてはＭＲＡＭの不良発生率を低減することが可能となる。
【００５２】
また、ＭＴＪの加工時に、下地層１１からＭＴＪ側面へのリデポジションを抑制することができ、なおかつ、ＭＴＪ側面に付着した下地層１１からの堆積物を効果的に除去することが可能となる。これにより、ＭＴＪ側面の堆積物１６を、オーバーエッチングによって効率よく除去することができる。
【００５３】
また、ＭＴＪの加工時のオーバーエッチングによって下地層１１の膜厚が薄くなるのを抑制することができる。これにより、ＭＴＪ素子１０の寄生抵抗が増大するのを防ぐことができるため、ＭＴＪ素子１０の信号比が悪化するのを防ぐことができる。
【００５４】
また、絶縁材料からなる側壁を設けずにＭＴＪ側面への磁性層からのリデポジションを防ぐことができるため、ＭＴＪ素子１０の微細化が可能であるとともに、ＭＴＪ素子１０の形状ばらつきを低減することができる。
【００５５】
［第２の実施形態］
第２の実施形態は、第１の実施形態で用いた導電性の下地層１１に代えて、ＭＴＪの下に絶縁性のストッパ層３１を新たに設け、このストッパ層３１を磁性層とのエッチング選択比が高い絶縁材料によって構成するようにしている。
【００５６】
図１２は、本発明の第２の実施形態に係るＭＲＡＭの構成を示す断面図である。層間絶縁層２６Ａ上、かつ導電性プラグ（コンタクト）２７の周囲には、絶縁性のストッパ層３１が設けられている。ストッパ層３１は、層間絶縁層２６Ａ全面に形成されている。ストッパ層３１の上面は、コンタクト２７の上面と同じ位置である。
【００５７】
コンタクト２７上には、記録層１２、トンネルバリア層１３、固定層１４が順に積層されたＭＴＪが設けられている。すなわち、第２の実施形態のＭＲＡＭは、コンタクト２７直上にＭＴＪが配置される構造であり、第１の実施形態のＭＲＡＭと異なり、導電性の下地層１１が省略されている。ＭＴＪ上には、上部電極１５が設けられている。ストッパ層３１上、かつ、ＭＴＪ及び上部電極１５の周囲には、層間絶縁層２６Ｂが設けられている。層間絶縁層２６Ｂ及び上部電極１５上には、上部電極１５に電気的に接続された配線層（ビット線）２８が設けられている。このようにして、第２の実施形態に係るＭＲＡＭが構成される。
【００５８】
ここで、ストッパ層３１のエッチングレートは、磁性層のそれより低く、さらに、ストッパ層３１と磁性層とのエッチング選択比が高くなるように設定される。このエッチング選択比は、高いほど好ましいが、ＭＴＪのオーバーエッチング時に発生する反応生成物を少なくするためには、３以上であることが好ましい。
【００５９】
また、ストッパ層３１に用いられる絶縁材料は、イオン入射角θが０度以上６０度以下の範囲において、エッチングレートの変化量が大きく、イオン入射角θが０度以上６０度以下の範囲においてエッチングレートが大きくなる箇所を有する材料が選択される。このような条件を満たす絶縁材料としては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、ＤＬＣ（Diamond Like Carbon）などが挙げられる。ＤＬＣとは、ダイヤモンド的な化学結合（ｓｐ３混成軌道）を含むカーボン膜である。図３には、ストッパ層３１に用いられる絶縁材料の一例として酸化アルミニウム（Ａｌ２Ｏ３）が示してある。酸化アルミニウム（Ａｌ２Ｏ３）は、入射角θが０度以上６０度以下の範囲において、エッチングレートの変化量が大きく、入射角が大きくなるにつれてエッチングレートも大きくなっている。
【００６０】
第２の実施形態でも、第１の実施形態と同様に、ＭＴＪの加工工程において、スパッタエッチングによってストッパ層３１が露出した後、さらにスパッタエッチングを継続して、ＭＴＪをオーバーエッチングする。そして、このオーバーエッチングによってＭＴＪ側面の堆積物１６を除去する。
【００６１】
オーバーエッチング時におけるストッパ層３１からの反応生成物の発生量は、ストッパ層３１のエッチングレートに比例するが、このときの発生量はイオン入射角θ＝０の時のエッチングレートとなる。一方、ＭＴＪ側面に付着したストッパ層３１からの堆積物は、Ａｒイオンによって除去されるが、このときのエッチングレートはイオン入射角が大きい場合のエッチングレートとなる。このため、前述した絶縁材料からなるストッパ層３１を用いることで、ストッパ層３１からＭＴＪ側面へのリデポジションを抑制し、かつ、ＭＴＪ側面に付着したストッパ層３１からの堆積物を効果的に除去することが可能となる。
【００６２】
次に、第２の実施形態に係るＭＲＡＭの他の構成例について説明する。図１２のように、コンタクト２７上に直接ＭＴＪを形成した場合、ＭＴＪパターンの位置合せマージンを取るためにストッパ層３１とＭＴＪとの間にコンタクト２７の頂上部が一部露出する。このため、ＭＴＪ膜をスパッタエッチングする際に、コンタクト２７の反応生成物がＭＴＪ側面に付着する可能性がある。ストッパ層３１の面積に比べて露出したコンタクト２７の面積は大幅に小さいため、付着する反応生成物の量は少ないが、コンタクト２７の反応生成物がＭＴＪ側面に付着するのを完全に防ぐために、コンタクト２７とＭＴＪとの間に下地層１１を挟む。この下地層１１は、第１の実施形態と同じ導電材料が用いられる。
【００６３】
図１３は、第２の実施形態に係るＭＲＡＭの他の構成例を示す断面図である。コンタクト２７上には、下地層１１が設けられている。下地層１１の上面は、ストッパ層３１の上面と同じ位置である。下地層１１の平面形状は、コンタクト２７のそれと同じである。下地層１１上には、ＭＴＪが設けられている。
【００６４】
図１３の構成では、ＭＴＪを低エッチングレート層（下地層１１及びストッパ層３１）上に形成できるため、オーバーエッチング時の反応生成物を低減することができる。これにより、ＭＴＪ側面への堆積物を低減でき、さらに、この堆積物を効果的に除去することが可能となる。
【００６５】
（ＭＲＡＭの製造方法）
次に、第２の実施形態に係るＭＲＡＭの製造方法を図面を参照しながら説明する。まず、素子分離絶縁層２１を有する半導体基板２０の素子領域に、公知なプロセスを用いて、選択トランジスタ２２を形成する。
【００６６】
続いて、図１４に示すように、例えばＣＶＤ法を用いて、半導体基板２０上に、選択トランジスタ２２を覆うように、層間絶縁層２６Ａを堆積する。続いて、層間絶縁層２６Ａの上面をＣＭＰ法を用いて平坦化する。続いて、例えばスパッタにより、層間絶縁層２６Ａ全面に、ストッパ層３１を堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、層間絶縁層２６Ａ及びストッパ層３１内に、ドレイン領域２３Ｂを露出する開口部３０を形成する。
【００６７】
続いて、図１５に示すように、例えばスパッタにより、開口部３０内に、例えばタングステン（Ｗ）からなる導電体を埋め込む。そして、ストッパ層３１の上面、及び導電体の上面をＣＭＰ法を用いて平坦化する。これにより、層間絶縁層２６Ａ及びストッパ層３１内に、ドレイン領域２３Ｂに電気的に接続されたコンタクト２７が形成される。
【００６８】
続いて、図１６に示すように、層間絶縁層２６Ａ及びコンタクト２７上に、例えばスパッタにより、ＭＴＪ（記録層１２、トンネルバリア層１３、固定層１４）、ハードマスク層（上部電極）１５を順に成膜する。続いて、リソグラフィ及びＲＩＥ法を用いて、ハードマスク層１５をＭＴＪ素子１０の平面形状と同じ形状に加工する。この際、ハードマスク層１５は、コンタクト２７の直上に残るように加工される。
【００６９】
続いて、図１７に示すように、ハードマスク層１５をマスクとして、例えばスパッタエッチングによりＭＴＪ膜を加工し、ハードマスク層１５の形状をＭＴＪに転写する。この際、ストッパ層３１が露出した後に、オーバーエッチングを行い、ＭＴＪ側面に付着した堆積物を除去する。オーバーエッチングは、ＭＴＪ側面に付着した堆積物が除去されるまで行われる。このオーバーエッチング工程においてストッパ層３１はほとんど削れないため、ストッパ層３１の反応生成物がＭＴＪ側面に付着するのを抑制することができる。また、ストッパ層３１のリデポジションも抑制することができる。これにより、所望の平面形状を有し、かつ記録層１２と固定層１４とのショートパスがないＭＴＪを形成することができる。
【００７０】
続いて、図１８に示すように、例えばＣＶＤ法を用いて、ストッパ層３１上に、ＭＴＪ及びハードマスク層１５を覆うように、層間絶縁層２６Ｂを堆積する。続いて、ＣＭＰ法を用いて、層間絶縁層２６Ｂの上面を平坦化するとともに、ハードマスク層１５の上面を露出させる。
【００７１】
続いて、図１２に示すように、例えばスパッタにより、ハードマスク層１５上及び層間絶縁層２６Ｂ上に、例えばアルミニウム（Ａｌ）からなる導電体を堆積し、この導電体をリソグラフィ及びＲＩＥ法を用いて加工する。これにより、ハードマスク層１５に電気的に接続された配線層（ビット線）２８が形成される。このようにして、第２の実施形態に係るＭＲＡＭが製造される。
【００７２】
次に、図１３に示したＭＲＡＭの製造方法について説明する。コンタクト２７を層間絶縁層２６及びストッパ層３１内に埋め込んだ後、図１９に示すように、コンタクト２７のみを選択的にエッチバックすることで、層間絶縁層２６及びストッパ層３１内にリセス３２を形成する。
【００７３】
続いて、図２０に示すように、例えばスパッタにより、リセス３２内に下地層１１を堆積し、リセス３２からはみ出した導電材料についてはＣＭＰ法を用いて除去する。これ以降のプロセスは、図１６乃至図１８と同じである。
【００７４】
以上詳述したように第２の実施形態では、コンタクト２７の周囲に形成された層間絶縁層２６Ａ上にストッパ層３１を設け、コンタクト２７の直上にＭＴＪを設けている。そして、ＭＴＪの加工時に、オーバーエッチングを行うようにしている。また、ストッパ層３１を構成する絶縁材料として、磁性層とのエッチング選択比が高い材料が用いられ、さらに、エッチング時のイオン入射角θが０度以上６０度以下の範囲においてエッチングレートの変化量が大きく、かつ、上記範囲においてエッチングレートが大きくなる箇所を有している。
【００７５】
従って第２の実施形態によれば、第１の実施形態と同様に、ＭＴＪのスパッタエッチングによってＭＴＪ側面に付着した堆積物１６を、オーバーエッチングによって除去することができる。これにより、ＭＴＪ素子１０のショート、すなわち記録層１２と固定層１４とのショートパスが形成されるのを防ぐことができる。この結果、ＭＴＪ素子１０ひいてはＭＲＡＭの不良発生率を低減することが可能となる。
【００７６】
また、ＭＴＪの加工時に、ストッパ層３１からＭＴＪ側面へのリデポジションを抑制することができ、なおかつ、ＭＴＪ側面に付着したストッパ層３１からの堆積物を効果的に除去することが可能となる。これにより、ＭＴＪ側面の堆積物１６を、オーバーエッチングによって効率よく除去することができる。
【００７７】
また、絶縁材料からなる側壁を設けずにＭＴＪ側面への磁性層からのリデポジションを防ぐことができるため、ＭＴＪ素子１０の微細化が可能であるとともに、ＭＴＪ素子１０の形状ばらつきを低減することができる。
【００７８】
［第３の実施形態］
第３の実施形態は、記録層１２、トンネルバリア層１３、固定層１４が順に積層されたＭＴＪにおいて、固定層１４の側面に磁性層よりエッチングレートの低い絶縁材料からなる側壁４０を設けるようにしている。そして、この側壁４０をマスクとして、基板傾斜スパッタエッチングにより記録層１２を加工するようにしている。
【００７９】
図２１は、本発明の第３の実施形態に係るＭＴＪ素子１０の構成を示す平面図である。図２２は、図２１に示したＡ−Ａ´線に沿ったＭＴＪ素子１０の断面図である。第３の実施形態では、ＭＴＪ素子１０の平面形状が円である場合を一例として示している。
【００８０】
下部電極１１上には、記録層１２、トンネルバリア層１３、固定層１４が順に積層されたＭＴＪが設けられている。ＭＴＪ上には、上部電極としても機能するハードマスク層１５が設けられている。下部電極１１は、第１の実施形態のような材料の制約はなく、タンタル（Ｔａ）などの導電材料が用いられる。
【００８１】
トンネルバリア層１３上、かつ、固定層１４及びハードマスク層１５の側面には、固定層１４及びハードマスク層１５に接しかつこれらを囲むように、側壁４０が設けられている。よって、記録層１２及びトンネルバリア層１３の上面の面積は、固定層１４の底面の面積より大きい。すなわち、固定層１４とトンネルバリア層１３とは段状になっている。換言すると、断面形状において、固定層１４の底面の直径は、トンネルバリア層１３（或いは記録層１２）の上面の直径よりも小さい。
【００８２】
側壁４０下部の外周は、トンネルバリア層１３及び記録層１２の外周と同じである。側壁４０は、ＤＬＣ（Diamond Like Carbon）からなる。ＤＬＣ膜は、アモルファスカーボン薄膜でありながら、ｓｐ３混成軌道をもつ炭素原子を多く含む膜であり、絶縁性を有する。
【００８３】
図２３は、エッチングレートとイオン入射角との関係を示すグラフである。横軸がイオン入射角θ（度）、縦軸がエッチングレート（Å／ｍｉｎ）である。エッチング時のイオンとしては、例えばアルゴン（Ａｒ）イオンを用いており、Ａｒイオンの加速電圧は例えば２００Ｖである。図２３には、ＤＬＣの他に、比較例として酸化アルミニウム（Ａｌ２Ｏ３）及び酸化シリコン（ＳｉＯ２）、さらに、記録層１２或いは固定層１４に使用される磁性材料の一例としてＦｅＰｔＢのエッチングレートを示している。
【００８４】
図２３に示すように、ＤＬＣは、非常に低いエッチングレートを有しており、そのエッチングレートは、イオン入射角θが７０度以下において１０未満である。また、ＤＬＣは、他の絶縁膜材料であるＡｌ２Ｏ３やＳｉＯ２に比べて、イオン入射角θが２０度以上においてきわめて低いエッチングレートを有している。さらに、ＤＬＣと磁性材料とは、あらゆるイオン入射角においても３以上のエッチング選択比となっている。
【００８５】
従って、側壁４０にＤＬＣを用いることで、記録層１２をエッチングによって加工するプロセスにおいて、イオン入射角θが大きい場合でも側壁４０のエッチング量を少なくすることができる。このため、側壁４０をマスクとして用いた記録層１２の加工時に、側壁４０が除去されるのを防ぐことができる。
【００８６】
なお、側壁４０の絶縁材料としてＤＬＣを例示しているが、ＤＬＣと同じような特性、すなわち、あらゆるイオン入射角において磁性材料とのエッチング選択比が３以上であり、特にイオン入射角が大きくなってもエッチングレートがそれほど大きくならない絶縁材料であれば、本実施形態の同じ効果を得ることができる。
【００８７】
なお、第３の実施形態に係るＭＲＡＭの構成は、ＭＴＪ素子１０の構成が図２２に代わる以外は、図４と同じである。
【００８８】
（製造方法）
次に、第３の実施形態に係るＭＲＡＭの製造方法を図面を参照しながら説明する。まず、図示は省略するが、第１の実施形態と同様に、半導体基板２０に選択トランジスタ２２を形成し、半導体基板２０上の層間絶縁層２６Ａ内にドレイン領域２３Ｂに電気的に接続されたコンタクト２７を形成する。
【００８９】
続いて、図２４に示すように、層間絶縁層２６Ａ及びコンタクト２７上に、例えばスパッタにより、下部電極１１、ＭＴＪ（記録層１２、トンネルバリア層１３、固定層１４）、ハードマスク層１５を順に成膜する。続いて、図２５に示すように、リソグラフィ及びＲＩＥ法を用いて、ハードマスク層１５をＭＴＪ素子１０の平面形状と同じ形状に加工する。
【００９０】
続いて、図２６に示すように、ハードマスク層１５をマスクとして、例えばスパッタエッチングにより、固定層１４を加工し、ハードマスク層１５の形状を固定層１４に転写する。このスパッタエッチングは、トンネルバリア層１３に至る直前で終了させる。これにより、トンネルバリア層１３の上面が露出される。
【００９１】
続いて、図２７に示すように、例えばＥＣＲ−ＣＶＤ（Electron Cyclotron Resonance CVD）法や陰極アーク堆積法（cathodic arc deposition）を用いて、ハードマスク層１５及び固定層１４を覆うようにしてトンネルバリア層１３上に、ＤＬＣ膜４０を堆積する。続いて、図２８に示すように、ＤＬＣ膜４０をエッチバックし、ハードマスク層１５及び固定層１４の側面を覆う側壁４０を形成する。このエッチバックの方法の一例としては、スパッタエッチングや、酸素ガス等を用いたＲＩＥ法が挙げられる。
【００９２】
続いて、図２９に示すように、記録層１２及びトンネルバリア層１３を、側壁４０をマスクとして、基板傾斜スパッタエッチングにて加工する。図２９（ａ）は、基板傾斜スパッタエッチングを説明する概略図である。図２９（ａ）に示したウェハは、図２８に示したＭＴＪ素子１０を備えた半導体基板２０に対応する。例えばアルゴン（Ａｒ）からなるイオンビームは、垂直方向に進行している。これに対し、ウェハ（具体的には、ウェハが載置されるステージ）を１０度乃至３０度傾斜させて、同時にウェハを回転させてスパッタエッチングを行う。これを、ウェハ面を基準に考えると、図２９（ｂ）に示すように、イオンビームの入射方向が円錐状に回転しているようになる。よって、側壁４０の表面に対するイオン入射角が小さくなるため、記録層１２の反応生成物が側壁４０に付着した堆積物のエッチングが促進され、記録層１２のリデポジションが抑制される。これにより、形状ばらつきなく記録層１２の加工を行うことができる。この際、ＤＬＣからなる側壁４０のエッチングレートが低いため、側壁４０が除去されるのを防ぐことができる。
【００９３】
その後は、第１の実施形態と同様に、層間絶縁層２６Ｂの堆積工程と、配線層（ビット線）２８の形成工程とを経る。このようにして、第３の実施形態に係るＭＲＡＭが製造される。
【００９４】
なお、ＤＬＣからなる側壁４０を新たに設けたことにより、側壁４０の応力に起因して、ＭＴＪを構成する磁性層にひずみが発生する可能性がある。この対策法としては、図２９の記録層１２の加工工程の後に、図３０に示すように、例えば酸素プラズマを用いたアッシングにより、側壁４０を選択的に除去する。
【００９５】
この後、ＭＴＪ側面を保護する必要がある場合は、図３１に示すように、酸化シリコン（ＳｉＯ２）などの比較的応力の小さい絶縁体からなる新たな側壁４１を形成する。これにより、ＭＴＪへの応力を低減することができるため、ＭＴＪを構成する磁性層のひずみを低減することができる。
【００９６】
以上詳述したように第３の実施形態では、記録層１２、トンネルバリア層１３、固定層１４が順に積層されたＭＴＪにおいて、固定層１４のみを加工した後、この固定層１４の側面にエッチングレートの低いＤＬＣからなる側壁４０を設ける。そして、この側壁４０をマスクとして、基板傾斜スパッタエッチングにより記録層１２を加工するようにしている。
【００９７】
従って第３の実施形態によれば、スパッタエッチングに用いるイオンビームが側壁４０に入射する際のイオン入射角θを小さくすることができる。これにより、記録層１２のリデポジションを抑制することができるため、記録層１２の反応生成物が側壁４０に残ることによる記録層１２の形状ゆがみを抑制することができる。この結果、ＭＴＪ素子１０の形状ばらつきを低減することができる。
【００９８】
また、側壁４０にＤＬＣを用いることで、記録層１２をスパッタエッチングによって加工する際に、イオン入射角θが大きい場合でも側壁４０のエッチング量を少なくすることができる。このため、記録層１２の加工時に、側壁４０が除去されるのを防ぐことができる。これにより、側壁４０による磁性層の保護性を向上でき、ＭＴＪ素子１０の信頼性及び歩留まりを向上できる。具体的には、固定層１４のイオンダメージによる磁気特性の劣化や、トンネルバリア層１３に含まれる酸素原子がノッキングされることで生じる酸素欠損によるリーク電流を防ぐことができる。
【００９９】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態に係るＭＴＪ素子１０の構成を示す断面図。
【図２】ＭＴＪ側面の堆積物を除去するオーバーエッチングを説明する図。
【図３】エッチングレートとイオン入射角との関係を示すグラフ。
【図４】第１の実施形態に係るＭＲＡＭの構成を示す断面図。
【図５】第１の実施形態に係るＭＲＡＭの製造工程を示す断面図。
【図６】図５に続くＭＲＡＭの製造工程を示す断面図。
【図７】図６に続くＭＲＡＭの製造工程を示す断面図。
【図８】図７に続くＭＲＡＭの製造工程を示す断面図。
【図９】図８に続くＭＲＡＭの製造工程を示す断面図。
【図１０】図９に続くＭＲＡＭの製造工程を示す断面図。
【図１１】図１０に続くＭＲＡＭの製造工程を示す断面図。
【図１２】本発明の第２の実施形態に係るＭＲＡＭの構成を示す断面図。
【図１３】第２の実施形態に係るＭＲＡＭの他の構成例を示す断面図。
【図１４】第２の実施形態に係るＭＲＡＭの製造工程を示す断面図。
【図１５】図１４に続くＭＲＡＭの製造工程を示す断面図。
【図１６】図１５に続くＭＲＡＭの製造工程を示す断面図。
【図１７】図１６に続くＭＲＡＭの製造工程を示す断面図。
【図１８】図１７に続くＭＲＡＭの製造工程を示す断面図。
【図１９】ＭＲＡＭの他の構成例の製造工程を示す断面図。
【図２０】図１９に続くＭＲＡＭの製造工程を示す断面図。
【図２１】本発明の第３の実施形態に係るＭＴＪ素子１０の構成を示す平面図。
【図２２】図２１に示したＡ−Ａ´線に沿ったＭＴＪ素子１０の断面図。
【図２３】エッチングレートとイオン入射角との関係を示すグラフ。
【図２４】第３の実施形態に係るＭＲＡＭの製造工程を示す断面図。
【図２５】図２４に続くＭＲＡＭの製造工程を示す断面図。
【図２６】図２５に続くＭＲＡＭの製造工程を示す断面図。
【図２７】図２６に続くＭＲＡＭの製造工程を示す断面図。
【図２８】図２７に続くＭＲＡＭの製造工程を示す断面図。
【図２９】図２８に続くＭＲＡＭの製造工程を示す断面図。
【図３０】ＭＲＡＭの他の構成例の製造工程を示す断面図。
【図３１】図３０に続くＭＲＡＭの製造工程を示す断面図。
【符号の説明】
【０１０１】
１０…ＭＴＪ素子、１１…下地層（下部電極）、１２…記録層、１３…トンネルバリア層、１４…固定層、１５…上部電極（ハードマスク層）、１６…堆積物、２０…半導体基板、２１…素子分離絶縁層、２２…選択トランジスタ、２３Ａ…ソース領域、２３Ｂ…ドレイン領域、２４…ゲート絶縁膜、２５…ゲート電極、２６Ａ，２６Ｂ…層間絶縁層、２７…コンタクト、２８…配線層、３０…開口部、３１…ストッパ層、３２…リセス、４０，４１…側壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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