(57)【要約】【課題】データ信号やアドレス信号の構成ビット数が多くても、それら信号を伝送するマルチプレックスバスの構成伝送線数を少なくして、マルチプレックスバス内の構成伝送線の同長配線性を高めて、それにより、マルチプレックスバス接続距離が伸長しても、また、バスクロックが高速化しても、そのことによる動作上への影響を軽減して、信頼性の高いバスシステムを構築する。【解決手段】バス幅構成ｋビット（２ｍと２ｎの共通約数）のマルチプレックスバス内において、２ｍビット構成のアドレス信号をパラレル伝送ビット数をｋビットとして（２ｍ／ｋ）バスサイクルに時分割してシリアル伝送し、２ｎビット構成のデータ信号をパラレル伝送ビット数をｋとして（２ｎ／ｋ）バスサイクルに時分割してシリアル伝送するバスシステム。【選択図】図１
2010003040.tif 000002
【特許請求の範囲】
【請求項１】
アドレス信号を２ｍ（ｍは正の整数）ビット構成、データ信号を２ｎ（ｎは正の整数）ビット構成、ｋを２ｍと２ｎの共通約数としたとき、マルチプレックスバスのバス幅構成をｋビットとすると共に、
マルチプレックスバス内において、上記アドレス信号をパラレル伝送ビット数をｋビットとして（２ｍ／ｋ）バスサイクルに時分割してシリアル伝送し、上記データ信号をパラレル伝送ビット数をｋとして（２ｎ／ｋ）バスサイクルに時分割してシリアル伝送することで、全体では１バスサイクル分のアドレス信号とデータ信号とをマルチプレックスバス上では（２ｍ／ｋ）＋（２ｎ／ｋ）のバスサイクルに時分割して伝送する、ことを特徴とするバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時分割でアドレスバスとデータバスとして利用するマルチプレックスバスを有するバスシステムに関するものである。
【背景技術】
【０００２】
特許文献１には、アドレスバスとデータバスとをマルチプレックスバスに時分割接続し、このマルチプレックスバスをアドレスバスとデータバスとに利用する技術が開示されている。このようなマルチプレックスバスは、ＬＳＩチップのピン数を低滅したり、ＬＳＩとインタフェース回路との間の接続伝送線の数を少なくしたり、接続伝送線長が長くなる場合の配線上の利点をよくしたりするためである。
【０００３】
しかしながら、従来では、データ信号やアドレス信号の構成ビット数が多いために、それら信号を伝送するマルチプレックスバスの構成伝送線数が増加し、マルチプレックスバスの構成伝送線それぞれでの信号遅延量を等しくするための同長配線が困難化して、例えば信号波形の歪みで動作上の問題が発生し、バス終端抵抗を設置する必要が生じたりするなどの課題がある。
【０００４】
特に、制御盤上に初段のＰＬＣに複数のプログラマブルコントローラ（ＰＬＣ）を拡張設置し、各ＰＬＣ間をマルチプレックスバスの構成伝送線（信号ケーブル）で接続していく場合、信号ケーブル内のマルチプレックスバスの構成伝送線が極めて増大化して各構成伝送線同士の同長配線が困難であるために、マスタバス装置である初段ＰＬＣからスレーブバス装置である各段のＰＬＣへのクロック波形の歪みの増大により、例えば、各ＰＬＣは最終段になるほど、マルチプレックスバス上を伝送される信号に応答しにくくなるという課題がある。
【特許文献１】特開平１０−００３４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、データ信号やアドレス信号が多ビットの信号であっても、それら信号の構成ビット数以下のバス幅でマルチプレックスバスを構成可能とすることで、上記した課題を解決しようとするものである。
【課題を解決するための手段】
【０００６】
本発明によるバスシステムは、アドレス信号を２ｍ（ｍは正の整数）ビット構成、データ信号を２ｎ（ｎは正の整数）ビット構成、ｋを２ｍと２ｎの共通約数としたとき、マルチプレックスバスのバス幅構成をｋビットとすると共に、マルチプレックスバス内において、上記アドレス信号をパラレル伝送ビット数をｋビットとして（２ｍ／ｋ）バスサイクルに時分割してシリアル伝送し、上記データ信号をパラレル伝送ビット数をｋとして（２ｎ／ｋ）バスサイクルに時分割してシリアル伝送することで、全体では１バスサイクル分のアドレス信号とデータ信号とをマルチプレックスバス上では（２ｍ／ｋ）＋（２ｎ／ｋ）のバスサイクルに時分割して伝送することを特徴とするものである。
【０００７】
本発明によると、マルチプレックスバスのバス幅がデータ信号とアドレス信号それぞれのビット数の共通約数のビット構成であるので、マルチプレックスバスのバス幅のビット数が極めて小さくて済むようになり、従来のようなマルチプレックスバスのバス幅よりもビット数、すなわち、伝送線数が大幅に少なくて済むようになる結果、マルチプレックスバスの構成伝送線それぞれの同長配線性が従来よりも高まり、マルチプレックスバス接続距離が伸長したり、またバスクロックが高速化しても、そのことによる動作上への影響も軽減されるようになり、信頼性の高いバスシステムを構築することができる。
【発明の効果】
【０００８】
本発明によれば、データ信号やアドレス信号が多ビットであっても、バス幅がそれら信号のビット数より共通約数で割った値のビット数からなる構成のマルチプレックスバス上にそれら信号を伝送することができるので、マルチプレックスバスを構成する各伝送線の同長配線性を従来よりも大幅に向上させることができ、結果として、マルチプレックスバスを用いて装置を増設してマルチプレックスバス接続距離が伸長したりしても、また、マルチプレックスバス上のバスクロックが高速化したりしても、そのことによる動作上への影響も軽減されるようになり、信頼性の高いバスシステムを構築することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して、本発明の実施の形態に係るバスシステムを説明する。図１は、同実施の形態によるバスシステム構成を示し、図２は、アドレス信号とデータ信号との時分割による各サイクルを示し、図３は、バスクロック、リクエスト信号、アクノリッジ信号を含め、アドレス信号、データ信号のタイミングチャートを示す。バスマスタ１は、図示略のバスアービタによりマルチプレックスバス３のバス権を獲得した装置であり、バススレーブ５は、バスマスタ１からアドレスおよびデータを伝送される装置である。バスマスタ１とバススレーブ５は１ビットのリクエスト信号伝送線７、１ビットのアクノリッジ信号伝送線９、および８ビットのアドレス信号／データ信号共用伝送線から構成されるマルチプレックスバス３で接続されている。
【００１０】
これらバスマスタ１やバススレーブ５は例えば制御盤等に設置されたプログラマブルコントローラであり、これらは上記信号伝送線７，９およびマルチプレックスバス３で接続されている。バスマスタ１やバススレーブ５の内部回路は図示を略している。また、実施の形態では、バススレーブ数は２個としているが、この数に限定されるものではない。
【００１１】
図２を参照して、バスマスタ１により、６４ビットのアドレス信号ＡＤＤは、第１から第８までの８つのサイクルに時分割されてマルチプレックスバス３上を伝送させられる。３２ビットＤ０−Ｄ３１からなるデータ信号ＤＡＴＡは、第１から第４までの４つのサイクルに時分割されてマルチプレックスバス３上を伝送させられる。
【００１２】
アドレス信号ＡＤＤは８つに時分割されることにより、第１サイクルはＡ０−Ａ７、第２サイクルはＡ８−Ａ１５、第３サイクルはＡ１６−Ａ２３、第４サイクルはＡ２４−Ａ３１、第５サイクルはＡ３２−Ａ３９、第６サイクルはＡ４０−Ａ４７、第７サイクルはＡ４８−Ａ５５、第８サイクルはＡ５６−Ａ６３で構成される。
【００１３】
データ信号ＤＡＴＡは４つに時分割されることで、第１サイクルはＤ０−Ｄ７、第２サイクルはＤ８−Ｄ１５、第３サイクルはＤ１６−Ｄ２３、第４サイクルはＤ２４−Ｄ３１で構成される。
【００１４】
一般化すると、アドレス信号を２ｍ（ｍは正の整数）ビット構成、データ信号を２ｎ（ｎは正の整数）ビット構成、ｋを２ｍと２ｎの共通約数としたとき、マルチプレックスバス３のバス幅構成をｋビットとすると共に、マルチプレックスバス３内においては、２ｍビットのアドレス信号のパラレル伝送ビット数をｋビットとして（２ｍ／ｋ）バスサイクルに時分割してシリアル伝送し、２ｎビットのデータ信号のパラレル伝送ビット数をｋとして（２ｎ／ｋ）バスサイクルに時分割してシリアル伝送することで、全体では１バスサイクル分のアドレス信号とデータ信号とをマルチプレックスバス３上では（２ｍ／ｋ）＋（２ｎ／ｋ）のバスサイクルに時分割して伝送させるようになっている。
【００１５】
上記一般式を実施の形態に適用すると、アドレス信号についてはｍ＝３２で２ｍ＝６４ビットであり、データ信号についてはｎ＝１６で２ｎ＝３２ビットであり、マルチプレックスバス３のバス幅は、６４ビットと３２ビットとの共通約数として例えばｋ＝８として８ビットとなる。そして、アドレス信号は、（２ｍ／ｋ）＝（６４／８）で８サイクルに時分割され、データ信号は、（２ｎ／ｋ）＝（３２／８）で４サイクルに時分割されることになる。そのため、マルチプレックスバス３上では全体では８＋４＝１２サイクルに時分割されてアドレス信号とデータ信号とが伝送される。もちろん、上記共通約数はｋ＝８以外にもあり、時分割サイクル数は上記に限定されるものではない。また、アドレス信号やデータ信号のビット構成数も上記以外にあるので、時分割サイクル数はさらに上記に限定されるものではない。
【００１６】
図３を参照して、バスマスタ１は、バスクロックＣＬＫに同期して、リクエスト信号ＲＥＱをリクエスト信号伝送線７を介してバススレーブ５に伝送し、各バススレーブ５は、リクエスト信号ＲＥＱに応答して、アクノリッジ信号伝送線９を介してバスマスタ１にアクノリッジ信号ＡＣＫを返す。バスマスタ１は、６４ビットのアドレス信号ＡＤＤを伝送し、次いで、３２ビットのデータ信号ＤＡＴＡを、８ビットバス幅のマルチプレックスバス３を介して各バススレーブ５に伝送する。
【００１７】
図３では、マルチプレックスバス３上をアドレス信号ＡＤＤを伝送してから、データ信号ＤＡＴＡを伝送するようにしたが、この逆でもよく、また、アドレス信号ＡＤＤとデータ信号ＤＡＴＡとを各サイクル交互に伝送することでもよく、その伝送形態に限定されない。
【００１８】
以上説明したように本実施の形態では、アドレス信号が６４ビット、また、データ信号が３２ビットというように多ビットであっても、それら信号を、バス幅がそれら信号のビット数より共通約数で割った値のビット数からなる構成のマルチプレックスバス上に伝送することができるので、マルチプレックスバスを構成する各伝送線の同長配線性を従来よりも大幅に向上させることができる。結果として、本実施の形態では、マルチプレックスバスを用いて装置を増設してマルチプレックスバス接続距離が伸長したりしても、また、マルチプレックスバス上のバスクロックが高速化したりしても、そのことによる動作上への影響も軽減されるようになり、信頼性の高いバスシステムを構築することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は本発明の実施形態に係るバスシステムの構成を示す図である。
【図２】図２は、アドレス信号とデータ信号との時分割による各サイクルを示す図である。
【図３】図３は、タイミングチャートを示す図である。
【符号の説明】
【００２０】
１  バスマスタ
３  マルチプレックスバス
５  バススレーブ
９  アクノリッジ信号伝送線
【図１】
2010003040.tif 000003
【図２】
2010003040.tif 000004
【図３】
2010003040.tif 000005