(57)【要約】【課題】アライメントマーカ段差と平坦化研磨量の最適な組み合わせを提供し、かつ平坦化に必要な研磨量を研磨前に具体的かつ簡便に確認することにより、アライメントマーカ段差の形成が１回のみで平坦化とアライメントマーカ段差の確保を確実に行うことができる半導体素子の製造方法を提供することを目的とする。【解決手段】第１導電型のシリコン基板にアライメントマーカ段差を段差Ｌで形成する工程と、エピタキシャル成長の際にトレンチの開口部に生じるオーバーデポ部を、少なくともオーバーデポ部下の酸化膜が露出するまで研磨する第一の研磨工程と、第一の研磨工程後のシリコン基板主表面の残留酸化膜厚Ｍを測定する工程と、残留酸化膜を除去する工程と、残留酸化膜を除去したシリコン基板の並列ｐｎ接合が形成された主表面を、Ｍ＋０．１μｍ以上、Ｌ−０．２μｍ以下の研磨量で研磨する第二の研磨工程と、を有する半導体素子の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも、第１導電型のシリコン基板に縞状のトレンチを形成し、該トレンチ内に第２導電型の領域をエピタキシャル成長法により形成することにより、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される半導体素子の製造方法において、
前記第１導電型のシリコン基板にアライメントマーカ段差を段差Ｌで形成する工程と、
前記アライメントマーカ段差を保護するとともにトレンチ形成用マスクとなる酸化膜を前記第１導電型のシリコン基板の表面に形成する工程と、
前記第１導電型のシリコン基板の表面に形成した酸化膜にトレンチ形成用酸化膜パターンを形成する工程と、
前記酸化膜をマスクとしてトレンチを形成する工程と、
前記トレンチ内に第２導電型の領域を選択エピタキシャル成長法により形成する工程と、
前記エピタキシャル成長の際に前記トレンチの開口部に生じるオーバーデポ部を、少なくとも該オーバーデポ部下の酸化膜が露出するまで研磨する第一の研磨工程と、
前記第一の研磨工程後の前記シリコン基板主表面の残留酸化膜厚Ｍを測定する工程と、
前記残留酸化膜を除去する工程と、
前記残留酸化膜を除去したシリコン基板の並列ｐｎ接合が形成された主表面を、Ｍ＋０．１μｍ以上、Ｌ−０．２μｍ以下の研磨量で研磨する第二の研磨工程と、を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記第一の研磨工程において、前記残留酸化膜厚ＭがＬ−０．３μｍ以下になるまで研磨することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記残留酸化膜厚Ｍを測定する工程において測定された前記残留酸化膜厚ＭがＬ−０．３μｍより厚い場合には、再研磨を行ってから残留酸化膜厚Ｍを測定することを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の製造方法により製造された半導体素子を用いることを特徴とする超接合半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板にトレンチを形成して並列ｐｎ接合を形成する半導体素子の製造方法に関する。
【背景技術】
【０００２】
通常の縦型パワーＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ；プレーナー型）では、その耐圧に応じてオン抵抗の下限値が理論的に定まる。すなわち、素子の耐圧を高くするとオン抵抗の下限値も高くなり、スイッチング損失が大きくなることが避けられない。これは、オン状態で流れるドリフト電流の方向とオフ状態（逆バイアス状態）で空乏層が広がる方向が同じためである。換言すると、素子の耐圧を高くするためには、ドリフト層の抵抗を高くする必要がある。こうした事情は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やダイオード等についても同じである。
【０００３】
こうした問題に対し、不純物濃度を高めたｎ型ドリフト層領域と、ｐ型の仕切り領域を並列かつ交互に繰り返したｐｎ接合構造をもった縦型パワーＭＯＳＦＥＴ（スーパージャンクションＭＯＳＦＥＴ）が提案され、実用化されている（例えば、特許文献１参照）。こうした構造のパワーＭＯＳＦＥＴでは、ｐｎ接合を繰り返し並列に形成しているため、オフ状態の時に、横方向、縦方向共に空乏領域を形成できるため、ドリフト層全体を幅広く空乏化でき、高い耐圧を確保できる。また、この構成であればドリフト層の不純物濃度を高めることができるので、オン抵抗を低減できる。
【０００４】
ｐｎ接合構造を並列かつ交互に繰り返した半導体基板を得るには、半導体基板に対しイオン注入工程とエピタキシャル層の成長工程とを繰り返して形成する方法もあるが、工程数が増大しやすく、操作が煩雑であり、コスト面にも問題が生じる（例えば、特許文献３参照）。これに対し、第１導電型のシリコン単結晶基板の表面にエッチングによりトレンチ（溝）を形成し、該トレンチを第２導電型の充填エピタキシャル層で埋めることで、並列かつ交互に繰り返した構成のｐｎ接合構造を形成する技術が開示されている（例えば、特許文献２、特許文献４参照）。
【０００５】
上記のように、トレンチをエピタキシャル成長法によりエピタキシャル層で埋める場合、オン抵抗をより低下させるためには、トレンチの開口部の幅に対するトレンチの深さのアスペクト比を大きくする必要がある。しかし、アスペクト比を大きくすると、トレンチの形状が基板の表面に対し法線方向に細長い長方形となるので、トレンチをエピタキシャル成長法によりエピタキシャル層で埋める途中にトレンチ開口部分が塞がりやすくなり、内部に空隙（ボイド）が残留しやすくなることが指摘されている。この問題の解決策としては、トレンチを埋める工程で、エピタキシャル層の成長を途中で一旦止め、新たにＨＣｌガスを導入し、開口を狭窄しているエピタキシャル層部分をエッチング除去してから、エピタキシャル層の成長を再開する方法や、あるいはＨＣｌガスを導入しながらエピタキシャル成長を行う方法（例えば、特許文献４参照）が開示されている。しかしながら、これらの方法ではエピタキシャル成長とＨＣｌガスによるエッチングを繰り返し行う必要があるので、非常に手間で煩雑であり、非常にコストアップともなる。
【０００６】
そこで、特許文献５には、シリコン単結晶基板の法線ベクトルαをトレンチの長手方向内側面の法線ベクトルβに最小の回転角度にて重ねるための角度区間を遷移面法線角度域として定義し、トレンチ長手方向の開口エッジをなす領域を、該遷移面法線角度域にて法線ベクトルが連続的に変化する遷移面領域として考えたとき、｛１１１｝面の法線ベクトルが遷移面法線角度域の外に存在するものとなるように、基板主表面のミラー指数（ｈ１ｋ１ｌ１）を（１００）と定め、また、トレンチの長手方向内側面のミラー指数（ｈ２ｋ２ｌ２）を、［１００］軸に関して晶帯をなす４つの｛１１０｝面のいずれかと５°以上４５°以下の角度で交差するものとなるように定め、こうした結晶方位条件を具備するシリコン単結晶基板を用いることで、トレンチをエピタキシャル層で埋め込む際の、トレンチ底面およびトレンチ長手方向内側面等のエピタキシャル層の成長速度を管理し、空隙の発生を抑制する方法が開示されている。
【０００７】
また、例えば、ｎ型シリコン基板の表面にトレンチを形成し、該トレンチ内をエピタキシャル成長によりｐ型半導体で埋め込む方法では、ｐ型半導体のエピタキシャル成長が終了すると、ｎ型シリコン基板の表面に数μｍのｐ型シリコン単結晶のオーバーデポ部が形成される。そのため、研磨等によりオーバーデポ部を除去し、基板表面を平坦化する必要がある。平坦化処理に関して、上記特許文献２には、エピタキシャル成長後の基板表面を化学機械研磨（ケミカルメカニカル研磨）法により研磨することが開示されている。また、上記特許文献４には、トレンチを形成する際に利用したマスク酸化膜を研磨時にストッパー膜として用いて、基板表面の研磨を行う方法が開示されている。また、特許文献６では、シリコン単結晶のオーバーデポ部等の削り厚さを管理することを特徴とした研磨方法が開示されている。
【０００８】
上記のように、第１導電型のシリコン基板上に形成した縞状トレンチをエピタキシャル成長法によって、第２導電型のエピタキシャル層を埋め込む際、該トレンチ開口部やマスク酸化膜上に生じるシリコンの盛り上がりやポリシリコンを研磨等によって平坦化するための様々な手法が提案されているが、平坦化と同時に、後工程でパターン同士を合わせる為のアライメントマーカ段差は確保しなければならない。しかしながら上述した特許文献２、４にはこの点については触れられていない。一方、特許文献６ではアライメントマーカを２回形成する事が提案されているが、この方法では工数が増えコストがかかってしまう問題があった。
【０００９】
【特許文献１】欧州特許出願公開第００５３８５４号明細書
【特許文献２】特開２０００−３４０５７８号公報
【特許文献３】特開２００１−１３９３９９号公報
【特許文献４】特開２００１−１９６５７３号公報
【特許文献５】特開２００５−１１８８０号公報
【特許文献６】特開２００５−５７１４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、アライメントマーカ段差と平坦化研磨量の最適な組み合わせを提供し、かつ平坦化に必要な研磨量を研磨前に具体的かつ簡便に確認することにより、アライメントマーカ段差の形成が１回のみでアライメントマーカ段差の確保と基板の平坦化を確実に行うことができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、少なくとも、第１導電型のシリコン基板に縞状のトレンチを形成し、該トレンチ内に第２導電型の領域をエピタキシャル成長法により形成することにより、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される半導体素子の製造方法において、前記第１導電型のシリコン基板にアライメントマーカ段差を段差Ｌで形成する工程と、前記アライメントマーカ段差を保護するとともにトレンチ形成用マスクとなる酸化膜を前記第１導電型のシリコン基板の表面に形成する工程と、前記第１導電型のシリコン基板の表面に形成した酸化膜にトレンチ形成用酸化膜パターンを形成する工程と、前記酸化膜をマスクとしてトレンチを形成する工程と、前記トレンチ内に第２導電型の領域を選択エピタキシャル成長法により形成する工程と、前記エピタキシャル成長の際に前記トレンチの開口部に生じるオーバーデポ部を、少なくとも該オーバーデポ部下の酸化膜が露出するまで研磨する第一の研磨工程と、前記第一の研磨工程後の前記シリコン基板主表面の残留酸化膜厚Ｍを測定する工程と、前記残留酸化膜を除去する工程と、前記残留酸化膜を除去したシリコン基板の並列ｐｎ接合が形成された主表面を、Ｍ＋０．１μｍ以上、Ｌ−０．２μｍ以下の研磨量で研磨する第二の研磨工程と、を有することを特徴とする半導体素子の製造方法を提供する。
【００１２】
このように、第一の研磨工程において、酸化膜が露出するまでオーバーデポ部を研磨することにより、エピタキシャル成長部分の基板表面から突出している長さと、残留酸化膜の厚さが同様になる。このため、その残留酸化膜厚を測定することで、突出長さを正確に調べることができる。これにより、基板表面を平坦化するのに最低限必要な研磨量を、測定した残留酸化膜厚Ｍを用いてＭ＋０．１μｍ以上と具体的に設定することができる。また、その第二の研磨工程での研磨量の上限をアライメントマーカ段差の段差Ｌ−０．２μｍ以下とすることで、研磨後にもアライメントマーカ段差を確保すことができる。
以上より、確実に平坦化できる下限の研磨量と、アライメントマーカ段差を確保できる上限の研磨量を正確に設定できるため、その範囲の研磨量で第二の研磨工程を行うことにより、アライメントマーカ段差の形成を一回のみで、アライメントマーカ段差を確保しながら確実に基板表面を平坦化することができる。
【００１３】
このとき、前記第一の研磨工程において、前記残留酸化膜厚ＭがＬ−０．３μｍ以下になるまで研磨することが好ましい。
このように、第一の研磨工程で残留酸化膜厚ＭがＬ−０．３μｍ以下になるまで研磨することで、第二の研磨工程において、基板をより確実に平坦化できる。
【００１４】
このとき、前記残留酸化膜厚Ｍを測定する工程において測定された前記残留酸化膜厚ＭがＬ−０．３μｍより厚い場合には、再研磨を行ってから残留酸化膜厚Ｍを測定することが好ましい。
このように、測定して残留酸化膜厚がＬ−０．３μｍより厚い場合には、再研磨を行い、またその残留酸化膜厚を測定して確認することで、より確実に最終歩留まりを向上させることができる。
【００１５】
また、本発明の製造方法により製造された半導体素子を用いることを特徴とする超接合半導体素子の製造方法を提供する。
このように、本発明の製造方法により製造された半導体素子を用いることで、超接合（スーパージャンクション）半導体素子を歩留まり良く製造することができる。
【発明の効果】
【００１６】
以上のように、本発明の半導体素子の製造方法によれば、トレンチ内にエピタキシャル成長法により第二導電型領域を形成して並列ｐｎ接合を形成する半導体素子の製造において、アライメントマーカ段差を確保しながら効率的に平坦化研磨することができ、歩留まりが向上された半導体素子を製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の半導体素子の製造方法について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図１は、本発明の製造方法の実施態様の工程の一例を示す概略図である。図２は、本発明の製造方法の実施態様の一例を示すフロー図である。
【００１８】
本発明では、まず図１、２のＡに示すように、第１導電型のシリコン基板１２を準備する。
このシリコン基板１２としては、特に限定されず、例えば図１に示すような、ｎ型シリコン単結晶基板１１上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層１０を成長させ、面方位およびノッチ（又はオリフラ）方位がともに｛１００｝のｎ／ｎ＋型（第１導電型）シリコンエピタキシャル基板１２を準備することができる。
【００１９】
次に、図１、２のＢに示すように、シリコン基板１２にアライメントマーカ段差１３を段差Ｌで形成する。
形成方法としては、特に限定されず、例えば基板の表面に、レジスト膜を形成し、フォトリソグラフィーおよびドライエッチングによりアライメントマーカ段差を例えば段差１μｍ程度で形成することができる。
【００２０】
次に、図１、２のＣ、Ｄに示すように、シリコン基板１２の表面に酸化膜１４を形成して（図２Ｃ）、トレンチ形成用酸化膜パターンを形成する（図２Ｄ）。
形成方法としては、例えば、まず前工程で形成したレジスト膜を除去し、洗浄した後に、基板の表面に厚さ１μｍ程度の酸化膜を形成する。そして、アライメントマーカ段差を用いて、再度フォトリソグラフィー技術により、酸化膜のトレンチ形成領域を除去して、トレンチ形成用酸化膜パターンを形成することができる。
【００２１】
次に、図１、２のＥ、Ｆに示すように、酸化膜１４をマスクとしてトレンチ１５を形成する。
トレンチ形成方法としては、例えば、酸化膜をマスクとしてドライエッチングやウェットエッチング等によりトレンチを形成することができる（図２Ｅ）。そして、そのドライエッチ等によるトレンチ内壁の反応生成物やダメージを除去するために、犠牲酸化を施し、その後フッ酸によって犠牲酸化膜を除去し、さらに洗浄を行い、トレンチ内壁の汚染やダメージを除去することができる（図２Ｆ）。このとき、トレンチ形成の際のエッチング、犠牲酸化後のエッチング、洗浄の際に、基板表面の酸化膜もある程度エッチングされて厚さがわずかに変動する。
【００２２】
次に、図１、２のＧに示すように、トレンチ１５内に第２導電型の領域としてエピタキシャル層１７を選択エピタキシャル成長法により形成する。この際、トレンチ１５のみをエピタキシャル成長で埋めることは困難であり、それ以外の部分にもエピタキシャル成長されて、特にトレンチ１５の開口部にシリコン単結晶の段差や盛り上がり等としてオーバーデポ部１６が形成される。
第２導電型層の形成方法としては、例えば枚葉タイプの成長装置を用いて、成長温度１０００℃でトリクロロシランをソースガスとして、ＨＣｌガスと共に供給し、選択エピタキシャル法により酸化膜上への多結晶シリコンの成長を防ぎつつ、トレンチ内部を埋め込むために基板のｎ型エピタキシャル層とほぼ同程度の抵抗率を有するｐ型エピタキシャル層のエピタキシャル成長を行うことができる。
【００２３】
次に、図１、２のＨ、Ｉに示すように、オーバーデポ部１６を酸化膜１４が露出するまで研磨する第一の研磨工程を行い（図２Ｈ）、研磨後の残留酸化膜１４の厚さＭを測定する（図２Ｉ）。
第一の研磨工程で酸化膜が露出するまで研磨することにより、トレンチ内の埋め込みエピタキシャル層の基板表面から突出している部分の長さと、酸化膜の厚さが同様になるので、研磨後の残留酸化膜厚を測定することにより、埋め込みエピタキシャル層の基板表面から突出している部分の長さを正確に知ることができる。なお、トレンチが埋め込まれる部分は、図１Ｈ、Ｉに示すような、ケミカルメカニカル研磨固有のディッシング（中央部のへこみ）が生じるが、酸化膜との境界部は一致するため、残留酸化膜厚と、埋め込みエピタキシャル層の基板表面から最も突出している部分の長さとは等しくなる。
研磨方法としては、例えば、一般的なケミカルメカニカル研磨等を用いることができる。また、測定方法としては、特に限定されず、一般的な光学式の膜厚測定機で測定することができる。
【００２４】
このとき、第一の研磨工程において、残留酸化膜厚ＭがＬ−０．３μｍ以下になるまで研磨することが好ましい。
このように、第一の研磨工程で残留酸化膜厚ＭがＬ−０．３μｍ以下になるまで研磨することで、第二の研磨工程において、基板をより確実に平坦化できる。
【００２５】
また、このとき図２に示すように、残留酸化膜厚Ｍを測定して、Ｌ−０．３μｍより厚い場合には、再研磨を行ってから再度残留酸化膜厚Ｍを測定することが好ましい。
このように、測定して残留酸化膜厚がＬ−０．３μｍより厚い場合には、再研磨を行い、またその残留酸化膜厚を測定することで、より確実に最終歩留まりを向上させることができる。なお、再研磨後に再度残留酸化膜厚Ｍを測定して、Ｌ−０．３μｍより厚い場合には、もう一度研磨する等、第一の研磨工程と残留酸化膜厚測定工程をさらに繰り返し行うこともできる。
【００２６】
次に、図１、２のＪに示すように、例えばフッ酸等を用いて残留酸化膜１４を除去する。
そして、図１、２のＫに示すように、酸化膜を除去した基板１２の主表面をＭ＋０．１μｍ以上、Ｌ−０．２μｍ以下の研磨量で研磨する第二の研磨工程を行って、並列ｐｎ接合が形成された平坦な表面を有する半導体素子１８を製造する。
【００２７】
このように、前工程において、残留酸化膜厚を測定することによりトレンチから突出しているエピタキシャル層の長さを正確に知ることができるので、平坦化するのに最低限必要な研磨量を、測定した残留酸化膜厚Ｍを用いてＭ＋０．１μｍ以上と正確に設定することができる。このように、残留酸化膜厚とさらに０．１μｍ以上研磨すれば十分に基板の平坦化が達成される。
また、第二の研磨工程での研磨量の上限をアライメントマーカ段差の段差Ｌ−０．２μｍ以下とすることで、平坦化のための研磨を行っても、アライメントマーカ段差を最低でも０．２μｍは残すことができる。このように、アライメントマーカ段差の段差が０．２μｍ以上あれば、その機能を十分に確保することができる。
以上より、確実に基板を平坦化できる下限の研磨量と、アライメントマーカ段差を確保できる上限の研磨量を正確に設定できるため、その範囲の研磨量で第二の研磨工程を行うことにより、アライメントマーカ段差の形成を一回のみで、アライメントマーカ段差を確保しながら確実に基板表面を平坦化する研磨を行うことができる。
【００２８】
以上のような本発明の製造方法により製造された半導体素子を用いて、超接合半導体素子を製造することが好ましい。
これにより、簡易な方法により、高品質の超接合半導体素子を歩留まり良く製造することができる。
【実施例】
【００２９】
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれに限定されるものではない。
（実施例）
図１、２に示すような製造工程で半導体素子を製造した。
まず、ｎ型シリコン単結晶基板上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層を成長させ、面方位およびノッチ（又はオリフラ）方位がともに｛１００｝のｎ／ｎ＋型シリコンエピタキシャル基板を用意した（図１、２のＡ）。次に基板の表面に、レジスト膜を形成し、フォトリソグラフィーおよびドライエッチングによりアライメントマーカ段差を０．９μｍ形成した（図１、２のＢ）。この段差量であれば、最終の第二の研磨工程での研磨量が０．７μｍ以下であれば、平坦化後もアライメントマーカ段差が残留する。
【００３０】
次いで、上記工程に用いた膜を除去、洗浄した後、基板の表面に厚さ１．１μｍの酸化膜を形成した。この酸化膜の厚さは、その後のトレンチエッチングやオーバーデポ部の研磨除去により変動するが、トレンチ埋め込み後の開口部に生ずるオーバーデポ部の研磨除去後においてアライメントマーカ段差よりも０．３μｍ以上薄くなる様に設定した。このようにして酸化膜を基板の表面上に形成し、上記アライメントマークを用いて、再度フォトリソグラフィー技術により、酸化膜のトレンチ形成領域を除去した（図１、２のＣ、Ｄ）。
【００３１】
次いで、残った酸化膜をマスクとしてドライエッチングによって、縞状に並列ｐｎ接合構造を形成するための、深さ４０μｍ、幅４．０μｍのトレンチを形成した。このとき、酸化膜もある程度エッチングされて厚さが変動するが、今回使用したドライエッチャーの場合、酸化膜厚は０．７μｍ厚となった。
前記ドライエッチによるトレンチの内壁の反応生成物やダメージを除去するために、犠牲酸化を施し、その後更にフッ酸により犠牲酸化膜を除去し、さらに洗浄を行い、トレンチの内壁の汚染やダメージを除去した（図１、２のＥ、Ｆ）。この一連の工程においても初期酸化膜の厚さは変動するが、今回の実施例でのプロセス条件では、厚さは０．３μｍとなった。
【００３２】
次いで、トリクロロシランをソースガスとして、ＨＣｌガスと共に供給し、選択エピタキシャル法により酸化膜上への多結晶シリコンの成長を防ぎつつ、トレンチ内部を埋め込むためにｎ型エピタキシャル層とほぼ同程度の抵抗率を有するｐ型エピタキシャル層のエピタキシャル成長を行った（図１、２のＧ）。なお、エピタキシャル成長は、成長温度１０００℃で行い、トリクロロシランの供給量を多めに設定し、枚葉タイプの成長装置を用いて行った。
【００３３】
次いで、上記工程で形成されたシリコンのオーバーデポ部を除去するため、一般的なケミカルメカニカル研磨により、オーバーデポ部の下側にある酸化膜が露出し、完全にオーバーデポ部がなくなるまで研磨を行った。このときも、酸化膜の厚さは変動するが、研磨後の残留酸化膜厚を計測した結果、０．２μｍであった（図１、２のＨ、Ｉ）。又、Ｓｉトレンチが埋め込まれる部分はケミカルメカニカル研磨固有のディッシング（中央部のへこみ）が生じるが、酸化膜との境界部は面一となる。
【００３４】
次いで、残留酸化膜をフッ酸で除去した（図１、２のＪ）。この段階で、基板の表面の段差（アライメントマーカを除く）は、前の工程にて計測した残留酸化膜厚に等しく、０．２μｍである。
この段差を平坦にするために、第二のケミカルメカニカル研磨を行った。その研磨量は、残留段差よりも０．１μｍ以上多くアライメント段差よりも０．２μｍ以上少ない、０．５μｍとしアライメントマーカ段差を確保しつつ表面を平坦化した（図１、２のＫ）。
【００３５】
この様にして完成した基板表面の段差を、接触式の段差測定機で計測した結果を、図４に示す。図４からわかる様に、段差なく平坦な表面が得られた。一方、アライメントマーカ段差について、その段差量をレーザー顕微鏡で計測した結果を、図３に示す。図３からわかるように、アライメントマーカ段差が０．３μｍ以上残留している事がわかる。さらに、実際にステッパーでアライメントを行った際の、信号波形データを、図５に示す。図５からわかる様に、明確なアライメント信号が確保でき、オートアライメント動作も良好に行う事ができた。
【００３６】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００３７】
【図１】本発明の製造方法の実施態様の一例の工程を示す概略図である。
【図２】本発明の製造方法の実施態様の一例の工程を示すフロー図である。
【図３】実施例で製造された半導体素子のアライメントマーカ段差の段差量をレーザー顕微鏡で計測した結果を示す図である。
【図４】実施例で製造された半導体素子の表面の段差を、接触式の段差測定機で計測した結果を示す図である。
【図５】実施例においてステッパーでアライメントを行った際の信号波形データを示す図である。
【符号の説明】
【００３８】
１０…エピタキシャル層（第１導電型）、  １１…シリコン単結晶基板、
１２…シリコン基板、  １３…アライメントマーカ段差、
１４…酸化膜、  １５…トレンチ、  １６…オーバーデポ部、
１７…エピタキシャル層（第２導電型領域）、  １８…半導体素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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