(57)【要約】【課題】ループバックテスト時のＡＣ特性を劣化させることなく、送信側回路の出力レベルのＤＣテストを行うことのできる半導体装置を提供する。【解決手段】高速系ＩＰ１００の送信回路ＴＸ１の出力バッファＯＢＵＦ１と受信回路ＲＸ１の入力バッファＩＢＵＦ１とが接続される双方向端子Ｔ１と、出力バッファＯＢＵＦ１へ印加する定電流を入力する定電流入力端子Ｔ２と、入力バッファＩＢＵＦ１の入力電圧に対して規定されたＤＣ仕様電圧を入力するＤＣ仕様電圧入力端子Ｔ３と、を備え、比較器１が、定電流入力端子Ｔ２から定電流が印加されたときの出力バッファＯＢＵＦ１の出力電圧をＤＣ仕様電圧入力端子Ｔ３から入力されたＤＣ仕様電圧と比較し、レジスタ２が、比較器１から出力される比較結果を格納する。レジスタ２に格納された比較結果は、出力端子Ｔ４へ出力される。【選択図】図１
2010054287.tif 000002
【特許請求の範囲】
【請求項１】
送信回路の出力バッファと受信回路の入力バッファとが接続される双方向端子と、
前記出力バッファへ印加する定電流を入力する定電流入力端子と、
前記入力バッファの入力電圧に対して規定されたＤＣ仕様電圧を入力するＤＣ仕様電圧入力端子と、
前記定電流が印加されたときの前記出力バッファの出力電圧を前記ＤＣ仕様電圧入力端子から入力された前記ＤＣ仕様電圧と比較する比較手段と、
前記比較手段から出力される比較結果を格納するレジスタと、
前記レジスタに格納された前記比較結果を出力する出力端子と
を備えることを特徴とする半導体装置。
【請求項２】
前記双方向端子が複数あるときは、
それぞれの双方向端子に接続される出力バッファごとに前記比較手段を備え、
前記定電流入力端子から、それぞれの双方向端子に接続される前記出力バッファへ前記定電流を共通に印加し、
前記ＤＣ仕様電圧入力端子から、それぞれの双方向端子に接続される前記出力バッファごとに備えられた前記比較手段へ前記ＤＣ仕様電圧を共通に入力する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力バッファから高レベルの信号が出力されると想定される期間は、
前記ＤＣ仕様電圧入力端子から前記ＤＣ仕様電圧として高レベル入力電圧を入力し、
前記出力バッファから低レベルの信号が出力されると想定される期間は、
前記ＤＣ仕様電圧入力端子から前記ＤＣ仕様電圧として低レベル入力電圧を入力する
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記レジスタが、ＪＴＡＧ仕様のバウンダリスキャンレジスタであり、
前記出力端子が、ＪＴＡＧ仕様のテストデータ出力端子である
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
ＪＴＡＧ仕様のバウンダリスキャンテストモード時に、前記比較手段による比較結果が前記テストデータ出力端子に出力される
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＤＤＲ２（Double  Data  Rate  ２）ＳＤＲＡＭ用インターフェイスＩＰなどの高速系ＩＰを搭載する半導体装置では、良品チップ選別を行う際、遅延故障を含めた故障を検出するために、実際の周波数での高速動作によるテストが必要とされる。そのとき、テスタの動作周波数に依存しないループバックテスト方法がよく用いられる。
【０００３】
ループバックテストでは、テスト対象のＩＰの送信側出力を受信側へ折り返し入力し、受信データを期待値データ（送信データ）と比較することにより、高速転送レートでのＡＣテストが実現される。
【０００４】
また、良品チップ選別テストでは、ループバック動作時の送信側回路の出力電圧が受信側回路の入力電圧の仕様を満たしているかの判定も必要となる。そのため、送信側回路の出力電圧に関するＤＣテストを行うことが求められる。
【０００５】
ところが、ウェーハ状態の半導体装置のＤＣテストを行うために、送信側出力のパッドにテスト用のプローブ針を接触させると、インピーダンス不整合による反射が起こり、ループバックテスト時のＡＣ特性が劣化する。
【０００６】
従来、このような問題に対して、コンデンサおよびインダクタンスを搭載したＤＵＴボードを半導体装置に接続し、反射による影響を低減させるようにした試験装置が提案されている。（例えば、特許文献１参照。）。
【０００７】
しかし、上述の提案の方法でも、半導体装置のパッドにＤＵＴボードの端子を接続するため、テスト対象のＩＰの送信側出力を無負荷にすることはできず、反射の影響を完全に除去することはできない、という問題があった。
【特許文献１】特開２００７−２７１４９６号公報  （第１０−１１ページ、図１５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、ループバックテスト時のＡＣ特性を劣化させることなく、送信側回路の出力レベルのＤＣテストを行うことのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、送信回路の出力バッファと受信回路の入力バッファとが接続される双方向端子と、前記出力バッファへ印加する定電流を入力する定電流入力端子と、前記入力バッファの入力電圧に対して規定されたＤＣ仕様電圧を入力するＤＣ仕様電圧入力端子と、前記定電流が印加されたときの前記出力バッファの出力電圧を前記ＤＣ仕様電圧入力端子から入力された前記ＤＣ仕様電圧と比較する比較手段と、前記比較手段から出力される比較結果を格納するレジスタと、前記レジスタに格納された前記比較結果を出力する出力端子とを備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、ループバックテスト時のＡＣ特性を劣化させることなく、送信側回路の出力レベルのＤＣテストを行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る半導体装置の構成の例を示すブロック図である。
【００１３】
本実施例の半導体装置は、高速系ＩＰ１００の送信回路ＴＸ１の出力バッファＯＢＵＦ１と受信回路ＲＸ１の入力バッファＩＢＵＦ１とが接続される双方向端子Ｔ１と、出力バッファＯＢＵＦ１へ印加する定電流を入力する定電流入力端子Ｔ２と、入力バッファＩＢＵＦ１の入力電圧に対して規定されたＤＣ仕様電圧を入力するＤＣ仕様電圧入力端子Ｔ３と、定電流入力端子Ｔ２から定電流が印加されたときの出力バッファＯＢＵＦ１の出力電圧をＤＣ仕様電圧入力端子Ｔ３から入力されたＤＣ仕様電圧と比較する比較器１と、比較器１から出力される比較結果を格納するレジスタ２と、レジスタ２に格納された比較結果を出力する出力端子Ｔ４と、を備える。
【００１４】
なお、出力バッファＯＢＵＦ１は、出力イネーブル信号Ｅが入力される出力イネーブル端子を有している。
【００１５】
ウェーハ状態の本実施例の半導体装置における良品チップ選別テストでは、高速系ＩＰ１００のループバックテストが行われる。このとき、ＡＣ特性の劣化を防ぐため、双方向端子Ｔ１にはテスト用のプローブ針を接触させないようにする。
【００１６】
そこで、本実施例では、双方向端子Ｔ１にテスト用のプローブ針を接触させなくても出力バッファＯＢＵＦ１の出力レベルのＤＣテストが行えるようにする。
【００１７】
すなわち、本実施例では、定電流入力端子Ｔ２から出力バッファＯＢＵＦ１へ定電流を印加し、ＩＳＶＭ（電流印加電圧測定）により出力バッファＯＢＵＦ１の出力レベルのＤＣテストを行う。
【００１８】
そのため、比較器１は、定電流入力端子Ｔ２から定電流が印加されたときの出力バッファＯＢＵＦ１の出力電圧と、ＤＣ仕様電圧入力端子Ｔ３から入力されたＤＣ仕様電圧と、を比較する。
【００１９】
ここで、比較器１は、出力バッファＯＢＵＦ１の出力電圧がＤＣ仕様電圧入力端子Ｔ３から入力されたＤＣ仕様電圧よりも高いときは‘Ｈ’を出力し、低いときは‘Ｌ’を出力するものとする。
【００２０】
レジスタ２は、キャプチャ信号ＣＰが入力されたときに比較器１の出力を捕捉し、その内部に格納する。レジスタ２に格納されたデータは、出力端子Ｔ４から外部へ出力される。
【００２１】
したがって、出力端子Ｔ４から出力されるデータを観測することにより、出力バッファＯＢＵＦ１の出力電圧がＤＣ仕様電圧を満たしているかどうか判定することができる。
【００２２】
図２および図３に、本実施例におけるＤＣテストの例を示す。
【００２３】
図２は、出力バッファＯＢＵＦ１の高レベル出力電圧が、入力バッファＩＢＵＦ１の高レベル入力電圧（ＶＩＨ）の仕様を満たしているかどうかのテストを行うときの例である。この場合、ＤＣ仕様電圧入力端子Ｔ３からＶＩＨに相当する電圧を入力する。
【００２４】
図２（ａ）は、出力バッファＯＢＵＦ１の高レベル出力電圧がＶＩＨ以上であるときの例である。
【００２５】
このとき、比較器１の出力は‘Ｈ’となるので、キャプチャ信号ＣＰが入力されたとき、レジスタ２に‘Ｈ’が格納される。このレジスタ２の出力が出力端子Ｔ４へ出力され、出力端子Ｔ４の出力は‘Ｈ’となる。
【００２６】
出力端子Ｔ４から‘Ｈ’が出力されるので、出力バッファＯＢＵＦ１の高レベル出力電圧は「正常」、と判定される。
【００２７】
図２（ｂ）は、出力バッファＯＢＵＦ１の高レベル出力電圧がＶＩＨより低いときの例である。
【００２８】
このとき、比較器１の出力は‘Ｌ’となるので、キャプチャ信号ＣＰが入力されたとき、レジスタ２に‘Ｌ’が格納される。このレジスタ２の出力が出力端子Ｔ４へ出力され、出力端子Ｔ４の出力は‘Ｌ’となる。
【００２９】
出力端子Ｔ４から‘Ｌ’が出力されるので、出力バッファＯＢＵＦ１の高レベル出力電圧は「異常」、と判定される。
【００３０】
図３は、出力バッファＯＢＵＦ１の低レベル出力電圧が、入力バッファＩＢＵＦ１の低レベル入力電圧（ＶＩＬ）の仕様を満たしているかどうかのテストを行うときの例である。この場合、ＤＣ仕様電圧入力端子Ｔ３からＶＩＬに相当する電圧を入力する。
【００３１】
図３（ａ）は、出力バッファＯＢＵＦ１の低レベル出力電圧がＶＩＬ以下であるときの例である。
【００３２】
このとき、比較器１の出力は‘Ｌ’となるので、キャプチャ信号ＣＰが入力されたとき、レジスタ２に‘Ｌ’が格納される。このレジスタ２の出力が出力端子Ｔ４へ出力され、出力端子Ｔ４の出力は‘Ｌ’となる。
【００３３】
出力端子Ｔ４から‘Ｌ’が出力されるので、出力バッファＯＢＵＦ１の低レベル出力電圧は「正常」、と判定される。
【００３４】
図３（ｂ）は、出力バッファＯＢＵＦ１の低レベル出力電圧がＶＩＬより高いときの例である。
【００３５】
このとき、比較器１の出力は‘Ｈ’となるので、キャプチャ信号ＣＰが入力されたとき、レジスタ２に‘Ｈ’が格納される。このレジスタ２の出力が出力端子Ｔ４へ出力され、出力端子Ｔ４の出力は‘Ｈ’となる。
【００３６】
出力端子Ｔ４から‘Ｈ’が出力されるので、出力バッファＯＢＵＦ１の低レベル出力電圧は「異常」、と判定される。
【００３７】
このように、本実施例では、双方向端子Ｔ１にテスト用のプローブ針を接触させなくても高速系ＩＰ１００のＤＣテストを行うことができる。
【００３８】
図４に、双方向端子Ｔ１にテスト用のプローブ針を接触させないことにより、ループバックテスト時の出力バッファＯＢＵＦ１の出力波形のＡＣ特性が改善される様子を示す。
【００３９】
図４（ａ）は、双方向端子Ｔ１にテスト用のプローブ針を接触させないときの出力バッファＯＢＵＦ１の出力波形であり、図４（ｂ）は、双方向端子Ｔ１にテスト用のプローブ針を接触させたときの出力バッファＯＢＵＦ１の出力波形である。
【００４０】
図４（ｂ）に示すように、双方向端子Ｔ１にテスト用のプローブ針を接触させると、反射の影響等で、出力バッファＯＢＵＦ１の出力波形に乱れが生じ、ＡＣ特性が劣化する。
【００４１】
これに対して、図４（ａ）に示すように、本実施例では、ループバックテスト時の出力バッファＯＢＵＦ１の出力波形の乱れがなく、ＡＣ特性が改善されていることがわかる。
【００４２】
このような本実施例によれば、双方向端子Ｔ１にテスト用のプローブ針を接触させなくても、高速系ＩＰ１００の出力バッファＯＢＵＦ１の出力レベルのＤＣテストを行うことができる。
【００４３】
また、双方向端子Ｔ１にテスト用のプローブ針を接触させないので、高速系ＩＰ１００のループバックテスト時の出力バッファＯＢＵＦ１の出力波形のＡＣ特性を改善することができる。
【実施例２】
【００４４】
複数のＩＰが搭載される半導体装置では、テスト容易化のために、ＪＴＡＧ仕様のバウンダリスキャンテスト手法が採用されることが多い。ＪＴＡＧ仕様のバウンダリスキャンテスト手法が採用された半導体装置には、バウンダリスキャンレジスタと、バウンダリスキャンレジスタの出力が接続されるテストデータ出力端子が搭載されている。また、そのような半導体装置には、複数の高速系ＩＰが搭載されることがある。
【００４５】
そこで、本実施例では、複数の高速系ＩＰが搭載されていて、ＪＴＡＧ仕様のバウンダリスキャンテスト手法が採用されている半導体装置において、バウンダリスキャンレジスタとテストデータ出力端子を利用して、バウンダリスキャンテストモード時に、それぞれの高速系ＩＰのＤＣテスト結果を出力する例を示す。
【００４６】
図５は、本発明の実施例２に係る半導体装置の構成の例を示すブロック図である。図５では、２つの高速系ＩＰ（高速系ＩＰ１００、高速系ＩＰ２００）が搭載されている例を示す。なお、高速系ＩＰの数は２つに限るものではなく、３つ以上あっても本実施例と同様の構成をとることができる。
【００４７】
高速系ＩＰ１００は、実施例１と同様、送信回路ＴＸ１の出力バッファＯＢＵＦ１と受信回路ＲＸ１の入力バッファＩＢＵＦ１とが、双方向端子Ｔ１１に接続されている。
【００４８】
高速系ＩＰ２００も高速系ＩＰ１００と同様の構成を有し、送信回路ＴＸ２の出力バッファＯＢＵＦ２と受信回路ＲＸ２の入力バッファＩＢＵＦ２とが、双方向端子Ｔ１２に接続されている。
【００４９】
高速系ＩＰ１００の出力バッファＯＢＵＦ１と高速系ＩＰ２００の出力バッファＯＢＵＦ２へは、定電流入力端子Ｔ２から定電流が共通に印加され、実施例１と同様、ＩＳＶＭが実行される。
【００５０】
出力バッファＯＢＵＦ１の出力電圧は比較器１１へ入力され、出力バッファＯＢＵＦ２の出力電圧は比較器１２へ入力される。
【００５１】
比較器１１および比較器１２へは、ＤＣ仕様電圧入力端子Ｔ３から、入力バッファＩＢＵＦ１およびＩＢＵＦ２の入力電圧に対して規定されたＤＣ仕様電圧が、共通に入力される。
【００５２】
比較器１１は、出力バッファＯＢＵＦ１の出力電圧とＤＣ仕様電圧入力端子Ｔ３から入力されたＤＣ仕様電圧を比較し、その比較結果をバウンダリスキャンレジスタ２１へ出力する。
【００５３】
比較器１２は、出力バッファＯＢＵＦ２の出力電圧とＤＣ仕様電圧入力端子Ｔ３から入力されたＤＣ仕様電圧を比較し、その比較結果をバウンダリスキャンレジスタ２２へ出力する。
【００５４】
バウンダリスキャンレジスタ２１、バウンダリスキャンレジスタ２２は、キャプチャ信号ＣＰが入力されたときに、比較器１１の出力、比較器１２の出力をそれぞれ捕捉し、その内部に格納する。
【００５５】
バウンダリスキャンレジスタ２１およびバウンダリスキャンレジスタ２２は、バウンダリスキャンテスト用のシフト信号ＳＦＴが入力されたときに、その内部に格納したデータを次段のバウンダリスキャンレジスタへシフトアウトする。
【００５６】
ここでは、バウンダリスキャンレジスタ２１からシフトアウトされたデータはバウンダリスキャンレジスタ２２へシフトインされ、バウンダリスキャンレジスタ２２からシフトアウトされたデータはテストデータ出力端子Ｔ４１へ出力されるものとする。
【００５７】
図６に、本実施例におけるＤＣテスト実行の例を波形図で示す。
【００５８】
キャプチャ信号ＣＰが入力されるごとに、バウンダリスキャンレジスタ２１には比較器１１の出力が格納され、バウンダリスキャンレジスタ２２には比較器１２の出力が格納される。
【００５９】
図６では、バウンダリスキャンレジスタ２１に比較器１１の出力Ａ１、Ａ２が順次格納され、バウンダリスキャンレジスタ２２に比較器１２の出力Ｂ１、Ｂ２が順次格納される例を示している。
【００６０】
バウンダリスキャンレジスタ２１およびバウンダリスキャンレジスタ２２に格納されたデータは、シフト信号ＳＦＴによりスキャンシフトされ、テストデータ出力端子Ｔ４１へ出力される。
【００６１】
すなわち、テストデータ出力端子Ｔ４１に、最初のキャプチャ信号ＣＰの入力後は、比較器１２、比較器１１の出力、Ｂ１、Ａ１が順に出力され、次のキャプチャ信号ＣＰの入力後は、比較器１２、比較器１１の出力、Ｂ２、Ａ２が順に出力される。
【００６２】
この出力Ｂ１、Ａ１、Ｂ２、Ａ２が、それぞれ期待値と比較され、出力バッファＯＢＵＦ１およびＯＢＵＦ２の出力電圧がＤＣ仕様電圧を満たしているかどうかの判定が行われる。
【００６３】
このような本実施例によれば、ＪＴＡＧ仕様のバウンダリスキャンテスト用に搭載されたバウンダリスキャンレジスタ２１、２２およびテストデータ出力端子Ｔ４１を利用して、高速系ＩＰ１００、ＩＰ２００の出力バッファＯＢＵＦ１、ＯＢＵＦ２の出力電圧のＤＣテストを行うことができる。
【００６４】
これにより、ＤＣテスト用のレジスタや出力端子を新たに追加する必要がなく、半導体装置の素子数や端子数の増加を抑制することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１に係る半導体装置の構成の例を示すブロック図。
【図２】実施例１の半導体装置のＤＣテストを説明するための図。
【図３】実施例１の半導体装置のＤＣテストを説明するための図。
【図４】実施例１の半導体装置のループバックテストのＡＣ特性の改善効果を示す図。
【図５】本発明の実施例２に係る半導体装置の構成の例を示すブロック図。
【図６】実施例２の半導体装置のＤＣテストを説明するための図。
【符号の説明】
【００６６】
１、１１、１２  比較器
２、  レジスタ
２１、２２  バウンダリスキャンレジスタ
Ｔ１、Ｔ１１、Ｔ１２  双方向端子
Ｔ２  定電流入力端子
Ｔ３  ＤＣ仕様電圧入力端子
Ｔ４  出力端子
Ｔ４１  テストデータ出力端子
【図１】
2010054287.tif 000003
【図２】
2010054287.tif 000004
【図３】
2010054287.tif 000005
【図４】
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【図５】
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【図６】
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