(57)【要約】【課題】アナログデジタル変換器の回路面積の増大を抑制する。【解決手段】入力信号処理部１は、入力信号Ｖｉｎの電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した信号電圧から、比較器３の比較結果に基づいて１／２nの入力レンジＶRを減算し、ｎ＋１回目の信号電圧を出力する。参照電圧出力部２は、入力信号処理部１から出力される信号電圧と比較される入力レンジＶRを繰り返し半分にした参照電圧を出力する。比較器３は、入力信号処理部１から出力される信号電圧と、参照電圧出力部２から出力される参照電圧とを比較する。【選択図】図１
2010192963.tif 000002
【特許請求の範囲】
【請求項１】
アナログの入力信号をデジタル変換するアナログデジタル変換器において、
前記入力信号の電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した前記信号電圧から比較結果に基づいて１／２nの入力レンジを減算してｎ＋１回目の前記信号電圧を出力する入力信号処理部と、
前記入力信号処理部から出力される前記信号電圧と比較される前記入力レンジを繰り返し半分にした参照電圧を出力する参照電圧出力部と、
を有することを特徴とするアナログデジタル変換器。
【請求項２】
前記入力信号処理部は、
２つの容量素子と、
一方の前記容量素子に保持されたｎ回目の前記信号電圧から１／２nの前記入力レンジを減算してｎ＋１回目の前記信号電圧を出力し、出力した前記信号電圧を他方の前記容量素子に保持する減算器と、
を有することを特徴とする請求項１記載のアナログデジタル変換器。
【請求項３】
２つの前記容量素子と前記減算器の入力との接続を切換える入力切換えスイッチと、
２つの前記容量素子と前記減算器の出力との接続を切換える出力切換えスイッチと、
を有することを特徴とする請求項２記載のアナログデジタル変換器。
【請求項４】
前記入力信号処理部から出力される前記信号電圧と、前記参照電圧出力部から出力される前記参照電圧とを比較して前記比較結果を出力する比較器を有することを特徴とする請求項２記載のアナログデジタル変換器。
【請求項５】
現在出力されている前記比較結果が前記信号電圧の方が前記参照電圧より大きいと判断された場合、または、現在出力されている前記比較結果が前記信号電圧の方が前記参照電圧より小さいと判断され、前回出力された前記比較結果が前記信号電圧の方が前記参照電圧より大きいと判断された場合、前回の信号状態を反転した信号状態の信号を出力する信号回路を有することを特徴とする請求項４記載のアナログデジタル変換器。
【請求項６】
前記信号回路から出力される前記信号の信号状態に応じて、２つの前記容量素子の一方を前記減算器の入力に接続し、２つの前記容量素子の他方を前記減算器の出力に接続することを特徴とする請求項５記載のアナログデジタル変換器。
【請求項７】
前記参照電圧出力部は、
前記入力レンジの半分の電圧が保持される入力容量素子と、
一方が前記入力容量素子と接続されるとき他方が放電される前記参照電圧を保持する２つの分圧容量素子と、
を有することを特徴とする請求項１記載のアナログデジタル変換器。
【請求項８】
前記入力信号処理部は、
２つの容量素子と、
一方の前記容量素子に保持されたｎ回目の前記信号電圧から１／２nの負の前記入力レンジを加算してｎ＋１回目の前記信号電圧を出力する加算器と、
を有することを特徴とする請求項１記載のアナログデジタル変換器。
【請求項９】
前記参照電圧出力部は、
前記入力レンジの半分の電圧が保持される入力容量素子と、
前記入力容量素子の前記電圧を分圧し、分圧された前記電圧を前記参照電圧として出力するとともに前記入力信号処理部に出力し、分圧された前記電圧を放電する３つの分圧容量素子と、
を有することを特徴とする請求項１記載のアナログデジタル変換器。
【請求項１０】
アナログの入力信号をデジタル変換するアナログデジタル変換器のアナログデジタル変換方法において、
前記入力信号の電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した前記信号電圧から比較結果に基づいて１／２nの入力レンジを減算してｎ＋１回目の前記信号電圧を出力し、
前記信号電圧と比較される前記入力レンジを繰り返し半分にした参照電圧を出力する、
ことを特徴とするアナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件はアナログの入力信号をデジタル変換するアナログデジタル変換器およびそのアナログデジタル変換方法に関する。
【背景技術】
【０００２】
アナログデジタル変換器（以下、ＡＤＣ）には、様々な変換方式のＡＤＣがあり、例えば、逐次比較型のＡＤＣなどがある（例えば、特許文献１参照）。逐次比較型のＡＤＣでは、例えば、参照電圧を生成するコンデンサの面積がデジタル変換するビット数に応じて指数関数的に大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２６３９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようにＡＤＣは、デジタル変換のビット数に応じて、コンデンサの占める面積が大きくなり、回路面積が大きくなるという問題点があった。
本件はこのような点に鑑みてなされたものであり、回路面積の増大を抑制するアナログデジタル変換器およびアナログデジタル変換方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、アナログの入力信号をデジタル変換するアナログデジタル変換器が提供される。このアナログデジタル変換器は、前記入力信号の電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した前記信号電圧から比較結果に基づいて１／２nの入力レンジを減算してｎ＋１回目の前記信号電圧を出力する入力信号処理部と、前記入力信号処理部から出力される前記信号電圧と比較される前記入力レンジを繰り返し半分にした参照電圧を出力する参照電圧出力部と、を有する。
【０００６】
また、上記課題を解決するために、アナログの入力信号をデジタル変換するアナログデジタル変換器のアナログデジタル変換方法が提供される。このアナログデジタル変換方法は、前記入力信号の電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した前記信号電圧から比較結果に基づいて１／２nの入力レンジを減算してｎ＋１回目の前記信号電圧を出力し、前記信号電圧と比較される前記入力レンジを繰り返し半分にした参照電圧を出力する。
【発明の効果】
【０００７】
上記アナログデジタル変換器およびアナログデジタル変換方法によれば、回路面積の増大を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】ＡＤＣを示した図である。
【図２】第１の実施の形態に係るＡＤＣのブロック図である。
【図３】図２のＡＤＣのタイミングチャートを示した図である。
【図４】現在の比較結果、前回の信号Ｑ、および信号ｓｗの信号状態の関係を示した図である。
【図５】図２のＡＤＣの動作を説明する図のその１である。
【図６】図２のＡＤＣの動作を説明する図のその２である。
【図７】図２の参照電圧出力部の回路図である。
【図８】図２の入力信号処理部の回路図である。
【図９】比較結果、信号Ｑ、および信号ｓｗの関係を示したタイムチャートである。
【図１０】図８の入力信号処理部の減算器の回路図である。
【図１１】図２のＡＤＣの動作を示したフローチャートである。
【図１２】第２の実施の形態に係るＡＤＣの入力信号処理部の回路図である。
【図１３】図１２の電圧生成回路の回路図である。
【図１４】図１３の電圧生成回路のスイッチ群を切換える信号のタイミングチャートを示した図である。
【図１５】図１３の電圧生成回路のコンデンサの動作を説明する図である。
【図１６】図１３の電圧生成回路のスイッチ群を切換える信号を生成する回路を示した図である。
【図１７】図１２の加算器の回路図である。
【図１８】図１３に示す−ＶT／２の電圧を生成する回路を示した回路図である。
【図１９】図１８の回路動作を説明するタイミングチャートである。
【図２０】ＡＤＣの比較を説明する図である。
【図２１】ＡＤＣのレイアウト面積とビット数の関係を示した図である。
【図２２】ＡＤＣの消費電力とビット数の関係を示した図である。
【図２３】第３の実施の形態に係るＡＤＣの回路図である。
【発明を実施するための形態】
【０００９】
図１は、ＡＤＣを示した図である。図１に示すように、ＡＤＣは、入力信号処理部１、参照電圧出力部２、および比較器３を有している。なお、図１には、入力信号処理部１から出力される信号電圧、参照電圧出力部２から出力される参照電圧、および比較器３から出力される比較結果の関係も示している。
【００１０】
入力信号処理部１は、入力信号Ｖｉｎの電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した信号電圧から、比較器３の比較結果に基づいて１／２nの入力レンジＶRを減算し、ｎ＋１回目の信号電圧を出力する。具体的には、入力信号処理部１は、比較器３によって信号電圧が参照電圧より大きいと判断された場合に、ｎ回目に出力した信号電圧から、１／２nの入力レンジＶRを減算する。
【００１１】
参照電圧出力部２は、入力信号処理部１から出力される信号電圧と比較される入力レンジＶRを繰り返し半分にした参照電圧を出力する。
比較器３は、入力信号処理部１から出力される信号電圧と、参照電圧出力部２から出力される参照電圧とを比較する。なお、比較器３から出力される比較結果がＡＤＣのデジタル出力の基となる。
【００１２】
図１の動作を説明する。参照電圧出力部２は、図１に示すように、入力レンジＶRを繰り返し半分にした参照電圧ＶR／２，ＶR／４，ＶR／８，ＶR／１６，…を出力する。
入力信号処理部１は、入力信号Ｖｉｎの電圧を初期値として、信号電圧を出力する。入力信号処理部１から出力される信号電圧（Ｖｉｎ）は、比較器３によって参照電圧ＶR／２と比較される。比較結果は、例えば、図１に示すように、信号電圧（Ｖｉｎ）の方が参照電圧ＶR／２より小さいとする。
【００１３】
入力信号処理部１は、１回目に出力した信号電圧から、比較結果に基づいて、１／２の入力レンジＶRを減算する。比較結果は、上記したように、信号電圧（Ｖｉｎ）の方が参照電圧ＶR／２より小さい。その結果、入力信号処理部１は、１回目に出力した信号電圧から、１／２の入力レンジＶRを減算せずに、信号電圧（Ｖｉｎ）を出力する。
【００１４】
入力信号処理部１から出力される信号電圧は、比較器３によって参照電圧ＶR／４と比較される。比較結果は、例えば、図１に示すように、信号電圧（Ｖｉｎ）の方が参照電圧より大きいとする。
【００１５】
入力信号処理部１は、２回目に出力した信号電圧から、比較結果に基づいて、１／４の入力レンジＶRを減算する。比較結果は、上記したように、信号電圧の方が参照電圧より大きい。その結果、入力信号処理部１は、２回目に出力した信号電圧（Ｖｉｎ）から、１／４の入力レンジＶRを減算した信号電圧（Ｖｉｎ−ＶR／４）を出力する。以下同様の処理を繰り返す。
【００１６】
このように、ＡＤＣは、入力信号Ｖｉｎの電圧を信号電圧の初期値とし、ｎ回目に出力した信号電圧から比較結果に基づいて１／２nの入力レンジＶRを減算してｎ＋１回目の信号電圧を出力する。また、入力信号処理部１から出力される信号電圧と比較される入力レンジＶRを繰り返し半分にした参照電圧を出力する。
【００１７】
これにより、入力信号処理部１は、例えば、比較結果に基づいて１／２nの入力レンジＶRが減算される、ｎ回目に出力した信号電圧を保持する容量素子と、ｎ＋１回目に出力した信号電圧を保持する容量素子とを備えればよく、回路面積の増大を抑制することができる。また、参照電圧出力部２は、例えば、入力レンジＶRの半分の電圧が保持される入力容量素子と、一方が入力容量素子と接続されるとき他方が放電される、参照電圧を交互に保持する２つの分圧容量素子とを備えればよく、回路面積の増大を抑制することができる。
【００１８】
次に、第１の実施の形態を図面を参照して詳細に説明する。
図２は、第１の実施の形態に係るＡＤＣのブロック図である。図２に示すように、ＡＤＣは、増幅器１１、入力信号処理部１２、参照電圧出力部１３、比較器１４、Ｄフリップフロップ回路（以下、Ｄ−ＦＦ回路）１５，１８，１９ａ〜１９ｎ、ＯＲ回路１６、およびＥＸＯＲ（EXclusive OR）回路１７を有している。図２に示すＡＤＣは、例えば、モバイル機器やデータ伝送システムなどの送受信回路に適用される。図２に示すＡＤＣは、例えば、デジタル変換したデジタル信号をシリアルで出力する。
【００１９】
増幅器１１には、デジタル信号に変換されるアナログの入力信号Ｖｉｎが入力される。増幅器１１は、入力信号Ｖｉｎを増幅し、入力信号処理部１２に出力する。
入力信号処理部１２には、増幅器１１から出力される入力信号Ｖｉｎ、Ｄ−ＦＦ回路１５から出力される信号Ｑ（ｋ−１）、Ｄ−ＦＦ回路１８から出力される信号ｓｗ（ｋ）、およびプリチャージ信号ｐｒｅｃｈが入力される。信号Ｑ（ｋ−１），ｓｗ（ｋ）は、比較器１４の比較結果ｃｍｐに基づいて‘０’，‘１’の値をとる。プリチャージ信号ｐｒｅｃｈは、入力信号Ｖｉｎをプリチャージするための信号であり、‘０’，‘１’の値をとる。
【００２０】
ｋは、１，２，３，…，ｎの値をとる。ｎは、入力信号Ｖｉｎをデジタル変換するビット数に対応し、例えば、図２のＡＤＣが１２ビットのＡＤＣの場合、ｋ＝１，２，…，１２となる。
【００２１】
入力信号処理部１２は、次の式（１）に示す演算処理を行う。
ｆk（ｖｉｎ）＝ｆk-1（ｖｉｎ）−Ｑ（ｋ−１）・ＶT／２k-1  …（１）
ここで、信号Ｑ（ｋ−１）は、比較器１４の比較結果ｃｍｐ（‘０’，‘１’の値をとる）と同じ変化をし、ＡＤＣがＭＳＢから順にシリアル出力するデジタル信号のビット値と同じ変化をする。例えば、ＡＤＣは、ＭＳＢ（Most Significant Bit）から‘１’，‘０’，‘１’，‘１’，…のデジタル信号を出力するとする。この場合、信号Ｑ（１），Ｑ（２），Ｑ（３），Ｑ（４），…は、‘１’，‘０’，‘１’，‘１’，…と変化する。なお、Ｑ（０）は‘０’とする。
【００２２】
ｆ0（ｖｉｎ）は、入力信号Ｖｉｎとする。電圧ＶTは、入力信号Ｖｉｎの入力レンジである。例えば、入力信号Ｖｉｎの入力レンジが０−５Ｖの場合、電圧ＶTは、５Ｖとなる。
【００２３】
ｋ＝１の場合、式（１）のｆk-1（ｖｉｎ）およびＱ（ｋ−１）は、それぞれｆ0（ｖｉｎ）およびＱ（０）となる。ｆ0（ｖｉｎ）およびＱ（０）は、それぞれ上述したように入力信号Ｖｉｎおよび‘０’であるので、式（１）は、次の式（２）に示すようになる。
【００２４】
ｆ1（ｖｉｎ）＝Ｖｉｎ  …（２）
ｋ＝２の場合、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1は、それぞれｆ1（ｖｉｎ）、Ｑ（１）、およびＶT／２となる。ｆ1（ｖｉｎ）は、式（２）で求まっており、Ｑ（１）は、上記のＡＤＣのシリアル出力例より‘１’であるので、式（１）は、次の式（３）に示すようになる。
【００２５】
ｆ2（ｖｉｎ）＝Ｖｉｎ−ＶT／２  …（３）
ｋ＝３の場合、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1は、それぞれｆ2（ｖｉｎ）、Ｑ（２）、およびＶT／４となる。ｆ2（ｖｉｎ）は、式（３）で求まっており、Ｑ（２）は、上記のＡＤＣのシリアル出力例より‘０’であるので、式（１）は、次の式（４）に示すようになる。
【００２６】
ｆ3（ｖｉｎ）＝ｆ2（ｖｉｎ）  …（４）
ｋ＝４の場合、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1は、それぞれｆ3（ｖｉｎ）、Ｑ（３）、およびＶT／８となる。ｆ3（ｖｉｎ）は、式（４）で求まっており、Ｑ（３）は、上記のＡＤＣのシリアル出力例より‘１’であるので、式（１）は、次の式（５）に示すようになる。
【００２７】
ｆ4（ｖｉｎ）＝ｆ3（ｖｉｎ）−ＶT／８  …（５）
すなわち、入力信号処理部１２は、初期値を入力信号Ｖｉｎとし、前回算出した電圧から、比較器１４の比較結果ｃｍｐ（シリアル出力するビット値）に応じて、順にＶT／２，ＶT／４，ＶT／８，ＶT／１６，…の電圧を減算していく。
【００２８】
参照電圧出力部１３には、電圧ＶT／２および制御信号Ｃｏｎｔ１が入力される。電圧ＶTは、上述したように入力信号Ｖｉｎの入力レンジである。参照電圧出力部１３は、制御信号Ｃｏｎｔ１に応じて、ＶT／２kの参照電圧Ｖｒｅｆを比較器１４に出力する。参照電圧出力部１３は、電圧ＶT／２を出力し、ＡＤＣがＭＳＢのビットからデジタル信号を出力するにつれて、ＶT／４，ＶT／８，ＶT／１６，…の参照電圧Ｖｒｅｆを比較器１４に出力する。
【００２９】
比較器１４は、入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）と、参照電圧出力部１３から出力される参照電圧Ｖｒｅｆ（＝ＶT／２k）とを比較する。比較器１４は、例えば、入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）が、参照電圧出力部１３から出力される電圧ＶT／２kより大きければ‘１’を出力し、入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）が、参照電圧出力部１３から出力される電圧ＶT／２k以下であれば‘０’を出力する。比較器１４の比較結果ｃｍｐは、ＡＤＣからシリアル出力されるデジタル信号の基となる。
【００３０】
Ｄ−ＦＦ回路１５は、クロック信号ｃｋに同期して、比較器１４から出力される比較結果ｃｍｐをラッチして出力する。Ｄ−ＦＦ回路１５は、ラッチした比較結果ｃｍｐを信号Ｑ（ｋ−１）として、入力信号処理部１２に出力する。なお、クロック信号ｃｋは、ＡＤＣの動作クロックであり、上述したｋの値は、クロック信号ｃｋに同期して変化する。
【００３１】
ＯＲ回路１６には、比較器１４の比較結果ｃｍｐと信号Ｑ（ｋ−１）が入力される。ＯＲ回路は、入力される比較器１４の比較結果ｃｍｐと信号Ｑ（ｋ−１）のＯＲ演算を行い、その結果をＥＸＯＲ回路１７に出力する。
【００３２】
ＥＸＯＲ回路１７には、ＯＲ回路１６の出力信号と、Ｄ−ＦＦ回路１８から出力される信号ｓｗ（ｋ）とが入力される。ＥＸＯＲ回路１７は、ＯＲ回路１６の出力信号と、Ｄ−ＦＦ回路１８から出力される信号ｓｗ（ｋ）との排他的論理和演算を行い、その結果をＤ−ＦＦ回路１８に出力する。
【００３３】
Ｄ−ＦＦ回路１８は、クロック信号ｃｋに同期して、ＥＸＯＲ回路１７から出力される信号をラッチして出力する。Ｄ−ＦＦ回路１８は、ラッチした信号を信号ｓｗ（ｋ）として、入力信号処理部１２に出力する。Ｄ−ＦＦ回路１８から出力される信号ｓｗ（ｋ）は、信号Ｑ（ｋ−１）と、比較器１４から出力される比較結果ｃｍｐに応じて、‘０’または‘１’を出力する。
【００３４】
Ｄ−ＦＦ回路１９ａ，１９ｂ，…，１９ｎは、それぞれクロック信号ｃｋ１，ｃｋ２，…，ｃｋｎに同期して比較器１４の比較結果ｃｍｐをラッチし、デジタル信号のビットＢ１，Ｂ２，…，Ｂｎを出力する。ビットＢ１は、ＭＳＢであり、ビットＢｎは、ＬＳＢ（Least Significant Bit）である。
【００３５】
クロック信号ｃｋ１，ｃｋ２，…，ｃｋｎは、Ｄ−ＦＦ回路１９ａ，１９ｂ，…，１９ｎが順に比較器１４の比較結果ｃｍｐをラッチするようにＤ−ＦＦ回路１９ａ，１９ｂ，…，１９ｎに入力される。Ｄ−ＦＦ回路１９ａは、ＭＳＢのビットＢ１を出力し、Ｄ−ＦＦ回路１９ｂは、ＭＳＢから２ビット目のビットＢ２を出力し、以下同様にして、Ｄ−ＦＦ回路１９ｎは、ＬＳＢのビットＢｎを出力する。すなわち、Ｄ−ＦＦ回路１９ａ〜１９ｎは、ＭＳＢから順にデジタル信号のビットＢ１〜Ｂｎを出力する。なお、Ｄ−ＦＦ回路１９ａ〜１９ｎから順に出力されるデジタル信号のビットＢ１〜Ｂｎをラッチして同時に出力すれば、ＡＤＣは、パラレルでデジタル信号を出力することができる。
【００３６】
図３は、図２のＡＤＣのタイミングチャートを示した図である。図３には、ＡＤＣの動作クロックであるクロック信号ｃｋ、入力信号処理部１２に入力されるプリチャージ信号ｐｒｅｃｈ、Ｄ−ＦＦ回路１９ａ〜１９ｎに入力されるクロック信号ｃｋ１〜ｃｋｎ、比較器１４の比較結果ｃｍｐ、Ｄ−ＦＦ回路１５から出力される信号Ｑ（ｋ−１）、およびＤ−ＦＦ回路１８から出力される信号ｓｗ（ｋ）の波形が示してある。図３の両矢印Ａ１は、アナログの入力信号Ｖｉｎをデジタル値に変換する周期を示している。
【００３７】
図３に示すように、アナログ値をデジタル値に変換する周期の最初には、プリチャージ信号ｐｒｅｃｈが入力信号処理部１２に出力される。入力信号処理部１２は、プリチャージ信号ｐｒｅｃｈによって、増幅器１１から出力される入力信号Ｖｉｎをプリチャージする。
【００３８】
入力信号処理部１２は、入力信号Ｖｉｎをプリチャージすると、式（１）の演算処理を行い、演算処理した電圧を比較器１４に出力する。比較器１４は、入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）と、参照電圧出力部１３から出力される参照電圧Ｖｒｅｆ（＝ＶT／２k）とを比較し、図３に示すように比較結果ｃｍｐを出力する。
【００３９】
比較結果ｃｍｐは、Ｄ−ＦＦ回路１９ａ〜１９ｎに出力される。Ｄ−ＦＦ回路１９ａ〜１９ｎのそれぞれには、図３に示すようなクロック信号ｃｋ１〜ｃｋｎが入力される。従って、Ｄ−ＦＦ回路１９ａ〜１９ｎは、Ｄ−ＦＦ回路１９ａ、Ｄ−ＦＦ回路１９ｂ、…、Ｄ−ＦＦ回路１９ｎと順に、比較器１４から出力される比較結果ｃｍｐを出力する。
【００４０】
また、比較結果ｃｍｐは、Ｄ−ＦＦ回路１５によってラッチされ、信号Ｑ（ｋ−１）として出力される。Ｄ−ＦＦ回路１５は、図３に示すようにクロック信号ｃｋに同期して信号Ｑ（ｋ−１）を出力する。信号Ｑ（ｋ−１）は、比較結果ｃｍｐと同じ値で変化し、また、ＡＤＣがＭＳＢから順にシリアル出力するデジタル信号のビットＢ１〜Ｂｎと同じ値で変化をする。
【００４１】
Ｄ−ＦＦ回路１８は、図３に示すようにクロック信号ｃｋに同期して信号ｓｗ（ｋ）を出力する。信号ｓｗ（ｋ）は、入力信号処理部１２に入力され、入力信号処理部１２は、信号ｓｗ（ｋ）に基づいて式（１）の演算処理を行う。
【００４２】
図４は、現在の比較結果、前回の信号Ｑ、および信号ｓｗの信号状態の関係を示した図である。信号ｓｗ（ｋ）は、図４に示すように、前回の信号状態（信号ｓｗ（ｋ−１））を出力する。ただし、比較器１４の現在出力している比較結果ｃｍｐが‘１’の場合、前の信号状態を反転して出力する。また、比較器１４の現在出力している比較結果ｃｍｐが‘０’で、前回出力された信号Ｑ（ｋ−１）が‘１’の場合、前の信号状態を反転して出力する。なお、信号Ｑ（ｋ−１）は、比較結果ｃｍｐをＤ−ＦＦ回路１５でラッチしたものである。従って、前回出力された信号Ｑ（ｋ−１）は、前回出力された比較結果ｃｍｐと同じ値となる。
【００４３】
図５は、図２のＡＤＣの動作を説明する図のその１である。図５には、入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）と、参照電圧出力部１３から出力される参照電圧Ｖｒｅｆとが示してある。図５では、ＡＤＣは、０．２８１Ｖｄｄ（Ｖｄｄ：ＡＤＣの電源電圧）のアナログ信号を、４ビットのデジタル信号に変換するとする。電圧ＶTは、電源電圧Ｖｄｄとする。従って、ｋは、ｋ＝１，２，３，４の値をとり、参照電圧出力部１３から出力される参照電圧Ｖｒｅｆ（＝ＶT／２k）は、図５に示すように、Ｖｄｄ／２，Ｖｄｄ／４，Ｖｄｄ／８，Ｖｄｄ／１６と変化する。
【００４４】
入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）は、以下のようになる。ｋ＝１のとき、式（１）のｆk-1（ｖｉｎ）およびＱ（ｋ−１）のそれぞれは、ｆ0（ｖｉｎ）およびＱ（０）となる。ｆ0（ｖｉｎ）はＶｉｎであり、Ｖｉｎは０．２８１Ｖｄｄである。Ｑ（０）は‘０’である。従って、電圧ｆ1（ｖｉｎ）は、次の式（６）に示すようになる。
【００４５】
ｆ1（ｖｉｎ）＝Ｖｉｎ＝０．２８１Ｖｄｄ  …（６）
式（６）の電圧ｆ1（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／２と比較される。ｆ1（ｖｉｎ）＝０．２８１Ｖｄｄ＜Ｖｄｄ／２であるので、比較器１４からは、‘０’の比較結果が出力される。比較器１４から出力される比較結果‘０’は、Ｄ−ＦＦ回路１９ａによってラッチされ、デジタル信号のビットＢ１（ＭＳＢ）として出力される。
【００４６】
ｋ＝２のとき、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1のそれぞれは、ｆ1（ｖｉｎ）、Ｑ（１）、およびＶT／２となる。ｆ1（ｖｉｎ）は式（６）より０．２８１Ｖｄｄである。Ｑ（１）は、ビットＢ１＝０より‘０’である。従って、電圧ｆ2（ｖｉｎ）は、次の式（７）に示すようになる。
【００４７】
ｆ2（ｖｉｎ）＝０．２８１Ｖｄｄ  …（７）
式（７）の電圧ｆ2（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／４と比較される。ｆ2（ｖｉｎ）＝０．２８１Ｖｄｄ＞Ｖｄｄ／４であるので、比較器１４からは、‘１’の比較結果が出力される。比較器１４から出力される比較結果‘１’は、Ｄ−ＦＦ回路１９ｂによってラッチされ、デジタル信号のビットＢ２として出力される。
【００４８】
ｋ＝３のとき、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1のそれぞれは、ｆ2（ｖｉｎ）、Ｑ（２）、およびＶT／４となる。ｆ2（ｖｉｎ）は式（７）より０．２８１Ｖｄｄである。Ｑ（２）はビットＢ２＝１より‘１’である。従って、電圧ｆ3（ｖｉｎ）は、次の式（８）に示すようになる。
【００４９】
ｆ3（ｖｉｎ）＝０．２８１Ｖｄｄ−Ｖｄｄ／４  …（８）
式（８）の電圧ｆ3（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／８と比較される。ｆ3（ｖｉｎ）＝０．０３１Ｖｄｄ＜Ｖｄｄ／８であるので、比較器１４からは、‘０’の比較結果が出力される。比較器１４から出力される比較結果‘０’は、Ｄ−ＦＦ回路によってラッチされ、デジタル信号のビットＢ３として出力される。
【００５０】
ｋ＝４のとき、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、ＶT／２k-1のそれぞれは、ｆ3（ｖｉｎ）、Ｑ（３）、およびＶT／８となる。ｆ3（ｖｉｎ）は式（８）より求まっている。Ｑ（３）はビットＢ３＝０より‘０’である。従って、電圧ｆ4（ｖｉｎ）は、次の式（９）に示すようになる。
【００５１】
ｆ4（ｖｉｎ）＝ｆ3（ｖｉｎ）＝０．２８１Ｖｄｄ−Ｖｄｄ／４  …（９）
式（８）の電圧ｆ4（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／１６と比較される。ｆ4（ｖｉｎ）＝０．０３１Ｖｄｄ＜Ｖｄｄ／１６であるので、比較器１４からは、‘０’の比較結果が出力される。比較器１４から出力される比較結果‘０’は、Ｄ−ＦＦ回路によってラッチされ、デジタル信号のビットＢ４として出力される。
【００５２】
以上よりＡＤＣからは、ＭＳＢから‘０１００’のデジタル信号が出力される。なお、‘０１００’をアナログ値に換算すると、４／１６Ｖｄｄ＝０．２５Ｖｄｄとなる。
図６は、図２のＡＤＣの動作を説明する図のその２である。図６には、入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）と、参照電圧出力部１３から出力される参照電圧Ｖｒｅｆとが示してある。図６では、ＡＤＣは、０．７８１Ｖｄｄのアナログ信号を、４ビットのデジタル信号に変換するとする。電圧ＶTは、電源電圧Ｖｄｄとする。従って、ｋは、ｋ＝１，２，３，４の値をとり、参照電圧出力部１３から出力される参照電圧Ｖｒｅｆ（＝ＶT／２k）は、図６に示すように、Ｖｄｄ／２，Ｖｄｄ／４，Ｖｄｄ／８，Ｖｄｄ／１６と変化する。
【００５３】
入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）は、以下のようになる。ｋ＝１のとき、式（１）のｆk-1（ｖｉｎ）およびＱ（ｋ−１）のそれぞれは、ｆ0（ｖｉｎ）およびＱ（０）となる。ｆ0（ｖｉｎ）はＶｉｎであり、Ｖｉｎは０．７８１Ｖｄｄである。Ｑ（０）は‘０’である。従って、電圧ｆ1（ｖｉｎ）は、次の式（１０）に示すようになる。
【００５４】
ｆ1（ｖｉｎ）＝Ｖｉｎ＝０．７８１Ｖｄｄ  …（１０）
式（１０）の電圧ｆ1（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／２と比較される。ｆ1（ｖｉｎ）＝０．７８１Ｖｄｄ＞Ｖｄｄ／２であるので、比較器１４からは、‘１’の比較結果が出力される。比較器１４から出力される比較結果‘１’は、Ｄ−ＦＦ回路１９ａによってラッチされ、デジタル信号のビットＢ１（ＭＳＢ）として出力される。
【００５５】
ｋ＝２のとき、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1のそれぞれは、ｆ1（ｖｉｎ）、Ｑ（１）、およびＶT／２となる。ｆ1（ｖｉｎ）は式（１０）より０．７８１Ｖｄｄである。Ｑ（１）はビットＢ１＝１より‘１’である。従って、電圧ｆ2（ｖｉｎ）は、次の式（１１）に示すようになる。
【００５６】
ｆ2（ｖｉｎ）＝ｆ1（ｖｉｎ）−Ｖｄｄ／２  …（１１）
式（１１）の電圧ｆ2（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／４と比較される。ｆ2（ｖｉｎ）＝０．２８１Ｖｄｄ＞ＶT／４であるので、比較器１４からは、‘１’の比較結果が出力される。比較器１４から出力される比較結果‘１’は、Ｄ−ＦＦ回路１９ｂによってラッチされ、デジタル信号のビットＢ２として出力される。
【００５７】
ｋ＝３のとき、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1のそれぞれは、ｆ2（ｖｉｎ）、Ｑ（２）、およびＶT／４となる。ｆ2（ｖｉｎ）は式（１１）より求まっている。Ｑ（２）はビットＢ２＝１より‘１’である。従って、電圧ｆ3（ｖｉｎ）は、次の式（１２）に示すようになる。
【００５８】
ｆ3（ｖｉｎ）＝ｆ2（ｖｉｎ）−Ｖｄｄ／４  …（１２）
式（１２）の電圧ｆ3（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／８と比較される。ｆ3（ｖｉｎ）＝０．０３１Ｖｄｄ＜Ｖｄｄ／８であるので、比較器１４からは、‘０’の比較結果が出力される。比較器１４から出力される比較結果‘０’は、Ｄ−ＦＦ回路によってラッチされ、デジタル信号のビットＢ３として出力される。
【００５９】
ｋ＝４のとき、式（１）のｆk-1（ｖｉｎ）、Ｑ（ｋ−１）、およびＶT／２k-1のそれぞれは、ｆ3（ｖｉｎ）、Ｑ（３）、およびＶT／８となる。ｆ3（ｖｉｎ）は式（１２）より求まっている。Ｑ（３）はビットＢ３＝０より‘０’である。従って、電圧ｆ4（ｖｉｎ）は、次の式（１３）に示すようになる。
【００６０】
ｆ4（ｖｉｎ）＝ｆ3（ｖｉｎ）  …（１３）
式（１３）の電圧ｆ4（ｖｉｎ）は、比較器１４によって、参照電圧Ｖｄｄ／１６と比較される。ｆ4（ｖｉｎ）＝０．０３１Ｖｄｄ＜ＶT／１６であるので、比較器１４からは、‘０’の比較結果が出力される。比較器１４から出力される比較結果‘０’は、Ｄ−ＦＦ回路によってラッチされ、デジタル信号のビットＢ４として出力される。
【００６１】
以上よりＡＤＣからは、ＭＳＢから‘１１００’のデジタル信号が出力される。なお、‘０１０１’をアナログ値に換算すると、５／１６Ｖｄｄ＝０．７５Ｖｄｄとなる。
このように、ＡＤＣは、入力信号Ｖｉｎと比較する参照電圧を１／２ずつ小さくしていく。また、ＡＤＣは、初期値を入力信号Ｖｉｎとして、前回算出した電圧から出力するビット値（比較器１４の比較結果）に応じて、順にＶT／２，ＶT／４，ＶT／８，…の電圧を減算していく。ＡＤＣは、このような処理を行うことにより、実装するコンデンサの数を低減することができる。
【００６２】
図７は、図２の参照電圧出力部の回路図である。図７に示すように、参照電圧出力部１３は、スイッチＳＷ１〜ＳＷ３およびコンデンサＣ１〜Ｃ３を有している。コンデンサＣ１〜Ｃ３は、同じ容量値を有している。制御信号Ｃｏｎｔ１は、プリチャージ信号および切換信号ｏｄｄ，ｅｖｅｎを有している。
【００６３】
スイッチＳＷ１は、プリチャージ信号ｐｒｅｃｈによってオン・オフする。プリチャージ信号ｐｒｅｃｈは、入力信号処理部１２に入力されるプリチャージ信号ｐｒｅｃｈと同じであり、アナログ信号をデジタル信号に変換する前に、参照電圧出力部１３に入力される。
【００６４】
コンデンサＣ１は、スイッチＳＷ１がオンすることにより、電圧ＶT／２がプリチャージされる。コンデンサＣ１に電圧ＶT／２がプリチャージされるときは、スイッチＳＷ２，ＳＷ３は、コンデンサＣ２，Ｃ３の一端をグランドに接続するようになっている。すなわち、電圧ＶT／２は、コンデンサＣ１にプリチャージされるようになっている。
【００６５】
スイッチＳＷ１は、コンデンサＣ１に電圧ＶT／２がプリチャージされるとオフとなる。コンデンサＣ１にプリチャージされた電圧ＶT／２は、比較器１４へ出力される。
切換信号ｏｄｄは、ＡＤＣがＭＳＢのビットＢ１を出力すると、コンデンサＣ１の一端がコンデンサＣ１と接続されるようにスイッチＳＷ２を切換える。これにより、コンデンサＣ１の電荷がコンデンサＣ２に移動し、コンデンサＣ１，Ｃ２の電圧は、電圧ＶT／４となる。この電圧ＶT／４は、比較器１４へ出力される。
【００６６】
次いで、切換信号ｏｄｄは、コンデンサＣ２の電荷を放電するため、スイッチＳＷ２をグランドに接続し、切換信号ｅｖｅｎは、コンデンサＣ３をコンデンサＣ１に接続するようにスイッチＳＷ３を切換える。これにより、コンデンサＣ１の電荷がコンデンサＣ３に移動し、コンデンサＣ１，Ｃ３の電圧は、電圧ＶT／８となる。この電圧ＶT／８は、比較器１４へ出力される。
【００６７】
次いで、切換信号ｅｖｅｎは、コンデンサＣ３の電荷を放電するため、スイッチＳＷ３をグランドに接続し、切換信号ｏｄｄは、コンデンサＣ２をコンデンサＣ１に接続するようにスイッチＳＷ２を切換える。これにより、コンデンサＣ１の電荷がコンデンサＣ２に移動し、コンデンサＣ１，Ｃ２の電圧は、電圧ＶT／１６となる。この電圧ＶT／１６は、比較器１４へ出力される。
【００６８】
このように、コンデンサＣ２，Ｃ３は、切換信号ｏｄｄ，ｅｖｅｎによって、グランドおよびコンデンサＣ１と接続が切換えられる。これにより、参照電圧出力部１３は、電圧ＶT／２k-1を生成することができる。
【００６９】
図８は、図２の入力信号処理部の回路図である。図８に示すように、入力信号処理部１２は、スイッチＳＷ１１〜ＳＷ１４、コンデンサＣ１１，Ｃ１２、電圧生成回路２２、および減算器２１を有している。コンデンサＣ１１，Ｃ１２は、同じ容量値を有している。
【００７０】
スイッチＳＷ１１は、プリチャージ信号ｐｒｅｃｈによってオン・オフする。プリチャージ信号ｐｒｅｃｈは、アナログ信号をデジタル信号に変換する前に、入力信号処理部１２に入力される。コンデンサＣ１１は、スイッチＳＷ１１がオンすることにより、増幅器１１から出力される入力信号Ｖｉｎをプリチャージする。
【００７１】
スイッチＳＷ１２は、信号ｓｗ（ｋ）に応じて、減算器２１の出力をコンデンサＣ１１またはコンデンサＣ１２に接続する。スイッチＳＷ１３は、信号ｓｗ（ｋ）に応じて、減算器２１の入力をコンデンサＣ１１またはコンデンサＣ１２に接続する。
【００７２】
スイッチＳＷ１２，ＳＷ１３は、コンデンサＣ１１，Ｃ１２の一方を減算器２１の入力に接続したとき、他方のコンデンサＣ１１，Ｃ１２を減算器２１の出力と接続するようにする。
【００７３】
すなわち、スイッチＳＷ１２，ＳＷ１３は、コンデンサＣ１１，Ｃ１２の一方の電圧から、減算器２１によって電圧生成回路２２の電圧を減算するとき、減算器２１の出力電圧（減算結果）を、他方のコンデンサＣ１１，Ｃ１２に保持するようにする。例えば、図８に示しているスイッチＳＷ１２，ＳＷ１３の状態では、減算器２１は、コンデンサＣ１１の電圧から、電圧生成回路２２の電圧を減算し、減算器２１の出力電圧は、コンデンサＣ１２に保持される。
【００７４】
減算器２１には、コンデンサＣ１１，Ｃ１２の一方の電圧と、電圧生成回路２２の電圧が入力される。減算器２１は、コンデンサＣ１１，Ｃ１２の一方の電圧から、電圧生成回路２２の電圧を減算した電圧を比較器１４へ出力する。
【００７５】
電圧生成回路２２は、図７で示した参照電圧出力部１３と同様の回路を有しており、電圧ＶT／２k-1を生成する。スイッチＳＷ１４は、信号Ｑ（ｋ−１）に応じてオン・オフする。スイッチＳＷ１４は、信号Ｑ（ｋ−１）が‘１’の場合、電圧生成回路２２と減算器２１を接続し（以下、オンと表現する）、‘０’の場合、減算器２１の入力をグランドに接続する（以下、オフと表現する）。
【００７６】
すなわち、図２の入力信号処理部１２は、コンデンサＣ１１にプリチャージされた入力信号Ｖｉｎを初期値として、コンデンサＣ１１，Ｃ２１に保持された前回の減算結果から、シリアル出力するビット値（比較器１４の比較結果）に応じて、順にＶT／２，ＶT／４，ＶT／８，…の電圧を減算していく。
【００７７】
以下、図８の動作について説明する。まず、信号ｓｗ（ｋ）が‘０’のとき、減算器２１の入力は、コンデンサＣ１１と接続され、減算器２１の出力は、コンデンサＣ１２と接続されるとする。信号ｓｗ（ｋ）が‘１’のとき、減算器２１の入力は、コンデンサＣ１２と接続され、減算器２１の出力は、コンデンサＣ１１と接続されるとする。信号ｓｗ（１）は、プリチャージされたコンデンサＣ１１の電圧を減算器２１に出力するため‘０’とする。
【００７８】
信号ｓｗ（ｋ）は、図４で説明したように信号状態が変化する。すなわち、比較器１４の現在の比較結果ｃｍｐが‘１’である場合、信号ｓｗ（ｋ）は、前の信号状態を反転した信号状態を出力する。その結果、減算器２１の入出力と接続されるコンデンサＣ１１，Ｃ１２が切り替わる。つまり、現在の比較結果ｃｍｐが‘１’の場合、前回の電圧ｆk-1（ｖｉｎ）から、電圧ＶT／２kを減算し、前回とは別のコンデンサＣ１１，Ｃ１２にその電圧を保持するため、コンデンサＣ１１，Ｃ１２を切換える。また、比較器１４の現在の比較結果ｃｍｐが‘０’の場合でも、前回の比較結果ｃｍｐが‘１’の場合、信号ｓｗ（ｋ）は、前の信号状態を反転した信号状態を出力する。その結果、減算器２１の入出力と接続されるコンデンサＣ１１，Ｃ１２が切り替わる。つまり、この場合、前の電圧ｆk-1（ｖｉｎ）を保持したコンデンサＣ１１，Ｃ１２から、電圧ｆk（ｖｉｎ）を出力するため、コンデンサＣ１１，Ｃ１２の接続を切換える。なお、現在および前回の比較結果ｃｍｐがともに‘０’の場合は、コンデンサＣ１１，Ｃ１２の接続を切換えない。これにより、コンデンサＣ１１，Ｃ１２の充放電による電力消費を低減できる。
【００７９】
例えば、ｋ＝１のとき、信号ｓｗ（１）の信号状態は、上記より‘０’である。従って、コンデンサＣ１１にプリチャージされた入力信号Ｖｉｎが減算器２１に入力される。また、信号Ｑ（０）は、‘０’であるので、スイッチＳＷ１４はオフし、減算器２１の出力電圧は、入力信号Ｖｉｎとなる。
【００８０】
減算器２１の出力電圧（Ｖｉｎ）は、コンデンサＣ１２に保持される。また、減算器の出力電圧は、比較器１４で参照電圧Ｖｒｅｆ＝ＶT／２と比較される。以下では、図５の例を用いて図８の動作を説明し、入力信号Ｖｉｎ＝０．２８１Ｖｄｄとする。従って、減算器２１の出力電圧（０．２８１Ｖｄｄ）は、比較器１４で参照電圧Ｖｒｅｆ＝Ｖｄｄ／２と比較され、比較結果は‘０’（ビットＢ１＝０）となる。
【００８１】
ｋ＝２のとき、現在、比較器１４から出力されている比較結果は‘０’である。前回の比較結果は‘０’（初期値‘０’とする）である。従って、信号ｓｗ（２）の信号状態は、前の信号状態‘０’を維持し、‘０’となる。これにより、コンデンサＣ１１に保持された入力信号Ｖｉｎが減算器２１に入力される。信号Ｑ（１）は、ビットＢ１＝０より‘０’であるので、スイッチＳＷ１４はオフし、減算器２１の出力電圧は、入力信号Ｖｉｎとなる。
【００８２】
減算器２１の出力電圧（Ｖｉｎ）は、コンデンサＣ１２に保持される。また、減算器２１の出力電圧（Ｖｉｎ＝０．２８１Ｖｄｄ）は、比較器１４で参照電圧Ｖｒｅｆ＝Ｖｄｄ／４と比較され、比較結果は‘１’（ビットＢ２＝１）となる。
【００８３】
ｋ＝３のとき、現在、比較器１４から出力されている比較結果は‘１’である。前回の比較結果は‘０’である。従って、信号ｓｗ（３）の信号状態は、前の信号状態‘０’を反転し‘１’となる。これにより、コンデンサＣ１２に保持された電圧（Ｖｉｎ）が減算器２１に入力される。信号Ｑ（２）は、ビットＢ２＝１より‘１’であるので、スイッチＳＷ１４はオンし、減算器２１の出力電圧は、Ｖｉｎ−Ｖｄｄ／４となる。
【００８４】
減算器２１の出力電圧（０．２８１Ｖｄｄ−Ｖｄｄ／４）は、コンデンサＣ１１に保持される。また、減算器２１の出力電圧（０．２８１Ｖｄｄ−Ｖｄｄ／４）は、比較器１４で参照電圧Ｖｒｅｆ＝Ｖｄｄ／８と比較され、比較結果は‘０’（ビットＢ３＝０）となる。
【００８５】
ｋ＝４のとき、現在、比較器１４から出力されている比較結果は‘０’である。前回の比較結果は‘１’である。従って、信号ｓｗ（４）の信号状態は、前の信号状態‘１’を反転し、‘０’となる。これによって、コンデンサＣ１１に保持された電圧（Ｖｉｎ−Ｖｄｄ／４）が減算器２１に入力される。信号Ｑ（３）は、ビットＢ３＝０より‘０’であるので、スイッチＳＷ１４はオフし、減算器の出力電圧は、Ｖｉｎ−Ｖｄｄ／４となる。
【００８６】
減算器２１の出力電圧（０．２８１Ｖｄｄ−Ｖｄｄ／４）は、コンデンサＣ１２に保持される。また、減算器２１の出力電圧（０．２８１Ｖｄｄ−Ｖｄｄ／４）は、比較器１４で参照電圧Ｖｒｅｆ＝Ｖｄｄ／１６と比較され、ビットＢ４＝０となる。
【００８７】
以上より、ＡＤＣからは‘０１００’のシリアル出力が得られる。図６の例の場合も同様にして、ＡＤＣからは‘１１００’のシリアル出力が得られる。
図９は、比較結果、信号Ｑ、および信号ｓｗの関係を示したタイムチャートである。図９のタイムチャートは、上記の図８の動作の場合の例について示している。図９に示すように、信号Ｑ（ｋ−１）は、比較結果ｃｍｐに従って、信号状態が変化する。また、信号ｓｗ（ｋ）は、現在出力されている比較結果ｃｍｐと、前回出力された信号Ｑ（ｋ−１）の信号状態に応じて、前の信号状態を反転および維持する。
【００８８】
信号Ｑ（ｋ−１）は、比較結果ｃｍｐをＤ−ＦＦ回路１５でラッチしたものである。従って、信号ｓｗ（ｋ）は、図９に示すように、現在出力されている比較結果ｃｍｐと、前回出力された比較結果ｃｍｐに基づいて、信号状態が反転および維持している。
【００８９】
図１０は、図８の入力信号処理部の減算器の回路図である。図１０に示すように、減算器２１は、オペアンプＯＰ１，ＯＰ２および抵抗Ｒ１，Ｒ２を有している。
オペアンプＯＰ１には、図８で示したコンデンサＣ１１またはコンデンサＣ１２の電圧が入力される。オペアンプＯＰ１は、ボルテージフォロワを形成しており、入力された電圧を抵抗Ｒ１に出力する。
【００９０】
オペアンプＯＰ２と抵抗Ｒ１，Ｒ２は、減算回路を形成している。オペアンプＯＰ２の出力からは、抵抗Ｒ１に入力される電圧からオペアンプＯＰ２の逆相入力端子に入力される電圧を減算した電圧が得られる。
【００９１】
オペアンプＯＰ２の逆相入力端子に入力される電圧と、抵抗Ｒ１に入力される電圧を、それぞれＶ１，Ｖ２とする。オペアンプＯＰ２の出力の電圧をＶｏとする。オペアンプＯＰ２の正相入力端子に入力される電圧をＶｍとする。オペアンプＯＰ２のゲインをＧとする。抵抗Ｒ１，Ｒ２の抵抗値をＲ１，Ｒ２とする。オペアンプＯＰ２の出力の電圧Ｖｏは、次の式（１４）で示される。
【００９２】
Ｖｏ＝Ｇ（Ｖｍ−Ｖ１）  …（１４）
オペアンプＯＰ２の正相入力端子に入力される電圧Ｖｍは、次の式（１５）で示される。
【００９３】
Ｖｍ＝（ＶｏＲ２＋Ｖ２Ｒ２）／（Ｒ１＋Ｒ２）  …（１５）
ここで、減算回路は、次の式（１６）の条件を満たすとする。
｛ＧＲ２／（Ｒ１＋Ｒ２）｝≫１  …（１６）
式（１４）に式（１５）を代入し、式（１６）の条件を適用すると、次の式（１７）が求まる。
【００９４】
Ｖｏ＝（Ｖ２−Ｖ１）＋Ｒ１Ｖ１／Ｒ２  …（１７）
ここで、減算回路は、次の式（１８）の条件を満たすとする。
Ｒ２≫Ｒ１  …（１８）
式（１７）に式（１８）の条件を適用すると、次の式（１９）が求まる。
【００９５】
Ｖｏ＝Ｖ２−Ｖ１  …（１９）
式（１９）に示すように、図１０の減算器では、コンデンサＣ１１またはコンデンサＣ１２の電圧から、電圧生成回路２２の電圧を減算した電圧を得ることができる。
【００９６】
図１１は、図２のＡＤＣの動作を示したフローチャートである。
ステップＳ１において、参照電圧出力部１３は、参照電圧Ｖｒｅｆ＝ＶT／２（ｋ＝０）を比較器１４に出力する。
【００９７】
ステップＳ２において、入力信号処理部１２は、ｆ1（ｖｉｎ）＝Ｖｉｎ（ｋ＝１，ｆ0（ｖｉｎ）＝Ｖｉｎ，Ｑ（ｋ−１）＝０）を比較器１４に出力する。
ステップＳ３において、比較器１４は、入力信号処理部１２から出力される電圧ｆk（ｖｉｎ）と、参照電圧出力部１３から出力される電圧ＶT／２k（Ｖｒｅｆ）を比較する。比較器１４は、電圧ｆk（ｖｉｎ）が電圧ＶT／２kより大きい場合、すなわち、ＡＤＣがビット‘１’のデジタル信号をシリアル出力する場合、ステップＳ４へ進む。比較器１４は、電圧ｆk（ｖｉｎ）が電圧ＶT／２k以下の場合、すなわち、ＡＤＣがビット‘０’のデジタル信号をシリアル出力する場合、ステップＳ５へ進む。
【００９８】
ステップＳ４において、入力信号処理部１２は、ｋの値を１増加し、前に出力した電圧ｆk-1（ｖｉｎ）から、電圧ＶT／２k-1を減算し、ｆk（ｖｉｎ）を出力する。
ステップＳ５において、入力信号処理部１２は、ｋの値を１増加し、前に出力した電圧ｆk-1（ｖｉｎ）をｆk（ｖｉｎ）として出力する。
【００９９】
ステップＳ６において、参照電圧出力部１３は、参照電圧Ｖｒｅｆ＝ＶT／２kを出力する。
ステップＳ７において、ＡＤＣは、デジタル信号をシリアル出力するビット長出力したか否か判断する。ＡＤＣは、デジタル信号をシリアル出力するビット長出力していない場合、ステップＳ３へ進む。ＡＤＣは、デジタル信号をシリアル出力するビット長出力した場合、処理を終了する。
【０１００】
このように、入力信号処理部１２は、入力信号を初期値として、前に算出した電圧から、比較器１４の比較結果に基づいてＶT／２，ＶT／４，ＶT／８，…と減算する。参照電圧出力部１３は、入力信号処理部１２から出力される電圧と比較する参照電圧をＶT／２，ＶT／４，ＶT／８，…と変化する。これにより、入力信号処理部１２と参照電圧出力部１３は、例えば、図８、図７で示した回路で形成でき、デジタル変換するビット数に関係なくコンデンサの数を一定にできるので回路増大を抑制できる。また、消費電力を低減することができる。
【０１０１】
次に、第２の実施の形態を図面を参照して詳細に説明する。第２の実施の形態では、第１の実施の形態の、図２の入力信号処理部１２の回路が異なり、図８で示した入力信号処理部１２の電圧生成回路２２と減算器２１とが異なる。
【０１０２】
図１２は、第２の実施の形態に係るＡＤＣの入力信号処理部の回路図である。図１２において、図８と同じものには同じ符号を付し、その説明を省略する。図１２に示すように、入力信号処理部１２は、加算器３１および電圧生成回路３２を有している。
【０１０３】
加算器３１には、コンデンサＣ１１，Ｃ１２の電圧と、電圧生成回路３２から出力される電圧−ＶT／２kが入力される。加算器３１は、コンデンサＣ１１またはコンデンサＣ１２の電圧と、電圧生成回路３２から出力される電圧−ＶT／２kとを加算した電圧を比較器１４に出力する。
【０１０４】
電圧生成回路３２は、電圧−ＶT／２kを生成する。電圧生成回路３２で生成された電圧−ＶT／２kは、信号Ｑ（ｋ−１）に応じて、加算器３１に出力される。
なお、図８では、減算器２１によって、コンデンサＣ１１，Ｃ１２の電圧から、電圧ＶT／２kを減算していた。図１２では、加算器３１によって、コンデンサＣ１１，Ｃ１２の電圧に、電圧−ＶT／２kを加算する。従って、加算器３１の出力電圧は、減算器２１と同様になり、図１２の入力信号処理部１２は、図８の入力信号処理部１２と同様の動作をする。
【０１０５】
図１３は、図１２の電圧生成回路の回路図である。図１３に示すように、電圧生成回路３２は、コンデンサＣ２１〜Ｃ２４、スイッチＳＷ２１、およびスイッチ群ＳＷＧ１〜ＳＷＧ３を有している。電圧生成回路３２には、電圧−ＶT／２、プリチャージ信号ｐｒｅｃｈ、および信号Ｒ，Ｓ，Ｔが入力される。
【０１０６】
スイッチＳＷ２１は、プリチャージ信号ｐｒｅｃｈによってオン・オフする。プリチャージ信号ｐｒｅｃｈは、アナログ信号をデジタル信号に変換する前に、電圧生成回路３２に入力される。コンデンサＣ２１は、スイッチＳＷ２１がオンすることにより、入力される電圧−ＶT／２kをプリチャージする。
【０１０７】
スイッチ群ＳＷＧ１〜ＳＷＧ３は、それぞれ３つのスイッチを有し、コンデンサＣ２２〜Ｃ２４の一端と接続されている。スイッチ群ＳＷＧ１〜ＳＷＧ３は、信号Ｒ，Ｓ，Ｔによって、コンデンサＣ２２〜Ｃ２４の一端を、加算器３１、グランド、およびコンデンサＣ２１の何れかに接続する。
【０１０８】
スイッチ群ＳＷＧ１〜ＳＷＧ３は、それぞれ異なるようにコンデンサＣ２２〜Ｃ２４の一端を、加算器３１、グランド、およびコンデンサＣ２１の何れかに接続する。例えば、スイッチ群ＳＷＧ１がコンデンサＣ２２の一端を加算器３１に接続するようにスイッチした場合、スイッチ群ＳＷＧ２は、コンデンサＣ２３の一端をコンデンサＣ２１に接続し、スイッチ群ＳＷＧ３は、コンデンサＣ２４の一端をグランドに接続する。
【０１０９】
信号Ｒは、コンデンサＣ２２の一端と加算器３１との接続、コンデンサＣ２３の一端とコンデンサＣ２１との接続、およびコンデンサＣ２４の一端とグランドとの接続を制御する。信号Ｓは、コンデンサＣ２２の一端とグランドとの接続、コンデンサＣ２３の一端と加算器３１との接続、およびコンデンサＣ２４の一端とコンデンサＣ２１との接続を制御する。信号Ｔは、コンデンサＣ２２の一端とコンデンサＣ２１との接続、コンデンサＣ２３の一端とグランドとの接続、およびコンデンサＣ２４の一端と加算器３１との接続を制御する。
【０１１０】
信号Ｒ，Ｓ，Ｔは、１つの信号が、例えば、‘１’の状態をとると、他の２つの信号は、‘０’の状態をとる。例えば、図１３において、信号Ｒが‘１’の状態をとると、他の２つの信号Ｒ，Ｓは、‘０’の状態となる。これにより、コンデンサＣ２２〜Ｃ２３の一端は、上述したように、コンデンサＣ２１、加算器３１、およびグランドの何れかと異なるように接続される。
【０１１１】
図１４は、図１３の電圧生成回路のスイッチ群を切換える信号のタイミングチャートを示した図である。図１４に示すように、信号Ｒ，Ｓ，Ｔは、クロック信号ｃｋに同期して変化する。信号Ｒ，Ｓ，Ｔは、例えば、図１４に示すように、‘１’の信号状態が順番となるように変化する。従って、信号Ｒ，Ｓ，Ｔは、１つの信号が‘１’の状態をとると、他の２つの信号は、‘０’の状態をとる。
【０１１２】
図１５は、図１３の電圧生成回路のコンデンサの動作を説明する図である。図１５には、クロック信号ｃｋの周期がｎ−１，ｎ，ｎ＋１，ｎ＋２のときのコンデンサＣ２２，Ｃ２３，Ｃ２４の動作が示してある。また、周期ｎ−１，ｎ，ｎ＋１，ｎ＋２のときの信号Ｒ，Ｓ，Ｔの状態が示してある。図１５に示す信号Ｒ，Ｓ，Ｔの‘ｘ，ｙ，ｚ’は、ｘが信号Ｒの状態、ｙが信号Ｓの状態、ｚが信号Ｔの状態を示している。
【０１１３】
図１５の例では、周期ｎのとき、信号Ｒの信号状態が‘１’である。この場合、コンデンサＣ２２の一端は、加算器３１に接続され、コンデンサＣ２２の電圧は、加算器３１へ出力される。コンデンサＣ２３の一端は、コンデンサＣ２１に接続され、コンデンサＣ２３は、コンデンサＣ２１に保持されている電圧を、電圧−ＶT／２kに分圧する。コンデンサＣ２４の一端は、グランドに接続され、コンデンサＣ２４の電圧は、グランドに放電される。
【０１１４】
周期ｎ＋１のとき、信号Ｓの信号状態が‘１’である。この場合、コンデンサＣ２２の一端は、グランドに接続され、コンデンサＣ２２の電圧は、グランドに放電される。コンデンサＣ２３の一端は、加算器３１に接続され、コンデンサＣ２３の電圧は、加算器３１へ出力される。コンデンサＣ２４の一端は、コンデンサＣ２１に接続され、コンデンサＣ２４は、コンデンサＣ２１に保持されている電圧を、電圧−ＶT／２k+1に分圧する。
【０１１５】
周期ｎ＋１のとき、信号Ｔの信号状態が‘１’である。この場合、コンデンサＣ２２の一端は、コンデンサＣ２１に接続され、コンデンサＣ２２は、コンデンサＣ２１に保持されている電圧を、電圧−ＶT／２k+2に分圧する。コンデンサＣ２３の一端は、グランドに接続され、コンデンサＣ２３の電圧は、グランドに放電される。コンデンサＣ２４の一端は、加算器３１に接続され、コンデンサＣ２４の電圧は、加算器３１へ出力される。
【０１１６】
すなわち、図１３で示したコンデンサＣ２２〜Ｃ２３は、それぞれ、加算器３１への電圧出力、放電、およびコンデンサＣ２１の電圧の分圧を繰り返し行う。
図１６は、図１３の電圧生成回路のスイッチ群を切換える信号を生成する回路を示した図である。図１６に示すＤ−ＦＦ回路４１〜４３のクロック信号端子には、クロック信号ｃｋが入力される。Ｄ−ＦＦ回路４１のＤ端子には、Ｄ−ＦＦ回路４３から出力される信号Ｔが入力される。Ｄ−ＦＦ回路４２のＤ端子には、Ｄ−ＦＦ回路４１から出力される信号Ｒが入力される。
【０１１７】
Ｄ−ＦＦ回路４１から出力されるＲ信号は、インバータ回路４４によって反転され、ＡＮＤ回路４５に出力される。ＡＮＤ回路４５は、インバータ回路４４によって反転されたＤ−ＦＦ回路４１のＲ信号と、Ｄ−ＦＦ回路４２から出力される信号ＳとのＡＮＤ演算を行い、Ｄ−ＦＦ回路４３に出力する。このような回路によって、図１４に示すような信号Ｒ，Ｓ，Ｔが得られる。
【０１１８】
図１７は、図１２の加算器の回路図である。図１７に示すように、加算器３１は、オペアンプＯＰ１１および抵抗Ｒ１１，Ｒ１２を有している。
オペアンプＯＰ１１の正相入力端子は、スイッチＳＷ１３，ＳＷ１４が接続される。スイッチＳＷ１３，ＳＷ１４は、スイッチＳＷ１３とスイッチＳＷ１４の間で意図的に電流が流れるよう、ワイヤードＯＲ接続となっている。従って、オペアンプＯＰ１１に入力される電圧Ｖｉは、スイッチＳＷ１３からの電圧と、スイッチＳＷ１４からの電圧との平均となる。例えば、スイッチＳＷ１３からの電圧を電圧Ｖ１、スイッチＳＷ１４からの電圧を電圧Ｖ２とすると、オペアンプＯＰ１１に入力される電圧Ｖｉは、次の式（２０）に示すようになる。
【０１１９】
Ｖｉ＝（Ｖ１＋Ｖ２）／２  …（２０）
電圧Ｖ２は、スイッチＳＷ１４がオンした場合、電圧−ＶT／２kとなるので、式（２０）は、式（２１）に示すようになる。
【０１２０】
Ｖｉ＝（Ｖ１−ＶT／２k）／２  …（２１）
式（２１）より、オペアンプＯＰ１１の正相入力端子には、コンデンサＣ１１またはコンデンサＣ１２に保持された電圧から電圧−ＶT／２kを減算した電圧の１／２の電圧が入力される。
【０１２１】
オペアンプＯＰ１１および抵抗Ｒ１１，Ｒ１２の回路は、入力される電圧を２倍にして出力する回路となっている。従って、加算器３１からは、コンデンサＣ１１またはコンデンサＣ１２に保持された電圧から、電圧−ＶT／２k（スイッチＳＷ１４がオンしている場合）を減算した結果が得られる。
【０１２２】
ここで、抵抗Ｒ１１，Ｒ１２の抵抗値を同じ抵抗値とし、オペアンプＯＰ１１の出力の電圧を電圧Ｖｏとすると、オペアンプＯＰ１１の逆相入力端子の電圧は、Ｖｏ／２となる。また、オペアンプＯＰ１１のゲインをＧとすると、次の式（２２）が成り立つ。
【０１２３】
Ｇ（Ｖｉ−Ｖｏ／２）＝Ｖｏ  …（２２）
式（２２）において、Ｇ≫２が成り立つとすると、式（２２）は、式（２３）に示すようになる。
【０１２４】
Ｖｏ＝２Ｖｉ  …（２３）
式（２３）に式（２１）を代入すると、次の式（２４）が得られる。
Ｖｏ＝Ｖ１−ＶT／２k  …（２４）
このように、加算器３１からは、コンデンサＣ１１またはコンデンサＣ１２に保持された電圧から電圧−ＶT／２kを減算した結果を得ることができる。
【０１２５】
図１８は、図１３に示す−ＶT／２の電圧を生成する回路を示した回路図である。図１８に示すように、−ＶT／２生成回路６１は、スイッチＳＷ３１〜ＳＷ３４、コンデンサＣ３１、およびインバータ回路５１を有している。−ＶT／２生成回路６１には、正の電圧ＶT／２および信号ｃｋ＿ｖｔが入力される。−ＶT／２生成回路６１は、入力される正の電圧ＶT／２から、負の電圧−ＶT／２を生成し、図１３に示した電圧生成回路３２に出力する。
【０１２６】
スイッチＳＷ３１，ＳＷ３２は、信号ｃｋ＿ｖｔによって連動してオン・オフする。スイッチＳＷ３３，ＳＷ３４は、インバータ回路５１によって信号ｃｋ＿ｖｔを反転した信号ｃｋ＿ｖｔｂによって連動してオン・オフする。従って、スイッチＳＷ３１，ＳＷ３２がオンした場合、スイッチＳＷ３３，ＳＷ３４はオフし、スイッチＳＷ３１，ＳＷ３２がオフした場合、スイッチＳＷ３３，ＳＷ３４はオンする。
【０１２７】
スイッチＳＷ３１，ＳＷ３２がオンした場合、コンデンサＣ３１の一端には、電圧ＶT／２が供給され、コンデンサＣ３１の他端は、グランドに接続される。スイッチＳＷ３３，ＳＷ３４がオンした場合、コンデンサＣ３１の一端は、グランドが接続され、コンデンサＣ３１の他端は、電圧生成回路３２に接続される。
【０１２８】
図１９は、図１８の回路動作を説明するタイミングチャートである。図１９には、信号ｃｋ＿ｖｔ、信号ｃｋ＿ｖｔｂ、図１８の回路のノードｎ１，ｎ２の電圧、および電圧生成回路３２に出力される電圧Ｖｏｕｔの電圧変化を示している。
【０１２９】
図１９に示すように、信号ｃｋ＿ｖｔが‘０’から‘１’になったとする。この場合、信号ｃｋ＿ｖｔｂは、インバータ回路５１によって反転され、図１９に示すように‘０’となる。これにより、スイッチＳＷ３１，ＳＷ３２はオンし、スイッチＳＷ３１，ＳＷ３２はオフするので、コンデンサＣ３１のノードｎ１側の端子には、電圧ＶT／２が供給され、コンデンサＣ３１のノードｎ２側の端子は、グランドに接続される。その結果、図１８のノードｎ１，ｎ２の電圧は、図１９に示すように変化する。
【０１３０】
図１９に示すように、信号ｃｋ＿ｖｔが‘１’から‘０’になったとする。この場合、信号ｃｋ＿ｖｔｂは、インバータ回路５１によって反転され、図１９に示すように‘１’となる。これにより、スイッチＳＷ３１，ＳＷ３２はオフし、スイッチＳＷ３１，ＳＷ３２はオンするので、コンデンサＣ３１のノードｎ１側の電圧は、‘０’となり、コンデンサＣ３１のノードｎ２側の電圧は、‘−ＶT／２’となる。その結果、図１８のノードｎ１，ｎ２の電圧は、図１９に示すように変化する。このようにして、電圧−ＶT／２は生成され、電圧生成回路３２に出力される。
【０１３１】
以下、電圧ＶTの１／ｎ，２／ｎ，…，（ｎ−１）／ｎ（ｎ：ＡＤＣの出力ビット数）の組み合わせの参照電圧を生成してアナログデジタル変換するＡＤＣと、第１の実施の形態および第２の実施の形態におけるＡＤＣとの比較について説明する。
【０１３２】
図２０は、ＡＤＣの比較を説明する図である。図２０に示すＡは、電圧ＶTの１／ｎ，２／ｎ，…，（ｎ−１）／ｎの組み合わせの参照電圧を生成してアナログデジタル変換するＡＤＣを示す。Ｂは、第１の実施の形態におけるＡＤＣを示す。Ｃは、第２の実施の形態におけるＡＤＣを示す。以下、それぞれのＡＤＣをＡＤＣ‘Ａ’，ＡＤＣ‘Ｂ’，ＡＤＣ‘Ｃ’と表現することもある。
【０１３３】
図２０には、各ＡＤＣのデータ形式、入力負荷、面積、時定数、および消費電力の例が示してある。各ＡＤＣのデータ形式は、図２０に示すように、ｎビットのシリアルデータであるとする。
【０１３４】
各ＡＤＣの入力負荷は、コンデンサ１個とオペアンプの負荷となる。例えば、図８に示すように、入力信号Ｖｉｎは、コンデンサＣ１１，Ｃ１２の一方と、減算器２１に入力されるため、ＡＤＣ‘Ｂ’の入力負荷は、図２０に示すようになる。ＡＤＣ‘Ｃ’についても同様である。
【０１３５】
ＡＤＣ‘Ａ’は、上述したように、電圧ＶTの１／ｎ，２／ｎ，…，（ｎ−１）／ｎ（ｎ：ＡＤＣの出力ビット数）の組み合わせの参照電圧を生成する。そのため、ＡＤＣ‘Ａ’は、Ｃから２n-1Ｃまでのコンデンサを備え、ＡＤＣ‘Ａ’の面積は、約（２n＋１）Ｃとなる。
【０１３６】
ＡＤＣ‘Ｂ’は、図７に示す３個のコンデンサと、図８に示す電圧生成回路２２に示す３個のコンデンサと、図８に示す２個のコンデンサと、図１０に示す２個のオペアンプおよび２個の抵抗と、を有し、その面積は、合計８Ｃ＋２Ｒ＋２ＯＰとなる。
【０１３７】
ＡＤＣ‘Ｃ’は、図７に示す３個のコンデンサと（ＡＤＣ‘Ｃ’は、図２に示す参照電圧出力部１３を有する）、図１２に示す２個のコンデンサと、図１３に示す電圧生成回路３２の４個のコンデンサと、図１７に示す１個のオペアンプおよび２個の抵抗と、図１８に示す１個のコンデンサとを有し、その面積は、合計１０Ｃ＋２Ｒ＋１ＯＰとなる。
【０１３８】
ＡＤＣ‘Ａ’〜‘Ｃ’の時定数は、コンデンサを充放電するスイッチの抵抗値をＲｓとして、図２０に示すようになる。ＡＤＣ‘Ｂ’，‘Ｃ’は、コンデンサの数がＡＤＣ‘Ａ’の数に比べて少ないため、時定数が小さくなる。ＡＤＣ‘Ａ’〜‘Ｃ’の消費電力は、電源電圧をＶ、サンプリング周波数をｆとして、図２０に示すようになる。
【０１３９】
図２１は、ＡＤＣのレイアウト面積とビット数の関係を示した図である。図２１に示すグラフの横軸はＡＤＣのビット数を示し、縦軸はレイアウト面積を示す。図２１の矢印Ａ１１に示すグラフは、ＡＤＣ‘Ａ’のビット数とレイアウト面積の関係を示す。矢印Ａ１２に示すグラフは、ＡＤＣ‘Ｂ’のビット数とレイアウト面積の関係を示す。矢印Ａ１３に示すグラフは、ＡＤＣ‘Ｃ’のビット数とレイアウト面積の関係を示す。
【０１４０】
ＡＤＣ‘Ｂ’，‘Ｃ’は、オペアンプを有する。図２１では、ＡＤＣが４ビット以下の場合、オペアンプは２段の差動増幅回路を有し、５〜９ビットの場合、３段の差動増幅回路を有し、１０ビット以上の場合、４段の差動増幅回路を有するとしてレイアウト面積を示している。
【０１４１】
矢印Ａ１１，Ａ１２に示すように、６ビット以上の場合、ＡＤＣ‘Ｂ’の方が、ＡＤＣ‘Ａ’よりレイアウト面積が小さくなる。矢印Ａ１１，Ａ１３に示すように、５ビット以上の場合、ＡＤＣ‘Ｃ’の方が、ＡＤＣ‘Ａ’よりレイアウト面積が小さくなる。
【０１４２】
図２２は、ＡＤＣの消費電力とビット数の関係を示した図である。図２２に示すグラフの横軸はＡＤＣのビット数を示し、縦軸は消費電力を示す。図２１の矢印Ａ２１に示すグラフは、動作周波数が２５０ＭＨｚのときのＡＤＣ‘Ａ’のビット数と消費電力の関係を示す。矢印Ａ２２に示すグラフは、動作周波数が１００ＭＨｚのときのＡＤＣ‘Ａ’のビット数と消費電力の関係を示す。矢印Ａ２３に示すグラフは、ＡＤＣ‘Ｂ’のビット数と消費電力の関係を示す。矢印Ａ２４に示すグラフは、ＡＤＣ‘Ｃ’のビット数と消費電力の関係を示す。
【０１４３】
ＡＤＣ‘Ｂ’，‘Ｃ’は、オペアンプを有する。図２２では、ＡＤＣが４ビット以下の場合、オペアンプは消費電力が５ｍＡの２段の差動増幅回路を有し、５〜９ビットの場合、消費電力が５ｍＡの２段の増幅回路と消費電力が７ｍＡの１段の差動増幅回路を有し、１０ビット以上の場合、消費電力が５ｍＡの２段の差動増幅回路と消費電力が７ｍＡの２段の差動増幅回路を有するとして消費電力を算出している。また、ＡＤＣ‘Ｂ’，‘Ｃ’は、動作周波数が２５０ＭＨｚ，１００ＭＨｚの場合でも消費電力はほぼ同じである。
【０１４４】
ＡＤＣの動作周波数が２５０ＭＨｚの場合、矢印Ａ２１，Ａ２３に示すように、１２ビット以上の場合、ＡＤＣ‘Ｂ’の方が、ＡＤＣ‘Ａ’より消費電力が小さくなる。また、矢印Ａ２１，Ａ２４に示すように、１１ビット以上の場合、ＡＤＣ‘Ｃ’の方が、ＡＤＣ‘Ａ’より消費電力が小さくなる。
【０１４５】
ＡＤＣの動作周波数が１００ＭＨｚの場合、矢印Ａ２２，Ａ２３に示すように、１３ビット以上の場合、ＡＤＣ‘Ｂ’の方が、ＡＤＣ‘Ａ’より消費電力が小さくなる。また、矢印Ａ２２，Ａ２４に示すように、１２ビット以上の場合、ＡＤＣ‘Ｃ’の方が、ＡＤＣ‘Ａ’より消費電力が小さくなる。
【０１４６】
このように、入力信号処理部１２は、入力信号を初期値として、前に算出した電圧から、比較器１４の比較結果に基づいて−ＶT／２，−ＶT／４，−ＶT／８，…と加算する。参照電圧出力部１３は、入力信号処理部１２から出力される電圧と比較する参照電圧をＶT／２，ＶT／４，ＶT／８，…と変化する。これにより、入力信号処理部１２、電圧生成回路３２、参照電圧出力部１３は、例えば、図１２、図１３、図７で示した回路で形成でき、デジタル変換するビット数に関係なくコンデンサの数を一定にできるので回路増大を抑制できる。また、消費電力を低減することができる。
【０１４７】
次に、第３の実施の形態を図面を参照して詳細に説明する。第１の実施の形態では、参照電圧出力部１３と、入力信号処理部１２の電圧生成回路２２は、別の回路であった。また、第２の実施の形態も同様に、参照電圧出力部１３と電圧生成回路３２は、別の回路であった。第３の実施の形態では、参照電圧出力部と電圧生成回路を共通にする。
【０１４８】
図２３は、第３の実施の形態に係るＡＤＣの回路図である。図２３に示すように、ＡＤＣは、入力信号処理部１２、参照電圧出力部７１、および比較器１４を有している。図２３の入力信号処理部１２において、図８の入力信号処理部１２と同じものには同じ符号を付しその説明を省略する。図２３の入力信号処理部１２では、減算器２１は、参照電圧出力部７１からの電圧ＶT／２k-1が入力される。図２３の入力信号処理部１２の動作は、図８で説明した入力信号処理部１２と同様である。
【０１４９】
参照電圧出力部７１は、コンデンサＣ４１〜Ｃ４４、スイッチＳＷ４１、およびスイッチ群ＳＷＧ１１〜ＳＷＧ１３を有している。参照電圧出力部７１には、電圧ＶT／２、プリチャージ信号ｐｒｅｃｈ、および信号Ｒ，Ｓ，Ｔが入力される。
【０１５０】
参照電圧出力部７１は、図１３で説明した電圧生成回路３２と同様の動作をする。ただし、入力される電圧が電圧ＶT／２であるところが異なる。
このように、参照電圧出力部７１で生成される電圧を減算器２１および比較器１４に出力するようにした。これにより、ＡＤＣの回路面積の増大を抑制することができる。例えば、図２３の回路例では、コンデンサの数が６個となる。
【０１５１】
（付記１）  アナログの入力信号をデジタル変換するアナログデジタル変換器において、
前記入力信号の電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した前記信号電圧から比較結果に基づいて１／２nの入力レンジを減算してｎ＋１回目の前記信号電圧を出力する入力信号処理部と、
前記入力信号処理部から出力される前記信号電圧と比較される前記入力レンジを繰り返し半分にした参照電圧を出力する参照電圧出力部と、
を有することを特徴とするアナログデジタル変換器。
【０１５２】
（付記２）  前記入力信号処理部は、
２つの容量素子と、
一方の前記容量素子に保持されたｎ回目の前記信号電圧から１／２nの前記入力レンジを減算してｎ＋１回目の前記信号電圧を出力し、出力した前記信号電圧を他方の前記容量素子に保持する減算器と、
を有することを特徴とする付記１記載のアナログデジタル変換器。
【０１５３】
（付記３）  ２つの前記容量素子と前記減算器の入力との接続を切換える入力切換えスイッチと、
２つの前記容量素子と前記減算器の出力との接続を切換える出力切換えスイッチと、
を有することを特徴とする付記２記載のアナログデジタル変換器。
【０１５４】
（付記４）  前記入力信号処理部から出力される前記信号電圧と、前記参照電圧出力部から出力される前記参照電圧とを比較して前記比較結果を出力する比較器を有することを特徴とする付記２記載のアナログデジタル変換器。
【０１５５】
（付記５）  現在出力されている前記比較結果が前記信号電圧の方が前記参照電圧より大きいと判断された場合、または、現在出力されている前記比較結果が前記信号電圧の方が前記参照電圧より小さいと判断され、前回出力された前記比較結果が前記信号電圧の方が前記参照電圧より大きいと判断された場合、前回の信号状態を反転した信号状態の信号を出力する信号回路を有することを特徴とする付記４記載のアナログデジタル変換器。
【０１５６】
（付記６）  前記信号回路から出力される前記信号の信号状態に応じて、２つの前記容量素子の一方を前記減算器の入力に接続し、２つの前記容量素子の他方を前記減算器の出力に接続することを特徴とする付記５記載のアナログデジタル変換器。
【０１５７】
（付記７）  前記減算器は、２つのオペアンプと２つの抵抗とを有することを特徴とする付記２記載のアナログデジタル変換器。
（付記８）  前記参照電圧出力部は、
前記入力レンジの半分の電圧が保持される入力容量素子と、
一方が前記入力容量素子と接続されるとき他方が放電される前記参照電圧を保持する２つの分圧容量素子と、
を有することを特徴とする付記１記載のアナログデジタル変換器。
【０１５８】
（付記９）  前記入力信号処理部は、
２つの容量素子と、
一方の前記容量素子に保持されたｎ回目の前記信号電圧から１／２nの負の前記入力レンジを加算してｎ＋１回目の前記信号電圧を出力する加算器と、
を有することを特徴とする付記１記載のアナログデジタル変換器。
【０１５９】
（付記１０）  前記加算器は、１つのオペアンプと２つの抵抗とを有することを特徴とする付記９記載のアナログデジタル変換器。
（付記１１）  前記参照電圧出力部は、
前記入力レンジの半分の電圧が保持される入力容量素子と、
前記入力容量素子の前記電圧を分圧し、分圧された前記電圧を前記参照電圧として出力するとともに前記入力信号処理部に出力し、分圧された前記電圧を放電する３つの分圧容量素子と、
を有することを特徴とする付記１記載のアナログデジタル変換器。
【０１６０】
（付記１２）  アナログの入力信号をデジタル変換するアナログデジタル変換器のアナログデジタル変換方法において、
前記入力信号の電圧を信号電圧の初期値とし、ｎ回目（ｎ：正の整数）に出力した前記信号電圧から比較結果に基づいて１／２nの入力レンジを減算してｎ＋１回目の前記信号電圧を出力し、
前記信号電圧と比較される前記入力レンジを繰り返し半分にした参照電圧を出力する、
ことを特徴とするアナログデジタル変換方法。
【符号の説明】
【０１６１】
１  入力信号処理部
２  参照電圧出力部
３  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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