(57)【要約】【課題】耐圧が高くオン抵抗が低い電力制御用半導体装置の製造方法を提供する。【解決手段】ｎ＋型のシリコンウェーハ１１ｗ上にｎ型シリコン層１２を形成し、ｎ型シリコン層１２に複数本のトレンチ１３を形成する。次に、トレンチ１３の内面上に、不純物が実質的に含まれていないノンドープ層１４を形成する。次に、トレンチ１３の内部にｐ型シリコンピラー１５を形成する。その後、ｎ型シリコン層１２の上部に、ＭＯＳ構造を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層に複数本のトレンチを形成する工程と、
前記トレンチの側面上に、不純物が実質的に含まれていないノンドープ層を形成する工程と、
前記トレンチの内部に第２導電型の半導体ピラーを形成する工程と、
を備えたことを特徴とする電力制御用半導体装置の製造方法。
【請求項２】
前記ノンドープ層は、不純物を実質的に含まない半導体材料を前記トレンチの側面上にエピタキシャル成長させることにより形成することを特徴とする請求項１記載の電力制御用半導体装置の製造方法。
【請求項３】
前記ノンドープ層を形成する工程の前に、前記トレンチの側面に対して第１導電型不純物を注入する工程をさらに備えたことを特徴とする請求項１または２に記載の電力制御用半導体装置の製造方法。
【請求項４】
前記第１導電型不純物を注入する工程と前記ノンドープ層を形成する工程との間に、注入された前記第１導電型不純物を拡散させる工程をさらに備えたことを特徴とする請求項３記載の電力制御用半導体装置の製造方法。
【請求項５】
前記半導体層は第１導電型の半導体基板上に形成されたものであり、
前記半導体ピラーの上端部に第２導電型の拡散領域を形成する工程と、
前記第２導電型の拡散領域の内部に第１導電型の拡散領域を形成する工程と、
前記半導体層上に制御電極を形成する工程と、
前記半導体基板の下面上に前記半導体基板に接続される第１の主電極を形成する工程と、
前記半導体層上に前記第１導電型の拡散領域に接続される第２の主電極を形成する工程と、
をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の電力制御用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力制御用半導体装置の製造方法に関し、特に、スーパージャンクション構造を備えた電力制御用半導体装置の製造方法に関する。
【背景技術】
【０００２】
高い耐圧と低いオン抵抗とを両立させた電力制御用半導体装置として、ｎ型の半導体層にｐ型の半導体ピラーを埋め込み、ｎ型部分とｐ型部分とを交互に配列させたスーパージャンクション構造（以下、「ＳＪ構造」ともいう）を持つ縦形ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）が知られている。ＳＪ構造においては、ｎ型部分とｐ型部分に含まれる不純物量を相互に等しくすることで、擬似的にノンドープ層を作り出して高耐圧を保持しつつ、不純物濃度が高いｎ型部分を介して電流を流すことにより、低いオン抵抗を実現することができる。
【０００３】
このようなＳＪ構造のＭＯＳＦＥＴを形成する方法の１つとして、ｎ＋型の半導体基板上にｎ型の半導体層をエピタキシャル成長法によって成長させ、この半導体層に複数本のトレンチを形成し、トレンチ内にｐ型半導体材料をエピタキシャル成長させてｐ型の半導体ピラーを形成する方法がある（例えば、特許文献１参照。）。
【０００４】
しかしながら、この方法においては、トレンチ内にｐ型の半導体ピラーを形成した後、ＭＯＳ構造を形成するための熱処理を行ったときに、ｐ型の半導体ピラーに含まれるアクセプタとｎ型の半導体層に含まれるドナーとが相互に拡散してしまい、実効的な不純物濃度が低下してしまうという問題がある。ｐ型の半導体ピラー及びｎ型の半導体層の実効的な不純物濃度が低下することにより、耐圧が低下し、また、ｎ型の半導体層の実効的な不純物濃度が低下することにより、オン抵抗が増大してしまう。そして、この傾向は、半導体装置の微細化に伴い、より顕著になる。
【０００５】
【特許文献１】特開２００７−２３５０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、耐圧が高くオン抵抗が低い電力制御用半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の半導体層に複数本のトレンチを形成する工程と、前記トレンチの側面上に、不純物が実質的に含まれていないノンドープ層を形成する工程と、前記トレンチの内部に第２導電型の半導体ピラーを形成する工程と、を備えたことを特徴とする電力制御用半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、耐圧が高くオン抵抗が低い電力制御用半導体装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。
先ず、本発明の第１の実施形態について説明する。
図１（ａ）及び（ｂ）、図２（ａ）及び（ｂ）は、本実施形態に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
本実施形態に係る電力制御用半導体装置は、スーパージャンクション構造（ＳＪ構造）と縦形のＭＯＳＦＥＴが形成された半導体チップであり、例えば、耐圧が６００Ｖの半導体チップである。
【００１０】
先ず、図１（ａ）に示すように、ｎ＋型の単結晶シリコンからなるウェーハ１１ｗを用意する。そして、ウェーハ１１ｗの上面上にｎ型のシリコンをエピタキシャル成長させて、ｎ型シリコン層１２を形成する。ｎ型シリコン層１２にはドナー、例えば、リン（Ｐ）が含有されており、その濃度は例えば１×１０１５〜１×１０１６ｃｍ−３である。
【００１１】
次に、ｎ型シリコン層１２の上面側からｎ型シリコン層１２の途中まで、ｎ型シリコン層１２の上面に平行な一方向（以下、「ピラー方向」という）に延びるトレンチ１３を複数本形成する。一例では、トレンチ１３の幅は５μｍとし、配列周期は８μｍとし、深さは５０μｍとする。
【００１２】
次に、図１（ｂ）に示すように、ｎ型シリコン層１２の上面をシリコン酸化膜（図示せず）により覆った上で、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）を行い、トレンチ１３の内面上に、不純物を添加していないシリコンをエピタキシャル成長させる。このＣＶＤの条件は、例えば、原料をジクロロシラン（ＤＣＳ）とし、温度を１０００℃とする。これにより、トレンチ１３の内面上に、不純物が実質的に含まれていないノンドープ層１４が形成される。一例では、トレンチ１３の側面上におけるノンドープ層１４の膜厚は、０．５μｍとする。
【００１３】
次に、図２（ａ）に示すように、引き続きＣＶＤ法を行い、ドーパントとして例えばＢ２Ｈ６を導入する。これにより、ノンドープ層１４上において、アクセプタとして例えばボロン（Ｂ）が添加されたシリコンがエピタキシャル成長する。この結果、トレンチ１３の内部にｐ型シリコンピラー１５が形成される。その後、ｎ型シリコン層１２の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化する。
【００１４】
次に、図２（ｂ）に示すように、通常の方法により、ｐ型シリコンピラー１５の上端部に、ピラー方向に延びるストライプ状のｐ型のベース領域１６を形成する。次に、ベース領域１６の内部に、ピラー方向に延び相互に離隔した２本のｎ＋型のソース領域１７（拡散領域）を形成し、ソース領域１７間の領域に、ピラー方向に延びる１本のｐ＋型のコンタクト領域１８を形成する。そして、ｎ型シリコン層１２上にゲート電極２１及びゲート絶縁膜２２を形成する。例えば、ゲート電極２１はポリシリコンにより形成し、ゲート絶縁膜２２はシリコン酸化物により形成する。これにより、ウェーハ１１ｗの上面にＭＯＳ構造が作製される。このとき、このＭＯＳ構造の作製に伴い、ウェーハ１１ｗ全体が加熱され、各層の不純物が拡散する。この結果、ｎ型シリコン層１２内に含まれるリン（Ｐ）の一部とｐ型シリコンピラー１５内に含まれるボロン（Ｂ）の一部がノンドープ層１４（図２（ａ）参照）内に拡散し、ノンドープ層１４が消失すると共に、ｐｎ接合面が形成される。
【００１５】
次に、ｎ型シリコン層１２上に、ゲート電極２１及びゲート絶縁膜２２を覆い、ソース領域１７に接続されるように、ソース電極２３を形成する。一方、ウェーハ１１ｗの下面上には、ウェーハ１１ｗに接続されるようにドレイン電極２４を形成する。ソース電極２３及びドレイン電極２４は例えば金属により形成する。その後、ウェーハ１１ｗをダイシングし、複数のｎ＋型シリコン基板１１に切り分ける。これにより、本実施形態に係る電力制御用半導体装置１が製造される。
【００１６】
このようにして製造された電力制御用半導体装置１においては、ｎ型シリコン層１２内において、ｐ型シリコンピラー１５と、ｎ型シリコン層１２におけるｐ型シリコンピラー１５間の部分とが交互に配列されて、スーパージャンクション構造（ＳＪ構造）が形成される。
【００１７】
次に、本実施形態の作用効果について説明する。
図３は、横軸に位置をとり、縦軸に不純物濃度をとって、本実施形態に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
なお、図３の横軸は、ｐ型シリコンピラーの配列方向における位置を表している。また、図３の縦軸は、原点「０」を基準として、上側はアクセプタ（ｐ型不純物）の濃度を表し、下側はドナー（ｎ型不純物）の濃度を表している。後述する図５、図９、図１１についても同様である。更に、図３に示す破線は図２（ａ）に示すＡ−Ａ’線上のアクセプタ濃度及びドナー濃度を表し、一点鎖線は図２（ｂ）に示すＢ−Ｂ’線上のアクセプタ濃度及びドナー濃度を表し、実線は図２（ｂ）に示すＢ−Ｂ’線上の実効的な不純物濃度を表している。
【００１８】
図３に破線で示すように、不純物の拡散前、すなわち、図２（ａ）に示す工程においては、不純物濃度プロファイルは急峻であり、ｐ型シリコンピラー１５に含まれるアクセプタのピークと、ｎ型シリコン層１２に含まれるドナーのピークとは、ノンドープ層１４を挟んで相互に離隔している。
【００１９】
そして、図３に一点鎖線で示すように、ＭＯＳ構造の作製に伴う熱処理により、アクセプタ及びドナーはそれぞれ拡散し、ピークがブロードになる。しかしながら、拡散前におけるアクセプタ及びドナーのピークはノンドープ層１４を挟んで相互に離隔していたため、それぞれがブロードになっても重なり合う領域は少なく、アクセプタの効果とドナーの効果との相殺は少ない。この結果、図３に実線で示すように、実効的なアクセプタ濃度及びドナー濃度を高く維持することができる。
【００２０】
これにより、本実施形態に係る電力制御用半導体装置１においては、ｐ型シリコンピラー１５とｎ型シリコン層１２との間のｐｎ界面の不純物濃度プロファイルを急峻に保つことができるため、耐圧を高く維持することができる。また、ｎ型シリコン層１２における実効的なドナー濃度を高く維持することができるため、オン抵抗を低く保つことができる。更に、アクセプタとドナーの相殺を抑制することができるため、電力制御用半導体装置の微細化が容易になる。
【００２１】
次に、本実施形態の比較例について説明する。
図４は、本比較例に係る電力制御用半導体装置の製造方法を例示する工程断面図であり、
図５は、横軸に位置をとり、縦軸に不純物濃度をとって、本比較例に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
なお、図５に示す破線は図４に示すＣ−Ｃ’線上のアクセプタ濃度及びドナー濃度を表し、一点鎖線は拡散後のアクセプタ濃度及びドナー濃度をそれぞれ表し、実線は拡散後の実効的な不純物濃度を表している。
【００２２】
本比較例においては、図１（ａ）に示すように、ウェーハ１１ｗ上に形成されたｎ型シリコン層１２にトレンチ１３を形成した後、図４に示すように、ノンドープ層１４（図１（ｂ）参照）を形成することなく、トレンチ１３の内面上にｐ型のシリコンをエピタキシャル成長させて、トレンチ１３内にｐ型シリコンピラー１５を形成する。以後の製造方法は、前述の第１の実施形態と同様である。
【００２３】
図５に破線で示すように、本比較例においても、拡散前の不純物濃度プロファイルは急峻である。但し、ノンドープ層１４（図１（ｂ）参照）が設けられていないため、ｐ型シリコンピラー１５に含まれるアクセプタのピークと、ｎ型シリコン層１２に含まれるドナーのピークとは、相互に接している。
【００２４】
そして、図５に一点鎖線で示すように、ＭＯＳ構造の作製に伴う熱処理により、アクセプタ及びドナーはそれぞれ拡散し、ピークがブロードになる。これにより、アクセプタのピークとドナーのピークとが広い領域において重なり合い、アクセプタの効果とドナーの効果とが相殺される。この結果、図５に実線で示すように、ｐ型シリコンピラー１５における実効的なアクセプタ濃度及びｎ型シリコン層１２における実効的なドナー濃度が減少するため、耐圧が低下する。また、ｎ型シリコン層１２における実効的なドナー濃度が減少することにより、オン抵抗が増加する。
【００２５】
次に、本発明の第２の実施形態について説明する。
図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）は、本実施形態に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
本実施形態に係る電力制御用半導体装置も、前述の第１の実施形態と同様に、ＳＪ構造と縦形のＭＯＳＦＥＴが形成された半導体チップである。
【００２６】
先ず、図６（ａ）に示すように、ｎ＋型の単結晶シリコンからなるウェーハ１１ｗの上面上に、ｎ−型のシリコンをエピタキシャル成長させて、ｎ−型シリコン層３２を形成する。ｎ−型シリコン層３２のドナー濃度は、前述の第１の実施形態におけるｎ型シリコン層１２（図１（ａ）参照）のドナー濃度よりも低い。次に、ｎ−型シリコン層３２に、一方向に延びるトレンチ１３を複数本形成する。
【００２７】
次に、図６（ｂ）に示すように、トレンチ１３の側面に対して、ドナー（ｎ型不純物）を注入する。このドナーの注入は、ｎ−型シリコン層３２の上面に垂直な方向に対して、トレンチ１３の配列方向に例えば２．５〜３．５度傾斜した方向から行う。これにより、図７（ａ）に示すように、トレンチ１３の側面にドナーが導入され、ｎ＋型拡散層３３が形成される。
【００２８】
次に、図７（ｂ）に示すように、ｎ−型シリコン層３２の上面をシリコン酸化膜（図示せず）により覆った上でＣＶＤを行い、トレンチ１３の内面上、すなわち、ｎ＋型拡散層３３上に、不純物を添加していないシリコンをエピタキシャル成長させる。これにより、ｎ＋型拡散層３３を覆うように、不純物が実質的に含まれていないノンドープ層１４が形成される。
【００２９】
以後の製造方法は、前述の第１の実施形態と同様である。すなわち、図８（ａ）に示すように、ノンドープ層１４上に、アクセプタとして例えばボロン（Ｂ）が添加されたシリコンがエピタキシャル成長させて、トレンチ１３内にｐ型シリコンピラー１５を埋設する。そして、ＣＭＰを行い、上面を平坦化する。次に、図８（ｂ）に示すように、ベース領域１６、ソース領域１７、コンタクト領域１８、ゲート電極２１、ゲート絶縁膜２２、ソース電極２３及びドレイン電極２４を形成する。これにより、電力用半導体装置２が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００３０】
次に、本実施形態の作用効果について説明する。
図９は、横軸に位置をとり、縦軸に不純物濃度をとって、本実施形態に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
なお、図９に示す破線は図８（ａ）に示すＤ−Ｄ’線上のアクセプタ濃度及びドナー濃度を表し、一点鎖線は図８（ｂ）に示すＥ−Ｅ’線上のアクセプタ濃度及びドナー濃度を表し、実線は図８（ｂ）に示すＥ−Ｅ’線上の実効的な不純物濃度を表している。
【００３１】
図９に破線で示すように、不純物の拡散前、すなわち、図８（ａ）に示す工程においては、ｐ型シリコンピラー１５の配列方向に沿った不純物濃度プロファイルにおいて、ｐ型シリコンピラー１５に相当する位置にアクセプタのピークが存在し、ｎ＋型拡散層３３に相当する位置にドナーのピークが存在する。すなわち、１本のアクセプタのピークの両側にドナーのピークがそれぞれ形成される。また、拡散前の不純物濃度プロファイルは全体的に急峻であり、ｐ型シリコンピラー１５に含まれるアクセプタのピークと、ｎ＋型拡散層３３に含まれるドナーのピークとは、ノンドープ層１４を挟んで相互に離隔している。
【００３２】
そして、本実施形態においても、前述の第１の実施形態と同様に、拡散前のアクセプタのピークとドナーのピークとが相互に離隔しているため、図９に一点鎖線で示すように、熱処理後においても、ピーク同士の重なり合いが少なく、アクセプタの効果とドナーの効果との相殺が少ない。これにより、図９に実線で示すように、実効的なアクセプタ濃度及びドナー濃度を高く維持することができる。この結果、本実施形態に係る電力制御用半導体装置２においても、耐圧を高く維持することができると共に、オン抵抗を低く保つことができる。
【００３３】
また、本実施形態によれば、ｎ＋型拡散層３３を形成することにより、トレンチ１３の側面に沿って電流経路を形成することができる。これにより、電力制御用半導体装置２のオン抵抗を低減することができる。更に、装置２の終端部の耐圧を確保するためには、終端部におけるエピタキシャル層の不純物濃度を低くすることが好ましいが、本実施形態においては、ｎ＋型拡散層３３を形成することにより、その分、ｎ−型シリコン層３２の不純物濃度を低くすることができる。このため、セル部と終端部とでエピタキシャル層を作り分ける必要がなく、製造が容易である。
【００３４】
次に、第２の実施形態の変形例について説明する。
図１０は、本変形例に係る電力制御用半導体装置の製造方法を例示する工程断面図であり、
図１１は、横軸に位置をとり、縦軸に不純物濃度をとって、本変形例に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
なお、図１１に示す破線は不純物拡散前のアクセプタ濃度及びドナー濃度を表し、一点鎖線は拡散後のアクセプタ濃度及びドナー濃度を表し、実線は拡散後の実効的な不純物濃度を表している。
【００３５】
先ず、図６（ａ）〜図７（ａ）に示す方法により、ウェーハ１１ｗの上面上にｎ−型シリコン層３２を形成し、ｎ−型シリコン層３２にトレンチ１３を複数本形成する。そして、トレンチ１３の側面に対してドナーを注入することにより、トレンチ１３の側面にｎ＋型拡散層３３を形成する。
【００３６】
次に、図１０に示すように、熱処理を行う。これにより、ｎ＋型拡散層３３に含有されていたドナーの一部が、ｎ−型シリコン層３２内に拡散する。以後の製造方法は、図７（ｂ）〜図８（ｂ）に示す方法と同様である。
【００３７】
図１１に示すように、本変形例によれば、トレンチ１３の側面にｎ＋型拡散層３３を形成した後、熱処理を行うことにより、ｎ＋型拡散層３３に含まれていたドナーの一部がｎ−型シリコン層３２内に拡散する。これにより、ドナーのピークがトレンチ１３から離隔する方向に移動する。そして、その後、トレンチ１３内にｐ型シリコンピラー１５を埋設することにより、ドナーのピークとアクセプタのピークとをより一層離隔させることができる。この結果、熱拡散後の実効的な不純物濃度を、より高く維持することができる。本変形例における上記以外の製造方法及び作用効果は、前述の第２の実施形態と同様である。
【００３８】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及びその変形例に限定されるものではない。例えば、前述の各実施形態及びその変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００３９】
例えば、前述の各実施形態及びその変形例においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、本発明は第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、ｎ＋型シリコン基板１１とｎ型シリコン層１２との間に、不純物濃度がｎ型シリコン層１２の不純物濃度よりも低いｎ−型バッファ層を設けてもよい。更に、前述の各実施形態及びその変形例においては、プレナー型ＭＯＳゲート構造を持つ半導体チップを例に挙げて説明したが、本発明に係る半導体チップは、トレンチ型ＭＯＳゲート構造（ＵＭＯＳ構造）を用いても実施可能である。更にまた、前述の各実施形態及びその変形例においては、半導体としてシリコン（Ｓｉ）を用いる例を示したが、半導体には例えば、シリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【図面の簡単な説明】
【００４０】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
【図３】横軸に位置をとり、縦軸に不純物濃度をとって、第１の実施形態に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
【図４】第１の実施形態の比較例に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
【図５】横軸に位置をとり、縦軸に不純物濃度をとって、比較例に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
【図６】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第２の実施形態に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第２の実施形態に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
【図９】横軸に位置をとり、縦軸に不純物濃度をとって、第２の実施形態に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
【図１０】第２の実施形態の変形例に係る電力制御用半導体装置の製造方法を例示する工程断面図である。
【図１１】横軸に位置をとり、縦軸に不純物濃度をとって、第２の実施形態の変形例に係る電力制御用半導体装置内における不純物濃度プロファイルを例示するグラフ図である。
【符号の説明】
【００４１】
１、２  電力制御用半導体装置、１１  ｎ＋型シリコン基板、１１ｗ  ウェーハ、１２  ｎ型シリコン層、１３  トレンチ、１４  ノンドープ層、１５  ｐ型シリコンピラー、１６  ベース領域、１７  ソース領域、１８  コンタクト領域、２１  ゲート電極、２２  ゲート絶縁膜、２３  ソース電極、２４  ドレイン電極、３２  ｎ−型シリコン層、３３  ｎ＋型拡散層
【図１】
2010103260.tif 000003
【図２】
2010103260.tif 000004
【図３】
2010103260.tif 000005
【図４】
2010103260.tif 000006
【図５】
2010103260.tif 000007
【図６】
2010103260.tif 000008
【図７】
2010103260.tif 000009
【図８】
2010103260.tif 000010
【図９】
2010103260.tif 000011
【図１０】
2010103260.tif 000012
【図１１】
2010103260.tif 000013