(57)【要約】【課題】高速動作化に対して有利な半導体集積回路を提供する。【解決手段】半導体集積回路は、マトリクス状に配置される複数のメモリセルを備えるメモリセルアレイ１１と、電流経路の一端が前記メモリセルの相補的な読み出しデータをラッチするセンスノードＳＮ，／ＳＮに接続されるペアトランジスタＮ１１，Ｎ１２を有するデータラッチ部ＤＬ１，ＤＬ２と、前記センスノードのプリチャージレベルを電源電圧と前記ペアトランジスタの閾値電圧との差分の電位レベル（Ｖdd−Ｖth）までプリチャージするプリチャージ部Ｐｒｅ１，Ｐｒｅ２とを備えるセンスアンプ回路１７とを具備する。【選択図】図３
2010170593.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、
電流経路の一端が前記メモリセルの相補的な読み出しデータをラッチするセンスノードにそれぞれ接続されるペアトランジスタを有するデータラッチ部と、前記センスノードのプリチャージレベルを電源電圧と前記ペアトランジスタの閾値電圧との差分の電位レベルまでプリチャージするプリチャージ部とを備えるセンスアンプ回路とを具備すること
を特徴とする半導体集積回路。
【請求項２】
マトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、
電流経路の一端が前記メモリセルの相補的な読み出しデータをラッチするセンスノードにそれぞれ接続されるペアトランジスタを有するデータラッチ部と、前記センスノードをディスチャージするディスチャージ部と、前記ディスチャージ部の出力を均等化するイコライズ部と、前記センスノードのプリチャージレベルを電源電圧と前記ペアトランジスタの閾値電圧との差分の電位レベルまでプリチャージするプリチャージ部とを備えるセンスアンプ回路とを具備すること
を特徴とする半導体集積回路。
【請求項３】
前記プリチャージ部にプリチャージ制御信号を出力する制御回路を更に具備すること
を特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記センスアンプ回路は、前記プリチャージ制御信号を受けて反転信号を出力する信号反転部と、出力が前記センスノードに接続され前記反転信号のフィードバックを前記センスノードから分離する分離部とを備えること
を特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記データラッチ部は、制御端子に前記分離部の出力信号が入力され、前記ペアトランジスタを含む一対のインバータ回路を備え、
前記プリチャージ部は、電流経路の一端が前記電源電圧に接続され、電流経路の他端が前記一対のインバータ回路に接続され、制御端子に前記プリチャージ制御信号が入力されるＭＯＳトランジスタであること
を特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、例えば、半導体メモリ等に適用されるものである。
【背景技術】
【０００２】
半導体集積回路において、例えば、ＳＲＡＭ（Static Random Access Memory）等の半導体メモリに使用されるセンスアンプ（Sense Amp）に、データラッチ（Data Latch）型のものがある（例えば、特許文献１参照）。ここで、データラッチする手段が、例えば、一対のｎＭＯＳトランジスタであるペアトランジスタを含む２つのインバータ回路を適用する場合を想定する。
【０００３】
このセンスアンプでは、データ読み出し動作の際に、まず、何らかの手段によって、データラッチするセンスノードを、接地電源（ＧＮＤ）レベルへと遷移させる。この際、上記ペアトランジスタの閾値電圧（Ｖth）が全く同一のものであれば、理想的な読み出しが可能となる。しかしながら、実際には製造上のバラツキ等により、閾値電圧（Ｖth）は同一のもとはならない。
【０００４】
このため、ペアトランジスタの閾値電圧（Ｖth）の違い（Mismatch）が、センスアンプ動作のオフセット（Offset）となり、読み出しデータの”０”側または”１”側への傾きを持つ。このオフセット分を考慮して、ある程度のマージンを持って、センスアンプを動作させる必要がある。
【０００５】
この結果、所定の電圧差がセンスノードに生じるまでデータセンス動作を開始できず、高速動作化に対して不利である、という傾向がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１７４５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この発明は、高速動作化に対して有利な半導体集積回路を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、マトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、電流経路の一端が前記メモリセルの相補的な読み出しデータをラッチするセンスノードにそれぞれ接続されるペアトランジスタを有するデータラッチ部と、前記センスノードのプリチャージレベルを電源電圧と前記ペアトランジスタの閾値電圧との差分の電位レベルまでプリチャージするプリチャージ部とを備えるセンスアンプ回路とを具備する半導体集積回路を提供できる。
【０００９】
この発明の一態様によれば、マトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、電流経路の一端が前記メモリセルの相補的な読み出しデータをラッチするセンスノードにそれぞれ接続されるペアトランジスタを有するデータラッチ部と、前記センスノードをディスチャージするディスチャージ部と、前記ディスチャージ部の出力を均等化するイコライズ部と、前記センスノードのプリチャージレベルを電源電圧と前記ペアトランジスタの閾値電圧との差分の電位レベルまでプリチャージするプリチャージ部とを備えるセンスアンプ回路とを具備する半導体集積回路を提供できる。
【発明の効果】
【００１０】
この発明によれば、高速動作化に対して有利な半導体集積回路が得られる。
【図面の簡単な説明】
【００１１】
【図１】この発明の第１の実施形態に係る半導体集積回路の全体構成例を示すブロック図。
【図２】図１中のメモリセルを示す等価回路図。
【図３】図１中のセンスアンプ回路を示す等価回路図。
【図４】第１の実施形態に係る半導体集積回路のデータセンス動作を示すタイミングチャート図。
【図５】図４中のプリチャージ動作を説明するための等価回路図。
【図６】第１の実施形態に係る半導体集積回路のデータセンス動作を示すタイミングチャート図。
【図７】第２の実施形態に係るセンスアンプ回路を示す等価回路図。
【図８】比較例に係るセンスアンプ回路を示す等価回路図。
【図９】比較例に係るセンスアンプ回路のゲート面積と動作速度との関係を示す図。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態］  
図１乃至図６を用いて、この発明の第１の実施形態に係る半導体集積回路を説明する。  
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、第１の実施形態に係る半導体集積回路の全体構成例について説明する。
【００１４】
図示するように、本例に係る半導体集積回路は、メモリセルアレイ１１、センス部１２、センスアンプ制御回路１３、ロウデコーダ１４、カラムデコーダ１５、を備える。
【００１５】
メモリセルアレイ１１は、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの交差位置にマトリクス状に配置される複数のメモリセルＭＣを有する。本例の場合、メモリセルＭＣのそれぞれは、ＳＲＡＭにより構成されるＳＲＡＭセルである。メモリセルＭＣの詳細な構成は後述する。
【００１６】
センス部１２は、複数のセンスアンプ回路１７により構成され、メモリセルのデータを読み出し、読み出しデータＤoutとして外部に出力する。センスアンプ回路１７のそれぞれは、ビット線対ＢＬ，／ＢＬごとに配置され、メモリセルＭＣの読み出しデータをセンスする。
【００１７】
センスアンプ制御回路１３は、センス部１２のセンス動作を制御する。より具体的には、センスアンプ制御回路１３は、センスアンプ回路１７に制御信号（例えば、後述するＳＡＥｐ１等）を出力し、データセンス動作を制御する。
【００１８】
ロウデコーダ１４は、ロウアドレスをデコードし、所望のワード線ＷＬを選択する。
【００１９】
カラムデコーダ１５は、カラムアドレスをデコードし、所望のビット線対ＢＬ，／ＢＬを選択する。
【００２０】
１−２．ＳＲＡＭセルの構成例  
次に、図２を用いて、図１中のメモリセルＭＣ（ＳＲＡＭセル）の構成例について説明する。  
図示するように、本例に係るメモリセルＭＣは、転送トランジスタ（Transfer Tr）Ｎ５、Ｎ６、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路２０−１、２０−２により構成される。
【００２１】
転送トランジスタＮ５の電流経路の一端はビット線ＢＬに接続され、他端はインバータ回路２０−１のノードＮＤに接続され、ゲートはワード線ＷＬに接続されている。転送トランジスタＮ６の電流経路の一端はビット線／ＢＬに接続され、他端はインバータ回路２０−２のノード／ＮＤに接続され、ゲートはワード線ＷＬに接続されている。
【００２２】
インバータ回路２０−１は、負荷トランジスタ（Load Trまたはpull-up Tr）Ｐ１、駆動トランジスタ（Driver Trまたはpull-down Tr）Ｎ３を備えている。駆動トランジスタＮ３の電流経路の一端は接地電源電圧ＧＮＤに接続され、他端はノードＮＤにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路２０−２のノード／ＮＤに接続されている。負荷トランジスタＰ１の電流経路の他端は内部電源電圧Ｖddに接続されている。
【００２３】
インバータ回路２０−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備えている。駆動トランジスタＮ４の電流経路の一端は接地電源電圧ＧＮＤに接続され、他端はノード／ＮＤにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路２０−１のノードＮＤに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源電圧に接続されている。
【００２４】
１−３．センスアンプの構成例  
次に、図３を用いて、本例に係るセンスアンプ回路１７の構成例について説明する。  
図示するように、センスアンプ回路１７は、データラッチ部ＤＬ１，ＤＬ２、ディスチャージ部Ｄｉｓ１，Ｄｉｓ２、プリチャージ部Ｐｒｅ１，Ｐｒｅ２、分離部Ｔ１，Ｔ２、信号反転部３０、分離信号出力部Cont(T1,T2)、トランジスタＮ３１，Ｐ４１，Ｐ４２、インバータＩＮ１，ＩＮ２を備える。
【００２５】
データラッチ部ＤＬ１，ＤＬ２は、電流経路の一端が前記メモリセルの相補的な読み出しデータをラッチするセンスノード（ＳＮ，／ＳＮ）にそれぞれ接続されるペアトランジスタ（Ｎ１１，Ｎ１２）を有する２つのインバータ回路により構成される。
【００２６】
２つのインバータ回路は、トランジスタＮ１１，Ｎ１２，およびＰＭＯＳトランジスタＰ１１，Ｐ１２により構成される。トランジスタＮ１１のソースはプリチャージ回路Ｐｒｅ１の出力に接続され、ドレインはセンスノードＳＮに接続される。トランジスタＰ１１のソースは内部電源電圧Ｖddに接続され、ドレインはセンスノードＳＬに接続され、ゲートはトランジスタＮ１１のゲートに接続される。トランジスタＮ１２のソースはプリチャージ回路Ｐｒｅ２の出力に接続され、ドレインはセンスノード／ＳＮに接続される。トランジスタＰ１２のソースは内部電源電圧Ｖddに接続され、ドレインはセンスノード／ＳＬに接続され、ゲートはトランジスタＮ１２のゲートに接続される。
【００２７】
ディスチャージ部Ｄｉｓ１，Ｄｉｓ２は、センスノードＳＮ，／ＳＮをディスチャージする。ディスチャージ部Ｄｉｓ１、Ｄｉｓ２は、トランジスタＮ２１，Ｎ２２によりそれぞれ構成される。トランジスタＮ２１のソースは接地され、ドレインはセンスノードＳＮに接続され、ゲートにはディスチャージ制御信号（DisCharg）が入力される。トランジスタＮ２２のソースは接地され、ドレインはセンスノード／ＳＮに接続され、ゲートには上記ディスチャージ制御信号（DisCharg）が共通に入力される。
【００２８】
プリチャージ部Ｐｒｅ１，Ｐｒｅ２は、詳述するが、センスノード（ＳＮ，／ＳＮ）のプリチャージレベルを電源電圧（Ｖdd）とペアトランジスタ（Ｎ１１，Ｎ１２）の閾値電圧Ｖthとの差分の電位レベルまでプリチャージする。換言すれば、プリチャージ部Ｐｒｅ１，Ｐｒｅ２は、ペアトランジスタ（Ｎ１１，Ｎ１２）の閾値電圧Ｖthのオフセットをキャンセルする電位レベルまで、プリチャージする。このため、ペアトランジスタ（Ｎ１１，Ｎ１２）のオフセットを低減でき、後述するように、読み出し動作を高速化することができる。
【００２９】
プリチャージ部Ｐｒｅ１，Ｐｒｅ２は、トランジスタＰ２１，Ｐ２２により構成される。トランジスタＰ２１のソースは電源電圧Ｖddに接続され、ドレインはペアトランジスタＮ１１のソースに接続され、ゲートにはプリチャージ制御信号（PreCharg）が入力される。トランジスタＰ２２のソースは電源電圧Ｖddに接続され、ドレインはペアトランジスタＮ１２のソースに接続され、ゲートには上記プリチャージ制御信号（PreCharg）が共通に入力される。
【００３０】
分離部Ｔ１，Ｔ２は、出力がセンスノード（ＳＮ，／ＳＮ）に接続され、反転回路３０からの反転信号のフィードバックを、センスノード（ＳＮ，／ＳＮ）から分離する。分離部Ｔ１，Ｔ２は、２つのトランスミッション回路により構成される。トランスミッション回路Ｔ１を構成するｐＭＯＳ，ｎＭＯＳトランジスタの電流経路の一端および他端は、センスノードＳＮ，／ＳＮに接続され、ｐＭＯＳトランジスタのゲートは反転回路３０の出力に接続され、ｎＭＯＳトランジスタのゲートは分離信号出力部Cont(T1,T2)に接続される。トランスミッション回路Ｔ２を構成するｐＭＯＳ，ｎＭＯＳトランジスタの電流経路の一端および他端は、センスノードＳＮ，／ＳＮに接続され、ｐＭＯＳトランジスタのゲートは反転回路３０の出力に接続され、ｎＭＯＳトランジスタのゲートは分離信号出力部Cont(T1,T2)に接続される。
【００３１】
分離信号出力部Cont(T1,T2)は、トランジスタＰ３１，Ｐ３２により構成される。トランジスタＰ３１のゲートにはプリチャージ制御信号（PreCharg）が入力され、ソースは電源電圧Ｖddに接続され、ドレインはトランジスタＰ１１，Ｎ１１のゲートおよびトランスミッション回路Ｔ２の電流経路の一端に接続される。トランジスタＰ３２のゲートにはプリチャージ制御信号（PreCharg）が入力され、ソースは電源電圧Ｖddに接続され、ドレインはトランジスタＰ１２，Ｎ１２のゲートおよびトランスミッション回路Ｔ１の電流経路の一端に接続される。
【００３２】
信号反転部３０は、プリチャージ制御信号（PreCharg）を受けて反転信号を出力するインバータＩＮ３により構成される。インバータＩＮ３の出力は、分離部Ｔ１，Ｔ２を構成するｐＭＯＳトランジスタのゲートに接続される。
【００３３】
トランジスタＮ３１のソースは接地され、ドレインはプリチャージ部Ｐｒｅ１，Ｐｒｅ２の出力に接続され、ゲートにはセンスアンプ制御信号（SAEp1）が入力される。
【００３４】
トランジスタＰ４１のソースにはビット線読み出しデータＩＢＬが入力され、ゲートにはセンスアンプ制御信号（SAEp2）が入力される。トランジスタＰ４２のソースにはビット線読み出しデータ／ＩＢＬが入力され、ゲートにはセンスアンプ制御信号（SAEp2）が入力される。
【００３５】
インバータＩＮ１，ＩＮ２は、入力された信号を反転して、このセンスアンプ回路１７の読み出しデータ（SAOUT,/SAOUT）として外部に出力する。インバータＩＮ１の入力はトランジスタＰ４１のドレインに接続され、出力は出力端子に接続される。インバータＩＮ２の入力はトランジスタＰ４２のドレインに接続され、出力は出力端子に接続される。
【００３６】
＜２．データセンス動作＞
次に、図４乃至図６を用い、第１の実施形態に係る半導体集積回路のデータセンス動作について説明する。
【００３７】
２−１．”１”データオフセットの場合  
まず、図４および図５を用い、”１”データオフセットの場合のデータセンス動作について説明する。この説明においては、図４のタイミングチャートに則して説明する。
【００３８】
（期間Ｉ）  
はじめに、センスアンプ回路１７のセンスノードＳＮ，／ＳＮを、ディスチャージ部Ｄｉｓ１，Ｄｉｓ２のトランジスタＮ２１，Ｎ２２により、それぞれディスチャージする。
【００３９】
即ち、時刻ｔ１の際、センスアンプ制御部１３からディスチャージ制御信号（DisCharg）が、トランジスタＮ２１，Ｎ２２のゲートに入力されると、トランジスタＮ２１，Ｎ２２の電流経路はオンし、センスノードＳＮ，／ＳＮが、接地電源電圧ＧＮＤと導通されることで、時刻ｔ２まで、ディスチャージされる。
【００４０】
（期間ＩＩ）  
続いて、プリチャージ部Ｐｒｅ１、Ｐｒｅ２のトランジスタＰ２１，ｐ２２により、センスノードＳＮ、／ＳＮを、電源電圧ＶddとペアトランジスタＮ１１，Ｎ１２の閾値電圧Ｖthとの差分の電位レベルΔＶPre（Ｖdd−Ｖth）まで、プリチャージする。
【００４１】
即ち、時刻ｔ２の際、センスアンプ制御部１３からプリチャージ制御信号（PreCharg）が、トランジスタＰ２１，Ｐ２２のゲートに入力されると、トランジスタＰ２１，Ｐ２２の電流経路はオンし、ペアトランジスタＮ１１，Ｎ１２のソースが、電源電圧Ｖddと導通される。
【００４２】
このため、図５に示すように、ペアトランジスタ（Ｎ１１，Ｎ１２）の閾値電圧（Ｖth）の違い（Mismatch）による、電源電圧ＶddとペアトランジスタＮ１１，Ｎ１２の閾値電圧Ｖthとの差分の電位レベルΔＶPre（Ｖdd−Ｖth）まで、ペアトランジスタ（Ｎ１１，Ｎ１２）のソースをプリチャージすることができる。このため、オフセットを低減でき、高速動作化に対して有利である。続いて、所望の時刻ｔ３まで、このプリチャージを行う。
【００４３】
（期間ＩＩＩ）  
続いて、分離部Ｔ１，Ｔ２（Transmition1,Transmition2）をオンとし、分離していたセンスノードＳＮ，／ＳＮを接続する。
【００４４】
即ち、時刻ｔ３の際、所定の時定数を持って、信号反転部３０より出力されたプリチャージ制御信号（PreCharg）の反転信号が、トランスミッションＴ１，Ｔ２のｐＭＯＳトランジスタのゲートに入力されると、トランスミッションＴ１，Ｔ２の電流経路が導通する。このため、センスノードＳＮ，／ＳＮとトランジスタ（Ｎ１１，Ｎ１２，Ｐ１１，Ｐ１２）ゲートとが接続される。
【００４５】
（期間ＩＶ）  
続いて、時刻ｔ４の際、センスアンプ制御部１３から制御信号（SAEp1）が、トランジスタＰ３１のゲートに入力されると、トランジスタＰ３１の電流経路はオンし、センスノードＳＮ，／ＳＮが接地電源電圧ＧＮＤと導通される。
【００４６】
（期間Ｖ）  
最後に、センスアンプを動作させ、メモリセルのデータを読み出す。
【００４７】
即ち、時刻ｔ５の際、センスアンプ制御部１３から制御信号（SAEp2）が、トランジスタＰ４１，Ｐ４２のゲートに入力されると、トランジスタＰ４１，Ｐ４２の電流経路はオンする。このため、ビット線ＢＬ，／ＢＬと、センスノードＳＮ，／ＳＮとは、それぞれ接続される。
【００４８】
すると、ビット線ＢＬ，／ＢＬ間の電圧差が増幅され、いずれか一方が内部電源（Ｖdd）レベル側へ、他方が接地電源（ＧＮＤ）レベル側へそれぞれ遷移する。この電位差ΔＶ”１”を読み出すことにより、メモリセルのデータをセンスする。
【００４９】
例えば、本例に係る”１”オフセットの場合の電位差ΔＶ”１”は、１１０ｍＶ程度である。
【００５０】
２−１．”０”データオフセットの場合  
次に、図６を用い、”０”データオフセットの場合のデータセンス動作について説明する。  
図示するように、”０”データオフセットの場合では、（期間ＩＶ）〜（期間Ｖ）における時刻ｔ４〜ｔ５の際のビット線ＢＬ，／ＢＬの遷移方向が、上記”０”データオフセットの場合と反対である点で相違する。そのため、上記”１”データオフセットの場合と実質的に同様であるため、その他の詳細な説明を省略する。
【００５１】
例えば、本例に係る”０”オフセットの場合の電位差ΔＶ”０”は、１３０ｍＶ程度である。
【００５２】
＜３．作用効果＞  
第１の実施形態に係る半導体集積回路およびそのデータセンス動作によれば、少なくとも下記（１）に示す作用効果が得られる。  
（１）高速動作化に対して有利である。  
上記のように、センスアンプ回路１７は、センスノード（ＳＮ，／ＳＮ）のプリチャージレベルを電源電圧（Ｖdd）とペアトランジスタ（Ｎ１１，Ｎ１２）の閾値電圧Ｖthとの差分の電位レベル（ΔＶpre＝Ｖdd−Ｖth）までプリチャージする。換言すれば、プリチャージ部Ｐｒｅ１，Ｐｒｅ２は、ペアトランジスタ（Ｎ１１，Ｎ１２）の閾値電圧Ｖthのオフセットをキャンセルする電位レベルまで、プリチャージする。または、ペアトランジスタ（Ｎ１１，Ｎ１２）の閾値電圧Ｖth分が、内部電源電圧Ｖddレベルより下がった電位レベルへプリチャージすることである。
【００５３】
このため、ペアトランジスタ（Ｎ１１，Ｎ１２）のオフセットを低減でき、読み出し動作を高速化することができる。
【００５４】
このように、製造上のバラツキ等により、ペアトランジスタ（Ｎ１１，Ｎ１２）の閾値電圧（Ｖth）は同一のもとはならずミスマッチが生じた場合であっても、ペアトランジスタ（Ｎ１１，Ｎ１２）のオフセットを低減できるため、このオフセット分のマージンを低減でき、より高速にメモリセルの読み出し動作を行う事ができる。
【００５５】
［第２の実施形態（イコライズ部を更に備える一例）］  
次に、図７を用いて、第２の実施形態に係る半導体集積回路およびそのデータセンス動作について説明する。この実施形態は、イコライズ部を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５６】
＜構成例＞  
図示するように、本例に係る半導体集積回路は、イコライズ部Ｅｑｕを更に備え、プリチャージ部Ｐｒｅ１が共通化されている点で、上記第１の実施形態と相違する。
【００５７】
イコライズ部Ｅｑｕは、トランジスタＮ５０により構成され、ディスチャージ部Ｄｉｓ１，Ｄｉｓ２の出力を均等化する。トランジスタＮ５０の電流経路の一端および他端はトランジスタＮ２１，Ｎ２２のドレインにそれぞれ接続され、ゲートはトランジスタＮ２１，Ｎ２２のゲートに接続される。
【００５８】
プリチャージ部Ｐｒｅ１が共通化されているため、本例では、プリチャージ部Ｐｒｅ２を備えていない。
【００５９】
その他の構成は、上記第１の実施形態と実質的に同様であるから、詳細な説明を省略する。また、データセンス動作に関しても、上記第１の実施形態と実質的に同様であるから、詳細な説明を省略する。
【００６０】
＜作用効果＞  
第２の実施形態に係る半導体集積回路およびそのデータセンス動作によれば、少なくとも上記（１）と同様の効果が得られる。
【００６１】
さらに、第２の実施形態に係るセンスアンプ回路１７は、イコライズ部Ｅｑｕを更に備える。ディスチャージ部Ｄｉｓ１，Ｄｉｓ２の出力を均等化することができる点で有利である。
【００６２】
加えて、プリチャージ部Ｐｒｅ１が共通化されているため、本例では、プリチャージ部Ｐｒｅ２を備えていない。そのため、占有面積を低減でき、微細化に対して有利である。
【００６３】
このように、必要に応じて、本例のような構成を適用することが可能である。
【００６４】
尚、上記第１，第２の実施形態では、信号反転部３０を構成するインバータＩＮ３が設けられる例を一例として説明としたが、この構成に限られない。即ち、分離部Ｔ１，Ｔ２は、プリチャージ期間（Precharge）にオフ（OFF）し、それ以外の期間ではオン（ON）となっていれば良い。このため、分離部Ｔ１，Ｔ２のPMOS側（Ｐ１１，Ｐ１２）にPrecharge信号の反転信号を入力する場合には、信号反転部３０を構成するインバータＩＮ３は必ずしも必要な構成とならない。
【００６５】
［比較例（オフセットを生じ得る一例）］  
次に、図８および図９を用い、上記第１、第２の実施形態に係る半導体集積回路と比較するために、比較例に係る半導体集積回路およびそのデータセンス動作について説明する。
【００６６】
＜構成例＞  
まず、図８を用い、比較例に係る半導体集積回路の構成例について説明する。  
図示するように、比較例に係るセンスアンプ回路１１７は、トランジスタＮ１０１，Ｎ１０２，Ｐ１０１，Ｐ１０２，Ｐ１０３，Ｐ１０４により構成される。
【００６７】
＜データセンス動作＞
データセンス動作に関しては、メモリセルの読み出す際に、まず、SAOUT及び／SAOUTのノード（１００，／１００）が内部電源Ｖddレベルへとプリチャージされた状態で、ワード線を開き、一方のビット線をディスチャージさせる。
【００６８】
続いて、ある程度時間が経つと、SAOUTと／SAOUTにはある電圧差が生じ、ある時点でSAEp信号をLowレベルからHighレベルに遷移させる。すると、SAOUTと／SAOUTの電圧差が増幅され、一方が内部電源Ｖddレベルへ、もう一方が接地電源ＧＮＤレベルへとなり、メモリデータを読み出す事ができる。
【００６９】
このように、比較例に係る構成では、センスアンプを動作させる時に、一対のＮＭＯＳトランジスタであるペアトランジスタ（Ｎ１０１、Ｎ１０２）によって、SAOUTまたは／SAOUTのノード（１００，／１００）を、接地ＧＮＤレベルへと遷移させる。
【００７０】
ここで、このペアトランジスタ（Ｎ１０１、Ｎ１０２）の閾値電圧Ｖthが全く同一のものであれば理想的な読み出しが可能となる。しかしながら、実際には製造上のバラツキ等により閾値電圧Ｖthは同一のもとはならない。この違いがセンスアンプ動作のオフセットとなり、読み出しデータの”０”データまたは”１”データへの傾きを持つ。このオフセット分を考慮した電圧差が、SAOUTと／SAOUTに生じるまで、センスアンプを動作できない。
【００７１】
ここで、オフセットを減らすためには、ペアトランジスタ（Ｎ１０１、Ｎ１０２）のゲート面積を大きくする必要がある。その結果、動作速度を悪化させ、高速動作化に対して不利である。
【００７２】
＜ゲート面積と動作速度との関係＞
次に、図９を用いて、比較例に係るゲート面積と動作速度との関係について説明する。
【００７３】
図中の実線に示すように、ゲート面積（１／（ＷＬ）１／２［１／μｍ］）と動作速度（signal［ｍＶ］）との関係は、線形の関係にある。
【００７４】
そのため、オフセットを減らすためにトランジスタＮ１０１、Ｎ１０２のゲート面積を大きくすると、動作速度が悪化する。
【００７５】
以上、第１、第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７６】
１１…メモリセルアレイ、１２…センス部、１３…センスアンプ制御回路、１４…ロウデコーダ、１５…カラムデコーダ、１７…センスアンプ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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