(57)【要約】【課題】ループ回路において、フィードバック遅延やＰＶＴ変動を自動的に検出して、ループ設定を調整し最適化することができるループ設定調整回路を提供する。【解決手段】ループ設定調整回路は、クロックツリーシンセシスがフィードバック経路に挿入されたループ回路のループ特性を決定するループ設定を調整する。ループ設定調整回路は、クロックツリーシンセシスによる遅延時間を検出する検出回路と、検出回路によって検出される遅延時間に相当する時間、遅延時間よりも短い周期の発振クロックを出力する発振回路と、発振回路から出力される発振クロックのクロック数をカウントし、カウント値に対応する制御信号を出力する制御回路とを有し、制御回路から出力される制御信号により、クロックツリーシンセシスによる遅延時間に応じて、ループ設定を調整する。【選択図】図１
2010103826.tif 000002
【特許請求の範囲】
【請求項１】
クロックツリーシンセシスがフィードバック経路に挿入されたループ回路のループ特性を決定するループ設定を調整するループ設定調整回路であって、
前記クロックツリーシンセシスによる遅延時間を検出する第１の検出回路と、
前記第１の検出回路によって検出される遅延時間に相当する時間、該遅延時間よりも短い周期の発振クロックを出力する発振回路と、
前記発振回路から出力される発振クロックのクロック数をカウントし、そのカウント値に対応する制御信号を出力する制御回路とを有し、
前記制御回路から出力される制御信号により、前記クロックツリーシンセシスによる遅延時間に応じて、前記ループ設定を調整することを特徴とするループ設定調整回路。
【請求項２】
さらに、前記ループ回路への入力クロックの周期を検出する第２の検出回路と、
モード信号に応じて、前記第１の検出回路の出力信号と前記第２の検出回路の出力信号とを切り替えて出力するマルチプレクサとを有し、
前記モード信号に応じて、前記第２の検出回路の出力信号が前記マルチプレクサから出力される場合、前記発振回路は、前記第２の検出回路から出力される、前記入力クロックの周期に相当する時間、該入力クロックの周期よりも短い周期の発振クロックを出力し、前記制御回路から出力される制御信号により、プロセス、電源電圧および温度の変動に応じて、前記ループ設定を調整することを特徴とする請求項１に記載のループ設定調整回路。
【請求項３】
前記ループ回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする請求項１または２に記載のループ設定調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ループ回路において、フィードバック遅延や、ＰＶＴ（プロセス（Ｐ）、電源電圧（Ｖ）、温度（Ｔ））の変動を検出し、ループ設定を自動的に調整し最適化するループ設定調整回路に関するものである。
【背景技術】
【０００２】
ループ回路として、ＰＬＬ回路（位相同期ループ）やＤＬＬ（遅延ロックループ）回路などが知られている。例えば、ＰＬＬ回路は、リファレンスクロック（入力クロック）とフィードバッククロックの位相を比較し、両者の位相を合わせるように動作することで、クロックの位相合わせや周波数逓倍を行うことができる。ＰＬＬ回路の先行技術文献として、例えば、特許文献１などがある。
【０００３】
ＰＬＬ回路は、例えば、ＬＳＩ（大規模集積回路）内部において、その位相合わせ機能により、多数のフリップフロップ（ＦＦ）を同一タイミングで動作させるために使用される。複数のＦＦを同一タイミングで動作させるためには、図６に示すように、ＰＬＬ回路１０の電圧制御発振器（ＶＣＯ）２０から位相比較器＋チャージポンプ（ＰＦＤ＋ＣＰ）１６へのフィードバック経路にクロックツリーシンセシス（ＣＴＳ）２４を挿入する。
【０００４】
ここで、図６に示すＰＬＬ回路１０は、ＰＦＤ＋ＣＰ１６と、ループフィルタ（ＬＦ）１８と、ＶＣＯ２０と、分周器２２と、ＣＴＳ２４とが、この順序で直列に接続されている。ＣＴＳ２４の出力信号であるフィードバッククロックＦＢＣＬＫは、ＰＦＤ＋ＣＰ１６の入力にフィードバックされるとともに、ＬＳＩの内部回路に含まれる複数のＦＦ１４に入力される（図６では、代表的に１つのＦＦのみを表示している）。
【０００５】
ＰＬＬ回路１０では、ＰＦＤによって、リファレンスクロックＲＥＦＣＬＫと、フィードバッククロックＦＢＣＬＫとの位相差が検出され、ＣＰにより、両者の位相差に応じて、その出力信号のパルス幅が変更される。ＣＰの出力信号は、ＬＦ１８によって、そのパルス幅に応じた制御電圧（アナログ電圧）に変換され、この制御電圧に応じて、ＶＣＯ２０の出力信号の発振周波数が変更される。
【０００６】
ＶＣＯ２０の出力信号は分周器２２で分周され、その出力信号（出力クロック）ＯＵＴＣＬＫはＣＴＳ２４に入力される。ＣＴＳ２４から出力されるフィードバッククロックＦＢＣＬＫはＰＦＤ＋ＣＰ１６に入力されるとともに、複数のＦＦ１４に入力される。上記の動作を繰り返し行うことにより、リファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相が同期（ロック）される。また、ＦＦ１４は、フィードバッククロックＦＢＣＬＫに同期して動作する。
【０００７】
上記ＣＴＳ２４による遅延値は、フィードバック経路の遅延（フィードバック遅延（ＦＢ遅延））となるため、ループの位相余裕を減少させ、ジッタ値や安定性などの特性に悪影響を与える。ループの位相余裕は、ＰＬＬ回路１０のループ設定の変更により確保することが可能であるが、ループ設定はフィードバック遅延値に依存する。そのため、個別製品（ＬＳＩ）毎にループ設定の変更が必要となり、ＰＬＬ回路１０の運用が複雑化するという問題点がある。
【０００８】
また、実際には、フィードバック遅延の他に、ＰＶＴ変動も、ループの安定性を変える要因となる。従って、フィードバック遅延に加え、ＰＶＴ変動も考慮してループ設定を調整することが望まれる。
【０００９】
【特許文献１】特開平３−２１１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ループ回路において、フィードバック遅延やＰＶＴ変動を自動的に検出して、ループ設定を調整し最適化することができるループ設定調整回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、クロックツリーシンセシスがフィードバック経路に挿入されたループ回路のループ特性を決定するループ設定を調整するループ設定調整回路であって、
前記クロックツリーシンセシスによる遅延時間を検出する第１の検出回路と、
前記第１の検出回路によって検出される遅延時間に相当する時間、該遅延時間よりも短い周期の発振クロックを出力する発振回路と、
前記発振回路から出力される発振クロックのクロック数をカウントし、そのカウント値に対応する制御信号を出力する制御回路とを有し、
前記制御回路から出力される制御信号により、前記クロックツリーシンセシスによる遅延時間に応じて、前記ループ設定を調整することを特徴とするループ設定調整回路を提供するものである。
【００１２】
ここで、さらに、前記ループ回路への入力クロックの周期を検出する第２の検出回路と、
モード信号に応じて、前記第１の検出回路の出力信号と前記第２の検出回路の出力信号とを切り替えて出力するマルチプレクサとを有し、
前記モード信号に応じて、前記第２の検出回路の出力信号が前記マルチプレクサから出力される場合、前記発振回路は、前記第２の検出回路から出力される、前記入力クロックの周期に相当する時間、該入力クロックの周期よりも短い周期の発振クロックを出力し、前記制御回路から出力される制御信号により、プロセス、電源電圧および温度の変動に応じて、前記ループ設定を調整することが好ましい。
【００１３】
また、前記ループ回路は、ＰＬＬ回路またはＤＬＬ回路であることが好ましい。
【発明の効果】
【００１４】
本発明によれば、ループ回路において、フィードバック遅延やＰＶＴ変動を自動的に検出して、ループ設定を調整し最適化することができる。これにより、ループ回路において、ジッタ値、ロックタイム、ループ安定性などの特性を向上させることができる。また、個別製品毎にループ設定を変える必要がなくなり、ループ回路の運用を簡便にできるという効果もある。
【発明を実施するための最良の形態】
【００１５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のループ設定調整回路を詳細に説明する。
【００１６】
図１は、本発明のループ設定調整回路の構成を表す一実施形態の概略図である。同図には、ＰＬＬ回路１０と、本実施形態のループ設定調整回路１２と、ＬＳＩの内部回路に含まれる複数のＦＦの代表例となる１つのＦＦ１４とが示されている。
【００１７】
ＰＬＬ回路１０とＦＦ１４は、図６に示すものと同じ構成である。すなわち、ＰＬＬ回路１０は、ＰＦＤ＋ＣＰ１６と、ＬＦ１８と、ＶＣＯ２０と、分周器２２と、ＣＴＳ２４とが、この順序で直列に接続されている。そして、ＣＴＳ２４から出力されるフィードバッククロックＦＢＣＬＫがＰＦＤ＋ＣＰ１６の入力にフィードバックされるとともに、ＦＦ１４に入力される。
【００１８】
ループ設定調整回路１２は、ＰＬＬ回路１０のループ特性（ループゲイン）を決定するループ設定を調整するものである。ここで、ループ設定とは、ＰＬＬ回路１０の各構成要素である、ＰＦＤ＋ＣＰ１６、ＬＦ１８、ＶＣＯ２０、分周器２２の動作特性を決定するパラメータである。ループ設定調整回路１２は、ＡＮＤ回路２６と、リングオシレータ２８と、カウンタ＋デコーダ３０と、ＦＦ３２とによって構成されている。
【００１９】
ＡＮＤ回路２６は、ＣＴＳ２４による遅延時間を検出する検出回路である。ＡＮＤ回路２６の一方の入力端子には、分周器２２の出力信号（出力クロック）ＯＵＴＣＬＫが入力され、他方の反転入力端子には、ＣＴＳ２４から出力されるフィードバッククロックＦＢＣＬＫが入力される。ＡＮＤ回路２６の出力信号（イネーブル信号）ＥＮは、出力信号ＯＵＴＣＬＫがハイレベル（Ｈ）で、かつ、フィードバッククロックＦＢＣＬＫがローレベル（Ｌ）の時にＨとなる。
【００２０】
リングオシレータ２８は、検出回路であるＡＮＤ回路２６によって検出されるＣＴＳ２４の遅延時間に相当する時間、ＡＮＤ回路２６の出力信号ＥＮによりイネーブル状態とされて、ＣＴＳ２４による遅延時間よりも短い周期の発振クロックＲＩＮＧを出力する発振回路である。リングオシレータ２８は、ＮＡＮＤ回路３４と、２つのインバータ３６，３８とによって構成されている。
【００２１】
ここで、ＮＡＮＤ回路３４の一方の入力端子には、ＡＮＤ回路２６の出力信号ＥＮが入力される。ＮＡＮＤ回路３４の出力信号は、直列に接続された前段のインバータ３６に入力され、後段のインバータ３８の出力信号（発振クロック）ＲＩＮＧがＮＡＮＤ回路３４の他方の入力端子にフィードバックされる。リングオシレータ２８は、ＡＮＤ回路２６の出力信号ＥＮがＨになるとイネーブル状態（動作状態）になる。
【００２２】
続いて、カウンタ＋デコーダ３０およびＦＦ３２は、発振回路であるリングオシレータ２８から出力される発振クロックＲＩＮＧのクロック数をカウントし、そのカウント値に対応する制御信号ＳＥＴ［３：０］を出力する制御回路である。カウンタによってカウントされたカウント値は、デコーダによってデコードされて信号ｉＳＥＴ［３：０］として出力され、ＡＮＤ回路２６の出力信号ＥＮの立下りエッジでＦＦ３２に制御信号ＳＥＴ［０：３］として保持されるとともに、ＬＦ１８に入力される。
【００２３】
図２（Ａ）および（Ｂ）は、図１に示すカウンタ＋デコーダ３０の構成を表す回路図、および、その動作を表すタイミングチャートである。カウンタ＋デコーダ３０は、同図（Ａ）に示すように、２つのＦＦ４０，４２と、２つのインバータ４４，４６と、４つのＡＮＤ回路４８，５０，５２，５４とによって構成されている。ここで、２つのＦＦ４０，４２と、２つのインバータ４４，４６はカウンタを構成し、４つのＡＮＤ回路４８，５０，５２，５４はデコーダを構成する。
【００２４】
発振クロックＲＩＮＧは、前段のＦＦ４０のクロック入力端子に入力され、その出力端子Ｑから出力される信号ＡＰがインバータ４４を介してデータ入力端子Ｄに入力される。前段のＦＦ４０の出力信号ＡＰは、後段のＦＦ４２のクロック入力端子に入力され、その出力端子Ｑから出力される信号ＢＰがインバータ４６を介してデータ入力端子に入力される。ここで、インバータ４４，４６の出力信号、すなわち、前段および後段の出力信号ＡＰ，ＢＰの反転出力信号を、それぞれ、信号ＡＮ，ＢＮとする。
【００２５】
ＡＮＤ回路４８には、信号ＡＰ，ＢＰが入力され、ＡＮＤ回路４８からは、信号ｉＳＥＴ［０］が出力される。以下同様に、ＡＮＤ回路５０には、信号ＡＮ，ＢＰが入力され、ＡＮＤ回路５０からは、信号ｉＳＥＴ［１］が出力される。ＡＮＤ回路５２には、信号ＡＰ，ＢＮが入力され、ＡＮＤ回路５２からは、信号ｉＳＥＴ［２］が出力される。ＡＮＤ回路５４には、信号ＡＮ，ＢＮが入力され、ＡＮＤ回路５４からは、信号ｉＳＥＴ［３］が出力される。
【００２６】
図２（Ｂ）に示すように、発振クロックＲＩＮＧが入力される（発振する）と、カウンタによって発振クロックＲＩＮＧのクロック数がカウントされる。デコーダによってカウント値がデコードされ、カウント値に応じて、信号ｉＳＥＴ［３：０］のいずれか１つがＨとなる。そして、信号ｉＳＥＴ［３：０］は、ＡＮＤ回路２６の出力信号ＥＮの立下りエッジでＦＦ３２に保持されるとともに、制御信号ＳＥＴ［３：０］として出力される。
【００２７】
図２に示すカウンタ＋デコーダ３０は、ＡＮＤ回路２６の出力信号ＥＮがＨの時間、リングオシレータ２８の発振クロックが最大で４クロック発振する場合の例である。実際のＬＳＩでは、カウンタによってカウント可能なカウント値（すなわち、カウンタのビット数）はさらに大きく設定され、例えば、カウント値の上位数ビットをデコーダによりデコードすることによって、カウント値に対応する信号ｉＳＥＴが出力される。
【００２８】
続いて、制御信号ＳＥＴ［３：０］が入力されるＬＦ１８について説明する。
【００２９】
図３は、図１に示すＬＦ１８の構成を表す回路図である。ＬＦ１８は、同図に示すように、４つのＮ型ＭＯＳトランジスタ（ＮＭＯＳ）５６，５８，６０，６２と、４つの抵抗６４，６６，６８，７０と、キャパシタ７２とによって構成されている。ここで、抵抗６４，６６，６８，７０の抵抗値は、それぞれ異なる値であり、Ｒ０，Ｒ１，Ｒ２，Ｒ３である。
【００３０】
ＮＭＯＳ５６，５８，６０，６２のドレインは、ＬＦ１８によって制御電圧が出力される、ＰＦＤ＋ＣＰ１６とＶＣＯ２０との間のノードに接続され、ソースは、それぞれ、抵抗６４，６６，６８，７０の一方の端子に接続され、ゲートには、それぞれ、ＦＦ３２から入力される制御信号ＳＥＴ［０］〜［３］が入力される。抵抗６４，６６，６８，７０の他方の端子はキャパシタ７２の一方の端子に接続され、キャパシタ７２の他方の端子はグランドに接続されている。
【００３１】
図３に示すＬＦ１８では、制御信号ＳＥＴ［３：０］の値（Ｈの制御信号ＳＥＴ）に応じて、４つのＮＭＯＳ５６，５８，６０，６２のうちの１つのＮＭＯＳだけがオン状態となる。従って、制御電圧とグランドとの間は、オン状態のＮＭＯＳに対応する抵抗とキャパシタ７２を介して接続される。抵抗６４，６６，６８，７０の抵抗値Ｒ０，Ｒ１，Ｒ２，Ｒ３はそれぞれ異なるので、制御信号ＳＥＴ［３：０］の値に応じて、ＬＦ１８を構成する抵抗の抵抗値（フィルタ定数）を変えることができる。
【００３２】
次に、ループ設定調整回路１２の動作を説明する。
【００３３】
ＰＬＬ回路１０とＦＦ１４の動作は、既に説明した通りである。図４のタイミングチャートに示すように、ＰＬＬ回路１０の分周器２２の出力信号ＯＵＴＣＬＫがＬからＨへと変化し、その後、ＨからＬへと変化すると、ＣＴＳ２４から出力されるフィードバッククロックＦＢＣＬＫは、ＣＴＳ２４による遅延時間の後、同じくＬからＨへと変化し、その後、ＨからＬへと変化する。
【００３４】
出力信号ＯＵＴＣＬＫとフィードバッククロックＦＢＣＬＫのレベルの変化は、ループ設定調整回路１２のＡＮＤ回路２６によって検出される。すなわち、出力信号ＯＵＴＣＬＫが立ち上がってからフィードバッククロックＦＢＣＬＫが立ち上がるまでの時間、言い換えると、ＣＴＳ２４による遅延時間に相当する時間、ＡＮＤ回路２６の出力信号ＥＮがＨとなる。
【００３５】
信号ＥＮがＬの間、リングオシレータ２８の出力信号ＲＩＮＧはＨである。信号ＥＮがＨになると、リングオシレータ２８は発振クロックＲＩＮＧを出力する。そして、信号ＥＮがＬに戻ると、リングオシレータ２８の出力信号ＲＩＮＧはＨに戻る。
【００３６】
リングオシレータ２８から発振クロックＲＩＮＧが出力されると、カウンタ＋デコーダ３０は、発振クロックＲＩＮＧのクロック数をカウントし、そのカウント値ＣＯＵＮＴをデコードしてカウント値ＣＯＵＮＴに対応する信号ｉＳＥＴ［３：０］を出力する。信号ｉＳＥＴ［３：０］は、ＡＮＤ回路２６の出力信号ＥＮの立下りエッジでＦＦ３２に保持されるとともに、制御信号ＳＥＴ［３：０］として出力され、ＬＦ１８に入力される。
【００３７】
ここで、カウンタのカウント値ＣＯＵＮＴは、下記式（１）で表される。
ＣＯＵＮＴ＝ＤＦＢ／ＴＯＳＣ  …  （１）
上記式（１）において、ＤＦＢはフィードバック遅延時間、ＴＯＳＣはリングオシレータ２８の発振周期である。
【００３８】
フィードバック遅延時間ＤＦＢは、ＰＶＴ変動により変化するが、リングオシレータ２８の発振周期ＴＯＳＣも基本的に同率で変化するため、カウント値ＣＯＵＮＴはＰＶＴ変動に依存しない。従って、ＰＶＴがどのような条件であってもカウント値ＣＯＵＮＴは一定値になる。カウント値ＣＯＵＮＴによって、フィードバック経路にどの程度のゲート段数があるか、つまり、ＣＴＳ２４による遅延時間がどの程度であるかを判断することができる。
【００３９】
続いて、ＬＦ１８では、制御信号ＳＥＴ［３：０］の値に応じて、すなわち、ＣＴＳ２４による遅延時間に応じて、ＬＦ１８を構成する抵抗の抵抗値（フィルタ定数）が変更される。これにより、ＰＬＬ回路１０のループ設定が変更される。このように、ループ設定調整回路１２では、フィードバック遅延を自動的に検出して、ループ設定を調整し最適化することができる。
【００４０】
ここで、制御信号ＳＥＴ［３：０］の値とＬＦ１８を構成する抵抗の抵抗値との対応関係は、ＬＳＩの設計時のシミュレーションによって確認され、両者の対応付けが行われている。なお、ループ設定調整回路１２による、ＰＬＬ回路１０のループ設定の調整は、ＰＬＬ回路１０の動作時に常に実行してもよいが、例えば、ＰＬＬ回路１０の起動時に１回実行すれば十分である。
【００４１】
次に、本発明のループ設定調整回路について、別の実施形態を挙げて説明する。
【００４２】
図５は、本発明のループ設定調整回路の構成を表す別の実施形態の概略図である。同図に示すループ設定調整回路７４は、図１に示すものにおいて、さらに、２分周器７６と、マルチプレクサ７８とを備えている。
【００４３】
２分周器７６は、リファレンスクロックＲＥＦＣＬＫの周期を検出する回路であって、ＰＬＬ回路１０への入力クロックであるリファレンスクロックＲＥＦＣＬＫを２分周する。従って、２分周器７６の出力信号のＨのパルス幅は、リファレンスクロックＲＥＦＣＬＫの周期に相当する長さ（時間）となる。本実施形態では、周期の検出回路として２分周器を用いているが、ｍ周期を検出するｍ分周器であっても構わない（ｍは１以上の整数）。
【００４４】
マルチプレクサ７８は、外部から入力されるモード信号ＭＯＤＥに応じて、ＡＮＤ回路２６の出力信号と２分周器７６の出力信号とを切り替えて出力する。ＡＮＤ回路２６の出力信号はマルチプレクサ７８の入力端子０に入力され、２分周器７６の出力信号はマルチプレク７８サの入力端子１に入力され、モード信号ＭＯＤＥは、マルチプレクサ７８の選択入力端子に入力される。また、マルチプレクサ７８から出力される信号がイネーブル信号ＥＮとしてリングオシレータ２８に入力される。
【００４５】
マルチプレクサ７８からは、信号ＥＮとして、モード信号ＭＯＤＥがＬの場合にＡＮＤ回路２６の出力信号が出力され、モード信号ＭＯＤＥがＨの場合に２分周器７６の出力信号が出力される。
【００４６】
マルチプレクサ７８からＡＮＤ回路２６の出力信号が出力される場合の動作は、図１に示すものと同様である。
【００４７】
一方、マルチプレクサ７８から２分周器７６の出力信号が出力される場合、リングオシレータ２８は、２分周器７６から出力される、リファレンスクロックＲＥＦＣＬＫの周期に相当する時間（マルチプレクサ７８の出力信号ＥＮがＨである時間）、リファレンスクロックＲＥＦＣＬＫの周期よりも短い周期の発振クロックＲＩＮＧを出力する。これ以後、カウンタ＋デコーダ３０とＦＦ３２は、図１の場合と同様に動作する。
【００４８】
リファレンスクロックＲＥＦＣＬＫの周期（周波数）が固定されている場合、カウンタのカウント値によりＰＶＴ条件を知ることができる。マルチプレクサ７８から２分周器７６の出力信号が出力される場合、カウンタのカウント値はＰＶＴ条件に応じて変化する。つまり、ＰＶＴ条件は、カウント値が小さい場合にはスロー条件であり、カウント値が大きい場合にはファースト条件である。
【００４９】
ＬＦ１８では、制御信号ＳＥＴ［３：０］の値に応じて、ＬＦ１８の特性が、ＬＳＩの設計時のシミュレーションによって求められたＰＶＴ変動がない時の値に近づくように、ＬＦ１８を構成する抵抗の抵抗値が変更される。このように、ループ設定調整回路１２では、ＰＶＴ変動を自動的に検出して、ループ設定を調整し最適化することができる。
【００５０】
以上のように、ループ設定調整回路１２，７４によれば、ＰＬＬ回路１０において、フィードバック遅延やＰＶＴ変動を自動的に検出して、ループ設定を調整し最適化することができる。これにより、ＰＬＬ回路において、ジッタ値、ロックタイム、ループ安定性などの特性を向上させることができる。また、個別製品毎にループ設定を変える必要がなくなり、ループ回路の運用を簡便にできるという効果もある。
【００５１】
なお、上記各実施形態では、ループ回路の一例としてＰＬＬ回路を例に挙げて説明したが、本発明は、ＰＬＬ回路以外にもＤＬＬ回路等、フィードバック経路を含む各種のループ回路に適用可能である。また、上記ＰＬＬ回路において、分周器は逓倍機能を実現するために必要なものであり、ＰＬＬ回路に必須のものではない。ループ回路の具体的な構成は何ら限定されず、各種構成のものを採用することができる。
【００５２】
さらに、検出回路、発振回路、制御回路の具体的な構成も何ら限定されず、同様の機能を果たす各種構成の回路を採用することができる。また、上記実施形態では、ＬＦの設定を調整することによりループ設定を変更してＰＬＬ回路の特性を調整しているが、これに限らず、ＰＦＤ＋ＣＰ（ＰＦＤ、ＣＰ）、ＶＣＯ、分周器など、ＰＬＬ回路（ループ回路）を構成する各構成要素の少なくとも１つの設定を調整する構成とすればよい。
【００５３】
ここで、ＰＬＬ回路のループゲインＧは、下記式（２）で表される。
Ｇ＝ＫＰＦＤ×ＩＣＰ×Ｚ×ＫＶＣＯ／Ｎ  …  （２）
上記式（２）において、ＫＰＦＤはＰＦＤのゲイン、ＩＣＰはＣＰ電流、ＺはＬＦ定数、ＫＶＣＯはＶＣＯのゲイン、Ｎは分周器の分周数である。従って、ＫＰＦＤ、ＩＣＰ、Ｚ、ＫＶＣＯ、Ｎのうちの少なくとも１つの設定を調整すれば、Ｇを最適化できる。
【００５４】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５５】
【図１】本発明のループ設定調整回路の構成を表す一実施形態の概略図である。
【図２】（Ａ）および（Ｂ）は、図１に示すカウンタ＋デコーダ３０の構成を表す回路図、および、その動作を表すタイミングチャートである。
【図３】図１に示すＬＦ１８の構成を表す回路図である。
【図４】図１に示すループ設定調整回路の動作を表すタイミングチャートである。
【図５】本発明のループ設定調整回路の構成を表す別の実施形態の概略図である。
【図６】従来のＰＬＬ回路の構成を表す一例の概略図である。
【符号の説明】
【００５６】
１０  ＰＬＬ回路
１２、７４  ループ設定調整回路
１４、３２、４０，４２  フリップフロップ（ＦＦ）
１６  位相比較器＋チャージポンプ（ＰＦＤ＋ＣＰ）
１８  ループフィルタ（ＬＦ）
２０  電圧制御発振器（ＶＣＯ）
２２  分周器
２４  クロックツリーシンセシス（ＣＴＳ）
２６、４８，５０，５２，５４  ＡＮＤ回路
２８  リングオシレータ
３０  カウンタ＋デコーダ
３４  ＮＡＮＤ回路
３６，３８、４４，４６  インバータ
５６，５８，６０，６２  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
６４，６６，６８，７０  抵抗
７２  キャパシタ
７６  ２分周器
７８  マルチプレクサ
【図１】
2010103826.tif 000003
【図２】
2010103826.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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