(57)【要約】【課題】消費電流の増加を抑制し、高速な外部クロックを用いる際の動作上のマージンを確保しつつ、多様なレイテンシをカウント可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、レイテンシ設定回路と、正相（逆相）コマンド信号ＣＭＤ０（ＣＭＤ１）を出力する入力コマンド回路と、正相コマンド信号ＣＭＤ０をシフトする複数のラッチ回路２１〜２５（第１のカウンタ回路）と、逆相コマンド信号ＣＭＤ１をシフトする複数のラッチ回路３１〜３５（第２のカウンタ回路）と、レイテンシに応じて信号経路を選択制御するセレクタ４１〜４４とを備え、上記各カウンタ回路のラッチ回路の一部又は全部は、入力コマンド信号に応答して起動し、所定の動作期間経過後に停止するように制御される。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部クロックを２分周した、互いに位相が相補関係にある正相クロック及び逆相クロックを用いて、レイテンシをカウントする半導体装置であって、
前記外部クロックの所定のクロックサイクル数の範囲内で、前記レイテンシを設定可能なレイテンシ設定回路と、
入力コマンド信号を前記正相クロックにより取り込んだ正相コマンド信号と、前記入力コマンド信号を前記逆相クロックにより取り込んだ逆相コマンド信号とを出力する入力コマンド回路と、
複数のラッチ回路を含み、前記正相コマンド信号を前記正相クロックに基づき順次シフトする第１のカウンタ回路と、
複数のラッチ回路を含み、前記逆相コマンド信号を前記逆相クロックに基づき順次シフトする第２のカウンタ回路と、
偶数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路を経由して伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路を経由して伝送させ、奇数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路から前記第２のカウンタ回路に遷移させて伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路から前記第１のカウンタ回路に遷移させて伝送させるように信号経路を選択的に制御するセレクタ回路と、
前記第１のカウンタ回路の複数のラッチ回路の一部又は全部及び前記第２のカウンタ回路の複数のラッチ回路の一部又は全部が、前記入力コマンド信号に応答して起動し、前記レイテンシの設定により定められた所定の動作期間経過後に停止するように制御する制御回路とが含まれる、
ことを特徴とする半導体装置。
【請求項２】
外部クロックを２分周した、互いに位相が相補関係にある正相クロック及び逆相クロックを用いて、レイテンシをカウントする半導体装置であって、
前記外部クロックの所定のクロックサイクル数の範囲内で、前記レイテンシを設定可能なレイテンシ設定回路と、
入力コマンド信号を前記正相クロックにより取り込んだ正相コマンド信号と、前記入力コマンド信号を前記逆相クロックにより取り込んだ逆相コマンド信号とを出力する入力コマンド回路と、
前記正相クロックに基づき、前記レイテンシの設定により定められる所定の動作期間に応じて起動及び停止が制御される正相制御クロックを出力し、前記逆相クロックに基づき、前記レイテンシの設定により定められる所定の動作期間に応じて起動及び停止が制御される逆相制御クロックを出力するクロック制御回路と、
複数のラッチ回路を含み、前記正相コマンド信号を前記正相クロックに基づき順次シフトする第１のカウンタ回路と、
複数のラッチ回路を含み、前記逆相コマンド信号を前記逆相クロックに基づき順次シフトする第２のカウンタ回路と、
偶数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路を経由して伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路を経由して伝送させ、奇数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路から前記第２のカウンタ回路に遷移させて伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路から前記第１のカウンタ回路に遷移させて伝送させるように信号経路を選択的に制御するセレクタ回路と、
を備え、前記第１のカウンタ回路には、前記正相クロックに同期して動作するラッチ回路と、前記正相制御クロックに同期して動作するラッチ回路とが含まれ、
前記第２のカウンタ回路には、前記逆相クロックに同期して動作するラッチ回路と、前記逆相制御クロックに同期して動作するラッチ回路とが含まれる、
ことを特徴とする半導体装置。
【請求項３】
前記第１のカウンタ回路において、前記セレクタ回路の入力側のラッチ回路のうち、初段のラッチ回路のみが前記正相クロックに同期して動作し、
前記第２のカウンタ回路において、前記セレクタ回路の入力側のラッチ回路のうち、初段のラッチ回路のみが前記逆相クロックに同期して動作する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のカウンタ回路において、前記セレクタ回路の出力側のラッチ回路が前記正相クロックに同期して動作し、
前記第２のカウンタ回路において、前記セレクタ回路の出力側のラッチ回路が前記逆相クロックに同期して動作する、
ことを特徴する請求項３に記載の半導体装置。
【請求項５】
前記セレクタ回路は、最短の奇数レイテンシが設定されているときに前記信号経路の遷移後の先頭に位置するラッチ回路を迂回させるように制御することを特徴する請求項４に記載の半導体装置。
【請求項６】
前記入力コマンド回路は、前記正相コマンド信号及び前記逆相コマンド信号に基づき前記所定の動作期間を表す状態信号を出力し、前記クロック制御回路は、前記状態信号を用いて前記正相制御クロック及び前記逆相制御クロックの起動及び停止を制御することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１のカウンタ回路に含まれる各ラッチ回路は、前記正相クロック又は前記正相制御クロックのエッジに同期して動作するＤフリップフロップであり、
前記第２のカウンタ回路に含まれる各ラッチ回路は、前記逆相クロック又は前記逆相制御クロックのエッジに同期して動作するＤフリップフロップである、
ことを特徴とする請求項２から６のいずれかに記載の半導体装置。
【請求項８】
外部クロックを２分周した、互いに位相が相補関係にある正相クロック及び逆相クロックを用いて、レイテンシをカウントする半導体装置であって、
前記外部クロックの所定のクロックサイクル数の範囲内で、前記レイテンシを設定可能なレイテンシ設定回路と、
入力コマンド信号を前記正相クロックにより取り込んだ正相コマンド信号と、前記入力コマンド信号を前記逆相クロックにより取り込んだ逆相コマンド信号とを出力する入力コマンド回路と、
前記正相クロックに基づき、所定の遅延時間だけ遅延させた前記正相コマンド信号、前記レイテンシの設定により定められる所定の動作期間、前記逆相コマンド信号のそれぞれに応じて起動及び停止が制御される正相制御クロックを出力し、前記逆相クロックに基づき、所定の遅延時間だけ遅延させた前記逆相コマンド信号、前記レイテンシの設定により定められる所定の動作期間、前記正相コマンド信号のそれぞれに応じて起動及び停止が制御される逆相制御クロックを出力するクロック制御回路と、
複数のラッチ回路を含み、前記正相コマンド信号を前記正相クロックに基づき順次シフトする第１のカウンタ回路と、
複数のラッチ回路を含み、前記逆相コマンド信号を前記逆相クロックに基づき順次シフトする第２のカウンタ回路と、
偶数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路を経由して伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路を経由して伝送させ、奇数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路から前記第２のカウンタ回路に遷移させて伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路から前記第１のカウンタ回路に遷移させて伝送させるように前記信号経路を選択的に制御するセレクタ回路と、
を備え、前記第１のカウンタ回路に含まれる各ラッチ回路は前記正相制御クロックに同期して動作し、前記第２のカウンタ回路に含まれる各ラッチ回路は前記逆相制御クロックに同期して動作することを特徴とする半導体装置。
【請求項９】
前記クロック制御回路は、前記正相コマンド信号が活性化されたとき前記逆相制御クロックを起動し、前記逆相コマンド信号が活性化されたとき前記正相制御クロックを起動することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記正相コマンド信号が活性化されたとき、前記逆相制御クロックが前記正相制御クロックより前記外部クロックの１周期分先行して起動され、前記逆相コマンド信号が活性化されたとき、前記正相制御クロックが前記逆相制御クロックより前記外部クロックの１周期分先行して起動されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記セレクタ回路は、最短の奇数レイテンシが設定されているときに前記信号経路の遷移後の先頭に位置するラッチ回路を迂回させるように制御することを特徴する請求項８に記載の半導体装置。
【請求項１２】
前記入力コマンド回路は、前記正相コマンド信号及び前記逆相コマンド信号に基づき前記動作期間を表す状態信号を出力し、前記クロック制御回路は、前記状態信号を用いて前記正相制御クロック及び前記逆相制御クロックの起動及び停止を制御することを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記第１のカウンタ回路に含まれる各ラッチ回路は、前記正相制御クロックのエッジに同期して動作するＤフリップフロップであり、
前記第２のカウンタ回路に含まれる各ラッチ回路は、前記逆相制御クロックのエッジに同期して動作するＤフリップフロップである、
ことを特徴とする請求項８から１２のいずれかに記載の半導体装置。
【請求項１４】
前記クロック制御回路は、前記正相クロックに基づいて検知される前記動作期間の終了に応じて前記正相制御クロックを停止するとともに、前記逆相クロックに基づいて検知される前記動作期間の終了に応じて前記逆相制御クロックを停止することを特徴とする請求項８に記載の半導体装置。
【請求項１５】
前記入力コマンド回路は、前記正相コマンド信号及び前記逆相コマンド信号に基づき前記動作期間を表す状態信号を出力し、
前記状態信号を入力して前記動作期間の開始を検知するとともに、前記正相クロックに基づき前記動作期間の終了を検知する第１の状態信号と、前記逆相クロックに基づき前記動作期間の終了を検知する第２の状態信号と、をそれぞれ出力する２相化回路をさらに備え、
前記クロック制御回路は、前記第１の状態信号を用いて前記正相制御クロックの起動及び停止を制御し、かつ前記第２の状態信号を用いて前記逆相制御クロックの起動及び停止を制御することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記２相化回路は、
前記正相クロックのエッジに同期して前記状態信号をラッチする第１のＤフリップフロップと、
前記逆相クロックのエッジに同期して前記状態信号をラッチする第２のＤフリップフロップと、
前記第１のＤフリップフロップの出力と前記状態信号の論理和をとって前記第１の状態信号を出力する第１のＯＲゲートと、
前記第２のＤフリップフロップの出力と前記状態信号の論理和をとって前記第２の状態信号を出力する第２のＯＲゲートと、
を含むこと特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の状態信号及び前記第２の状態信号は、リード動作又はライト動作を実行するときにのみ活性化されることを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項１８】
前記クロック制御回路は、前記正相コマンド信号が活性化されたとき前記逆相制御クロックを起動し、前記逆相コマンド信号が活性化されたとき前記正相制御クロックを起動することを特徴とする請求項１４に記載の半導体装置。
【請求項１９】
前記正相コマンド信号が活性化されたとき、前記逆相制御クロックが前記正相制御クロックより前記外部クロックの１周期分先行して起動され、前記逆相コマンド信号が活性化されたとき、前記正相制御クロックが前記逆相制御クロックより前記外部クロックの１周期分先行して起動されることを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックに同期して動作する半導体装置に関し、特に、各種コマンドの発行後の動作タイミングをレイテンシに応じて制御する構成を備えた同期型半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、高速動作に対応可能な同期型半導体記憶装置として、ＤＤＲ（Double Data Rate）方式のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が主流になっている。このようなＤＤＲ方式のＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと呼ぶ）においては、リード動作やライト動作を行う際、コマンドを発行してからデータの転送が完了するまでに要するクロックサイクル数をレイテンシとして設定し、設定されたレイテンシを内部クロックに基づきカウントするレイテンシカウンタが設けられている。ＤＤＲ−ＳＤＲＡＭでは、多様な種類の動作に対応して異なるレイテンシが規定されるとともに、ユーザが予めモードレジスタに所望のレイテンシを設定できるように構成されている。
【０００３】
一方、ＤＤＲ−ＳＤＲＡＭの外部クロックが高速化するとともに、広範囲のレイテンシに対応可能な多段のレイテンシカウンタが必要となる。そのため、レイテンシカウンタの消費電流の増加が問題となる。レイテンシカウンタの消費電流を抑制可能なレイテンシカウンタとして、例えば、特許文献１の構成が提案されている。特許文献１には、外部クロックを２分周して位相が１８０度異なる内部クロックを生成し、それぞれ内部クロックに同期する２系統のカウンタ回路を設けた２相構成のレイテンシカウンタが開示されている。特許文献１の図２に示されるように、設定されたレイテンシに応じてセレクタの動作を制御し、入力されたコマンド信号に対し、２系統のカウンタ回路の一方又は双方を経由する信号経路を構成することにより、偶数レイテンシと奇数レイテンシを自在にカウントすることができる。このような構成により、外部クロックに対し周波数が半分の内部クロックを用いることができるので、消費電流の低減に有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１５３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＤＤＲ−ＳＤＲＡＭの外部クロックの高速化がさらに進展したことにより、上記従来のレイテンシカウンタにおける消費電流を一層低減する必要が生じてきた。特に、２系統のカウンタ回路を構成する多数のＤフリップフロップに対し、外部クロックを２分周した内部クロックがそれぞれ印加されるので、トータルの消費電流は無視できない大きさになる。特許文献１に開示されたレイテンシカウンタにおいて、入力されるコマンド信号は限られた期間に活性化されるにも関わらず、内部クロックが常時動作しているので電流が常に流れ続ける状態にある。このように、従来のレイテンシカウンタにおいては、より高速な外部クロックを用いる場合、全体の消費電流の抑制に限界があることが課題となっていた。
【０００６】
そこで、本発明はこれらの問題を解決するためになされたものであり、高速な外部クロックを用いる場合であっても十分に消費電流を抑制するとともに、動作タイミングの十分なマージンを確保し多数のレイテンシを確実にカウント可能な構成を備えた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置は、外部クロックを２分周した、互いに位相が相補関係にある正相クロック及び逆相クロックを用いて、レイテンシをカウントする半導体装置であって、前記外部クロックの所定のクロックサイクル数の範囲内で、前記レイテンシを設定可能なレイテンシ設定回路と、入力コマンド信号を前記正相クロックにより取り込んだ正相コマンド信号と、前記入力コマンド信号を前記逆相クロックにより取り込んだ逆相コマンド信号とを出力する入力コマンド回路と、複数のラッチ回路を含み、前記正相コマンド信号を前記正相クロックに基づき順次シフトする第１のカウンタ回路と、複数のラッチ回路を含み、前記逆相コマンド信号を前記逆相クロックに基づき順次シフトする第２のカウンタ回路と、偶数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路を経由して伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路を経由して伝送させ、奇数レイテンシが設定されているときは、前記正相コマンド信号を前記第１のカウンタ回路から前記第２のカウンタ回路に遷移させて伝送させ、かつ前記逆相コマンド信号を前記第２のカウンタ回路から前記第１のカウンタ回路に遷移させて伝送させるように信号経路を選択的に制御するセレクタ回路と、前記第１のカウンタ回路の複数のラッチ回路の一部又は全部及び前記第２のカウンタ回路の複数のラッチ回路の一部又は全部が、前記入力コマンド信号に応答して起動し、前記レイテンシの設定により定められた所定の動作期間経過後に停止するように制御する制御回路とが含まれることを特徴とする。
【０００８】
また、本発明の半導体装置は、前記正相クロック及び逆相クロックを用いて、レイテンシをカウントする半導体装置であって、前記レイテンシ設定回路と、前記入力コマンド回路と、前記正相クロックに基づき前記レイテンシの設定により定められる所定の動作期間に応じて起動及び停止が制御される正相制御クロックを出力し、前記逆相クロックに基づき前記レイテンシの設定により定められる所定の動作期間に応じて起動及び停止が制御される逆相制御クロックを出力するクロック制御回路と、前記第１のカウンタ回路及び第２のカウンタ回路と、前記セレクタ回路とを備え、前記第１のカウンタ回路には、前記正相クロックに同期して動作するラッチ回路と、前記正相制御クロックに同期して動作するラッチ回路とが含まれ、前記第２のカウンタ回路には、前記逆相クロックに同期して動作するラッチ回路と、前記逆相制御クロックに同期して動作するラッチ回路とが含まれることを特徴とする。
【０００９】
このような構成を備えた本発明の半導体装置によれば、多様なレイテンシをカウントする場合、外部クロックを２分周した正相クロック及び逆相クロックを用いるとともに、必要に応じて起動させる正相制御クロック及び逆相制御クロックを用いて、各ラッチ回路が動作する。よって、正相クロック及び逆相クロックを常時動作させつつ、入力コマンド信号に対して設定された動作期間のみ正相制御クロック及び逆相制御クロックを活性化すれば、これらが印加される各ラッチ回路の消費電流を確実に低減させることができる。この場合、タイミング条件が厳しい一部のラッチ回路に正相クロック及び逆相クロックを印加すれば、カウント動作の十分な動作マージンを確保することができる。
【００１０】
本発明において、前記第１のカウンタ回路では、前記セレクタ回路の入力側のラッチ回路のうち、初段のラッチ回路のみを前記正相クロックに同期して動作させ、前記第２のカウンタ回路では、前記セレクタ回路の入力側のラッチ回路のうち、初段のラッチ回路のみを前記逆相クロックに同期して動作させてもよい。また、前記第１のカウンタ回路では、前記セレクタ回路の出力側のラッチ回路を前記正相クロックに同期して動作させ、前記第２のカウンタ回路では、前記セレクタ回路の出力側のラッチ回路を前記逆相クロックに同期して動作させてもよい。この場合、前記セレクタ回路は、最短の奇数レイテンシが設定されているときに前記信号経路の遷移後の先頭に位置するラッチ回路を迂回させるように制御してもよい。
【００１１】
本発明において、前記入力コマンド回路は、前記正相コマンド信号及び前記逆相コマンド信号に基づき前記所定の動作期間を表す状態信号を出力してもよく、前記クロック制御回路は、前記状態信号を用いて前記正相制御クロック及び前記逆相制御クロックの起動及び停止を制御してよい。
【００１２】
本発明において、前記第１のカウンタ回路に含まれる各ラッチ回路に、前記正相クロック又は前記正相制御クロックのエッジに同期して動作するＤフリップフロップを用い、前記第２のカウンタ回路に含まれる各ラッチ回路に、前記逆相クロック又は前記逆相制御クロックのエッジに同期して動作するＤフリップフロップを用いてもよい。
【００１３】
また、上記課題を解決するために、本発明の半導体装置は、前記正相クロック及び前記逆相クロックを用いてレイテンシをカウントする半導体装置であって、前記レイテンシ設定回路と、前記入力コマンド回路と、前記第１のカウンタ回路と、前記第２のカウンタ回路と、前記セレクタ回路に加えて、前記正相クロックに基づき、所定の遅延時間だけ遅延させた前記正相コマンド信号、前記レイテンシの設定により定められる所定の動作期間、前記逆相コマンド信号のそれぞれに応じて起動及び停止が制御される正相制御クロックを出力し、前記逆相クロックに基づき、所定の遅延時間だけ遅延させた前記逆相コマンド信号、前記所定の動作期間、前記正相コマンド信号のそれぞれに応じて起動及び停止が制御される逆相制御クロックを出力するクロック制御回路を備え、前記第１のカウンタ回路に含まれる各ラッチ回路は前記正相制御クロックに同期して動作し、前記第２のカウンタ回路に含まれる各ラッチ回路は前記逆相制御クロックに同期して動作することを特徴とする。
【００１４】
このような構成を備えた本発明の半導体装置によれば、多様なレイテンシをカウントする場合、カウンタ回路に含まれる全てのラッチ回路に対し、必要に応じて起動させる正相制御クロック及び逆相制御クロックが印加されるので、常時動作する正相クロック及び逆相クロックをラッチ回路に印加させる必要がなく、消費電流を大幅に低減させることができる。この場合、正相側のクロック制御回路では逆相コマンド信号を用い、かつ逆相側のクロック制御回路では正相コマンド信号を用いることにより、信号経路が遷移した直後のラッチ回路を急速に動作させることができ、カウント動作の十分な動作マージンを確保することができる。
【００１５】
本発明において、前記クロック制御回路は、前記正相コマンド信号が活性化されたとき前記逆相制御クロックを起動し、前記逆相コマンド信号が活性化されたとき前記正相制御クロックを起動してもよい。この場合、前記正相コマンド信号が活性化されたとき、前記逆相制御クロックを前記正相制御クロックより前記外部クロックの１周期分先行して起動し、前記逆相コマンド信号が活性化されたとき、前記正相制御クロックを前記逆相制御クロックより前記外部クロックの１周期分先行して起動してもよい。
【００１６】
本発明において、前記セレクタ回路は、最短の奇数レイテンシが設定されているときに前記信号経路の遷移後の先頭に位置するラッチ回路を迂回させるように制御してもよい。
【００１７】
本発明において、前記入力コマンド回路は、前記正相コマンド信号及び前記逆相コマンド信号に基づき前記動作期間を表す状態信号を出力してもよく、前記クロック制御回路は、前記状態信号を用いて前記正相制御クロック及び前記逆相制御クロックの起動及び停止を制御してもよい。
【００１８】
本発明において、前記第１のカウンタ回路に含まれる各ラッチ回路に、前記正相制御クロックのエッジに同期して動作するＤフリップフロップを用い、前記第２のカウンタ回路に含まれる各ラッチ回路に、前記逆相制御クロックのエッジに同期して動作するＤフリップフロップを用いてもよい。
【００１９】
さらに本発明において、前記クロック制御回路を、前記正相クロックに基づいて検知される前記動作期間の終了に応じて前記正相制御クロックを停止するとともに、前記逆相クロックに基づいて検知される前記動作期間の終了に応じて前記逆相制御クロックを停止するようにしてもよい。
【００２０】
この場合、前記入力コマンド回路は、前記正相コマンド信号及び前記逆相コマンド信号に基づき前記動作期間を表す状態信号を出力し、前記状態信号を入力して前記動作期間の開始を検知するとともに、前記正相クロックに基づき前記動作期間の終了を検知する第１の状態信号と、前記逆相クロックに基づき前記動作期間の終了を検知する第２の状態信号とをそれぞれ出力する２相化回路をさらに設け、前記クロック制御回路が、前記第１の状態信号を用いて前記正相制御クロックの起動及び停止を制御し、かつ前記第２の状態信号を用いて前記逆相制御クロックの起動及び停止を制御してもよい。また、前記２相化回路は、前記正相クロックのエッジに同期して前記状態信号をラッチする第１のＤフリップフロップと、前記逆相クロックのエッジに同期して前記状態信号をラッチする第２のＤフリップフロップと、前記第１のＤフリップフロップの出力と前記状態信号の論理和をとって前記第１の状態信号を出力する第１のＯＲゲートと、前記第２のＤフリップフロップの出力と前記状態信号の論理和をとって前記第２の状態信号を出力する第２のＯＲゲートとを含めて構成してもよい。なお、前記第１の状態信号及び前記第２の状態信号は、リード動作又はライト動作を実行するときにのみ活性化してもよい。
【発明の効果】
【００２１】
本発明によれば、外部クロックを２分周した内部クロックを用いた２相構成のレイテンシカウンタにおいて、常時動作する正相クロック及び逆相クロックに加えて、入力コマンド信号の動作期間に応じて起動及び停止が制御される正相制御クロック及び逆相制御クロックを生成し、各ラッチ回路の同期用に印加する構成を採用している。よって、入力コマンド信号が活性化されない期間は、正相制御クロック及び逆相制御クロックを停止させることができ、各ラッチ回路における全体的な消費電流を低減可能となる。この場合、タイミング条件が厳しく急速に動作させる必要があるラッチ回路には正相クロック及び逆相クロックを印加するので、カウント動作における動作マージンを確保することができる。
【００２２】
また、本発明によれば、外部クロックを２分周した内部クロックを用いた２相構成のレイテンシカウンタにおいて、上述の正相制御クロック及び逆相制御クロックのみを各ラッチ回路の同期用に印加するとともに、正相コマンド信号を逆相制御クロック及び正相制御クロックの制御に用い、逆相コマンド信号を正相制御クロック及び逆相制御クロックの制御に用いる構成を採用している。よって、入力コマンド信号が活性化されない期間は、全てのラッチ回路に印加されるクロックが停止され、より一層消費電流を低減可能となる。この場合、反対側のコマンド信号を利用して信号経路の遷移した直後のラッチ回路の動作が保証されるのでカウント動作における動作マージンを確保することができる。
【００２３】
さらに、本発明によれば、上述のようにカウント動作における動作マージンを確保することに加えて、より一層の高速動作時に正相制御クロック及び逆相制御クロックに生じる可能性があるハザードの影響を回避し、レイテンシカウンタの誤動作を有効に防止することができる。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態の同期型半導体記憶装置の要部構成を示すブロック図である。
【図２】第１実施形態において、レイテンシカウンタ部１２、出力コマンドラッチ部１７、クロック制御回路１８を含む範囲の構成例を示す図である。
【図３】第１実施形態における入力コマンドラッチ部１６の構成例を示す図である
【図４】第１実施形態において、偶数レイテンシ４の設定時の動作波形の例を示す図である。
【図５】第１実施形態において、奇数レイテンシ５の設定時の動作波形の例を示す図である。
【図６】第１実施形態において、最小の奇数レイテンシ３の設定時の動作波形の例を示す図である。
【図７】第１実施形態において、レイテンシ３〜１１をカウントする場合の信号経路の設定について説明する図である。
【図８】第２実施形態において、レイテンシカウンタ部１２ａ、出力コマンドラッチ部１７、クロック制御回路１８ａを含む範囲の構成例を示す図である。
【図９】第２実施形態において、偶数レイテンシ４の設定時の動作波形の例を示す図である。
【図１０】第２実施形態において、奇数レイテンシ５の設定時の動作波形の例を示す図である。
【図１１】第２実施形態において、偶数レイテンシ６の設定時の動作波形の例を示す図である。
【図１２】第２実施形態において、最小の奇数レイテンシ３の設定時の動作波形の例を示す図である。
【図１３】第１の変形例に係るバースト検知カウンタ２００の構成を示す図である。
【図１４】第２の変形例に係るバースト検知カウンタ３００の構成を示す図である。
【図１５】第３実施形態において、レイテンシカウンタ部１２ａ、出力コマンドラッチ部１７、クロック制御回路１８ａを含む範囲の構成例を示す図である。
【図１６】第３実施形態において、２相化回路４００の構成例を示す図である。
【図１７】第３実施形態の効果を説明するための比較例として、第２実施形態の図８の構成において高速の外部クロックＣＬＫが入力されたときの動作波形の例を示す図である。
【図１８】第３実施形態において、図１７と同じ条件下の動作波形の例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、同期型半導体記憶装置の異なる２通りの構成に対応する３つの実施形態について説明する。本発明を適用する同期型半導体記憶装置としては、例えば、各種コマンドに対応して規定されているレイテンシをカウントするためのレイテンシカウンタを備えたＤＤＲ−ＳＤＲＡＭを挙げることができる。
【００２６】
（第１実施形態）
図１は、第１実施形態の同期型半導体記憶装置の要部構成を示すブロック図である。図１に示す同期型半導体記憶装置は、メモリアレイ１０と、制御回路１１と、レイテンシカウンタ部１２と、クロックジェネレータ１３とを備えている。また、制御回路１１に含まれるコマンドデコーダ１４及びモードレジスタ１５と、レイテンシカウンタ部１２に付随する入力コマンドラッチ部１６及び出力コマンドラッチ部１７が設けられている。なお、実際の同期型半導体記憶装置は他の多くの構成要素を含んで構成されるが、図１では本発明に基づく機能に関わる構成要素のみを示している。
【００２７】
以上の構成において、メモリアレイ１０は、マトリクス状に配置された複数のワード線と複数のビット線の交差部に形成された複数のメモリセルからなり、指定されたアドレスに対応するメモリセルに対するリード動作あるいはライト動作が行われる。メモリアレイ１０には、ワード線やビット線の選択動作等に必要となる周辺回路が付随している。制御回路１１は、第１実施形態の同期型半導体記憶装置の動作を全体的に制御し、各部に制御信号を送出する。制御回路１１のコマンドデコーダ１４は、入力される外部コマンドを判別してコマンド種別に応じたコマンド信号を出力する。また、制御回路１１のモードレジスタ１５（本発明のレイテンシ設定手段）は、同期型半導体記憶装置に対して設定可能な動作モードを保持する役割を有する。なお、制御回路１１に対して外部から入力される各種制御信号（行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）の組合せパターンに対応して外部コマンドが規定されている。
【００２８】
クロックジェネレータ１３は、入力される外部クロックＣＬＫに基づいて、外部クロックＣＬＫを２分周した２つの内部クロックとしての正相クロックＣＬＫ０及び逆相クロックＣＬＫ１を生成する。正相クロックＣＬＫ０と逆相クロックＣＬＫ１は互いに位相が相補関係にある。外部クロックＣＬＫの周期ｔＣＫに対して、正相クロックＣＬＫ０及び逆相クロックＣＬＫ１は、２倍の周期２ｔＣＫを有している。図１に示すように、クロックジェネレータ１３からは、メモリアレイ１０、制御回路１１、レイテンシカウンタ部１２のそれぞれに対し、動作タイミングを制御するために正相クロックＣＬＫ０及び逆相クロックＣＬＫ１が送出される。外部クロックＣＬＫの有効性は、クロックジェネレータ１３に入力されるクロックイネーブル信号ＣＫＥに基づき判別される。
【００２９】
第１実施形態の同期型半導体記憶装置において、レイテンシカウンタ部１２は、外部コマンドが規定する動作に応じて設定されたレイテンシ（クロックサイクル数）を正相クロックＣＬＫ０又は逆相クロックＣＬＫ１に同期してカウントするための回路である。入力コマンドラッチ部１６（本発明の入力コマンド回路）は、コマンドデコーダ１４からの入力コマンド信号を、正相クロックＣＬＫ０又は逆相クロックＣＬＫ１で取り込んでラッチし、２系統のコマンド信号をレイテンシカウンタ部１２に出力する。出力コマンドラッチ部１７は、レイテンシカウンタ部１２によりレイテンシをカウントされた信号を受け取ってラッチし、出力コマンド信号として出力する。なお、レイテンシカウンタ部１２には、入力コマンド信号に設定された動作期間に応じて正相クロックＣＬＫ０及び逆相クロックＣＬＫ１を制御するクロック制御回路（図１では不図示）が付随するが、詳しくは後述する。
【００３０】
同期型半導体記憶装置の動作に応じたレイテンシは、外部からの設定によって予めモードレジスタ１５に保持されている。例えば、リードコマンドに応じたデータ出力のタイミングを規定するＣＡＳレイテンシや、ライトコマンドに応じたデータ入力のタイミングを規定するライトレイテンシなどがある。これらのレイテンシは、モードレジスタ１５に対する設定コマンドにより、所定の範囲内で任意の値を選択的に設定可能となっている。よって、レイテンシカウンタ部１２においてカウントすべきクロックサイクル数は、レイテンシの種別と設定可能な範囲に応じて可変に制御する必要がある。レイテンシカウンタ部１２の具体的な構成及び動作の詳細は後述する。
【００３１】
なお、図１では１つのレイテンシカウンタ部１２のみを示しているが、一般的にはコマンド種別等に応じた複数のレイテンシカウンタ部１２が設けられる。また、２つのレイテンシカウンタ部１２を縦続接続し、２つの異なるレイテンシを加算したレイテンシをカウント可能な構成としてもよい。例えば、上述のＣＡＳレイテンシ（ＣＬ）用のレイテンシカウンタ部１２を、アディティブレイテンシ（ＡＬ）用のレイテンシカウンタ部１２に縦続接続することで、リードレイテンシ（ＲＬ＝ＡＬ＋ＣＬ）をカウント可能な構成を挙げることができる。
【００３２】
次に、第１実施形態のレイテンシカウンタ部１２の具体的な構成例について説明する。図２には、図１の構成のうちレイテンシカウンタ部１２及び出力コマンドラッチ部１７と、レイテンシカウンタ部１２に付随するクロック制御回路１８とを含む範囲の構成例を示している。また、図３には、図１の構成のうち入力コマンドラッチ部１６の構成例を示している。図２に示すレイテンシカウンタ部１２は、最小のレイテンシ３から最大のレイテンシ１１の範囲内で９段階のレイテンシ３〜１１を任意にカウントすることができる。
【００３３】
まず、図３に示すように、レイテンシカウンタ部１２の前段の入力コマンドラッチ部１６は、Ｄフリップフロップ６１、６２と、ＯＲゲート６３と、バースト検知カウンタ６４とにより構成される。コマンドデコーダ１４から出力される入力コマンド信号ＣＭＤｉｎは、それぞれのＤフリップフロップ６１、６２に入力される。一方のＤフリップフロップ６１は、正相クロックＣＬＫ０のエッジに同期して入力コマンド信号ＣＭＤｉｎをラッチし、正相コマンド信号ＣＭＤ０を出力する。他方のＤフリップフロップ６２は、逆相クロックＣＬＫ１のエッジに同期して入力コマンド信号ＣＭＤｉｎをラッチし、逆相コマンド信号ＣＭＤ１を出力する。これらの正相コマンド信号ＣＭＤ０及び逆相コマンド信号ＣＭＤ１は、レイテンシカウンタ部１２に入力される。
【００３４】
ＯＲゲート６３は、上記の正相コマンド信号ＣＭＤ０及び逆相コマンド信号ＣＭＤ１を入力して、そのＯＲ出力がバースト検知カウンタ６４に入力される。バースト検知カウンタ６４は、入力コマンド信号ＣＭＤｉｎのバースト動作に対応する所定の動作期間だけ活性化されるバースト検知信号ＳＢＤ（本発明の状態信号）を出力する。入力コマンド信号ＣＭＤｉｎの動作期間に対応するバースト検知信号ＳＢＤのパルスの条件は、半導体記憶装置に入力されるリードコマンドやライトコマンド等の外部コマンドに対応してモードレジスタ１５に保持されるレイテンシに依存して定められる。バースト検知カウンタ６４から出力されるバースト検知信号ＳＢＤはクロック制御回路１８に供給され、後述のクロック制御に用いられる。
【００３５】
図２に示すように、クロック制御回路１８は、正相側と逆相側のそれぞれに対称的に設けられ、Ｄフリップフロップ８１（８３）とＡＮＤゲート８２（８４）により構成される。正相側のＤフリップフロップ８１は、正相クロックＣＬＫ０のエッジに同期してバースト検知信号ＳＢＤをラッチし、信号ＳＹを出力する。正相側のＡＮＤゲート８２は、信号ＳＹ及び正相クロックＣＬＫ０を入力し、両者の論理積を正相制御クロックＣＬＫ＿Ｃ０として出力する。一方、逆相側のＤフリップフロップ８３は、逆相クロックＣＬＫ１のエッジに同期してバースト検知信号ＳＢＤをラッチし、信号Ｓｙを出力する。逆相側のＡＮＤゲート８４は、信号Ｓｙ及び逆相クロックＣＬＫ１を入力し、両者の論理積を逆相制御クロックＣＬＫ＿Ｃ１として出力する。従って、正相制御クロックＣＬＫ＿Ｃ０と逆相制御クロックＣＬＫ＿Ｃ１は、バースト検知信号ＳＢＤが活性化されている間は、それぞれ正相クロックＣＬＫ０と逆相クロックＣＬＫ１と同様に動作し、それ以外の期間は停止するように制御される。
【００３６】
レイテンシカウンタ部１２は、複数のラッチ回路としてのＤフリップフロップ２１〜２５、３１〜３５と、セレクタ回路としてのセレクタ４１〜４４と、ＯＲゲート５１、５２とにより構成される。なお、図２の上側のＤフリップフロップ２１〜２５及びＯＲゲート５１は、本発明の第１のカウンタ回路として機能し、図２の下側のＤフリップフロップ３１〜３５及びＯＲゲート５２は、本発明の第２のカウンタ回路として機能する。
【００３７】
図２の構成において、正相コマンド信号ＣＭＤ０はＤフリップフロップ２１に入力され、逆相コマンドＣＭＤ１はＤフリップフロップ３１に入力される。正相側の３段のカウンタを構成するＤフリップフロップ２１〜２３のうち、初段のＤフリップフロップ２１は正相クロックＣＬＫ０のエッジに同期し、後続の各Ｄフリップフロップ２２、２３は正相制御クロックＣＬＫ＿Ｃ０のエッジに同期する。同様に、逆相側の３段のカウンタを構成するＤフリップフロップ３１〜３３のうち、初段のＤフリップフロップ３１は逆相クロックＣＬＫ１のエッジに同期し、後続のＤフリップフロップ３２、３３は逆相制御クロックＣＬＫ＿Ｃ１のエッジに同期する。
【００３８】
４つのセレクタ４１〜４４は、設定されたレイテンシに応じてレイテンシカウンタ部１２の信号経路を切り替え制御する役割がある。それぞれのセレクタ４１〜４４に対しては、信号経路を設定するための制御信号（不図示）が個別に供給される。セレクタ４１には、正相コマンド信号ＣＭＤ０と、正相側の３段のＤフリップフロップ２１、２２、２３から出力される信号ＳＡ、ＳＢ、ＳＣと、逆相コマンド信号ＣＭＤ１が入力され、選択された信号経路に対応する信号Ｓ１を出力する。セレクタ４２には、正相コマンド信号ＣＭＤ０と、上記の各信号ＳＡ、ＳＢ、ＳＣが入力され、選択された信号経路に対応する信号Ｓ２を出力する。一方、セレクタ４３には、逆相コマンド信号ＣＭＤ１と、逆相側の３段のＤフリップフロップ３１、３２、３３から出力される信号Ｓａ、Ｓｂ、Ｓｃと、正相コマンド信号ＣＭＤ０が入力され、選択された信号経路に対応する信号Ｓ３を出力する。セレクタ４４には、逆相コマンド信号ＣＭＤ１と、上記の各信号Ｓａ、Ｓｂ，Ｓｃが入力され、選択された信号経路に対応する信号Ｓ４を出力する。
【００３９】
Ｄフリップフロップ２４は、インバータ２段を介して整形されたノードＮｄ０における正相クロックＣＬＫ０の立ち下がりエッジに同期して、逆相側のセレクタ４４の信号Ｓ４をラッチし、信号ＳＤを出力する。ＯＲゲート５１は、正相側のセレクタ４１の信号Ｓ１と、Ｄフリップフロップ２４から出力される信号ＳＤとの論理和である信号ＯＲ０を出力する。正相側のＤフリップフロップ２５は、上記のノードＮｄ０における正相クロックＣＬＫ０のエッジに同期して信号ＯＲ０をラッチし、信号ＳＥを出力する。
【００４０】
Ｄフリップフロップ３４は、インバータ２段を介して整形されたノードＮｄ１における逆相クロックＣＬＫ１の立ち下がりエッジに同期して、正相側のセレクタ４２の信号Ｓ２をラッチし、信号Ｓｄを出力する。ＯＲゲート５２は、逆相側のセレクタ４３の信号Ｓ３と、Ｄフリップフロップ３４から出力される信号Ｓｄとの論理和である信号ＯＲ１を出力する。逆相側のＤフリップフロップ３５は、上記のノードＮｄ１における逆相クロックＣＬＫ１のエッジに同期して信号ＯＲ１をラッチし、信号Ｓｅを出力する。
【００４１】
レイテンシカウンタ部１２の後段の出力コマンドラッチ部１７は、Ｄフリップフロップ７１、７２と、ＯＲゲート７３とにより構成される。レイテンシカウンタ部１２の一方のＤフリップフロップ２５から出力される信号ＳＥは、第１のカウンタ回路の最終段としてのＤフリップフロップ７１に入力され、レイテンシカウンタ部１２の他方のＤフリップフロップ３５から出力される信号Ｓｅは、第２のカウンタ回路の最終段としてのＤフリップフロップ７２に入力される。
【００４２】
Ｄフリップフロップ７１は、正相制御クロックＣＬＫ＿Ｃ０のエッジに同期して信号ＳＥをラッチし、信号ＳＸを出力する。Ｄフリップフロップ７２は、逆相制御クロックＣＬＫ＿Ｃ１のエッジに同期して信号Ｓｅをラッチし、信号Ｓｘを出力する。ＯＲゲート７３は、Ｄフリップフロップ７１、７２から出力される各信号ＳＸ、Ｓｘの論理和を取り、出力コマンド信号ＣＭＤｏｕｔとして出力する。後述するように、この出力コマンド信号ＣＭＤｏｕｔは、入力コマンド信号ＣＭＤｉｎに対し、設定されたレイテンシがカウントされた信号として用いられる。
【００４３】
第１実施形態におけるレイテンシのカウント動作について図４〜図６を参照して説明する。図４は、偶数レイテンシ４の設定時の動作波形の例であり、図５は、奇数レイテンシ５の設定時の動作波形の例であり、図６は、最小の奇数レイテンシ３の設定時の動作波形の例である。なお、図４〜図６の最上部に、周期ｔＣＫの外部クロックＣＬＫの各サイクルＴ０〜Ｔ１９を示している。正相クロックＣＬＫ０及び逆相クロックＣＬＫ１は、外部クロックＣＬＫの２倍の周期２ｔＣＫを有している。
【００４４】
まず、図４を用いて偶数レイテンシ４が設定されている場合のカウント動作を説明する。図４に示すように、入力コマンド信号ＣＭＤｉｎに対し、正相クロックＣＬＫ０によりサイクルＴ０で取り込まれた正相コマンド信号ＣＭＤ０が入力されるものとする。正相コマンド信号ＣＭＤ０は、２ｔＣＫの期間だけハイを保つパルスである。そして、セレクタ４１において、偶数レイテンシ４に対応する制御信号によりコマンド信号ＣＭＤ０の信号経路が選択される結果、信号Ｓ１が立ち上がる。信号Ｓ１はＯＲゲート５１に入力され、信号ＯＲ０が信号Ｓ１から若干遅れたタイミングで立ち上がる。
【００４５】
一方、入力コマンド信号ＣＭＤｉｎが入力コマンドラッチ部１６に入力されると、バースト検知カウンタ６４により、所定のタイミングでハイレベルとなるバースト検知信号ＳＢＤが出力される。バースト検知信号ＳＢＤのパルスが立ち上がると、次に逆相クロックＣＬＫ１が立ち上がるサイクルＴ３で逆相制御クロックＣＬＫ＿Ｃ１が起動するととともに、次に正相クロックＣＬＫ０が立ち上がるサイクルＴ４において、正相制御クロックＣＬＫ＿Ｃ０が起動する。
【００４６】
信号ＯＲ０はＤフリップフロップ２５に入力され、サイクルＴ２の正相クロックＣＬＫ０の立ち上がりエッジで信号ＳＥが立ち上がる。さらに、信号ＳＥが出力コマンドラッチ部１７のＤフリップフロップ７１に入力され、サイクルＴ４における正相制御クロックＣＬＫ＿Ｃ０の立ち上がりエッジで信号ＳＸが立ち上がる。最後に、信号ＳＸがＯＲゲート７３に入力され、信号ＳＸから若干遅れたタイミングで出力コマンド信号ＣＭＤｏｕｔが立ち上がる。
【００４７】
一方、入力コマンド信号ＣＭＤｉｎに連動してサイクルＴ２でコマンド信号ＣＭＤ０が立ち下がった後は、上記と同様の信号経路を経由し、最終的にサイクルＴ６で出力コマンド信号ＣＭＤｏｕｔが立ち下がる。このように、図４のカウント動作において、正相クロックＣＬＫ０により入力コマンド信号ＣＭＤｉｎを取り込んだ後、４周期分遅れた出力コマンド信号ＣＭＤｏｕｔが生成されるので、偶数レイテンシ４がカウントされることになる。
【００４８】
なお、サイクルＴ１４において、バースト検知信号ＳＢＤが立ち下がると、次のサイクルＴ１５において、正相制御クロックＣＬＫ＿Ｃ０及び逆相制御クロックＣＬＫ＿Ｃ１がともに停止する。従って、図２の構成において、正相制御クロックＣＬＫ＿Ｃ０が印加されるＤフリップフロップ２２、２３、７１と、逆相制御クロックＣＬＫ＿Ｃ１が印加されるＤフリップフロップ３２、３３、７２は、これ以降再びバースト検知信号ＳＢＤが立ち上がるまで動作が停止する。よって、第１実施形態の６個分のＤフリップフロップについては短期的に電流が流れるだけであり、消費電流を大幅に低減可能となる。
【００４９】
次に、図５を用いて奇数レイテンシ５が設定されている場合のカウント動作を説明する。図５において、外部クロックＣＬＫ、正相クロックＣＬＫ０、逆相クロックＣＬＫ１、入力コマンド信号ＣＭＤｉｎ、正相コマンド信号ＣＭＤ０の各動作波形については、図４の場合と同様である。一方、奇数レイテンシ５の場合は信号経路が異なり、セレクタ４２において、奇数レイテンシ５に対応する制御信号により正相コマンド信号ＣＭＤ０の信号経路が選択される結果、信号Ｓ２が立ち上がる。これにより、信号経路が正相側から逆相側に遷移し、信号Ｓ２は逆相側のＤフリップフロップ３４を経由してＯＲゲート５２に達し、サイクルＴ１で信号ＯＲ１が立ち上がる。
【００５０】
バースト検知信号ＳＢＤのパルスについては、図４と同じタイミングで立ち上がるが、レイテンシが増えた分だけパルス幅が長くなっている。上述の信号ＯＲ１はＤフリップフロップ３５に入力され、サイクルＴ３の逆相クロックＣＬＫ１の立ち上がりエッジで信号Ｓｅが立ち上がる。さらに、信号Ｓｅが出力コマンドラッチ部１７のＤフリップフロップ７２に入力され、サイクルＴ５の逆相制御クロックＣＬＫ＿Ｃ１の立ち上がりエッジで信号Ｓｘが立ち上がる。最後に、信号ＳｘがＯＲゲート７３に入力され、信号Ｓｘから若干遅れたタイミングで出力コマンド信号ＣＭＤｏｕｔが立ち上がる。
【００５１】
一方、入力コマンド信号ＣＭＤｉｎに連動してサイクルＴ２で正相コマンド信号ＣＭＤ０が立ち下がった後は、上記と同様の信号経路を経由し、最終的にサイクルＴ７で出力コマンド信号ＣＭＤｏｕｔが立ち下がる。このように、図５のカウント動作において、正相クロックＣＬＫ０により入力コマンド信号ＣＭＤｉｎを取り込んだ後、５周期分遅れた出力コマンド信号ＣＭＤｏｕｔが生成されるので、奇数レイテンシ５がカウントされることになる。
【００５２】
なお、サイクルＴ１６においてバースト検知信号ＳＢＤが立ち下がった後は、図４の場合と同様、正相制御クロックＣＬＫ＿Ｃ０及び逆相制御クロックＣＬＫ＿Ｃ１がともに停止する。よって、図５のカウント動作においても、図４のカウント動作と同様の消費電流の低減効果がある。
【００５３】
次に、図６を用いて最小の奇数レイテンシ３が設定されている場合のカウント動作を説明する。図６において、外部クロックＣＬＫ、正相クロックＣＬＫ０、逆相クロックＣＬＫ１、入力コマンド信号ＣＭＤｉｎ、正相コマンド信号ＣＭＤ０の各動作波形については、図４及び図５の場合と同様である。最小の奇数レイテンシ３に対しては、上述の奇数レイテンシ５とは異なり、正相コマンド信号ＣＭＤ０が逆相側のセレクタ４３を介して遷移する信号経路が用いられる。奇数レイテンシ３に対応する制御信号により、正相コマンド信号ＣＭＤ０の信号経路がセレクタ４３により選択される結果、サイクルＴ０で信号Ｓ３が立ち上がる。信号Ｓ３はＯＲゲート５２に入力され、信号Ｓ３から若干遅れたタイミングで信号ＯＲ１が立ち上がる。
【００５４】
バースト検知信号ＳＢＤのパルスについては、図４及び図５と同じタイミングで立ち上がるが、レイテンシが小さい分だけパルス幅が短くなっている。上述の信号ＯＲ１はＤフリップフロップ３５に入力され、サイクルＴ１の逆相クロックＣＬＫ１の立ち上がりエッジで信号Ｓｅが立ち上がる。ここで、図６を図５と比較すると、ＯＲゲート５２の前段のＤフリップフロップ３４がバイパスされているため信号ＯＲ１の立ち上がりタイミングが早くなり、その結果、信号Ｓｅが逆相クロックＣＬＫ１の１周期分だけ早く立ち上がることがわかる。
【００５５】
それ以降、Ｄフリップフロップ３５と出力コマンドラッチ部１７のＤフリップフロップ７２及びＯＲゲート７３については、図５の動作波形から２周期分だけ先行した動作となる。その結果、図６のカウント動作において、正相クロックＣＬＫ０により入力コマンド信号ＣＭＤｉｎを取り込んだ後、３周期分遅れた出力コマンド信号ＣＭＤｏｕｔが生成されるので、奇数レイテンシ３がカウントされることになる。
【００５６】
以上のように、偶数レイテンシ４及び奇数レイテンシ５、３がそれぞれ設定されている場合のカウント動作を説明したが、それ以外のレイテンシのカウント動作についても、信号経路の設定変更により対応可能である。ここで、図７を参照して、レイテンシ３〜１１をカウントする場合の信号経路の設定について説明する。図７では、図２の構成において正相コマンド信号ＣＭＤ０が入力されたとき、レイテンシ３〜１１のそれぞれに対応して設定される信号経路を表している。なお、各々の信号経路は、図２の各構成要素の信号名を順番に付加して示している。
【００５７】
図７のレイテンシ３〜５については、図４〜図６を用いて説明した通りである。一方、偶数レイテンシ６、８、１０は、上述の偶数レイテンシ４に対し、Ｄフリップフロップ２１、２２、２３を順次伝送させて信号ＳＡ、ＳＢ、ＳＣを選択的にセレクタ４１に伝送させるように信号経路が構成される。また、奇数レイテンシ７、９、１１は、上述の奇数レイテンシ５に対し、Ｄフリップフロップ２１、２２、２３を順次伝送させて信号ＳＡ、ＳＢ、ＳＣを選択的にセレクタ４２に伝送させて逆相側に遷移させるように信号経路が構成される。また、図７において、セレクタ４３を経由して信号経路が構成されるのは奇数レイテンシ３の場合のみであることがわかる。なお、逆相側におけるカウント動作については、逆相コマンド信号ＣＭＤ１が入力されたときに、図２において上下が対称的となる信号経路が構成される状態を考えればよい。
【００５８】
以上説明したように、第１実施形態の同期型半導体記憶装置によれば、外部クロックＣＬＫの２倍の周期の内部クロック（正相クロックＣＬＫ０及び逆相クロックＣＬＫ１）に加えて、各コマンド信号ＣＭＤ０、ＣＭＤ１の動作期間に応じて起動及び停止が制御される正相制御クロックＣＬＫ＿Ｃ０及び逆相制御クロックＣＬＫ＿Ｃ１を用いてカウント動作を行うようにしたので、従来の構成に比べて消費電流を低減可能となる。すなわち、バースト検知信号ＳＢＤが活性化されないときは、Ｄフリップフロップ２２、２３、７１、３２、３３、７２が動作しないので、その間の消費電流は確実に減少する。この場合、動作タイミングが厳しいＤフリップフロップ２１、２４、２５、３１、３４、３５には、遅延がない正相クロックＣＬＫ０又は逆相クロックＣＬＫ１が印加されるので、適切な動作マージンを確保することができる。
【００５９】
（第２実施形態）
次に、第２実施形態の同期型半導体記憶装置について説明する。第２実施形態の同期型半導体記憶装置の要部構成は、図１のブロック図と共通するので説明を省略する。第２実施形態では、図２の構成のうちレイテンシカウンタ部１２及びクロック制御回路１８の構成については、第２実施形態において変更されているので、以下、それぞれレイテンシカウンタ部１２ａ及びクロック制御回路１８ａと表記する。
【００６０】
図８は、第２実施形態の構成のうちレイテンシカウンタ部１２ａ、出力コマンドラッチ部１７と、クロック制御回路１８ａとを含む範囲の構成例を示している。図８に示すレイテンシカウンタ部１２ａは、第１実施形態と同様、最小のレイテンシ３から最大のレイテンシ１１の範囲内で９段階のレイテンシ３〜１１を任意にカウントすることができる。なお、第２実施形態の入力コマンドラッチ部１６については、第１実施形態の図３と同様に構成される。
【００６１】
クロック制御回路１８ａは、正相側と逆相側のそれぞれに同様に設けられ、遅延素子１０１（１１１）と、ＯＲゲート１０２（１１２）と、ＯＲゲート１０３（１１３）と、Ｄフリップフロップ１０４（１１４）と、ＡＮＤゲート１０５（１１５）により構成される。正相（逆相）コマンド信号ＣＭＤ０（ＣＭＤ１）は遅延素子１０１（１１１）に入力されて所定時間だけ遅延された遅延コマンド信号ＤＬ０（ＤＬ１）が得られる。ＯＲゲート１０２（１１２）には、遅延コマンド信号ＤＬ０（ＤＬ１）とバースト検知信号ＳＢＤが入力される。
【００６２】
正相側において、ＯＲゲート１０３には、ＯＲゲート１０２の出力信号と逆相コマンド信号ＣＭＤ１が入力される。そして、Ｄフリップフロップ１０４は、正相クロックＣＬＫ０のエッジに同期してＯＲゲート１０３の出力信号をラッチし、信号ＳＹ’を出力する。ＡＮＤゲート１０５は、信号ＳＹ’及び正相クロックＣＬＫ０を入力し、両者の論理積を正相制御クロックＣＬＫ＿Ｃ０として出力する。一方、逆相側において、ＯＲゲート１１３には、ＯＲゲート１１２の出力信号と正相コマンド信号ＣＭＤ０が入力される。そして、Ｄフリップフロップ１１４は、逆相クロックＣＬＫ１のエッジに同期してＯＲゲート１１３の出力信号をラッチし、信号Ｓｙ’を出力する。ＡＮＤゲート１１５は、信号Ｓｙ’及び逆相クロックＣＬＫ１を入力し、両者の論理積を逆相制御クロックＣＬＫ＿Ｃ１として出力する。このように、第２実施形態では、正相側のクロック制御回路１８ａにおいて逆相コマンド信号ＣＭＤ１を用いて制御を行い、逆相側のクロック制御回路１８ａにおいて正相コマンド信号ＣＭＤ０用いて制御を行う点が特徴的である。
【００６３】
レイテンシカウンタ部１２ａは、Ｄフリップフロップ２１〜２５、３１〜３５と、セレクタ４１〜４４と、ＯＲゲート５１、５２とにより構成される。従って、レイテンシカウンタ部１２ａにおいて、基本的な構成は第１実施形態の図２と同様であるので、以下では異なる点を説明する。第２実施形態においては、各Ｄフリップフロップ２１〜２５、３１〜３５に対して印加されるクロックが第１実施形態とは異なっている。
【００６４】
すなわち、正相側のＤフリップフロップ２１〜２５にはいずれも正相制御クロックＣＬＫ＿Ｃ０が印加されるとともに、逆相側のＤフリップフロップ３１〜３５にはいずれも逆相制御クロックＣＬＫ＿Ｃ１が印加される。よって、第２実施形態では、正相クロックＣＬＫ０あるいは逆相クロックＣＬＫ１が印加されるＤフリップフロップは存在しない。かかる構成は、後述するように、消費電流のさらなる低減を目的としたものである。
【００６５】
第２実施形態におけるレイテンシのカウント動作について図９〜図１２を参照して説明する。図９は、偶数レイテンシ４の設定時の動作波形の例であり、図１０は、奇数レイテンシ５の設定時の動作波形の例であり、図１１は、偶数レイテンシ６の設定時の動作波形の例であり、図１２は、最小の奇数レイテンシ３の設定時の動作波形の例である。図９〜図１２において、外部クロックＣＬＫ、正相クロックＣＬＫ０、逆相クロックＣＬＫ１、入力コマンド信号ＣＭＤｉｎ、正相コマンド信号ＣＭＤ０については、第１実施形態の図４〜図６の場合と同様の動作波形であり、その説明を省略する。
【００６６】
まず、図９を用いて偶数レイテンシ４が設定されている場合のカウント動作を説明する。図９に示すように、正相コマンド信号ＣＭＤ０に基づき、クロック制御回路１８ａの遅延素子１０１を介して遅延された遅延コマンド信号ＤＬ０が得られる。そして、ＯＲゲート１０２の出力信号と、図４と同様のパルスであるバースト検知信号ＳＢＤがＯＲゲート１０３の一端に入力される。ＯＲゲート１０３の他端に入力される逆相コマンド信号ＣＭＤ１は活性化されないので、遅延コマンド信号ＤＬ０がＯＲゲート１０３を介してＤフリップフロップ１０４にラッチされる。その後、ＡＮＤゲート１０５を経由して、次に正相クロックＣＬＫ０が立ち上がるサイクルＴ２で正相制御クロックＣＬＫ＿Ｃ０が起動する。
【００６７】
一方、正相コマンド信号ＣＭＤ０は、逆相側のクロック制御回路１８ａのＯＲゲート１１３の一端にも入力される。このとき、逆相コマンド信号ＣＭＤ１は活性化されない状態にあるので、ＯＲゲート１１３の出力信号は正相コマンド信号ＣＭＤ０に依存して変化する。よって、次に逆相クロックＣＬＫ１が立ち上がるサイクルＴ１で、正相コマンド信号ＣＭＤ０がＤフリップフロップ１１４にラッチされた後、ＡＮＤゲート１１５を介して逆相制御クロックＣＬＫ＿Ｃ１が起動する。
【００６８】
その後、バースト検知信号ＳＢＤ、信号Ｓ１、信号ＯＲ０、信号ＳＸ、出力コマンド信号ＣＭＤｏｕｔの各動作波形と信号経路の制御に関しては、第１実施形態の図４と同様になるので説明を省略する。また、信号ＳＥに関しては、第２実施形態のＤフリップフロップ２５が正相制御クロックＣＬＫに同期してラッチされるので、第１実施形態とは若干タイミングが異なるが、最終的なカウント動作に影響を与えない。このように、図９のカウント動作により、図４の場合と同様、偶数レイテンシ４をカウントすることができる。
【００６９】
次に、図１０を用いて奇数レイテンシ５が設定されている場合のカウント動作を説明する。図１０において、外部クロックＣＬＫ、正相クロックＣＬＫ０、逆相クロックＣＬＫ１、入力コマンド信号ＣＭＤｉｎ、正相コマンド信号ＣＭＤ０、遅延コマンド信号ＤＬ０の各動作波形については、図９の場合と同様である。また、信号経路の選択とバースト検知信号ＳＢＤについては、第１実施形態の場合（図５）と同様に制御される。正相制御クロックＣＬＫ＿Ｃ０及び逆相制御クロックＣＬＫ＿Ｃ１は、バースト検知信号ＳＢＤのパルス幅に連動して、図９に比べて２ｔＣＫ相当の波形が付加される。
【００７０】
正相コマンド信号ＣＭＤ０は、上述の信号経路の制御に応じてセレクタ４２に入力され、信号Ｓ２が立ち上がる。これにより、信号経路が正相側から逆相側に遷移し、信号Ｓ２は逆相側のＤフリップフロップ３４を経由してＯＲゲート５２に達し、サイクルＴ１で信号ＯＲ１が立ち上がる。信号ＯＲ１はＤフリップフロップ３５に入力され、サイクルＴ３の逆相制御クロックＣＬＫ＿Ｃ１の立ち上がりエッジで信号Ｓｅが立ち上がる。これ以降、出力コマンドラッチ部１７における信号Ｓｘと出力コマンド信号ＣＭＤｏｕｔの動作波形については、第１実施形態の図５と同様である。このように、図１０のカウント動作により、図５の場合と同様、奇数レイテンシ５をカウントすることができる。
【００７１】
次に、図１１を用いて偶数レイテンシ６が設定されている場合のカウント動作を説明する。図１１において、外部クロックＣＬＫ、正相クロックＣＬＫ０、逆相クロックＣＬＫ１、入力コマンド信号ＣＭＤｉｎ、正相コマンド信号ＣＭＤ０、遅延コマンド信号ＤＬ０の各動作波形については、図９及び図１０の場合と同様である。一方、偶数レイテンシ６の場合は信号経路が異なり、セレクタ４１において、偶数レイテンシ６に対応する制御信号によりＤフリップフロップ２１の信号ＳＡの信号経路が選択される。よって、正相コマンド信号ＣＭＤ０がＤフリップフロップ２１によりラッチされた、サイクルＴ２で信号ＳＡが立ちあがる。
【００７２】
その後、信号Ｓ１、信号ＯＲ０、信号ＳＸ、出力コマンド信号ＣＭＤｏｕｔについては、図９に対して外部クロックＣＬＫの２周期分だけ遅れた動作波形を想定すればよい。また、バースト検知信号ＳＢＤ、正相制御クロックＣＬＫ＿Ｃ０、逆相制御クロックＣＬＫ＿Ｃ１については、図９に比べて２ｔＣＫ相当分の波形が付加される。このように、図１１のカウント動作により、偶数レイテンシ６をカウントすることができる。
【００７３】
次に、図１２を用いて最小の奇数レイテンシ３が設定されている場合のカウント動作を説明する。図１２において、外部クロックＣＬＫ、正相クロックＣＬＫ０、逆相クロックＣＬＫ１、入力コマンド信号ＣＭＤｉｎ、正相コマンド信号ＣＭＤ０、遅延コマンド信号ＤＬ０の各動作波形については、図９〜図１１の場合と同様である。一方、最小の奇数レイテンシ３の場合の信号経路は、第１実施形態の図６の場合と同様、正相コマンド信号ＣＭＤ０が逆相側のセレクタ４３を介して遷移する信号経路が用いられる。セレクタ４３では、正相コマンド信号ＣＭＤ０の信号経路が選択され、サイクルＴ０で信号Ｓ３が立ち上がる。信号Ｓ３はＯＲゲート５２に入力され、信号Ｓ３から若干遅れたタイミングで信号ＯＲ１が立ち上がる。
【００７４】
その後、信号Ｓｘ、出力コマンド信号ＣＭＤｏｕｔについては、図１０に対して外部クロックＣＬＫの２周期分だけ先行した動作波形を想定すればよい。また、バースト検知信号ＳＢＤ、正相制御クロックＣＬＫ＿Ｃ０、逆相制御クロックＣＬＫ＿Ｃ１については、図１０に比べて４ｔＣＫ相当分だけ波形が短縮される。このように、図１２のカウント動作により、最小の奇数レイテンシ３をカウントすることができる。
【００７５】
ここで、最小の奇数レイテンシ３の場合、正相コマンド信号ＣＭＤ０がレイテンシカウンタ部１２ａに入力された後に最初にラッチされるのは、信号経路の遷移後のＤフリップフロップ３５である。このとき、サイクルＴ１でＤフリップフロップ３５のラッチタイミングが保証されないと、それ以降のカウント動作に不具合が生じる。第２実施形態のクロック制御回路１８ａの構成を採用することにより、正相コマンド信号ＣＭＤ０を用いて逆相制御クロックＣＬＫ＿Ｃ１をサイクルＴ１から起動できるので、最小の奇数レイテンシ３に対しても十分な動作マージンを確保することができる。
【００７６】
第２実施形態において、上記のレイテンシ以外のカウント動作については、第１実施形態の図７と同様の信号経路を設定することにより対応可能である。また、逆相側におけるカウント動作についても、第１実施形態と同様、逆相コマンド信号ＣＭＤ１が入力されたときに、図８において上下が対称的となる信号経路が構成される状態を考えればよい。
【００７７】
以上説明したように、第２実施形態の同期型半導体記憶装置によれば、カウンタ動作に用いるＤフリップフロップ２１〜２５、３１〜３５、７１、７２の全てに対し、正相制御クロックＣＬＫ＿Ｃ０又は逆相制御クロックＣＬＫ＿Ｃ１を印加するよう構成したので、第１実施形態よりも一層消費電流を低減可能となる。すなわち、バースト検知信号ＳＢＤが活性化されないときは、上記のＤフリップフロップが全て動作しないので、消費電流の低減効果が向上する。そして、正相側のクロック制御回路１８ａでは、遅延素子１０１により正相コマンド信号ＣＭＤ０を遅延させた遅延信号ＤＬ０と、逆相コマンド信号ＣＭＤ１とに基づきクロック制御を行い、さらに逆相側のクロック制御回路１８ａでも対称的なクロック制御を行うので、信号経路の遷移直後の動作タイミングを保証でき、カウント動作の動作マージンを十分に確保することができる。
【００７８】
（変形例）
次に、第１及び第２実施形態の同期型半導体記憶装置の変形例について説明する。本変形例は、第１及び第２実施形態の入力コマンドラッチ部１６（図３）に含まれるバースト検知カウンタ６４の具体的構成に関するものである。図１３は、第１の変形例に係るバースト検知カウンタ２００の構成を示すとともに、図１４は、第２の変形例に係るバースト検知カウンタ３００の構成を示している。図１３及び図１４においては、図３のＯＲゲート６３のＯＲ出力を入力コマンド信号ＣＭＤｉｎ′として表している。また、図１４のバースト検知カウンタ３００は、図３では示されない出力コマンド信号ＣＭＤｏｕｔが入力される点が特徴的である。
【００７９】
第１の変形例に係るバースト検知カウンタ２００は、図１３に示すように、Ｎ個のＤフリップフロップ２０１と、ＯＲ回路部２０２により構成されている。Ｎ個のＤフリップフロップ２０１は、初段からＮ段目までＤフリップフロップ２０１（１）、２０１（２）〜２０１（Ｎ）を縦続接続したものである。初段のＤフリップフロップ２０１（１）には入力コマンド信号ＣＭＤｉｎ′が入力され、外部クロックＣＬＫのエッジに同期して各段のＤフリップフロップ２０１（１）〜２０１（Ｎ）を順次シフトされていく。ＯＲ回路部２０２は、入力コマンド信号ＣＭＤｉｎ′及び各段のＤフリップフロップ２０１（１）〜２０１（Ｎ）のそれぞれの出力を入力して論理和を取り、バースト検知信号ＳＢＤを出力する。
【００８０】
図１３において、Ｄフリップフロップ２０１（１）〜２０１（Ｎ）の段数Ｎは、バースト期間に応じて設定される。よって、図１３のバースト検知カウンタ２００により出力されるバースト検知信号ＳＢＤは、入力コマンド信号ＣＭＤｉｎ′によって活性化され、バースト期間に相当するサイクル数をカウントした後に非活性化される。例えば、複数のコマンドに対応する入力コマンド信号ＣＭＤｉｎ′が連続して入力された場合、バースト検知信号ＳＢＤは、最初のコマンド入力によって活性化され、その状態を最後のコマンド入力まで保ってバースト期間に相当するサイクル数をカウントした後に非活性化される。
【００８１】
一方、第２の変形例に係るバースト検知カウンタ３００は、図１４に示すように、コマンドカウンタ３０１と、バーストエンドカウンタ３０２と、比較回路３０３と、ＡＮＤゲート３０４と、ＲＳラッチ３０５とにより構成されている。コマンドカウンタ３０１は、上述の入力コマンド信号ＣＭＤｉｎ′を入力して、そのパルス数をカウントし、バーストエンドカウンタ３０２は、出力コマンド信号ＣＭＤｏｕｔを入力して、そのパルス数をカウントする。そして、比較回路３０３は、コマンドカウンタ３０１のカウント値とバースエンドカウンタ３０２のカウント値が一致するか否かを検出する。
【００８２】
ＡＮＤゲート３０４は、比較回路３０３の出力及び出力コマンド信号ＣＭＤｏｕｔを入力して論理積をとる。ＲＳラッチ３０５は、セット端子Ｓに入力コマンド信号ＣＭＤｉｎ′が印加され、リセット端子ＲにＡＮＤゲート３０４の出力が印加される。よって、ＲＳラッチ３０５は、入力コマンド信号ＣＭＤｉｎ′のパルスが印加されたときにセットされ、コマンドカウンタ３０１のカウント値とバーストエンドカウンタ３０２のカウント値が一致し、かつ出力コマンド信号ＣＭＤｏｕｔのパルスが印加されたときにリセットされる。そして、ＲＳラッチ３０５の出力端子Ｑからは、バースト検知信号ＳＢＤが出力される。なお、コマンドカウンタ３０１とバーストエンドカウンタ３０２のそれぞれの段数及び初期値を適切に設定することで、入力コマンド信号ＣＭＤｉｎ′の所望のパルス数に対応させて、バースト検知信号ＳＢＤのレベルを変化させることができる。
【００８３】
（第３実施形態）
次に、第３実施形態の同期型半導体記憶装置について説明する。図１５は、第３実施形態の構成のうちレイテンシカウンタ部１２ａ、出力コマンドラッチ部１７と、２つのクロック制御回路１８ａとを含む範囲の構成例を示している。図１５において、レイテンシカウンタ部１２ａ、出力コマンドラッチ部１７のそれぞれの構成は、第２実施形態（図８）と同様であるので説明を省略する。一方、図１５においては、２つのクロック制御回路１２ａの構成自体は第２実施形態（図８）と共通するが、バースト検知信号ＳＢＤに代わって、正相側のクロック制御回路１８ａにバースト検知信号ＳＢＤ０を供給し、逆相側のクロック制御回路１８ａにバースト検知信号ＳＢＤ１を供給する点が異なっている。これらのバースト検知信号ＳＢＤ０、ＳＢＤ１は、バースト検知信号ＳＢＤを２相化した信号である。なお、第３実施形態の入力コマンドラッチ部１６のバースト検知カウンタ６４（図３）としては、例えば、図１４のバースト検知カウンタ３００を用いて構成することができる。
【００８４】
ここで、図１６には、上述の２相化されたバースト検知信号ＳＢＤ０、ＳＢＤ１を生成するための２相化回路４００の構成例を示している。図１６に示す２相化回路４００は、２つのＤフリップフロップ４０１、４０２と、２つのＯＲゲート４０３、４０４とにより構成され、図１５の構成例の入力側に付加される。一方のフリップフロップ４０１は、正相クロックＣＬＫ０のエッジに同期してバースト検知信号ＳＢＤをラッチし、他方のフリップフロップ４０２は、逆送クロックＣＬＫ１のエッジに同期してバースト検知信号ＳＢＤをラッチする。一方のＯＲゲート４０３は、一方のフリップフロップ４０１の出力とバースト検知信号ＳＢＤとの論理和を取り、一方のバースト検知信号ＳＢＤ０を出力する。他方のＯＲゲート４０４は、他方のフリップフロップ４０２の出力とバースト検知信号ＳＢＤとの論理和を取り、他方のバースト検知信号ＳＢＤ１を出力する。
【００８５】
図１５に戻って、正相クロックＣＬＫ０に同期するバースト検知信号ＳＢＤ０は、正相側のクロック制御回路１８ａのＯＲゲート１０２に入力される。また、逆相クロックＣＬＫ１に同期するバースト検知信号ＳＢＤ１は、逆相側のクロック制御回路１８ａのＯＲゲート１１２に入力される。その結果、正相側のクロック制御回路１８ａから出力される正相制御クロックＣＬＫ＿Ｃ０は一方のバースト検知信号ＳＢＤ０に応じて起動及び停止が制御され、逆相側のクロック制御回路１８ａから出力される逆相制御クロックＣＬＫ＿Ｃ１は他方のバースト検知信号ＳＢＤ１に応じて起動及び停止が制御される。
【００８６】
次に、第３実施形態におけるレイテンシのカウント動作に関し、２つのクロック制御回路１８ａの動作に着目して説明する。第３実施形態においては、２相化されたバースト検知信号ＳＢＤ０、ＳＢＤ１を用いて、高速動作時の誤動作を確実に防止する点が特徴となっている。第３実施形態の効果を説明するための比較例として、図１７には、第２実施形態の図８の構成において、図９〜図１２の場合よりも一層高速の外部クロックＣＬＫが入力されたときの動作波形の例を示している。一方、図１８は、第３実施形態の図１５の構成において、図１７と同じ条件下の動作波形の例を示している。なお、図１７及び図１８においては、いずれも奇数レイテンシ９が設定されているとする。
【００８７】
まず、図１７の比較例において、高速な外部クロックＣＬＫに対応する正相クロックＣＬＫ０と逆相クロックＣＬＫ１が入力され、サイクルＴ１で外部コマンドとしてのリードコマンド（ＲＤ）が入力されるものとする。この場合、バースト検知信号ＳＢＤのパルスはサイクルＴ２で立ち上がる。図１７においては、正相側のクロック制御回路１８ａのＯＲゲート１０３の出力ノードＮｄａ（図８）と、逆相側のクロック制御回路１８ａのＯＲゲート１１３の出力ノードＮｄｂ（図８）のそれぞれの波形を示している。クロック制御回路１８ａの上述の動作に従って、正相側の出力ノードＮｄａが正相クロックＣＬＫ１のサイクルＴ１のパルスの立ち上がりエッジから若干遅れてハイレベルになった後、サイクルＴ２で正相制御クロックＣＬＫ＿Ｃ０が起動する。一方、バースト検知信号ＳＢＤがサイクルＴ２でハイレベルになり、これにより逆相側の出力ノードＮｄｂが若干遅れてハイレベルになった後、サイクルＴ３で逆相制御クロックＣＬＫ＿Ｃ１が起動する。
【００８８】
その後、サイクルＴ１１において、バースト検知信号ＳＢＤが立ち下がると、クロック制御回路１８ａの上述の動作に従って、正相側及び逆相側の出力ノードＮｄａ、Ｎｄｂがともにローレベルになる。このとき、サイクルＴ１１は、正相制御クロックＣＬＫ＿Ｃ０のパルスは出力されず、その状態で正相制御クロックＣＬＫ＿Ｃ０が停止される。これに対し、サイクルＴ１１において、逆相側の出力ノードＮｄｂの立ち下がりエッジが逆相制御クロックＣＬＫ＿Ｃ１のパルスが出力されるタイミングに重なるので、これにより逆相制御クロックＣＬＫ＿Ｃ１にハザード（図１７の下部）が生じる可能性がある。このように、図１７の比較例では、バースト検知信号ＳＢＤのラッチマージンが１クロック分しか確保されないため、高速動作時のハザードに起因して、レイテンシカウンタの誤動作を招くことになる。
【００８９】
次に、図１８の第３実施形態の動作例において、外部クロックＣＬＫ、正相クロックＣＬＫ０、逆相クロックＣＬＫ１、バースト検知信号ＳＢＤの各波形は図１７の比較例と同様に変化する。一方、バースト検知信号ＳＢＤが立ち上がると、図１６の２相化回路４００を経由して、正相側と逆相側の各バースト検知信号ＳＢＤ０、ＳＢＤ１が若干送れて立ち上がる。このとき、正相側と逆相側の各クロック制御回路１８ａにおけるタイミングは図１７の場合と同様であるため、各出力ノードＮｄａ、Ｎｄｂの立ち上がりエッジと、正相制御クロックＣＬＫ＿Ｃ０及び逆相制御クロックＣＬＫ＿Ｃ１のそれぞれの起動については、図１７と同じタイミングになる。
【００９０】
その後、サイクルＴ１１において、バースト検知信号ＳＢＤが立ち下がると、２相化回路４００の動作により、その次のサイクルＴ１２で正相側のバースト検知信号ＳＢＤ０及び正相側の出力ノードＮｄａがともにローレベルに変化する。一方、サイクルＴ１１で逆相クロックＣＬＫ１のパルスが出力され、逆相側のバースト検知信号ＳＢＤ１の変化タイミングがサイクルＴ１１に重なるので、図１８に示すように、バースト検知信号ＳＢＤ１と後続の出力ノードＮｄｂの波形にはそれぞれハザードが生じる可能性がある。しかし、２相化回路４００の動作によりハザードが逆相側のクロック制御回路１８ａに出力されるタイミングが遅れ、サイクルＴ１１の逆相制御クロックＣＬＫ＿Ｃ１のパルスは正常に動作する。次に逆相制御クロックＣＬＫ＿Ｃ１が動作するのは２サイクル後のサイクルＴ１３であり、サイクルＴ１１で発生したハザードはサイクルＴ１３までに回復しているので、逆相制御クロックＣＬＫ＿Ｃ１は、ハザードの影響を受けない。このように、第３実施形態では、２相化されたバースト検知信号ＳＢＤ０、ＳＢＤ１のラッチマージンが２クロック分確保できるので、高速動作時のハザードに起因するレイテンシカウンタの誤動作を防止することができる。
【００９１】
以上説明したように、第３実施形態の同期型半導体記憶装置によれば、第２実施形態の構成に加えて、正相制御クロックＣＬＫ＿Ｃ０又は逆相制御クロックＣＬＫ＿Ｃ１を停止するタイミングを外部１相クロックではなく内部２相クロックに応じて制御するようにしたので、一層の高速動作時に正相制御クロックＣＬＫ＿Ｃ０又は逆相制御クロックＣＬＫ＿Ｃ１におけるハザードの発生を抑制することができる。よって、ハザードの伝播に起因するレイテンシカウンタの誤動作を確実に防止可能となる。また、リード動作時又はライト動作時のみ上記クロックを起動させて、他の時間帯はレイテンシカウンタを停止させるように制御することにより、消費電流を大幅に低減することができる。
【００９２】
以上、第１〜第３実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、カウントされるレイテンシの範囲やＤフリップフロップの接続数については、必要に応じて適宜に変更することができる。また、本発明の適用対象には、例えば、ＤＤＲ−ＳＤＲＡＭに加えて、レイテンシをカウントする必要がある多様な規格の同期型半導体記憶装置が含まれる。さらに、上記各実施形態におけるクロック制御回路１８、１８ａの構成及び動作に限定されることなく、一部又は全部のラッチ回路の起動、停止を制御する制御回路を用いる構成に対して広く本発明を適用することができる。
【００９３】
本発明の同期型半導体記憶装置を実現するための構成は、第１〜第３実施形態で示した各構成に限定されることなく、多様な構成を用いて同様の機能を実現することができる。さらに、上記各実施形態では、本発明を同期型半導体記憶装置に適用する場合を説明したが、より一般的な半導体装置に対して本発明を適用可能である。
【符号の説明】
【００９４】
１０…メモリアレイ
１１…制御回路
１２、１２ａ…レイテンシカウンタ部
１３…クロックジェネレータ
１４…コマンドデコーダ
１５…モードレジスタ
１６…入力コマンドラッチ部
１７…出力コマンドラッチ部
１８、１８ａ…クロック制御回路
２１〜２５、３１〜３５、６１、６２、７１、７２、８１、８３、１０４、１１４、２０１、４０１、４０２…Ｄフリップフロップ
４１〜４４…セレクタ
５１、５２、６３、７３、１０２、１０３、１１２、１１３、４０３、４０４…ＯＲゲート
６４、２００、３００…バースト検知カウンタ
８２、８４、１０５、１１５、３０４…ＡＮＤゲート
１０１、１１１…遅延素子
２０２…ＯＲ回路部
３０１…コマンドカウンタ
３０２…バーストエンドカウンタ
３０３…比較回路
３０５…ＲＳラッチ
４００…２相化回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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