(57)【要約】【課題】欠陥メモリセルが存在する場合にもフォーミング動作、並びにセット、リセット及びリード動作を正常に実行することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイ１００と、アドレス信号に基づきビット線ＢＬを電圧の印加されないフローティング状態にするアイソレーションラッチ６３と、アドレス信号に基づきワード線ＷＬを電圧の印加されないフローティング状態にする第２のアイソレーションラッチ８３とを備える。アイソレーションラッチ６３、８３は、選択メモリセルＭＣ＿１１に対して可変抵抗素子ＶＲの抵抗状態を遷移可能にするフォーミング動作を実行する際に、欠陥メモリセルＣＰＦが接続されたビット線ＢＬ＿０及びワード線ＷＬ＿２をフローティング状態にする。【選択図】図３
2010192040.tif 000002
【特許請求の範囲】
【請求項１】
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路とを備え、
前記制御回路は、
アドレス信号に基づき前記第１配線を電圧の印加されないフローティング状態にする第１のアイソレーションラッチ回路と、
アドレス信号に基づき前記第２配線を電圧の印加されないフローティング状態にする第２のアイソレーションラッチ回路とを備え、
前記第１及び第２のアイソレーションラッチ回路は、前記選択メモリセルに対して所定の電位差をかけることにより前記可変抵抗素子の抵抗状態を遷移可能にするフォーミング動作を実行する際に、順方向及び逆方向のどちらの電圧の印加によっても電流を流す欠陥メモリセルが接続された前記第１及び第２配線をフローティング状態にする
ことを特徴とする半導体記憶装置。
【請求項２】
前記欠陥メモリセルが接続された第１及び第２配線は、選択された前記メモリセルに対して前記フォーミング動作を実行する前に、前記第１の電圧の値よりも低く、且つ前記第２の電圧の値よりも高い値を有するプリチャージ電位にプリチャージされている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、選択された前記メモリセルに対して前記フォーミング動作を実行する前に、
前記欠陥メモリセルが接続された前記第１配線をフローティング状態にし、
前記メモリセルアレイ内の全ての第２配線を前記第１の電圧の値よりも低く、且つ前記第２の電圧の値よりも高い値を有するプリチャージ電位にプリチャージし、
前記欠陥メモリセルが接続された前記第２配線をフローティング状態にし、
前記欠陥メモリセルが接続されていない前記第２配線に前記第１の電圧の値以下の値を有する第３の電圧を印加し、
選択された前記第１配線に前記第１の電圧を印加するとともに、選択された前記第２配線に前記第２の電圧を印加して前記フォーミング動作を実行する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路とを備え、
前記制御回路は、
アドレス信号に基づき前記第１配線を電圧の印加されないフローティング状態にする第１のアイソレーションラッチ回路と、
アドレス信号に基づき前記第２配線を電圧の印加されないフローティング状態にする第２のアイソレーションラッチ回路とを備え、
順方向及び逆方向のどちらの電圧の印加によっても電流を流す欠陥メモリセルが接続された第１及び第２の配線に接続された他の前記メモリセルは、可変抵抗素子の抵抗状態が遷移しない未フォーミング状態であり、
前記第１及び第２のアイソレーションラッチ回路は、前記選択メモリセルに対して所定の電位差をかけることにより動作を実行する際に、前記欠陥メモリセルが接続された第１の配線又は第２の配線の少なくともいずれか一方をフローティング状態にする
ことを特徴とする半導体記憶装置。
【請求項５】
前記第１及び第２のアイソレーションラッチ回路は、前記欠陥メモリセルが接続された第１及び第２の配線の両方をフローティング状態にする
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。この抵抗変化メモリの可変抵抗素子は、製造した直後には、抵抗値を変化させない定常的な高抵抗状態である。この状態の可変抵抗素子に対して所定の電圧を印加する動作（以下、フォーミング動作という）を行うことにより、可変抵抗素子は抵抗状態の遷移が可能となり、記憶素子としての機能を有することになる。
【０００３】
抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。
【０００５】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００６】
メモリセルに対する動作（例えばセット動作）の際には、選択ビット線に所定の電圧（セット動作なら例えば電圧Ｖ＿ｓｅｔ）を、選択ワード線に電圧０Ｖを印加する。非選択ビット線及び非選択ワード線には、それぞれ電圧０Ｖ及び所定の電圧を印加する。これにより選択ビット線及び選択ワード線に接続された選択メモリセルのみに所望の電位差がかかり、その他の非選択メモリセルは逆バイアス状態か、電位差のかからない状態となる。
【０００７】
この抵抗変化メモリの製造工程において、欠陥メモリセルが形成されることがある。欠陥メモリセルとは、ビット線とワード線との交差部に設けられたメモリセルの整流素子及び可変抵抗素子が、何らかの原因によりその機能を発揮せず、順方向・逆方向のどちらの電圧の印加によっても容易に電流を流してしまう状態となったメモリセルのことである。以下、この欠陥メモリセルのことを交差部欠陥（CPF:Cross Point Failure）という。
【０００８】
抵抗変化メモリ装置のメモリセルアレイにＣＰＦが存在すると、メモリセルアレイ形成後の各メモリセルに対するフォーミング動作、並びにセット、リセット及びリード動作を実行する際に支障が生じる。なぜなら、これらの動作においては、非選択メモリセルが逆バイアス状態又は電位差のかからない状態となるように非選択ビット線及び非選択ワード線に電圧を印加するが、この電圧がＣＰＦを介して望まないビット線又はワード線に印加されることがあるからである。抵抗変化メモリ装置の歩留まり向上のためには、ＣＰＦを有するメモリセルアレイにおいても、正常なメモリセルでは安定した動作が実現されることが求められる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００２−５４１６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、ＣＰＦが存在する場合にもフォーミング動作、並びにセット、リセット及びリード動作を正常に実行することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一の態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路とを備え、前記制御回路は、アドレス信号に基づき前記第１配線を電圧の印加されないフローティング状態にする第１のアイソレーションラッチ回路と、アドレス信号に基づき前記第２配線を電圧の印加されないフローティング状態にする第２のアイソレーションラッチ回路とを備え、前記第１及び第２のアイソレーションラッチ回路は、前記選択メモリセルに対して所定の電位差をかけることにより前記可変抵抗素子の抵抗状態を遷移可能にするフォーミング動作を実行する際に、順方向及び逆方向のどちらの電圧の印加によっても電流を流す欠陥メモリセルが接続された前記第１及び第２配線をフローティング状態にすることを特徴とする。
【００１２】
本発明の別の態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路とを備え、前記制御回路は、アドレス信号に基づき前記第１配線を電圧の印加されないフローティング状態にする第１のアイソレーションラッチ回路と、アドレス信号に基づき前記第２配線を電圧の印加されないフローティング状態にする第２のアイソレーションラッチ回路とを備え、順方向及び逆方向のどちらの電圧の印加によっても電流を流す欠陥メモリセルが接続された第１及び第２の配線に接続された他の前記メモリセルは、可変抵抗素子の抵抗状態が遷移しない未フォーミング状態であり、前記第１及び第２のアイソレーションラッチ回路は、前記選択メモリセルに対して所定の電位差をかけることにより動作を実行する際に、前記欠陥メモリセルが接続された第１の配線又は第２の配線の少なくともいずれか一方をフローティング状態にすることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＣＰＦが存在する場合にもフォーミング動作、並びにセット、リセット及びリード動作を正常に実行することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイを示す図である。
【図２】本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイを示す図である。
【図３】本発明の実施の形態の抵抗変化メモリ装置のフォーミング動作時における電圧印加状態を示す図である。
【図４】比較例の抵抗変化メモリ装置のフォーミング動作時における電圧印加状態を示す図である。
【図５】本発明の実施の形態の抵抗変化メモリ装置の周辺回路の構成を示すブロック図である。
【図６Ａ】本発明の実施の形態のカラムデコーダの詳細を説明する回路図である。
【図６Ｂ】本発明の実施の形態のカラムデコーダの詳細を説明する回路図である。
【図６Ｃ】本発明の実施の形態のカラムデコーダの詳細を説明する回路図である。
【図７Ａ】本発明の実施の形態のグローバルロウデコーダの詳細を説明する回路図である。
【図７Ｂ】本発明の実施の形態のグローバルロウデコーダの詳細を説明する回路図である。
【図８】第１の実施の形態の抵抗変化メモリ装置におけるフォーミング動作を説明するタイミングチャートである。
【図９】第１の実施の形態の抵抗変化メモリ装置におけるフォーミング動作を説明する図である。
【図１０】第１の実施の形態の抵抗変化メモリ装置におけるフォーミング動作を説明する図である。
【図１１】第１の実施の形態の抵抗変化メモリ装置におけるフォーミング動作を説明する図である。
【図１２】第１の実施の形態の抵抗変化メモリ装置におけるフォーミング動作を説明する図である。
【図１３】第２の実施の形態の抵抗変化メモリ装置におけるセット動作を説明する図である。
【図１４】第２の実施の形態の抵抗変化メモリ装置におけるセット動作を説明する図である。
【図１５】第２の実施の形態の抵抗変化メモリ装置におけるセット動作を説明する図である。
【発明を実施するための形態】
【００１５】
以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において、半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１６】
［第１の実施の形態］
（第１の実施の形態に係る半導体記憶装置の構成）
図１は、本発明の第１の実施の形態に係る抵抗変化メモリ装置のメモリセルアレイ１００のレイアウトの一部の例を示す図である。ユニポーラ型の抵抗変化メモリ装置は、図１に示すように、互いに交差するビット線ＢＬ及びワード線ＷＬの各交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣを配置する。ここでは前提として、ダイオードＤｉのアノード側につながる信号線をビット線ＢＬとし、カソード側につながる信号線をワード線ＷＬとしている。また、ダイオードＤｉと可変抵抗素子ＶＲの直列接続によるメモリセルＭＣを、図示の記号で表している。以下の例でも同様である。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。図１に示すメモリセルアレイ１００は、ビット線ＢＬの長手方向（図１に示すｙ方向）、及びワード線ＷＬの長手方向（図１に示すｘ方向）にそれぞれ例えば１×１０３個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。
【００１７】
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００１８】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する（セット動作）。
【００１９】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する（リセット動作）。
【００２０】
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。
【００２１】
図１（ｂ）の表１に示すように、抵抗変化メモリ装置の動作時において、メモリセルアレイ１００のビット線ＢＬ及びワード線ＷＬには、４通りの電圧印加状態がある。これにより、メモリセルＭＣには３通りの電圧印加状態が存在することになる。以下、メモリセルＭＣの電圧印加状態についてセット動作時を例にして説明する。図１において、選択ビット線ＢＬ及び選択ワード線ＷＬは、ビット線ＢＬ＿１及びワード線ＷＬ＿１であり、それぞれ選択ビット線電圧Ｖ＿ｓｅｔ及び選択ワード線電圧（例えば０Ｖ）が印加されている。非選択ビット線ＢＬ及び非選択ワード線ＷＬは、ビット線ＢＬ＿０、ＢＬ＿２及びワード線ＷＬ＿０、ＷＬ＿２であり、それぞれ非選択ビット線電圧（例えば０Ｖ）及び非選択ワード線電圧Ｖ＿ｓｅｔが印加されている。
【００２２】
図１に示す選択ビット線ＢＬ＿１及び選択ワード線ＷＬ＿１の交差部に接続されたメモリセルＭＣ＿１１のことを以下、選択状態（順バイアス状態）にあるとして、図示の記号で表す。選択状態にあるメモリセルＭＣ＿１１に対して、選択ビット線ＢＬ＿１（電圧Ｖ＿ｓｅｔ）から選択ワード線ＷＬ＿１（電圧０Ｖ）へとダイオードＤｉの順方向にセット電圧Ｖ＿ｓｅｔが印加される。これにより、選択メモリセルＭＣ＿１１に電位差Ｖ＿ｓｅｔが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。
【００２３】
図１に示す選択ビット線ＢＬ＿１及び非選択ワード線ＷＬ＿０、ＷＬ＿２の交差部に接続されたメモリセルＭＣ＿０１、ＭＣ＿２１のことを以下、非選択状態（バイアスなし状態）にあるとして、図示の記号で表す。同様に、選択ワード線ＷＬ＿１及び非選択ビット線ＢＬ＿０、ＢＬ＿２の交差部に接続されたメモリセルＭＣ＿１０、ＭＣ＿１２のことも以下、非選択状態（バイアスなし状態）にあるとして、図示の記号で表す。非選択ワード線ＷＬ＿０、ＷＬ＿２には、選択ビット線ＢＬ＿１と同じ電圧（電圧Ｖ＿ｓｅｔ）が印加されている。同様に非選択ビット線ＢＬ＿０、ＢＬ＿２には、選択ワード線ＷＬ＿１と同じ電圧（電圧０Ｖ）が印加されている。そのため、非選択状態（バイアスなし状態）のメモリセルＭＣには電位差が無く、電流が流れることがない。
【００２４】
図１に示す非選択ワード線ＷＬ＿０、ＷＬ＿２及び非選択ビット線ＢＬ＿０、ＢＬ＿２の交差部に接続されたメモリセルＭＣ＿００、ＭＣ＿２０、ＭＣ＿０２、ＭＣ＿２２のことを以下、非選択状態（逆バイアス状態）にあるとして、図示の記号で表す。非選択状態（逆バイアス状態）にあるメモリセルＭＣに対して、非選択ワード線ＷＬ（電圧Ｖ＿ｓｅｔ）から非選択ビット線ＢＬ（電圧０Ｖ）へとダイオードＤｉの逆バイアス方向に電圧が印加されている。そのため、非選択状態（逆バイアス状態）のメモリセルＭＣにも電流が流れることがない。
【００２５】
このような電圧印加方法により、選択状態にある選択メモリセルＭＣ＿１１にのみ、所望の電圧を印加することができる。リセット動作及びリード動作は、上述のセット動作時と同様の動作をビット線及びワード線への印加電圧の値を変化させて実行する。
【００２６】
次に、このメモリセルアレイ１００に欠陥メモリセル、すなわちＣＰＦが存在する場合について図２を参照して説明する。図２は、本実施の形態に係るメモリセルアレイ１００において、ＣＰＦが存在する例を示す図である。本実施の形態においては、メモリセルＭＣ＿２０がＣＰＦであるものとして説明する。メモリセルＭＣ＿２０は順方向・逆方向のどちらの電圧の印加によっても容易に電流を流してしまう状態となっている。
【００２７】
図２に示すメモリセルアレイ１００のビット線ＢＬ＿０〜ＢＬ＿２には、ＮＭＯＳトランジスタ４ａ（４ａ＿０〜４ａ＿２）とＮＭＯＳトランジスタ６ａ（６ａ＿０〜６ａ＿２）とがそれぞれ接続されている。ビット線ＢＬ＿０〜ＢＬ＿２は、カラムデコーダの一部としてのトランジスタ４ａ及び６ａにより選択され、電位が制御されるものとする。トランジスタ４ａ＿０〜４ａ＿２は、それぞれ信号線ＤＳＡ＿０〜ＤＳＡ＿２に接続されており、ゲートに入力される信号ＢＬＳ＿０〜ＢＬＳ＿２により制御される。また、トランジスタ６ａ＿０〜６ａ＿２は、信号線ＶＵＢに接続されており、ゲートに入力される信号ＢＬＵＳ＿０〜ＢＬＵＳ＿２により制御される。
【００２８】
信号線ＤＳＡ＿０〜ＤＳＡ＿２は、後述するセンスアンプ及び書き込み制御回路に接続されている。センスアンプ及び書き込み制御回路は、信号線ＤＳＡ＿０〜ＤＳＡ＿２のいずれか１本に選択ビット線電圧を印加して、選択メモリセルＭＣに対してセット動作やリセット動作、読み出し動作を実行する。信号線ＶＵＢは、非選択ビット線に印加される電位を制御する信号線である。
【００２９】
同様にワード線ＷＬ＿０〜ＷＬ＿２にも、ＮＭＯＳトランジスタ５ａ（５ａ＿０〜５ａ＿２）とＮＭＯＳトランジスタ７ａ（７ａ＿０〜７ａ＿２）とがそれぞれ接続されている。ワード線ＷＬ＿０〜ＷＬ＿２は、ロウデコーダの一部としてのトランジスタ５ａ及び７ａにより選択され、電位が制御されるものとする。トランジスタ５ａ＿０〜５ａ＿２は、それぞれ信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２に接続されており、ゲートに入力される信号ＷＬＳ＿０〜ＷＬＳ＿２により制御される。また、トランジスタ７ａ＿０〜７ａ＿２は、信号線ＶＵＸに接続されており、ゲートに入力される信号ＷＬＵＳ＿０〜ＷＬＵＳ＿２により制御される。
【００３０】
信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２はアドレス信号線の一つで、信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２のうち選択された１本にロウデコーダから選択ワード線電圧が印加される。信号線ＶＵＸは、非選択ワード線に印加される電位を制御する信号線である。
【００３１】
図２では、図１と同様に、メモリセルＭＣ＿１１を選択メモリセルとする場合のセット動作中の電圧印加状態を示している。選択ビット線ＢＬ＿１には、トランジスタ４ａ＿１を介して信号線ＤＳＡ＿１から選択ビット線電圧Ｖ＿ｓｅｔが印加され、その他の非選択ビット線には、トランジスタ６ａ＿０、６ａ＿２を介して信号線ＶＵＢから非選択ビット線電圧として例えば０Ｖが印加される。
【００３２】
選択ワード線ＷＬ＿１には、トランジスタ５ａ＿１を介して信号線ＷＬＤＶ＿１から選択ワード線電圧として例えば０Ｖが印加され、その他の非選択ワード線には、トランジスタ７ａ＿０と７ａ＿２を介して信号線ＶＵＸから非選択ワード線電圧Ｖ＿ｓｅｔが印加される。
【００３３】
ここで、図２に示されるメモリセルアレイ１００は、メモリセルＭＣ＿２０がＣＰＦである場合を示している。ＣＰＦ部分では、ビット線ＢＬ＿０とワード線ＷＬ＿２とがショートしており、非選択ワード線ＷＬ＿２に印加されるはずの信号線ＶＵＸの電位Ｖ＿ｓｅｔは、ビット線ＢＬ＿０の電圧０Ｖにより引き下げられて中間電位となる。セット動作時において、ＣＰＦと同一のワード線ＷＬ＿２に接続されたメモリセルＭＣ＿２１は、選択ビット線電圧Ｖ＿ｓｅｔと中間電位となったワード線ＷＬ＿２の電位とにより順バイアス状態となる。ここで、メモリセルＭＣ＿２１の状態が低抵抗状態であるとすると、メモリセルＭＣ＿２１を介してビット線ＢＬ＿１からワード線ＷＬ＿２へと無視できない電流が流出してしまう。
【００３４】
また、ビット線ＢＬ＿０とワード線ＷＬ＿２とのショートにより、非選択ビット線ＢＬ＿０に印加されるはずの信号線ＶＵＢの電位０Ｖは、ワード線ＷＬ＿２の電圧Ｖ＿ｓｅｔにより引き上げられて中間電位となる。セット動作時において、ＣＰＦと同一のビット線ＢＬ＿０に接続されたメモリセルＭＣ＿１０は、中間電位となったビット線ＢＬ＿０の電位と選択ワード線電圧０Ｖとにより順バイアス状態となる。ここで、メモリセルＭＣ＿１０の状態が低抵抗状態であるとすると、メモリセルＭＣ＿１０を介してビット線ＢＬ＿０から選択ワード線ＷＬ＿１へ想定外の電流が流入する可能性がある。
【００３５】
メモリセルＭＣ＿２１、ＭＣ＿１０を介した意図しない電流の流れは、非選択ワード線ＷＬ＿２及び非選択ビット線ＢＬ＿０の電位が本来の電位と異なっていることが原因である。ＣＰＦに近いメモリセルほど、この電流のリークの影響が大きくなり、正常に動作させることが難しくなる。図２においては、ＣＰＦが１個の場合を説明したが、メモリセルアレイ１００にＣＰＦが多数ある場合や、ワード線ＷＬやビット線ＢＬの制御トランジスタに非常に近い場所で生じた場合には、ＣＰＦを貫通する電流がメモリセルアレイ１００の全体に影響を及ぼす可能性もある。
【００３６】
そこで、本発明の実施の形態に係る抵抗変化メモリ装置では、フォーミング動作をしなければメモリセルは抵抗状態の遷移（セット状態とリセット状態との間の変化）の挙動を示さないことを利用する。すなわち、ＣＰＦを有するビット線及びワード線に接続されたメモリセルにはフォーミング動作を行わず、未フォーミング状態（定常的な高抵抗状態）のままとする。これにより、後に詳述するようにＣＰＦが存在したとしても他の正常なメモリセルに対して種々の動作を実行することができる。
【００３７】
以下、本実施の形態において、ＣＰＦを有するビット線及びワード線に未フォーミング状態のメモリセルを形成する動作を説明し、次の実施の形態において、未フォーミング状態のメモリセルを有するメモリセルアレイにおける種々の動作の説明をする。
【００３８】
図３は、本実施の形態の抵抗変化メモリ装置のフォーミング動作時における電圧印加状態を示す図である。ここで、フォーミング動作が実行される選択メモリセルはメモリセルＭＣ＿１１である。また、メモリセルＭＣ＿２０がＣＰＦであるものとして説明する。なお、ＣＰＦは、フォーミング動作実行前に検知されるものとする。メモリセルにフォーミング動作を実行する前は、すべての正常なメモリセルは抵抗状態が変化しない定常的な高抵抗状態のままであるため、メモリセルアレイ内の全てのメモリセルに電圧を印加して、電流が流れたメモリセルをＣＰＦとして検出すればよい。
【００３９】
本実施の形態のフォーミング動作において、ＣＰＦを有するビット線及びワード線に接続された他のメモリセルには、フォーミング動作に必要な電圧が印加されないようにフォーミング動作を行う。そのため、本実施の形態に係る抵抗変化メモリ装置は、フォーミング動作時にＣＰＦであるメモリセルＭＣ＿２０が接続されたビット線ＢＬ＿０及びワード線ＷＬ＿２を、フローティング状態にしてフォーミング動作を実行する。具体的には、トランジスタ４ａ＿０、６ａ＿０をフォーミング動作中にオフ状態に保持する。同様に、トランジスタ５ａ＿２、７ａ＿２をフォーミング動作中にオフ状態に保持する。これにより、ビット線ＢＬ＿０及びワード線ＷＬ＿２を電圧が印加されないフローティング状態にすることができる。この状態では、ＣＰＦと同一のビット線ＢＬ＿０又は同一のワード線ＷＬ＿２に接続されたメモリセルＭＣ＿００、ＭＣ＿１０、ＭＣ＿２１、ＭＣ＿２２には、選択メモリセルＭＣ＿１１に印加されるフォーミング電圧Ｖ＿ｆｍが印加されることがない。このフォーミング動作の電圧印加タイミング、電圧値等の条件については後に詳しく説明する。
【００４０】
図４は、比較例の抵抗変化メモリ装置のフォーミング動作時における電圧印加状態を示す図である。比較例の抵抗変化メモリ装置において、トランジスタ４ａ＿０、７ａ＿２を導通状態にして、ビット線ＢＬ＿０に電圧０Ｖを、ワード線ＷＬ＿２にフォーミング電圧Ｖ＿ｆｍを印加する。この場合、ＣＰＦを介してワード線ＷＬ＿２からビット線ＢＬ＿０へと電流が流れることになる。これにより、上述の図２を用いた説明にあるように、メモリセルＭＣ＿２１、ＭＣ＿１０が意図しない電圧印加状態になるため、メモリセルＭＣ＿２１、ＭＣ＿１０が誤ってフォーミングされるおそれがある。
【００４１】
ここで、ビット線ＢＬ＿０のみフローティング状態にすると、ビット線ＢＬ＿０はフォーミング電圧Ｖ＿ｆｍまで充電されるため、メモリセルＭＣ＿１０がフォーミング動作の選択メモリセルと同様の電圧印加状態になり得る。また、ワード線ＷＬ＿２のみフローティング状態にすると、ワード線ＷＬ＿２は信号線ＶＵＢの電圧（例えば０Ｖ）に放電されるため、メモリセルＭＣ＿２１がフォーミング動作の選択メモリセルと同様の電圧印加状態となってしまう。
【００４２】
そこで、本実施の形態に係る抵抗変化メモリ装置では、ビット線ＢＬ＿０及びワード線ＷＬ＿２の双方をフローティング状態とする。これにより、非選択メモリセルＭＣ＿００、ＭＣ＿１０、ＭＣ＿２１、ＭＣ＿２２には、フォーミング動作に必要な電圧が印加されることがない。ここで、フローティング電位は周囲のビット線及びワード線とのカップリングにより電位が変動することがある。しかし、この変動を所定範囲に制御することにより、非選択メモリセルＭＣ＿００、ＭＣ＿１０、ＭＣ＿２１、ＭＣ＿２２が確実にフォーミングされないように制御することができる。
【００４３】
以下、ビット線及びワード線をフローティング状態に設定するための抵抗変化メモリ装置の制御回路について説明する。抵抗変化メモリ装置は、ビット線及びワード線をフローティング状態にするためのアイソレーションラッチをビット線及びワード線の制御回路に有する。
【００４４】
図５は、抵抗変化メモリ装置の周辺回路の構成を示すブロック図である。ここで、上述のメモリセルアレイ１００が配列された２つのメモリマットＭＡＴ（ＭＡＴａ、ＭＡＴｂ）を代表的に示している。本実施の形態において、一つのメモリマットＭＡＴａのみに対して動作を実行してもよいし、複数のメモリマットＭＡＴａ、ＭＡＴｂを同時に動作させてもよい。あるいは、一回のアドレス指定や動作起動の後で、所定の順番で複数のメモリマットＭＡＴａ、ＭＡＴｂを順次動作させてもよい。
【００４５】
周辺回路は、データ制御回路２０、カラムデコーダ６０、非選択ビット線駆動回路７０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、非選択ワード線駆動回路１１０、マットデコーダ１２０、ラッチデータチェック回路１３０、アドレスレジスタ１４０、データ入出力バッファ１５０、制御回路１６０、電圧生成回路１７０、及びステータス回路１８０を含んでいる。なお、カラムデコーダ６０やローカルデコーダ９０のようにメモリマットＭＡＴ毎に必要な構成は、図５において、添字ａ、ｂで区別されている。
【００４６】
ビット線ＢＬは、ビット線選択トランジスタ４ａ＿０〜４ａ＿２を介してデータ制御回路２０に接続されている。データ制御回路２０は、後述するように、読み出されたデータを検出するセンスアンプ回路ＳＡ、読み出されたデータ及び書き込みデータを一時保持するラッチ回路ＬＴ等を備えている。ビット線ＢＬはまた、ビット線選択トランジスタ６ａ＿０〜６ａ＿２にも接続されている。ビット線ＢＬが非選択の場合には、ビット線ＢＬは、ビット線線選択トランジスタ６ａ＿０〜６ａ＿２を介して非選択ビット線駆動回路７０に接続され、動作に応じて所定の非選択ビット線電圧が供給される。
【００４７】
また、ワード線ＷＬは、ワード線選択トランジスタ５ａ＿０〜５ａ＿２を介してローカルロウデコーダ９０に接続されている。ワード線ＷＬはまた、ワード線選択トランジスタ７ａ＿０〜７ａ＿２にも接続されている。ワード線ＷＬが非選択の場合には、ワード線ＷＬは、ワード線選択トランジスタ７ａ＿０〜７ａ＿２を介して非選択ワード線駆動回路１１０に接続され、動作に応じて所定の非選択ワード線電圧が供給される。
【００４８】
この図５では、ロウデコーダはグローバルロウデコーダ８０と、各メモリマットＭＡＴａ、ＭＡＴｂに付随するローカルロウデコーダ９０との階層構造とされており、この階層構造のロウデコーダによりワード線選択が行われる。なお、この図５のロウデコーダにおいては、ワード線選択トランジスタ５ａ＿０〜５ａ＿２とワード線選択トランジスタ７ａ＿０〜７ａ＿２が両者ともＮＭＯＳトランジスタで構成されている。この場合、グローバルロウデコーダ８０の出力信号は、図示は省略するが、それぞれのトランジスタのゲート駆動用のために相補信号とされている。同様に、ビット線選択トランジスタ４ａ＿０〜４ａ＿２とビット線選択トランジスタ６ａ＿０〜６ａ＿２も、いずれもＮＭＯＳトランジスタであり、カラムデコーダ６０からそれぞれのゲートを制御する２本の相補信号が出力されている。
【００４９】
なお、ビット線選択トランジスタ４ａ＿０〜４ａ＿２及びワード線選択トランジスタ７ａ＿０〜７ａ＿２は、後述するようにＰＭＯＳトランジスタとすることも可能である。その場合には、カラムデコーダ６０及びグローバルロウデコーダ８０から出力されるデコード信号は相補信号でなく単一の信号でもよい。ビット線選択部及びワード線選択部にＰＭＯＳトランジスタが使用できるかどうかは、転送する必要のある電圧が、ＰＭＯＳトランジスタのしきい値電圧より十分高いか否か、あるいは、フォーミング動作に必要な電圧がＮＭＯＳトランジスタで転送される電圧より高いか否か、等により決定される。
【００５０】
ビット線選択部において、ビット線選択トランジスタ４ａ＿０〜４ａ＿２をＰＭＯＳトランジスタとする場合、ビット線に出力する電圧は、ＰＭＯＳトランジスタのしきい値電圧Ｖｔにマージンを加えた値以上でなければならない。読み出し時の選択ビット線電圧がもっとも低くなるのは、読み出し動作時のＶ＿ｒｅａｄである。例えば、ＰＭＯＳトランジスタのしきい値電圧Ｖｔ（−０．７〜−１Ｖ程度）にマージンとして例えば０．４Ｖを加えると、１．４Ｖ以上となり、これが読み出し時の動作設定において問題なければ、ＰＭＯＳトランジスタ化が可能である。
【００５１】
また、ワード線選択部においては、ワード線選択トランジスタ７ａ＿０〜７ａ＿２をＰＭＯＳトランジスタとすることができる。非選択ワード線ＷＬに出力する電圧の最小値は、読み出し動作時のＶ＿ｒｅａｄである。非選択ワード線ＷＬに印加する電圧は、選択ビット線ＢＬに印加する読み出し電圧Ｖ＿ｒｅａｄよりいくぶん高くてもよいため、ワード線選択トランジスタ７ａ＿０〜７ａ＿２のＰＭＯＳトランジスタ化はビット線選択部よりも容易である。
【００５２】
マットデコーダ１２０は、メモリマットＭＡＴを選択するためのデコーダである。非選択のメモリマットＭＡＴでは、隣接するメモリマットＭＡＴとビット線ＢＬ及びワード線ＷＬが共有されるのでなければ、ビット線ＢＬ、ワード線ＷＬ共に０Ｖとすることができる。メモリマットＭＡＴａが選択され、メモリマットＭＡＴｂが非選択とされる場合、マットデコーダ１２０ａは選択状態のデコード信号を出力し、マットデコーダ１２０ｂは非選択状態のデコード信号を出力する。それによって、選択メモリマットＭＡＴａ側のビット線ＢＬやワード線ＷＬには、読み出し及びセット動作やリセット動作によるデータ書き換えに必要な上述の電圧制御が行われる。
【００５３】
一方で、非選択メモリマットＭＡＴｂ側では、隣接するメモリマットＭＡＴとビット線ＢＬ及びワード線ＷＬを共有するのでなければ、マットデコーダ１２０ｂの出力信号を受けて、ローカルロウデコーダ９０ｂの出力は全て０Ｖ、非選択ワード線駆動回路１１０ｂの出力も全て０Ｖとなる。また、データ制御回路２０ｂの出力信号（信号線ＤＳＡの電位）も０Ｖ、非選択ビット線駆動回路７０ｂの出力も全て０Ｖとなるように制御される。もちろん、メモリマットＭＡＴａ、ＭＡＴｂを同時に選択状態とすることも可能である。
【００５４】
カラムデコーダ６０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、及びマットデコーダ１２０は、アドレスレジスタ１４０から供給されるアドレスデータに基づいて動作する。ここでは、詳細は示さないが、アドレスレジスタ１４０と各種デコーダの間には、他の一般的なメモリ装置と同様に、プリデコード回路や、アドレスを一時的にラッチするバッファなど、適宜、実施様態にあわせた回路を組み込むことができる。
【００５５】
データ入出力バッファ１５０は、チップ外部とデータ制御回路２０のラッチ回路ＬＴに至るチップ内部の回路との間のデータのやり取りを中継し、必要に応じて一時的にデータを保持する。ＮＡＮＤ型フラッシュメモリのようにコマンドやアドレスなどもこのデータ入出力バッファ１５０を介してチップ内部に取り込まれるような回路構成であってもよい。また、データの書き換え、読み出し等の動作は、制御回路１６０から出力される種々の制御信号や、電圧発生回路１７０により出力される電圧によって制御される。それらの動作制御において補助的な役割を果たす回路として、ラッチデータチェック回路１３０、および、ステータス回路１８０が設けられている。これらは、データ制御回路内のデータラッチに保持されたデータが所定の状態になっているか否かを検出して、制御回路１６０にフィードバックする機能や、チップ外部にデータ書き換え動作のＰａｓｓ／Ｆａｉｌ結果を出力できるようにする機能を有する。
【００５６】
次に、カラムデコーダ６０の詳細を図６Ａ〜図６Ｃを参照して説明する。カラムデコーダ６０は、信号ＢＬＳ、ＢＬＵＳを出力して、ビット線選択トランジスタ４ａ、６ａの導通、非導通を制御する。また、カラムデコーダ６０は、ビット線選択トランジスタ４ａ、６ａの双方を非導通にして、ビット線ＢＬ＿ｉ（ｉ＝０〜２）をフローティング状態にするアイソレーションラッチとしての機能も有する。
【００５７】
（カラムデコーダ６０の構成）
図６Ａにおいて、ＮＡＮＤゲート６１にはカラムアドレス信号ＣＡＤＡｉ、ＣＡＤＢｉ及びＣＡＤＣｉが入力されている。このＮＡＮＤゲート６１がカラムデコーダとして機能する。ここでは、詳細を示さないが、カラムアドレス信号ＣＡＤＡｉ、ＣＡＤＢｉ及びＣＡＤＣｉは、それぞれのビット線において異なるアドレス信号の組み合わせになるように定義されている。ＮＡＮＤゲート６１の出力信号は、インバータ６２を介して、ＮＡＮＤゲート６３ｃとＮＭＯＳトランジスタ６３ｄのゲートとに入力される。インバータ６３ａ、６３ｂ及び６３ｈ、ＮＡＮＤゲート６３ｃ及び６３ｇ、並びにＮＭＯＳトランジスタ６３ｄ、６３ｅ及び６３ｆは、アイソレーションラッチ６３を構成する。
【００５８】
入力端子と出力端子とが相互に接続されたインバータ６３ａ及び６３ｂはラッチ回路を構成する。なお、インバータ６３ａの入力端子をノードｃｉｓｏｎ、出力端子をノードｃｉｓｏと定義する。ノードｃｉｓｏ側には、アイソレーションラッチのデータをリセットするためのＮＭＯＳトランジスタ６３ｆが接続されている。ノードｃｉｓｏｎ側には、アイソレーションラッチにアイソレーションデータをセットするためのＮＭＯＳトランジスタ６３ｄ、６３ｅが直列接続されている。トランジスタ６３ｄのゲートは、インバータ６２の出力端子に接続されている。トランジスタ６３ｆのゲートには信号ＣＩＳＯ＿ＲＳＴが入力されるとともに、トランジスタ６３ｅのゲートには信号ＣＩＳＯ＿ＳＥＴが入力される。また、トランジスタ６３ｅ、６３ｆのソースは接地されている。信号ＣＩＳＯ＿ＲＳＴ、ＣＩＳＯ＿ＳＥＴによりアイソレーションラッチに保持されるアイソレーションデータが制御される。アイソレーションラッチ６３のノードｃｉｓｏｎがＮＡＮＤゲート６３ｃ、６３ｇの入力端子にそれぞれ接続される。
【００５９】
ＮＡＮＤゲート６３ｃの出力信号は、レベルシフタ６４を構成するＮＭＯＳトランジスタ６４ｂとインバータ６４ａに入力される。レベルシフタ６４は、インバータ６４ａ、ＮＭＯＳトランジスタ６４ｂ、６４ｃ及びＰＭＯＳトランジスタ６４ｄ、６４ｅにより構成されている。インバータ６４ａは、ＮＭＯＳトランジスタ６４ｂと６４ｃとのゲートへの入力信号を反転するように設けられている。トランジスタ６４ｂのゲートがレベルシフタ６４の入力端子とされ、ＰＭＯＳトランジスタ６４ｄとＮＭＯＳトランジスタ６４ｂの接続ノードが出力端子とされている。この回路は、レベルシフタ回路の一例として示すものであり、必ずしもこの回路構成でなければならないわけではない。
【００６０】
レベルシフタ６４の出力信号が信号ＢＬＳとしてＮＭＯＳトランジスタ４ａ＿ｉのゲートに入力される。また、アイソレーションラッチ６３のＮＡＮＤゲート６３ｇの出力信号がインバータ６３ｈで反転され、信号ＢＬＵＳとしてＮＭＯＳトランジスタ６ａ＿ｉのゲートに入力される。トランジスタ４ａ＿ｉのドレインには信号線ＤＳＡ＿ｉが接続され、トランジスタ６ａ＿ｉのドレインには信号線ＶＵＢが接続されている。図６Ａにおいては、ビット線ＢＬ＿ｉはＮＭＯＳトランジスタ４ａ＿ｉとＮＭＯＳトランジスタ６ａ＿ｉにより制御される。ここでは、一つのカラムアドレス信号により同時選択されるビット線は１本しか示されていないが、８本あるいは１６本というように複数本となってもよい。この実施例の記載においては説明の簡略化のため、１本のビット線ＢＬと対応させて説明する。
【００６１】
（カラムデコーダ６０の動作）
このカラムデコーダ６０は、アイソレーションラッチ６３がセットされていない状態においては、ビット線ＢＬ＿ｉ（ｉ＝０〜２）を信号線ＤＳＡ＿ｉ（ｉ＝０〜２）又は信号線ＶＵＢに接続する。一方、アイソレーションラッチ６３がセットされた状態においては、ビット線ＢＬ＿ｉをいずれにも接続せずフローティング状態とする制御を行う回路である。
【００６２】
アイソレーションラッチ６３は、信号ＣＩＳＯ＿ＳＥＴが“Ｌ”、信号ＣＩＳＯ＿ＲＳＴが“Ｈ”になると、ノードｃｉｓｏを“Ｌ”に、ノードｃｉｓｏｎを“Ｈ”にする。この場合、アイソレーションラッチがセットされていない状態となり、ＮＡＮＤゲート６３ｃ及び６３ｇはカラムデコーダであるＮＡＮＤゲート６１の出力信号にしたがって信号を出力する。
【００６３】
このアイソレーションラッチがセットされていない状態において、ビット線ＢＬ＿ｉが選択される場合には、ＮＡＮＤゲート６３ｃの出力信号は“Ｌ”、ＮＡＮＤゲート６３ｇの出力信号は“Ｈ”になる。レベルシフタ６４から出力される信号ＢＬＳは“Ｈ”、信号ＢＬＵＳは“Ｌ”となって、選択ビット線ＢＬ＿ｉは信号線ＤＳＡ＿ｉの電位で制御される。
【００６４】
また、アイソレーションラッチがセットされていない状態において、ビット線ＢＬ＿ｉが選択されない場合には、ＮＡＮＤゲート６３ｃの出力信号は“Ｈ”、ＮＡＮＤゲート６３ｇの出力信号は“Ｌ”になる。レベルシフタ６４から出力される信号ＢＬＳは“Ｌ”、信号ＢＬＵＳは“Ｈ”となって、ビット線ＢＬ＿ｉは信号線ＶＵＢの電位で制御される。
【００６５】
一方、アイソレーションラッチ６３は、信号ＣＩＳＯ＿ＳＥＴが“Ｈ”、信号ＣＩＳＯ＿ＲＳＴが“Ｌ”になると、アイソレーションラッチがセットされた状態となる。アイソレーションラッチがセットされた状態のとき、カラムデコーダであるＮＡＮＤゲート６１にカラムアイソレーション信号、すなわち、ビット線をフローティング状態とするカラムアドレス信号が入力されると、ＮＭＯＳトランジスタ６３ｄのゲートに“Ｈ”が入力される。この場合、ＮＭＯＳトランジスタ６３ｄとＮＭＯＳトランジスタ６３ｅとが同時にオンするため、ノードｃｉｓｏｎは“Ｌ”にセットされる。
【００６６】
アイソレーションラッチがセットされてノードｃｉｓｏｎ＝“Ｌ”（ノードｃｉｓｏ＝“Ｈ”）になると、ＮＡＮＤゲート６３ｃの出力信号は“Ｈ”、ＮＡＮＤゲート６３ｇの出力信号は“Ｈ”になる。そのため、信号ＢＬＳと信号ＢＬＵＳとは双方とも“Ｌ”となり、ビット線ＢＬ＿ｉはフローティング状態となる。
【００６７】
このように、カラムデコーダ６０は、ビット線ＢＬ＿ｉ（ｉ＝０〜２）を信号線ＤＳＡ＿ｉ（ｉ＝０〜２）又は信号線ＶＵＢに接続するか、又はいずれにも接続せずフローティング状態とするかを制御する。
【００６８】
図６Ｂ及び図６Ｃには、カラムデコーダ６０の別の構成例が示されている。図６Ｂ及び図６Ｃに示すカラムデコーダ６０の構成において、図６Ａに示すカラムデコーダ６０と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。図６Ｂ及び図６Ｃに示すカラムデコーダ６０は、ビット線選択トランジスタの構成が図６Ａに示すカラムデコーダ６０と異なる。図６Ａは、１本のビット線を２つのＮＭＯＳトランジスタ４ａ及び６ａで駆動する場合を示していた。図６Ｂは、１本のビット線をＰＭＯＳトランジスタ４ｂ及びＮＭＯＳトランジスタ６ａで駆動する場合を示し、図６Ｃは、１本のビット線をＰＭＯＳトランジスタ４ｂ及び２つのＮＭＯＳトランジスタ４ａ、６ａで駆動する場合を示している。
【００６９】
図６Ｂには、ビット線選択トランジスタをＰＭＯＳトランジスタ４ｂとＮＭＯＳトランジスタ６ａで構成する場合の回路例を示す。この場合は、レベルシフタ６４は、ＰＭＯＳトランジスタ６４ｅとＮＭＯＳトランジスタ６４ｃの接続ノードを出力端子としている。この出力信号が信号ＢＬＳとしてＰＭＯＳトランジスタ４ｂのゲートに入力される。この構成によれば、信号線ＤＳＡ＿ｉとビット線ＢＬ＿ｉとの間のトランジスタをＰＭＯＳトランジスタにしたことにより、転送可能な電圧の上限をＰＭＯＳトランジスタのＮｗｅｌｌに印加する電圧まで高められる。一方、転送可能な電圧の下限はＰＭＯＳトランジスタのしきい値電圧Ｖｔに制限されるので、各動作の印加電圧は、この範囲で適切に制御する必要がある。
【００７０】
また、図６Ｃには、ビット線選択トランジスタをＮＭＯＳトランジスタ４ａ、ＰＭＯＳトランジスタ４ｂ、及びＮＭＯＳトランジスタ６ａで構成する場合の回路例を示す。この場合は、レベルシフタ６４は、ＰＭＯＳトランジスタ６４ｄとＮＭＯＳトランジスタ６４ｂの接続ノードからトランジスタ４ａのゲートへ信号ＢＬＳを出力し、ＰＭＯＳトランジスタ６４ｅとＮＭＯＳトランジスタ６４ｃの接続ノードからトランジスタ４ｂのゲートへ信号ＢＬＳｎを出力する。この回路によれば、信号線ＤＳＡ＿ｉとビット線ＢＬ＿ｉとの間はＣＭＯＳ構成になるため、ビット線に転送される電圧は０ＶからＰＭＯＳトランジスタのＮｗｅｌｌに印加される電圧まで可能となる。
【００７１】
以上のように、ビット線選択トランジスタの回路構成によって、カラムデコーダ６０の回路接続は適宜変更され得る。しかし、アイソレーションラッチがセット状態に設定された場合には、どのカラムデコーダ６０においても、ビット線ＢＬ＿ｉに接続されるトランジスタを全てオフさせて、ビット線ＢＬ＿ｉをフローティング状態にする動作は変わらない。
【００７２】
次に、グローバルロウデコーダ８０の詳細を図７Ａ〜図７Ｂを参照して説明する。グローバルロウデコーダ８０は、信号ＷＬＳ、ＷＬＵＳを出力して、ワード線選択トランジスタ５ａ、７ａの導通、非導通を制御する。また、グローバルロウデコーダ８０は、ワード線選択トランジスタ５ａ、７ａの双方を非導通にして、ワード線ＷＬ＿ｉ（ｉ＝０〜２）をフローティング状態にするアイソレーションラッチの機能も有する。
【００７３】
（グローバルロウデコーダ８０の構成）
図７Ａにおいて、ＮＡＮＤゲート８１にはロウアドレス信号ＲＡＤＡｉ、ＲＡＤＢｉ及びＲＡＤＣｉが入力されている。このＮＡＮＤゲート８１がロウデコーダとして機能する。ここでは、詳細を示さないが、ロウアドレス信号ＲＡＤＡｉ、ＲＡＤＢｉ及びＲＡＤＣｉは、それぞれのワード線において異なるアドレス信号の組み合わせになるように定義されている。ＮＡＮＤゲート８１の出力信号は、インバータ８２を介して、ＮＯＲゲート８３ｃとＮＭＯＳトランジスタ８３ｄのゲートとに入力される。インバータ８３ａ及び８３ｂ、ＮＯＲゲート８３ｃ及び８３ｇ、並びにＮＭＯＳトランジスタ８３ｄ、８３ｅ及び８３ｆは、アイソレーションラッチ８３を構成する。
【００７４】
入力端子と出力端子とが相互に接続されたインバータ８３ａ及び８３ｂはラッチ回路を構成する。なお、インバータ８３ａの入力端子をノードｒｉｓｏｎ、出力端子をノードｒｉｓｏと定義する。ノードｒｉｓｏ側には、アイソレーションラッチのデータをリセットするためのＮＭＯＳトランジスタ８３ｆが接続されている。ノードｒｉｓｏｎ側には、アイソレーションラッチにアイソレーションデータをセットするためのＮＭＯＳトランジスタ８３ｄ、８３ｅが直列接続されている。トランジスタ８３ｄのゲートは、インバータ８２の出力端子に接続されている。トランジスタ８３ｆのゲートには信号ＲＩＳＯ＿ＲＳＴが入力され、トランジスタ８３ｅのゲートには信号ＲＩＳＯ＿ＳＥＴが入力される。また、トランジスタ８３ｅ、８３ｆのソースは接地されている。信号ＲＩＳＯ＿ＲＳＴ、ＲＩＳＯ＿ＳＥＴによりアイソレーションラッチに保持されるアイソレーションデータが制御される。アイソレーションラッチ８３のノードｒｉｓｏｎがＮＯＲゲート８３ｃ、８３ｇの入力端子にそれぞれ入力される。
【００７５】
ＮＯＲゲート８３ｃの出力信号は、レベルシフタ８４を構成するＮＭＯＳトランジスタ８４ｂとインバータ８４ａに入力される。レベルシフタ８４は、インバータ８４ａ、ＮＭＯＳトランジスタ８４ｂ、８４ｃ及びＰＭＯＳトランジスタ８４ｄ、８４ｅにより構成されている。また、ＮＯＲゲート８３ｇの出力信号は、レベルシフタ８５を構成するＮＭＯＳトランジスタ８５ｂとインバータ８５ａに入力される。レベルシフタ８５は、インバータ８５ａ、ＮＭＯＳトランジスタ８５ｂ、８５ｃ及びＰＭＯＳトランジスタ８５ｄ、８５ｅにより構成されている。
【００７６】
本実施の形態のレベルシフタ８４は、ＮＭＯＳトランジスタ８４ｂとＰＭＯＳトランジスタ８４ｄ、ＮＭＯＳトランジスタ８４ｃとＰＭＯＳトランジスタ８４ｅ及びインバータ８４ａで構成されている。トランジスタ８４ｂのゲートがレベルシフタ８４の入力端子とされ、ＰＭＯＳトランジスタ８４ｅとＮＭＯＳトランジスタ８４ｃとの接続ノードが出力端子とされている。同様に、レベルシフタ８５は、ＮＭＯＳトランジスタ８５ｂとＰＭＯＳトランジスタ８５ｄ、ＮＭＯＳトランジスタ８５ｃとＰＭＯＳトランジスタ８５ｅ及びインバータ８５ａで構成されている。トランジスタ８５ｂのゲートがレベルシフタ８５の入力端子とされ、ＰＭＯＳトランジスタ８５ｅとＮＭＯＳトランジスタ８５ｃとの接続ノードが出力端子とされている。この回路は、レベルシフタ回路の一例として示すものであり、必ずしもこの回路構成でなければならないわけではない。
【００７７】
レベルシフタ８４、８５から出力された信号は、それぞれバッファ回路８６、８７を介して、信号ＷＬＵＳ、ＷＬＳとしてＮＭＯＳトランジスタ５ａ＿ｉ、７ａ＿ｉのゲートに入力される。トランジスタ５ａ＿ｉのドレインには信号線ＷＬＤＶ＿ｉが接続され、トランジスタ７ａ＿ｉのドレインには信号線ＶＵＸが接続されている。バッファ回路８６、８７の電源電圧は、レベルシフタ８４、８５と共通の電源である。レベルシフタ８４、８５から出力された信号は、このようにバッファ回路８６、８７を介してＮＭＯＳトランジスタ５ａ＿ｉ、７ａ＿ｉに入力されてもよいし、図６Ａのカラムデコーダ６０のように、バッファ回路を介さなくてもよい。バッファ回路８６、８７は、出力ノードの容量に応じて適宜挿入すればよいものである。
【００７８】
（グローバルロウデコーダ８０の動作）
このグローバルロウデコーダ８０は、アイソレーションラッチ８３がセットされていない状態においては、ワード線ＷＬ＿ｉ（ｉ＝０〜２）を信号線ＷＬＤＶ＿ｉ（ｉ＝０〜２）又は信号線ＶＵＸに接続する。一方、アイソレーションラッチ８３がセットされた状態においては、ワード線ＷＬ＿ｉをいずれにも接続せずフローティング状態とする制御を行う回路である。グローバルロウデコーダ８０の回路構成は、ワード線ＷＬ＿ｉの電位制御を、ＮＭＯＳトランジスタ５ａ、７ａのゲート端子に入力される信号と、ソース端子に接続された信号線ＷＬＤＶの電位とで行う構成となっている。
【００７９】
アイソレーションラッチ８３は、信号ＲＩＳＯ＿ＳＥＴが“Ｌ”、信号ＲＩＳＯ＿ＲＳＴが“Ｈ”になると、ノードｒｉｓｏを“Ｌ”に、ノードｒｉｓｏｎを“Ｈ”にする。この場合、アイソレーションラッチがセットされていない状態となり、ＮＯＲゲート８３ｃ及び８３ｇはロウデコーダであるＮＡＮＤゲート８１の出力信号にしたがって信号を出力する。
【００８０】
このアイソレーションラッチがセットされていない状態において、ワード線ＷＬ＿ｉがゲート端子に入力される信号により非選択とされる場合には、ＮＯＲゲート８３ｃの出力信号は“Ｈ”、ＮＯＲゲート８３ｇの出力信号は“Ｌ”になる。レベルシフタ８４から出力される信号ＷＬＵＳは“Ｈ”、レベルシフタ８５から出力される信号ＷＬＳは“Ｌ”となって、ワード線ＷＬ＿ｉは信号線ＶＵＸの電位で制御される。
【００８１】
また、アイソレーションラッチがセットされていない状態において、ワード線ＷＬ＿ｉがゲート端子に入力される信号で選択される場合には、ＮＯＲゲート８３ｃの出力信号は“Ｌ”、ＮＯＲゲート８３ｇの出力信号は“Ｈ”になる。レベルシフタ８４から出力される信号ＷＬＵＳは“Ｌ”、レベルシフタ８５から出力される信号ＷＬＳは“Ｈ”となって、選択ワード線ＷＬ＿ｉは信号線ＷＬＤＶ＿ｉの電位で制御される。ここで、信号線ＷＬＤＶはローカルロウデコーダ９０により電位が制御される。ローカルロウデコーダ９０において、非選択ワード線と接続される信号線ＷＬＤＶは“Ｈ”とされる。このとき、信号線ＷＬＤＶの電位は信号線ＶＵＸと同一とされる。また、ローカルロウデコーダ９０において選択ワード線と接続される信号線ＷＬＤＶは“Ｌ”とされる。このとき、信号線ＷＬＤＶの電位は選択ワード線電圧（例えば０Ｖ）とされる。この信号線ＷＬＤＶの電位が、トランジスタ５ａを介してワード線ＷＬ＿ｉに印加される。
【００８２】
一方、アイソレーションラッチ８３は、信号ＲＩＳＯ＿ＳＥＴが“Ｈ”、信号ＲＩＳＯ＿ＲＳＴが“Ｌ”になると、アイソレーションラッチがセットされた状態となる。アイソレーションラッチがセットされた状態のとき、ロウデコーダであるＮＡＮＤゲート８１にロウアイソレーション信号、すなわち、ワード線をフローティング状態とするロウアドレス信号が入力されると、ＮＭＯＳトランジスタ８３ｄのゲートに“Ｈ”が入力される。この場合、ＮＭＯＳトランジスタ８３ｄとＮＭＯＳトランジスタ８３ｅとが同時にオンするため、ノードｒｉｓｏｎは“Ｌ”にセットされる。
【００８３】
アイソレーションラッチがセットされてノードｒｉｓｏｎ＝“Ｌ”（ノードｒｉｓｏ＝“Ｈ”）となった状態において、ＮＯＲゲート８３ｃの出力信号は“Ｌ”、ＮＯＲゲート６３ｇの出力信号は“Ｌ”になる。そのため、信号ＷＬＳと信号ＷＬＵＳとは双方とも“Ｌ”となり、ワード線ＷＬ＿ｉはフローティング状態となる。
【００８４】
このように、グローバルロウデコーダ８０は、ワード線ＷＬ＿ｉ（ｉ＝０〜２）を信号線ＷＬＤＶ＿ｉ（ｉ＝０〜２）又は信号線ＶＵＸに接続するか、又はいずれにも接続せずフローティング状態とするかを制御する。
【００８５】
図７Ｂには、グローバルロウデコーダ８０の別の構成例が示されている。図７Ｂに示すグローバルロウデコーダ８０の構成において、図７Ａに示すグローバルロウデコーダ８０と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。図７Ｂに示すグローバルロウデコーダ８０は、ワード線選択トランジスタの構成が図７Ａに示すグローバルロウデコーダ８０と異なる。図７Ａは、１本のワード線を二つのＮＭＯＳトランジスタ５ａ及び７ａで駆動する場合を示していた。図７Ｂは、１本のワード線をＮＭＯＳトランジスタ５ａ及び２つのＰＭＯＳトランジスタ５ｂ、７ｂで駆動する場合を示している。
【００８６】
図７Ｂには、ワード線選択トランジスタをＮＭＯＳトランジスタ５ａとＰＭＯＳトランジスタ５ｂ、７ｂとで構成する場合の回路例を示す。この場合は、レベルシフタ８４は、ＰＭＯＳトランジスタ８４ｄとＮＭＯＳトランジスタ８４ｂの接続ノードを出力端子としている。レベルシフタ８４から出力された信号が、バッファ回路８６を介して信号ＷＬＵＳとしてＰＭＯＳトランジスタ７ｂのゲートに入力される。また、レベルシフタ８５は、ＰＭＯＳトランジスタ８５ｅとＮＭＯＳトランジスタ８５ｃの接続ノードからバッファ回路８７を介してトランジスタ５ａのゲートへ信号ＷＬＳを出力する。これとともに、ＰＭＯＳトランジスタ８５ｄとＮＭＯＳトランジスタ８５ｂの接続ノードからバッファ回路８８を介してＰＭＯＳトランジスタ５ｂのゲートへ信号ＷＬＳｎを出力する。この構成にすると、上述のカラムデコーダ６０と同様に、ワード線ＷＬ＿ｉに転送可能な電圧の範囲を広くすることができる。
【００８７】
ワード線選択トランジスタの回路構成によって、グローバルロウデコーダ８０の回路接続は適宜変更され得る。しかし、アイソレーションラッチがセット状態に設定された場合には、どのグローバルロウデコーダ８０においても、ワード線ＷＬ＿ｉに接続されるトランジスタを全てオフさせて、ワード線ＷＬ＿ｉをフローティング状態にする状態となる。
【００８８】
（第１の実施の形態に係る半導体記憶装置の動作）
次に、本実施の形態に係る抵抗変化メモリ装置のフォーミング動作について、図８〜図１２を参照して説明する。ここでは、図９〜図１２に示すメモリセルＭＣ＿１１をフォーミングする動作を例にとって説明する。メモリセルＭＣ＿１１は、ワード線ＷＬ＿１とビット線ＢＬ＿１との交点にあるメモリセルである。
【００８９】
（抵抗変化メモリ装置のフォーミング動作）
図８は、抵抗変化メモリ装置のフォーミング動作時のタイミングチャートであり、図９〜図１２は、フォーミング動作時の特定のタイミングでのメモリセルアレイ１００の電圧印加状態を示す図である。本実施の形態においては、フォーミング動作に先立ってＣＰＦチェック動作が実施され、メモリセルＭＣ＿２０がＣＰＦであると検出されたものとする。このＣＰＦのアドレスは、ＣＰＦに接続されたビット線、ワード線のアドレスとともに、一時的にデータを保持することができるレジスタ回路等に不良アドレスとして記憶される。そして、フォーミング動作は、それらのアドレスを除いた領域のメモリセルに対して順次行われる。
【００９０】
フォーミング動作においては、図８に示すように、時刻ｔ０までに、ＣＰＦであるメモリセルＭＣ＿２０を有するビット線ＢＬ＿０をフローティング状態とする。すなわち、ビット線ＢＬ＿０のカラムデコーダ６０のアイソレーションラッチをセット状態にして、不良アドレスとして記憶されたカラムアドレス信号に基づき、ビット線ＢＬ＿０をフローティング状態にする。ビット線ＢＬ＿０は、この後のフォーミング動作において、常にフローティング状態のまま保持される。ここで、フォーミング動作時のビット線ＢＬ＿０の電位は、ＣＰＦであるメモリセルＭＣ＿２０によりショートされているため、ワード線ＷＬ＿２の電位と同じ電位になる。
【００９１】
次に、時刻ｔ０において、フローティング状態とはされない他のビット線ＢＬ＿１、ＢＬ＿２を非選択状態にする。図８に示すように、ビット線選択トランジスタ６ａ＿１、６ａ＿２のゲートに入力される信号ＢＬＵＳ（ＢＬＵＳ＿１、ＢＬＵＳ＿２）が所定の電圧Ｖｇ＿ｆｍに立ち上げられ、信号ＢＬＳ（ＢＬＳ＿０〜ＢＬＳ＿２）が０Ｖに保持される。そして、信号線ＶＵＢの電位は非選択電圧（例えば０Ｖ）とされている。これにより、ＣＰＦであるメモリセルＭＣ＿２０を有するビット線ＢＬ＿０以外のビット線ＢＬ＿１、ＢＬ＿２は、非選択電圧０Ｖに保持される。ワード線ＷＬ＿０〜ＷＬ＿２も、この時点ではいずれも電圧０Ｖに維持されている。
【００９２】
次に、時刻ｔ１において、全てのグローバルロウデコーダ８０は、信号ＷＬＳ＿ｉ＝“Ｌ”、信号ＷＬＵＳ＿ｉ＝“Ｈ”とし、ワード線選択トランジスタ５ａをオフに、トランジスタ７ａをオンにする。また、時刻ｔ１において、信号線ＶＵＸ及び信号線ＷＬＤＶに、電圧Ｖ１＿ｆｍが印加される。そのため、トランジスタ７ａを介して、全てのワード線ＷＬが信号線ＶＵＸの電位Ｖ１＿ｆｍに充電される。ここで、ビット線ＢＬ＿０も、ＣＰＦであるメモリセルＭＣ＿２０によりワード線ＷＬ＿２とショートされているため、電圧Ｖ１＿ｆｍに充電される。図９には、時刻ｔ１におけるメモリセルアレイの電圧印加状態が示されている。
【００９３】
なお、電圧Ｖ１＿ｆｍは、０Ｖよりも大きく、且つ後述するように選択ビット線ＢＬ＿１に印加されるフォーミング電圧Ｖ３＿ｆｍよりも小さい値の電圧である。ＣＰＦであるメモリセルＭＣ＿２０に接続されたワード線ＷＬ＿２及びビット線ＢＬ＿０は、この電圧Ｖ１＿ｆｍにプリチャージされる。電圧Ｖ１＿ｆｍは、電圧０Ｖと電圧Ｖ１＿ｆｍとの差においても、後述される電圧Ｖ３＿ｆｍと電圧Ｖ１＿ｆｍとの差においても、メモリセルＭＣをフォーミングさせないような値に設定される。電圧Ｖ１＿ｆｍの電圧値は、典型的には後述されるフォーミング電圧Ｖ３＿ｆｍの２分の１程度の値とされる。
【００９４】
次に、時刻ｔ２において、ＣＰＦを有するワード線ＷＬ＿２をアイソレーションするために、該当するアイソレーションアドレス信号ＩＡ０、ＩＡ１が対応するグローバルロウデコーダ８０に入力される。このアイソレーションアドレス信号に基づきグローバルロウデコーダ８０内のアイソレーションラッチがセットされる。図８に示す例では、ＩＡ０とＩＡ１の二つのロウアドレス信号によりワード線ＷＬ＿２のアイソレーションが行われる。グローバルロウデコーダ８０のアイソレーションラッチがセットされると、信号ＷＬＳ＿２＝“Ｌ”、信号ＷＬＵＳ＿２＝“Ｌ”となり、ＣＰＦであるメモリセルＭＣ＿２０を有するワード線ＷＬ＿２がフローティング状態にされる。
【００９５】
次に、時刻ｔ３において、フォーミング動作の対象となる選択メモリセルＭＣ＿１１に接続された選択ワード線ＷＬ＿１のアドレスが、対応するグローバルロウデコーダ８０に入力される。選択ワード線ＷＬ＿１に対応するグローバルロウデコーダ８０は、信号ＷＬＳ＿１＝“Ｈ”、信号ＷＬＵＳ＿１＝“Ｌ”を出力して、選択ワード線ＷＬ＿１を信号線ＷＬＤＶに接続する。一方、非選択ワード線ＷＬ＿０は、信号ＷＬＳ＿０＝“Ｌ”、信号ＷＬＵＳ＿０＝“Ｈ”であり、信号線ＶＵＸに接続されたままである。
【００９６】
次に、時刻ｔ４において、信号線ＶＵＸと信号線ＷＬＤＶに印加される電圧を電圧Ｖ２＿ｆｍに変更する。ワード線ＷＬ＿０には、ワード線選択トランジスタ７ａ＿０を介して、信号線ＶＵＸから電圧Ｖ２＿ｆｍが印加され、ワード線ＷＬ＿１には、ワード線選択トランジスタ５ａ＿１を介して、信号線ＷＬＤＶ＿１から電圧Ｖ２＿ｆｍが印加される。このように、フローティング状態にされたワード線ＷＬ＿２を除くワード線ＷＬ＿０、ＷＬ＿１にフォーミング動作時の非選択ワード線電圧Ｖ２＿ｆｍが印加される。電圧Ｖ２＿ｆｍは、後に選択ビット線ＢＬ＿１に印加されるフォーミング電圧Ｖ３＿ｆｍと同じ電圧であってもよいし、やや低い電圧であってもよい。電圧Ｖ２＿ｆｍは、メモリセルＭＣ＿０１をフォーミングさせない程度の大きさに設定される。この時、アイソレーションによってフローティング状態になっているワード線ＷＬ＿２は、隣接ワード線（ここでは、ワード線ＷＬ＿１）とのカップリングによって電位が上昇し、電圧Ｖ１＿ｆｍ＋αとなる。また、ビット線ＢＬ＿０も電圧Ｖ１＿ｆｍ＋αになる。図１０には、時刻ｔ４におけるメモリセルアレイの電圧印加状態が示されている。
【００９７】
次に、時刻ｔ５において、カラムデコーダ６０で選択ビット線ＢＬ＿１を選択する。カラムデコーダ６０は、信号ＢＬＳ＿１＝“Ｈ”、信号ＢＬＵＳ＿１＝“Ｌ”を出力して、選択ビット線ＢＬ＿１を信号線ＤＳＡに接続する。一方、非選択ビット線ＢＬ＿２は、信号ＢＬＳ＿２＝“Ｌ”、信号ＢＬＵＳ＿２＝“Ｈ”で信号線ＶＵＢに接続されたままである。この状態において、信号線ＤＳＡにフォーミング電圧Ｖ３＿ｆｍを印加する。選択ビット線ＢＬ＿１には、ビット線選択トランジスタ４ａ＿１を介して、信号線ＤＳＡからフォーミング電圧Ｖ３＿ｆｍが印加される。ここで、もしフローティング状態になっているビット線ＢＬ＿０の隣のビット線ＢＬ＿１に電圧Ｖ３＿ｆｍが印加される場合には、カップリングによってその電位は、Ｖ１＿ｆｍ＋βとなる。また、ワード線ＷＬ＿２も電圧Ｖ１＿ｆｍ＋βになる。図１１には、時刻ｔ５におけるメモリセルアレイの電圧印加状態が示されている。
【００９８】
ここで、メモリセルＭＣ＿００、ＭＣ＿１０、ＭＣ＿０２、ＭＣ＿１２及びＭＣ＿２２は逆バイアス状態である。また、メモリセルＭＣ＿０１及びＭＣ＿１１はバイアスなし状態（電圧Ｖ３＿ｆｍ＝電圧Ｖ２＿ｆｍ）又は弱い順バイアス状態（電圧Ｖ３＿ｆｍ＞電圧Ｖ２＿ｆｍ）である。そして、メモリセルＭＣ＿２１には、ビット線ＢＬ＿１（電圧Ｖ３＿ｆｍ）からワード線ＷＬ＿２（電圧Ｖ１＿ｆｍ＋β）へと順バイアスの電位差Ｖ３＿ｆｍ−（Ｖ１＿ｆｍ＋β）がかかる。しかし、時刻ｔ１においてワード線ＷＬにプリチャージされる電圧Ｖ１＿ｆｍを適切に調整することにより、メモリセルＭＣ＿２１がフォーミングされない状態のまま保持することが可能である。このメモリセルＭＣ＿２１を半選択状態として、図示の記号で示す。
【００９９】
次に、時刻ｔ６において、選択ワード線ＷＬ＿１に対応する信号線ＷＬＤＶ＿１に印加される電圧を、選択ワード線電圧０Ｖに変更する。これにより、選択ワード線ＷＬ＿１はワード線選択トランジスタ５ａ＿１を介して、電圧０Ｖに放電される。選択メモリセルＭＣ＿１１には、ビット線ＢＬ＿１（電圧Ｖ３＿ｆｍ）からワード線ＷＬ＿１（電圧０Ｖ）へと、フォーミング動作に必要な電位差がかかる。その後、所定の時間が経過すると、フィラメントが形成されてメモリセルが記憶素子として機能する状態になる。ここで、もしフローティング状態になっているワード線ＷＬ＿２と選択ワード線ＷＬ＿１とが隣接していた場合には、選択ワード線ＷＬ＿１を放電する際のカップリングの影響により、ワード線ＷＬ＿２は電圧Ｖ１＿ｆｍ＋γとなる。また、ビット線ＢＬ＿０も電圧Ｖ１＿ｆｍ＋γになる。ワード線ＷＬ＿２及びビット線ＢＬ＿０のフォーミング動作時の電圧は、選択ビット線ＢＬ＿１及び選択ワード線ＷＬ＿１に隣接しているか否かにより変化するため、図８ではその変動を加味して図示している。また、図１２には、時刻ｔ６におけるメモリセルアレイの電圧印加状態が示されている。
【０１００】
ここで、メモリセルＭＣ＿００、ＭＣ＿０２、及びＭＣ＿２２は逆バイアス状態であり、メモリセルＭＣ＿０１及びＭＣ＿１２はバイアスなし状態又は弱い順バイアス状態である。そして、メモリセルＭＣ＿１０には、ビット線ＢＬ＿０（電圧Ｖ１＿ｆｍ＋γ）からワード線ＷＬ＿１（電圧０Ｖ）へと順バイアス方向の電位差Ｖ１＿ｆｍ＋γがかかる。しかし、メモリセルＭＣ＿２１と同様に、時刻ｔ１においてワード線ＷＬにプリチャージされる電圧Ｖ１＿ｆｍを適切に調整することにより、メモリセルＭＣ＿１０がフォーミングされない状態のまま保持することが可能である。このメモリセルＭＣ＿１０も半選択状態として、図示の記号で示す。
【０１０１】
時刻ｔ７以降は、順次ビット線やワード線の放電やデコーダの選択状態の変更等を実行して、フォーミング動作を終了する。選択メモリセルを切り替えてフォーミング動作を継続する場合には、ワード線ＷＬ側のアイソレーションラッチをリセットして、前述の動作を繰り返して実行すればよい。
【０１０２】
（第１の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係る抵抗変化メモリ装置によれば、フォーミング動作時において、ＣＰＦを有するビット線ＢＬ＿０やワード線ＷＬ＿２に接続されたメモリセルをフォーミングされない状態に保持しながら、その他の正常なメモリセルをフォーミングすることができる。
【０１０３】
ＣＰＦを有するワード線ＷＬ＿２及びビット線ＢＬ＿０の電位は、時刻ｔ２までに充電した所定のプリチャージ電位Ｖ１＿ｆｍが、その後の動作中にカップリングで上昇したり下降したりする。だが、電圧Ｖ１＿ｆｍの値を変更することによって調整が可能であるため、ＣＰＦを有するワード線ＷＬ＿２及びビット線ＢＬ＿０に接続されたメモリセルに対してフォーミングが行われないように制御できる。また、フローティング状態のビット線やワード線にカップリングを与えるビット線やワード線を片側に制限する等（例えば、少なくとも隣接する２本以上のビット線やワード線をフローティング状態にする等）の対策を施すことにより、非選択メモリセルをフォーミング動作がされない状態に保持できる確度が向上する。
【０１０４】
本実施の形態においては、アイソレーションラッチにセットすべき不良アドレスデータは、所定の不揮発な記憶手段に保持されているものとしている。しかし、電源が遮断されると、アイソレーションラッチのデータは保持されないため、電源投入されたときに所定の不揮発な記憶手段に記憶されている、ＣＰＦに対応した不良アドレスデータを読み出して、アイソレーションラッチに書込む必要がある。
【０１０５】
［第２の実施の形態］
（第２の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第２の実施の形態について図１３〜図１５を参照して説明する。本実施の形態の抵抗変化メモリ装置において、メモリマットＭＡＴ、カラムデコーダ６０、グローバルロウデコーダ８０等の構成は、上述の第１の実施の形態の抵抗変化メモリ装置と同様である。本実施の形態においては、アイソレーションラッチを有するカラムデコーダ６０、グローバルロウデコーダ８０を用いた抵抗変化メモリ装置の動作について説明する。
【０１０６】
（第２の実施の形態に係る半導体記憶装置の動作）
本実施の形態に係る抵抗変化メモリ装置のセット動作について、図１３を参照して説明する。ここで、本実施の形態に係る抵抗変化メモリ装置のメモリセルアレイ１００において、ＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２に接続されたメモリセルは、抵抗状態が変化せず定常的な高抵抗状態である未フォーミング状態であるものとする。
【０１０７】
図１３において、セット動作が実行される選択メモリセルはメモリセルＭＣ＿１１である。選択ビット線ＢＬ及び選択ワード線ＷＬは、ビット線ＢＬ＿１及びワード線ＷＬ＿１であり、それぞれ選択ビット線電圧Ｖ＿ｓｅｔ及び選択ワード線電圧（例えば０Ｖ）が印加される。非選択ビット線ＢＬ及び非選択ワード線ＷＬは、ビット線ＢＬ＿２及びワード線ＷＬ＿０であり、それぞれ非選択ビット線電圧（例えば０Ｖ）及び非選択ワード線電圧Ｖ＿ｓｅｔが印加されている。
【０１０８】
本実施の形態の抵抗変化メモリ装置のセット動作において、ＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２は、フローティング状態とされる。ビット線ＢＬ＿０及びワード線ＷＬ＿２のアイソレーションは上述のカラムデコーダ６０及びグローバルロウデコーダ８０により実現される。
【０１０９】
（第２の実施の形態に係る半導体記憶装置の効果）
本実施の形態における抵抗変化メモリ装置において、メモリセルＭＣ＿２１及びＭＣ＿１０は、未フォーミング状態のメモリセルである。そのため、選択ビット線ＢＬ＿１からメモリセルＭＣ＿２１を介してＣＰＦを有するワード線ＷＬ＿２へ流出する電流は、セット動作時において無視できるほど小さい。また、非選択ビット線ＢＬ＿０からメモリセルＭＣ＿１０を介して選択ワード線ＷＬ＿１に流入する電流も無視できるほど小さい。そのため、メモリセルアレイ１００内にフローティング状態のビット線ＢＬ＿０及びワード線ＷＬ＿２が存在していたとしても、選択ビット線ＢＬ＿１及び選択ワード線ＷＬ＿１に印加された電圧は影響を受けない。
【０１１０】
このように、ＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２に接続されたメモリセルを未フォーミング状態とするとともに、セット動作時にＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２をフローティング状態とすることにより、選択メモリセルＭＣ＿１１に所望のセット電圧Ｖ＿ｓｅｔを印加することができる。よって、メモリセルアレイ１００内にＣＰＦが存在したとしても正常に動作を実行することができる。
【０１１１】
（第２の実施の形態に係る半導体記憶装置の動作の他の例）
次に、本実施の形態に係る抵抗変化メモリ装置のセット動作の他の例について、図１４を参照して説明する。本例の抵抗変化メモリ装置において、メモリマットＭＡＴ、カラムデコーダ６０、グローバルロウデコーダ８０等の構成は、上述の第１の実施の形態の抵抗変化メモリ装置と同様である。ここでも、メモリセルアレイ１００において、ＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２に接続されたメモリセルは、抵抗状態が変化せず定常的な高抵抗状態である未フォーミング状態であるものとする。
【０１１２】
図１４において、セット動作が実行される選択メモリセルはメモリセルＭＣ＿０２である。選択ビット線ＢＬ及び選択ワード線ＷＬは、ビット線ＢＬ＿２及びワード線ＷＬ＿０であり、それぞれ選択ビット線電圧Ｖ＿ｓｅｔ及び選択ワード線電圧（例えば０Ｖ）が印加される。非選択ビット線ＢＬ及び非選択ワード線ＷＬは、ビット線ＢＬ＿１及びワード線ＷＬ＿１であり、それぞれ非選択ビット線電圧（例えば０Ｖ）及び非選択ワード線電圧Ｖ＿ｓｅｔが印加されている。
【０１１３】
本例の抵抗変化メモリ装置のセット動作において、ＣＰＦを有するワード線ＷＬ＿２は、フローティング状態とされる。ワード線ＷＬ＿２のアイソレーションは上述のグローバルロウデコーダ８０により実行される。一方、ＣＰＦを有するビット線ＢＬ＿０は、非選択ビット線ＢＬ＿１と同様に非選択ビット線電圧０Ｖが印加されている。
【０１１４】
本例の抵抗変化メモリ装置において、ワード線ＷＬ＿２は、ＣＰＦによりビット線ＢＬ＿０とショートしており、ワード線ＷＬ＿２は信号線ＶＵＢの電位０Ｖに放電される。しかし、メモリセルＭＣ＿２２は、未フォーミング状態のメモリセルである。そのため、選択ビット線ＢＬ＿１からメモリセルＭＣ＿２２を介してＣＰＦを有するワード線ＷＬ＿２へ流出する電流は、セット動作時において無視できるほど小さい。そのため、メモリセルアレイ１００内にフローティング状態のワード線ＷＬ＿２が存在していたとしても、選択ビット線ＢＬ＿２及び選択ワード線ＷＬ＿０に印加された電圧は影響を受けない。
【０１１５】
このように、ＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２に接続されたメモリセルを未フォーミング状態とするとともに、セット動作時にＣＰＦを有するワード線ＷＬ＿２のみをフローティング状態とすることによっても、選択メモリセルＭＣ＿０２に所望のセット電圧Ｖ＿ｓｅｔを印加することができる。よって、メモリセルアレイ１００内にＣＰＦが存在したとしても正常に動作を実行することができる。
【０１１６】
（第２の実施の形態に係る半導体記憶装置の動作のさらに他の例）
次に、本実施の形態に係る抵抗変化メモリ装置のセット動作のさらに他の例について、図１５を参照して説明する。本例の抵抗変化メモリ装置において、メモリマットＭＡＴ、カラムデコーダ６０、グローバルロウデコーダ８０等の構成は、上述の第１の実施の形態の抵抗変化メモリ装置と同様である。ここでも、メモリセルアレイ１００において、ＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２に接続されたメモリセルは、抵抗状態が変化せず定常的な高抵抗状態である未フォーミング状態であるものとする。
【０１１７】
図１５において、セット動作が実行される選択メモリセルはメモリセルＭＣ＿０２である。選択ビット線ＢＬ及び選択ワード線ＷＬは、ビット線ＢＬ＿２及びワード線ＷＬ＿０であり、それぞれ選択ビット線電圧Ｖ＿ｓｅｔ及び選択ワード線電圧（例えば０Ｖ）が印加される。非選択ビット線ＢＬ及び非選択ワード線ＷＬは、ビット線ＢＬ＿１及びワード線ＷＬ＿１であり、それぞれ非選択ビット線電圧（例えば０Ｖ）及び非選択ワード線電圧Ｖ＿ｓｅｔが印加されている。
【０１１８】
本例の抵抗変化メモリ装置のセット動作において、ＣＰＦを有するビット線ＢＬ＿０は、フローティング状態とされる。ビット線ＢＬ＿０のアイソレーションは上述のカラムデコーダ６０により実行される。一方、ＣＰＦを有するワード線ＷＬ＿２は、非選択ワード線ＷＬ＿１と同様に非選択ワード線電圧Ｖ＿ｓｅｔが印加されている。
【０１１９】
本例の抵抗変化メモリ装置において、ビット線ＢＬ＿０は、ＣＰＦによりワード線ＷＬ＿２とショートしており、ビット線ＢＬ＿０は信号線ＶＵＸの電位Ｖ＿ｓｅｔに充電される。しかし、メモリセルＭＣ＿００は、未フォーミング状態のメモリセルである。そのため、充電されたビット線ＢＬ＿０からメモリセルＭＣ＿００を介して選択ワード線ＷＬ＿０へ流出する電流は、セット動作時において無視できるほど小さい。そのため、メモリセルアレイ１００内にフローティング状態のビット線ＢＬ＿０が存在していたとしても、選択ビット線ＢＬ＿２及び選択ワード線ＷＬ＿０に印加された電圧は影響を受けない。
【０１２０】
このように、ＣＰＦを有するビット線ＢＬ＿０及びワード線ＷＬ＿２に接続されたメモリセルを未フォーミング状態とするとともに、セット動作時にＣＰＦを有するビット線ＢＬ＿０のみをフローティング状態とすることによっても、選択メモリセルＭＣ＿０２に所望のセット電圧Ｖ＿ｓｅｔを印加することができる。よって、メモリセルアレイ１００内にＣＰＦが存在したとしても正常に動作を実行することができる。
【０１２１】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、第２の実施の形態において、抵抗変化メモリ装置の動作をセット動作として説明したが、ビット線及びワード線への電圧印加状態を変更することなく、印加電圧の値を変更することによりリセット動作やリード動作とすることも可能である。この場合においても、ＣＰＦを有するビット線及びワード線に接続されたメモリセルを未フォーミング状態とするとともに、リセット動作やリード動作時にＣＰＦを有するビット線又はワード線の少なくともいずれか一方をフローティング状態とすることにより、選択メモリセルに所望の電圧を印加することができる。
【符号の説明】
【０１２２】
４・・・ビット線選択トランジスタ、  ５・・・ワード線選択トランジスタ、  ６、７・・・非選択電圧供給トランジスタ  ２０・・・データ制御回路、  ６０・・・カラムデコーダ、  ７０・・・非選択ビット線駆動回路、  ８０・・・グローバルロウデコーダ、  ９０・・・ローカルロウデコーダ、  １００・・・メモリセルアレイ、  １１０・・・非選択ワード線駆動回路、  １２０・・・マットデコーダ、  １３０・・・ラッチデータチェック回路、  １４０・・・アドレスレジスタ、  １５０・・・データ入出力バッファ、  １６０・・・制御回路、  １７０・・・電圧生成回路、  １８０・・・ステータス回路、  Ｄｉ・・・ダイオード、  ＶＲ・・・抵抗変化素子、  ＭＣ・・・メモリセル、  ＭＡＴ・・・メモリマット、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＳＡ・・・センスアンプ。
【図１】
2010192040.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2010192040.tif 000009
【図６Ｃ】
2010192040.tif 000010
【図７Ａ】
2010192040.tif 000011
【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010192040.tif 000018
【図１４】
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【図１５】
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