(57)【要約】【課題】配置密度を高めたり、素子特性を安定化したりしつつ、ビット線とキャパシタコンタクトの重ね合わせマージンを確保する。【解決手段】半導体記憶装置１００は、平面視で第１の活性領域１０６ａ上に形成された第１のビット線１２６ａおよび第２のビット線１２６ｂと、第１の活性領域１０６ａ上に形成された第１のセルコンタクト１２２ａと、第１のセルコンタクト１２２ａ上に形成されるとともにキャパシタ（不図示）に接続された第１のキャパシタコンタクト１２８ａとを含むＤＲＡＭを含む。平面視において、第１のセルコンタクト１２２ａは、第１のビット線１２６ａよりも第２のビット線１２６ｂに近い位置に設けられ、第１のキャパシタコンタクト１２８ａは、第１のセルコンタクト１２２ａに対して第１のビット線１２６ａに近づく方向にずらして形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板の一面に形成され、素子分離絶縁膜により分離された第１の活性領域と、
前記基板上に形成され、平面視で前記第１の活性領域上に形成された第１のビット線、および当該第１のビット線に隣接して形成された第２のビット線と、
前記第１のビット線および前記第２のビット線よりも上層に設けられたキャパシタと、
前記第１の活性領域上に当該第１の活性領域に接続して形成されたセルコンタクトと、
前記セルコンタクト上に当該セルコンタクトに接続して形成されるとともに前記キャパシタに接続されたキャパシタコンタクトと、
前記第１の活性領域上に当該第１の活性領域に接続して形成されるとともに前記第１のビット線に接続されたビットコンタクトと、
を含むＤＲＡＭを含み、
平面視において、前記セルコンタクトは、前記第１のビット線よりも前記第２のビット線に近い位置に設けられ、前記キャパシタコンタクトは、前記セルコンタクトに対して前記第１のビット線に近づく方向にずらして形成された半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
平面視において、前記キャパシタコンタクトは、前記第１のビット線と前記第２のビット線との間の略中央に形成された半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
前記基板上に形成され、前記第１のビット線および前記第２のビット線に交差して設けられたゲート線をさらに含み、
前記キャパシタコンタクトは、前記ゲート線の延在方向に平行な方向に沿って、前記セルコンタクトに対して前記第１のビット線に近づく方向にずらして形成された半導体記憶装置。
【請求項４】
請求項１から３いずれかに記載の半導体記憶装置において、
前記ビットコンタクトは、前記第１の活性領域に接続して形成されるとともに、前記セルコンタクトと同じ高さに形成された下層ビットコンタクトと、当該下層ビットコンタクト上に形成され、当該下層ビットコンタクトと前記第１のビット線に接続された上層ビットコンタクトとにより構成され、
前記ビット線は、その下面が、前記セルコンタクトの上面の高さからさらに前記上層ビットコンタクトの高さ分だけ高い位置となるように形成された半導体記憶装置。
【請求項５】
請求項１から４いずれかに記載の半導体記憶装置において、
前記ＤＲＡＭは、４本のビット線および４本のゲート線単位で基本構造が構成され、当該基本構造の繰り返しパターン配置を有する１／４ピッチのレイアウト構造を有する半導体記憶装置。
【請求項６】
請求項１から５いずれかに記載の半導体記憶装置において、
前記第１のビット線と前記第２のビット線とは、前記キャパシタコンタクトおよび前記セルコンタクトが間に設けられた領域において、他の領域よりも間隔が広く形成された半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記キャパシタコンタクトおよび前記セルコンタクトが間に設けられた領域において、前記第１のビット線と前記第２のビット線との間隔は、前記ビットコンタクトが間に設けられた領域における前記第１のビット線および前記第２のビット線の幅よりも大きい半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭ（Dynamic Random Access Memory）を含む半導体記憶装置においては、種々のレイアウトが検討されている。
特許文献１（特開２００７−２８７７９４号公報）には、第１のセルコンタクトおよび当該第１のセルコンタクト上に形成されたビット線コンタクト（ビットコンタクト）と、第２のセルコンタクト（セルコンタクト）および当該第２のセルコンタクト上に形成されたストレージノードコンタクト（キャパシタコンタクト）と、ストレージノードコンタクト上に形成されたキャパシタとを備えた、半導体記憶装置が記載されている。ここで、ストレージノードコンタクトの中心位置は、第２のセルコンタクトの中心位置から所定の方向にオフセットされ、同一活性領域内の第１のセルコンタクトに近づく方向に移動されている。これにより、ストレージキャパシタを最密状態でレイアウトし、しかもＨＳＧ（Hemi-Spherical Grained）閉塞マージンを十分に確保するとされている。
【０００３】
特許文献２（特開２００４−４７９９９号公報）には、第１および第２ＭＯＳトランジスタを有する半導体基板上の１つの活性領域内の一端と他端とにそれぞれ形成された第１および第２ストレージノード（キャパシタコンタクト）を含むＤＲＡＭセルが記載されている。第１および第２ストレージノードは、それぞれ、第１ＭＯＳトランジスタのソース領域の役割を果たす第１不純物領域および第２ＭＯＳトランジスタのソース領域の役割を果たす第２不純物領域に電気的に接続されている。第１および第２ストレージノードの中心軸は、それぞれ、第１および第２不純物領域の中心点から活性領域の長さの方向と平行な一方向に沿って所定の距離だけ離隔された第１および第２地点を通る。ここで、ストレージノード（キャパシタコンタクト）を、活性領域（セル）の長さ方向と垂直な方向に所定の距離移動させている。また、第１および第２ストレージノードを同じ方向に移動させている。
【０００４】
特許文献３（特開平１１−０４５９８２号公報）には、半導体基板の主面のフィールド絶縁膜に囲まれた活性領域を直線状に形成し、活性領域の中央部の半導体領域に接続されるビット線ＢＬを直線状に形成した構成の半導体集積回路装置が記載されている。そして、ビット線ＢＬが接続されるコンタクトホールおよび活性領域の両端部の半導体領域に接続され、情報蓄積用容量素子に接続されるプラグが形成されるコンタクトホールを、活性領域のｙ方向（ゲート線に平行な領域）における中心から互いに逆方向に偏差をもって形成することが記載されている。ここで、活性領域は、ビット線に対して略平行な方向に延在して形成されている。
【０００５】
特許文献４（特開２００２−０３１８８３号公報）には、データ線ＤＬを挟む一対のコンタクトホール上にスルーホールを転写する際に、そのデータ線ＤＬを挟む一対のスルーホールが位置ずれしたとしても、コンタクトホールとは接続され、データ線ＤＬには接続されないように、設計の段階においてデータ線ＤＬから離間する方向にずれて配置されるようにフォトマスクに形成されたマスクパターンを用いる半導体集積回路装置の製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８７７９４号公報
【特許文献２】特開２００４−４７９９９号公報
【特許文献３】特開平１１−０４５９８２号公報
【特許文献４】特開２００２−０３１８８３号公報
【特許文献５】特開２００８−２２７４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１１は、従来の一般的なＤＲＡＭを含む半導体記憶装置５０の構成を示す平面図である。また、図１２は、図１１のＤ−Ｄ’線に沿った断面図である。ここでは、ＤＲＡＭが、４本のビット線および４本のゲート線単位で基本構造が構成され、当該基本構造の繰り返しパターン配置を有する１／４ピッチのレイアウト構造を有する例を示す。
【０００８】
半導体記憶装置５０は、基板５２の一面に形成され、素子分離絶縁膜５４により分離された活性領域５６、ビット線７６、ゲート線（ワード線）９８、ビットコンタクト７０、セルコンタクト７２、キャパシタコンタクト７８およびキャパシタ９０を備えている。図１１において、図中縦方向に延在しているのがゲート線９８、図中横方向に延在しているのがビット線７６である。図１２に示すように、キャパシタ９０は、下部電極９２、容量絶縁膜９４、および上部電極９６により構成される。また、基板５２上には絶縁膜５８が形成されており、ビット線７６、ゲート線９８（図２では不図示）、ビットコンタクト７０、セルコンタクト７２、キャパシタコンタクト７８およびキャパシタ９０は、絶縁膜５８中に形成されている。
【０００９】
ビットコンタクト７０は、基板５２の活性領域５６とビット線７６とを接続している。また、セルコンタクト７２およびキャパシタコンタクト７８は、基板５２の活性領域５６とキャパシタ９０とを接続している。ここで、セルコンタクト７２とキャパシタコンタクト７８とは、製造時の加工誤差による意図しない誤差を除いて、平面視で同じ位置に形成される。
【００１０】
また、ビット線７６とキャパシタコンタクト７８とは、製造時の加工誤差を考慮してもビット線７６とキャパシタコンタクト７８とが互いに接触することのないような配置に設定される。たとえば、重ね合わせマージンを確保するため、キャパシタコンタクト７８は、隣接するビット線７６間の中央に配置することが望まれる。また、セルコンタクト７２と活性領域５６との接続を確実にするためには、セルコンタクト７２を活性領域５６の中央に配置する必要がある。
【００１１】
一方、近年の素子の微細化に伴い、トランジスタのチャネル領域における不純物イオンの濃度ばらつきがトランジスタ特性に与える影響が大きくなっている。このような濃度ばらつきの影響を低減させるためには、トランジスタのゲート電極を構成するゲート線（ワード線）９８と各活性領域５６との重なる領域（チャネル領域）をできるだけ広くすることが好ましい。ＤＲＡＭの配置密度を高めるとともに、ゲート線９８と各活性領域５６との重なり領域を広く取るためには、活性領域５６の延在方向とゲート線９８の延在方向とがなす角度が大きくなるように、活性領域５６を配置することが望まれる。
【００１２】
図１３にこのような構成とした半導体記憶装置５０の平面図の一例を示す。
ここでは、ゲート線９８の延在方向と活性領域５６の延在方向とがなす角度θａを図１１に示した構成のθｂよりも大きくしている。このような構成とすると、隣接するゲート線９８の間隔および隣接するビット線７６の間隔をそれぞれ図１１に示したものと同等とした場合には、ゲート線９８と各活性領域５６との重なり領域を広くすることができる。これにより、ＤＲＡＭの配置密度を維持したまま、素子特性を向上できるとともに安定化することができる。
【００１３】
しかし、図１３に示したような構成とすると、ビット線７６とキャパシタコンタクト７８との重ね合わせマージンが確保できないという問題がある。図１４は、図１３のＥ−Ｅ’線に沿った断面図である。図中、矢印で示した箇所において、ビット線７６とキャパシタコンタクト７８とのマージンが不充分となり、製造時の加工誤差によって、ビット線７６とキャパシタコンタクト７８とが接触してしまうおそれがある。
【００１４】
上述した従来技術では、このような問題が解決できなかった。
【課題を解決するための手段】
【００１５】
本発明によれば、
基板の一面に形成され、素子分離絶縁膜により分離された第１の活性領域と、
前記基板上に形成され、平面視で前記第１の活性領域上に形成された第１のビット線、および当該第１のビット線に隣接して形成された第２のビット線と、
前記第１のビット線および前記第２のビット線よりも上層に設けられたキャパシタと、
前記第１の活性領域上に当該第１の活性領域に接続して形成されたセルコンタクトと、
前記セルコンタクト上に当該セルコンタクトに接続して形成されるとともに前記キャパシタに接続されたキャパシタコンタクトと、
前記第１の活性領域上に当該第１の活性領域に接続して形成されるとともに前記第１のビット線に接続されたビットコンタクトと、
を含むＤＲＡＭを含み、
平面視において、前記セルコンタクトは、前記第１のビット線よりも前記第２のビット線に近い位置に設けられ、前記キャパシタコンタクトは、前記セルコンタクトに対して前記第１のビット線に近づく方向にずらして形成された半導体記憶装置が提供される。
【００１６】
この構成によれば、第１の活性領域に接続して形成されたセルコンタクトを第２のビット線に近い位置に配置することができ、配置密度を高めたり、素子特性を安定化したりすることができる。さらに、キャパシタコンタクトを第１のビット線に近づく方向にずらして形成することにより、キャパシタコンタクトを第１のビット線と第２のビット線との間の中央に配置することができる。これにより、各ビット線とキャパシタコンタクトとの重ね合わせマージンを拡大することができる。
【００１７】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明によれば、配置密度を高めたり、素子特性を安定化したりしつつ、ビット線とキャパシタコンタクトの重ね合わせマージンを確保することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態における半導体記憶装置の構成を示す平面図である。
【図２】本発明の実施の形態における半導体記憶装置の構成を示す平面図である。
【図３】図３は、図１および図２の破線で囲んだ箇所を示す平面図である。
【図４】図２のＡ−Ａ’線に沿った断面図である。
【図５】図２のＢ−Ｂ’線に沿った断面図である。
【図６】本発明の実施の形態における半導体記憶装置の効果を説明するための平面図である。
【図７】本発明の実施の形態における半導体記憶装置の構成を示す平面図である。
【図８】図７の破線で囲んだ箇所を示す平面図である。
【図９】図７のＣ−Ｃ’線に沿った断面図である。
【図１０】本発明の実施の形態における半導体記憶装置の効果を説明するための平面図である。
【図１１】従来の一般的なＤＲＡＭを含む半導体記憶装置の構成を示す平面図である。
【図１２】図１１のＤ−Ｄ’線に沿った断面図である。
【図１３】図１１の半導体記憶装置のレイアウトを一部変更した半導体記憶装置の構成を示す平面図である。
【図１４】図１３のＥ−Ｅ’線に沿った断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。本実施の形態において、半導体記憶装置は、ＤＲＡＭを含む。
【００２１】
（第１の実施の形態）
図１および図２は、本実施の形態における半導体記憶装置の構成を示す平面図である。また、図３は、図１および図２の破線で囲んだ箇所を示す平面図である。図４は、図２のＡ−Ａ’線に沿った断面図である。また、図５は、図２のＢ−Ｂ’線に沿った断面図である。
【００２２】
半導体記憶装置１００は、基板１０２と、基板１０２の一面に形成され、素子分離絶縁膜１０４により分離された活性領域１０６と、基板１０２上に形成されたビット線（データ線）１２６と、ビット線１２６よりも上層に設けられたキャパシタ１４０と、活性領域１０６上に活性領域１０６に接続して形成されたセルコンタクト１２２と、およびセルコンタクト１２２上にセルコンタクト１２２に接続して形成されたキャパシタコンタクト１２８と、活性領域１０６上に活性領域１０６に接続して形成されるとともにビット線１２６に接続された下層ビットコンタクト１２０および上層ビットコンタクト１２４とを含む。半導体記憶装置１００は、さらに、基板１０２上に形成されたゲート線（ワード線）１５２、および当該ゲート線１５２をゲートとして含む電界効果トランジスタ（ＦＥＴ１５４）を含む。図１では、キャパシタコンタクト１２８は、セルコンタクト１２２との配置関係を示すために破線で示している。
【００２３】
本実施の形態において、ビット線１２６の延在方向（図１および図２の左右方向）とゲート線１５２の延在方向（図１および図２の上下方向）とは、略直角とすることができる。
【００２４】
また、ゲート線１５２の延在方向と活性領域１０６の延在方向とがなす角をθとすると、９０＜θ＜１８０°を満たす。換言すれば、活性領域１０６は、斜め方向、すなわちビット線１２６の延在方向またはそれに直交する方向の何れにも一致しない方向に延在している。角θは、１２０°≦θ≦１５０°を満たすことが好ましい。各活性領域１０６は、ＳＴＩ（Shallow Trench Isolation）等の素子分離絶縁膜１０４によって互いに分離されている。各活性領域１０６は、二つのゲート線１５２と一つのビット線１２６とを横切るように、ゲート線１５２およびビット線１２６に対して斜めに形成される。
【００２５】
本実施の形態において、ＤＲＡＭは、４本のビット線１２６および４本のゲート線１５２単位で基本構造が構成され、当該基本構造の繰り返しパターン配置を有する１／４ピッチのレイアウト構造を有する。図１および図２において、基本構造およびその近傍領域を破線で囲んでいる。
【００２６】
また、説明のために、図３に示すように、一の活性領域１０６を第１の活性領域１０６ａとして示し、第１の活性領域１０６ａ近傍のビット線１２６、ゲート線１５２等にそれぞれ符号を付す。図３（ａ）は、図１の破線で囲んだ箇所を示す。図３（ｂ）は、図２の破線で囲んだ箇所を示す。また、わかりやすくするためにビット線１２６にパターンを付している。
【００２７】
ここでは、ビット線１２６として、第１のビット線１２６ａと、第１のビット線１２６ａに隣接して設けられた第２のビット線１２６ｂと、第１のビット線１２６ａを挟んで第２のビット線１２６ｂと反対側において第１のビット線１２６ａに隣接して設けられた第３のビット線１２６ｃを示す。また、ゲート線１５２として、第１のゲート線１５２ａおよび当該第１のゲート線１５２ａに隣接した第２のゲート線１５２ｂを示す。第１のビット線１２６ａは、平面視で第１の活性領域１０６ａ上に、第１の活性領域１０６ａと交差するように形成されている。
【００２８】
また、セルコンタクト１２２として、第１のビット線１２６ａと第２のビット線１２６ｂとの間の領域に形成された第１のセルコンタクト１２２ａと、第１のビット線１２６ａと第３のビット線１２６ｃとの間の領域に形成された第２のセルコンタクト１２２ｂとを示す。また、キャパシタコンタクト１２８として、第１のセルコンタクト１２２ａ上に第１のセルコンタクト１２２ａに接続して形成された第１のキャパシタコンタクト１２８ａと、第２のセルコンタクト１２２ｂ上に第２のセルコンタクト１２２ｂに接続して形成された第２のキャパシタコンタクト１２８ｂとを示す。
【００２９】
ここで、平面視において、第１のセルコンタクト１２２ａは、第１のビット線１２６ａよりも第２のビット線１２６ｂに近い位置に設けられ、第１のキャパシタコンタクト１２８ａは、第１のセルコンタクト１２２ａに対して第１のビット線１２６ａに近づく方向にずらして形成されている。同様に、平面視において、第２のセルコンタクト１２２ｂは、第１のビット線１２６ａよりも第３のビット線１２６ｃに近い位置に設けられ、第２のキャパシタコンタクト１２８ｂは、第２のセルコンタクト１２２ｂに対して第１のビット線１２６ａに近づく方向にずらして形成されている。
【００３０】
また、本実施の形態において、第１のキャパシタコンタクト１２８ａおよび第２のキャパシタコンタクト１２８ｂは、第１のゲート線１５２ａに平行な方向に沿って、それぞれ、第１のセルコンタクト１２２ａおよび第２のセルコンタクト１２２ｂに対して第１のビット線１２６ａに近づく方向にずらして形成されている。すなわち、第１のキャパシタコンタクト１２８ａおよび第２のキャパシタコンタクト１２８ｂの移動方向は、第１のビット線１２６ａの延在方向に対して垂直方向かつ第１のゲート線１５２ａの延在方向に対して平行方向となる。
【００３１】
また、平面視において、第１のキャパシタコンタクト１２８ａは、第１のビット線１２６ａと第２のビット線１２６ｂとの間の略中央に形成される。同様に、第２のキャパシタコンタクト１２８ｂは、第１のビット線１２６ａと第３のビット線１２６ｃとの間の略中央に形成される。
【００３２】
図４および図５に示すように、基板１０２上には、絶縁膜１０８が形成されている。絶縁膜１０８は、複数の絶縁膜の積層構造とすることができるが、ここでは各膜を区別せずに示している。基板１０２は、シリコン基板等の半導体基板である。
【００３３】
ビット線１２６（１２６ａ〜１２６ｃ）は、下層ビットコンタクト１２０および上層ビットコンタクト１２４によって基板１０２の活性領域１０６（１０６ａ）に接続されている。すなわち、下層ビットコンタクト１２０および上層ビットコンタクト１２４は、ビット線１２６と、基板１０２に形成された活性領域１０６とを接続している。本実施の形態において、下層ビットコンタクト１２０は、セルコンタクト１２２と同じ高さまで形成されている。ビット線１２６は、上層ビットコンタクト１２４の上層に形成される。つまり、ビット線１２６は、その下面が、セルコンタクト１２２の上面の高さからさらに上層ビットコンタクト１２４の高さ分だけ高い位置となるように形成されている。この構成により、たとえば第２のビット線１２６ｂと第１のセルコンタクト１２２ａとの間の接触を防ぐことができる。
【００３４】
キャパシタ１４０は、下部電極１４２と容量絶縁膜１４４と上部電極１４６とから構成される。本実施の形態において、キャパシタ１４０は、ビット線１２６よりも上層に位置する。すなわち、上記ＤＲＡＭは、ＣＯＢ（Capacitor Over Bit-line）構造を有している。キャパシタ１４０の上部電極１４６および下部電極１４２は、共に金属材料によって構成されている。
【００３５】
キャパシタ１４０は、セルコンタクト１２２（１２２ａ、１２２ｂ）およびキャパシタコンタクト１２８（１２８ａ、１２８ｂ）によって基板１０２の活性領域１０６（１０６ａ）に接続されている。すなわち、セルコンタクト１２２およびキャパシタコンタクト１２８は、キャパシタ１４０と活性領域１０６とを接続している。セルコンタクト１２２およびキャパシタコンタクト１２８は、それぞれ、導体プラグによって構成されている。
【００３６】
図５に示すように、ＦＥＴ１５４は、ソース・ドレイン領域（活性領域１０６の一部）、ゲート電極（ゲート線１５２の一部）およびゲート絶縁膜１５０を有している。また、ゲート電極の側面は、側壁絶縁膜で覆われている。ＦＥＴ１５４は、下層ビットコンタクト１２０および上層ビットコンタクト１２４を介してビット線１２６に接続されるとともに、セルコンタクト１２２およびキャパシタコンタクト１２８を介してキャパシタ１４０に接続されている。具体的には、ソース・ドレイン領域の一方にビット線１２６が接続され、他方にキャパシタ１４０が接続されている。
【００３７】
本実施の形態において、半導体記憶装置１００は、通常のＤＲＡＭの製造手順と同様の手順で製造することができる。以下、簡単に説明する。
まず、基板１０２に素子分離絶縁膜１０４を形成した後、ＦＥＴ１５４および活性領域１０６を形成する。その後、基板１０２上に絶縁膜１０８の一部となる絶縁膜を形成する。つづいて、当該絶縁膜の下層ビットコンタクト１２０およびセルコンタクト１２２に対応する箇所にコンタクトホールを形成する。コンタクトホールや後述する配線溝等の形成は、絶縁膜上に、該当するパターンの開口部を有するレジスト膜を形成し、当該レジスト膜をマスクとして絶縁膜をエッチングすることにより形成することができる。次いで、コンタクトホールを導電材料で埋め込み、コンタクトホール外部に露出した導電材料を化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）等で除去することにより下層ビットコンタクト１２０およびセルコンタクト１２２を形成する。
【００３８】
その後、さらに絶縁膜を形成し、当該絶縁膜の上層ビットコンタクト１２４に対応する箇所にコンタクトホールを形成する。次いで、コンタクトホールを導電材料で埋め込み、コンタクトホール外部に露出した導電材料をＣＭＰ等で除去することにより上層ビットコンタクト１２４を形成する。つづいて、導電材料を成膜した後リソグラフィー技術を用いパターンニングおよびエッチングを行うことによりビット線１２６を形成する。
【００３９】
その後、さらに絶縁膜を形成し、当該絶縁膜のキャパシタコンタクト１２８に対応する箇所にコンタクトホールを形成する。このとき、キャパシタコンタクト１２８を形成するためのレジスト膜の開口部のパターンが通常と異なる。すなわち、設計の段階から、キャパシタコンタクト１２８を形成するための開口部のパターンを、その下方に形成されたセルコンタクト１２２の配置よりも、自己の活性領域１０６が交差するビット線１２６に近づく方向にずらして形成する。次いで、コンタクトホールを導電材料で埋め込み、コンタクトホール外部に露出した導電材料をＣＭＰ等で除去することによりキャパシタコンタクト１２８を形成する。
【００４０】
つづいて、さらに絶縁膜を形成し、当該絶縁膜の下部電極１４２に対応する箇所に凹部を形成する。次いで、当該凹部内に導電材料を形成し、さらに凹部を埋め込むように犠牲膜を形成する。次いで、犠牲膜および導電材料をＣＭＰ等で除去する。その後、犠牲膜を除去する。これにより、下部電極１４２が形成される。つづいて、下部電極１４２上に容量絶縁膜１４４を形成し、さらにその上に上部電極１４６となる導電材料を形成して、凹部を埋め込む。これにより、半導体記憶装置１００が形成される。
【００４１】
次に、本実施の形態における半導体記憶装置１００の効果を説明する。
図６は、本実施の形態における半導体記憶装置１００の効果を説明するための平面図である。図６（ａ）は、本実施の形態における半導体記憶装置１００の構成、図６（ｂ）は、図１１に示したのと同様の従来の一般的なＤＲＡＭを含む半導体記憶装置５０の構成を示す。
【００４２】
本実施の形態における半導体記憶装置１００の構成によれば、一の活性領域１０６に接続して形成された一対のセルコンタクト１２２を当該活性領域１０６と交差するビット線１２６から離れる方向に配置することにより、ゲート線１５２の延在方向と活性領域１０６の延在方向とがなす角度θａを図６（ｂ）に示した構成のθｂよりも大きくできる。これにより、活性領域１０６の延在方向をゲート線１５２の延在方向と平行な方向に近づけることが可能となり、ゲート線１５２と活性領域１０６との重なり領域を広くすることができる。これにより、不純物の濃度ばらつきの影響を減らすことができ、素子特性を安定化することができる。
【００４３】
さらに、キャパシタコンタクト１２８を当該キャパシタコンタクト１２８が接続された活性領域１０６と交差するビット線１２６に近づく方向にずらして形成することにより、キャパシタコンタクト１２８を当該キャパシタコンタクト１２８を挟むビット線１２６間の中央に配置することができる。これにより、ビット線１２６とキャパシタコンタクト１２８との重ね合わせマージンを拡大することができる。
【００４４】
（第２の実施の形態）
図７から図１０は、本実施の形態における半導体記憶装置１００の構成を示す図である。
本実施の形態において、ビット線１２６のレイアウトが第１の実施の形態と異なる。図７は、本実施の形態における半導体記憶装置１００の構成を示す平面図である。図８は、図７の破線で囲んだ箇所を示す平面図である。図９は、図７のＣ−Ｃ’線に沿った断面図である。
【００４５】
本実施の形態において、セルコンタクト１２２およびキャパシタコンタクト１２８が間に設けられた領域において、隣り合う２本のビット線１２６の間隔が他の領域の間隔よりも広く形成される。隣り合う２本のビット線１２６について、セルコンタクト１２２およびキャパシタコンタクト１２８が設けられた部分のピッチｄ２は、下層ビットコンタクト１２０および上層ビットコンタクト１２４が設けられた部分のピッチｄ３よりも大きい。ここで、ビット線１２６間のピッチは、ビット線１２６の中心線間の距離として定義される。下層ビットコンタクト１２０および上層ビットコンタクト１２４が設けられた部分の隣り合う２本のビット線１２６間の間隔は、当該２本のビット線間の最小間隔に相当する。なお、本実施の形態において、各ビット線１２６の幅は、略一定とすることができる。これにより、ビット線１２６の局所的な抵抗値も、場所に拠らず略一定とすることができる。
【００４６】
図８では、第１の実施の形態において図３に示したのと同様に、各ビット線１２６、ゲート線１５２、セルコンタクト１２２、キャパシタコンタクト１２８を区別してそれぞれ符号を付す。図８を参照して説明すると、第１のビット線１２６ａと第２のビット線１２６ｂとは、第１のセルコンタクト１２２ａおよび第１のキャパシタコンタクト１２８ａが間に設けられた領域において、他の領域よりも間隔が広く形成されている。同様に、第１のビット線１２６ａと第３のビット線１２６ｃとは、第２のセルコンタクト１２２ｂおよび第２のキャパシタコンタクト１２８ｂが間に設けられた領域において、他の領域よりも間隔が広く形成されている。
【００４７】
また、第１のセルコンタクト１２２ａおよび第１のキャパシタコンタクト１２８ａが間に設けられた領域において、第１のビット線１２６ａと第２のビット線１２６ｂとの間隔は、下層ビットコンタクト１２０および上層ビットコンタクト１２４が設けられた領域における第１のビット線１２６ａと第２のビット線１２６ｂの幅よりも大きく形成されている。同様に、第２のセルコンタクト１２２ｂおよび第２のキャパシタコンタクト１２８ｂが間に設けられた領域において、第１のビット線１２６ａと第３のビット線１２６ｃとの間隔は、下層ビットコンタクト１２０および上層ビットコンタクト１２４が設けられた領域における第１のビット線１２６ａと第３のビット線１２６ｃの幅よりも大きく形成されている。
【００４８】
本実施の形態においても、半導体記憶装置１００は、第１の実施の形態で説明した通常のＤＲＡＭの製造手順と同様の手順で、ビット線１２６等のレイアウトを変更するだけで製造することができる。
【００４９】
次に、本実施の形態における半導体記憶装置１００の効果を説明する。
本実施の形態においても第１の実施の形態における半導体記憶装置１００と同様の効果が得られる。
【００５０】
また、図１０を参照して、本実施の形態における半導体記憶装置１００のさらなる効果を説明する。図１０（ａ）は、本実施の形態における半導体記憶装置１００の構成を示す平面図である。図１０（ｂ）は、参考として、各キャパシタコンタクト１２８が、その下層のセルコンタクト１２２と重なって形成された場合の構成を示す平面図である。ここで、図１０（ｂ）において、各構成要素には、図１０（ａ）と同じ符号を付している。
【００５１】
図１０（ｂ）に示した構成は、特許文献５（特開２００８−２２７４７７号公報）に記載された半導体記憶装置の構成に対して、一の活性領域１０６に接続して形成された一対のセルコンタクト１２２を当該活性領域１０６と交差するビット線１２６から離れる方向に配置した構成としたものである。しかし、この構成では、図中「ａ」で示した側のビット線１２６とキャパシタコンタクト１２８との重ね合わせマージンを拡大することはできるが、図中「ｂ」で示した側のビット線１２６とキャパシタコンタクト１２８との重ね合わせマージンを拡大することはできない。一方、図１０（ａ）に示す本実施の形態における半導体記憶装置１００によれば、図中「ａ」で示した側および「ｂ」で示した側の双方で、ビット線１２６とキャパシタコンタクト１２８との重ね合わせマージンを拡大することができる。このように、本実施の形態における半導体記憶装置１００によれば、ビット線１２６の配置を変更した場合の効果をさらに高めることができる。
【００５２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５３】
また、とくに説明していないが、半導体記憶装置１００は、同一基板上にロジック回路が設けられた混載ＤＲＡＭとすることができる。
【００５４】
さらに、ビット線の幅は一定でなくてもよい。
【００５５】
以上の実施の形態においては、ゲート線１５２は、直線状に形成された構成を示したが、たとえば、特許文献５（特開２００８−２２７４７７号公報）の図１０に示されたように、ゲート線のパターンを異ならせることもできる。たとえば、活性領域１０６間の素子分離絶縁膜１０４上のゲート線１５２の線幅を、活性領域１０６上のゲート線１５２の線幅より細くすることができる。つまり、基板上に設けられたゲート線と、基板に形成された複数の活性領域と、複数の活性領域を分離する素子分離絶縁膜とを含み、ゲート線の一部の幅が、ゲート線１５２の他の部分の幅よりも細い構成とすることができる。ここで、他の部分の幅よりも細い幅のゲート線の一部が、素子分離絶縁膜上に設けられた構成とすることができる。これにより、ゲート線１５２の配置を高密度化することができ、チップサイズを縮小できる。
【符号の説明】
【００５６】
５０ 半導体記憶装置
５２ 基板
５４ 素子分離絶縁膜
５６ 活性領域
５８ 絶縁膜
７０ ビットコンタクト
７２ セルコンタクト
７６ ビット線
７８ キャパシタコンタクト
９０ キャパシタ
９２ 下部電極
９４ 容量絶縁膜
９６ 上部電極
９８ ゲート線
１００ 半導体記憶装置
１０２ 基板
１０４ 素子分離絶縁膜
１０６ 活性領域
１０６ａ 第１の活性領域
１０８ 絶縁膜
１２０ 下層ビットコンタクト
１２２ セルコンタクト
１２２ａ 第１のセルコンタクト
１２２ｂ 第２のセルコンタクト
１２４ 上層ビットコンタクト
１２６ ビット線
１２６ａ 第１のビット線
１２６ｂ 第２のビット線
１２６ｃ 第３のビット線
１２８ キャパシタコンタクト
１２８ａ 第１のキャパシタコンタクト
１２８ｂ 第２のキャパシタコンタクト
１４０ キャパシタ
１４２ 下部電極
１４４ 容量絶縁膜
１４６ 上部電極
１５０ ゲート絶縁膜
１５２ ゲート線
１５２ａ 第１のゲート線
１５２ｂ 第２のゲート線
１５４ ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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