(57)【要約】【課題】  半導体メモリの動作電流を削減することで、ノイズ量を小さくする。【解決手段】  データアクセス回路は、データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する。保持回路は、アクセスサイクルを複数のサブサイクルに分割するための分割数を保持する。動作制御回路は、保持回路に保持された分割数に応じて生成されるサブサイクル毎に、所定数のデータアクセス回路を含むデータアクセス回路群を、互いに重複することなく順次に動作する。データ制御回路は、読み出し動作において、サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、データ端子に同じタイミングで出力する。データアクセス回路群を、サブサイクル毎に互いに重複することなく動作することで、動作電流のピーク値を削減でき、ノイズ量を小さくできる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のデータ端子に対応する複数のメモリセルアレイと、
前記データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する複数のデータアクセス回路と、
前記メモリセルアレイをアクセスするアクセスサイクルを複数のサブサイクルに分割するための分割数を保持する保持回路と、
前記保持回路に保持された分割数に応じて生成される前記サブサイクル毎に、所定数のデータアクセス回路を含むデータアクセス回路群を、互いに重複することなく順次に動作する動作制御回路と、
読み出し動作において、前記サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、前記データ端子に同じタイミングで出力するデータ制御回路と
を備えることを特徴とする半導体メモリ。
【請求項２】
分割調整期間における分割アクセスサイクル毎に、前記メモリセルアレイから読み出されるデータを期待値と比較する比較回路と、
前記分割アクセスサイクル毎に前記保持回路に保持された分割数を順次に減少し、前記比較回路による比較結果が一致したときに分割数の減少を禁止する分割調整回路と
を備えることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
最初の分割アクセスサイクルの前に実施される参照アクセスサイクル中に、前記保持回路に保持された分割数に拘わりなく、最小の分割数を一時的に設定する最小分割設定回路と、
前記参照アクセスサイクル中に前記メモリセルアレイから読み出されるデータを、前記期待値として保持する期待値保持回路と、
を備えることを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載の半導体メモリと、前記半導体メモリをアクセスするコントローラとを有するシステム。
【請求項５】
通常のアクセスサイクルが開始される前の分割調整期間における分割アクセスサイクル毎に、複数のデータ端子に対応する複数のメモリセルアレイから読み出されるデータを比較回路により期待値と比較し、
前記メモリセルアレイをアクセスするアクセスサイクルを複数のサブサイクルに分割するための分割数を、前記分割アクセスサイクル毎に順次に減少し、前記比較回路による比較結果が一致したときに分割数の減少を禁止し、
前記データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する所定数のデータアクセス回路を含むデータアクセス回路群を、前記サブサイクル毎に互いに重複することなく順次に動作し、
読み出し動作において、前記サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、前記データ端子に同じタイミングで出力する
ことを特徴とする半導体メモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイに対してデータを入力または出力する複数のデータアクセス回路を有する半導体メモリ、およびこの半導体メモリを有するシステムに関する。
【背景技術】
【０００２】
半導体メモリをアクセスするマイクロコントローラ等の回路規模は、年々増加している。マイクロコントローラは、クロック信号に同期して動作するため、回路規模の増加に伴い、電源ノイズおよび放射ノイズ等が大きくなる傾向にある。マイクロコントローラ等の誤動作を防止するためには、システム全体でノイズ量を抑える必要がある。システム全体のノイズ量を抑えるために、マイクロコントローラによりアクセスされる半導体メモリの内部回路の動作開始タイミングをずらす手法が提案されている（例えば、特許文献１、２参照）。
【特許文献１】特開平５−２２５７７５号公報
【特許文献２】特開平４−３２４１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記手法では、内部回路の動作開始タイミングは互いに異なる。しかし、内部回路は動作を開始した後、互いに重複して動作する。このため、重複して動作するときの電流値を減らすことができず、ノイズ量を小さくできない。
【０００４】
本発明の目的は、半導体メモリの動作電流を削減することで、ノイズ量を小さくすることである。
【課題を解決するための手段】
【０００５】
データアクセス回路は、データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する。保持回路は、メモリセルアレイをアクセスするアクセスサイクルを複数のサブサイクルに分割するための分割数を保持する。動作制御回路は、保持回路に保持された分割数に応じて生成されるサブサイクル毎に、所定数のデータアクセス回路を含むデータアクセス回路群を、互いに重複することなく順次に動作する。データ制御回路は、読み出し動作において、サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、データ端子に同じタイミングで出力する。
【０００６】
例えば、比較回路は、分割調整期間における分割アクセスサイクル毎に、メモリセルアレイから読み出されるデータを期待値と比較する。分割調整回路は、分割アクセスサイクル毎に保持回路に保持された分割数を順次に減少し、比較回路による比較結果が一致したときに分割数の減少を禁止する。
【発明の効果】
【０００７】
データアクセス回路群を、サブサイクル毎に互いに重複することなく動作することで、動作電流のピーク値を削減でき、ノイズ量を小さくできる。さらに、分割数を調整し、データを読み出すことができる最大の値に設定することで、ノイズ量を半導体メモリのアクセスサイクルに応じて最小にできる。
【発明を実施するための最良の形態】
【０００８】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”が付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００９】
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。メモリＭＥＭは、内部クロック生成回路１０、クロック選択回路１２、コマンドデコーダ１４、リセット入力回路１６、データ入出力回路１８（データ制御回路）、アドレス入力回路２０、データバッファ回路２２（データ制御回路）、比較回路２４、モードレジスタ２６、アクセス制御回路２８、動作制御回路３０およびメモリコア３２を有している。
【００１０】
内部クロック生成回路１０は、外部クロック信号ＣＬＫを受け、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４を生成する。内部クロック生成回路１０の動作は、図２に示す。クロック選択回路１２は、分割信号ＤＩＶ１、ＤＩＶ２、ＤＩＶ４に応じて、内部クロック信号ＣＬＫ１−４の何れかを選択し、選択クロック信号ＳＣＬＫとして出力する。クロック選択回路１２の動作は、図２に示す。
【００１１】
コマンドデコーダ１４は、コマンド信号ＣＭＤをデコードし、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲおよびモードレジスタ設定コマンド信号ＭＲＳを出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。リセット入力回路１６は、外部リセット信号／ＲＳＴに応答して、内部リセット信号ＲＳＴＸを出力する。
【００１２】
データ入出力回路１８は、読み出し動作時に、メモリコア３２から読み出される読み出しデータを内部データ線ＩＤＱを介して受信し、受信した読み出しデータをデータ端子ＤＱ（例えば、３２ビット）に出力する。データ入出力回路１８は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号を内部データ線ＩＤＱを介してメモリコア３２に出力する。アドレス入力回路２０は、アクセスするメモリセルを選択するためにアドレス端子ＡＤに供給されるアドレス信号ＡＤを受け、内部アドレス信号ＩＡＤとして出力する。
【００１３】
データバッファ回路２２は、読み出し動作時に、データ線ＤＦ３１−０を介してメモリコア３２から出力される読み出しデータをラッチし、ラッチした読み出しデータをデータ信号ＢＵＦＡ３１−０、ＢＵＦＢ３１−０として出力する。後述するように、データ信号ＢＵＦＡ３１−０は、参照読み出し動作（参照アクセスサイクル）によりメモリコア３２から読み出される。データ信号ＢＵＦＡ３１−０は、分割読み出し動作（分割アクセスサイクル）によりメモリコア３２から読み出される。データバッファ回路２２は、書き込み動作時に、内部データ線ＩＤＱに供給される書き込みデータをラッチし、ラッチした書き込みデータをデータ線ＤＦ３１−０を介してメモリコア３２に出力する。データバッファ回路２２の詳細は、図３に示す。
【００１４】
比較回路２４は、参照読み出し動作による読み出しデータ信号ＢＵＦＢ３１−０が、分割読み出し動作による読み出しデータ信号ＢＵＦＡ３１−０と一致するときに、一致信号ＣＯＩＮを出力する。モードレジスタ２６は、モードレジスタ設定コマンド信号ＭＲＳに同期して、例えば、内部データ信号ＩＤＱの値に応じて設定される複数のレジスタを有しており、メモリＭＥＭの動作モードを設定する。モードレジスタ２６は、レジスタの１つに設定される最大分割数に対応する最大値信号ＮＭＡＸを出力する。
【００１５】
アクセス制御回路２８は、一致信号ＣＯＩＮおよび最大値信号ＮＭＡＸに応じて、分割信号ＤＩＶ１、ＤＩＶ２、ＤＩＶ４のいずれかを出力する。アクセス制御回路２８の詳細は、図５に示す。動作制御回路３０は、分割信号ＤＩＶ１−４に応じてセンスアンプイネーブル信号ＳＡＥ０Ｘ、ＳＡＥ１Ｘ、ＳＡＥ２Ｘ、ＳＡＥ３Ｘおよびアウトプットイネーブル信号ＯＥ０、ＯＥ１、ＯＥ２、ＯＥ３を出力する。アウトプットイネーブル信号ＯＥ０、ＯＥ１、ＯＥ２、ＯＥ３は、データ端子群ＤＱ７−０、ＤＱ１５−８、ＤＱ２３−１６、ＤＱ３１−２４に対応するデータを、データバッファ回路２２から内部データ線ＩＤＱに出力するときにそれぞれ生成される。動作制御回路３０の詳細は、図５および図６に示す。
【００１６】
メモリコア３２は、メモリセルアレイＡＲＹ、センスアンプ群ＳＡ０−３（データアクセス回路）、コラムデコーダＣＤＥＣおよびロウデコーダＲＤＥＣを有している。各メモリセルアレイＡＹは、マトリックス状に配置された不揮発性のメモリセルＭＣおよびメモリセルＭＣに接続された複数のワード線および複数のビット線を有している。ワード線は、アドレス信号ＡＤ（ロウアドレス信号）を受けるロウデコーダＲＤＥＣにより選択される。ビット線は、アドレス信号ＡＤ（コラムアドレス信号）を受けるコラムデコーダＣＤＥにより選択される。各ビット線ＢＬは、センスアンプ群ＳＡ０−３のいずれかに接続される。
【００１７】
各センスアンプ群ＳＡ０−３は、複数のセンスアンプを有している。センスアンプ群ＳＡ０、ＳＡ１、ＳＡ２、ＳＡ３は、データ端子群ＤＱ７−０、ＤＱ１５−８、ＤＱ２３−１６、ＤＱ３１−２４にそれぞれ対応している。例えば、読み出し動作において、センスアンプ群ＳＡ０で増幅された複数のデータ信号は、データ端子ＤＱ７−０からそれぞれ出力される。書き込み動作において、データ端子ＤＱ１５−８で受けた複数のデータ信号は、センスアンプ群ＳＡ１で増幅された後、対応するメモリセルアレイＡＲＹに書き込まれる。なお、センスアンプ群ＳＡ０−３に対応して、書き込み動作専用のライトアンプ群を設けてもよい。
【００１８】
センスアンプ群ＳＡ０は、センスアンプイネーブル信号ＳＡＥ０Ｘの活性化に同期して動作し、データ線ＤＦ７−０に読み出しデータを出力し、あるいはデータ線ＤＦ７−０上の書き込みデータをビット線に出力する。センスアンプ群ＳＡ１は、センスアンプイネーブル信号ＳＡＥ１Ｘの活性化に同期して動作し、データ線ＤＦ１５−８に読み出しデータを出力し、あるいはデータ線ＤＦ１５−８上の書き込みデータをビット線に出力する。センスアンプ群ＳＡ２は、センスアンプイネーブル信号ＳＡＥ２Ｘの活性化に同期して動作し、データ線ＤＦ２３−１６に読み出しデータを出力し、あるいはデータ線ＤＦ２３−１６上の書き込みデータをビット線に出力する。センスアンプ群ＳＡ３は、センスアンプイネーブル信号ＳＡＥ３Ｘの活性化に同期して動作し、データ線ＤＦ３１−２４に読み出しデータを出力し、あるいはデータ線ＤＦ３１−２４上の書き込みデータをビット線に出力する。
【００１９】
図２は、図１に示した内部クロック生成回路１０およびクロック選択回路１２の動作の例を示している。内部クロック生成回路１０は、外部クロック信号ＣＬＫと同じ周波数を有する内部クロック信号ＣＬＫ１、外部クロック信号ＣＬＫの周波数を２分周した内部クロック信号ＣＬＫ２および外部クロック信号ＣＬＫの周波数を４分周した内部クロック信号ＣＬＫ４を生成する。なお、内部クロック信号ＣＬＫ４と同じ周波数を有する外部クロック信号が、外部端子ＣＬＫに供給されるとき、内部クロック生成回路１０は、この外部クロック信号の周波数を逓倍することで内部クロック信号ＣＬＫ２、ＣＬＫ１を生成してもよい。
【００２０】
クロック選択回路１２は、分割信号ＤＩＶ１が高レベルのときに内部クロック信号ＣＬＫ１を選択し、選択クロック信号ＳＣＬＫとして出力する。クロック選択回路１２は、分割信号ＤＩＶ２が高レベルのときに内部クロック信号ＣＬＫ２を選択し、選択クロック信号ＳＣＬＫとして出力する。クロック選択回路１２は、分割信号ＤＩＶ４が高レベルのときに内部クロック信号ＣＬＫ４を選択し、選択クロック信号ＳＣＬＫとして出力する。
【００２１】
図３は、図１に示したデータバッファ回路２２の例を示している。データバッファ回路２２は、８つのラッチ回路ＬＴ０−７を有している。ラッチ回路ＬＴ０は、高レベル（活性化レベル）のアウトプットイネーブル信号ＯＥ０をイネーブル端子ＥＮで受けているときに、選択クロック信号ＳＣＬＫに同期して読み出しデータ信号ＤＦ７−０をラッチし、読み出しデータ信号ＢＵＦＡ７−０として出力する。同様に、ラッチ回路ＬＴ１−３は、高レベル（活性化レベル）のアウトプットイネーブル信号ＯＥ１−３をイネーブル端子ＥＮでそれぞれ受けているときに、選択クロック信号ＳＣＬＫに同期して読み出しデータ信号ＤＦ１５−８、ＤＦ２３−１６、ＤＦ３１−２４をそれぞれラッチし、読み出しデータ信号ＢＵＦＡ１５−８、ＢＵＦＡ２３−１６、ＢＵＦＡ３１−２４として出力する。なお、実際には、読み出しデータ信号ＤＦ３１−０を確実にラッチするために、イネーブル端子ＥＮは、アウトプットイネーブル信号ＯＥ３−０を半クロックほど遅延させた信号を受ける。
【００２２】
ラッチ回路ＬＴ４−７は、高レベル（活性化レベル）のアウトプットイネーブル信号ＯＥをイネーブル端子ＥＮで受けているときに、内部クロック信号ＣＬＫ４に同期して読み出しデータ信号ＤＦ３１−０をラッチし、読み出しデータ信号ＢＵＦＢ３１−０として出力する。アウトプットイネーブル信号ＯＥは、生成回路ＯＥＧＥＮにより、リセット信号ＲＳＴＸが非活性化された後に最初の読み出しコマンド信号ＲＤに同期して生成される。すなわち、ラッチ回路ＬＴ４−７は、リセット信号ＲＳＴＸが非活性化された後の最初の読み出し動作（参照読み出し動作）による読み出しデータ信号ＤＦ３１−０（期待値）をラッチし、保持する。
【００２３】
図４は、図１に示した比較回路２４の例を示している。比較回路２４は、後述する分割読み出し動作による読み出しデータ信号ＢＵＦＡ３１−０の各ビットの論理値と、参照読み出し動作による読み出しデータ信号ＢＵＦＢ３１−０の各ビットの論理値（期待値）とを比較するＥＮＯＲゲートを有している。読み出しデータ信号ＢＵＦＡ３１−０、ＢＵＦＢ３１−０のビット値が全て一致するときに、一致信号ＣＯＩＮ０は高レベルに変化する。ラッチ回路ＬＴ８は、リセット信号ＲＳＴＸが活性化されときに、一致信号ＣＯＩＮを高レベルにセットし、最初の読み出し動作（参照読み出し動作）の開始に同期して一致信号ＣＯＩＮを低レベルにリセットする。また、ラッチ回路ＬＴ８は、一致信号ＣＯＩＮ０の活性化（高レベル）に同期して一致信号ＣＯＩＮを高レベルにセットする。ラッチ回路ＬＴ８は、一致信号ＣＯＩＮ０に同期して一致信号ＣＯＩＮを高レベルに変化した後、リセット信号ＲＳＴＸを受けるまで、一致信号ＣＯＩＮの高レベル状態を維持する。これにより、図５および図９等に示すように、一致信号ＣＯＩＮを高レベルに変化した後に、分割数が減少することが禁止される。
【００２４】
図５は、図１に示したアクセス制御回路２８および動作制御回路３０の例を示している。アクセス制御回路２８は、エンコーダＥＮＣ、信号生成回路ＬＤＧＥＮ、アンド回路ＡＮＤ１、ラッチ回路ＬＴ９−１１（保持回路）、セレクタＳＥＬ０−１および信号生成回路ＤＩＶＧＥＮを有している。
【００２５】
エンコーダＥＮＣは、最大値信号ＮＭＡＸ（最大分割数）の値をエンコードし、初期分割信号ＩＤＩＶ１、ＩＤＩＶ２、ＩＤＩＶ４のいずれかを高レベルに設定する。具体的には、最大分割数が”４”のときに、初期分割信号ＩＤＩＶ１が高レベルに設定される。最大分割数が”２”のときに、初期分割信号ＩＤＩＶ２が高レベルに設定される。最大分割数が”１”のときに、初期分割信号ＩＤＩＶ４が高レベルに設定される。
【００２６】
信号生成回路ＬＤＧＥＮは、リセット信号ＲＳＴＸが非活性化された後の最初のモードレジスタ設定コマンド信号ＭＲＳに同期してロード信号ＬＤを高レベルに活性化する。ロード信号ＬＤは、ラッチ回路ＬＴ９−１１の初期値を最大分割数ＮＭＡＸに設定するために生成される。アンド回路ＡＮＤ１は、ロード信号ＬＤの高レベル期間または一致信号ＣＯＩＮの低レベル期間に、高レベルのイネーブル信号ＥＮ０をラッチ回路ＬＴ９−１１のイネーブル端子ＥＮに出力する。すなわち、ラッチ回路ＬＴ９−１１のラッチ機能は、モードレジスタ２６がリセット後に最初に設定されるとき、および一致信号ＣＯＩＮが不一致を示している間に有効になる。アンド回路ＡＮＤ１と、ラッチ回路ＬＴ９−１１のイネーブル端子ＥＮおよびクロック端子ＣＫは、分割アクセスサイクル毎にラッチ回路ＬＴ９−１１に保持された分割数を順次に減少し、一致信号ＣＯＩＮが一致を示すときに分割数の減少を禁止する分割調整回路として機能する。
【００２７】
ラッチ回路ＬＴ９−１１は、分割数を保持する。分割数は、後述するように、メモリセルアレイＡＲＹをアクセスするアクセスサイクル（読み出しサイクルおよび書き込みサイクル）に設けられるサブサイクルの数である。すなわち、アクセスサイクルは、ラッチ回路ＬＴ９−１１に保持された分割数に応じたサブサイクルに分割される。ラッチ回路ＬＴ９−１１は、ロード信号ＬＤに同期してモードレジスタ２６に設定された最大分割数ＮＭＡＸを保持した後、一致信号ＣＯＩＮが高レベルに変化するまで、内部クロック信号ＣＬＫ４の立ち上がりエッジに同期して保持している分割数を順次に減少するシフトレジスタとして機能する。
【００２８】
セレクタＳＥＬ０−１は、ロード信号ＬＤが高レベルの間、エンコーダＥＮＣの出力をラッチ回路ＬＴ１０−１１の入力端子Ｄに接続し、ロード信号ＬＤが低レベルの間、前段のラッチ回路ＬＴ９−１０の出力端子Ｑをラッチ回路ＬＴ１０−１１の入力端子Ｄに接続する。信号生成回路ＤＩＶＧＥＮは、ラッチ回路ＬＴ９の出力信号ＱＤＩＶ１が高レベルのときに、分割信号ＤＩＶ１を高レベルに設定する。同様に、信号生成回路ＤＩＶＧＥＮは、ラッチ回路ＬＴ１０の出力信号ＱＤＩＶ２が高レベルのときに、分割信号ＤＩＶ２を高レベルに設定し、ラッチ回路ＬＴ１１の出力信号ＱＤＩＶ４が高レベルのときに、分割信号ＤＩＶ４を高レベルに設定する。
【００２９】
但し、信号生成回路ＤＩＶＧＥＮは、出力信号ＱＤＩＶ１−４の値に拘わらず、リセット信号ＲＳＴＸが非活性化された後の最初の読み出しコマンド信号ＲＤ（参照読み出し動作）に同期して、分割信号ＤＩＶ４を高レベルに設定する。すなわち、信号生成回路ＤＩＶＧＥＮは、最初の調整アクセスサイクルの前に実施される参照アクセスサイクル中に、ラッチ回路ＬＴ９−１１に保持された分割数に拘わりなく、最小の分割数を一時的に設定する最小分割設定回路として機能する。
【００３０】
アクセス制御回路２８は、メモリＭＥＭのリセットが解除された後の最初の分割読み出し動作において、モードレジスタ２６に設定されている最大分割数に応じて分割信号ＤＩＶ１−４を出力する。その後、アクセス制御回路２８は、後続の分割読み出し動作において、一致信号ＣＯＩＮが出力されるまで、ラッチ回路ＬＴ９−１１に保持される分割数を順次半分に設定する。具体的には、アクセス制御回路２８は、内部クロック信号ＣＬＫ４をわずかに遅延させた信号ＤＣＬＫ４に同期して、高レベルを出力する分割信号ＤＩＶ１−４を１つずつずらす。
【００３１】
動作制御回路３０は、ラッチ回路ＬＴ１２−１５および信号生成回路ＴＧＥＮを有している。ラッチ回路ＬＴ１２−１５は、高レベルの読み出しコマンド信号ＲＤをイネーブル端子ＥＮで受けている間に、内部クロック信号ＣＬＫ１に同期してタイミング信号Ｔ１−Ｔ４を順次に生成する。信号生成回路ＴＧＥＮは、タイミング信号Ｔ１−Ｔ４を用いて、分割信号ＤＩＶ１−４に応じて、センスアンプイネーブル信号ＳＡＥ０Ｘ−３Ｘおよびアウトプットイネーブル信号ＯＥ０−３を生成する。
【００３２】
図６は、図５に示した動作制御回路３０の動作の例を示している。センスアンプイネーブル信号ＳＡＥ３Ｘ−０Ｘおよびアウトプットイネーブル信号ＯＥ３−０は、読み出しコマンド信号ＲＤの高レベル期間、すなわち、読み出し動作中に生成される。
【００３３】
分割信号ＤＩＶ４の高レベル期間中（分割数＝１）、信号ＳＡＥ３Ｘ−０Ｘ、ＯＥ３−０は、タイミング信号Ｔ１に同期して、クロック信号ＣＬＫの４サイクル期間に活性化される(図６（ａ、ｂ))。分割信号ＤＩＶ１の高レベル期間中（分割数＝４）、信号ＳＡＥ３Ｘ、ＯＥ３は、タイミング信号Ｔ１に同期して、クロック信号ＣＬＫの１サイクル期間に活性化され、信号ＳＡＥ２Ｘ、ＯＥ２は、タイミング信号Ｔ２に同期して、クロック信号ＣＬＫの１サイクル期間に活性化される(図６（ｃ、ｄ、ｅ、ｆ))。同様に、信号ＳＡＥ１Ｘ、ＯＥ１は、タイミング信号Ｔ３に同期して、クロック信号ＣＬＫの１サイクル期間に活性化され、信号ＳＡＥ０Ｘ、ＯＥ０は、タイミング信号Ｔ４に同期して、クロック信号ＣＬＫの１サイクル期間に活性化される(図６（ｇ、ｈ、ｉ、ｊ))。
【００３４】
分割信号ＤＩＶ２の高レベル期間中（分割数＝２）、信号ＳＡＥ３−２Ｘ、ＯＥ３−２は、タイミング信号Ｔ１に同期して、クロック信号ＣＬＫの２サイクルの間活性化され、信号ＳＡＥ１−０Ｘ、ＯＥ１−０は、タイミング信号Ｔ３に同期して、クロック信号ＣＬＫの２サイクルの間活性化される(図６（ｋ、ｌ、ｍ、ｎ）)。
【００３５】
このように、分割信号ＤＩＶ１が高レベルの期間、センスアンプ群ＳＡ３−０は互いに重複することなく順次に活性化され、読み出しデータ信号を増幅する。分割信号ＤＩＶ２が高レベルの期間、センスアンプ群ＳＡ３−２およびセンスアンプ群ＳＡ１−０は互いに重複することなく順次に活性化され、読み出しデータ信号を増幅する。分割信号ＤＩＶ４が高レベルの期間、センスアンプ群ＳＡ３−０は同時に活性化され、読み出しデータ信号を増幅する。
【００３６】
動作電流は、同時に動作するセンスアンプＳＡの数が少ない分割信号ＤＩＶ１が高レベルの期間に最も低くなり、同時に動作するセンスアンプＳＡの数が多い分割信号ＤＩＶ４が高レベルの期間に最も高くなる。
【００３７】
図７は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば、自動車のエンジン制御部の一部を構成する。あるいは、システムＳＹＳは、携帯電話等の携帯機器の一部を構成する。なお、後述する実施形態においても、図７と同じシステムが構成される。
【００３８】
システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰおよび外部デバイスＥＸＤＥＶを有している。ない、システムＳＹＳは、ＳｉＰの代わりに、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰ、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣあるいはパッケージオンパッケージＰｏＰを有してもよい。
【００３９】
例えば、ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするＣＰＵ（コントローラ）および周辺制御部ＰＣＮＴを有している。周辺制御部ＰＣＮＴは、外部デバイスＥＸＤＥＶの動作を制御する。外部デバイスＥＸＤＥＶは、液晶表示装置、ステッピングモータ等の出力デバイス、あるいは、ＭＥＭＳセンサ等の入力デバイスである。ＣＰＵ、メモリＭＥＭおよび周辺制御部ＰＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。
【００４０】
ＣＰＵは、メモリＭＥＭの読み出し動作を行うためにコマンド信号（アクセス要求）およびアドレス信号を出力し、読み出しデータ信号をメモリＭＥＭから受信する。ＣＰＵは、メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号を出力する。また、ＣＰＵは、メモリＭＥＭにリセット信号／ＲＳＴを出力する。ＣＰＵ、メモリＭＥＭおよび周辺制御部ＰＣＮＴに供給されるクロック信号ＣＬＫの周波数は、システムＳＹＳの動作仕様に応じて様々である。あるいは、クロック信号ＣＬＫの周波数は、システムＳＹＳの状況に応じて、システムＳＹＳの動作中に変更されてもよい。
【００４１】
図８は、図１に示した半導体メモリＭＥＭのリセットシーケンスの概要を示している。リセットシーケンス（分割調整期間）は、ＣＰＵまたは上位のシステムによりリセット信号／ＲＳＴが高レベルに設定されてから所定の期間に実行される。
【００４２】
まず、動作１１０において、ＣＰＵ等のコントローラは、リセット信号／ＲＳＴを高レベルに解除する。この後、動作１１２において、ＣＰＵは、モードレジスタ２６を設定するためにモードレジスタ設定コマンドＭＲＳをメモリＭＥＭに供給し、分割数ＤＮを最大分割数ＮＭＡＸに設定する。
【００４３】
動作１１４において、ＣＰＵは、予め所定のデータが書き込まれた領域に対して参照読み出し動作を実行する。参照読み出し動作では、図６の（ａ）、（ｂ）に示したように、４クロックサイクル中に、全てのデータ端子ＤＱに対応するセンスアンプ群ＳＡ０−３が同時に動作する。参照読み出し動作は十分なタイミングマージンがあるため、読み出しデータ（参照読み出しデータ；期待値）を確実に読み出すことができる。参照読み出しデータは、図３に示したラッチＬＴ４−７に保持される。
【００４４】
次に、動作１１６において、ラッチ回路ＬＴ９−１１に保持された分割数ＤＮに対応する分割読み出し動作が実行される。最初の分割読み出し動作では、分割数ＤＮは、モードレジスタ２６に設定された最大分割数ＮＭＡＸ（この例では、”４”）に設定される。分割数ＤＮが”４”に設定されているとき、図６の（ｃ）から（ｊ）に示したようにセンスアンプ群ＳＡ３−０が順次に活性化される。分割数ＤＮが”２”に設定されているとき、図６の（ｋ）から（ｎ）に示したようにセンスアンプ群ＳＡ３−２、ＳＡ１−０が順次に活性化される。分割数ＤＮが多いほど、センスアンプが活性化されている期間が短く、データは読み出しにくい。しかし、分割数ＤＮが多いほど、メモリＭＥＭの動作電流（ピーク電流）を小さくできる。
【００４５】
動作１１８において、比較回路２４により、分割読み出し動作による読み出しデータと参照読み出しデータとが比較される。比較結果が不一致のとき、動作１２０において、分割数ＤＮは半分にされる。この後、動作１１６において、新たな分割数ＤＮを用いて、分割読み出し動作が実行される。
【００４６】
比較回路２４による比較結果が一致するとき、動作１２２において、図５に示したラッチ回路ＬＴ９−１１のイネーブル端子ＥＮが低レベルに固定され、新たなラッチ動作を行うことが禁止される。これ以降、分割数ＤＮ（高レベルの分割信号ＤＩＶ１−４）が変更されることはない。すなわち、読み出し動作時におけるセンスアンプ群ＳＡ３−０の分割数ＤＮが確定する。そして、リセットシーケンスが終了され、ＣＰＵは、ユーザプログラムを開始する。例えば、ＣＰＵは、メモリＭＥＭ内に格納されているデータ（ユーザプログラム）をフェッチする。フェッチによる読み出し動作は、比較結果が一致したときの分割数ＤＮにより実行される。このように、リセットシーケンスにおいて、新たに設定された分割数ＤＮによる分割読み出し動作で正しいデータが読み出されたとき、以降の読み出し動作は、設定された分割数ＤＮを用いて実行される。
【００４７】
図９は、図１に示した半導体メモリＭＥＭのリセットシーケンス（分割調整期間）の例を示している。この例は、クロック信号ＣＬＫの周波数が比較的高いときを示している。読み出しコマンドの最小供給間隔である読み出しサイクルＲＣＹＣ１は、４クロックサイクルである。最初の読み出しサイクルＲＣＹＣ１は、参照読み出しサイクルを示し、残りの３つの読み出しサイクルＲＣＹＣ１は、分割読み出しサイクルを示す。チップイネーブル信号／ＣＥは、低レベルＬに設定されている。
【００４８】
まず、リセット信号／ＲＳＴが高レベルに変化し、メモリＭＥＭのリセット状態が解除される（図９（ａ））。この後、ＣＰＵは、モードレジスタ設定コマンドＭＲＳをメモリＭＥＭに供給し、モードレジスタ２６に最大分割数ＮＭＡＸ（＝”４”）を設定する（図９（ｂ））。例えば、モードレジスタ設定コマンドＭＲＳは、／ＷＥ信号と、／ＯＥ信号がともに低レベルのときに認識される。
【００４９】
図５に示した信号生成回路ＬＤＧＥＮは、モードレジスタ設定コマンドＭＲＳの終了に同期してロード信号ＬＤを所定の期間高レベルに設定する（図９（ｃ））。これにより、モードレジスタ２６に設定された最大分割数ＮＭＡＸに応じた値が、初期の分割数ＤＮとしてアクセス制御回路２８のラッチ回路ＬＴ９−１１に設定される。この例では、図５に示したエンコーダＥＮＣは、分割信号ＩＤＩＶ１のみを高レベルに設定する。そして、ラッチ回路ＬＴ９のみが高レベルの分割信号ＱＤＩＶ１を出力する。これにより、分割信号ＤＩＶ１のみが高レベルに設定され、初期の分割数ＤＮは”４”に設定される（図９（ｄ））。図２に示したように、選択クロック信号ＳＣＬＫは、分割数ＤＮに応じた周波数を有する（図９（ｅ））。
【００５０】
次に、ＣＰＵは、アウトプットイネーブル信号／ＯＥを低レベルに変化することで、読み出しコマンドＲＤをメモリＭＥＭに出力する（図９（ｆ））。リセットシーケンスでの読み出し動作は、全て同じアドレスＡ１をアクセスすることで実行される（図９（ｇ））。アドレスＡ１により選択されるメモリセルには、予め所定の論理のデータ（期待値）が書き込まれている。メモリセルが不揮発性のとき、データの書き込みは、メモリＭＥＭの出荷前に行ってもよい。期待値が書き込まれるメモリセルは、ヒューズ回路により形成してもよく、フォトマスク（メタル配線）により形成してもよい。
【００５１】
なお、リセットシーケンスにおける読み出し動作の回数は、メモリＭＥＭの製品仕様として予め決められている。具体的には、リセットシーケンスにおける読み出し動作の回数は、モードレジスタ２６に設定できる最大分割数ＮＭＡＸを２のｎ乗（ｎは、１以上の整数）とするとき、ｎ＋２回である。
【００５２】
最初の読み出し動作は、期待値を読み出す参照読み出し動作である。参照読み出し動作では、最も周波数が低い内部クロック信号ＣＬＫ４が選択クロック信号ＳＣＬＫとして出力される（図９（ｈ））。また、参照読み出し動作では、センスアンプ群ＳＡ３−０は同時に動作し、タイミングマージンは最も大きい（図９（ｉ））。図示しないアウトプットイネーブル信号ＯＥ（図３）が高レベルに活性化されるため、データバッファ回路２２は、内部クロック信号ＣＬＫ４の立ち上がりエッジに同期してデータ線ＤＦ３１−０に読み出されたデータをラッチし、データ信号ＢＵＦＢ３１−０（期待値）として出力する（図９（ｊ））。アウトプットイネーブル信号ＯＥの高レベル期間は、アウトプットイネーブル信号ＯＥ３−０と同じである。なお、データバッファ回路２２は、選択クロック信号ＳＣＬＫの立ち上がりエッジに同期してデータ線ＤＦ３１−０に読み出されたデータをラッチし、データ信号ＢＵＦＡ３１−０として出力する（図９（ｋ））。データ信号ＢＵＦＡ３１−０は、データ信号Ｄ３１−０（無効データ）として次の読み出しサイクルＲＣＹＣ１中にデータ端子ＤＱに出力される（図９（ｌ））。なお、データ信号Ｄ３１−０は、１クロックサイクルのみデータ端子ＤＱに出力されてもよい。
【００５３】
２番目から４番目の読み出し動作は、分割読み出し動作である。分割信号ＤＩＶ１が高レベルのため、最初の分割読み出し動作は、読み出しサイクルＲＣＹＣ１を４つのサブサイクルに分割して実行される（図９（ｍ））。すなわち、４つのセンスアンプ群ＳＡ３−ＳＡ０は、互いに重複することなく独立に動作する。データバッファ回路２２のラッチ回路ＬＴ３−０は、アウトプットイネーブル信号ＯＥ３−０に同期して順次イネーブルにされる（図９（ｎ、ｏ、ｐ、ｑ））。そして、ラッチ回路ＬＴ３−０は、選択クロック信号ＳＣＬＫ（＝ＣＬＫ１）に同期して、データ信号ＢＵＦＡ３１−２４、ＢＵＦＡ２３−１６、ＢＵＦＡ１５−８、ＢＵＦＡ７−０を順次にラッチする（図９（ｒ、ｓ、ｔ、ｕ））。
【００５４】
この例では、クロック信号ＣＬＫの周波数が比較的高いため、１クロックサイクルでは、読み出し動作を実行できない。このため、最初の分割読み出し動作による読み出しデータは、参照読み出し動作による読み出しデータ（期待値）と異なる。したがって、読み出しデータデータ信号ＢＵＦＡ７−０がラッチされたときに、比較回路２４は、一致信号ＣＯＩＮを低レベルに保持する（図９（ｖ））。図中の太い上向きの矢印は、比較結果を生成するタイミングを示す。
【００５５】
次に、内部クロック信号ＣＬＫ４の立ち上がりエッジ（読み出しサイクルＲＣＹＣ１の切り替わり目）に応答して、アクセス制御回路２８のラッチ回路ＬＴ９−１１がシフト動作する。シフト動作により、分割信号ＤＩＶ２のみが高レベルに設定され、分割数ＤＮは”２”に設定される（図９（ｗ））。すなわち、２番目の分割読み出し動作は、読み出しサイクルＲＣＹＣ１を２つのサブサイクルに分割して実行される。２つのセンスアンプ群ＳＡ３−２、ＳＡ１−０は、互いに重複することなく独立に動作する。
【００５６】
データバッファ回路２２のラッチ回路ＬＴ３−０は、アウトプットイネーブル信号ＯＥ３−２、ＯＥ１−０にそれぞれ同期して順次イネーブルにされる（図９（ｘ、ｙ））。そして、ラッチ回路ＬＴ３−０は、選択クロック信号ＳＣＬＫ（＝ＣＬＫ２）に同期して、データ信号ＢＵＦＡ３１−１６、ＢＵＦＡ１５−０を順次にラッチする（図９（ｚ、ａ１））。この例では、２クロックサイクルでも、正しい読み出し動作を実行できない。このため、２番目の分割読み出し動作による読み出しデータは、参照読み出し動作による読み出しデータ（期待値）と異なる。したがって、一致信号ＣＯＩＮは低レベルに保持される（図９（ｂ１））。
【００５７】
読み出しサイクルＲＣＹＣ１の切り替わり目で、アクセス制御回路２８のラッチ回路ＬＴ９−１１が再びシフト動作する。シフト動作により、分割信号ＤＩＶ４のみが高レベルに設定され、分割数ＤＮは”１”に設定される（図９（ｃ１））。すなわち、３番目の分割読み出し動作は、読み出しサイクルＲＣＹＣ１をサブサイクルに分割せずに実行される。４つのセンスアンプ群ＳＡ３−０は、同時に動作する。
【００５８】
データバッファ回路２２のラッチ回路ＬＴ３−０は、アウトプットイネーブル信号ＯＥ３−０に同期してイネーブルにされる（図９（ｄ１））。そして、ラッチ回路ＬＴ３−０は、選択クロック信号ＳＣＬＫ（＝ＣＬＫ４）に同期して、データ信号ＢＵＦＡ３１−０をラッチする（図９（ｅ１））。この読み出し動作により、分割読み出し動作による読み出しデータは、参照読み出し動作による読み出しデータ（期待値）と一致し、一致信号ＣＯＩＮは高レベルに変化する（図９（ｆ１））。したがって、以降の読み出し動作は、分割数”１”で実行される。図９に示した例では、全てのセンスアンプ群ＳＡ３−０が同時に動作するため、動作電流は削減されない。
【００５９】
図１０は、図１に示した半導体メモリＭＥＭのリセットシーケンスの別の例を示している。図９と同じ動作については、詳細な説明は省略する。この例は、クロック信号ＣＬＫの周波数が図９より低いときを示している。読み出しコマンドの最小供給間隔である読み出しサイクルＲＣＹＣ１は、図９と同じ４クロックサイクルである。しかし、読み出しサイクルＲＣＹＣ１は、図９より長い。チップイネーブル信号／ＣＥは、低レベルＬに設定されている。
【００６０】
３番目の読み出しサイクルＲＣＹＣ１（分割数ＤＮ＝”２”）までは、図９と同じである。但し、この例では、分割数ＤＮが”２”の２番目の分割読み出し動作により、正しいデータが読み出される（図１０（ａ））。したがって、一致信号ＣＯＩＮが高レベルに変化する（図１０（ｂ））。
【００６１】
高レベルの一致信号ＣＯＩＮにより、図５に示したアクセス制御回路２８のラッチ回路ＬＴ９−１１は、シフト動作が禁止される。したがって、以降の読み出し動作（４番目の読み出しサイクルＲＣＹＣ１を含む）は、分割数ＤＮが”２”で実行される。これ以降の読み出しサイクルＲＣＹＣ１において、センスアンプ群ＳＡ３−２とセンスアンプ群ＳＡ１−０は、互いに異なるタイミングで重複することなく動作する。この結果、動作電流を分散でき、ピーク電流を削減できる。
【００６２】
図１１は、図１に示した半導体メモリＭＥＭのリセットシーケンスの別の例を示している。図９と同じ動作については、詳細な説明は省略する。この例は、クロック信号ＣＬＫの周波数が図１０よりさらに低いときを示している。読み出しコマンドの最小供給間隔である読み出しサイクルＲＣＹＣ１は、４クロックサイクルである。しかし、読み出しサイクルＲＣＹＣ１は、図１０よりさらに長い。チップイネーブル信号／ＣＥは、低レベルＬに設定されている。
【００６３】
２番目の読み出しサイクルＲＣＹＣ１（分割数ＤＮ＝”４”）までは、図９と同じである。但し、この例では、分割数ＤＮが”４”の最初の分割読み出し動作により、正しいデータが読み出される（図１１（ａ））。したがって、一致信号ＣＯＩＮが高レベルに変化する（図１１（ｂ））。以降の読み出し動作（３番目の読み出しサイクルＲＣＹＣ１を含む）は、分割数”４”で実行される。これ以降の読み出しサイクルＲＣＹＣ１において、センスアンプ群ＳＡ３、ＳＡ２、ＳＡ１、ＳＡ０は、互いに異なるタイミングで重複することなく動作する。この結果、動作電流をさらに分散でき、ピーク電流をさらに削減できる。
【００６４】
図１２は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。この動作は、図１１に示したリセットシーケンスにより、分割数が”４”に設定された後の通常のアクセスサイクル（ユーザプログラム）の実行例を示している（ＤＩＶ１＝高レベルＨ）。各読み出しサイクルＲＣＹＣ１は、図１１の２番目以降の読み出しサイクルＲＣＹＣ１と同じである。
【００６５】
データ入出力回路１８は、データ線ＢＵＦＡ３１−０に４分割で読み出されたデータ信号Ｄａ３１−２４、Ｄａ２３−１６、Ｄａ１５−８、Ｄａ７−０を、図示しない内部クロック信号ＣＬＫ４の立ち上がりエッジに同期してデータ端子ＤＱに同時に出力する（図１２（ａ、ｂ））。すなわち、読み出しデータは、次の読み出しサイクルＲＣＹＣ１に出力される。以降の読み出し動作も、同様に実行される。各読み出しサイクルＲＣＹＣ１において、センスアンプ群ＳＡ３、ＳＡ２、ＳＡ１、ＳＡ０は、互いに異なるタイミングで重複することなく動作する。また、データバッファ回路２２は、データ信号Ｄａ３１−２４、Ｄａ２３−１６、Ｄａ１５−８、Ｄａ７−０を順次にラッチする。この結果、動作電流を分散でき、ピーク電流を削減できる。
【００６６】
なお、通常のアクセスサイクルにおける書き込み動作では、書き込みデータが書き込みアクセスサイクルの最初にメモリＭＥＭに供給される。そして、活性化されるセンスアンプ群ＳＡ３−０毎に書き込みデータがメモリセルアレイＡＲＹに書き込まれる。センスアンプイネーブル信号ＳＡＥ３Ｘ−０Ｘの波形は、図１２と同じである。したがって、書き込み動作においても、動作電流を分散でき、ピーク電流を削減できる。
【００６７】
図１３は、図１に示した半導体メモリＭＥＭのリセットシーケンスの別の例を示している。図９と同じ動作については、詳細な説明は省略する。この例では、クロック信号ＣＬＫの周波数は、図９と同じである。読み出しコマンドの最小供給間隔である読み出しサイクルＲＣＹＣ１は、４クロックサイクルである。チップイネーブル信号／ＣＥは、低レベルＬに設定されている。
【００６８】
この例では、モードレジスタ設定コマンドＭＲＳにより、最大分割数ＮＭＡＸは、”２”に設定される（図１３（ａ））。これにより、分割信号ＤＩＶ２のみが高レベルに設定され、初期の分割数ＤＮは”２”に設定される（図１３（ｂ））。
【００６９】
最初の読み出しサイクルＲＣＹＣ１である参照読み出し動作は、図９と同じである（図１３（ｃ））。最初の分割読み出し動作は、分割数ＤＮが”２”で実行される（図１３（ｄ））。このとき、一致信号ＣＯＩＮは高レベルに変化しない（図１３（ｅ））。次の分割読み出し動作による読み出しデータは、参照読み出し動作による読み出しデータ（期待値）と一致し、一致信号ＣＯＩＮは高レベルに変化する（図１３（ｆ））。以降の読み出し動作は、分割数ＤＮが”１”で実行される。
【００７０】
以上、この実施形態では、センスアンプ群ＳＡ３−０を互いに重複することなく動作することで、動作電流のピーク値を削減でき、ノイズ量を小さくできる。アクセスサイクルＲＣＹＣ１の長さに応じてサブサイクル数（分割数ＤＮ）を調整することで、メモリＭＥＭの動作電流をアクセスサイクルＲＣＹＣ１に応じて最小にできる。この結果、ノイズ量をアクセスサイクルＲＣＹＣ１に応じて最小にできる。同時に動作する数が多く、動作電流が多いセンスアンプＳＡを時分割で動作することで、メモリＭＥＭの動作電流を効率よく削減できる。
【００７１】
信号生成回路ＤＩＶＧＥＮは、リセットシーケンスの参照読み出し動作において、ラッチＬＴ９−１１に設定された分割数ＤＮに拘わりなく、最小の分割数ＤＮを一時的に設定する。これにより、モードレジスタ２６等により、ラッチＴＬ９−１２に最小の分割数ＤＮを設定することなく、参照読み出し動作を実行できる。この結果、リセットシーケンスを最小限の期間で実現でき、メモリＭＥＭの動作電流を削減できる。
【００７２】
最初の分割読み出し動作に使用する初期の分割数ＤＮ（＝最大分割数ＮＭＡＸ）をモードレジスタ２６により設定できる。このため、クロック信号ＣＬＫの周波数に応じて、分割数ＤＮを迅速に設定できる。この結果、リセットシーケンスを最小限の期間で実現でき、メモリＭＥＭの動作電流を削減できる。
【００７３】
リセットシーケンスで設定された分割数ＤＮを、読み出し動作だけでなく書き込み動作にも使用するため、メモリＭＥＭの動作電流をさらに削減できる。
【００７４】
図１４は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図１からモードレジスタ２６を削除している。また、メモリＭＥＭは、図１に示したコマンドデコーダ１４およびアクセス制御回路２８の代わりに、コマンドデコーダ１４Ａおよびアクセス制御回路２８Ａを有している。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリであり、図７に示したシステムＳＹＳに搭載される。
【００７５】
コマンドデコーダ１４Ａは、図１に示したコマンドデコーダ１４からモードレジスタ設定コマンドＭＲＳをデコードする機能を削除している。アクセス制御回路２８Ａは、モードレジスタによる最大分割数の初期設定機能を削除している。
【００７６】
図１５は、図１４に示したアクセス制御回路２８Ａおよび動作制御回路３０の例を示している。動作制御回路３０は、図５と同じである。アクセス制御回路２８Ａは、図５のアクセス制御回路２８からエンコーダＥＮＣ、信号生成回路ＬＤＧＥＮ、アンド回路ＡＮＤ１およびセレクタＳＥＬ０−１を削除している。
【００７７】
初段のラッチ回路ＬＴ９の入力端子Ｄは、電源線（高レベル）に接続されている。ラッチ回路ＬＴ１０の入力端子Ｄは、ラッチ回路ＬＴ９の出力端子Ｑに直接接続されている。ラッチ回路ＬＴ１１の入力端子Ｄは、ラッチ回路ＬＴ１０の出力端子Ｑに直接接続されている。ラッチ回路ＬＴ９−１１のイネーブル端子ＥＮは、一致信号ＣＯＩＮの反転信号のみを受ける。
【００７８】
ラッチ回路ＬＴ９−１１は、リセット信号／ＲＳＴが高レベルに変化したときに、高レベル、低レベル、低レベルをそれぞれ出力する。すなわち、リセットシーケンスが開始される初期状態において、分割信号ＱＤＩＶ１、ＱＤＩＶ２、ＱＤＩＶ４は、高レベル、低レベル、低レベルにそれぞれ設定され、分割信号ＤＩＶ１のみが高レベルに変化する。これにより、リセットシーケンスが開始されるときの分割数ＤＶは常に”４”に設定される。メモリＭＥＭのリセットシーケンスは、図９から図１１とほぼ同じになる。
【００７９】
図１６は、図１４に示した半導体メモリＭＥＭのリセットシーケンスの例を示している。図９と同じ動作については、詳細な説明は省略する。この例では、クロック信号ＣＬＫの周波数は、図９と同じである。読み出しコマンドの最小供給間隔である読み出しサイクルＲＣＹＣ１は、４クロックサイクルである。チップイネーブル信号／ＣＥは、低レベルＬに設定されている。図１６の動作は、モードレジスタ設定コマンドＭＲＳが供給されないことを除き、図９と同じである。
【００８０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、最初の分割読み出し動作の分割数ＤＮ（最大分割数ＮＭＡＸ）をモードレジスタ２６により設定する必要がない。したがって、リセットシーケンスの期間を短縮でき、メモリＭＥＭの動作電流削減できる。
【００８１】
なお、上述した実施形態は、ＮＯＲタイプのフラッシュメモリに適用する例について述べた。しかし、例えば、上述した実施形態は、互いに重複することなく独立に動作する複数のセンスアンプ群を有するＳＲＡＭ、ＤＲＡＭあるいは強誘電体メモリ等の半導体メモリに適用してもよい。
【００８２】
上述した実施形態では、リセット端子／ＲＳＴで受けるリセット信号／ＲＳＴに応じてリセットシーケンスを開始する例について述べた。しかし、例えば、コマンドデコーダ１４にリセットコマンドを認識する機能を設け、リセットコマンドに応じてリセットシーケンスを開始してもよい。
【００８３】
さらに、コマンドデコーダ１４に周波数変更コマンドを認識する機能を設け、周波数変更コマンドに応じて参照読み出し動作および分割読み出し動作を実行してもよい。この場合、リセットシーケンス以外でも分割数ＤＮを調整できる。例えば、ＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）機能を有するシステムにおいて、クロック信号ＣＬＫの周波数を変更する毎に、分割数ＤＮを調整できる。この結果、メモリＭＥＭの動作電流を、クロックサイクルに応じて自動的に最小限に設定できる。
【００８４】
上述した実施形態は、クロック信号ＣＬＫに同期して動作するメモリＭＥＭに適用する例について述べた。しかし、例えば、上述した実施形態は、クロック信号ＣＬＫに非同期に動作するメモリＭＥＭに適用してもよい。このとき、サブサイクルの長さは、例えば、メモリＭＥＭの内部で生成される内部クロック信号のパルス数をカウントすることで設定される。あるいは、サブサイクルの長さは、可変遅延回路を有するリングオシレータの周期を利用して設定される。
【００８５】
図１から図１６に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
複数のデータ端子に対応する複数のメモリセルアレイと、
前記データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する複数のデータアクセス回路と、
前記メモリセルアレイをアクセスするアクセスサイクルを複数のサブサイクルに分割するための分割数を保持する保持回路と、
前記保持回路に保持された分割数に応じて生成される前記サブサイクル毎に、所定数のデータアクセス回路を含むデータアクセス回路群を、互いに重複することなく順次に動作する動作制御回路と、
読み出し動作において、前記サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、前記データ端子に同じタイミングで出力するデータ制御回路と
を備えることを特徴とする半導体メモリ。
（付記２）
分割調整期間における分割アクセスサイクル毎に、前記メモリセルアレイから読み出されるデータを期待値と比較する比較回路と、
前記分割アクセスサイクル毎に前記保持回路に保持された分割数を順次に減少し、前記比較回路による比較結果が一致したときに分割数の減少を禁止する分割調整回路と
を備えることを特徴とする付記１に記載の半導体メモリ。
（付記３）
最初の分割アクセスサイクルの前に実施される参照アクセスサイクル中に、前記保持回路に保持された分割数に拘わりなく、最小の分割数を一時的に設定する最小分割設定回路と、
前記参照アクセスサイクル中に前記メモリセルアレイから読み出されるデータを、前記期待値として保持する期待値保持回路と、
を備えることを特徴とする付記２に記載の半導体メモリ。
（付記４）
前記データ制御回路は、前記参照アクセスサイクルにより前記メモリセルアレイから読み出されるデータを保持するラッチ回路と、前記分割アクセスサイクル毎により前記メモリセルアレイから読み出されるデータを保持するラッチ回路と
を備えることを特徴とする付記３に記載の半導体メモリ。
（付記５）
前記分割調整期間は、半導体メモリのリセット期間の解除から通常のアクセスサイクルが開始されるまでの間に設けられること
を特徴とする付記２ないし付記４のいずれか１項に記載の半導体メモリ。
（付記６）
前記分割アクセスサイクルの前に前記保持回路に保持する分割数を外部から受けるレジスタを備えること
を特徴とする付記２ないし付記５のいずれか１項に記載の半導体メモリ。
（付記７）
前記データアクセス回路は、前記メモリセルアレイから読み出されるデータの信号量を増幅するセンスアンプであること
を特徴とする付記１ないし付記６のいずれか１項に記載の半導体メモリ。
（付記８）
前記データ制御回路は、書き込み動作において、前記データ端子で受けたデータを、前記各サブサイクルに動作するデータアクセス回路群に応じて時分割で前記メモリセルアレイに書き込むこと
を特徴とする付記１ないし付記７のいずれか１項に記載の半導体メモリ。
（付記９）
付記１ないし付記８のいずれか１項に記載の半導体メモリと、前記半導体メモリをアクセスするコントローラとを有するシステム。
（付記１０）
通常のアクセスサイクルが開始される前の分割調整期間における分割アクセスサイクル毎に、複数のデータ端子に対応する複数のメモリセルアレイから読み出されるデータを比較回路により期待値と比較し、
前記メモリセルアレイをアクセスするアクセスサイクルを複数のサブサイクルに分割するための分割数を、前記分割アクセスサイクル毎に順次に減少し、前記比較回路による比較結果が一致したときに分割数の減少を禁止し、
前記データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する所定数のデータアクセス回路を含むデータアクセス回路群を、前記サブサイクル毎に互いに重複することなく順次に動作し、
読み出し動作において、前記サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、前記データ端子に同じタイミングで出力する
ことを特徴とする半導体メモリの動作方法。
【００８６】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【００８７】
【図１】一実施形態における半導体メモリを示している。
【図２】図１に示した内部クロック生成回路およびクロック選択回路の動作の例を示している。
【図３】図１に示したデータバッファ回路の例を示している。
【図４】図１に示した比較回路の例を示している。
【図５】図１に示したアクセス制御回路および動作制御回路の例を示している。
【図６】図５に示した動作制御回路の動作の例を示している。
【図７】図１に示した半導体メモリが搭載されるシステムの例を示している。
【図８】図１に示した半導体メモリのリセットシーケンスの概要を示している。
【図９】図１に示した半導体メモリのリセットシーケンスの例を示している。
【図１０】図１に示した半導体メモリのリセットシーケンスの別の例を示している。
【図１１】図１に示した半導体メモリのリセットシーケンスの別の例を示している。
【図１２】図１に示した半導体メモリの読み出し動作の例を示している。
【図１３】図１に示した半導体メモリのリセットシーケンスの別の例を示している。
【図１４】別の実施形態における半導体メモリの例を示している。
【図１５】図１４に示したアクセス制御回路および動作制御回路の例を示している。
【図１６】図１４に示した半導体メモリのリセットシーケンスの例を示している。
【符号の説明】
【００８８】
１０‥内部クロック生成回路；１２‥クロック選択回路；１４、１４Ａ‥コマンドデコーダ；１６‥リセット入力回路；１８‥データ入出力回路；２０‥アドレス入力回路；２２‥データバッファ回路；２４‥比較回路；２６‥モードレジスタ；２８、２８Ａ‥アクセス制御回路；３０‥動作制御回路；３２‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＤＮ‥分割数；ＤＱ‥データ端子；ＳＡ０−ＳＡ３‥センスアンプ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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