(57)【要約】【課題】メモリ補修分析自己検査機能を具えた半導体検査システムの提供。【解決手段】本発明のメモリ補修分析自己検査機能を具えた半導体検査システムは、メモリ補修解析装置、欠陥解析メモリ、及び自己検査コントローラを包含し、該自己検査コントローラは外部より提供された一組のシミュレート欠陥ビットアドレス、及び一組のシミュレート補修アドレスを事前に欠陥解析メモリに保存し、さらにメモリ補修解析装置を制御して該一組のシミュレート欠陥ビットアドレスに対してその特定の補修解析演算を行なわせ、一組の補修を行うアドレスデータを生成し、続いて該一組の補修を行うアドレスデータを直接該欠陥解析メモリ内のシミュレート補修アドレスと対比する。ゆえに本発明は実際に検査作業を行う前に、まずその内部のメモリ補修解析装置、及び欠陥解析メモリに異常があるか否かを自己検査できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリ補修分析自己検査機能を具えた半導体検査システムにおいて、
特定の補修解析演算を実行して一組の補修したいアドレスデータを生成するメモリ補修解析装置と、
欠陥ビットを具えたアドレスデータを保存するための欠陥アドレスメモリと、補修アドレスメモリとを包含する欠陥解析メモリと、
自己検査コントローラであって、該欠陥解析メモリと該メモリ補修解析装置にそれぞれ電気的に接続され、該自己検査コントローラは一組のシミュレート欠陥ビットアドレスを該欠陥アドレスメモリ内に保存し、該自己検査コントローラは並びに一組のシミュレート補修アドレスを該補修アドレスメモリ内に保存し、該一組のシミュレート補修アドレスは該メモリ補修解析装置が該一組のシミュレート欠陥ビットアドレスに対して上述の特定の補修解析演算を実行した後に生成する特定正解を指し、該自己検査コントローラは続いて該メモリ補修解析装置を制御して該欠陥アドレスメモリ内の該一組のシミュレート欠陥ビットアドレスに対して上述の特定の補修解析演算を実行させ並びに該一組の補修したいアドレスデータを生成させ、該自己検査コントローラは該一組の補修したいアドレスデータを該補修アドレスメモリ内の該一組のシミュレート補修アドレスと対比する、上記自己検査コントローラと、
を包含することを特徴とする、メモリ補修分析自己検査機能を具えた半導体検査システム。
【請求項２】
請求項１記載のメモリ補修分析自己検査機能を具えた半導体検査システムにおいて、該自己検査コントローラが該一組の一組の補修したいアドレスデータを該欠陥解析メモリの該一組のシミュレート補修アドレスと対比して符合しない時、対応するアラーム信号を出力することを特徴とする、メモリ補修分析自己検査機能を具えた半導体検査システム。
【請求項３】
請求項１記載のメモリ補修分析自己検査機能を具えた半導体検査システムにおいて、中央サーバーを更に包含し、該中央サーバーはネットワークを通して該自己検査コントローラと電気的に接続され、該一組のシミュレート欠陥ビットアドレスと該一組のシミュレート補修アドレスは該中央サーバーより該ネットワークを通して該自己検査コントローラに提供されることを特徴とする、メモリ補修分析自己検査機能を具えた半導体検査システム。
【請求項４】
請求項１記載のメモリ補修分析自己検査機能を具えた半導体検査システムにおいて、メモリを更に包含し、該メモリは該自己検査コントローラに電気的に接続され、該自己検査コントローラはネットワークを通して獲得した該一組のシミュレート欠陥ビットアドレスと該一組のシミュレート補修アドレスを該メモリ内に保存することを特徴とする、メモリ補修分析自己検査機能を具えた半導体検査システム。
【請求項５】
請求項１記載のメモリ補修分析自己検査機能を具えた半導体検査システムにおいて、該メモリ補修解析装置はバッファ保存エリア、欠陥計算ユニット、及び演算ユニットを包含し、該自己検査コントローラは該一組のシミュレート欠陥ビットアドレスを該バッファ保存エリア内に保存し、該演算ユニットは該欠陥計算ユニットを制御して該バッファ保存エリア内の該一組のシミュレート欠陥ビットアドレスに対して上述の特定の補修解析演算を実行させることを特徴とする、メモリ補修分析自己検査機能を具えた半導体検査システム。
【請求項６】
請求項１記載のメモリ補修分析自己検査機能を具えた半導体検査システムにおいて、該一組のシミュレート補修アドレスが８個の行欠陥アドレスと２個の列欠陥アドレスを包含することを特徴とする、メモリ補修分析自己検査機能を具えた半導体検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一種の半導体検査システムに係り、特に、メモリチップを検査し且つメモリ補修分析モジュールの自己検査機能を具えた半導体検査システムに関する。
【背景技術】
【０００２】
科学技術のたゆみない発展により、メモリの種類、容量も増え、例えばＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ダブルデータレートＤＲＡＭ（ＤＤＲ  ＤＲＡＭ）或いはメモリを含むシステムシングルチップ（ＳＯＣ）等が開発された。メモリ容量も倍数的発展を呈し、周知の４Ｍｂ或いは１６Ｍｂ  ＤＲＡＭから既にＧＢのＤＤＲ  ＲＡＭへと発展している。
【０００３】
メモリ容量が大きくなるほど、半導体製造において不良のメモリセル（或いはメモリビットと称される）の発生率が高くなり、且つ、損壊したメモリ数量の増加により歩留りが低下する。これにより、メモリの検査は極めて重要となり、そのうち、検査用の機械設備は絶対的に重要な役割を果たす。この検査設備機械の故障或いは異常は相当大きなコストのロスを招く。且つ、極めて多くの状況で、故障或いは異常が発生しても機械設備自身は主動的に通報或いは告知することができず、且つ故障或いは異常の開始点に遡ることも難しく、常々厳重なリコール事件をもたらし、コストの損失だけでなく、会社の信用にも関わってくる。
【０００４】
しかし、メモリは正常な列と行を成すメモリ領域を有するほか、冗長回路（Ｒｅｄｕｎｄａｎｃｙ  Ｃｉｒｃｕｉｔ）（或いは冗長セルと称される）を有する必要がある。それはレーザーヒューズ（Ｌａｓｅｒ  Ｆｕｓｅ）を利用した技術により線路経路を改変することで、正常エリア内の損壊したメモリセルに置き換え、歩留りアップの目的を達成する。これにより、レーザーヒューズを利用する前の、相当に重要なステップはメモリ補修分析（Ｍｅｍｏｒｙ  Ｒｅｐａｉｒ  Ａｎａｌｙｓｉｓ：ＭＲＡ）の技術である。すなわち、検査により得られた不良のメモリビット位置を計算、分析し、補修可能であるか、補修可能であれば、どのように置換補修するか等の有用なデータを判断し、後続の補修過程に供する。こうして、メモリ補修分析装置は全体のメモリ検査工程中で相当に重要であり、不可欠の部分となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、世界の大きな半導体検査設備のメーカーは各自がその機械の自己検査の技術を有しているが、それはいずれも設備全体の検査を行うものであり、機械各部の部品、各サブシステム等を逐一検査するために、往々にして相当な時間と手間がかかる。既存の技術には、速やかで有効な検査を行えるものはなく、並びに全てのメーカーの生産した設備の電気チャネル検査を行えるシステム或いは方法は未だない。
【課題を解決するための手段】
【０００６】
本発明のメモリ補修分析自己検査機能を具えた半導体検査システムは、メモリ補修解析装置、欠陥解析メモリ、及び自己検査コントローラを包含する。該メモリ補修解析装置は特定の補修解析演算を実行して一組の補修を行うアドレスデータを生成する。すなわち、該メモリ補修解析装置の主要な用途は取得した欠陥のあるメモリビット位置に対して計算、分析を行ない、並びに補修可能であるか、また補修可能であるならばどのように代替補修するか等の有用なデータを判断し、後続の補修過程に供する。
【０００７】
このほか、該欠陥解析メモリは、欠陥のあるビットのアドレスデータを保存するための欠陥アドレスメモリと、補修アドレスメモリを包含する。しかし、メモリ検査が正常に行われている時は、欠陥解析メモリは主に被検査メモリの全ビットが良好であるか否かの検査結果を保存するのに用いられる。言い換えると、行メモリ検査作業時、欠陥解析メモリは検査後の被検査メモリの欠陥ビットのアドレスデータを保存し、上述のメモリ補修解析装置による補修可能か否か及びどのように補修等の処理を行うかの判断に供する。
【０００８】
このほか、該自己検査コントローラは該欠陥解析メモリ及び該メモリ補修解析装置に電気的に接続される。そのうち、自己検査コントローラはまず外部より提供される一組のシミュレート欠陥ビットアドレスを欠陥アドレスメモリ内に保存し、並びに外部より提供される一組のシミュレート補修アドレスを補修アドレスメモリ内に保存する。該シミュレート補修アドレスはメモリ補修解析装置がシミュレート欠陥ビットアドレスに対してその特定の補修解析演算を行うことで生成する特定正解を指す。続いて、該自己検査コントローラはメモリ補修解析装置を制御し、欠陥アドレスメモリ内のシミュレート欠陥ビットアドレスに対して上述の特定の補修解析演算を行わせ並びに一組の補修を行うアドレスデータを生成させる。さらに、自己検査コントローラは該一組の演算により得られた補修を行うアドレスデータを欠陥解析メモリ内の補修アドレスメモリ内に保存されているシミュレート補修アドレスと対比する。これにより、本発明はメモリチップを検査する前に、まずメモリ補修解析装置、及び欠陥解析メモリが正常であるか否かを自己検査できる。
【０００９】
さらに、本発明の自己検査コントローラは補修したいアドレスデータを欠陥解析メモリのシミュレート補修アドレスと対比して符合しない時、対応するアラーム信号を出力する。当然、それはまた対比結果が符合する状況では、正常信号を出力し得る。アラーム信号は音光電のアラーム信号とされ得るほか、対比結果フラグとされ得る。このほか、本発明のシミュレート補修アドレスは８個の欠陥行アドレス、及び二つの欠陥列アドレスを包含し得るが、機械設備の違い、検査するメモリ規格の違い、或いはその他の特殊要求により、シミュレート補修アドレスの欠陥行列の数量は変更され得る。
【００１０】
本発明はさらにネットワークを通して自己検査コントローラと電気的に接続された中央サーバーを包含し得る。そのうち、シミュレート欠陥ビットアドレスとシミュレート補修アドレスは中央サーバーがネットワークを通して自己検査コントローラに提供する。これにより、本発明は中央サーバーまで拡充されて中央サーバーによって複数台の管理記録を行える。さらに本発明は自己検査コントローラに電気的に接続されたメモリモジュールを包含し得て、該自己検査コントローラはネットワークより獲得したシミュレート欠陥ビットアドレスとシミュレート補修アドレスを該メモリモジュール内に保存する。このほか、該メモリモジュールはまた対比結果を保存し得る。
【００１１】
また、本発明のメモリ補修解析装置はさらにバッファ保存エリア、欠陥計算ユニット、及び演算ユニットを包含し得る。そのうち、演算ユニットはバッファ保存エリア及び欠陥計算ユニットのアクセス及び作動を制御する。バッファ保存エリアは欠陥解析メモリより取得されたシミュレート欠陥ビットアドレスを暫時保存する。このほか、行列メモリ検査作業時に、検査後のメモリの欠陥ビット情報を暫時保存する。また、欠陥計算ユニットは演算分析が補修可能であるか、もし可能であれば、どのような代替補修をすべきかを計算分析する。そのうち、自己検査コントローラはまずシミュレート欠陥ビットアドレスをバッファ保存エリア内に保存し、演算ユニットは欠陥計算ユニットがバッファ保存エリア内のシミュレート欠陥ビットアドレスに対して上述の特定の補修解析演算を行うのを制御する。
【発明の効果】
【００１２】
本発明のメモリ補修分析自己検査機能を具えた半導体検査システムは、メモリ補修解析装置、欠陥解析メモリ、及び自己検査コントローラを包含し、該自己検査コントローラは外部より提供された一組のシミュレート欠陥ビットアドレス、及び一組のシミュレート補修アドレスを事前に欠陥解析メモリに保存し、さらにメモリ補修解析装置を制御して該一組のシミュレート欠陥ビットアドレスに対してその特定の補修解析演算を行なわせ、一組の補修を行うアドレスデータを生成し、続いて該一組の補修を行うアドレスデータを直接該欠陥解析メモリ内のシミュレート補修アドレスと対比する。ゆえに本発明は実際に検査作業を行う前に、まずその内部のメモリ補修解析装置、及び欠陥解析メモリに異常があるか否かを自己検査できる。
【図面の簡単な説明】
【００１３】
【図１】本発明のメモリ補修分析自己検査機能を具えた半導体検査システムの好ましい実施例のシステム構造図である。
【図２Ａ】本発明のメモリ補修分析自己検査機能を具えた半導体検査システムの好ましい実施例のメモリビット情報ブロック及び補修線段の表示図である。
【図２Ｂ】本発明の好ましい実施例の欠陥計算ユニットの表示図である。
【図３】本発明のメモリ補修分析自己検査機能を具えた半導体検査システムの好ましい実施例のフローチャートである。
【図４Ａ】本発明の第２実施例のフローチャートである。
【図４Ｂ】本発明の第３実施例のフローチャートである。
【発明を実施するための形態】
【００１４】
図１は本発明のメモリ補修分析自己検査機能を具えた半導体検査システムの好ましい実施例のシステム構造図である。図中に表示された欠陥解析メモリ３（Ａｎａｌｙｓｉｓ  Ｆａｉｌ  Ｍｅｍｏｒｙ；以下ＡＦＭメモリと略称する）は、メモリチップ内の欠陥ビットを具えたアドレスビットデータを保存する欠陥アドレスメモリ３１（Ｆａｉｌ  Ａｄｄｒｅｓｓ  Ｍｅｍｏｒｙ）、及び補修アドレスメモリ３２（Ｒｅｐａｉｒ  Ａｄｄｒｅｓｓ  Ｍｅｍｏｒｙ）を包含する。すなわち、半導体検査システムが行列のメモリ検査作業を行う時、その被検査メモリチップ（図示せず）の全ビットが良好であるか否かの検査結果はＡＦＭメモリ３の欠陥アドレスメモリ３１内に保存される。すなわち、ＡＦＭメモリ３は検査後の被検査メモリチップ内の欠陥ユニット数或いは欠陥ブロック数等の関係情報を保存して、被検査メモリチップが補修処理を行えるものであるかを判断する。
【００１５】
このほか、図示されるメモリ補修解析装置４（Ｍｅｍｏｒｙ  Ｒｅｐａｉｒ  Ａｎａｌｙｓｉｓ  Ｄｅｖｉｃｅ：以下ＭＲＡ装置と略称する）は、特定の補修解析演算を行って一組の補修するアドレスデータＲ（ｒｅｐａｉｒ  ｌｉｎｅ  ａｄｄｒｅｓｓ  ｉｎｆｏｒｍａｔｉｏｎ）を生成する。すなわち、メモリが検査された後に取得される欠陥ビットのアドレスデータに対して計算、分析を行ない、並びに補修可能であるか否か、もし補修が可能であればどのような代替補修を行うべきかのデータを判断し、後続の補修過程に供する。
【００１６】
しかし、ＭＲＡ装置４はバッファ保存エリア４１（Ｆａｉｌ  Ｂｕｆｆｅｒ  Ｍｅｍｏｒｙ）、欠陥計算ユニット４２（Ｆａｉｌ  Ｃｏｕｎｔ  Ｕｎｉｔ）、及び演算ユニット４３（Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）を包含する。そのうち、演算ユニット４３はバッファ保存エリア４１及び欠陥計算ユニット４２が既に行っているアクセス、演算、或いは対比等の作業を制御する。バッファ保存エリア４１はＡＦＭメモリ３から取得した欠陥アドレスメモリ３１或いは補修アドレスメモリ３２の関係情報を暫時保存するか、或いは検査設備が列行のメモリ検査作業を行う時に検査後の欠陥ビットのアドレスデータ等の欠陥メモリの関係情報を暫時保存する。このほか、欠陥計算ユニット４２は補修可能であるか否か、もし補修可能であればどのように代替補修するかの演算分析を行なう。
【００１７】
さらに、図示される自己検査コントローラ２は、ＡＦＭメモリ３及びＭＲＡ装置４にそれぞれ電気的に接続されている。このほか、本実施例が包含する中央サーバー６はネットワークＩを通して自己検査コントローラ２と電気的に接続されている。そのうち、中央サーバー６内には複数台の異なる規格の検査機に対応する検査プログラムが保存され、並びに検査結果を記録管理する。メモリ補修分析自己検査を行う時は、半導体検査システムのどの目録或いは特定目録の下で命令（例えばａｄｖａｎ＿ｍｒａ＿ｄｉａｇ）を入力するだけで、自己検査コントローラ２が自動的に中央サーバー６より検査プログラムを半導体検査システム内の特定目録（例えば／ｅｘｐｏｒｔ／ｈｏｍｅ／ａｓｘ／ｄｉａｇ／ｔｄ＿ｍｒａ＿ｃｈｅｃｋ）にダウンロードし、自動的に並びに半導体検査システムの規格の違いにより対応するプログラムを実行し、且つ実行結果を検査機内部のメモリモジュール５、中央サーバー６内に同時に保存し、管理制御に便利とする。
【００１８】
そのうち、メモリモジュール５は電気的に自己検査コントローラ２に接続される。中央サーバー６よりプログラムをダウンロードし並びにメモリモジュール５内に保存する時、自己検査コントローラ２は同時に起動されて一組のシミュレート欠陥ビットアドレス３１０及び一組のシミュレート補修アドレス３２０を生成して自己検査コントローラ２に提供する。本実施例中、先にプログラムをエンコードして電子ファイルとなし、自己検査コントローラ２は該電子ファイルを受け取り後にデコードし、上述のシミュレート欠陥ビットアドレス３１０とシミュレート補修アドレス３２０を獲得する。当然、その他の手段を通し、例えば、中央サーバー６より圧縮された電子ファイルをダウンロードし、さらに自己検査コントローラ２がダウンロード後に解凍することも可能である。或いは、異なるファイルを直接ダウンロードすることも可能である。
【００１９】
続いて、自己検査コントローラ２はシミュレート欠陥ビットアドレス３１０のＡＦＭメモリ３の欠陥アドレスメモリ３１内への保存を制御する。シミュレート欠陥ビットアドレス３１０は検査後のメモリをシミュレートした関係情報を指し、それは複数の欠陥をシミュレートしたビットアドレスを包含する。このほか、自己検査コントローラ２はまた一組のシミュレート補修アドレス３２０のＡＦＭメモリ３の補修アドレスメモリ３２内への保存を制御する。該一組のシミュレート補修アドレス３２０はＭＲＡ装置４が該一組のシミュレート欠陥ビットアドレス３１０に対応してその特定の補修解析演算を行った後に生成する特定正解を指す。すなわち、正常な状況で、ＭＲＡ装置４が異常を有さない時、該一組のシミュレート欠陥ビットアドレス３１０はＭＲＡ装置４を通して解析演算後にシミュレート補修アドレス３２０と一致する結果を生成し得る。
【００２０】
そのうち、上述の特定の補修解析演算は、ＭＲＡ装置４内部に予め設定された規則（ｒｕｌｅ）を指し、それは製品規格、製造工程或いは検査機の制限、顧客要求、歩留り標準等の関係因子により制定される。その後、自己検査コントローラ２はさらに該シミュレート欠陥ビットアドレス３１０をＭＲＡ装置４のバッファ保存エリア４１内保存する。さらに、自己検査コントローラ２は続いてＭＲＡ装置４の演算ユニット４３を制御して欠陥計算ユニット４２に、バッファ保存エリア４１内の該一組のシミュレート欠陥ビットアドレス３１０に対して上述の特定の補修解析演算を行なわせ並びに該一組の補修したいアドレスデータＲを生成させる。その後、該自己検査コントローラ２はさらに該一組の補修したいアドレスデータＲとＡＦＭメモリ３の補修アドレスメモリ３２内の該一組のシミュレート補修アドレス３２０を対比する。もし、対比結果が符合しない時、ディスプレイ７に対応するアラーム信号を出力する。当然、もし対比結果が符合する状況では、正常信号を出力することができる。アラーム信号は音光電のアラーム信号とされるほか、対比結果フラグとされ得る。
【００２１】
図２Ａ、図２Ｂを参照されたい。図２Ａは本発明のメモリ補修分析自己検査機能を具えた半導体検査システムの好ましい実施例のメモリビット情報ブロック及び補修線段の表示図である。図２Ｂは本発明の好ましい実施例の欠陥計算ユニットの表示図である。一般に見られるメモリチップの半導体検査システムは複数の検査装置（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：以下にＤＵＴと略称する）を具えている。各ＤＵＴは一つのメモチリップの検査を行う。本実施例では各メモリチップはＭＲＡ装置４の欠陥計算ユニット４２作動時に８個のブロック８１、８２、８３、８４、８５、８６、８７、８８に区分され、それはＸ軸方向に４つに区分され、Ｙ軸方向に二つに区分される。
【００２２】
しかし、本実施例では、前述のシミュレート欠陥ビットアドレス３１０はＸ軸方向の８個の欠陥ビットと、Ｙ軸方向の４個の欠陥ビットを包含する。これにより、ＭＲＡ装置４に異常無しの状況で、各メモリチップに８個の行欠陥アドレス（Ｒｏｗ  Ｆａｉｌ  Ａｄｄｒｅｓｓ）と二つの列欠陥アドレス（Ｃｏｌｕｍｎ  ｆａｉｌ  ａｄｄｒｅｓｓ）が解析され、すなわち、８本の垂直補修線段と２本の水平補修線段が解析され、すなわち、図２Ａに示されるメモリビットブロック８のようである。しかし、また図２Ｂに示されるように、ブロック８１を例とすると、それは垂直方向解析保存器４３１、水平方向解析保存器４３２を包含し、解析された行欠陥アドレスは垂直方向解析保存器４３１に保存され、解析された列欠陥アドレスは水平方向解析保存器４３２に保存される。全ての解析が完了すると、さらにシミュレート補修アドレス３２０と対比を行う。
【００２３】
図３を参照されたい。図３は本発明のメモリ補修分析自己検査機能を具えた半導体検査システムの好ましい実施例のフローチャートである。まず、半導体検査システムは中央サーバー６より検査プログラムをダウンロードし並びにメモリモジュール５に保存する（ステップＡ）。続いて自己検査コントローラ２が検査プログラムを自動実行する（ステップＢ）。実行後、自己検査コントローラ２がシミュレート欠陥ビットアドレス３１０を欠陥アドレスメモリ３１内に保存し、並びにシミュレート補修アドレス３２０を補修アドレスメモリ３２内に保存する（ステップＣ）。さらに、自己検査コントローラ２はシミュレート欠陥ビットアドレス３１０をＭＲＡ装置４のバッファ保存エリア４１内に保存する（ステップＤ）。その後、ＭＲＡ装置４の演算ユニット４３が欠陥計算ユニット４２を制御してバッファ保存エリア４１内の該一組のシミュレート欠陥ビットアドレス３１０に対して上述の特定の補修解析演算を行わせ並びに該一組の補修したいアドレスデータＲを生成させる（ステップＥ）。さらに、自己検査コントローラ２は該一組の補修したいアドレスデータＲをＡＦＭメモリ３の補修アドレスメモリ３２内の該一組のシミュレート補修アドレス３２０と対比する（ステップＦ）。対比して符合すれば、正常信号をディスプレイに出力する（ステップＧ）。対比して符合しなければ、アラーム信号をディスプレイに出力する（ステップＨ）。
【００２４】
図４Ａを参照されたい。図４Ａは本発明の第２実施例のフローチャートである。本発明の第２実施例と上述の実施例の主要な差別は、自己検査コントローラ２がシミュレート欠陥ビットアドレス３１０のＡＦＭメモリ３の欠陥アドレスメモリ３１内への保存のみを制御し、シミュレート補修アドレス３２０はメモリモジュール５内に保存することである。対比を行う時は、自己検査コントローラ２は該一組の補修したいアドレスデータＲを該メモリモジュール５内の該一組のシミュレート補修アドレス３２０と対比する。
【００２５】
第２実施例の主要なステップは以下のとおりである。自己検査コントローラ２はシミュレート欠陥ビットアドレス３１０をＡＦＭメモリ３の欠陥アドレスメモリ３１内に保存する（ステップＣ１）。続いて、さらにシミュレート欠陥ビットアドレス３１０をＭＲＡ装置４のバッファ保存エリア４１内に保存する（ステップＤ１）。その後、ＭＲＡ装置４はシミュレート欠陥ビットアドレス３１０に対して特定の補修解析演算を行ない並びに補修したいアドレスデータＲを生成する（ステップＥ１）。さらに、補修したいアドレスデータＲをメモリモジュール５内の該一組のシミュレート補修アドレス３２０と対比する（ステップＦ１）。
【００２６】
図４Ｂは本発明の第３実施例のフローチャートである。本発明の第３実施例の上述の実施例との主要な違いは、本発明の第３実施例ではシミュレート欠陥ビットアドレス３１０及びシミュレート補修アドレス３２０はいずれもＭＲＡ装置４中に保存されることである。且つ演算解析後、ＭＲＡ装置４内で直接対比が行われる。
【００２７】
第３実施例の主要なステップは以下のとおりである。まず、自己検査コントローラ２が一組のシミュレート欠陥ビットアドレス３１０及び一組のシミュレート補修アドレス３２０をＡＦＭメモリ３の欠陥アドレスメモリ３１内、及び補修アドレスメモリ３２内に保存する（ステップＣ２）。続いて、自己検査コントローラ２が該一組のシミュレート欠陥ビットアドレス３１０及び該一組のシミュレート補修アドレス３２０をＭＲＡ装置４のバッファ保存エリア４１内に保存する（ステップＤ２）。その後、ＭＲＡ装置４が該シミュレート欠陥ビットアドレス３１０に対して特定の補修解析演算を行ない並びに補修したいアドレスデータＲを生成する（ステップＥ２）。さらに、演算解析後に生成された補修したいアドレスデータＲをバッファ保存エリア４１内の該一組のシミュレート補修アドレス３２０と対比する（ステップＦ２）。
【００２８】
上述の実施例は説明のために提示されたものに過ぎず、本発明の主張する権利範囲は特許請求の範囲の記述に準じ、上述の実施例に限定されるものではない。
【符号の説明】
【００２９】
２  自己検査コントローラ              ３  欠陥解析メモリ
３１  欠陥アドレスメモリ              ３１０  シミュレート欠陥ビットアドレス
３２  補修アドレスメモリ              ３２０  シミュレート補修アドレス
４  メモリ補修解析装置                ４１  バッファ保存エリア
４２  欠陥計算ユニット                ４３  演算ユニット
４３１  垂直方向解析保存器            ４３２  水平方向解析保存器
５  メモリモジュール                  ６  中央サーバー
７  ディスプレイ                      ８  メモリビットブロック
Ｉ  ネットワーク                      Ｒ  補修したいアドレスデータ
８１、８２、８３、８４、８５、８６、８７、８８  ブロック
【図１】
2010192074.tif 000003
【図２Ａ】
2010192074.tif 000004
【図２Ｂ】
2010192074.tif 000005
【図３】
2010192074.tif 000006
【図４Ａ】
2010192074.tif 000007
【図４Ｂ】
2010192074.tif 000008