(57)【要約】【課題】メモリセルのしきい値電圧特性を向上させ、隣り合うメモリセル間の干渉を極力抑制できるようにする。【解決手段】浮遊ゲート電極ＦＧと制御電極ＣＧとの間に形成されたゲート間絶縁膜７が、シリコン窒化膜７ａ−シリコン酸化膜７ｂ−シリコン窒化膜７ｃ−シリコン酸化膜７ｄ−シリコン酸化膜７ｅの積層構造によって構成されている。このうち、シリコン窒化膜７ａは、その窒素濃度が単位面積あたり２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上に構成されている。また、シリコン窒化膜７ａは、その形成後に酸化処理を行うことで素子分離絶縁膜４の上面上から消失される。【選択図】図３
2010103414.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成された複数の電荷蓄積層と、
前記複数の電荷蓄積層間に形成された素子分離絶縁膜と、
前記複数の電荷蓄積層上および前記素子分離絶縁膜上に沿って形成された第２の絶縁層であって、第１のシリコン窒化膜、第１のシリコン酸化膜、７以上の比誘電率を有する中間絶縁膜、第２のシリコン酸化膜の積層構造を含んで構成された第２の絶縁層と、
前記第２の絶縁層上に形成された制御電極とを備え、
前記第１のシリコン窒化膜は、その窒素濃度が単位面積あたり２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のシリコン窒化膜が、前記素子分離絶縁膜上に直接形成されておらず前記素子分離絶縁膜上に直接シリコン酸化膜が形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に電荷蓄積層を形成する工程と、
前記電荷蓄積層および前記第１の絶縁層並びに前記半導体基板に素子分離溝を形成することで前記電荷蓄積層を複数に分断する工程と、
前記電荷蓄積層の少なくとも一部が露出するように前記素子分離溝内に素子分離絶縁膜を形成する工程と、
前記電荷蓄積層の露出面上および前記素子分離絶縁膜上に第２の絶縁層を形成する工程であって、第１のシリコン窒化膜、第１のシリコン酸化膜、７以上の比誘電率を有する中間絶縁膜、第２のシリコン酸化膜を順に積層することによって第２の絶縁層を形成する工程と、
前記第２の絶縁層上に制御電極を形成する工程とを備え、
前記第１のシリコン窒化膜を形成した後、ないし、前記第１のシリコン酸化膜形成直後で前記中間絶縁膜を形成する前に酸化処理を行う工程を設けたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記酸化処理を行う工程では、酸素と水素を半導体基板上で反応させた酸化剤を用いることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記酸化処理を行う工程では、物理的に酸素を励起させて発生させた酸化剤を用いることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層および制御電極間に絶縁膜を介在させたゲート電極構造を備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置内に不揮発的に情報を記憶保持するため、電荷蓄積層および制御電極間に絶縁膜を介在させたゲート電極構造を採用しているのが一般的である（例えば、特許文献１、２参照）。特許文献１には、第１のゲート電極層（電荷蓄積層に相当）上にゲート間絶縁膜（第２の絶縁層に相当）を形成するときに、第１のゲート電極層の露出面上にシリコン窒化膜を選択的に形成することによりシリコン窒化膜を素子分離絶縁膜上で分断するように形成し、メモリセル間の干渉を極力抑制している。第１のゲート電極層の露出面上のみに選択的に最下層のシリコン窒化膜を形成するため、当該シリコン窒化膜を１ｎｍ程度としている。また、特許文献２にも同様の製造方法が開示されている。しかしながら、メモリセルのしきい値電圧特性をさらに向上させるためにはこの構造では不十分である。
【０００３】
また、特許文献２には、ゲート間絶縁膜の最下層となるシリコン窒化膜を形成した後、特にゲート電極の側壁酸化処理を行うときに、素子分離絶縁層内に拡散する酸化剤によって十分酸化することで素子分離絶縁層上のシリコン窒化膜を消失させる製造方法が開示されている。しかしながら、特許文献２の技術思想においては、ゲート電極の側壁酸化を行う段階は、制御電極を積層した後に当該電極構造を分断した後であるため、ゲート間絶縁膜を構成するシリコン酸化膜およびシリコン窒化膜の積層構造がすでに形成されている。したがってゲート電極の側壁酸化工程を行う時点で酸化処理を行ったとしても、ゲート間絶縁膜のうち素子分離絶縁層上に直接形成されたシリコン窒化膜のみを効果的に消失させることは困難であり、隣り合うメモリセル間の干渉防止が不十分となる虞がある。
【特許文献１】特開２００８−１０４８０号公報（００２１段落）
【特許文献２】特開２００８−７８３１７号公報（００７６段落〜００８０段落、０１３１段落〜０１３２段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリセルのしきい値電圧特性の向上を図り、また隣り合うメモリセル間の干渉を極力抑制できるようにした不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された複数の電荷蓄積層と、前記複数の電荷蓄積層間に形成された素子分離絶縁膜と、前記複数の電荷蓄積層上および前記素子分離絶縁膜上に沿って形成された第２の絶縁層であって、第１のシリコン窒化膜、第１のシリコン酸化膜、７以上の比誘電率を有する中間絶縁膜、第２のシリコン酸化膜の積層構造を含んで構成された第２の絶縁層と、前記第２の絶縁層上に形成された制御電極とを備え、前記第１のシリコン窒化膜は、その窒素濃度が単位面積あたり２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上であることを特徴としている。
【０００６】
本発明の一態様は、半導体基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に電荷蓄積層を形成する工程と、前記電荷蓄積層および前記第１の絶縁層並びに前記半導体基板に素子分離溝を形成することで前記電荷蓄積層を複数に分断する工程と、前記電荷蓄積層の少なくとも一部が露出するように前記素子分離溝内に素子分離絶縁膜を形成する工程と、前記電荷蓄積層の露出面上および前記素子分離絶縁膜上に第２の絶縁層を形成する工程であって、第１のシリコン窒化膜、第１のシリコン酸化膜、７以上の比誘電率を有する中間絶縁膜、第２のシリコン酸化膜を順に積層することによって第２の絶縁層を形成する工程と、前記第２の絶縁層上に制御電極を形成する工程とを備え、前記第１のシリコン窒化膜を形成した後、ないし、前記第１のシリコン酸化膜形成直後で前記中間絶縁膜を形成する前に酸化処理を行う工程を設けたことを特徴としている。
【発明の効果】
【０００７】
本発明の一態様によれば、メモリセルのしきい値電圧特性を向上させることができる。
また本発明の一態様によれば、隣り合うメモリセル間の干渉を極力抑制できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
【０００９】
図１及び図２に示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、メモリセルアレイＡｒと、その周辺に配置される周辺回路（図示せず）から構成されている。尚、図１は、メモリセルアレイの一部の電気的構成を示しており、図２は、ＮＡＮＤセルユニットの平面構造を模式的に示している。さらに、メモリセルアレイＡｒは、複数のブロックＢＬＫから構成されており、各ブロックＢＬＫは複数のＮＡＮＤセルユニットＵＣにより構成されている。
【００１０】
ＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍ（メモリセルに相当）とから構成されている。選択ゲートトランジスタＴｒｓ１は、そのドレイン領域がビット線コンタクトＣＢを介してＸ方向に直交したＹ方向に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、そのソース領域がソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【００１１】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びるアクティブエリアＳａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して構成されている。選択ゲートトランジスタＴｒｓ２のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ２との交差領域に位置して構成されている。
【００１２】
メモリセルトランジスタＴｒｍは、そのゲート電極ＭＧがＸ方向に延伸するワード線ＷＬで連結して共通接続されている。また、選択ゲートトランジスタＴｒｓ１は、そのゲート電極ＳＧがＸ方向に延伸する選択ゲート線ＳＧＬ１で連結して共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、そのゲート電極ＳＧがＸ方向に延伸する選択ゲート線ＳＧＬ２で連結して共通接続されている。
【００１３】
以下、本実施形態の特徴部分となるメモリセル領域におけるゲート電極構造について図３を参照しながら説明する。図３（ａ）は、図２のＡ−Ａ線（ワード線方向：Ｘ方向）に沿う断面を模式的に示しており、図３（ｂ）は、図２のＢ−Ｂ線（ビット線方向：Ｙ方向）に沿う断面を模式的に示している。
【００１４】
図３（ａ）に示すように、半導体基板２の上部にはウェル（図示せず）が形成されており、当該ウェルには素子分離溝３がＸ方向に離間して複数形成されている。これら複数の素子分離溝３は、それぞれ、複数のアクティブエリアＳａを図２のＸ方向に分離している。これらの素子分離溝３内には、それぞれ、素子分離絶縁膜４が形成されており素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２の表面から上方に突出した上部とから構成されている。素子分離絶縁膜４の材料としては、素子分離溝３の内面に沿って形成されたＨＴＯ（High Temperature Oxide）膜４ａと、当該ＨＴＯ膜４ａの内側に埋め込まれた塗布型絶縁膜４ｂとを含んで構成されている。
【００１５】
ゲート絶縁膜５は、素子分離領域Ｓｂによって区画された複数のアクティブエリアＳａ上にそれぞれ形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により絶縁層として形成されている。ゲート絶縁膜５は、図３（ａ）に示す断面内の両側端が素子分離絶縁膜４の側面の一部に接触するように形成されている。これらのゲート絶縁膜５の上面上にはそれぞれ、電荷蓄積層としての浮遊ゲート電極ＦＧが形成されている。
【００１６】
この浮遊ゲート電極ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面より上方に突出した上部側面とを有する。シリコン基板２の表面から上方に突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および多結晶シリコン層６の下部側面と面一に形成されている。
【００１７】
ゲート間絶縁膜７は、素子分離絶縁膜４の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。
【００１８】
ゲート間絶縁膜７は、下層側（浮遊ゲート電極ＦＧの側面側および上面側）からその上層側にかけて、シリコン窒化膜７ａ、シリコン酸化膜７ｂ、中間絶縁膜としてのシリコン窒化膜（Ｓｉ３Ｎ４）７ｃ、シリコン酸化膜７ｄ、シリコン窒化膜７ｅの積層構造により構成されている。尚、ゲート間絶縁膜７の成膜構造については後に詳述する。
【００１９】
ゲート間絶縁膜７上には、Ｘ方向（ワード線方向）に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御電極ＣＧを連結するワード線ＷＬとして機能する。導電層８は、例えば多結晶シリコン層と、当該多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層とを含んで構成されている。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御電極ＣＧの積層ゲート構造によって構成されている。
【００２０】
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは互いに電気的に分断されている。この分断領域内には層間絶縁膜９が形成されている。この層間絶縁膜９は例えばシリコン酸化膜により形成されている。
【００２１】
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇には、シリコン基板２の表層に位置して拡散層（ソース／ドレイン領域）２ａが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ａを含んで構成されている。
【００２２】
不揮発性半導体記憶装置１は、例えばデータ書込時には図示しない周辺回路からワード線ＷＬとウェルとの間に正の高電圧（例えば２０Ｖ）を印加することでＦＮトンネル電流がゲート絶縁膜５を通じて浮遊ゲート電極ＦＧ側に流れるため、電子が浮遊ゲート電極ＦＧに注入され、メモリセルトランジスタＴｒｍのしきい値電圧が正方向にシフトする。このとき、浮遊ゲート電極ＦＧからゲート間絶縁膜７を通じてワード線ＷＬ側に電子が抜けることに起因したリーク電流が生じる。すると浮遊ゲート電極ＦＧ中の電子の蓄積量が飽和し、メモリセルトランジスタＴｒｍの書込時のしきい値電圧が飽和する。そこで、本実施形態では、ゲート間絶縁膜７の成膜構造に特徴を備えている。
【００２３】
発明者らは、データの書込特性を向上させるためには、シリコン窒化膜７ａ中の単位面積当たりの窒素濃度（以下、窒素ドーズ量と称す）の増大が極めて有効であることを突きとめた。図４は、窒素ドーズ量と書込しきい値電圧の関係を示している。この図４において、横軸は、シリコン窒化膜７ａの形成成膜条件を用いて、シリコン単結晶基板上を窒化処理したときに形成されるシリコン窒化膜中の窒素ドーズ量をＸＰＳ分析（Ｘ線光電子分光分析）によって測定した値を示しており、縦軸は、飽和しきい値電圧の値を示している。
【００２４】
この図４に示すように、シリコン窒化膜中の窒素ドーズ量が２０×１０１５［ａｔｏｍｓ／ｃｍ２］を超えて２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上になると、２０×１０１５［ａｔｏｍｓ／ｃｍ２］未満の場合に比較して飽和しきい値電圧が約０．５Ｖ程度大幅に改善していることがわかる。すなわち、飽和しきい値電圧を改善するためには、窒素ドーズ量を２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上にすると良い。尚、上限値については特に限定されるものではないが、窒化処理により化学量論組成のシリコン窒化膜（Ｓｉ３Ｎ４）を超えた窒素濃度を得ることは一般に難しいことから、例えばＳｉ３Ｎ４に相当する窒素ドーズ量以下の値とすれば良い。
【００２５】
また、発明者らは異なる視点から検討を行っており、仮にシリコン窒化膜７ａが隣り合うメモリセルトランジスタＴｒｍの浮遊ゲート電極ＦＧ−ＦＧ間を渡って構造的に接続されていると電荷保持特性の点で劣ることを見出した。
【００２６】
特に、図３（ａ）に示すように、浮遊ゲート電極ＦＧの上面および上部側面に沿ってシリコン窒化膜７ａを成膜するときには素子分離絶縁膜４の上面も窒化処理に曝されることになるが、上記のようにシリコン窒化膜７ａ中の窒素ドーズ量を増加して飽和しきい値電圧特性を良化するため当該窒化処理を強化してしまうと、素子分離絶縁膜４上にも窒素含有層が形成される。すると、電荷（電子）が隣り合う浮遊ゲート電極ＦＧ−ＦＧ間で移動する懸念が大きくなる。
【００２７】
そこで、本実施形態では、シリコン窒化膜７ａが素子分離絶縁膜４の上面上において分断され、特にシリコン窒化膜７ａが素子分離絶縁膜４の側端部上（特にＨＴＯ膜４ａ上面上）のみに形成されると共に素子分離絶縁膜４の上面中央寄り（特に塗布型絶縁膜４ｂ上面上）において形成されていない構造を採用している。つまり、素子分離絶縁膜４の上面上の中央寄りにおいては、ゲート間絶縁膜７は、下層側（素子分離絶縁膜４側）から上層側にかけて、シリコン酸化膜７ｂ、シリコン窒化膜７ｃ、シリコン酸化膜７ｄ、シリコン窒化膜７ｅによる積層構造によって構成されている。すると、電荷が隣り合う浮遊ゲート電極ＦＧ-ＦＧ間で移動する懸念が少なくなり、電荷保持特性を良化することができる。
【００２８】
上記構造の製造方法について説明する。
図５ないし図１４は、それぞれ図３（ａ）に対応した断面構造の一製造段階を模式的に示している。
図５に示すように、半導体基板２の表層にウェル、チャネル形成用の不純物を注入した（図示せず）後、半導体基板２の上面上にゲート絶縁膜５を熱酸化法により所定膜厚（例えば１ｎｍ〜１５ｎｍ程度）形成する。次に、図６に示すように、ゲート絶縁膜５上に化学気相成長法により電荷蓄積層となる多結晶シリコン層６を所定膜厚（例えば１０ｎｍ〜２００ｎｍ程度）形成する。次に、図７に示すように、化学気相成長法（ＣＶＤ法）によりシリコン窒化膜１０を所定膜厚（例えば５０ｎｍ〜２００ｎｍ程度）形成し、次に、化学気相成長法によりシリコン酸化膜１１を所定膜厚（例えば５０ｎｍ〜４００ｎｍ程度）形成する。
【００２９】
次に、シリコン酸化膜１１上にフォトレジスト（図示せず）をパターニングし、当該レジストをマスクとしてシリコン酸化膜１１をＲＩＥ法により異方性エッチング処理する。このときのシリコン酸化膜１１の除去領域は、素子分離溝３の形成領域の上方の領域である。次に、パターニングされたレジストをアッシングにより除去する。
【００３０】
次に、図８に示すように、シリコン酸化膜１１をマスクとしてシリコン窒化膜１０をＲＩＥ法により異方性エッチング処理し、次に、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部をＲＩＥ法により異方性エッチング処理することで素子分離溝３を形成する。次に、素子分離溝３の内面に沿って比較的エッチング耐性のあるＨＴＯ（High Temperature Oxide）膜４ａをＬＰ−ＣＶＤ法により形成する。
【００３１】
次に、図９に示すように、塗布技術を用いてＨＴＯ膜４ａの内側に例えばポリシラザンによる塗布型絶縁膜４ｂを形成する。塗布型絶縁膜４ｂは、ＨＴＯ膜４ａに比較してエッチング処理が容易な絶縁膜であり、シラザン系の塗布液を塗布した後、酸素雰囲気もしくは水蒸気雰囲気下で高密度化処理が行われることで構成される。これにより、素子分離絶縁膜４が、ＨＴＯ膜４ａおよび塗布型絶縁膜４ｂによって構成される。
【００３２】
次に、図１０に示すように、化学的機械的研磨法（ＣＭＰ法）によりシリコン窒化膜１０をストッパとして平坦化処理を行い、次に、シリコン窒化膜と選択性のある周知のエッチング条件を用いて素子分離絶縁膜４をエッチバックする。これにより、多結晶シリコン層６の例えば上面および上部側面の少なくとも一部を露出させる。
【００３３】
次に、図１１に示すように、ラジカル窒化法によって窒化処理することで、多結晶シリコン層６の上面および上部側面、素子分離絶縁膜４の上面上に沿ってシリコン窒化膜７ａを形成する。このシリコン窒化膜７ａの形成方法であるラジカル窒化法は、プラズマ等により物理的に励起した窒素を用いることを特徴としており、窒素ガスを含む雰囲気内においてマイクロ波を発生させることによりラジカル窒素を生成して窒化処理を行っている。この方法の場合、多結晶シリコン層６の露出面を容易に窒化処理できる。窒化量は、処理条件に依存し任意に調整することができる。ラジカル窒化法を適用すると、処理温度の低温化、処理時間の低減化を図ることができる。
【００３４】
尚、前記した望ましい窒素ドーズ量（２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上）のシリコン窒化膜７ａを形成するための窒化条件としては、マイクロ波強度を５００〜３０００Ｗ、処理圧力を５〜３０Ｐａ、基板温度を３５０℃〜９００℃とすると良い。マイクロ波強度については、好ましくは１０００〜３０００Ｗとすると良い。
【００３５】
一方、シリコン窒化膜７ａ中の窒素ドーズ量を増大させて形成すると、多くの電荷がゲート間絶縁膜７中を通じて隣り合う浮遊ゲート電極ＦＧ−ＦＧ間で移動し、メモリセルトランジスタＴｒｍの閾値電圧特性が劣化してしまう虞がある。
【００３６】
そこで本実施形態では、次段階工程において、図１２に示すように、素子分離絶縁膜４（特に塗布型絶縁膜４ｂ）の上面上に形成されたシリコン窒化膜７ａを消失させる工程を設けている。具体的には、例えば、ラジカル酸化処理やプラズマ酸化処理を行うことによって素子分離絶縁膜４の上面上のシリコン窒化膜７ａについて窒素原子を酸素原子に置換することで選択的に消失させている。シリコン窒化膜７ａが素子分離絶縁膜４上（特に塗布型絶縁膜４ｂ上）において分断され消失しているため、シリコン窒化膜７ａが隣り合う浮遊ゲート電極ＦＧ−ＦＧ間で構造的に接続される虞がなくなりメモリセルトランジスタＴｒｍの閾値電圧特性を良好に保つことができる。
【００３７】
ラジカル酸化処理は、水素ガスと酸素ガスとを反応させて発生した酸化剤により酸化する方法であり、本実施形態の処理条件としては、水素・酸素混合ガス流量の０．５〜１０％を水素ガス比として、処理温度７００℃〜１０００℃であり、酸化量としては半導体基板２の表面に３［ｎｍ］未満の酸化膜を形成する条件である。これは、３［ｎｍ］以上の酸化膜が形成される条件を適用した場合には、浮遊ゲート電極ＦＧの上面上および側面上に沿って形成されたシリコン窒化膜７ａが過剰に消失したり、窒素ドーズ量が２１×１０１５［ａｔｏｍｓ／ｃｍ２］未満となって窒化膜質が劣化したりするためである。また、ラジカル酸化処理を適用すると、処理時間の短時間化、シリコン窒化膜７ａ中の酸化種の長距離輸送が可能であるという特徴も有している。尚、プラズマ酸化処理の場合は、酸素ガスを有する雰囲気に高周波電界を印加することで物理的に酸素を励起させて発生した酸化剤により酸化を行えば良い。
【００３８】
このようなラジカル酸化処理やプラズマ酸化処理をシリコン窒化膜７ａの形成直後に実施すると、浮遊ゲート電極ＦＧで飽和閾値電圧を効果的に増大させる窒化膜質を保持させたまま、浮遊ゲート電極ＦＧ−ＦＧ間のシリコン窒化膜７ａを消失させることができる。尚、この酸化処理は、数回に分けて実施しても良く、特に処理回数に制限はなく、浮遊ゲート電極ＦＧ上のシリコン窒化膜７ａが消失しない範囲で酸化量を調整すると良い。
【００３９】
シリコン窒化膜７ａが選択的に消失できる理由は、浮遊ゲート電極ＦＧの材質である多結晶シリコンに比較して素子分離絶縁膜４のシリコン酸化膜はシリコンの密度が低く、このためラジカル窒化法等の一般的な窒化処理により形成される素子分離絶縁膜４上のシリコン窒化膜７ａの膜質が、浮遊ゲート電極ＦＧ上のシリコン窒化膜７ａと比較し脆弱であるためであると考えられる。これにより、素子分離絶縁膜４上に形成される窒化膜層は酸化剤によって容易に内方あるいは外方拡散すると考えられる。
【００４０】
次に、図１３に示すように、シリコン窒化膜７ａの上面上および側面上、素子分離絶縁膜４（特に塗布型絶縁膜４ｂ）の上面上に沿ってＣＶＤ法によりシリコン酸化膜７ｂを形成する。この成膜条件としては、ジクロロシラン（ＳｉＨ２Ｃｌ２）と亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させることで形成できる。
【００４１】
次に、図１４に示すように、シリコン酸化膜７ｂ上にシリコン窒化膜７ｃをＣＶＤ法により形成する。この成膜条件は、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を８００℃程度の温度で反応させることで形成できる。
【００４２】
この成膜を繰り返し施すことで、シリコン窒化膜７ａ−シリコン酸化膜７ｂ−シリコン窒化膜７ｃ−シリコン酸化膜７ｄ−シリコン窒化膜７ｅのような窒化膜層と酸化膜層との繰り返し構造を形成することができる。これにより、図１４に示す成膜構造が得られる。尚、ゲート間絶縁膜７を構成する各膜７ａ〜７ｅの膜厚、多層膜数は素子の動作時の電界に依存し、ゲート間絶縁膜７はこの積層構造に限られない。
【００４３】
次に、図３に示すように、ゲート間絶縁膜７上に導電層８をＣＶＤ法などを用いて形成する。この導電層８は、制御電極ＣＧ、ワード線ＷＬとして形成される。次に、これらの積層構造６〜８の上にマスクパターンをフォトリソグラフィ技術によりパターニングし、ＲＩＥ法のような異方性エッチング処理によってＹ方向に複数に分断する。そして、ソース／ドレイン領域２ａの形成用のインプランテーション処理を行い活性化することで拡散層２ａを形成し、前記分断領域内に層間絶縁膜９を例えばシリコン酸化膜により形成することで、図３（ｂ）に示すメモリセル構造が得られる。この後、通常の層間絶縁膜の形成工程、コンタクト形成工程、ビット線ＢＬの形成工程、後工程などを行うことでフラッシュメモリ装置１の構造を得ることができる。
【００４４】
本実施形態によれば、シリコン窒化膜７ａの窒素濃度が単位面積あたり２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上で形成されているため、メモリセルのしきい値電圧特性を向上させることができる。
【００４５】
シリコン窒化膜７ａの形成した直後にラジカル酸化処理を行っているため、素子分離絶縁膜４（特に塗布型絶縁膜４ｂ）上のシリコン窒化膜７ａのみを有効に消失させることができ、シリコン窒化膜７ａが隣り合う浮遊ゲート電極ＦＧ−ＦＧ間で分断して消失するため、浮遊ゲート電極ＦＧ−ＦＧ間で電荷移動を極力抑制することができ、隣り合うメモリセル間の干渉を極力抑制できる。このような場合、シリコン窒化膜７ａが素子分離絶縁膜４上に直接形成されておらず素子分離絶縁膜４の上には直接シリコン酸化膜７ｂが形成されていると良い。
【００４６】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ＮＡＮＤ型フラッシュメモリ装置１に適用したが、これに限定されるものではなく、ＮＯＲ型フラッシュメモリなど電荷蓄積層を有するメモリセルを用いた不揮発性半導体記憶装置に適用できる。
半導体基板２は、ｐ型シリコン基板であっても、ｎ型シリコン基板の表層にｐ型ウェルを形成した半導体基板を適用しても良い。
素子分離絶縁膜４は、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜を組み合わせて構成されていても良い。
【００４７】
シリコン窒化膜７ａをラジカル窒化法により形成した実施形態を示したが、電荷蓄積層の露出面に窒化膜を形成できる方法であれば何れの方法を適用しても良く、例えば通常の電気炉を用いた熱窒化法を適用しても良い。
【００４８】
シリコン窒化膜７ａの消失化処理としてラジカル酸化処理やプラズマ酸化処理を示したが、ウェット酸化、ドライ酸化、オゾン酸化処理等を適用しても良い。
シリコン窒化膜７ａの酸化処理のタイミングとしてシリコン窒化膜７ａの形成直後に行った実施形態を示したが、シリコン酸化膜７ｂの形成直後に行っても良い。すなわち、シリコン窒化膜７ｃの形成前であれば良い。
【００４９】
中間絶縁膜として、比誘電率が７程度のシリコン窒化膜７ｃを適用したが、望ましくは比誘電率が７を超える膜でも適用できる。例えば、比誘電率が８程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜およびランタン酸化物（Ｌａ２Ｏ３）のいずれか１つの単層膜もしくは積層膜が使用可能である。更には、ハフニウムシリケート（ＨｆＳｉＯ）膜、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる絶縁膜でも良い。すなわち、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）のいずれか１つの元素を少なくとも含む酸化物もしくは窒化物であっても適用できる。
【００５０】
また、ゲート間絶縁膜７の積層構造については、シリコン窒化膜７ａ−シリコン酸化膜７ｂ−シリコン窒化膜７ｃ−シリコン酸化膜７ｄ−シリコン窒化膜７ｅの所謂ＮＯＮＯＮ構造を適用した実施形態を示したが、これに代えて、ＮＯＮＯ構造とし、最上層のシリコン窒化膜７ｅを設けない構造に適用しても良い。
【００５１】
尚、浮遊ゲート電極ＦＧの上面上および側面上における単位面積あたりの窒素濃度が２１×１０１５［ａｔｏｍｓ／ｃｍ２］以上のシリコン窒化膜７ａに対して、素子分離絶縁膜４上で窒素原子の酸素原子置換が促進されて十分に窒素濃度が低下していれば、シリコン窒化膜７ａが浮遊ゲート電極ＦＧ−ＦＧ間で接続されていても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態を示すセルアレイの電気的等価回路図
【図２】メモリセル領域の一部構造を模式的に示す平面図
【図３】要部を模式的に示す縦断面図
【図４】閾値電圧の窒素ドーズ量依存性を表わす特性図
【図５】一製造段階を模式的に表す縦断面図（その１）
【図６】一製造段階を模式的に表す縦断面図（その２）
【図７】一製造段階を模式的に表す縦断面図（その３）
【図８】一製造段階を模式的に表す縦断面図（その４）
【図９】一製造段階を模式的に表す縦断面図（その５）
【図１０】一製造段階を模式的に表す縦断面図（その６）
【図１１】一製造段階を模式的に表す縦断面図（その７）
【図１２】一製造段階を模式的に表す縦断面図（その８）
【図１３】一製造段階を模式的に表す縦断面図（その９）
【図１４】一製造段階を模式的に表す縦断面図（その１０）
【符号の説明】
【００５３】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、４は素子分離絶縁膜、５はゲート絶縁膜（第１の絶縁層）、ＦＧは浮遊ゲート電極（電荷蓄積層）、７はゲート間絶縁膜（第２の絶縁層）、８は導電層、ＣＧは制御電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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