(57)【要約】【課題】消費電力の少ない半導体装置の製造方法を提供する。【解決手段】ゲート電極１３の多結晶シリコン領域と、ゲート電極１３下のチャネル領域１１Ｃを挟んで配置された一対の単結晶シリコン領域１１Ｓ，１１Ｄとが形成されたシリコン基板１１に対して、単結晶シリコン領域１１Ｓ，１１Ｄ上に単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂを成長させ、且つ多結晶シリコン領域１３上に多結晶のＳｉＧｅ混晶層領域１４Ｃを成長させる工程と、Ｃｌを含むガスを用いて、一対の単結晶シリコン領域１１Ｓ，１１Ｄ上に成長したＳｉＧｅ混晶層領域１４Ａ，１４Ｂの表面側の一部を取り除くと共に、多結晶シリコン領域１３上に成長したＳｉＧｅ混晶層領域１４Ｃを取り除く工程と、一対の単結晶シリコン領域上のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に単結晶のシリコン層１５Ａ，１５Ｂを成長させる工程と、シリコン層１５Ａ，１５Ｂをシリサイド化する工程と、を有する。【選択図】図５
2010161229.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン層を形成する工程と、
前記絶縁膜及び前記多結晶シリコン層をパターニングして、ゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極上、及び前記ゲート電極の両側に位置する前記半導体基板上にＳｉＧｅ混晶層を成長させる工程と、
Ｃｌを含むガスを用いて、前記半導体基板上に成長した前記ＳｉＧｅ混晶層の一部を取り除くと共に、前記ゲート電極上に成長した前記ＳｉＧｅ混晶層を取り除く工程と、
前記半導体基板上の前記ＳｉＧｅ混晶層上にシリコン層を成長させる工程と、
前記シリコン層上に金属層を形成する工程と、
前記シリコン層と前記金属層を熱処理により反応させる工程と、
を有する半導体装置の製造方法。
【請求項２】
前記ＳｉＧｅ混晶層を成長させる工程は、少なくともＳｉＨ4ガス及びＨＣｌガスを用いて行われる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｃｌを含むガスは、ＨＣｌ又はＣｌ2を含む請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ＳｉＧｅ混晶層を成長させる工程は、ＳｉＨ4と、ＧｅＨ4と、ＨＣｌとを含むガスを用いて前記ＳｉＧｅ混晶層を成長させる請求項１〜３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記シリコン層を成長させる工程は、ＳｉＨ4と、ＨＣｌとを含むガスを用いて前記シリコン層を成長させる請求項１〜４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に多結晶シリコン領域及び単結晶シリコン領域上にＳｉＧｅ混晶層を成長させる工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置における素子の集積密度を向上するために、種々の微細化技術が開発され、例えば、９０ｎｍ以下のゲート長を有するトランジスタ素子が開発されている。
【０００３】
半導体装置における素子を微細化する目的として、駆動速度の高速化及び消費電力の低減が挙げられる。一方、微細化に伴うゲート長の減少に伴って、リーク電流が増大するという問題が生じている。
【０００４】
このように、駆動速度の高速化と消費電力の低減との間にはトレードオフの関係がある。そのため、トランジスタの能力向上を図るための新しいアプローチが探索されている。
【０００５】
この新しいアプローチの一つとして、ストレインドシリコン（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ）技術がある。これは、チャネル領域へ応力を加えることで、バンド構造を変化させて、キャリアの有効質量を軽減し、キャリア移動度を向上することにより電流駆動能力を向上する技術である。
【０００６】
更に説明すると、ｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を加えることでキャリアの移動度が向上することが知られている。チャネル領域に圧縮応力を加える具体例としては、ソース／ドレイン領域に凹部を形成し、当該凹部内にエピタキシャル法によりＳｉＧｅ混晶を埋め込む、いわゆるエンベディッド構造のトランジスタが提案されている。
【０００７】
図１（Ａ）〜（Ｄ）に、エンベディッド構造のｐチャネルＭＯＳトランジスタを製造する従来の製造工程の例を示す。
【０００８】
まず、図１（Ａ）に示すように、単結晶シリコン基板１１１上に、素子分離構造１１１Ｉで画成された素子領域１１１Ａを形成する。続いて、この素子領域１１１Ａにおけるチャネル領域１１１Ｃの上方にゲート絶縁膜１１２、及び多結晶シリコンのゲート電極１１３を形成する。続いて、素子領域１１１Ａ中にゲート電極１１３をマスクとして、Ｓｂなどのｎ型不純物元素を、ゲート電極１１３の下方に向けて斜めにイオン注入し、ｎ型ポケット注入領域１１ｐを形成する。続いて、素子領域１１１Ａ中にゲート電極１１３をマスクとして、Ｂ+などのｐ型不純物元素をイオン注入して、ｐ型ソースエクステンション領域１１１ａおよびｐ型ドレインエクステンション領域１１１ｂを形成する。また、チャネル領域１１１Ｃを挟んでソース領域１１１Ｓ及びドレイン領域１１１Ｄを形成すると共に、ゲート電極１１３の両側壁上に側壁絶縁膜１３Ａ，１３Ｂを形成する。
【０００９】
次に、図１（Ｂ）に示すように、側壁絶縁膜１３Ａ，１３Ｂの外側の素子領域部分をエッチングして、一対のトレンチ１１１Ｓ，１１１Ｄを形成する。
【００１０】
次に、図１（Ｃ）に示すように、一対のトレンチ１１１Ｓ，１１１Ｄ内にＳｉＧｅ混晶層をエピタキシャル成長させて、ＳｉＧｅ混晶層領域１１４Ａ，１１４Ｂを形成する。このＳｉＧｅ混晶層の成長は、基板１１１上のシリコンが露出した部分に選択成長を行うものであるが、この際、多結晶シリコンのゲート電極１１３上にも、多結晶のＳｉＧｅ混晶層領域１１４Ｃが同時に形成される。
【００１１】
続いて、ＳｉＧｅ混晶層領域１１４Ａ，１１４Ｂ上、及びゲート電極上のＳｉＧｅ混晶層領域１１４Ｃ上に，シリコン層１１５Ａ，１１５Ｂ，１１５Ｃを成長させる。
【００１２】
次に、図１（Ｄ）に示すように、全面にＮｉなどの金属層を堆積し、熱処理を行うことによってシリサイド層１１６Ａ，１１６Ｂ，１１６Ｃを形成する。ＳｉＧｅ混晶層上に直接金属層を形成してＳｉＧｅ層と金属層を反応させると、抵抗値の高い反応層が形成される。これを避けるためにＳｉＧｅ混晶層上にシリコン層を形成した後に金属層を堆積しシリサイド工程を行う。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−１８６２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１（Ｄ）に示すように、ゲート電極１１３上には、多結晶のＳｉＧｅ混晶層領域１１４Ｃがゲート電極１１３から外方に膨らむように形成されている。そして、この多結晶のＳｉＧｅ混晶層領域１１４Ｃを取り囲むように形成されたにシリサイド層１１６Ｃは、ゲート電極１１３から更に外方に膨らんでいる。
【００１５】
その結果、ゲート電極１１３とソース領域１１１Ｓ又はドレイン領域１１１Ｄとの間でリーク電流が発生する場合がある。
【００１６】
そこで、本明細書において、ゲート電極とソース領域又はドレイン領域との間でリーク電流の増加を抑制する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１７】
従って、上記課題を解決するために、本明細書で開示する半導体装置の製造方法の一形態によれば、多結晶シリコンであるゲート電極上、及び上記ゲート電極の両側に位置する半導体基板上にＳｉＧｅ混晶層を成長させ、Ｃｌを含むガスを用いて上記半導体基板上に成長したＳｉＧｅ混晶層の一部を取り除くと共に、上記ゲート電極上のＳｉＧｅ混晶層を取り除き、上記半導体基板上のＳｉＧｅ混晶層上にシリコン層を成長させる。
【発明の効果】
【００１８】
上述した半導体装置の製造方法の一形態によれば、ゲート電極とソース領域又はドレイン領域との間でリーク電流の増加を抑制した半導体装置を製造することができる。
【図面の簡単な説明】
【００１９】
【図１】（Ａ）〜（Ｄ）は、従来の例による半導体装置の製造方法を説明する図である。
【図２】（Ａ）は、本明細書に開示する半導体装置の製造方法の一実施形態を用いて製造された半導体装置の構成を示す図であり、（Ｂ）はＳｉＧｅ混晶層領域を圧縮応力源として使う半導体装置の原理を示す図である。
【図３】（Ａ）〜（Ｃ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図である。
【図４】（Ｄ）〜（Ｆ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図３に続く工程を示す図である。
【図５】（Ｇ）〜（Ｉ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図４に続く工程を示す図である。
【図６】（Ｊ）及び（Ｋ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図４に続く工程を示す図である。
【図７】図３〜図６に示した本明細書に開示する半導体装置の製造方法の一実施形態のＣＶＤシーケンス時間を示す図である。
【図８】本明細書に開示する半導体装置の製造方法の他の実施形態を用いて製造された半導体装置の構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、本明細書で開示する半導体装置の製造方法の好ましい実施形態を、図面を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ点に留意されたい。
【００２１】
図２（Ａ）は、本明細書で開示する半導体装置の製造方法の一実施形態を用いて製造された半導体装置の構成の一例によるｐチャネルＭＯＳトランジスタ１０を示す図である。図２（Ｂ）は、ＳｉＧｅ混晶層領域を圧縮応力源として使う半導体装置の原理を示す図である。
【００２２】
図２（Ａ）に示すように、単結晶シリコン基板１１上には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離構造１１Ｉで画成された素子領域であるｎ型のウェル１１Ａが形成されている。そして、ｐチャネルＭＯＳトランジスタ１０は、この素子領域内に形成されている。
【００２３】
シリコン基板１１上にはｎ型のウェル１１Ａ中のチャネル領域１１Ｃに対応してゲート絶縁膜１２が形成されている。ゲート絶縁膜１２は、例えば、シリコン酸化膜あるいはシリコン酸窒化膜により形成される。
【００２４】
また、ゲート絶縁膜１２上にはｐ型にドープされた多結晶シリコンのゲート電極１３が形成されている。ゲート電極１３の両側壁上には、シリコン窒化膜１２Ｎが形成されている。そして、このシリコン窒化膜１２Ｎ上には、更に、例えばシリコン酸化膜１２Ｉが形成されている。このシリコン酸化膜１２Ｉは、素子領域１１Ａ中、ゲート電極１３の両側において露出されたシリコン基板１１の表面も被覆している。
【００２５】
更に、ゲート電極１３には、シリコン酸化膜１２Ｉを介して、側壁絶縁膜１３Ａ，１３Ｂとして例えばシリコン窒化膜が形成されている。
【００２６】
シリコン基板１１中には側壁絶縁膜１３Ａ，１３Ｂのそれぞれ外側に、リセス１１ＴＡ，１１ＴＢが形成されており、これらのリセス１１ＴＡ，１１ＴＢそれぞれを充填するように、単結晶のｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂが形成されている。
【００２７】
そして、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂそれぞれを取り囲んで単結晶シリコン領域であるｐ型ソース／ドレイン領域１１Ｓ，１１Ｄが形成されている。ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂは、トレンチ１１ＴＡ，１１ＴＢ内で、単結晶のｐ型ソース／ドレイン領域１１Ｓ，１１Ｄ上にエピタキシャル成長して形成されている。
【００２８】
また、図２（Ａ）に示すように、ｐチャネルＭＯＳトランジスタ１０は、ゲート電極１３下方の両側の領域にＳｂなどのｎ型不純物元素が斜めイオン注入されてｎ型ポケット注入領域１１ｐが形成されている。即ち、トランジスタ１０は、いわゆるＨａｌｏ構造を有している。
【００２９】
そして、ポケット注入領域１１ｐに部分的に重畳するように、ｐ型のソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂが形成されている。
【００３０】
ｐ型ソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂそれぞれは、ゲート絶縁膜１２の下方からｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの近傍まで延在している。
【００３１】
更に説明すると、ｐ型ソースエクステンション領域１１ａは、ｐ型ソース領域１１Ｓを介してｐ型ＳｉＧｅ混晶層領域１４Ａに間接的に接続している。同様に、ドレインエクステンション領域１１ｂは、ｐ型ドレイン領域１１Ｄを介してｐ型ＳｉＧｅ混晶層領域１４Ｂに間接的に接続している。
【００３２】
このように、トランジスタ１０は、バンドギャップの小さいｐ型ＳｉＧｅ混晶層領域１４Ａ、１４Ｂが、ｎ型ウェル１１Ａと直接には接することのない構造を有している。そのため、トランジスタ１０では、Ｓｉ／ＳｉＧｅ界面のｐｎ接合によるリーク電流の発生が抑制されている。
【００３３】
また、図２（Ａ）に示すように、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上にはシリサイド層１６Ａ，１６Ｂがそれぞれ形成されている。また同様のシリサイド層１６Ｃが、ゲート電極１３上にも形成されている。
【００３４】
上述した構成を有するトランジスタ１０は、シリコン基板１１に対してエピタキシャルに成長されたＳｉＧｅ混晶層領域１４Ａ，１４Ｂがシリコン基板１１を構成するＳｉ結晶よりも大きな格子定数を有する。この格子定数の違いに起因して、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ中には、図２（Ｂ）の矢印ａに示すように、内方に向かって圧縮応力が形成される。その結果、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂは、矢印ｂに示すように、シリコン基板１１の表面に略垂直な方向に歪む。
【００３５】
また、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂはシリコン基板１１に対してエピタキシャルに形成されているため、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ内における矢印ｂ方向の歪みは、シリコン基板１１中のチャネル領域１１Ｃに、矢印ｃで示す向きの歪みを誘起する。そして、矢印ｃで示す向きの歪みによって、チャネル領域１１Ｃには、矢印ｄで示すように一軸性の圧縮応力が誘起される。
【００３６】
図２（Ｂ）のｐチャネルＭＯＳトランジスタでは、チャネル領域１１Ｃにこのような一軸性の圧縮応力が加わる結果、チャネル領域１１Ｃを構成するＳｉ結晶の対称性が局所的に変調される。この対称性の変化に伴って、キャリアである有効質量の重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるので、有効質量の軽いホールの存在確率が増加する。その結果、チャネル領域１１Ｃにおけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大及びこれに伴うトランジスタ動作速度の向上は、特にゲート長が９０ｎｍ以下の超微細化された半導体装置に顕著に現れる。
【００３７】
なお、図２には、ｐチャンネルＭＯＳトランジスタ１０のみを示しているが、シリコン基板１１上にｎチャンネルＭＯＳトランジスタを更に形成し、上述したｐチャンネルＭＯＳトランジスタと共にＣＭＯＳトランジスタを形成しても良い。
【００３８】
次に、図２に示した半導体装置に関して、本明細書に開示する半導体装置の製造方法の一実施形態を、図面を参照して以下に説明する。
【００３９】
まず、図３（Ａ）に示すように、半導体基板としてのｐ型の単結晶シリコン基板１１を用意し、ＳＴＩ型の素子分離構造１１Ｉを形成する。素子分離構造１１Ｉは、例えばシリコン基板１１にトレンチを形成し、このトレンチ内にシリコン酸化物を充填して形成することができる。続いて、この素子分離構造１１Ｉで画成された素子領域内にｎ型不純物元素をイオン注入してｎ型ウェル１１Ａを形成する。ｎ型ウェル１１Ａは、基板表面に露出した電気的な絶縁領域である素子分離構造１１Ｉに囲われている。
【００４０】
次に、シリコン基板１１上に、ｎ型ウェル１１Ａに対応して、シリコン酸化膜あるいはシリコン酸窒化膜を形成し、この膜の上に多結晶シリコン膜を更に形成する。続いて、パターン露光及びエッチング等のパターニングを行なって、図３（Ｂ）に示すように、ゲート絶縁膜１２及びゲート電極１３を形成する。このように、ゲート電極１３は、多結晶シリコンにより形成される。
【００４１】
図３（Ｂ）に示す例では、ゲート絶縁膜１２とシリコン基板１１との間の界面の位置と、素子分離構造１１Ｉの露出した界面の位置とが一致しているように表記されているが、必ずしも一致している必要はなく、素子分離構造１１Ｉの表面が、ゲート絶縁膜１２とシリコン基板１１との間の界面の位置よりも高く又は低くなっていてもよい。
【００４２】
次に、ｎ型ウェル１１Ａ中にゲート電極１３を含む領域をマスクとしてシリコン窒化膜を堆積した後、シリコン基板１１の表面が露出するまでエッチバックして、図３（Ｃ）に示すように、ゲート電極１３の両側壁上にシリコン窒化膜１２Ｎを形成する。
【００４３】
次に、ｎ型ウェル１１Ａ中にシリコン窒化膜１２Ｎ及びゲート電極１３をマスクとして、Ｓｂなどのｎ型不純物元素を、ゲート電極１３の下方に向けて斜めにイオン注入し、ｎ型ポケット注入領域１１ｐを形成する。続いて、ｎ型ウェル１１Ａ中にシリコン窒化膜１２Ｎ及びゲート電極１３をマスクとして、Ｂ+などのｐ型不純物元素をイオン注入して、図４（Ｄ）に示すように、ｐ型ソースエクステンション領域１１ａおよびｐ型ドレインエクステンション領域１１ｂを形成する。
【００４４】
次に、ｎ型ウェル１１Ａ中にシリコン窒化膜１２Ｎ及ゲート電極１３を含む領域をマスクとして、シリコン酸化膜を形成し、この膜の上にシリコン窒化膜を更に形成する。続いて、シリコン基板１１の表面が露出するまでエッチバックして、図４（Ｅ）に示すように、ゲート電極１３の両側にシリコン酸化膜１２Ｉ及び側壁絶縁膜１３Ａ，１３Ｂを形成する。
【００４５】
次に、シリコン基板１１中、ｎ型ウェル１１Ａのうち側壁絶縁膜１３Ａ，１３Ｂの外側部分に、Ｂ+などのｐ型不純物元素をイオン注入して、図４（Ｆ）に示すように、単結晶シリコンのｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄを形成する。このように、一対の単結晶シリコン領域が、ゲート電極１３下のチャネル領域を挟んで配置される。
【００４６】
次に、シリコン基板１１中、ｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄそれぞれをエッチングして、図５（Ｇ）に示すように、リセス１１ＴＡ，１１ＴＢを形成する。このリセスの深さは、例えば１０〜６０ｎｍにすることができる。この工程において、エッチングは、ｐ型ソース領域１１Ｓ又はｐ型ドレイン領域１１Ｄの下に位置するｎ型ウェルが露出しない深さまで行なうことが好ましい。図５（Ｇ）に示す構造のシリコン基板１１は、基板上に露出した一対の単結晶シリコン領域であるｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄを有している。
【００４７】
次に、シリコン基板１１を、ＨＦ洗浄して自然酸化膜を除去する。続いて、シリコン基板１１を、水素ガス、窒素ガス、又は不活性ガス（アルゴンガス、ヘリウムガス等）が充填されて５Ｐａ〜１３３０Ｐａのプロセス圧力に保持された減圧ＣＶＤ装置の処理室内に導入する。処理室内において、シリコン基板１１を水素雰囲気中で４００℃〜６００℃の温度まで昇温（ＨｅａｔーＵＰ工程）した後、５Ｐａ〜１３３０Ｐａのプロセス圧力で最大６０分間保持して（Ｈ２ーＢａｋｅ工程）、シリコン基板の温度を安定化させる。
【００４８】
次に、処理室内で、シリコン基板１１上の多結晶シリコン領域であるゲート電極１３及び一対の単結晶シリコン領域であるｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄそれぞれの上にｐ型ＳｉＧｅ混晶層を選択成長させる。即ち、このＳｉＧｅ混晶層を成長させる工程は、電気的な絶縁領域であるシリコン酸化物の側壁絶縁膜１３Ａ，１３Ｂ及び素子分離構造１１Ｉ上にはＳｉＧｅ混晶層を成長させないことが好ましい。ここで、ＳｉＧｅ混晶層を成長させないとは、ＳｉＧｅ混晶が層を形成するようには成長させないことであり、若干のＳｉＧｅ混晶が絶縁領域上に局所的に成長することは許容される意味である。
【００４９】
ＳｉＧｅ混晶層を成長させる工程は、図５（Ｈ）に示すように、領域１１Ｓ、１１Ｄそれぞれの上にｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂをエピタキシャル成長させると共に、ゲート電極１３上にも多結晶のｐ型ＳｉＧｅ混晶層領域１４Ｃを成長させる。領域１１Ｓ、１１Ｄ上のＳｉＧｅ混晶層領域１４Ａ，１４Ｂの露出している界面は、ゲート絶縁膜１２とシリコン基板１１との間の界面よりも高い位置に形成されている。
【００５０】
ＳｉＧｅ混晶層を成長させる工程では、成長させるＳｉＧｅ混晶層の物性等に応じて、シリコン基板温度、プロセス圧力、プロセスガスの種類、プロセスガスの分圧、プロセス時間等を、適宜設定することが好ましい。
【００５１】
ＳｉＧｅ混晶層を成長させる工程におけるシリコン基板温度は、具体的には、５３０〜６００℃の範囲、特に５４０〜５８０℃の範囲、更には約５５０℃であることが好ましい。ＳｉＧｅ混晶層の成長速度を高めて、半導体装置の製造に必要なスループットを確保する観点から、シリコン基板温度の最低温度は５３０℃となる。また、シリコン基板１１上に注入されている不純物の拡散を防止すると共に、シリコン基板１１の表面におけるシリコン原子のリフローを防いでリセス１１ＴＡ，１１ＴＢの変形を防止する観点から、シリコン基板温度は６００℃以下が好ましい。
【００５２】
また、ＳｉＧｅ混晶層を成長させる工程におけるプロセス圧力は、具体的には、５Ｐａ〜１３３０Ｐａ、特に２０Ｐａ〜６０Ｐａ、更には約４０Ｐａであることが好ましい。
【００５３】
ＳｉＧｅ混晶層を成長させる工程と、Ｈ2−Ｂａｋｅ工程とは、同一のシリコン基板温度及びプロセス圧力で行なうことが、基板温度を昇降させる工程及び処理室内のプロセス圧力を昇降させる工程が不要となり、スループットを向上させる上で好ましい。ここで、同一のシリコン基板温度及びプロセス圧力は、装置の温度制御能力及び圧力制御能力に起因する値の変動を含み、その程度の範囲内の値の変動は同一の温度又は圧力を意味する。
【００５４】
ＳｉＧｅ混晶層を成長させる工程におけるプロセスガスとしては、具体的には、ＳｉＨ4と、ＧｅＨ4と、Ｂ2Ｈ6と、ＨＣｌとを含むガスを用いることが好ましい。ここで、ＳｉＨ4はシリコンの原料ガスであり、Ｂ2Ｈ6はｐ型不純物であるボロンの原料ガスであり、ＧｅＨ4はゲルマニウムの原料ガスである。ＨＣｌガスは、ＳｉＧｅをシリコン酸化膜上ではなくシリコン上に成長させる選択性を向上する。また、このＨＣｌガスは、多結晶シリコンよりも単結晶シリコン上にＳｉＧｅを成長させる選択性を向上する働きも有する。更に、プロセスガスとしては、これらのガスに加えて、Ｈ2ガスを加えることが好ましい。
【００５５】
プロセスガスにおける各ガスの分圧は、例えば、処理室内の全圧が約４０Ｐａの下で、ＳｉＨ4の分圧を１Ｐａ〜１０Ｐａの範囲、Ｂ2Ｈ6の分圧を１×１０-5Ｐａ〜１×１０-3Ｐａの範囲、ＨＣｌの分圧を１Ｐａ〜１０Ｐａの範囲にすることが好ましい。また、ＧｅＨ4ガスの分圧は、形成するＳｉＧｅ混晶層中のＧｅ濃度に応じて、０．１Ｐａ〜１０Ｐａの範囲で設定することが好ましい。更に、ＳｉＧｅ混晶層中のＢの濃度は、ＳｉＧｅ混晶層に求められる導電度に応じて１×１０19ｃｍ-3〜１×１０21ｃｍ-3の範囲とすることが好ましい。
【００５６】
プロセスガスにおける各ガスの分圧の具体例としては、ＳｉＨ4ガスを基準として、ＧｅＨ4分圧比が０．０３、Ｂ2Ｈ6分圧比が０．００１、Ｈ2分圧比が１７．４であることが好ましい。
【００５７】
また、ＨＣｌガスのＳｉＨ4ガスに対する分圧比は、０．４５〜０．７の範囲、特に０．５５〜０．６５の範囲、更には約０．６であることが好ましい。
【００５８】
上述したように、ＨＣｌガスは、多結晶シリコンのゲート電極１３よりも単結晶シリコンのｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上にＳｉＧｅ混晶層を成長させる選択性を向上する。この場合、ＨＣｌガスのＳｉＨ4ガスに対する分圧比が高い程、選択性が向上してゲート電極１３上に形成されるＳｉＧｅ混晶層の厚さが薄くなる。しかし、ＨＣｌガスのＳｉＨ4ガスに対する分圧比が高い程、ソース領域１１Ｓ及びドレイン領域１１Ｄに成長するＳｉＧｅ混晶層は、領域１１Ｓ，１１Ｄの表面状態の影響を強く受けるので、表面の欠陥等に起因したエピタキシャル不良成長が発生し易くなる。このような観点から、ＨＣｌガスのＳｉＨ4ガスに対する分圧比の最大値は０．７となる。また、ＳｉＧｅ混晶層の絶縁膜上での成長を抑制し、単結晶シリコン領域上に成長させる選択性を確保する観点から、ＨＣｌガスのＳｉＨ4ガスに対する分圧比の最小値は０．４５となる。
【００５９】
上述した条件を用いて、シリコン基板１１を処理室内で例えば１２０分程度の時間処理することにより、リセス１１ＴＡ，１１ＴＢ内に６０〜８０ｎｍの厚さを有するボロンがドーピングされたｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂを選択成長させることができる。
【００６０】
また、ＳｉＧｅ混晶層を成長させる工程は、ゲート電極１３上のＳｉＧｅ混晶層の厚さと、ｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上のＳｉＧｅ混晶層の厚さとの比を、０．５以下、特に０．１５〜０．３６、更には０．２３〜０．３４、また更には０．２４〜０．３２の範囲にするようにＳｉＧｅ混晶層を成長させることが好ましい。
【００６１】
後述するＳｉＧｅ混晶層を取り除く工程では、ｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上のＳｉＧｅ混晶層領域１４Ａ，１４Ｂを一部残した状態で、ゲート電極１３上のＳｉＧｅ混晶層を取り除く。この観点から、ゲート電極１３上に成長するＳｉＧｅ混晶層の厚さは薄い程好ましい。一方、単結晶シリコン領域であるｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上に良質なＳｉＧｅ混晶層を成長させると共に、多結晶シリコン領域のゲート電極１３上にＳｉＧｅ混晶層が成長することを防止することは難しい。このような理由から、ゲート電極１３上のＳｉＧｅ混晶層の厚さと、ｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上のＳｉＧｅ混晶層の厚さとの比は、少なくとも０．１５程度となる。
【００６２】
また、スループット向上のために、基板温度を上昇させてＳｉＧｅ混晶層の成長速度を増加することができる。また、ＳｉＧｅ混晶層の結晶欠陥が少なくなるようにＨＣｌ等のプロセスガスの組成を調整する場合がある。このような場合には、ゲート電極１３上のＳｉＧｅ混晶層の厚さと、ｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上のＳｉＧｅ混晶層の厚さとの比は、高々０．５程度となる。
【００６３】
なお、シリコン基板１１上に、例えば、ｎチャンネルＭＯＳトランジスタ領域が形成されている場合がある。このような場合には、このｎチャンネルＭＯＳトランジスタ領域をマスクとして、ＳｉＧｅ混晶層を成長させる工程において、ｎチャンネルＭＯＳトランジスタ領域上にＳｉＧｅ混晶層の成長を防止する。このマスクは、ＳｉＧｅ混晶層を成長させる工程の後の所定の工程において取り除く。
【００６４】
次に、処理室内において、Ｃｌを含むガスを用いて、ｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上に成長した単結晶の領域１４Ａ，１４Ｂの表面側の一部を取り除くと共に、ゲート電極１３上に成長した多結晶のＳｉＧｅ混晶層領域１４Ｃを取り除く。ここで、ゲート電極１３上のＳｉＧｅ混晶層領域１４Ｃを取り除く工程においては、全てを取り除く場合だけでなく、一部がゲート電極１３上に残存する場合も含む。
【００６５】
ＳｉＧｅ混晶層を取り除く工程では、取り除くＳｉＧｅ混晶層の物性等に応じて、シリコン基板温度、プロセス圧力、プロセスガスの種類、プロセスガスの分圧、プロセス時間等を、適宜設定することが好ましい。
【００６６】
また、ＳｉＧｅ混晶層を成長させる工程と、ＳｉＧｅ混晶層を取り除く工程とを、同一の処理室内で連続して行うことが、シリコン基板１１の移動する工程を減らすと共に、シリコン基板１１への外部からの汚染を防止する上で好ましい。
【００６７】
ＳｉＧｅ混晶層を取り除く工程におけるシリコン基板温度は、具体的には、５３０〜６００℃の範囲、特に５４０〜５８０℃の範囲、更には約５５０℃であることが好ましい。ＳｉＧｅ混晶層を取り除くエッチング速度を高めて、半導体装置の製造に必要なスループットを確保する観点から、シリコン基板温度の最低温度は５３０℃となる。また、シリコン基板１１上に注入されている不純物の拡散を防止すると共に、シリコン基板１１の表面におけるシリコン原子のリフローを防いでリセス１１ＴＡ，１１ＴＢの変形を防止する観点から、シリコン基板温度は６００℃以下が好ましい。
【００６８】
ＳｉＧｅ混晶層を取り除く工程におけるプロセスガスであるＣｌを含むガスは、ＨＣｌ又はＣｌ2を含むことが好ましい。Ｃｌを含むガスとしては、ＨＣｌ又はＣｌ2を単独で用いても良いし、これらの混合ガスを用いても良い。更に、ＳｉＧｅ混晶層を取り除く工程におけるプロセスガスとしては、これらのガスに加えて、Ｈ2ガスを加えることが好ましい。
【００６９】
また、ＳｉＧｅ混晶層を取り除く工程におけるプロセス圧力は、具体的には、５Ｐａ〜１３３０Ｐａ、特に２０Ｐａ〜６０Ｐａ、更には約４０Ｐａであることが好ましい。
【００７０】
プロセスガスにおける各ガスの分圧は、処理室内の全圧が約４０Ｐａの下で、ＨＣｌ又はＣｌ2の分圧を０．１Ｐａ〜１０Ｐａの範囲、Ｈ2の分圧を３０Ｐａ〜３９．９Ｐａの範囲にすることが好ましい。
【００７１】
ＳｉＧｅ層を取り除く工程は、Ｈ2ガスとＣｌ2とを用いる場合には、例えば、処理室内の全圧が約４０Ｐａの下で、Ｈ2ガスのＣｌ2ガスに対する分圧比が、１９〜４９の範囲、特に２６〜４３の範囲、更には３２．３であることが好ましい。
【００７２】
また、ＳｉＧｅ混晶層を取り除く工程と、ＳｉＧｅ混晶層を成長させる工程とを、同一のシリコン基板温度及びプロセス圧力で行なうことが、基板温度を昇降させる工程及び処理室内のプロセス圧力を昇降させる工程が不要となり、スループットを向上させる上で好ましい。ここで、同一のシリコン基板温度及びプロセス圧力は、装置の温度制御能力及び圧力制御能力に起因する値の変動を含み、その程度の範囲内の値の変動は同一の温度又は圧力を意味する。
【００７３】
ＳｉＧｅ混晶層を取り除く工程では、ゲート電極１３上の多結晶のＳｉＧｅ混晶層領域１４Ｃのエッチングレートと、領域１１Ｓ，１１Ｄ上の単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂのエッチングレートとの比が、１以上、特に１．３以上であることが好ましい。エッチングレートの比が１．３以上であることにより、領域１４Ｃと領域１４Ａ，１４Ｂの厚さが同じであっても、単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂの一部を残しつつ、多結晶のＳｉＧｅ混晶層領域１４Ｃを取り除くことができる。
【００７４】
ＳｉＧｅ混晶層を取り除く工程では、例えば、処理室内でＣｌ2の分圧が１Ｐａ、Ｈ2の分圧が３９Ｐａの下で、シリコン基板１１を３分間処理することにより、Ｇｅ濃度が２０原子％且つＢ濃度が１×１０20ｃｍ-3である単結晶のＳｉＧｅ混晶層領域を１３ｎｍ取り除くことができる。この場合、ゲート電極１３上に形成された半径１０〜１５ｎｍ程度の多結晶のＳｉＧｅ混晶層領域を取り除くことができる。
【００７５】
また、上述したＣｌを含むガスを用いるＳｉＧｅ混晶層を取り除く工程によって、ゲート電極１３の表面、及びＳｉＧｅ混晶層領域１４Ａ、１４Ｂの表面は、Ｃｌ原子によって終端されると考えられる。
【００７６】
次に、図６（Ｊ）に示すように、一対の単結晶シリコン領域であるｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上のみにシリコン層１５Ａ，１５Ｂを選択成長させる。
【００７７】
シリコン層を成長させる工程では、成長させるシリコン層の物性等に応じて、シリコン基板温度、プロセス圧力、プロセスガスの種類、プロセスガスの分圧、プロセス時間等を、適宜設定することが好ましい。
【００７８】
また、シリコン層を成長させる工程と、ＳｉＧｅ混晶層を成長させる工程と、ＳｉＧｅ混晶層を取り除く工程とを、同一の処理室内で連続して行うことが、シリコン基板１１の移動する工程を減らすと共に、シリコン基板１１への外部からの汚染を防止する上で好ましい。
【００７９】
シリコン層を成長させる工程におけるシリコン基板温度は、具体的には、５３０〜６００℃の範囲、特に５４０〜５８０℃の範囲、更には約５５０℃であることが好ましい。シリコン層の成長速度を高めて、半導体装置の製造に必要なスループットを確保する観点から、シリコン基板温度の最低温度は５３０℃となる。また、シリコン基板１１上に注入されている不純物の拡散を防止すると共に、シリコン基板１１の表面におけるシリコン原子のリフローを防いでリセス１１ＴＡ，１１ＴＢの変形を防止する観点から、シリコン基板温度の最高温度は６００℃となる。
【００８０】
シリコン層を成長させる工程におけるプロセスガスとしては、具体的には、ＳｉＨ4と、Ｂ2Ｈ6と、ＨＣｌとを含むガスを用いることが好ましい。ここで、ＳｉＨ4はシリコンの原料ガスであり、Ｂ2Ｈ6はｐ型不純物であるボロンの原料ガスである。ＨＣｌガスは、シリコン原子をシリコン酸化膜上ではなく多結晶又は単結晶シリコン上に成長させる選択性を向上する。また、このＨＣｌガスは、ゲート電極１３上に多結晶シリコンを成長させることよりも、単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に単結晶シリコンをエピタキシャル成長させる選択性を向上する働きも有する。更に、プロセスガスとしては、これらのガスに加えて、Ｈ2ガスを加えることが好ましい。
【００８１】
また、シリコン層を成長させる工程におけるプロセス圧力は、具体的には、５Ｐａ〜１３３０Ｐａ、特に２０Ｐａ〜６０Ｐａ、更には約４０Ｐａであることが好ましい。
【００８２】
プロセスガスにおける各ガスの分圧は、例えば、処理室内の全圧が約４０Ｐａの下で、ＳｉＨ4の分圧を１Ｐａ〜１０Ｐａの範囲、Ｂ2Ｈ6の分圧を１×１０-5Ｐａ〜１×１０-3Ｐａの範囲、ＨＣｌの分圧を１Ｐａ〜１０Ｐａの範囲にすることが好ましい。また、シリコン層中のＢの濃度は、シリコン層に求められる導電度に応じて１×１０19ｃｍ-3〜１×１０21ｃｍ-3の範囲とすることが好ましい。
【００８３】
プロセスガスにおける各ガスの分圧は、例えば、処理室内の全圧が約４０Ｐａの下で、ＳｉＨ4の分圧を１Ｐａ〜１０Ｐａの範囲、Ｂ2Ｈ6の分圧を１×１０-5Ｐａ〜１×１０-3Ｐａの範囲、ＨＣｌの分圧を１Ｐａ〜１０Ｐａの範囲にすることが好ましい。
【００８４】
プロセスガスにおける各ガスの分圧の具体例としては、ＳｉＨ4ガスを基準として、Ｂ2Ｈ6分圧比は０．００１であることが好ましく、Ｈ2分圧比は１７．３〜１７．６、特に１７．４であることが好ましい。
【００８５】
また、ＨＣｌガスのＳｉＨ4ガスに対する分圧比は、０．４５〜０．７の範囲、特に０．５５〜０．６５の範囲、更には約０．６であることが好ましい。
【００８６】
上述したように、シリコン層を成長させる工程においてＨＣｌガスを用いることにより、ゲート電極１３上の多結晶シリコンの成長を抑制しつつ、単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に単結晶シリコンをエピタキシャル成長させることができる。この場合、ＨＣｌガスのＳｉＨ4ガスに対する分圧比が高い程、選択性が向上してゲート電極１３上に形成される多結晶シリコンの厚さが薄くなる。しかし、ＨＣｌガスのＳｉＨ4ガスに対する分圧比が高い程、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に成長するシリコン層１５Ａ，１５Ｂは、領域１４Ａ，１４Ｂの表面状態の影響を強く受けるので、この表面の欠陥等に起因したエピタキシャル不良成長が発生し易くなる。このような観点から、ＨＣｌガスのＳｉＨ4ガスに対する分圧比の最大値は０．７となる。また、単結晶のＳｉＧｅ混晶層上にシリコン層に成長させる選択性を確保する観点から、ＨＣｌガスのＳｉＨ4ガスに対する分圧比の最小値は０．４５となる。
【００８７】
また、シリコン層を成長させる工程と、ＳｉＧｅ混晶層を成長させる工程と、ＳｉＧｅ混晶層を取り除く工程とを、同一のシリコン基板温度及びプロセス圧力で行なうことが、基板温度を昇降させる工程及び処理室内のプロセス圧力を昇降させる工程が不要となり、スループットを向上させる上で好ましい。ここで、同一のシリコン基板温度及びプロセス圧力は、装置の温度制御能力及び圧力制御能力に起因する値の変動を含み、その程度の範囲内の値の変動は同一の温度又は圧力を意味する。
【００８８】
シリコン層を成長させる工程は、単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上のみにシリコン層１５Ａ，１５Ｂを選択成長させるが、ゲート電極１３上にはシリコン層の成長を抑制することができる。ここで、シリコン層の成長を抑制するとは、ゲート電極１３上に層状のシリコンを形成させないことを意味しており、シリコン原子が局所的にゲート電極１３上に成長することは許容される意味である。
【００８９】
上述したように、シリコン層を成長させる工程において、単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上のみにシリコン層１５Ａ，１５Ｂが選択成長する理由は、以下のように考えられる。
【００９０】
上述したように、ゲート電極１３である多結晶シリコン表面のシリコン原子、及び単結晶のＳｉＧｅ混晶層領域１４Ａ、１４Ｂの露出した表面のＧｅ原子は、Ｃｌを用いたエッチングによりＳｉＧｅ混晶層を取り除く工程によって、エッチング後の多結晶シリコン表面はＣｌ原子によって終端されている。
【００９１】
ゲート電極１３表面では、表面のシリコン原子がＣｌ原子と強く結合し、熱分解されたＳｉＨ4ガスによりシリコン原子が供給されても、Ｃｌ原子は置換されることなく表面のシリコン原子と結合した状態が保たれ、シリコン層の成長を抑制すると考えられる。
【００９２】
一方、単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上の露出した表面では、表面のＧｅ原子とＣｌ原子との結合状態が弱く、熱分解されたＳｉＨ4ガスによりシリコン原子が供給されると、Ｃｌ原子と入れ替わりやすいと考えられる。その結果、供給されたシリコン原子が、表面のＧｅ原子と結合してシリコン層１５Ａ，１５Ｂが形成される。
【００９３】
具体的には、Ｓｉ−Ｃｌ間の結合エネルギーが４．１ｅＶであり、Ｇｅ−Ｃｌ間の結合エネルギーが３．６ｅＶであることが、Ｍ．Ｈｉｅｒｌｅｍａｎｎ（Ｍ．Ｈｉｅｒｌｅｍａｎｎ  ｅｔ  ａｌ．，  Ｊ．Ｖａｃ．Ｓｃｉ．  Ｔｅｃｈｎｏｌ．  Ｂ  １５（４），１９９７，  ｐｐ９３５−９４１）らによって報告されている。
【００９４】
上述した条件を用いて、シリコン基板１１を処理室内で例えば２０分程度の時間処理することにより、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上の露出した表面のみに１０ｎｍ程度の厚さのシリコン層１５Ａ，１５Ｂを選択成長させることができる。本発明は、ゲート電極１３にシリコン層を成長させない場合に限定されるものではなく、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上のシリコン層１５Ａ，１５Ｂよりも低い成長速度で、ゲート電極１３にシリコン層を成長させる態様も含む。
【００９５】
次に、シリコン基板１１を、ＣＶＤ装置の処理室から取り出して、スパッタ装置に導入し、シリコン層１５Ａ，１５Ｂ，１５Ｃ上に金属層を形成し、シリコン層１５Ａ，１５Ｂ，１５Ｃと金属層とを熱処理により反応させて、シリサイド層１６Ａ、１６Ｂ、１６Ｃを形成する。具体的には、サリサイド法により、シリコン層１５Ａ，１５Ｂ、及びゲート電極１３の上部をシリサイド化して、図６（Ｋ）に示すように、ニッケルシリサイドあるいはコバルトシリサイドよりなるシリサイド層１６Ａ、１６Ｂ、１６Ｃを形成する。このようにして、図２（Ａ）に示す半導体装置であるｐチャネルＭＯＳトランジスタ１０が得られる。
【００９６】
なお、図６（Ｋ）に示す例では、シリコン層１５Ａ，１５Ｂの層全体をシリサイド化しているが、シリサイド化はシリコン層１５Ａ，１５Ｂの層における表面側の一部のみに行なっても良い。また、シリサイド層１６Ａ、１６Ｂには、プラチナを３原子％程度添加することが好ましい。
【００９７】
次に、上述した一連の図５（Ｈ）〜図６（Ｊ）の工程を、減圧ＣＶＤ装置中において実行する一例を図７を参照して以下に説明する。
【００９８】
図７に示すように、図５（Ｇ）の構造のシリコン基板１１を４００℃以下の温度で減圧ＣＶＤ装置の処理室中に導入し、水素雰囲気中において４００〜６００℃の所定のプロセス温度へ昇温（Ｈｅａｔ−Ｕｐ工程）する。この後、シリコン基板１１を同じ水素雰囲気中、同一のプロセス温度に保持して最大で６０分間水素雰囲気中で熱処理（Ｈ2−Ｂａｋｅ工程）を行う。
【００９９】
続いて、処理室内で、Ｈ2−Ｂａｋｅ工程と同一のプロセス温度及びプロセス圧力において、一対の単結晶シリコン領域であるｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上のＳｉＧｅ混晶層上にシリコン層１５Ａ，１５Ｂを選択成長させる（ＳｉＧｅ−Ｄｅｐｏ工程）。
【０１００】
続いて、処理室内で、ＳｉＧｅ−Ｄｅｐｏ工程と同一のプロセス温度及びプロセス圧力において、Ｃｌを含むガスを用いて、ｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上に成長した単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂの一部を取り除くと共に、ゲート電極１３上に成長した多結晶のＳｉＧｅ混晶層領域１４Ｃを取り除く（ＰｏｓｔーＥｔｃｈ工程）。
【０１０１】
続いて、処理室内で、ＳｉＧｅーＤｅｐｏ工程と同一のプロセス温度及びプロセス圧力において、一対の単結晶シリコン領域であるｐ型ソース領域１１Ｓ及びｐ型ドレイン領域１１Ｄ上のＳｉＧｅ混晶層上のみにシリコン層１５Ａ，１５Ｂをエピタキシャル成長させる（ＳｉーＤｅｐｏ工程）。
【０１０２】
最後に、シリコン基板温度を、水素雰囲気あるいは不活性雰囲気中において、４００℃以下に降下させる（ＣｏｏｌーＤｏｗｎ工程）。
【０１０３】
このように、図７に示すＣＶＤシーケンスでは、図５（Ｈ）〜図６（Ｊ）の工程を、同一の処理室内で、同一のプロセス温度及びプロセス圧力において連続して行なう。図７に示すＣＶＤシーケンスによれば、途中でシリコン基板１１を大気中に取り出すことがなく、汚染のないプロセスを効率よく実行することが可能になる。またＨ2ーＢａｋｅ工程からＳｉーＤｅｏｐ工程までのプロセスを、同一の基板温度及びプロセス圧力において実行することにより、基板温度及びプロセス圧力を昇降させる工程が不要となり、全体のプロセススループットを大きく向上させることができる。尚、本発明は、上記の各工程を同一のチャンバー内で、同一の温度で行うことを必須とするものではない。
【０１０４】
上述した本実施形態の半導体装置の製造方法によれば、マスクプロセスを用いることなく、ＳｉＧｅ混晶層領域を多結晶シリコン領域及び単結晶シリコン領域上のみに選択成長させることができる。また、本実施形態の製造方法によれば、単結晶シリコン領域上のＳｉＧｅ混晶層領域１４Ａ，１４Ｂを一部残した状態で、ゲート電極１３上のＳｉＧｅ混晶層を全て取り除くことができる。更に、本実施形態の製造方法によれば、マスクプロセスを用いることなく、シリコン層１５Ａ，１５Ｂを、単結晶ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上のみに選択成長させることができる。その結果、本実施形態の製造方法によれば、ゲート電極１３上にＳｉＧｅ混晶層領域及びシリコン層が形成されることを抑制することができ、ゲート電極１３を介したリーク電流が低減される。
【０１０５】
また、図５（Ｈ）の工程において、多結晶シリコンのゲート電極１３上に形成された多結晶のＳｉＧｅ混晶層領域１４Ｃは、シリコンの多結晶構造が有するグレインの大きさのばらつきに起因してＳｉＧｅ混晶層領域１４Ｃ内の厚さが不均一となり易い。そして、この多結晶のＳｉＧｅ混晶層領域１４Ｃが取り除かれずにシリサイド化されて、シリサイド層１６Ｃが形成された場合には、シリサイド層１６Ｃは、シリサイド化によってＳｉＧｅ混晶層よりも抵抗率が増加するので、シリサイド層１６Ｃ内部の抵抗率の不均一性によって部分的に抵抗率が増加した部分は、その抵抗率が一層増加することになる。
【０１０６】
一方、本実施形態の製造方法によれば、多結晶のＳｉＧｅ混晶層領域１４Ｃは、図５（Ｉ）の工程において取り除かれるので、シリサイド層１６Ｃにおける抵抗率の増加が防止される。
【０１０７】
次に、上述した本明細書に開示する半導体装置の製造方法の他の実施形態を用いて製造されたｐチャネルＭＯＳトランジスタ２０の構成を図８に示す。
【０１０８】
図８に示すように、トランジスタ２０は、ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂとシリサイド層１６Ａ，１６Ｂとの間の界面の位置が、ゲート絶縁膜１２とシリコン基板１１との間の界面の位置よりも高く形成されている。同様に、ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂとシリサイド層１６Ａ，１６Ｂとの間の界面の位置は、素子分離構造１１Ｉの露出した界面の位置よりも高く形成されている。
【０１０９】
また、図８に示すように、ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂにおける側壁絶縁膜１３Ａ，１３Ｂの部分にはファセットが形成されず、側壁絶縁膜１３Ａ，１３Ｂの表面に沿うようにシリコン層１５Ａ，１５Ｂが成長する。シリコン層１５Ａ，１５Ｂは、側壁絶縁膜１３Ａ，１３Ｂとの界面１４Ｆを形成する。
【０１１０】
トランジスタ２０は、図５（Ｉ）の工程において、ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂを取り除く処理が、領域１４Ａ，１４Ｂの領域の露出した界面の位置をゲート絶縁膜１２とシリコン基板１１との間の界面よりも高い位置で止めている。
【０１１１】
図８に示すように、界面１４Ｆと、側壁絶縁膜１３Ａ，１３Ｂ及びシリコン酸化膜１２Ｉにおけるシリコン基板１１側の部分との間の領域Ｓには、シリサイド層１６Ａ，１６Ｂが充填されている。この領域Ｓは、図６（Ｊ）に示す工程によってシリコン層が充填された後、図６（Ｋ）に示す工程によってシリサイド化されて形成されたものである。その他の構成については、図２（Ａ）に示すトランジスタと同様である。
【０１１２】
トランジスタ２０は、領域Ｓがシリコン層で充填されていることにより、シリコン層がシリサイド化される際に、側壁絶縁膜１３Ａ，１３Ｂの下方にシリコン層１５Ａ，１５Ｂが側壁絶縁膜１３Ａ，１３Ｂの表面に沿うように成長するため、側壁絶縁膜１３Ａ，１３Ｂの下方のソース／ドレインエクステンション領域１１ａ，１１ｂにシリサイド層が潜り込んで形成されることが防止される。
【０１１３】
仮に、領域Ｓにシリコン層が充填されていないと、シリコン層がシリサイド化される際に、側壁絶縁膜１３Ａ，１３Ｂの下方のソース／ドレインエクステンション領域１１ａ，１１ｂにシリサイド層が潜り込んで形成されてしまう。このように、シリコン酸化膜１２Ｉ下方のソース／ドレインエクステンション領域１１ａ，１１ｂにシリサイド層が潜り込んで形成されると、リーク電流が増加して消費電力が増加する。
【０１１４】
図８に示すトランジスタ２０は、領域Ｓが、図６（Ｊ）に示す工程によってシリコン層が充填されるので、シリサイド層の潜り込みによる消費電力の増加が抑制されている。
【０１１５】
以上、図８に示す構造のトランジスタ２０を用いて、本明細書に開示する半導体装置の製造方法によるシリサイド層の潜り込みによる消費電力の抑制の効果を説明した。これと同様の効果が、界面１４Ｆを有さないものの、シリコン層１５Ａ，１５Ｂが形成された後にシリサイド層１６Ａ，１６Ｂが形成される図２（Ａ）に示すトランジスタ１０に対しても、同様に奏される。
【０１１６】
本発明では、上述した実施形態の半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。例えば、上述した実施形態では、半導体装置としてｐチャネルＭＯＳトランジスタを製造する例を用いて説明したが、半導体装置は、ゲートの多結晶シリコン領域と、ゲート下のチャネル領域を挟んで配置された一対の単結晶シリコン領域とを有する構造であれば、他の半導体装置であっても良い。
【０１１７】
また、上述した実施形態では、シリコンの原料ガスとしてＳｉＨ4を用いたが、シリコンの原料ガスとしては、ジクロロシラン又はトリクロロシラン等のＣｌ元素を含む他のガスを用いても良い。この場合には、ＳｉＧｅ混晶層を成長させる工程、又はシリコン層を成長させる工程では、プロセスガスとしてＨＣｌガスを用いなくても良い。
【０１１８】
また、上述した実施形態における単結晶シリコン領域は、単結晶シリコンと共に、多結晶又はアモルファスの構造のシリコンを含んでいても良い。
【０１１９】
また、上述した実施形態における単結晶のＳｉＧｅ混晶層領域は、多結晶又はアモルファスの構造のＳｉＧｅ混晶を含んでいても良い。
【０１２０】
また、シリコン層をシリサイド化する工程を、ＳｉＧｅ混晶層を成長させる工程と、ＳｉＧｅ混晶層を取り除く工程と、シリコン層を成長させる工程と、同一の処理室内で連続して行っても良い。
【０１２１】
以上の上述した複数の実施形態に関し、更に以下の付記を開示する。
【０１２２】
（付記１）
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン層を形成する工程と、
前記絶縁膜および前記多結晶シリコン層をパターニングして、ゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極上、及び前記ゲート電極の両側に位置する前記半導体基板上にＳｉＧｅ混晶層を成長させる工程と、
Ｃｌを含むガスを用いて、前記半導体基板上に成長した前記ＳｉＧｅ混晶層の一部を取り除くと共に、前記ゲート電極上に成長した前記ＳｉＧｅ混晶層を取り除く工程と、
前記半導体基板上の前記ＳｉＧｅ混晶層上にシリコン層を成長させる工程と、
前記シリコン層上に金属層を形成する工程と、
前記シリコン層と前記金属層を熱処理により反応させる工程と、
を有する半導体装置の製造方法。
【０１２３】
（付記２）
前記ＳｉＧｅ混晶層を成長させる工程は、前記ゲート電極上の前記ＳｉＧｅ混晶層の厚さと、前記半導体基板上の前記ＳｉＧｅ混晶層の厚さとの比を、０．１５〜０．３６の範囲にするようにＳｉＧｅ混晶層を成長させる付記１に記載の半導体装置の製造方法。
【０１２４】
（付記３）
前記半導体基板は、素子分離絶縁領域を有しており、
前記ＳｉＧｅ混晶層を成長させる工程は、前記ゲート電極上及び前記半導体基板上にＳｉＧｅ混晶層を選択成長させる付記１又は２に記載の半導体装置の製造方法。
【０１２５】
（付記４）
前記ＳｉＧｅ混晶層を成長させる工程は、少なくともＳｉＨ4ガス及びＨＣｌガスを用いて行われる付記３に記載の半導体装置の製造方法。
【０１２６】
（付記５）
前記ＳｉＧｅ混晶層を成長させる工程と、前記ＳｉＧｅ混晶層を取り除く工程とを、同一の温度で行う付記１〜４の何れか一項に記載の半導体装置の製造方法。
【０１２７】
（付記６）
前記Ｃｌを含むガスは、ＨＣｌ又はＣｌ2を含む付記１〜５の何れか一項に記載の半導体装置の製造方法。
【０１２８】
（付記７）
前記ＳｉＧｅ混晶層を成長させる工程は、５３０℃〜６００℃の範囲の温度で前記ＳｉＧｅ混晶層を成長させる付記１〜６の何れか一項に記載の半導体装置の製造方法。
【０１２９】
（付記８）
前記ＳｉＧｅ混晶層を成長させる工程は、ＳｉＨ4と、ＧｅＨ4と、ＨＣｌとを含むガスを用いて前記ＳｉＧｅ混晶層を成長させる付記１〜７の何れか一項に記載の半導体装置の製造方法。
【０１３０】
（付記９）
前記ＳｉＧｅ混晶層を成長させる工程と、前記ＳｉＧｅ混晶層を取り除く工程と、前記シリコン層を成長させる工程とを、同一の処理室内で連続して行う付記１〜８の何れか一項に記載の半導体装置の製造方法。
【０１３１】
（付記１０）
前記ＳｉＧｅ混晶層を取り除く工程は、５３０℃〜６００℃の範囲の温度でＳｉＧｅ混晶層を取り除く付記１〜９の何れか一項に記載の半導体装置の製造方法。
【０１３２】
（付記１１）
前記シリコン層を成長させる工程は、５３０℃〜６００℃の範囲の温度で前記シリコン層を成長させる付記１〜１０の何れか一項に記載の半導体装置の製造方法。
【０１３３】
（付記１２）
前記シリコン層を成長させる工程は、ＳｉＨ4と、ＨＣｌとを含むガスを用いて前記シリコン層を成長させる付記１〜１１の何れか一項に記載の半導体装置の製造方法。
【０１３４】
（付記１３）
前記ＳｉＧｅ混晶層を成長させる工程と、前記ＳｉＧｅ混晶層を取り除く工程と、前記シリコン層を成長させる工程とを、同一の温度で行う付記１〜１２の何れか一項に記載の半導体装置の製造方法。
【符号の説明】
【０１３５】
１０    ｐチャネルＭＯＳトランジスタ
１１    シリコン基板
１１Ａ    ｎ型ウェル
１１Ｉ    素子分離構造
１１ＴＡ、１１ＴＢ    リセス
１１Ｓ、１１Ｄ    ソース／ドレイン領域
１１ａ，１１ｂ    ソース／ドレインエクステンション領域
１１ｐ    ポケット注入領域
１２    ゲート絶縁膜
１２Ｎ    シリコン窒化膜
１２Ｉ    シリコン酸化膜
１３    ゲート電極
１３Ａ、１３Ｂ    側壁絶縁膜
１４Ａ，１４Ｂ    ｐ型ＳｉＧｅ混晶層領域
１５Ａ，１５Ｂ    シリコン層
１６Ａ，１６Ｂ，１６Ｃ    シリサイド層
【図１】
2010161229.tif 000003
【図２】
2010161229.tif 000004
【図３】
2010161229.tif 000005
【図４】
2010161229.tif 000006
【図５】
2010161229.tif 000007
【図６】
2010161229.tif 000008
【図７】
2010161229.tif 000009
【図８】
2010161229.tif 000010