(57)【要約】【課題】分解能と測定レンジを両立させる。【解決手段】パルス幅測定回路１００は、入力パルス信号ＰＵＬＳＥのパルス幅ＴＨに応じた時間差信号Ｓ２を生成する。遅延回路１２は、入力パルス信号ＰＵＬＳＥを所定量τｄ遅延させ、スタート信号ＳＳＴＡＲＴを出力する。インバータ１０は入力パルス信号ＰＵＬＳＥを反転し、ストップ信号ＳＳＴＯＰを出力する。時間測定回路１４は、スタート信号ＳＳＴＡＲＴのポジティブエッジと、ストップ信号ＳＳＴＯＰのポジティブエッジの時間差τを測定し、時間差に応じた時間差信号Ｓ２を出力する。【選択図】図１
2010054504.tif 000002
【特許請求の範囲】
【請求項１】
入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
前記入力パルス信号を遅延させ、スタート信号を出力する遅延回路と、
前記入力パルス信号を反転し、ストップ信号を出力するインバータと、
前記スタート信号と、前記ストップ信号と、を受け、前記スタート信号のエッジと前記ストップ信号のエッジの時間差に応じた信号を出力する時間測定回路と、
を備えることを特徴とするパルス幅測定回路。
【請求項２】
入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
前記入力パルス信号を反転するインバータと、
反転された前記入力パルス信号を遅延させ、スタート信号を出力する遅延回路と、
前記スタート信号と、前記入力パルス信号であるストップ信号とを受け、前記スタート信号のエッジと前記ストップ信号のエッジの時間差に応じた信号を出力する時間測定回路と、
を備えることを特徴とするパルス幅測定回路。
【請求項３】
前記遅延回路は可変遅延回路であり、遅延量が調節可能であることを特徴とする請求項１または２に記載のパルス幅測定回路。
【請求項４】
前記遅延回路の遅延量は、想定される前記入力パルス信号の前記パルス幅の最小値より短く設定されることを特徴とする請求項１または２に記載のパルス幅測定回路。
【請求項５】
前記時間測定回路は、
多段接続されたＮ個（Ｎは自然数）の第１遅延素子を有し、前記スタート信号に１段ごとに第１所定量の遅延を与える第１多段遅延回路と、
前記Ｎ個の第１遅延素子ごとに設けられ、それぞれが、対応する第１遅延素子に入力される前記スタート信号と前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするＮ個のラッチ回路と、
を含む時間デジタル変換器であることを特徴とする請求項１から４のいずれかに記載のパルス幅測定回路。
【請求項６】
前記時間測定回路は、
多段接続されたＮ個の第２遅延素子を有し、前記ストップ信号に１段ごとに第２所定量の遅延を与える第２多段遅延回路をさらに含み、
前記Ｎ個のラッチ回路はそれぞれ、対応する第１遅延素子に入力される前記スタート信号と対応する第２遅延素子に入力される前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチすることを特徴とする請求項５に記載のパルス幅測定回路。
【請求項７】
入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
前記入力パルス信号を反転し、ストップ信号を出力する第１インバータと、
多段接続されたＮ個（Ｎは自然数）の第１遅延素子を有し、スタート信号に１段ごとに第１所定量の遅延を与える第１多段遅延回路と、
多段接続されたＮ個の第２遅延素子を有し、前記ストップ信号に１段ごとに第２所定量の遅延を与える第２多段遅延回路と、
前記Ｎ個の第１、第２遅延素子のペアごとに設けられ、それぞれが、対応する第１遅延素子に入力される前記スタート信号と対応する第２遅延素子に入力される前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするＮ個のラッチ回路と、
前記Ｎ個の第２遅延素子のいずれかの出力信号を反転し、前記スタート信号を出力する第２インバータと、
を備えることを特徴とするパルス幅測定回路。
【請求項８】
前記Ｎ個の第２遅延素子それぞれの出力信号を受け、いずれかを選択して出力するセレクタをさらに備え、
前記第２インバータは、前記セレクタの出力信号を反転し、前記スタート信号を出力することを特徴とする請求項７に記載のパルス幅測定回路。
【請求項９】
入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
多段接続されたＮ個（Ｎは自然数）の第１遅延素子を有し、スタート信号に１段ごとに第１所定量の遅延を与える第１多段遅延回路と、
多段接続されたＮ個の第２遅延素子を有し、前記入力パルス信号であるストップ信号に１段ごとに第２所定量の遅延を与える第２多段遅延回路と、
前記Ｎ個の第１、第２遅延素子のペアごとに設けられ、それぞれが、対応する第１遅延素子に入力される前記スタート信号と対応する第２遅延素子に入力される前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするＮ個のラッチ回路と、
前記Ｎ個の第２遅延素子のいずれかの出力信号を反転し、前記スタート信号を出力するインバータと、
を備えることを特徴とするパルス幅測定回路。
【請求項１０】
前記Ｎ個の第２遅延素子それぞれの出力信号を受け、いずれかを選択して出力するセレクタをさらに備え、
前記インバータは、前記セレクタの出力信号を反転し、前記スタート信号を出力することを特徴とする請求項９に記載のパルス幅測定回路。
【請求項１１】
請求項１または７に記載の第１のパルス幅測定回路と、
請求項２または９に記載の第２のパルス幅測定回路と、
前記第１、第２のパルス幅測定回路から出力される信号を受け、いずれかを選択するセレクタと、
を備えることを特徴とするパルス幅測定回路。
【請求項１２】
前記第１のパルス幅測定回路と前記第２のパルス幅測定回路は、それぞれの時間測定回路の一部を共有することを特徴とする請求項１１に記載のパルス幅測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号のパルス幅を測定する技術に関する。
【背景技術】
【０００２】
電子回路において、さまざまな情報を伝達する目的で、ハイレベルとローレベルが交互に遷移するパルス信号が利用される。このパルス信号のパルス幅を測定するために、種々のパルス幅測定回路が利用される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一般に、パルス幅の測定分解能と、測定レンジはトレードオフの関係にある。すなわち、分解能を高くすれば、測定レンジは狭くなるであろうし、測定レンジを広くすれば、分解能は低くなるであろう。分解能と測定レンジを両立させる場合、パルス幅を測定する回路の面積は大きくなってしまう。
【０００４】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高分解能と広測定レンジを両立可能なパルス幅測定回路の提供にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路に関する。このパルス幅測定回路は、入力パルス信号を遅延させ、スタート信号を出力する遅延回路と、入力パルス信号を反転し、ストップ信号を出力するインバータと、スタート信号と、ストップ信号と、を受け、スタート信号のエッジとストップ信号のエッジの時間差に応じた信号を出力する時間測定回路と、を備える。
【０００６】
このパルス幅測定回路は入力パルス信号のパルス幅としてハイレベルの期間を測定する。ハイレベルの期間をＴＨ、遅延回路の遅延量をτｄと書くとき、時間測定回路は、スタート信号とストップ信号のエッジの時間差τ（＝ＴＨ−τｄ）を測定することになる。したがって、遅延量τｄの分だけ、仮想的に測定レンジを拡大することができる。
【０００７】
本発明の別の態様もまた、パルス幅測定回路に関する。このパルス幅測定回路は、入力パルス信号を反転するインバータと、反転された入力パルス信号を遅延させ、スタート信号を出力する遅延回路と、スタート信号と、入力パルス信号であるストップ信号とを受け、スタート信号のエッジとストップ信号のエッジの時間差に応じた信号を出力する時間測定回路と、を備える。
【０００８】
この態様によると、入力パルス信号のパルス幅としてローレベルの期間が測定され、遅延量τｄの分だけ、測定レンジを拡大できる。
【０００９】
遅延回路は可変遅延回路であり、遅延量が調節可能であってもよい。この場合、想定されるパルス幅に応じて遅延量を調節できるため、最適な測定レンジを設定できる。
【００１０】
遅延回路の遅延量は、想定される入力パルス信号のパルス幅の最小値より短く設定されてもよい。
【００１１】
時間測定回路は、多段接続されたＮ個（Ｎは自然数）の第１遅延素子を有し、スタート信号に１段ごとに第１所定量の遅延を与える第１多段遅延回路と、Ｎ個の第１遅延素子ごとに設けられ、それぞれが、対応する第１遅延素子に入力されるスタート信号とストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするＮ個のラッチ回路と、を含む時間デジタル変換器であってもよい。
【００１２】
時間測定回路は、多段接続されたＮ個の第２遅延素子を有し、ストップ信号に１段ごとに第２所定量の遅延を与える第２多段遅延回路をさらに含んでもよい。Ｎ個のラッチ回路はそれぞれ、対応する第１遅延素子に入力されるスタート信号と対応する第２遅延素子に入力されるストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチしてもよい。
【００１３】
本発明のさらに別の態様もまた、入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路に関する。このパルス幅測定回路は、入力パルス信号を反転し、ストップ信号を出力する第１インバータと、多段接続されたＮ個（Ｎは自然数）の第１遅延素子を有し、スタート信号に１段ごとに第１所定量の遅延を与える第１多段遅延回路と、多段接続されたＮ個の第２遅延素子を有し、ストップ信号に１段ごとに第２所定量の遅延を与える第２多段遅延回路と、Ｎ個の第１、第２遅延素子のペアごとに設けられ、それぞれが、対応する第１遅延素子に入力されるスタート信号と対応する第２遅延素子に入力されるストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするＮ個のラッチ回路と、Ｎ個の第２遅延素子のいずれかの出力信号を反転し、スタート信号を出力する第２インバータと、を備える。
【００１４】
この態様によると、第２遅延素子により遅延されたストップ信号を反転し、スタート信号として利用するため、測定レンジを拡大するための遅延量τｄを与える遅延回路が不要となり、回路面積を小さくできる。
【００１５】
ある態様のパルス幅測定回路は、Ｎ個の第２遅延素子それぞれの出力信号を受け、いずれかを選択して出力するセレクタをさらに備えてもよい。第２インバータは、セレクタの出力信号を反転し、スタート信号を出力してもよい。
この場合、セレクタを制御することにより、測定レンジを拡大するための遅延量τｄを任意に設定できる。
【００１６】
本発明のさらに別の態様もまた、パルス幅測定回路である。このパルス幅測定回路は、多段接続されたＮ個（Ｎは自然数）の第１遅延素子を有し、スタート信号に１段ごとに第１所定量の遅延を与える第１多段遅延回路と、多段接続されたＮ個の第２遅延素子を有し、入力パルス信号であるストップ信号に１段ごとに第２所定量の遅延を与える第２多段遅延回路と、Ｎ個の第１、第２遅延素子のペアごとに設けられ、それぞれが、対応する第１遅延素子に入力されるスタート信号と対応する第２遅延素子に入力されるストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするＮ個のラッチ回路と、Ｎ個の第２遅延素子のいずれかの出力信号を反転し、スタート信号を出力するインバータと、を備える。
この場合、遅延回路が不要となるため、回路面積を削減できる。
【００１７】
パルス幅測定回路は、Ｎ個の第２遅延素子それぞれの出力信号を受け、いずれかを選択して出力するセレクタをさらに備えてもよい。インバータは、セレクタの出力信号を反転し、スタート信号を出力してもよい。
【００１８】
本発明のさらに別の態様もまた、パルス幅測定回路である。このパルス幅測定回路は、入力パルス信号のハイレベルの期間を測定する上述のずれかの態様の第１のパルス幅測定回路と、入力パルス信号のローレベルの期間を測定する上述のずれかの態様の第２のパルス幅測定回路と、第１、第２のパルス幅測定回路から出力される信号を受け、いずれかを選択するセレクタと、を備える
この態様によれば、入力パルス信号のハイレベルの期間とローレベルの期間の両方を測定することができる。
【００１９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明によれば、高分解能と広測定レンジが両立できる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態に係るパルス幅測定回路の構成を示すブロック図である。
【図２】図１のパルス幅測定回路の動作状態を示すタイムチャートである。
【図３】変形例に係るパルス幅測定回路の構成を示すブロック図である。
【図４】図１のパルス幅測定回路の詳細な回路図である。
【図５】図４のパルス幅測定回路の変形例を示す回路図である。
【図６】図３のパルス幅測定回路の変形例を示す回路図である。
【図７】別の変形例に係るパルス幅測定回路の構成を示すブロック図である。
【図８】図７のパルス幅測定回路の変形例の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２４】
図１は、実施の形態に係るパルス幅測定回路１００の構成を示すブロック図である。図１のパルス幅測定回路１００は、入力パルスＰＵＬＳＥのパルス幅（ハイレベルの期間ＴＨ）を測定し、測定されたパルス幅に応じた出力信号ＳＯＵＴを出力する。
【００２５】
パルス幅測定回路１００は、インバータ１０、遅延回路１２、時間測定回路１４、演算部１６を備える。遅延回路１２は、入力パルス信号ＰＵＬＳＥに所定の遅延量τｄを与えて、スタート信号ＳＳＴＡＲＴを出力する。遅延回路１２は可変遅延回路であることが望ましい。遅延回路１２には、遅延制御信号Ｓ１に応じた遅延量τｄが設定される。この遅延量τｄは、測定される入力パルス信号ＰＵＬＳＥの想定されるパルス幅の最小値を超えない範囲で選択される。
【００２６】
インバータ１０は、入力パルス信号ＰＵＬＳＥを反転し、ストップ信号ＳＳＴＯＰを出力する。
【００２７】
時間測定回路１４は、スタート信号ＳＳＴＡＲＴと、ストップ信号ＳＳＴＯＰと、を受ける。時間測定回路１４は、スタート信号ＳＳＴＡＲＴのポジティブエッジとストップパルスＳＳＴＯＰ信号のポジティブエッジの時間差τに応じた信号（以下、時間差信号という）Ｓ２を出力する。時間測定回路１４は、たとえば米国特許４，７１９，６０８号に開示される、あるいはこれに類する時間デジタル変換器（ＴＤＣ：Time to Digital Converter）が好適に利用できる。しかしながら本発明はこれに限定されず、時間測定回路１４は、アナログ信号処理によってエッジ間の時間差を測定する時間アナログ変換器（ＴＡＣ：Time to Analog Converter）であってもよい。ＴＡＣとしては、たとえば米国特許４，４０８，１６６に開示の技術が利用可能である。
つまり時間測定回路１４からの時間差信号Ｓ２は、デジタル値、アナログ値のいずれであってもよい。
【００２８】
演算部１６は、時間差τを示す時間差信号Ｓ２と、遅延量τｄを示す遅延制御信号Ｓ１を演算処理し、時間差τと遅延量τｄの合計値を示す出力信号ＳＯＵＴを出力する。演算部１６による演算処理は、アナログ信号処理、デジタル信号処理のいずれであってもよい。なお遅延量τｄが一定で既知である場合、演算部１６による処理は必ずしも必要なく、時間差信号Ｓ２を出力信号ＳＯＵＴとして出力してもよい。
【００２９】
以上がパルス幅測定回路１００の全体構成である。続いてその動作を説明する。図２は、図１のパルス幅測定回路１００の動作状態を示すタイムチャートである。図２から明らかなように、パルス幅測定回路１００により測定すべきパルス幅（ハイレベル期間）ＴＨは、スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰのポジティブエッジ間の時間差τと遅延時間τｄを用いて、
ＴＨ＝τｄ＋τ
で与えられる。このようにして、図１のパルス幅測定回路１００によれば、入力パルス信号ＰＵＬＳＥのパルス幅を測定することができる。
【００３０】
このパルス幅測定回路１００によれば、パルス幅の広測定レンジと高分解能を両立できる。この利点は遅延回路１２を有さない回路との比較によって明確となる。
【００３１】
時間測定回路１４が、スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰのポジティブエッジ間の時間差τを、分解能Δｔ、最大ｍ階調（ｍは自然数）にて測定可能であると仮定する。この場合、時間測定回路１４の測定レンジの上限はｍ×Δｔで与えられる。
【００３２】
遅延回路１２が設けられない場合、パルス幅測定回路１００により測定可能なパルス幅の上限ＴＨｍａｘ’は、
ＴＨｍａｘ’＝ｍ×Δｔ
となる。たとえば、Δｔ＝１ｐｓ、ｍ＝２０とすると、最大２０ｐｓのパルス幅が測定可能である。分解能を維持したまま、最大１００ｐｓのパルス幅を測定するためには、ｍ＝１００とする必要があり、回路面積が増大するであろう。あるいは最大階調ｍを維持したまま、最大１００ｐｓのパルス幅を測定するためには、分解能Δｔを５ｐｓまで低下させなければならない。
【００３３】
これに対して、図１のパルス幅測定回路１００が測定可能な入力パルス信号ＰＵＬＳＥのパルス幅ＴＨの上限ＴＨｍａｘは、
ＴＨｍａｘ＝τｄ＋ｍ×Δｔ
となる。もし、τｄ＝８０ｐｓに設定すれば、遅延回路１２を設けない場合と比べて、同じ分解能Δｔ（＝１ｐｓ）、最大階調ｍ（＝２０）を維持しながら、最大１００ｐｓのパルス幅が測定可能となる。あるいは、最大階調ｍ（＝２０）を維持しながら、遅延回路１２を設けない場合と同じパルス幅ＴＨｍａｘ’を実現しようとすれば、τｄ＝１０ｐｓのとき、分解能Δｔを０．５ｐｓに高めることができる。反対に分解能Δｔ（＝１ｐｓ）を維持しながら、τｄ＝１０ｐｓとすれば、最大階調をｍ＝１０に減らすことができるため、回路規模を縮小できる。
【００３４】
このように、図１のパルス幅測定回路１００によれば、分解能Δｔと最大階調数ｍのトレードオフの関係に縛られることなく、高分解能、広測定レンジが実現できる。
【００３５】
この利点を別の観点から見ると、図１のパルス幅測定回路１００によれば、遅延量τｄを変化させることにより、測定レンジを自由に設定することができる。
【００３６】
図３は、変形例に係るパルス幅測定回路１００ａの構成を示すブロック図である。図３のパルス幅測定回路１００ａは、入力パルス信号ＰＵＬＳＥのローレベルの期間ＴＬをパルス幅として測定する。パルス幅測定回路１００ａは、インバータ１０ａ、遅延回路１２ａ、時間測定回路１４、演算部１６を備える。インバータ１０ａは、入力パルス信号ＰＵＬＳＥを反転する。遅延回路１２ａは、反転された入力パルス信号＃ＰＵＬＳＥに所定の遅延量τｄを与えてスタート信号ＳＳＴＡＲＴを出力する。インバータ１０ａと遅延回路１２ａの位置は入れ換えても構わない。その他の構成、動作は図１と同じである。
【００３７】
図３のパルス幅測定回路１００ａによれば、図１のパルス幅測定回路１００と同様に、高分解能、広測定レンジの少なくとも一方を実現できる。
【００３８】
図４は、図１のパルス幅測定回路１００の詳細な回路図である。図４において演算部１６は省略されている。
【００３９】
時間測定回路１４は、第１多段遅延回路２０、第２多段遅延回路２２、複数のラッチ回路Ｌ１〜ＬＮ、プライオリティエンコーダ２４を備える。
【００４０】
第１多段遅延回路２０は、多段接続されたＮ個（Ｎは自然数）の第１遅延素子Ｄ１１〜Ｄ１Ｎを有し、スタート信号ＳＳＴＡＲＴに対して、１段ごとに第１所定量の遅延ｔ１を与える。第２多段遅延回路２２は、多段接続されたＮ個の第２遅延素子Ｄ２１〜Ｄ２Ｎを有し、ストップ信号ＳＳＴＯＰに対して、１段ごとに第２所定量の遅延ｔ２を与える。
【００４１】
遅延量ｔ１、ｔ２の間には、
ｔ１＝Δｔ＋ｔ２
の関係が成り立つ。ここでΔｔは、時間測定回路１４の分解能である。
【００４２】
Ｎ個のラッチ回路Ｌ１〜ＬＮは、Ｎ個の第１遅延素子Ｄ１、第２遅延素子Ｄ２ごとに設けられる。ｉ番目のラッチ回路Ｌｉは、対応する第１遅延素子Ｄ１ｉに入力されるスタート信号ＳＳＴＡＲＴと、対応する第２遅延素子Ｄ２ｉに入力されるストップ信号ＳＳＴＯＰのうち、いずれか一方の信号のポジティブエッジのタイミングで、他方の信号の値をラッチする。図４では、ラッチ回路Ｌｉのデータ端子にストップ信号ＳＳＴＯＰが、そのクロック端子にスタート信号ＳＳＴＡＲＴが入力される。
【００４３】
プライオリティエンコーダ２４は、Ｎ個のラッチ回路Ｌ１〜ＬＮからの出力信号Ｑ１〜ＱＮを受ける。出力信号Ｑ１〜ＱＮは、いわゆるサーモメータコードである。プライオリティエンコーダ２４はサーモメータコードをバイナリコードに変換し、出力信号Ｓ２を生成する。なお、後段の回路においてサーモメータコードを処理可能な場合、プライオリティエンコーダ２４は省略することができる。
【００４４】
第１多段遅延回路２０、第２多段遅延回路２２内の遅延素子Ｄ１、Ｄ２を１段通過するごとに、スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰの時間差は、Δｔ＝（ｔ１−ｔ２）だけ小さくなる。スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰの初期の時間差がτである場合、（τ／Δｔ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。
【００４５】
ｊ段目（ｊ≦Ｎ）においてストップ信号ＳＳＴＯＰがスタート信号ＳＳＴＡＲＴに追いついたとする。このとき、出力信号Ｑ１〜Ｑｊが０となり、追いついたところから先はＱｊ＋１〜ＱＮは１となる。サーモメータコードの名称は、あるビットを境として値が１から０（または０から１）に切り替わることが、温度計に似ていることにちなんでいる。
【００４６】
なお、スタート信号ＳＳＴＡＲＴにストップ信号ＳＳＴＯＰが追いつかなかった場合、サーモメータコードＱ１〜ＱＮは全ビットが０となり、スタート信号ＳＳＴＡＲＴよりもストップ信号ＳＳＴＯＰが先に入力された場合、全ビットが１となる。これらの状態は、たとえば遅延回路１２の遅延量τｄが入力パルス信号ＰＵＬＳＥのパルス幅ＴＨを超えたときに発生しうる。
【００４７】
図４の時間測定回路１４を用いた場合、非常に高い分解能Δｔを実現することができる。またスタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰの時間差τを測定し、デジタル値に変換できる。
【００４８】
なお遅延量ｔ２を０に設定し、すべての第２遅延素子Ｄ２を省略して回路面積を削減してもよい。この場合、ｉ番目のラッチ回路Ｌｉは、対応する第１遅延素子Ｄ１ｉに入力されるスタート信号ＳＳＴＡＲＴと、ストップ信号ＳＳＴＯＰのうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチする。この構成において時間測定回路１４の分解能Δｔは、第１遅延素子Ｄ１の遅延量ｔ１と一致する。
【００４９】
図５は、図４のパルス幅測定回路の変形例を示す回路図である。図５のパルス幅測定回路１００ｂは、第１インバータ２６、第２インバータ２８、セレクタ３０、時間測定回路１４を備える。
【００５０】
第１インバータ２６は、入力パルス信号ＰＵＬＳＥを反転し、ストップ信号ＳＳＴＯＰを出力する。
セレクタ３０は、少なくともＮ個の第２遅延素子それぞれの出力信号もしくは入力信号、すなわち遅延されたストップ信号ＳＳＴＯＰを受け、遅延制御信号Ｓ１に応じたいずれかを選択して出力する。セレクタ３０はさらに、Ｎ段目の第２遅延素子Ｄ２Ｎよりもさらに後段の第２遅延素子Ｄ２の入力信号もしくは出力信号を受けてもよい。
【００５１】
第２インバータ２８は、セレクタ３０の出力信号を反転しスタート信号ＳＳＴＡＲＴを出力する。
【００５２】
図５のパルス幅測定回路１００ｂにおいて、セレクタ３０がｋ段目の第２遅延素子Ｄ２ｋの出力信号を選択した場合、スタート信号ＳＳＴＡＲＴは、入力パルス信号ＰＵＬＳＥを、
τｄ＝ｋ×ｔ２＋Ｔｉ１＋Ｔｉ２
だけ遅延させた信号となる。Ｔｉ１、Ｔｉ２はそれぞれ、第１インバータ２６、第２インバータ２８の遅延量を示す。
【００５３】
つまり図５のパルス幅測定回路１００ｂでは、第１インバータ２６、第２インバータ２８および１段目からｋ段目までの第２遅延素子Ｄ２１〜Ｄ２ｋが、図１に示す遅延回路１２に相当する。
【００５４】
図５のパルス幅測定回路１００ｂによれば、図４のパルス幅測定回路１００と比べて、遅延回路１２を省略できるため、回路面積を削減することができる。また、セレクタ３０により選択するノードを切りかえることにより遅延量τｄを調節できる。
【００５５】
図５のパルス幅測定回路１００ｂにおいて、遅延量τｄが固定されてよい場合は、セレクタ３０を省略し、ｋ段目の第２遅延素子Ｄ２ｋの出力信号を、直接的に第２インバータ２８へと入力してもよい。
【００５６】
図３のローレベルの期間を測定するパルス幅測定回路１００ａに対しても、図４、図５と同様の変形例が適用可能であることはいうまでもなく、これらも本発明の範囲に含まれる。
【００５７】
図６は、図３のパルス幅測定回路の変形例を示す回路図である。図６のパルス幅測定回路１００ｃは、インバータ２８、セレクタ３０、時間測定回路１４を備える。
【００５８】
入力パルス信号ＰＵＬＳＥはストップ信号として時間測定回路１４に入力される。セレクタ３０は、少なくともＮ個の第２遅延素子それぞれの出力信号もしくは入力信号、すなわち遅延されたストップ信号ＳＳＴＯＰを受け、遅延制御信号Ｓ１に応じたいずれかを選択して出力する。セレクタ３０はさらに、Ｎ段目の第２遅延素子Ｄ２Ｎよりもさらに後段の第２遅延素子Ｄ２の入力信号もしくは出力信号を受けてもよい。
【００５９】
インバータ２８は、セレクタ３０の出力信号を反転しスタート信号ＳＳＴＡＲＴを出力する。
【００６０】
図６のパルス幅測定回路１００ｃにおいて、セレクタ３０がｋ段目の第２遅延素子Ｄ２ｋの出力信号を選択した場合、スタート信号ＳＳＴＡＲＴは、入力パルス信号ＰＵＬＳＥを、
τｄ＝ｋ×ｔ２＋Ｔｉ２
だけ遅延させた信号となる。Ｔｉ２はインバータ２８の遅延量を示す。
【００６１】
つまり図６のパルス幅測定回路１００ｃでは、インバータ２８が図３のインバータ１０ａに対応し、１段目からｋ段目までの第２遅延素子Ｄ２１〜Ｄ２ｋが、図３の遅延回路１２ａに相当する。
【００６２】
図６のパルス幅測定回路１００ｃによれば、図３のパルス幅測定回路１００と比べて、遅延回路１２ａを省略できるため、回路面積を削減することができる。また、セレクタ３０により選択するノードを切りかえることにより遅延量τｄを調節できる。
【００６３】
図７は、別の変形例に係るパルス幅測定回路１００ｃの構成を示すブロック図である。図７のパルス幅測定回路１００ｃは、第１のパルス幅測定回路１００と、第２のパルス幅測定回路１００ａを備える。パルス幅測定回路１００は、図１のパルス幅測定回路１００と同様に、入力パルス信号ＰＵＬＳＥのハイレベルの期間ＴＨを測定する。パルス幅測定回路１００の遅延回路１２の遅延量τｄ１は、遅延制御信号Ｓ１Ｈに応じて設定される。時間測定回路１４の出力信号Ｓ２Ｈは、スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰのエッジの時間差τＨ（＝ＴＨ−τｄ１）を示している。
【００６４】
パルス幅測定回路１００ａは、図３のパルス幅測定回路１００ａと同様に、入力パルス信号ＰＵＬＳＥのローレベルの期間ＴＬを測定する。パルス幅測定回路１００ａの遅延回路１２ａの遅延量τｄ２は、遅延制御信号Ｓ１Ｌに応じて設定される。時間測定回路１４ａの出力信号Ｓ２Ｌは、スタート信号ＳＳＴＡＲＴとストップ信号ＳＳＴＯＰのエッジの時間差τＬ（＝ＴＬ−τｄ２）を示している。
【００６５】
セレクタ３２は、時間差信号Ｓ２Ｈ、Ｓ２Ｌのいずれかを選択する。演算部１６ｃは、図１および図３の演算部１６と同様に、時間差τＨに対して遅延量τｄ１を加算し、時間差τＬに対して遅延量τｄ２を加算する。τｄ１＝τｄ２の場合、回路構成をより簡素化できることが理解されよう。
【００６６】
図７のパルス幅測定回路１００ｃによれば、入力パルス信号ＰＵＬＳＥのハイレベルの期間ＴＨ、ローレベルの期間ＴＬの両方を測定することができる。セレクタ３２は、入力パルス信号ＰＵＬＳＥのレベル遷移に応じて、時間差信号Ｓ２Ｈ、Ｓ２Ｌを時分割で交互に選択してもよい。さらにハイレベルの期間ＴＨとローレベルの期間ＴＬを加算すれば、入力パルス信号ＰＵＬＳＥの周期を測定することも可能である。
【００６７】
なお図７の構成では、演算部１６ｃをセレクタ３２の後段に配置することで回路面積を縮小しているが、パルス幅測定回路１００の出力側とパルス幅測定回路１００ａの出力側に、それぞれ設けてもよい。
【００６８】
また、図７の構成から遅延回路１２、遅延回路１２ａを外した構成も本発明に含まれる。
【００６９】
図８は、図７のパルス幅測定回路の変形例の構成を示す回路図である。図８のパルス幅測定回路１００ｄは、図７のそれと同様に、入力パルス信号ＰＵＬＳＥのハイレベルの期間ＴＨ、ローレベルの期間ＴＬの両方を測定する。
【００７０】
図８のパルス幅測定回路１００ｄにおいて、入力段に設けられるインバータ１０、１０ａが共有され、遅延回路１２、１２ａが共有される。さらに第１時間測定回路１４および第２時間測定回路１４ａはそれぞれ、図４に示したＴＤＣで構成されており、さらに第１多段遅延回路２０および第２多段遅延回路２２を共有して構成される。第１時間測定回路１４側の構成は、図４のそれと同様である。
【００７１】
第２時間測定回路１４ａ側には、反転回路２３が設けられる。反転回路２３は、Ｎ個の第１遅延素子Ｄ１、第２遅延素子Ｄ２ごとに設けられた２×Ｎ個のインバータを含み、各インバータは、入力された信号を論理反転し、対応するラッチ回路Ｌへと出力する。第２時間測定回路１４ａ側のｉ番目のラッチ回路Ｌｉは、対応する第１遅延素子Ｄ１ｉに入力されるスタート信号ＳＳＴＡＲＴの反転信号をクロック端子に、対応する第２遅延素子Ｄ２ｉに入力されるストップ信号ＳＳＴＯＰの反転信号をデータ端子に受ける。
【００７２】
図８の構成によれば、インバータ１０、遅延回路１２、第１多段遅延回路２０および第２多段遅延回路２２を共有化できるため、回路面積を削減することができる。また、第１遅延素子Ｄ１、第２遅延素子Ｄ２のキャリブレーションの工程も半分で済むという利点がある。当然ながら、図８の構成から第２多段遅延回路２２を除いた構成も有効である。また図８の構成に、図５、図６に示される変形例を適用してもよい。
【００７３】
上述した任意の回路構成において差動線路を利用する場合、インバータ（論理反転素子）は、差動対のポジティブ配線とネガティブ配線を入れ換える（差動反転という）ことにより、インバータと同等の機能が実現できるため、回路素子としてのインバータ要素は不要となり、回路面積をさらに削減できる。たとえば図５、図６の構成において、第１インバータ２６や第２インバータ２８を差動反転を利用して省略した場合、遅延量Ｔｉ１、Ｔｉ２は実質的にゼロとなる。
【００７４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７５】
１００…パルス幅測定回路、１０…インバータ、１２…遅延回路、１４…時間測定回路、１６…演算部、２０…第１多段遅延回路、２２…第２多段遅延回路、２４…プライオリティエンコーダ、２６…第１インバータ、２８…第２インバータ、３０…セレクタ、３２…セレクタ、Ｄ１…第１遅延素子、Ｄ２…第２遅延素子、Ｌ…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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