(57)【要約】【課題】ラッチアップ耐量試験でのラダー抵抗値の変化およびラダー抵抗の断線を防ぐことで、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を提供する。【解決手段】本発明に係る参照電圧発生回路１は、参照電圧を生成するためのラダー抵抗Ｒ０〜Ｒ７を備えている。上記ラダー抵抗には、外部電源に接続されて上記ラダー抵抗に電圧を印加するＶ０端子、Ｖ５端子、およびＶ７端子（第１基準電圧端子）と、外部電源に接続されないＶ６端子（第２基準電圧端子）が接続されている。試験時にＶ６端子に向かって電流が流れるラダー抵抗Ｒ６，Ｒ７に並列に、当該ラダー抵抗Ｒ６，Ｒ７に上記試験時に流れる電流を当該ラダー抵抗Ｒ６，Ｒ７に代わって自身に流すことができるバイパス素子としてのダイオードＤ１，Ｄ２が接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
他の回路の動作に用いられる参照電圧を生成して当該他の回路に出力する参照電圧発生回路であって、
上記参照電圧を生成するための複数のラダー抵抗を備え、
上記ラダー抵抗は、外部電源に接続されて上記ラダー抵抗に電圧を印加する第１基準電圧端子と、外部電源に接続されない第２基準電圧端子とを含む複数の基準電圧端子に接続されており、
上記ラダー抵抗は、試験時に上記第２基準電圧端子に向かって、もしくは上記第２基準電圧端子からの電流が流れる上記ラダー抵抗に並列に、当該ラダー抵抗に上記試験時に流れる電流を当該ラダー抵抗に代わって自身に流すことができるバイパス素子が接続されていることを特徴とする参照電圧発生回路。
【請求項２】
上記バイパス素子は、ダイオード、もしくはダイオードとして機能するように構成されているＭＯＳＦＥＴであることを特徴とする請求項１に記載の参照電圧発生回路。
【請求項３】
上記第１基準電圧端子は、上記ラダー抵抗に印加する電圧のうち、最も大きい電圧を印加する高電圧側基準電圧端子と、上記ラダー抵抗に印加する電圧のうち、最も小さい電圧を印加する低電圧側基準電圧端子とを含んでおり、
上記ラダー抵抗は、上記低電圧側基準電圧端子と上記高電圧側基準電圧端子との間にｋ（ｋ≧２）個直列に接続されており、
さらに、上記ラダー抵抗は、上記低電圧側基準電圧端子から上記高電圧側基準電圧端子へＲ１、Ｒ２、・・・、Ｒｋの順番で接続されており、
上記第２基準電圧端子のうち、ｊ≧ｋ／２（整数のみ、ｊ＜ｋ）の第１条件を満たす上記ラダー抵抗ＲｊおよびＲｊ＋１に接続されている上記第２基準電圧端子を高電圧側第２基準電圧端子と称するとき、当該高電圧側第２基準電圧端子に向かって電流が流れる上記ラダー抵抗に接続されている上記バイパス素子は、上記高電圧側第２基準電圧端子側にそのカソード電極が接続されており、
上記第２基準電圧端子のうち、ｊ≦ｋ／２（整数のみ、ｊ＜ｋ）の第２条件を満たす上記ラダー抵抗ＲｊおよびＲｊ＋１に接続されている上記第２基準電圧端子を低電圧側第２基準電圧端子と称するとき、当該低電圧側第２基準電圧端子からの電流が流れる上記ラダー抵抗に接続されている上記バイパス素子は、上記低電圧側第２基準電圧端子側にそのアノード電極が接続されており、
上記第１条件および上記第２条件を満たす上記ラダー抵抗に接続されている上記バイパス素子は、複数のバイパス素子が並列に接続されたバイパス素子部からなり、当該バイパス素子部は、上記第２基準電圧端子側にカソード電極が接続されているバイパス素子と、上記第２基準電圧端子側にアノード電極が接続されているバイパス素子とを有していることを特徴とする請求項２に記載の参照電圧発生回路。
【請求項４】
上記バイパス素子は、複数のバイパス素子が並列に接続されたバイパス素子部からなり、
上記バイパス素子部は、上記第２基準電圧端子側にカソード電極が接続されているバイパス素子と、上記第２基準電圧端子側にアノード電極が接続されているバイパス素子とを有していることを特徴とする請求項２に記載の参照電圧発生回路。
【請求項５】
上記バイパス素子は、複数のバイパス素子が直列に接続されたものであり、
上記直列に接続するバイパス素子の数は、（上記バイパス素子が接続される上記ラダー抵抗の両端の電圧差／０．６）より大きいものであることを特徴とする請求項２〜４の何れか１項に記載の参照電圧発生回路。
【請求項６】
上記参照電圧発生回路は、上記他の回路としてのＤ／Ａ変換器回路とともに使用されることを特徴とする請求項１〜５のいずれか一項に記載の参照電圧発生回路。
【請求項７】
表示パネルを駆動して表示を行う表示パネル駆動装置であって、
請求項１〜６のいずれか一項に記載の参照電圧発生回路を備えていることを特徴とする表示パネル駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器等に使用される参照電圧発生回路に関するもので、特に表示パネル駆動用ドライバＬＳＩで用いられる参照電圧発生回路に関するものである。
【背景技術】
【０００２】
ラダー抵抗により形成した参照電圧発生回路を用いたＤ／Ａ変換器は従来からよく使用されており、変換精度を向上する工夫が種々発明されている。例えば、特許文献１には、ラダー抵抗を蛇行させて配置することによって、抵抗列の折り返し点を含めて抵抗値が全て等しく、基準電圧を高精度に分割可能な技術が開示されている。
【０００３】
図９は、ラダー抵抗により形成した参照電圧発生回路を用いたＤ／Ａ変換器４０の構成図である。ここでは、説明を容易にするため、３ビットのＤ／Ａ変換器について図示している。
【０００４】
図９に示すＤ／Ａ変換器４０は、高電圧側基準電圧を与えるＶ７端子と低電圧側基準電圧を与えるＶ０端子との間にラダー抵抗Ｒ１〜Ｒ７が直列に接続され、Ｒ１とＧＮＤ電位との間にラダー抵抗Ｒ０が直列に接続されている。各ラダー抵抗Ｒ０〜Ｒ７は、スイッチング動作をするＭＯＳトランジスタＱ０〜Ｑ７が接続されている。そのＭＯＳトランジスタＱ０〜Ｑ７の一端は、共通接続されてオペアンプＵ１の非反転入力端子に接続されている。オペアンプＵ１は、ユニティゲインアンプとして動作する。図９には示していないが、ＭＯＳトランジスタＱ０〜Ｑ７のゲート電極はデコーダを通じてデジタル入力信号に接続されている。また、外部からの静電気の流入に対してＤ／Ａ変換器４０を保護するために、Ｖ０端子およびＶ７端子は、ダイオードＤＰ０、ＤＮ０、ＤＰ７、ＤＮ７が接続されている。
【０００５】
ラダー抵抗を用いたＤ／Ａ変換器４０は、以下のような動作を行う。Ｄ／Ａ変換器４０は、デジタル入力信号に応じて、デコーダがＭＯＳトランジスタＱｉ（ｉ＝０〜７）を選択し、選択したＭＯＳトランジスタＱｉを導通させる。ここで、Ｖ０端子とＶ７端子とに印加する電圧をＶ０、Ｖ７とすると、オペアンプＵ１の非反転入力端子には、ラダー抵抗で電圧分割された電圧  Ｖ＝｛（Ｒ０＋Ｒ１＋Ｒ２＋・・・＋Ｒｉ）／（Ｒ１＋Ｒ２＋・・・＋Ｒ７）｝＊（Ｖ７−Ｖ０）  が入力される。オペアンプＵ１はユニティゲインアンプとして動作させており、出力電圧Ｖｒｅｆは非反転入力端子電圧と同じ電圧になる。
【０００６】
表示パネル駆動用ドライバＬＳＩでは、一般に、表示パネルの濃淡を調整するためにＤ／Ａ変換器が用いられる。表示パネル駆動用ドライバＬＳＩは、入力された表示パネルの濃淡階調を指示するデジタル信号を表示パネルが濃淡諧調を制御できるアナログ信号に変換し、その変換したアナログ信号を表示パネルに出力する。例えば、８ビット駆動の表示パネル駆動用ドライバＬＳＩは、２５６階調の濃淡表示ができ、１０ビット駆動の表示パネル駆動用ドライバＬＳＩは、１０２４階調の濃淡表示ができる。濃淡階調を指示するデジタル信号（入力信号）と出力すべきアナログ信号電圧との関係は「ガンマ特性」とよばれており、表示パネル駆動用ドライバＬＳＩは、表示パネルの特性に応じてガンマ特性を調整する。
【０００７】
一般的なＤ／Ａ変換器では、図９に示すように、外部から基準電圧を与える端子は２端子である。そのため、Ｄ／Ａ変換器が出力するアナログ信号電圧は、ラダー抵抗の抵抗値比によって決定される。しかし、表示パネル駆動用ドライバＬＳＩではガンマ特性を詳細に調整するため、所定のラダー抵抗に外部から電圧を与えている。
【０００８】
図１０は表示パネル駆動用ドライバＬＳＩで用いられるＤ／Ａ変換器５０の構成図である。図１０に示すように、Ｄ／Ａ変換器５０は、高電圧側基準電圧を与えるＶ７端子と低電圧側基準電圧を与えるＶ０端子との間に、中間の基準電圧を与えるＶ５端子を備える。ここで、Ｖ５端子に与える電圧をＶ５とすると、オペアンプＵ１の非反転入力端子の電圧は、０≦ｉ≦５の場合、  Ｖ＝｛（Ｒ０＋Ｒ１＋Ｒ２＋・・・＋Ｒｉ）／（Ｒ１＋Ｒ２＋・・・＋Ｒ５）｝＊（Ｖ５−Ｖ０）  となり、ｉ＝６の場合、  Ｖ＝｛Ｒ６／（Ｒ６＋Ｒ７）｝＊（Ｖ７−Ｖ５）  となり、ｉ＝７の場合、  Ｖ＝Ｖ７  となる。
【０００９】
このように、Ｄ／Ａ変換器５０は、高電圧側基準電圧Ｖ７および低電圧側基準電圧Ｖ０以外の中間の基準電圧（図１０では、Ｖ５）を外部から印加することによって、出力電圧Ｖｒｅｆを調整することが可能となる。その結果、図１０に示すようなＤ／Ａ変換器５０を有する表示パネル駆動用ドライバＬＳＩは、図９に示すようなＤ／Ａ変換器４０を有する表示パネル駆動用ドライバＬＳＩより、詳細なガンマ特性の調整が可能となる。図１０に示す例では、３ビットのＤ／Ａ変換器について中間の基準電圧を１端子追加しているが、追加する中間の基準電圧の端子数は多いほど、より詳細なガンマ特性の調整が可能となる。
【００１０】
最近の表示パネル駆動用ドライバＬＳＩの階調数は８〜１０ビットを超えるものが多く、中間の基準電圧の端子数も８〜２０に及んでいる。複数の中間の基準電圧の端子を有するＤ／Ａ変換器を用いる表示パネル駆動用ドライバＬＳＩは、特性がそれぞれ異なる複数の表示パネルに対しても、中間の基準電圧を外部から表示パネル駆動用ドライバＬＳＩに印加することによって、複数の表示パネルが所望するそれぞれ異なるガンマ特性を得ることができる。
【００１１】
Ｄ／Ａ変換器のラダー抵抗はポリシリコン抵抗で形成することが多く、レイアウト占有面積の増大を防ぐために、ポリシリコン抵抗の幅は１〜１０ｕｍ程度の細い幅でレイアウトすることが多い。また、ラダー抵抗で消費される電流値は小さいほうが望ましいので、ラダー抵抗値を高くするためにも、ポリシリコン抵抗の幅は細いほうが望ましい。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平４−２７３４０１号公報（１９９２年９月２９日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、細いポリシリコン抵抗の幅でラダー抵抗のレイアウトを行うと、ＬＳＩの品質確認試験のひとつであるラッチアップ耐量試験において不都合が生じる場合がある。
【００１４】
ラッチアップ耐量試験方法のひとつにパルス電流注入法があり、電子情報技術産業協会規格（ＪＥＩＴＡ）ではＥＩＡＪ  ＥＤ−４７０１／３００として規定されている。パルス電流注入法は、ＬＳＩに電源電圧を印加した状態で、ＬＳＩの端子に外部からパルス電流を注入し、ＬＳＩがラッチアップ状態になったかどうかを判定するものである。注入されるパルス電流が大きいほどＬＳＩはラッチアップ状態になりやすいことから、ラッチアップ状態に至るのに必要なパルス電流値の大小で、ＬＳＩがラッチアップしやすいかどうか（すなわち、ラッチアップ耐量）を示している。
【００１５】
一般に、ラッチアップ耐量の強弱を判断するパルス電流の基準値の一例として１００ｍＡという値がよく用いられている。すなわち、１００ｍＡのパルス電流を注入した際にＬＳＩがラッチアップ状態になるかどうかで、ＬＳＩのラッチアップ耐量を示しているものである。
【００１６】
表示パネル駆動用ドライバＬＳＩでは、Ｄ／Ａ変換器に使用している基準電圧端子もラッチアップ耐量試験の被評価端子となる場合がある。基準電圧端子は、外部電源に接続される端子であるので、通常はラッチアップ耐量試験の被評価端子にはならない。しかし、適合する表示パネルの仕様を広範囲にして、汎用性をもたせた表示パネル駆動用ドライバＬＳＩでは、外部電源に接続しない基準電圧端子が存在する場合がある。このような外部電源に接続しない基準電圧端子は、ラッチアップ耐量試験の被評価端子となる。
【００１７】
ここで、図１１に、外部電源に接続しない基準電圧端子を含む表示パネル駆動用ドライバＬＳＩのＤ／Ａ変換器６０の構成図の一例を示す。Ｄ／Ａ変換器６０は、図１０に示すＤ／Ａ変換器５０の構成に加えて、外部電源に接続しない基準電圧端子であるＶ６端子を備える。Ｖ６端子は、Ｖ７端子とＶ５端子の間に接続されている、つまりラダー抵抗Ｒ６およびＲ７と接続されている。また、Ｖ６端子は、Ｖ０、Ｖ５、Ｖ７端子と同様に、ダイオードＤＰ６、ＤＮ６が接続されている。
【００１８】
表示パネル駆動用ドライバＬＳＩに外部電源に接続しない基準電圧端子を設ける理由は、表示パネルの製造コストを下げるため、部品の共通化を図るためなどがある。同じ表示パネル駆動用ドライバＬＳＩを複数種類の表示パネルで使用することで、表示パネル駆動用ドライバＬＳＩは量産効果によるコスト削減が期待でき、ひいては、表示パネルの製造コストが削減できるためである。
【００１９】
このように外部電源に接続しない基準電圧端子には中間の基準電圧端子がある。これらはラッチアップ耐量試験の被評価端子となり、ラッチアップ耐量試験で以下のような不具合が発生する場合がある。
【００２０】
中間の基準電圧端子に対するラッチアップ耐量試験での不具合の事例について、図１２で説明する。図１２は、図１１のＤ／Ａ変換器６０が不具合を起こす具体的な例を示すものである。
【００２１】
図１２には、外部電源に接続するＶ０端子、Ｖ５端子およびＶ７端子と、外部電源に接続しないＶ６端子とを示している。Ｖ０端子、Ｖ５端子およびＶ７端子は、各々Ｖ０、Ｖ５、Ｖ７という電圧が外部から印加されるので、ラッチアップ耐量試験の被評価端子にはならない。一方、Ｖ６端子は、外部から電圧を印加していないので被評価端子となる。
【００２２】
ここで、Ｖ６端子に対して、ＧＮＤ電位基準のマイナスパルス電流注入試験を行う場合を考える。Ｖ６端子から引き抜かれる電流値Ｉ６は、Ｄ／Ａ変換器６０のラダー抵抗Ｒ７に流れる電流ＩＲ７と、ラダー抵抗Ｒ６に流れる電流ＩＲ６と、Ｖ６端子に設けているＥＳＤ（Electrostatic Discharge）保護ダイオードＤＮ６に流れる電流ＩＤＮ６との和になる。
【００２３】
また、Ｖ６端子から電流値Ｉ６を引き抜く際の端子電圧をＶ６とする。端子電圧Ｖ６の値が−０．６Ｖ以下になると、Ｖ６端子に設けているＥＳＤ保護ダイオードＤＮ６は、順バイアス状態となるので電流が流れる。一方、ＥＳＤ保護ダイオードＤＰ６は、順バイアス状態になることはないのでＤＰ６には電流は流れない。従って、Ｖ６端子から引き抜かれる電流値は、  Ｉ６＝ＩＲ７＋ＩＲ６＋ＩＤＮ６  となる。
【００２４】
しかし、パルス電流注入試験時にＶ６端子の端子電圧がいきなり−０．６Ｖ以下の電圧となることはない。そのため、過渡状態においてはＥＳＤ保護ダイオードＤＮ６も順バイアス状態にはならない。したがって、過渡状態では、ＥＳＤ保護ダイオードＤＮ６に電流は流れないので、Ｖ６端子から引き抜かれる電流値は、  Ｉ６＝ＩＲ７＋ＩＲ６  となる。さらに、ラダー抵抗の電流ＩＲ７、ＩＲ６は、ＩＲ７＝（Ｖ７−Ｖ６）／Ｒ７、ＩＲ６＝（Ｖ６−Ｖ５）／Ｒ６  となる。
【００２５】
パルス電流注入試験の過渡状態では基準電圧端子Ｖ６の端子電圧が０Ｖになるので、Ｖ６＝０を代入すると、ラダー抵抗の電流値ＩＲ７、ＩＲ６は、  ＩＲ７＝Ｖ７／Ｒ７、ＩＲ６＝−Ｖ５／Ｒ６  となる。このように、パルス電流注入試験の過渡状態では被評価端子となる基準電圧端子から、ラダー抵抗Ｒ７に流れる電流ＩＲ７（＝Ｖ７／Ｒ７）とラダー抵抗Ｒ６に流れる電流ＩＲ６（＝−Ｖ５／Ｒ６）の和の電流が引き抜かれる。
【００２６】
表示パネル駆動用ドライバＬＳＩでは、Ｖ７＝１０〜１８Ｖ、Ｖ５＝９〜１７Ｖ、Ｒ７＝Ｒ６＝１００〜１０００Ωの値が用いられていることから、ラダー抵抗に流れる電流は、ＩＲ７＝１０〜１８０ｍＡ、ＩＲ６＝−９〜−１７０ｍＡの値になる。
【００２７】
ポリシリコン抵抗に電流を印加し、抵抗値が１０％変化するときの印加電流とポリシリコン抵抗の幅との関係を図１３に示す。図１３は、膜厚２００ｎｍのポリシリコン膜と膜厚５０ｎｍの高融点金属シリサイド膜との複合膜での測定値を示すものである。この図面に基づき計算すると、ラダー抵抗に用いられるポリシリコン抵抗は、単位幅当り３５ｍＡ程度の電流が流れると抵抗値に変化が現れ、単位幅当り７０ｍＡ程度の電流が流れると断線に至る。
【００２８】
前記のように、ラダー抵抗は、幅が１〜１０ｕｍ程度のポリシリコン抵抗で形成されているので、３５〜３５０ｍＡ程度の電流が流れるとラダー抵抗の抵抗値が変わり、７０〜７００ｍＡ程度の電流が流れるとラダー抵抗が断線する。Ｄ／Ａ変換器は、ラダー抵抗の抵抗値が変化するだけで所望の機能で動作しない。つまり、外部から印加する基準電圧が高く、ラダー抵抗値が低い場合には、ラダー抵抗に大きな電流が流れるので、パルス電流注入試験を行うことでラダー抵抗値に変化が生じ、所望の機能で動作しなくなる。その結果、ラッチアップ耐量試験結果が低い耐量値になってしまうという問題がある。
【００２９】
本発明では、以上の点を鑑み、ラッチアップ耐量試験でのラダー抵抗値の変化およびラダー抵抗の断線を防ぐことで、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路、およびそれを用いた表示パネル駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明に係る参照電圧発生回路は、上記課題を解決するために、他の回路の動作に用いられる参照電圧を生成して当該他の回路に出力する参照電圧発生回路であって、上記参照電圧を生成するための複数のラダー抵抗を備え、上記ラダー抵抗は、外部電源に接続されて上記ラダー抵抗に電圧を印加する第１基準電圧端子と、外部電源に接続されない第２基準電圧端子とを含む複数の基準電圧端子に接続されており、上記ラダー抵抗は、試験時に上記第２基準電圧端子に向かって、もしくは上記第２基準電圧端子からの電流が流れる上記ラダー抵抗に並列に、当該ラダー抵抗に上記試験時に流れる電流を当該ラダー抵抗に代わって自身に流すことができるバイパス素子が接続されていることを特徴としている。
【００３１】
また、本発明に係る表示パネル駆動装置は、上記課題を解決するために、表示パネルを駆動して表示を行う表示パネル駆動装置であって、上記もしくは下記の参照電圧発生回路を備えていることを特徴としている。
【００３２】
上記の構成によれば、本発明に係る参照電圧発生回路では、参照電圧を生成するための複数のラダー抵抗のうち、ラッチアップ耐量試験（より具体的には、プラスパルスもしくはマイナスパルス電流注入法）の対象となる、試験時に上記第２基準電圧端子に向かって（プラスパルス電流注入法）、もしくは上記第２基準電圧端子からの電流が流れる（マイナスパルス電流注入法）上記ラダー抵抗に並列に、当該ラダー抵抗に上記試験時に流れる電流を当該ラダー抵抗に代わって自身に流すことができるバイパス素子が接続されている。このため、ラッチアップ耐量試験時に上記バイパス素子に電流が流れて、上記ラダー抵抗に電流が流れないため、ラッチアップ耐量試験時においてラダー抵抗値の変化およびラダー抵抗の断線を防ぐことができる。その結果、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を形成することができる。
【００３３】
また、上記の構成によれば、本発明に係る表示パネル駆動装置では、以上のような、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を備えているため、その動作に高い信頼性を確保できる。
【００３４】
以上により、本発明は、ラッチアップ耐量試験でのラダー抵抗値の変化およびラダー抵抗の断線を防ぐことで、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路、およびそれを用いた表示パネル駆動装置を提供することができるという効果を奏する。
【００３５】
本発明に係る参照電圧発生回路は、上記バイパス素子は、ダイオード、もしくはダイオードとして機能するように構成されているＭＯＳＦＥＴであることが好ましい。
【００３６】
上記の構成によれば、上記バイパス素子が、ダイオード、もしくはダイオードとして機能するように構成されているＭＯＳＦＥＴである。このため、上述の効果を簡単な構成で奏することができる。
【００３７】
ところで、パルス電流注入法のラッチアップ試験において不具合が生じる極性は、上記第２基準電圧端子が、上記高電圧側基準電圧端子に印加される電圧の影響を受けるのか、上記低電圧側基準電圧端子に印加される電圧の影響を受けるのかによって異なる。上記高電圧側基準電圧端子に印加される電圧の影響を受ける場合は、高電位基準のマイナスパルス電流注入試験において不具合が生じ、上記低電圧側基準電圧端子に印加される電圧の影響を受ける場合は、低電位基準のプラスパルス電流注入試験において不具合が生じる。このため、上記バイパス素子（ダイオード、もしくはダイオードとして機能するように構成されているＭＯＳＦＥＴ）の極性に注意が必要である。
【００３８】
そこで、本発明に係る参照電圧発生回路は、上記第１基準電圧端子は、上記ラダー抵抗に印加する電圧のうち、最も大きい電圧を印加する高電圧側基準電圧端子と、上記ラダー抵抗に印加する電圧のうち、最も小さい電圧を印加する低電圧側基準電圧端子とを含んでおり、上記ラダー抵抗は、上記低電圧側基準電圧端子と上記高電圧側基準電圧端子との間にｋ（ｋ≧２）個直列に接続されており、さらに、上記ラダー抵抗は、上記低電圧側基準電圧端子から上記高電圧側基準電圧端子へＲ１、Ｒ２、・・・、Ｒｋの順番で接続されており、上記第２基準電圧端子のうち、ｊ≧ｋ／２（整数のみ）の第１条件を満たす上記ラダー抵抗ＲｊおよびＲｊ＋１に接続されている上記第２基準電圧端子を高電圧側第２基準電圧端子と称するとき、当該高電圧側第２基準電圧端子に向かって電流が流れる上記ラダー抵抗に接続されている上記バイパス素子は、上記高電圧側第２基準電圧端子側にそのカソード電極が接続されており、上記第２基準電圧端子のうち、ｊ≦ｋ／２（整数のみ）の第２条件を満たす上記ラダー抵抗ＲｊおよびＲｊ＋１に接続されている上記第２基準電圧端子を低電圧側第２基準電圧端子と称するとき、当該低電圧側第２基準電圧端子からの電流が流れる上記ラダー抵抗に接続されている上記バイパス素子は、上記低電圧側第２基準電圧端子側にそのアノード電極が接続されており、上記第１条件および上記第２条件を満たさない上記ラダー抵抗に接続されている上記バイパス素子は、複数のバイパス素子が並列に接続されたバイパス素子部からなり、当該バイパス素子部は、上記第２基準電圧端子側にカソード電極が接続されているバイパス素子と、上記第２基準電圧端子側にアノード電極が接続されているバイパス素子とを有していることが好ましい。
【００３９】
上記の構成のとおり上記バイパス素子を接続することにより、本発明に係る参照電圧発生回路では、上記高電圧側第２基準電圧端子から電流を引き抜く際（上記マイナスパルス電流注入試験）、当該電流は、ラダー抵抗ではなく、上記バイパス素子を介して供給される。また、上記低電圧側第２基準電圧端子から電流を注入する際（上記プラスパルス電流注入試験）、当該電流は、ラダー抵抗ではなく、上記バイパス素子を介して供給される。従って、ラッチアップ耐量試験時にラダー抵抗に電流が流れないので、ラッチアップ耐量試験時においてラダー抵抗値の変化およびラダー抵抗の断線を防ぐことができ、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を形成することができる。
【００４０】
本発明に係る参照電圧発生回路は、上記バイパス素子は、複数のバイパス素子が並列に接続されたバイパス素子部であり、上記バイパス素子部は、上記第２基準電圧端子側にカソード電極が接続されているバイパス素子と、上記第２基準電圧端子側にアノード電極が接続されているバイパス素子とを有していることが好ましい。
【００４１】
上記の構成によれば、本発明に係る参照電圧発生回路では、上記高電圧側第２基準電圧端子から引き抜かれる電流、または上記低電圧側第２基準電圧端子から注入される電流は、バイパス素子部におけるいずれかのバイパス素子を流れるため、上記ラダー抵抗を流れない。従って、ラッチアップ耐量試験時においてラダー抵抗値の変化およびラダー抵抗の断線を防ぐことができ、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を形成することができる。
【００４２】
なお、以上説明した構成によれば、本発明に係る参照電圧発生回路では、上記ラダー抵抗の両端の電圧差が、上記ダイオードの順バイアスである０．６Ｖを超えないことが重要である。例えば、上記参照電圧発生回路をＤ／Ａ変換器に用い、当該Ｄ／Ａ変換器を表示パネル駆動装置に用いた場合、表示パネル駆動装置の動作時における各ラダー抵抗の両端の電圧差は数１０ｍＶと小さいので、ラダー抵抗に並列に接続されているバイパス素子が順バイアス状態になることはない。したがって、バイパス素子をラダー抵抗に並列に接続することによって、Ｄ／Ａ変換器の参照電圧が変化するという不都合は生じない。
【００４３】
本発明に係る参照電圧発生回路は、上記バイパス素子は、複数のバイパス素子が直列に接続されたものであり、上記直列に接続するバイパス素子の数は、（上記バイパス素子が接続される上記ラダー抵抗の両端の電圧差／０．６）より大きいものであることが好ましい。
【００４４】
上記の構成によれば、本発明に係る参照電圧発生回路では、上記バイパス素子は、複数のバイパス素子が直列に接続されたものであり、上記直列に接続するバイパス素子の数は、（上記バイパス素子が接続される上記ラダー抵抗の両端の電圧差／０．６）より大きい。
【００４５】
そのため、上記ラダー抵抗の両端の電圧差が０．６Ｖを超える場合でも、上記ダイオードが順バイアス状態とならずに試験のための電流が流れ、上記ラダー抵抗に電流は流れない。従って、ラッチアップ耐量試験時においてラダー抵抗値の変化およびラダー抵抗の断線を防ぐことができ、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を形成することができる。
【００４６】
本発明に係る参照電圧発生回路は、上記他の回路としてのＤ／Ａ変換器回路とともに使用されることが好ましい。
【００４７】
上記の構成によれば、本発明に係る参照電圧発生回路では、上記他の回路としてのＤ／Ａ変換器回路とともに使用されるので、Ｄ／Ａ変換器回路の動作に高い信頼性を確保できる。
【発明の効果】
【００４８】
以上のように、本発明に係る参照電圧発生回路は、他の回路の動作に用いられる参照電圧を生成して当該他の回路に出力する参照電圧発生回路であって、上記参照電圧を生成するための複数のラダー抵抗を備え、上記ラダー抵抗は、外部電源に接続されて上記ラダー抵抗に電圧を印加する第１基準電圧端子と、外部電源に接続されない第２基準電圧端子とを含む複数の基準電圧端子に接続されており、上記ラダー抵抗は、試験時に上記第２基準電圧端子に向かって、もしくは上記第２基準電圧端子からの電流が流れる上記ラダー抵抗に並列に、当該ラダー抵抗に上記試験時に流れる電流を当該ラダー抵抗に代わって自身に流すことができるバイパス素子が接続されていることを特徴としている。
【００４９】
したがって、ラッチアップ耐量試験でのラダー抵抗値の変化およびラダー抵抗の断線を防ぐことで、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路、およびそれを用いた表示パネル駆動装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】本発明の第３の実施例を示す図である。
【図４】本発明の第４の実施例を示す図である。
【図５】ダイオードとして機能するＰＭＯＳまたはＮＭＯＳを示す図である。
【図６】本発明の実施例について、総体的な概念を示す図である。
【図７】ポリシリコン抵抗のレイアウト例を示す図である。
【図８】従来方法によるラダー抵抗のレイアウト例を示す図である。
【図９】ラダー抵抗を用いたＤ／Ａ変換器の構成図である。
【図１０】表示パネル駆動用ドライバＬＳＩのＤ／Ａ変換器の構成図である。
【図１１】外部電源に接続しない基準電圧端子を含む表示パネル駆動用ドライバＬＳＩのＤ／Ａ変換器の構成図である。
【図１２】ラッチアップ耐量試験での不具合の事例を示す図である。
【図１３】ポリシリコン抵抗の抵抗値が１０％変化する際の印加電流とポリシリコン抵抗の幅との関係を示す図である。
【発明を実施するための形態】
【００５１】
本発明の一実施形態について図１〜図８、図１１および図１３に基づいて説明すると以下の通りである。
【００５２】
本実施形態に係る参照電圧発生回路は、後述する本発明の特徴点の構成以外の構成については、基本的に図１１を用いて示した従来の構成と同様であるので、ここではその説明を省略する。また、本実施形態に係る表示パネル駆動用ドライバＬＳＩ（表示パネル駆動装置）は、Ｄ／Ａ変換器を備え、入力された表示パネルの濃淡階調を指示するデジタル信号を表示パネルが濃淡諧調を制御できるアナログ信号に変換し、その変換したアナログ信号を表示パネルに出力することで、表示パネルを駆動して表示を行わせる、いわゆるソースドライバである。その構成等については、一般的なものと同様であるので、ここではその説明を省略する。
【００５３】
ラダー抵抗に用いられるポリシリコン抵抗のレイアウトは、図７に示すように、ポリシリコン層１１、接続穴１２、および、ポリシリコン層１１と他の素子又は端子との接続を行う接続配線１３から構成される。ポリシリコン層１１の幅をＷ（ｕｍ）、接続穴１２間の距離をＬ（ｕｍ）とすると、ポリシリコン抵抗の抵抗値Ｒ（Ω）は、ポリシリコン層１１のシート抵抗ρｓ（Ω／ｓｑ）を用いて、Ｒ＝ρｓ＊（Ｌ／Ｗ）と計算できる。ラダー抵抗は、図７のようにレイアウトした複数のポリシリコン抵抗を直列接続することで構成されている。
【００５４】
図１１に示すＤ／Ａ変換器６０のラダー抵抗を従来方法で実施した場合のレイアウトの一例を図８に示す。図８に示すポリシリコン抵抗は、外部電源と接続する基準電圧端子Ｖ７、Ｖ５との接続を行う接続配線１４、接続配線１６、および、外部電源とは接続しない基準電圧端子Ｖ６との接続を行う接続配線１５を備える。図１１のポリシリコン抵抗Ｒ７、Ｒ６、Ｒ５に相当するのが図８のポリシリコン抵抗１７、１８、１９に相当する。
【００５５】
従来方法では、ポリシリコン抵抗の幅Ｗは、同一の寸法でレイアウトされている。また、レイアウト占有面積の増大を防ぐため、ポリシリコン抵抗の幅は１〜１０ｕｍ程度の細い幅が用いられている。このため、前記のように、外部から印加する基準電圧が高く、ラダー抵抗値が低い場合には、パルス電流注入試験を行うことでラダー抵抗値に変化が生じたり、ラダー抵抗が断線を生じたりして、所望の機能で動作しなくなる。
【００５６】
〔第１の実施例〕
本発明を用いた参照電圧発生回路を備えるＤ／Ａ変換器１の第１の実施例を図１に示す。図１のＤ／Ａ変換器１は、図１１に示すＤ／Ａ変換器６０にダイオードＤ１、Ｄ２を追加したものである。図１に示す第１の実施例では、外部電源とは接続しない基準電圧端子（第２基準電圧端子）Ｖ６に接続されるポリシリコン抵抗（ラダー抵抗）Ｒ７、Ｒ６にダイオードＤ１、Ｄ２を並列に接続する。ダイオードＤ１、Ｄ２は、パルス電流注入試験時に順バイアス状態となるように接続する。また、図１に示すように、外部電源に接続される基準電圧端子（第１基準電圧端子）Ｖ０、Ｖ５、Ｖ７は、それぞれラダー抵抗に接続される。ここで、Ｖ０端子はラダー抵抗に印加される電圧のうち、最も小さい電圧Ｖ０を、Ｖ７端子は最も大きい電圧Ｖ７を、Ｖ５端子は、Ｖ０≦Ｖ５≦Ｖ７である電圧Ｖ５を、それぞれラダー抵抗に印加する。また、Ｖ６端子に接続されるラダー抵抗Ｒ７の他端は、Ｖ７端子に接続され、ラダー抵抗Ｒ６の他端は、Ｖ５端子に接続される。
【００５７】
外部電源に接続されないＶ６端子に対して、ＧＮＤ電位基準のマイナスパルス電流注入試験を行う場合を考える。Ｖ６端子から引き抜かれる電流値Ｉ６は、Ｄ／Ａ変換器１のラダー抵抗Ｒ７、Ｒ６に流れる電流ＩＲ７、ＩＲ６と、ダイオードＤ１、Ｄ２に流れる電流ＩＤ１、ＩＤ２との和になるので、  Ｉ６＝ＩＲ７＋ＩＤ１＋ＩＲ６＋ＩＤ２  となる。
【００５８】
Ｖ６端子に設けているＥＳＤ保護ダイオードＤＮ６およびＤＰ６には、前記のとおり、マイナスパルス電流注入試験時には順バイアス状態にはならないので電流は流れない。一方、ダイオードＤ１、Ｄ２はパルス電流注入試験時に順バイアス状態となるように接続している。つまり、図１に示すように、ダイオードＤ１およびＤ２のカソード電極がＶ６端子側に接続される。
【００５９】
そのため、ダイオードに流れる電流とラダー抵抗に流れる電流との関係は、ＩＤ１＞ＩＲ７、ＩＤ２＞ＩＲ６となる。したがって、Ｖ６端子から引き抜かれる電流値Ｉ６は、Ｉ６＝ＩＤ１＋ＩＤ２となる。すなわち、Ｖ６端子から引き抜かれる電流は、ラダー抵抗を流れる電流ではなく、ダイオードを介して供給される電流である。パルス電流注入試験時にラダー抵抗に電流が流れないことから、ラダー抵抗の抵抗値変化または断線が生じることはない。
【００６０】
通常、表示パネル駆動用ドライバＬＳＩの動作時における各ラダー抵抗の両端の電圧差は数１０ｍＶと小さいので、ラダー抵抗Ｒ７に並列に接続したダイオードＤ１が順バイアス状態になることはない。したがって、ダイオードをラダー抵抗に並列に接続することによって、Ｄ／Ａ変換器１の参照電圧が変化するという不都合は生じない。
【００６１】
〔第２の実施例〕
本発明を用いた参照電圧発生回路を備えるＤ／Ａ変換器２の第２の実施例を図２に示す。図２に示すＤ／Ａ変換器２は、図１に示す変換器１とダイオードＤ３、Ｄ４、Ｄ５が異なる。図１と同様の構成について説明は省略する。第２の実施例は、表示パネル駆動用ドライバＬＳＩの動作時に、ラダー抵抗Ｒ７の両端の電圧差が０．６Ｖを超える場合の実施例である。
【００６２】
表示パネル駆動用ドライバＬＳＩ動作時におけるラダー抵抗Ｒ７の両端の電圧差が０．６Ｖを超える場合、第１の実施例では、ダイオードＤ１が順バイアス状態となり、Ｄ／Ａ変換器１の参照電圧が変化するという不都合が生じる。
【００６３】
第２の実施例では、直列に接続したダイオードＤ３、Ｄ４をラダー抵抗Ｒ７と並列に接続している。第２の実施例では、ラダー抵抗Ｒ７の両端の電圧差が１．２Ｖ未満の場合、ダイオードＤ３、Ｄ４は順バイアス状態となることはないので、Ｄ／Ａ変換器２の参照電圧が変化するという不都合は生じない。表示パネル駆動用ドライバＬＳＩ動作時のラダー抵抗の両端の電圧差をＶＲとすると、直列に接続するダイオードの数Ｎは、Ｎ＞ＶＲ／０．６から決めることができる。
【００６４】
〔第３の実施例〕
本発明を用いた参照電圧発生回路を備えるＤ／Ａ変換器３の第３の実施例を図３に示す。第３の実施例は、低電圧側基準電圧Ｖ０に近い中間の基準電圧端子が外部電源に接続されない場合の実施例である。つまり、図３に示すように、図１に示すＤ／Ａ変換器１と異なり、外部電源に接続されない基準電圧端子Ｖ１が、ラダー抵抗Ｒ１、Ｒ２に接続されている。また、外部電源に接続される基準電圧端子Ｖ２がラダー抵抗Ｒ２、Ｒ３に接続されている。Ｖ２端子がラダー抵抗に印加する電圧Ｖ２は、Ｖ０≦Ｖ２≦Ｖ７である。また、Ｖ１端子、Ｖ２端子は、それぞれＥＳＤ保護ダイオードＤＮ１、ＤＰ１、ＤＮ２、ＤＰ２が接続されている。また、Ｖ１端子に接続されているラダー抵抗Ｒ１の他端はＶ０端子に、ラダー抵抗Ｒ２の他端はＶ２端子にそれぞれ接続している。さらに、ダイオードＤ６、Ｄ７がラダー抵抗Ｒ２、Ｒ１にそれぞれ並列に接続されている。このような場合、従来技術を用いた構成では、ＶＣＣ２基準のプラスパルス電流注入試験時に不具合が生じる場合がある。
【００６５】
外部電源とは接続しない基準電圧端子Ｖ１に対して、ＶＣＣ２基準のプラスパルス電流注入試験を行うと、パルス電流注入試験の過渡状態では基準電圧端子Ｖ１の端子電圧がＶＣＣ２電圧になる。Ｖ１端子に設けているＥＳＤ保護ダイオードＤＮ１、ＤＰ１は、順バイアス状態にはならないので電流は流れず、端子Ｖ１から注入された電流は、ポリシリコン抵抗Ｒ１、Ｒ２を流れる。このとき、従来技術を用いた構成では、ポリシリコン抵抗Ｒ１、Ｒ２に流れる電流が単位幅当り３５ｍＡを超えることでラダー抵抗の抵抗値が変化し、所望の機能で動作しなくなる。
【００６６】
第３の実施例では、ポリシリコン抵抗（ラダー抵抗）Ｒ１、Ｒ２にダイオードＤ６、Ｄ７を並列に接続する。ダイオードＤ６、Ｄ７はパルス電流注入試験時に順バイアス状態となるように接続する。つまり、図３に示すように、ダイオードＤ６およびＤ７のアノード電極がＶ１端子側に接続される。パルス電流注入試験の過渡状態において、基準電圧端子Ｖ１から注入された電流は、ラダー抵抗Ｒ１、Ｒ２を流れるのではなく、ダイオードＤ６、Ｄ７を介してＤ／Ａ変換器３に供給される。パルス電流注入試験時にラダー抵抗Ｒ１、Ｒ２に電流が流れないことから、ラダー抵抗Ｒ１、Ｒ２の抵抗値変化または断線が生じることはない。
【００６７】
第３の実施例において、表示パネル駆動用ドライバＬＳＩ動作時におけるラダー抵抗Ｒ１の両端の電圧差が０．６Ｖを超える場合は、第１の実施例と同様、ダイオードＤ７が順バイアス状態となり、Ｄ／Ａ変換器３の参照電圧が変化するという不都合が生じる。この場合、第２の実施例と同様、ダイオードを直列に複数個接続したものをラダー抵抗Ｒ１に並列に接続することによって、Ｄ／Ａ変換器３の参照電圧が変化するという不都合は生じない。
【００６８】
〔第４の実施例〕
本発明を用いた参照電圧発生回路を備えるＤ／Ａ変換器４の第４の実施例を図４に示す。図４に示すＤ／Ａ変換器４は、図１に示すＤ／Ａ変換器１に、図３に示すＤ／Ａ変換器３のＶ１端子、Ｖ２端子を加え、さらに、ダイオードＤ１、Ｄ２、Ｄ６、Ｄ７に代えて、ダイオードＤ８、Ｄ９、Ｄ１０、Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ１５を追加したものである。Ｖ０、Ｖ２、Ｖ５、Ｖ７端子がラダー抵抗に印加する電圧は、電圧Ｖ０が最も小さく、電圧Ｖ７が最も大きく、Ｖ０≦Ｖ２≦Ｖ５≦Ｖ７である。Ｄ／Ａ変換器１と同様に、外部電源に接続されないＶ６端子に接続するラダー抵抗Ｒ７の他端はＶ７端子に、ラダー抵抗Ｒ６の他端はＶ５端子に接続されている。また、Ｄ／Ａ変換器３と同様に、外部電源に接続されないＶ１端子に接続するラダー抵抗Ｒ１の他端はＶ０端子に、ラダー抵抗Ｒ２の他端はＶ２端子に接続されている。
【００６９】
パルス電流注入法のラッチアップ試験において不具合が生じる極性は、外部電源に接続されない中間電圧端子（第２基準電圧端子）が高電圧側基準電圧Ｖ７に近いか低電圧側基準電圧Ｖ０に近いかによって異なる。外部電源に接続されない中間電圧端子が高電圧側基準電圧Ｖ７に近い場合は、ＧＮＤ基準のマイナスパルス電流注入試験で不具合が生じる。一方、外部電源に接続されない中間電圧端子が低電圧側基準電圧Ｖ０に近い場合は、ＶＣＣ２基準のプラスパルス電流注入試験で不具合が生じる。
【００７０】
このため、本発明の第１、３の実施例に示すように、第１の実施例と第３の実施例とでは、ポリシリコン抵抗に並列に接続するダイオードの極性が異なる。本発明の第１の実施例に示すＧＮＤ基準のマイナスパルス電流注入試験では、外部電源に接続されない中間電圧端子に対して、ダイオードのカソード電極を接続する。一方、本発明の第３の実施例に示すＶＣＣ２基準のプラスパルス電流注入試験では、外部電源に接続されない中間電圧端子に対して、ダイオードのアノード電極を接続する。
【００７１】
このように、外部電源に接続されない中間電圧端子が高電圧側基準電圧Ｖ７に近いか低電圧側基準電圧Ｖ０に近いかによって不具合が生じる極性が異なることを解消するため、本発明を用いた第４の実施例では、外部電源に接続されない中間電圧端子に接続されるポリシリコン抵抗には、複数のダイオードを並列に接続する。ポリシリコン抵抗（ラダー抵抗）Ｒ７にはダイオードＤ８、Ｄ１２が並列に接続されており、ダイオードＤ８およびＤ１２は、お互いのアノード電極とカソード電極とを接続する。つまり、図４に示すように、ダイオードＤ８は、外部電源に接続されないＶ６端子（高電圧側第２基準電圧端子）側にカソード電極が接続され、ダイオードＤ１２は、Ｖ６端子側にアノード電極が接続されている。
【００７２】
このようにダイオードＤ８およびＤ１２を接続することで、プラスパルス電流注入に対してはダイオードＤ１２が順方向バイアス状態になり、マイナスパルス電流注入に対してはダイオードＤ８が順方向バイアス状態になる。パルス電流注入のどちらの極性についても、どちらかのダイオードが順方向バイアス状態となるので、外部電源に接続されない中間電圧端子から注入、あるいは引き抜かれる電流は、ダイオードＤ８あるいはＤ１２を流れることとなり、ポリシリコン抵抗Ｒ７を流れることはない。
【００７３】
同じように、ポリシリコン抵抗Ｒ６にはダイオードＤ９、Ｄ１３、ポリシリコン抵抗Ｒ２にはダイオードＤ１０、Ｄ１４、ポリシリコン抵抗Ｒ１にはダイオードＤ１１、Ｄ１５がそれぞれ並列に接続されている。つまり、図４に示すように、ダイオードＤ９は、外部電源に接続されないＶ６端子（高電圧側第２基準電圧端子）側にカソード電極が接続され、ダイオードＤ１３は、Ｖ６端子側にアノード電極が接続されている。また、ダイオードＤ１０、Ｄ１１は、外部電源に接続されないＶ１端子（低電圧側第２基準電圧端子）側にカソード電極が接続され、ダイオードＤ１４、Ｄ１５は、Ｖ１端子側にアノード電極が接続されている。
【００７４】
本発明を用いた第４の実施例では、パルス電流注入のどちらの極性についても、外部電源に接続されない中間電圧端子から注入されるあるいは引き抜かれる電流は、ポリシリコン抵抗に並列接続したダイオードを流れるようになり、ポリシリコン抵抗を流れることはない。したがって、パルス電流注入試験時にラダー抵抗に電流が流れないことから、ラダー抵抗の抵抗値変化または断線が生じることはない。
【００７５】
第４の実施例において、表示パネル駆動用ドライバＬＳＩ動作時におけるラダー抵抗の両端の電圧差が０．６Ｖを超える場合は、ポリシリコン抵抗に並列に接続したダイオードが順バイアス状態となり、Ｄ／Ａ変換器４の参照電圧が変化するという不都合が生じる。この場合、第２の実施例と同様、ダイオードを直列に複数個接続したものをポリシリコン抵抗（ラダー抵抗）に並列に接続することによって、Ｄ／Ａ変換器の参照電圧が変化するという不都合は生じない。
【００７６】
なお、上述のように第１〜４の実施例では、ラダー抵抗に並列に接続するものとしてダイオードを挙げたが、これに限るものではない。ラダー抵抗に並列に接続することによって、当該ラダー抵抗に流れる電流を当該ラダー抵抗に代わって自身に流すことができるバイパス素子であればよい。例えばＭＯＳＦＥＴ（ＰＭＯＳまたはＮＭＯＳ）などをダイオードの代わりに用いてもよい。
【００７７】
図５上段に示すように、ＰＭＯＳを用いる場合、ソース電極と基板（ウェル）電極とゲート電極とを接続することにより、ソース電極がダイオードのカソード電極に対応し、ドレイン電極がダイオードのアノード電極に対応する。一方、図５下段に示すように、ＮＭＯＳを用いる場合、ソース電極と基板（ウェル）電極とゲート電極とを接続することにより、ソース電極がダイオードのアノード電極に対応し、ドレイン電極がダイオードのカソード電極に対応する。
【００７８】
また、ラッチアップ耐量試験は、上述のような第１〜４の実施例で示した形態に限定されるわけではない。設けられる基準電圧端子の数は、２（Ｖ０端子およびＶ７端子）〜２ｍの範囲で任意である。ここで、ｍは、表示パネルの濃淡階調数を決定するＤ／Ａ変換器のビット数であり、２ｍは、当該Ｄ／Ａ変換器に用いられるラダー抵抗数である。つまり、設けられる基準電圧端子の最大数の２ｍは、全ラダー抵抗に基準電圧端子を設けることを意味している。基準電圧端子は、Ｖ０端子およびＶ７端子を除いて、どのラダー抵抗に接続されるかは、表示パネル駆動用ドライバＬＳＩで任意に決定している。また、基準電圧端子のうち、何個の端子に外部から電圧を印加するか、かつ、どのラダー抵抗に接続されている基準電圧端子に外部から電圧を印加するかしないかも表示パネル駆動用ドライバＬＳＩで任意に決定している。
【００７９】
例えば、図６に示すＤ／Ａ変換器５は、Ｒ０〜Ｒｋのラダー抵抗とＶ０〜Ｖｎの基準電圧端子（１≦ｎ≦ｋ）とを含む。ここで、Ｖ０端子は、最も小さい電圧（Ｖ０）を印加する基準電圧端子（低電圧側基準電圧端子）であり、Ｖｎ端子は、最も大きい電圧（Ｖｎ）を印加する基準電圧端子（高電圧側基準電圧端子）である。上述のようにＶｉ端子（１≦ｉ≦ｎ−１）は、どのラダー抵抗に接続されるかは任意に決定している。また、Ｖｉ端子のうち、何個の端子に外部から電圧を印加するか、かつ、どのラダー抵抗に接続されているＶｉ端子に外部から電圧を印加するかしないかも任意に決定している。
【００８０】
ここで、図６のＤ／Ａ変換器５において、第１の実施例と同様の状況を考える。つまり、外部電源に接続されるＶａ、Ｖｂ端子（第１基準電圧端子）と、外部電源に接続されないＶｃ端子（第２基準電圧端子）とを含む場合を考える。ここで、ａ、ｂおよびｃは、０≦ａ＜ｃ＜ｂ≦ｎを満たす。さらに、Ｖｃ端子（高電圧側第２基準電圧端子）は、ｊ≧ｋ／２（整数のみ、ｊ＜ｋ）の第１条件を満たすラダー抵抗ＲｊおよびＲｊ＋１に接続されている。また、Ｖａ端子は、０≦ｄ＜ｊを満たすラダー抵抗ＲｄおよびＲｄ＋１に接続されている。また、Ｖｂ端子は、ｊ＜ｅ≦ｋを満たすラダー抵抗ＲｅおよびＲｅ＋１に接続されている（ただし、ｂ＝ｎのとき、Ｖｂ端子は、ラダー抵抗Ｒｋのみに接続されている）。このとき、第１の実施例と同様に、Ｖｃ端子に対して、ＧＮＤ電位基準のマイナスパルス電流注入試験を行う。ラダー抵抗にバイパス素子が並列に接続されていない場合、Ｖｃ端子から引き抜かれる電流Ｉｃは、ラダー抵抗Ｒｄ＋１〜Ｒｊを流れる電流Ｉｃ１と、ラダー抵抗Ｒｊ＋１〜Ｒｅを流れる電流Ｉｃ２とを含む。そのため、本発明では、Ｖｃ端子に向かって流れる電流（Ｉｃ１およびＩｃ２）が流れる上記ラダー抵抗（Ｒｄ＋１〜ＲｊおよびＲｊ＋１〜Ｒｅ）に対して、Ｖｃ端子側にカソード電極が接続されるようにバイパス素子を並列に接続する。
【００８１】
次に、図６のＤ／Ａ変換器５において、第３の実施例と同様の状況を考える。つまり、外部電源に接続されるＶｏ、Ｖｐ端子（第１基準電圧端子）と、外部電源に接続されないＶｑ端子（第２基準電圧端子）とを含む場合を考える。ここで、ｏ、ｐおよびｑは、０≦ｏ＜ｑ＜ｐ≦ｎを満たす。さらに、Ｖｑ端子（低電圧側第２基準電圧端子）は、ｊ≦ｋ／２（整数のみ、ｊ＜ｋ）の第２条件を満たすラダー抵抗ＲｊおよびＲｊ＋１に接続されている。また、Ｖｏ端子は、０≦ｓ＜ｊを満たすラダー抵抗ＲｓおよびＲｓ＋１に接続されている。また、Ｖｐ端子は、ｊ＜ｔ≦ｋを満たすラダー抵抗ＲｔおよびＲｔ＋１に接続されている（ただし、ｐ＝ｎのとき、Ｖｐ端子は、ラダー抵抗Ｒｋのみに接続されている）。このとき、第３の実施例と同様に、Ｖｑ端子に対して、ＶＣＣ２基準のプラスパルス電流注入試験を行う。ラダー抵抗にバイパス素子が並列に接続されていない場合、Ｖｑ端子から注入された電流Ｉｑは、ラダー抵抗Ｒｓ＋１〜Ｒｊを流れる電流Ｉｑ１と、ラダー抵抗Ｒｊ＋１〜Ｒｔを流れる電流Ｉｑ２とを含む。そのため、本発明では、Ｖｑ端子から流れ出る電流（Ｉｑ１およびＩｑ２）が流れる上記ラダー抵抗（Ｒｓ＋１〜ＲｊおよびＲｊ＋１〜Ｒｔ）に対して、Ｖｑ端子側にアノード電極が接続されるようにバイパス素子を並列に接続する。
【００８２】
なお、外部電源に接続されない基準電圧端子が上記第１条件および上記第２条件を満たすラダー抵抗に接続されている場合、当該基準電圧端子は、Ｖｃ端子（高電圧側第２基準電圧端子）であり、かつ、Ｖｑ端子（低電圧側第２基準電圧端子）である。従って、当該基準電圧端子に向かって流れる電流、または、当該第２基準電圧端子から流れ出る電流が流れる上記ラダー抵抗に対して、当該基準電圧端子側にカソード電極が接続されるバイパス素子と、当該基準電圧端子側にアノード電極が接続されるバイパス素子とを並列に接続する。
【００８３】
また、図６のＤ／Ａ変換器５において、第４の実施例と同様の状況を考える。つまり、外部電源に接続されるＶｘ、Ｖｙ端子（第１基準電圧端子）と、外部電源に接続されないＶｚ端子（第２基準電圧端子）とを含む場合を考える。ここで、ｘ、ｙおよびｚは、０≦ｘ＜ｚ＜ｙ≦ｎを満たす。さらに、Ｖｚ端子（第２基準電圧端子）は、ｕ＜ｊ＜ｗを満たすラダー抵抗ＲｊおよびＲｊ＋１に接続されている。また、Ｖｘ端子は、０≦ｕ＜ｊを満たすラダー抵抗ＲｕおよびＲｕ＋１に接続されている。また、Ｖｙ端子は、ｊ＜ｗ≦ｋを満たすラダー抵抗ＲｗおよびＲｗ＋１に接続されている（ただし、ｙ＝ｎのとき、Ｖｙ端子は、ラダー抵抗Ｒｋのみに接続されている）。このとき、第４の実施例と同様に、Ｖｚ端子に対して、ＧＮＤ電位基準のマイナスパルス電流注入試験、または、ＶＣＣ２基準のプラスパルス電流注入試験を行う。ＧＮＤ電位基準のマイナスパルス電流注入試験を行う場合、ラダー抵抗にバイパス素子が並列に接続されていないとき、Ｖｚ端子から引き抜かれる電流Ｉｚは、ラダー抵抗Ｒｕ＋１〜Ｒｊを流れる電流Ｉｚ１と、ラダー抵抗Ｒｊ＋１〜Ｒｗを流れる電流Ｉｚ２とを含む。一方、ＶＣＣ２基準のプラスパルス電流注入試験を行う場合、ラダー抵抗にバイパス素子が並列に接続されていないとき、Ｖｚ端子から注入された電流Ｉｚは、ラダー抵抗Ｒｕ＋１〜Ｒｊを流れる電流Ｉｚ１と、ラダー抵抗Ｒｊ＋１〜Ｒｗを流れる電流Ｉｚ２とを含む。そのため、本発明では、Ｖｚ端子に向かって流れる電流、または、Ｖｚ端子から流れ出る電流が流れるラダー抵抗（Ｒｕ＋１〜ＲｊおよびＲｊ＋１〜Ｒｗ）に対して、Ｖｚ端子側にカソード電極が接続されるバイパス素子と、Ｖｚ端子側にアノード電極が接続されるバイパス素子とを並列に接続する。
【００８４】
なお、実際には、Ｖｃ、Ｖｚ端子に向かって流れる電流、または、Ｖｑ、Ｖｚ端子から流れ出る電流が流れる全てのラダー抵抗に並列にバイパス素子を接続しなくてもよい。各上記ラダー抵抗に流れる電流値がラダー抵抗の単位幅あたり３５ｍＡを超える場合に、上記ラダー抵抗に並列にバイパス素子を接続すれば十分である。
【００８５】
よって、ラッチアップ耐量試験は、上述の実施例で示した形態に限定されるわけではなく、様々な形態を含んでおり、そのような形態も本発明の範囲に含まれる。
【００８６】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８７】
本発明は、Ｄ／Ａ変換器等に使用される参照電圧発生回路に、特に表示パネル駆動用ドライバＬＳＩで用いられる参照電圧発生回路に利用することができる。
【符号の説明】
【００８８】
１    第１の実施例のＤ／Ａ変換器
２    第２の実施例のＤ／Ａ変換器
３    第３の実施例のＤ／Ａ変換器
４    第４の実施例のＤ／Ａ変換器
５    本発明の実施例の総体的な概念を示すＤ／Ａ変換器
１１  ポリシリコン層
１２  接続穴
１３  接続配線
１４  外部電源に接続される基準電圧端子Ｖ７との接続配線
１５  外部電源に接続されない基準電圧端子Ｖ６との接続配線
１６  外部電源に接続される基準電圧端子Ｖ５との接続配線
１７  外部電源に接続されない基準電圧端子に接続されるポリシリコン抵抗Ｒ７
１８  外部電源に接続されない基準電圧端子に接続されるポリシリコン抵抗Ｒ６
１９  外部電源に接続される基準電圧端子に接続されるポリシリコン抵抗Ｒ５
４０  ラダー抵抗を用いたＤ／Ａ変換器
５０  表示パネル駆動用ドライバＬＳＩのＤ／Ａ変換器
６０  外部電源に接続しない基準電圧端子を含む表示パネル駆動用ドライバＬＳＩのＤ／Ａ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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