(57)【要約】【課題】後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上する。【解決手段】ＧａＡｓ基板１０（基板）の表面上にソース電極１２（表面電極）が形成されている。ＧａＡｓ基板１０の裏面からソース電極１２に達するようにビアホール１８が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内にストレス緩和層２０が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内に、ストレス緩和層２０を介して、Ａｕメッキ２２が形成されている。ストレス緩和層２０は、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｇａを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の裏面から前記表面電極に達するビアホールと、
前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたＡｕメッキとを備えることを特徴とする半導体装置。
【請求項２】
前記ビアホール内において前記Ａｕメッキ上に形成されたＮｉメッキを更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ａｕメッキ上に形成されたＡｕＳｎ膜又はＡｕＧａ膜を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基板の裏面における前記ビアホールの開口部は、曲率半径５μｍ〜１００μｍの曲面状に加工されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
Ｇａを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の表面に形成された第１の凹部と、
前記基板の表面上及び前記第１の凹部内に形成され、前記表面電極に接続された第１のＡｕメッキと、
前記基板の裏面から前記第１の凹部に達する第２の凹部と、
前記基板の裏面上及び前記第２の凹部内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と、
前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して形成された第２のＡｕメッキとを備えることを特徴とする半導体装置。
【請求項６】
前記第２の凹部内において前記第２のＡｕメッキ上に形成されたＮｉメッキを更に備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の凹部の外側において前記第２のＡｕメッキ上に形成されたＡｕＳｎ膜又はＡｕＧａ膜を更に備えることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記基板の裏面における前記第２の凹部の開口部は、曲率半径５μｍ〜１００μｍの曲面状に加工されていることを特徴とする請求項５〜７の何れか１項に記載の半導体装置。
【請求項９】
Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、
前記基板の裏面上及び前記ビアホール内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してＡｕメッキを形成する工程とを備え、
前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法。
【請求項１０】
Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の表面に第１の凹部を形成する工程と、
前記基板の表面上及び前記第１の凹部内に、前記表面電極に接続された第１のＡｕメッキを形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第１の凹部に達する第２の凹部を形成する工程と、
前記基板の裏面上及び前記第２の凹部内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して第２のＡｕメッキを形成する工程とを備え、
前記第２の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第２の凹部の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体基板の表面のソース電極と、裏面電極であるＡｕメッキとがビアホールを通って接続されたＳＩＶ（Source Island Viahole）構造を有する半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００６−２１０７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＩＶ構造を有する半導体装置の裏面電極をＡｕＳｎ半田やＡｕＧａ半田を用いてパッケージ内の電極に接続する際、半田の熱により半導体装置が急激に熱せられる。このため、半導体基板とＡｕメッキの熱膨張率の差によるストレスの影響を受け易いビアホール近辺においてクラックが発生し、製造歩留りが大幅に低下し、製品品質が著しく低下するという問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００６】
第１の発明は、Ｇａを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の裏面から前記表面電極に達するビアホールと、前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたＡｕメッキとを備えることを特徴とする半導体装置である。
【０００７】
第２の発明は、Ｇａを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の表面に形成された第１の凹部と、前記基板の表面上及び前記第１の凹部内に形成され、前記表面電極に接続された第１のＡｕメッキと、前記基板の裏面から前記第１の凹部に達する第２の凹部と、前記基板の裏面上及び前記第２の凹部内に形成され、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層と、前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して形成された第２のＡｕメッキとを備えることを特徴とする半導体装置である。
【０００８】
第３の発明は、Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、前記基板の裏面上及び前記ビアホール内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してＡｕメッキを形成する工程とを備え、前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法である。
【０００９】
第４の発明は、Ｇａを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の表面に第１の凹部を形成する工程と、前記基板の表面上及び前記第１の凹部内に、前記表面電極に接続された第１のＡｕメッキを形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第１の凹部に達する第２の凹部を形成する工程と、前記基板の裏面上及び前記第２の凹部内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記第２の凹部内に、前記ストレス緩和層を介して第２のＡｕメッキを形成する工程とを備え、前記第２の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第２の凹部の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１０】
本発明により、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。３０μｍ〜３００μｍに薄板化されたＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６が形成されている。
【００１２】
ＧａＡｓ基板１０の裏面からソース電極１２の直下に達するようにビアホール１８が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内にストレス緩和層２０が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内に、ストレス緩和層２０を介して、裏面電極となるＡｕメッキ２２が形成されている。Ａｕメッキ２２は、ビアホール１８を通ってソース電極１２と接続されている。
【００１３】
ストレス緩和層２０は、線膨張係数がＧａＡｓ基板１０とＡｕメッキ２２の中間の値の金属材料、即ち線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなる。本実施の形態では、Ｔｉ、Ｐｔ、Ｎｉなどの金属材料からなる単層のストレス緩和層２０が蒸着、スパッタ、メッキなどの成膜方法により形成されている。
【００１４】
上記のようにストレス緩和層２０を設けたことで、後工程で熱が加わった場合でもＧａＡｓ基板１０とＡｕメッキ２２の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【００１５】
実施の形態２．
図２は、本発明の実施の形態２に係る半導体装置を示す断面図である。ストレス緩和層２０が複数層で形成されていること以外は実施の形態１と同様である。これにより、実施の形態１よりも柔軟な構造となるため、より効果的にクラックの発生を抑制することができる。
【００１６】
実施の形態３．
図３は、本発明の実施の形態３に係る半導体装置を示す断面図である。ビアホール１８内及びビアホール１８近傍においてＡｕメッキ２２上にＮｉメッキ２４が形成されている。その他の構成は実施の形態１と同様である。
【００１７】
Ｎｉメッキ２４はＡｕＳｎやＡｕＧａと交わりにくい。このため、半導体装置をこれらの半田を用いてパッケージに固定する際に、半田がビアホール１８内へ浸入するのを抑制することができる。従って、ビアホール１８内における半田の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態１と同様の効果も得ることができる。
【００１８】
実施の形態４．
図４は、本発明の実施の形態４に係る半導体装置を示す断面図である。ビアホール１８内及びビアホール１８近傍においてＡｕメッキ２２上にＮｉメッキ２４が形成されている。その他の構成は実施の形態２と同様である。これにより、実施の形態２，３と同様の効果を得ることができる。
【００１９】
実施の形態５．
図５は、本発明の実施の形態５に係る半導体装置を示す断面図である。Ａｕメッキ２２上にＡｕＳｎ膜２６が蒸着法により形成されている。なお、ＡｕＳｎ膜２６の代わりにＡｕＧａ膜を形成してもよい。その他の構成は実施の形態２と同様である。
【００２０】
後工程において、半導体装置全体を緩やかに昇温してＡｕＳｎ膜２６を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するＡｕＳｎ半田を用いなくてもよいため、クラックの発生を抑制することができる。その他、実施の形態２と同様の効果を得ることができる。
【００２１】
実施の形態６．
図６は、本発明の実施の形態６に係る半導体装置を示す断面図である。ビアホール１８内及びビアホール１８近傍においてＡｕメッキ２２上にＮｉメッキ２４が形成されている。その他の構成は実施の形態５と同様である。このＮｉメッキ２４により、ＡｕＳｎ膜２６の溶融時にビアホール１８内のＡｕＳｎ膜２６をビアホール１８の外に排出することができる。従って、ビアホール１８内でのＡｕＳｎ膜２６の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態５と同様の効果を得ることができる。
【００２２】
実施の形態７．
本発明の実施の形態７に係る半導体装置の製造方法について図面を用いて説明する。まず、図７に示すように、ＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６を形成する。そして、ＧａＡｓ基板１０の裏面上に、開口を有するレジスト２８を形成する。
【００２３】
次に、図８に示すように、レジスト２８をマスクとしてＧａＡｓ基板１０を裏面側からエッチングして、ソース電極１２に達するビアホールを形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、ＧａＡｓ基板１０の裏面におけるビアホール１８の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工する。その後、レジスト２８を除去する。
【００２４】
次に、図９に示すように、ＧａＡｓ基板１０の裏面上及びビアホール１８内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層２０を形成する。そして、ＧａＡｓ基板１０の裏面上及びビアホール１８内に、ストレス緩和層２０を介して、裏面電極となるＡｕメッキ２２を形成する。
【００２５】
このようにビアホール１８の開口部を曲率半径５μｍ〜１００μｍの曲面状に加工することにより、ストレスがビアホール１８近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。
【００２６】
実施の形態８．
図１０は、本発明の実施の形態８に係る半導体装置を示す断面図である。３０μｍ〜３００μｍに薄板化されたＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６が形成されている。
【００２７】
ＧａＡｓ基板１０の表面に第１の凹部３０が形成されている。ＧａＡｓ基板１０の表面上及び第１の凹部３０内に第１のＡｕメッキ３２が形成されている。第１のＡｕメッキ３２はソース電極１２に接続されている。
【００２８】
ＧａＡｓ基板１０の裏面から第１の凹部３０に達するように第２の凹部３４が形成されている。ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に複数層のストレス緩和層２０が形成されている。ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に、ストレス緩和層２０を介して第２のＡｕメッキ３６が形成されている。
【００２９】
ストレス緩和層２０は、線膨張係数がＧａＡｓ基板１０と第２のＡｕメッキ３６の中間の値の金属材料、即ち線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなる。本実施の形態では、Ｔｉ、Ｐｔ、Ｎｉなどの金属材料からなる複数層のストレス緩和層２０が蒸着、スパッタ、メッキなどの成膜方法により形成されている。
【００３０】
上記のようにストレス緩和層２０を設けたことで、後工程で熱が加わった場合でもＧａＡｓ基板１０と第２のＡｕメッキ３６の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【００３１】
また、第２の凹部３４の外側において第２のＡｕメッキ３６上にＡｕＳｎ膜２６が蒸着法により形成されている。なお、ＡｕＳｎ膜２６の代わりにＡｕＧａ膜を形成してもよい。これにより、後工程において、半導体装置全体を緩やかに昇温してＡｕＳｎ膜２６を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するＡｕＳｎ半田を用いなくてもよいため、クラックの発生を抑制することができる。
【００３２】
実施の形態９．
図１１は、本発明の実施の形態９に係る半導体装置を示す断面図である。第２の凹部３４内及び第２の凹部３４近傍において第２のＡｕメッキ３６上にＮｉメッキ２４が形成されている。その他の構成は実施の形態８と同様である。これにより、後工程においてＡｕＳｎ膜２６が第２の凹部３４内へ浸入するのを抑制することができる。従って、第２の凹部３４内でのＡｕＳｎ膜２６の熱膨張によるクラックの発生を抑制することができる。
【００３３】
実施の形態１０．
本発明の実施の形態１０に係る半導体装置の製造方法について図面を用いて説明する。まず、図１２に示すように、ＧａＡｓ基板１０（基板）の表面上に、オーミック電極であるソース電極１２（表面電極）及びドレイン電極１４、ショットキー電極であるゲート電極１６を形成する。ＧａＡｓ基板１０の表面に第１の凹部３０を形成する。ＧａＡｓ基板１０の表面上及び第１の凹部３０内に、ソース電極１２に接続された第１のＡｕメッキ３２を形成する。そして、ＧａＡｓ基板１０の裏面上に、開口を有するレジスト２８を形成する。
【００３４】
次に、図１３に示すように、レジスト２８をマスクとしてＧａＡｓ基板１０を裏面側からエッチングして、第１の凹部３０に達する第２の凹部３４を形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、ＧａＡｓ基板１０の裏面における第２の凹部３４の開口部を、曲率半径５μｍ〜１００μｍの曲面状に加工する。その後、レジスト２８を除去する。
【００３５】
次に、図１４に示すように、ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に、線膨張係数が６×１０−６〜１４×１０−６／Ｋの金属材料からなるストレス緩和層２０を形成する。そして、ＧａＡｓ基板１０の裏面上及び第２の凹部３４内に、ストレス緩和層２０を介して、裏面電極となる第２のＡｕメッキ３６を形成する。第２の凹部３４の外側において第２のＡｕメッキ３６上にＡｕＳｎ膜２６を蒸着法により形成する。
【００３６】
上記のように第２の凹部３４の開口部を曲率半径５μｍ〜１００μｍの曲面状に加工することにより、ストレスが第２の凹部３４近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。
【００３７】
なお、上記の実施の形態１〜１０では基板としてＧａＡｓ基板１０を用いたが、これに限らず、Ｇａを含む化合物半導体からなる基板、例えばＧａＮ基板を用いることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図３】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図４】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図５】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図６】本発明の実施の形態６に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態７に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態７に係る半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施の形態７に係る半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態８に係る半導体装置を示す断面図である。
【図１１】本発明の実施の形態９に係る半導体装置を示す断面図である。
【図１２】本発明の実施の形態１０に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施の形態１０に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施の形態１０に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００３９】
１０  ＧａＡｓ基板（基板）
１２  ソース電極（表面電極）
１８  ビアホール
２０  ストレス緩和層
２２  Ａｕメッキ
２４  Ｎｉメッキ
２６  ＡｕＳｎ膜
２８  レジスト
３０  第１の凹部
３２  第１のＡｕメッキ
３４  第２の凹部
３６  第２のＡｕメッキ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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