(57)【要約】【課題】エリアバンプ構造の半導体チップに最適化したＩ／Ｏセルのレイアウトを施すことにより、チップサイズを縮小化する。【解決手段】Ｉ／Ｏセル３は、半導体チップの辺側から中心側にかけて、信号電圧変換回路６、論理部７、プリバッファ部８、ＥＳＤ保護部の抵抗３０、出力バッファ部におけるトランジスタ２８、ＥＳＤ保護部の抵抗３１、ＥＳＤ保護部のダイオード３２、パッド接続口３ａを挟んでダイオード３３、出力バッファ部におけるトランジスタ２９、およびコアバッファ部５が直線状にレイアウトされている。プリバッファ部８をパッド接続口３ａよりも半導体チップ辺側に配置することによって、該パッド接続口３ａをＩ／Ｏセル３の中央部よりも半導体チップの中心側にレイアウトでき、半導体チップの辺部に最も近いパッドをＩ／Ｏセル３の領域からはみ出すことなくレイアウトできる。【選択図】図４
2010161158.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを備え、
前記半導体チップは、
前記半導体チップの辺に沿ってアレイ状に配置された複数のＩ／Ｏパッドと、
前記半導体チップの辺に沿って配置され、任意の前記Ｉ／Ｏパッドと接続される複数のＩ／Ｏ部とを有し、
前記Ｉ／Ｏ部は、
任意の前記Ｉ／Ｏパッドと接続部となるパッド接続口と、
入力信号、および出力信号の電圧を変換する信号電圧変換回路と、
第１のトランジスタ、および第２のトランジスタから構成され、駆動制御信号に基づいて、出力信号を出力する出力バッファ部と、
駆動信号を出力し、前記出力バッファ部を駆動するプリバッファ部と、
前記出力バッファ部、および入力信号を制御する論理部とを備え、
前記パッド接続口を挟んで、前記半導体チップの中心側から前記半導体チップの辺側にかけて、前記第１のトランジスタ、および前記第２のトランジスタがそれぞれレイアウトされ、
前記第２のトランジスタよりも前記半導体チップの辺側に、前記プリバッファ部、前記論理部、および前記信号電圧変換回路が任意にレイアウトされていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記Ｉ／Ｏ部は、
前記第２のトランジスタよりも前記半導体チップの辺側に、前記プリバッファ部がレイアウトされており、
前記プリバッファ部よりも前記半導体チップの辺側に前記論理部がレイアウトされており、
前記論理部よりも前記半導体チップの辺側に前記信号電圧変換回路がレイアウトされていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記Ｉ／Ｏ部は、
前記第２のトランジスタよりも前記半導体チップの辺側に、前記プリバッファ部がレイアウトされており、
前記プリバッファ部よりも前記半導体チップの辺側に、前記信号電圧変換回路がレイアウトされており、
前記信号電圧変換回路よりも前記半導体チップの辺側に前記論理部がレイアウトされていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記Ｉ／Ｏ部は、
前記第２のトランジスタよりも前記半導体チップの辺側に、前記信号電圧変換回路がレイアウトされており、
前記信号電圧変換回路よりも前記半導体チップの辺側に、前記論理部がレイアウトされており、
前記論理部よりも前記半導体チップの辺側に前記プリバッファ部がレイアウトされていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記Ｉ／Ｏ部は、
ＥＳＤ保護用の第１、および第２のダイオードを備え、
前記第１のダイオードは、
前記パッド接続口と前記第１のトランジスタとの間にレイアウトされ、
前記第２のダイオードは、
前記パッド接続口と前記第２のトランジスタとの間にレイアウトされていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記Ｉ／Ｏ部は、
前記出力バッファ部、および入力信号を制御する信号の遅延を防止するコアバッファ部を備え、
前記コアバッファ部は、
前記第１のトランジスタよりも、前記半導体チップの中心側にレイアウトされていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップにおけるチップ面積の縮小化技術に関し、特に、エリアバンプ構造の半導体集積回路装置におけるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セルのレイアウト効率の向上に有効な技術に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い、半導体集積回路装置の高性能、高集積化が進んでいる。高性能化により、半導体チップに必要なピン数はますます増加傾向にあるが、高集積化、高収益化のためチップサイズの面積増加は抑えられる傾向にある。
【０００３】
結果として、半導体チップ周辺にパッドを配置する技術ではピン数増加に対応することが困難になりつつあり、パッドを半導体チップの外周部、およびそれより内側に、グリッド状や千鳥足状に配置し、それらパッド上にバンプをそれぞれ形成する技術、いわゆるエリアバンプが開発されている。
【０００４】
半導体集積回路装置において、半導体チップには、辺部に沿って上記したパッドに接続される複数のＩ／Ｏセルが直線状に配置されている。Ｉ／Ｏセルは、たとえば、出力用バッファを構成するＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＰチャネルＭＯＳトランジスタ、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護用の２つのダイオード、出力バッファを駆動するプリバッファ、出力バッファの信号入力を制御する論理部、および電圧レベルを変換するレベルシフタから構成されている。
【０００５】
一般に、Ｉ／Ｏセルは、たとえば、半導体チップの端部から中心部にかけて、ＮチャネルＭＯＳトランジスタ、２つのダイオード、ＰチャネルＭＯＳトランジスタ、プリバッファ、論理部、およびレベルシフタの順番でレイアウトされており、２つのダイオードの間にパッド接続口が形成されており、該パッド接続口とパッドとが配線パターンを介して接続される構成となっている。
【０００６】
また、この種のＩ／Ｏセルとパッドとの配置技術については、たとえば、Ｉ／Ｏセルの長辺を半導体集積回路装置の第１の辺と平行させ、該Ｉ／Ｏセルの短辺は第１の辺と直交する半導体集積回路装置の第２の辺と平行となるように配列し、内部のコアトランジスタ領域を変更せずに、チップ面積の縮小化、多ピン化に対応するものが知られている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３１８２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、上記のような半導体集積回路装置におけるエリアバンプ技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
エリアバンプでは、半導体チップの最外周部に配置されるパッドを、前述した該パッドとの接続口となるパッド接続口よりも半導体チップの内側に配置する場合と、パッド接続口よりも半導体チップの外周側にレイアウトする場合とがある。
【００１０】
パッド接続口よりも半導体チップの内側に配置する場合には、最外周部に配置されるパッドよりもさらに内側に配置されるパッドとパッド接続口とを接続する配線パターンを、最外周部に配置されるパッド間に配線しなければならず、パッド数が増加した場合には、この配線パターンを配線することが困難となってしまうことになる。
【００１１】
近年、半導体集積回路装置におけるパンプ数の増加に伴い、Ｉ／Ｏセルの幅を狭める必要が生じており、それによって、配線パターンの配線がより困難となる傾向にある。
【００１２】
また、半導体チップの最外周部に配置されるパッドをパッド接続口よりも半導体チップの外周側にレイアウトする場合には、内側に配置されるパッドとパッド接続口とを接続する配線パターンを最外周部に配置されるパッド間に配線する必要がないために、配線レイアウトそれ自体は容易となる。
【００１３】
しかし、半導体ウエハのダイシングにブレードとバンプとの接触防止や、バンプ形成時の誤差などを考慮すると、最外周部に配置されるパッドは、半導体チップ端とある程度の距離（たとえば、約１００μｍ程度以上）をとって配置する必要があり、そのために、半導体チップ端とパッドとの間に無駄な領域が発生してしまうことになり、結果としてチップサイズが増大してしまうという問題がある。
【００１４】
本発明の目的は、エリアバンプ構造の半導体チップに最適化したＩ／Ｏセルのレイアウトを施すことにより、チップサイズを縮小化する技術を提供することにある。
【００１５】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、半導体チップを備え、該半導体チップは、半導体チップの辺に沿ってアレイ状に配置された複数のＩ／Ｏパッドと、半導体チップの辺に沿って配置され、任意のＩ／Ｏパッドと接続される複数のＩ／Ｏ部とを有し、該Ｉ／Ｏ部は、任意のＩ／Ｏパッドと接続部となるパッド接続口と、入力信号、および出力信号の電圧を変換する信号電圧変換回路と、第１のトランジスタ、および第２のトランジスタから構成され、駆動制御信号に基づいて、出力信号を出力する出力バッファ部と、駆動信号を出力し、出力バッファ部を駆動するプリバッファ部と、 出力バッファ部、および入力信号を制御する論理部とを備え、パッド接続口を挟んで、半導体チップの中心側から半導体チップの辺側にかけて、第１のトランジスタ、および第２のトランジスタがそれぞれレイアウトされ、第２のトランジスタよりも半導体チップの辺側に、プリバッファ部、論理部、および信号電圧変換回路が任意にレイアウトされているものである。
【００１８】
また、本願のその他の発明の概要を簡単に示す。
【００１９】
本発明は、前記Ｉ／Ｏ部が、第２のトランジスタよりも半導体チップの辺側に、プリバッファ部がレイアウトされており、プリバッファ部よりも半導体チップの辺側に論理部がレイアウトされており、論理部よりも半導体チップの辺側に信号電圧変換回路がレイアウトされているものである。
【００２０】
さらに、本発明は、前記Ｉ／Ｏ部が、第２のトランジスタよりも半導体チップの辺側に、プリバッファ部がレイアウトされており、プリバッファ部よりも半導体チップの辺側に、信号電圧変換回路がレイアウトされており、信号電圧変換回路よりも半導体チップの辺側に論理部がレイアウトされているものである。
【００２１】
また、本発明は、前記Ｉ／Ｏ部が、第２のトランジスタよりも半導体チップの辺側に、信号電圧変換回路がレイアウトされており、信号電圧変換回路よりも半導体チップの辺側に、論理部がレイアウトされており、論理部よりも半導体チップの辺側にプリバッファ部がレイアウトされているものである。
【００２２】
さらに、本発明は、前記Ｉ／Ｏ部が、ＥＳＤ保護用の第１、および第２のダイオードを備え、第１のダイオードは、パッド接続口と第１のトランジスタとの間にレイアウトされ、第２のダイオードは、パッド接続口と第２のトランジスタとの間にレイアウトされているものである。
【００２３】
また、本発明は、前記Ｉ／Ｏ部が、出力バッファ部、および入力信号を制御する信号の遅延を防止するコアバッファ部を備え、コアバッファ部は、第１のトランジスタよりも、半導体チップの中心側にレイアウトされているものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
（１）半導体チップのチップサイズを縮小化することができる。
【００２６】
（２）上記（１）により、半導体集積回路装置の小型化、および低コスト化を実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１による半導体集積回路装置に設けられた半導体チップにおけるパッドの配列例を示す説明図である。
【図２】図１の半導体チップにおけるパッドとＩ／Ｏセルとの一部領域を拡大した説明図である。
【図３】図２のＩ／Ｏセルにおける回路構成の一例を示す回路図である。
【図４】図２のＩ／Ｏセル、およびその上方に形成される周回電源線におけるレイアウトの一例を示す説明図である。
【図５】図２のＩ／Ｏセルと半導体チップの辺部に最も近いパッドとの接続例を示す説明図である。
【図６】本発明の実施の形態１によるＩ／Ｏセルと半導体チップの辺部に最も近いパッドとの接続の他の例を示す説明図である。
【図７】本発明者が検討した一般的なＩ／Ｏセルのレイアウト例を示す説明図である。
【図８】図７のＩ／Ｏセルとパッドとの接続例を示す説明図である。
【図９】本発明の他の実施の形態による半導体集積回路装置に設けられた半導体チップにおけるパッドの配列例を示す説明図である。
【図１０】図９の半導体チップにおけるパッドとＩ／Ｏセルとの一部領域を拡大した説明図である。
【図１１】本発明の実施の形態２によるＩ／Ｏセルのレイアウト例を示す説明図である。
【図１２】図１１のＩ／Ｏセルにおけるレイアウトの他の例を示す説明図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置に設けられた半導体チップにおけるパッドの配列例を示す説明図、図２は、図１の半導体チップにおけるパッドとＩ／Ｏセルとの一部領域を拡大した説明図、図３は、図２のＩ／Ｏセルにおける回路構成の一例を示す回路図、図４は、図２のＩ／Ｏセル、およびその上方に形成される周回電源線におけるレイアウトの一例を示す説明図、図５は、図２のＩ／Ｏセルと半導体チップの辺部に最も近いパッドとの接続例を示す説明図、図６は、本発明の実施の形態１によるＩ／Ｏセルと半導体チップの辺部に最も近いパッドとの接続の他の例を示す説明図、図７は、本発明者が検討した一般的なＩ／Ｏセルのレイアウト例を示す説明図、図８は、図７のＩ／Ｏセルとパッドとの接続例を示す説明図である。
【００３０】
本実施の形態１において、半導体集積回路装置に設けられる半導体チップ１の表面には、図１に示すように、複数のパッド２が形成されている。これらパッド２は、任意の長方形の領域毎に、半導体チップ１の外周辺、およびそれより内側にグリッド状に配列されている。そして、各々のパッド２には、該パッド上にバンプが形成され、エリアバンプ構造の半導体集積回路装置となる。
【００３１】
図２は、図１の半導体チップ１におけるパッド２とＩ／Ｏ部となるＩ／Ｏセル３との一部領域（図１の点線で示す領域）を拡大した説明図である。
【００３２】
また、半導体チップ１の４つの辺部には、図２に示すように、Ｉ／Ｏ領域１ａがそれぞれ設けられている。このＩ／Ｏ領域１ａには、外部とのインタフェースである複数のＩ／Ｏセル３が直線状にそれぞれ設けられている。
【００３３】
Ｉ／Ｏセル３は、長方形状からなり、一方の短辺側が半導体チップ１の任意の１つの辺と平行となるように直線状に配列されている。Ｉ／Ｏセル３は、中央部よりも上部、すなわち、Ｉ／Ｏセル３の中央部よりも半導体チップ１の中心側にパッド接続口３ａが形成されている。このパッド接続口３ａは、任意のパッド２と半導体チップ１に形成された配線パターン４とを介して接続される。
【００３４】
さらに、グリッド状に配列されたパッド２のうち、半導体チップ１の辺部に最も近いパッド２は、パッド接続口３ａよりも外側（半導体チップ１の外周辺側）にレイアウトされており、半導体チップ１の辺部に最も近いパッド２よりも内側に配列されている残りのパッド２は、パッド接続口３ａよりも内側（半導体チップ１の中心側）にレイアウトされている。
【００３５】
図３は、Ｉ／Ｏセル３の回路構成の一例を示す回路図である。
【００３６】
Ｉ／Ｏセル３は、図示するように、コアバッファ部５、信号電圧変換回路６、論理部７、プリバッファ部８、出力バッファ部９、ＥＳＤ保護部１０，１１から構成されている。コアバッファ部５は、出力バッファ部９、および入力信号を制御する信号の遅延を防止する。
【００３７】
信号電圧変換回路６は、入力信号、および出力信号の電圧を変換する。論理部７は、出力バッファ部９、および入力信号を制御する論理回路である。
【００３８】
プリバッファ部８は、出力バッファ部９を駆動する。出力バッファ部９は、プリバッファ部８の制御信号に基づいて、出力信号を出力する。ＥＳＤ保護部１０，１１は、Ｉ／Ｏセル３におけるＥＳＤ保護用の回路である。
【００３９】
コアバッファ部５は、バッファ１２〜１５から構成されており、信号電圧変換回路６は、レベルシフタ１６〜１９からなる。論理部７は、論理積回路２０，２１、論理和回路２２、およびインバータ２３から構成されている。プリバッファ部８は、トランジスタ２４〜２７からなる。トランジスタ２４，２６は、ＰチャネルＭＯＳからなり、トランジスタ２５，２７は、ＮチャネルＭＯＳからなる。
【００４０】
出力バッファ部９は、第２のトランジスタであるＰチャネルＭＯＳのトランジスタ２８、および第１のトランジスタであるＮチャネルＭＯＳのトランジスタ２９から構成されている。ＥＳＤ保護部１０は、抵抗３０，３１から構成されており、ＥＳＤ保護部１１は、ダイオード３２，３３から構成されている。
【００４１】
第２のダイオードとなるダイオード３２のカソードには、電源電圧ＶＣＣＱが接続されており、該ダイオード３２のアノードには、第１のダイオードとなるダイオード３３のカソードが接続されている。このダイオード３３のアノードには、基準電位ＶＳＳＱが接続されている。
【００４２】
また、ダイオード３２とダイオード３３との接続部には、パッド接続口３ａ、および配線パターン４を介してパッド２が接続されている。抵抗３０，３１の一方の接続部、およびトランジスタ２９の一方の接続部には、ダイオード３２とダイオード３３との接続部がそれぞれ接続されている。このトランジスタ２９の他方の接続部には、基準電位ＶＳＳＱが接続されている。
【００４３】
トランジスタ２８の一方の接続部には、電源電圧ＶＣＣＱが接続されており、該トランジスタ２８の他方の接続部には、抵抗３１の他方の接続部が接続されている。トランジスタ２４とトランジスタ２５とは、電源電圧ＶＣＣＱと基準電位ＶＳＳＱとの間に直列接続されたインバータ構成となっている。インバータの出力部となるトランジスタ２４とトランジスタ２５との接続部には、トランジスタ２８のゲートが接続されている。
【００４４】
同様に、トランジスタ２６とトランジスタ２７とは、電源電圧ＶＣＣＱと基準電位ＶＳＳＱとの間に直列接続されたインバータ構成となっている。そして、インバータの出力部となるトランジスタ２６とトランジスタ２７との接続部には、トランジスタ２９のゲートが接続されている。
【００４５】
インバータの入力部となるトランジスタ２４，２５のゲートには、論理積回路２１の出力部がそれぞれ接続されており、同じくインバータの入力部となるトランジスタ２６，２７のゲートには、論理和回路２２の出力部がそれぞれ接続されている。
【００４６】
また、抵抗３０の他方の接続部には、論理積回路２０の一方の入力部が接続されており、該論理積回路２０の他方の入力部には、レベルシフタ１７の出力部が接続されている。論理積回路２０の出力部には、レベルシフタ１６の入力部が接続されている。
【００４７】
論理積回路２１の一方の入力部、ならびに論理和回路２２の一方の入力部には、レベルシフタ１８の出力部がそれぞれ接続されている。論理和回路２２の他方の接続部には、レベルシフタ１９の出力部、およびインバータ２３の入力部がそれぞれ接続されている。インバータ２３の出力部には、論理積回路２１の他方の入力部が接続されている。
【００４８】
ここで、レベルシフタ１６は、電源電圧ＶＣＣＱ−基準電位ＶＳＳＱの振幅を、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅に変換し、レベルシフタ１７〜１９は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅を、電源電圧ＶＣＣＱ−基準電位ＶＳＳＱの振幅に変換する。
【００４９】
電源電圧ＶＣＣＱは、たとえば、約３．３Ｖ程度、約２．８Ｖ程度、約２．５Ｖ程度、約１．８Ｖ程度、または約１．２Ｖ程度の電圧レベルであり、電源電圧ＶＤＤは、たとえば、約１．１Ｖ程度の電圧レベルである。
【００５０】
レベルシフタ１６は、電源電圧ＶＣＣＱ−基準電位ＶＳＳＱの振幅で動作するバッファ３４と電源電圧ＶＤＤ−基準電位ＶＳＳの振幅で動作するバッファ３５からなる。バッファ３４の入力部には、論理積回路２０の出力部が接続されている。バッファ３４の出力部には、バッファ３５の入力部が接続されており、該バッファ３５の出力部には、バッファ１２の入力部が接続されている。
【００５１】
このバッファ１２の出力部から出力される信号が、パッド２を介して入力された入力信号となり信号ＣＩＮとして、半導体チップ１のコア領域に入力される。
【００５２】
また、レベルシフタ１９は、トランジスタ３６〜３９、ならびにインバータ４０からなるラッチ回路からなっている。トランジスタ３６，３８は、ＰチャネルＭＯＳであり、トランジスタ３７，３９は、ＮチャネルＭＯＳからなる。
【００５３】
トランジスタ３６，３７は、電源電圧ＶＣＣＱと基準電位ＶＳＳとの間に直列接続されており、同様に、トランジスタ３８，３９も電源電圧ＶＣＣＱと基準電位ＶＳＳとの間に直列接続されている。
【００５４】
そして、トランジスタ３６とトランジスタ３７との接続部には、トランジスタ３８のゲートが接続されており、トランジスタ３８とトランジスタ３９との接続部には、トランジスタ３６のゲートが接続されている。
【００５５】
トランジスタ３６とトランジスタ３７との接続部は、レベルシフタ１９の出力部となり、論理和回路２２の他方の入力部、ならびにインバータ２３の入力部がそれぞれ接続されている。
【００５６】
レベルシフタ１９の入力部となるトランジスタ３９のゲート、およびインバータ４０の入力部には、バッファ１５の出力部が接続されている。また、インバータ４０の出力部には、トランジスタ３７のゲートがそれぞれ接続されている。ここで、レベルシフタ１７〜１８の構成においても、レベルシフタ１９と同様の構成となっている。
【００５７】
また、バッファ１５の入力部には、半導体チップ１のコア領域から出力される出力信号の制御信号となる出力制御信号ＯＥが入力されるように接続されている。バッファ１３の入力部には、信号ＣＩＮの制御信号となる入力許可信号ＩＥがコア領域から入力されるように接続されている。
【００５８】
そして、バッファ１３の出力部には、レベルシフタ１７の入力部が接続されている。バッファ１４の入力部には、コア領域から出力される出力信号Ｉが入力されるように接続されており、該バッファ１４の出力部には、レベルシフタ１８の入力部が接続されている。ここで、コアバッファ部５は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅で動作するロジックである。
【００５９】
図４は、Ｉ／Ｏセル３、およびその上方に形成される周回電源線におけるレイアウトの一例を示す説明図である。なお、図４においては、下方が半導体チップ１のチップ端側であり、上方が半導体チップ１の中心側となっている。
【００６０】
Ｉ／Ｏセル３は、図４の下方に、信号電圧変換回路６がレイアウトされている。信号電圧変換回路６の上方には、論理部７がレイアウトされており、該論理部７の上方には、プリバッファ部８がレイアウトされている。
【００６１】
そして、プリバッファ部８の上方には、ＥＳＤ保護部１０の抵抗３０がレイアウトされており、該抵抗３０の上方には、出力バッファ部９におけるトランジスタ２８がレイアウトされている。
【００６２】
トランジスタ２８の上方には、ＥＳＤ保護部１０の抵抗３１がレイアウトされており、該抵抗３１の上方には、ＥＳＤ保護部１１のダイオード３２がレイアウトされている。なお、抵抗３０は、プリバッファ部８とトランジスタ２８との間以外の位置にレイアウトしてもよく、たとえば、ダイオード３２と論理部７との間であればよい。
【００６３】
また、ダイオード３２の上方には、パッド接続口３ａを挟んでダイオード３３がレイアウトされている。ダイオード３３の上方には、出力バッファ部９におけるトランジスタ２９がレイアウトされており、該トランジスタ２９の上方には、コアバッファ部５がレイアウトされている。
【００６４】
さらに、周回電源線は、図４の下方に、電源電圧ＶＤＤを供給する周回電源線４３が配線されており、周回電源線４３の上方には、基準電位ＶＳＳを供給する周回基準電位線４４が配線されている。
【００６５】
周回基準電位線４４の上方には、基準電位ＶＳＳＱを供給する周回基準電位線４５が配線されており、該周回基準電位線４５の上方には、電源電圧ＶＣＣＱを供給する周回電源線４６が配線されている。
【００６６】
また、周回電源線４６の上方には、基準電位ＶＳＳＱを供給する周回基準電位線４７が配線されており、該周回基準電位線４７の上方には、基準電位ＶＳＳを供給する周回基準電位線４８が配線されている。そして、周回基準電位線４８の上方には、電源電圧ＶＤＤを供給する周回電源線４９が配線されている。
【００６７】
このように、プリバッファ部８をパッド接続口３ａよりも下側（半導体チップ１の端側）に配置することによって、該パッド接続口３ａをＩ／Ｏセル３の中央部よりも上部（半導体チップ１の中心側）にレイアウトすることができる。
【００６８】
図５は、Ｉ／Ｏセル３と半導体チップ１の辺部に最も近いパッド２との接続例を示す説明図である。
【００６９】
この場合、パッド２は、パッド接続口３ａの下方に（半導体チップ１の辺側）にレイアウトされ、配線パターン４を介してパッド接続口３ａと接続されている。半導体チップ１の辺部に最も近いパッド２は、半導体ウエハのダイシング時におけるブレードとバンプとの接触防止などの制約によって、チップ端から予め設定された距離（たとえば、１００μｍ程度）をとって配置しなければならないが、そのチップ端からパッド２がレイアウトされている位置まで（図中、Ａで示す）の領域にＩ／Ｏセル３を配置することができるので、レイアウト面積を小さくすることが可能となる。
【００７０】
また、図６は、Ｉ／Ｏセル３の幅方向の長さが、図５に示すＩ／Ｏセル３よりも長い場合のＩ／Ｏセル３と半導体チップ１の辺部に最も近いパッド２との接続例を示す説明図である。
【００７１】
この場合も図５と同様であり、パッド２は、パッド接続口３ａの下方に（半導体チップ１の辺側）にレイアウトされ、配線パターン４を介してパッド接続口３ａと接続されており、チップ端からパッド２がレイアウトされている位置まで（図中、Ａで示す）の領域にＩ／Ｏセル３を配置することができるので、レイアウト面積を小さくすることが可能となる。
【００７２】
図７は、本発明者が検討した一般的なＩ／Ｏセル１００のレイアウト例を示す説明図である。
【００７３】
Ｉ／Ｏセル１００は、半導体チップの辺側に、出力バッファ部を構成するＮチャネルＭＯＳのトランジスタ１０１がレイアウトされており、該トランジスタ１０１の上方にＥＳＤ保護回路のダイオード１０２，１０３がそれぞれレイアウトされている。
【００７４】
ダイオード１０３の上方には、出力バッファ部を構成するＮチャネルＭＯＳのトランジスタ１０４がレイアウトされており、該トランジスタ１０４の上方には、プリバッファ部１０５がレイアウトされている。
【００７５】
そして、プリバッファ部１０５の上方には、論理部１０６が位置しており、該論理部１０６の上方に信号電圧変換回路１０７がレイアウトされた構成となっている。そして、ダイオード１０２とダイオード１０３とを挟むようにパッド接続口１０８が設けられている。
【００７６】
図８は、図７のＩ／Ｏセル１００とパッド１０９との接続例を示す説明図である。
【００７７】
Ｉ／Ｏセル１００のパッド接続口１０８とパッド１０９とは、半導体チップ１１０に形成された配線パターン１１１を介して接続されている。
【００７８】
Ｉ／Ｏセル１００は、図７で示したように、プリバッファ部１０５がＩ／Ｏセル１００の中心部近傍にレイアウトされているために、パッド接続口１０８がＩ／Ｏセル１００の中心部よりも下方（半導体チップの辺側）にレイアウトされてしまうことになる。
【００７９】
そのため、半導体チップの辺部に最も近いパッド１０９をチップ端から予め設定された距離まで離して配置すると、該パッド１０９がＩ／Ｏセル１００よりもチップ端側にレイアウトされてしまうことになり、半導体チップ１１０に素子がレイアウトされないデッドスペース（図中Ｂで示す距離の領域）が生じてしまうことになり、レイアウト効率が低下してしまい、半導体チップ１１０が大きくなってしまうことになる。
【００８０】
それにより、本実施の形態１によれば、Ｉ／Ｏセル３におけるレイアウトによって、半導体チップ１の辺部に最も近いパッド２がレイアウトされる領域を有効に活用することが可能となり、半導体チップ１のサイズを小さくすることができる。
【００８１】
また、本実施の形態１においては、半導体チップ１の裏面に任意の長方形の領域毎に、パッド２をグリッド状に配列した例について記載したが、たとえば、図９に示すように、半導体チップ１の４つの周辺部に沿って額縁状の領域にパッド２をグリッド状に配列するようにしてもよい。
【００８２】
さらに、図１０は、図９の点線で示す領域のパッド配列におけるパッド２とＩ／Ｏセル３のパッド接続口３ａとを配線パターン４によって接続した際の配線例を示したものである。
【００８３】
これによっても、半導体チップ１の辺部に最も近いパッド２がレイアウトされる領域を有効に活用することが可能となり、半導体チップ１のサイズを小さくすることができる。
【００８４】
（実施の形態２）
図１１は、本発明の実施の形態２によるＩ／Ｏセルのレイアウト例を示す説明図、図１２は、図１１のＩ／Ｏセルにおけるレイアウトの他の例を示す説明図である。
【００８５】
前記本実施の形態１（図４）では、Ｉ／Ｏセル３のレイアウトが、半導体チップ１のチップ端側から半導体チップ１の中心側にかけて、信号電圧変換回路６、論理部７、およびプリバッファ部８の順番でレイアウトされている例について記載したが、これら信号電圧変換回路６、論理部７、ならびにプリバッファ部８のレイアウト順は、図４に示す以外であってもよい。
【００８６】
図１１は、Ｉ／Ｏセル３における信号電圧変換回路６、論理部７、およびプリバッファ部８における他のレイアウト例を示す説明図である。
【００８７】
この場合、Ｉ／Ｏセル３は、図示するように、半導体チップ１のチップ端側（図１１の下方）に、論理部７がレイアウトされており、その論理部７の上方に、信号電圧変換回路６がレイアウトされている。
【００８８】
信号電圧変換回路６の上方には、プリバッファ部８がレイアウトされており、該プリバッファ部８の上方には、ＥＳＤ保護部１０の抵抗３０がレイアウトされている。そして、抵抗３０の上方には、出力バッファ部９におけるトランジスタ２８がレイアウトされており、該トランジスタ２８の上方には、ＥＳＤ保護部１０の抵抗３１がレイアウトされており、該抵抗３１の上方には、ＥＳＤ保護部１１のダイオード３２がレイアウトされている。
【００８９】
なお、ダイオード３３、出力バッファ部９におけるトランジスタ２９、ならびにコアバッファ部５のレイアウトについては、図４と同様であり、パッド接続口３ａについても、図４と同様に、ダイオード３２とダイオード３３との間に設けられている。
【００９０】
また、図１２は、Ｉ／Ｏセル３におけるレイアウトの他の例を示す説明図である。
【００９１】
図１２では、半導体チップ１のチップ端側（図１２の下方）に、プリバッファ部８がレイアウトされており、該プリバッファ部８の上方には、論理部７がレイアウトされている。論理部７の上方には、信号電圧変換回路６がレイアウトされており、この信号電圧変換回路６の上方には、抵抗３０がレイアウトされ、さらに、その上方には、出力バッファ部９におけるトランジスタ２８がレイアウトされている。
【００９２】
トランジスタ２８の上方には、抵抗３１がレイアウトされており、該抵抗３１の上方には、ダイオード３２がレイアウトされている。図１２においても、ダイオード３３、出力バッファ部９におけるトランジスタ２９、ならびにコアバッファ部５のレイアウトについては図４と同様であり、パッド接続口３ａについても、図４と同様にダイオード３２とダイオード３３との間に設けられている。
【００９３】
それにより、本実施の形態２おいても、半導体チップ１の辺部に最も近いパッド２がレイアウトされる領域を有効に活用することが可能となり、半導体チップ１のサイズを小さくすることができる。
【００９４】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９５】
本発明は、エリアバンプ構造の半導体チップにおけるチップ面積の低減技術に適している。
【符号の説明】
【００９６】
１  半導体チップ
１ａ  Ｉ／Ｏ領域
２  パッド
３  Ｉ／Ｏセル
３ａ  パッド接続口
４  配線パターン
５  コアバッファ部
６  信号電圧変換回路
７  論理部
８  プリバッファ部
９  出力バッファ部
１０  ＥＳＤ保護部
１１  ＥＳＤ保護部
１２  バッファ
１３  バッファ
１４  バッファ
１５  バッファ
１６  レベルシフタ
１７  レベルシフタ
１８  レベルシフタ
１９  レベルシフタ
２０  論理積回路
２１  論理積回路
２２  論理和回路
２３  インバータ
２４  トランジスタ
２５  トランジスタ
２６  トランジスタ
２７  トランジスタ
２８  トランジスタ
２９  トランジスタ
３０  抵抗
３１  抵抗
３２  ダイオード
３３  ダイオード
３４  バッファ
３５  バッファ
３６  トランジスタ
３７  トランジスタ
３８  トランジスタ
３９  トランジスタ
４０  インバータ
４３  周回電源線
４４  周回基準電位線
４５  周回基準電位線
４６  周回電源線
４７  周回基準電位線
４８  周回基準電位線
４９  周回電源線
１００  Ｉ／Ｏセル
１０１  トランジスタ
１０２  ダイオード
１０３  ダイオード
１０４  トランジスタ
１０５  プリバッファ部
１０６  論理部
１０７  信号電圧変換回路
１０８   パッド接続口
１０９  パッド
１１０   半導体チップ
１１１  配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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