(57)【要約】【課題】高速動作可能な半導体装置を低コストで提供する。【解決手段】本発明の半導体装置は、ＴＦＴ１００Ｐと、上部電極３０３と下部電極３０２とを有する蓄積容量１０３と、ＴＦＴ−下部電極間に形成された第１の層間絶縁膜（第１層間絶縁膜２２１）と、上部電極上に形成された第２の層間絶縁膜（第３層間絶縁膜２２３）と、第２の層間絶縁膜上に形成されたソース電極４０３及びドレイン電極（第１ドレイン電極４０２）とを含み、ソース電極は、第１、第２層間絶縁膜を貫通する第１のコンタクトホール５５１を介してＴＦＴのソース領域に、ドレイン電極は、第１、第２層間絶縁膜を貫通する第２のコンタクトホール５５２を介してＴＦＴのドレイン領域に接続され、下部電極は、第２層間絶縁膜を貫通する第３のコンタクトホール５５３を介してドレイン電極に接続されている。【選択図】図６
2010078907.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタと、
誘電体層を介して上部電極と下部電極とが対向配置された蓄積容量と、
前記薄膜トランジスタと前記下部電極との間に形成された第１の層間絶縁膜と、
前記上部電極の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成されたソース電極と、
前記第２の層間絶縁膜の上に形成されたドレイン電極と、
を含み、
前記ソース電極は、前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通する第１のコンタクトホールを介して前記薄膜トランジスタのソース領域に電気的に接続され、
前記ドレイン電極は、前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通する第２のコンタクトホールを介して前記薄膜トランジスタのドレイン領域に電気的に接続され、
前記下部電極は、前記第２の層間絶縁膜を貫通する第３のコンタクトホールを介して前記ドレイン電極に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記ドレイン電極に電気的に接続された画素電極をさらに備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記薄膜トランジスタ、前記蓄積容量、前記画素電極のそれぞれをマトリクス状に複数配置したことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記マトリクス状に配置した前記複数の蓄積容量の各々の上部電極が、電気的に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
請求項３または請求項４に記載の半導体装置と、液晶層と、を備えたことを特徴とする電気光学装置。
【請求項６】
前記画素電極が、光を反射する金属電極であることを特徴とする請求項５に記載の電気光学装置。
【請求項７】
請求項６に記載の電気光学装置を、光源からの光を変調するライトバルブとして備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体装置、液晶装置等の電気光学装置、および当該電気光学装置を備えた電子機器に関する。
【背景技術】
【０００２】
投射型表示装置あるいは液晶テレビ等に使用される液晶装置において、格子状に形成された走査線(ゲート線)とデータ線(信号線)との各交点に、画素電極と当該画素電極に電圧を印加するスイッチング素子として薄膜トランジスタを用いた画素を有するアクティブマトリクス型の液晶装置がある。このような液晶装置には、基板の一方の面に入射した光を、マトリクス状に配置された透明導電膜からなる画素電極を透過させた後、基板の他方の面から出射させる透過型液晶装置や、光の入射側と逆側の基板の表面に反射層を設けて、当該基板に入射した光を反射させる反射型液晶装置がある。また、このような液晶装置においては、画素電極と並列に蓄積容量を形成して画像信号のリークを抑制することで表示性能を向上させるのが一般的である。かかる液晶装置の駆動方法にはアナログ駆動とデジタル駆動がある。デジタル駆動は、アナログ駆動に比べて数十倍の高速駆動であるため、表示性能を大きく向上することができる(例えば、特許文献１参照)。
【特許文献１】特開平２００２−３２０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、アクティブマトリクス型の液晶装置に一般的に採用されているＨＴＰＳ（High Temperature Poly-Silicon）プロセス、すなわち高温ポリシリコンプロセスは、製造工程中のフォトリソグラフィーにおいて多数のフォトマスクが必要となり、製造コストの増大が問題となっていた。
【０００４】
本発明は係る課題に対応するべくなされたものであり、高温ポリシリコンプロセスを用いつつ、高速動作可能な半導体装置、液晶装置等の電気光学装置を安価にて提供可能とすることを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明に係る半導体装置は、薄膜トランジスタと、誘電体層を介して上部電極と下部電極とが対向配置された蓄積容量と、前記薄膜トランジスタと前記下部電極との間に形成された第１の層間絶縁膜と、前記上部電極の上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜の上に形成されたソース電極と、前記第２の層間絶縁膜の上に形成されたドレイン電極と、を含み、前記ソース電極は、前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通する第１のコンタクトホールを介して前記薄膜トランジスタのソース領域に電気的に接続され、前記ドレイン電極は、前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通する第２のコンタクトホールを介して前記薄膜トランジスタのドレイン領域に電気的に接続され、前記下部電極は、前記第２の層間絶縁膜を貫通する第３のコンタクトホールを介して前記ドレイン電極に電気的に接続されていることを特徴とする。
【０００６】
本発明の構成によれば、第１のコンタクトホールと第２のコンタクトホールとがともに第１の層間絶縁膜および第２の層間絶縁膜、すなわち同一の層間絶縁膜を貫通する構造を有しているため、ソース領域側を接続する第１のコンタクトホールとドレイン領域側を接続する第２のコンタクトホールとを同時に形成でき、コンタクトホールの形成工程を削減することができる。よって、フォトリソグラフィー工程でのフォトマスクの枚数を削減でき、蓄積容量を有する高速動作可能な半導体装置を従来よりも安価にて提供できる。
【０００７】
本発明において、前記ドレイン電極に電気的に接続された画素電極をさらに備えたものであってもよい。
この構成によれば、画素を有する電気光学装置に用いるのに適した半導体装置を実現することができる。
【０００８】
本発明において、前記薄膜トランジスタ、前記蓄積容量、前記画素電極のそれぞれをマトリクス状に複数配置することが望ましい。
この構成によれば、アクティブマトリクス方式の電気光学装置を構成することができる。
【０００９】
本発明において、前記マトリクス状に配置した前記複数の蓄積容量の各々の上部電極が電気的に接続されていることが望ましい。
【００１０】
本発明の電気光学装置は、上記本発明の半導体装置と、液晶層とを備えたことを特徴とする。
この構成によれば、上記本発明の半導体装置を備えているので、高速動作可能で表示品質に優れ、安価な液晶装置を実現できる。
【００１１】
本発明においては、前記画素電極が、光を反射する金属電極である構成を採用することができる。
この構成によれば、反射型の液晶装置を構成することができ、画素電極と平面的に重なる位置に薄膜トランジスタや蓄積容量を配置できるため、容量面積を大きくとることができる。
【００１２】
本発明においては、前記薄膜トランジスタがＮチャネル薄膜トランジスタとＰチャネル薄膜トランジスタの双方を含み、前記画素電極に接続されるスイッチング素子が、前記Ｎチャネル薄膜トランジスタと前記Ｐチャネル薄膜トランジスタとからなる相補型薄膜トランジスタである構成としても良い。
この構成によれば、駆動速度の高速化と低消費電力化を実現でき、電気光学装置としての表示性能をより一層向上できる。
【００１３】
また、上記課題を解決するために、本発明に係る電子機器は、上記の電気光学装置を光源からの光を変調するライトバルブとして備えることを特徴とする。
係る構成により、表示性能が向上した電子機器を安価で得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、電気光学装置の一例である駆動回路内蔵型のアクティブマトリクス型の反射型液晶装置を例にとり、図を参照しつつ説明する。なお、以下の説明で用いる図では、各層や各部材を図上で確認可能な程度の大きさとするため、これらの縮尺等を実際のものとは異なるように表している。
【００１５】
まず、図１〜図４を用いて、反射型液晶装置の概要を述べる。図１は、反射型液晶装置の画像表示領域５００を構成する、マトリクス状に形成された複数の画素における各種素子、配線等の等価回路図であり、図２は画素部分のみを抜き出した等価回路図である。図３、図４は反射型液晶装置の全体構成を示す図である。図３は、反射型液晶装置用基板(以下、「基板」と称する)１０を、その上層に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図４は、対向基板２０を含めて示す図３のＡ−Ａ’断面図である。
【００１６】
図１に示すように、画像表示領域５００は複数の画素５０１から構成され、各画素５０１は、画素電極１０８および画素電極１０８を制御するためのスイッチング素子１００、および蓄積容量１０３等からなり、画像信号が供給されるデータ線１０４がスイッチング素子１００のソース領域(図５参照)に電気的に接続されている。また、蓄積容量１０３および液晶層１０９は共通電位線に接続されている。後述するように、本実施形態では、ＰチャネルＴＦＴとＮチャネルＴＦＴからなる相補型（ＣＭＯＳ型）ＴＦＴをスイッチング素子１００に用いているが、図１においては図の簡略化のために１つのＴＦＴの記号で等価回路を表している。
【００１７】
スイッチング素子１００は、ＮチャネルＴＦＴ１００ＮとＰチャネルＴＦＴ１００Ｐとを有する相補型ＴＦＴであり、蓄積容量１０３および液晶容量（液晶層）１０９に接続されている。また、ＮチャネルＴＦＴ１００Ｎ、ＰチャネルＴＦＴ１００Ｐは、各々、走査線１０２Ｎ、１０２Ｐに接続されている。各走査線１０２Ｎ、１０２Ｐは、後述する走査線駆動回路(図３参照)内のシフトレジスタから供給される走査信号をＮチャネルＴＦＴ１００Ｎ、ＰチャネルＴＦＴ１００Ｐのゲート電極に印加して、これらＴＦＴ１００Ｎ，１００ＰをＯＮ／ＯＦＦ動作させることができる。画素電極１０８はＴＦＴ１００Ｎ，１００Ｐのドレイン領域(図５参照)に電気的に接続されており、ＴＦＴ１００Ｎ，１００ＰがＯＦＦの期間内にデータ線１０４から供給される画像信号が液晶層１０９(図４参照)に書き込まれる。
【００１８】
液晶層１０９に書き込まれた画像信号は、後述する対向基板２０(図４参照)に形成された対向電極１１０(図４参照)との間で一定期間保持される。液晶層１０９は印加される電圧レベルにより分子集合の配向や秩序が変化することにより、外部から照射される光を変調し、階調表示できる。そして、かかる画素５０１を画像表示領域内５００にマトリクス状に形成することで、画像の形成が可能となる。
【００１９】
ここで、画素電極１０８と対向電極１１０との間に形成される液晶容量と並列に蓄積容量１０３を付加している。蓄積容量１０３は、容量線１０６からなる一方の電極と、スイッチング素子１００のドレイン領域１００Ｄに導通する他方の電極と、これら電極間に挟持された絶縁膜とから構成されている。
【００２０】
図３において、アクティブマトリクス基板１０の上には、シール材１２８がその縁に沿って設けられており、その内側に並行して遮光材料からなる枠状の遮光膜１３０が設けられている。遮光膜１３０で囲まれる方形の領域が画像表示領域５００である。
【００２１】
アクティブマトリクス基板１０の残る一辺には、画像表示領域５００の両側に設けられた２つの走査線駆動回路１２２の間を接続するための複数の接続配線１３２が設けられている。対向基板２０のコーナー部の少なくとも１箇所においては、アクティブマトリクス基板１０と対向基板２０との間で電気的導通をとるための導通材１３４が設けられている。
【００２２】
図４において、アクティブマトリクス基板１０の対向面には、図３に示したシール材１２８と略同一の輪郭を持つ対向基板２０がシール材１２８により固着されている。アクティブマトリクス基板１０上には画素電極１０８がマトリクス状に形成されており、対向基板２０上には画像表示領域５００の略全面に対向電極１１０が形成されている。画素電極１０、対向電極１１０はともに配向膜１１２に被われており、液晶層１０９は、アクティブマトリクス基板１０とシール材１２８と対向基板２０とで形成される空間内に、配向膜１１２に挟持される形で充填されている。画素電極１０８はＡＬ等の反射率の高い金属膜で形成されており、反射膜として機能する。また、対向電極１１０はＩＴＯ（Indium Tin Oxide）等の透明導電性材料で形成されている。なお、透過型液晶装置を構成する場合には、画素電極１０８もＩＴＯ等の透明導電性材料で形成すればよい。
【００２３】
マトリクス状に形成された画素電極１０８により、当該画素が占める領域ごとに液晶層１０９の状態が変化して、図示しない光源から照射される光を変調できる。したがって、反射型液晶装置は視認側の基板から入射する均一な光を変調した後、これを画像光として再度視認側の基板から出射する。
【００２４】
（画素構造）
図５は、本実施形態にかかる反射型液晶装置を構成するスイッチング素子１００（ＰチャネルＴＦＴ１００Ｐ）を、走査線１０２およびデータ線１０４と共に示す平面図である。図６は図５のＰ−Ｑ−Ｒ−Ｓ−Ｔ線における概略断面図である。図７は、従来のスイッチング素子１０００の一例を、走査線１０２およびデータ線１０４と共に示す平面図である。図８は図７のＰ´−Ｑ´−Ｒ´−Ｓ´線における概略断面図である。図９は第１ドレイン電極４０２を最上層とした際のスイッチング素子１００を第１ドレイン電極４０２側からみた平面図である。図１０は、図５に示したスイッチング素子１００のＰ−Ｑ−Ｒ−Ｓ線断面における要部拡大図である。図１１はＳ−Ｔ−Ｕ線断面における要部拡大図である。図１２はＸ−Ｙ線断面における要部拡大図である。なお、いずれの図においても、アクティブマトリクス基板のみを示し、画素電極１０８よりも上層の配向膜１１２、液晶層１０９、対向基板２０等は図示を省略している。
したがって、断面図においては、スイッチング素子を構成する２つのＴＦＴのうち、一方のＴＦＴのみを図示するが、他方のＴＦＴも同様の構成である。
【００２５】
本実施形態のＴＦＴ１００Ｐは、図６に示したように、遮光膜１３０と下地絶縁層１１とが順次積層された基板１０上に形成された多結晶シリコン層を有しており、チャネル領域１００Ｃ、ソース領域１００Ｓ、ドレイン領域１００Ｄ、ゲート絶縁膜１２およびゲート電極１３を有している。ＴＦＴ１００Ｐを構成する多結晶シリコン層は、例えばＣＶＤ法で形成したアモルファスシリコン膜をアニーリングで溶融再結晶化させた後、各領域に対して不純物をドーピングしたものであり、その膜厚は略４０ｎｍである。遮光膜１３０は膜厚略２００ｎｍのタングステンシリサイド（ＷＳｉ）からなる。ゲート絶縁膜１２と下地絶縁層１１はいずれも酸化シリコン膜からなり、膜厚はそれぞれ略８０ｎｍ、略４００〜６００ｎｍである。
【００２６】
ＴＦＴ１００Ｐの上層には、第１層間絶縁膜２２１（特許請求の範囲の「第１の層間絶縁膜」に相当）を介して蓄積容量１０３が積層されている。蓄積容量１０３は、略同一形状の下部電極３０２と上部電極３０３と、これらの電極に挟持された誘電体層３０４とからなる。下部電極３０２は膜厚略１００ｎｍの多結晶シリコンからなり、上部電極３０３はＴｉＮ（チタンナイトライド）５０ｎｍ、Ａｌ１５０ｎｍ、ＴｉＮ１００ｎｍの３層からなる。
【００２７】
上部電極３０３は図１，図２の等価回路図で示した容量線１０６であり、対向電極１１０と同電位になっている。下部電極３０２の一部は中継電極層６００として延設され、第３コンタクトホール５５３を介して第１ドレイン電極４０２（特許請求の範囲の「ドレイン電極」に相当）と接続されている。この第１ドレイン電極４０２は、蓄積容量１０３の下部電極３０２をドレイン領域１００Ｄと電気的に接続するための中継配線であり、アルミニウム等の低抵抗金属からなり、走査線１０２と同一層で同一工程にて形成される。下部電極３０１および中継電極層６００は膜厚略１００ｎｍの不純物が導入された多結晶シリコンからなり、第１層間絶縁膜２２１は膜厚略４００ｎｍの酸化シリコン膜からなる。
【００２８】
第１層間絶縁膜２２１と中継電極層６００の上面は、第２層間絶縁膜２２２と第３層間絶縁膜２２３（特許請求の範囲の「第２の層間絶縁膜」に相当）とによって被覆されており、さらにその上層に第１ドレイン電極４０２が形成されている。上述したように、第１ドレイン電極４０２は走査線１０２と同層である。また、後述の第１コンタクトホール５５１（特許請求の範囲の「第１のコンタクトホール」に相当）を介してソース領域１００Ｓと電気的に接続されるソース電極４０３が、走査線１０２と同層で形成されている。さらに、ソース電極４０３の上層には第４層間絶縁層２２４が形成され、第４層間絶縁層２２４上にデータ線１０４が形成されている。データ線１０４は第６コンタクトホール５５６を介してソース電極４０３と電気的に接続されている。ソース領域１００Ｓ上には第３層間絶縁膜２２３、第２層間絶縁膜２２２、第１層間絶縁膜２２１を貫通する第１コンタクトホール５５１が形成され、ドレイン領域１００Ｄ上には第３層間絶縁膜２２３、第２層間絶縁膜２２２、第１層間絶縁膜２２１を貫通する第２コンタクトホール５５２（特許請求の範囲の「第２のコンタクトホール」に相当）が形成されている。また、中継電極層６００上には第３層間絶縁膜２２３、第２層間絶縁膜２２２を貫通する第３コンタクトホール５５３が形成されている。これらのコンタクトホール５５１、５５２、５５３等のパターニングは、いずれもフォトリソグラフィーにより行われている。なお、以下の文において特に記載しない限り、各種電極、配線層およびコンタクトホールの形成等のパターニングはフォトリソグラフィーにより行うものとする。また、各層間絶縁膜は酸化シリコンから構成されている。
【００２９】
第１ドレイン電極４０２の上層には第４層間絶縁層２２４が形成され、第４層間絶縁層２２４上に第２ドレイン電極４０４が形成されている。第２ドレイン電極４０４上およびデータ線１０４上には第５層間絶縁層２２５が積層されており、第５層間絶縁層２２５上に画素電極１０８が形成されている。第１ドレイン電極４０２の一部は中継電極層６００を覆うように、中継電極層６００と略同一方向に延設されており、第３コンタクトホール５５３によって、中継電極層６００と電気的に接続されているとともに、第４コンタクトホール５５４を介して上層に位置する第２ドレイン電極４０４と電気的に接続されている。すなわち、第１ドレイン電極４０２は、ドレイン領域１００Ｄと蓄積容量１０３の下部電極３０２とを電気的に接続する中継層として機能すると同時に、ドレイン領域１００Ｄと第２ドレイン電極４０４、ひいては画素電極１０８を電気的に接続する中継層としても機能する。第２ドレイン電極４０４は、第１ドレイン電極４０２と画素電極１０８を電気的に接続する中継層として機能する。
【００３０】
言い換えると、第２ドレイン電極４０４は、第５コンタクトホール５５５を介して画素電極１０８と電気的に接続されている。つまり、画素電極１０８は、第５コンタクトホール５５５、第４コンタクトホール５５４、第２コンタクトホール５５２を経由してＴＦＴ１００Ｐのドレイン領域１００Ｄに電気的に接続されている。その一方、画素電極１０８は、第５コンタクトホール５５５、第４コンタクトホール５５４、第３コンタクトホール５５３を介して中継電極層６００に接続されており、中継電極層６００を介して蓄積容量１０３の下部電極３０２に電気的に接続されている。
【００３１】
以下、図７および図８を参照して、従来の液晶装置の画素電極とドレイン領域との接続構造について説明する。なお、図７および図８における各部材に付した符号は、図５および図６に示した本実施形態のものと同一部材には同一符号を付しており、各部材についての説明は省略する。
【００３２】
図７および図８に示した従来の液晶装置においては、第２ドレイン電極４０４と蓄積容量１０３の下部電極３０２（中継電極層６００）とを電気的に接続する目的で、第１ドレイン電極４０２が形成され、第３コンタクトホール５５３を介して第１ドレイン電極４０２と中継電極層６００とが電気的に接続され、第４コンタクトホール５５４を介して第２ドレイン電極４０４と第１ドレイン電極４０２とが電気的に接続されている。一方、ドレイン領域１００Ｄと蓄積容量１０３の下部電極３０２（中継電極層６００）とを電気的に接続する目的で、第１層間絶縁膜２２１およびゲート絶縁膜１２を貫通する第７コンタクトホール５５７が形成されている。そして、第７コンタクトホール５５７を介してドレイン領域１００Ｄと下部電極３０２とが電気的に接続されている。
【００３３】
本実施形態の反射型液晶装置と従来の液晶装置とを比較した際に異なる点は、本実施形態の反射型液晶装置は従来の液晶装置の第７コンタクトホール５５７が存在しない点である。すなわち、ドレイン領域１００Ｄは蓄積容量１０３の下部電極３０２および画素電極１０８と電気的に接続する必要があるが、従来の液晶装置では、第７コンタクトホール５５７を介して下部電極３０２とドレイン領域１００Ｄとを接続する一方、下部電極３０２、第３コンタクトホール５５３、第１ドレイン電極４０２、第４コンタクトホール５５４、第２ドレイン電極４０４、第５コンタクトホール５５５を経てドレイン領域１００Ｄと画素電極１０８とを接続していた。これに対し、本実施形態の反射型液晶装置では、第３コンタクトホール５５３、第１ドレイン電極４０２、第２コンタクトホール５５２を介して下部電極３０２（中継電極層６００）とドレイン領域１００Ｄとを接続する一方、第２コンタクトホール５５２、第１ドレイン電極４０２、第４コンタクトホール５５４、第２ドレイン電極４０４、第５コンタクトホール５５５を経てドレイン領域１００Ｄと画素電極１０８とを接続している。
【００３４】
図７、図８に示したように、従来の液晶装置においては、ドレイン領域１００Ｄと下部電極３０２との接続用の第７コンタクトホール５５７が必要であった。ところが、第７コンタクトホール５５７は、第１層間絶縁膜２２１とゲート絶縁膜１２とを貫通するものであり、第７コンタクトホール５５７の形成は他のコンタクトホール形成と同時に行えるものではない。そのため、第７コンタクトホール形成用に独自のフォトリソグラフィー工程、独自のフォトマスクが必要であり、その分の製造コストがかかっていた。
【００３５】
これに対して、本実施形態の反射型液晶装置の場合、第７コンタクトホール５５７が不要となる代わりに、従来の液晶装置にないコンタクトホールとして、第１ドレイン電極４０２とドレイン領域１００Ｄとを直接接続する第２コンタクトホール５５２が必要となる。ところが、第２コンタクトホール５５２は、第３層間絶縁膜２２３と第２層間絶縁膜２２２と第１層間絶縁膜２２１とゲート絶縁膜１２とを貫通するものであり、ソース領域１００Ｓとソース電極４０３との接続用の第１コンタクトホール５５１と同一の構造である。第１コンタクトホール５５１は従来の液晶装置から存在しており、第２コンタクトホール５５２は第１コンタクトホール５５１と同時に形成できる。そのため、第２コンタクトホール５５２を形成するための独自のフォトリソグラフィー工程、独自のフォトマスクは必要ない。このようにして、本実施形態の反射型液晶装置によれば、従来の液晶装置に比べて製造コストを低減することができる。
【００３６】
さらに、本実施形態の反射型液晶装置は、画素５０１のスイッチング素子１００としてＣＭＯＳ型ＴＦＴを採用することにより、高速動作が可能で低電圧駆動に適したＮチャネルＴＦＴ１００Ｎと、高電圧駆動に適したＰチャネルＴＦＴ１００Ｐとの両方を組み合わせて使用することになる。これにより、互いの特徴を補い、保持容量に電圧を書き込む際の動作速度をより一層と高めることができる。
【００３７】
また、本実施形態の反射型液晶装置は、フォトマスクが１枚削減できる一方、蓄積容量面積が従来に比べて小さくなるという特徴がある。しかしながら、本実施形態の液晶装置は、反射型液晶装置であるので、画素電極と平面的に重なる位置にＴＦＴや蓄積容量を配置することができ、容量面積を大きくとることができる。また、ＮチャネルＴＦＴとＰチャネルＴＦＴの２つのＴＦＴを配置するのに十分な面積を確保できる。また、デジタル駆動はアナログ駆動と比べて電圧保持時間が短くて済むため、蓄積容量が小さくて良い。そのため、本実施形態の液晶装置は、アナログ駆動よりもデジタル駆動に好適な構造であると言うことができる。デジタル駆動の採用により表示品質の向上を図ることができる。
【００３８】
（電子機器）
次に、上述した電気光学装置としての液晶装置をライトバルブとして用いた、電子機器としての投射型のプロジェクタについて説明する。
図１３に示すように、プロジェクタ１１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から出射された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに入射される。
【００３９】
液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度屈折する一方、Ｇの光が直進する。したがって各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投射される。
【００４０】
ここで液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、および１１１０Ｂによる表示像に対して左右反転することが必要となる。液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂにはダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００４１】
なお、本発明は上述の実施形態で説明した反射型液晶装置以外にも、透過型液晶装置、プラズマディスプレイ、電界放出型ディスプレイ、有機ＥＬディスプレイ、デジタルマイクロミラーデバイス、電気泳動装置等にも適用可能である。
【００４２】
また、本発明は、上述した実施形態に限定されるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、および当該電気光学装置を備える電子機器も本発明の技術的範囲に含まれるものである。例えば上記実施形態では、蓄積容量の上部電極側を容量線とし、下部電極側をＴＦＴのドレイン領域と接続する構成としたが、これとは逆に、下部電極側を容量線とし、上部電極側をＴＦＴのドレイン領域と接続する構成としても良い。
【図面の簡単な説明】
【００４３】
【図１】液晶装置の画像表示領域を構成する画素の等価回路図。
【図２】液晶装置の画素の等価回路図。
【図３】液晶装置の全体構成を示す図。
【図４】液晶装置の全体構成を示す図
【図５】本発明の実施形態にかかる液晶装置を構成するＴＦＴを、走査線とデータ線と共に示す平面図。
【図６】本実施形態のＴＦＴの概略断面図。
【図７】従来のＴＦＴの一例を走査線およびデータ線と共に示す平面図。
【図８】従来のＴＦＴの概略断面図。
【図９】本実施形態のＴＦＴを走査線とデータ線と共に示す平面図。
【図１０】本実施形態のＴＦＴの要部拡大断面図。
【図１１】本実施形態のＴＦＴの要部拡大図。
【図１２】本実施形態のＴＦＴの要部拡大図
【図１３】電子機器としての投射型のプロジェクタについて説明する図。
【符号の説明】
【００４４】
１０…アクティブマトリクス基板、１００Ｐ、１００Ｎ…ＴＦＴ（半導体装置）、１０２…走査線、１０３…蓄積容量、１０４…データ線、１００Ｓ…ソース領域、１００Ｄ…ドレイン領域、４０２…第１ドレイン電極、４０３…ソース電極、４０４…第２ドレイン電極、５５１…第１コンタクトホール、５５２…第２コンタクトホール、１１００…プロジェクタ、Ｂ…液晶パネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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