(57)【要約】【課題】記憶部から情報を読み出した後は、記憶部を介するリーク電流の電流経路を遮断することにより、記憶部からの情報の読み出し動作後の動作状態において記憶部を介するリーク電流を抑止することで、消費電流の低減を図ること。【解決手段】  抵抗値の変化により情報が保持される記憶部から情報を読み出すに当たり、第１スイッチは記憶部との間で電流経路を構成して、記憶部が保持している情報に応じて記憶部との間で電流の供給を制御する。第２スイッチは電流経路に介在して備えられ、記憶部からの情報の読み出し動作の後、第１制御信号による指令に応じて第１スイッチに対して相補的なオンオフ状態で動作する。これにより、記憶部を介して流れるリーク電流を抑止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗値の変化により情報を保持する記憶部と、
前記記憶部に接続され、前記記憶部が保持している前記情報に応じて前記記憶部との間の電流経路における電流の供給を制御する第１スイッチと、
前記電流経路に介在し、前記記憶部から前記情報を読み出した場合に、第１制御信号による指令に応じて前記第１スイッチに対して相補的なオンオフ状態で動作して、前記前記電流経路における電流の供給を制御する第２スイッチとを備えることを特徴とする半導体装置。
【請求項２】
前記記憶部は、抵抗値の大きさが異なる２つの状態に応じて前記情報を保持し、
前記第１スイッチは、前記記憶部から前記情報を読み出した場合に、前記記憶部の抵抗値に対して相補的なオンオフ状態で動作することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２スイッチは、前記電流経路において前記記憶部と前記第１スイッチとの間に介在し、前記第１スイッチと前記第２スイッチとの接続点から前記情報が読み出されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記接続点に接続されるバッファ回路を備え、
前記バッファ回路と前記第１スイッチとで、読み出された前記情報がラッチされることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２スイッチは、前記記憶部からの前記情報の読み出しから前記第１制御信号による指令までの間、オン状態とされることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の半導体装置。
【請求項６】
前記記憶部からの前記情報の読み出しに先立ち、第２制御信号による指令に応じて、前記第１スイッチはオン状態とされ、前記第２スイッチはオフ状態とされることを特徴とする請求項１乃至５の少なくとも何れか１項に記載の半導体装置。
【請求項７】
前記第１スイッチに並列に接続され、前記第２制御信号による指令に応じてオン状態とされ、前記記憶部からの前記情報の読み出し以後はオフ状態とされる第３スイッチを備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
抵抗値の変化により情報を保持する記憶部から前記情報を読み出す場合に、前記情報の読み出しに先立ち、前記記憶部からの前記情報の読み出し経路を遮断し、
前記情報の出力端子をプリチャージし、
前記プリチャージの後、前記読み出し経路を接続して前記出力端子に前記情報を読み出し、
前記出力端子に読みだされた前記情報と前記プリチャージのレベルと比較し、
前記比較結果に応じて、前記読み出し経路を遮断することを有することを特徴とする半導体装置の制御方法。
【請求項９】
抵抗値の変化により情報を保持する記憶部と、
前記記憶部に接続され、前記記憶部が保持している前記情報に応じて前記記憶部との間の電流経路における電流の供給を制御する第１スイッチと、
前記電流経路に介在し、前記記憶部から前記情報を読み出した場合に、第１制御信号による指令に応じて前記第１スイッチに対して相補的なオンオフ状態で動作して、前記前記電流経路における電流の供給を制御する第２スイッチと、
前記記憶部から読み出した情報に基づいて動作する回路とを備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置およびその制御方法、並びに電子機器に関するものである。
【背景技術】
【０００２】
ヒューズ素子から読み出されたデータ信号はインバータ等で構成されるバッファ回路に入力され、バッファ回路から出力される出力信号はバッファ回路の入力端に接続されているラッチ回路に帰還されて、出力信号がラッチされることが開示されている（例えば、特許文献１、２）。
【０００３】
ヒューズ素子は、端子間に電流を流す等の電気的なストレスにより、端子間を接続している電流経路が切断されるものが知られている。電流等の電気的なストレスにより発生するジュール熱等を利用して端子間の電流経路を構成する低抵抗部材を焼くのである。この処理は一般的にヒューズブローと称される。ヒューズ素子の端子間は、ヒューズブローする前の状態では低抵抗であるところ、ヒューズブローにより高抵抗に変化する。これにより、ヒューズ素子にデータが記憶される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−８２２９６号公報
【特許文献２】特開２００４−２４６９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的なストレスを加えることで端子間を接続する低抵抗部材が完全に焼き切れ端子間が切断された状態、すなわち端子間の抵抗値が無限大になる状態が好ましい。しかしながら、実使用上は必ずしも完全に切断できない場合がある。この場合には、高抵抗値で端子間が接続された状態となっている。
【０００６】
ヒューズ素子が高抵抗状態に留まる場合、電源電圧からラッチ回路およびヒューズ素子を介して接地電位に至る電流経路が形成され、この経路にリーク電流が流れ続けてしまう。ヒューズ素子からのデータの読み出し動作後は電源電圧が供給されている限りリーク電流は流れ続ける。消費電流の増大を招来する。
【課題を解決するための手段】
【０００７】
開示の半導体装置および電子機器は、抵抗値の変化により情報を保持する記憶部と、記憶部との間で電流経路を構成し、記憶部が保持している情報に応じて記憶部との間で電流の供給を制御する第１スイッチと、電流経路に介在し、記憶部からの情報の読み出しの後、第１制御信号による指令に応じて第１スイッチに対して相補的なオンオフ状態で動作して、記憶部へのとの間で電流の供給を制御する第２スイッチとを備える。
【発明の効果】
【０００８】
開示の半導体装置およびその制御方法、並びに電子機器によれば、記憶部から情報を読み出した後は、第１スイッチから記憶部を介して流れるリーク電流を抑止することができ、記憶部からの情報読み出し動作後の動作状態において消費電流が低減する。
【図面の簡単な説明】
【０００９】
【図１】実施形態の装置において、ヒューズ素子からのデータ読み出し動作に係る回路図である。
【図２】論理回路の具体例である。
【図３】ヒューズ素子からのデータ読み出し時の信号波形である。
【図４】ヒューズ素子からのデータ読み出し時の動作状態を示す状態表である。
【発明を実施するための形態】
【００１０】
図１を参照し、実施形態の装置１の構成について説明する。
【００１１】
クロック信号（ＣＫ）とリセット信号（ＲＳＴ）とが、読み出し簡易化回路２に入力される。リセット信号（ＲＳＴ）は、電源が投入された際、ＰＯＲ回路（不図示）により１度だけ発生するパルス信号である。読み出し簡易化回路２は、リセット信号（ＲＳＴ）により電源投入時に初期化される。読み出し簡易化回路２は、データ読み出し信号（ＳＥＮＣＥ）と読み出し可能信号（ＥＮ）を出力する。
【００１２】
データ読み出し信号（ＳＥＮＣＥ）は、ＰＭＯＳトランジスタＭＰ１と論理回路ＬＯＧＩＣの入力端子Ｎ３とに入力される。ＰＭＯＳトランジスタＭＰ１のソース端子には電源電圧（ＶＤＤ）が入力されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子、ＮＭＯＳトランジスタＭＮ１のドレイン端子、ＰＭＯＳトランジスタＭＰ２のドレイン端子、及びバッファＢＦの入力端子はそれぞれ接続されており、接続点がノードＡである。
【００１３】
ＮＭＯＳトランジスタＭＮ１のソース端子はヒューズ素子ＦＵの一端子に接続されている。ヒューズ素子ＦＵの他端子は接地されている。ヒューズ素子ＦＵは、記憶する情報に応じて切断状態あるいは非切断状態の何れかに設定される。切断されると、ヒューズ素子ＦＵの端子間は原則的にオープン状態となり、無限の抵抗値になる。しかしながら、切断状態はこれに限定されるものではない。端子間が完全なオープン状態には至らず高抵抗で接続されている場合もある。また、非切断状態にあるヒューズ素子ＦＵについては、端子間は低抵抗値で結線された状態となっている。また、ＰＭＯＳトランジスタＭＰ２のソース端子には電源電圧（ＶＤＤ）が入力されている。
【００１４】
バッファＢＦの出力端子は、ＰＭＯＳトランジスタＭＰ３のゲート端子及びＮＭＯＳトランジスタＭＮ３のゲート端子に接続されている。ＰＭＯＳトランジスタＭＰ３のソース端子には電源電圧（ＶＤＤ）が入力されている。ＮＭＯＳトランジスタＭＮ３のソース端子は接地されている。ＰＭＯＳトランジスタＭＰ３のドレイン端子及びＮＭＯＳトランジスタＭＮ３のドレイン端子は互いに接続されており、ＰＭＯＳトランジスタＭＰ４のゲート端子及びＮＭＯＳトランジスタＭＮ４のゲート端子、ＰＭＯＳトランジスタＭＰ２のゲート端子、及び論理回路ＬＯＧＩＣの入力端子Ｎ１に接続されている。ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３はインバータゲートを構成している。ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３で構成されるインバータゲートの出力信号がＰＭＯＳトランジスタＭＰ２のゲート端子に帰還されている。この接続点が帰還ノードＦＢである。ＰＭＯＳトランジスタＭＰ４のソース端子には電源電圧（ＶＤＤ）が入力されている。ＮＭＯＳトランジスタＭＮ４のソース端子は接地されている。ＰＭＯＳトランジスタＭＰ４のドレイン端子とＮＭＯＳトランジスタＭＮ４のドレイン端子とは接続されておりインバータゲートを構成している。ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４で構成されるインバータゲートの出力点から出力電圧（ＦＯ）が出力される。
【００１５】
読み出し可能端子ＥＮは、論理回路ＬＯＧＩＣの入力端子Ｎ２に接続されている。論理回路ＬＯＧＩＣの出力端子Ｏ１はＮＭＯＳトランジスタＭＮ１のゲート端子に接続されている。
【００１６】
図２を参照し、論理回路ＬＯＧＩＣの構成について説明する。
【００１７】
論理回路ＬＯＧＩＣの入力端子Ｎ１は論理和回路ＯＲの一入力端子である。論理回路ＬＯＧＩＣの入力端子Ｎ２は論理和回路ＯＲの他入力端子である。論理和回路ＯＲの出力端子は論理積回路ＡＮＤの一入力端子に接続されている。論理積回路ＡＮＤの他入力端子は論理回路ＬＯＧＩＣの入力端子Ｎ３である。論理積回路ＡＮＤの出力端子は論理回路ＬＯＧＩＣの出力端子Ｏ１である。
【００１８】
図３、図４を参照し、実施形態の作用について説明する。
【００１９】
装置１は、ヒューズ素子ＦＵから情報を読み出す前にプリチャージをする。ここでのプリチャージとは、ノードＡを電源電圧ＶＤＤに充電することである。以下、プリチャージにおける装置１の作用を説明する。
【００２０】
パルス信号であるリセット信号（ＲＳＴ）がハイレベル状態で読み出し簡易化回路２に入力される（図３のＴ１）。これにより、読み出し簡易化回路２は、データ読み出し信号（ＳＥＮＣＥ）をローレベル、読み出し可能信号（ＥＮ）をハイレベルで出力する。データ読み出し信号（ＳＥＮＣＥ）がローレベルになると、ＰＭＯＳトランジスタＭＰ１はオンする。また、データ読み出し信号（ＳＥＮＣＥ）は、論理回路ＬＯＧＩＣの入力端子Ｎ３に入力されるので、論理和回路ＯＲから出力され論理積回路ＡＮＤの一入力端子に入力される電圧レベルがどのような状態であっても論理回路ＬＯＧＩＣ出力端子Ｏ１からはローレベル信号が出力される。ローレベル信号がＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１はオフする。ＰＭＯＳトランジスタＭＰ１がオン、ＮＭＯＳトランジスタＭＮ１がオフすることで、ノードＡは電源電圧ＶＤＤに充電される。これにより、ノードＡの電圧（Ａ）レベルはハイレベルになる。
【００２１】
ハイレベルのノードＡの電圧（Ａ）は、バッファＢＦを介してＰＭＯＳトランジスタＭＰ３をオフし、ＮＭＯＳトランジスタＭＮ３をオンする。これにより帰還ノードＦＢの電圧（ＦＢ）はローレベルに遷移する。帰還ノードＦＢの電圧（ＦＢ）がローレベルに遷移すると、ＰＭＯＳトランジスタＭＰ２がオンする。これにより、ノードＡの電圧（Ａ）は、ＰＭＯＳトランジスタＭＰ１に加えてＰＭＯＳトランジスタＭＰ２により電源電圧ＶＤＤに接続され、ノードＡの電圧（Ａ）はハイレベルが維持される。また、ＰＭＯＳトランジスタＭＰ４がオン、ＮＭＯＳトランジスタＭＮ４がオフする。これにより、出力電圧（ＦＯ）がハイレベルに遷移する。
【００２２】
プリチャージの後には読み出し動作が行われる。ここで、読み出し動作とは、ヒューズ素子ＦＵの切断・非切断により記憶されている情報を出力電圧（ＦＯ）に論理レベルで出力することである。これにより、装置１において情報が利用可能となる。ＰＯＲ回路（不図示）が出力する電源投入時のリセット信号（ＲＳＴ）によりプリチャージされた後、読み出し動作を行うことで、装置１の電源投入に際して、ヒューズ素子ＦＵから各種の情報が読みだされて、内部動作条件が設定、調整される。ここで、内部動作条件とは、例えば、基準電圧値、発振周波数値などである。個体ごとに異なる値を有する可能性のあるこれらの動作条件は、ヒューズ素子ＦＵから読みだされた情報によって目標値に調整される。以下、読み出し動作における装置１の作用を説明する。
【００２３】
クロック信号（ＣＫ）のハイレベル遷移が読み出し簡易化回路２に入力される（図３のＴ２）。これにより、読み出し簡易化回路２は、データ読み出し信号（ＳＥＮＣＥ）をハイレベルに遷移する。データ読み出し信号（ＳＥＮＣＥ）がハイレベルに遷移すると、ＰＭＯＳトランジスタＭＰ１がオフする。また、論理回路ＬＯＧＩＣの入力端子Ｎ３にハイレベルのデータ読み出し信号（ＳＥＮＣＥ）が入力される。また、リセット信号（ＲＳＴ）のハイレベル遷移（図３のＴ１）に応じてハイレベルになっている読み出し可能信号（ＥＮ）が論理回路ＬＯＧＩＣの入力端子Ｎ２に入力されている。したがって、論理和回路ＯＲからはハイレベル信号が出力されていて、論理積回路ＡＮＤの一入力端子にハイレベル信号が入力されている。これにより、論理積回路ＡＮＤは何れの入力端子もハイレベルとなり、出力端子Ｏ１からハイレベル信号が出力される。ＮＭＯＳトランジスタＭＮ１のゲート端子にハイレベル信号が印加されＮＭＯＳトランジスタＭＮ１はオンする。
【００２４】
ヒューズ素子ＦＵが切断されていない場合（非切断）には、ノードＡはＮＭＯＳトランジスタＭＮ１及びヒューズ素子ＦＵを介して接地電位に接続されるため、ノードＡの電圧（Ａ）はローレベルに遷移する。ノードＡの電圧（Ａ）は、バッファＢＦを介してＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３のゲート端子にローレベルを印加するので、ＰＭＯＳトランジスタＭＰ３はオンし、ＮＭＯＳトランジスタＭＮ３はオフする。これにより、帰還ノードＦＢの電圧（ＦＢ）はハイレベルに遷移する。帰還ノードＦＢの電圧（ＦＢ）がハイレベルに遷移すると、ＰＭＯＳトランジスタＭＰ２がオフする。これにより、ノードＡは電源電圧ＶＤＤから切り離される。ＰＭＯＳトランジスタＭＰ２がオフしている時において、ＰＭＯＳトランジスタＭＰ１はオフしているからである。一方、ノードＡは、ＮＭＯＳトランジスタＭＮ１及びヒューズ素子ＦＵを介して接地電位に接続されている。ＰＭＯＳトランジスタＭＰ２のオフにより、ノードＡを介して電源電圧ＶＤＤから接地に至る貫通電流が防止される。また、ＰＭＯＳトランジスタＭＰ４がオフ、ＮＭＯＳトランジスタＭＮ４がオンする。これにより、出力電圧（ＦＯ）がローレベルに遷移する。
【００２５】
ヒューズ素子ＦＵが切断されている場合（切断）には、ノードＡはヒューズ素子ＦＵによって接地電位から切断されていることにより、ノードＡから接地電位に向かう電流は流れない。仮に、ヒューズ素子ＦＵの端子間が完全には切断されていないとすれば、ノードＡは接地電位に有限の抵抗値で接続されていることになる。しかしながら、この場合であっても、プリチャージによってＰＭＯＳトランジスタＭＰ２がオンしている。ＰＭＯＳトランジスタＭＰ２のオン抵抗値はヒューズ素子ＦＵの切断状態における有限の抵抗値より小さいことにより、ノードＡの電圧（Ａ）はプリチャージ時から継続して、ハイレベルに維持される。
【００２６】
ノードＡの電圧（Ａ）がハイレベルに維持されることにより、ノードＡの電圧（Ａ）は、バッファＢＦを介してＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３のゲート端子に、プリチャージ時から継続してハイレベルを印加し続ける。ＰＭＯＳトランジスタＭＰ３はオフを、ＮＭＯＳトランジスタＭＮ３はオンを維持する。帰還ノードＦＢの電圧（ＦＢ）はローレベルを維持する。ＰＭＯＳトランジスタＭＰ２はオンを維持する。
【００２７】
また、帰還ノードＦＢの電圧（ＦＢ）がローレベルを維持することにより、ＰＭＯＳトランジスタＭＰ４はオンを、ＮＭＯＳトランジスタＭＮ４はオフを維持する。これにより、出力電圧（ＦＯ）はハイレベルを維持する。
【００２８】
ノードＡの電圧（Ａ）が帰還ノードＦＢを介してノードＡに帰還され、ノードＡの電圧（Ａ）の電圧レベルが維持される。
【００２９】
このように読み出し動作を行った後、読み出し動作後のデータ保持が行われる。ここで、読み出し動作後のデータ保持とは、読み出し動作によって決められたノードＡの電圧（Ａ）レベルを維持することである。ノードＡの電圧（Ａ）がハイレベルの場合には、ノードＡを電源電圧ＶＤＤと接続し接地電位と切断することによって、ノードＡの電圧（Ａ）のレベルがハイレベルに維持される。また、ノードＡの電圧（Ａ）がローレベルの場合には、ノードＡを電源電圧ＶＤＤから切断し接地電位への接続を維持することによって、ノードＡの電圧（Ａ）レベルがローレベルに維持される。以下、読み出し動作後のデータ保持における装置１の作用について説明する。
【００３０】
クロック信号（ＣＫ）のハイレベル遷移が読み出し簡易化回路２に入力される（図３のＴ３）。これにより、読み出し可能信号（ＥＮ）はローレベルに遷移する。読み出し可能信号（ＥＮ）のローレベル遷移は、論理回路ＬＯＧＩＣの入力端子Ｎ２に入力される。
【００３１】
ヒューズ素子ＦＵが切断されていない場合（非切断）には、読み出し動作によって、帰還ノードＦＢの電圧（ＦＢ）はハイレベルに遷移しているため、論理回路ＬＯＧＩＣの入力端子Ｎ１にはハイレベルが入力されている。そのため、論理回路ＬＯＧＩＣの入力端子Ｎ２に入力される電圧レベルがローレベルになっても、論理和回路ＯＲの出力端子からの信号であり、論理積回路ＡＮＤの一入力端子に入力される信号はハイレベルに維持される。読み出し動作によって、データ読み出し信号（ＳＥＮＣＥ）はハイレベルに遷移され、論理回路ＬＯＧＩＣの入力端子Ｎ３にはハイレベルが入力されている。論理積回路ＡＮＤの入力端子に共にハイレベル信号が入力されていることにより、論理回路ＬＯＧＩＣの出力端子Ｏ１からの信号はハイレベルに維持される。これにより、ＮＭＯＳトランジスタＭＮ１のオンは維持される。
【００３２】
読み出し動作によってＰＭＯＳトランジスタＭＰ１、ＭＰ２がオフすることによりノードＡを電源電圧ＶＤＤから切断する状態が維持されることと、ＭＯＳトランジスタＭＮ１のオンが維持されかつヒューズが非切断であることによりノードＡの接地電位への接続が維持されることが相俟って、ノードＡの電圧（Ａ）がローレベルに維持される。
【００３３】
ヒューズ素子ＦＵが切断されている場合（切断）には、読み出し動作によって、帰還ノードＦＢの電圧（ＦＢ）はローレベルに遷移しているため、論理回路ＬＯＧＩＣの入力端子Ｎ１にはローレベルが入力されている。そのため、読み出し可能信号（ＥＮ）のローレベル遷移により論理回路ＬＯＧＩＣの入力端子Ｎ２に入力される電圧レベルがローレベルになると、論理和回路ＯＲの出力端子からの信号であり、論理積回路ＡＮＤの一入力端子に入力される信号がローレベルに遷移する。
【００３４】
読み出し動作によって、データ読み出し信号（ＳＥＮＣＥ）はハイレベルに遷移され、論理回路ＬＯＧＩＣの入力端子Ｎ３にはハイレベルが入力されている。しかし、論理積回路ＡＮＤの一入力端子にローレベル信号が入力されていることにより、論理回路ＬＯＧＩＣの出力端子Ｏ１からはローレベル信号が出力される。このローレベル信号がＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１はオフする。
【００３５】
また読み出し動作によって、ＰＭＯＳトランジスタＭＰ１はオフ、ＰＭＯＳトランジスタＭＰ２はオンしている。これにより、ノードＡを電源電圧ＶＤＤに接続している状態が維持される。また、ＮＭＯＳトランジスタＭＮ１はオフしているため、ノードＡは、ヒューズ素子ＦＵに加え、ＮＭＯＳトランジスタＭＮ１によっても接地電位から切断される。ノードＡの電圧（Ａ）はハイレベルに維持される。この場合、ノードＡは、ＮＭＯＳトランジスタＭＮ１のオフにより接地電位から確実に切り離される。
【００３６】
実施形態の効果について説明する。
【００３７】
背景技術では、ヒューズ素子ＦＵを切断しているが端子間が完全なオープン状態には至らず高抵抗で接続されている場合において、読み出し動作後のデータ保持の際、ヒューズ素子ＦＵを介してノードＡと接地電位とは有限の抵抗値を有する高抵抗状態で接続されている状態となっていた。このため、電源電圧ＶＤＤから、ＰＭＯＳトランジスタＭＰ２を介してノードＡ、更にＮＭＯＳトランジスタＭＮ１及び有限の抵抗値で接続されているヒューズ素子を経て接地電位に至る電流経路が形成された状態となっていた。このため、この電流経路を介してリーク電流が流れ、低消費電流の要請に反する場合があった。
【００３８】
実施形態では、ヒューズ素子ＦＵを切断しているが端子間が完全なオープン状態には至らず有限の抵抗値を有する高抵抗状態で接続されている場合においても、ヒューズ素子ＦＵを介して電源電圧ＶＤＤから接地電位に向かってリーク電流が流れることはない。これは、読み出し動作後のデータ保持状態において、ＮＭＯＳトランジスタＭＮ１がオフすることによる。ＮＭＯＳトランジスタＭＮ１のオフによりリーク電流の電流経路が遮断されるからである。これにより、低消費電力化を図ることができる。ヒューズ素子ＦＵからのデータの読み出し動作は電源電圧ＶＤＤの投入時に行われる。読み出し動作後にデータ保持状態に移行するが、この状態はその後電源電圧ＶＤＤの給電が遮断されるまで継続する。実施形態では、この間に、切断されたヒューズ素子ＦＵが有限の抵抗値を有する場合に流れ続けるリーク電流を抑制する。電源投入後の動作期間中における消費電流を低減することができる。
【００３９】
ここで、特許請求の範囲との対応は以下の通りである。ノードＡの電圧（Ａ）及びデータは、情報の一例である。ヒューズ素子ＦＵは、記憶部の一例である。ＰＭＯＳトランジスタＭＰ２は、第１スイッチの一例である。読み出し可能信号（ＥＮ）は、第１制御信号の一例である。ＮＭＯＳトランジスタＭＮ１は、第２スイッチの一例である。ノードＡは、第１スイッチと第２スイッチとの接続点の一例である。バッファＢＦは、バッファ回路の一例である。データ読み出し信号（ＳＥＮＣＥ）は、第２制御信号の一例である。ＰＭＯＳトランジスタＭＰ１は、第３スイッチの一例である。
【００４０】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。たとえば、実施形態では、ヒューズ素子ＦＵは接地電位に接続されている場合について説明したが、これに限定されるものではない。ヒューズ素子ＦＵの接続・非接続の別に応じて、ノードＡの電圧（Ａ）のレベルが設定される構成であればよい。ヒューズ素子ＦＵとＮＭＯＳトランジスタＭＮ１との接続順序が反対でもよい。また、ヒューズ素子ＦＵが電源電圧ＶＤＤに接続される場合も考えられる。この場合、電源電圧ＶＤＤから接地電位に至るヒューズ素子ＦＵを含む経路において、ＰＭＯSトランジスタＭＰ１、ＭＰ２をＮＭＯＳトランジスタで構成し、ＮＭＯSトランジスタＭＮ１をＰＭＯＳトランジスタで構成し、各々のトランジスタのゲート端子に入力される電圧レベルをハイ／ローレベルを逆転すれば、同様の作用を奏することができる。
【００４１】
上述の実施形態は、記憶部を備えており抵抗値の変化により情報が保持される。記憶部から情報を読み出すに当たり、第１および第２スイッチが備えられている。第１スイッチは記憶部との間で電流経路を構成して、記憶部が保持している情報に応じて記憶部との間で電流の供給を制御する。第２スイッチは電流経路に介在して備えられ、記憶部からの情報の読み出し動作の後、第１制御信号による指令に応じて第１スイッチに対して相補的なオンオフ状態で動作する。これにより、記憶部との間での電流の供給を制御する。
上述の実施形態によれば、記憶部からの情報の読み出し動作の後、第１制御信号による指令が発せられることに応じて、第１スイッチと第２スイッチとは相補的なオンオフ状態で動作して、読み出された情報を記憶部の外で保持することができる。
【００４２】
また、記憶部に保持されている情報が抵抗値の小さい場合には、情報の読み出し先に供給する電流は記憶部から供給する必要がある。この場合は、第１スイッチからの電流の供給は不要である。第２スイッチをオン状態とし第１スイッチをオフ状態としてもよい。
【００４３】
また、記憶部に保持されている情報が抵抗値の大きい場合には、情報の読み出し先に供給する電流は記憶部からではなく第１スイッチから供給される。そこで、第１スイッチをオン状態とする。この場合、記憶部の抵抗値は有限であるので、仮に第２スイッチがオン状態であると、第１スイッチから記憶部を介してリーク電流が流れてしまう。上述の実施形態では、第２スイッチをオフ状態とするので、記憶部を介して流れるリーク電流を抑止することができる。よって、消費電流を低減することができる。
【００４４】
以上、詳細に説明したように、本発明の実施形態によれば、ヒューズ素子ＦＵを切断しているが端子間が完全なオープン状態には至らず有限の抵抗値を有する高抵抗状態で接続されている場合であっても、読み出し動作後のデータ保持状態において、ＮＭＯＳトランジスタＭＮ１がオフすることにより、有限の抵抗値を有するヒューズ素子ＦＵを介して電源電圧ＶＤＤから接地電位に至るリーク電流経路が遮断されリーク電流を抑制することができる。低消費電力化を図ることができる。
【符号の説明】
【００４５】
１  装置
２  読み出し簡易化回路
ＢＦ  バッファ
ＦＵ  ヒューズ素子
ＬＯＧＩＣ  論理回路
ＭＮ１、ＭＮ３、ＭＮ４  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４  ＰＭＯＳトランジスタ
（Ａ）  ノードＡの電圧
（ＥＮ）  読み出し可能信号
（ＦＢ）  帰還ノードＦＢの電圧
（ＳＥＮＣＥ）  データ読み出し信号
【図１】
2010170636.tif 000003
【図２】
2010170636.tif 000004
【図３】
2010170636.tif 000005
【図４】
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