(57)【要約】【課題】  非線形歪を発生させることなく、クリップの発生を防止することができるＤ級増幅器を提供する。【解決手段】  アンプ部１００は、入力アナログ信号に応じてパルス幅変調されたデジタル信号ＶＯｐおよびＶＯｎを出力する。このアンプ部１００の入力部には、減衰指令信号ＳＷが与えられることにより入力アナログ信号を減衰させるスイッチ１３０が設けられている。クリップ防止制御部２００は、アンプ部１００内の信号のレベルに基づき、デジタル信号がクリップまたはそれに近い状態になったのを検知し、入力アナログ信号を周期的かつ断続的に減衰させる減衰指令信号を発生する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号から、負荷を駆動するデジタル信号を生成するアンプ部と、
減衰指令信号が与えられることにより前記入力信号を減衰させる減衰手段と、
前記減衰手段に前記入力信号を周期的かつ断続的に減衰させる減衰指令信号を出力するクリップ防止制御部と
を具備することを特徴とするＤ級増幅器。
【請求項２】
前記減衰手段は、前記クリップ防止制御部が出力する減衰指令信号が与えられることによりＯＮとなって前記入力信号を減衰させるスイッチを前記アンプ部の入力部に有することを特徴とする請求項１に記載のＤ級増幅器。
【請求項３】
前記アンプ部は、前記入力信号に応じてパルス幅変調されたパルスを前記デジタル信号として出力することを特徴とする請求項１または２に記載のＤ級増幅器。
【請求項４】
前記クリップ防止制御部は、周期的な同期信号に同期して前記減衰指令信号を出力することを特徴とする請求項１〜３のいずれか１の請求項に記載のＤ級増幅器。
【請求項５】
前記アンプ部は、前記周期的な同期信号に同期して前記入力信号に応じたパルス幅のデジタル信号を出力することを特徴とする請求項４に記載のＤ級増幅器。
【請求項６】
前記クリップ防止制御部は、前記アンプ部により生成されるデジタル信号にパルスの欠落が発生するのを検知して前記減衰指令信号を出力することを特徴とする請求項１〜５のいずれか１の請求項に記載のＤ級増幅器。
【請求項７】
周期的な三角波信号を出力する三角波発生器を有し、
前記アンプ部は、前記入力信号と前記デジタル信号との誤差を積分して出力する誤差積分器と、前記誤差積分器の出力信号と前記三角波信号とを比較することにより、前記誤差積分器の出力信号のレベルに応じてパルス幅変調されたデジタル信号を出力するパルス幅変調器とを有することを特徴とする請求項３に記載のＤ級増幅器。
【請求項８】
前記同期信号として、周期的な三角波信号を出力する三角波発生器を有し、
前記アンプ部は、前記入力信号と前記デジタル信号との誤差を積分して出力する誤差積分器と、前記誤差積分器の出力信号と前記三角波信号とを比較することにより、前記誤差積分器の出力信号のレベルに応じてパルス幅変調されたデジタル信号を出力するパルス幅変調器とを有することを特徴とする請求項５に記載のＤ級増幅器。
【請求項９】
前記クリップ防止制御部は、前記誤差積分器の出力信号が基準レベルを越えたときに、前記減衰指令信号を出力することを特徴とする請求項７または８に記載のＤ級増幅器。
【請求項１０】
前記クリップ防止制御部は、前記誤差積分器の出力信号が基準レベルを越えたときに前記三角波信号と交差するレベルの比較用電圧を発生する比較用電圧発生手段と、この比較用電圧と前記三角波信号とを比較することにより前記減衰指令信号を出力する比較手段とを具備することを特徴とする請求項９に記載のＤ級増幅器。
【請求項１１】
前記比較手段は、前記比較用電圧と前記三角波信号との比較結果に応じたパルス幅の前記減衰指令信号を出力することを特徴とする請求項１０に記載のＤ級増幅器。
【請求項１２】
前記クリップ防止制御部は、前記三角波信号がピークとなるタイミングまたはその直前のタイミングにおける前記デジタル信号のレベルに基づき前記減衰指令信号を出力するか否かを判定することを特徴とする請求項７または８に記載のＤ級増幅器。
【請求項１３】
前記クリップ防止制御部は、前記三角波信号がピークとなるタイミングまたはその直後のタイミングにおいて、前記パルス幅変調器における前記誤差積分器の出力信号と前記三角波信号との比較結果を示す信号を保持し、この保持した信号に基づき前記減衰指令信号を出力するか否かを判定することを検知することを特徴とする請求項７または８に記載のＤ級増幅器。
【請求項１４】
前記入力信号がアナログ信号であることを特徴とする請求項１〜１３のいずれか１の請求項に記載のＤ級増幅器。
【請求項１５】
前記入力信号がデジタル信号であることを特徴とする請求項１〜１３のいずれか１の請求項に記載のＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅器に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号に応じてパルス幅やパルスの時間密度が変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。この種のパワーアンプでは、入力信号のレベルが適正範囲を越える場合に、出力信号波形にクリップが生じる。このようなクリップは、そのまま負荷であるスピーカに与えられると、スピーカから耳障りな音となって出力されるため、その発生を防止する必要がある。そこで、従来の技術においては、パワーアンプの前段に乗算器等のレベル調整器を配置し、これによりパワーアンプに対する入力信号の振幅を適正化してクリップの発生を防止していた。なお、この技術は、例えば特許文献１に「従来の技術」として開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３２８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述した従来の技術では、パワーアンプに対する入力信号の振幅がそのレベルに応じて圧縮されるため、クリップの発生を防止することができるが、パワーアンプに入力される信号にレベル調整器の非線形特性に起因した非線形歪が生じ、この非線形歪がパワーアンプの出力信号波形に現れ、スピーカ再生音の音質が劣化するという問題があった。
この発明は、以上説明した事情に鑑みてなされたものであり、上記のような非線形歪を発生させることなく、クリップの発生を防止することができるＤ級増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、入力信号から、負荷を駆動するデジタル信号を生成するアンプ部と、減衰指令信号が与えられることにより前記入力信号を減衰させる減衰手段と、前記減衰手段に前記入力信号を周期的かつ断続的に減衰させる減衰指令信号を出力するクリップ防止制御部とを具備することを特徴とするＤ級増幅器を提供する。
かかる発明によれば、クリップ防止制御部は、入力信号を周期的かつ断続的に減衰させる減衰指令信号を発生する。この結果、アンプ部に対する入力信号は、時間軸上において断続的に間引かれた状態となり、デジタル信号におけるクリップの発生が防止される。この場合、入力信号は、断続的に間引かれるが、その波形の実質的な変化はない。従って、波形歪を生じさせることなく、クリップが防止される。
【図面の簡単な説明】
【０００６】
【図１】この発明の第１実施形態であるＤ級増幅器の構成を示す回路図である。
【図２】同実施形態における電流出力コンパレータの構成例を示す回路図である。
【図３】同実施形態の動作を示す波形図である。
【図４】同実施形態の動作を示す波形図である。
【図５】この発明の第２実施形態であるＤ級増幅器の構成を示す回路図である。
【図６】この発明の第３実施形態であるＤ級増幅器の構成を示すブロック図である。
【図７】同実施形態の動作を示す波形図である。
【図８】この発明の第４実施形態であるＤ級増幅器の構成を示すブロック図である。
【図９】同実施形態の動作を示す波形図である。
【図１０】この発明の第５実施形態であるＤ級増幅器の構成を示すブロック図である。
【図１１】同実施形態の動作を示す波形図である。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し、この発明の実施の形態を説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるＤ級増幅器の構成を示す回路図である。このＤ級増幅器は、大別してアンプ部１００と、クリップ防止制御部２００と、三角波発生器３００とにより構成されている。ここで、三角波発生器３００は、０Ｖ〜＋ＶＢまでの電圧範囲内において直線状のスロープを描いて変化する一定周期の三角波信号ＴＲを発生し、アンプ部１００とクリップ防止制御部２００に供給する回路である。アンプ部１００は、入力アナログ信号から、負荷を駆動するデジタル信号を生成する装置である。さらに詳述すると、アンプ部１００は、入力端１０１ｐおよび１０１ｎに与えられる正逆２相のアナログ入力信号ＶＩｐおよびＶＩｎのレベルに応じてパルス幅変調された正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、出力端１０２ｐおよび１０２ｎから各々出力する回路である。また、クリップ防止制御部２００は、アンプ部１００内の所定のノードから取り出される信号を監視し、この信号のレベルが所定の範囲から外れた場合に出力デジタル信号ＶＯｐまたはＶＯｎがクリップ状態またはそれに近い状態になったとみなし、入力アナログ信号を断続的に減衰させることを指令する減衰指令信号ＳＷを発生し、アンプ部１００に供給する回路である。三角波信号ＴＲは、アンプ部１００およびクリップ防止制御部２００において、デジタル信号ＶＯｐおよびＶＯｎの発生タイミングと減衰指令信号ＳＷの発生タイミングを決定する同期信号として用いられる。以下、アンプ部１００およびクリップ防止制御部２００の構成を順に説明する。
【０００８】
アンプ部１００において、入力端１０１ｐと出力端１０２ｎとの間には、抵抗Ｒ１、Ｒ３およびＲ５が直列に介挿されており、入力端１０１ｎと出力端１０２ｐとの間には、抵抗Ｒ２、Ｒ４およびＲ６が直列に介挿されている。ここで、抵抗Ｒ３およびＲ５の共通接続点は誤差積分器１１０の正相入力端１１１ｐに接続されており、抵抗Ｒ４およびＲ６の共通接続点は誤差積分器１１０の逆相入力端１１１ｎに接続されている。また、抵抗Ｒ１およびＲ３の共通接続点と抵抗Ｒ２およびＲ４の共通接続点との間には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor構造の電界効果トランジスタ）などによるスイッチ１３０が介挿されている。このスイッチ１３０は、クリップ防止制御部２００から与えられる減衰指令信号ＳＷにより入力アナログ信号を断続的に減衰させる減衰手段として機能する。
【０００９】
誤差積分器１１０は、抵抗Ｒ１およびＲ３を介して正相の入力アナログ信号ＶＩｐが正相入力端１１１ｐに与えられるとともに、抵抗Ｒ２およびＲ４を介して逆相の入力アナログ信号ＶＩｎが逆相入力端１１１ｎに与えられる。また、誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ５を介して逆相デジタル信号ＶＯｎが帰還され、誤差積分器１１０の逆相入力端１１１ｎには、抵抗Ｒ６を介して正相デジタル信号ＶＯｐが帰還される。そして、誤差積分器１１０は、このようにして与えられる入力アナログ信号ＶＩｐおよびＶＩｎと、デジタル信号ＶＯｐおよびＶＯｎとの誤差を積分して、積分結果を示す正逆２相の信号ＶＤｐおよびＶＤｎを正相出力端１１２ｐおよび逆相出力端１１２ｎから各々出力する回路である。誤差積分器１１０としては各種のものが考えられるが、図示の例では、差動増幅器１１３と、４個のキャパシタＣ１〜Ｃ４と２個の抵抗Ｒ１１およびＲ１２により構成された２次の誤差積分器１１０が用いられている。ここで、差動増幅器１１３の正相入力端（＋入力端）および逆相入力端（−入力端）は、各々誤差積分器１１０の正相入力端１１１ｐおよび逆相入力端１１１ｎとなっており、差動増幅器１１３の正相出力端（＋出力端）と逆相出力端（−出力端）は、各々誤差積分器１１０の正相出力端１１２ｐおよび逆相出力端１１２ｎとなっている。そして、差動増幅器１１３の正相入力端と逆相出力端との間には、誤差を積分するためのキャパシタＣ１およびＣ２が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ１１を介して接地されている。また、差動増幅器１１３の逆相入力端と正相出力端との間にも、誤差を積分するためのキャパシタＣ３およびＣ４が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ１２を介して接地されている。
パルス幅変調器１２０の正相入力端１２１ｐおよび逆相入力端１２１ｎは、誤差積分器１１０の正相出力端１１２ｐおよび逆相出力端１１２ｎに接続されている。また、パルス幅変調器１２０の三角波入力端１２２には、三角波発生器３００から出力される三角波信号ＴＲが与えられる。そして、パルス幅変調器１２０の正相出力端１２３ｐおよび逆相出力端１２３ｎは、アンプ部１００の出力端１０２ｐおよび１０２ｎとなっている。パルス幅変調器１２０は、三角波入力端１２２に与えられる三角波信号ＴＲを用いて、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルに応じたパルス幅の正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、正相出力端１２３ｐおよび逆相出力端１２３ｎから各々出力する回路である。このパルス幅変調器１２０も各種の構成のものが考えられるが、図示の例では、三角波信号ＴＲが各々正相入力端に与えられ、誤差積分器１１０の正相出力信号ＶＤｐおよび逆相出力信号ＶＤｎが各々の逆相入力端に与えられるコンパレータ１２４ｐおよび１２４ｎと、コンパレータ１２４ｐおよび１２４ｎの出力信号ＶＥｐおよびＶＥｎのレベルを各々反転して出力するインバータ１２５ｐおよび１２５ｎと、コンパレータ１２４ｎの出力信号ＶＥｎとインバータ１２５ｐの出力信号が入力されるＮＡＮＤゲート１２６ｐと、コンパレータ１２４ｐの出力信号ＶＥｐとインバータ１２５ｎの出力信号が入力されるＮＡＮＤゲート１２６ｎと、ＮＡＮＤゲート１２６ｐおよび１２６ｎの出力信号のレベルを各々反転して、正相出力端１２３ｐおよび逆相出力端１２３ｎから信号ＶＯｐおよびＶＯｎとして各々出力するインバータ１２７ｐおよび１２７ｎにより構成されている。
以上がアンプ部１００の構成の詳細である。
【００１０】
次にクリップ防止制御部２００の構成を説明する。電流出力コンパレータ２０１は、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルを基準レベルＶＬＥＶと比較し、出力信号ＶＤｐまたはＶＤｎの少なくとも一方が基準レベルＶＬＥＶを越えている場合に、キャパシタＣ２１および抵抗Ｒ２１の並列回路に対して定電流を出力する回路である。ここで、通常は出力デジタル信号ＶＯｐおよびＶＯｎにクリップを発生させないように、基準レベルＶＬＥＶは、三角波信号ＴＲの上側のピーク電圧と同じか、それより僅かに低い電圧に設定されている。本実施形態におけるクリップ防止制御部２００は、出力信号ＶＤｐ（またはＶＤｎ）の上側のピーク電圧と基準レベルＶＬＥＶとを比較し、その比較結果に基づいてクリップ防止のための減衰指令信号ＳＷを発生する構成となっているため、基準レベルＶＬＥＶはこのように設定される。しかし、クリップ防止制御部２００は、出力信号ＶＤｐ（またはＶＤｎ）の下側のピーク電圧と基準レベルＶＬＥＶとを比較し、その比較結果に基づいてクリップ防止のための減衰指令信号ＳＷを発生する構成としてもよい。この場合、基準レベルＶＬＥＶは、三角波信号ＴＲの下側のピーク電圧と同じか、それより僅かに高い電圧に設定する。また、基準レベルＶＬＥＶは、要求される出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度の変化範囲に合わせて設定すればよい。出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度の変化範囲を極力大きくする必要がある場合には、基準レベルＶＬＥＶをＶＢまたは０Ｖに極力近づける必要がある。しかし、そうでない場合には基準レベルＶＬＥＶをＶＢまたは０Ｖから離れたレベルにしてもよい。クリップ防止の機能を働かせるためには、基準レベルＶＬＥＶは、ＶＢ／２＜ＶＬＥＶ＜ＶＢまたは０Ｖ＜ＶＥＬＶ＜ＶＢの範囲内において任意に設定可能である。
【００１１】
図２は電流出力コンパレータ２０１の構成例を示す回路図である。図２において、ＮチャネルＦＥＴ２２１は、ソースが接地されており、ドレインおよびゲートが定電流源２２０に接続されている。ＮチャネルＦＥＴ２２２〜２２４は、ソースが各々接地され、各々のゲートにはＮチャネルＦＥＴ２２１と同じゲート電圧が与えられている。すなわち、ＮチャネルＦＥＴ２２１〜２２４は、カレントミラーを構成しており、ＮチャネルＦＥＴ２２２〜２２４には、定電流源２２０からＮチャネルＦＥＴ２２１に流れるドレイン電流に比例したドレイン電流が各々流れるようになっている。
【００１２】
ＮチャネルＦＥＴ２３１および２３２は、各々のドレインが電圧＋ＶＢの電源に接続され、各々のゲートには誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎが各々与えられ、各々のソースはＮチャネルＦＥＴ２２２のドレインに共通接続されている。すなわち、ＮチャネルＦＥＴ２３１および２３２は、ＮチャネルＦＥＴ２２２を共通の負荷とするソースフォロワを各々構成しており、ＮチャネルＦＥＴ２２２のドレインには、ＮチャネルＦＥＴ２３１および２３２の各ゲート電圧ＶＤｐおよびＶＤｎのうち大きい方よりも所定量（ＮチャネルＦＥＴの閾値相当の電圧）だけ低い電圧が発生する。ＮチャネルＦＥＴ２３３は、ドレインが電圧＋ＶＢの電源に接続され、ゲートには基準レベルＶＬＥＶが与えられ、ソースはＮチャネルＦＥＴ２２４のドレインに接続されている。このＮチャネルＦＥＴ２３３は、ＮチャネルＦＥＴ２２４を負荷とするソースフォロワを構成しており、ＮチャネルＦＥＴ２２４のドレインにはゲート電圧ＶＬＥＶよりも所定量だけ低い電圧が発生する。
【００１３】
ＮチャネルＦＥＴ２４１および２４２は、ＮチャネルＦＥＴ２２３とともに差動増幅器を構成するＦＥＴペアである。ここで、ＮチャネルＦＥＴ２４１は、ドレインがＰチャネルＦＥＴ２４３を介して電圧＋ＶＢの電源に接続され、ゲートにはＮチャネルＦＥＴ２２２のドレイン電圧が与えられる。一方、ＮチャネルＦＥＴ２４２は、ドレインが電圧＋ＶＢの電源に直接接続されており、ゲートにはＮチャネルＦＥＴ２２４のドレイン電圧が与えられる。そして、ＮチャネルＦＥＴ２４１および２４２のソースは、ＮチャネルＦＥＴ２２３のドレインに共通接続されている。
【００１４】
ＰチャネルＦＥＴ２４３は、ソースが電圧＋ＶＢの電源に直接接続されており、ドレインおよびゲートがＮチャネルＦＥＴ２４１のドレインに接続されている。ＰチャネルＦＥＴ２５０は、ゲートにＰチャネルＦＥＴ２４３と同じゲート電圧が与えられ、ソースが電圧＋ＶＢの電源に直接接続されており、ドレインと接地線との間にはキャパシタＣ２１および抵抗Ｒ２１の並列回路が介挿されている。すなわち、ＰチャネルＦＥＴ２４３および２５０はカラントミラーを構成しており、ＰチャネルＦＥＴ２４３のドレイン電流に比例したドレイン電流がＰチャネルＦＥＴ２５０に流れるようになっている。
【００１５】
このような構成において、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの両方が基準レベルＶＬＥＶに満たない場合には、ＮチャネルＦＥＴ２４２に対するゲートバイアスがＮチャネルＦＥＴ２４１に対するゲートバイアスに勝り、ＮチャネルＦＥＴ２４２がＯＮ、ＮチャネルＦＥＴ２４１がＯＦＦとなる。このため、ＰチャネルＦＥＴ２４３がＯＦＦとなり、ＰチャネルＦＥＴ２５０もＯＦＦとなる。これに対し、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの少なくとも一方が基準レベルＶＬＥＶを越える場合には、ＮチャネルＦＥＴ２４１に対するゲートバイアスがＮチャネルＦＥＴ２４２に対するゲートバイアスに勝り、ＮチャネルＦＥＴ２４１がＯＮ、ＮチャネルＦＥＴ２４２がＯＦＦとなる。このため、ＰチャネルＦＥＴ２４３がＯＮとなり、ＰチャネルＦＥＴ２５０もＯＮとなる。ここで、ＰチャネルＦＥＴ２５０に流れるドレイン電流は、ＰチャネルＦＥＴ２４３およびＮチャネルＦＥＴ２２３に流れるドレイン電流に比例したもの、すなわち、定電流源２２０の出力電流に比例した電流となる。
【００１６】
図１において、以上説明した電流出力コンパレータ２０１からコンパレータ２０４および２０５の前段までの部分は、誤差積分器１１０の出力信号が基準レベルＶＬＥＶを越えたときに三角波信号ＴＲと交差するレベルの比較用電圧を発生する比較用電圧発生手段を構成している。さらに詳述すると、まず、キャパシタＣ２１および抵抗Ｒ２１からなる並列回路は、電流出力コンパレータ２０１から出力される電流を積分する積分器２１を構成している。オペアンプ２０２は、その出力端と逆相入力端とが短絡されており、積分器２１の出力電圧ＶＣ１を第１の比較用電圧として後段に伝えるボルテージフォロワバッファを構成している。このボルテージフォロワバッファから出力される第１の比較用電圧ＶＣ１は、抵抗Ｒ２２を介してオペアンプ２０３の逆相入力端に与えられる。このオペアンプ２０３の逆相入力端と出力端との間には抵抗Ｒ２２と同じ抵抗値の抵抗Ｒ２３が介挿されており、オペアンプ２０３の正相入力端には基準レベル＋ＶＢ／２が与えられる。ここで、オペアンプ２０３の出力電圧をＶＣ２とすると、次式が成立する。
（ＶＣ１＋ＶＣ２）／２＝ＶＢ／２        ……（１）
これをＶＣ２について解くと次のようになる。
ＶＣ２＝ＶＢ−ＶＣ１                    ……（２）
すなわち、抵抗Ｒ２２およびＲ２３とオペアンプ２０３からなる回路は、オペアンプ２０２から第１の比較用電圧ＶＣ１が出力される場合に、電圧ＶＢよりも電圧ＶＣ１だけ低い第２の比較用電圧ＶＣ２を出力する反転増幅器として働く。
【００１７】
コンパレータ２０４は、第１の比較用電圧ＶＣ１と三角波信号ＴＲとを比較し、後者が前者よりも高い場合にＨレベルの信号を、そうでない場合にはＬレベルの信号を出力する。また、コンパレータ２０５は、第２の比較用電圧ＶＣ２と三角波信号ＴＲとを比較し、前者が後者よりも高い場合にＨレベルの信号を、そうでない場合にはＬレベルの信号を出力する。ロウアクティブＯＲゲート２０６は、コンパレータ２０４または２０５の各出力信号の少なくとも一方がＬレベルであるときにＨレベル（アクティブレベル）となる減衰指令信号ＳＷを出力する。
以上が本実施形態によるＤ級増幅器の構成の詳細である。
【００１８】
次に本実施形態の動作を説明する。図３はアンプ部１００の各部の信号波形を示す波形図である。誤差積分器１１０は、アンプ部１００における入力アナログ信号と出力デジタル信号との誤差を積分するため、その出力信号ＶＤｐおよびＶＤｎの波形は、入力アナログ信号ＶＩｐおよびＶＩｎの波形に対して、出力デジタル信号に相当するリップルが重畳したような波形となる。パルス幅変調器１２０では、この誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎと三角波信号ＴＲとの比較が行われる。そして、ＶＤｐ＞ＶＤｎである期間は、図３の左側に示すように、三角波信号ＴＲのレベルが信号ＶＤｎのレベルを越えてから信号ＶＤｐのレベルに至るまでの期間および三角波信号ＴＲのレベルが信号ＶＤｐのレベルを下回ってから信号ＶＤｎのレベルに至るまでの期間、デジタル信号ＶＯｐがＨレベルとなり、デジタル信号ＶＯｎは継続的にＬレベルとされる。また、ＶＤｎ＞ＶＤｐである期間は、図３の右側に示すように、三角波信号ＴＲのレベルが信号ＶＤｐのレベルを越えてから信号ＶＤｎのレベルに至るまでの期間および三角波信号ＴＲのレベルが信号ＶＤｎのレベルを下回ってから信号ＶＤｐのレベルに至るまでの期間、デジタル信号ＶＯｎがＨレベルとなり、デジタル信号ＶＯｐは継続的にＬレベルとされる。このようにして、パルス幅変調器１２０では、誤差積分器１１０の２相の出力信号ＶＤｐおよびＶＤｎのレベル差に比例したパルス幅を有するデジタル信号ＶＯｐおよびＶＯｎが発生される。
【００１９】
本実施形態において、三角波信号ＴＲは０Ｖ〜＋ＶＢの範囲内で変化する。従って、クリップを生じさせずに出力デジタル信号ＶＯｐおよびＶＯｎをパルス列として得るためには、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの両方が三角波信号ＴＲと交差する範囲内に収まっている必要がある。ここで、入力アナログ信号ＶＩｐおよびＶＩｎの振幅がある適正範囲内にある場合には、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎは三角波信号ＴＲの振幅の範囲内に収まる。しかし、そのような適正範囲から外れる大きな振幅の入力アナログ信号ＶＩｐおよびＶＩｎがこのＤ級増幅器に与えられる場合には、何ら策を講じないと、誤差積分器１１０の出力信号ＶＤｐまたはＶＤｎが三角波信号ＴＲの振幅の範囲外に出て、出力デジタル信号ＶＯｐまたはＶＯｎが連続的にＨレベルとなるクリップ状態となる。しかしながら、本実施形態では、クリップ防止制御部２００によりこのようなクリップの発生が防止される。以下、図４（ａ）および（ｂ）を参照し、この動作について説明する。なお、本説明において、入力アナログ信号ＶＩｐおよびＶＩｎの振幅の適正範囲とは、出力デジタル信号ＶＯｐおよびＶＯｎにクリップを発生させない範囲であり、Ｄ級増幅器の出力部（例えば図１のインバータ１２７ｐおよび１２７ｎ）の電源電圧の１／２をＤ級増幅器の増幅率で除した値より小さな範囲である。
【００２０】
まず、図４（ａ）に示すように、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が適正範囲内にあり、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの最高値が基準レベルＶＬＥＶに満たない場合には、電流出力コンパレータ２０１の出力電流は０となり、第１の比較用電圧ＶＣ１は０Ｖ、第２の比較用電圧ＶＣ２は＋ＶＢとなる。このため、三角波信号ＴＲは、比較用電圧ＶＣ１およびＶＣ２と交差せず、減衰指令信号ＳＷは継続的に非アクティブレベルであるＬレベルとなる。従って、スイッチ１３０は継続的にＯＦＦとなり、このスイッチ１３０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’の波形は、図示のように、入力アナログ信号ＶＩｐおよびＶＩｎに対して相似形の波形となる。
【００２１】
これに対し、図４（ｂ）に示すように、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの少なくとも一方が基準レベルＶＬＥＶを越えると、この信号ＶＤｐまたはＶＤｎが基準レベルＶＬＥＶを越えている間、電流出力コンパレータ２０１から定電流が出力され、この電流によりキャパシタＣ２１が充電される。この電流出力コンパレータ２０１による定電流の出力およびキャパシタＣ２１の充電は、信号ＶＤｐまたはＶＤｎが基準レベルを越える度に行われる。このため、第１の比較用電圧ＶＣ１は、信号ＶＤｐまたはＶＤｎが基準レベルを越えたときに上昇し、それ以後、次に信号ＶＤｐまたはＶＤｎが基準レベルを越えるまでの間、キャパシタＣ２１の蓄積電荷が抵抗Ｒ２１を介して放電されるのに従って低下する、という脈動を繰り返す。また、第１の比較用電圧ＶＣ１がこのような挙動を示すのに伴い、第２の比較用電圧ＶＣ２（＝＋ＶＢ−ＶＣ１）は、電圧＋ＶＢから低下し、電圧ＶＣ１と同様の脈動を繰り返す。このため、三角波信号ＴＲが比較用電圧ＶＣ１およびＶＣ２と交差し、三角波信号ＴＲが電圧ＶＣ１よりも低い期間および三角波信号ＴＲが電圧ＶＣ２よりも高い期間にＨレベル（アクティブレベル）となる減衰指令信号ＳＷがロウアクティブＯＲゲート２０６から出力される。
【００２２】
ここで、スイッチ１３０は、この減衰指令信号ＳＷがＬレベルの期間はＯＦＦ、Ｈレベルの期間はＯＮとなる。このため、スイッチ１３０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’は、減衰指令信号ＳＷがＬレベルの期間は、元の入力アナログ信号ＶＩｐおよびＶＩｎに対応した信号値、減衰指令信号ＳＷがＨレベルの期間は０Ｖとなり、図示のように、一定時間間隔で間引きを行った波形となる。従って、誤差積分器１１０に対して実質的に入力されるアナログ信号が減衰し、誤差積分器１１０の出力信号のレベルが適正範囲である０Ｖ〜＋ＶＢの範囲内に戻され、出力デジタル信号ＶＯｐおよびＶＯｎにおけるクリップの発生が防止される。
【００２３】
さらに詳述すると、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きく、このような間引きが行われる状況では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎの振幅が大きくなろうとすると、間引き率を高めて、Ｄ級増幅器全体としての利得を低下させる、いわば負帰還制御が行われる。このような負帰還制御が働く結果、歪を発生させることなく入力アナログ信号ＶＩｐおよびＶＩｎの増幅が行われ、かつ、入力アナログ信号ＶＩｐおよびＶＩｎがピークレベルに達したときに、出力デジタル信号ＶＯｐまたはＶＯｎのパルス幅変調度が一定の上限値に達するように、Ｄ級増幅器全体としての利得が最適値に調整される。従って、本実施形態において、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくて適正範囲を外れる領域では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が増加したとしても、負荷に与えられる出力信号波形（出力デジタル信号ＶＯｐおよびＶＯｎを積分した波形となる）は歪まず、かつ、その出力信号波形のピークレベルは一定値を維持する。
【００２４】
出力デジタル信号ＶＯｐまたはＶＯｎのパルス幅変調度の上限値は、基準レベルＶＬＥＶに依存する。何故ならば、本実施形態によるＤ級増幅器では、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルに応じて出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が決定される一方、この誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎが基準レベルＶＬＥＶを越えたときに三角波信号ＴＲと交差するレベルの比較用電圧が発生して間引きのための減衰指令信号ＳＷが発生し、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルの増加並びにこれに伴うパルス幅変調度の増加が抑えられるからである。
【００２５】
本実施形態においてクリップに対する応答特性は、キャパシタＣ２１の容量値および抵抗Ｒ２１の抵抗値の調整により調整可能である。クリップの発生に対し、短い時間で減衰指令信号ＳＷを発生させる必要があるときは、キャパシタＣ２１の容量値を小さくすればよい。また、クリップ状態でなくなった後、減衰指令信号ＳＷが停止されるまでの時間を長くする必要があるときは、抵抗Ｒ２１の抵抗値を大きくすればよい。
【００２６】
以上説明したように、本実施形態によれば、Ｄ級増幅器に対する入力アナログ信号の振幅が大きくなり、適正範囲外となる場合に、誤差積分器１１０に入力されるアナログ信号を時間軸上において断続的に間引く動作が行われ、クリップの発生が防止される。この場合、誤差積分器１１０に入力されるアナログ信号は、断続的に間引かれるだけであり、実質的な波形の変化はない。従って、本実施形態によれば、非線形歪を生じさせることなくクリップの発生を防止することができる。
【００２７】
また、本実施形態では、入力アナログ信号の振幅が大きくて適正範囲外となる領域において上述した間引きによる負帰還制御が行われるため、理想的には、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が無限大になっても出力信号波形をクリップさせないように入力アナログ信号ＶＩｐおよびＶＩｎを増幅することができる。現実には、Ｄ級増幅器を半導体集積回路として実現する場合に入力信号を電源電圧の範囲内に制限する入力保護回路が設けられる。従って、外部から与えられる入力アナログ信号ＶＩｐおよびＶＩｎの振幅が電源電圧の範囲を越えている場合には、入力保護回路を通過する際に、入力アナログ信号ＶＩｐおよびＶＩｎにクリップが生じる。この場合、Ｄ級増幅器は、このクリップの生じた入力アナログ信号ＶＩｐおよびＶＩｎを増幅することとなるが、その際にＤ級増幅器は上述した間引きによる負帰還制御を機能させて増幅を行うため、Ｄ級増幅器自体が入力アナログ信号ＶＩｐおよびＶＩｎにさらなる歪を与えることはない。
【００２８】
＜第２実施形態＞
図５はこの発明の第２実施形態であるＤ級増幅器の構成を示す回路図である。上記第１実施形態（図１）では、電流出力コンパレータ２０１の出力電流を利用して、高電圧側および低電圧側において三角波信号ＴＲと交差する２つの比較用電圧ＶＣ１およびＶＣ２を生成し、第１の比較用電圧ＶＣ１と三角波信号ＴＲとをコンパレータ２０４に与え、第２の比較用電圧ＶＣ２と三角波信号ＴＲとをコンパレータ２０５に与えることにより、パルス列である減衰指令信号ＳＷを発生した。
【００２９】
これに対し、本実施形態では、上記第１実施形態における三角波発生器３００が、正逆２相の三角波信号ＴＲｐおよびＴＲｎを出力する三角波発生器３００Ａに置き換えられ、これに伴い、上記第１実施形態におけるパルス幅変調器１２０が、正逆２相の三角波信号ＴＲｐおよびＴＲｎを用いてパルス幅変調を行うパルス幅変調器１２０Ａに置き換えられている。このパルス幅変調器１２０Ａにおいて、コンパレータ１４１ｐは、三角波信号ＴＲｐの瞬時値が誤差積分器１１０の出力信号ＶＤｐの瞬時値よりも低いときＨレベルの信号を出力する。また、コンパレータ１４２ｐは、三角波信号ＴＲｐの瞬時値が誤差積分器１１０の出力信号ＶＤｎの瞬時値よりも高いときＨレベルの信号を出力する。そして、ＡＮＤゲート１４３ｐは、コンパレータ１４１ｐおよび１４２ｐの各出力信号がいずれもＨレベルである期間、すなわち、ＶＤｐ＞ＶＤｎである場合において、三角波信号ＴＲｐの瞬時値が信号ＶＤｎを越えてから信号ＶＤｐに到達するまでの期間と、三角波信号ＴＲｐの瞬時値が信号ＶＤｐを下回ってから信号ＶＤｎに到達するまでの期間、デジタル信号ＶＯｐをＨレベルとする。コンパレータ１４１ｎは、三角波信号ＴＲｎの瞬時値が誤差積分器１１０の出力信号ＶＤｎの瞬時値よりも低いときＨレベルの信号を出力する。また、コンパレータ１４２ｎは、三角波信号ＴＲｎの瞬時値が誤差積分器１１０の出力信号ＶＤｐの瞬時値よりも高いときＨレベルの信号を出力する。そして、ＡＮＤゲート１４３ｎは、コンパレータ１４１ｎおよび１４２ｎの各出力信号がいずれもＨレベルである期間、すなわち、ＶＤｎ＞ＶＤｐである場合において、三角波信号ＴＲｎの瞬時値が信号ＶＤｐを越えてから信号ＶＤｎに到達するまでの期間と、三角波信号ＴＲｎの瞬時値が信号ＶＤｎを下回ってから信号ＶＤｐに到達するまでの期間、デジタル信号ＶＯｎをＨレベルとする。すなわち、パルス幅変調器１２０Ａでは、上記第１実施形態におけるパルス幅変調器１２０と同様、誤差積分器１１０の２相の出力信号ＶＤｐおよびＶＤｎのレベル差に比例したパルス幅を有するデジタル信号ＶＯｐおよびＶＯｎが発生される。
【００３０】
また、本実施形態では、正逆２相の三角波信号ＴＲｐおよびＴＲｎを出力する三角波発生器３００Ａが採用されたことにより、上記第１実施形態におけるクリップ防止制御部２００が、これよりも簡素な構成のクリップ防止制御部２００Ａに置き換えられている。そして、本実施形態において、コンパレータ２０４および２０５の両方の逆相入力端には、電流出力コンパレータ２０１の出力電圧ＶＣが与えられる。また、コンパレータ２０４の正相入力端には逆相の三角波信号ＴＲｎが与えられ、コンパレータ２０５の正相入力端には正相の三角波信号ＴＲｐが与えられる。
【００３１】
以上の構成によれば、誤差積分器１１０の出力信号ＶＤｐまたはＶＤｎが基準レベルＶＬＥＶを越え、電流出力コンパレータ２０１の出力電圧ＶＣが上昇すると、三角波信号ＴＲｐのレベルが電圧ＶＣよりも低い期間、コンパレータ２０４の出力信号がＬレベルとなって減衰指令信号ＳＷがＨレベルとなり、三角波信号ＴＲｎのレベルが電圧ＶＣよりも低い期間、コンパレータ２０５の出力信号がＬレベルとなって減衰指令信号ＳＷがＨレベルとなる。従って、上記第１実施形態と同様の効果が得られる。また、本実施形態では、上記第１実施形態において２つの比較用電圧ＶＣ１およびＶＣ２を得るために必要であったオペアンプ２０２、抵抗Ｒ２２およびＲ２３、オペアンプ２０３が不要になり、その分だけ回路規模を小さくすることができるという利点がある。
【００３２】
＜第３実施形態＞
図６はこの発明の第３実施形態であるＤ級増幅器の構成を示すブロック図である。本実施形態では、上記第１実施形態におけるクリップ防止制御部２００がクリップ防止制御部２００Ｂに置き換えられている。また、本実施形態では、三角波信号ＴＲが正のピークとなるタイミングおよび負のピークとなるタイミングにおいて、パルス状のタイミング信号Ｓが三角波発生器３００からクリップ防止制御部２００Ｂに供給されるようになっている。
【００３３】
クリップが発生していない場合には、前掲図３から明らかなように、三角波信号ＴＲが正のピークとなるタイミングおよび負のピークとなるタイミングにおける出力デジタル信号ＶＯｐおよびＶＯｎはいずれもＬレベルとなる。これに対し、クリップが発生すると、三角波信号ＴＲが正のピークとなるタイミングおよび負のピークとなるタイミングにおいて、出力デジタル信号ＶＯｐまたはＶＯｎがＨレベルとなる。本実施形態におけるクリップ防止制御部２００Ｂは、このことを利用し、出力デジタル信号ＶＯｐおよびＶＯｎに基づいてクリップの有無を検知し、クリップが検知された場合にはクリップのない状態に戻す減衰指令信号ＳＷを発生する。
【００３４】
図７（ａ）および（ｂ）は本実施形態の動作を示す波形図である。図７（ａ）に示す例では、タイミング信号Ｓの発生時、出力デジタル信号ＶＯｐおよびＶＯｎはＬレベルとなっている。このため、クリップ防止制御部２００Ｂは、クリップが発生していないと判断し、減衰指令信号ＳＷをＬレベルとする。これに対し、図７（ｂ）に示す例では、タイミング信号Ｓの発生時、出力デジタル信号ＶＯｐまたはＶＯｎの一方がＨレベルとなっている。このため、クリップ防止制御部２００Ｂは、クリップが発生していると判断し、三角波信号ＴＲに同期したパルス列を減衰指令信号ＳＷとして出力する。これにより、上記第１実施形態と同様、アンプ部１００に対する入力アナログ信号が時間軸上において断続的に間引かれ、クリップの発生が防止される。
【００３５】
この第３実施形態には次のような変形が考えられる。すなわち、三角波信号ＴＲが正のピークとなるタイミングの僅かに前のタイミングおよび負のピークとなるタイミングの僅かに前のタイミングにタイミング信号Ｓの発生タイミングをずらすのである。このようにすると、出力デジタル信号ＶＯｐおよびＶＯｎにクリップが発生する前に、アンプ部１００に対する入力アナログ信号を時間軸上において断続的に間引く動作が行われるため、クリップの発生を確実に防止することができる。
【００３６】
＜第４実施形態＞
図８はこの発明の第４実施形態であるＤ級増幅器の構成を示す回路図である。上記第２実施形態（図５）と同様、本実施形態においても、２相の三角波信号ＴＲｐおよびＴＲｎを発生する三角波発生器３００Ａが用いられる。この三角波発生器３００Ａとアンプ部１００におけるパルス幅変調器１２０Ａとの接続関係は上記第２実施形態と同様である。本実施形態では、上記第２実施形態におけるクリップ防止制御部２００Ａがクリップ防止制御部２００Ｃに置き換えられている。このクリップ防止制御部２００Ｃでは、クリップ防止制御部２００Ａ（図５）における電流出力コンパレータ２０１が、定電流源２６１と、スイッチ２６２と、フリップフロップ２６３および２６４と、ＯＲゲート２６５とからなる回路に置き換えられており、定電流源２６１からスイッチ２６２を介して供給される電流によりキャパシタＣ２１の充電が行われるようになっている。
【００３７】
フリップフロップ２６３および２６４の各クロック端子には、クロックＣＫが供給される。このクロックＣＫは、三角波発生器３００Ａ内において三角波信号ＴＲｐおよびＴＲｎのタイミング制御に用いられる信号であり、クロックＣＫの立ち上がりにおいて三角波信号ＴＲｐ（ＴＲｎ）は正のピーク（負のピーク）、クロックＣＫの立ち下がりにおいて三角波信号ＴＲｐ（ＴＲｎ）は負のピーク（正のピーク）となる。フリップフロップ２６３は、クロックＣＫの立ち上がりにおいてパルス幅変調器１２０Ａ内のコンパレータ１４１ｐの出力信号ＶＥｐａを取り込んで保持し、フリップフロップ２６４は、クロックＣＫの立ち下がりにおいてパルス幅変調器１２０Ａ内のコンパレータ１４１ｎの出力信号ＶＥｎａを取り込んで保持する。ＯＲゲート２６５は、フリップフロップ２６３および２６４に保持された各信号の少なくとも一方がＨレベルであるときにスイッチ２６１をＯＮ状態とする。
【００３８】
図９は本実施形態の動作を示す波形図である。パルス幅変調器１２０Ａでは、三角波信号ＴＲｐが信号ＶＤｎのレベルを越えている期間、コンパレータ１４２ｐの出力信号ＶＥｐｂがＨレベルとなり、三角波信号ＴＲｐが信号ＶＤｐのレベルを越えている期間、コンパレータ１４１ｐの出力信号ＶＥｐａがＬレベルとなる。また、パルス幅変調器１２０Ａでは、三角波信号ＴＲｎが信号ＶＤｐのレベルを越えている期間、コンパレータ１４２ｎの出力信号ＶＥｎｂがＨレベルとなり、三角波信号ＴＲｎが信号ＶＤｎのレベルを越えている期間、コンパレータ１４１ｎの出力信号ＶＥｎａがＬレベルとなる。
【００３９】
従って、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルが適正範囲内にあり、かつ、ＶＤｐ＞ＶＤｎである場合、パルス幅変調器１２０Ａでは、三角波信号ＴＲｐが信号ＶＤｎを越えてから信号ＶＤｐに到達するまでの期間と、三角波信号ＴＲｐが信号ＶＤｐを下回ってから信号ＶＤｎに到達するまでの期間、ＡＮＤゲート１４３ｐによってデジタル信号ＶＯｐがＨレベルとされる。また、誤差積分器１１０の出力信号ＶＤｐおよびＶＤｎのレベルが適正範囲内にあり、かつ、ＶＤｎ＞ＶＤｐである場合、パルス幅変調器１２０Ａでは、三角波信号ＴＲｎが信号ＶＤｐを越えてから信号ＶＤｎに到達するまでの期間と、三角波信号ＴＲｎが信号ＶＤｎを下回ってから信号ＶＤｐに到達するまでの期間、ＡＮＤゲート１４３ｎによってデジタル信号ＶＯｎがＨレベルとされる。
【００４０】
これらの場合、常にクロックＣＫの立ち上がりにおいてＬレベルの信号ＶＥｐａがフリップフロップ２６３に保持され、クロックＣＫの立ち下がりにおいてＬレベルの信号ＶＥｎａがフリップフロップ２６４に保持されるため、スイッチ２６２はＯＦＦ状態となり、キャパシタＣ２１の充電電圧ＶＣは０Ｖとなる。このため、減衰指令信号ＳＷは出力されない。
【００４１】
しかし、図９の左側に示すように、誤差積分器１１０の出力信号ＶＤｐのレベルが三角波信号ＴＲｐの正のピークに近いレベルＶＤｐ’となると、信号ＶＥｐａは、図示の信号ＶＥｐａ’のようにパルス幅が狭くなってゆく。そして、アンプ部１００がクリップ状態またはこれに近い状態となり、クロックＣＫの立ち上がりにおいて信号ＶＥｐａがＨレベルになると、フリップフロップ２６３からＨレベルの信号が出力される。これにより、スイッチ２６２がＯＮ状態となり、キャパシタＣ２１の充電電圧ＶＣが図示のように上昇し、パルス状の減衰指令信号ＳＷが出力され、クリップが防止される。
【００４２】
また、図９の右側に示すように、誤差積分器１１０の出力信号ＶＤｎのレベルが三角波信号ＴＲｎの正のピークに近いレベルＶＤｎ’となると、信号ＶＥｎａは、図示の信号ＶＥｎａ’のようにパルス幅が狭くなってゆく。そして、アンプ部１００がクリップ状態またはこれに近い状態となり、クロックＣＫの立ち下がりにおいて信号ＶＥｎａがＨレベルになると、フリップフロップ２６４からＨレベルの信号が出力される。これにより、スイッチ２６２がＯＮ状態となり、キャパシタＣ２１の充電電圧ＶＣが図示のように上昇し、パルス状の減衰指令信号ＳＷが出力され、クリップが防止される。
【００４３】
本実施形態においても、上記各実施形態と同様な効果が得られる。なお、本実施形態には次のような変形例が考えられる。すなわち、フリップフロップ２６３および２６４に与えるクロックＣＫの立ち上がりタイミングおよび立ち下がりタイミングを、三角波信号ＴＲｐまたはＴＲｎがピークとなるタイミングよりもやや遅らせるのである。このようにすることで、クリップが発生する一歩手前の状態、すなわち、信号ＶＥｎａおよびＶＥｐａとして三角波信号ＴＲｐおよびＴＲｎのピークのタイミングに同期した負のパルスが発生しているがそのパルス幅が極めて狭くなったときに減衰指令信号ＳＷを発生させ、クリップを未然に回避することが可能となる。この場合も、上記各実施形態と同様な負帰還制御が働く結果、歪を発生させることなく入力アナログ信号ＶＩｐおよびＶＩｎの増幅が行われ、かつ、入力アナログ信号ＶＩｐおよびＶＩｎがピークレベルに達したときに、出力デジタル信号ＶＯｐまたはＶＯｎのパルス幅変調度が１００％よりやや低い上限値（クリップが発生する一歩手前の状態）に達するように、Ｄ級増幅器全体としての利得が最適値に調整される。
【００４４】
＜第５実施形態＞
図１０はこの発明の第５実施形態であるＤ級増幅器の構成を示す回路図である。また、図１１は、同実施形態の動作を示す波形図である。上記各実施形態では、正逆２相の入力アナログ信号ＶＩｐおよびＶＩｎがＤ級増幅器に与えられた。これに対し、本実施形態では、図１１に示すように、各々１ビットのデジタル信号である正逆２相のビットストリームが入力信号ＶＩｐおよびＶＩｎとしてＤ級増幅器に与えられる。そして、本実施形態では、このようなビットストリームＶＩｐおよびＶＩｎの処理を適切に行うため、図１０に示すように、三角波発生器３００が出力する三角波信号ＴＲの位相をビットストリームＶＩｐおよびＶＩｎに同期化させる同期化回路３１０が、上記第１実施形態のＤ級増幅器に追加されている。
【００４５】
本実施形態のように、入力信号がビットストリームである場合においても、誤差積分器１１０では、上記第１実施形態と同様、出力信号ＶＯｐおよびＶＯｎと入力信号ＶＩｐおよびＶＩｎとの各誤差の積分が行われ、パルス幅変調器１２０では、その積分結果を示す信号ＶＤｐおよびＶＤｎに基づいてパルス幅変調されたデジタル信号ＶＯｐおよびＶＯｎが生成される。従って、本実施形態においても、ビットストリームＶＩｐおよびＶＩｎが示すアナログ信号波形と同様な波形の信号を図示しない負荷に与えることができる。そして、ビットストリームＶＩｐおよびＶＩｎが示す信号波形のピークが高くなり、クリップが発生しそうな状況では、上記第１実施形態と同様、第１の比較用電圧ＶＣ１および第２の比較用電圧ＶＣ２が脈動を繰り返し、減衰指令信号ＳＷが断続的に発生される。これにより、誤差積分器１１０に与えられる入力信号ＶＩｐ’およびＶＩｎ’は、ビットストリームＶＩｐおよびＶＩｎを断続的に間引いたものとなり、クリップが防止される。なお、図示の例では、第１実施形態のＤ級増幅器に変形を加えて本実施形態によるＤ級増幅器を構成したが、他の実施形態に同様な変形を加えて本実施形態によるＤ級増幅器を構成してもよい。
【００４６】
＜他の実施形態＞
以上、この発明の第１〜第５実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００４７】
（１）上記第１〜第４実施形態では、入力アナログ信号に応じてパルス幅変調されたデジタル信号を出力するＤ級増幅器に本発明を提供したが、本発明は、入力アナログ信号に対してΔΣ変調を施し、入力アナログ信号のレベルに応じた時間密度でパルスを発生するＤ級増幅器にも適用可能である。
【００４８】
（２）上記各実施形態では、この発明を差動構成のＤ級増幅器に適用した例を挙げたが、この発明は差動構成でないＤ級増幅器にも勿論適用可能である。
【００４９】
（３）上記第１実施形態では、電流出力コンパレータ２０１の電源電圧を＋ＶＢとし（図２参照）、オペアンプ２０３の正相入力端には基準レベル＋ＶＢ／２を与えた（図１参照）。しかし、同実施形態によるＤ級増幅器では、少なくとも三角波信号ＴＲの中心電位とオペアンプ２０３の正相入力端に与えられる電位が等しければよく、電流出力コンパレータ２０１の電源電圧とオペアンプ２０３の正相入力端に与えられる電位はそれぞれ任意の値でよい。
【００５０】
（４）上記第５実施形態では、１チャネルの正相および逆相のビットストリームを入力端子１０１ｐおよび１０１ｎに与えたが、複数チャネルの正相のビットストリームを入力端子１０１ｐに与え、複数チャネルの逆相のビットストリームを入力端子１０１ｎに与えるようにしてもよい。このようにすることで、ミキシング機能を持ったＤ級増幅器を構成することができる。この場合、入力端子１０１ｐおよび１０１ｎの各前段に複数チャネル分の可変抵抗器を各々配置し、各チャネルのビットストリームが各チャネルに対応した可変抵抗器を介して入力端子１０１ｐまたは１０１ｎに与えられるようにし、各可変抵抗器の抵抗値の調整により、ミキシングの際の各チャネルの重み付けを行えばよい。
【００５１】
（５）上記第５実施形態では、１ビットの正相および逆相のビットストリームを入力端子１０１ｐおよび１０１ｎに与えたが、複数ビットの正相のビットストリームを入力端子１０１ｐに与え、複数ビットの逆相のビットストリームを入力端子１０１ｎに与えるようにしてもよい。この場合、入力端子１０１ｐおよび１０１ｎの各前段に複数ビット分の重み付け抵抗を各々配置し、各ビットのビットストリームが各々に対応した重み付け抵抗を介して入力端子１０１ｐまたは１０１ｎに与えられるようにすればよい。
【００５２】
（６）Ｄ級増幅器の入力部に設けられたスイッチ１３０による入力アナログ信号ＶＩｐおよびＶＩｎの間引きの程度の制御は、どのような態様であってもよい。上記各実施形態では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、誤差積分器の出力信号のレベルが増加しようとすると間引き率を増加させるという負帰還制御を行ったが、間引き率の制御は負帰還制御以外の態様で行ってもよい。例えば、各種のピークレベルの入力信号ＶＩｐおよびＶＩｎについて、クリップを生じさせないようにするための間引き率を予め求めておき、Ｄ級増幅器の動作時には、入力信号ＶＩｐおよびＶＩｎのピークレベルを検出し、そのピークレベルにおいてクリップを生じさせない適切な間引き率を選択し、入力信号ＶＩｐおよびＶＩｎの間引きを行うという態様でもよい。また、入力アナログ信号ＶＩｐおよびＶＩｎの間引きが行われる動作領域では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が増加した場合に出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度の上限値は必ずしも一定値を維持する必要はなく、例えば入力アナログ信号ＶＩｐおよびＶＩｎの振幅の増加に応じてパルス幅変調度の上限値が若干低下しても構わない。
【符号の説明】
【００５３】
１００……アンプ部、１１０……誤差積分器、１２０，１２０Ａ……パルス幅変調器、１３０……スイッチ、２００，２００Ａ，２００Ｂ，２００Ｃ……クリップ防止制御部、３００，３００Ａ……三角波発生器、３１０……同期化回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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