(57)【要約】【課題】パターンメモリに記憶されたパターンデータを用いて期待値パターンと判定マスクパターンとを同時に生成することができ、これにより試験プログラム作成の自由度及び試験効率を高めることができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、パターンデータＤ２を記憶するパターンメモリ１２と、外部から入力される設定信号Ｖ１による設定内容に基づいて、外部から入力される期待値生成データＤ１及びパターンデータＤ２の少なくとも一方を用いて期待値パターンＥ１を生成する期待値パターン生成回路１３と、外部から入力される設定信号Ｖ２による設定内容に基づいて、パターンデータＤ２を用いて判定マスクパターンＭ１を生成する判定マスクパターン生成回路１４と、期待値パターンＥ１及び判定マスクパターンＭ１を用いて半導体デバイスから出力される信号Ｓ１のパス／フェイルを判定する判定回路１６とを備える。【選択図】図１
2010025850.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される第１データとパターンメモリに記憶された第２データとの少なくとも一方から生成される期待値パターン及び判定マスクパターンを用いて半導体デバイスのパス／フェイルを判定する判定回路を備える半導体試験装置において、
外部から入力される第１設定信号による設定内容に基づいて、前記第１データ及び前記第２データの少なくとも一方を用いて前記期待値パターンを生成する第１生成回路と、
外部から入力される第２設定信号による設定内容に基づいて、前記第２データを用いて前記判定マスクパターンを生成する第２生成回路と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記第１生成回路は、外部から入力される第１制御信号に応じて、前記第１データ及び前記第２データのうちから前記期待値パターンの生成に用いるデータの切り替えが可能であることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記第２生成回路は、外部から入力される第２制御信号に応じて、前記判定マスクパターンの生成に前記第２データを用いるか否かの切り替えが可能であることを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
前記パターンメモリ、前記判定回路、前記第１生成回路、及び前記第２生成回路をテスタピン毎に備えることを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記テスタピン毎の前記パターンメモリに共通して設けられ、前記パターンメモリに対するアドレスを発生するアドレス発生器を備えることを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記判定回路に対応して設けられ、前記判定回路におけるパス／フェイルの判定タイミングを規定するタイミング信号を発生する判定タイミング発生器を備えることを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、周知の通り、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を印加し、ＤＵＴから出力される信号と予め定められた期待値とを比較してパス／フェイルを判定することによりＤＵＴの良／不良を試験する。この半導体試験装置には、ＤＵＴに印加する試験信号を生成するための試験パターン、上記期待値を生成するための期待値パターン、及びパス／フェイルの判定を行う際にＤＵＴから出力される信号をマスクするための判定マスクパターン等の各種のパターンを生成するパターン生成回路、及び上記の期待値パターン又は判定マスクパターンを用いてパス／フェイルの判定を行う判定回路が設けられている。
【０００３】
図６は、従来の半導体試験装置のパス／フェイルの判定に係る回路を示すブロック図である。図６に示す通り、従来の半導体試験装置１００は、アドレス発生器１０１、パターンメモリ１０２、期待値／判定マスクパターン生成回路１０３、判定タイミング発生器１０４、及び判定回路１０５を備えており、ＤＵＴ（図示省略）から出力される信号Ｓ１００のパス／フェイルを判定し、その判定結果を示すフェイル信号Ｆ１００を出力する。尚、図６では簡略化して図示しているが、パターンメモリ１０２〜判定回路１０５は、半導体試験装置に設けられるピン（テスタピン）毎に設けられている。
【０００４】
アドレス発生器１０１は、不図示のテスタコントローラから出力される制御信号Ｃ１０１に基づいて、テスタピン毎に設けられたパターンメモリ１０２の各々に対してアドレスＡ１００を出力する。パターンメモリ１０２は、期待値パターンＥ１００又は判定マスクパターンＭ１００を生成するために用いられるパターンデータＤ１０２を記憶する。期待値／判定マスクパターン生成回路１０３は、期待値パターンＥ１００を生成するために用いられる期待値生成データＤ１０１及びパターンデータＤ１０２を入力としており、設定信号Ｖ１００によるレジスタの設定内容及び不図示のテスタコントローラから出力される制御信号Ｃ１０２に応じた期待値パターンＥ１００及び判定マスクパターンＭ１００を出力する。
【０００５】
図７は、設定信号Ｖ１００によるレジスタの設定内容に応じて生成される期待値パターンＥ１００及び判定マスクパターンＭ１００を示す図である。図７に示す通り、設定信号Ｖ１００によって期待値／判定マスクパターン生成回路１０３のレジスタには排他的に「ＳＴ１」〜「ＳＴ４」が設定される。レジスタ設定が「ＳＴ１」の場合には、期待値生成データＤ１０１を用いて期待値パターンＥ１００が生成され、判定マスクパターンＭ１００は「０」（判定マスクを掛けずに判定を行う）とされる。
【０００６】
レジスタ設定が「ＳＴ２」の場合であって、制御信号Ｃ１０２が「０」のときには期待値生成データＤ１０１を用いて期待値パターンＥ１００が生成され、制御信号Ｃ１０２が「１」のときにはパターンデータＤ１０２を用いて期待値パターンＥ１００が生成される。尚、判定マスクパターンＭ１００は制御信号Ｃ１０２の値に拘わらず「０」とされる。レジスタ設定が「ＳＴ３」の場合であって、制御信号Ｃ１０２が「０」のときには期待値生成データＤ１０１を用いて期待値パターンＥ１００が生成され、制御信号Ｃ１０２が「１」のときには期待値生成データＤ１０１とパターンデータＤ１０２との排他的論理和を用いて期待値パターンＥ１００が生成される。尚、判定マスクパターンＭ１００は制御信号Ｃ１０２の値に拘わらず「０」とされる。
【０００７】
レジスタ設定が「ＳＴ４」の場合には、制御信号Ｃ１０２の値に拘わらず期待値生成データＤ１０１を用いて期待値パターンＥ１００が生成される。また、制御信号Ｃ１０２が「０」のときには判定マスクパターンＭ１００は「０」とされ、制御信号Ｃ１０２が「１」のときにはパターンデータＤ１０２を用いて判定マスクパターンＭ１００が生成される。
【０００８】
判定タイミング発生器１０４は、判定回路１０５におけるパス／フェイルの判定タイミングを規定するタイミング信号Ｔ１００を発生する。判定回路１０５は、判定タイミング発生器１０４から出力されるタイミング信号Ｔ１００のタイミングで、期待値／判定マスクパターン生成回路１０３から出力される期待値パターンＥ１００と不図示のＤＵＴから出力される信号Ｓ１００との比較を行ってパス／フェイルを判定する。但し、期待値／判定マスクパターン生成回路１０３から出力される判定マスクパターンＭ１００が「１」である場合には判定を行わない。
【０００９】
上記構成において、ＤＵＴの試験を開始するに先立って、まず設定信号Ｖ１００による期待値／判定マスクパターン生成回路１０３のレジスタ設定が行われる。尚、期待値／判定マスクパターン生成回路１０３はテスタピン毎に設けられているため、ここでは全ての期待値／判定マスクパターン生成回路１０３についてレジスタ設定が行われる。かかるレジスタ設定が完了すると、不図示のテスタコントローラからの制御信号Ｃ１０１，Ｃ１０２が入力されるとともに期待値生成データＤ１０１が入力され、レジスタの設定内容に応じた期待値パターンＥ１００及び判定マスクパターンＭ１００が期待値／判定マスクパターン生成回路１０３から出力される。そして、これら期待値パターンＥ１００及び判定マスクパターンＭ１００を用いて、タイミング信号Ｔ１００のタイミングでＤＵＴから出力される信号Ｓ１００のパス／フェイル判定が行われて、その判定結果を示すフェイル信号Ｆ１００が出力される。以上の動作が各テスタピン毎に個別に並行して行われる。
【００１０】
尚、従来の半導体試験装置が備える他の判定回路の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開平９−２１１０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、図７を参照すると、パターンメモリ１０２に記憶されたパターンデータＤ１０２は、レジスタ設定が「ＳＴ２」，「ＳＴ３」の場合に期待値パターンＥ１００を生成するために用いられ、レジスタ設定が「ＳＴ４」の場合に判定マスクパターンＭ１００を生成するために用いられる。このように、従来は、パターンデータＤ１０２を用いて期待値パターンＥ１００と判定マスクパターンＭ１００とが排他的に生成されており、これらの双方を同時に生成することができないという問題があった。
【００１２】
ここで、半導体試験装置における試験はユーザによって作成された試験プログラムに従って行われる訳であるが、上記の通りパターンデータＤ１０２を用いて期待値パターンＥ１００と判定マスクパターンＭ１００との双方を同時に生成することができないため、試験プログラムの作成の自由度が低下してしまう。具体的には、パターンデータＤ１０２を用いて生成された期待値パターンＥ１００を用いてパス／フェイルを行う試験と、パターンデータＤ１０２を用いて生成された判定マスクパターンＭ１００を用いてＤＵＴからの信号Ｓ１００をマスクしてパス／フェイルを行う試験とを試験プログラムに混在させることができず、上記の２つの試験を明確に区別して試験プログラムを作成する必要があった。
【００１３】
しかも、ＤＵＴの試験中において上記の２つの試験のうちの何れか一方の試験から何れか他方の試験に移行する場合には、一旦試験を中断して設定信号Ｖ１００によって期待値／判定マスクパターン生成回路１０３のレジスタ設定を変更しなければならない。かかるレジスタ変更は、期待値／判定マスクパターン生成回路１０３の全てについて行う必要があるため、レジスタ変更に要する時間の分だけＤＵＴの試験に要する時間が長くなり、試験効率を低下させてしまう。
【００１４】
本発明は上記事情に鑑みてなされたものであり、パターンメモリに記憶されたパターンデータを用いて期待値パターンと判定マスクパターンとを同時に生成することができ、これにより試験プログラム作成の自由度及び試験効率を高めることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の半導体試験装置は、外部から入力される第１データ（Ｄ１）とパターンメモリ（１２）に記憶された第２データ（Ｄ２）との少なくとも一方から生成される期待値パターン（Ｅ１）及び判定マスクパターン（Ｍ１）を用いて半導体デバイスのパス／フェイルを判定する判定回路（１６）を備える半導体試験装置（１）において、外部から入力される第１設定信号（Ｖ１）による設定内容に基づいて、前記第１データ及び前記第２データの少なくとも一方を用いて前記期待値パターンを生成する第１生成回路（１３）と、外部から入力される第２設定信号（Ｖ２）による設定内容に基づいて、前記第２データを用いて前記判定マスクパターンを生成する第２生成回路（１４）とを備えることを特徴としている。
この発明によると、外部から入力される第１設定信号による設定内容に基づいて、外部から入力される第１データ及びパターンメモリに記憶された第２データの少なくとも一方を用いて期待値パターンが第１生成回路で生成され、外部から入力される第２設定信号による設定内容に基づいて、パターンメモリに記憶された第２データを用いて判定マスクパターンが第２生成回路で生成される。
また、本発明の半導体試験装置は、前記第１生成回路が、外部から入力される第１制御信号（Ｃ１）に応じて、前記第１データ及び前記第２データのうちから前記期待値パターンの生成に用いるデータの切り替えが可能であることを特徴としている。
また、本発明の半導体試験装置は、前記第２生成回路が、外部から入力される第２制御信号（Ｃ２）に応じて、前記判定マスクパターンの生成に前記第２データを用いるか否かの切り替えが可能であることを特徴としている。
また、本発明の半導体試験装置は、前記パターンメモリ、前記判定回路、前記第１生成回路、及び前記第２生成回路をテスタピン毎に備えることを特徴としている。
また、本発明の半導体試験装置は、前記テスタピン毎の前記パターンメモリに共通して設けられ、前記パターンメモリに対するアドレス（Ａ１）を発生するアドレス発生器（１１）を備えることを特徴としている。
更に、本発明の半導体試験装置は、前記判定回路に対応して設けられ、前記判定回路におけるパス／フェイルの判定タイミングを規定するタイミング信号（Ｔ１）を発生する判定タイミング発生器（１５）を備えることを特徴としている。
【発明の効果】
【００１６】
本発明によれば、外部から入力される第１設定信号による設定内容に基づいて、第１生成回路が外部から入力される第１データ及びパターンメモリに記憶された第２データの少なくとも一方を用いて期待値パターンを生成し、外部から入力される第２設定信号による設定内容に基づいて、第２生成回路がパターンメモリに記憶された第２データを用いて判定マスクパターンを生成しているため、パターンメモリに記憶されたパターンデータを用いて期待値パターンと判定マスクパターンとを同時に生成することができるという効果がある。
これにより、パターンデータを用いて生成された期待値パターンを用いた試験と、パターンデータを用いて生成された判定マスクパターンを用いた試験とが混在した試験プログラムを作成することができ、ユーザによる試験プログラムの作成の自由度を高めることができるという効果がある。
また、第１，第２設定信号による設定内容を変更することなく、第１制御信号に応じて第１データ及び第２データのうちから期待値パターンの生成に用いるデータの切り替えが可能であり、第２制御信号に応じて判定マスクパターンの生成に第２データを用いるか否かの切り替えが可能であるため、半導体デバイスの試験中において設定内容の変更のために試験を中断する必要が無くなり、試験効率を高めることができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。尚、図１においては、半導体試験装置が備えるパス／フェイルの判定に係る回路のみを図示している。
【００１８】
図１に示す通り、本実施形態の半導体試験装置１は、アドレス発生器１１、パターンメモリ１２、期待値パターン生成回路１３（第１生成回路）、判定マスクパターン生成回路１４（第２生成回路）、判定タイミング発生器１５、及び判定回路１６を備えており、ＤＵＴ（図示省略）から出力される信号Ｓ１のパス／フェイルを判定し、その判定結果を示すフェイル信号Ｆ１を出力する。尚、図１では簡略化して図示しているが、パターンメモリ１２〜判定回路１６は、半導体試験装置１に設けられる不図示のピン（テスタピン）毎に設けられている。
【００１９】
ここで、図１に示す回路を動作させるために、制御信号Ｃ０、制御信号Ｃ１（第１制御信号）、制御信号Ｃ２（第２制御信号）、期待値生成データＤ１（第１データ）、設定信号Ｖ１（第１設定信号）、及び設定信号Ｖ２（第２設定信号）が用いられる。制御信号Ｃ０は、アドレス発生器１１からのアドレスＡ１の発生を制御する信号である。制御信号Ｃ１は期待値パターン生成回路１３で期待値パターンＥ１を発生する際に用いられる信号であり、制御信号Ｃ２は判定マスクパターン生成回路１４で判定マスクパターンＭ１を発生する際に用いられる信号である。これら制御信号Ｃ０〜Ｃ２は、不図示のテスタコントローラから出力されて、半導体試験装置１に設けられる全てのテスタピンに共通した信号である。
【００２０】
また、期待値生成データＤ１は、期待値パターンＥ１を生成するために用いられるデータであって、上記のテスタピンのうちの所定数のテスタピンで共用されるデータである。設定信号Ｖ１は期待値パターン生成回路１３に設けられるレジスタ（図示省略）の値を設定するための信号であり、設定信号Ｖ２は判定マスクパターン生成回路１４に設けられるレジスタ（図示省略）の値を設定するための信号である。
【００２１】
アドレス発生器１１は、テスタピン毎のパターンメモリ１２に共通して設けられ、不図示のテスタコントローラから出力される制御信号Ｃ０に基づいて、テスタピン毎に設けられたパターンメモリ１２の各々に対してアドレスＡ１を出力する。パターンメモリ１２は、期待値パターンＥ１又は判定マスクパターンＭ１を生成するために用いられるパターンデータＤ２（第２データ）を記憶する。
【００２２】
期待値パターン生成回路１３は、前述した期待値生成データＤ１及びパターンメモリ１２からのパターンデータＤ２を入力としており、設定信号Ｖ１によるレジスタの設定内容及び不図示のテスタコントローラから出力される制御信号Ｃ１に応じた期待値パターンＥ１を出力する。図２は、設定信号Ｖ１によるレジスタの設定内容に応じて期待値パターン生成回路１３で生成される期待値パターンＥ１を示す図である。図２に示す通り、設定信号Ｖ１によって期待値パターン生成回路１３のレジスタには排他的に「ＳＴ１１」〜「ＳＴ１３」が設定される。レジスタ設定が「ＳＴ１１」の場合には、期待値生成データＤ１を用いて期待値パターンＥ１が生成される。
【００２３】
レジスタ設定が「ＳＴ１２」の場合であって、制御信号Ｃ１が「０」のときには期待値生成データＤ１を用いて期待値パターンＥ１が生成され、制御信号Ｃ１が「１」のときにはパターンデータＤ２を用いて期待値パターンＥ１が生成される。レジスタ設定が「ＳＴ１３」の場合であって、制御信号Ｃ１が「０」のときには期待値生成データＤ１を用いて期待値パターンＥ１が生成され、制御信号Ｃ１が「１」のときには期待値生成データＤ１とパターンデータＤ２との排他的論理和を用いて期待値パターンＥ１が生成される。
【００２４】
このように、期待値パターン生成回路１３から出力される期待値パターンＥ１は、基本的には設定信号Ｖ１によるレジスタの設定内容に基づいて定められる。但し、制御信号Ｃ１によって、レジスタの設定内容を変更することなく期待値パターンＥ１の生成に用いるデータ（期待値生成データＤ１、パターンデータＤ２）を切り替えることが可能である。
【００２５】
判定マスクパターン生成回路１４は、パターンメモリ１２から出力されるパターンデータＤ２を入力としており、設定信号Ｖ２によるレジスタの設定内容及び不図示のテスタコントローラから出力される制御信号Ｃ２に応じた判定マスクパターンＭ１を出力する。図３は、設定信号Ｖ２によるレジスタの設定内容に応じて判定マスクパターン生成回路１４で生成される判定マスクパターンＭ１を示す図である。
【００２６】
図３に示す通り、設定信号Ｖ２によって判定マスクパターン生成回路１４のレジスタには排他的に「ＳＴ２１」，「ＳＴ２２」が設定される。レジスタ設定が「ＳＴ２１」の場合には、判定マスクパターンＭ１は「０」（判定マスクを掛けずに判定を行う）とされる。レジスタ設定が「ＳＴ２」の場合であって、制御信号Ｃ２が「０」のときには判定マスクパターンＭ１は「０」とされ、制御信号Ｃ１が「１」のときにはパターンメモリ１２から出力されるパターンデータＤ２を用いて判定マスクパターンＭ１が生成される
【００２７】
このように、判定マスクパターン生成回路１４から出力される判定マスクパターンＭ１は、基本的には設定信号Ｖ２によるレジスタの設定内容に基づいて定められる。但し、制御信号Ｃ２によって、レジスタの設定内容を変更することなく判定マスクパターンＭ１の生成にパターンデータＤ２を用いるか否かを切り替えることが可能である。
【００２８】
判定タイミング発生器１５は、判定回路１６におけるパス／フェイルの判定タイミングを規定するタイミング信号Ｔ１を発生する。判定回路１６は、判定タイミング発生器１５から出力されるタイミング信号Ｔ１のタイミングで、期待値パターン生成回路１３から出力される期待値パターンＥ１と不図示のＤＵＴから出力される信号Ｓ１との比較を行ってパス／フェイルを判定する。但し、判定マスクパターン生成回路１４から出力される判定マスクパターンＭ１が「１」である場合には判定を行わない。
【００２９】
上記構成において、ＤＵＴの試験を開始するに先立って、まず設定信号Ｖ１による期待値パターン生成回路１３のレジスタ設定、及び設定信号Ｖ２による判定マスクパターン生成回路１４のレジスタ設定が行われる。尚、期待値パターン生成回路１３及び判定マスクパターン生成回路１４はテスタピン毎に設けられているため、ここでは全ての期待値パターン生成回路１３及び判定マスクパターン生成回路１４についてレジスタ設定が行われる。
【００３０】
以上のレジスタ設定が完了すると、不図示のテスタコントローラからの制御信号Ｃ０，Ｃ１，Ｃ２が入力されるとともに期待値生成データＤ１が入力され、レジスタの設定内容に応じた期待値パターンＥ１が期待値パターン生成回路１３から出力されるとともに、レジスタの設定内容に応じた判定マスクパターンＭ１が判定マスクパターン生成回路１４から出力される。そして、これら期待値パターンＥ１及び判定マスクパターンＭ１を用いて、タイミング信号Ｔ１のタイミングでＤＵＴから出力される信号Ｓ１のパス／フェイル判定が判定回路１６で行われて、その判定結果を示すフェイル信号Ｆ１が出力される。以上の動作が各テスタピン毎に個別に並行して行われる。
【００３１】
ここで、期待値パターン生成回路１３で生成される期待値パターンＥ１及び判定マスクパターン生成回路１４で生成される判定マスクパターンＭ１について説明する。尚、前述の通り、期待値パターン生成回路１３及び判定マスクパターン生成回路１４は複数のテストピンに対して設けられているため、各々に同一のレジスタ設定を行った場合（ハードウェアの構成上、必然的に同一のレジスタ設定にせざるを得ない場合を含む）と、それぞれ異なるレジスタ設定を行った場合とに分けて説明する。
【００３２】
〈同一のレジスタ設定を行った場合〉
図４は、複数の期待値パターン生成回路１３及び複数の判定マスクパターン生成回路１４に対してそれぞれ同一のレジスタ設定を行った場合に生成される期待値パターンＥ１及び判定マスクパターンＭ１の一例を示す図である。尚、ここでは、第１番目のテスタピン（第１ピン）、第２番目のテスタピン（第２ピン）、及び第３番目のテスタピン（第３ピン）に設けられた期待値パターン生成回路１３及び判定マスクパターン生成回路１４について考えるものとし、これら期待値パターン生成回路１３のレジスタ設定が「ＳＴ１２」であり、判定マスクパターン生成回路１４のレジスタ設定が「ＳＴ２２」であるとする（図２，図３参照）。
【００３３】
いま、図４に示す通り、時刻ｔ１１から半導体試験装置１の動作が開始されるものとし、外部からは２周期毎に値「０」と値「１」とが交互に変化する期待値生成データＤ１が順次入力され、テスタピン毎に設けられたパターンメモリ１２からはそれぞれ異なるパターンデータＤ２が順次出力されるとする。また、制御信号Ｃ１は時刻ｔ１２までは「０」であるが時刻ｔ１２以降は「１」になり、逆に制御信号Ｃ２は時刻ｔ１２までは「１」であるが時刻ｔ１２以降は「０」になるとする。
【００３４】
各テスタピンに設けられた期待値パターン生成回路１３のレジスタ設定は「ＳＴ１２」である。このため、制御信号Ｃ１が「０」である時刻ｔ１１〜ｔ１２の間は、期待値パターン生成回路１３の各々において期待値生成データＤ１を用いて期待値パターンＥ１が生成される。図４を参照すると、時刻ｔ１１〜ｔ１２における各テスタピンの期待値パターンＥ１の並びが期待値生成データＤ１のデータの並びと同じであることが分かる
【００３５】
他方、各テスタピンに設けられた判定マスクパターン生成回路１４のレジスタ設定は「ＳＴ２２」である。このため、制御信号Ｃ２が「１」である時刻ｔ１１〜ｔ１２の間は、判定マスクパターン生成回路１４の各々においてパターンデータＤ２を用いて判定マスクパターンＭ１が生成される。図４を参照すると、時刻ｔ１１〜ｔ１２における各テスタピン毎の判定マスクパターンＭ１の並びが各々のテストピンにおけるパターンデータＤ２のデータの並びと同じであることが分かる。
【００３６】
時刻ｔ１２になると制御信号Ｃ１は「１」に変化するが、各テスタピンに設けられた期待値パターン生成回路１３のレジスタ設定は「ＳＴ１２」のままである。このため、時刻ｔ１２以降は期待値パターン生成回路１３の各々においてパターンデータＤ２を用いて期待値パターンＥ１が生成される。図４を参照すると、時刻ｔ１２以降における各テスタピン毎の期待値パターンＥ１の並びが各々のテストピンにおけるパターンデータＤ２のデータの並びと同じであることが分かる。
【００３７】
他方、時刻ｔ１２になると制御信号Ｃ２は「０」に変化するが、各テスタピンに設けられた判定マスクパターン生成回路１４のレジスタ設定は「ＳＴ２２」のままである。このため、時刻ｔ１２以降は判定マスクパターン生成回路１４の各々において判定マスクパターンＭ１は「０」とされる。図４を参照すると、時刻ｔ１２以降においては、各テスタピン毎の判定マスクパターンＭ１の並びが「０」になっているのが分かる。
【００３８】
〈異なるレジスタ設定を行った場合〉
図５は、複数の期待値パターン生成回路１３及び複数の判定マスクパターン生成回路１４に対してそれぞれ異なるレジスタ設定を行った場合に生成される期待値パターンＥ１及び判定マスクパターンＭ１の一例を示す図である。尚、ここでは、第１０番目のテスタピン（第１０ピン）、第２０番目のテスタピン（第２０ピン）、及び第３０番目のテスタピン（第３０ピン）に設けられた期待値パターン生成回路１３及び判定マスクパターン生成回路１４について考えるものとする。
【００３９】
また、第１０ピン及び第３０ピンに設けられた期待値パターン生成回路１３のレジスタ設定が「ＳＴ１１」であり、第２０ピンに設けられた期待値パターン生成回路１３のレジスタ設定が「ＳＴ１２」であるとする。更に、第１０ピンに設けられた判定マスクパターン生成回路１４のレジスタ設定が「ＳＴ２２」であり、第２０ピン及び第３０ピンに設けられた判定マスクパターン生成回路１４のレジスタ設定が「ＳＴ２１」であるとする。
【００４０】
いま、図５に示す通り、時刻ｔ２１から半導体試験装置１の動作が開始されるものとし、外部からは２周期毎に値「０」と値「１」とが交互に変化する期待値生成データＤ１が順次入力され、テスタピン毎に設けられたパターンメモリ１２からはそれぞれ異なるパターンデータＤ２が順次出力されるとする。また、制御信号Ｃ１は時刻ｔ２１〜ｔ２２，時刻ｔ２３〜ｔ２４の間は「０」であるが、時刻ｔ２２〜ｔ２３の間及び時刻ｔ２４以降は「１」であるとする。更に、制御信号Ｃ２は、時刻ｔ２１〜ｔ２３の間は「０」であるが、時刻ｔ２３以降は「１」になるとする。
【００４１】
先ず、第１０ピンに着目すると、第１０ピンに設けられた期待値パターン生成回路１３のレジスタ設定は「ＳＴ１１」である。このため、制御信号Ｃ１の値に拘わらず期待値生成データＤ１を用いて期待値パターンＥ１が生成される。図５を参照すると、第１０ピンの期待値パターンＥ１の並びは期待値生成データＤ１のデータの並びと同じであることが分かる。他方、第１０ピンに設けられた判定マスクパターン生成回路１４のレジスタ設定は「ＳＴ２２」である。このため、制御信号Ｃ２が「０」である時刻ｔ２１〜ｔ２３の間は、判定マスクパターンＭ１は「０」とされる。図５を参照すると、時刻ｔ２１〜ｔ２３の間は第１０ピンの判定マスクパターンＭ１の並びが「０」になっているのが分かる。
【００４２】
時刻ｔ２３になると制御信号Ｃ２は「１」に変化するが、第１０ピンに設けられた判定マスクパターン生成回路１４のレジスタ設定は「ＳＴ２２」のままである。このため、制御信号Ｃ２が「１」に変化する時刻ｔ２３以降は、パターンデータＤ２を用いて判定マスクパターンＭ１が生成される。図５を参照すると、時刻ｔ２３以降における第１０ピンの判定マスクパターンＭ１の並びが第１０ピンのパターンデータＤ２のデータの並びと同じであることが分かる。
【００４３】
次に、第２０ピンに着目すると、第２０ピンに設けられた期待値パターン生成回路１３のレジスタ設定は「ＳＴ１２」である。このため、制御信号Ｃ１が「０」である時刻ｔ２１〜ｔ２２の間及び時刻ｔ２３〜ｔ２４の間は期待値生成データＤ１を用いて期待値パターンＥ１が生成され、制御信号Ｃ１が「１」である時刻ｔ２２〜ｔ２３の間及び時刻ｔ２４以降はパターンデータＤ２を用いて期待値パターンＥ１が生成される。図５を参照すると、第２０ピンの期待値パターンＥ１の並びは、時刻ｔ２１〜ｔ２２の間及び時刻ｔ２３〜ｔ２４の間は期待値生成データＤ１のデータの並びと同じであるが、時刻ｔ２２〜ｔ２３の間及び時刻ｔ２４以降は第２０ピンのパターンデータＤ２のデータの並びと同じであることが分かる。
【００４４】
他方、第２０ピンに設けられた判定マスクパターン生成回路１４のレジスタ設定は「ＳＴ２１」である。このため、制御信号Ｃ２の値に拘わらず判定マスクパターンＭ１は「０」とされる。図５を参照すると、第２０ピンの判定マスクパターンＭ１の並びが全て「０」になっているのが分かる。
【００４５】
最後に、第３０ピンに着目すると、第３０ピンに設けられた期待値パターン生成回路１３のレジスタ設定は「ＳＴ１１」である。このため、第１０ピンに設けられた期待値パターン生成回路１３と同様に、制御信号Ｃ１の値に拘わらず期待値生成データＤ１を用いて期待値パターンＥ１が生成される。図５を参照すると、第３０ピンの期待値パターンＥ１の並びは期待値生成データＤ１のデータの並びと同じであることが分かる。他方、第３０ピンに設けられた判定マスクパターン生成回路１４のレジスタ設定は「ＳＴ２１」である。このため、第２０ピンに設けられた判定マスクパターン生成回路１４と同様に、制御信号Ｃ２の値に拘わらず判定マスクパターンＭ１は「０」とされる。図５を参照すると、第３０ピンの判定マスクパターンＭ１の並びが全て「０」になっているのが分かる。
【００４６】
以上の通り、本実施形態の半導体試験装置１は、設定信号Ｖ１によるレジスタの設定内容に基づいて外部から入力される期待値生成データＤ１及びパターンメモリ１２から出力されるパターンデータＤ２との少なくとも一方を用いて期待値パターンＥ１を生成する期待値パターン生成回路１３と、設定信号Ｖ２によるレジスタの設定内容に基づいてパターンメモリ１２から出力されるパターンデータＤ２を用いて判定マスクパターンＭ１を生成する判定マスクパターン生成回路１４とを備えている。このため、パターンメモリ１２に記憶されたパターンデータＤ２を用いて期待値パターンＥ１と判定マスクパターンＭ１とを同時に生成することができる。
【００４７】
これにより、パターンデータＤ２を用いて生成された期待値パターンＥ１を用いてパス／フェイルを行う試験と、パターンデータＤ２を用いて生成された判定マスクパターンＭ１を用いてＤＵＴからの信号Ｓ１をマスクしてパス／フェイルを行う試験とが混在した試験プログラムを作成することができる。従って、ユーザによる試験プログラムの作成の自由度を高めることができる。
【００４８】
また、本実施形態では、各テストピンに設けられた期待値パターン生成回路１３及び判定マスクパターン生成回路１４のレジスタ設定を変更することなく、制御信号Ｃ１に応じて期待値生成データＤ１及びパターンデータＤ２のうちから期待値パターンＥ１の生成に用いるデータの切り替えが可能であり、制御信号Ｃ２に応じて判定マスクパターンＭ１の生成にパターンデータＤ２を用いるか否かの切り替えが可能である。このため、ＤＵＴの試験中におけるレジスタ設定の変更のために試験を中断する必要が無くなり、試験効率を高めることができる。
【００４９】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタ等の各種の半導体試験装置に適用することが可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】設定信号Ｖ１によるレジスタの設定内容に応じて期待値パターン生成回路１３で生成される期待値パターンＥ１を示す図である。
【図３】設定信号Ｖ２によるレジスタの設定内容に応じて判定マスクパターン生成回路１４で生成される判定マスクパターンＭ１を示す図である。
【図４】同一のレジスタ設定を行った場合に生成される期待値パターンＥ１及び判定マスクパターンＭ１の一例を示す図である。
【図５】異なるレジスタ設定を行った場合に生成される期待値パターンＥ１及び判定マスクパターンＭ１の一例を示す図である。
【図６】従来の半導体試験装置のパス／フェイルの判定に係る回路を示すブロック図である。
【図７】設定信号Ｖ１００によるレジスタの設定内容に応じて生成される期待値パターンＥ１００及び判定マスクパターンＭ１００を示す図である。
【符号の説明】
【００５１】
１      半導体試験装置
１１    アドレス発生器
１２    パターンメモリ
１３    期待値パターン生成回路
１４    判定マスクパターン生成回路
１５    判定タイミング発生器
１６    判定回路
Ａ１    アドレス
Ｃ１    制御信号
Ｃ２    制御信号
Ｄ１    期待値生成データ
Ｄ２    パターンデータ
Ｅ１    期待値パターン
Ｍ１    判定マスクパターン
Ｔ１    タイミング信号
Ｖ１    設定信号
Ｖ２    設定信号
【図１】
2010025850.tif 000003
【図２】
2010025850.tif 000004
【図３】
2010025850.tif 000005
【図４】
2010025850.tif 000006
【図５】
2010025850.tif 000007
【図６】
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【図７】
2010025850.tif 000009