(57)【要約】【課題】製造工程におけるエピタキシャル結晶層への熱的負荷を低減することのできる半導体装置、およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１の結晶からなる第１のエピタキシャル結晶層、を含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２の結晶からなる第２のエピタキシャル結晶層、前記第２のエピタキシャル結晶層上に形成された前記第１の結晶からなる第３のエピタキシャル結晶層、を含む、前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有する。【選択図】図３
2010080674.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１の結晶からなる第１のエピタキシャル結晶層、を含む第１のトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２の結晶からなる第２のエピタキシャル結晶層、前記第２のエピタキシャル結晶層上に形成された前記第１の結晶からなる第３のエピタキシャル結晶層、を含む、前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、
を有する半導体装置。
【請求項２】
半導体基板上の第１のトランジスタ領域および前記第１のトランジスタ領域と異なる導電型を有する第２のトランジスタ領域に、第１および第２のゲート電極を、それぞれゲート絶縁膜を介して形成する工程と、
前記第２のゲート電極の側面に第１の側壁を形成し、前記半導体基板の前記第２導電型トランジスタ領域上に前記第１の側壁と同じ材料からなるカバー膜を形成する工程と、
前記カバー膜および前記第１の側壁をマスクとして前記半導体基板にエッチングを施し、前記半導体基板の前記第１導電型トランジスタ領域に第１の溝を形成する工程と、
前記第１の溝内に選択的に第１のＳｉ系結晶をエピタキシャル成長させて、第１のエピタキシャル結晶層を形成する工程と、
前記第１のエピタキシャル結晶層上にエピタキシャル成長抑制層を形成する工程と、
前記カバー膜を前記第２のゲート電極の側面の第２の側壁に加工した後、前記第１の側壁、前記第２の側壁、および前記エピタキシャル成長抑制層をマスクとして前記半導体基板にエッチングを施し、前記第２導電型トランジスタ領域に第２の溝を形成する工程と、
前記第２の溝内に選択的に第２のＳｉ系結晶をエピタキシャル成長させて、第２のエピタキシャル結晶層を形成する工程と、
を含む半導体装置の製造方法。
【請求項３】
半導体基板上の第１のトランジスタ領域および前記第１のトランジスタ領域と異なる導電型を有する第２のトランジスタ領域に、第１および第２のゲート電極を、それぞれゲート絶縁膜を介して形成する工程と、
前記第２のゲート電極の側面に第１の側壁を形成し、前記半導体基板の前記第２導電型トランジスタ領域上に前記第１の側壁と同じ材料からなるカバー膜を形成する工程と、
前記カバー膜および前記第１の側壁をマスクとして前記半導体基板にエッチングを施し、前記半導体基板の前記第１導電型トランジスタ領域に第１の溝を形成する工程と、
前記第１の溝の内部および上方に選択的に第１のＳｉ系結晶をエピタキシャル成長させて、第１のエピタキシャル結晶層を形成する工程と、
前記カバー膜を前記第２のゲート電極の側面の第２の側壁に加工した後、前記第１の側壁および前記第２の側壁をマスクとして前記第１のエピタキシャル結晶層および前記半導体基板にエッチングを施し、前記第１のエピタキシャル結晶層の上面の高さを下げ、かつ前記第２導電型トランジスタ領域に第２の溝を形成する工程と、
前記第１のエピタキシャル結晶層上および前記第２の溝内に選択的に第２のＳｉ系結晶をエピタキシャル成長させて、第２のエピタキシャル結晶層を形成する工程と、
を含む半導体装置の製造方法。
【請求項４】
前記前記エピタキシャル成長抑制層は、結晶欠陥を含むＳｉ系結晶、またはＳｉ系非晶質体である、
請求項２または３に記載された半導体装置の製造方法。
【請求項５】
前記第１のＳｉ系結晶はＳｉＧｅ結晶であり、
前記第２のＳｉ系結晶はＳｉＣ結晶である、
請求項２から４のいずれか１つに記載された半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造技術として、チャネル領域のＳｉ結晶に歪みを与えてトランジスタの動作速度を向上させる、歪みシリコン技術が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１等に記載の技術によれば、ｐ型トランジスタのチャネル領域を挟む位置にＳｉ結晶よりも格子定数の大きいＳｉＧｅ結晶をエピタキシャル成長させることにより、チャネル領域に圧縮歪みを生じさせてチャネル領域中の電荷（正孔）の移動度を向上させることができる。
【０００４】
また、ｎ型トランジスタのチャネル領域を挟む位置にＳｉ結晶よりも格子定数の小さいＳｉＣ結晶をエピタキシャル成長させることにより、チャネル領域に引張歪みを生じさせてチャネル領域中の電荷（電子）の移動度を向上させることができる。
【０００５】
しかし、従来の方法によれば、ｐ型トランジスタとｎ型トランジスタを混載した半導体装置を製造する場合、一方のトランジスタ領域に結晶を選択的にエピタキシャル成長させる際に、他方のトランジスタ領域を高温条件下で形成されるカバー膜で覆う必要がある。
【０００６】
このため、先に結晶を成長させたトランジスタ領域において、エピタキシャル成長結晶上にカバー膜を形成する工程が必要になり、カバー膜形成時にエピタキシャル成長結晶に熱的負荷が加わる。その結果、エピタキシャル成長中の導電型不純物が大きく拡散することによるソース・ドレイン領域のプロファイルの崩れ等の問題が発生するおそれがある。
【特許文献１】特開２００７−２９４７８０号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、製造工程におけるエピタキシャル結晶層への熱的負荷を低減することのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１の結晶からなる第１のエピタキシャル結晶層、を含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２の結晶からなる第２のエピタキシャル結晶層、前記第２のエピタキシャル結晶層上に形成された前記第１の結晶からなる第３のエピタキシャル結晶層、を含む、前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有する半導体装置を提供する。
【０００９】
また、本発明の他の態様は、半導体基板上の第１のトランジスタ領域および前記第１のトランジスタ領域と異なる導電型を有する第２のトランジスタ領域に、第１および第２のゲート電極を、それぞれゲート絶縁膜を介して形成する工程と、前記第２のゲート電極の側面に第１の側壁を形成し、前記半導体基板の前記第２導電型トランジスタ領域上に前記第１の側壁と同じ材料からなるカバー膜を形成する工程と、前記カバー膜および前記第１の側壁をマスクとして前記半導体基板にエッチングを施し、前記半導体基板の前記第１導電型トランジスタ領域に第１の溝を形成する工程と、前記第１の溝内に選択的に第１のＳｉ系結晶をエピタキシャル成長させて、第１のエピタキシャル結晶層を形成する工程と、前記第１のエピタキシャル結晶層上にエピタキシャル成長抑制層を形成する工程と、前記カバー膜を前記第２のゲート電極の側面の第２の側壁に加工した後、前記第１の側壁、前記第２の側壁、および前記エピタキシャル成長抑制層をマスクとして前記半導体基板にエッチングを施し、前記第２導電型トランジスタ領域に第２の溝を形成する工程と、前記第２の溝内に選択的に第２のＳｉ系結晶をエピタキシャル成長させて、第２のエピタキシャル結晶層を形成する工程と、を含む半導体装置の製造方法を提供する。
【００１０】
また、本発明の他の態様は、半導体基板上の第１のトランジスタ領域および前記第１のトランジスタ領域と異なる導電型を有する第２のトランジスタ領域に、第１および第２のゲート電極を、それぞれゲート絶縁膜を介して形成する工程と、前記第２のゲート電極の側面に第１の側壁を形成し、前記半導体基板の前記第２導電型トランジスタ領域上に前記第１の側壁と同じ材料からなるカバー膜を形成する工程と、前記カバー膜および前記第１の側壁をマスクとして前記半導体基板にエッチングを施し、前記半導体基板の前記第１導電型トランジスタ領域に第１の溝を形成する工程と、前記第１の溝の内部および上方に選択的に第１のＳｉ系結晶をエピタキシャル成長させて、第１のエピタキシャル結晶層を形成する工程と、前記カバー膜を前記第２のゲート電極の側面の第２の側壁に加工した後、前記第１の側壁および前記第２の側壁をマスクとして前記第１のエピタキシャル結晶層および前記半導体基板にエッチングを施し、前記第１のエピタキシャル結晶層の上面の高さを下げ、かつ前記第２導電型トランジスタ領域に第２の溝を形成する工程と、前記第１のエピタキシャル結晶層上および前記第２の溝内に選択的に第２のＳｉ系結晶をエピタキシャル成長させて、第２のエピタキシャル結晶層を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、製造工程におけるエピタキシャル結晶層への熱的負荷を低減することのできる半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上に素子分離領域３により電気的に分離されたｎ型トランジスタ１０およびｐ型トランジスタ２０を有する。
【００１３】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１４】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１５】
ｎ型トランジスタ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１６と、ゲート電極１２上に形成されたシリサイド層１７と、半導体基板２中のゲート絶縁膜１１下に形成されたチャネル領域１５と、半導体基板２内のチャネル領域１５の両側に形成されたソース・ドレイン領域のエクステンション領域１３と、エクステンション領域１３の両側に形成されたエピタキシャル結晶層１４と、エピタキシャル結晶層１４上に形成されたシリサイド層１８と、を有する。なお、図示しないが、半導体基板２中のｎ型トランジスタ１０下の領域に、ｐ型のウェルが形成されていてもよい。
【００１６】
ｐ型トランジスタ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたゲート側壁２６と、ゲート電極２２上に形成されたシリサイド層２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５の両側に形成されたソース・ドレイン領域のエクステンション領域２３と、エクステンション領域２３の両側に形成されたエピタキシャル結晶層２４と、エピタキシャル結晶層２４上に形成されたシリサイド層２８と、を有する。なお、図示しないが、半導体基板２中のｐ型トランジスタ２０下の領域に、ｎ型のウェルが形成されていてもよい。
【００１７】
ゲート絶縁膜１１、２１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料や、Ｈｆ系化合物（ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等）、Ｚｒ系化合物（ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等）、Ｙ系化合物（Ｙ２Ｏ３等）等のＨｉｇｈ−ｋ材料からなる。
【００１８】
ゲート電極１２、２２は、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶からなる。ここで、ゲート電極１２には、Ａｓ、Ｐ等のｎ型不純物が含まれ、ゲート電極２２には、Ｂ、ＢＦ２等のｐ型不純物が含まれる。また、ゲート電極１２、２２は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極とＳｉ系多結晶電極を積層した構造であってもよい。
【００１９】
シリサイド層１７、２７は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。なお、シリサイド層１７、２７はゲート電極１２、２２の上部をシリサイド化することにより形成されるが、ゲート電極１２、２２の全ての領域をシリサイド化して、フルシリサイドゲート電極を形成してもよい。なお、ゲート電極１２、２２の上部がメタルゲート電極である場合は、シリサイド層１７、２７は形成されない。
【００２０】
ゲート側壁１６、２６は、例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造を有し、更には３層以上の構造を有してもよい。
【００２１】
エクステンション層１３は、Ａｓ、Ｐ等のｎ型不純物を半導体基板２のｎ型トランジスタ１０の領域に注入することにより形成される。また、エクステンション層２３は、Ｂ、ＢＦ２等のｐ型不純物を半導体基板２のｐ型トランジスタ２０の領域に注入することにより形成される。また、エクステンション層１３、２３の上部にシリサイド層が形成されてもよい。
【００２２】
エピタキシャル結晶層１４は、エピタキシャル結晶成長法により形成されたＳｉ系結晶からなる。具体的には、エピタキシャル結晶層１４を構成するＳｉ系結晶は、Ｓｉ結晶や、ＳｉＣ結晶等のＳｉ結晶よりも小さい格子定数を有する結晶である。
【００２３】
ここで、エピタキシャル結晶層１４がＳｉ結晶よりも小さい格子定数を有する結晶からなる場合は、エピタキシャル結晶層１４がチャネル領域１５に伸張歪みを発生させて、チャネル領域１５における電子の移動度を向上させることができる。
【００２４】
なお、エピタキシャル結晶層１４としてＳｉＣ結晶を用いる場合は、ＳｉＣ結晶のＣ濃度は１〜３原子％であることが好ましい。ＳｉＣ結晶のＣ濃度が１原子％未満の場合は、チャネル領域１５に発生させる歪みが不十分となり、３原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。
【００２５】
エピタキシャル結晶層２４は、エピタキシャル結晶成長法により形成されたＳｉ系結晶からなる。具体的には、エピタキシャル結晶層２４を構成するＳｉ系結晶は、Ｓｉ結晶や、ＳｉＧｅ結晶等のＳｉ結晶よりも大きい格子定数を有する結晶である。
【００２６】
ここで、エピタキシャル結晶層２４がＳｉ結晶よりも大きい格子定数を有する結晶からなる場合は、エピタキシャル結晶層２４がチャネル領域２５に圧縮歪みを発生させて、チャネル領域２５における正孔の移動度を向上させることができる。
【００２７】
なお、エピタキシャル結晶層２４としてＳｉＧｅ結晶を用いる場合は、ＳｉＧｅ結晶のＧｅ濃度は１０〜３０原子％であることが好ましい。ＳｉＧｅ結晶のＧｅ濃度が１０原子％未満の場合は、チャネル領域２４に発生させる歪みが不十分となり、３０原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。
【００２８】
シリサイド層１８、２８は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。
【００２９】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００３０】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００３１】
まず、図２Ａ（ａ）に示すように、ｎ型トランジスタ領域１００にゲート絶縁膜１１、ゲート電極１２、キャップ膜１０１、およびエクステンション領域１３、ｐ型トランジスタ領域２００にゲート絶縁膜２１、ゲート電極２２、キャップ膜２０１、およびエクステンション領域２３を形成する。
【００３２】
ここで、ｎ型トランジスタ領域１００とｐ型トランジスタ領域２００は、それぞれｎ型トランジスタ１０とｐ型トランジスタ２０が形成される領域であり、素子分離領域３で互いに分離される。
【００３３】
素子分離領域３は、例えば、次の様な工程により形成される。まず、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法により半導体基板２に溝を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、その溝にＳｉＯ２膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、素子分離領域３に加工する。
【００３４】
ゲート絶縁膜１１、２１、ゲート電極１２、２２、およびキャップ膜１０１、２０１は、例えば、次の様な工程により形成される。まず、半導体基板２の表面を酸化することにより、酸化膜を形成する。次に、ＣＶＤ法等により、酸化膜上にＳｉ多結晶膜、ＳｉＮ膜を積層する。次に、フォトリソグラフィ法とＲＩＥ法により、ＳｉＮ膜、Ｓｉ多結晶膜、および酸化膜をパターニングし、それぞれキャップ膜１０１、２０１、ゲート電極１２、２２、およびゲート絶縁膜１１、２１に加工する。
【００３５】
なお、キャップ膜１０１、２０１は、後の工程においてゲート電極１２、２２の上面から結晶が成長することを防ぐ機能を有するが、形成されなくてもよい。また、ゲート電極１２、２２がメタルゲート電極である場合は、形成されない。
【００３６】
エクステンション領域１３は、イオン注入法等により、キャップ膜１０１およびゲート電極１２をマスクとして半導体基板２のｎ型トランジスタ領域１００にｎ型不純物を注入することにより形成される。また、エクステンション領域２３は、イオン注入法等により、キャップ膜２０１およびゲート電極２２をマスクとして半導体基板２のｐ型トランジスタ領域２００にｐ型不純物を注入することにより形成される。
【００３７】
次に、図２Ａ（ｂ）に示すように、ｎ型トランジスタ領域１００にカバー膜１０２、ｐ型トランジスタ領域２００のキャップ膜２０１およびゲート電極２２の側面にゲート側壁２６を形成する。
【００３８】
カバー膜１０２およびゲート側壁２６は、例えば、次の様な工程により形成される。まず、ＣＶＤ法等により、７００°の温度条件下で、カバー膜１０２およびゲート側壁２６の材料膜であるＳｉＮ膜を半導体基板２のｎ型トランジスタ領域１００およびｐ型トランジスタ領域２００上に形成する。次に、ｎ型トランジスタ領域１００のＳｉＮ膜に選択的にＲＩＥ法等の異方性エッチングを施すことにより、キャップ膜２０１およびゲート電極２２の側面の部分を残して除去し、ゲート側壁２６を形成する。ＳｉＮ膜のｐ型トランジスタ領域２００にエッチングされずに残った部分は、カバー膜１０２となる。
【００３９】
次に、図２Ａ（ｃ）に示すように、カバー膜１０２およびゲート側壁２６をマスクとして半導体基板２にエッチングを施し、ｐ型トランジスタ領域２００に溝２０３を形成する。
【００４０】
溝２０３は、ＲＩＥ法やウェットエッチング法等を用いて形成される。半導体基板２のｎ型トランジスタ領域１００はカバー膜１０２により覆われているため、エッチングが及ばない。
【００４１】
次に、図２Ａ（ｄ）に示すように、ｐ型トランジスタ領域２００の半導体基板２の表面（すなわち、溝２０３の内面）を下地として、ＳｉＧｅ結晶等のＳｉ系結晶をエピタキシャル成長させ、溝２０３内にエピタキシャル結晶層２４を形成する。
【００４２】
ここで、Ｓｉ系結晶の成長と同時にＳｉ系結晶にｐ型不純物を注入すること（ｉｎ−ｓｉｔｕドーピング）が好ましい。ｐ型不純物の注入にｉｎ−ｓｉｔｕドーピング法を用いた場合、イオン注入法を用いた場合と異なり、スパイクＲＴＡ（Rapid Thermal Annealing）等の高温熱処理により注入したｐ型不純物の活性化を行う必要がないため、エピタキシャル結晶層２４への熱的負荷を低減することができる。
【００４３】
エピタキシャル結晶層２４としてＳｉＧｅ結晶を用いる場合は、例えば、ＳＥＧ（Selective Epitaxial Growth）工程等により、７００〜９００℃の温度条件下でＳｉＧｅ結晶をエピタキシャル成長させる。ここで、ＳＥＧ工程とは、Ｓｉ結晶層や絶縁膜上に非選択的に結晶を成長させるガスと、成長速度が遅い絶縁膜上の結晶を除去するためのエッチングガスを同時に用いて処理を行う工程である。エッチングガスとしては、ＨＣｌガス等を用いる。
【００４４】
ＳＥＧ工程においては、半導体基板２の表面上に成長する結晶は成長速度が速いため、エッチングにより除去される量よりも成長する量の方が大きく、結果的に、時間と共に結晶が成長することになる。一方、カバー膜１０２、素子分離領域３、ゲート側壁２６、キャップ膜２０１の表面に成長する結晶は少量であり（結晶核が分散的に成長するのみ）、成長する量がエッチングにより除去される量を下回り、結果的に、これらの場所には結晶が成長しないことになる。このため、エピタキシャル結晶層２４を溝２０３内に選択的に形成することができる。
【００４５】
次に、図２Ｂ（ｅ）に示すように、エピタキシャル結晶層２４上にエピタキシャル成長抑制層２０２を形成する。
【００４６】
ここで、エピタキシャル成長抑制層２０２は、結晶欠陥を含むＳｉ系結晶、またはＳｉ系非晶質体からなり、エピタキシャル成長抑制層２０２上には、結晶のエピタキシャル成長がほとんど起こらない。
【００４７】
Ｓｉ系結晶中のＧｅや導電型不純物（Ｂ等）の濃度を増加させると、Ｓｉ系結晶に結晶欠陥が発生したり、非晶質化したりする。すなわち、図２Ａ（ｄ）に示した工程の通りに、溝２０３を埋めるまで、Ｇｅや導電型不純物の濃度を通常の濃度に保った状態でＳｉ系結晶を成長させてエピタキシャル結晶層２４を形成し、その後、結晶成長を続けながらＧｅや導電型不純物の濃度を増加させると、エピタキシャル成長抑制層２０２が形成される。
【００４８】
また、イオン注入法により、Ｓｉ系結晶にＧｅ等の比較的重い元素を打ち込むことにより、結晶欠陥が発生したり、非晶質化したりする。このため、次のような方法を用いてエピタキシャル成長抑制層２０２を形成してもよい。まず、図２Ａ（ｄ）に示した工程の通りに、溝２０３を埋めるまで、Ｓｉ系結晶を成長させてエピタキシャル結晶層２４を形成し、その後、条件を変えずに結晶成長を続けて、溝２０３の上方までＳｉ系結晶を形成する。その後、溝２０３の上方のＳｉ系結晶（Ｓｉ系結晶のエピタキシャル結晶層２４となる部分の上の部分）にＧｅ等の元素を打ち込み、エピタキシャル成長抑制層２０２を形成する。
【００４９】
次に、図２Ｂ（ｆ）に示すように、ｎ型トランジスタ領域１００のカバー膜１０２をゲート側壁１６に加工する。
【００５０】
ゲート側壁１６は、ｎ型トランジスタ領域１００のカバー膜１０２に選択的にＲＩＥ法等の異方性エッチングを施し、キャップ膜２０１およびゲート電極２２の側面の部分を残して除去することにより形成される。
【００５１】
次に、図２Ｂ（ｇ）に示すように、ゲート側壁１６およびエピタキシャル成長抑制層２０２をマスクとして半導体基板２にエッチングを施し、ｎ型トランジスタ領域１００に溝１０３を形成する。
【００５２】
溝１０３は、ＲＩＥ法やウェットエッチング法等を用いて形成される。エピタキシャル結晶層２４はエピタキシャル成長抑制層２０２により覆われているため、エッチングが及ばない。
【００５３】
次に、図２Ｂ（ｈ）に示すように、ｎ型トランジスタ領域１００の半導体基板２の表面（すなわち、溝１０３の内面）を下地として、ＳｉＣ結晶等のＳｉ系結晶をエピタキシャル成長させ、溝１０３内にエピタキシャル結晶層１４を形成する。
【００５４】
ここで、Ｓｉ系結晶の成長と同時にＳｉ系結晶にｎ型不純物を注入すること（ｉｎ−ｓｉｔｕドーピング）が好ましい。ｎ型不純物の注入にｉｎ−ｓｉｔｕドーピング法を用いた場合、イオン注入法を用いた場合と異なり、スパイクＲＴＡ等の高温熱処理により注入したｎ型不純物の活性化を行う必要がないため、エピタキシャル結晶層１４への熱的負荷を低減することができる。
【００５５】
エピタキシャル結晶層１４としてＳｉＣ結晶を用いる場合は、例えば、ＣＤＥ工程等により、約５００℃の温度条件下でＳｉＣ結晶をエピタキシャル成長させる。ここで、ＳＤＥ工程において、エピタキシャル成長抑制層２０２、素子分離領域３、ゲート側壁１６、２６、キャップ膜１０１、２０１の表面に付着する結晶は少量であり、成長する量がエッチングにより除去される量を下回り、結果的に、これらの場所には結晶が成長しない。このため、エピタキシャル結晶層１４を溝１０３内に選択的に形成することができる。
【００５６】
次に、図２Ｃ（ｉ）に示すように、ＨＦ／オゾン水等をエッチャントとして用いたウェットエッチング法等により、エピタキシャル成長抑制層２０２を選択的に除去する。
【００５７】
次に、図２Ｃ（ｊ）に示すように、ＲＩＥ法等により、キャップ膜１０１、２０１を除去する。
【００５８】
次に、図２Ｃ（ｋ）に示すように、ゲート電極１２、２２上にシリサイド層１７、２７、エピタキシャル結晶層１４、２４上にシリサイド層１８、２８を形成する。
【００５９】
シリサイド層１７、２７、１８、２８は、例えば、次の工程により形成される。まず、ＰＶＤ法等により、半導体基板２上のｎ型トランジスタ領域１００およびｐ型トランジスタ領域２００にＮｉ等の金属膜を形成する。次に、熱処理を施すことにより、ゲート電極１２、２２の上面と金属膜、およびエピタキシャル結晶層１４、２４の上面と金属膜を反応させて、シリサイド層１７、２７、１８、２８を形成する。なお、未反応の金属膜は、ウェットエッチング法等により除去される。
【００６０】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、高温条件下で形成されるカバー膜をエピタキシャル結晶層１４、２４上に形成する工程が含まれないため、エピタキシャル結晶層１４、２４に加えられる熱的負荷を低減することができる。このため、エピタキシャル結晶層１４、２４中の導電型不純物が大きく拡散することによるソース・ドレイン領域のプロファイルの崩れ等の問題を回避することができる。
【００６１】
具体的には、溝１０３を形成する際にエピタキシャル成長抑制層２０２をエッチングマスクとして用いることにより、半導体基板２のｐ型トランジスタ領域２００上にカバー膜を形成する工程を省き、エピタキシャル結晶層２４への熱的負荷を低減することができる。また、エピタキシャル結晶層１４は、カバー膜１０２が形成される工程の後に形成されるため、こちらも熱的負荷を低減することができる。
【００６２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、エピタキシャル成長抑制層２０２を形成する代わりにエピタキシャル結晶層２４をより高く形成し、これを溝１０３を形成する際のマスクとする点において、第１の実施の形態と異なる。なお、その他の第１の実施の形態と同様の点については説明を省略または簡略化する。
【００６３】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上に素子分離領域３により電気的に分離されたｎ型トランジスタ１０およびｐ型トランジスタ２０を有する。
【００６４】
ｎ型トランジスタ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１６と、ゲート電極１２上に形成されたシリサイド層１７と、半導体基板２中のゲート絶縁膜１１下に形成されたチャネル領域１５と、半導体基板２内のチャネル領域１５の両側に形成されたソース・ドレイン領域のエクステンション領域１３と、エクステンション領域１３の両側に形成されたエピタキシャル結晶層１４と、エピタキシャル結晶層１４上に形成されたシリサイド層１８と、を有する。なお、図示しないが、半導体基板２中のｎ型トランジスタ１０下の領域に、ｐ型のウェルが形成されていてもよい。
【００６５】
ｐ型トランジスタ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたゲート側壁２６と、ゲート電極２２上に形成されたシリサイド層２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５の両側に形成されたソース・ドレイン領域のエクステンション領域２３と、エクステンション領域２３の両側に形成されたエピタキシャル結晶層２４と、エピタキシャル結晶層２４上に形成されたエピタキシャル結晶層２９と、エピタキシャル結晶層２９上に形成されたシリサイド層３０と、を有する。なお、図示しないが、半導体基板２中のｐ型トランジスタ２０下の領域に、ｎ型のウェルが形成されていてもよい。
【００６６】
エピタキシャル結晶層２９は、エピタキシャル結晶成長法により形成されたエピタキシャル結晶層１４と同一のＳｉ系結晶からなる。具体的には、エピタキシャル結晶層１４、２９を構成するＳｉ系結晶は、Ｓｉ結晶や、ＳｉＣ結晶等のＳｉ結晶よりも小さい格子定数を有する結晶である。
【００６７】
なお、チャネル領域２５に発生する歪みは、位置関係上、そのほとんどがエピタキシャル結晶層２４によるものであり、エピタキシャル結晶層２９からの影響はほとんど受けない。
【００６８】
シリサイド層１８、２９は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。
【００６９】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００７０】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）、（ｆ）は、本発明の第２の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００７１】
まず、図２Ａ（ｃ）に示したｐ型トランジスタ領域２００に溝２０３を形成するまでの工程までの工程を第１の実施の形態と同様に行う。
【００７２】
次に、図４Ａ（ａ）に示すように、ｐ型トランジスタ領域２００の半導体基板２の表面（すなわち、溝２０３の内面）を下地として、ＳｉＧｅ結晶等のＳｉ系結晶をエピタキシャル成長させ、溝２０３の内部および上方にエピタキシャル結晶層２４を形成する。
【００７３】
エピタキシャル結晶層２４の形成方法は第１の実施の形態と同様であるが、その高さが第１の実施の形態よりも高くなるように形成する。
【００７４】
次に、図４Ａ（ｂ）に示すように、ｎ型トランジスタ領域１００のカバー膜１０２をゲート側壁１６に加工する。
【００７５】
次に、図４Ａ（ｃ）に示すように、ゲート側壁１６およびエピタキシャル結晶層２４の主に溝２０３の上方に形成された部分をマスクとして半導体基板２にエッチングを施し、ｎ型トランジスタ領域１００に溝１０３を形成する。
【００７６】
このとき、ｎ型トランジスタ領域１００の半導体基板２の表面およびエピタキシャル結晶層２４にエッチングが施され、溝１０３が形成されると同時にエピタキシャル結晶層２４の上面の高さが下がり、溝２０３内部に収まる程度の大きさになる。
【００７７】
次に、図４Ａ（ｄ）に示すように、ＣＤＥ工程等により、ｎ型トランジスタ領域１００の半導体基板２の表面（すなわち、溝１０３の内面）およびエピタキシャル結晶層２４の上面を下地として、ＳｉＣ結晶等のＳｉ系結晶をエピタキシャル成長させ、溝１０３内およびエピタキシャル結晶層２４上にそれぞれエピタキシャル結晶層１４、２９を形成する。
【００７８】
ここで、Ｓｉ系結晶にｎ型不純物をｉｎ−ｓｉｔｕドーピングすると、エピタキシャル結晶層２９にもｎ型不純物が注入され、ｐ型トランジスタ２０の動作性能を低下させてしまうため、エピタキシャル結晶層１４へのｎ型不純物の注入は、イオン注入法等により、ｎ型トランジスタ領域１００に選択的に行うことが好ましい。
【００７９】
次に、図４Ｂ（ｅ）に示すように、ＲＩＥ法等により、キャップ膜１０１、２０１を除去する。
【００８０】
次に、図４Ｂ（ｆ）に示すように、ゲート電極１２、２２上にシリサイド層１７、２７、エピタキシャル結晶層１４、２９上にシリサイド層１８、３０を形成する。
【００８１】
シリサイド層１７、２７、１８、３０は、例えば、次の工程により形成される。まず、ＰＶＤ法等により、半導体基板２上のｎ型トランジスタ領域１００およびｐ型トランジスタ領域２００にＮｉ等の金属膜を形成する。次に、熱処理を施すことにより、ゲート電極１２、２２の上面と金属膜、およびエピタキシャル結晶層１４、２９の上面と金属膜を反応させて、シリサイド層１７、２７、１８、３０を形成する。なお、未反応の金属膜は、ウェットエッチング法等により除去される。
【００８２】
なお、Ｎｉ等の金属元素とＳｉＧｅのシリサイド熱力学的に不安定である。そのため、エピタキシャル結晶層２４にＳｉＧｅ結晶を用いる場合は、第１の実施の形態のようにエピタキシャル結晶層２４上にシリサイドを形成する場合と比較して、エピタキシャル結晶層３０上にシリサイドを形成した方が、シリサイドの異常成長に起因するリーク電流の発生等を抑えることができる。
【００８３】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と同様に、高温条件下で形成されるカバー膜をエピタキシャル結晶層１４、２４、３０上に形成する工程が含まれないため、エピタキシャル結晶層１４、２４、３０に加えられる熱的負荷を低減することができる。このため、エピタキシャル結晶層１４、２４、３０中の導電型不純物が大きく拡散することによるソース・ドレイン領域のプロファイルの崩れ等の問題を回避することができる。
【００８４】
具体的には、溝１０３を形成する際にエピタキシャル結晶層２４の主に溝２０３の上方に形成された部分をエッチングマスクとして用いることにより、半導体基板２のｐ型トランジスタ領域２００上にカバー膜を形成する工程を省き、エピタキシャル結晶層２４への熱的負荷を低減することができる。
【００８５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００８６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｃ】（ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図４Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｂ】（ｅ）、（ｆ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８８】
１  半導体装置、  ２  半導体基板、  １０  ｎ型トランジスタ、  ２０  ｐ型トランジスタ、  １１、２１  ゲート絶縁膜、  １２、２２  ゲート電極、  １４、２４、２９  エピタキシャル結晶層、  １００  ｎ型トランジスタ領域、  ２００  ｐ型トランジスタ領域、  １０２  カバー膜、  １０３、２０３  溝、  ２０２  エピタキシャル成長抑制層
【図１】
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【図２Ａ】
2010080674.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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