(57)【要約】【課題】回路動作の安定性を高め、消費電力の低減を可能とした半導体装置を提供する。【解決手段】フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１〜２６を有する分周回路を備え、この分周回路の動作時は、ＭＯＳＦＥＴ２２、２３，２４、２６の各ゲート（Ｇ）に固定電圧が印加されてＭＯＳＦＥＴ２２、２４がオンすると共に、ＭＯＳＦＥＴ２３、２６がオフする。また、ＭＯＳＦＥＴ２１、２５の各ゲート（Ｇ）に振幅電圧が印加されて、ＭＯＳＦＥＴ２１、２５がオン、オフを繰り返す。このように動作する分周回路において、ＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値は、例えばチャネルドープにより、ＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値よりも大きく設定されている。【選択図】図５
2010192625.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上の半導体層にそれぞれ形成された第１トランジスタ及び第２トランジスタを有する回路、を備え、
前記第１トランジスタは、
前記半導体層上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側方下の前記半導体層に形成された第１ソース領域又は第１ドレイン領域と、を含み、
前記半導体層のうちの前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第１ゲート電極に閾値電圧が印加されたときに前記第１ボディ領域は部分的に空乏化し、
前記第２トランジスタは、
前記半導体層上にゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の側方下の前記半導体層に形成された第２ソース領域又は第２ドレイン領域と、を含み、
前記半導体層のうちの前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第２ゲート電極に閾値電圧が印加されたときに前記第２ボディ領域は部分的に空乏化し、
前記第１トランジスタの閾値電圧の絶対値は前記第２トランジスタの閾値電圧の絶対値よりも大きく設定され、
前記回路の動作時は、
前記第１ゲート電極に固定電圧が印加されて前記第１トランジスタがオフすると共に、前記第２ゲート電極に振幅電圧が印加されて前記第２トランジスタがオン、オフを繰り返すことを特徴とする半導体装置。
【請求項２】
前記回路は、
前記絶縁層上の前記半導体層に形成された第３トランジスタ、をさらに有し、
前記第３トランジスタは、
前記半導体層上にゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の側方下の前記半導体層に形成された第３ソース領域又は第３ドレイン領域と、を含み、
前記半導体層のうちの前記第３ソース領域と前記第３ドレイン領域とに挟まれた第３ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第３ゲート電極に閾値電圧が印加されたときに前記第３ボディ領域は部分的に空乏化し、
前記第１トランジスタの閾値電圧の絶対値は前記第３トランジスタの閾値電圧の絶対値よりも大きく設定され、
前記回路の動作時は、
前記第３ゲート電極に前記固定電圧が印加されて前記第３トランジスタがオンすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ボディ領域と、前記第２ボディ領域及び前記第３ボディ領域はそれぞれ同一導電型の不純物を含み、
前記第１ボディ領域における前記不純物の濃度は、前記第２ボディ領域における前記不純物の濃度よりも高く、且つ、前記第３ボディ領域における前記不純物の濃度よりも高いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ボディ領域における前記不純物の濃度は、前記第３ボディ領域における前記不純物の濃度と同じであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記回路は、少なくとも１つ以上のフリップフロップを有する分周回路であり、
前記第１トランジスタの前記第１ゲート電極は前記フリップフロップのセット又はリセット端子に接続され、
前記第２トランジスタの前記第２ゲート電極は前記フリップフロップの入力端子に接続されていることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記フリップフロップに含まれるトランジスタは、前記第１トランジスタと、前記第２トランジスタ及び前記第３トランジスタのみであることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、ＳＯＩ構造（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）を有するＭＯＳＦＥＴが知られている（例えば、特許文献１を参照。）。ここで、ＳＯＩ構造とは、絶縁膜上にシリコン薄膜（ＳＯＩ層）を積層した構造であり、ＳＯＩ構造を有するＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴともいう。）とは、このＳＯＩ層に形成されたＭＯＳＦＥＴのことである。ＳＯＩ−ＭＯＳＦＥＴは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、低消費電力による動作が要求される各種回路を実現する技術として注目されている。このようなＳＯＩ−ＭＯＳＦＥＴには、バルク型のＭＯＳＦＥＴのチャネル領域に相当する領域に、シリコン層からなるボディ領域が形成されている。このボディ領域に、多数キャリアが存在する中性領域があるか否かによって、ＳＯＩ−ＭＯＳＦＥＴの特性は異なったものとなる。ここで、ボディ領域に中性領域が存在するものは部分空乏型（ＰＤ：Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ）と呼ばれ、中性領域が存在しないものは完全空乏型（ＦＤ：Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）と呼ばれている。
【０００３】
完全空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、バルク型と比べてＳ値が小さいため、オフ（ｏｆｆ）リーク電流を増加させずに閾値電圧を低く設定することができ、低消費電力化に適している。その反面、ＳＯＩ層に要求される薄膜化が厳しく、膜厚の均一化が難しいため、閾値電圧がばらつき易いというデメリットがある。これに対して、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、ＳＯＩ層の膜厚に製造上のマージンがあり、バルク型と同じプロセスを使うことができる、という大きな利点がある。また、完全空乏型と同様、接合容量も低いため、高速動作、低消費電力が可能である。
【０００４】
さらに、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴには、ボディ領域をソース領域に電気的に接続してその電位を固定したもの（いわゆる、ボディタイ型）と、ボディ領域を他の領域と電気的に接続しないでその電位を浮遊させたもの（いわゆる、フローティングボディ型）とがある。ボディタイ型はキャリアの逃げ場があるので空乏層が拡がりやすく、その特性はバルク型に近いものとなる。一方、フローティングボディ型はキャリアの逃げ場がないので空乏層は拡がりにくく、その特性は完全空乏型に近いものとなる。さらに、素子端子数が少なく、占有面積が小さくて済むため、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの小型化と低コスト化が可能である。
また、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴを、分周回路を含むディジタル回路に適用することが知られている（例えば、特許文献１、２参照。）。フローティングボディ型を採用することにより、デザインルール上最小のＭＯＳＦＥＴを実現することができ、接合容量の低減を理想的に行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１１１００５号公報
【特許文献２】特開２００２−１１１００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、ＳＯＩ層の基板浮遊効果のため、その電気的特性に不安定性がある。即ち、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴのうち、ボディタイ型のＩｄ−Ｖｇ特性はヒステリシスを示さないが、フローティングボディ型のＩｄ−Ｖｇはヒステリシスを示す。ここで、Ｉｄとはソース領域とドレイン領域との間に流れる電流（即ち、ドレイン電流）のことであり、Ｖｇとはゲート電極に印加される電圧（即ち、ゲート電圧）のことである。Ｉｄ−Ｖｇ特性は、電流−電圧特性、又は、伝達特性とも呼ばれている。また、ヒステリシス（即ち、ヒストリー効果）とは、ＭＯＳＦＥＴの状態が、現在印加されている電圧だけでなく、過去に印加された電圧に依存して変化する性質のことである。
【０００７】
図１３（ａ）及び（ｂ）は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴについて伝達特性を測定した際の、測定結果と測定条件とを示す図である。図１３（ａ）の横軸はゲート電圧（Ｖｇ）を示し、縦軸はドレイン電流（Ｉｄ）を示す。ここでは、図１３（ｂ）に示すように、ソース領域とドレイン領域との間にドレイン電圧Ｖｄ＝０．５［Ｖ］を印加し、この状態でゲート電極にゲート電圧Ｖｇを印加した。ゲート電圧Ｖｇの値を−２［Ｖ］から２［Ｖ］まで徐々に上昇させ、その後、２［Ｖ］から−２［Ｖ］まで徐々に下降させた。本発明では、インパクトイオナイゼーションが発生しない低電圧駆動（＜０．８V）領域を対象にしている。
【０００８】
図１３（ａ）に示すように、ゲート電圧Ｖｇの上昇時に測定される伝達特性と、下降時に測定される伝達特性は、線形領域において一致していない。例えば、Ｖｇ＝０〜０．５［Ｖ］付近では、ゲート電圧Ｖｇが同一の値であっても、ドレイン電流Ｉｄは上昇時の方が下降時よりも大きい。このように、フローティングボディ型の伝達特性は、電圧の印加方法（電圧の上昇、下降や、その変化スピード）に依存して変化し、ヒステリシスを示す。
【０００９】
しかしながら、従来の半導体装置では、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴが分周回路などに適用されてはいたものの、個々のＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおける基板浮遊状態の違いを考慮した回路設計がなされていなかった。換言すると、同一のパターンで、同一の条件で形成されたフローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、回路内での位置付け（即ち、電圧の印加状態）に関わりなく、その電気的特性の不安定性は同じである、ということを前提に、回路設計がされていた。
【００１０】
例えば、分周回路を構成する、準スタティック型Ｔフリップフロップにおいて、セット（Ｓ）端子やリセット（ＸＲ）端子にゲート電極が接続され、回路動作時に固定電位が印加されてオフするフローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴと、交流電圧又はパルス電圧（以下、これらを振幅電圧ともいう。）が入力される入力端子にゲート電極が接続され、回路動作時にオン（Ｏｎ）／オフ（Ｏｆｆ）を繰り返すフローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、同一のパターンで、且つ、同一の条件で形成されていた。
【００１１】
このような分周回路は、例えば、集積回路の一部として発振回路や、制御回路等と共にＳＯＩ基板に形成されているが、回路動作時は、個々のＰＤ−ＳＯＩ−ＭＯＳＦＥＴに対する電圧の印加状態がそれぞれ異なる。このため、個々のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの基板浮遊状態（即ち、ボディ領域の電位の状態）は、回路動作を開始してから、それぞれ異なったものとなる。つまり、個々のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの電気的特性は、回路動作を開始してから、それぞれ異なる変化を示すようになる。
従来の半導体装置では、この点が回路設計に考慮されていないので、回路動作時に発振・分周の回路動作マージンが変化してしまい、分周回路の分周抜け等の不具合が発生してしまう可能性があった。
【００１２】
一方、このような回路動作の不安定性を低減する一つの方法として、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの電気的特性が最も好ましくない値となる場合（即ち、最悪の場合）を想定して回路設計を行う方法が考えられる。例えば、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧が、電圧の印加状態により、最大で０．１［Ｖ］程度増加することを見出した場合には、分周回路に含まれる全てのＭＯＳＦＥＴの閾値電圧が０．１［Ｖ］程度高い値となることを想定して、回路設計を行う。つまり、分周回路に含まれる全てのＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧にマージンを持たせる方法である。
【００１３】
しかしながら、この方法を用いると、動作電圧が０．５Ｖ程度の極低電圧駆動型の回路では、閾値絶対値が僅かに（例えば、０．１［Ｖ］程度）増加するだけで、オン電流値（即ち、ＭＯＳＦＥＴがオンしているときのドレイン電流値）が１桁以上も低くなり、回路が正常に動作しなくなる可能性があった。
そこで、本発明はこのような課題に鑑みてなされたものであって、回路動作時の基板浮遊状態の違いを考慮して個々のトランジスタの閾値電圧を設定することにより、回路動作の安定性を高め、消費電力の低減を可能とした半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１４】
・上記目的を達成するために、本発明の一形態に係る半導体装置は、絶縁層上の半導体層にそれぞれ形成された第１トランジスタ及び第２トランジスタを有する回路、を備え、前記第１トランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の側方下の前記半導体層に形成された第１ソース領域又は第１ドレイン領域と、を含み、前記半導体層のうちの前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第１ゲート電極に閾値電圧が印加されたときに前記第１ボディ領域は部分的に空乏化し、前記第２トランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の側方下の前記半導体層に形成された第２ソース領域又は第２ドレイン領域と、を含み、前記半導体層のうちの前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第２ゲート電極に閾値電圧が印加されたときに前記第２ボディ領域は部分的に空乏化し、前記第１トランジスタの閾値電圧の絶対値は前記第２トランジスタの閾値電圧の絶対値よりも大きく設定され、前記回路の動作時は、前記第１ゲート電極に固定電圧が印加されて前記第１トランジスタがオフすると共に、前記第２ゲート電極に振幅電圧が印加されて前記第２トランジスタがオン、オフを繰り返すことを特徴とするものである。
【００１５】
ここで、「第１（又は、第２）ボディ領域は電気的に浮遊している状態に置かれ」とは、即ち、第１（又は、第２）トランジスタがフローティングボディ型であることを意味する。また、「第１（又は、第２）ゲート電極に閾値電圧が印加されたときに第１（又は、第２）ボディ領域は部分的に空乏化し」とは、即ち、第１（又は、第２）トランジスタが部分空乏型であることを意味する。つまり、第１トランジスタと第２トランジスタは、それぞれＰＤ−ＳＯＩ−ＭＯＳＦＥＴである。
【００１６】
このような構成であれば、回路の動作時（以下、回路動作時ともいう。）にオン、オフを繰り返す第２トランジスタでは、第２ボディ領域の電位が一定の範囲内で安定して振動し、オン電流値及びオフリーク電流値はそれぞれ徐々に減少しながら一定の値となる。一方、回路動作時にオフする（即ち、通常オフする）第１トランジスタでは、第１ゲート電極の電位が固定されているので、第１ボディ領域の電位が第１ソース領域の電位と一致するようになる。
【００１７】
このとき、第１トランジスタの閾値電圧の絶対値（以下、│Ｖｔｈ１│ともいう。）と第２トランジスタの閾値電圧の絶対値（以下、│Ｖｔｈ２│ともいう。）とが同じ大きさに設定されていると、ボディ領域の電位の違いから、│Ｖｔｈ１│は│Ｖｔｈ２│よりも見かけ上（即ち、相対的に）小さくなり、第１トランジスタのオフリーク電流は第２トランジスタのオフリーク電流よりも大きくなる。
しかしながら、上記の構成では、│Ｖｔｈ１│は│Ｖｔｈ２│よりも大きく設定されているので、第１トランジスタのオフリーク電流を抑制することができる。これにより、第１トランジスタのオフリーク電流値を抑制することができる。回路動作時の、第１ボディ領域と第２ボディ領域の電位の違いを考慮して、第１トランジスタと第２トランジスタの閾値電圧をそれぞれ最適化することができるので、回路動作の安定性を高めつつ、その消費電力を低減することができる。
【００１８】
なお、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧は、その測定方法に依存して変化する。このため、閾値電圧の大小を比較する際は、その測定方法を定義する必要がある。つまり、ｎチャネル型、ｐチャネル型ごとに、その測定方法を一通りに決めておく必要がある。例えば、ｎチャネル型のＭＯＳＦＥＴの閾値電圧は、ゲート・ソース間に使用（駆動）電圧以上の電圧を印加した後で、この印加電圧を徐々に減らして電流−電圧（ＤＣ−Ｉ−Ｖ）特性を評価することにより決定することができる。例えば、ゲート電圧Ｖｇ＝０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を０．４［Ｖ］から０［Ｖ］まで下降させ、この下降の際に測定される伝達特性に基づいて、ｎチャネル型のＭＯＳＦＥＴの閾値電圧を決定することができる。この時、ソースとドレイン間の電圧は、インパクトイオナイゼーションが発生しない低電圧に設定する。また、ｐチャネル型のＭＯＳＦＥＴの閾値電圧は、ゲート・ソース間に使用（駆動）電圧の絶対値以上の電圧を印加した後で、この印加電圧の絶対値を徐々に減らして電流−電圧（ＤＣ−Ｉ−Ｖ）特性を評価することにより決定することができる。例えば、ゲート電圧Ｖｇ＝−０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を−０．４［Ｖ］から０［Ｖ］まで上昇させ、この上昇の際に測定される伝達特性に基づいて、ｐチャネル型のＭＯＳＦＥＴの閾値電圧を決定することができる。
【００１９】
また、上記の構成において、前記回路は、前記絶縁層上の前記半導体層に形成された第３トランジスタ、をさらに有し、前記第３トランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極の側方下の前記半導体層に形成された第３ソース領域又は第３ドレイン領域と、を含み、前記半導体層のうちの前記第３ソース領域と前記第３ドレイン領域とに挟まれた第３ボディ領域は電気的に浮遊している状態に置かれ、且つ、前記第３ゲート電極に閾値電圧が印加されたときに前記第３ボディ領域は部分的に空乏化し、前記第１トランジスタの閾値電圧の絶対値は前記第３トランジスタの閾値電圧の絶対値よりも大きく設定され、前記回路の動作時は、前記第３ゲート電極に前記固定電圧が印加されて前記第３トランジスタがオンすることを特徴としても良い。
【００２０】
ここで、「第３ボディ領域は電気的に浮遊している状態に置かれ」とは、即ち、第３トランジスタがフローティングボディ型であることを意味する。また、「第３ゲート電極に閾値電圧が印加されたときに第３ボディ領域は部分的に空乏化し」とは、即ち、第３トランジスタが部分空乏型であることを意味する。つまり、第３トランジスタは、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴである。
このような構成であれば、第３トランジスタの閾値電圧の絶対値（以下、│Ｖｔｈ３│ともいう。）は、│Ｖｔｈ１│よりも小さいため、第１トランジスタと比べて、第３トランジスタのオン電流値を大きくすることができる。
【００２１】
また、上記の構成において、前記第１ボディ領域と、前記第２ボディ領域及び前記第３ボディ領域はそれぞれ同一導電型の不純物を含み、前記第１ボディ領域における前記不純物の濃度は、前記第２ボディ領域における前記不純物の濃度よりも高く、且つ、前記第３ボディ領域における前記不純物の濃度よりも高いことを特徴としても良い。
ここで、「導電型」とは、ｎ型又はｐ型のことである。例えば、第１トランジスタ、第２トランジスタ及び第３トランジスタがそれぞれｎチャネル型の場合は、第１ボディ領域におけるｐ型不純物（例えば、ボロン等）の濃度は、第２ボディ領域におけるｐ型不純物の濃度よりも高く、且つ、第３ボディ領域におけるｐ型不純物の濃度よりも高い。また、第１トランジスタ、第２トランジスタ及び第３トランジスタがそれぞれｐチャネル型の場合は、第１ボディ領域におけるｎ型不純物（例えば、リン又はヒ素等）の濃度は、第２ボディ領域におけるｎ型不純物の濃度よりも高く、且つ、第３ボディ領域におけるｎ型不純物の濃度よりも高い。
【００２２】
このような構成であれば、第１トランジスタの閾値電圧の絶対値を、第２トランジスタの閾値電圧の絶対値よりも大きく設定することができ、且つ、第３トランジスタの閾値電圧の絶対値よりも大きく設定することができる。
また、上記の構成において、前記第２ボディ領域における前記不純物の濃度は、前記第３ボディ領域における前記不純物の濃度と同じであることを特徴としても良い。このような構成であれば、第２トランジスタの閾値電圧の絶対値を、第３トランジスタの閾値電圧の絶対値と同じ大きさに設定することができる。
また、上記の構成において、前記回路は、少なくとも１つ以上のフリップフロップを有する回路であり、その代表的な回路に分周回路がある。前記第１トランジスタの前記第１ゲート電極は前記フリップフロップのセット又はリセット端子に接続され、前記第２トランジスタの前記第２ゲート電極は前記フリップフロップの入力端子に接続されていることを特徴としても良い。
【００２３】
このような構成であれば、フリップフロップの内部で流れるオフリーク電流を小さくすることができるので、分周回路の消費電力を低減することができる。例えば、フリップフロップのセット又はリセット端子からその内部へのオフリーク電流を小さくすることができるので、分周回路のスタンドバイ時の消費電力を低減することができる。
また、上記の構成において、前記フリップフロップに含まれるトランジスタは、前記第１トランジスタと、前記第２トランジスタ及び前記第３トランジスタのみであることを特徴としても良い。このような構成であれば、トランジスタの端子数が少なく、トランジスタの占有面積が小さい分周回路を実現することができ、分周回路の低コスト化に寄与することができる。また、駆動電流のオン／オフ比が大きく、拡散容量が小さいなど、分周回路の高速化、低パワー化にも寄与することができる。
このような半導体装置は、小型・軽量のバッテリで長時間の動作が要求される時計（ウオッチ）、携帯電話、モバイルパソコン等の携帯型電子機器に適用して極めて好適である。
【図面の簡単な説明】
【００２４】
【図１】実施形態に係るフリップフロップ１０の構成例とその動作例を示す図。
【図２】実施形態に係る分周回路１００の構成例を示す図。
【図３】フリップフロップ１０を論理回路の符号を用いて示した図。
【図４】クロックドインバータ１の構成例とその動作例を示す図。
【図５】インバータ２の構成例を示す図。
【図６】インバータ２の断面構成の一例を示す図。
【図７】ボディ領域６６の状態変化を示す図（その１）。
【図８】ボディ領域６６の状態変化を示す図（その２）。
【図９】ＭＯＳＦＥＴ２１の起動時の伝達特性を示す図。
【図１０】ＭＯＳＦＥＴ２１の安定時の伝達特性を示す図。
【図１１】ＭＯＳＦＥＴ２１をオン／オフ駆動させたときの実測結果を示す図。
【図１２】インバータ２の他の構成例を示す図。
【図１３】課題を示す図。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
＜分周回路の構成例について＞
図１（ａ）及び（ｂ）は、本発明の実施形態に係る準スタティック型Ｔフリップフロップ１０の構成例を示す回路図と、その動作例を示すタイミングチャートである。
【００２６】
図１（ａ）及び（ｂ）に示すように、この準スタティック型Ｔフリップフロップ（以下、単にフリップフロップともいう。）１０は、クロックドインバータ１、３、４、５と、インバータ２、６とを有する。クロックドインバータ１、３、４、５には、それぞれＣ入力端子又はＸＣ入力端子の一方、又は両方が設けられている。ここで、Ｃ入力端子に入力される信号（以下、Ｃ入力信号ともいう。）は、クロック入力信号であり、一定の間隔でハイ（Ｈｉｇｈ：以下、単にｈともいう。）とロウ（Ｌｏｗ：以下、単にＬともいう。）とを繰り返す信号である。また、ＸＣ入力端子に入力される信号（以下、ＸＣ入力信号）は、Ｃ入力信号のＨとＬとを反転させた信号である。また、インバータ２、６には、セット端子とリセット端子（図示せず）とがそれぞれ設けられている。
【００２７】
クロックドインバータ１、３、４、５と、インバータ２、６との接続関係を説明すると、図１（ａ）に示すように、クロックドインバータ１の出力端子は、インバータ２の入力端子と、クロックドインバータ３の出力端子とに接続されている。また、インバータ２の出力端子と、クロックドインバータ３の入力端子は、クロックドインバータ４の入力端子に接続されている。さらに、クロックドインバータ４の出力端子は、クロックドインバータ５の出力端子と、インバータ６の入力端子と、クロックドインバータ１の入力端子と、Ｑ出力端子とに接続されている。また、クロックドインバータ５の入力端子とインバータ６の出力端子は、ＸＱ出力端子に接続されている。
【００２８】
これにより、Ｃ入力信号に同期して、Ｑ出力端子からＱ出力信号が出力されると共に、ＸＱ出力端子からＸＱ出力信号が出力される。図１（ｂ）に示すように、Ｑ出力信号はＣ入力信号と比べて周期が２倍（即ち、周波数が１／２）の信号であり、ＸＱ出力信号はＱ出力信号のＨとＬとを反転させた信号である。
図２は、本発明の実施形態に係る分周回路１００の構成例を示す図である。図２に示すように、分周回路１００は、例えば、図１に示したフリップフロップ１０をｎ個有する。ここで、ｎは１、又は２以上の整数である。特に、ｎが２以上の場合は、分周回路１００は、ｎ個のフリップフロップ１０が直列に接続された構成（即ち、フリップフロップ１０がｎ段接続された構成）となっており、ｎ−１個目のフリップフロップ１０の出力端子Ｑｎ−１がｎ番目のフリップフロップ１０の入力端子Ｃｎに接続され、ｎ−１個目のフリップフロップ１０の出力端子ＸＱｎ−１が、ｎ番目のフリップフロップ１０の出力端子ＸＱｎにそれぞれ接続されている。
【００２９】
これにより、クロック入力信号に同期して、分周回路１００の出力端子ＱｎからＱｎ出力信号が出力されると共に、出力端子ＸＱｎからＸＱｎ出力信号が出力される。ここで、Ｑｎ出力信号はＣ１入力信号（即ち、クロック入力信号）と比べて周期が２ｎ倍（即ち、周波数が１／２）の信号であり、ＸＱｎ出力信号はＱｎ出力信号のＨとＬとを反転させた信号である。このような分周回路１００は、例えば、集積回路の一部として他の回路（発振回路や制御回路等）と同一のＳＯＩ基板に形成され、半導体装置に具備されている。
図３は、図１に示したフリップフロップ１０を論理回路の符号を用いて示した図である。図３に示すように、インバータ２、６は、例えば、１つのＡＮＤ回路と１つのＮＯＲ回路との組み合わせによりそれぞれ構成され、ＡＮＤ回路の入力端子にはリセット（ＸＲ）端子が接続され、ＮＯＲ回路の入力端子にはセット（Ｓ）端子が接続されている。次に、フリップフロップ１０が有するクロックドインバータ１、３、４、５の構成例について説明する。
【００３０】
＜クロックドインバータの構成例について＞
図４（ａ）及び（ｂ）は、クロックドインバータ１の構成例を示す回路図と、その動作例を示すタイミングチャートである。図４（ａ）に示すように、クロックドインバータ１は、ｎチャネル型のＭＯＳＦＥＴ１１、１２と、ｐチャネル型のＭＯＳＦＥＴ１３、１４と、を有する。これらの中で、ＭＯＳＦＥＴ１１、１３はインバータ本体を構成しており、ＭＯＳＦＥＴ１１のソース（Ｓ）は例えば接地電位（又は、レギュレータ電位Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ１３のドレイン（Ｄ）は例えば電源電位Ｖｄｄに接続されている。また、これらＭＯＳＦＥＴ１１、１３のゲート（Ｇ）はそれぞれクロックドインバータ１の入力端子Ａに接続されている。さらに、ＭＯＳＦＥＴ１２はＭＯＳＦＥＴ１１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ１４はＭＯＳＦＥＴ１３と出力端子Ｂとの間に接続されている。また、ＭＯＳＦＥＴ１２のゲートはＣ入力端子に接続され、ＭＯＳＦＥＴ１４のゲートはＸＣ入力端子に接続されている。
【００３１】
図４（ａ）及び（ｂ）に示すように、このクロックドインバータ１では、Ｃ入力信号がＨ（即ち、ＸＣ入力信号がＬ）のときは、ＭＯＳＦＥＴ１２、１４が共にオンするため、クロックドインバータ１は、その名のとおりインバータ（即ち、入力信号がＨであればＬを出力し、入力信号がＬであればＨを出力する素子）として機能する。一方、Ｃ入力信号がＬ（即ち、ＸＣ入力信号がＨ）のときは、ＭＯＳＦＥＴ１２、１４が共にオフするため、ＭＯＳＦＥＴ１１のドレインと出力端子Ｂとの間が電気的に分離される共に、ＭＯＳＦＥＴ１３のソースと出力端子Ｂとの間が電気的に分離される。従って、出力端子Ｂの電位はそのままの状態に保持される。なお、図１に示した他のクロックドインバータ３、４、５も、例えば、図４（ａ）及び（ｂ）に示したクロックドインバータ１と同じ構成を有する。次に、フリップフロップ１０が有するインバータ２、６の構成例について説明する。
【００３２】
＜インバータの構成例について＞
図５は、インバータ２の構成例を示す回路図である。図５に示すように、このインバータ２は、ｎチャネル型のＭＯＳＦＥＴ２１〜２３と、ｐチャネル型のＭＯＳＦＥＴ２４〜２６と、を有する。これらの中で、ＭＯＳＦＥＴ２１、２５はインバータ本体を構成しており、ＭＯＳＦＥＴ２１のソース（Ｓ）は例えば接地電位（又は、Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ２５のドレイン（Ｄ）は例えば電源電位Ｖｄｄに接続されている。また、これらＭＯＳＦＥＴ２１、２５のゲート（Ｇ）はそれぞれインバータ２の入力端子Ａに接続されている。さらに、ＭＯＳＦＥＴ２２はＭＯＳＦＥＴ２１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ２４はＭＯＳＦＥＴ２５と出力端子Ｂとの間に接続されている。また、ＭＯＳＦＥＴ２２のゲートはリセット（ＸＲ）端子に接続され、ＭＯＳＦＥＴ２４のゲートはセット（Ｓ）端子に接続されている。さらに、ＭＯＳＦＥＴ２３は接地電位（又は、Ｖｒｅｇ）と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ２６は電源電位ＶｄｄとＭＯＳＦＥＴ２４との間に接続されている（即ち、ＭＯＳＦＥＴ２５と並列に接続されている。）。また、ＭＯＳＦＥＴ２３のゲートはＳ入力端子に接続され、ＭＯＳＦＥＴ２６のゲートはＸＲ入力端子に接続されている。
【００３３】
図５に示すように、このインバータ２では、Ｓ入力端子に入力される信号がＬで、且つ、ＸＲ入力端子に入力される信号がＨのときは、ＭＯＳＦＥＴ２２、２４がオンし、ＭＯＳＦＥＴ２３、２６がオフするため、インバータ２は、その名のとおりインバータとして機能する。一方、Ｓ入力端子に入力される信号がＨで、且つ、ＸＲ入力端子に入力される信号がＬのときは、ＭＯＳＦＥＴ２２、２４がオフし、ＭＯＳＦＥＴ２３、２６がオンするため、出力端子Ｂの電位は入力端子Ａに入力される信号のＨ、Ｌに依存せずに、接地電位（又は、Ｖｒｅｇ）となる。従って、Ｂ電位の初期設定が可能になる。
【００３４】
図６は、インバータ２のｎ型ＭＯＳＦＥＴ群断面構成の一例を示す図である。図２に示すように、ｎチャネル型のＭＯＳＦＥＴ２１は、支持基板５１と、支持基板５１上に形成された絶縁層５２と、絶縁層５２上に形成されたシリコン薄膜（ＳＯＩ層）５３と、を含むＳＯＩ基板５０に形成されたものであり、ＳＯＩ層５３上にゲート絶縁膜６２を介して形成されたゲート電極６３と、ゲート電極６３の側方下のＳＯＩ層５３に形成されたｎ型のソース領域６４又はドレイン領域６５と、を有する。このｎチャネル型のＭＯＳＦＥＴ２１は、断面視でＳＯＩ層５３の下部が絶縁層５２で覆われると共に、その側方が素子分離絶縁膜５４で囲まれており、周囲から素子分離されている。また、ＳＯＩ層５３のうちのソース領域６４とドレイン領域６５とに挟まれたボディ領域６６は、他の端子等に接続されておらず、電気的に浮遊した状態に置かれている（即ち、フローティングボディ型）。さらに、ゲート電極６３に閾値電圧が印加されたときにボディ領域６６が部分的に空乏化するようになっている（即ち、部分空乏型）。つまり、ボディ領域６６は空乏層６６ａと中性領域６６ｂとに分かれる。このように、インバータ２が有するｎチャネル型のＭＯＳＦＥＴ２１は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴとなっている。
【００３５】
また、図６に示すように、ｎチャネル型のＭＯＳＦＥＴ２２も、ＳＯＩ基板５０に形成されたものであり、ＳＯＩ層５３上にゲート絶縁膜７２を介して形成されたゲート電極７３と、ゲート電極７３の側方下のＳＯＩ層５３に形成されたｎ型のソース領域７４又はドレイン領域７５と、を有する。このｎチャネル型のＭＯＳＦＥＴ２２は、断面視でＳＯＩ層５３の下部が絶縁層５２で覆われると共に、その側方が素子分離絶縁膜５４で囲まれており、周囲から素子分離されている。また、ボディ領域７６は、他の端子等に接続されておらず、電気的に浮遊した状態に置かれている（即ち、フローティングボディ型）。さらに、ゲート電極７３に電圧が閾値印加されたときにボディ領域７６が部分的に空乏化するようになっている（即ち、部分空乏型）。つまり、ボディ領域７６は空乏層７６ａと中性領域７６ｂとに分かれる。このように、インバータ２が有するｎチャネル型のＭＯＳＦＥＴ２２も、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴとなっている。
【００３６】
さらに、図６に示すように、ｎチャネル型のＭＯＳＦＥＴ２３も、ＳＯＩ基板５０に形成されたものであり、ＳＯＩ層５３上にゲート絶縁膜８２を介して形成されたゲート電極８３と、ゲート電極８３の側方下のＳＯＩ層５３に形成されたｎ型のソース領域８４又はドレイン領域８５と、を有する。このｎチャネル型のＭＯＳＦＥＴ２３は、断面視でＳＯＩ層５３の下部が絶縁層５２で覆われると共に、その側方が素子分離絶縁膜５４で囲まれており、周囲から素子分離されている。また、ボディ領域８６は、他の端子等に接続されておらず、電気的に浮遊した状態に置かれている（即ち、フローティングボディ型）。さらに、ゲート電極８３に電圧が閾値印加されたときにボディ領域８６が部分的に空乏化するようになっている（即ち、部分空乏型）。つまり、ボディ領域８６は空乏層８６ａと中性領域８６ｂとに分かれる。このように、インバータ２が有するｎチャネル型のＭＯＳＦＥＴ２３も、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴとなっている。
【００３７】
ここで、本発明の実施形態では、ｎチャネル型のＭＯＳＦＥＴ２１〜２３が、同一のパターンで、且つ、チャネルドープ以外の処理は同一の条件で形成されている。即ち、ｎチャネル型のＭＯＳＦＥＴ２１〜２３は、それぞれが互いに同一の構造に形成されているが、閾値電圧を調整するためのｐ型不純物（例えば、ボロン等）の濃度は異なったものとなっている。ＭＯＳＦＥＴ２１のチャネルが形成される領域（即ち、ボディ領域６６の表面近傍であってゲート電極６３直下の領域）に含まれるｐ型不純物の濃度をＮＡ１、ＭＯＳＦＥＴ２２のチャネルが形成される領域（即ち、ボディ領域７６の表面近傍であってゲート電極７３直下の領域）に含まれるｐ型不純物の濃度をＮＡ２、ＭＯＳＦＥＴ２３のチャネルが形成される領域（即ち、ボディ領域８６の表面近傍であってゲート電極８３直下の領域）に含まれるｐ型不純物の濃度をＮＡ３としたとき、ＮＡ１〜ＮＡ３はそれぞれ、ＮＡ１＜ＮＡ３、ＮＡ２＜ＮＡ３の関係を満たす。なお、ＮＡ１とＮＡ２は同一の値（即ち、ＮＡ１＝ＮＡ２）であっても良いし、異なる値（即ち、ＮＡ１≠ＮＡ２）であっても良い。
【００３８】
また、図示しないが、インバータ２が有するｐチャネル型のＭＯＳＦＥＴ２４〜２６も、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴであり、それぞれが同一のパターンで、且つ、チャネルドープ以外の処理は同一の条件で形成されている。即ち、ｐチャネル型のＭＯＳＦＥＴ２４〜２６も、それぞれが互いに同一の構造に形成されている。また、閾値電圧を調整するためのｎ型不純物（例えば、リン又はヒ素等）の濃度は異なったものとなっている。ＭＯＳＦＥＴ２４のチャネルが形成される領域に含まれるｎ型不純物の濃度をＮＤ１、ＭＯＳＦＥＴ２５のチャネルが形成される領域に含まれるｎ型不純物の濃度をＮＤ２、ＭＯＳＦＥＴ２６のチャネルが形成される領域に含まれるｎ型不純物の濃度をＮＤ３としたとき、ＮＤ１〜ＮＤ３はそれぞれ、ＮＤ１＜ＮＤ３、ＮＤ２＜ＮＤ３の関係を満たす。なお、ＮＤ１とＮＤ２は同一の値（即ち、ＮＤ１＝ＮＤ２）であっても良いし、異なる値（即ち、ＮＤ１≠ＮＤ２）であっても良い。
なお、図１に示した他のインバータ６も、例えば、図５と、図６に示したインバータ２と同じ構成を有する。また、図２に示した分周回路１００では、例えば、全てのＭＯＳＦＥＴがフローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴとなっている。
【００３９】
＜ＰＤ−ＳＯＩ−ＭＯＳＦＥＴについて＞
ところで、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、振幅電圧が印加されるとき、その起動初期の数秒間、閾値電圧の絶対値が低く、時間の経過と共に、閾値電圧の絶対値が高くなる傾向がある。このような閾値電圧の変動は、起動初期の数秒間は、ボディ領域のうちの中性領域とソース領域との間に順方向のバイアスが働き、ソース領域の多数キャリアが中性領域に移動して、ボディ中性領域の多数キャリアを消滅させるため、ボディ領域全体の電位が不安定となることに起因している。この点について、例えば、ｎチャネル型のＭＯＳＦＥＴ２１を例に用いて説明する。
【００４０】
図７（ａ）〜図８（ｂ）はボディ領域６６の状態変化を示す図であり、これらのうちの各図（ａ）は空乏層６６ａと中性領域６６ｂの広がり具合を示す概念図であり、各図（ｂ）はボディ領域６６をソース端表面から深さ方向に切断したときの切断面におけるポテンシャルエネルギー分布を深さ方向に沿って示した図である。図７（ｂ）及び図８（ｂ）において、横軸はポテンシャルエネルギーを示し、縦軸はボディ領域６６の表面からの深さを示している。φ０は電圧が加わっていない初期のＭＯＳＦＥＴ２１の表面ポテンシャルである。φｆはボディ領域のフェルミレベルＥｆの関数で、ｑ・Φｆ＝Ｅｆ−Ｅｉである。ここでＥｉはイントリンジックシリコンフェルミレベル、ｑは電子の電荷量である。２φｆは閾値電圧に相当する。
【００４１】
まず、図７（ａ）において、ゲート電極６３にゲート電圧Ｖｇを印加すると共に、ソース領域６４とドレイン領域６５との間にドレイン電圧Ｖｄを印加する。ゲート電圧Ｖｇとドレイン電圧Ｖｄは共に、直流電圧（即ち、周期的に方向が変化しない電圧）である。一例として、ソース領域６４とドレイン領域６５との間にドレイン電圧Ｖｄ＝０．４［Ｖ］を印加し、この状態でゲート電圧Ｖｇを例えば０［Ｖ］から０．４［Ｖ］にする。なお、ドレイン電圧Ｖｄは、図５に示した電源電位Ｖｄｄと、接地電位（又は、Ｖｒｅｇ）の差に相当する。また、閾値電圧がゲート印加電圧０．４Ｖより小さい場合について説明する。
すると、図７（ａ）に示すように、ボディ領域６６において空乏層６６ａは徐々に大きく下方へ広がり、その分だけ中性領域６６ｂは（破線の領域から実線の領域まで）小さくなる。これを図７（ｂ）に示す。Ｖｇを０Ｖから０．４Ｖに上げると、空乏層はすぐには広がらないため、ボディ領域６６のポテンシャルエネルギー（即ち、電位）も全体的に上昇する（過程Ｉ）。
【００４２】
また、この過程Ｉでは、ボディ領域６６ｂの電位はソース領域６４の電位よりも高い。このため、図７（ａ）及び（ｂ）において、ｐ型であるボディ領域６６ｂとｎ型であるソース領域６４との間には順方向のバイアスが働き、ソース領域６４から中性領域６６ｂに電子ｅが流れ込む。その結果、中性領域６６ｂにおいて多数キャリアであるホールｈと電子ｅとが再結合してホールｈが減少し、中性領域６６ｂが小さくなる（即ち、空乏層６６ａが拡がる）ため、中性領域６６ｂの電位が徐々に下がる（過程ＩＩ）。この中性領域６６ｂへの電子ｅの流れ込みは、中性領域６６ｂの電位がソース領域６４の電位とほぼ同じ大きさになるまで続く。中性領域６６ｂの電位とソース領域６４の電位がほぼ同じ大きさになると、順方向のバイアスが働かなくなるので電子ｅの流れ込みが止まり、中性領域６６ｂの縮小も止まる。つまり、ソース領域６４とボディ領域（空乏層６６ａと中性領域６６ｂ）とが平衡状態となり、ボディ領域６６の電位（多数キャリア数）が安定する。起動初期の数秒間において、ｎチャネル型のＭＯＳＦＥＴ２１がオン（Ｏｎ）している間は、過程Ｉと過程ＩＩとが並行して進む。
【００４３】
そして、中性領域６６ｂの多数キャリア数が安定すると、図８（ａ）及び（ｂ）に示すように、ＭＯＳＦＥＴ２１のオン／オフ駆動に合わせてボディ領域６６の電位は全体的にシフトするようになる（過程ＩＩＩ、ＩＶ）。これらの過程ＩＩＩ、ＩＶでは、中性領域６６ｂの電位はソース領域６４の電位よりも低くなり、ボディ領域６６とソース領域６４との間には逆方向のバイアスが働くので、ソース領域６４と中性領域６６ｂとの間で電荷ｅの移動は生じにくい。そのため、中性領域６６ｂの大きさ（すなわち、多数キャリア数）はほとんど変化しない。空乏層６６ａと中性領域６６ｂとが平衡状態を維持したまま、ＭＯＳＦＥＴ２１のオン／オフ駆動に合わせて、ボディ領域６６の電位は全体的に下降、上昇を繰り返す。
【００４４】
図９は、ＭＯＳＦＥＴ２１の起動時の伝達特性を実際に測定した結果を示す図である。ここで、「伝達特性」は電流−電圧特性と呼ぶこともでき、例えばＩｄ−Ｖｇ特性のことである。Ｉｄはソース領域６４とドレイン領域６５との間を流れる電流（即ち、ドレイン電流）であり、Ｖｇはゲート電極６３に印加される電圧（即ち、ゲート電圧）のことである。図９において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。ここでは、ドレイン電圧Ｖｄ＝０．４［Ｖ］を維持したまま、ゲート電圧Ｖｇを０［Ｖ］から０．４［Ｖ］まで徐々に大きくし、その後、０．４［Ｖ］から０［Ｖ］まで徐々に小さくした。
【００４５】
図９に示すように、ゲート電圧Ｖｇを上昇させる過程で測定される伝達特性と、ゲート電圧Ｖｇを下降させる過程で測定される伝達特性は一致していない。ドレイン電流Ｉｄの値についてＶｇの上昇時と下降時を比較すると、上昇時＞下降時であり、この差ΔＩｄがヒステリシスである。
図１０は、ＭＯＳＦＥＴ２１の安定時の伝達特性を実際に測定した結果を示す図である。図１０において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。ここでは、ゲート電圧Ｖｇ＝０．４Ｖを数秒印加して、中性領域の多数キャリア数が安定した後ドレイン電圧Ｖｄ＝０．４［Ｖ］を維持したまま、ゲート電圧を０．４［Ｖ］から０［Ｖ］まで徐々に小さくした。その後、ドレイン電圧Ｖｄ＝０．４［Ｖ］を維持したまま、中性領域の多数キャリア数が安定した状態で、ゲート電圧Ｖｇを０［Ｖ］から０．４［Ｖ］まで徐々に大きくしている。
【００４６】
図１０に示すように、ゲート電圧Ｖｇを上昇させる過程で測定される伝達特性と、ゲート電圧Ｖｇを下降させる過程で測定される伝達特性はほぼ一致している。即ち、ドレイン電流Ｉｄの値についてＶｇの上昇時と下降時を比較すると、上昇時≒下降時であり、ΔＩｄはほとんど見られない。つまり、ヒステリシスが抑えられている。
図９及び図１０を比較してわかるように、ドレイン電流Ｉｄの値は起動時の方が安定時よりも高い値となっている。例えば、ゲート電圧Ｖｇ＝０．４［Ｖ］の時のドレイン電流Ｉｄを比較すると、起動時のドレイン電流Ｉｄは１．０Ｅ−６［Ａ］以上の値であるのに対して、安定時のドレイン電流Ｉｄは１．０Ｅ−６［Ａ］以下の値である。このことから、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流Ｉｄを流すことができ、より大きな電力を供給することができることがわかる。
【００４７】
図１１（ａ）及び（ｂ）は、ＭＯＳＦＥＴ２１を連続してオン／オフ駆動させたときのオン電流とオフリーク電流を実際に測定した結果を示す図である。図１１（ａ）の横軸は時間を示し、縦軸はオン電流を示す。また、図１１（ｂ）の横軸は時間を示し、縦軸はオフリーク電流を示す。ここでは、ゲート電極６３とドレイン領域６５とを電気的に接続（即ち、短絡）すると共に、ゲート・ソース間に電圧Ｖｇｓ＝０．４Ｖを５００ｍｓｅｃ間隔で印加した。
【００４８】
図１１（ａ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オン電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。また、オン電流に見られるヒステリシスも約１０秒が経過した後はほとんど見られなくなった。同様に、図１１（ｂ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オフリーク電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。つまり、ＭＯＳＦＥＴ２１のオン／オフ駆動を開始してから約１０秒が経過すると、ヒステリシスが無くなり、そのオン／オフ比はＦＤ−ＳＯＩ−ＭＯＳＦＥＴの理想特性に近いものとなった。
【００４９】
このように、ｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１は、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフ電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。その理由は、起動時においては、中性領域６６ｂの電位はソース領域６４の電位よりも高く、見かけ上の閾値電圧の絶対値が小さくなるからである。また、安定時においては、中性領域６６ｂの電位はソース領域６４の電位よりも小さくなり、見かけ上の閾値電圧の絶対値は大きくなる。また、ソースとボディ間では逆方向のバイアスが加わり、ソース領域６４から中性領域６６ｂに電子ｅが流れ込みにくくなり、中性領域６６ｂ及び空乏層領域６６ａの大きさがほとんど変化しなくなる。このため、ゲート電位は、空乏層を広げることなく、ソースとチャネル間の電位障壁にほとんど100%作用し、急峻なサブスレショルド電流特性を示す。
【００５０】
また、このような特性は、ｎチャネル型だけでなく、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴでも見られる。即ち、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフ電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。図示しないが、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの起動時は、中性領域の電位はソース領域の電位よりも低く、順方向のバイアスによって、ソース領域から中性領域にホールｈが流れ込んで中性領域が小さくなる。また、安定時においては、中性領域の電位はソース領域の電位よりも大きくなり、逆方向のバイアスによって、ソース領域から中性領域にホールｈが流れ込みにくくなっている。これにより、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいては、起動時の閾値電圧の絶対値は、安定時の閾値電圧の絶対値よりも低い値となっている。
【００５１】
なお、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、ゲート電圧Ｖｇの絶対値、ドレイン電圧Ｖｄの絶対値、又は、ゲート・ソース間電圧Ｖｇｓの絶対値、がそれぞれ０．８［Ｖ］以下、より望ましくは０．６［Ｖ］以下に設定されていることが好ましい。即ち、上記のＭＯＳＦＥＴ１１〜１４、２１〜２６では、その駆動電圧の絶対値が０．８［Ｖ］以下、より望ましくは０．６［Ｖ］以下であることが好ましい。これにより、ボディ領域において、インパクトイオナイゼーションによるペアクリエーション（即ち、電子−ホール対の生成）をそれぞれ抑制することができ、各ボディ領域の電位が意図しない方向にそれぞれ変動してしまうことを防ぐことができるので、分周回路の特性の安定化に寄与することができる。なお、駆動電圧の絶対値が０．８［Ｖ］を超えると、ボディ領域においてペアクリエーションが発生しやすくなる。
【００５２】
＜インバータの動作例について＞
次に、図５に示したインバータ２の動作例について説明する。
例えば、図示しない発振回路がその発振動作を開始した後、この発振回路に接続された分周回路１００では、インバータ２に繋がるセット（Ｓ）端子の電位がＬに固定され、リセット（ＸＲ）端子の電位がＨに固定される。これにより、図５に示したｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２３と、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２６がオフ状態となり、ｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２２と、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２４がオン状態となる。また、ｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１と、ｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２５とにより、インバータ本体が構成され、これらＭＯＳＦＥＴ２１、２５が互いにオン／オフを繰り返す。このとき、ＭＯＳＦＥＴ２２、２３、２４、２６の各ボディ領域（中性領域）の電位（以下、ボディ電位ともいう。）は、各々のソース領域の電位（以下、ソース電位ともいう。）で安定するようになる（例えば、図７（ｂ）の過程Ｉ、ＩＩを参照。）。即ち、ｎチャネル型のＭＯＳＦＥＴ２２、２３ボディ電位はＬに固定され、ｐチャネル型のＭＯＳＦＥＴ２４、２６のボディ電位はＨに固定され、それぞれ安定する。
【００５３】
一方、インバータを構成するｎチャネル型のＭＯＳＦＥＴ２１と、ｐチャネル型のＭＯＳＦＥＴ２５のそれぞれのボディ電位は、入力端子Ａに印加される入力電圧（振幅電圧）の振幅に伴い振動はするものの、ｎチャネル型のＭＯＳＦＥＴ２１のボディ電位は、ソース電位（Ｌ）とソース電位から閾値電圧分だけ低い電位との間で安定振動し、ｐチャネル型のＭＯＳＦＥＴ２５のボディ電位はソース電位（Ｈ）とソース電位から閾値電圧分だけ高い電位との間で安定して振動する（例えば、図８（ｂ）の過程ＩＩＩ、ＩＶを参照）。即ち、ｎチャネル型のＭＯＳＦＥＴ２１のボディ電位は、そのソース電位よりも低い領域で固定電位差間を安定して振動し、ｐチャネル型のＭＯＳＦＥＴ２５のボディ電位は、そのソース電位よりも高い領域で固定電位差間を安定して振動する。
【００５４】
このように、同じチャネル型のＭＯＳＦＥＴであっても、ＭＯＳＦＥＴ２１のボディ電位は振動し、ＭＯＳＦＥＴ２２、２３のボディ電位は固定されるため、ＭＯＳＦＥＴ２１と、ＭＯＳＦＥＴ２２、２３とでは異なる電気的特性を示す。同様に、ｐチャネル型でも、ＭＯＳＦＥＴ２５のボディ電位は振動し、ＭＯＳＦＥＴ２４、２６のボディ電位は固定されるため、ＭＯＳＦＥＴ２５と、ＭＯＳＦＥＴ２４、２６とでは異なる電気的特性を示す。
【００５５】
例えば図１１（ａ）及び（ｂ）に示したように、ｎチャネル型のＭＯＳＦＥＴ２１では、ゲート電極の電位（以下、ゲート電位ともいう。）が振幅してオン／オフ駆動を開始すると、オン電流値／オフリーク電流値は徐々に小さくなるが、数秒後には、オン電流値／オフリーク電流値がそれぞれ安定した値となり、安定した伝達特性が示されるようになる。一方、ｎチャネル型のＭＯＳＦＥＴ２２では、ゲート電位が固定されているため、ボディ電位がソース電位と一致した状態で安定する。このとき、ボディ電位の違いから、ＭＯＳＦＥＴ２２の閾値電圧は、ＭＯＳＦＥＴ２１の閾値電圧よりも見かけ上小さくなり、ＭＯＳＦＥＴ２２のオン電流値は、ＭＯＳＦＥＴ２１のオン電流値と比べて増加する。同様に、ｐチャネル型でも、ボディ電位の違いから、ＭＯＳＦＥＴ２４の閾値電圧の絶対値は、ＭＯＳＦＥＴ２５の閾値電圧の絶対値よりも見かけ上小さくなり、ＭＯＳＦＥＴ２４のオン電流値は、ＭＯＳＦＥＴ２５のオン電流値と比べて増加する。
【００５６】
なお、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧は、その測定方法に依存して変化する。このため、閾値電圧の大小を比較する際は、その測定方法をチャネルごとに一通りに定める必要がある。本実施形態では、例えば、閾値電圧を下記の測定方法により求めることができる。即ち、ｎチャネル型のＭＯＳＦＥＴ２１〜２３の閾値電圧は、例えば、ゲート電圧Ｖｇ＝０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を０．４［Ｖ］から０［Ｖ］まで下降させ、この下降の際に測定される伝達特性に基づいて決定することができる。また、ｐチャネル型のＭＯＳＦＥＴ２４〜２６の閾値電圧は、例えば、ゲート電圧Ｖｇ＝−０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を−０．４［Ｖ］から０［Ｖ］まで上昇させ、この上昇の際に測定される伝達特性に基づいて決定することができる。
【００５７】
また、図５に示したインバータ２では、インバータのスタンドバイ電流（即ち、オフリーク電流）の許容値の範囲内で、インバータとしての機能を成すｎチャネル型のＭＯＳＦＥＴ２１の閾値電圧と、ｐチャネル型のＭＯＳＦＥＴ２５の閾値電圧の絶対値をそれぞれ低く設定して、駆動電圧を低くすることが可能である。すなわち、スタンドバイ電流・充放電動作電流共に低減できる。ここで、仮に、ｎチャネル型のＭＯＳＦＥＴ２１〜２３が同一のパターン、同一の条件にて作成されている場合は、ＭＯＳＦＥＴ２３のボディ電位は、ＭＯＳＦＥＴ２１のボディ電位よりも高い電位で固定されるため、ＭＯＳＦＥＴ２３のオフリーク電流はＭＯＳＦＥＴ２１のオフリーク電流よりも大きく増加してしまう。このため、インバーターのスタンドバイ電流が増加してしまう。また、仮に、ｐチャネル型のＭＯＳＦＥＴ２４〜２６が同一パターン、同一条件にて作成されている場合は、ＭＯＳＦＥＴ２６のボディ電位は、ＭＯＳＦＥＴ２５のボディ電位よりも低い電位で固定されるため、ＭＯＳＦＥＴ２６のオフリーク電流はＭＯＳＦＥＴ２５のオフリーク電流よりも大きく増加してしまう。このため、スタンドバイ電流を低減することができない。
【００５８】
しかしながら、本発明の実施形態では、ｎチャネル型のＭＯＳＦＥＴ２３と、ｐチャネル型のＭＯＳＦＥＴ２６のそれぞれのボディ領域の不純物濃度を上げ、閾値電圧の絶対値を例えば０．０５〜０．１Ｖ程度大きくしている。このため、ＭＯＳＦＥＴ２３、２６のオフリーク電流値は、ＭＯＳＦＥＴ２１、２５のオフリーク電流値と同程度、若しくはそれよりも低い値とすることができる。これにより、同一チャネル型のＭＯＳＦＥＴが同一パターン、同一条件にて作成されている場合と比べて、低いスタンドバイ電流を実現することができる。
【００５９】
また、本発明の実施形態では、インバータの動作開始から常時オンとなるｎチャネル型のＭＯＳＦＥＴ２２は、ｎチャネル型のＭＯＳＦＥＴ２１と、同一のパターン、同一の条件にて作成されており（即ち、同一条件でチャネルドープを行っている。）、ＭＯＳＦＥＴ２２のボディ電位はＭＯＳＦＥＴ２１のボディ電位よりも高い電位で固定されている。これにより、ＭＯＳＦＥＴ２２のオン電流値はＭＯＳＦＥＴ２１のオン電流値に比べて大きく増加する。これは、インバータ機能の観点から抵抗となっているＭＯＳＦＥＴ２２の、抵抗が小さくなることを意味するので、ＭＯＳＦＥＴ２１のオン／オフ遅延時間を短くすることができる。
【００６０】
同様に、インバータの動作開始から常時オンとなるｐチャネル型のＭＯＳＦＥＴ２４も、ｐチャネル型のＭＯＳＦＥＴ２５と、同一のパターン、同一の条件にて作成されており、ＭＯＳＦＥＴ２４のボディ電位はＭＯＳＦＥＴ２５のボディ電位よりも低い電位で固定されている。これにより、ＭＯＳＦＥＴ２４のオン電流値はＭＯＳＦＥＴ２５のオン電流値に比べて大きく増加するので、ＭＯＳＦＥＴ２１のオン／オフ遅延時間を短くすることができる。その結果、ＭＯＳＦＥＴ２１、２５の駆動電圧を下げても、分周抜けなどの不具合が回避でき、０．３Ｖ程度の超低電圧での分周回路正常駆動が可能になる。
【００６１】
なお、図１に示したインバータ６も、例えば、図５に示したインバータ２と同じように動作する。このため、フリップフロップ１０、及び、このフリップフロップ１０を備えた分周回路１００において、待機時及び動作時の消費電力をそれぞれ低減することができる。
このように、本発明の実施形態によれば、回路動作時にオン、オフを繰り返すＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１、２５では、ボディ電位が一定の範囲内で安定して振動し、オン電流値及びオフリーク電流値はそれぞれ徐々に減少しながら一定の値となる。一方、オフの状態を維持するＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２３、２６では、ゲート電位が固定されているので、ボディ電位がソース領域の電位と一致するようになる。
【００６２】
ここで、本発明の実施形態によれば、ＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値は、例えばチャネルドープの条件を変えることにより、ＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値よりも大きく設定されている。このため、ＭＯＳＦＥＴ２３、２６のオフリーク電流値を抑制することができ、分周回路の待機時及び動作時の消費電力をそれぞれ低減することができる。回路動作時のボディ電位の違いを考慮して、個々のＭＯＳＦＥＴの閾値電圧を最適化することができるので、回路動作の安定性を高めつつ、あるいは、低電圧での回路動作を可能にしつつ、その消費電力を低減することができる。
【００６３】
即ち、本発明は、分周回路の動作時には、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴのボディ電位は各々安定し、各々異なるボディ電位を有する発見に基づいている。本発明では、集積回路を構成する個々のＭＯＳＦＥＴの基板浮遊状態（ボディ電位）には安定状態があることを明らかにし、個々の基板浮遊安定状態の違いを考慮して、個々のＭＯＳＦＥＴの閾値電圧を最適化した回路設計を行う。これにより、回路動作の不安定性を回避することができ、また、低スタンドバイ電流と０．５Ｖ以下の超低電圧駆動を可能とすることができる。
【００６４】
この実施形態では、ＳＯＩ層５３が本発明の「半導体層」に対応し、分周回路１００が本発明の「回路」に対応している。また、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２３、２６が本発明の「第１トランジスタ」に対応し、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１、２５が本発明の「第２トランジスタ」に対応し、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２２、２４が本発明の「第３トランジスタ」に対応している。さらに、ゲート電極８３が本発明の「第１ゲート電極」に対応し、ソース領域８４又はドレイン領域８５が本発明の「第１ソース領域又は第１ドレイン領域」に対応し、ボディ領域８６が本発明の「第１ボディ領域」に対応している。また、ゲート電極６３が本発明の「第２ゲート電極」に対応し、ソース領域６４又はドレイン領域６５が本発明の「第２ソース領域又は第２ドレイン領域」に対応し、ボディ領域６６が本発明の「第２ボディ領域」に対応している。さらに、ゲート電極７３が本発明の「第３ゲート電極」に対応し、ソース領域７４又はドレイン領域７５が本発明の「第３ソース領域又は第３ドレイン領域」に対応し、ボディ領域７６が本発明の「第３ボディ領域」に対応している。
【００６５】
なお、上記の実施形態では、インバータ２、６がセット（Ｓ）端子とリセット（ＸＲ）端子の両方を有する場合について説明したが、本発明はこれに限られることはない。例えば、図１２に示すように、インバータ２は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１、２２、２５、２６と、リセット（ＸＲ）端子と、入力端子Ａ、Ｂのみを有する構成であっても良い。即ち、セット（Ｓ）端子は無くても良い。インバータ６についても同様である。このような構成であっても、ＭＯＳＦＥＴ２６の閾値電圧の絶対値を、ＭＯＳＦＥＴ２５の閾値電圧の絶対値よりも高く設定することにより、上記の実施形態と同様の効果を得ることができる。
【符号の説明】
【００６６】
１、３、４、５  クロックドインバータ、２、６  インバータ、１０  準スタティック型Ｔフリップフロップ、１１〜１４、２１〜２６  フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ、５０  ＳＯＩ基板、５１  支持基板、５２  絶縁層、５３  ＳＯＩ層、５４  素子分離絶縁膜、６２、７２、８２  ゲート絶縁膜、６３、７３、８３  ゲート電極、６４、７４、８４  ソース領域、６５、７５、８５  ドレイン領域、６６、７６、８６  ボディ領域、６６ａ、７６ａ、８６ａ  空乏層、６６ｂ、７６ｂ、８６ｂ  中性領域、１００  分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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