(57)【要約】【課題】メタルを含むゲート電極部を有する半導体装置において、ゲート電極部の側面に形成される膜の形成時およびその後の工程で、ゲート電極部に含まれるメタルの酸化を抑えることができる半導体装置を提供する。【解決手段】半導体基板と、半導体基板上に形成され、ゲート絶縁膜と、メタルゲートを有するゲート電極と、を含むゲート電極部と、ゲート電極部の下部のチャネル領域を挟んで半導体基板両側に形成されるソース／ドレイン領域と、ゲート電極部の側面に形成されるオフセットスペーサ膜と、を備え、オフセットスペーサ膜は、ゲート電極部の側面を連続的に被覆するホウ素と窒素を主成分とするＢＮ膜と、ＢＮ膜上を連続的に被覆するシリコンと酸素を主成分とするシリコン酸化膜と、の積層膜からなる。【選択図】        図３
2010103146.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
ゲート絶縁膜と、メタルゲートを有するゲート電極と、を含み、前記半導体基板上に形成されるゲート電極部と、
前記ゲート電極部の下部のチャネル領域を挟んだ前記半導体基板両側に形成されるソース／ドレイン領域と、
前記ゲート電極部の側面に形成されるスペーサ膜と、
を備える半導体装置において、
前記スペーサ膜は、前記ゲート電極部の側面を連続的に被覆するホウ素と窒素を主成分とするＢＮ膜と、前記ＢＮ膜上を連続的に被覆するシリコンと酸素を主成分とするシリコン酸化膜と、の積層膜からなることを特徴とする半導体装置。
【請求項２】
前記ＢＮ膜は、１〜１０ｎｍの厚さを有し、前記シリコン酸化膜は、３〜１０ｎｍの厚さを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極部は、前記ゲート絶縁膜、電荷を蓄積する機能を有する電荷蓄積膜、電極間絶縁膜および制御ゲート電極が順に積層された構造を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上に、ゲート絶縁膜となる絶縁膜と、メタルゲートとなる金属膜と、を含む積層膜を形成する積層膜形成工程と、
前記積層膜を、所定の形状にパターニングして、メタルゲートを含むゲート電極部を形成するゲート電極部形成工程と、
ホウ素と窒素を主成分とするＢＮ膜を、前記ゲート電極部を形成した前記半導体基板上にコンフォーマルに形成するＢＮ膜形成工程と、
シリコンと酸素を主成分とするシリコン酸化膜を、前記ＢＮ膜上にコンフォーマルに形成するシリコン酸化膜形成工程と、
前記ゲート電極部上および前記半導体基板上に形成された前記ＢＮ膜と前記シリコン酸化膜とをエッチバックし、前記ゲート電極部の側面にスペーサ膜を形成するスペーサ膜形成工程と、
前記ゲート電極部と前記スペーサ膜をマスクとして、前記半導体基板の表面に所定の導電型の不純物を導入し、ソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記ＢＮ膜形成工程は、
ジボラン、アンモニア、窒素を含むガスを加熱した半導体基板の表面に供給してホウ素と窒素を含む種膜を形成する種膜形成工程と、
窒素プラズマを含むプラズマで前記種膜を処理して前記ＢＮ膜を形成するプラズマ処理工程と、
を含み、前記種膜工程および前記プラズマ処理工程を繰り返し行うことによって、１〜１０ｎｍの厚さの連続的な前記ＢＮ膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、電界効果型トランジスタのゲート電極部分にメタルゲートを用いた構造のものが提案されている。たとえば、半導体基板上に、シリコン酸化膜からなるゲート絶縁膜、およびニッケル珪化物やタングステン窒化物、タンタル窒化物などのメタルからなるゲート電極の積層膜からなるゲート電極部と、ゲート電極部の側面を覆うＴＥＯＳ（Tetraethyl  orthosilicate）膜からなるオフセットスペーサ膜と、ゲート電極の下方のチャネル領域を挟んだ両側に形成されるソース／ドレイン領域と、を有する構造のものが知られている（たとえば、特許文献１参照）。
【０００３】
しかし、特許文献１に記載のオフセットスペーサ膜に使用されるシリコン酸化膜は、膜中に酸素が含まれるため、ＴＥＯＳ膜形成時、またはオフセットスペーサ膜形成後のアニール処理のような高温にさらされる工程で、オフセットスペーサ膜中の酸素がゲート電極へと拡散してしまい、ゲート電極を構成するメタルの酸化を引き起こしてしまう。その結果、ゲート性能が劣化してしまうという問題点があった。
【０００４】
【特許文献１】特開２００８−９８６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メタルを含むゲート電極部を有する半導体装置において、ゲート電極部の側面に形成される膜の形成時およびその後の工程で、ゲート電極部に含まれるメタルの酸化を抑えることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、ゲート絶縁膜と、メタルゲートを有するゲート電極と、を含み、前記半導体基板上に形成されるゲート電極部と、前記ゲート電極部の下部のチャネル領域を挟んだ前記半導体基板両側に形成されるソース／ドレイン領域と、前記ゲート電極部の側面に形成されるスペーサ膜と、を備える半導体装置において、前記スペーサ膜は、前記ゲート電極部の側面を連続的に被覆するホウ素と窒素を主成分とするＢＮ膜と、前記ＢＮ膜上を連続的に被覆するシリコンと酸素を主成分とするシリコン酸化膜と、の積層膜からなることを特徴とする半導体装置が提供される。
【０００７】
また、本発明の一態様によれば、半導体基板上に、ゲート絶縁膜となる絶縁膜と、メタルゲートとなる金属膜と、を含む積層膜を形成する積層膜形成工程と、前記積層膜を、所定の形状にパターニングして、メタルゲートを含むゲート電極部を形成するゲート電極部形成工程と、ホウ素と窒素を主成分とするＢＮ膜を、前記ゲート電極部を形成した前記半導体基板上にコンフォーマルに形成するＢＮ膜形成工程と、シリコンと酸素を主成分とするシリコン酸化膜を、前記ＢＮ膜上にコンフォーマルに形成するシリコン酸化膜形成工程と、前記ゲート電極部上および前記半導体基板上に形成された前記ＢＮ膜と前記シリコン酸化膜とをエッチバックし、前記ゲート電極部の側面にスペーサ膜を形成するスペーサ膜形成工程と、前記ゲート電極部と前記スペーサ膜をマスクとして、前記半導体基板の表面に所定の導電型の不純物を導入し、ソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、メタルを含むゲート電極部を有する半導体装置において、ゲート電極部の側面に形成される膜の形成時およびその後の工程で、ゲート電極部に含まれるメタルの酸化が抑えられ得る半導体装置およびその製造方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１０】
以下では、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の実施の形態について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２と、これらの選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２間に直列接続された複数個（たとえば、２n乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることによって構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中のＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢの一方の端は、図１中のＸ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、ソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１０に、素子分離絶縁膜１２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域１３が図２中のＸ方向に分離した状態に形成されている。活性領域１３と直交する図２中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルトランジスタＴｒｍのワード線ＷＬが形成されている。
【００１３】
また、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ１が、隣接して並行に形成されている。隣接する２本の選択ゲート線ＳＧＬ１間の活性領域１３にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１４】
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、選択ゲート線ＳＧＬ１の場合と同様にして、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ２が並行して形成されている。そして、２本の選択ゲート線ＳＧＬ２間の活性領域１３にはソース線コンタクトＣＳが配置されている。
【００１５】
ワード線ＷＬと交差する活性領域１３上にはメモリセルトランジスタＴｒｍのゲート電極部ＭＧが形成され、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域１３上には選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のゲート電極部ＳＧ１，ＳＧ２が形成されている。
【００１６】
図３は、図２のＡ−Ａ断面図である。ここでは、メモリセルトランジスタの部分のみを示している。この図３の例では、メモリセルトランジスタは、ＭＯＮＯＳ構造を有する電界効果型トランジスタであり、チャネル長方向に沿った面で切断した場合の断面を示している。
【００１７】
このメモリセルトランジスタを構成する半導体装置は、半導体基板としてのシリコン基板１０上に、ゲート絶縁膜２１、電荷蓄積膜２２、電極間絶縁膜２３および制御ゲート電極２４が順に積層されたゲート電極部ＭＧと、ゲート電極部ＭＧの下方のチャネル領域を挟んだ両側に形成されるソース／ドレイン領域３０と、ゲート電極部ＭＧの側面に形成されるオフセットスペーサ膜４０と、を備える。なお、隣接するメモリセルトランジスタ間で、ソース／ドレイン領域３０は共有される構造となっている。
【００１８】
ゲート絶縁膜２１は、シリコン基板１０上面に形成され、シリコン基板１０と上層の電荷蓄積膜２２とを電気的に分離するための絶縁膜であり、たとえばシリコン酸化（ＳｉＯ2）膜などで構成することができる。その膜厚は、たとえば４〜５ｎｍ程度とすることができる。
【００１９】
電荷蓄積膜２２は、ゲート絶縁膜２１上に形成され、電荷を蓄積する機能を有する膜であり、データの書き込み時にゲート絶縁膜２１を通過して注入されたトンネル電子をトラップすることでデータを保持する膜である。電荷蓄積膜２２は、たとえばシリコン窒化（ＳｉＮ）膜で形成することができ、その膜厚はたとえば５ｎｍ程度とすることができる。
【００２０】
電極間絶縁膜２３は、電荷蓄積膜２２上に形成され、電荷蓄積膜２２と上層の制御ゲート電極２４とを電気的に分離するための膜であり、たとえばハフニウム酸化物（ＨｆＯ）やハフニウム珪化酸化窒化物（ＨｆＳｉＯＮ）、アルミナ（Ａｌ2Ｏ3）、ジルコニウム酸化物（ＺｒＯ）など、ゲート絶縁膜２１に用いられているシリコン酸化物（ＳｉＯ2）よりも比誘電率の大きい高誘電率（Ｈｉｇｈ−ｋ）材料が用いられる。このように、電荷蓄積膜２２と制御ゲート電極２４との間に電極間絶縁膜２３を配置することで、従来のようにシリコン酸化膜を配置した場合よりも、電荷蓄積膜２２と制御ゲート電極２４との間の容量結合を増大させることが可能となる。この結果、シリコン酸化膜の膜厚に換算したときの膜厚薄膜化が可能となり、半導体装置のさらなる微細化が可能となる。本実施の形態では、電極間絶縁膜２３をたとえばアルミナで形成し、その膜厚をたとえば１０〜１７ｎｍ程度とする。
【００２１】
制御ゲート電極２４は、電極間絶縁膜２３上に形成されるメタルゲート２４１と、メタルゲート２４１上に形成されるシリコンゲート２４２と、からなる。メタルゲート２４１は、電極間絶縁膜２３と上層のシリコンゲート２４２とが直接接触することを防止するための膜である。本実施の形態によるシリコンゲート２４２はたとえば不純物を含むことで導電性を備えたポリシリコンなどで形成することができるが、一般的にポリシリコン膜と高誘電体膜とを接触させると、これらの界面で不具合が生じ、結果的に半導体装置の動作電圧が上昇してしまう場合がある。そこで、本実施の形態のように、電極間絶縁膜２３とシリコンゲート２４２（ポリシリコン膜）との間に金属製の膜であるメタルゲート２４１を設けることで、電極間絶縁膜２３とシリコンゲート２４２（ポリシリコン膜）とが直接接触することを回避できる。この結果、電極間絶縁膜２３の特性を十分に発揮させ、高性能の半導体装置を実現することが可能となる。本実施の形態では、メタルゲート２４１をたとえばタンタル窒化物（ＴａＮ）で形成し、その膜厚をたとえば１０〜１３ｎｍ程度とする。ただし、本発明ではこれに限定されず、たとえばチタン窒化物（ＴｉＮ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、銀（Ａｇ）もしくはタングステン（Ｗ）などで形成された単層膜、またはこれらのうちいずれかを含む多層膜など、メタルゲート２４１として使用可能な種々の膜を適用することができる。また、メタルゲート２４１上のシリコンゲート２４２は、上述したように、たとえば所定の不純物を含むことで導電性を備えた、厚さがたとえば１００ｎｍ程度のポリシリコン膜で形成される。
【００２２】
ソース／ドレイン領域３０は、シリコン基板１０の表面に所定の不純物を注入し、これを拡散および活性化させることで低抵抗化された不純物拡散領域である。本実施の形態において、所定の不純物としては、たとえばリン（Ｐ）イオンやヒ素（Ａｓ）イオンなどのようなｎ型の導電性を有するドーパント、あるいは、ホウ素（Ｂ）イオンなどのようなｐ型の導電性を有するドーパントを適用することができる。なお、シリコン基板１０上層におけるソース／ドレイン領域３０に挟まれた領域（ゲート電極部ＭＧ下の領域）は、書き込み時または動作時にチャネルが形成される、いわゆるチャネル領域として機能する。
【００２３】
ゲート電極部ＭＧの側面に形成されるオフセットスペーサ膜４０は、ゲート電極部ＭＧ形成のための加工処理後に、ゲート電極部ＭＧを構成するメタルゲート２４１の酸化を防ぐために設けられる膜である。本実施の形態では、オフセットスペーサ膜４０は、２層構成となっており、ゲート電極部ＭＧの側面を直接被覆するホウ素（Ｂ）と窒素（Ｎ）を主成分とする窒化ホウ素膜（以下、ＢＮ膜という）４１と、ＢＮ膜４１上に形成されるシリコン（Ｓｉ）と酸素（Ｏ）を主成分とするシリコン酸化膜４２と、を備える。
【００２４】
オフセットスペーサ膜４０を構成するＢＮ膜４１とシリコン酸化膜４２とは、ゲート電極部ＭＧの側面を連続的に被覆する緻密な構造となっており、酸素の拡散を防止する機能を有する。また、オフセットスペーサ膜４０を２層構成とし、ゲート電極部ＭＧ側には、構成元素に酸素を含まない緻密なＢＮ膜４１を配置したので、後述するゲート電極部ＭＧの形成後にむき出しとなったメタルゲート２４１の酸化を抑制し、さらにその後の工程におけるゲート電極部ＭＧ内のメタルゲート２４１への酸素の拡散を防止することが可能となる。また、ＢＮ膜４１上にシリコン酸化膜４２を配置することで、外部からメタルゲート２４１への酸素の拡散を防止する効果を一層高めることができる。
【００２５】
ここで、ＢＮ膜４１の厚さは、１〜１０ｎｍであることが望ましい。１ｎｍよりも薄いと、連続的なＢＮ膜４１が得られ難いからである。また、１０ｎｍよりも厚いと、隣接するメモリセルトランジスタのゲート電極部ＭＧとの間に埋め込まれるシリコン酸化膜の量が少なくなってしまい、ＢＮ膜４１の耐圧がシリコン酸化膜よりも低いことから、制御ゲート電極２４とソース／ドレイン領域３０との間の耐圧が半導体装置に要求される耐圧を満たさなくなってしまう虞があるからである。
【００２６】
一方、シリコン酸化膜の厚さは、３〜１０ｎｍであることが望ましい。３ｎｍよりも薄いと、連続的なシリコン酸化膜が得られ難いからである。また、隣接するゲート電極部ＭＧとの間隔から、上限は１０ｎｍ程度であることが望ましい。
【００２７】
そして、上記のような構成を有するＭＯＮＯＳ構造のメモリセルトランジスタ間とその上部には、層間絶縁膜５０が形成されている。この層間絶縁膜５０は、埋め込み性の良好な方法で形成されたシリコン酸化膜などによって構成される。なお、層間絶縁膜５０上には、配線層などが形成されるが、これらの構造は従来知られているものを用いることができるので、その図示および説明を省略する。
【００２８】
つぎに、このような構成を有する半導体装置の製造方法について説明する。図４−１〜図４−２は、本実施の形態による半導体装置の製造方法の一例を模式的に示す断面図である。なお、これらの図４−１〜図４−２は、図３に対応する断面での製造工程を示している。
【００２９】
まず、シリコン基板１０上に、ゲート絶縁膜２１となるシリコン酸化膜２１Ａを熱酸化法などの方法によって形成し、シリコン酸化膜２１Ａ上に電荷蓄積膜２２となるシリコン窒化膜２２ＡをＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法で形成する。その後、後に形成するワード線ＷＬの延在方向に隣接するＮＡＮＤセルユニット（メモリセルトランジスタ）との間を分離するように、ＲＩＥ（Reactive  Ion  Etching）法によってシリコン基板１０まで到達する所定の深さの溝を形成し、溝内部にＳＯＧ（Spin  On  Glass）膜または埋め込み性の良好なシリコン酸化膜を埋め込み、図示しない素子分離絶縁膜を形成する。その後、パターニングを行ったシリコン窒化膜２２Ａと素子分離絶縁膜上に、電極間絶縁膜２３となるアルミナ膜２３Ａと、制御ゲート電極２４となる窒化タンタル膜２４１Ａおよびポリシリコン膜２４２Ａと、ドライエッチング加工でのキャップ膜６０となるシリコン窒化膜６０Ａと、を順に積層形成する（図４−１（ａ））。ここで、アルミナ膜２３Ａは、ＡＬＤ（Atomic  Layer  Deposition）法などの成膜法によって形成され、窒化タンタル膜２４１Ａは、ＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）法などの成膜法によって形成され、ポリシリコン膜２４２Ａはスパッタ法などの成膜法によって形成される。
【００３０】
ついで、シリコン窒化膜６０Ａ上にレジストを塗布し、フォトリソグラフィ技術を用いて、ワード線ＷＬを形成するためのレジストパターンを形成し、このレジストパターンをマスクとして、ＲＩＥ法によってエッチング加工して、各メモリセルトランジスタの形成領域に、ゲート絶縁膜２１、電荷蓄積膜２２、電極間絶縁膜２３、制御ゲート電極２４（メタルゲート２４１とシリコンゲート２４２の積層膜）およびキャップ膜６０からなるゲート積層体６１が、ＮＡＮＤセルユニット内で隣接する（図２のＹ方向に隣接する）メモリセルトランジスタのゲート積層体６１と分離されて形成される（図４−１（ｂ））。なお、隣接するＮＡＮＤセルユニットの（図２のＸ方向に隣接する）メモリセルトランジスタとは、制御ゲート電極２４が共通に接続されたワード線ＷＬが形成される。
【００３１】
その後、シリコン基板１０上のゲート積層体６１の上面と側面、およびゲート積層体６１間の底面を被覆するように、緻密なＢＮ膜４１Ａを連続的に形成する（図４−１（ｃ））。ここで、ＢＮ膜４１Ａの形成方法の一例について説明する。図５は、ＢＮ膜の形成に用いられる薄膜形成装置の一例を模式的に示す図である。この図に示されるように、薄膜形成装置１００は、真空ポンプによって１０Ｔｏｒｒ以下の真空状態を維持可能な反応容器１０１内に、基板を保持、加熱するとともに、高周波電源１０６に接続される下部電極１０２と、下部電極１０２に対向して配置され接地される上部電極１０３と、反応容器１０１内に所定のガスを供給するガス供給口１０４と、反応容器１０１内を真空にする真空ポンプと接続される排気口１０５と、を有する。ここで、上部電極１０３と下部電極１０２とは、平行平板電極を形成している。このように、この薄膜形成装置１００は、一般的なプラズマＣＶＤ装置と同様の構成を有している。
【００３２】
この薄膜形成装置１００の反応容器１０１内の下部電極１０２上にゲート積層体６１が形成されたシリコン基板１０を載置し、排気口１０５から真空ポンプで反応容器１０１内のガスを排気して１０Ｔｏｒｒ以下の真空状態にするとともに、基板温度を３５０〜４００℃とする。そして、ガス供給口１０４からジボラン、アンモニアおよび窒素（Ｎ2）からなる混合ガスを反応容器１０１内に流入させて所定の圧力に維持して、加熱されたシリコン基板１０上に、数ÅのＢＮ膜４１Ａの種膜を形成する。ついで、ジボラン、アンモニアおよび窒素の混合ガスの反応容器１０１内への供給を止め、窒素およびアルゴン（Ａｒ）からなる混合ガスをガス供給口１０４から反応容器１０１内に供給する。また、このとき、反応容器１０１内のシリコン基板１０を保持する下部電極１０２と上部電極１０３との間に高周波電圧を印加して、窒素プラズマとアルゴンプラズマを発生させ、先に形成したＢＮ膜４１Ａの種膜をプラズマ処理する。このプラズマ処理によって、ＢＮ膜４１Ａの種膜は強固となり、数ÅのＢＮ膜４１Ａが形成される。そして、この処理を繰り返すことによって、所望の厚さを有し、緻密でコンフォーマルなＢＮ膜４１Ａが形成される。なお、ＢＮ膜４１Ａの厚さとしては、１〜１０ｎｍであることが望ましい。
【００３３】
ここで説明したように、このＢＮ膜４１Ａの形成時には、酸素が使用されないので、ゲート積層体６１中のむき出し状態のメタルゲート２４１が酸化されることがない。
【００３４】
所定の厚さのＢＮ膜４１Ａを形成した後、ＢＮ膜４１Ａ上にシリコン酸化膜４２Ａを連続的に形成する（図４−２（ａ））。ここでは、ＢＮ膜４１Ａと同じ薄膜形成装置１００でプラズマＣＶＤ法によってシリコン酸化膜４２Ａを形成する場合を例に挙げて説明する。反応容器１０１内のＢＮ膜４１Ａを形成したときに使用したガスを排気した後、反応容器１０１内を１０Ｔｏｒｒ以下の真空にして、シリコン基板１０を２００℃程度の温度で加熱する。その後、反応容器１０１内に、Octa-Methyl-Cyclo-Tetra-Siloxaneなどの有機シランガスとヘリウム（Ｈｅ）をガス供給口１０４から導入し、所定の圧力に維持する。同時に、下部電極１０２と上部電極１０３との間に高周波電圧を印加してプラズマ領域を形成し、ＢＮ膜４１上に数Åのシリコン膜を形成する。その後、酸素（Ｏ2）、アルゴンからなる混合ガスをガス供給口１０４から反応容器１０１内に供給し、下部電極１０２と上部電極１０３との間に高周波電圧を印加して、酸素プラズマとアルゴンプラズマを発生させ、先に生成したシリコン膜中のシリコンが酸化するようにプラズマ処理する。これによって、シリコン膜中に残存しているメチル基などが除去されるとともにシリコンが酸化され、数Åのシリコン酸化膜４２Ａが形成される。そして、この処理を繰り返すことによって、所望の厚さを有し、緻密でコンフォーマルなシリコン酸化膜４２Ａが形成される。なお、シリコン酸化膜４２Ａの厚さとしては、３〜１０ｎｍであることが望ましい。また、ここでは、プラズマＣＶＤ法を用いてシリコン酸化膜４２Ａを形成しているが、ＡＬＤ法によってシリコン酸化膜４２Ａを形成してもよい。
【００３５】
このシリコン酸化膜４２Ａの形成時に、既にゲート積層体６１の側面、特にメタルゲート２４１の側面は緻密なＢＮ膜４１Ａで被覆されているので、酸素プラズマがメタルゲート２４１に到達せず、酸化されることがない。そのため、メタルゲート２４１の酸化による半導体装置の特性の劣化を抑制することができる。
【００３６】
以上によって、ＢＮ膜４１Ａとシリコン酸化膜４２Ａの積層膜４３が形成される。この積層膜４３は、ゲート積層体６１の上部に形成される積層膜４３の厚さに対するゲート積層体６１の側面に形成される積層膜４３の厚さの割合、またはゲート積層体６１の上部に形成される積層膜４３の厚さに対するゲート積層体６１間の底部に形成される積層膜４３の厚さの割合が４０％以上であることが望ましい。このような割合を有する積層膜４３であれば、ゲート積層体６１をコンフォーマルに被覆し、ＢＮ膜４１Ａ形成工程以後の工程で酸素がメタルゲート２４１へ拡散することを防止できる。
【００３７】
その後、積層膜４３をＲＩＥ法によってエッチバックする（図４−２（ｂ））。具体的には、シリコン酸化膜４２Ａの場合には、ＣＦ4やＣＨxＦyなどのフロロカーボン系ガスでエッチバックを行い、ＢＮ膜４１Ａの場合には、ＣＨ2Ｆ2やＣＨＦ3などのフロロカーボン系ガスでエッチバックを行う。これによって、ゲート積層体６１の上部およびゲート積層体６１間のシリコン基板１０上に形成された積層膜４３が除去され、ゲート積層体６１の側面にのみＢＮ膜４１とシリコン酸化膜４２が残り、オフセットスペーサ膜４０が形成される。
【００３８】
ついで、ゲート積層体６１とオフセットスペーサ膜４０をマスクとして、ゲート積層体６１間のシリコン基板１０の表面の領域に、イオン注入法によって所定の導電型の不純物を注入し、熱処理によって活性化させて、ソース／ドレイン領域３０を形成する（図４−２（ｃ））。
【００３９】
その後、ゲート積層体６１間およびゲート積層体６１上を覆うように、シリコン基板１０上の全面にＴＥＯＳ膜を形成し、ＣＭＰ（Chemical  Mechanical  Polishing）法によってキャップ膜６０をストッパとして平坦化する。ついで、キャップ膜６０をＣＭＰ法やＲＩＥ法によって除去して、制御ゲート電極２４の上面を露出させる。これによって、ゲート絶縁膜２１、電荷蓄積膜２２、電極間絶縁膜２３、メタルゲート２４１およびシリコンゲート２４２が積層されたゲート電極部ＭＧが形成される。さらに、ゲート電極部ＭＧおよびその間の上面にシリコン酸化膜を形成し、層間絶縁膜５０を形成する。
【００４０】
以上の工程を経ることで、図３に示す断面構造を有する本実施の形態による半導体装置が製造される。なお、以上の工程の後、コンタクトおよび上層のメタル配線が形成されるが、本実施の形態では、説明の簡略化のため、これらの工程の説明を省略する。
【００４１】
また、上述した説明では、半導体装置としてメタルを使用したＭＯＮＯＳ構造を有する電界効果型トランジスタを例に挙げたが、上記の電荷蓄積膜２２として浮遊ゲート電極を用いた電界効果型トランジスタについても、ゲート電極部ＭＧにメタルを使用しているものであれば、本実施の形態を適用することができる。また、このような不揮発性半導体記憶装置だけでなく、メタルゲート構造を有する電界効果型トランジスタ全般に対して本実施の形態を適用することができる。
【００４２】
図６は、本実施の形態による半導体装置の他の例を模式的に示す断面図である。この半導体装置は、半導体基板としてのシリコン基板１０の素子分離絶縁膜１２で区画された表面上に、ゲート絶縁膜２１およびゲート電極２５が順に積層されたゲート電極部Ｇと、ゲート電極部Ｇの下方のチャネル領域を挟んだ両側に形成されるソース／ドレイン領域３０と、ゲート電極部Ｇの側面に形成されるオフセットスペーサ膜４０と、を備える。
【００４３】
ゲート絶縁膜２１は、シリコン基板１０上面に形成され、シリコン基板１０と上層のゲート電極２５とを電気的に分離するための絶縁膜であり、たとえばハフニウム酸化物、ハフニウム珪化酸化窒化物、アルミナ、ジルコニウム酸化物などのシリコン酸化物よりも比誘電率の大きいＨｉｇｈ−ｋ材料が用いられる。このように、ゲート絶縁膜にＨｉｇｈ−ｋ材料を用いることで、ゲート絶縁膜２１の薄膜化が可能となり、半導体装置のさらなる微細化が可能となる。この図６では、ゲート絶縁膜２１をたとえばアルミナで形成し、その膜厚をたとえば１ｎｍ程度とする。
【００４４】
ゲート電極２５は、図３の制御ゲート電極２４と同様の構造を有し、ゲート絶縁膜２１上に形成されるメタルゲート２５１と、メタルゲート２５１上に形成されるシリコンゲート２５２と、からなる。この例では、メタルゲート２５１をたとえば１０ｎｍの膜厚のタンタル窒化物とする。なお、メタルゲート２５１は、これに限定されず、たとえばチタン窒化物、モリブデン、金、アルミニウム、白金、銀もしくはタングステンなどで形成された単層膜、またはこれらのうちいずれかを含む多層膜など、メタルゲートとして使用可能な種々の膜を適用することができる。また、シリコンゲート２５２は、たとえば所定の不純物を含むことで導電性を備えた、厚さがたとえば２００ｎｍ程度のポリシリコン膜で形成される。
【００４５】
また、ソース／ドレイン領域３０は、シリコン基板１０の表面に所定の不純物を注入し、これを拡散および活性化させることで低抵抗化された不純物拡散領域である。所定の不純物として、たとえばリンイオンやヒ素イオンなどのｎ型の導電性を有するドーパント、あるいは、ホウ素イオンなどのｐ型の導電性を有するドーパントを適用することができる。
【００４６】
そして、ゲート電極部Ｇの側面に形成されるオフセットスペーサ膜４０は、ゲート電極部Ｇ形成のための加工処理後に、ゲート電極部Ｇを構成するメタルゲート２５１の酸化を防ぐために設けられる膜である。このオフセットスペーサ膜４０も、上述したように、２層構成となっており、ゲート電極部Ｇの側面を直接被覆し、構成元素に酸素を含まず、メタルゲート２５１への酸素の拡散を防止する酸素拡散防止膜としての機能を有する厚さ１〜１０ｎｍのＢＮ膜４１と、ＢＮ膜４１上に形成され、外部からゲート電極部Ｇへの酸素の拡散を防止する厚さ３〜１０ｎｍのシリコン酸化膜４２と、を備える。これらのＢＮ膜４１とシリコン酸化膜４２とは、ともに酸素の拡散を防止するために連続的な膜によって形成され、緻密な構造を有している。
【００４７】
このような構造の半導体装置の製造方法は、図４−１〜図４−２に示した手順と基本的に同様であるので、その説明を省略する。
【００４８】
この実施の形態によれば、メタルゲート２５１を有する電界効果型トランジスタのゲート電極部Ｇの側面に、ＢＮ膜４１とシリコン酸化膜４２を順に積層したオフセットスペーサ膜４０を形成したので、ＢＮ膜４１の形成工程およびＢＮ膜４１形成後の酸素を含む環境下での熱処理工程において、メタルゲート２５１の酸化を抑制することができ、半導体装置の特性の劣化を防ぐことができるという効果を有する。
【００４９】
また、ＢＮ膜４１は、シリコン窒化膜に比して誘電率が低いので、オフセットスペーサ膜４０としてシリコン窒化膜を用いた場合に比して、ゲート電極２５（制御ゲート電極２４）とソース／ドレイン領域３０との間の容量が小さくなり、耐圧が向上するという効果も有する。
【図面の簡単な説明】
【００５０】
【図１】ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【図２】メモリセル領域の一部のレイアウトパターンを示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４−１】本実施の形態による半導体装置の製造方法の一例を模式的に示す断面図である（その１）。
【図４−２】本実施の形態による半導体装置の製造方法の一例を模式的に示す断面図である（その２）。
【図５】ＢＮ膜の形成に用いられる薄膜形成装置の一例を模式的に示す図である。
【図６】本実施の形態による半導体装置の他の例を模式的に示す断面図である。
【符号の説明】
【００５１】
１０…シリコン基板、１２…素子分離絶縁膜、２１…ゲート絶縁膜、２１Ａ，４２，４２Ａ…シリコン酸化膜、２２…電荷蓄積膜、２２Ａ，６０Ａ…シリコン窒化膜、２３…電極間絶縁膜、２３Ａ…アルミナ膜、２４…制御ゲート電極、２５…ゲート電極、３０…ソース／ドレイン領域、４０…オフセットスペーサ膜、４１，４１Ａ…ＢＮ膜、４３…積層膜、５０…層間絶縁膜、６０…キャップ膜、６１…ゲート積層体、２４１，２５１…メタルゲート、２４１Ａ…窒化タンタル膜、２４２，２５２…シリコンゲート、２４２Ａ…ポリシリコン膜、Ｇ，ＭＧ…ゲート電極部。
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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