(57)【要約】【課題】表示装置の作製のコストの低減を課題の一とする。【解決手段】複数のインバータ回路及び複数のスイッチを有し、インバータ回路は、ゲート端子及び第１端子が高電源電位を供給する配線に接続された第１の薄膜トランジスタと、第１の薄膜トランジスタの第２端子が第１端子に接続され、第２端子が低電源電位を供給する配線に接続され、ゲート端子に入力信号が供給される第２のトランジスタと、を有し、第１の薄膜トランジスタ及び第２の薄膜トランジスタは同じ極性であり、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、ゲート電極に接するゲート絶縁層と、ゲート絶縁層に接する微結晶半導体層と、微結晶半導体層に接する混合層と、混合層に接する非晶質半導体を含む層と、配線とを有し、混合層において、錐形状の微結晶半導体領域と、錐形状の微結晶半導体領域を充填する非晶質半導体領域とを有する表示装置である。【選択図】図９
2010161351.tif 000002
【特許請求の範囲】
【請求項１】
複数のインバータ回路及び複数のスイッチを有する駆動回路を有し、
前記インバータ回路は、
ゲート端子及び第１端子が高電源電位を供給する配線に接続された第１の薄膜トランジスタと、
前記第１の薄膜トランジスタの第２端子が第１端子に接続され、第２端子が低電源電位を供給する配線に接続され、ゲート端子に入力信号が供給される第２の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは同じ極性であり、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、
ゲート電極に接するゲート絶縁層と、
前記ゲート絶縁層に接する微結晶半導体層と、
前記微結晶半導体層に接する混合層と、
前記混合層に接する非晶質半導体を含む層と、
前記非晶質半導体を含む層上に形成される一対の不純物半導体層と、
前記一対の不純物半導体層上に形成される配線を有し、
前記混合層において、錐形状の微結晶半導体領域と、前記錐形状の微結晶半導体領域を充填する非晶質半導体領域とを有することを特徴とする表示装置。
【請求項２】
複数のインバータ回路及び複数のスイッチを有する駆動回路を有し、
前記インバータ回路は、
ゲート端子及び第１端子が高電源電位を供給する配線に接続された第１の薄膜トランジスタと、
前記第１の薄膜トランジスタの第２端子が第１端子に接続され、第２端子が低電源電位を供給する配線に接続され、ゲート端子に入力信号が供給される第２の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは同じ極性であり、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、
ゲート電極に接するゲート絶縁層と、
前記ゲート絶縁層に接する微結晶半導体領域と、
前記微結晶半導体領域に接し、且つ非晶質半導体を含む領域と、
前記非晶質半導体を含む領域上に形成される一対の不純物半導体層と、
前記一対の不純物半導体層上に形成される配線を有し、
前記微結晶半導体領域は、前記非晶質半導体を含む領域と接する側の面が凹凸状であることを特徴とする表示装置。
【請求項３】
請求項１または２において、前記スイッチはクロック信号または反転クロック信号によって、オンまたはオフが制御されることを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記第１の薄膜トランジスタ及び第２の薄膜トランジスタは、エンハンスメント型であることを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一に記載の駆動回路と、前記駆動回路によって駆動する薄膜トランジスタが設けられた画素を有し、前記画素及び前記駆動回路は、同じ基板上に形成されていることを特徴とする表示装置。
【請求項６】
請求項５において、前記基板は、ガラス基板であることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及び画素部に逆スタガ薄膜トランジスタを有する表示装置に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層でチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる技術が開示されている。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【０００３】
また、表示装置のコスト削減のため、外付けの部品数を減らし、ゲートドライバーを、非晶質シリコンまたは微結晶シリコンを用いた薄膜トランジスタで構成する表示装置がある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−０４９８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。また、長期の使用により薄膜トランジスタが劣化し、しきい値電圧がシフトしてしまい、オン電流が低下するという問題がある。
【０００６】
これらのことから、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタでゲートドライバーのような駆動回路を構成する場合は、チャネル形成領域の幅を広くし、薄膜トランジスタの面積を大きくすることで、しきい値電圧のシフトによるオン電流の低下が生じても、十分なオン電流を確保している。
【０００７】
または、駆動回路を構成する薄膜トランジスタの数を増やして、各薄膜トランジスタの動作時間を短くすることで、薄膜トランジスタの劣化を低減して、十分なオン電流を確保している。
【０００８】
このため、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタで駆動回路を形成する表示装置において、駆動回路の占有面積が広く、表示装置の狭額縁化の妨げとなり、表示領域である画素部の面積が小さくなってしまう。
【０００９】
一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【００１０】
多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性があるため、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
【００１１】
しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
【００１２】
そこで、本発明の一形態は、表示装置の作製のコストの低減を課題とする。また、また、本発明の一形態は、狭額縁化が可能であり、且つ画像の表示特性に優れた表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明の例示的な一態様としては、複数のインバータ回路及び複数のスイッチを有し、インバータ回路は、ゲート端子及び第１端子が高電源電位を供給する配線に接続された第１の薄膜トランジスタと、第１の薄膜トランジスタの第２端子が第１端子に接続され、第２端子が低電源電位を供給する配線に接続され、ゲート端子に入力信号が供給される第２のトランジスタと、を有し、第１の薄膜トランジスタ及び第２の薄膜トランジスタは同じ極性であり、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、ゲート電極に接するゲート絶縁層と、ゲート絶縁層に接する微結晶半導体層と、微結晶半導体層に接する混合層と、混合層に接する非晶質半導体を含む層と、非晶質半導体を含む層上に形成される一対の不純物半導体層と一対の不純物半導体層上に形成される配線を有し、混合層において、錐形状の微結晶半導体領域と、錐形状の微結晶半導体領域を充填する非晶質半導体領域とを有する表示装置である。
【００１４】
また、本発明の例示的な一態様としては、上記第１の薄膜トランジスタ及び第２の薄膜トランジスタは、ゲート電極に接するゲート絶縁層と、ゲート絶縁層に接する微結晶半導体領域と、微結晶半導体領域に接し、且つ非晶質半導体を含む領域と、非晶質半導体を含む領域上に形成される一対の不純物半導体層と一対の不純物半導体層上に形成される配線を有し、微結晶半導体領域は、非晶質半導体を含む領域と接する側の面が凹凸状である。
【００１５】
また、本発明の例示的な一態様としては、上記駆動回路と、駆動回路によって駆動する薄膜トランジスタが設けられた画素を有し、画素及び駆動回路は、同じ基板上に形成されている表示装置である。なお、上記基板は、ガラス基板またはプラスチック基板である。
【００１６】
なお、スイッチはクロック信号または反転クロック信号によって、オンまたはオフが制御される。
【００１７】
また、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、エンハンスメント型であることが好ましい。
【００１８】
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
【００１９】
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
【００２０】
また、ここでの表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【００２１】
表示装置を狭額縁化すると共に、画像の表示特性を向上させることができる。表示装置のコストを低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本実施の形態に係る表示装置を説明する図である。
【図２】本実施の形態に係る表示装置を説明する図である。
【図３】本実施の形態に係る表示装置を説明する図である。
【図４】本実施の形態に係る表示装置を説明する図である。
【図５】本実施の形態に係る表示装置を説明する図である。
【図６】本実施の形態に係る表示装置を説明する図である。
【図７】本実施の形態に係る表示装置を説明する図である。
【図８】本実施の形態に係る表示装置を説明する上面図である。
【図９】本実施の形態に係る表示装置を説明する断面図である。
【図１０】本実施の形態に係る表示装置を説明する断面図である。
【図１１】本実施の形態に係る表示装置を説明する上面図である。
【図１２】本実施の形態に係る表示装置を説明する断面図である。
【図１３】本実施の形態に係る表示装置を説明する上面図である。
【図１４】本実施の形態に係る表示装置を説明する断面図である。
【図１５】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図１６】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図１７】本実施の形態に係る表示装置を説明する図である。
【図１８】本実施の形態に係る表示装置を説明する図である。
【図１９】本実施の形態に係る表示装置を説明する図である。
【図２０】本実施の形態に係る表示装置を説明する図である。
【図２１】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図２２】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図２３】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図２４】本実施の形態に係る表示装置の作製方法を説明する上面図である。
【図２５】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図２６】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図２７】本実施の形態に係る表示装置の作製方法を説明する上面図である。
【図２８】本実施の形態に係る表示装置の作製方法を説明する上面図及び断面図である。
【図２９】本実施の形態に係る表示装置を説明する断面図である。
【図３０】本実施の形態に係る表示装置の作製方法を説明する断面図である。
【図３１】本実施の形態に係る表示装置を説明する断面図である。
【図３２】本実施の形態に係る表示装置を有する電子機器を説明する図である。
【発明を実施するための形態】
【００２３】
以下に開示する実施の形態について、図面を用いて詳細に説明する。但し、以下に開示する発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、以下に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に開示する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本実施の形態では、単極性の駆動回路を構成する微結晶半導体で構成した薄膜トランジスタとして、ｎチャネル型の薄膜トランジスタを用いる。そして画素部を駆動するための駆動回路として、ソース線駆動回路、及び／またはゲート線駆動回路について一例を挙げて説明し、本実施の形態の利点について述べていくこととする。
【００２５】
図１に、表示装置の全体概略図について示す。基板１００上に、ソース線駆動回路１０１、ゲート線駆動回路１０２、および画素部１０３を一体形成している。画素部１０３において、点線枠１１０で囲まれた部分が１画素である。図１の例で、ゲート線駆動回路１０２は、一方の端部に設けられる構成について示したが、複数有する構成としてもよい。また、表示装置の画素では、薄膜トランジスタ（以下、ＴＦＴと表記する）によって表示素子の制御を行っている。ソース線駆動回路１０１、ゲート線駆動回路１０２を駆動する信号（クロック信号、スタートパルス等）は、フレキシブルプリント基板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ：ＦＰＣ）１０４を介して、外部より入力される。なお基板上にロジック回路、電源回路及び発振回路等の回路１０５を設け、駆動回路を制御するための信号を基板上で生成し、ソース線駆動回路１０１、ゲート線駆動回路１０２に供給する構成としてもよい。
【００２６】
画素部を駆動するためのソース線駆動回路１０１、ゲート線駆動回路１０２は、インバータ回路、容量素子、ＴＦＴ等の素子を用いたスイッチ、抵抗素子などを用いて構成する。単極性のＴＦＴを備えた駆動回路として、２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）と、エンハンスメント型トランジスタ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型トランジスタと抵抗素子とを組み合わせて形成する場合（以下、ＥＲＭＯＳ回路という）がある。一方、駆動回路と同じ基板上に形成される画素部に設ける薄膜トランジスタとして、エンハンスメント型トランジスタを用いることが好適である。エンハンスメント型トランジスタはしきい値電圧が正であるため、ゲートとソースの間にかかる電圧によって流れる電流を、デプレッション型トランジスタより小さくすることができ、表示装置の低消費電力化を図ることができるからである。
【００２７】
そのため、画素部を駆動するための駆動回路のインバータ回路として、画素部と同じエンハンスメント型のＴＦＴで構成される、ＥＥＭＯＳ回路を用いることが好適である。駆動回路に用いるインバータ回路として、ＥＥＭＯＳ回路を用いることにより、画素部及び駆動回路を作製する際のトランジスタの種類を一種類とするため、作製工程の短縮化を図ることができる。
【００２８】
なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。
【００２９】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。
【００３０】
具体的には、トランジスタのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程度となっている場合など、回路動作を考えた場合、ＡとＢとが同一ノードとして捉えて差し支えない状態である場合を表す。
【００３１】
なお、表示装置とは、発光素子または液晶素子等の表示素子を有する装置のことを言う。なお、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成される。なお、表示装置は、フレキシブルプリント基板（ＦＰＣ）を含んでもよい。なお、表示装置は、フレキシブルプリント基板（ＦＰＣ）などを介して接続され、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んでいても良い。
【００３２】
なお、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、ＲＧＢの色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。
【００３３】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３４】
次にインバータ回路としてＥＥＭＯＳ回路を用いたゲート線駆動回路、及びソース線駆動回路の回路図、並びに上面図と断面図について一例を示し、説明する。
【００３５】
次に、インバータ回路としてＥＥＭＯＳ回路を用いたソース線駆動回路の構成について説明を行う。
【００３６】
図２は、図１に示した表示装置における、ソース線駆動回路１０１の回路構成を示した図である。ソース線駆動回路は、クロック信号用レベルシフタ２０１、スタートパルス用レベルシフタ２０２、シフトレジスタ２５１を構成するパルス出力回路２０３、ＮＡＮＤ回路２０４、バッファ２０５、サンプリングスイッチ２０６を有しており、外部より入力される信号は、第１のクロック信号（ＣＬＫ１）、第２のクロック信号（ＣＬＫ２）、スタートパルス（ＳＰ）、アナログ映像信号（Ｖｉｄｅｏ）である。この中で、第１のクロック信号（ＣＬＫ１）、第２のクロック信号（ＣＬＫ２）、およびスタートパルス（ＳＰ、または入力信号ともいう）に関しては、外部から低電圧振幅の信号として入力された直後、クロック信号用レベルシフタ２０１またはスタートパルス用レベルシフタ２０２によって振幅変換を受け、高電圧振幅の信号として駆動回路に入力される。また、本実施の形態の表示装置におけるソース線駆動回路は、一例として、シフトレジスタ中の１段のパルス出力回路より出力されるサンプリングパルスが、サンプリングスイッチ２０６を駆動することによって、ソース信号線Ｓｏｕｔ１乃至Ｓｏｕｔ（Ｎ）列分のアナログ映像信号を同時にサンプリングしているものを説明する。なお、他にも走査方向を切り替えるための走査方向切り替え信号等を入力する構成としても良い。また本実施の形態では、クロック信号として第１のクロック信号（ＣＬＫ１）、第２のクロック信号（ＣＬＫ２）の２相のクロック信号により駆動する例を示すが、２相以外のクロック信号の入力により駆動回路を駆動する構成としてもよい。
【００３７】
図３（Ａ）、（Ｂ）に、シフトレジスタ２５１が有する複数のパルス出力回路２０３の構成を示す。なお本実施の形態では、スタティック回路のシフトレジスタについて一例を示し、説明するものである。パルス出力回路３００は、一例として、スタートパルスＳＰが入力される端子に接続された第１のスイッチ３０１と、第１のスイッチ３０１を介して入力される信号を反転して出力する第１のインバータ回路３０２と、第１のインバータ回路３０２で反転された信号を反転して出力する第２のインバータ回路３０３及び第３のインバータ回路３０５と、第２のインバータ回路３０３で反転された信号が入力される端子に接続された第２のスイッチ３０４と、で構成される。図３（Ａ）に示した回路図において、点線３５０で示したブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図３（Ａ）のシフトレジスタは、Ｎ段（ｎは自然数、１＜Ｎ）のパルス出力回路によって構成されている。Ｎ段のパルス出力回路からは、それぞれの第３のインバータ回路３０５の出力端子より、出力信号ｏｕｔ１乃至ｏｕｔＮが出力される。なお、上記説明した１段目（奇数段目）の次段である２段目（偶数段目）のパルス出力回路では、第１のスイッチ３０１と第２のスイッチ３０４との間で、入力される第１のクロック信号と第２のクロック信号とを入力する配線が切り替わって接続される。以下３段目以降、交互に第１のクロック信号と第２のクロック信号とを入力する配線が、第１のスイッチ３０１と第２のスイッチ３０４との間に交互に切り替わって接続される。
【００３８】
図３（Ｂ）は、パルス出力回路の回路構成を詳細に示したものである。パルス出力回路本体は、ＴＦＴ３５１、ＴＦＴ３５２、ＴＦＴ３５３、ＴＦＴ３５４、ＴＦＴ３５５、ＴＦＴ３５６、ＴＦＴ３５７、ＴＦＴ３５８を有する。また奇数段目のパルス出力回路３３１及び偶数段目のパルス出力回路３３２は、第１のクロック信号ＣＬＫ１を供給するための配線３５９、及び第２のクロック信号ＣＬＫ２を供給するための配線３６０に接続されている。一段目のパルス出力回路３３１において、ＴＦＴ３５１の第１端子はスタートパルスＳＰが入力される端子に接続され、ゲート端子は配線３５９が接続され、第２端子はＴＦＴ３５３のゲート端子及びＴＦＴ３５６の第２端子に接続される。ＴＦＴ３５２の第１端子及びゲート端子は高電源電位ＶＤＤが供給される配線に接続され、第２端子はＴＦＴ３５３の第１端子、ＴＦＴ３５５のゲート端子、ＴＦＴ３５８のゲート端子に接続される。ＴＦＴ３５３の第２端子は低電源電位ＶＳＳ（ＧＮＤともいう）が供給される配線に接続される。ＴＦＴ３５４の第１端子及びゲート端子は高電源電位ＶＤＤが供給される配線に接続され、第２端子はＴＦＴ３５５の第１端子及びＴＦＴ３５６の第１端子に接続される。ＴＦＴ３５５の第２端子は低電源電位ＶＳＳが供給される配線に接続される。ＴＦＴ３５６のゲート端子は配線３６０に接続される。ＴＦＴ３５７の第１端子及びゲート端子は高電源電位ＶＤＤが供給される配線に接続され、第２端子はＴＦＴ３５８の第１端子に接続される。なお、１段目のパルス出力回路３３１におけるＴＦＴ３５７の第２端子は、２段目のパルス出力回路３３２におけるＴＦＴ３５１の第１端子に接続される。同様に、パルス出力回路におけるＴＦＴの第２端子には、順次次の段のパルス出力回路が接続される。
【００３９】
図３（Ｂ）において、ＴＦＴ３５１は、図３（Ａ）で示した第１のスイッチ３０１に相当する。また、ＴＦＴ３５２及びＴＦＴ３５３は、図３（Ａ）で示した第１のインバータ回路３０２に相当し、ＥＥＭＯＳ回路で構成される。また、ＴＦＴ３５４及びＴＦＴ３５５は、図３（Ａ）で示した第２のインバータ回路３０３に相当し、ＥＥＭＯＳ回路で構成される。ＴＦＴ３５１は、図３（Ａ）で示した第１のスイッチ３０１に相当する。ＴＦＴ３５６は、図３（Ａ）で示した第２のスイッチ３０４に相当する。なおＴＦＴ３５１及びＴＦＴ３５６は、ＴＦＴ３５２乃至ＴＦＴ３５５と同様に、エンハンスメント型トランジスタで構成することが好ましい。スイッチとしてエンハンスメント型トランジスタを用いることにより、トランジスタのオフ電流を低減することができるため、低消費電力化が図れるとともに、作製プロセスを簡略化することができる。
【００４０】
なお、ｎチャネル型トランジスタまたはｐチャネル型トランジスタのようなトランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、ソース及びドレインとして機能する領域のそれぞれを、第１端子、第２端子と表記するものとする。またゲートとして機能する端子については、ゲート端子と表記するものとする。
【００４１】
ここで、図３（Ａ）、（Ｂ）で示した回路の回路動作について説明する。図４に示すタイミングチャートを参照する。なお図４では説明のため、図３（Ｂ）で示す回路でのノードとして１段目のパルス出力回路において、ＴＦＴ３５１の第２端子をノードＡ（図４において、Ａと示す）、ＴＦＴ３５２の第２端子をノードＢ（図４において、Ｂと示す）、ＴＦＴ３５４の第２端子をノードＣ（図４中、Ｃと示す）、ＴＦＴ３５７の第２端子をノードｏｕｔ１（図４において、ｏｕｔ１と示す）とする。また図３（Ｂ）で示す回路でのノードとして２段目のパルス出力回路において、ＴＦＴ３５１の第２端子をノードＤ（図４において、Ｄと示す）、ＴＦＴ３５２の第２端子をノードＥ（図４において、Ｅと示す）、ＴＦＴ３５４の第２端子をノードＦ（図４において、Ｆと示す）、ＴＦＴ３５７の第２端子をノードｏｕｔ２（図４において、ｏｕｔ２と示す）とする。また図３（Ｂ）で示す回路でのノードとして３段目のパルス出力回路において、ＴＦＴ３５１の第２端子をノードＧ（図４において、Ｇと示す）とする。
【００４２】
図４において、期間Ｔ１で、スタートパルスＳＰがＨレベル、第１のクロック信号ＣＬＫ１がＨレベル、第２のクロック信号ＣＬＫ２がＬレベルの際の動作について説明する。第１のクロック信号ＣＬＫ１がＨレベルになることで、１段目のパルス出力回路のＴＦＴ３５１がオン状態となる。そして、スタートパルスの電圧レベルであるＨレベルが、ノードＡの電圧レベルをＨレベルに上昇させる。そして、ノードＡの電圧レベルがＨレベルに上昇することにより、１段目のパルス出力回路のＴＦＴ３５３がオン状態になる。そして、低電源電位の電圧レベルであるＬレベルが、ノードＢの電圧レベルをＬレベルに下降させる。そして、ノードＢの電圧レベルがＬレベルに下降することにより、１段目のパルス出力回路のＴＦＴ３５５がオフ状態となる。そして、高電源電位の電圧レベルであるＨレベルが、ノードＣの電圧レベルをＨレベルに上昇させる。また、ノードＢの電圧レベルがＬレベルに下降することにより、１段目のパルス出力回路のＴＦＴ３５８がオフ状態となる。そして、高電源電位の電圧レベルであるＨレベルが、ノードｏｕｔ１の電圧レベルをＨレベルに上昇させる。なお、第２のクロック信号ＣＬＫ２は、Ｌレベルであるため、１段目のパルス出力回路のＴＦＴ３５６及び２段目のパルス出力回路のＴＦＴ３５１はオフ状態となる。
【００４３】
次に、図４において、期間Ｔ２で、スタートパルスＳＰがＬレベル、第１のクロック信号ＣＬＫ１がＬレベル、第２のクロック信号ＣＬＫ２がＨレベルの際の動作について説明する。
【００４４】
第１のクロック信号がＬレベルになることで、１段目のパルス出力回路のＴＦＴ３５１がオフ状態となる。一方、第２のクロック信号ＣＬＫ２は、Ｈレベルであるため、１段目のパルス出力回路のＴＦＴ３５６はオン状態となる。そのため、期間Ｔ１でＨレベルにあったノードＣの電圧レベルにより、ノードＡの電圧レベルがＨレベルを保持することとなる。そして、１段目のパルス出力回路では、期間Ｔ１と同じ動作を行うこととなる。期間Ｔ２では、第２のクロック信号ＣＬＫ２がＨレベルになることで、２段目のパルス出力回路のＴＦＴ３５１がオン状態となる。そして、ノードｏｕｔ１の電圧レベルであるＨレベルが、ノードＤの電圧レベルをＨレベルに上昇させる。そして、ノードＤの電圧レベルがＨレベルに上昇することにより、２段目のパルス出力回路のＴＦＴ３５３がオン状態になる。そして、低電源電位の電圧レベルであるＬレベルが、ノードＥの電圧レベルをＬレベルに下降させる。そして、ノードＥの電圧レベルがＬレベルに下降することにより、２段目のパルス出力回路のＴＦＴ３５５がオフ状態となる。そして、高電源電位の電圧レベルであるＨレベルが、ノードＦの電圧レベルをＨレベルに上昇させる。また、ノードＥの電圧レベルがＬレベルに下降することにより、２段目のパルス出力回路のＴＦＴ３５８がオフ状態となる。そして、高電源電位の電圧レベルであるＨレベルが、ノードｏｕｔ２の電圧レベルをＨレベルに上昇させる。なお、第１のクロック信号ＣＬＫ１は、Ｌレベルであるため、２段目のパルス出力回路のＴＦＴ３５６及び３段目のパルス出力回路のＴＦＴ３５１はオフ状態となる。
【００４５】
次に、図４において、期間Ｔ３で、スタートパルスＳＰがＬレベル、第１のクロック信号ＣＬＫ１がＨレベル、第２のクロック信号ＣＬＫ２がＬレベルの際の動作について説明する。
【００４６】
第１のクロック信号がＨレベルになることで、１段目のパルス出力回路のＴＦＴ３５１がオン状態となる。一方、第２のクロック信号ＣＬＫ２は、Ｌレベルであるため、１段目のパルス出力回路のＴＦＴ３５６はオフ状態となる。そのため、ノードＡの電圧レベルがＬレベルに下降することとなる。そして、ノードＡの電圧レベルがＬレベルに下降することにより、１段目のパルス出力回路のＴＦＴ３５３がオフ状態になる。そして、高電源電位の電圧レベルであるＨレベルが、ノードＢの電圧レベルをＨレベルに上昇させる。そして、ノードＢの電圧レベルがＨレベルに上昇することにより、１段目のパルス出力回路のＴＦＴ３５５がオン状態となる。そして、低電源電位の電圧レベルであるＬレベルが、ノードＣの電圧レベルをＬレベルに下降させる。また、ノードＢの電圧レベルがＨレベルに上昇することにより、１段目のパルス出力回路のＴＦＴ３５８がオン状態となる。そして、低電源電位の電圧レベルであるＬレベルが、ノードｏｕｔ１の電圧レベルをＬレベルに下降させる。なお、第２のクロック信号ＣＬＫ２は、Ｌレベルであるため、１段目のパルス出力回路のＴＦＴ３５６及び２段目のパルス出力回路のＴＦＴ３５１はオフ状態となる。また、期間Ｔ２での１段目のパルス出力回路と同様に、２段目のパルス出力回路のＴＦＴ３５６はオン状態となっており、期間Ｔ２でＨレベルにあったノードＦの電圧レベルにより、ノードＦの電圧レベルがＨレベルを保持することとなる。そして、２段目のパルス出力回路では、期間Ｔ２と同じ動作を行うこととなる。期間Ｔ３では、第１のクロック信号ＣＬＫ１がＨレベルになることで、３段目のパルス出力回路のＴＦＴ３５１がオン状態となる。そして、ノードｏｕｔ２の電圧レベルであるＨレベルが、ノードＧの電圧レベルをＨレベルに上昇させる。そして、ノードＧの電圧レベルがＨレベルに上昇することにより、３段目のパルス出力回路のＴＦＴ３５３がオン状態になる。以下、順次トランジスタのオンまたはオフが制御されることにより、パルス出力回路を複数段組み合わせたシフトレジスタとして駆動することができる。
【００４７】
なお、図３（Ａ）、図３（Ｂ）、図４で説明したパルス出力回路において、ノードＡとノードＣとの間に第２のスイッチ３０４が設けられている構成について示している。これは、高電源電位ＶＤＤに接続されたＴＦＴ３５４により制御されるノードＣの電圧レベルが（ＶＤＤ−ＶｔｈＮ）以下（ＶｔｈＮはＴＦＴ３５４のしきい値電圧）となるためである。第２のスイッチ３０４によって、ノードＡとノードＣとの接続を切り離して駆動することによって、ノードＡの電位によるＴＦＴ３５３の駆動能力を高めることができるため好適である。なお、第２のスイッチ３０４を設けない構成としても、本実施の形態の発明をなし得ることができる。
【００４８】
また、ソース線駆動回路の構成では、各パルス出力回路から出力される信号の否定論理積（ＮＡＮＤ）をとって、各ソース線を駆動するための信号を生成している。そのため、ソース線駆動回路においては、ソース線の数より多いパルス出力回路を設けておいて、ソース線に出力するための信号を生成する構成とすることが好ましい。
【００４９】
図５（Ａ）は、図２で示したクロック信号用レベルシフタ２０１の構成を示している。これは、互いに逆の極性を有するクロック信号（ＣＬＫ１とＣＬＫ２）を、１入力型レベルシフタ回路を並列に配置してそれぞれ振幅変換を行い（Ｓｔａｇｅ１）、以後のバッファ段（ここではＳｔａｇｅ２）では、互いの出力をそれぞれの反転入力信号として用いる構成をとっている。
【００５０】
図５（Ａ）に示した回路の動作について説明する。なお、ここで用いている電源の電位は、ＶＳＳ、ＶＤＤ０、ＶＤＤの３電位であり、ＶＳＳ＜ＶＤＤ０＜ＶＤＤとする。クロック信号の振幅をソース線駆動回路入力部でレベルシフトする構成とすることで、低消費電力化及びノイズの減少を図ることができる。また、図５（Ａ）において、ＴＦＴ６０１、ＴＦＴ６０３、ＴＦＴ６０６、ＴＦＴ６０８はダブルゲート構造をとっているが、これらはシングルゲートでも良いし、３つ以上のゲート電極を有するマルチゲート構造であっても良い。その他のＴＦＴに関しても、ゲート電極の数による制限は特に設けない。
【００５１】
信号入力部（ＣＬＫ  ｉｎ１）より、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ０の振幅を有する第１の入力クロック信号（ＣＬＫ１）が入力される。第１の入力クロック信号がＨレベルのとき、ＴＦＴ６０２、６０４がオン状態になり、ＴＦＴ６０３のゲート電極の電圧レベルがＬレベルとなってオフ状態になる。ここで、ＴＦＴ６０２のオン抵抗は、ＴＦＴ６０１のそれよりも十分に低く設計しておく。よってノードαは、Ｌレベルとなる。第１の入力クロック信号がＬレベルのとき、ＴＦＴ６０２、６０４はオフ状態になる。よって、飽和動作しているＴＦＴ６０１を通じて、ＴＦＴ６０３のゲート端子の電圧レベルはＶＤＤに上昇し、その電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ６０１はオフ状態になり、ＴＦＴ６０３のゲート電極が浮遊状態となる。これによりＴＦＴ６０３がオン状態になり、ノードαの電位はＶＤＤに上昇する。ここで、容量６０５により、ノードαの電位上昇に伴って、浮遊状態となっているＴＦＴ６０３のゲート端子の電位が上昇し、その電位はＶＤＤよりも高い電位をとり、（ＶＤＤ＋ＶｔｈＮ）を上回ることによって、ノードαに現れるＨレベルはＶＤＤに等しくなる。よって、出力信号のＬレベルはＶＳＳ、ＨレベルはＶＤＤとなり、振幅変換が完了する。
【００５２】
一方、信号入力部（ＣＬＫ  ｉｎ２）より、同じくＶＳＳ−ＶＤＤ０の振幅を有する第２の入力クロック信号（ＣＬＫ２）が入力される。前述と同様の動作によって、ＴＦＴ６０６乃至ＴＦＴ６０９および容量６１０で構成された１入力型レベルシフタ回路によって振幅変換が行われ、ノードβにはＶＳＳ−ＶＤＤの振幅を有する信号が出力される。なお、ノードαに現れた信号は、入力された第１の入力クロック信号に対して極性が反転しており、ノードβに現れた信号は、入力された第２の入力クロック信号に対して極性が反転している。
【００５３】
図５（Ａ）で説明するレベルシフタは、振幅変換後のパルスに対する負荷を考慮して、レベルシフタ回路（Ｓｔａｇｅ１）の後に、バッファ段を設けている（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）。このバッファ段を構成するインバータ回路は２入力型であり、入力信号およびその反転信号を要する。２入力型を用いる理由は、低消費電力化である。前述のレベルシフタ回路において、ＴＦＴ６０２がオン状態であるとき、ＴＦＴ６０１乃至ＴＦＴ６０２を通じて、ＶＳＳ−ＶＤＤ間に貫通電流が流れる。２入力型を用いることによって、動作中に貫通電流が流れないようにしている。
【００５４】
図５（Ａ）では、Ｓｔａｇｅ２のインバータ回路において、ＴＦＴ６１１のゲート端子に入力される信号と、ＴＦＴ６１２のゲート端子に入力される信号は、互いに逆の極性を有する信号である。そこで、第１の入力クロック信号および第２の入力クロック信号が、互いに極性の反転した信号であることを利用し、ノードαに現れた出力信号と、ノードβに現れた出力信号とを、互いの信号の反転入力信号として用いている。
【００５５】
インバータ回路の動作について説明する。ここでは、Ｓｔａｇｅ２の一方である、ＴＦＴ６１１乃至６１４および容量６１５でなるインバータ回路における動作について述べる。他のインバータ回路に関しても動作は同様である。
【００５６】
ＴＦＴ６１１のゲート端子に入力される信号がＨレベルのとき、ＴＦＴ６１１がオン状態となり、ＴＦＴ６１３のゲート電極の電位はＶＤＤに上昇し、その電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ６１１がオフ状態となり、ＴＦＴ６１３のゲート端子は浮遊状態となる。一方、ＴＦＴ６１２、６１４のゲート電極に入力される信号はＬレベルであるから、ＴＦＴ６１２、６１４はＯＦＦする。ＴＦＴ６１３のゲート電極の電位は、（ＶＤＤ−ＶｔｈＮ）まで上昇しているから、ＴＦＴ６１３はオン状態になり、ノードγの電位がＶＤＤに上昇する。ここで、前述のレベルシフタ回路の動作と同様、容量６１５の働きにより、ノードγの電位上昇に伴って、浮遊状態となっているＴＦＴ６１３のゲート電極の電位が引き上げられ、その電位はＶＤＤよりも高い電位をとり、（ＶＤＤ＋ＶｔｈＮ）を上回ることによって、ノードγに現れるＨレベルはＶＤＤに等しくなる。
【００５７】
一方、ＴＦＴ６１１のゲート端子に入力される信号がＬレベルのとき、ＴＦＴ６１１がオフ状態になり、ＴＦＴ６１２、６１４のゲート端子にはＨレベルが入力されてオン状態になる。したがって、ＴＦＴ６１３のゲート電極の電位はＬレベルとなり、ノードγにはＬレベルが現れる。
【００５８】
同様の動作により、ノードδにもパルスが出力される。このとき、ノードδには、ノードγに現れるパルスと極性が反転したパルスが出力される。
【００５９】
以後、Ｓｔａｇｅ３、Ｓｔａｇｅ４においても同様の動作によって、最終的に信号出力部（ＣＬＫ  ｏｕｔ１）および信号出力部（ＣＬＫ  ｏｕｔ２）にパルスが出力される。
【００６０】
図５（Ｂ）は、クロック信号の振幅変換の様子を示したものである。入力信号の振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ０であり、出力信号の振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤとなっている。
【００６１】
図５（Ｃ）は、図２で示したスタートパルス（ＳＰ）用のレベルシフタ２０２を示している。スタートパルスの場合、その反転信号を持たないことから、１入力型のレベルシフタ回路（Ｓｔａｇｅ１）の出力が、１入力型のインバータ回路（Ｓｔａｇｅ２）に入力され、さらにＳｔａｇｅ１の出力とＳｔａｇｅ２の出力とを用いて、２入力型のインバータ回路（Ｓｔａｇｅ３）へと続く。回路動作に関しては、１入力型レベルシフタ回路はクロック信号の場合と同様である。１入力型インバータ回路に関しても、１入力型レベルシフタ回路と比較して、入力される信号の振幅がＬレベル／Ｈレベル＝ＶＳＳ／ＶＤＤであって、入出力パルス間の振幅変換がないことを除いて、回路内の動作は同様であるので、ここでは説明を省略する。
【００６２】
図５（Ｄ）は、スタートパルス（ＳＰ）の振幅変換の様子を示したものである。入力信号の振幅は、クロック信号と同様、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ０、出力信号の振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤとなっている。
【００６３】
図６（Ａ）は、ＴＦＴ７０１、７０２、７０３、７０４、７０５、７０６および容量７０７で構成された、図２で示した２入力型のＮＡＮＤ回路２０４を示している。構成としては、１入力型インバータ回路と類似であり、１入力インバータ回路における信号入力部が２入力となり、ＴＦＴ７０２、７０３およびＴＦＴ７０５、７０６が直列配置されている点のみが異なる。
【００６４】
信号入力部（Ｉｎ１）および信号入力部（Ｉｎ２）に、ともにＨレベルが入力されると、ＴＦＴ７０２、７０３、７０５、７０６がＯＮし、ＴＦＴ７０４のゲート端子の電圧レベルがＬレベルとなってオフ状態となり、信号出力部（Ｏｕｔ）にはＬレベルが現れる。信号入力部（Ｉｎ１）および信号入力部（Ｉｎ２）のいずれか一方あるいは両方にＬレベルが入力されると、ＴＦＴ７０４のゲート端子と低電源電位ＶＳＳとは導通しないため、ＴＦＴ７０４のゲート端子の電圧レベルはＶＤＤに上昇してオン状態となり、さらに容量７０７の働きによって、（ＶＤＤ＋ＶｔｈＮ）よりも高い電位をとり、信号出力部（Ｏｕｔ）には電位ＶＤＤのＨレベルが現れる。
【００６５】
図６（Ｂ）はバッファの構成を示しており、１入力型インバータ回路（Ｓｔａｇｅ１）および２入力型インバータ回路（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）によって構成されている。１入力型インバータ回路、２入力型インバータ回路とも、動作に関してはレベルシフタの項で説明したので、ここでは説明を省略する。
【００６６】
図６（Ｃ）は、図２で示したサンプリングスイッチ２０６の構成を示している。信号入力部（２５）より、サンプリングパルスが入力され、並列配置された１２個のＴＦＴ７３１が同時に制御される。１２個のＴＦＴ７３１の入力電極（１）〜（１２）に、アナログ映像信号が入力され、サンプリングパルスが入力されたときの映像信号の電位を、出力電極（１３）〜（２４）を介してソース線に書き込む働きをする。
【００６７】
本実施の形態にて示した表示装置は、画素部を駆動するための駆動回路のトランジスタを、画素ＴＦＴと同一の極性を有する単極性で、且つエンハンスメント型のＴＦＴであるとする。これにより、相補型の回路構成とするための工程を省略することが可能となり、製造コストの削減や歩留まり向上に寄与することが出来る。
【００６８】
次に、図７において、図１で示した表示装置における、ゲート線駆動回路１０２の回路構成を示す。クロック信号用レベルシフタ７５１、スタートパルス用レベルシフタ７５２、シフトレジスタ７８１を構成するパルス出力回路７５３、ＮＡＮＤ回路７５４、バッファ７５５を有する。
【００６９】
ゲート線駆動回路には、第１のクロック信号（ＣＬＫ１）、第２のクロック信号（ＣＬＫ２）、スタートパルス（ＳＰ）が入力される。これらの入力信号は、外部から低電圧振幅の信号として入力された直後、クロック信号用レベルシフタ７５１、スタートパルス用レベルシフタ７５２によって振幅変換を受け、高電圧振幅の信号として駆動回路に入力される。
【００７０】
なお、パルス出力回路７５３、バッファ７５５、クロック信号用レベルシフタ７５１、スタートパルス用レベルシフタ７５２、及びＮＡＮＤ回路７５４の構成および動作に関しては、ソース線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
【００７１】
次に、図３（Ｂ）に示したパルス出力回路のレイアウト図（上面図）を図８に示す。なお、図８では、複数段形成されるパルス出力回路のうち、一段目にあたるパルス出力回路について示すものである。
【００７２】
図８のパルス出力回路は、電源電位ＶＤＤが供給される電源線８０１、電源電位ＧＮＤが供給される電源線８０２、制御信号線８０３、制御信号線８０４、制御信号線８０５、ＴＦＴ３５１、ＴＦＴ３５２、ＴＦＴ３５３、ＴＦＴ３５４、ＴＦＴ３５５、ＴＦＴ３５６、ＴＦＴ３５７、ＴＦＴ３５８で構成される。
【００７３】
図８中では、半導体層８０６、第１の配線８０７、第２の配線８０８、コンタクトホール８０９について示している。なお第１の配線８０７は、ゲート電極を兼ねる。また、第２の配線８０８は、薄膜トランジスタのソース電極またはドレイン電極を兼ねる。
【００７４】
なお、図８中での各回路素子の接続関係については、図３（Ｂ）と同様である。なお、図８中、制御信号線８０３はスタートパルスＳＰが供給される配線であり、制御信号線８０４は第１のクロック信号が供給される配線であり、制御信号線８０５は第２のクロック信号が供給される配線であり、電源線８０１は高電源電位ＶＤＤが供給される配線であり、電源線８０２は、低電源電位ＶＳＳが供給される配線である。
【００７５】
図８のパルス出力回路のレイアウト図において、本実施の形態では、ＴＦＴ３５１乃至ＴＦＴ３５８をＥＥＭＯＳで構成とするものである。そのため、ＴＦＴを流れるオフ電流を小さくすることができる。
【００７６】
なお、図８のパルス出力回路のレイアウト図において、ＴＦＴ３５１乃至ＴＦＴ３５８のチャネル領域の形状をＵ字型にしてもよい。また図中では各ＴＦＴのサイズについて同サイズとして示しているが、後段の負荷の大きさに応じてＴＦＴの大きさを適宜変更しても良い。
【００７７】
次に、図８で説明したレイアウト図における薄膜トランジスタの構造について図９を用いて説明する。図９では、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図８におけるＴＦＴ３５４及びＴＦＴ３５５の断面を示して、その作製工程を以下に説明する。なお、ＴＦＴ３５４及びＴＦＴ３５５の断面は、図８中の点線Ａ−Ｂ、及びＣ−Ｄについて示すものである。
【００７８】
なお、本実施の形態における表示装置の画素部及び駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。
【００７９】
駆動回路のインバータ回路の一形態の断面構造を図９に示す。
【００８０】
図９において、ＴＦＴ３５４は、基板４０１上に、ゲート電極４０３と微結晶半導体層４２７ａと、混合層４２７ｂと、非晶質半導体を含む層４６９と、ゲート電極４０３及び微結晶半導体層４２７ａの間に設けられるゲート絶縁層４０９と、非晶質半導体を含む層４６９に接するソース領域及びドレイン領域として機能する不純物半導体層４５９、４６０と、不純物半導体層４５９、４６０に接する配線４５１、４５２とを有する。
【００８１】
ＴＦＴ３５４において、ゲート絶縁層４０９に形成されたコンタクトホール４２２を介してゲート電極４０３及び配線４５１が直接接続する。
【００８２】
ＴＦＴ３５５は、基板４０１上に、ゲート電極４０４と、微結晶半導体層４２８ａと、混合層４２８ｂと、非晶質半導体を含む層４７０と、ゲート電極４０４及び微結晶半導体層４２８ａの間に設けられるゲート絶縁層４０９と、非晶質半導体を含む層４７０に接するソース領域及びドレイン領域として機能する不純物半導体層４６１、４６２と、不純物半導体層４６１、４６２に接する配線４５２、４５３とを有する。また、ＴＦＴ３５４、３５５の上に絶縁層４７９が形成される。
【００８３】
基板４０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板４０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、又は６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、又は７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。
【００８４】
ゲート電極４０３、４０４は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。
【００８５】
例えば、ゲート電極４０３、４０４の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
【００８６】
なお、ゲート電極４０３、４０４と、基板４０１との密着性向上として、上記の金属材料の窒化物層を、基板４０１と、ゲート電極４０３、４０４との間に設けてもよい。
【００８７】
ゲート絶縁層４０９は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することができる。また、ゲート絶縁層４０９を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
【００８８】
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００８９】
微結晶半導体層４２７ａ、４２８ａを構成する微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
【００９０】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００９１】
また、微結晶半導体層４２７ａ、４２８ａに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体層４２７ａ、４２８ａの結晶性を高めることができるため好ましい。
【００９２】
非晶質半導体を含む層４６９、４７０は、非晶質構造を有する。さらには、非晶質構造に加え、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の結晶粒を含む場合もある。ここでの非晶質半導体を含む層とは、従来の非晶質半導体層と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ  ｐｈｏｔｏｃｕｒｒｅｎｔ  ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない。即ち、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層である。価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。
【００９３】
なお、非晶質半導体を含む層４６９、４７０の非晶質半導体とは、代表的にはアモルファスシリコンである。
【００９４】
また、非晶質半導体を含む層４６９、４７０は、ハロゲン、窒素、ＮＨ基、またはＮＨ２基を有してもよい。
【００９５】
図１０に、図９のゲート絶縁層４０９と、ソース領域及びドレイン領域として機能する不純物半導体層４５９の間の拡大図を示し、混合層４２７ｂについて詳細に示す。
【００９６】
図１０（Ａ）に示すように、混合層４２７ｂは、微結晶半導体層４２７ａ及び非晶質半導体を含む層４６９の間に設けられる。また、混合層４２７ｂは、微結晶半導体領域４２９ａ、及び当該微結晶半導体領域４２９ａの間に充填される非晶質半導体領域４２９ｂを有する。具体的には、微結晶半導体層４２７ａから凸状に伸びた微結晶半導体領域４２９ａと、非晶質半導体を含む層４６９と同様の半導体で形成される非晶質半導体領域４２９ｂとで形成される。
【００９７】
非晶質半導体を含む層４６９を、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成することで、薄膜トランジスタのオフ電流を低減することができる。また、混合層４２７ｂにおいて、錐形状の微結晶半導体領域４２９ａを有するため、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向（膜厚方向）における抵抗、即ち、混合層４２７ｂと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【００９８】
なお、混合層４２７ｂに含まれる微結晶半導体領域４２９ａは微結晶半導体層４２７ａと概略同質の半導体であり、また、混合層４２７ｂに含まれる非晶質半導体領域４２９ｂは非晶質半導体を含む層４６９と概略同質の半導体である。このため、微結晶半導体層と、非晶質半導体を含む層の界面が、混合層における微結晶半導体領域４２９ａ及び非晶質半導体領域４２９ｂの界面に相当するため、微結晶半導体層と、非晶質半導体を含む層の界面が凹凸状であるともいえる。
【００９９】
また、図１０（Ｂ）に示すように、混合層４２７ｂは、微結晶半導体層４２７ａ及び不純物半導体層４５９の間に設けられる構造としてもよい。即ち、混合層４２７ｂと不純物半導体層４５９との間に、非晶質半導体を含む層４６９が形成されない構造である。このような場合は、図１０（Ｂ）に示す構造においては、非晶質半導体領域４２９ｂに対する微結晶半導体領域４２９ａの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。また、混合層４２７ｂにおいて、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向（膜厚方向）における抵抗、即ち、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【０１００】
微結晶半導体領域４２９ａは、ゲート絶縁層４０９から非晶質半導体を含む層４６９へ向けて、先端が狭まる凸状、または錐形状の微結晶半導体である。なお、ゲート絶縁層４０９から非晶質半導体を含む層４６９へ向けて幅が広がる凸状、または錐形状の微結晶半導体であってもよい。
【０１０１】
混合層４２７ｂにおいては、微結晶半導体領域４２９ａが、ゲート絶縁層４０９から非晶質半導体を含む層４６９へ向けて、先端が狭まる凸状の結晶粒の場合は、微結晶半導体層４２７ａ側のほうが、非晶質半導体を含む層４６９側と比較して、微結晶半導体領域の割合が高い。これは、微結晶半導体層４２７ａの表面から、微結晶半導体領域４２９ａが膜厚方向に成長するが、原料ガスに窒素を含むガスを含ませる、または原料ガスに窒素を含むガスを含ませつつ、微結晶半導体膜の成膜条件よりシランに対する水素の流量を低減すると、微結晶半導体領域４２９ａの結晶粒の成長が抑制され、錐状の結晶粒となるとともに、やがて非晶質半導体領域が堆積するためである。
【０１０２】
また、混合層４２７ｂは、窒素を有することが好ましい。これは、微結晶半導体領域４２９ａに含まれる結晶粒の界面、微結晶半導体領域４２９ａと非晶質半導体領域４２９ｂとの界面において、窒素、代表的にはＮＨ基またはＮＨ２基が、シリコン原子のダングリングボンドと結合すると、欠陥が低減するためである。このため、混合層４２７ｂの窒素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３乃至１×１０２１ａｔｏｍｓ／ｃｍ３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。または、上記した界面における半導体原子のダングリングボンドがＮＨ２基で終端されて、欠陥準位が消失する。この結果、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（厚さ方向）の抵抗が低減する。即ち、薄膜トランジスタの電界効果移動度とオン電流が増加する。
【０１０３】
また、混合層４２７ｂの酸素濃度を低減することにより、微結晶半導体領域４２９ａと非晶質半導体領域４２９ｂとの界面や、結晶粒同士の界面における、キャリアの移動を阻害する結合を低減することができる。
【０１０４】
なお、ここでは、微結晶半導体層４２７ａは、概略厚さが等しい領域をいう。また、微結晶半導体層４２７ａと混合層４２７ｂとの界面は、微結晶半導体領域４２９ａと非晶質半導体領域４２９ｂとの界面における平坦部において、ゲート絶縁層４０９に最も近い領域を延長した領域をいう。
【０１０５】
微結晶半導体層４２７ａ及び混合層４２７ｂの厚さの合計、即ち、ゲート絶縁層４０９の界面から、混合層４２７ｂの凸部の先端の距離は、３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることで、ＴＦＴのオフ電流を低減できる。
【０１０６】
不純物半導体層４５９〜４６２は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層４５９〜４６２は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、混合層４２７ｂ、４２８ｂ、または非晶質半導体を含む層４６９、４７０と、配線４５１〜４５３とがオーミックコンタクトをする場合は、不純物半導体層４５９〜４６２を形成しなくともよい。
【０１０７】
また、不純物半導体層４５９〜４６２を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、混合層４２７ｂ、４２８ｂまたは非晶質半導体を含む層４６９、４７０と、不純物半導体層４５９〜４６２との間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層４５９〜４６２と、混合層４２７ｂ、４２８ｂ、または非晶質半導体を含む層４６９、４７０との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
【０１０８】
配線４５１〜４５３は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、又は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極４０３、４０４に用いることができるアルミニウム−ネオジム合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としても良い。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造としてもよい。
【０１０９】
図９に示すように、ＴＦＴ３５４の配線４５１は、ゲート絶縁層４０９に形成されたコンタクトホール４２２を介してＴＦＴ３５４のゲート電極４０３と直接接続する。直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。ゲート電極４０３と配線４５１を他の導電層、例えば透明導電層を介して接続する場合に比べて、コンタクトホールの数を低減できるため、ＴＦＴの占有面積の縮小を図ることができる。
【０１１０】
次に、図８及び図９のＴＦＴ３５４のゲート電極４０３及び配線４５１の接続方法とは異なる構造について、図１１及び図１２を用いて示す。
【０１１１】
図１１は、図３（Ｂ）に示したパルス出力回路のレイアウト図（上面図）である。なお、図１１では、複数段形成されるパルス出力回路のうち、一段目にあたるパルス出力回路について示すものである。なお、図８と同様の構成に関しては、説明を省く。図１１においては、第１の配線８０７及び第２の配線８０８を第３の配線８１０を用いて接続する。なお、第３の配線８１０は実施の形態４に示す画素部の画素電極と同時に形成される。
【０１１２】
図１２では、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図１１におけるＴＦＴ３５４及びＴＦＴ３５５の断面を示して、その作製工程を以下に説明する。なお、ＴＦＴ３５４及びＴＦＴ３５５の断面は、図１１中の点線Ａ−Ｂ、及びＣ−Ｄについて示すものである。
【０１１３】
図１２においては、絶縁層４７９上に絶縁層４８１が形成される。また、絶縁層４７９、４８１に形成されるコンタクトホールと、ゲート絶縁層４０９、絶縁層４７９、４８１に形成されるコンタクトホールにおいて、ゲート電極４０３及び配線４５１を接続する配線４８４が形成される。
【０１１４】
絶縁層４８１としては、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、シリコーン樹脂などを用いることができる。また、シロキサンポリマーを用いることができる。また、絶縁層４８１は、感光性樹脂または非感光性樹脂を適宜用いることができる。なお、絶縁層４８１は設けなくともよい。
【０１１５】
配線４８４は、実施の形態４に示す画素電極１１４３と同時に形成することが可能であるため、フォトマスクを追加せずとも、ゲート電極４０３及び配線４５１を接続する配線４８４を形成することができるため、工程数の削減によりコスト削減が可能である。
【０１１６】
次に、図８乃至図１２に示すＴＦＴ３５４、ＴＦＴ３５５とは異なる構造について、図１３及び図１４を用いて示す。
【０１１７】
図１３は、図３（Ｂ）に示したパルス出力回路のレイアウト図（上面図）である。なお、図１３では、複数段形成されるパルス出力回路のうち、一段目にあたるパルス出力回路について示すものである。なお、図８と同様の構成に関しては、説明を省く。図１３においては、第１の配線８０７及び第２の配線８０８を第３の配線８１０を用いて接続する。また、第２の配線８０８において、ＴＦＴの形成領域における第２の配線８０８と、ＴＦＴの形成領域以外における第２の配線８０８が、第３の配線８１０で接続される。なお、第３の配線８１０は実施の形態４に示す画素部の画素電極と同時に形成される。また、半導体層８０６は、第１の配線８０７より面積が狭い。
【０１１８】
図１４では、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図１３におけるＴＦＴ３５４及びＴＦＴ３５５の断面を示して、その作製工程を以下に説明する。なお、ＴＦＴ３５４及びＴＦＴ３５５の断面は、図１３中の点線Ａ−Ｂ、及びＣ−Ｄについて示すものである。
【０１１９】
図１４に示すＴＦＴ３５４、ＴＦＴ３５５は、ゲート電極４０３、４０４より微結晶半導体層４２７ａ、４２８ａ、混合層４２７ｂ、４２８ｂ、非晶質半導体を含む層４６９、４７０の面積が小さく、且つ内側に設けられている。
【０１２０】
また、配線４５１〜４５４は、それぞれ不純物半導体層４５９〜４６２に接するのみで、微結晶半導体層４２７ａ、４２８ａ、混合層４２７ｂ、４２８ｂ、非晶質半導体を含む層４６９、４７０に接しない。また、配線４５１〜４５４はそれぞれソース電極及びドレイン電極として機能し、別途、配線４５２及び配線４５４を電気的に接続する配線４５５、及び引き回し配線として機能する配線４５６がゲート絶縁層４０９上に設けられる。
【０１２１】
また、ゲート電極４０３及び配線４５１を接続する配線４８４ａ、配線４５２及び配線４５５を接続する配線４８４ｂ、配線４５４及び配線４５５を接続する配線４８４ｃ、配線４５３及び配線４５６を接続する配線４８４ｄが絶縁層４８１上に形成される。なお、絶縁層４８１を形成せず、絶縁層４７９上に配線４８４ａ〜４８４ｄを形成してもよい。
【０１２２】
図１３及び図１４に示すＴＦＴ３５４、ＴＦＴ３５５は、ゲート電極４０３、４０４より微結晶半導体層４２７ａ、４２８ａ、混合層４２７ｂ、４２８ｂ、非晶質半導体を含む層４６９、４７０の面積が小さく、且つ内側に設けられているため、液晶表示装置のバックライトが微結晶半導体層４２７ａ、４２８ａ、混合層４２７ｂ、４２８ｂ、非晶質半導体を含む層４６９、４７０に照射されることが無く、オフ電流の上昇を抑制することができる。さらに、微結晶半導体層４２７ａ、４２８ａに配線が接すると、ゲート電極４０３、４０４に電圧が印加されたときに、微結晶半導体層４２７ａ、４２８ａ及び配線の間でショットキー接合が生じ、リーク電流が流れてしまうが、図１４に示すＴＦＴ３５４、３５５は、微結晶半導体層４２７ａ、４２８ａと、配線４５１〜４５４とが接していないため、リーク電流を低減することが可能であり、即ち薄膜トランジスタのオフ電流を低減することが可能である。
【０１２３】
以上、図９乃至図１４では、オン電流が高く、オフ電流を抑えた薄膜トランジスタを用いて駆動回路を形成することができる。さらには、リーク電流の低いエンハンスメント型のＴＦＴで、駆動回路を構成することで、消費電力を低減することができる。
【０１２４】
次に、図９で示した、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路の断面図の作製工程を、図１５で説明する。なお、ＴＦＴ３５４及びＴＦＴ３５５の断面は、図８中の点線Ａ−Ｂ、及びＣ−Ｄについて示すものである。
【０１２５】
図１５（Ａ）に示すように、基板４０１上にゲート電極４０３、４０４を形成する。次に、ゲート電極４０３、４０４を覆ってゲート絶縁層４０９、第１の半導体層４１０を形成する。
【０１２６】
ゲート電極４０３、４０４は、基板４０１上に、スパッタリング法又は真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法又はインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金又は銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極４０３、４０４と、基板４０１との密着性向上及び下地への拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板４０１と、ゲート電極４０３、４０４との間に設けてもよい。ここでは、基板４０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
【０１２７】
なお、フォトリソグラフィ工程においては、レジストを基板全面に塗布してもよいが、レジストマスクを形成する領域に印刷法によりレジストを印刷した後、露光することで、レジストを節約することが可能であり、コスト削減が可能である。また、露光機を用いてレジストを露光する代わりに、レーザビーム直描装置によってレジストを露光してもよい。
【０１２８】
また、ゲート電極４０３、４０４の側面は、テーパー形状とすることが好ましい。ゲート電極４０３、４０４上には、後の工程で半導体層及び配線層を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極４０３、４０４の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
【０１２９】
また、ゲート電極４０３、４０４を形成する工程によりゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方又は双方と、ゲート電極４０３、４０４とは別に設けてもよい。
【０１３０】
ゲート絶縁層４０９は、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ゲート絶縁層４０９は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数によりゲート絶縁層４０９を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁層４０９として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、ゲート絶縁層の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低減することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【０１３１】
第１の半導体層４１０としては、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。第１の半導体層４１０は、１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下の厚さで形成する。
【０１３２】
第１の半導体層４１０は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。
【０１３３】
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１３４】
第１の半導体層４１０の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第１の半導体層４１０の成膜速度が高まる。また、成膜速度が高まることで、第１の半導体層４１０に含まれる不純物量が低減し、第１の半導体層４１０の結晶性が高まる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、表示装置の生産性を高めることができる。
【０１３５】
なお、第１の半導体層４１０を形成する前に、ＣＶＤ装置の処理室内を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層４０９及び第１の半導体層４１０における不純物元素を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
【０１３６】
次に、図１５（Ｂ）に示すように、第１の半導体層４１０上に半導体層を堆積して、第２の半導体層４１１を形成する。ここでは、第１の半導体層４１０を種結晶として、部分的に結晶成長させる条件で、微結晶半導体層４１１ａ、混合層４１１ｂ、非晶質半導体を含む層４１１ｃを有する第２の半導体層４１１を形成する。なお、ここでは、便宜的に第２の半導体層４１１には第１の半導体層４１０も含む構造、即ち、第１の半導体層４１０が微結晶半導体層４１１ａに含まれる構造を示す。
【０１３７】
第２の半導体層４１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素等があるが、これに限定されず窒素を有する気体であればよい。
【０１３８】
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第１の半導体層４１０と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、第１の半導体層４１０の成膜条件よりも、結晶成長を低減する条件とすることができる。この結果、第２の半導体層４１１において、混合層４１１ｂ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層４１１ｃを形成することができる。
【０１３９】
ここでは、微結晶半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【０１４０】
また、第２の半導体層４１１の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
【０１４１】
第２の半導体層４１１の堆積初期においては、第１の半導体層４１０を種結晶として、第１の半導体層４１０上全体に微結晶半導体層が堆積される（堆積初期）。この後、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長する（堆積中期）。さらに、錐形状の微結晶半導体領域の結晶成長が抑制され、非晶質半導体を含む層が形成される（堆積後期）。
【０１４２】
このことから、図９、図１０、図１２、及び図１４に示す微結晶半導体層４２７ａ、４２８ａは、図１５（Ａ）に示す第１の半導体層４１０及び、第２の半導体層４１１の堆積初期に形成される微結晶半導体層、即ち図１５（Ｂ）に示す微結晶半導体層４１１ａに相当する。
【０１４３】
また、図９、図１０、図１２、及び図１４に示す混合層４２７ｂ、４２８ｂは、図１５（Ｂ）に示す第２の半導体層４１１の堆積中期に形成される錐状の微結晶半導体領域及びその間を充填する非晶質半導体領域を有する層、即ち、混合層４１１ｂに相当する。
【０１４４】
また、図９、図１０、図１２、及び図１４に示す非晶質半導体を含む層４６９、４７０は、図１５（Ｂ）に示す第２の半導体層４１１の堆積後期に形成される非晶質半導体を含む層４１１ｃに相当する。
【０１４５】
非晶質半導体を含む層４１１ｃは、図９に示す４６９、４７０と同様の半導体層であり、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される半導体層であるため、アモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。この結果、薄膜トランジスタのオフ電流を低減することができる。また、薄膜トランジスタのしきい値電圧のシフト量を低減することができる。
【０１４６】
次に、図１５（Ｂ）に示すように、第２の半導体層４１１上に、不純物半導体層４１７を形成する。
【０１４７】
不純物半導体層４１７は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン、リンが添加されたアモルファスシリコンゲルマニウム、リンが添加された微結晶シリコンゲルマニウム、リンが添加されたアモルファスゲルマニウム、リンが添加された微結晶ゲルマニウム等を形成する。
【０１４８】
次に、不純物半導体層４１７上に、フォトリソグラフィ工程によりレジストマスクを形成した後、当該レジストマスクを用いて、第２の半導体層４１１、不純物半導体層４１７を素子毎に分離して、第２の半導体層４２７（微結晶半導体層４２７ａ、混合層４２７ｂ、及び非晶質半導体を含む層４２７ｃの積層体）、第２の半導体層４２８（微結晶半導体層４２８ａ、混合層４２８ｂ、及び非晶質半導体を含む層４２８ｃの積層体）、及び不純物半導体層４２３、４２４を形成する。この後、レジストマスクを除去する。
【０１４９】
次に、ゲート絶縁層４０９上に、フォトリソグラフィ工程によりレジストマスクを形成した後、当該レジストマスクを用いて、ゲート絶縁層にコンタクトホール４２２を形成する。次に、導電層４１９を形成する。
【０１５０】
なお、コンタクトホール４２２は、第１の半導体層４１０を形成する前に、形成してもよい。
【０１５１】
導電層４１９は、図９に示す配線４５１〜４５３と同様の材料を適宜用いることができる。導電層４１９は、ＣＶＤ法、スパッタリング法又は真空蒸着法を用いて形成する。また、導電層４１９は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。
【０１５２】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて導電層４１９をエッチングし、配線４５１〜４５３を形成する。導電層４１９のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層４１９が等方的にエッチングされる。その結果、配線４５１〜４５３はレジストマスクよりも内側に後退する。配線４５１〜４５３は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
【０１５３】
次に、レジストマスクを用いて、不純物半導体層４２３、４２４、非晶質半導体を含む層４２７ｃ、４２８ｃのそれぞれ一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、電界緩和バッファ層として機能する非晶質半導体を含む層４６９、４７０、不純物半導体層４５９〜４６２が形成される。この後、レジストマスクを除去する。
【０１５４】
なお、ここでは、導電層４１９をウエットエッチングした後、レジストマスクを残したまま、非晶質半導体を含む層４２７ｃ、４２８ｃ、不純物半導体層４２３、４２４のそれぞれ一部をドライエッチングしたため、導電層４１９が等方的にエッチングされ、配線４５１〜４５３の側面と、ソース領域及びドレイン領域として機能する不純物半導体層４５９〜４６２の側面は一致せず、配線４５１〜４５３の側面の外側に、不純物半導体層４５９〜４６２の側面が形成される形状となる。しかしながら、導電層４１９をウエットエッチングした後、レジストマスクを除去し、配線４５１〜４５３をマスクとして、非晶質半導体を含む層４２７ｃ、４２８ｃ、不純物半導体層４２３、４２４のそれぞれ一部をドライエッチングすると、配線４５１〜４５３及び不純物半導体層４２３、４２４の端部が略一致する構造となる。
【０１５５】
次に、レジストマスクを除去した後、ドライエッチングを行うとよい。ドライエッチングの条件は、露出している非晶質半導体を含む層４６９、４７０にダメージが入らず、且つ非晶質半導体を含む層４６９、４７０に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層４６９、４７０表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層４６９、４７０の厚さがほとんど減少しない条件を用いる。エッチングガスとしては、Ｃｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）方式等を用いることができる。
【０１５６】
次に、非晶質半導体を含む層４６９、４７０の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【０１５７】
水プラズマ処理は、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを導入し、プラズマを生成して、行うことができる。
【０１５８】
上記したように、非晶質半導体を含む層４６９、４７０を形成した後に、非晶質半導体を含む層４６９、４７０にダメージを与えない条件で更なるドライエッチングを行うことで、非晶質半導体を含む層４６９、４７０上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【０１５９】
次に、絶縁層４７９を形成する（図１５（Ｄ）参照）。
【０１６０】
絶縁層４７９は、ゲート絶縁層４０９と同様に形成することができる。
【０１６１】
以上の工程により、薄膜トランジスタを作製することができる。また、ＴＦＴ３５４及びＴＦＴ３５５で構成されるＥＥＭＯＳ回路を形成することができる。なお、図１５（Ｄ）のＡ−Ｂ、Ｃ−Ｄの断面図は、図９で示す駆動回路の断面図におけるＡ−Ｂ、Ｃ−Ｄに相当する。
【０１６２】
次に、図１２に示す駆動回路の作製工程を図１５及び図１６を用いて説明する。図１２に示す駆動回路は、図９に示す駆動回路と比較して、ゲート電極４０３及び配線４５１が直接接せず、導電層を介して電気的に接続する点が異なる。
【０１６３】
図１５（Ａ）乃至図１５（Ｃ）を経て、ゲート絶縁層４０９上に第２の半導体層４２７、４２８、不純物半導体層４２３、４２４を形成した後、導電層４１９を形成する。なお、ここでは、導電層４１９を形成する前に、ゲート電極４０３を露出するコンタクトホールは、ゲート絶縁層４０９に形成しない。
【０１６４】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、導電層４１９をエッチングして、配線４５１〜４５３を形成する。次に、不純物半導体層４２３、４２４、及び非晶質半導体を含む層４２７ｃ、４２８ｃの一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体層４５９〜４６２、電界緩和バッファ層として機能する非晶質半導体を含む層４６９、４７０を形成する（図１６（Ａ）参照）。
【０１６５】
次に、絶縁層４７９を形成した後、絶縁層４８１を形成する。絶縁層４８１は平坦化層として機能するため、設けることが好ましいが、必須ではない。
【０１６６】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層４８１及び絶縁層４７９をエッチングして、コンタクトホールを形成する。次に、ゲート電極４０３及び配線４５１を接続する配線４８４を形成する。配線４８４は、実施の形態４で示す画素部の画素電極と同時に形成することが可能であるため、フォトマスク枚数を増やさずとも、ゲート電極４０３及び配線４５１を接続する配線４８４を形成することができる。なお、絶縁層４８１に感光性樹脂を用いた場合は、レジストマスクを用いず、絶縁層４８１を露光し現像して、絶縁層４８１の開口部を形成することができる。また、当該開口部を有する絶縁層４８１をマスクとして、絶縁層４７９、ゲート絶縁層４０９をエッチングして、コンタクトホールを形成することができる。
【０１６７】
以上の工程により、薄膜トランジスタを作製することができる。また、ＴＦＴ３５４及びＴＦＴ３５５で構成されるＥＥＭＯＳ回路を形成することができる。なお、図１６（Ｄ）のＡ−Ｂ、Ｃ−Ｄの断面図は、図１１で示す駆動回路の平面図におけるＡ−Ｂ、Ｃ−Ｄに相当する。
【０１６８】
次に、図１４及び図１５を用いて駆動回路の作製工程を説明する。図１４に示す駆動回路は、図９に示す駆動回路と比較して、微結晶半導体層４２７ａ、４２８ａの面積がゲート電極４０３、４０４の面積より小さく、且つ配線４５１〜４５４が微結晶半導体層４２７ａ、４２８ａ、混合層４２７ｂ、４２８ｂ、及び非晶質半導体を含む層４６９、４７０に接しない点が異なる。また、ソース電極とソース配線とが、分離されている点が異なる。
【０１６９】
図１５（Ａ）乃至図１５（Ｃ）を経て、ゲート絶縁層４０９上に第２の半導体層４２７、４２８、不純物半導体層４２３、４２４を形成した後、導電層４１９を形成する。なお、ここでは、導電層４１９を形成する前に、ゲート電極４０３を露出するコンタクトホールは、ゲート絶縁層４０９に形成しない。
【０１７０】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、導電層４１９をエッチングして、配線４５１〜４５６を形成する。なお、当該工程において、不純物半導体層４５９〜４６２の上面にのみ配線４５１〜４５４が形成される。また、配線４５１〜４５４と分離された配線４５５、４５６がゲート絶縁層４０９上にされる（図１４参照）。
【０１７１】
次に、図１５（Ｄ）の工程を経て、ソース領域及びドレイン領域として機能する不純物半導体層４５９〜４６２、電界緩和バッファ層として機能する非晶質半導体を含む層４６９、４７０を形成する。
【０１７２】
次に、絶縁層４７９を形成した後、絶縁層４８１を形成する。次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層４８１及び絶縁層４７９をエッチングして、コンタクトホールを形成する。次に、ゲート電極４０３及び配線４５１を接続する配線４８４ａを形成すると共に、配線４５２及び配線４５５を接続する配線４８４ｂ、配線４５４及び配線４５５を接続する配線４８４ｃ、配線４５３及び配線４５６を接続する配線４８４ｄを形成する。
【０１７３】
以上の工程により、薄膜トランジスタを作製することができる。また、ＴＦＴ３５４及びＴＦＴ３５５で構成されるＥＥＭＯＳ回路を形成することができる。図１４に示すＴＦＴ３５４、３５５は、微結晶半導体層４２７ａ、４２８ａ、混合層４２７ｂ、４２８ｂ、非晶質半導体を含む層４６９、４７０の面積がゲート電極４０３、４０４より小さく、且つ内側に設けられているため、液晶表示装置のバックライトが微結晶半導体層４２７ａ、４２８ａ、混合層４２７ｂ、４２８ｂ、非晶質半導体を含む層４６９、４７０に照射されることが無く、オフ電流の上昇を抑制することができる。さらに、微結晶半導体層４２７ａ、４２８ａに配線が接すると、ゲート電極４０３、４０４に電圧が印加されたときに、微結晶半導体層４２７ａ、４２８ａ及び配線の間でショットキー接合が生じ、リーク電流が流れてしまうが、図１４に示すＴＦＴ３５４、３５５は、微結晶半導体層４２７ａ、４２８ａと、配線とが接していないため、リーク電流を低減することが可能であり、即ちＴＦＴのオフ電流を低減することが可能である。
【０１７４】
なお、図１５（Ｃ）に示すコンタクトホール４２２を形成した後、導電層４１９を形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０９の表面、不純物半導体層４２３、４２４の表面、及びコンタクトホール４２２の底面に付着しているゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
【０１７５】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１７６】
本実施の形態により、表示装置に単一極性の薄膜トランジスタで構成される駆動回路を形成すること可能であり、表示装置のコストを低減しつつ、且つ画像の表示特性を向上させることができる。駆動回路をＥＥＭＯＳ回路を用いて形成するため、低消費電力の表示装置を作製することができる。
【０１７７】
また、微結晶半導体をチャネル形成領域に用いる薄膜トランジスタは、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、電界効果移動度及びオン電流が高く、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、表示装置の狭額縁化が可能である。
【０１７８】
（実施の形態２）
上記実施の形態においては、表示装置の駆動回路におけるシフトレジスタとして、スタティック回路によるシフトレジスタにおける一例について示したが、本実施の形態では、ダイナミック回路によるシフトレジスタを用いて駆動回路を構成する一例について説明する。
【０１７９】
図１７（Ａ）乃至（Ｄ）を用いて、ダイナミック回路によるシフトレジスタが有するパルス出力回路の構成を説明する。図１７（Ａ）に示すパルス出力回路１４００は、一例として、スタートパルスＳＰが入力端子より入力されるインバータ回路１４０１と、インバータ回路１４０１の出力端子に一方の端子が接続されたスイッチ１４０２と、スイッチ１４０２の他方の端子に接続された容量素子１４０３と、で構成される。なお、奇数段目のパルス出力回路のスイッチ１４０２は、第１のクロック信号（ＣＬＫ１）によってオンまたはオフは制御される。また偶数段目のパルス出力回路のスイッチ１４０２は、第２のクロック信号（ＣＬＫ２）によってオンまたはオフが制御される。
【０１８０】
図１７（Ｂ）は、パルス出力回路の回路構成を詳細に示したものである。パルス出力回路１４００は、ＴＦＴ１４１１、ＴＦＴ１４１２、ＴＦＴ１４１３、容量素子１４１４を有する。また奇数段目のパルス出力回路は、第１のクロック信号ＣＬＫ１を供給するための配線１４１５、偶数段目のパルス出力回路は第２のクロック信号ＣＬＫ２を供給するための配線１４１６に接続されている。パルス出力回路１４００において、ＴＦＴ１４１１及びＴＦＴ１４１２は、図１７（Ａ）で示したインバータ回路１４０１に相当し、ＥＥＭＯＳ回路で構成される。また、ＴＦＴ１４１３は、図１７（Ａ）で示したスイッチ１４０２に相当する。容量素子１４１４は、図１７（Ａ）で示した容量素子１４０３に相当する。なおＴＦＴ１４１３は、ＴＦＴ１４１１及びＴＦＴ１４１２と同様に、エンハンスメント型トランジスタで構成することが好ましい。スイッチとしてエンハンスメント型トランジスタを用いることにより、トランジスタのオフ電流を低減することができるため、低消費電力化が図れるとともに、作製プロセスを簡略化することができる。
【０１８１】
ここで、図１７（Ａ）、（Ｂ）で示した回路の回路動作について、図１７（Ｃ）にタイミングチャートを示す。なお、図１７（Ｃ）では、説明のため、図１７（Ｂ）中の回路のノードについてＡ乃至Ｅの符号を付して説明するものとする。まず、スタートパルスＳＰがＴＦＴ１４１１に入力され、スタートパルスＳＰの反転した信号がノードＡに現れる。ノードＡの信号は、第１のクロック信号ＣＬＫ１がＨレベルのときノードＢに移り、ノードＢにノードＡの信号が反映されて現れる。そして、ノードＢの信号は、インバータ回路によって反転され、ノードＣにノードＢの反転した信号が現れる。ノードＣの信号は、第２のクロック信号ＣＬＫ２がＬレベルにあってスイッチが閉じているため、ノードＤには現れない。次に第１のクロック信号ＣＬＫ１がＬレベルにあって第２のクロック信号ＣＬＫ２がＨレベルになると、ノードＣの信号はノードＤに移り、ノードＤにノードＣの信号が反映されて現れる。そして、ノードＤの信号は、インバータ回路によって反転され、ノードＥにノードＤの反転した信号が現れる。そして第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２を交互にＨレベルとすることで、図１７（Ａ）、（Ｂ）で示した回路をシフトレジスタとして機能させることができる。
【０１８２】
なお、図１７（Ｂ）で説明したパルス出力回路の回路例について、トランジスタのしきい値電圧の分、出力信号の電位が低下してしまうことがある。そのため、図１７（Ｄ）に示すブートストラップ法を用いるインバータ回路でパルス出力回路を構成することで、信号の電位の低下を招くことなく、シフトレジスタとしての機能を行うことができる。
【０１８３】
また図１７（Ｂ）とは、別の回路構成について、図１８（Ａ）に示す。図１８（Ａ）に示すパルス出力回路１５００は、ＴＦＴ１５０１、ＴＦＴ１５０２、ＴＦＴ１５０３、容量素子１５０４を有する。また奇数段目のパルス出力回路は、第１のクロック信号ＣＬＫ１を供給するための配線１５０５、偶数段目のパルス出力回路は第２のクロック信号ＣＬＫ２を供給するための配線１５０６に接続されている。パルス出力回路１５００において、ＴＦＴ１５０１及びＴＦＴ１５０２は、図１７（Ａ）で示したインバータ回路１４０１に相当し、ＥＥＭＯＳ回路で構成される。また、ＴＦＴ１５０３は、図１７（Ａ）で示したスイッチ１４０２に相当する。容量素子１５０４は、図１７（Ａ）で示した容量素子１４０３に相当する。なおＴＦＴ１５０３は、ＴＦＴ１５０１及びＴＦＴ１５０２と同様に、エンハンスメント型トランジスタで構成することが好ましい。スイッチとしてエンハンスメント型トランジスタを用いることにより、トランジスタのオフ電流を低減することができるため、低消費電力化が図れるとともに、作製プロセスを簡略化することができる。
【０１８４】
図１８（Ａ）に示すパルス出力回路が図１７（Ｂ）と異なる点は、ＴＦＴ１５０２のゲート端子に、第１のクロック信号ＣＬＫ１を供給するための、配線１５０５が接続されている点にある。図１８（Ａ）に示すパルス出力回路１５００は、図１８（Ｂ）に示すタイミングチャートにように動作し、第１のクロック信号ＣＬＫ１がＨレベルにあるとき、スタートパルスＳＰがＨレベルならばノードＡ、ノードＢ共にＬレベルとなり、スタートパルスＳＰがＬレベルならば、ノードＡ、ノードＢ共にＨレベルとなる。そして、第１のクロック信号ＣＬＫ１がＬレベルにあるとき、ノードＢの電位が保持することができる。すなわち、ＴＦＴ１５０２を第１のクロック信号ＣＬＫ１でオンまたはオフを制御することにより、ＴＦＴ１５０３のオンまたはオフに同期して制御することができる。そのため、インバータ回路を構成するＴＦＴが共に導通状態にある際の、高電源電位が供給される配線と低電源電位が供給される配線の間を流れてしまう電流を低減することができ、低消費電力化を図ることができる。
【０１８５】
なお、本実施の形態で示すパルス出力回路を具備するシフトレジスタは、ソース線駆動回路、及びゲート線駆動回路に用いることができる。なおシフトレジスタより出力される信号は、論理回路等を介して出力し、所望の信号を得る構成としても良い。
【０１８６】
なお、本実施の形態で説明したダイナミック回路を構成するインバータ回路においても、実施の形態１と同様の薄膜トランジスタを用いて形成することができるため、単一極性の薄膜トランジスタで構成される駆動回路を形成すること可能であり、表示装置のコストを低減しつつ、且つ画像の表示特性を向上させることができる。ＥＥＭＯＳ回路を用いて駆動回路を形成するため、低消費電力の表示装置を作製することができる。
【０１８７】
また、微結晶半導体をチャネル形成領域に用いる薄膜トランジスタは、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、電界効果移動度及びオン電流が高く、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、表示装置の狭額縁化が可能である。
【０１８８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１８９】
（実施の形態３）
本実施の形態では、しきい値電圧の変動の少ない表示装置のシフトレジスタの基本構成について、図面を参照して説明する。図１９は、シフトレジスタが有する複数のフリップフロップのうち、ある１段（例えば１段目）のフリップフロップを示している。
【０１９０】
図１９に示すフリップフロップは、第１の薄膜トランジスタ１３０１、第２の薄膜トランジスタ１３０２、第３の薄膜トランジスタ１３０３、第４の薄膜トランジスタ１３０４及び第５の薄膜トランジスタ１３０５を有する。なお、フリップフロップは、第１の配線１３１１、第２の配線１３１２、第３の配線１３１３、第４の配線１３１４、第５の配線１３１５、第６の配線１３１６及び第７の配線１３１７に接続されている。本実施の形態において、第５の薄膜トランジスタ１３０５はＮチャネル型薄膜トランジスタとし、そのゲートとソース間の電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき、導通状態になるものとする。なお、第７の配線１３１７を、第３の信号線と呼んでもよい。
【０１９１】
第１の薄膜トランジスタ１３０１の第１端子（ソース端子及びドレイン端子の一方）は第１の配線１３１１に接続され、第２端子（ソース端子及びドレイン端子の他方）は第２の薄膜トランジスタ１３０２のゲート端子に接続され、ゲート端子は第５の配線１３１５に接続されている。第３の薄膜トランジスタ１３０３の第１端子は第２の薄膜トランジスタ１３０２のゲート端子に接続され、第２端子は第２の配線１３１２に接続され、ゲート端子は第４の配線１３１４に接続されている。第２の薄膜トランジスタ１３０２の第１端子は第３の配線１３１３に接続され、第２端子は第６の配線１３１６に接続されている。第４の薄膜トランジスタ１３０４の第１端子は第６の配線１３１６に接続され、第２端子は第２の配線１３１２に接続され、ゲート端子は第４の配線１３１４に接続されている。第５の薄膜トランジスタ１３０５の第１端子は第６の配線１３１６に接続され、第２端子は第２の配線１３１２に接続され、ゲート端子は第７の配線１３１７に接続されている。
【０１９２】
なお、第３の薄膜トランジスタ１３０３の第２端子、第４の薄膜トランジスタ１３０４の第２端子及び第５の薄膜トランジスタ１３０５の第２端子は、第２の配線１３１２に接続されているとは限定されず、別々の配線に接続されていてもよい。また、第３の薄膜トランジスタ１３０３のゲート端子及び第４の薄膜トランジスタ１３０４のゲート端子は第４の配線１３１４に接続されているとは限定されず、別々の配線に接続されていてもよい。
【０１９３】
次に、図１９で示したフリップフロップの動作について、図２０のタイミングチャートを参照して説明する。なお、図２０において、セット期間、選択期間、非選択期間について説明する。なお、非選択期間は、第１の非選択期間、第２の非選択期間及び第３の非選択期間に分割され、第１の非選択期間、第２の非選択期間及び第３の非選択期間を順に繰り返している。
【０１９４】
なお、第１の配線１３１１にはＶ１の電位が、第２の配線１３１２にはＶ２の電位が供給されている。ただし、Ｖ１＞Ｖ２とする。
【０１９５】
ただし、第１の配線１３１１にはＶ１の電位が供給されているとは限定されず、他の電位が供給されていてもよいし、デジタル信号又はアナログ信号が入力されていてもよい。また、第２の配線１３１２にはＶ２の電位が供給されているとは限定されず、他の電位が供給されていてもよいし、デジタル信号又はアナログ信号が入力されていてもよい。
【０１９６】
なお、第３の配線１３１３、第４の配線１３１４及び第５の配線１３１５には信号が入力されている。第３の配線１３１３に入力される信号は第１のクロック信号であり、第４の配線１３１４に入力される信号は第２のクロック信号であり、第５の配線１３１５に入力される信号はスタート信号である。また、第３の配線１３１３、第４の配線１３１４及び第５の配線１３１５に入力される信号は、Ｈ信号の電位がＶ１（以下、Ｈレベルともいう）、Ｌ信号の電位がＶ２（以下、Ｌレベルともいう）のデジタル信号である。
【０１９７】
ただし、第３の配線１３１３には第１のクロック信号が入力されているとは限定されず、他の信号が入力されてもよいし、一定の電位又は電流が入力されていてもよい。また、第４の配線１３１４には第２のクロック信号が入力されているとは限定されず、他の信号が入力されてもよいし、一定の電位又は電流が入力されていてもよい。また、第５の配線１３１５にはスタート信号が入力されているとは限定されず、他の信号が入力されてもよいし、一定の電位又は電流が入力されていてもよい。
【０１９８】
また、第３の配線１３１３、第４の配線１３１４及び第５の配線１３１５に入力される信号のＨ信号の電位はＶ１、Ｌ信号の電位はＶ２とは限定されず、Ｈ信号の電位がＬ信号の電位よりも高ければ、それらの電位は特に限定されない。
【０１９９】
なお、第６の配線１３１６からは信号が出力される。第６の配線１３１６から出力される信号は、フリップフロップの出力信号であり、次の段のフリップフロップのスタート信号でもある。また、第６の配線１３１６から出力される信号は、次の段のフリップフロップの第５の配線１３１５に入力される。また、第６の配線１３１６から出力される信号は、Ｈ信号の電位がＶ１（以下、Ｈレベルともいう）、Ｌ信号の電位がＶ２（以下、Ｌレベルともいう）のデジタル信号である。
【０２００】
なお、第７の配線１３１７には信号が入力されている。第７の配線１３１７に入力される信号は、第３のクロック信号である。また、第７の配線１３１７に入力される信号は、Ｈ信号の電位がＶ１（以下、Ｈレベルともいう）、Ｌ信号の電位がＶ２（以下、Ｌレベルともいう）のデジタル信号である。
【０２０１】
ただし、第７の配線１３１７には第３のクロック信号が入力されているとは限定されず、他の信号が入力されてもよいし、一定の電位又は電流が入力されていてもよい。
【０２０２】
図２０において、信号１３２３は第３の配線１３１３に入力される信号であり、信号１３２４は第４の配線１３１４に入力される信号であり、信号１３２５は第５の配線１３１５に入力される信号であり、信号１３２６は第６の配線１３１６から出力される信号であり、信号１３２７は第７の配線１３１７に入力される信号である。また、電位１３３１は図１９のノード１２１の電位である。
【０２０３】
まず、図２０の期間（Ａ）に示すセット期間では、信号１３２３がＬレベルであり、信号１３２４がＬレベルになり、信号１３２５がＨレベルとなる。したがって、第３の薄膜トランジスタ１３０３及び第４の薄膜トランジスタ１３０４はオフとなり、第１の薄膜トランジスタ１３０１はオンとなる。このとき、第１の薄膜トランジスタ１３０１の第２端子がソース端子となり、ノード１２１の電位（電位１３３１）は第５の配線１３１５の電位から第１の薄膜トランジスタ１３０１のしきい値電圧（Ｖｔｈ１３０１）を引いた値になるため、Ｖ１−Ｖｔｈ１３０１となる。よって、第２の薄膜トランジスタ１３０２はオンとなり、第６の配線１３１６の電位は第３の配線１３１３の電位と等しくなるためＶ２となる。このように、セット期間では、フリップフロップは第２の薄膜トランジスタ１３０２をオンしたまま、Ｌレベルを第６の配線１３１６から出力する。
【０２０４】
図２０の期間（Ｂ）に示す選択期間では、信号１３２３がＨレベルとなり、信号１３２４がＬレベルのままであり、信号１３２５がＬレベルとなる。したがって、第３の薄膜トランジスタ１３０３及び第４の薄膜トランジスタ１３０４はオフのままであり、第１の薄膜トランジスタ１３０１はオフとなる。このとき、第２の薄膜トランジスタ１３０２の第２端子がソース端子となり、第６の配線１３１６の電位が上昇し始める。ノード１２１の電位（電位１３３１）は、ノード１２１が浮遊状態（以下、フローティング状態ともいう）となっているため、第２の薄膜トランジスタ１３０２のゲート端子と第２端子との間の寄生容量の容量結合により第６の配線１３１６の電位と同時に上昇する（ブートストラップ動作ともいう）。よって、第２の薄膜トランジスタ１３０２のゲートとソース間の電圧ＶｇｓはＶｔｈ１３０２＋α（Ｖｔｈ１３０２：第２の薄膜トランジスタ１３０２のしきい値電圧、α：任意の正の数）となり、第６の配線１３１６の電位はＨレベル（Ｖ１）となる。このように、選択期間では、フリップフロップはノード１２１の電位をＶ１＋Ｖｔｈ１３０２＋αにすることによって、Ｈレベルを第６の配線１３１６から出力することができる。
【０２０５】
図２０の期間（Ｃ）に示す第１の非選択期間では、信号１３２３がＬレベルとなり、信号１３２４がＨレベルとなり、信号１３２５がＬレベルのままである。したがって、第３の薄膜トランジスタ１３０３及び第４の薄膜トランジスタ１３０４がオンとなり、第１の薄膜トランジスタ１３０１はオフのままである。ノード１２１及び第６の配線１３１６は、それぞれ第３の薄膜トランジスタ１３０３、第４の薄膜トランジスタ１３０４を介して第２の配線１３１２の電位が供給されるためＬレベルとなる。
【０２０６】
図２０の期間（Ｄ）に示す第２の非選択期間では、信号１３２３がＬレベルのままであり、信号１３２４がＬレベルとなり、信号１３２５がＬレベルのままである。したがって、第３の薄膜トランジスタ１３０３及び第４の薄膜トランジスタ１３０４がオフとなり、第１の薄膜トランジスタ１３０１はオフのままである。したがって、ノード１２１及び第６の配線１３１６はＬレベルを維持する。
【０２０７】
図２０の期間（Ｅ）に示す第３の非選択期間では、信号１３２３がＨレベルとなり、信号１３２４がＬレベルのままであり、信号１３２５がＬレベルのままである。したがって、第１の薄膜トランジスタ１３０１、第３の薄膜トランジスタ１３０３及び第４の薄膜トランジスタ１３０４がオフのままである。したがって、ノード１２１及び第６の配線１３１６はＬレベルを維持する。
【０２０８】
ここで、第５の薄膜トランジスタ１３０５が有する機能を説明する。第５の薄膜トランジスタ１３０５は、第２の配線１３１２の電位を第６の配線１３１６に供給するタイミングを選択する機能を有し、スイッチング薄膜トランジスタとして機能する。
【０２０９】
図１９のフリップフロップでは、セット期間及び第２の非選択期間において、第５の薄膜トランジスタ１３０５がオンとなる。そして、第６の配線１３１６は、第５の薄膜トランジスタ１３０５を介して第２の配線１３１２の電位が供給されるためＬレベルを維持する。
【０２１０】
なお、図１９と同様の動作を行うものであれば、薄膜トランジスタの配置及び数などは図１９に限定されない。よって、薄膜トランジスタ、その他の素子（抵抗素子、容量素子など）、ダイオード、スイッチ、様々な論理回路などを新たに配置してもよい。
【０２１１】
以上のことから、図１９のフリップフロップは、第１の非選択期間、第２の非選択期間、第３の非選択期間のうち、第１の非選択期間及び第２の非選択期間において、第６の配線１３１６にＶ２が供給されるためフリップフロップの誤動作をさらに抑制することができる。なぜなら、非選択期間において、一定期間毎（第１の非選択期間及び第２の非選択期間）に第６の配線１３１６にＶ２が供給されており、第６の配線１３１６の電位を安定してＶ２に維持することができるからである。
【０２１２】
さらに、図１９のフリップフロップの第５の薄膜トランジスタ１３０５は、セット期間及び第２の非選択期間のみでオンとなるため、第５の薄膜トランジスタ１３０５の特性劣化を抑制することができる。
【０２１３】
なお、図１９のフリップフロップは、第１の薄膜トランジスタ１３０１、第２の薄膜トランジスタ１３０２、第３の薄膜トランジスタ１３０３、第４の薄膜トランジスタ１３０４及び第５の薄膜トランジスタ１３０５が全てＮチャネル型薄膜トランジスタで構成されていることを特徴とする。したがって、製造工程の簡略化を図ることができ、製造コストの削減や歩留まりの向上を図ることができる。さらに、大型の表示パネルなどの表示装置を作製することも可能となる。
【０２１４】
また、図１９のフリップフロップは、薄膜トランジスタの特性劣化を抑制することができるため、長寿命な表示パネルなどの表示装置を作製することができる。
【０２１５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２１６】
（実施の形態４）
本実施の形態では、駆動回路を含む表示装置における画素部の作製工程について、図２１乃至図２６を用いて説明する。
【０２１７】
はじめに、図２４に示す画素の上面構造を有する表示装置の素子基板の作製方法について、図２１乃至図２３を用いて示す。
【０２１８】
まず、基板１１０１上にゲート電極１１０３、及び容量配線１１０５を形成する（図２１（Ａ）を参照）。
【０２１９】
基板１１０１としては、実施の形態１に示す基板４０１を適宜用いることができる。
【０２２０】
ゲート電極１１０３及び容量配線１１０５は、実施の形態１に示すゲート電極４０３、４０４に示す材料及び作製方法を適宜用いて形成する。なお、ゲート電極１１０３及び容量配線１１０５と、基板１１０１との密着性向上として、上記の金属材料の窒化物層を、基板１１０１と、ゲート電極１１０３及び容量配線１１０５との間に設けてもよい。ここでは、基板１１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
【０２２１】
なお、ゲート電極１１０３及び容量配線１１０５の側面は、テーパー形状とすることが好ましい。ゲート電極１１０３上には、後の工程で半導体層及び配線層を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極１１０３、及び容量配線１１０５の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。
【０２２２】
また、ゲート電極１１０３をゲート配線（走査線）と兼ねて形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方又は双方と、ゲート電極１１０３とは別に設けてもよい。
【０２２３】
次に、ゲート電極１１０３を覆ってゲート絶縁層１１０７、第１の半導体層１１０９を形成する。
【０２２４】
ゲート絶縁層１１０７は、実施の形態１に示すゲート絶縁層４０９の材料及び作製方法を適宜用いて形成することができる。
【０２２５】
第１の半導体層１１０９としては、実施の形態１に示す第１の半導体層４１０を用いて形成する。
【０２２６】
次に、図２１（Ｂ）に示すように、第１の半導体層１１０９上に、半導体層を堆積して、第２の半導体層１１１１を形成する。ここでは、第１の半導体層１１０９を種結晶として、部分的に結晶成長させる条件で、微結晶半導体層１１１１ａ、混合層１１１１ｂ、非晶質半導体を含む層１１１１ｃを有する第２の半導体層１１１１を形成する。第２の半導体層１１１１上に、不純物半導体層１１１５を形成する。
【０２２７】
第２の半導体層１１１１としては、実施の形態１に示す第２の半導体層４１１を用いて形成する。
【０２２８】
不純物半導体層１１１５としては、実施の形態１に示す不純物半導体層４１７を用いて形成する。
【０２２９】
次に、第２のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、第２の半導体層１１１１、及び不純物半導体層１１１５をエッチングして、微結晶半導体層１１１７ａ、混合層１１１７ｂ、及び非晶質半導体を有する層１１１７ｃで構成される第２の半導体層１１１７、及び不純物半導体層１１２１を形成する。その後、レジストマスクを除去する（図２１（Ｃ）を参照）。
【０２３０】
次に、第２の半導体層１１１７及び不純物半導体層１１２１を覆う導電層１１２３を形成する（図２２（Ａ）を参照）。
【０２３１】
導電層１１２３は、実施の形態１に示す導電層４１９の材料及び作製方法を適宜用いることができる。なお、図１５（Ｃ）に示すように、導電層４１９を形成する前に、ゲート絶縁層４０９にコンタクトホール４２２を形成してもよい。
【０２３２】
次に、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、導電層１１２３をエッチングして、配線１１２５、１１２７を形成する。なお、配線１１２７は容量電極としても機能する（図２２（Ｂ）を参照）。
【０２３３】
なお、ここでは図示しないが、図１５（Ｂ）に示すように、導電層４１９を形成する前に、ゲート絶縁層４０９にコンタクトホール４２２を形成した場合、上述した工程と同じ工程を経て実施の形態１及び実施の形態２に示す駆動回路のＴＦＴ３５４のソース配線あるいはドレイン配線とゲート電極が直接接続される。
【０２３４】
次に、レジストマスクを用いて、不純物半導体層１１２１の一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、ソース領域及びドレイン領域として機能する不純物半導体層１１３１が形成される。なお、当該工程において、非晶質半導体を含む層１１１１ｃの一部もエッチングされる。一部エッチングされた非晶質半導体を含む層１１１１ｃを非晶質半導体を含む層１１３３と示す（図２２（Ｃ）参照）。
【０２３５】
以上の工程により、薄膜トランジスタ１１２８、及び容量素子１１２９を作製することができる。
【０２３６】
本実施の形態に係る薄膜トランジスタは、液晶表示装置、発光表示装置、及び電子ペーパーに代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層１１３７を形成する（図２３（Ａ）参照）。絶縁層１１３７は、ゲート絶縁層１１０７と同様に形成することができる。さらには、絶縁層１１３７は、大気中に浮遊する有機物、金属又は水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコンにより設けることが好ましい。
【０２３７】
次に、配線１１２７に達するように、絶縁層１１３７にコンタクトホール１１４１を形成する。このコンタクトホール１１４１は、第４のフォトマスクを用いたフォトリソグラフィ法により形成したレジストマスクを用いて、絶縁層１１３７の一部をエッチングすることで形成できる。その後、当該コンタクトホール１１４１を介して配線１１２７に接続される画素電極１１４３を設ける。このときの図２３（Ｂ）の平面図を図２４に示す。
【０２３８】
画素電極１１４３は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
【０２３９】
画素電極１１４３は、配線１１２５、１１２７等と同様に、フォトリソグラフィ法を用いて形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。
【０２４０】
また、画素電極１１４３は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。画素電極１１４３は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２４１】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等が挙げられる。
【０２４２】
なお、図示していないが、絶縁層１１３７と画素電極１１４３との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
【０２４３】
この後、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置においては、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極１１４３上に所定の形状を有する突起物を形成することが好ましい。突起物は、絶縁層で形成する。
【０２４４】
画素電極上に突起物が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。
【０２４５】
また、画素電極上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。
【０２４６】
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ表示装置に用いることが可能な素子基板を作製することができる。
【０２４７】
次に、図２７に示す画素の上面構造を有する表示装置の素子基板の作製方法について、図２５及び図２６を用いて示す。
【０２４８】
図２１乃至図２２（Ａ）の工程を経て、導電層１１２３を形成する。
【０２４９】
次に、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、導電層１１２３をエッチングして、配線１１５１、１１５３、１１５５、１１５７を形成する。配線１１５１はソース線として機能し、配線１１５３はソース電極として機能し、配線１１５５はドレイン電極として機能し、配線１１５７は容量電極として機能する（図２５（Ａ）を参照）。
【０２５０】
次に、不純物半導体層１１２１の一部をエッチングし、ソース領域及びドレイン領域として機能する不純物半導体層１１３１を形成する。なお、当該工程において、非晶質半導体を含む層１１１７ｃの一部もエッチングされる。一部エッチングされた非晶質半導体を含む層１１１７ｃを非晶質半導体を含む層１１３３と示す（図２５（Ｂ）参照）。
【０２５１】
以上の工程により、薄膜トランジスタ１１５８及び容量素子１１６０を作製することができる。
【０２５２】
次に、絶縁層１１５９を形成する（図２６（Ａ）参照）。絶縁層１１５９は、絶縁層１１３７と同様に形成することができる。
【０２５３】
次に、配線１１５１、１１５３、１１５５、１１５７に達するように、絶縁層１１５９にコンタクトホール１１６１、１１６３、１１６５、１１６７、１１６９を形成する。このコンタクトホール１１６１、１１６３、１１６５、１１６７、１１６９は、フォトマスクを用いたフォトリソグラフィ法により形成したレジストマスクを用いて、絶縁層１１５９の一部をエッチングすることで形成できる。
【０２５４】
次に、コンタクトホール１１６１、１１６３を介して、配線１１５１及び配線１１５３を接続する配線１１７１を形成すると同時に、配線１１５５及び配線１１５７を接続する画素電極１１７３を形成する。なお、当該工程において、図１２及び図１４に示すような、配線４５１及びゲート電極４０３を接続する配線４８４、４８４ａ、配線４５２及び配線４５５を接続する配線４８４ｂ、配線４５４及び配線４５５を接続する配線４８４ｃ、配線４５３及び配線４５６を接続する配線４８４ｄを形成する。
【０２５５】
なお、図示していないが、絶縁層１１５９と配線１１７１、画素電極１１７３との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
【０２５６】
以上の工程により、表示装置の画素におけるスイッチング用の薄膜トランジスタを作製することができる。このときの図２６（Ｂ）の平面図を図２７に示す。
【０２５７】
ここで示す薄膜トランジスタは、図１４に示すように、リーク電流を低減する構造であるため、当該素子基板を表示装置に用いることで、コントラストが高く、画質の高い表示装置を作製することができる。
【０２５８】
また、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いると、フォトマスクの数を減らすことができるため、工程簡略化、低コスト化が図れる。
【０２５９】
また、図２８（Ａ１）、図２８（Ａ２）は、素子基板におけるゲート配線端子部の断面図及び上面図をそれぞれ図示している。図２８（Ａ１）は図２８（Ａ２）中のＸ１−Ｘ２線に沿った断面図に相当する。図２８（Ａ１）において、絶縁層１１３７、１１５９上に形成される透明導電層５４５は、入力端子として機能する接続用の端子電極である。また、図２８（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子５４０と、ソース配線と同じ材料で形成される接続電極５４３とがゲート絶縁層１１０７を介して重なり透明導電層５４５を介して導通させている。また、接続電極５４３と透明導電層５４５が絶縁層１１３７、１１５９に設けられたコンタクトホールを介して直接接して導通させている。
【０２６０】
また、図２８（Ｂ１）、及び図２８（Ｂ２）は、ソース配線端子部の断面図及び上面図をそれぞれ図示している。また、図２８（Ｂ１）は図２８（Ｂ２）中のＹ１−Ｙ２線に沿った断面図に相当する。図２８（Ｂ１）において、絶縁層１１３７、１１５９上に形成される透明導電層５４５は、入力端子として機能する接続用の端子電極である。また、図２８（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極５４７が、ソース配線と電気的に接続される第２の端子５４１の下方にゲート絶縁層１１０７を介して重なる。電極５４７は第２の端子５４１とは電気的に接続しておらず、電極５４７を第２の端子５４１と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子５４１は、絶縁層１１３７、１１５９を介して透明導電層５４５と電気的に接続している。
【０２６１】
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【０２６２】
本実施の形態により、薄膜トランジスタ及び容量素子を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することにより、アクティブマトリクス型の表示装置を作製するための一方の基板とする素子基板を作製することができる。
【０２６３】
アクティブマトリクス型の液晶表示装置を作製する場合には、素子基板と、対向電極が設けられた対向基板との間に液晶層を設け、素子基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極を素子基板上に設け、共通電極と電気的に接続する端子を端子部に設ける。この端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。
【０２６４】
また、図２４及び図２７に示す画素構成に限定されず、容量配線を設けず、画素電極と、隣り合う画素のゲート配線とを絶縁膜及びゲート絶縁層を介して重ねて、容量素子を形成してもよい。この場合、容量配線を省略することができ、画素における開口率を高めることができる。
【０２６５】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０２６６】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【０２６７】
また、垂直同期周波数を通常の１．５倍以上、好ましくは２倍以上にすることで応答速度を改善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速駆動と呼ばれる駆動技術もある。
【０２６８】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム基板内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【０２６９】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
【０２７０】
また、素子基板上に発光素子を設けることにより、発光表示装置や、発光装置を作製することができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０２７１】
なお、発光表示装置を作製する場合、発光素子の一方の電極（カソードとも呼ぶ）は、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電位、例えばＧＮＤ、０Ｖなどに設定するための端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する端子を設ける。
【０２７２】
また、素子基板と、電極が形成された対向基板の間に、白と黒に塗り分けられた球形粒子、または、透明な液体と、正または負に帯電した白い微粒子と白い微粒子と逆の極性に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを挟持することで、電子ペーパーを作製することができる。
【０２７３】
本実施の形態で得られる表示装置の画素を構成する薄膜トランジスタは、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を持続することができる。また、本実施の形態に示す薄膜トランジスタは、オフ電流を低減しつつ、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、オン電流及び電界効果移動度を高めることが可能であり、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、本実施の形態で示す素子基板を用いた液晶表示装置、発光表示装置、電子ペーパー等の表示装置は、画質が良好（例えば、高コントラスト）であり、消費電力が低く、狭額縁化された表示装置を作製することができる。
【０２７４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２７５】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に用いることが可能な薄膜トランジスタの構造及びその作製方法について、図２９を用いて示す。
【０２７６】
図２９は、本実施の形態に係る薄膜トランジスタの断面図を示す。図２９に示す薄膜トランジスタは、基板４０１上にゲート電極４０３を有し、ゲート電極４０３を覆うゲート絶縁層４０９を有し、ゲート絶縁層４０９に接してチャネル形成領域として機能する微結晶半導体層４３１を有し、微結晶半導体層４３１上に一対のバッファ層４３３を有し、バッファ層４３３に接して、ソース領域及びドレイン領域として機能する不純物半導体層４５９、４６０を有する。また、不純物半導体層４５９、４６０に接して配線４５１、４５２を有する。配線４５１、４５２はソース電極及びドレイン電極として機能する。また、配線４５１、４５２は、微結晶半導体層４３１の側面及び一対のバッファ層４３３の側面に接する。また、第２の微結晶半導体層４３１ｂの表面には、第１の絶縁層４３５ａが形成される。また、一対のバッファ層４３３の側面及び不純物半導体層４５９、４６０の表面及び側面には、第２の絶縁層４３５ｃが形成される。また、配線４５１、４５２の表面には、第３の絶縁層４３５ｅが形成される。
【０２７７】
微結晶半導体層４３１は、ゲート絶縁層４０９に接する第１の微結晶半導体層４３１ａと、錐形状の複数の突起（凸部）を有する第２の微結晶半導体層４３１ｂとを有する。
【０２７８】
微結晶半導体層４３１は、実施の形態１に示す微結晶半導体層４２７ａ、４２８ａと同様の微結晶半導体で形成される。第２の微結晶半導体層４３１ｂは実施の形態１に示す混合層４２７ｂに含まれる微結晶半導体領域４２９ａと同様に形成することができる。
【０２７９】
一対のバッファ層４３３は、実施の形態１に示す非晶質半導体を含む層４６９と同様に、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で形成することができる。
【０２８０】
第１の絶縁層４３５ａは、第２の微結晶半導体層４３１ｂを酸化した酸化物層、または第２の微結晶半導体層４３１ｂを窒化した窒化物層で形成される。
【０２８１】
第２の絶縁層４３５ｃは、一対のバッファ層４３３及び不純物半導体層４５９、４６０を酸化した酸化物層、または一対のバッファ層４３３及び不純物半導体層４５９、４６０を窒化した窒化物層で形成される。
【０２８２】
第３の絶縁層４３５ｅは、配線４５１、４５２を酸化した酸化物層、または配線４５１、４５２を窒化した窒化物層で形成される。なお、第３の絶縁層４３５ｅは、ここでは、配線４５１、４５２の上面及び側面に形成されるが、配線４５１、４５２の側面にのみ形成され、配線４５１、４５２の上面には形成されない場合がある。
【０２８３】
バッファ層４３３は非晶質半導体を含むため、弱いｎ型を帯びている。また、微結晶半導体層と比較して、密度が低い。このため、非晶質半導体層を酸化または窒化した第２の絶縁層４３５ｃは密度が低く、疎な絶縁層であり、絶縁性が低い。しかしながら、本実施の形態に示す薄膜トランジスタには、バックチャネル側に第２の微結晶半導体層４３１ｂを酸化した第１の絶縁層４３５ａが形成される。微結晶半導体層は、非晶質半導体層と比較して密度が高いため、第１の絶縁層４３５ａも密度が高く、絶縁性が高い。さらに、第２の微結晶半導体層４３１ｂは、複数の錐形状の突起（凸部）を複数有するため、表面が凹凸状である。このため、ソース領域からドレイン領域までのリークパスの距離が長い。これらの結果から、薄膜トランジスタのリーク電流及びオフ電流を低減することができる。
【０２８４】
本実施の形態に示す薄膜トランジスタは、チャネル形成領域が錐形状の突起を複数有する微結晶半導体層で形成され、且つ微結晶半導体層に接して一対のバッファ層を有するため、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【０２８５】
次に、図２９に示す薄膜トランジスタの作製方法について、図３０を用いて示す。
【０２８６】
実施の形態１と同様に、図１５を経て、図３０（Ａ）に示すように、配線４５１、４５２を形成する。
【０２８７】
次に、図３０（Ｂ）に示すように、不純物半導体層４２３をエッチングして、不純物半導体層４５９、４６０を形成する。また、表面に凹部を有する非晶質半導体を含む層４６９を形成する。
【０２８８】
次に、非晶質半導体を含む層４６９をエッチングして、第２の微結晶半導体層４３１ｂを露出すると共に、一対のバッファ層４３３を形成する（図３０（Ｃ）参照）。ここでは、ウエットエッチングまたはドライエッチングを用いて、非晶質半導体を含む層４６９を選択的にエッチングし、第２の微結晶半導体層４３１ｂを露出する条件を適宜用いる。代表的には、ウエットエッチングのエッチャントとしては、ヒドラジンがある。また、ドライエッチングとしては、水素を用いて、非晶質半導体層を選択的にエッチングすることができる。
【０２８９】
この後、レジストマスクを除去し、第２の微結晶半導体層４３１ｂの表面を酸化、または窒化するプラズマ処理４４０を行って、図３０（Ｄ）に示す第１の絶縁層４３５ａ、第２の絶縁層４３５ｃ、第３の絶縁層４３５ｅを形成する。
【０２９０】
なお、ここでは、配線４５１、４５２を形成した後、非晶質半導体を含む層４６９をエッチングし、第２の微結晶半導体層４３１ｂを露出したが、配線４５１、４５２を形成した後、レジストマスクを除去し、不純物半導体層４２３、非晶質半導体を含む層４６９のそれぞれ一部をドライエッチングし、さらに第２の微結晶半導体層４３１ｂの表面を酸化または窒化するプラズマ処理４４０を行ってもよい。この場合、配線４５１、４５２をマスクとして、不純物半導体層４２３及び非晶質半導体を含む層４６９がエッチングされるため、配線４５１、４５２の側面と、ソース領域及びドレイン領域として機能する不純物半導体層４５９、４６０との側面が概略一致する形状となる。
【０２９１】
上記したように、錐形状の凹凸を有する第２の微結晶半導体層４３１ｂを露出した後、プラズマ処理により第２の微結晶半導体層４３１ｂの表面に絶縁層を形成することで、ソース領域及びドレイン領域の間のリークパスの距離を長くすることが可能であると共に、絶縁性の高い絶縁層を形成することができる。このため、薄膜トランジスタのオフ電流を低減することができる。
【０２９２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２９３】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５に用いることが可能な薄膜トランジスタの構造及びその作製方法について、図３１を用いて示す。
【０２９４】
図３１は、本実施の形態に係る薄膜トランジスタの断面図を示す。図３１に示す薄膜トランジスタは、基板４０１上にゲート電極４０３を有し、ゲート電極４０３を覆うゲート絶縁層４０９を有し、ゲート絶縁層４０９上に、不純物半導体層４５９、４６０を有し、不純物半導体層４５９、４６０上に配線４５１、４５２を有する。また、ゲート絶縁層４０９及び配線４５１、４５２上に、微結晶半導体層４２７ａ、混合層４２７ｂと、非晶質半導体を含む層４６９が積層されている。
【０２９５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２９６】
（実施の形態７）
本実施の形態では、実施の形態１、実施の形態５、及び実施の形態６に示すゲート絶縁層４０９、第１の半導体層４１０、第２の半導体層４１１、不純物半導体層４１７や、実施の形態３に示すゲート絶縁層１１０７、第１の半導体層１１０９、第２の半導体層１１１０、不純物半導体層１１１５に適用可能な形態について示す。
【０２９７】
実施の形態１、実施の形態５、及び実施の形態６に示すゲート絶縁層４０９、第１の半導体層４１０、第２の半導体層４１１、不純物半導体層４１７や、実施の形態３に示すゲート絶縁層１１０７、第１の半導体層１１０９、第２の半導体層１１１０、不純物半導体層１１１５は、プラズマＣＶＤ法により形成することができる。
【０２９８】
プラズマＣＶＤ法に用いるグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。更には、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、成膜速度を高めることができる。
【０２９９】
また、グロー放電プラズマの高周波電力の出力波形が矩形となるように、パルス変調してもよい。代表的には、一定の高周波電力が投入されるＯＮ状態と、電力が実質的に投入されないＯＦＦ状態を交互にする。このとき、ＯＮ状態及びＯＦＦ状態の時間をそれぞれ５μｓｅｃから５００μｓｅｃ、好ましくは１０μｓｅｃから１００μｓｅｃとすることで、成膜速度を高めることができる。また、大面積基板における堆積膜の膜厚及び膜質の均一性を高めることができる。また、ＯＦＦ状態においてパーティクルの原因となるラジカルが消滅するため、堆積中におけるパーティクルの生成を低減することができる。また、プラズマ発生時の紫外線量を低減できることから、堆積膜の欠陥を低減することができる。
【０３００】
また、実施の形態１に示すゲート絶縁層４０９、第１の半導体層４１０、第２の半導体層４１１、不純物半導体層４１７や、実施の形態３に示すゲート絶縁層１１０７、第１の半導体層１１０９、第２の半導体層１１１０、不純物半導体層１１１５をプラズマＣＶＤ装置の同一の処理室で連続的に形成してもよい。この結果、プラズマＣＶＤ装置の小型が可能である。
【０３０１】
また、マルチチャンバーを有するプラズマＣＶＤ装置において、各層ごとに処理室を分けてもよい。それぞれの膜は最適な成膜温度があるので、反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので、残留不純物の影響を排除することができる。
【０３０２】
更には、ゲート絶縁層の反応室と、第１の半導体層４１０、第２の半導体層４１１、及び不純物半導体層４１７を形成する反応室とに分けて、それぞれを形成してもよい。この結果、第１の半導体層４１０、第２の半導体層４１１、及び不純物半導体層４１７の不純物を低減することができる。
【０３０３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３０４】
（実施の形態８）
上記実施の形態に係る表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の大型ゲーム機等が挙げられる。
【０３０５】
上記実施の形態に係る表示装置の一形態である電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車等の乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図３２（Ａ）に示す。
【０３０６】
図３２（Ａ）は、電子書籍の一例を示している。図３２（Ａ）に示す電子書籍は、筐体１７００及び筐体１７０１の２つの筐体で構成されている。筐体１７００及び筐体１７０１は、蝶番１７０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０３０７】
筐体１７００には表示部１７０２が組み込まれ、筐体１７０１には表示部１７０３が組み込まれている。表示部１７０２及び表示部１７０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図３２（Ａ）では表示部１７０２）に文章を表示し、左側の表示部（図３２（Ａ）では表示部１７０３）に画像を表示することができる。
【０３０８】
また、図３２（Ａ）では、筐体１７００に操作部等を備えた例を示している。例えば、筐体１７００は、電源入力端子１７０５、操作キー１７０６、スピーカ１７０７等を備えている。操作キー１７０６により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成としてもよい。さらに、図３２（Ａ）に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【０３０９】
また、図３２（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データ等を購入し、ダウンロードする構成とすることもできる。
【０３１０】
図３２（Ｂ）は、電子ペーパー、液晶表示装置、発光表示装置等の表示装置を用いたデジタルフォトフレームの一例を示している。例えば、図３２（Ｂ）に示すデジタルフォトフレームは、筐体１７１１に表示部１７１２が組み込まれている。表示部１７１２は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０３１１】
なお、図３２（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部１７１２に表示させることができる。
【０３１２】
また、図３２（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０３１３】
図３２（Ｃ）は、液晶表示装置、発光表示装置等の表示装置を用いたテレビジョン装置の一例を示している。図３２（Ｃ）に示すテレビジョン装置は、筐体１７２１に表示部１７２２が組み込まれている。表示部１７２２により、映像を表示することが可能である。また、ここでは、スタンド１７２３により筐体１７２１を支持した構成を示している。表示部１７２２は、実施の形態４に示した表示装置を適用することができる。
【０３１４】
図３２（Ｃ）に示すテレビジョン装置の操作は、筐体１７２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部１７２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０３１５】
なお、図３２（Ｃ）に示すテレビジョン装置は、受信機やモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士等）の情報通信を行うことも可能である。
【０３１６】
図３２（Ｄ）は、電子ペーパー、液晶表示装置、発光表示装置等の表示装置を用いた携帯電話機の一例を示している。図３２（Ｄ）に示す携帯電話機は、筐体１７３１に組み込まれた表示部１７３２の他、操作ボタン１７３３、操作ボタン１７３７、外部接続ポート１７３４、スピーカ１７３５、及びマイク１７３６等を備えている。
【０３１７】
図３２（Ｄ）に示す携帯電話機は、表示部１７３２がタッチパネルになっており、指等の接触により、表示部１７３２の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部１７３２を指等で接触することにより行うことができる。
【０３１８】
表示部１７３２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０３１９】
例えば、電話の発信、或いはメールを作成する場合には、表示部１７３２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部１７３２の画面の大部分を使用してキーボード又は番号ボタンを表示させることが好ましい。
【０３２０】
また、図３２（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部１７３２の表示情報を自動的に切り替える構成とすることもできる。
【０３２１】
また、画面モードの切り替えは、表示部１７３２への接触、又は筐体１７３１の操作ボタン１７３７の操作により行われる。また、表示部１７３２に表示される画像の種類によって切り替える構成とすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替えることができる。
【０３２２】
また、入力モードにおいて、表示部１７３２の光センサで検出される信号を検知し、表示部１７３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０３２３】
表示部１７３２は、イメージセンサとして機能させることもできる。例えば、表示部１７３２を掌や指で触れ、掌紋及び指紋等をイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライト又は近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈等を撮像することもできる。
【０３２４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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