(57)【要約】【課題】アンダープログラムセル防止のために一定時点の後、検証動作の基準電圧を上昇させて検証する不揮発性メモリ装置の動作方法を提供すること。【解決手段】閾値電圧が第１基準電圧より高いセルが発生するまでメモリセルの第１プログラム動作及び第１検証動作を遂行する段階と、前記閾値電圧が前記第１基準電圧より高いセルが発生すれば、第２プログラム動作を実施し、前記第１基準電圧より大きい第２基準電圧を利用して第２検証動作を実施する段階と、を含むことを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
閾値電圧が第１基準電圧より高いセルが発生するまでメモリセルの第１プログラム動作及び第１検証動作を遂行する段階と、
前記閾値電圧が前記第１基準電圧より高いセルが発生すれば、第２プログラム動作を実施し、前記第１基準電圧より大きい第２基準電圧を利用して第２検証動作を実施する段階と、
を含むことを特徴とする不揮発性メモリ装置の動作方法。
【請求項２】
第１項において、
前記第２プログラム動作及び前記第２検証動作は、一定の回数内で実施されることを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項３】
前記第２プログラム動作及び第２検証動作が一定の回数まで実施された後、追加プログラム動作が必要な場合、第３プログラム動作及び前記第１検証動作を実施する段階をさらに含むことを特徴とする請求項２記載の不揮発性メモリ装置の動作方法。
【請求項４】
ページバッファにそれぞれ格納されたプログラム対象データのうち、一つ以上がプログラム完了データに変更される場合、前記閾値電圧が前記第１基準電圧より高いセルが発生したと判断することを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項５】
前記第２基準電圧が前記第１基準電圧より５０ｍＶないし１００ｍＶ大きいことを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項６】
前記第２プログラム動作及び第２検証動作が２回または３回まで実施されることを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項７】
閾値電圧が第１基準電圧より高いセルが発生するまでメモリセルの第１プログラム動作及び第１検証動作を遂行する段階と、
前記閾値電圧が前記第１基準電圧より高いセルが発生すれば、第２プログラム動作を実施し、前記第２基準電圧より高い第２基準電圧を利用して第２検証動作を実施する段階と、
前記第２プログラム動作及び前記第２検証動作が一定の回数まで実施されれば、前記メモリセルの閾値電圧が前記第１基準電圧より高くなるまで第３プログラム動作及び前記第１検証動作を実施する段階と、
を含むことを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項８】
第１、第２及び第３メモリセルのうち、閾値電圧が第１基準電圧より高い第１メモリセルが発生するまで第１プログラム動作、及び第１検証動作を遂行する段階と、
前記閾値電圧が前記第１基準電圧より高い第１メモリセルが発生すれば、第２プログラム動作と第２検証動作を一定の回数内で実施する段階を含み、
前記第２検証動作は、前記第１基準電圧より大きい第２基準電圧を利用して実施することを特徴とする不揮発性メモリ装置の動作方法。
【請求項９】
前記第２プログラム動作及び前記第２検証動作が前記一定の回数まで実施された後、追加プログラム動作及び検証動作が必要な場合、第３プログラム動作及び前記第１検証動作を実施する段階をさらに含むことを特徴とする請求項８記載の不揮発性メモリ装置の動作方法。
【請求項１０】
前記第２プログラム動作及び前記第２検証動作が前記一定の回数まで実施された後、追加プログラム動作及び検証動作が必要な場合、第３プログラム動作、前記第１検証動作及び前記第２検証動作を実施する段階をさらに含むことを特徴とする請求項８記載の不揮発性メモリ装置の動作方法。
【請求項１１】
前記第２プログラム動作及び前記第２検証動作が前記一定の回数まで実施された後、追加プログラム動作及び検証動作が必要な場合、第３プログラム動作、前記第１検証動作、前記第２検証動作及び第３検証動作を実施する段階をさらに含み、
前記第３検証動作は第３基準電圧より大きい第３基準電圧を利用して実施することを特徴とする請求項８記載の不揮発性メモリ装置の動作方法。
【請求項１２】
前記第２プログラム動作及び前記第２検証動作を実施する段階において、
ページバッファにそれぞれ格納されたプログラム対象データのうち、一つ以上がプログラム完了データに変更される場合、前記閾値電圧が前記第１基準電圧より高い第１メモリセルが発生したと判断することを特徴とする請求項８記載の不揮発性メモリ装置の動作方法。
【請求項１３】
前記第２基準電圧が前記第１基準電圧より５０ｍＶないし１００ｍＶ大きいことを特徴とする請求項８記載の不揮発性メモリ装置の動作方法。
【請求項１４】
前記第２プログラム動作及び第２検証動作が２回または３回まで実施されることを特徴とする請求項８記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は不揮発性メモリ装置の動作方法に関する。
【背景技術】
【０００２】
最近、電気的にプログラムと消去が可能で、一定周期でデータを再作成しなければならないリフレッシュ機能が必要でない不揮発性メモリ素子に対する需要が増加している。
【０００３】
前記不揮発性メモリセルは、電気的なプログラム／消去動作が可能な素子として薄い酸化膜に印加される強い電場によって電子が移動しながらセルの閾値電圧を変化させてプログラム及び消去動作を遂行する。
【０００４】
前記不揮発性メモリ装置は、通常的にデータが格納されるセルがマトリックス形態で構成されたメモリセルアレイ、前記メモリセルアレイの特定セルに対してメモリを書き込むか、特定セルに格納されたメモリを読み出すページバッファを含む。
【０００５】
前記ページバッファは、特定メモリセルと接続されたビットラインペア、メモリセルアレイに記録するデータを臨時格納するか、メモリセルアレイから特定セルのデータを読出して臨時格納するレジスタ、特定ビットラインまたは特定レジスタの電圧レベルを感知する感知ノード、前記特定ビットラインと感知ノードの接続可否を制御するビットライン選択部を含む。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような不揮発性メモリ装置の検証動作ではソースラインバウンシング現象によるアンダープログラムセルの発生によって読出しマージンが減少されるという問題が発生する。周辺セルのプログラム状態によってソースラインの電圧レベルが変わるバウンシング現象が発生するようになり、これによって特定セルをパスする電流のレベルが異なるように変わることになって、プログラムされていないセルにもかかわらず、プログラムされたと判断されるセル、すなわちアンダープログラムされたセルが発生するようになる。
【０００７】
第１基準電圧ＰＶ１以上にプログラムされていないセルがあるが、プログラムされたことに判読されることになる。したがって、第１基準電圧ＰＶ１と読出し電圧の差に該当する読出しマジンが減少するようになる。マルチレベルセルプログラム方法ではこのような現象がさらに致命的な問題になることがある。これは２以上の複数の閾値電圧分布を持つようになるから各分布別読出しマジンで最大限確保しなければならないからである。
【０００８】
したがって、本発明は、上記問題を鑑みてなされたものであって、その目的は、アンダープログラムセル防止のために一定時点の後、検証動作の基準電圧を上昇させて検証する不揮発性メモリ装置の動作方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１実施例による不揮発性メモリ装置の動作方法は、閾値電圧が第１基準電圧より高いセルが発生するまでメモリセルの第１プログラム動作及び第１検証動作を遂行する段階、及び閾値電圧が第１基準電圧より高いセルが発生すれば第２プログラム動作を実施し、第１基準電圧より大きい第２基準電圧を利用して第２検証動作を実施する段階を含む。
【００１０】
前記において、第２基準電圧が第１基準電圧より５０ｍＶないし１００ｍＶ大きいことが好ましい。第２プログラム動作及び第２検証動作は一定の回数内で実施されることが好ましい。第２プログラム動作及び第２検証動作が２回または３回まで実施することができる。
【００１１】
ページバッファにそれぞれ格納されたプログラム対象データのうち、一つ以上がプログラム完了データに変更される場合、閾値電圧が第１基準電圧より高いセルが発生したものと判断することができる。
【００１２】
第２プログラム動作及び第２検証動作が一定の回数まで実施された後追加のプログラム動作が必要な場合、第３プログラム動作及び第２検証動作を実施する段階をさらに含むことができる。
【００１３】
本発明の第２実施例による不揮発性メモリ装置の動作方法は、閾値電圧が第１基準電圧より高いセルが発生するまでメモリセルの第１プログラム動作及び第１検証動作を遂行する段階と、閾値電圧が第１基準電圧より高いセルが発生すれば第２プログラム動作を実施して第２基準電圧より高い第２基準電圧を利用して第２検証動作を実施する段階、及び第２プログラム動作及び第２検証動作が一定の回数まで実施されれば、メモリセルの閾値電圧が第１基準電圧より高くなるまで第３プログラム動作及び第１検証動作を実施する段階を含む。
【００１４】
本発明の第３実施例による不揮発性メモリ装置の動作方法は第１、第２及び第３メモリセルの中で閾値電圧が第１基準電圧より高い第１メモリセルが発生するまで第１プログラム動作及び第１検証動作を遂行する段階、及び閾値電圧が第１基準電圧より高い第１メモリセルが発生すれば第２プログラム動作と第２検証動作を一定の回数内で実施する段階を含み、第２検証動作は第１基準電圧より大きい第２基準電圧を利用して実施する。
【００１５】
前記実施例において、第２プログラム動作及び第２検証動作が一定の回数まで実施された後、追加プログラム動作及び検証動作が必要な場合、第３プログラム動作及び第１検証動作を実施する段階をさらに含むことができる。または、第２プログラム動作及び第２検証動作が一定の回数まで実施された後、追加プログラム動作及び検証動作が必要な場合、第３プログラム動作、第１検証動作及び第２検証動作を実施する段階をさらに含むことができる。または、第２プログラム動作及び第２検証動作が一定の回数まで実施された後、追加プログラム動作及び検証動作が必要な場合、第３プログラム動作、第１検証動作、第２検証動作及び第３検証動作を実施する段階をさらに含み、第３検証動作は第２基準電圧より大きい第３基準電圧を利用して実施することができる。
【００１６】
第２プログラム動作及び第２検証動作を実施する段階において、ページバッファにそれぞれ格納されたプログラム対象データの中で一つ以上がプログラム完了データに変更される場合、閾値電圧が第１基準電圧より高い第１メモリセルが発生したと判断することができる。
【００１７】
第２基準電圧が第１基準電圧より５０ｍＶｍないし１００ｍＶ大きいことが好ましい。第２プログラム動作及び第２検証動作が２回または３回まで実施することができる。
【発明の効果】
【００１８】
前述した本発明の課題解決手段によれば、１ビットパス時点を基準にして第１基準電圧を多少上昇させた電圧によって検証動作を遂行することができる。このように本発明では第１基準電圧以上にプログラムされたセルが発生した時点を基準とし、基準電圧を多少上昇させた検証動作を遂行することによってソースラインバウンシング現象によるアンダープログラムセル発生を防止させるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】本発明に適用される不揮発性メモリ装置のメモリセルアレイの構造を示した図面である。
【図２】ソースラインの抵抗成分によって発生するソースラインバウンシング現象を説明するための図面である。
【図３】不揮発性メモリ装置で発生するアンダープログラム現象を表示したグラフである。
【図４】本発明の一実施例による不揮発性メモリ装置のプログラム動作及び検証動作を説明するための図面である。
【図５】本発明の一実施例による不揮発性メモリ装置の動作方法を図示した順序図である。
【図６】本発明に適用される不揮発性メモリ装置のページバッファを図示した図面である。
【図７】本発明に適用される不揮発性メモリ装置で１ビットパス判断部の接続関係を図示した図面である。
【図８】本発明の一実施例による不揮発性メモリ装置のプログラム動作及び検証動作を説明するための図面である。
【発明を実施するための形態】
【００２０】
以下、添付された図面を参照して本願発明の望ましい実施例を詳しく説明する。本発明は、以下開示される実施例に限定されるものではなく、様々な形態に具現することができ、単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範囲を完全に知らせるために提供されるものである。図面における同一符号は同一の要素を指す。
【００２１】
図１は、本発明に適用される不揮発性メモリ装置のメモリセルアレイの構造を示した図面である。
【００２２】
図示されたメモリセルアレイは、単一メモリセルブロック１００である。前記メモリセルブロック１００はデータを格納するメモリセル（ＭＣ０〜ＭＣｎ）と、前記メモリセルを選択して活性化するワードライン（ＷＬ０、ＷＬ１．．．ＷＬｎ）と、前記メモリセルのデータを入出力することができるビットラインＢＬｅ、ＢＬｏを含み、前記複数のワードライン及び複数のビットラインがマトリックス形態で配列された構造である。
【００２３】
前記メモリセルアレイはビットラインとメモリセルの間に接続されたドレイン選択トランジスタＤＳＴと、メモリセルと共通ソースラインＣＳＬの間に接続されたソース選択トランジスタＳＳＴを含む。
【００２４】
また、前記ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの間に直列連結されたメモリセルを含むが、これをセルストリング１１０という。前記メモリセルのゲートはワードラインに連結され、同じワードラインに共通で連結されたメモリセルの集合体をページ（ｐａｇｅ、１２０）だと言う。それぞれのビットラインに連結された複数のセルストリングが共通ソースラインに並列に連結されてブロックを構成する。
【００２５】
一方、それぞれのストリングは共通ソースラインＣＳＬと接続され、各ソースラインはビットラインと平行なメタルバイパスライン（ｍｅｔａｌ  ｂｙｐａｓｓ  ｌｉｎｅ；図示せず）に接続される。この時、ソースラインはｎ＋拡散されたソースライン（ｎ＋ｄｉｆｆｕｓｅｄ  ｓｏｕｒｃｅ  ｌｉｎｅ）であり、抵抗成分を含み、このソースラインの大きい抵抗によってノイズが発生し、またこれによって閾値電圧制御に影響を及ぼすことになる。
【００２６】
図２は、ソースラインの抵抗成分によって発生するソースラインバウンシング現象を説明するための図面である。
【００２７】
前記図面は選択されたワードラインのページをすべてプログラムする場合を仮定する。この時、図２（ａ）ではまず、プログラムされるセル、すなわち、ファストプログラムセル（ｆａｓｔ  ｐｒｏｇｒａｍ  ｃｅｌｌ）のほかに、同一ワードラインでプログラムの対象になるがプログラムされていないスロープログラムセル（ｓｌｏｗ  ｐｒｏｇｒａｍ  ｃｅｌｌ）を同時に含んでいる。
【００２８】
スロープログラムセル（いずれも”１”に表示）の場合、まだプログラムされていなかったので、フリーチャージレベルから接地電圧へディスチャージされる。この時、ソースラインの抵抗によってソースラインの電圧が高くなってファストプログラムセルのソース電圧も高くなるようになる。結局、共通ソースラインのノイズによってファストプログラムセルのセンシング電流Ｉｃｅｌｌを減少させるようになる。
【００２９】
このように減少された電流によってファストプログラムセルは、閾値電圧が検証電圧より小さいにもかかわらず、検証をパスすることになって、このセルは基準電圧以上にプログラムが完了したものと見て、以後、これ以上プログラムが遂行されなくなる。
【００３０】
図２（ｂ）は、前記スロープログラムセルもずべてプログラムされて共通ソースラインのノイズが減少された状況を図示している。共通ソースラインのノイズが減少されてファストプログラムセルに流れる電流はさらに増加するようになる。
【００３１】
このように周辺セルのプログラム状態によってソースラインの電圧レベルが変わるバウンシング（ｂｏｕｎｃｉｎｇ）現象が発生するようになって、これによって特定セルを通過する電流のレベルが異なるように変わることによって、プログラムされていないセルにもかかわらず、プログラムされたものと判断されるセル、すなわち、アンダープログラムされたセルが発生するようになる。
【００３２】
図３は、不揮発性メモリ装置から発生するアンダープログラム現象を表示したグラフである。
【００３３】
図示されたように、第１基準電圧ＰＶ１以上にプログラムされていないセルがあるが、前に説明した理由によってプログラムされたものと判読されるようになる。したがって、第１基準電圧ＰＶ１と読出し電圧Ｖｒｅａｄの差にあたる読出しマージンが減少するようになる。マルチレベルセルプログラム方法ではこのような現象がさらに致命的な問題になることがある。
【００３４】
二つ以上の複数の閾値電圧分布を持つようになるので、各分布別読出しマージンを最大限確保しなければならないからである。本発明ではこのようなソースラインバウンシング現象によるアンダープログラムの問題を解決しようとする。
【００３５】
図４は、本発明の一実施例による不揮発性メモリ装置のプログラム動作及び検証動作を説明するための図面で、図５は本発明の一実施例による不揮発性メモリ装置の動作方法を図示した順序図である。
【００３６】
まず、プログラム動作を遂行する（段階５００）。
【００３７】
前記プログラム動作は、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍ）プログラム方法によるもので、プログラムパルス形態のプログラム電圧をワードラインに印加してプログラム動作を遂行する。そして、プログラムパルス印加の後には検証動作を遂行し、プログラムパルス印加の時ごとにプログラム電圧を上昇させてプログラム動作を遂行する。
【００３８】
次に、第１基準電圧ＰＶ１によって第１検証動作を遂行する（段階５１０）。すなわち、プログラム対象セルが第１基準電圧ＰＶ１以上にプログラムされたかどうかを確認する。前記検証動作は通常の検証動作によって遂行する。すなわちビットラインをハイレベルでフリーチャージさせた後、検証対象セルのワードラインには第１基準電圧ＰＶ１、残りのセルのワードラインにはパス電圧Ｖｐａｓｓを印加させる。残りのセルはパス電圧Ｖｐａｓｓによってすべてターンオン状態になる。前記検証対象セルの閾値電圧が第１基準電圧ＰＶ１より低い場合には該セルはターンオンされる。その結果、フリーチャージされたビットラインの電荷がセルストリングを通じて共通ソースラインにディスチャージされる。
【００３９】
しかし、前記検証対象セルの閾値電圧が第１基準電圧ＰＶ１以上にプログラムされた場合には該当のセルはターンオンされない。その結果、ビットラインの電圧レベルがハイレベル状態に維持される。このようなビットラインの電圧レベル変化をセンシングしてプログラム対象セルが第１基準電圧ＰＶ１以上にプログラムされたかどうかを確認する。
【００４０】
前記検証の結果、プログラム対象セルの中で第１基準電圧以上にプログラムされたセルが発生したかどうかを確認する（段階５２０）。
【００４１】
第１基準電圧以上にプログラムされたセルが発生するまでは、このあと説明する段階５４０の第２基準電圧による検証動作の効果がほとんどない。すなわち、第１基準電圧以上にプログラムされたセルが発生する前までは第２基準電圧以上にプログラムされたセルが発生する可能性がない。したがって、本段階は第２基準電圧による検証動作の遂行時点を判断する段階として機能する。
【００４２】
複数のプログラム対象セルのうち、第１基準電圧以上にプログラムされたセルが最初に発生する時点は、各ページバッファに格納されたプログラム対象データがプログラム完了データに変更された時点と同じである。前記第１基準電圧以上にプログラムされたセルが最初に発生する時点を１ビットパス時点とし、これを判断する詳細な方法はのちほど説明することにする。
【００４３】
前記基準電圧以上にプログラムされたセルが発生する前までは前記プログラム動作と第１検証動作（５００、５１０）を繰り返し遂行する。
【００４４】
次に、前記段階５２０の遂行結果、第１基準電圧以上にプログラムされたセルが発生した場合には、プログラム動作を遂行した後（段階５３０）、第１基準電圧より大きい第２基準電圧によって第２検証動作を遂行する（段階５４０）。この時、プログラム対象セルは第１検証動作５１０と同じである。すなわち、第１基準電圧以上にプログラムさせようとするセルに対して第２基準電圧を基準として検証動作を遂行するのである。これは、ファストセルが発生する間には第１基準電圧でない第２基準電圧以上にプログラムされるようにし、アンダープログラムセルが発生することを防止するためである。
【００４５】
前に説明したようにソースラインバウンシング現象は、プログラム速度が早いファストセルによって第１基準電圧以上にプログラムされなかったにもかかわらず、第１基準電圧以上にプログラムされたものと判断される問題なので、基準電圧を上昇させて検証動作を遂行すればこのような問題を解消することができる。好ましくは、前記第２基準電圧（ＰＶ１＊）は、アンダープログラムセルのうち、閾値電圧がもっとも低い値と第１基準電圧の差ほど上昇させる。または前記第２基準電圧（ＰＶ１＊）は第１基準電圧ＰＶ１より５０〜１００ｍＶ程度大きく設定する。
【００４６】
また、図３を参照すれば、第２基準電圧ＰＶ１＊によって第２検証動作を遂行する場合アンダープログラムセルを減少させることができることが分かる。
【００４７】
このような第２検証動作は、制限された回数の間遂行される。第２検証動作の回数があまり多くなると、プログラム速度が速くないセルに対しても第２基準電圧以上にプログラムされることを要求するので、全体的にプログラム動作に必要とされる時間が増加するようになる。このため、第２検証動作遂行回数が臨界値以上であるかどうかを判断し（段階５５０）、それより小さい場合にはプログラム動作段階５３０と第２検証動作段階５４０を繰り返して遂行する。そして、前記第２検証動作遂行回数が臨界値以上の場合にはまた第１基準電圧によって遂行する第１検証動作を遂行する（段階５７０）。
【００４８】
この時、前記臨界値は、２または３に設定し、メモリセルの特性及びプログラム速度等によって変更可能である。そして、プログラム対象セルが第１基準電圧以上にすべてプログラムが完了するまでプログラム動作段階５６０と第１検証動作段階５７０を繰り返し遂行する（段階５８０）。この時、前記各プログラム動作（５００、５３０、５６０）ではＩＳＰＰによってステップ電圧ほど上昇されるプログラムパルスを印加する。
【００４９】
以下、第１基準電圧以上にプログラムされたセルが発生した時点を判断する方法についてよく調べて見る。
【００５０】
図６は、本願発明に適用される不揮発性メモリ装置のページバッファを示した図面である。図示されたページバッファは、一つの実施例として実施者の選択によって変更可能な構成であることは自明である。
【００５１】
前記ページバッファ６００は、ビットライン選択部６１０、ビットラインセンシング部６１２、感知ノードフリーチャージ部６１４、データ入力部６１６、感知ノードセンシング部６１８、第１レジスタ６２０、第２レジスタ６３０、第３レジスタ６４０、第１データ送信部６５０、第２データ送信部６６０、感知ノードディスチャージ部６７０、パス完了判断部６８０、１ビットパス判断部６９０を含む。
【００５２】
前記ビットライン選択部６１０は、第１ビットライン選択信号ＢＳＬｅに応答してイーブンビットラインＢＬｅと感知ノードＳＯを接続させるＮＭＯＳトランジスタＮ６７と、第２ビットライン選択信号ＢＳＬｏに応答してオードビットラインＢＬｏと感知ノードＳＯを接続させるＮＭＯＳトランジスタＮ６１７を含む。また、前記ビットライン選択部６１０は、特定レベルの可変電圧ＶＩＲＰＷＲを印加する可変電圧入力端、第１ディスチャージ信号ＤＩＳＣＨｅに応答して前記イーブンビットラインＢＬｅと可変電圧入力端を接続させるＮＭＯＳトランジスタＮ６１１、第６ディスチャージ信号ＤＩＳＣＨｏに応答して前記オードビットラインＢＬｏと可変電圧入力端を接続させるＮＭＯＳトランジスタＮ６１３を含む。
【００５３】
前記構成によって特定ビットラインと感知ノードを選択的に接続させることができる。前記ビットラインセンシング部６１２はビットラインセンシング信号ＰＢＳＥＮＳＥに応答してターンオンされ、前記ビットライン選択部６１０と感知ノードＳＯに接続されたＮＭＯＳトランジスタＮ６１２を含む。検証／読出し動作の時にセンシング電圧を印加して特定メモリセルの状態が感知ノードに伝達されるようにする。一方、実施例にしたがって前記ビットラインセンシング部６１２をとり除き、前記ビットライン選択部６１０のビットライン選択トランジスタＮ６１５、Ｎ６１７が同じ動作を遂行可能にすることができる。
【００５４】
前記感知ノードフリーチャージ部６１４は、フリーチャージ信号Ｐｒｅｃｈｂに応答して前記感知ノードＳＯにハイレベル電圧ＶＤＤを印加する。このため、前記電源電圧端子ＶＤＤと感知ノードの間に接続されたＰＭＯＳトランジスタＰ６１４を含む。したがって、ローレベルのフリーチャージ信号に応答して前記感知ノードＳＯにハイレベルの電源電圧が印加される。
【００５５】
前記データ入力部６１６は、外部データの伝達を受けて第１レジスタに伝達する。このために、入力駆動信号ＹＡＤＲＶによって外部データを伝達するＮＭＯＳトランジスタＮ６１６、第１データ入力信号ＤＡＴＡＬＯＡＤによって前記外部データを第１レジスタの第１ノードＣＢに伝達するＮＭＯＳトランジスタＮ６１７、第２データ入力信号ＤＡＴＡＬＯＡＤ＿Ｎによって前記外部データを第１レジスタの第２ノードＣＢ＿Ｎに伝達するＮＭＯＳトランジスタＮ６１９を含む。
【００５６】
前記感知ノードセンシング部６１８は、感知ノードの電圧レベルによって接地電圧を前記各レジスタ（６２０、６３０、６４０）に印加させる。このために、前記感知ノードがゲートに接続されて前記各レジスタと接地端子の間に接続されたＮＭＯＳトランジスタＮ６１８を含む。したがって、感知ノードの電圧レベルによって接地電圧が各レジスタに印加される。
【００５７】
前記第１レジスタ６２９は、データが格納されるラッチ部６２２、データ設定信号ＣＲＳＴ、ＣＳＥＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記ラッチ部６２２に伝達するデータ設定部６２６を含む。
【００５８】
前記ラッチ部６２２は入力端子と出力端子が互いに接続された第１インバータＩＶ６２２、第２インバータＩＶ６２４を含む。第１インバータＩＶ６２２の入力端子と第２インバータＩＶ６２４の出力端子の接続ノードを第１ノードＣＢとし、第１インバータＩＶ６２２の出力端子と第２インバータＩＶ６２４の入力端子の接続ノードを第２ノードＣＢ＿Ｎと言う。したがって、前記第１ノードＣＢと第２ノードＣＢ＿Ｎには互いに相反したレベルのデータが格納される。
【００５９】
前記データ設定部６２６は、第１データ設定信号ＣＲＳＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記第１ノードＣＢに印加させるＮＭＯＳトランジスタＮ６２６、第２データ設定信号ＣＳＥＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記第２ノードＣＢ＿Ｎに印加させるＮＭＯＳトランジスタＮ６２８を含む。
【００６０】
前記第２レジスタ６３０はデータが格納されるラッチ部６３２、データ設定信号ＭＲＳＴ、ＭＳＥＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記ラッチ部６３２に伝達するデータ設定部６３６を含む。
【００６１】
前記ラッチ部６３２は、入力端子と出力端子が互いに接続された第１インバータＩＶ６３２、第２インバータＩＶ６３４を含む。第１インバータＩＶ６３２の入力端子と第２インバータＩＶ６３４の出力端子の接続ノードを第１ノードＭＢとし、第１インバータＩＶ６３２の出力端子と第２インバータＩＶ６３４の入力端子の接続ノードを第２ノードＭＢ＿Ｎとする。したがって、前記第１ノードＭＢと第２ノードＭＢ＿Ｎには互いに相反したレベルのデータが格納される。
【００６２】
前記データ設定部６３６は、第１データ設定信号ＭＲＳＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記第１ノードＭＢに印加させるＮＭＯＳトランジスタＮ６３６、第２データ設定信号ＭＳＥＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記第２ノードＭＢ＿Ｎに印加させるＮＭＯＳトランジスタＮ６３８を含む。
【００６３】
前記第３レジスタ６４０は、データが格納されるラッチ部６４２、データ設定信号ＴＲＳＴ、ＴＳＥＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記ラッチ部６４２に伝達するデータ設定部６４６を含む。
【００６４】
前記ラッチ部６４２は、入力端子と出力端子が互いに接続された第１インバータＩＶ６４２、第２インバータＩＶ６４４を含む。第１インバータＩＶ６４２の入力端子と第２インバータＩＶ６４４の出力端子の接続ノードを第１ノードＴＢとし、第１インバータＩＶ６４２の出力端子と第２インバータＩＶ６４４の入力端子の接続ノードを第２ノードＴＢ＿Ｎとする。したがって、前記第１ノードＴＢと第２ノードＴＢ＿Ｎには互いに相反したレベルのデータが格納される。
【００６５】
前記データ設定部６４６は、第１データ設定信号ＴＲＳＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記第１ノードＴＢに印加させるＮＭＯＳトランジスタＮ６４６、第２データ設定信号ＴＳＥＴによって前記接地電圧供給部６１８から伝達される接地電圧を前記第２ノードＴＢ＿Ｎに印加させるＮＭＯＳトランジスタＮ６４８を含む。
【００６６】
前記第１データ送信部６５０は、第１データ送信信号ＣＴＲＡＮ＿Ｎによって前記第１レジスタ６２０の第１ノードＣＢに格納されたデータを前記感知ノードに伝達するＮＭＯＳトランジスタＮ６５２、第２データ送信信号ＣＴＲＡＮによって前記第１レジスタ６２０の第２ノードＣＢ＿Ｎに格納されたデータを前記感知ノードに伝達するＮＭＯＳトランジスタＮ６５４を含む。したがって、特定データ送信信号の印加によって特定ノードに格納されたデータを感知ノードに伝送することができる。
【００６７】
前記第２データ送信部６６０は、データ送信信号ＭＴＲＡＮによって前記第２レジスタ６３０の第２ノードＭＢ＿Ｎに格納されたデータを前記感知ノードに伝達するＮＭＯＳトランジスタＮ６６０を含む。
【００６８】
前記感知ノードディスチャージ部６７０は、第１感知ノードディスチャージ信号ＴＳＯＳＥＴ＿Ｎと第３レジスタ６４０の第１ノードＴＢのレベルによって前記感知ノードを接地でディスチャージさせる第１ディスチャージ部６７２、第２感知ノードディスチャージ信号ＴＳＯＳＥＴと第３レジスタ６４０の第２ノードＴＢ＿Ｎのレベルによって前記感知ノードを接地でディスチャージさせる第２ディスチャージ部６７６を含む。
【００６９】
前記第１ディスチャージ部６７２は、感知ノードと接地の間に直列接続される第１及び第２ＮＭＯＳトランジスタＮ６７２、Ｎ６７４を含む。この時、図示されたように、接地と接続される第１ＮＭＯＳトランジスタＮ６７２は第１ノードＴＢのレベルによってターンオンされ、感知ノードと接続される第２ＮＭＯＳトランジスタＮ６７４は第１感知ノードディスチャージ信号ＴＳＯＳＥＴ＿Ｎのレベルによってターンオンされるように構成する。
【００７０】
また、実施例にしたがって接地と接続される第１ＮＭＯＳトランジスタＮ６７２は、第１感知ノードディスチャージ信号ＴＳＯＳＥＴ＿Ｎのレベルによってターンオンされるように構成され、感知ノードと接続される第２ＮＭＯＳトランジスタＮ６７４は第１ノードＴＢのレベルによってターンオンされるように構成することができる。したがって、前記第１感知ノードディスチャージ信号ＴＳＯＳＥＴ＿Ｎが印加され、前記第１ノードＴＢに格納されたデータがハイレベルデータの場合に限って、前記感知ノードが接地でディスチャージされる。
【００７１】
前記第２ディスチャージ部６７６は、感知ノードと接地の間に直列接続される第３及び第４ＮＭＯＳトランジスタＮ６７６、Ｎ６７８を含む。この時、図示されたように、接地と接続される第３ＮＭＯＳトランジスタＮ６７６は、第２ノードＴＢ＿Ｎのレベルによってターンオンされ、感知ノードと接続される第４ＮＭＯＳトランジスタＮ６７８は第２感知ノードディスチャージ信号ＴＳＯＳＥＴのレベルによってターンオンされるように構成する。
【００７２】
また、実施例にしたがって接地と接続される第３ＮＭＯＳトランジスタＮ６７６は、第２感知ノードディスチャージ信号ＴＳＯＳＥＴのレベルによってターンオンされるように構成し、感知ノードと接続される第４ＮＭＯＳトランジスタＮ６７８は第２ノードＴＢ＿Ｎのレベルによってターンオンされるように構成することができる。したがって、前記第２感知ノードディスチャージ信号ＴＳＯＳＥＴが印加され、前記第２ノードＴＢ＿Ｎに格納されたデータがハイレベルデータの場合に限って、前記感知ノードが接地でディスチャージされる。
【００７３】
前記パス完了判断部６８０は、接地端子と第１検証信号出力端ＰＢＶＥＲ１の間に直列接続された第１及び第２ＮＭＯＳトランジスタＮ６８２、Ｎ６８４を含む。この時、第１ＮＭＯＳトランジスタＮ６８２は第１レジスタの第１ノードＭＢによってターンオンされ、第２ＮＭＯＳトランジスタＮ６８４は、前記感知ノードＳＯによってターンオンされる。したがって、前記感知ノードにハイレベル電圧が印加され、前記第１レジスタの第１ノードＭＢにハイレベルデータが印加された場合、前記第１検証信号出力端ＰＢＶＥＲ１に接地電圧が出力される。
【００７４】
第１検証信号出力端ＰＢＶＥＲ１に接地電圧が印加される場合は、検証が完了しなかったことを意味するフェイル信号が出力されることに見る。通常的にプログラム対象データの場合、第２ノードＭＢ＿Ｎに‘０’データが格納され、プログラム対象データがプログラムが完了すれば、前記‘０’データがプログラム完了データ、すなわち‘１’データに変換される。すなわち、すべてのセルのプログラムが完了すれば、第１ノードＭＢには‘０’データが格納される。したがって、すべてのセルのプログラムが完了すれば各パス完了判断部６８０の第１ＮＭＯＳトランジスタＮ６８２がターンオフされるので、第１検証信号出力端ＰＢＶＥＲ１がフローティング状態になる。
【００７５】
前記パス完了判断部６８０の構成は、本発明の出願人が出願した大韓民国特許出願２００８−００４４１２７号においてもパス／フェイルチェック部（２８０、１２９０）として開示されている。前記パス完了判断部６８０を利用して各検証対象セルが各検証電圧以上にプログラムされたかどうかを確認することができる。ただし、その詳細構成に対する説明は前記文献に記載している内容をもって代わることにする。
【００７６】
前記１ビットパス判断部６９０は、接地端子と第２検証信号出力端ＰＢＶＥＲ２の間に直列接続された第２及び第２ＮＭＯＳトランジスタＮ６９２、Ｎ６９４を含む。この時、第１ＮＭＯＳトランジスタＮ６９２は、第１レジスタの第２ノードＭＢ＿Ｎによってターンオンされ、第２ＮＭＯＳトランジスタＮ６９４は前記感知ノードＳＯによってターンオンされる。
【００７７】
通常的にプログラム対象データの場合、第２ノードＭＢ＿Ｎに‘０’データが格納され、プログラム対象データがプログラム完了すれば、前記‘０’データが‘１’データに変換される。すなわち、通常的な読出し動作または検証動作によれば、いずれか一つのセルが検証電圧以上にプログラムされる場合、感知ノードＳＯの電圧レベルがハイレベルを維持するようになる。それによって感知ノードセンシング部６１８が駆動され、接地電圧がデータ設定部６３６に伝達され、この時、第１データ設定信号ＭＲＳＴが印加されることによって前記第２ノードＭＢ＿Ｎに格納された‘０’データが‘１’データに変換される。したがって、第１検証対象セルが第１検証電圧以上にプログラムされれば、前記感知ノードにハイレベル電圧が印加され、前記第１レジスタの第２ノードＭＢ＿Ｎにハイレベルデータが印加されるので、前記第２検証信号出力端ＰＢＶＥＲ２に接地電圧が出力される。
【００７８】
一方、消去対象セルの場合、初期動作の時から前記第２ノードＭＢ＿Ｎに‘１’データが格納されているが、消去対象セルは読出し動作の時感知ノードの電圧レベルがローレベルを維持するので、このセルによって前記１ビットパス判断部６９０が接地電圧を前記第２検証信号出力端ＰＢＶＥＲ２に出力することはない。したがって、第２検証信号出力端ＰＢＶＥＲ２に接地電圧が印加される場合は、第１検証電圧以上にプログラムされたセルが一つ以上発生した、つまり、１ビットパスが発生したという意味として解釈される。
【００７９】
図７は、本願発明に適用される不揮発性メモリ装置において、１ビットパス判断部の接続関係を示した図面である。
【００８０】
前記不揮発性メモリ装置７００は、複数のページバッファ（７１０、７２０、７３０）、前記第１検証信号出力端ＰＢＶＥＲ１の状態によってパス完了の可否を確認する信号を出力する第１論理組合部７４０、前記第２検証信号出力端ＰＢＶＥＲ２の状態によってパス完了の可否を確認する信号を出力する第２論理組合部７５０を含む。通常的に一つのページバッファはイーブンビットライン及びオードビットラインを通じて二つの互いに異なるセルと接続されるので、単一ページに含まれたセルの１／２の個数ほどページバッファが含まれる。
【００８１】
前に説明したように、各ページバッファはパス完了判断部７３２及び１ビットパス判断部７３４をそれぞれ含み、各ページバッファのパス完了判断部７３２の出力端は、前記第１検証信号出力端ＰＢＶＥＲ１に並列接続され、各ページバッファの１ビットパス判断部７３４の出力端は、前記第２検証信号出力端ＰＢＶＥＲ２に並列接続される。
【００８２】
前記パス完了判断部７３２及び１ビットパス判断部７３４の構成は、図６にて説明したパス完了判断部６８０、及び１ビットパス判断部６９０の構成とそれぞれ同じである。
【００８３】
前記第１論理組合部７４０は、前記第１検証信号出力端ＰＢＶＥＲ１の信号及び第１チェック信号ＩＯＣＨＫ１によってパス完了確認の加否を確認する信号を出力する。このために、反転された第１チェック信号ＩＯＣＨＫ１＿Ｎによって第１検証信号出力端をハイレベルでフリーチャージさせる第１プールアップ素子Ｐ７４０を含む。
【００８４】
前記第１プールアップ素子Ｐ７４０では前記第１検証信号出力端  ＰＢＶＥＲ１と電源電圧端子の間に接続され、反転された第１チェック信号ＩＯＣＨＫ１＿Ｎをゲートに入力を受けるＰＭＯＳトランジスタＰ７４０が含まれる。また、前記第１検証信号出力端ＰＢＶＥＲ１の信号及び第１チェック信号ＩＯＣＨＫ１を入力とするＮＡＮＤゲートＮＡＮＤ７４０、前記ＮＡＮＤゲートＮＡＮＤ７４０の出力を反転して出力するインバータＩＶ７４０を含む。
【００８５】
前記第１論理組合部７４０の動作を説明すると、まず、ハイレベルの第１チェック信号ＩＯＣＨＫ１の印加で第１プールアップ素子Ｐ７４０が前記第１検証信号出力端ＰＢＶＥＲ１をハイレベルでフリーチャージさせる。また、前記ＮＡＮＤゲートＮＡＮＤ７４０へハイレベル信号が入力される。前に説明したように、プログラム対象セルが各検証電圧以上にプログラム完了すれば、該ページバッファのパス完了判断部７３２の出力端は、フローティング状態になる。しかし、検証電圧以上にプログラムされていないセルがある場合、ＮＭＯＳトランジスタＮ７３２、Ｎ７３３がターンオンされ、前記第１検証信号出力端ＰＢＶＥＲ１が接地される。
【００８６】
前記第１検証信号出力端ＰＢＶＥＲ１がフローティング状態にある場合、第１プールアップ素子Ｐ７４０によるフリーチャージレベルがそのまま維持され、すべてのプログラム対象セルが検証電圧以上にプログラムされたという意味のパス完了信号ＩＯＶＥＲ１が出力される。すなわち、ハイレベルのパス完了信号ＩＯＶＥＲ１が出力されれば、すべてのプログラム対象セルが検証電圧以上にプログラムされたという意味であり、ローレベルのパス完了信号ＩＯＶＥＲ１が出力されれば、検証電圧以上にプログラムされていないセルがあるという意味である。このような論理組合部の詳細構成は実施者の選択によって変更可能である。
【００８７】
前記第２論理組合部７５０は、前記第２検証信号出力端ＰＢＶＥＲ２の信号及び第２チェック信号ＩＯＣＨＫ２によって１ビットパスの可否を確認する信号を出力する。このために、反転された第２チェック信号ＩＯＣＨＫ２＿Ｎによって第２検証信号出力端をハイレベルでフリーチャージさせる第２プールアップ素子Ｐ７５０を含む。前記第２プールアップ素子Ｐ７５０では、前記第２検証信号出力端ＰＢＶＥＲ２と電源電圧端子の間に接続され、反転された第２チェック信号ＩＯＣＨＫ２＿Ｎをゲートに入力を受けるＰＭＯＳトランジスタＰ７５０が含まれる。また、前記第２検証信号出力端ＰＢＶＥＲ２の信号及び第２チェック信号ＩＯＣＨＫ２を入力とするＮＡＮＤゲートＮＡＮＤ７５０、前記ＮＡＮＤゲートＮＡＮＤ７５０の出力を反転して出力するインバータＩＶ７５０を含む。
【００８８】
前記第２論理組合部７５０の動作を説明すれば、まず、ハイレベルの第２チェック信号ＩＯＣＨＫ２の印加で第２プールアップ素子Ｐ７５９が前記第２検証信号出力端ＰＢＶＥＲ２をハイレベルでフリーチャージさせる。また、前記ＮＡＮＤゲートＮＡＮＤ７５０へハイレベル信号が入力される。プログラム動作のために、第２ノードＭＢ＿Ｎに‘０’または‘１’データが格納される。‘０’データがプログラム対象セルであり、‘１’データが消去対象セルである。したがって、プログラム対象セルによって前記ＮＭＯＳトランジスタＮ７３４はターンオフされ、各１ビットパス判断部７３４の出力端はフローティング状態になる。また、消去対象セルの感知ノードはローレベル状態を維持するので、前記ＮＭＯＳトランジスタＮ７３５がターンオフされて各１ビットパス判断部７３４の出力端はフローティング状態になる。すなわち、プログラム動作によって検証電圧以上にプログラムされたセルが発生する前までは、第２検証信号出力端ＰＢＶＥＲ２はフローティング状態を維持する。
【００８９】
以後、前に説明したように、第１検証電圧以上にプログラムされたセルが発生すれば、該ページバッファの１ビットパス判断部７３４の出力端は接地状態になる。すなわち、ＮＭＯＳトランジスタＮ７３４、Ｎ７３５がターンオンされ、前記第２検証信号出力端ＰＢＶＥＲ２が接地される。したがって、第２プールアップ素子Ｐ７５０によるフリーチャージレベルが第２検証信号出力端ＰＢＶＥＲ２によって接地され、前記ＮＡＮＤゲートＮＡＮＤ７５０の一端子へローレベル信号が入力される。これによって検証電圧以上にプログラムされたセルが一つ以上発生したという１ビットパス信号ＩＯＶＥＲ２が出力される。すなわち、ローレベルの１ビットパス信号ＩＯＶＥＲ２が出力されれば、検証電圧以上にプログラムされたセルが一つ以上発生したという意味であり、ハイレベルの１ビットパス信号ＩＯＶＥＲ２が出力されれば、検証電圧以上にプログラムされたセルが発生しなかったという意味となる。このような論理組合部の詳細な構成は実施者の選択によって変更可能である。
【００９０】
図８は、本願発明の一実施例による不揮発性メモリ装置のプログラム動作及び検証動作を説明するための図面である。
【００９１】
図４の方法とは違って、マルチレベルセルプログラム方法に適用している。マルチレベルセルプログラム方法では、一つのセルに２ビット以上のデータを格納するようになる。したがって、閾値電圧の分布状態が三つ以上になる。例えば、２ビットマルチレベルセルプログラム動作を遂行する場合には、消去状態を含んで延べ四つの状態が発生する。消去状態の場合には検証動作の時別途の基準電圧が不要なので、延べ三つの基準電圧（ＰＶ１、ＰＶ２、ＰＶ３）によって検証動作を遂行する。この時、第３基準電圧ＰＶ３以上にプログラムさせるセルを第３プログラム対象セル、第３基準電圧ＰＶ３よりは低く、第２基準電圧ＰＶ２よりは大きくプログラムさせるセルを第２プログラム対象セル、第２基準電圧ＰＶ２よりは低く第１基準電圧ＰＶ１よりは大きくプログラムさせるセルを第１プログラム対象セルと言う。
【００９２】
まず、図４のようにプログラム動作及び第１基準電圧ＰＶ１を基礎とする第１検証動作を遂行する。全体プログラム対象セルに対してプログラム動作を遂行した後、第１基準電圧を基準とする第１検証動作を遂行する。
【００９３】
第１検証動作遂行の結果、第１基準電圧以上にプログラムされたセルが発見されれば、第１プログラム対象セルに対して第１基準電圧を上昇させた基準電圧を基礎として２または３回ほど検証動作を遂行する。
【００９４】
以後、前記検証動作を遂行した後にはまた第１基準電圧を基準とする第１検証動作を遂行する。以後には第２基準電圧を基準とする第２検証動作、第３基準電圧を基準とする第３検証動作を順次遂行するようになる。このように、本発明では第１基準電圧以上にプログラムされたセルが発生した時点を基準として、基準電圧を多少上昇させた検証動作を遂行することで、ソースラインバウンシング現象によるアンダープログラムセルの発生を防止させる。
【００９５】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００９６】
１１０  セルストリング
１２０  ページ
６００  ページバッファ
６１０  ビットライン選択部
６１２  ビットラインセンシング部
６１４  感知ノードフリーチャージ部
６１６  データ入力部６
６１８  感知ノードセンシング部
６２０  第１レジスタ
６３０  第２レジスタ
６４０  第３レジスタ
６５０  第１データ送信部
６６０  第２データ送信部
６７０  感知ノードディスチャージ部
６８０  パス完了判断部
６９０  １ビットパス判断部
【図１】
2010170644.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010170644.tif 000008
【図７】
2010170644.tif 000009
【図８】
2010170644.tif 000010