(57)【要約】【課題】低オン抵抗と高耐圧とを同時に実現させることができる半導体装置を提供すること。【解決手段】ＧａＮからなる半導体基板１２と、この半導体基板１２の表面に形成されたｎ型拡散層１１と、このｎ型拡散層１１の表面の一部に形成されたｎ＋型拡散層１７と、ｎ型拡散層１１上に互いに離間して形成されたドレイン電極１３及びソース電極１４と、ｎ＋型拡散層１７上に形成され、ドレイン電極１３とソース電極１４との間に形成されたゲート電極１５と、ゲート電極１５とドレイン電極１３との間の半導体基板１２に、深さ方向に延長形成され、内部が高抵抗体２０で充填されたトレンチ１９と、を具備する。【選択図】図１Ｂ
2010192518.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮまたはＧａＡｓからなる半導体基板と、
この半導体基板の表面に形成された第１の不純物拡散層と、
この第１の不純物拡散層の表面の一部に形成され、前記第１の不純物拡散層と同じ導電型であり、かつ、これより不純物濃度が濃い第１導電型の第２の不純物拡散層と、
前記第１の不純物拡散層上に互いに離間して形成されたドレイン電極及びソース電極と、
前記第２の不純物拡散層上に形成され、前記ドレイン電極と前記ソース電極との間に形成されたゲート電極と、
このゲート電極と前記ドレイン電極との間の前記半導体基板に、深さ方向に延長形成され、内部が高抵抗体で充填されたトレンチと、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型である前記第１の不純物拡散層の内部において、前記ゲート電極下から前記ソース電極下に至る領域に、深さ方向に厚みを有する平面状の第２導電型の第３の不純物拡散層をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物拡散層は、前記ゲート電極の直下を除いた前記半導体基板の表面及び、前記トレンチの側面及び底面に沿った表面に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記高抵抗体は、ＳｉＮ、ＧａＮ、ＡｌＧａＮのいずれか１種類からなる高抵抗体、もしくは、ＳｉＮ、ＧａＡｓ、ＡｌＧａＡｓのいずれか１種類からなる高抵抗体であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記請求項１に記載の複数の半導体装置を有し、これらが、並列に配列形成されたことを特徴とする半導体装置。
【請求項６】
ＧａＮまたはＧａＡｓからなる半導体基板と、
この半導体基板の表面に形成された電子供給層と、
この電子供給層上に互いに離間して形成されたドレイン電極及びソース電極と、
前記電子供給層上において、前記ドレイン電極と前記ソース電極との間に形成されたゲート電極と、
このゲート電極と前記ドレイン電極との間の前記半導体基板に、深さ方向に延長形成され、内部表面に電子走行層が形成されたトレンチと、
前記電子供給層を貫通し、かつ、前記トレンチの内部を充填する高抵抗体と、
を具備することを特徴とする半導体装置。
【請求項７】
前記電子供給層は、前記半導体基板の表面及び、前記高抵抗体の側面及び底面に沿った表面に形成されたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記高抵抗体は、ＳｉＮ、ＧａＮ、ＡｌＧａＮのいずれか１種類からなる高抵抗体、もしくは、ＳｉＮ、ＧａＡｓ、ＡｌＧａＡｓのいずれか１種類からなる高抵抗体であることを特徴とする請求項６または７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＥＭＴ、ＦＥＴ等のＲＦデバイスに関する。
【背景技術】
【０００２】
ＧａＮやＧａＡｓからなる基板は、その物理的、電気的特性に優れているため、特に高電圧印加用の高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置に利用されている。
【０００３】
例えばＦＥＴは、半導体基板にチャネル層としてｐ型不純物層が形成されており、このｐ型不純物層の表面に、ｎ＋型不純物層が互いに離間して形成されている。さらに、それぞれのｎ＋型不純物層上にはドレイン電極またはソース電極が形成されており、これらのｎ＋型不純物層の間のｐ型不純物層上には、絶縁膜を介してゲート電極が形成されている。
【０００４】
このようなＦＥＴは、高電圧を印加して動作させるため、耐圧を向上させる必要がある。耐圧を向上させる構造として、以下の構造が知られている。
【０００５】
すなわち、チャネル層の不純物濃度を低下させる構造（特許文献１参照）、または、ゲートドレイン間の距離を長くする構造（特許文献２参照）である。
【０００６】
しかし、耐圧とオン抵抗との関係は、トレードオフの関係であることが知られており、上述した従来のＦＥＴの構造によって耐圧を向上させた場合には、オン抵抗が高くなるという問題がある。さらに、ゲートドレイン間の距離を長くした場合、オン抵抗が高くなるばかりでなく、装置のサイズが大きくなるという問題もある。
【０００７】
このように、従来の高電圧印加用のＦＥＴにおいて、高耐圧と低オン抵抗を両立することは困難である。なお、このような問題は、ＨＥＭＴにおいても同様である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２３５５９０号公報
【特許文献２】特開平５−２９３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、低オン抵抗と高耐圧とを同時に実現させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、ＧａＮまたはＧａＡｓからなる半導体基板と、この半導体基板の表面に形成された第１の不純物拡散層と、この第１の不純物拡散層の表面の一部に形成され、前記第１の不純物拡散層と同じ導電型であり、かつ、これより不純物濃度が濃い第１導電型の第２の不純物拡散層と、前記第１の不純物拡散層上に互いに離間して形成されたドレイン電極及びソース電極と、前記第２の不純物拡散層上に形成され、前記ドレイン電極と前記ソース電極との間に形成されたゲート電極と、このゲート電極と前記ドレイン電極との間の前記半導体基板に、深さ方向に延長形成され、内部が高抵抗体で充填されたトレンチと、を具備することを特徴とするものである。
【００１１】
また、本発明の半導体装置は、ＧａＮまたはＧａＡｓからなる半導体基板と、この半導体基板の表面に形成された電子供給層と、この電子供給層上に互いに離間して形成されたドレイン電極及びソース電極と、前記電子供給層上において、前記ドレイン電極と前記ソース電極との間に形成されたゲート電極と、このゲート電極と前記ドレイン電極との間の前記半導体基板に、深さ方向に延長形成され、内部表面に電子走行層が形成されたトレンチと、前記電子供給層を貫通し、かつ、前記トレンチの内部を充填する高抵抗体と、を具備することを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、低オン抵抗と高耐圧とを同時に実現させることができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の要部を示す上面図である。
【図１Ｂ】図１Ａの破線Ａ−Ａ´に沿った断面図である。
【図２Ａ】第１の実施形態の変形例に係る半導体装置の要部を示す上面図である。
【図２Ｂ】図２Ａの破線Ａ−Ａ´に沿った断面図である。
【図３Ａ】本発明の第２の実施形態に係る半導体装置の要部を示す上面図である。
【図３Ｂ】図３Ａの破線Ａ−Ａ´に沿った断面図である。
【図４Ａ】本発明の第３の実施形態に係る半導体装置の要部を示す上面図である。
【図４Ｂ】図４Ａの破線Ａ−Ａ´に沿った断面図である。
【図５】第３の実施形態の変形例に係る半導体装置の要部を示す断面図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施形態に係る半導体装置を、図面を参照して詳細に説明する。
【００１５】
（第１の実施形態）
図１Ａは、第１の実施形態に係る半導体装置の要部を示す上面図である。また、図１Ｂは、図１Ａの破線Ａ−Ａ´に沿った断面図である。なお、図１Ａ、図１Ｂに示す本実施形態の半導体装置は、ＦＥＴである。
【００１６】
図１Ｂに示すように、本実施形態に係るＦＥＴにおいて、表面にｎ型拡散層１１が形成されたＧａＮからなる半導体基板１２の表面上には、ドレイン電極１３及びソース電極１４が、互いに離間して形成されており、このドレイン電極１３とソース電極１４との間には、ゲート電極１５が形成されている。なお、ゲート電極１５は、図１Ｂに示すように半導体基板１２の表面上に、ゲート絶縁膜を介さずに形成されるが、ゲート絶縁膜を介して形成されてもよい。
【００１７】
図１Ａに示すように、上述のｎ型拡散層１１は、四方が素子分離層１６で囲まれている。このようなｎ型拡散層１１において、ゲート電極１５下のｎ型拡散層１１の表面にはｎ＋型拡散層１７からなるチャネル層が形成されている。また、ｎ型拡散層１２の表面から深さ方向に離間したゲート電極１５の下方からソース電極１４の下方に至る領域には、図１Ａに示すような深さ方向に一定の厚みを有する平面状のｐ型拡散層１８が形成されている。このｐ型拡散層１８の３辺は、それぞれが素子分離層１６に接しており、残りの１辺は、少なくともゲート電極１５の下方に配置されるように形成されている。さらに図１Ｂに示すように、ｐ型拡散層１８の上面の一部は、ｎ＋型拡散層１７の下面に接している。このようなｐ型拡散層１８により、ドレインソース間電流を、深さ方向に拡散することなくゲート電極１５直下のｎ＋型拡散層１７を通過させることができる。
【００１８】
このような本実施形態に係るＦＥＴにおいて、図１Ａ及び図１Ｂに示すように、ゲート電極１５とドレイン電極１３との間のｎ型拡散層１１にはトレンチ１９が形成されている。このトレンチ１９には、ＳｉＮ、ＧａＮ、ＡｌＧａＮ等の高抵抗体２０が埋め込まれている。
【００１９】
以上に示した本実施形態に係るＦＥＴにおいて、ゲート電極１５とドレイン電極１３との間のｎ型拡散層１１には、上述したように、トレンチ１９が形成されている。このトレンチ１９の内部には、ＳｉＮ、ＧａＮ、ＡｌＧａＮ等の高抵抗体２０が埋め込まれており、ｎ型拡散層１１に比べて高抵抗であるため、ドレインソース間を流れる電流、すなわち、ドレインソース間の電子の移動は、図１Ｂの矢印で示すように、トレンチ１９の側面及び底面の近傍を通って迂回するように流れる。従って、ゲート電極１５とドレイン電極１３との間の電子の移動距離を、トレンチ１９の深さに起因して実質的に長くすることができるため、耐圧を向上させることができる。
【００２０】
また、上述したように、電子は、トレンチ１９を迂回するように移動する。従って、ｎ型拡散層１１の表面から離れた位置にドレインソース間電流を流すことができる。従って、表面チャージトラップによってｎ型拡散層１１の表面に生じる電界の影響を低減することができるため、耐圧を向上させることができる。
【００２１】
さらに、ゲート電極１５とドレイン電極１３との間に生じるｎ型拡散層１１の表面に対して垂直方向の電界の方向を、トレンチ１９を迂回するような電流の流れにより、トレンチ１９の側面に対して垂直方向にすることができる。従って、ゲート電極１５のドレイン電極１３側端部に発生する電界集中を小さくすることができるため、耐圧を向上させることができる。
【００２２】
以上に説明したように、ｎ型拡散層１１において、ゲート電極１５とドレイン電極１３との間にトレンチ１９を設け、このトレンチ１９に高抵抗体２０であるＳｉＮ、ＧａＮ、ＡｌＧａＮ等を埋め込むことにより、装置の耐圧を向上させることができる。
【００２３】
また、上述したようにトレンチ１９の深さに起因して耐圧を向上させることができるため、チャネル層であるｎ型拡散層１１の不純物濃度を高濃度に設定することができる。従って、オン抵抗を低減することができる。すなわち、トレンチ１９の深さを所望の深さにすることによって、要求される高耐圧と低オン抵抗とを同時に実現することが可能となる。
【００２４】
また、実際にゲート電極１５とドレイン電極１３との距離を長くする必要がないため、要求される耐圧を得るために装置の占有面積を大きくする必要はなく、従来より占有面積が小さいＦＥＴを得ることができる。
【００２５】
なお、上述した第１の実施形態に係るＦＥＴは、例えば図２Ａ、図２Ｂに示すＦＥＴにおいても適用可能である。図２Ａは、第１の実施形態の変形例に係るＦＥＴの要部を示す上面図である。また、図２Ｂは、図２Ａの破線Ａ−Ａ´に沿った断面図である。
【００２６】
図２Ｂに示すように、変形例に係るＦＥＴにおいては、ＧａＮからなる半導体基板１２の表面に形成された図１Ｂに示すｎ型拡散層１１が、半導体基板１２の表面及び上述したトレンチ１９に沿って形成される点が、第１の実施形態に係るＦＥＴと異なっている。
【００２７】
このような変形例に係るＦＥＴによれば、ドレインソース間電流は、図中の矢印で示すように、半導体基板１２より低抵抗であるｎ型拡散層１１を流れる。このように、ｎ型拡散層１１によって電流が流れる箇所を規定しているため、第１の実施形態に係るＦＥＴのように、ｐ型拡散層１８を形成しなくてもよい。
【００２８】
以上に示した第１の実施形態の変形例に係るＦＥＴであっても、上述と同様に、低オン抵抗と高耐圧とを同時に実現することが可能なＦＥＴを提供することができる。
【００２９】
（第２の実施形態）
図３Ａは、第２の実施形態に係る半導体装置の要部を示す上面図である。また、図３Ｂは、図３Ａの破線Ａ−Ａ´に沿った断面図である。
【００３０】
図３Ｂに示すように、第２の実施形態に係る半導体装置は、ＧａＮからなる半導体基板１２上に、第１の実施形態で示した複数のＦＥＴ２１が、並列に配列形成されているものである。ＦＥＴ２１の配列は、任意の一つのＦＥＴ２１ａに着目すれば、その両端に隣接配置される２つのＦＥＴ２１ｂ、２１ｃは、ＦＥＴ２１ｂにおいては、ＦＥＴ２１ａと共通のソース電極１４を有し、ＦＥＴ２１ｃにおいては、ＦＥＴ２１ａと共通のドレイン電極１３を有するように配置されている。すなわち、ＦＥＴ２１ａと、その両端のＦＥＴ２１ｂ、２１ｃとは、互いに逆向きにドレインソース間電流が流れるように配置される。
【００３１】
以上のように配置された複数のＦＥＴ２１が有するそれぞれのドレイン電極１３は、ドレイン電極接続パッド２２に共通して接続されている。同様に、それぞれのソース電極１４は、ドレイン電極接続パッド２２に対してＦＥＴ２１の能動部を挟んで対向して形成されたソース電極接続パッド２３に共通して接続されている。さらに、それぞれのゲート電極１５は、ソース電極接続パッド２３とＦＥＴ２１の能動部との間に、ソース電極接続パッド２３と平行して形成されたゲート電極接続線路２４に共通して接続されている。このゲート電極接続線路２４は、この線路２４に対してソース電極接続パッド２３を挟んで対向して形成されたゲート電極接続パッド２５に、接続されている。
【００３２】
以上に示した第２の実施形態の半導体装置であっても、それぞれのＦＥＴ２１が上述した第１の実施形態のＦＥＴであるため、低オン抵抗と高耐圧とを同時に実現することが可能な半導体装置を提供することができる。
【００３３】
（第３の実施形態）
図４Ａは、第３の実施形態に係る半導体装置の要部を示す上面図である。また、図４Ｂは、図４Ａの破線Ａ−Ａ´に沿った断面図である。なお、図４Ａ、図４Ｂに示す本実施形態の半導体装置は、ＨＥＭＴである。
【００３４】
図４Ｂに示すように、本実施形態に係るＨＥＭＴにおいて、ＧａＮからなる半導体基板３１には、後述するドレイン電極３２とゲート電極３３との間に、トレンチ３４が形成されている。
【００３５】
このトレンチ３４の内部側壁の一部及び底部には、電子走行層であるｎ−ＧａＮ層３５がエピタキシャル成長により形成されている。このような内部表面にｎ−ＧａＮ層３５が形成されたトレンチ３４には、このトレンチ３４を埋め、さらに、少なくとも後述するｎ−ＡｌＧａＮ層３６の表面に露出するように、ＳｉＮ、ＧａＮ、ＡｌＧａＮ等の高抵抗体３７が埋め込まれている。
【００３６】
このようなトレンチ３４が形成された半導体基板３１の表面には、電子供給層であるｎ−ＡｌＧａＮ層３６が、同じくエピタキシャル成長により形成されている。このように形成された半導体基板３１とｎ−ＡｌＧａＮ層３６との界面近傍には、図中に点線で示すように、これらのヘテロ接合に誘起された高移動度の二次元電子ガスが発生する。そして、ソースゲート間は低抵抗、ゲートドレイン間は、内部が高抵抗体３７で埋められたトレンチ３４によって高抵抗になるように形成されている。
【００３７】
このようなｎ−ＡｌＧａＮ層３６の表面上の所定の箇所には、ドレイン電極３２及びソース電極３８が互いに離間して形成されており、このドレイン電極３２とソース電極３８との間には、ゲート電極３３が形成されている。このようなＨＥＭＴの側面は、素子分離層３９で覆われている。
【００３８】
以上に示したＨＥＭＴは、半導体基板３１とｎ−ＡｌＧａＮ層３６との界面近傍で発生した電子ガスの移動により、電流が流れるものである。このとき、ドレインソース間電流は、図４Ｂの矢印で示すように、半導体基板３１とｎ−ＡｌＧａＮ層３６との界面に沿って流れ、ゲートドレイン間においては、トレンチ３４内部の高抵抗体３７の側面及び底面の近傍に形成されたｎ−ＧａＮ層３５を通って迂回するように流れる。従って、ゲート電極３３とドレイン電極３２との間の電子の移動距離を、トレンチ３４の深さに起因して実質的に長くすることができるため、耐圧を向上させることができる。
【００３９】
また、上述したように、電子流は、トレンチ３４内部の高抵抗体３７を迂回するように移動する。従って、ｎ−ＡｌＧａＮ層３６の表面から離れた領域にドレインソース間電流を流すことができる。従って、表面チャージトラップの影響を低減することができるため、耐圧を向上させることができる。
【００４０】
さらに、このような電流の流れにより、ゲート電極３３のドレイン電極３２側端部に発生する電界集中を小さくすることができるため、耐圧を向上させることができる。
【００４１】
また、トレンチ３４の深さに起因して耐圧を向上させることができるため、ｎ−ＡｌＧａＮ層３６の不純物濃度を高濃度に設定することができる。従って、オン抵抗を低減することができる。すなわち、トレンチ３４の深さを所望の深さにすることによって、要求される高耐圧と低オン抵抗とを同時に実現することが可能となる。
【００４２】
また、実際にゲート電極３３とドレイン電極３２との距離を長くする必要がないため、要求される耐圧を得るために装置の占有面積を大きくする必要はなく、従来より占有面積が小さいＨＥＭＴを得ることができる。
【００４３】
なお、上述した第３の実施形態に係るＨＥＭＴは、例えば図５に示すＨＥＭＴにおいても適用可能である。第３の実施形態の変形例に係るＨＥＭＴを、図５に示す。なお、このＨＥＭＴの上面図においては、図４Ａと同様であるため省略する。図５は、図４Ａの破線Ａ−Ａ´に沿った断面図である。
【００４４】
図５に示すように、変形例に係るＨＥＭＴにおいて、トレンチ３４内部のｎ−ＧａＮ層３５は形成されず、図４Ｂに示したｎ−ＧａＮ層３５が形成された箇所にも、ｎ−ＡｌＧａＮ層３６が形成される点が、第３の実施形態に係るＨＥＭＴと異なっている。
【００４５】
このような変形例に係るＨＥＭＴであっても、上述と同様に、低オン抵抗と高耐圧とを同時に実現することが可能なＦＥＴを提供することができる。
【００４６】
以上に本発明の実施形態について説明した。しかし、実施形態は上述した実施形態に限定されるものではない。
【００４７】
例えば、上述した各実施形態において、半導体基板１２、３１は、ＧａＡｓであってもよい。この場合、トレンチ１９、３４には、ＳｉＮ、ＧａＡｓ、ＡｌＧａＡｓ等の高抵抗体２０、３７を埋め込むことにより、上述と同様の効果を得ることができる。
【００４８】
これ以外にも、例えば各層の導電型を反対の導電型にする等、本発明の趣旨を逸脱しない範囲で自由に変形してもよい。
【符号の説明】
【００４９】
１１・・・ｎ型拡散層
１２、３１・・・半導体基板
１３、３２・・・ドレイン電極
１４、３８・・・ソース電極
１５、３３・・・ゲート電極
１６、３９・・・素子分離層
１７・・・ｎ＋型拡散層
１８・・・ｐ型拡散層
１９、３４・・・トレンチ
２０、３７・・・高抵抗体
２１、２１ａ、２１ｂ、２１ｃ・・・ＦＥＴ
２２・・・ドレイン電極接続パッド
２３・・・ソース電極接続パッド
２４・・・ゲート電極接続線路
２５・・・ゲート電極接続パッド
３５・・・ｎ−ＧａＮ層
３６・・・ｎ−ＡｌＧａＮ層
【図１Ａ】
2010192518.tif 000003
【図１Ｂ】
2010192518.tif 000004
【図２Ａ】
2010192518.tif 000005
【図２Ｂ】
2010192518.tif 000006
【図３Ａ】
2010192518.tif 000007
【図３Ｂ】
2010192518.tif 000008
【図４Ａ】
2010192518.tif 000009
【図４Ｂ】
2010192518.tif 000010
【図５】
2010192518.tif 000011