(57)【要約】【課題】動作マージンが小さく動作不安定な差動入力回路を検出する。【解決手段】本発明によるテスト回路は、差動入力回路１０の入出力特性をテストするテストモード時、差動入力回路１０に入力される反転入力信号ＩＮＢと非反転入力信号ＩＮＴの少なくとも一方の信号レベルを変動させて、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの信号レベルの差を通常動作時よりも小さくする。【選択図】図１１
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【特許請求の範囲】
【請求項１】
差動入力回路の入出力特性をテストするテストモード時、前記差動入力回路に入力される反転入力信号と非反転入力信号の少なくとも一方の信号レベルを変動させて、前記反転入力信号と前記非反転入力信号の信号レベルの差を通常動作時よりも小さくする
テスト回路。
【請求項２】
請求項１に記載のテスト回路において、
前記テストモード時、前記反転入力信号と前記非反転入力信号のうち、ハイレベル側の信号レベルを引き下げるプルダウン回路を備える
テスト回路。
【請求項３】
請求項１又は２に記載のテスト回路において、
前記テストモード時、前記反転入力信号と前記非反転入力信号のうち、低レベル側の信号レベルを引き上げるプルアップ回路を備える
テスト回路。
【請求項４】
請求項１に記載のテスト回路において、
前記反転入力信号が入力される第１信号線と前記非反転入力信号が入力される第２信号線との接続を制御するスイッチ回路を備え、
前記テストモード時、前記スイッチ回路は、前記第１信号線と前記第２信号線とを抵抗を介して電気的に接続する
テスト回路。
【請求項５】
請求項１に記載のテスト回路において、
前記テストモード時、前記反転入力信号及び前記非反転入力信号の電流値を、通常動作時よりも小さくする電流制御回路を備える
テスト回路。
【請求項６】
請求項５に記載のテスト回路において、
互いに異なる第１電圧と第２電圧を供給するレベル生成回路と、
テスト信号を出力するテスト信号生成回路と、
を更に具備し、
前記電流制御回路は、
前記反転入力信号及び前記非反転入力信号が入力される信号線対と２つの負荷回路との間に接続されたトランジスタ対と、
前記テスト信号に応じて前記第１電圧と前記第２電圧の一方を選択して前記トランジスタ対のゲートに入力する
テスト回路。
【請求項７】
請求項１から６のいずれか１項に記載のテスト回路において、
前記差動入力回路は、電圧比較回路であり、
前記テストモード時、前記反転入力信号と前記非反転入力信号の入力差電圧を通常動作時よりも小さくする
テスト回路。
【請求項８】
請求項１から６のいずれか１項に記載のテスト回路において、
前記差動入力回路は、電流比較回路であり、
前記テストモード時、前記反転入力信号と前記非反転入力信号の入力差電流を通常動作時よりも小さくする
テスト回路。
【請求項９】
通常動作モードから差動入力回路の入出力特性をテストするテストモードに切り換えるステップと、
前記テストモード時、前記差動入力回路に入力される反転入力信号と非反転入力信号の少なくとも一方の信号レベルを変動させて、前記反転入力信号と前記非反転入力信号の信号レベルの差を通常動作時よりも小さくするステップと、
前記差動入力回路の出力信号と期待値とを比較するステップと、
を具備する
テスト方法。
【請求項１０】
請求項９に記載のテスト方法において、
前記信号レベルの差を小さくするステップは、
前記反転入力信号と前記非反転入力信号のうち、ハイレベル側の信号レベルを引き下げるステップを備える
テスト方法。
【請求項１１】
請求項９又は１０に記載のテスト方法において、
前記信号レベルの差を小さくするステップは、
前記反転入力信号と前記非反転入力信号のうち、低レベル側の信号レベルを引き上げるステップを備える
テスト方法。
【請求項１２】
請求項９に記載のテスト方法において、
前記信号レベルの差を小さくするステップは、
前記反転入力信号が入力される第１信号線と前記非反転入力信号が入力される第２信号線とを抵抗を介して電気的に接続するステップを備える
テスト方法。
【請求項１３】
請求項９に記載のテスト方法において、
前記信号レベルの差を小さくするステップは、
前記反転入力信号及び前記非反転入力信号の電流値を、通常動作時よりも小さくするステップを備える
テスト方法。
【請求項１４】
請求項９から１３のいずれか１項に記載のテスト方法において、
前記差動入力回路は、電圧比較回路であり、
前記信号レベルの差を小さくするステップは、
前記反転入力信号と前記非反転入力信号の入力差電圧を通常動作時よりも小さくするステップを備える
テスト方法。
【請求項１５】
請求項９から１３のいずれか１項に記載のテスト方法において、
前記差動入力回路は、電流比較回路であり、
前記信号レベルの差を小さくするステップは、
前記反転入力信号と前記非反転入力信号の入力差電流を通常動作時よりも小さくするステップを備える
テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力回路のテスト回路、及び差動入力回路のテスト方法に関する。
【背景技術】
【０００２】
半導体装置における動作の高速化や安定化（動作マージン確保）の実現のため、２つの入力電圧の差（入力差電圧）、又は２つの入力電流の差（入力差電流）で出力が決まる差動入力回路１０が利用される。図１は、差動入力回路１０のシンボルを示す図である。差動入力回路１０は、相互に相補な関係（逆相）の非反転入力信号ＩＮＴと反転入力信号ＩＮＢの電位差又は電流差に応じた出力信号ＯＵＴを出力する。以下では、非反転入力信号ＩＮＴと反転入力信号ＩＮＢを総称する場合、差動入力信号ＩＮＴ、ＩＮＢと称す。
【０００３】
図２及び図３は、差動入力回路１０の一例を示す回路構成図である。図２には、入力差電圧に応じた出力信号ＯＵＴを出力する電圧比較回路１１、図３には、入力差電流に応じた出力信号ＯＵＴを出力する電流比較回路１２の一例が示される。
【０００４】
図２を参照して、電圧比較回路１１は、Ｎチャネル入力段を有する一般的な差動増幅回路である。詳細には、電圧比較回路１１は、入力段を形成するＮチャネル型ＭＯＳトランジスタＮ１及びＮ２、能動負荷を形成するＰチャネル型ＭＯＳトランジスタＰ１及びＰ９、電流源を形成するＮチャネルＭＯＳトランジスタＮ３を備える。以下、Ｐチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタをそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタと称す。ＮＭＯＳトランジスタＮ３は、ゲートに供給されるバイアス電圧Ｖｂに応じた電流をＮＭＯＳトランジスタＮ１、Ｎ２のソースに供給する。差動入力信号ＩＮＴ、ＩＮＢは、ＮＭＯＳトランジスタＮ１、Ｎ２のゲートに入力される。出力信号ＯＵＴは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２とが共通接続するドレインから出力される。
【０００５】
図３を参照して、電流比較回路１２は、入力信号ＩＮＴが入力される第１カレントミラーを形成するＰＭＯＳトランジスタＰ３、Ｐ４と、ドレインがＰＭＯＳトランジスタＰ４のドレインに接続されるＮＭＯＳトランジスタＮ４と、入力信号ＩＮＢが入力される第２カレントミラーを形成するＰＭＯＳトランジスタＰ５、Ｐ６と、ドレインがＰＭＯＳトランジスタＰ５のドレインに接続されるＮＭＯＳトランジスタＮ５とを備える。非反転入力信号ＩＮＴはＰＭＯＳトランジスタＰ３に入力され、反転入力信号ＩＮＢはＰＭＯＳトランジスタＰ６に入力される。出力信号ＯＵＴは、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とが共通接続するドレインから出力される。
【０００６】
図４から図６を参照して、差動入力回路１０の入出力特性について説明する。図４は、正常な電圧比較回路１１に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の入出力特性を示す図である。図５は、電圧比較回路１１における入力電圧オフセットを考慮した入出力特性を示す図である。図６は、電流比較回路１２における入力電流オフセットを考慮した入出力特性を示す図である。
【０００７】
図４及び図５を参照して、正常な信号レベルの差動入力信号ＩＮＴ、ＩＮＢが入力した時の電圧比較回路１１の入出力特性を説明する。以下では、非反転入力信号ＩＮＴと反転入力信号ＩＮＢとの電圧差の絶対値を入力差電圧Ｖｄ１として説明する。図４を参照して、電圧比較回路１１は、非反転入力信号ＩＮＴの電圧レベルが反転入力信号ＩＮＢより高く、入力差電圧がＶｄ１のとき（時刻Ｔ１〜Ｔ２）、ハイレベルの出力信号ＯＵＴを出力する。又、電圧比較回路１１は、反転入力信号ＩＮＴの電圧レベルが反転入力信号ＩＮＢより低く、入力差電圧がＶｄ１のとき（時刻Ｔ１以前及び時刻Ｔ２以降）、ローレベルの出力信号ＯＵＴを出力する。
【０００８】
通常、差動入力回路１０は、素子ばらつき等による入力オフセットが生じることがある。例えば、電圧比較回路１１では、図５に示すように±Ｖｏｆｆの範囲の入力電圧オフセットＶｏｆｆが発生する。入力電圧オフセットの絶対値をＶｏｆｆとすると、電圧比較回路１１における実効入力差電圧は、入力差電圧Ｖｄ１から入力電圧オフセットＶｏｆｆを減じた値（Ｖｄ１−Ｖｏｆｆ）となる。このため、入力電圧オフセットＶｏｆｆが生じた電圧比較回路１１は、実効入力差電圧（Ｖｄ１−Ｖｏｆｆ）に応じて出力信号ＯＵＴの信号レベル（電圧）を決定する。
【０００９】
詳細には、電圧比較回路１１は、非反転入力信号ＩＮＴの電圧レベルが反転入力信号ＩＮＢより高く、実効入力差電圧がＶｄ１−Ｖｏｆｆのとき、ハイレベルの出力信号ＯＵＴを出力し、反転入力信号ＩＮＴの電圧レベルが反転入力信号ＩＮＢより低く、実効入力差電圧がＶｄ１−Ｖｏｆｆのとき、ローレベルの出力信号ＯＵＴを出力する。
【００１０】
電流比較回路１２も同様に、素子ばらつき等によって、図６に示すような±Ｉｏｆｆの入力電流オフセットＩｏｆｆが発生する。この場合、電流比較回路１２における実効入力差電圧は、入力差電流Ｉｄ１から入力電流オフセットＩｏｆｆを減じた値（Ｉｄ１−Ｉｏｆｆ）となる。ただし、非反転入力信号ＩＮＴと反転入力信号ＩＮＢとの電流差（ＩＮＴ−ＩＮＢ）の絶対値を入力差電流Ｉｄ１、入力電流オフセットの絶対値をＩｏｆｆとする。電流比較回路１２は、非反転入力信号ＩＮＴの電流レベルが反転入力信号ＩＮＢより高く、実効入力差電流がＩｄ１−Ｉｏｆｆのとき、ハイレベルの出力信号ＯＵＴを出力し、反転入力信号ＩＮＴの電流レベルが反転入力信号ＩＮＢより低く、実効入力差電流がＩｄ１−Ｉｏｆｆのとき、ローレベルの出力信号ＯＵＴを出力する。
【００１１】
以上のような差動入力回路は、例えば、特開平１−２６３９９７に記載されているように、メモリに接続されたビット線対を駆動するアンプとして好適に利用される（特許文献１参照）。特許文献１に記載の差動アンプでは、差動入力の一方が非書き込み状態のメモリセルによってプルアップされ、差動入力の他方からデータが読み出される。このように、差動入力の一方がプルアップされているため、ベリファイ時におけるデータの電位に対する大小比較の判定基準は厳しいものとなる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１−２６３９９７
【発明の概要】
【発明が解決しようとする課題】
【００１３】
入力電圧オフセットＶｏｆｆが発生した場合、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１が正常な値であっても、実効入力差電圧はＶｄ１−Ｖｏｆｆに低下するため、電圧比較回路１１の動作マージンが小さくなり不安定となる。詳細には、実効入力差電圧が正の場合（Ｖｄ１−Ｖｏｆｆ＞０）、出力信号ＯＵＴの信号レベルを決定する実効的な差動入力信号の信号レベルは反転しない。この場合、出力信号ＯＵＴは、入力電圧オフセットＶｏｆｆがない時と同じ信号レベルを示す。一方、実効入力差電圧が負の場合（Ｖｄ１−Ｖｏｆｆ＜０）、出力信号ＯＵＴの信号レベルを決定する実効的な差動入力信号の信号レベルは反転する。この場合、出力信号ＯＵＴは、入力電圧オフセットＶｏｆｆがない時の信号レベルを反転したレベルに遷移する。例えば、入力された差動入力信号ＩＮＴ、ＩＮＢに応じてハイレベルの出力信号ＯＵＴが出力されるはずが、入力電圧オフセットＶｏｆｆが入力差電圧Ｖｄ１電圧比較回路１１は、反転したローレベルの出力信号ＯＵＴを出力してしまう。
【００１４】
又、差動入力信号ＩＮＴ、ＩＮＢに対してノイズ等の擾乱がない場合、電圧比較回路１１は、図４に示すような入出力特性を示すが、ノイズ等の擾乱がある場合、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧は、図７に示すようにＶｄ１−Ｖｎ（Ｖｎはノイズの電圧の絶対値）となる。このとき、入力電圧オフセットＶｏｆｆを考慮した実効入力差電圧は、Ｖｄ１−Ｖｎ−Ｖｏｆｆとなる。
【００１５】
図７から図１０を参照して、差動入力回路１０にノイズ等が混入した場合の入出力特性について説明する。ここでは、差動入力回路１０として電圧比較回路１１を一例に説明する。図７は、許容できる大きさのノイズが混入しても期待値を出力する正常な差動入力回路１０の入出力特性を示す図である。図８は、許容できる大きさのノイズが混入すると期待値と異なる信号を出力する差動入力回路１０の入出力特性を示す図である。
【００１６】
図７及び図８に示すように、ハイレベルの出力信号ＯＵＴが出力される期間（時刻Ｔ１〜Ｔ２）において、ノイズが反転入力信号ＩＮＢに入力した場合、ノイズの発生箇所における入力差電圧はＶｄ１−Ｖｎとなる。このとき実効入力差電圧はＶｄ１−Ｖｎ−Ｖｏｆｆとなる。入力電圧オフセットＶｏｆｆが生じていない場合、あるいは、図７に示すように入力電圧オフセットＶｏｆｆがＶｄ−Ｖｎより小さい場合、Ｖｄ１−Ｖｎ−Ｖｏｆｆ＞０となるため、出力信号ＯＵＴは正常な値（ここではハイレベル）を維持する。
【００１７】
一方、図８を参照して、ノイズの大きさが上述と同じ大きさ（Ｖｎ）であっても、入力電圧オフセットＶｏｆｆがＶｄ１−Ｖｎより大きい場合、実効入力差電圧は０を下回ってしまう。すなわち、Ｖｄ１−Ｖｎ−Ｖｏｆｆ＜０となり、出力信号ＯＵＴの信号レベル（ハイレベル）はローレベルに反転してしまう。このように、入力オフセットが発生した差動入力回路１０は、動作マージンが小さくノイズに弱い不安定な回路となる。
【００１８】
又、差動入力信号ＩＮＴ、ＩＮＢを生成する回路の故障等により、入力差電圧Ｖｄ１が小さくなることがある。図９は、許容範囲内の異常値を示す差動入力信号が入力した時の正常な差動入力回路の入出力特性を示す図である。図９を参照して、入力電圧オフセットＶｏｆｆが生じた電圧比較回路１１の実効入力差電圧Ｖｄ１−Ｖｏｆｆは更に小さくなる。このため、正常な差動入力信号ＩＮＴ、ＩＮＢが入力されているときに比べて、更に動作不安定な状態となる。しかし、Ｖｄ１−Ｖｏｆｆ＞０である場合、正常な値（ここではハイレベル）の出力信号ＯＵＴが出力される。
【００１９】
一方、図１０に示すように、入力差電圧Ｖｄ１が小さい場合、ノイズの電圧Ｖｎが入力差電圧Ｖｄ１を越える場合がある。図１０は、許容範囲内の異常値を示す差動入力信号が入力した時に期待値と異なる信号を出力する差動入力回路の入出力特性を示す図である。図１０を参照して、例えば反転信号ＩＮＢにノイズが混入すると、実効差電圧Ｖｄ１−Ｖｎは０以下となる。すなわち、非反転信号ＩＮＴと反転信号ＩＮＢの電圧レベルが逆転し、出力信号ＯＵＴがハイレベルからローレベルに反転してしまう。このように、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１が小さい場合、差動入力回路１０は、動作マージンが小さくノイズに弱い不安定な回路となる。
【００２０】
差動入力回路１０に対する入出力特性テストは、ノイズの無い環境で行なわれる。このため、入力オフセットが生じた差動入力回路のテストを行なっても、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１が入力電圧オフセットＶｏｆｆよりも大きい場合、当該差動入力回路は不良回路として検出されることはない。しかしながら、実際の動作環境においては、ノイズによる擾乱や差動入力信号の変動等が発生するため、動作マージンが小さい回路は誤動作を起こすことが多い。このため、入力オフセットによって動作マージンが小さく誤動作し易い差動入力回路を検出可能なテスト回路及びテスト方法が望まれている。
【課題を解決するための手段】
【００２１】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２２】
本発明によるテスト回路は、差動入力回路１０の入出力特性をテストするテストモード時、差動入力回路１０に入力される反転入力信号ＩＮＢと非反転入力信号ＩＮＴの少なくとも一方の信号レベルを変動させて、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの信号レベルの差を通常動作時よりも小さくする。
【００２３】
又、本発明によるテスト方法は、通常動作モードから差動入力回路（１０）の入出力特性をテストするテストモードに切り換えるステップと、テストモード時、差動入力回路（１０）に入力される反転入力信号（ＩＮＢ）と非反転入力信号（ＩＮＴ）の少なくとも一方の信号レベルを変動させて、反転入力信号（ＩＮＢ）と非反転入力信号（ＩＮＴ）の信号レベルの差を通常動作時よりも小さくするステップと、差動入力回路（１０）の出力信号と期待値とを比較するステップとを具備する。
【００２４】
以上のように、本発明によるテスト回路及びテスト方法では、テストモード時、差動入力回路（１０）に入力される差動入力信号の入力差（入力差電圧又は入力差電流）を、差動入力回路（１０）が通常動作するときの入力差より小さくしている。これにより差動入力回路（１０）の受信マージンを通常時より小さくして入出力特性をテストできる。例えば、テスト時の入力差（Ｖｄ２〜Ｖｄ５）を、検出したい入力オフセットの大きさに応じて設定することで、当該入力差（Ｖｄ２〜Ｖｄ５）以上の入力オフセットが生じた差動入力回路の出力が期待値と異なる値を示す。これにより、通常動作時における入力差より小さいが、動作環境によっては出力に影響を及ぼす入力オフセットが生じている差動入力回路（１０）を検出することが可能となる。
【発明の効果】
【００２５】
本発明によれば、動作マージンが小さく動作不安定な差動入力回路を検出することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、差動入力回路１０のシンボルを示す図である。
【図２】図２は、一般的な電圧比較回路の構成を示す図である。
【図３】図３は、一般的な電流比較回路の構成を示す図である。
【図４】図４は、正常な電圧比較回路に正常な差動入力信号が入力した時の入出力特性を示す図である。
【図５】図５は、電圧比較回路における入力電圧オフセットを考慮した入出力特性を示す図である。
【図６】図６は、電流比較回路における入力電流オフセットを考慮した入出力特性を示す図である。
【図７】図７は、許容できる大きさのノイズが混入しても期待値を出力する正常な差動入力回路の入出力特性を示す図である。
【図８】図８は、許容できる大きさのノイズが混入すると期待値と異なる信号を出力する差動入力回路の入出力特性を示す図である。
【図９】図９は、許容範囲内の異常値を示す差動入力信号が入力した時の正常な差動入力回路の入出力特性を示す図である。
【図１０】図１０は、許容範囲内の異常値を示す差動入力信号が入力した時に期待値と異なる信号を出力する差動入力回路の入出力特性を示す図である。
【図１１】図１１は、第１の実施の形態におけるテスト回路の構成を示す図である。
【図１２】図１２（ａ）は、本発明に係るプルダウンＢ回路の構成の一例を示す図である。図１２（ｂ）は、本発明に係るプルダウンＴ回路の構成の一例を示す図である。
【図１３】図１３は、第１の実施の形態において、通常モード時、及びテストモード時における差動入力信号の信号レベルを示すタイミングチャートである。
【図１４】図１４は、正常な差動入力回路に正常な差動入力信号が入力した時の第１の実施の形態におけるテスト結果を示す図である。
【図１５】図１５は、入力電圧オフセットが生じた差動入力回路に正常な差動入力信号が入力した時の第１の実施の形態におけるテスト結果を示す図である。
【図１６】図１６は、差動入力回路に異常な入力差電圧の差動入力信号が入力した時の第１の実施の形態におけるテスト結果を示す図である。
【図１７】図１７は、第２の実施の形態におけるテスト回路の構成を示す図である。
【図１８】図１８（ａ）は、本発明に係るプルアップＢ回路の構成の一例を示す図である。図１８（ｂ）は、本発明に係るプルアップＴ回路の構成の一例を示す図である。
【図１９】図１９は、第２の実施の形態において、通常モード時、及びテストモード時における差動入力信号の信号レベルを示すタイミングチャートである。
【図２０】図２０は、正常な差動入力回路に正常な差動入力信号が入力した時の第２の実施の形態におけるテスト結果を示す図である。
【図２１】図２１は、入力電圧オフセットが生じた差動入力回路に正常な差動入力信号が入力した時の第２の実施の形態におけるテスト結果を示す図である。
【図２２】図２２は、差動入力回路に異常な入力差電圧の差動入力信号が入力した時の第２の実施の形態におけるテスト結果を示す図である。
【図２３】図２３は、第３の実施の形態におけるテスト回路の構成を示す図である。
【図２４】図２４（ａ）は、本発明に係るプルダウンＢ回路の構成の一例を示す図である。図２４（ｂ）は、本発明に係るプルアップＢ回路の構成の一例を示す図である。
【図２５】図２５は、第３の実施の形態において、通常モード時、及びテストモード時における差動入力信号の信号レベルを示すタイミングチャートである。
【図２６】図２６は、第４の実施の形態におけるテスト回路の構成を示す図である。
【図２７】図２７（ａ）は、本発明に係るスイッチ回路の構成の一例を示す図である。図２７（ｂ）は、本発明に係るスイッチ回路の構成の他の一例を示す図である。
【図２８】図２８は、第４の実施の形態において、通常モード時、及びテストモード時における差動入力信号の信号レベルを示すタイミングチャートである。
【図２９】図２９は、入力電圧オフセットが生じた差動入力回路に正常な差動入力信号が入力した時の第４の実施の形態におけるテスト結果を示す図である。
【図３０】図３０は、第５の実施の形態におけるテスト回路の構成を示す図である。
【図３１】図３１は、電流制御回路の実施の形態における構成を示す図である。
【図３２】図３２は、第５の実施の形態において、通常モード時、及びテストモード時における差動入力信号の信号レベルを示すタイミングチャートである。
【図３３】図３３は、正常な電流比較回路に正常な差動入力信号が入力した時の入出力特性を示す図である。
【図３４】図３４は、入力電流オフセットが生じた差動入力回路に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第５の実施の形態におけるテスト結果を示す図である。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２８】
１．第１の実施の形態
図１１から図１６を参照して、本発明による差動入力回路１０に対する入出力特性テスト及びテスト回路の第１の実施の形態を説明する。
【００２９】
（構成）
先ず図１１及び図１２（ａ）、（ｂ）を参照して、第１の実施の形態におけるテスト回路の構成を説明する。図１１は、第１の実施の形態におけるテスト回路の構成を示す図である。第１の実施の形態におけるテスト回路１００は、差動入力回路１０に接続され、テスト信号生成回路２０、プルダウンＢ回路３１（ＰＤＢ）、プルダウンＴ回路３２（ＰＤＴ）を備える。テスト信号生成回路２０は、差動入力回路１０が搭載されるチップの外部に設けられても良い。この場合、テスト信号生成回路２０は、テスト用の端子を介してテスト信号ＴＥＳＴ＿Ｂ、ＴＥＳＴ＿ＴをプルダウンＢ回路３１及びプルダウンＴ回路３２に入力する。又、プルダウンＢ回路３１（ＰＤＢ）、プルダウンＴ回路３２（ＰＤＴ）は、差動入力回路１０が搭載されるチップ内に設けられることが好ましいが、外部に設けられても良い。
【００３０】
差動入力回路１０は、相互に相補な関係（逆相）の非反転入力信号ＩＮＴと反転入力信号ＩＮＢの信号レベルの差（電圧差又は電流差）に応じた信号レベルの出力信号ＯＵＴを出力する。以下では、非反転入力信号ＩＮＴと反転入力信号ＩＮＢを総称する場合、差動入力信号ＩＮＴ、ＩＮＢと称す。又、それぞれの電圧差を入力差電圧、電流差を入力差電流と称す。差動入力回路１０は、図２に示す電圧比較回路１１や図３に示す電流比較回路１２に例示される。例えば、差動入力回路１０は、メモリに接続されたビット線対を駆動するアンプとして好適に利用される。
【００３１】
プルダウンＢ回路３１は、反転入力信号ＩＮＢが供給される入力端子に接続され、テスト信号生成回路２０からのテスト信号ＴＥＳＴ＿Ｂに応じて、反転入力信号ＩＮＢの信号レベルを変更する。プルダウンＴ回路３２は、非反転入力信号ＩＮＴが供給される入力端子に接続され、テスト信号生成回路２０からのテスト信号ＴＥＳＴ＿Ｔに応じて、非反転入力信号ＩＮＴの信号レベルを変更する。
【００３２】
図１２（ａ）、（ｂ）を参照して、プルダウンＢ回路３１、プルダウンＴ回路３２の構成の一例を説明する。図１２（ａ）は、本発明に係るプルダウンＢ回路３１の構成の一例を示す図である。図１２（ｂ）は、本発明に係るプルダウンＴ回路３２の構成の一例を示す図である。
【００３３】
図１２（ａ）を参照して、プルダウンＢ回路３１は、ソースが抵抗Ｒ１１を介してＧＮＤに接続され、ドレインが反転入力信号ＩＮＢに接続され、ゲートにテスト信号ＴＥＳＴ＿Ｂが供給されるＮＭＯＳトランジスタＮ１１を備える。図１２（ｂ）を参照して、プルダウンＴ回路３２は、ソースが抵抗Ｒ１２を介してＧＮＤに接続され、ドレインが非反転入力信号ＩＮＴに接続され、ゲートにテスト信号ＴＥＳＴ＿Ｔが供給されるＮＭＯＳトランジスタＮ１２を備える。
【００３４】
本実施の形態におけるテスト回路１００は、プルダウンＢ回路３１及びプルダウンＴ回路３２によって、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの一方の電圧レベルを所定の値（ここではＶｄｗ）引き下げることで、差動入力回路１０の動作マージンを意図的に小さくしている。これにより、従来では不良回路として検出できなかった動作マージンの小さな差動入力回路を検出することが可能となる。
【００３５】
（動作）
図１３から図１６を参照して、第１の実施の形態における差動入力回路に対する入出力特性テストの動作の詳細を説明する。図１３は、第１の実施の形態において、通常モード時、及びテストモード時における差動入力信号ＩＮＴ、ＩＮＢの信号レベルを示すタイミングチャートである。
【００３６】
図１３を参照して、通常モード時（ここでは時刻Ｔ１〜Ｔ３）、テスト信号生成回路２０は、共にローレベルのテスト信号ＴＥＳＴ＿Ｂ、ＴＥＳＴ＿Ｔを出力する。ＮＭＯＳトランジスタＮ１１、Ｎ１２は、ローレベルのテスト信号ＴＥＳＴ＿Ｂ、ＴＥＳＴ＿Ｔに応じてオフ状態となるため、差動入力信号ＩＮＴ、ＩＮＢの信号レベルは変更されずに差動入力回路１０に入力される。これにより、差動入力回路１０は、通常動作を行なう。ここで、通常動作モードにおける差動入力信号ＩＮＴ、ＩＮＢのハイレベルの電圧（信号レベル）をＶＨ、ローレベルの電圧（信号レベル）をＶＬとすると、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１は、最大ＶＨ−ＶＬとなる。ただし、非反転入力信号ＩＮＴと反転入力信号ＩＮＢとの電圧差の絶対値を入力差電圧Ｖｄ１とする。
【００３７】
次に、テストモード時（ここでは時刻Ｔ３〜Ｔ７）の動作を説明する。本実施の形態では反転入力信号ＩＮＢと非反転入力信号ＩＮＴのどちらか一方の信号レベルが制御される。本一例では、時刻Ｔ３〜Ｔ５の間において反転入力信号ＩＮＢの信号レベルが制御され、時刻Ｔ５〜Ｔ７の間において非反転入力信号ＩＮＴの信号レベルが制御される。
【００３８】
時刻Ｔ３〜Ｔ５の間、テスト信号生成回路２０は、ハイレベルのテスト信号ＴＥＳＴ＿Ｂ、ローレベルのＴＥＳＴ＿Ｔを出力する。ハイレベルのテスト信号ＴＥＳＴ＿Ｂに応じてＮＭＯＳトランジスタＮ１１はオンとなるため、プルダウンＢ回路３１は、抵抗Ｒ１１で決定する電圧Ｖｄｗだけ反転入力信号ＩＮＢの信号レベル（電圧）を引き下げる。これにより、反転入力信号ＩＮＢのハイレベルの電圧はＶＨからＶｄｗだけ引き下がり（時刻Ｔ３〜Ｔ４）、ローレベルの電圧はＶＬからＶｄｗだけ引き下がる（時刻Ｔ４〜Ｔ５）。一方、ローレベルのテスト信号ＴＥＳＴ＿Ｔに応じてＮＭＯＳトランジスタＮ１２はオフとなるため、非反転入力信号ＩＮＴの信号レベル（電圧）は通常モードと同じ信号レベルとなる。
【００３９】
以上のことから、時刻Ｔ３〜Ｔ４の間における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ２（絶対値）は、通常モードにおける入力差電圧Ｖｄ１よりＶｄｗだけ小さくなる。
【００４０】
同様に、時刻Ｔ５〜Ｔ７の間、テスト信号生成回路２０は、ローレベルのテスト信号ＴＥＳＴ＿Ｂ、ハイレベルのＴＥＳＴ＿Ｔを出力する。ローレベルのテスト信号ＴＥＳＴ＿Ｂに応じてＮＭＯＳトランジスタＮ１１はオフとなるため、反転入力信号ＩＮＢの信号レベル（電圧）は通常モードと同じ信号レベルとなる。一方、ハイレベルのテスト信号ＴＥＳＴ＿Ｔに応じてＮＭＯＳトランジスタＮ１２はオンとなるため、プルダウンＴ回路３２は、抵抗Ｒ１２で決定する電圧Ｖｄｗだけ非反転入力信号ＩＮＴの信号レベル（電圧）を引き下げる。これにより、非反転入力信号ＩＮＴのハイレベルの電圧はＶＨからＶｄｗだけ引き下がり（時刻Ｔ５〜Ｔ６）、ローレベルの電圧はＶＬからＶｄｗだけ引き下がる（時刻Ｔ６〜Ｔ７）。
【００４１】
以上のことから、時刻Ｔ５〜Ｔ６の間における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ２は、通常モードにおける入力差電圧Ｖｄ１よりＶｄｗだけ小さくなる。
【００４２】
本実施の形態では、テスト時における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を、通常動作時における入力差電圧Ｖｄ１より電圧Ｖｄｗだけ小さいＶｄ２とすることで、動作マージンを強制的に小さくしている。これにより、動作マージンが小さい差動入力回路を不良回路として検出できる。
【００４３】
図１４及び図１５を参照して、差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第１の実施の形態におけるテスト結果（入出力特性）を説明する。ここでは一例として、反転入力信号ＩＮＢの信号レベルを変化させてテストが行われるときの動作を説明する。すなわち、本テストモードでは、ハイレベルのテスト信号ＴＥＳＴ＿Ｂとローレベルのテスト信号ＴＥＳＴ＿Ｔが入力される。
【００４４】
図１４は、正常な差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第１の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図４と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図４と同じ出力信号ＯＵＴが期待値として出力される。
【００４５】
図１４を参照して、テストモード時、プルダウンＢ回路３１によって反転入力信号ＩＮＢの信号レベルは、電圧Ｖｄｗだけ低下する。正常な差動入力回路１０は、入力電圧オフセットＶｏｆｆが無い、又は入力電圧オフセットＶｏｆｆが非常に小さい。このため、反転入力信号ＩＮＢがハイレベルＶＨから電圧Ｖｄｗだけ低下した期間（時刻Ｔ１以前及び時刻Ｔ２以降）における実効入力差電圧はＶｄ２となり、反転入力信号ＩＮＢがローレベルＶＬから電圧Ｖｄｗだけ低下した期間（時刻Ｔ１〜Ｔ２）における実効入力差電圧はＶｄ１＋Ｖｄｗとなる。ここで、Ｖｄ１＞Ｖｄ２＞０であるため、差動入力信号ＩＮＴ、ＩＮＢの実効入力差電圧は、全ての期間において０より大きくなる。従って、正常な差動入力回路１０の場合、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの信号レベルの反転は起こらず、出力ＯＵＴの信号レベルは、通常動作における期待値を維持する。
【００４６】
図１５は、入力電圧オフセットが生じた差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第１の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図４と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図４と同じ出力信号ＯＵＴが期待値として出力される。
【００４７】
図１５を参照して、テストモード時、プルダウンＢ回路３１によって反転入力信号ＩＮＢの信号レベルは、電圧Ｖｄｗだけ低下する。入力電圧オフセットＶｏｆｆが生じた差動入力回路１０の場合、反転入力信号ＩＮＢがハイレベルＶＨから電圧Ｖｄｗだけ低下した期間（時刻Ｔ１以前及び時刻Ｔ２以降）における実効入力差電圧はＶｄ２−Ｖｏｆｆとなり、反転入力信号ＩＮＢがローレベルＶＬから電圧Ｖｄｗだけ低下した期間（時刻Ｔ１〜Ｔ２）における実効入力差電圧はＶｄ１＋Ｖｄｗ−Ｖｏｆｆとなる。ここで、入力電圧オフセットが、入力差電圧Ｖｄ２より大きい場合（Ｖｄ２−Ｖｏｆｆ＜０）、実効的な反転入力信号と非反転入力信号の信号レベルは反転する。この場合、図１５に示すように、時刻Ｔ１以前及び時刻Ｔ２以降における出力信号ＯＵＴの信号レベルは、期待値であるローレベルからハイレベルに反転してしまう。本発明によれば、このように、所望の信号レベル（期待値）の出力信号ＯＵＴが得られない差動入力回路１０を、不良回路（動作が不安定な回路）として検出することができる。
【００４８】
本発明では、プルダウンＢ回路３１及びプルダウンＴ回路３２によって、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を、通常動作時における入力差電圧Ｖｄ１よりも小さい入力差電圧Ｖｄ２とし、差動入力回路１０の動作マージンを強制的に小さくしてテストを行なっている。すなわち、本発明では、実効的な反転入力信号と非反転入力信号の信号レベルを通常動作時よりも反転しやすくしてテストが行われる。これにより、入力電圧オフセットによって動作マージンが小さくなり、動作が不安定な差動入力回路を不良回路として検出することができる。
【００４９】
図１６を参照して、差動入力回路１０に入力差電圧が小さくなった差動入力信号ＩＮＴ、ＩＮＢが入力した時の第１の実施の形態におけるテスト結果（入出力特性）を説明する。ここでは一例として、反転入力信号ＩＮＢの信号レベルを変化させてテストが行われるときの動作を説明する。すなわち、本テストモードでは、ハイレベルのテスト信号ＴＥＳＴ＿Ｂとローレベルのテスト信号ＴＥＳＴ＿Ｔが入力される。
【００５０】
図１６は、差動入力回路１０に異常な入力差電圧の差動入力信号ＩＮＴ、ＩＮＢが入力した時の第１の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図９と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図９と同じ出力信号ＯＵＴが期待値として出力される。
【００５１】
図１６を参照して、テストモード時、プルダウンＢ回路３１によって反転入力信号ＩＮＢの信号レベルは、電圧Ｖｄｗだけ低下する。このとき、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１が電圧Ｖｄｗより小さい場合、ハイレベルＶＨの反転入力信号ＩＮＢは、ローレベルの非反転信号ＩＮＴよりも低い信号レベルとなる。この場合、出力信号ＯＵＴの信号レベルは、本来出力されるべきハイレベルからローレベルに反転するため、当該差動入力回路を不良回路として検出することができる。
【００５２】
従来、入力差電圧Ｖｄ１より小さい入力電圧オフセットＶｏｆｆが生じている差動入力回路は、不良回路として検出されなかった。しかし、入力電圧オフセットＶｏｆｆが入力差電圧Ｖｄ１に近接している場合、小さいノイズや差動入力信号の変動により誤動作を起こす恐れがあった。一方、本発明では、通常動作時における入力差電圧Ｖｄ１より小さい入力差電圧Ｖｄ２でテストを行なう。検出したい入力電圧オフセットＶｏｆｆよりも入力差電圧Ｖｄ２を小さく設定することで、当該入力差電圧Ｖｄ２よりも大きな入力電圧オフセットＶｏｆｆが生じた差動入力回路を不良回路として検出することができる。又、差動入力信号の変動の許容範囲（入力差電圧の許容範囲）に応じて、入力差電圧Ｖｄ２を設定することで、許容範囲以内で変動する差動入力信号によって誤動作する差動入力回路を不良回路として検出することができる。
【００５３】
以上のように、第１の実施の形態におけるテスト回路１００は、テストモード時、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの一方の信号レベルを低下させることで、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を通常時よりも小さくする。これにより、差動入力回路１０の動作マージンを小さくしてテストを行なうことができる。本発明では、差動入力回路１０の動作マージンを低下させて入出力特性のテストを行なうため、入力電圧オフセットＶｏｆｆが、通常動作時の入力差電圧Ｖｄ１より小さいがその値に近接しているような動作不安定な差動入力回路を、不良回路として検出することができる。又、本発明では、プルダウンＢ回路３１及びプルダウンＴ回路３２の駆動力を変更することで、入力差電圧Ｖｄ２を任意の値に設定することができる。これにより、検出可能な不良回路における入力電圧オフセットＶｏｆｆの大きさを任意に設定することができる。
【００５４】
上述の例では、テスト信号ＴＥＳＴ＿Ｂをハイレベル、テスト信号ＴＥＳＴ＿Ｔをローレベルとして反転入力信号ＩＮＢをプルアップしてテストを行う形態を示したが、テスト信号ＴＥＳＴ＿Ｂをローレベル、テスト信号ＴＥＳＴ＿Ｔをハイレベルとして非反転入力信号ＩＮＴをプルアップしてテストを行なっても良い。
【００５５】
又、本実施の形態では、差動入力回路１０として電圧比較回路を一例に説明したが、電流比較回路でも同様に、入力差電流を変更して動作マージンを小さくし、動作不安定の差動入力回路１０を不良回路として検出できる。すなわち、入力電圧を入力電流に置き換えて上述の動作を電流比較回路に適用することで、同様の動作と効果を得ることができる。
【００５６】
２．第２の実施の形態
図１７から図２２を参照して、本発明による差動入力回路１０に対する入出力特性テスト及びテスト回路の第２の実施の形態を説明する。第２の形態におけるテスト回路は、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの一方の信号レベルを引き上げることで差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を小さくしてテスト時における動作マージンを小さくする。
【００５７】
（構成）
先ず、図１７及び図１８（ａ）、（ｂ）を参照して、第２の実施の形態におけるテスト回路の構成を説明する。図１７は、第２の実施の形態におけるテスト回路の構成を示す図である。第２の実施の形態におけるテスト回路１０１は、差動入力回路１０に接続され、テスト信号生成回路２１、プルアップＢ回路４１（ＰＵＢ）、プルアップＴ回路４２（ＰＵＴ）を備える。テスト信号生成回路２１は、差動入力回路１０が搭載されるチップの外部に設けられても良い。この場合、テスト信号生成回路２１は、テスト用の端子を介してテスト信号ＴＥＳＴ＿Ｂ、ＴＥＳＴ＿ＴをプルアップＢ回路４１及びプルアップＴ回路４２に入力する。又、プルアップＢ回路４１、プルアップＴ回路４２は、差動入力回路１０が搭載されるチップ内に設けられることが好ましいが、外部に設けられても良い。
【００５８】
プルアップＢ回路４１は、反転入力信号ＩＮＢが供給される入力端子に接続され、テスト信号生成回路２１からのテスト信号ＴＥＳＴ＿Ｂに応じて、反転入力信号ＩＮＢの信号レベルを変更する。プルアップＴ回路４２は、非反転入力信号ＩＮＴが供給される入力端子に接続され、テスト信号生成回路２１からのテスト信号ＴＥＳＴ＿Ｔに応じて、非反転入力信号ＩＮＴの信号レベルを変更する。
【００５９】
図１８（ａ）、（ｂ）を参照して、プルアップＢ回路４１、プルアップＴ回路４２の構成の一例を説明する。図１８（ａ）は、本発明に係るプルアップＢ回路４１の構成の一例を示す図である。図１８（ｂ）は、本発明に係るプルアップＴ回路４２の構成の一例を示す図である。
【００６０】
図１８（ａ）を参照して、プルアップＢ回路４１は、ソースが抵抗Ｒ２１を介して電源（ＶＤＤ）に接続され、ドレインが反転入力信号ＩＮＢに接続され、ゲートにテスト信号ＴＥＳＴ＿Ｂが供給されるＰＭＯＳトランジスタＰ２１を備える。図１８（ｂ）を参照して、プルアップＴ回路４２は、ソースが抵抗Ｒ２２を介して電源（ＶＤＤ）に接続され、ドレインが非反転入力信号ＩＮＴに接続され、ゲートにテスト信号ＴＥＳＴ＿Ｔが供給されるＰＭＯＳトランジスタＰ２２を備える。
【００６１】
本実施の形態におけるテスト回路１０１は、プルアップＢ回路４１及びプルアップＴ回路４２によって、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの一方の電圧レベルを所定の値（ここではＶｕｐ）引き上げることで、差動入力回路１０の動作マージンを意図的に小さくしている。これにより、従来では不良回路として検出できなかった動作マージンの小さな差動入力回路を検出することが可能となる。
【００６２】
（動作）
図１９から図２２を参照して、第２の実施の形態における差動入力回路に対する入出力特性テストの動作の詳細を説明する。図１９は、第２の実施の形態において、通常モード時、及びテストモード時における差動入力信号ＩＮＴ、ＩＮＢの信号レベルを示すタイミングチャートである。
【００６３】
図１９を参照して、通常モード時（ここでは時刻Ｔ１〜Ｔ３）、テスト信号生成回路２１は、共にハイレベルのテスト信号ＴＥＳＴ＿Ｂ、ＴＥＳＴ＿Ｔを出力する。ＰＭＯＳトランジスタＰ２１、Ｐ２２は、ハイレベルのテスト信号ＴＥＳＴ＿Ｂ、ＴＥＳＴ＿Ｔに応じてオフ状態となるため、差動入力信号ＩＮＴ、ＩＮＢの信号レベルは変更されずに差動入力回路１０に入力される。これにより、差動入力回路１０は、通常動作を行なう。ここで、通常動作モードにおける差動入力信号ＩＮＴ、ＩＮＢのハイレベルの電圧（信号レベル）をＶＨ、ローレベルの電圧（信号レベル）をＶＬとすると、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１は、最大ＶＨ−ＶＬとなる。ただし、非反転入力信号ＩＮＴと反転入力信号ＩＮＢとの電圧差の絶対値を入力差電圧Ｖｄ１とする。
【００６４】
次に、テストモード時（ここでは時刻Ｔ３〜Ｔ７）の動作を説明する。本実施の形態では反転入力信号ＩＮＢと非反転入力信号ＩＮＴのどちらか一方の信号レベルが制御される。本一例では、時刻Ｔ３〜Ｔ５の間において反転入力信号ＩＮＢの信号レベルが制御され、時刻Ｔ５〜Ｔ７の間において非反転入力信号ＩＮＴの信号レベルが制御される。
【００６５】
時刻Ｔ３〜Ｔ５の間、テスト信号生成回路２１は、ローレベルのテスト信号ＴＥＳＴ＿Ｂ、ハイレベルのＴＥＳＴ＿Ｔを出力する。ローレベルのテスト信号ＴＥＳＴ＿Ｂに応じてＰＭＯＳトランジスタＰ２１はオンとなるため、プルアップＢ回路４１は、抵抗Ｒ２１で決定する電圧Ｖｕｐだけ反転入力信号ＩＮＢの信号レベル（電圧）を引き上げる。これにより、反転入力信号ＩＮＢのハイレベルの電圧はＶＨからＶｕｐだけ引き上り（時刻Ｔ３〜Ｔ４）、ローレベルの電圧はＶＬからＶｕｐだけ引き上がる（時刻Ｔ４〜Ｔ５）。一方、ハイレベルのテスト信号ＴＥＳＴ＿Ｔに応じてＰＭＯＳトランジスタＰ２２はオフとなるため、非反転入力信号ＩＮＴの信号レベル（電圧）は通常モードと同じ信号レベルとなる。
【００６６】
以上のことから、時刻Ｔ４〜Ｔ５の間における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ３（絶対値）は、通常モードにおける入力差電圧Ｖｄ１よりＶｕｐだけ小さくなる。
【００６７】
同様に、時刻Ｔ５〜Ｔ７の間、テスト信号生成回路２１は、ハイレベルのテスト信号ＴＥＳＴ＿Ｂ、ローレベルのＴＥＳＴ＿Ｔを出力する。ハイレベルのテスト信号ＴＥＳＴ＿Ｂに応じてＰＭＯＳトランジスタＰ２１はオフとなるため、反転入力信号ＩＮＢの信号レベル（電圧）は通常モードと同じ信号レベルとなる。一方、ローレベルのテスト信号ＴＥＳＴ＿Ｔに応じてＰＭＯＳトランジスタＰ２２はオンとなるため、プルアップＴ回路４２は、抵抗Ｒ２２で決定する電圧Ｖｕｐだけ非反転入力信号ＩＮＴの信号レベル（電圧）を引き上げる。これにより、非反転入力信号ＩＮＴのハイレベルの電圧はＶＨからＶｕｐだけ引き上り（時刻Ｔ５〜Ｔ６）、ローレベルの電圧はＶＬからＶｕｐだけ引き上がる（時刻Ｔ６〜Ｔ７）。
【００６８】
以上のことから、時刻Ｔ６〜Ｔ７の間における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ３は、通常モードにおける入力差電圧Ｖｄ１よりＶｕｐだけ小さくなる。
【００６９】
本実施の形態では、テスト時における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を、通常動作時における入力差電圧Ｖｄ１より電圧Ｖｕｐだけ小さいＶｄ３とすることで、動作マージンを強制的に小さくしている。これにより、動作マージンが小さい差動入力回路を不良回路として検出できる。
【００７０】
図２０及び図２１を参照して、差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第２の実施の形態におけるテスト結果（入出力特性）を説明する。ここでは一例として、反転入力信号ＩＮＢの信号レベルを変化させてテストが行われるときの動作を説明する。すなわち、本テストモードでは、ローレベルのテスト信号ＴＥＳＴ＿Ｂとハイレベルのテスト信号ＴＥＳＴ＿Ｔが入力される。
【００７１】
図２０は、正常な差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第２の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図４と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図４と同じ出力信号ＯＵＴが期待値として出力される。
【００７２】
図２０を参照して、テストモード時、プルアップＢ回路４１によって反転入力信号ＩＮＢの信号レベルは、電圧Ｖｕｐだけ上昇する。正常な差動入力回路１０は、入力電圧オフセットＶｏｆｆが無い、又は入力電圧オフセットＶｏｆｆが非常に小さい。このため、反転入力信号ＩＮＢがハイレベルＶＨから電圧Ｖｕｐだけ上昇した期間（時刻Ｔ１以前及び時刻Ｔ２以降）における実効入力差電圧はＶｄ１＋Ｖｕｐとなり、反転入力信号ＩＮＢがローレベルＶＬから電圧Ｖｕｐだけ上昇した期間（時刻Ｔ１〜Ｔ２）における実効入力差電圧はＶｄ３となる。ここで、Ｖｄ１＞Ｖｄ３＞０であるため、差動入力信号ＩＮＴ、ＩＮＢの実効入力差電圧は、全ての期間において０より大きくなる。従って、正常な差動入力回路１０の場合、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの信号レベルの反転は起こらず、出力ＯＵＴの信号レベルは、通常動作における期待値を維持する。
【００７３】
図２１は、入力電圧オフセットが生じた差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第２の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図４と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図４と同じ出力信号ＯＵＴが期待値として出力される。
【００７４】
図２１を参照して、テストモード時、プルアップＢ回路４１によって反転入力信号ＩＮＢの信号レベルは、電圧Ｖｕｐだけ上昇する。入力電圧オフセットＶｏｆｆが生じた差動入力回路１０の場合、反転入力信号ＩＮＢがハイレベルＶＨから電圧Ｖｕｐだけ上昇した期間（時刻Ｔ１以前及び時刻Ｔ２以降）における実効入力差電圧はＶｄ１＋Ｖｕｐ−Ｖｏｆｆとなり、反転入力信号ＩＮＢがローレベルＶＬから電圧Ｖｕｐだけ上昇した期間（時刻Ｔ１〜Ｔ２）における実効入力差電圧はＶｄ３−Ｖｏｆｆとなる。ここで、入力電圧オフセットが、入力差電圧Ｖｄ３より大きい場合（Ｖｄ３−Ｖｏｆｆ＜０）、実効的な反転入力信号と非反転入力信号の信号レベルは反転する。この場合、図２１に示すように、時刻Ｔ１〜Ｔ２における出力信号ＯＵＴの信号レベルは、期待値であるハイレベルからローレベルに反転してしまう。本発明によれば、このように、所望の信号レベル（期待値）の出力信号ＯＵＴが得られない差動入力回路１０を、不良回路（動作が不安定な回路）として検出することができる。
【００７５】
本発明では、プルアップＢ回路４１及びプルアップＴ回路４２によって、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を、通常動作時における入力差電圧Ｖｄ１よりも小さい入力差電圧Ｖｄ３とし、差動入力回路１０の動作マージンを強制的に小さくしてテストを行なっている。すなわち、本発明では、実効的な反転入力信号と非反転入力信号の信号レベルを通常動作時よりも反転しやすくしてテストが行われる。これにより、入力電圧オフセットによって動作マージンが小さくなり、動作が不安定な差動入力回路を不良回路として検出することができる。
【００７６】
図２２を参照して、差動入力回路１０に入力差電圧が小さくなった差動入力信号ＩＮＴ、ＩＮＢが入力した時の第２の実施の形態におけるテスト結果（入出力特性）を説明する。ここでは一例として、反転入力信号ＩＮＢの信号レベルを変化させてテストが行われるときの動作を説明する。すなわち、本テストモードでは、ローレベルのテスト信号ＴＥＳＴ＿Ｂとハイレベルのテスト信号ＴＥＳＴ＿Ｔが入力される。
【００７７】
図２２は、差動入力回路１０に異常な入力差電圧の差動入力信号ＩＮＴ、ＩＮＢが入力した時の第２の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図９と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図９と同じ出力信号ＯＵＴが期待値として出力される。
【００７８】
図２２を参照して、テストモード時、プルアップＢ回路４１によって反転入力信号ＩＮＢの信号レベルは、電圧Ｖｕｐだけ上昇する。このとき、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１が電圧Ｖｕｐより小さい場合、ローレベルＶＬの反転入力信号ＩＮＢは、ハイレベルの非反転信号ＩＮＴよりも高い信号レベルとなる。この場合、出力信号ＯＵＴの信号レベルは、期待値であるハイレベルからローレベルに反転するため、当該差動入力回路を不良回路として検出することができる。
【００７９】
従来、入力差電圧Ｖｄ１より小さい入力電圧オフセットＶｏｆｆが生じている差動入力回路は、不良回路として検出されなかった。しかし、入力電圧オフセットＶｏｆｆが入力差電圧Ｖｄ１に近接している場合、小さいノイズや差動入力信号の変動により誤動作を起こす恐れがあった。一方、本発明では、通常動作時における入力差電圧Ｖｄ１より小さい入力差電圧Ｖｄ３でテストを行なう。検出したい入力電圧オフセットＶｏｆｆよりも入力差電圧Ｖｄ３を小さく設定することで、当該入力差電圧Ｖｄ３よりも大きな入力電圧オフセットＶｏｆｆが生じた差動入力回路を不良回路として検出することができる。又、差動入力信号の変動の許容範囲（入力差電圧の許容範囲）に応じて、入力差電圧Ｖｄ３を設定することで、許容範囲以内で変動する差動入力信号によって誤動作する差動入力回路を不良回路として検出することができる。
【００８０】
以上のように、第２の実施の形態におけるテスト回路１０１は、テストモード時、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの一方の信号レベルを上昇させることで、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を通常時よりも小さくする。これにより、差動入力回路１０の動作マージンを小さくしてテストを行なうことができる。本発明によれば、差動入力回路１０の動作マージンを低下させて入出力特性のテストを行なうため、入力電圧オフセットＶｏｆｆが、通常動作時の入力差電圧Ｖｄ１より小さいがその値に近接しているような動作不安定な差動入力回路を、不良回路として検出することができる。又、本発明では、プルアップＢ回路４１及びプルアップＴ回路４２の駆動力を変更することで、入力差電圧Ｖｄ３を任意の値に設定することができる。これにより、検出可能な不良回路における入力電圧オフセットＶｏｆｆの大きさを任意に設定することができる。
【００８１】
上述の例では、テスト信号ＴＥＳＴ＿Ｂをローレベル、テスト信号ＴＥＳＴ＿Ｔをハイレベルとして反転入力信号ＩＮＢをプルアップしてテストを行う形態を示したが、テスト信号ＴＥＳＴ＿Ｂをハイレベル、テスト信号ＴＥＳＴ＿Ｔをローレベルとして非反転入力信号ＩＮＴをプルアップしてテストを行なっても良い。
【００８２】
又、本実施の形態では、差動入力回路１０として電圧比較回路を一例に説明したが、電流比較回路でも同様に、入力差電流を変更して動作マージンを小さくし、動作不安定の差動入力回路１０を不良回路として検出できる。すなわち、入力電圧を入力電流に置き換えて電流比較回路に適用することで、同様の動作と効果を得ることができる。
【００８３】
３．第３の実施の形態
図２３から図２５を参照して、本発明による差動入力回路１０に対する入出力特性テスト及びテスト回路の第３の実施の形態を説明する。第３の形態におけるテスト回路は、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの一方のみの信号レベルを上下に変動させることで差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を小さくしてテスト時における動作マージンを小さくする。
【００８４】
（構成）
先ず、図２３及び図２４（ａ）、（ｂ）を参照して、第３の実施の形態におけるテスト回路の構成を説明する。図２３は、第３の実施の形態におけるテスト回路の構成を示す図である。第３の実施の形態におけるテスト回路１０２は、差動入力回路１０に接続され、テスト信号生成回路２２、プルダウンＢ回路５１（ＰＤＢ）、プルアップＢ回路５２（ＰＵＢ）を備える。テスト信号生成回路２２は、差動入力回路１０が搭載されるチップの外部に設けられても良い。この場合、テスト信号生成回路２２は、テスト用の端子を介してテスト信号ＴＥＳＴ＿Ｄ、ＴＥＳＴ＿ＵをプルダウンＢ回路５１及びプルアップＢ回路５２に入力する。又、プルダウンＢ回路５１、プルアップＢ回路５２（ＰＤＴ）は、差動入力回路１０が搭載されるチップ内に設けられることが好ましいが、外部に設けられても良い。
【００８５】
プルダウンＢ回路５１は、反転入力信号ＩＮＢが供給される入力端子に接続され、テスト信号生成回路２２からのテスト信号ＴＥＳＴ＿Ｄに応じて、反転入力信号ＩＮＢの信号レベルを低下させる。プルダウンＢ回路５２は、反転入力信号ＩＮＢが供給される入力端子に接続され、テスト信号生成回路２２からのテスト信号ＴＥＳＴ＿Ｕに応じて、反転入力信号ＩＮＢの信号レベルを上昇させる。
【００８６】
図２４（ａ）、（ｂ）を参照して、プルダウンＢ回路５１、プルアップＢ回路５２の構成の一例を説明する。図２４（ａ）は、本発明に係るプルダウンＢ回路５１の構成の一例を示す図である。図２４（ｂ）は、本発明に係るプルアップＢ回路５２の構成の一例を示す図である。
【００８７】
図２４（ａ）を参照して、プルダウンＢ回路５１は、ソースがＧＮＤに接続され、ドレインが反転入力信号ＩＮＢに接続され、ゲートにテスト信号ＴＥＳＴ＿Ｄが供給されるＮＭＯＳトランジスタＮ３１を備える。図２４（ｂ）を参照して、プルアップＢ回路５２は、ソースが電源（ＶＤＤ）に接続され、ドレインが反転入力信号ＩＮＢに接続され、ゲートにテスト信号ＴＥＳＴ＿Ｕが供給されるＰＭＯＳトランジスタＰ３１を備える。
【００８８】
本実施の形態におけるテスト回路１０２は、プルダウンＢ回路５１及びプルアップＢ回路５２によって、反転入力信号ＩＮＢの電圧レベルを所定の値（ここではＶｕｐ）引き上げ、あるいは所定の値（ここではＶｄｗ）引き下げることで、差動入力回路１０の動作マージンを意図的に小さくしている。これにより、従来では不良回路として検出できなかった動作マージンの小さな差動入力回路を検出することが可能となる。
【００８９】
（動作）
図２５を参照して、第３の実施の形態における差動入力回路に対する入出力特性テストの動作の詳細を説明する。図２５は、第３の実施の形態において、通常モード時、及びテストモード時における差動入力信号ＩＮＴ、ＩＮＢの信号レベルを示すタイミングチャートである。
【００９０】
図２５を参照して、通常モード時（ここでは時刻Ｔ１〜Ｔ３）、テスト信号生成回路２２は、ローレベルのテスト信号ＴＥＳＴ＿Ｄ、ハイレベルのＴＥＳＴ＿Ｕを出力する。ＮＭＯＳトランジスタＮ３１は、ローレベルのテスト信号ＴＥＳＴ＿Ｄに応じてオフ状態となり、ＰＭＯＳトランジスタＰ３１は、ハイレベルのＴＥＳＴ＿Ｕに応じてオフ状態となる。これにより、差動入力信号ＩＮＴ、ＩＮＢの信号レベルは変更されずに差動入力回路１０に入力される。従って、通常モード時、差動入力回路１０は、通常動作を行なう。ここで、通常動作モードにおける差動入力信号ＩＮＴ、ＩＮＢのハイレベルの電圧（信号レベル）をＶＨ、ローレベルの電圧（信号レベル）をＶＬとすると、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１は、最大ＶＨ−ＶＬとなる。ただし、非反転入力信号ＩＮＴと反転入力信号ＩＮＢとの電圧差の絶対値を入力差電圧Ｖｄ１とする。
【００９１】
次に、テストモード時（ここでは時刻Ｔ３〜Ｔ７）の動作を説明する。本実施の形態では反転入力信号ＩＮＢと非反転入力信号ＩＮＴのどちらか一方の信号レベルが制御される。本一例では、時刻Ｔ３〜Ｔ５の間において反転入力信号ＩＮＢの信号レベルが引き下げられ（プルダウン期間）、時刻Ｔ５〜Ｔ７の間において反転入力信号ＩＮＢの信号レベルが引き上げられる（プルアップ期間）。
【００９２】
時刻Ｔ３〜Ｔ５の間、テスト信号生成回路２２は、共にハイレベルのテスト信号ＴＥＳＴ＿Ｄ、ＴＥＳＴ＿Ｕを出力する。ハイレベルのテスト信号ＴＥＳＴ＿Ｄに応じてＮＭＯＳトランジスタＮ３１はオンとなり、ハイレベルのテスト信号ＴＥＳＴ＿Ｕに応じてＰＭＯＳトランジスタウＰ３１はオフ状態となる。これにより、プルダウンＢ回路５１は、オン抵抗によって決定する電圧Ｖｄｗだけ反転入力信号ＩＮＢの信号レベル（電圧）を引き下げる。すなわち、反転入力信号ＩＮＢのハイレベルの電圧はＶＨからＶｄｗだけ引き下がり（時刻Ｔ３〜Ｔ４）、ローレベルの電圧はＶＬからＶｄｗだけ引き下がる（時刻Ｔ４〜Ｔ５）。一方、非反転入力信号ＩＮＴの信号レベル（電圧）は通常モードと同じ信号レベルを維持する。
【００９３】
以上のことから、時刻Ｔ３〜Ｔ４の間における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ４（絶対値）は、通常モードにおける入力差電圧Ｖｄ１よりＶｄｗだけ小さくなる。
【００９４】
同様に、時刻Ｔ５〜Ｔ７の間、テスト信号生成回路２２は、共にローレベルのテスト信号ＴＥＳＴ＿Ｄ、ＴＥＳＴ＿Ｕを出力する。ローレベルのテスト信号ＴＥＳＴ＿Ｄに応じてＮＭＯＳトランジスタＮ３１はオフ状態となり、ローレベルのテスト信号ＴＥＳＴ＿Ｕに応じてＰＭＯＳトランジスタウＰ３１はオンとなる。これにより、プルアップＢ回路５２は、オン抵抗によって決定する電圧Ｖｕｐだけ反転入力信号ＩＮＢの信号レベル（電圧）を引き上げる。すなわち、反転入力信号ＩＮＢのローレベルの電圧はＶＬからＶｕｐだけ引き上り（時刻Ｔ５〜Ｔ６）、ハイレベルの電圧はＶＨからＶｕｐだけ引き上がる（時刻Ｔ６〜Ｔ７）。一方、非反転入力信号ＩＮＴの信号レベル（電圧）は通常モードと同じ信号レベルを維持する。
【００９５】
以上のことから、時刻Ｔ５〜Ｔ６の間における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ４は、通常モードにおける入力差電圧Ｖｄ１よりＶｕｐだけ小さくなる。
【００９６】
本実施の形態では、テスト時における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を、通常動作時における入力差電圧Ｖｄ１より電圧Ｖｄｗ又は電圧Ｖｕｐだけ小さいＶｄ４とすることで、動作マージンを強制的に小さくしている。これにより、動作マージンが小さい差動入力回路を不良回路として検出できる。
【００９７】
第３の実施の形態における差動入力回路に対するテスト動作の詳細は、第１の実施の形態と第２の実施の形態とを組み合せた動作となるので説明を省略する。
【００９８】
本実施の形態におけるテスト回路１０２は、通常動作時における入力差電圧Ｖｄ１より小さい入力差電圧Ｖｄ４でテストを行なう。検出したい入力電圧オフセットＶｏｆｆよりも入力差電圧Ｖｄ４を小さく設定することで、当該入力差電圧Ｖｄ４よりも大きな入力電圧オフセットＶｏｆｆが生じた差動入力回路を不良回路として検出することができる。又、差動入力信号の変動の許容範囲（入力差電圧の許容範囲）に応じて、入力差電圧Ｖｄ４を設定することで、許容範囲以内で変動する差動入力信号によって誤動作する差動入力回路を不良回路として検出することができる。
【００９９】
以上のように、第３の実施の形態におけるテスト回路１０２は、テストモード時、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの一方のみの信号レベルを上下させることで、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を通常時よりも小さくする。これにより、差動入力回路１０の動作マージンを小さくしてテストを行なうことができる。本発明によれば、差動入力回路１０の動作マージンを低下させて入出力特性のテストを行なうため、入力電圧オフセットＶｏｆｆが、通常動作時の入力差電圧Ｖｄ１より小さいがその値に近接しているような動作不安定な差動入力回路を、不良回路として検出することができる。又、本発明では、プルダウンＢ回路５１及びプルアップＢ回路５２の駆動力を変更することで、入力差電圧Ｖｄ４を任意の値に設定することができる。これにより、検出可能な不良回路における入力電圧オフセットＶｏｆｆの大きさを任意に設定することができる。
【０１００】
上述の例では、反転入力信号ＩＮＢのみを変動させてテストする例について説明したが、非反転入力信号ＩＮＴのみを上下に変動させてテストを行なっても構わない。
【０１０１】
又、本実施の形態では、差動入力回路１０として電圧比較回路を一例に説明したが、電流比較回路でも同様に、入力差電流を変更して動作マージンを小さくし、動作不安定の差動入力回路１０を不良回路として検出できる。すなわち、入力電圧を入力電流に置き換えて上述の動作を電流比較回路に適用することで、同様の動作と効果を得ることができる。
【０１０２】
４．第４の実施の形態
図２６から図２９を参照して、本発明による差動入力回路１０に対する入出力特性テスト及びテスト回路の第４の実施の形態を説明する。第４の形態におけるテスト回路は、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの両方の信号レベルを変動させることで差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を小さくしてテスト時における動作マージンを小さくする。
【０１０３】
（構成）
先ず、図２６及び図２７（ａ）、（ｂ）を参照して、第４の実施の形態におけるテスト回路の構成を説明する。図２６は、第４の実施の形態におけるテスト回路の構成を示す図である。第４の実施の形態におけるテスト回路１０３は、差動入力回路１０に接続され、テスト信号生成回路２３及びスイッチ回路６０（ＳＢＴ）を備える。テスト信号生成回路２３は、差動入力回路１０が搭載されるチップの外部に設けられても良い。この場合、テスト信号生成回路２３は、テスト用の端子を介してテスト信号ＴＥＳＴ＿Ｓをスイッチ回路６０に入力する。又、スイッチ回路６０は、差動入力回路１０が搭載されるチップ内に設けられることが好ましいが、外部に設けられても良い。
【０１０４】
スイッチ回路６０は、反転入力信号ＩＮＢが供給される信号線（以下、信号線ＩＮＢと称す）と非反転入力ＩＮＴが供給される信号線（以下、信号線ＩＮＴと称す）との間に接続される。スイッチ回路６０は、テスト信号生成回路２３からのテスト信号ＴＥＳＴ＿Ｓに応じて、信号線ＩＮＢと信号線ＩＮＴとの接続を制御する。
【０１０５】
図２７（ａ）、（ｂ）を参照して、スイッチ回路６０の構成の一例を説明する。図２７（ａ）は、本発明に係るスイッチ回路６０の構成の一例を示す図である。図２７（ｂ）は、本発明に係るスイッチ回路６０の構成の他の一例を示す図である。
【０１０６】
図２７（ａ）を参照して、スイッチ回路６０は、ソース及びドレインが信号線ＩＮＢと信号線ＩＮＴとの間に接続され、ゲートにテスト信号ＴＥＳＴ＿Ｓが供給されるＮＭＯＳトランジスタＮ４１を備える。あるいは、図２７（ｂ）を参照して、スイッチ回路６０は、ソース及びドレインが信号線ＩＮＢと信号線ＩＮＴとの間に接続され、ゲートにテスト信号ＴＥＳＴ＿Ｓが供給されるＰＭＯＳトランジスタＰ４１を備える。両者とも、テスト信号ＴＥＳＴ＿Ｓの信号レベルに応じてオンオフが制御され、信号線ＩＮＢと信号線ＩＮＴとの間の接続を制御する。この際、スイッチ回路６０内のトランジスタのオン抵抗によって、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧が決定する。
【０１０７】
本実施の形態におけるテスト回路１０３は、スイッチ回路６０によって、信号線ＩＮＢと信号線ＩＮＴを接続することで、入力差電圧を小さくし、差動入力回路１０の動作マージンを意図的に小さくしている。これにより、従来では不良回路として検出できなかった動作マージンの小さな差動入力回路を検出することが可能となる。
【０１０８】
（動作）
図２８及び図２９を参照して、第４の実施の形態における差動入力回路に対する入出力特性テストの動作の詳細を説明する。図２８は、第４の実施の形態において、通常モード時、及びテストモード時における差動入力信号ＩＮＴ、ＩＮＢの信号レベルを示すタイミングチャートである。ここでは、図２７（ａ）に示すＮＭＯＳトランジスタを利用したスイッチ回路６０によるテスト動作を説明する。
【０１０９】
図２８を参照して、通常モード時（ここでは時刻Ｔ１〜Ｔ３）、テスト信号生成回路２３は、ローレベルのテスト信号ＴＥＳＴ＿Ｓを出力する。ＮＭＯＳトランジスタＮ４１は、ローレベルのテスト信号ＴＥＳＴ＿Ｓに応じてオフ状態となるため、差動入力信号ＩＮＴ、ＩＮＢの信号レベルは変更されずに差動入力回路１０に入力される。これにより、差動入力回路１０は、通常動作を行なう。ここで、通常動作モードにおける差動入力信号ＩＮＴ、ＩＮＢのハイレベルの電圧（信号レベル）をＶＨ、ローレベルの電圧（信号レベル）をＶＬとすると、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ１は、最大ＶＨ−ＶＬとなる。ただし、非反転入力信号ＩＮＴと反転入力信号ＩＮＢとの電圧差の絶対値を入力差電圧Ｖｄ１とする。
【０１１０】
次に、テストモード時（ここでは時刻Ｔ３〜Ｔ５）の動作を説明する。時刻Ｔ３〜Ｔ５の間、テスト信号生成回路２３は、ハイレベルのテスト信号ＴＥＳＴ＿Ｓを出力する。ハイレベルのテスト信号ＴＥＳＴ＿Ｓに応じてＮＭＯＳトランジスタＮ４１はオンとなり、信号線ＩＮＢと信号線ＩＮＴは、ＮＭＯＳトランジスタＮ４１のオン抵抗を介して電気的に接続される。時刻Ｔ３〜Ｔ４の間、ハイレベルＶＨの非反転入力信号ＩＮＴの信号レベルはローレベルＶＬの信号線ＩＮＢによってＶｄｗだけ引き下げられ、ローレベルＶＬの反転入力信号ＩＮＢの信号レベルはハイレベルＶＨの信号線ＩＮＴによってＶｕｐだけ引き上げられる。これにより、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧はＶｄ１より小さいＶｄ５となる。同様に、時刻Ｔ４〜Ｔ５の間、ハイレベルＶＨの反転入力信号ＩＮＢの信号レベルはローレベルＶＬの信号線ＩＮＴによってＶｄｗだけ引き下げられ、ローレベルＶＬの非反転入力信号ＩＮＴの信号レベルはハイレベルＶＨの信号線ＩＮＢによってＶｕｐだけ引き上げられる。これにより、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧はＶｄ１より小さいＶｄ５となる。
【０１１１】
以上のことから、テストモードの期間中（時刻Ｔ３〜Ｔ５）における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ５（絶対値）は、通常モードにおける入力差電圧Ｖｄ１よりＶｕｐ＋Ｖｕｐだけ小さくなる。
【０１１２】
同様に、時刻Ｔ５〜Ｔ７の間、テスト信号生成回路２３は、ハイレベルのテスト信号ＴＥＳＴ＿Ｂ、ローレベルのＴＥＳＴ＿Ｔを出力する。ハイレベルのテスト信号ＴＥＳＴ＿Ｂに応じてＰＭＯＳトランジスタＰ２１はオフとなるため、反転入力信号ＩＮＢの信号レベル（電圧）は通常モードと同じ信号レベルとなる。一方、ローレベルのテスト信号ＴＥＳＴ＿Ｔに応じてＰＭＯＳトランジスタＰ２２はオンとなるため、プルアップＴ回路４２は、抵抗Ｒ２２で決定する電圧Ｖｕｐだけ非反転入力信号ＩＮＴの信号レベル（電圧）を引き上げる。これにより、非反転入力信号ＩＮＴのハイレベルの電圧はＶＨからＶｕｐだけ引き上り（時刻Ｔ５〜Ｔ６）、ローレベルの電圧はＶＬからＶｕｐだけ引き上がる（時刻Ｔ６〜Ｔ７）。
【０１１３】
以上のことから、時刻Ｔ６〜Ｔ７の間における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧Ｖｄ５は、通常モードにおける入力差電圧Ｖｄ１よりＶｕｐ＋Ｖｄｗだけ小さくなる。
【０１１４】
本実施の形態では、テスト時における差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を、通常動作時における入力差電圧Ｖｄ１より電圧Ｖｕｐ＋Ｖｄｗだけ小さいＶｄ５とすることで、動作マージンを強制的に小さくしている。これにより、動作マージンが小さい差動入力回路を不良回路として検出できる。
【０１１５】
図２９を参照して、差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第４の実施の形態におけるテスト結果（入出力特性）を説明する。図２９は、入力電圧オフセットが生じた差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第４の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図４と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図４と同じ出力信号ＯＵＴが期待値として出力される。
【０１１６】
図２９を参照して、テストモードにおける全期間、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧は通常時における入力差電圧Ｖｄ１より小さいＶｄ５となる。すなわちテストモード期間中の実効入力差電圧はＶｄ５−Ｖｏｆｆとなる。ここで、入力電圧オフセットが、入力差電圧Ｖｄ５より大きい場合（Ｖｄ５−Ｖｏｆｆ＜０）、実効的な反転入力信号と非反転入力信号の信号レベルは反転する。この場合、図２９に示すように、出力信号ＯＵＴは全期間において期待値の反転値となる。詳細には、時刻Ｔ１以前及び時刻Ｔ２以降における出力信号ＯＵＴの信号レベルは、期待値のローレベルからハイレベルに反転する。又、時刻Ｔ１〜Ｔ２における出力信号ＯＵＴの信号レベルは、期待値のハイレベルからローレベルに反転する。このように、入力電圧オフセットＶｏｆｆが入力差電圧Ｖｄ５より大きい場合、出力信号ＯＵＴの信号レベルは、期待値を反転したレベルとなるため、当該差動入力回路を不良回路として検出することができる。
【０１１７】
本発明では、スイッチ回路６０によって、信号線ＩＮＴと信号線ＩＮＢを電気的に接続することによって、差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を、通常動作時における入力差電圧Ｖｄ１よりも小さい入力差電圧Ｖｄ５とし、差動入力回路１０の動作マージンを強制的に小さくしてテストを行なっている。すなわち、本発明では、実効的な反転入力信号と非反転入力信号の信号レベルを通常動作時よりも反転しやすくしてテストが行われる。これにより、入力電圧オフセットによって動作マージンが小さくなり、動作が不安定な差動入力回路を不良回路として検出することができる。
【０１１８】
本発明によれば、差動入力回路１０の動作マージンを低下させて入出力特性のテストを行なうため、入力電圧オフセットＶｏｆｆが、通常動作時の入力差電圧Ｖｄ１より小さいがその値に近接しているような動作不安定な差動入力回路を、不良回路として検出することができる。又、本発明では、スイッチ回路６０におけるオン抵抗を変更することで、入力差電圧Ｖｄ５を任意の値に設定することができる。これにより、検出可能な不良回路における入力電圧オフセットＶｏｆｆの大きさを任意に設定することができる。
【０１１９】
上述の例では、スイッチ回路６０としてＮＭＯＳトランジスタを利用した例を説明したが、図２７（ｂ）に示すＰＭＯＳトランジスタを利用しても、同様に入力差電圧を小さくしてテストを行なうことができる。この場合、テスト信号ＴＥＳＴ＿Ｓの信号レベルを反転させてスイッチ動作を制御することは言うまでもない。
【０１２０】
又、本実施の形態では、差動入力回路１０として電圧比較回路を一例に説明したが、電流比較回路でも同様に、入力差電流を変更して動作マージンを小さくし、動作不安定の差動入力回路１０を不良回路として検出できる。すなわち、入力電圧を入力電流に置き換えて電流比較回路に適用することで、同様の動作と効果を得ることができる。
【０１２１】
５．第５の実施の形態
図３０から図３４を参照して、本発明による差動入力回路１０に対する入出力特性テスト及びテスト回路の第５の実施の形態を説明する。第５の形態におけるテスト回路は、反転入力信号ＩＮＢと非反転入力信号ＩＮＴの両方の信号レベル（電流値）を変動させることで差動入力信号ＩＮＴ、ＩＮＢの入力差電圧を小さくしてテスト時における動作マージンを小さくする。
【０１２２】
（構成）
先ず、図３０及び図３１を参照して、第５の実施の形態におけるテスト回路の構成を説明する。図３０は、第５の実施の形態におけるテスト回路の構成を示す図である。第５の実施の形態におけるテスト回路１０４は、差動入力回路１０に接続され、テスト信号生成回路２４、レベル生成回路２５、電流制御回路７０（ＬＶＢＴ）を備える。テスト信号生成回路２４及びレベル生成回路２５は、差動入力回路１０が搭載されるチップの外部に設けられても良い。この場合、テスト信号生成回路２４は、テスト用の端子を介してテスト信号ＴＥＳＴ＿ＬＢ、ＴＥＳＴ＿ＬＴを電流制御回路７０に入力する。同様に、レベル生成回路２５は、テスト用の端子を介してレベル信号ＨＶ、ＬＶを電流制御回路７０に入力する。又、電流制御回路７０は、差動入力回路１０が搭載されるチップ内に設けられることが好ましいが、外部に設けられても良い。
【０１２３】
レベル生成回路２５は、信号レベル（電圧）の異なる２つのレベル信号ＨＶ、ＬＶを電流制御回路７０に出力する。レベル信号ＨＶは一定の電圧ＨＶを示し、レベル信号ＬＶは一定の電圧ＬＶを示す。レベル生成回路は、ＨＶ＞ＬＶに設定する。
【０１２４】
電流制御回路７０は、テスト信号ＴＥＳＴ＿ＬＶ、ＴＥＳＴ＿ＬＶＢによって選択されたテスト信号に応じて、差動入力信号ＩＮＴ、ＩＮＢの信号レベル（ここでは電流値）を変動させる。
【０１２５】
図３１は、電流制御回路７０の実施の形態における構成を示す図である。図３１を参照して、電流制御回路７０は、ＮＭＯＳトランジスタＮ５１、Ｎ５２、Ｎ５３、Ｎ５４を備える。ＮＭＯＳトランジスタＮ５１のソース及びドレインは、反転入力信号ＩＮＢが供給される差動入力回路１０側の入力端子７１と、負荷回路（抵抗Ｒ５１）との間に接続される。ＮＭＯＳトランジスタＮ５１は、ゲートに入力されるレベル信号に応じて反転入力信号ＩＮＢの電流量を制御する。ＮＭＯＳトランジスタＮ５２のソース及びドレインは、非反転入力信号ＩＮＴが供給される差動入力回路１０側の入力端子７２と、負荷回路（抵抗Ｒ５２）との間に接続される。ＮＭＯＳトランジスタＮ５２は、ゲートに入力されるレベル信号に応じて反転入力信号ＩＮＴの電流量を制御する。尚、負荷回路（抵抗Ｒ５１、Ｒ５２）は、メモリセルに例示される。
【０１２６】
ＮＭＯＳトランジスタＮ５３は、ゲートに供給されるテスト信号ＴＥＳＴ＿ＬＶに応じてレベル信号ＨＶが供給される端子（以下、端子ＨＶと称す）とＮＭＯＳトランジスタＮ５１、５２のゲートとの電気的接続を制御する。ＮＭＯＳトランジスタＮ５４は、ゲートに供給されるテスト信号ＴＥＳＴ＿ＬＶＢに応じてレベル信号ＬＶが供給される端子（以下、端子ＬＶと称す）とＮＭＯＳトランジスタＮ５１、５２のゲートとの電気的接続を制御する。
【０１２７】
尚、テスト信号ＴＥＳＴ＿ＬＶとテスト信号ＴＥＳＴ＿ＬＶＢは互いに相補（逆相）の関係にある。このため、差動入力信号ＩＮＴ、ＩＮＢの信号レベルを制御するＮＭＯＳトランジスタＮ５１、Ｎ５２には、テスト信号ＴＥＳＴ＿ＬＶ、ＴＥＳＴ＿ＬＶＢによって選択されたレベル信号ＨＶ、ＬＶのどちらか一方が供給されることとなる。
【０１２８】
本実施の形態におけるテスト回路１０４は、電流制御回路７０によって、入力端子７１、７２と負荷回路（抵抗Ｒ５１、５２）との間の抵抗値を制御することで、差動入力信号ＩＮＴ、ＩＮＢの信号レベル（電流値）を変動させる。これにより、差動入力信号ＩＮＴ、ＩＮＢの入力電流を小さくし、差動入力回路１０の動作マージンを意図的に小さくし、従来では不良回路として検出できなかった動作マージンの小さな差動入力回路を検出することが可能となる。
【０１２９】
（動作）
図３２から図３４を参照して、第５の実施の形態における差動入力回路に対する入出力特性テストの動作の詳細を説明する。図３２は、第５の実施の形態において、通常モード時、及びテストモード時における差動入力信号ＩＮＴ、ＩＮＢの信号レベルを示すタイミングチャートである。以下では、差動入力回路１０が電流比較回路である場合の動作を説明する。
【０１３０】
図３２を参照して、通常モード時（ここでは時刻Ｔ１〜Ｔ３）、テスト信号生成回路２４は、ローレベルのテスト信号ＴＥＳＴ＿ＬＶ（ハイレベルのテスト信号ＴＥＳＴ＿ＬＶＢ）を出力する。これにより、ＮＭＯＳトランジスタＮ５３はオン、ＮＭＯＳトランジスタＮ５４はオフとなり、ＮＭＯＳトランジスタＮ５１、Ｎ５２のゲートにハイレベルのレベル信号ＨＶが供給される。ＮＭＯＳトランジスタＮ５１、Ｎ５２のゲートがＨＶにバイアスされることで、抵抗Ｒ５１、Ｒ５２にはそれぞれＶＨ−ＶＴＮの電圧が印加される（ただし、ＶＴＮはＮＭＯＳトランジスタＮ５１、Ｎ５２の閾値電圧）。このため、抵抗Ｒ５１には（ＶＨ−ＶＴＮ）／Ｒ５１の電流が流れ、抵抗Ｒ５２には（ＶＨ−ＶＴＮ）／Ｒ５２の電流が流れる。すなわち、反転入力信号ＩＮＢの電流は（ＶＨ−ＶＴＮ）／Ｒ５１となり、非反転入力信号ＩＮＴの電流は（ＶＨ−ＶＴＮ）／Ｒ５２となる。
【０１３１】
ここで、通常動作モードにおける差動入力信号ＩＮＴ、ＩＮＢのハイレベルの信号レベル（電流値）をＩＨ、ローレベルの信号レベル（電流値）をＩＬとする。時刻Ｔ１〜Ｔ２の間、反転入力信号ＩＮＢがハイレベルＩＨ、非反転入力信号ＩＮＴがローレベルＩＬである場合、すなわちＲ５１＜Ｒ５２である場合、差動入力信号ＩＮＴ、ＩＮＢの入力差電流Ｉｄ１は（ＶＨ−ＶＴＮ）／Ｒ５１−（ＶＨ−ＶＴＮ）／Ｒ５２で表される。又、時刻Ｔ２〜Ｔ３の間、反転入力信号ＩＮＢがローレベルＩＬ、非反転入力信号ＩＮＴがハイレベルＩＨである場合、すなわちＲ５２＜Ｒ５１である場合、差動入力信号ＩＮＴ、ＩＮＢの入力差電流Ｉｄ１は（ＶＨ−ＶＴＮ）／Ｒ５２−（ＶＨ−ＶＴＮ）／Ｒ５１で表される。
【０１３２】
次に、テストモード時（ここでは時刻Ｔ３〜Ｔ５）の動作を説明する。時刻Ｔ３〜Ｔ５の間、テスト信号生成回路２３は、ハイレベルのテスト信号ＴＥＳＴ＿ＬＶ（ローレベルのテスト信号ＴＥＳＴ＿ＬＶＢ）を出力する。これにより、ＮＭＯＳトランジスタＮ５３はオフ、ＮＭＯＳトランジスタＮ５４はオンとなり、ＮＭＯＳトランジスタＮ５１、Ｎ５２のゲートにローレベルのレベル信号ＨＬが供給される。ＮＭＯＳトランジスタＮ５１、Ｎ５２のゲートがＬＶにバイアスされることで、抵抗Ｒ５１、Ｒ５２にはそれぞれＶＬ−ＶＴＮの電圧が印加される。このため、抵抗Ｒ５１には（ＬＬ−ＶＴＮ）／Ｒ５１の電流が流れ、抵抗Ｒ５２には（ＬＬ−ＶＴＮ）／Ｒ５２の電流が流れる。すなわち、反転入力信号ＩＮＢの電流は（ＬＬ−ＶＴＮ）／Ｒ５１となり、非反転入力信号ＩＮＴの電流は（ＬＬ−ＶＴＮ）／Ｒ５２となる。
【０１３３】
時刻Ｔ３〜Ｔ４の間、反転入力信号がハイレベルＩＨ、非反転入力信号がローレベルＩＬである場合、すなわちＲ５１＜Ｒ５２である期間、入力差電流Ｉｄ２は、（ＶＬ−ＶＴＮ）／Ｒ５１−（ＶＬ−ＶＴＮ）／Ｒ５２となる。ここで、Ｒ５１＜Ｒ５２である期間における通常モード時の入力差電流Ｉｄ１とテストモード時の入力差電流Ｉｄ２とを比較すると、その差Ｉｄ１−Ｉｄ２は、（ＶＨ−ＶＬ）×（１／Ｒ５１−１／Ｒ５２）となる。ここでＶＨ＞ＶＬ、１／Ｒ５１＞１／Ｒ５２であるため、Ｉｄ１−Ｉｄ２＞０となる。すなわち、テストモード時の入力差電流Ｉｄ２は、通常モード時の入力差電流Ｉｄ１に対し（ＶＨ−ＶＬ）×（１／Ｒ５１−１／Ｒ５２）だけ小さくなっている。
【０１３４】
時刻Ｔ４〜Ｔ５の間、反転入力信号がローレベルＩＬ、非反転入力信号がハイレベルＩＨである場合、すなわちＲ５２＜Ｒ５１である期間にテストモードに設定されると、入力差電流Ｉｄ１は、（ＶＬ−ＶＴＮ）／Ｒ５２−（ＶＬ−ＶＴＮ）／Ｒ５１となる。この期間においても、上述と同様に、テストモード時の入力差電流Ｉｄ２は、通常モード時の入力差電流Ｉｄ１に対し（ＶＨ−ＶＬ）×（１／Ｒ５２−１／Ｒ５１）だけ小さくなっている。
【０１３５】
以上のことから、テストモード期間中（時刻Ｔ３〜Ｔ５）、差動入力信号ＩＮＴ、ＩＮＢの入力差電流は、通常動作時における入力差電流Ｉｄ１よりも小さいＩｄ２となる。
【０１３６】
本実施の形態では、テスト時における差動入力信号ＩＮＴ、ＩＮＢの入力差電流を、通常動作時における入力差電流Ｉｄ１より小さいＩｄ１とすることで、動作マージンを強制的に小さくしている。これにより、動作マージンが小さい差動入力回路を不良回路として検出できる。
【０１３７】
図３３及び図３４を参照して、差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第５の実施の形態におけるテスト結果（入出力特性）を説明する。図３３は、正常な電流比較回路１２に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の入出力特性を示す図である。図３３を参照して、差動入力回路１０は、非反転入力信号ＩＮＴの電圧レベルが反転入力信号ＩＮＢより高く、入力差電流がＩｄ１のとき（時刻Ｔ１〜Ｔ２）、ハイレベルの出力信号ＯＵＴを出力する。又、差動入力回路１０は、反転入力信号ＩＮＴの電圧レベルが反転入力信号ＩＮＢより低く、入力差電流がＩｄ１のとき（時刻Ｔ１以前及び時刻Ｔ２以降）、ローレベルの出力信号ＯＵＴを出力する。
【０１３８】
図３４は、入力電流オフセットが生じた差動入力回路１０に正常な差動入力信号ＩＮＴ、ＩＮＢが入力した時の第５の実施の形態におけるテスト結果を示す図である。ここでは、図示しない外部回路から図３３と同じ差動入力信号ＩＮＴ、ＩＮＢが出力されるものとする。このため、通常モード時、図３３と同じ出力信号ＯＵＴが期待値として出力される。
【０１３９】
図３４を参照して、テストモードにおける全期間、差動入力信号ＩＮＴ、ＩＮＢの入力差電流は通常時における入力差電流Ｉｄ１より小さいＩｄ２となる。すなわちテストモード期間中の実効入力差電流はＩｄ２−Ｉｏｆｆとなる。ただし、Ｉｏｆｆは差動入力回路１０に生じた入力電流オフセットＩｏｆｆを示す。ここで、入力電流オフセットＩｏｆｆが、入力差電流Ｉｄ２より大きい場合（Ｉｄ２−Ｉｏｆｆ＜０）、実効的な反転入力信号と非反転入力信号の信号レベルは反転する。この場合、図３４に示すように、出力信号ＯＵＴは全期間において期待値の反転値となる。詳細には、時刻Ｔ１以前及び時刻Ｔ２以降における出力信号ＯＵＴの信号レベルは、期待値のローレベルからハイレベルに反転する。又、時刻Ｔ１〜Ｔ２における出力信号ＯＵＴの信号レベルは、期待値のハイレベルからローレベルに反転する。このように、入力電流オフセットＩｏｆｆが、テスト回路１０３によって小さくされた入力差電流Ｉｄ２より大きい場合、出力信号ＯＵＴの信号レベルは、期待値を反転したレベルとなるため、当該差動入力回路を不良回路として検出することができる。
【０１４０】
本発明では、電流制御回路７０によって、入力端子７１、７２と負荷回路（抵抗Ｒ５１、Ｒ５２）との間に流れる電流量を制御することによって、差動入力信号ＩＮＴ、ＩＮＢの入力差電流を、通常動作時における入力差電流Ｉｄ１よりも小さい入力差電流Ｉｄ２とし、差動入力回路１０の動作マージンを強制的に小さくしてテストを行なっている。すなわち、本発明では、実効的な反転入力信号と非反転入力信号の信号レベルを通常動作時よりも反転しやすくしてテストが行われる。これにより、入力電流オフセットによって動作マージンが小さくなり、動作が不安定な差動入力回路を不良回路として検出することができる。
【０１４１】
本発明によれば、差動入力回路１０の動作マージンを低下させて入出力特性のテストを行なうため、入力電流オフセットＩｏｆｆが、通常動作時の入力差電流Ｉｄ１より小さいがその値に近接しているような動作不安定な差動入力回路を、不良回路として検出することができる。又、本発明では、電流制御回路７０におけるオン抵抗を変更することで、入力差電流Ｉｄ２を任意の値に設定することができる。これにより、検出可能な不良回路における入力電流オフセットＩｏｆｆの大きさを任意に設定することができる。
【０１４２】
上述の例では、電流制御回路７０としてＮＭＯＳトランジスタを利用した例を説明したが、ＰＭＯＳトランジスタを利用しても、同様に入力差出流を小さくしてテストを行なうことができる。この場合、テスト信号ＴＥＳＴ＿ＬＶの信号レベルを反転させてスイッチ動作を制御することは言うまでもない。
【０１４３】
又、本実施の形態では、差動入力回路１０として電流比較回路を一例に説明したが、電圧比較回路でも同様に、入力差電圧を変更して動作マージンを小さくし、動作不安定の差動入力回路１０を不良回路として検出できる。すなわち、入力電流を入力電圧に置き換えて電圧比較回路に適用することで、同様の動作と効果を得ることができる。
【０１４４】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【０１４５】
１０：差動入力回路
１１：電圧比較回路
１２：電流比較回路
２０、２１、２２、２３、２４：テスト信号生成回路
２５：レベル生成回路
３１：プルダウンＢ回路（ＰＤＢ）
３２：プルダウンＴ回路（ＰＤＴ）
４１：プルアップＢ回路（ＰＵＢ）
４２：プルアップＴ回路（ＰＵＴ）
５１：プルダウンＢ回路（ＰＤＢ）
５２：プルアップＢ回路（ＰＵＢ）
６０：スイッチ回路（ＳＢＴ）
７０：電流制御回路（ＬＶＢＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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