(57)【要約】【課題】メモリデバイスのライン毎のフェイル数を短時間で効率良く計数することができるとともに、コストの大幅な上昇を招くことなく計数可能なライン数を増加させることができるメモリ試験装置を提供する。【解決手段】メモリ試験装置１は、フェイル情報を記憶するフェイルメモリＦＭと、フェイル情報を用いてライン毎のフェイル数を計数するラインフェイル計数装置ＣＭとを備える。ラインフェイル計数装置ＣＭは、読み出しと書き込みとを同時に行うことができ、ライン毎のフェイル数を示す複数ビットからなる計数値の下位ビットの内容をそれぞれ記憶する一次メモリ１４と、計数値の残りのビットの内容を記憶する二次メモリ１９とを備える。【選択図】図１
2010192017.tif 000002
【特許請求の範囲】
【請求項１】
行アドレス及び列アドレスからなる二次元アドレスを用いて個々のメモリセルが特定される複数のメモリセルを備えるメモリデバイスを試験して得られるフェイル情報を記憶する記憶装置と、前記フェイル情報を用いて前記行アドレスのみによって特定されるライン及び前記列アドレスのみによって特定されるライン毎のフェイル数を計数するラインフェイル計数装置とを備えるメモリ試験装置において、
前記フェイル計数装置は、読み出しと書き込みとを同時に行うことができ、前記ライン毎のフェイル数を示す複数ビットからなる計数値の下位ビットの内容をそれぞれ記憶する第１メモリと、
前記計数値の残りのビットの内容を記憶する第２メモリと、
前記記憶装置に記憶された前記フェイル情報に応じて前記第１メモリに記憶される計数値を更新し、前記第１メモリに記憶可能な計数値を超える桁上がりが生じた場合には桁上がり信号を出力する第１演算部と、
前記第１演算部から出力される桁上がり信号に応じて前記第２メモリに記憶される計数値を更新する第２演算部と
を備えることを特徴とするメモリ試験装置。
【請求項２】
前記第１演算部から出力される前記桁上がり信号を、前記ライン毎に記憶する第３メモリを備えており、
前記第２演算部は、前記第３メモリの記憶内容に応じて前記第２メモリに記憶される計数値をインクリメントして更新する
ことを特徴とする請求項１記載のメモリ試験装置。
【請求項３】
前記第３メモリは、前記ライン毎に設けられた複数のレジスタからなることを特徴とする請求項２記載のメモリ試験装置。
【請求項４】
前記第１メモリは、前記第２メモリよりも高速動作が可能なメモリであり、
前記第２メモリは、前記第１メモリよりも大容量のメモリである
ことを特徴とする請求項１から請求項３の何れか一項に記載のメモリ試験装置。
【請求項５】
前記記憶装置は、１つの二次元アドレスに対して複数ビットのフェイル情報の記憶が可能な複数ページ構成であり、
前記第１メモリ、前記第１演算部、及び前記第３メモリは、前記記憶装置のページ数に応じて複数設けられている
ことを特徴とする請求項２又は請求項３記載のメモリ試験装置。
【請求項６】
前記第２メモリは、第１メモリに記憶される計数値の残りのビットの内容を記憶する領域を、前記記憶装置のページ数に応じた数だけ備えることを特徴とする請求項５記載のメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの試験を行うメモリ試験装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic ＲＡＭ）、フラッシュメモリ等のメモリデバイスは、製造時においてメモリセルに１つでも欠陥があると不良になる。このため、通常は、本来メモリセルとして用いられる部位の周囲に予備のメモリセル（スペアセル）を形成しておき、メモリ試験装置の試験で不良（フェイル）が検出されたメモリセル（不良セル）をスペアセル（予備セル）で代替して不良を救済することにより、製造歩留まりの低下を防止している。
【０００３】
メモリセルに生じた不良セルの救済は、個々の不良セルを単位として行われる訳ではなく、不良セルの存在するメモリセルの行（Ｙライン）又は列（Ｘライン）を単位として行われる。従って、不良セルがより多く存在するＸライン又はＹラインを優先して救済した方が全ての不良セルを救済できる可能性が高くなる。このため、メモリ試験装置は、メモリデバイスを試験して得られたメモリセルのパス／フェイルを示すフェイル情報からＸライン毎のフェイル数とＹライン毎のフェイル数とを計数するラインフェイル計数装置を備えている。
【０００４】
図５は、従来のメモリ試験装置に設けられるラインフェイル計数装置の要部構成を示すブロック図である。図５に示す通り、ラインフェイル計数装置１００は、フェイルメモリアドレス生成部１０１、ラインフェイルカウントメモリアドレス生成部１０２、ラインフェイルカウントメモリ１０３、判断部１０４、及び加算部１０５を備えており、フェイルメモリＦＭに記憶されたフェイル情報ＦＤを読み出してＸライン毎のフェイル数とＹライン毎のフェイル数とを計数する。
【０００５】
フェイルメモリアドレス生成部１０１は、フェイルメモリＦＭからフェイル情報ＦＤを読み出すためのアドレスＡ１００を生成する。図６は、フェイルメモリＦＭに記憶されるフェイル情報の一例を示す図である。図６に示す通り、フェイル情報は、メモリセルのＸラインのアドレス（Ｘラインアドレス）とＹラインのアドレス（Ｙラインアドレス）との二次元アドレスを用いて特定される。フェイルメモリアドレス生成部１０１は、これらＸラインアドレス及びＹラインアドレスからなるアドレスをアドレスＡ１００として生成する。尚、図６において、黒塗りの部分は「フェイル」を示す情報が格納された領域を示しており、白塗りの部分は「パス」を示す情報が格納された領域を示している。
【０００６】
ラインフェイルカウントメモリアドレス生成部１０２は、フェイルメモリアドレス生成部１０１から出力されるアドレスＡ１００からラインフェイルカウントメモリ１０３に対するアドレス（読み出しアドレス及び書き込みアドレス）Ａ１０１を生成する。尚、ラインフェイルカウントメモリアドレス生成部１０２は、判断部１０４から信号Ｊ１００が出力されている場合のみアドレスＡ１０１の生成を行う。ラインフェイルカウントメモリ１０３は、Ｘライン毎のフェイル数及びＹライン毎のフェイル数を記憶する。
【０００７】
判断部１０４は、フェイルメモリＦＭから読み出されたフェイル情報ＦＤが「フェイル」を示す情報であるか否かを判断し、「フェイル」を示す情報であると判断した場合にのみ信号Ｊ１００を出力する。加算部１０５は、判断部１０４から信号Ｊ１００が出力された場合に、ラインフェイルカウントメモリ１０３から読み出されたデータＲ１００に「１」を加算し（インクリメントし）、データＷ１００として出力する。
【０００８】
図７は、ラインフェイル計数装置の動作を説明するためのタイミングチャートである。尚、ここでは説明を簡単にするために、Ｘラインに関する計数動作について説明し、Ｙラインに関する計数動作については説明を省略する。図５に示す通り、フェイルメモリアドレス生成部１０１からＸラインアドレスが「２」であってＹラインアドレスが「０」であるアドレスＡ１００が出力されたとする。このアドレスＡ１００がフェイルメモリＦＭに入力されると、「フェイル」を示すフェイル情報ＦＤが読み出される（図６，図７参照）。すると、判断部１０４からラインフェイルカウントメモリアドレス生成部１０２及び加算部１０５に対して信号Ｊ１００が出力される。
【０００９】
これにより、ラインフェイルカウントメモリアドレス生成部１０２アドレスＡ１０１が生成されてラインフェイルカウントメモリ１０３に出力される。具体的には、アドレスＡ１００のＸラインアドレスが「２」であるため、ラインフェイルカウントメモリ１０３の第２番目のＸラインのフェイル数が格納された領域を指定するアドレス（Ｘ２ラインアドレス）が生成されてアドレスＡ１０１として出力される。
【００１０】
このアドレスＡ１０１が入力されると、ラインフェイルカウントメモリ１０３から第２番目のＸラインのフェイル数を示す情報がデータＲ１００として読み出されて加算部１０５に入力される。尚、このデータＲ１００の初期値は図７に示す通り「０」である。判断部１０４から信号Ｊ１００が出力されているため、加算部１０５に入力されたデータＲ１００はインクリメントされる。これにより、加算部１０５からは値が「１」のデータＷ１００が出力され、ラインフェイルカウントメモリ１０３のＸ２ラインアドレスで指定される領域に記憶される。
【００１１】
次に、図５に示す通り、フェイルメモリアドレス生成部１０１からＸラインアドレスが「３」であってＹラインアドレスが「０」であるアドレスＡ１００が出力された場合にも、フェイルメモリＦＭからは「フェイル」を示すフェイル情報ＦＤが読み出され（図６，図７参照）、判断部１０４からは信号Ｊ１００が出力される。これにより、ラインフェイルカウントメモリアドレス生成部１０２ではラインフェイルカウントメモリ１０３の第３番目のＸラインのフェイル数が格納された領域を指定するアドレス（Ｘ３ラインアドレス）が生成されてアドレスＡ１０１として出力される。
【００１２】
すると、ラインフェイルカウントメモリ１０３から第３番目のＸラインのフェイル数を示す情報がデータＲ１００として読み出されて加算部１０５に入力される。尚、このデータＲ１００の初期値も図７に示す通り「０」である。そして、判断部１０４から信号Ｊ１００が出力されているため、加算部１０５に入力されたデータＲ１００はインクリメントされ、加算部１０５からは値が「１」のデータＷ１００が出力されてラインフェイルカウントメモリ１０３のＸ３ラインアドレスで指定される領域に記憶される。
【００１３】
尚、フェイルメモリＦＭから「パス」を示すフェイル情報ＦＤが読み出された場合には、判断部１０４から信号Ｊ１００が出力されないため、ラインフェイルカウントメモリアドレス生成部１０２におけるアドレスＡ１０１の生成、及び加算部１０５におけるインクリメントは行われない。以下、フェイルメモリアドレス生成部１０１からアドレスＡ１００が出力される度に、フェイルメモリＦＭから読み出されるフェイルデータＦＤに応じた上述の動作が繰り返され、Ｘライン毎のフェイル数及びＹライン毎のフェイル数が計数される。尚、従来のラインフェイル計数装置の詳細については、例えば以下の特許文献１を参照されたい。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平６−２８３０００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、上述した従来のラインフェイル計数装置では、フェイルメモリＦＭから「フェイル」を示すフェイル情報ＦＤが読みされた場合に、アドレスＡ１０１で指定されたラインフェイルカウントメモリ１０３の領域に記憶された情報を読み出して加算部１０５でインクリメントした後にラインフェイルカウントメモリ１０３の同領域に書き戻す処理（リードモディファイライト処理）が繰り返し行われる。例えば、Ｘライン及びＹラインが共に数Ｋ（キロ）〜数十Ｋライン存在する場合であって、フェイルメモリＦＭに記憶されたフェイル情報が全て「フェイル」を示すものである場合には、数百万〜数十億回のリードモディファイライト処理が行われる。このため、Ｘライン及びＹライン毎のフェイル数を計数するのに長時間を要するという問題があった。
【００１６】
また、上記のリードモディファイライト処理に要する時間を極力短縮するために、ラインフェイルカウントメモリ１０３にはＳＲＡＭ等の高速動作が可能なメモリが用いられる。しかしながら、大容量のＳＲＡＭを確保するのは困難であり、計数可能なＸライン及びＹラインの最大数が制限されるという問題がある。また、仮に大容量のＳＲＡＭが確保できてＸライン及びＹラインの最大数の問題が解消されたとしてもコストが大幅に上昇してしまうという問題がある。
【００１７】
本発明は、メモリデバイスのライン毎のフェイル数を短時間で効率良く計数することができるとともに、コストの大幅な上昇を招くことなく計数可能なライン数を増加させることができるメモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明のメモリ試験装置は、行アドレス及び列アドレスからなる二次元アドレスを用いて個々のメモリセルが特定される複数のメモリセルを備えるメモリデバイスを試験して得られるフェイル情報を記憶する記憶装置（ＦＭ、ＦＭ１）と、前記フェイル情報を用いて前記行アドレスのみによって特定されるライン及び前記列アドレスのみによって特定されるライン毎のフェイル数を計数するラインフェイル計数装置（ＣＭ、ＣＭ１）とを備えるメモリ試験装置（１、２）において、前記フェイル計数装置は、読み出しと書き込みとを同時に行うことができ、前記ライン毎のフェイル数を示す複数ビットからなる計数値の下位ビットの内容をそれぞれ記憶する第１メモリ（１４）と、前記計数値の残りのビットの内容を記憶する第２メモリ（１９、３３）と、前記記憶装置に記憶された前記フェイル情報に応じて前記第１メモリに記憶される計数値を更新し、前記第１メモリに記憶可能な計数値を超える桁上がりが生じた場合には桁上がり信号（Ｃ１、Ｃ１１〜Ｃ１ｐ）を出力する第１演算部（１５、１６）と、前記第１演算部から出力される桁上がり信号に応じて前記第２メモリに記憶される計数値を更新する第２演算部（１８、２０、３２、３４）とを備えることを特徴としている。
この発明によると、記憶装置に記憶されたフェイル情報に応じて第１メモリに記憶される計数値の下位ビットが更新され、第１メモリに記憶可能な計数値を超える桁上がりが生ずると桁上がり信号が出力されて第２メモリに記憶される計数値の上位ビットが更新される。
また、本発明のメモリ試験装置は、前記第１演算部から出力される前記桁上がり信号を、前記ライン毎に記憶する第３メモリ（１７、３１）を備えており、前記第２演算部は、前記第３メモリの記憶内容に応じて前記第２メモリに記憶される計数値をインクリメントして更新することを特徴としている。
また、本発明のメモリ試験装置は、前記第３メモリが、前記ライン毎に設けられた複数のレジスタからなることを特徴としている。
また、本発明のメモリ試験装置は、前記第１メモリが、前記第２メモリよりも高速動作が可能なメモリであり、前記第２メモリが、前記第１メモリよりも大容量のメモリであることを特徴としている。
また、本発明のメモリ試験装置は、前記記憶装置が、１つの二次元アドレスに対して複数ビットのフェイル情報の記憶が可能な複数ページ構成であり、前記第１メモリ、前記第１演算部、及び前記第３メモリは、前記記憶装置のページ数に応じて複数設けられていることを特徴としている。
更に、本発明のメモリ試験装置は、前記第２メモリが、第１メモリに記憶される計数値の残りのビットの内容を記憶する領域を、前記記憶装置のページ数に応じた数だけ備えることを特徴としている。
【発明の効果】
【００１９】
本発明によれば、記憶装置に記憶されたフェイル情報に応じて第１メモリに記憶される計数値の下位ビットを更新し、第１メモリに記憶可能な計数値を超える桁上がりが生じた場合に桁上がり信号を出力して第２メモリに記憶される計数値の上位ビットを更新している。このため、第１メモリに高速動作が可能なメモリを用い、第２メモリに大容量のメモリを用いることで、メモリデバイスのライン毎のフェイル数を短時間で効率良く計数することができるとともに、コストの大幅な上昇を招くことなく計数可能なライン数を増加させることができるという効果がある。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態によるメモリ試験装置の要部構成を示すブロック図である。
【図２】Ｘライン及びＹライン毎のフェイル数を示す計数値のフォーマットを示す図である。
【図３】本発明の第１実施形態におけるメモリ試験装置のフェイル数の計数時における動作を説明するためのタイミングチャートである。
【図４】本発明の第２実施形態によるメモリ試験装置の要部構成を示すブロック図である。
【図５】従来のメモリ試験装置に設けられるラインフェイル計数装置の要部構成を示すブロック図である。
【図６】フェイルメモリＦＭに記憶されるフェイル情報の一例を示す図である。
【図７】ラインフェイル計数装置の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施形態によるメモリ試験装置について詳細に説明する。
【００２２】
〔第１実施形態〕
図１は、本発明の第１実施形態によるメモリ試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のメモリ試験装置１は、メモリデバイス（図示省略）を試験して得られるフェイル情報を記憶するフェイルメモリＦＭ（記憶装置）と、フェイルメモリＦＭに記憶されたフェイル情報に基づいてフェイル数を計数するラインフェイル計数装置ＣＭとを備える。
【００２３】
ここで、上記のメモリデバイスは、Ｘラインアドレス（列アドレス）及びＹラインアドレス（行アドレス）からなる二次元アドレスを用いて個々のメモリセルが特定される複数のメモリセルを備えているものとする。また、上記のラインフェイル計数装置ＣＭは、Ｘラインアドレスのみによって特定されるメモリセルの列（Ｘライン）毎のフェイル数と、Ｙラインアドレスのみによって特定されるメモリセルの行（Ｙライン）毎のフェイル数とをそれぞれ計数するものであるとする。
【００２４】
ラインフェイル計数装置ＣＭは、フェイルメモリアドレス生成部１１、リードアドレス生成部１２、ライトアドレス生成部１３、一次メモリ１４（第１メモリ）、判断部１５（第１演算部）、加算部１６（第１演算部）、レジスタ群１７（第３メモリ）、二次メモリ制御部１８（第２演算部）、二次メモリ１９（第２メモリ）、及び加算部２０（第２演算部）を備えており、フェイルメモリＦＭに記憶されたフェイル情報ＦＤを読み出してＸライン毎のフェイル数とＹライン毎のフェイル数とを計数する。ここで、本実施形態のメモリ試験装置１は、Ｘライン及びＹライン毎のフェイル数を、一次メモリ１４と二次メモリ１９とに分けて記憶する。
【００２５】
図２は、Ｘライン及びＹライン毎のフェイル数を示す計数値のフォーマットを示す図である。図２に示す通り、フェイル数を示す計数値は、第０〜第ｑビット（ｑは１以上の整数）の（ｑ＋１）ビットからなり、第０〜第ｋビットまでの（ｋ＋１）ビット（ｋは１以上であってｑよりも小さな整数）分の下位ビットの内容が一次メモリ１４に記憶され、残りのビットの内容が二次メモリ１９に記憶される。ここで、計数値のビット数（ｑ＋１）は、Ｘライン及びＹラインの数（ｎ＋１，ｍ＋１）に応じて設定される。例えば、Ｘライン及びＹラインの数が共に１Ｋライン（１０２４ライン＝２１０ライン）である場合には、ビット数（ｑ＋１）は１０以上に設定される。
【００２６】
また、一次メモリ１４に記憶される計数値の下位のビット数（ｋ＋１）は、一次メモリ１４の容量とＸライン及びＹラインの数（ｎ＋１，ｍ＋１）とに応じて設定される。例えば、一次メモリ１４の容量が１６Ｋビットであって、Ｘライン及びＹラインの数が共に１Ｋライン（１０２４ライン）であるときには、一次メモリ１４に記憶させる下位のビット数（Ｋ＋１）は８ビット（＝１６Ｋ／（１Ｋ＋１Ｋ））に設定される。
【００２７】
フェイルメモリアドレス生成部１１は、フェイルメモリＦＭからフェイル情報ＦＤを読み出すためのアドレスＡ１を生成する。ここで、上述した通り、メモリデバイスが備える個々のメモリセルはＸラインアドレス及びＹラインアドレスからなる二次元アドレスを用いて特定されるため、メモリデバイスが備えるメモリセルのパス／フェイルを示すフェイル情報もＸラインアドレスとＹラインアドレスとの二次元アドレスを用いて特定される。このため、フェイルメモリアドレス生成部１１は、これらＸラインアドレス及びＹラインアドレスからなるアドレスをアドレスＡ１として生成する。
【００２８】
リードアドレス生成部１２は、フェイルメモリアドレス生成部１１から出力されるアドレスＡ１から一次メモリ１４に対するリードアドレス（読み出しアドレス）Ａ２を生成する。ライトアドレス生成部１３は、リードアドレス生成部１２から出力されるリードアドレスＡ２から一次メモリ１４に対するライトアドレス（書き込みアドレス）Ａ３を生成する。尚、ライトアドレス生成部１３は、判断部１５から信号Ｊ１が出力されている場合にのみライトイネーブル信号（図示書略）を出力し、生成したライトアドレスＡ３で特定される領域への書き込みを許可する制御を行う。
【００２９】
一次メモリ１４は、前述した通り、Ｘライン毎のフェイル数及びＹライン毎のフェイル数を示す計数値の下位ビットの内容のみを記憶する。このため、計数値の下位ビットの内容を記憶する領域が、少なくともＸラインの数（ｎ＋１）とＹラインの数（ｍ＋１）を加算した（ｎ＋ｍ＋２）個だけ設けられる。この一次メモリ１４には、Ｘライン及びＹライン毎のフェイル数を短時間で効率良く計数するために、リード動作（読み出し動作）とライト動作（書き込み動作）とを同時に行うことができるメモリが用いられる。具体的に、一次メモリ１４としては、デュアルポートのＳＲＡＭを用いるのが望ましい。
【００３０】
判断部１５は、フェイルメモリＦＭから読み出されたフェイル情報ＦＤが「フェイル」を示す情報であるか否かを判断し、「フェイル」を示す情報であると判断した場合にのみ信号Ｊ１を出力する。加算部１６は、判断部１５から信号Ｊ１が出力された場合に、一次メモリ１４から読み出されたデータＲ１に「１」を加算し（インクリメントし）、データＷ１として出力する。また、加算部１６は、インクリメントした結果が一次メモリ１４に記憶することが可能な値を越えた場合にはキャリーフラグＣ１（桁上がり信号）を出力する。例えば、一次メモリ１４に記憶させる計数値の下位のビット数（Ｋ＋１）が８ビットである場合には、インクリメントした結果が「２５６」以上になったときにキャリーフラグＣ１を出力する。
【００３１】
レジスタ群１７は、加算部１６から出力されるキャリーフラグＣ１を一時的に記憶する。このレジスタ群１７は、一次メモリ１４に設けられる領域の各々に対応する少なくともＸラインの数（ｎ＋１）とＹラインの数（ｍ＋１）とを加算した（ｎ＋ｍ＋２）個のレジスタからなる。つまり、少なくともＸライン毎のキャリーフラグＣ１の全て及びＹライン毎のキャリーフラグＣ１の全てを記憶することが可能なレジスタが設けられている。尚、加算部１６から出力されたキャリーフラグＣ１を何れのレジスタに記憶させるかは、例えばライトアドレス生成部１３で生成されるライトアドレスＡ３を用いて制御される。
【００３２】
二次メモリ制御部１８は、レジスタ群１７の内容を順次にスキャンしてレジスタ群１７に記憶されているキャリーフラグＣ２を読み出す。キャリーフラグＣ２が読み出された場合には、二次メモリ１９に対するアドレス（読み出しアドレス及び書き込みアドレス）Ａ４を生成するとともに、加算部２０でのインクリメントを指示する信号Ｊ２を出力する。ここで、二次メモリ制御部１８によって生成されるアドレスＡ４は、読み出されたキャリーフラグＣ２が記憶されていたレジスタに応じたアドレスである。
【００３３】
二次メモリ１９は、前述した通り、Ｘライン毎のフェイル数及びＹライン毎のフェイル数を示す計数値のうちの一次メモリ１４に記憶されるビット以外の残りのビットの内容を記憶する。このため、二次メモリ１９にも、計数値の残りのビット内容を記憶する領域が、少なくともＸラインの数（ｎ＋１）とＹラインの数（ｍ＋１）を加算した（ｎ＋ｍ＋２）個だけ設けられている。尚、これらの領域の各々は、一次メモリ１４に設けられる領域の各々に対応するとともにレジスタ群１７に設けられるレジスタの各々に対応する。
【００３４】
この二次メモリ１９には、安価で大容量のメモリが用いられる。具体的に、二次メモリ１９としては、ＳＤＲＡＭ（Synchronous ＤＲＡＭ）を用いるのが望ましい。つまり、一次メモリ１４は二次メモリ１９よりも高速動作が可能であり、二次メモリ１９は一次メモリよりも大容量であって安価なものを用いるのが望ましい。加算部２０は、二次メモリ制御部１８から信号Ｊ２が出力された場合に、二次メモリ１９から読み出されたデータＲ２に「１」を加算し（インクリメントし）、データＷ２として出力する。尚、以上の構成のメモリ試験装置は、所定の基準クロック（図示省略）に同期して動作する。
【００３５】
図３は、本発明の第１実施形態におけるメモリ試験装置のフェイル数の計数時における動作を説明するためのタイミングチャートである。尚、ここでは説明を簡単にするために、Ｘラインに関する計数動作について説明し、Ｙラインに関する計数動作については説明を省略する。まず、図３に示す通り、時刻ｔ１においてフェイルメモリアドレス生成部１１からＸラインアドレスが「２」であってＹラインアドレスが「０」であるアドレスＡ１が出力され、時刻ｔ２，ｔ３，ｔ４においてＸラインアドレスのみが「３」，［４］，［５］と変化するアドレスＡ１が順次出力されるとする。
【００３６】
これらのアドレスＡ１がフェイルメモリＦＭに入力されると、図３に示す通り、時刻ｔ１，ｔ２，ｔ３，ｔ４において、例えば「フェイル」，「パス」，「フェイル」，「パス」を示すフェイル情報ＦＤがフェイルメモリＦＭから順次読み出される。読み出されたフェイル情報ＦＤは判断部１５に入力され、そのフェイル情報ＦＤに応じた信号Ｊ１が出力される。具体的には、時刻ｔ１，ｔ３の各々で「フェイル」を示すフェイル情報ＦＤが入力されているため、時刻ｔ１，ｔ３の各々において判断部１５から信号Ｊ１が出力される（図３においては図示を省略している）。
【００３７】
他方、フェイルメモリアドレス生成部１１から出力されたアドレスＡ１は、リードアドレス生成部１２に入力され、アドレスＡ１に応じたリードアドレスＡ２が順次生成される。生成されたリードアドレスＡ２は基準クロックの１周期分の時間だけ遅延した時刻においてリードアドレス生成部１２から一次メモリ１４に順次出力される。具体的には、時刻ｔ１で入力されたアドレスＡ１から一次メモリ１４における第２番目のＸラインのフェイル数が格納された領域を指定するアドレス（Ｘ２ラインアドレス）が生成されて時刻ｔ２でリードアドレスＡ２として出力される。同様に、時刻ｔ２，ｔ３，ｔ４で入力されたアドレスＡ１から一次メモリ１４における第３番目，第４番目，第５番目のＸラインのフェイル数が格納された領域を指定するアドレス（Ｘ３ラインアドレス〜Ｘ５ラインアドレス）が順次生成されて時刻ｔ３，ｔ４，ｔ５においてリードアドレスＡ２として順次出力される。
【００３８】
これらのリードアドレスＡ２が一次メモリ１４に入力されると、一次メモリ１４からはＸ２ラインアドレス〜Ｘ５ラインアドレスで特定される領域に記憶されているデータ（「Ｘ２ＣＮＴ」〜「Ｘ５ＣＮＴ」）が、基準クロックの１周期分の時間だけ遅延した時刻（時刻ｔ３，ｔ４，ｔ５，ｔ６）においてデータＲ１として順次読み出される。そして、これらのデータＲ１は、加算部１６に入力されて判断部１５からの信号Ｊ１に応じてインクリメントされて基準クロックの１周期分の時間だけ遅延した時刻（ｔ４，ｔ５，ｔ６，ｔ７）においてデータＷ１として順次出力される。
【００３９】
具体的には、前述の通り、時刻ｔ１と時刻ｔ３において信号Ｊ１が出力されたため、判断部１５においては、これらの時刻から基準クロックの２周期分の時間だけ遅延した時刻である時刻ｔ３，ｔ５で一次メモリ１４から読み出されたデータ「Ｘ２ＣＮＴ」，「Ｘ４ＣＮＴ」がインクリメントされてデータＷ１として出力される。尚、上記の基準クロックの２周期分の時間は、リードアドレス生成部１２におけるアドレス生成に要した時間と一次メモリ１４からのデータＲ１の読み出しに要した時間とを加算した時間である。
【００４０】
ここで、図３に示す通り、時刻ｔ３において一次メモリ１４から読み出されたデータ「Ｘ２ＣＮＴ」をインクリメントしたときに桁上がりが生じたとする。すると、時刻ｔ４において加算部１６からは値が「０」であるデータＷ１が出力されるとともに、値が「１」であるキャリーフラグＣ１が出力される。加算部１６から出力されたキャリーフラグＣ１は、レジスタ群１７のうちの所定のレジスタ（例えばライトアドレスＡ３で指定されるレジスタ）に記憶される。尚、時刻ｔ５，ｔ６，ｔ７においては桁上がりが生じていないためキャリーフラグＣ１の値は「０」である。
【００４１】
以上の加算部１６で行われる処理と並列して、リードアドレス生成部１２から出力されたリードアドレスＡ２がライトアドレス生成部１３に入力され、リードアドレスＡ２に応じたライトアドレスＡ３が生成され、リードアドレスＡ２に対して基準クロックの２周期分の時間だけ遅延した時刻（ｔ４，ｔ５，ｔ６，ｔ７）において順次出力される。これにより、時刻ｔ４，ｔ５，ｔ６，ｔ７において加算部１６から出力されたデータＷ１が、ライトアドレスＡ３で指定される一次メモリ１４の領域に記憶される。ここで、図３を参照すると、時刻ｔ４，ｔ５においては、一次メモリ１４からのデータＲ１の読み出しと、一次メモリ１４に対するデータＷ１の書き込みとが同時に行われることが分かる。
【００４２】
尚、前述した通り、判断部１５からは時刻ｔ１，ｔ３においてのみ信号Ｊ１が出力される。このため、実際には、これらの時刻から基準クロックの３周期分の時間だけ遅延した時刻である時刻ｔ４，ｔ６においてのみライトアドレス生成部１３からライトイネーブル信号が出力されて一次メモリ１４に対する書き込みが行われる。よって、判断部１５から信号Ｊ１が出力されない時刻ｔ２，ｔ４から基準クロックの３周期分の時間だけ遅延した時刻である時刻ｔ５，ｔ７においてはライトアドレス生成部１３からライトイネーブル信号が出力されずに一次メモリ１４に対する書き込みは行われない。
【００４３】
二次メモリ制御部１８は、以上の動作とは別個にレジスタ群１７の内容を順次にスキャンしている。いま、時刻ｔ８においてレジスタ群１７に記憶されているキャリーフラグＣ２が読み出されたとすると、二次メモリ制御部１８は、そのキャリーフラグＣ２が記憶されていたレジスタに応じたアドレスを生成してアドレスＡ４として二次メモリ１９に出力するとともに、加算部２０に対して信号Ｊ２を出力する（図３においては図示省略）。具体的には、レジスタ分１７から読み出されたキャリーフラグＣ２から、二次メモリ１９における第２番目のＸラインのフェイル数が格納された領域を指定するアドレス（Ｘ２ラインアドレス）が生成されて時刻ｔ９でアドレスＡ４として出力される。
【００４４】
アドレスＡ４が二次メモリ１９に入力されると、二次メモリ１９からはそのアドレスＡ４で特定される領域に記憶されているデータがデータＲ２として読み出される（時刻ｔ１０）。読み出されたデータＲ２は、二次メモリ制御部１８から信号Ｊ２が出力されているため加算部２０でインクリメントされ、時刻ｔ１１において、データＷ２として出力されてＸ２ラインアドレスで指定される二次メモリ１９に書き込まれる。尚、かかる動作が終了すると、レジスタ群１７に記憶されていた上記のキャリーフラグはクリアされる（時刻ｔ１２）。
【００４５】
以上説明した動作によって、Ｘラインのフェイル数の計数値を示す下位ビットが一次メモリ１４に書き込まれるとともに、桁上がりが生じた場合には二次メモリ１５に書き込まれている上位ビットの値が更新される。尚、一次メモリ１４に対する書き込みはフェイルメモリＦＭから「フェイル」を示すフェイルデータＦＤが出力される度に行われるが、二次メモリ１９に対する書き込みは加算部１６からキャリーフラグＣ１が出力された場合にのみ行われる。このため、一次メモリ１４には計測に要する時間を短縮するためにＳＲＡＭ等の高速動作が可能なメモリを用いる必要があるが、二次メモリ１７には一次メモリ１４ほどの高速動作を行うメモリは不要である。
【００４６】
以後同様に、フェイルメモリアドレス生成部１１からアドレスＡ１が出力される度に、以上説明した動作と同様の動作が繰り返され、Ｘライン毎のフェイル数及びＹライン毎のフェイル数が計数される。尚、一次メモリ１４及び二次メモリ１９の記憶内容を読み出し、それらを図２に示すフォーマットに従って合成することにより、Ｘライン毎のフェイル数及びＹライン毎のフェイル数が得られる。
【００４７】
尚、以上の説明では、説明を簡単にするために、Ｘライン毎のフェイル数を計数する場合の動作についてのみ説明したが、Ｘライン毎のフェイル数を計数する動作とＹライン毎のフェイル数を計数する動作とは並列して行われる。つまり、フェイルメモリアドレス生成部１１からアドレスＡ１が出力される度に、そのアドレスＡ１をなすＸラインアドレスによってＸラインが特定されるとともにＹラインアドレスによってＹラインが特定され、そのアドレスＡ１によってフェイルメモリＦＭから「フェイル」を示すフェイル情報ＦＤが出力された場合にはＸライン及びＹラインの双方についてインクリメント処理が行われ、「パス」を示すフェイル情報ＦＤが出力された場合にはＸライン及びＹラインの双方についてインクリメント処理が行われない。
【００４８】
以上説明した通り、本実施形態においては、一次メモリ１４と二次メモリ１９とを設け、Ｘライン及びＹライン毎のフェイル数の下位ビットの内容を一次メモリ１４に記憶し、残りのビットの内容を二次メモリ１９に記憶している。このため、一次メモリ１４に高速動作が可能なデュアルポートメモリを用いることで計数に要する時間を大幅に短縮することができ、二次メモリ１９に大容量のメモリを用いることでコストの大幅な上昇を招くことなく計測可能なライン数を増加させることができる。
【００４９】
〔第２実施形態〕
図４は、本発明の第２実施形態によるメモリ試験装置の要部構成を示すブロック図である。図４に示す通り、本実施形態のメモリ試験装置２は、図１に示すフェイルメモリＦＭ及びラインフェイル計数装置ＣＭに代えてフェイルメモリＦＭ１（記憶装置）及びラインフェイル計数装置ＣＭ１を備える。フェイルメモリＦＭ１は１つの二次元アドレスに対して複数ビットのフェイル情報の記憶が可能な複数ページ構成のものであり、ラインフェイル計数装置ＣＭ１はフェイルメモリＦＭ１から出力されるフェイル情報の各ページ毎の計数（Ｘライン及びＹライン毎のフェイル数の計数）を並列して行うものである。
【００５０】
ラインフェイル計数装置ＣＭ１は、フェイルメモリアドレス生成部１１、一次メモリ部３０ａ〜３０ｐ、キャリーフラグメモリ３１（第３メモリ）、二次メモリ制御部３２（第２演算部）、加算部３３（第２演算部）、及び二次メモリ３４（第２メモリ）を備える。尚、図４においては、図１に示すブロックと同一のブロックについては同一の符号を付してある。
【００５１】
一次メモリ部３０ａ〜３０ｐは、それぞれ図１に示すリードアドレス生成部１２、ライトアドレス生成部１３、一次メモリ１４、判断部１５、及び加算部１６を備えており、フェイルメモリＦＭ１から出力されるフェイル情報の各ページ毎の計数（Ｘライン及びＹライン毎のフェイル数の計数）をそれぞれ行って、計数結果を一次メモリ１４に記憶する。また、一次メモリ部３０ａ〜３０ｐは、インクリメントした結果が一次メモリ１４に記憶することが可能な値を越えた場合にはキャリーフラグＣ１１〜Ｃ１ｐをそれぞれ出力する。尚、一次メモリ部３０ａ〜３０ｐの総数は、フェイルメモリＦＭ１のページ数以上に設定される。
【００５２】
キャリーフラグメモリ３１は、一次メモリ部３０ａ〜３０ｐから出力されるキャリーフラグＣ１１〜Ｃ１ｐを一時的に記憶する。このキャリーフラグメモリ３１は、一次メモリ部３０ａ〜３０ｐの各々が備える一次メモリ１４の各々に設けられる領域（ｎ＋ｍ＋２個の領域）を、少なくともフェイルメモリＦＭ１のページ数分だけ備えている。つまり、フェイルメモリＦＭ１の全ページについて、Ｘライン毎のキャリーフラグの全て及びＹライン毎のキャリーフラグの全てを記憶することが可能である。
【００５３】
二次メモリ制御部３２は、キャリーフラグメモリ３１に設けられた領域を順にアクセスし、キャリーフラグメモリ３１に記憶されているキャリーフラグを読み出す。また、キャリーフラグを読み出した場合には、二次メモリ３４に対するアドレス（読み出しアドレス及び書き込みアドレス）Ａ４を生成するとともに、加算部３３でのインクリメントを指示する信号Ｊ３を出力する。
【００５４】
二次メモリ３３は、図１に示す二次メモリ１９と同様に、Ｘライン毎のフェイル数及びＹライン毎のフェイル数を示す計数値のうちの一次メモリ１４に記憶されるビット以外の残りのビットの内容を記憶する。但し、二次メモリ３３には、Ｘラインの数（ｎ＋１）とＹラインの数（ｍ＋１）を加算した（ｎ＋ｍ＋２）個の領域が、少なくともフェイルメモリＦＭ１のページ数に応じた数だけ設けられている。尚、これらの領域の各々は、一次メモリ部３０ａ〜３０ｐの各々が備える一次メモリ１４に設けられる領域の各々に対応するとともに、キャリーフラグメモリ３１に設けられる領域の各々に対応する。
【００５５】
また、二次メモリ３３には、図１に示す二次メモリ１９と同様に、ＳＤＲＡＭ等の安価で大容量のメモリが用いられる。加算部３４は、二次メモリ制御部３２から信号Ｊ３が出力された場合に、二次メモリ３３から読み出されたデータＲ３に「１」を加算し（インクリメントし）、データＷ３として出力する。
【００５６】
以上の構成のメモリ試験装置２においては、フェイルメモリＦＭ１から出力される各ページ毎のフェイル情報ＦＤの計数が一次メモリ部３０ａ〜３０ｐの各々で並列して行われ、一次メモリ部３０ａ〜３０ｐの各々から出力されるキャリーフラグＣ１１〜Ｃ１ｐに応じて二次メモリ３３に書き込まれている上位ビットの値が更新される。一次メモリ部３０ａ〜３０ｐの各々で行われる動作、及び二次メモリ３３の記憶内容の更新動作は、基本的には第１実施形態と同様であるため、ここでの詳細な説明は省略する。
【００５７】
以上説明した通り、本実施形態においては、一次メモリ部３０ａ〜３０ｐの各々に一次メモリ１４を設けるとともに二次メモリ３３を設け、各ページにおけるＸライン及びＹライン毎のフェイル数の下位ビットの内容を一次メモリ１４に記憶し、各ページにおける残りのビットの内容を二次メモリ３３に記憶している。このため、一次メモリ１４に高速動作が可能なデュアルポートメモリを用いることで計数に要する時間を大幅に短縮することができ、二次メモリ３３に大容量のメモリを用いることでコストの大幅な上昇を招くことなく計測可能なライン数を増加させることができる。
【００５８】
以上、本発明の実施形態によるメモリ試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、フェイルメモリＦＭ，ＦＭ１に記憶されたフェイル情報を直接ラインフェイル計数装置ＣＭ１，ＣＭ２がそれぞれ計数する場合について説明したが、フェイルメモリＦＭ，ＦＭ１から予備のバッファメモリに複製又は退避されたフェイル情報をラインフェイル計数装置ＣＭ１，ＣＭ２で計数しても良い。
【符号の説明】
【００５９】
１，２            メモリ試験装置
１４              一次メモリ
１５              判断部
１６              加算部
１７              レジスタ群
１８              二次メモリ制御部
１９              二次メモリ
２０              加算部
３１              キャリーフラグメモリ
３２              二次メモリ制御部
３３              二次メモリ
３４              加算部
Ｃ１              キャリーフラグ
Ｃ１１〜Ｃ１ｐ    キャリーフラグ
ＣＭ，ＣＭ１      ラインフェイル計数装置
ＦＭ，ＦＭ１      フェイルメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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