(57)【要約】【課題】  半導体回路内のＭＯＳＦＥＴに対して、ダメージを与えることなく効率的にストレス印加が可能なストレス試験回路を提供する。【解決手段】  電源電圧Ｖｃｃと接地電圧Ｖｓｓの中間電圧を示す一または複数の中間ノードの何れかとなる半導体回路に対してストレス試験を行う回路であって、中間ノードとならないＮＭＯＳ１１及び１２のソースに対してＶｃｃとＶｓｓの何れか一方を選択的に印加可能な第１電圧線３ａと、ＮＭＯＳのバックゲートに対してＶｓｓを印加可能な第２電圧線３ｂと、中間ノードとならないＰＭＯＳ２１及び２２のソースに対してＶｃｃとＶｓｓの何れか一方を選択的に印加可能な第３電圧線２ａと、ＰＭＯＳのバックゲートに対してＶｃｃを印加可能な第４電圧線２ｂと、中間ノードＮ１〜Ｎ３のそれぞれに対して、Ｖｓｓを印加するか、Ｖｃｃを印加するか、もしくは電圧を印加しないかの何れか一を選択的に制御可能な駆動部６とを備える。【選択図】        図１
2010078362.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴを含み、ストレス試験動作時と通常運転動作時の各動作間で印加電圧の切換が可能な半導体回路であって、
前記通常運転動作時において、第１電源電圧と前記第１電源電圧よりも低電圧の第２電源電圧との間の中間電圧を示す一または複数の中間ノードと、
前記第１電源電圧または前記第２電源電圧のいずれか一方を、前記各動作に応じて選択して印加可能な第１電圧線と、
前記第２電源電圧を印加可能な第２電圧線と、
前記第１電源電圧または前記第２電源電圧のいずれか一方を、前記各動作に応じて選択して印加可能な第３電圧線と、
前記第１電源電圧を印加可能な第４電圧線と、
前記各動作に応じて、前記中間ノードのそれぞれに対して、前記第１電源電圧を印加するか、前記第２電源電圧を印加するか、または電圧を印加しないかのいずれか一を選択して駆動する駆動部と、を備え、
少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴは、ソース若しくはドレインのいずれか一方が前記中間ノードを形成し、ソース若しくはドレインの他方が前記第１電圧線に接続し、バックゲートが前記第２電圧線に接続する構成であり、
少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴは、ゲートに接続されたソース若しくはドレインのいずれか一方が前記中間ノードを形成し、ソース若しくはドレインの他方が前記第３電圧線に接続し、バックゲートが前記第４電圧線に接続する構成であることを特徴とする半導体回路。
【請求項２】
前記ストレス試験動作が、少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴに対するストレス試験を行うＮＭＯＳ用ストレス試験動作、並びに、少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴに対するストレス試験を行うＰＭＯＳ用ストレス試験動作で構成されており、
前記第１電圧線及び前記第２電圧線に前記第２電源電圧が印加され、前記第３電圧線及び前記第４電圧線に前記第１電源電圧が印加され、前記中間ノードそれぞれに対しては電圧が印加されないことで、前記通常運転動作が実現し、
前記第１電圧線、前記第４電圧線、及び前記中間ノードそれぞれに対して前記第１電源電圧が印加され、前記第２電圧線に前記第２電源電圧が印加され、前記第３電圧線に前記第１または第２電源電圧が印加されることで、前記ＮＭＯＳ用ストレス試験動作が実現し、
前記第４電圧線に前記第１電源電圧が印加され、前記第２電圧線、前記第３電圧線、及び前記中間ノードそれぞれに対して前記第２電源電圧が印加され、前記第１電圧線に前記第１または第２電源電圧が印加されることで、前記ＰＭＯＳ用ストレス試験動作が実現する構成であることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記駆動部は、
前記中間ノードそれぞれに対して各別に接続された複数のスイッチ回路と、
前記複数のスイッチ回路それぞれに対して共通に前記第１または第２電源電圧の印加が可能な第５電圧線と、を備えることを特徴とする請求項１または２に記載の半導体回路。
【請求項４】
前記駆動部は、
前記中間ノード別に介装された一対のスイッチ用Ｎチャネル型ＭＯＳＦＥＴ及びスイッチ用Ｐチャネル型ＭＯＳＦＥＴと、
それぞれに独立して異なる２値の制御信号の印加が可能な第１制御信号線及び第２制御信号線と、を備え、
前記スイッチ用Ｎチャネル型ＭＯＳＦＥＴは、
ゲートが前記第１制御信号線に接続し、ソースが前記第２電源電圧が印加された電圧線に接続し、ドレインが対応する前記中間ノードにそれぞれ接続し、
前記スイッチ用Ｐチャネル型ＭＯＳＦＥＴは、
ゲートが前記第２制御信号線に接続し、ソースが前記第１電源電圧が印加された電圧線に接続し、ドレインが対応する前記中間ノードにそれぞれ接続することを特徴とする請求項１または２に記載の半導体回路。
【請求項５】
前記複数のスイッチ回路それぞれに対して導通／非導通の制御を行うスイッチ用制御回路を備えることを特徴とする請求項３に記載の半導体回路。
【請求項６】
前記第１制御信号線及び前記第２制御信号線のそれぞれに対して、２値の制御信号を出力するスイッチ用制御回路を備えることを特徴とする請求項４に記載の半導体回路。
【請求項７】
前記第１電圧線は、前記第２電圧線とオンオフ制御可能なスイッチング素子を介して接続されており、
前記第３電圧線は、前記第４電圧線とオンオフ制御可能なスイッチング素子を介して接続されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体回路。
【請求項８】
前記Ｎチャネル型ＭＯＳＦＥＴを複数有し、
前記駆動部が、
前記中間ノードのうち、前記Ｐチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｐチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第１対象ノードとして選択するとともに、当該第１対象ノード以外の前記中間ノードに前記第２電源電圧を、前記第１対象ノードに前記第１電源電圧を、それぞれ前記第１対象ノードを切り換えながら印加可能に構成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体回路。
【請求項９】
前記Ｐチャネル型ＭＯＳＦＥＴを複数有し、
前記駆動部が、
前記中間ノードのうち、前記Ｎチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｎチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第２対象ノードとして選択するとともに、当該第２対象ノード以外の前記中間ノードに前記第１電源電圧を、前記第２対象ノードに前記第２電源電圧を、それぞれ前記第２対象ノードを切り換えながら印加可能に構成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体回路。
【請求項１０】
請求項１に記載の半導体回路に対するストレス試験方法であって、
前記駆動部によって前記中間ノードに対して前記第２電源電圧を印加し、前記第１電圧線及び前記第２電圧線に前記第２電源電圧を印加し、前記第３電圧線に前記第１または第２電源電圧を印加し、前記第４電圧線に前記第１電源電圧を印加することで、少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴのゲート−バックゲート間にストレス用電圧を印加する第１ステップと、
前記駆動部によって前記中間ノードに前記第１電源電圧を印加し、前記第１電圧線に前記第１または第２電源電圧を印加し、前記第２電圧線に前記第２電源電圧を印加し、前記第３電圧線に前記第２電源電圧を印加し、前記第４電圧線に前記第１電源電圧を印加することで、少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴのゲート−バックゲート間にストレス用電圧を印加する第２ステップと、を有することを特徴とするストレス試験方法。
【請求項１１】
前記第１ステップと前記第２ステップとを、交互に実行することを特徴とする請求項１０に記載のストレス試験方法。
【請求項１２】
前記Ｎチャネル型ＭＯＳＦＥＴを複数有する場合であって、
前記第１ステップが、
前記中間ノードのうち、前記Ｐチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｐチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第１対象ノードとして選択するとともに、当該第１対象ノード以外の前記中間ノードに前記第２電源電圧を印加し、前記第１対象ノードには前記第１電源電圧を印加することで、前記第１対象ノード以外の前記中間ノードに接続された少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴのゲート−バックゲート間、及び前記第１対象ノードと同ノードに隣接する前記中間ノードとの間にストレス用電圧を印加するステップであって、前記第１対象ノードを切り換えながら複数回実行されることを特徴とする請求項１０または１１に記載のストレス試験方法。
【請求項１３】
前記Ｐチャネル型ＭＯＳＦＥＴを複数有する場合であって、
前記第２ステップが、
前記中間ノードのうち、前記Ｎチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｎチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第２対象ノードとして選択するとともに、当該第２対象ノード以外の前記中間ノードに前記第１電源電圧を印加し、前記第２対象ノードには前記第２電源電圧を印加することで、前記第２対象ノード以外の前記中間ノードに接続された少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴのゲート−バックゲート間、及び前記第２対象ノードと同ノードに隣接する前記中間ノードとの間にストレス用電圧を印加するステップであって、前記第２対象ノードを切り換えながら複数回実行されることを特徴とする請求項１０〜１２のいずれか１項に記載のストレス試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレス試験機能を有する半導体回路、及び当該半導体回路に対してストレス試験を行うストレス試験方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴにおいては、近年の微細化の進展と共に、製品出荷時には異常がなくても動作を繰り返して行く過程で劣化が始まり不良が顕在化するという問題が発生している。従来、ＭＯＳＦＥＴを有する半導体回路において、例えば下記特許文献１に記載のストレス印加手段のように、ゲート絶縁膜に所定のストレスを与えることで当該製品（半導体回路）の初期不良を検出する手法が幅広く行われてきた。一般的な一例としては、高温環境下において当該製品のＭＯＳＦＥＴのゲートに電圧を印加することでストレスを与えて初期不良をスクリーニングする手法が挙げられる。
【０００３】
このように、初期不良を検出するためには、従来はＭＯＳＦＥＴのゲート絶縁膜に電圧ストレスを与えるため、集積回路内の各ノード電位をコントロールする必要があった。
【０００４】
このとき、試験対象となる半導体回路がインバータなどのロジックで構成される集積回路の場合には、比較的容易に各ノードの状態をコントロールしてゲート絶縁膜への電源電圧相当の電圧ストレスをかけることができる。しかしながら、前記半導体回路がアナログ回路の場合には、各ノードのコントロールが困難な場合があり、かかる場合にはＭＯＳＦＥＴに異常電流が流れる等の問題が生じ得る。
【０００５】
【特許文献１】特開２００３−１３０９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記のように、ストレス印加が困難な回路の具体的な例として図４の回路に対する従来手法の適用例を説明する。
【０００７】
図４に示す半導体回路１は、図中の回路（ａ）に対して所望の電流を流すための一般的な定電流回路である。半導体回路１は、カレントミラーを構成する一対のＮチャネル型ＭＯＳＦＥＴ（１１，１２）と、カレントミラーを構成する一対のＰチャネル型ＭＯＳＦＥＴ（２１，２２）を備えている。
【０００８】
Ｎチャネル型ＭＯＳＦＥＴ（以下、適宜「ＮＭＯＳ」と略記する）１１は、ゲートとドレインが接続してノードＮ１を構成し、ソースとバックゲートが電圧線３に接続する。また、ノードＮ１は、抵抗３１を介して電圧線２と接続する。
【０００９】
ＮＭＯＳ１２は、ゲートがＮＭＯＳ１１のゲートと接続し、ソースとバックゲートが電圧線３に接続する。またドレインがノードＮ２を構成する。
【００１０】
Ｐチャネル型ＭＯＳＦＥＴ（以下、適宜「ＰＭＯＳ」と略記する）２１は、ゲートとドレインが接続して前記ノードＮ２を構成し、ソースとバックゲートが電圧線２に接続する。
【００１１】
ＰＭＯＳ２２は、ゲートがＰＭＯＳ２１のゲートと接続し、ソースとバックゲートが電圧線２に接続する。またドレインがノードＮ３を構成するとともに、回路（ａ）に接続する。
【００１２】
このような構成において、通常動作時には、電圧線２に電源電圧Ｖｃｃを、電圧線３に接地電圧Ｖｓｓをそれぞれ印加することで、回路（ａ）に所望の電流を流す定電流回路を実現する。
【００１３】
なお、ノードＮ１，Ｎ２，Ｎ３は、前記通常動作時において各ＦＥＴの端子に接続される各電圧線２ａ，２ｂ，３ａ，３ｂが直接接続しないノードである。すなわち、これらのノードは、通常動作時において、電源電圧Ｖｃｃと接地電圧Ｖｓｓの間の中間電位を示す中間ノードに相当する。
【００１４】
このとき、ＮＭＯＳ１１及び１２のゲート電位は、当該ＮＭＯＳの閾値電圧をＶｔｈＮとすると、前記ＶｔｈＮ近傍の値を示す。同様に、ＰＭＯＳ２１及び２２のゲート電位は、当該ＰＭＯＳの閾値電圧をＶｔｈＰとすると、（Ｖｃｃ−ＶｔｈＰ）近傍の値を示す。そして、これら各ＭＯＳＦＥＴのゲート電位は、通常動作時において前記各値から大きく変動することがない。
【００１５】
すなわち、これら各ＭＯＳＦＥＴのゲート絶縁膜に印加される直流電圧の値は、ＮＭＯＳの場合ではＶｔｈＮ程度、ＰＭＯＳの場合ではＶｔｈＰ程度であり、１Ｖ以下の小さい電圧値となる。
【００１６】
このような回路において、スイッチ回路を用いて各ノードに対して外部からストレス印加用電圧を与える構成が従来の方法である。図５は、図４に示す半導体回路１に対してストレス印加用電圧を与えるためのスイッチ回路を備えた回路構成図である。
【００１７】
図５に示す回路構成では、ノードＮ１，Ｎ２，Ｎ３に対して、それぞれスイッチ用制御回路４０によって導通制御されるスイッチ回路４１，４２，４３を介して電圧線４からの電圧印加が可能に構成されている。このように構成することで、例えばストレス試験時にはスイッチ回路４１，４２，４３を導通状態とするとともに、電圧線４から電源電圧Ｖｃｃを印加することで、ＮＭＯＳ１１及び１２の双方に対し、ゲート−バックゲート間、すなわちゲート絶縁膜に電源電圧Ｖｃｃに相当する電圧を与えることができる。
【００１８】
しかし、前記のような電圧状態とした場合、ノードＮ１に対して電圧Ｖｃｃが印加されることで、ＮＭＯＳ１１のゲート及びドレインにも電源電圧Ｖｃｃが印加される結果、ＮＭＯＳ１１が導通状態となる。一方、ＮＭＯＳ１１のソースには電圧線３より接地電圧Ｖｓｓが印加されている。このため、ＮＭＯＳ１１のドレイン−ソース間に電源電圧Ｖｃｃ相当の電圧が印加されることとなり、ＮＭＯＳ１１に対して大きな電流（異常電流）が流れてしまう。この結果、ストレス試験を行うことで、ゲート絶縁膜に欠陥を有しないＭＯＳＦＥＴに対してもダメージを与えてしまうという問題を有していた。
【００１９】
そして、このような問題は、図４に示すような定電流回路に限定されるものではなく、ゲート、ソース、ドレインの各端子に対して独立して電位設定が困難なＭＯＳＦＥＴを備えるアナログ回路であれば、同様の問題を生じ得るものである。
【００２０】
さらに、ＭＯＳＦＥＴを複数備えるアナログ回路であって、仮に、ＭＯＳＦＥＴのゲート、ソース、ドレインの各端子に対し、電気的には独立して電位設定が可能な回路構成であったとしても、ストレス試験を行うに際して各ノード毎に個別に電位設定を行うためには、複雑な制御回路と膨大な電圧線が必要となる。このため、製品出荷前にかかるテストを効率的に行うことができないという問題を有する。
【００２１】
本発明は、上記の問題点に鑑み、内部のＭＯＳＦＥＴに対して、ダメージを与えることなく効率的にストレス印加が可能な半導体回路を提供することを目的とする。また、本発明は、この半導体回路に対するストレス試験方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る半導体回路は、Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴを含み、ストレス試験動作時と通常運転動作時の各動作間で印加電圧の切換が可能な半導体回路であって、前記通常運転動作時において、第１電源電圧と前記第１電源電圧よりも低電圧の第２電源電圧との間の中間電圧を示す一または複数の中間ノードと、前記第１電源電圧または前記第２電源電圧のいずれか一方を、前記各動作に応じて選択して印加可能な第１電圧線と、前記第２電源電圧を印加可能な第２電圧線と、前記第１電源電圧または前記第２電源電圧のいずれか一方を、前記各動作に応じて選択して印加可能な第３電圧線と、前記第１電源電圧を印加可能な第４電圧線と、前記各動作に応じて、前記中間ノードのそれぞれに対して、前記第１電源電圧を印加するか、前記第２電源電圧を印加するか、または電圧を印加しないかのいずれか一を選択して駆動する駆動部と、を備え、少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴは、ソース若しくはドレインのいずれか一方が前記中間ノードを形成し、ソース若しくはドレインの他方が前記第１電圧線に接続し、バックゲートが前記第２電圧線に接続する構成であり、少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴは、ゲートに接続されたソース若しくはドレインのいずれか一方が前記中間ノードを形成し、ソース若しくはドレインの他方が前記第３電圧線に接続し、バックゲートが前記第４電圧線に接続する構成であることを特徴とする。
【００２３】
本発明に係る半導体回路によれば、中間ノードを構成しない各Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴの端子に印加する電圧と、バックゲートに印加する電圧とを個別に制御することができる。このため、ゲート−バックゲート間にストレス試験用電圧を印加するに際し、対象となるＭＯＳＦＥＴが導通状態を示すような場合であっても、中間ノードを構成しないＭＯＳＦＥＴの端子の電位が、バックゲート電位に依存しない構成であるため、ドレイン−ソース間が同電位となるような電圧条件に設定しながらゲート−バックゲート間にストレス試験用電圧を印加することができる。これにより、ストレス試験用電圧の印加時に、ＭＯＳＦＥＴのドレイン−ソース間に異常電流が流れるということがない。
【００２４】
そして、試験対象となるＭＯＳＦＥＴの導電型に応じて、各電圧線の（特に第１及び第３電圧線）の印加電圧並びに駆動部からの印加電圧を適切に設定することのみで、同一の導電型のＭＯＳＦＥＴに対して一時にストレス試験用電圧を印加することができる。このため、複雑なアナログ回路であっても、当該アナログ回路内の各ＭＯＳＦＥＴに対し、ダメージを与えることなく効率的にストレス印加試験を行うことができる。
【００２５】
このとき、前記ストレス試験動作が、少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴに対するストレス試験を行うＮＭＯＳ用ストレス試験動作、並びに、少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴに対するストレス試験を行うＰＭＯＳ用ストレス試験動作で構成されており、前記第１電圧線及び前記第２電圧線に前記第２電源電圧が印加され、前記第３電圧線及び前記第４電圧線に前記第１電源電圧が印加され、前記中間ノードそれぞれに対しては電圧が印加されないことで、前記通常運転動作が実現し、前記第１電圧線、前記第４電圧線、及び前記中間ノードそれぞれに対して前記第１電源電圧が印加され、前記第２電圧線に前記第２電源電圧が印加され、前記第３電圧線に前記第１または第２電源電圧が印加されることで、前記ＮＭＯＳ用ストレス試験動作が実現し、前記第４電圧線に前記第１電源電圧が印加され、前記第２電圧線、前記第３電圧線、及び前記中間ノードそれぞれに対して前記第２電源電圧が印加され、前記第１電圧線に前記第１または第２電源電圧が印加されることで、前記ＰＭＯＳ用ストレス試験動作が実現する構成であるとしても良い。
【００２６】
また、本発明に係る半導体回路は、上記特徴に加え、前記駆動部が、前記中間ノードそれぞれに対して各別に接続された複数のスイッチ回路と、前記複数のスイッチ回路それぞれに対して共通に前記第１または第２電源電圧の印加が可能な第５電圧線と、を備えるこ構成としても良い。
【００２７】
このとき、更に、前記複数のスイッチ回路それぞれに対して導通／非導通の制御を行うスイッチ用制御回路を備える構成とすることもできる。
【００２８】
また、本発明に係る半導体回路は、上記特徴に加え、前記駆動部が、前記中間ノード別に介装された一対のスイッチ用Ｎチャネル型ＭＯＳＦＥＴ及びスイッチ用Ｐチャネル型ＭＯＳＦＥＴと、それぞれに独立して異なる２値の制御信号の印加が可能な第１制御信号線及び第２制御信号線と、を備え、前記スイッチ用Ｎチャネル型ＭＯＳＦＥＴは、ゲートが前記第１制御信号線に接続し、ソースが前記第２電源電圧が印加された電圧線に接続し、ドレインが対応する前記中間ノードにそれぞれ接続し、前記スイッチ用Ｐチャネル型ＭＯＳＦＥＴは、ゲートが前記第２制御信号線に接続し、ソースが前記第１電源電圧が印加された電圧線に接続し、ドレインが対応する前記中間ノードにそれぞれ接続する構成としても良い。
【００２９】
このとき、更に、前記第１制御信号線及び前記第２制御信号線のそれぞれに対して、２値の制御信号を出力するスイッチ用制御回路を備える構成としても良い。
【００３０】
また、本発明に係る半導体回路は、上記特徴に加え、前記第１電圧線は、前記第２電圧線とオンオフ制御可能なスイッチング素子を介して接続されており、前記第３電圧線は、前記第４電圧線とオンオフ制御可能なスイッチング素子を介して接続されているものとしても良い。
【００３１】
また、本発明に係る半導体回路は、上記特徴に加えて、前記Ｎチャネル型ＭＯＳＦＥＴを複数有し、前記駆動部が、前記中間ノードのうち、前記Ｐチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｐチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第１対象ノードとして選択するとともに、当該第１対象ノード以外の前記中間ノードに前記第２電源電圧を、前記第１対象ノードに前記第１電源電圧を、それぞれ前記第１対象ノードを切り換えながら印加可能に構成されているものとしても良い。
【００３２】
また、本発明に係る半導体回路は、上記特徴に加えて、前記Ｐチャネル型ＭＯＳＦＥＴを複数有し、前記駆動部が、前記中間ノードのうち、前記Ｎチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｎチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第２対象ノードとして選択するとともに、当該第２対象ノード以外の前記中間ノードに前記第１電源電圧を、前記第２対象ノードに前記第２電源電圧を、それぞれ前記第２対象ノードを切り換えながら印加可能に構成されているものとしても良い。
【００３３】
また、本発明に係るストレス試験方法は、上記特徴を有する半導体回路に対するストレス試験方法であって、前記駆動部によって前記中間ノードに対して前記第２電源電圧を印加し、前記第１電圧線及び前記第２電圧線に前記第２電源電圧を印加し、前記第３電圧線に前記第１または第２電源電圧を印加し、前記第４電圧線に前記第１電源電圧を印加することで、少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴのゲート−バックゲート間にストレス用電圧を印加する第１ステップと、前記駆動部によって前記中間ノードに前記第１電源電圧を印加し、前記第１電圧線に前記第１または第２電源電圧を印加し、前記第２電圧線に前記第２電源電圧を印加し、前記第３電圧線に前記第２電源電圧を印加し、前記第４電圧線に前記第１電源電圧を印加することで、少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴのゲート−バックゲート間にストレス用電圧を印加する第２ステップと、を有することを特徴とする。
【００３４】
このとき、前記第１ステップと前記第２ステップとを、交互に実行する構成としても構わない。
【００３５】
また、本発明に係るストレス試験方法は、上記特徴に加え、前記Ｎチャネル型ＭＯＳＦＥＴを複数有する場合であって、前記第１ステップが、前記中間ノードのうち、前記Ｐチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｐチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第１対象ノードとして選択するとともに、当該第１対象ノード以外の前記中間ノードに前記第２電源電圧を印加し、前記第１対象ノードには前記第１電源電圧を印加することで、前記第１対象ノード以外の前記中間ノードに接続された少なくとも一の前記Ｎチャネル型ＭＯＳＦＥＴのゲート−バックゲート間、及び前記第１対象ノードと同ノードに隣接する前記中間ノードとの間にストレス用電圧を印加するステップであって、前記第１対象ノードを切り換えながら複数回実行される構成としても良い。
【００３６】
さらに、前記Ｐチャネル型ＭＯＳＦＥＴを複数有する場合であって、前記第２ステップが、前記中間ノードのうち、前記Ｎチャネル型ＭＯＳＦＥＴのソース若しくはドレインのいずれか一方で形成され、且つ当該Ｎチャネル型ＭＯＳＦＥＴのゲートに接続されていない一又は複数の互いに隣接しない前記中間ノードを第２対象ノードとして選択するとともに、当該第２対象ノード以外の前記中間ノードに前記第１電源電圧を印加し、前記第２対象ノードには前記第２電源電圧を印加することで、前記第２対象ノード以外の前記中間ノードに接続された少なくとも一の前記Ｐチャネル型ＭＯＳＦＥＴのゲート−バックゲート間、及び前記第２対象ノードと同ノードに隣接する前記中間ノードとの間にストレス用電圧を印加するステップであって、前記第２対象ノードを切り換えながら複数回実行されることを特徴とする構成としても良い。
【００３７】
このように構成することで、Ｎチャネル型ＭＯＳＦＥＴまたはＰチャネル型ＭＯＳＦＥＴのゲート−バックゲート間にストレス用電圧を印加しつつ、選択された隣接する中間ノード間にもストレス用電圧を印加することができるため、スクリーニング効果を更に高めることができる。
【発明の効果】
【００３８】
本発明の構成によれば、半導体回路内のＭＯＳＦＥＴに対してダメージを与えることなく効率的にストレス印加を行うことが可能となる。
【発明を実施するための最良の形態】
【００３９】
［第１実施形態］
以下において、本発明に係るストレス試験回路、ストレス試験方法、並びに半導体回路の第１実施形態（以下、適宜「本実施形態」という）について図面を参照して説明する。なお、図４及び図５と同一の構成要素については同一の符号を付し、説明を簡素化する。
【００４０】
図１は、本実施形態のストレス試験回路を、図４に示す半導体回路１に適用した場合の回路構成図である。図１では、図５に示す従来方法とは異なり、各ＭＯＳＦＥＴのソースとバックゲートにそれぞれ独立して電圧線が接続されている。
【００４１】
具体的には、ＮＭＯＳ１１のソース及びＮＭＯＳ１２のソースには電圧線３ａ（第１電圧線に相当）が接続し、ＮＭＯＳ１１のバックゲート及びＮＭＯＳ１２のバックゲートには電圧線３ｂ（第２電圧線に相当）が接続する。また、ＰＭＯＳ２１のソース及びＰＭＯＳ２２のソースには電圧線２ａ（第３電圧線に相当）が接続し、ＰＭＯＳ２１のバックゲート及びＰＭＯＳ２２のバックゲートには電圧線２ｂ（第４電圧線に相当）が接続する。
【００４２】
このように構成される場合において、通常動作時（すなわち、非試験時）には、スイッチ用制御回路４０によってスイッチ回路４１，４２，４３を開放した状態の下で、電圧線２ａ及び２ｂの双方に電源電圧Ｖｃｃ（第１電源電圧に相当）を印加し、電圧線３ａ及び３ｂの双方に接地電圧Ｖｓｓ（第２電源電圧に相当）を印加することで、図４に示す半導体回路１と同一の電圧状態となる。すなわち、通常の定電流回路としての目的を奏する。
【００４３】
一方、ストレス試験時には、ＮＭＯＳとＰＭＯＳとで交互にストレス印加を行う。具体的には、ＮＭＯＳに対してストレス印加を行う場合、スイッチ用制御回路４０によってスイッチ回路４１，４２，４３を導通した状態の下で、ノードＮ１，Ｎ２，Ｎ３に対してそれぞれスイッチ回路４１，４２，４３を介して電圧線４（第５電圧線に相当）から電源電圧Ｖｃｃを印加する。また、電圧線３ａに電源電圧Ｖｃｃを、電圧線３ｂに接地電圧Ｖｓｓを印加し、電圧線２ａ及び２ｂに電源電圧Ｖｃｃを印加する。
【００４４】
このとき、ＮＭＯＳ１１及び１２については、ゲート，ドレイン，及びソースには電源電圧Ｖｃｃが印加される一方、バックゲートには接地電圧Ｖｓｓが印加される。つまり、ＮＭＯＳ１１及び１２のゲート−バックゲート間（すなわちゲート絶縁膜）には電源電圧Ｖｃｃが印加されることとなる。また、バックゲートに対してゲートが正電位を示すことで、ＮＭＯＳ１１及び１２は導通状態を示す。さらに、ドレインとソースには同一の電圧Ｖｃｃが印加され、同電位を示す。
【００４５】
つまり、このような電圧状態の下では、ＮＭＯＳ１１及び１２のゲート−バックゲート間に電源電圧Ｖｃｃが印加されることでストレス印加が行える一方、かかるストレス印加を行うことで、このＮＭＯＳが導通状態となっても、ドレインとソースが同電位に保たれているため、ストレス印加時に両端子間に電流が流れるということがない。従って、従来のようにストレス印加時に異常電流が流れるということがない。
【００４６】
なお、このとき、ＰＭＯＳ２１及び２２については、ゲート，ドレイン，ソース，及びバックゲートの全ての端子に電源電圧Ｖｃｃが印加される。このため、ＰＭＯＳのゲート−バックゲート間にはストレス印加が行われない。
【００４７】
次に、ＰＭＯＳに対してストレス印加を行う場合には、スイッチ用制御回路４０によってスイッチ回路４１，４２，４３を導通した状態の下で、ノードＮ１，Ｎ２，Ｎ３に対してそれぞれスイッチ回路４１，４２，４３を介して電圧線４（第５電圧線に相当）から接地電圧Ｖｓｓを印加する。また、電圧線２ａに接地電圧Ｖｓｓを、電圧線２ｂに電源電圧Ｖｃｃを印加し、電圧線３ａ及び３ｂに接地電圧Ｖｓｓを印加する。
【００４８】
このとき、ＰＭＯＳ２１及び２２については、ゲート，ドレイン，及びソースには接地電圧Ｖｓｓが印加される一方、バックゲートには電源電圧Ｖｃｃが印加される。つまり、ＰＭＯＳ２１及び２２のゲート−バックゲート間（すなわちゲート絶縁膜）には電源電圧Ｖｃｃが印加されることとなる。また、バックゲートに対してゲートが負極性を示すことで、ＰＭＯＳ２１及び２２は導通状態を示す。さらに、ドレインとソースには同一の電圧Ｖｓｓが印加され、同電位を示す。
【００４９】
つまり、このような電圧状態の下では、ＰＭＯＳ２１及び２２のゲート−バックゲート間に電源電圧Ｖｃｃが印加されることでストレス印加が行える一方、かかるストレス印加を行うことで、このＰＭＯＳが導通状態となっても、ドレインとソースが同電位に保たれているため、ストレス印加時に両端子間に電流が流れるということがない。従って、ＮＭＯＳと同様、従来のようにストレス印加時に異常電流が流れるということがない。
【００５０】
なお、このとき、ＮＭＯＳ１１及び１２については、ゲート，ドレイン，ソース，及びバックゲートの全ての端子に接地電圧Ｖｓｓが印加される。このため、ＮＭＯＳのゲート−バックゲート間にはストレス印加が行われない。
【００５１】
つまり、本実施形態のように、半導体回路内のＮＭＯＳとＰＭＯＳのそれぞれにおいて、ソースとバックゲートに対して独立して電圧を印加可能に構成したことで、ストレス印加時においてもソースとドレインを同電位に設定することが可能となる。このため、異常電流が流れるという従来の問題を回避しながらも、各ＭＯＳＦＥＴのゲート絶縁膜にストレス印加を行うことができる。
【００５２】
そして、本実施形態では、電圧線２ａ、電圧線３ａ、及び電圧線４からそれぞれ電源電圧Ｖｃｃと接地電圧Ｖｓｓを選択的に印加可能に構成することのみで、上記ストレス印加を行うことができる。そして、ストレス試験を行う場合には電圧線４と半導体回路内の中間ノードとを接続すべくスイッチ用制御回路４０によって前記スイッチ回路を導通させ、逆に通常動作時には前記スイッチ回路を開放すればよい。また、ストレス試験時において、ＮＭＯＳに対するストレス印加を行うか、ＰＭＯＳに対するストレス印加を行うかで、上記電圧線２ａ、電圧線３ａ、及び電圧線４からの印加電圧値を電源電圧Ｖｃｃと接地電圧Ｖｓｓの間で適切に選択すれば良い。これは、図１に示される半導体回路に限定されるものではなく、ＮＭＯＳやＰＭＯＳの素子数が増加しても同様の制御でストレス試験の実現が可能となる。すなわち、スイッチ回路（４１，４２，４３…）の導通制御、並びに、電圧線２ａ、電圧線３ａ、及び電圧線４からの印加電圧の選択制御のみを行うことで、各ＮＭＯＳ並びにＰＭＯＳに対して、それぞれ各別にストレス印加を行うことができる。これにより、効率的なストレス印加が可能となる。
【００５３】
なお、図１におけるスイッチ回路（４１，４２，４３…）は、例えば一対のＰＭＯＳとＮＭＯＳを有するＣＭＯＳ型スイッチ回路で構成することができる。
【００５４】
また、上述したように、図１では、電圧線４とスイッチ回路（４１，４２，４３，…）とによって、各中間ノード（Ｎ１，Ｎ２，Ｎ３，…）に対して印加するストレス用電圧の制御が行われる構成である。言い換えれば、電圧線４とスイッチ回路（４１，４２，４３…）、並びにこのスイッチ回路の導通制御を行うスイッチ制御回路４０によって、各中間ノードに対してストレス用電圧を印加するか否か、並びにストレス用電圧として電源電圧Ｖｃｃと接地電圧Ｖｓｓのいずれを印加するかを選択的に制御する駆動部６を構成することとなる。そして、この駆動部６は、図１に示す構成には限られない。
【００５５】
図２は、前記駆動部６を別の構成で実現した場合の回路構成例である。図２の回路が備える駆動部６は、スイッチ用制御回路５０、スイッチ用Ｎチャネル型ＭＯＳＦＥＴ（５１ａ，５１ｂ，５１ｃ）、及びスイッチ用Ｐチャネル型ＭＯＳＦＥＴ（５２ａ，５２ｂ，５２ｃ）を備えて構成される。スイッチ用Ｎチャネル型ＭＯＳＦＥＴ（以下、適宜「スイッチ用ＮＭＯＳ」と略記する）は、各ゲートがスイッチ用制御回路５０の第１制御信号線５０Ｎに接続し、各ソースが電圧線３ｂに接続し、各ドレインが対応するそれぞれの中間ノードに接続する。また、スイッチ用Ｐチャネル型ＭＯＳＦＥＴ（以下、適宜「スイッチ用ＰＭＯＳ」と略記する）は、各ゲートがスイッチ用制御回路５０の第２制御信号線５０Ｐに接続し、各ソースが電圧線２ｂに接続し、各ドレインが対応するそれぞれの中間ノードに接続する。
【００５６】
上述したように、ストレス試験を行う際、ＮＭＯＳ及びＰＭＯＳのいずれのＭＯＳＦＥＴに対してストレス試験を行う場合においても、また、通常動作時においても、電圧線２ｂには電源電圧Ｖｃｃが印加され、電圧線３ｂには接地電圧Ｖｓｓが印加される構成である。このため、図２のような回路構成とすることで、スイッチ用ＮＭＯＳとスイッチ用ＰＭＯＳのいずれを導通するかを選択することで、各中間ノードＮ１，Ｎ２，Ｎ３に対して、電源電圧Ｖｃｃか接地電圧Ｖｓｓのいずれかを印加することができる。
【００５７】
具体的にいうと、ストレス試験時において、半導体回路１内のＮＭＯＳに対してストレス印加を行う場合には、スイッチ用制御回路５０が、第１制御信号線５０Ｎ及び第２制御信号線５０Ｐの双方をロウレベルとすることで、スイッチ用ＰＭＯＳのみを導通させて各中間ノードＮ１，Ｎ２，Ｎ３に電源電圧Ｖｃｃを印加する。逆に、半導体回路１内のＰＭＯＳに対してストレス印加を行う場合には、スイッチ用制御回路５０が、第１制御信号線５０Ｎ及び第２制御信号線５０Ｐの双方をハイレベルとすることで、スイッチ用ＮＭＯＳのみを導通させて、各中間ノードＮ１，Ｎ２，Ｎ３に接地電圧Ｖｃｃを印加する。なお、通常動作時には、第１制御信号線５０Ｎをロウレベル、第２制御信号線５０Ｐをハイレベルとすることで、中間ノードＮ１，Ｎ２，Ｎ３に対して駆動部６からの電圧印加を行わない。
【００５８】
すなわち、図２のような回路構成であっても、各中間ノードに対してストレス用電圧を印加するか否か、並びにストレス用電圧として電源電圧Ｖｃｃと接地電圧Ｖｓｓのいずれを印加するかを選択的に制御することが可能となる。そして、このような構成とすることで、図１の場合と比較して、電圧線４が不要となるため、配線の単純化を図ることができる。
【００５９】
なお、図１のように、各中間ノードに対して印加される電圧を駆動部６によって制御可能に構成されることで、半導体回路１をパワーセーブ状態に設定することが可能となる。具体的には、図１の構成において、駆動部６によってＮＭＯＳ１１及び１２のゲートに接続されるノードＮ１に接地電圧Ｖｓｓを印加し、ＰＭＯＳ２１及び２２のゲートに接続されるノードＮ２に電源電圧Ｖｃｃを印加するように制御することで、パワーセーブモードに移行することができる。
【００６０】
［第２実施形態］
以下において、本発明に係るストレス試験回路、ストレス試験方法、並びに半導体回路の第１実施形態（以下、適宜「本実施形態」という）について図面を参照して説明する。なお、第１実施形態と共通の構成要素については図面上において共通の符号を付し、詳細な説明を省略する。
【００６１】
本実施形態は、第１実施形態の構成と比較して、各トランジスタのゲート−バックゲート間にストレス用電圧を印加しながらも、さらに、配線間（ノード間）にもストレスを印加する構成である。このような構成は、特にノード数が多い回路において有用である。
【００６２】
図３は、本実施形態を説明するための回路構成図であり、図１と比較して、ノード数が単純に増加した場合を例示したものである。すなわち、ノードＮ１に接続するスイッチ回路４１，ノードＮ２に接続するスイッチ回路４２，ノードＮ３に接続するスイッチ回路４３に加え、更に、ノードＮ１ａ〜Ｎ３ａ，Ｎ１ｂ〜Ｎ３ｂ、並びに各ノードに接続するスイッチ回路４１ａ〜４３ａ，４１ｂ〜４３ｂを備える構成である。そして、各スイッチ回路は、全てスイッチ用制御回路４０によって導通制御される。なお、図３では、ノードＮ１〜Ｎ３，Ｎ１ａ〜Ｎ３ａ，Ｎ１ｂ〜Ｎ３ｂの９ノードのみを図示しているが、更に多くのノードが隣接して存在するものとしても良い。
【００６３】
また、各ノードＮ１ａ、Ｎ１ｂは、ノードＮ１と同様の回路と接続されており、ノードＮ２ａ，Ｎ２ｂは、ノードＮ２と同様の回路と接続されており、ノードＮ３ａ，Ｎ３ｂはノードＮ３と同様の回路と接続されている。
【００６４】
上述した第１実施形態では、各ノードＮ１〜Ｎ３に対しては、ストレス印加を行うＭＯＳＦＥＴのチャネル型に応じて、共通して電源電圧Ｖｃｃを印加するか、共通して接地電圧Ｖｓｓを印加するかのいずれかであった。より具体的には、例えば、ＮＭＯＳ１１及び１２に対してストレス印加を行う場合には、電圧線３ａに電源電圧Ｖｃｃを、電圧線３ｂに接地電圧Ｖｓｓを、電圧線２ａ及び２ｂに電源電圧Ｖｃｃを印加するとともに、ノードＮ１，Ｎ２，Ｎ３に対して共通して電源電圧Ｖｃｃを印加する。これによって、ＮＭＯＳ１１及び１２のドレインとソースを同電位に保ちつつ、ゲート−バックゲート間に電源電圧Ｖｃｃを印加することで異常電流を流さずにストレス印加を行うことができるというものである。また、ＰＭＯＳ２１及び２２に対してストレス印加を行う場合には、電圧線２ａに接地電圧Ｖｓｓを、電圧線２ｂに電源電圧Ｖｃｃを、電圧線３ａ及び３ｂに接地電圧Ｖｓｓを印加するとともに、ノードＮ１，Ｎ２，Ｎ３に対して共通して接地電圧Ｖｓｓを印加する。これによって、ＰＭＯＳ２１及び２２のドレインとソースを同電位に保ちつつ、ゲート−バックゲート間に電源電圧Ｖｃｃを印加することで異常電流を流さずにストレス印加を行うことができるというものである。
【００６５】
ここで、上述した第１実施形態を図３の回路に応用した場合、単に、電圧線３ａに電源電圧Ｖｃｃを、電圧線３ｂに接地電圧Ｖｓｓを、電圧線２ａ及び２ｂに電源電圧Ｖｃｃを印加するとともに、全ノードＮ１〜Ｎ３，Ｎ１ａ〜Ｎ３ａ，Ｎ１ｂ〜Ｎ３ｂに対して共通して電源電圧Ｖｃｃを印加することで、同様にＮＭＯＳ１１，１２，１１ａ，１２ａ，１１ｂ，１２ｂの各ＮＭＯＳに対してストレス印加を行うことができる。同様に、電圧線２ａに接地電圧Ｖｓｓを、電圧線２ｂに電源電圧Ｖｃｃを、電圧線３ａ及び３ｂに接地電圧Ｖｓｓを印加するとともに、全ノードＮ１〜Ｎ３，Ｎ１ａ〜Ｎ３ａ，Ｎ１ｂ〜Ｎ３ｂに対して共通して接地電圧Ｖｓｓを印加することで、同様にＰＭＯＳ２１，２２，２１ａ，２２ａ，２１ｂ，２２ｂの各ＰＭＯＳに対してストレス印加を行うことができる。
【００６６】
これに対し、本実施形態では、一部のノードに対して印加する電圧を異ならせることによって、ＭＯＳＦＥＴのゲート−バックゲート間にストレス印加を行いつつも、更に、隣接ノード間にも電位差を生じさせて当該ノード間にもストレス印加を行うことを狙いとするものである。
【００６７】
例えば、電圧線３ａに電源電圧Ｖｃｃを、電圧線３ｂに接地電圧Ｖｓｓを、電圧線２ａ及び２ｂに電源電圧Ｖｃｃを印加した状態の下において、ノードＮ１ａに対してのみ接地電圧Ｖｓｓを印加し、他のノードに対しては電源電圧Ｖｃｃを印加する。この場合、ＮＭＯＳ１１，１２，１１ｂ，１２ｂに対しては、上記実施形態と同様の原理により、ゲート−バックゲート間にストレス印加が行われる。
【００６８】
一方、ＮＭＯＳ１１ａ及び１２ａに対しては、ノードＮ１ａに接地電圧Ｖｓｓが印加されているため、両ＮＭＯＳのゲート電位が接地電圧Ｖｓｓであり、ゲート−バックゲート間には電位差が生じず、ストレス印加が行われない。
【００６９】
しかし、このとき、ノードＮ１ａとノードＮ３ｂの間、並びにノードＮ１ａとノードＮ２ａの間には、電源電圧Ｖｃｃが印加される。従って、ＮＭＯＳ１１ａ及び１２ａを除くＮチャネル型ＭＯＳＦＥＴのゲート−バックゲート間にストレス印加を行いつつ、さらに、一部の隣接ノード間（ノードＮ１ａ−Ｎ３ｂ間、Ｎ１ａ−Ｎ２ａ間）にもストレス印加を行うことができる。隣接ノード間のストレス印加を行うことで、より確実なスクリーニングの実行が図られる。
【００７０】
そして、次にノードＮ１ａに電源電圧Ｖｃｃを印加しつつ、他のノード（例えばノードＮ１）に接地電圧Ｖｓｓを印加することで、ＮＭＯＳ１１ａ及び１２ａに対してもストレス印加を行いながら、先ほどとは別の隣接ノード間にストレス印加を行うことができる。
【００７１】
すなわち、本実施形態の場合、スイッチ用制御回路４０が、一部のノード（以下、「対象ノード」という）に対して他のノードとは異なる電圧を印加するように制御し、この対象ノードを順次切り替えていくことで、各ＭＯＳＦＥＴのストレス印加に加えて、隣接ノード間のストレス印加を併せて実行することが可能となる。
【００７２】
なお、図３のように、回路内にダイオード接続が形成されるＭＯＳＦＥＴを備える場合には、ＭＯＳＦＥＴに対するストレス印加時に、ソース−ドレイン間に電位差が生じて通電することのないような条件下で対象ノードを選択する必要がある。
【００７３】
例えば、上記実施形態では、ＮＭＯＳに対するストレス印加を行う場合において、ノードＮ１ａを対象ノードとしたが、Ｎ１ａの代わりにＮ２ａを対象ノードとした場合、ＰＭＯＳ２１ａ及びＰＭＯＳ２２ａのゲートに接地電圧Ｖｓｓが印加されるため、両ＰＭＯＳが導通し、これによって両ＰＭＯＳのドレイン−ソース間に電源電圧が印加されるため、異常電流が流れてしまう。つまり、ＮＭＯＳに対するストレス印加を行う場合において、ＰＭＯＳのソース若しくはドレインによって形成された中間ノードを対象ノードとする場合には、その中間ノードが当該ＰＭＯＳのゲートと接続されていないことが条件となる。
【００７４】
ＰＭＯＳに対するストレス印加を行う場合においても同様に説明することができる。例えば、電圧線２ａに接地電圧Ｖｓｓを、電圧線２ｂに電源電圧Ｖｃｃを、電圧線３ａ及び３ｂに接地電圧Ｖｓｓを印加した状態の下で、ノードＮ２ａに対してのみ電源電圧Ｖｃｃを印加し、他のノードに対しては接地電圧Ｖｓｓを印加する。この場合、ＰＭＯＳ２１，２２，２１ｂ，２２ｂに対しては、上記実施形態と同様の原理により、ゲート−バックゲート間にストレス印加が行われる。一方、ＰＭＯＳ２１ａ及び２２ａに対しては、ノードＮ２ａに電源電圧Ｖｃｃが印加されているため、両ＰＭＯＳのゲート電位が電源電圧Ｖｃｃであり、ゲート−バックゲート間には電位差が生じず、ストレス印加が行われない。
【００７５】
しかし、このとき、ノードＮ２ａとノードＮ３ａの間、並びにノードＮ２ａとノードＮ１ａの間には、電源電圧Ｖｃｃが印加される。従って、ＰＭＯＳ２１ａ及び２２ａを除くＰチャネル型ＭＯＳＦＥＴのゲート−バックゲート間にストレス印加を行いつつ、さらに、一部の隣接ノード間（ノードＮ２ａ−Ｎ３ａ間、Ｎ２ａ−Ｎ１ａ間）にもストレス印加を行うことができる。隣接ノード間のストレス印加を行うことで、より確実なスクリーニングの実行が図られる。
【００７６】
そして、次にノードＮ２ａに接地電圧Ｖｓｓを印加しつつ、他のノード（例えばノードＮ２）に電源電圧Ｖｃｃを印加することで、ＰＭＯＳ２１ａ及び２２ａに対してもストレス印加を行いながら、先ほどとは別の隣接ノード間にストレス印加を行うことができる。
【００７７】
ここで、上記実施形態では、ＰＭＯＳに対するストレス印加を行う場合において、ノードＮ２ａを対象ノードとしたが、Ｎ２ａの代わりにＮ１ａを対象ノードとした場合、ＮＭＯＳ１１ａ及びＮＭＯＳ１２ａのゲートに電源電圧Ｖｃｃが印加されるため、両ＮＭＯＳが導通し、これによって両ＮＭＯＳのドレイン−ソース間に電源電圧が印加されるため、異常電流が流れてしまう。つまり、ＰＭＯＳに対するストレス印加を行う場合において、ＰＭＯＳのソース若しくはドレインによって形成された中間ノードを対象ノードとする場合には、その中間ノードが当該ＰＭＯＳのゲートと接続されていないことが条件となる。
【００７８】
なお、図３の構造の場合、ＮＭＯＳに対するストレス印加を行った後にＰＭＯＳに対するストレス印加を行う態様であれば、ＰＭＯＳのゲートに接続されていないノードを順次対象ノードとして切り換えることで、全ての隣接ノード間のストレス印加を行うことができる。すなわち、この場合、ＰＭＯＳに対するストレス印加を行う際には対象ノードを設定しなくても良い。
【００７９】
また、本実施形態では、対象ノードを一のノードのみとしたが、前記の通りＭＯＳＦＥＴのソース−ドレイン間が導通することのないようにしつつ、隣接しない複数のノードを対象ノードに設定しても良い。しかし、対象ノードとして設定した場合、当該対象ノードに接続されたＭＯＳＦＥＴのストレス印加が行えない構成であるため、回路内のノード数を考慮しつつ、一以上の適切な対象ノード数に設定することが好ましい。
【００８０】
以下に別実施形態につき説明する。
【００８１】
〈１〉  電圧線２ａが、電圧線２ｂとオンオフ制御可能なスイッチング素子（例えばスイッチ用ＭＯＳＦＥＴ）を介して接続される構成としても良い。このとき、ＰＭＯＳに対するストレス試験時には、当該スイッチング素子を開放して電圧線２ａと２ｂとにそれぞれ異なる電圧を与える一方、ＮＭＯＳに対するストレス試験時、並びに通常動作時には、当該スイッチング素子を導通させることで電圧線２ａと２ｂに共通の電源電圧Ｖｃｃを印加することができる。
【００８２】
同様に、電圧線３ａが、電圧線３ｂとオンオフ制御可能なスイッチング素子（例えばスイッチ用ＭＯＳＦＥＴ）を介して接続される構成としても良い。このとき、ＮＭＯＳに対するストレス試験時には、当該スイッチング素子を開放して電圧線３ａと３ｂとにそれぞれ異なる電圧を与える一方、ＰＭＯＳに対するストレス試験時、並びに通常動作時には、当該スイッチング素子を導通させることで電圧線３ａと３ｂに共通の接地電圧Ｖｓｓを印加することができる。
【００８３】
〈２〉  上述の実施形態において、ＮＭＯＳに対してストレス試験を行う際、電圧線２ａ及び２ｂの双方に電源電圧Ｖｃｃを印加する構成としたが、電圧線２ａに対しては接地電圧Ｖｓｓを印加する構成としても良い。なぜなら、中間ノードに電源電圧Ｖｃｃが印加される構成であるため、このような電圧状態にしてもＰＭＯＳは非導通状態であり、ソース−ドレイン間に電流が流れるということがないからである。
【００８４】
同様に、ＰＭＯＳに対してストレス試験を行う際、電圧線３ａ及び３ｂの双方に接地電圧Ｖｓｓを印加する構成としたが、電圧線３ａに対しては電源電圧Ｖｃｃを印加する構成としても良い。なぜなら、中間ノードに接地電圧Ｖｓｓが印加される構成であるため、このような電圧状態にしてもＮＭＯＳは非導通状態であり、ソース−ドレイン間に電流が流れるということがないからである。
【００８５】
このような電圧制御が行われる場合には、電圧線２ａに印加する電圧としては、ストレス試験時と通常動作時で、印加電圧を接地電圧Ｖｓｓと電源電圧Ｖｃｃとの間で選択すれば良く、試験対象となるＭＯＳＦＥＴの導電型で電圧値の切換を行う必要はない。同様に、電圧線３ａに印加する電圧としては、ストレス試験時と通常動作時で、印加電圧を電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間で選択すれば良く、試験対象となるＭＯＳＦＥＴの導電型で電圧値の切換を行う必要はない。
【００８６】
〈３〉  上述の実施形態では、電圧線２ａ，２ｂ，３ａ，３ｂに対し、電源電圧Ｖｃｃか接地電圧Ｖｓｓのいずれか一方を印加する構成としたが、この表記は、あくまで第１電源電圧が第２電源電圧よりもストレス試験を行うのに十分な電位差だけ高い電圧値である
ことを示すための記載であって、必ずしも電源電圧と接地電圧に限定されることを意図したものではない。すなわち、当然に、電源電圧から微小レベル分減少した電圧値を第１電源電圧とし、接地電圧から微小レベル分増加した電圧値を第２電源電圧として実行される構成も当然に本明細書の想定する範囲内である。また、第１電源電圧を接地電圧とし、第２電源電圧をストレス試験が可能な範囲内の負電圧とする構成としても良い。
【００８７】
さらに、上記実施形態では、ストレス試験時において、ドレインとソース間が同電位となるように電圧を印加する構成としたが、各ＭＯＳＦＥＴに対してダメージを与えない範囲内であれば、微小電流が流れる構成であっても良い。すなわち、外部から各中間ノードに印加される電圧値と、ＭＯＳＦＥＴのソースに印加する電圧値は、必ずしも完全に一致する必要はなく、微小な電圧差が発生しても構わない。
【００８８】
〈４〉  上述の実施形態では、ストレス試験対象となる半導体回路の一例として、定電流回路を挙げて説明したが、当然にこの半導体回路に限定されるものではなく、いかなるアナログ半導体回路にも適用可能である。図１〜図３に示した各回路は、いずれもバックゲートにＶｓｓが印加され、ソース／ドレインの一方にＶｐｐとＶｓｓを切り換えて印加可能であり、ソース／ドレインの他方が中間ノードを形成するようなＮチャネル型ＭＯＳＦＥＴと、バックゲートにＶｐｐが印加され、ソース／ドレインの一方にＶｐｐとＶｓｓを切り換えて印加可能であり、ソース／ドレインの他方が中間ノードを形成するようなＰチャネル型ＭＯＳＦＥＴとを備えるような半導体回路である。しかし、これらのＭＯＦＥＴ以外に、これらＭＯＳＦＥＴとは電圧設定条件を異ならせるＭＯＳＦＥＴを更に備える構成としても構わない。すなわち、異常電流が流れることのないように各端子（ゲート、バックゲート、ソース、ドレイン）に対して電圧状態を設定しながらストレス用電圧の印加が可能なＭＯＳＦＥＴを別途備えるような構成であっても構わない。
【００８９】
すなわち、本発明は、試験対象となるＭＯＳＦＥＴに対してストレス試験用の電圧を印加すると、当該電圧状態の下では、当該試験対象のＭＯＳＦＥＴまたはそれ以外のＭＯＳＦＥＴに対して異常電流が流れてしまうような電圧条件になることが余儀なくされてしまうような半導体回路であれば、全てその射程範囲に含まれる。そして、そのような半導体回路において、ストレス試験時には、中間ノードを形成しないソース／ドレインの一方とバックゲートに対してそれぞれ異なる電圧を印加可能に構成されたＭＯＳＦＥＴを備えていれば良く、他にどのような素子や回路を備えていても、それらは全て本発明が想定する範囲内である。
【図面の簡単な説明】
【００９０】
【図１】一般的なアナログ回路に対して本発明に係るストレス試験回路によってストレス電圧印加を行う場合の回路構成図（第１実施形態）
【図２】一般的なアナログ回路に対して本発明に係るストレス試験回路によってストレス電圧印加を行う場合の別の回路構成図（第１実施形態）
【図３】一般的なアナログ回路に対して本発明に係るストレス試験回路によってストレス電圧印加を行う場合の別の回路構成図（第２実施形態）
【図４】一般的なアナログ回路の一例
【図５】一般的なアナログ回路に対して従来方法によってストレス電圧印加を行う場合の回路構成図
【符号の説明】
【００９１】
１：    半導体回路
２ａ：    電圧線（第１電圧線）
２ｂ：    電圧線（第２電圧線）
３ａ：    電圧線（第３電圧線）
３ｂ：    電圧線（第４電圧線）
４：    電圧線（第５電圧線）
６：    駆動部
１１，１２：    Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
２１，２２：    Ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）
３１：    抵抗
４０：    スイッチ用制御回路
４１，４２，４３：    スイッチ回路
Ｎ１，Ｎ２，Ｎ３：    中間ノード
【図１】
2010078362.tif 000003
【図２】
2010078362.tif 000004
【図３】
2010078362.tif 000005
【図４】
2010078362.tif 000006
【図５】
2010078362.tif 000007