(57)【要約】【課題】内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路に関し、チップ面を有効に使用し、内部セルの増大化又はチップの小型化を図る。【解決手段】複数の入出力セル領域８を、幅を同一とする矩形かつ入出力セルが必要とする面積に応じた面積とし、かつ、奥行が異なる入出力セル領域を含み、パッド７側に凹凸ができず、内部セル領域９側に凹凸ができるように、幅方向を配列方向として配列し、内部セル領域９を、その外周部が複数の入出力セル領域８の内部セル領域９側の凹凸に沿うように形成する。【選択図】図１
2010187008.tif 000002
【特許請求の範囲】
【請求項１】
自己に必要な配線パターンを有するとともに、他の入出力セルに接続する配線パターンをレイアウトすることができる構造を有する入出力セルを使用して配線パターンをレイアウトする半導体集積回路の配線レイアウト方法において、
前記半導体集積回路を、内部セル領域と、前記内部セル領域の周辺部に配列された複数の入出力セル領域と、前記複数の入出力セル領域とチップの辺との間に配列されたパッドとを有するものとし、
前記複数の入出力セル領域を、幅を同一とする矩形かつ入出力セルが必要とする面積に応じた面積とし、かつ、奥行が異なる入出力セル領域を含み、前記パッド側に凹凸ができず、前記内部セル領域側に凹凸ができるように、幅方向を配列方向として配列し、
前記内部セル領域を、その外周部が前記複数の入出力セル領域の前記内部セル領域側の前記凹凸に沿うように形成する工程を含むこと
を特徴とする半導体集積回路の配線レイアウト方法。
【請求項２】
さらに、自己に必要な配線パターンを有しない入出力セルを少なくとも一つ使用すること
を特徴とする請求項１記載の半導体集積回路の配線レイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路、及び、半導体集積回路の配線レイアウト方法に関する。
【背景技術】
【０００２】
図１７は従来の半導体集積回路の一例を示す概略的平面図である。図１７中、１は半導体チップ、２はパッド、３は入出力セルが形成されている入出力セル領域、４は内部セルが形成されている内部セル領域である。
【０００３】
即ち、この半導体集積回路は、内部セル領域４の周辺部に同一の大きさの入出力セル領域３を配列し、これら入出力セル領域３の１個あるいは複数個を単位として個々の入出力セルを形成しているものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０３−０１４２６５号公報
【特許文献２】特開平０７−２０２１４５号公報
【特許文献３】特開昭６１−２４４０４６号公報
【特許文献４】特開平０４−１７４５３７号公報
【特許文献５】特開平０１−０６６９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、入出力セルには、機能上、多種多様のものがあり、個々の入出力セルが実際に必要とする面積が入出力セル領域３の１個又は複数個の面積と一致しない場合があり、このため、図１７に示す従来の半導体集積回路においては、チップ面を有効に使用していない場合があるという問題点があった。
【０００６】
また、図１７に示すような半導体集積回路においては、従来、自己には必要でないが、他の入出力セルには必要である配線パターンを備えてなる入出力セルを用意することにより配線レイアウトが行われていた。
【０００７】
このような従来の半導体集積回路の配線レイアウト方法においては、配線レイアウトに自由度が少なく、配線レイアウトを容易に行うことができないという問題点があった。
【０００８】
本発明は、かかる点に鑑み、チップ面を有効に使用し、内部セルの増大化又はチップの小型化を図ることができるようにした半導体集積回路を提供することを第１の目的とし、配線レイアウトを容易に行うことができるようにした半導体集積回路の配線レイアウト方法を提供することを第２の目的とする。
【課題を解決するための手段】
【０００９】
本発明中、第１の発明は、内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路において、入出力セル領域は、入出力セルが必要とする面積に応じた面積とされているというものである。
【００１０】
本発明中、第２の発明は、第１の発明において、入出力セル領域のうち、チップ面のコーナ部に配置されている入出力セル領域に部分的に囲まれている領域に入出力セル領域が設けられているというものである。
【００１１】
本発明中、第３の発明は、第１の発明において、入出力セル領域は、配列方向と直交する方向の辺の長さを配列方向と同一方向の辺の長さの整数倍とされているというものである。
【００１２】
本発明中、第４の発明は、第１の発明において、チップ面のコーナ部側に、配列方向と直交する方向の辺の長さを短くする入出力セル領域が配置されているというものである。
【００１３】
本発明中、第５の発明は、第１の発明において、入出力セル領域は、配列方向と同一方向の辺の長さを同一とされているというものである。
【００１４】
本発明中、第６の発明は、第５の発明において、パッドの配列ピッチ及び入出力セル領域の配列方向と直交する方向の辺の長さは、所定の長さの整数倍であるというものである。
【００１５】
本発明中、第７の発明は、第１の発明において、入出力セル領域は、配列方向と同一方向の辺の長さを異にするものを含んでいるというものである。
【００１６】
本発明中、第８の発明は、第７の発明において、パッドの配列ピッチ及び入出力セル領域の配列方向と同一方向の辺の長さは、所定の長さの整数倍であるというものである。
【００１７】
本発明中、第９の発明は、第１の発明において、入出力セル領域は、パッド側に凹凸ができず、内部セル領域側に凹凸ができるように配列されているというものである。
【００１８】
本発明中、第１０の発明は、第１の発明において、入出力セル領域は、パッド側に凹凸ができ、内部セル領域側に凹凸ができないように配列されているというものである。
【００１９】
本発明中、第１１の発明は、第１の発明において、入出力セル領域は、パッド側及び内部セル領域側に凹凸ができるように配列されているというものである。
【００２０】
本発明中、第１２の発明は、半導体集積回路の配線レイアウト方法において、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めて配線レイアウトを行うというものである。
【００２１】
本発明中、第１３の発明は、第１２の発明において、入出力セルとして、配線パターンを有していないセルを使用するというものである。
【発明の効果】
【００２２】
本発明中、第１〜第１１の発明のいずれによっても、入出力セル領域は、入出力セルが必要とする面積に応じた面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがなく、チップ面積を従来例と同一にする場合には、内部セル領域の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【００２３】
特に、第２、第３又は第４の発明によれば、チップ面のコーナ部を有効に使用し、入出力セル領域の数を増加することができ、第６又は第８の発明によれば、パッドの配列ピッチを変更することなく、入出力セル領域の微細化を図る場合において、入出力セルとの接続を容易にすることができる。
【００２４】
本発明中、第１２の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めて配線レイアウトを行うとしているので、配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。
【００２５】
本発明中、第１３の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる入出力セルを使用すると共に、入出力セルとして、配線パターンを有していないセルを使用するとしているので、第１２の発明以上に配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明による半導体集積回路の実施の第１形態を示す概略的平面図である。
【図２】本発明による半導体集積回路の実施の第２形態を示す概略的平面図である。
【図３】本発明による半導体集積回路の実施の第３形態を示す概略的平面図である。
【図４】本発明による半導体集積回路の実施の第４形態を示す概略的平面図である。
【図５】本発明による半導体集積回路の実施の第５形態を示す概略的平面図である。
【図６】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図７】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図８】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図９】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図１０】本発明による半導体集積回路の実施の第５形態に設けるに適した入出力セル領域を示す概略的平面図である。
【図１１】本発明による半導体集積回路の実施の第５形態に適用して好適なパッドの配列ピッチと入出力セル領域の奥行との関係を説明するための概略的平面図である。
【図１２】本発明による半導体集積回路の実施の第６形態を示す概略的平面図である。
【図１３】本発明による半導体集積回路の実施の第６形態に適用して好適なパッドの配列ピッチと入出力セル領域の幅との関係を説明するための概略的平面図である。
【図１４】本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。
【図１５】本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。
【図１６】本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。
【図１７】従来の半導体集積回路の一例を示す概略的平面図である。
【発明を実施するための形態】
【００２７】
以下、図１〜図１６を参照して、本発明による半導体集積回路の実施の第１形態〜第６形態及び本発明による半導体集積回路の配線レイアウト方法の実施の一形態について説明する。
【００２８】
（１）本発明による半導体集積回路の実施の第１形態
図１は本発明による半導体集積回路の実施の第１形態を示す概略的平面図である。図１中、６は半導体チップ、７はパッド、８は入出力セル領域、９は内部セル領域である。
【００２９】
即ち、本発明による半導体集積回路の実施の第１形態は、内部セル領域９の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域８を、パッド７側には凹凸ができず、内部セル領域９側に凹凸ができるように配列したものである。
【００３０】
このように、本発明による半導体集積回路の実施の第１形態においては、入出力セル領域８は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【００３１】
そこで、また、内部セル領域９を、その外周部がほぼ入出力セル領域８に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【００３２】
したがって、本発明による半導体集積回路の実施の第１形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域９の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域９の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【００３３】
（２）本発明による半導体集積回路の実施の第２形態
図２は本発明による半導体集積回路の実施の第２形態を示す概略的平面図である。図２中、１１は半導体チップ、１２はパッド、１３は入出力セル領域、１４は内部セル領域である。
【００３４】
即ち、本発明による半導体集積回路の実施の第２形態は、内部セル領域１４の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域１３を、パッド１２側に凹凸ができ、内部セル領域１４側には凹凸ができないように配列したものである。
【００３５】
このように、本発明による半導体集積回路の実施の第２形態においては、入出力セル領域１３は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【００３６】
そこで、また、内部セル領域１４を、その外周部がほぼ入出力セル領域１３に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【００３７】
したがって、本発明による半導体集積回路の実施の第２形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域１４の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域１４の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【００３８】
（３）本発明による半導体集積回路の実施の第３形態
図３は本発明による半導体集積回路の実施の第３形態を示す概略的平面図である。図３中、１６は半導体チップ、１７はパッド、１８は入出力セル領域、１９は内部セル領域である。
【００３９】
即ち、本発明による半導体集積回路の実施の第３形態は、内部セル領域１９の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域１８を、入出力セル領域列２１、２２については、パッド１７側には凹凸ができず、内部セル領域１９側に凹凸ができるように配列し、入出力セル領域列２３については、パッド１７側に凹凸ができ、内部セル領域１９側には凹凸ができないように配列し、入出力セル領域列２４については、パッド１７側及び内部セル領域１９側に凹凸ができるように配列したものである。
【００４０】
このように、本発明による半導体集積回路の実施の第３形態においては、入出力セル領域１８は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【００４１】
そこで、また、内部セル領域１９を、その外周部がほぼ入出力セル領域１８に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【００４２】
したがって、本発明による半導体集積回路の実施の第３形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域１９の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域１９の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【００４３】
（４）本発明による半導体集積回路の実施の第４形態
図４は本発明による半導体集積回路の実施の第４形態を示す概略的平面図であり、本発明による半導体集積回路の実施の第４形態は、入出力セル領域８のうち、チップ面のコーナ部２６に設けられている２個の入出力セル領域８Ａ、８Ｂに部分的に囲まれている領域に入出力セル領域２７、２８、２９、３０を設け、その他については、図１に示す本発明による半導体集積回路の実施の第１形態と同様に構成したものである。
【００４４】
本発明による半導体集積回路の実施の第４形態によれば、本発明による半導体集積回路の実施の第１形態と同様に、チップ面積を従来例と同一にする場合には、内部セル領域９の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域９の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができると共に、入出力セルを増やすことができる。
【００４５】
（５）本発明による半導体集積回路の実施の第５形態
図５は本発明による半導体集積回路の実施の第５形態を示す概略的平面図である。図５中、３２は半導体チップ、３３はパッド、３４は入出力セル領域、３５は内部セル領域である。
【００４６】
即ち、本発明による半導体集積回路の実施の第５形態は、内部セル領域３５の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域３４を、パッド３３側には凹凸ができず、内部セル領域３５側に凹凸ができるように、かつ、チップ面のコーナ部３６、３７、３８、３９側には、奥行Ｄの浅い入出力セルが位置するように配列したものである。
【００４７】
このように、本発明による半導体集積回路の実施の第５形態においては、入出力セル領域３４は、入出力セルが必要とする面積に応じた種々の面積とされており、しかも、チップ面のコーナ部３６、３７、３８、３９側には、奥行Ｄの浅い入出力セルが位置するように配列されているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【００４８】
そこで、また、内部セル領域３５を、その外周部がほぼ入出力セル領域３４に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【００４９】
したがって、本発明による半導体集積回路の実施の第５形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域３５の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域３５の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができると共に、入出力セルの数を増大することができる。
【００５０】
ここに、図６〜図９はチップ面のコーナ部の利用方法を説明するための概略的平面図である。図６〜図９において、４１は半導体チップ、４２はパッド、４３〜５４は入出力セル領域、５５はチップ面のコーナ部である。
【００５１】
ここに、図６はチップ面のコーナ部５５に入出力セル領域を設けていない場合を示しており、図７はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを４Ｌとする入出力セル領域４５、４６を設けた場合を示している。
【００５２】
また、図８はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域４７、４８、４９、５０を設けた場合を示しており、図９はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域４７、４８と、幅ＷをＬ、奥行Ｄを２Ｌとする入出力セル領域５１、５２、５３、５４とを設けた場合を示している。
【００５３】
このように、チップ面のコーナ部には、奥行Ｄの浅い入出力セル領域を設けるほど、全体として、より多くの入出力セル領域を設けることができる。
【００５４】
また、図１０は本発明による半導体集積回路の実施の第５形態に設けるに適した入出力セル領域を示す概略的平面図である。
【００５５】
図１０（Ａ）において、５６は幅ＷをＬ、奥行ＤをＬとする入出力セル領域、５７は幅ＷをＬ、奥行Ｄを２Ｌとする入出力セル領域、５８は幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域である。
【００５６】
また、図１０（Ｂ）において、５９は幅Ｗを２Ｌ、奥行Ｄを２Ｌとする入出力セル領域、６０は幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域である。
【００５７】
このように、奥行Ｄが幅Ｗの整数倍になるような入出力セル領域を設けるようにする場合には、入出力セル領域の幅Ｗを同一とする場合であっても、幅Ｗを異にするものを含む場合であっても、チップ面のコーナ部を効率的に使用することができ、ＣＡＤを使用して入出力セルを自動配置する場合においても配置し易くなる。
【００５８】
また、図１１は本発明による半導体集積回路の実施の第５形態に適用して好適なパッドの配列ピッチＰと入出力セル領域の奥行Ｄとの関係を説明するための概略的平面図である。
【００５９】
図１１（Ａ）において、６２は配列ピッチＰをａ×３とするパッド、６３は奥行Ｄをａ×３とする入出力セル領域、６４、６５は奥行Ｄをａ×４とする入出力セル領域である。
【００６０】
また、図１１（Ｂ）において、６６は配列ピッチＰをａ×４とするパッド、６７は奥行Ｄをａ×３とする入出力セル領域、６８、６９、７０は奥行Ｄをａ×４とする入出力セル領域である。
【００６１】
このように、パッドの配列ピッチＰと、入出力セル領域の奥行Ｄとの間に、最大公約数ａが存在するように構成する場合、即ち、パッドの配列ピッチＰ及び入出力セル領域の奥行Ｄは、所定の長さａの整数倍であるように構成する場合には、パッドの配列ピッチＰを変更することなく、入出力セル領域の微細化を図る場合において、パッドと入出力セルとの接続を容易にすることができる。
【００６２】
（６）本発明による半導体集積回路の実施の第６形態
図１２は本発明による半導体集積回路の実施の第６形態を示す概略的平面図である。図１２中、７２は半導体チップ、７３はパッド、７４は入出力セル領域、７５は内部セル領域である。
【００６３】
即ち、本発明による半導体集積回路の実施の第６形態は、内部セル領域７５の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗ及び奥行Ｄを異にしてなる種々の面積を有する入出力セル領域７４を、パッド７３側には凹凸ができず、内部セル領域７５側に凹凸ができるように配列したものである。
【００６４】
このように、本発明による半導体集積回路の実施の第６形態においては、入出力セル領域７４は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【００６５】
そこで、また、内部セル領域７５を、その外周部がほぼ入出力セル領域７４に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【００６６】
したがって、本発明による半導体集積回路の実施の第６形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域７５の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域７５の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【００６７】
なお、図１３は本発明による半導体集積回路の実施の第６形態に適用して好適なパッドの配列ピッチＰと入出力セル領域の幅Ｗとの関係を説明するための概略的平面図である。
【００６８】
図１３（Ａ）において、７７は配列ピッチＰをｂ×３とするパッド、７８は幅Ｗをｂ×３とする入出力セル領域、７９は幅Ｗをｂ×６とする入出力セル領域である。
【００６９】
また、図１３（Ｂ）において、８０は配列ピッチＰをｂ×４とするパッド、８１は幅Ｗをｂ×３とする入出力セル領域、８２は幅Ｗをｂ×６とする入出力セル領域、８３は幅Ｗをｂ×３とする入出力セル領域である。
【００７０】
このように、パッドの配列ピッチＰと、入出力セル領域の幅Ｗとの間に、最大公約数ｂが存在するように構成する場合、即ち、パッドの配列ピッチＰ及び入出力セル領域の幅Ｗが所定の長さｂの整数倍となるように構成する場合には、パッドの配列ピッチを変更することなく、入出力セル領域の微細化を図る場合において、入出力セルとの接続を容易にすることができる。
【００７１】
（７）本発明による半導体集積回路の配線レイアウト方法の実施の一形態
図１４は本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図であり、本発明による半導体集積回路の配線レイアウト方法の実施の一形態で使用する入出力セル８５、８６、８７、８８、８９、９０、９１を示している。
【００７２】
即ち、本発明による半導体集積回路の配線レイアウト方法の実施の一形態は、図１４に示す入出力セル８５、８６、８７、８８、８９、９０、９１を使用して配線レイアウトを行うとするものである。
【００７３】
入出力セル８５は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配線パターン９４と、Ｓ２信号配線パターン９５とを有するものであり、入出力セル８６は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配線パターン９４とを有するものである。
【００７４】
また、入出力セル８７は、配線パターンを有していないものであり、入出力セル８８は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３とを有するものである。
【００７５】
また、入出力セル８９は、ＶＤＤ電源配線パターン９２、９６と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配線パターン９４と、Ｓ２信号配線パターン９５とを有するものである。
【００７６】
また、入出力セル９０は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３とを有するものであり、入出力セル９１は、ＶＤＤ電源配線パターン９２、９６と、ＶＳＳ電源配線パターン９３とを有するものである。
【００７７】
図１５は、図１４に示す入出力セル８５〜９１のうち４種類の入出力セル８５、８６、８７、８８を６個一列に配列して配線レイアウトを行った場合を示している。
【００７８】
この例では、左から順に入出力セル８５−１（＝入出力セル８５）、入出力セル８７−１（＝入出力セル８７）、入出力セル８６、入出力セル８５−２（＝入出力セル８５）、入出力セル８７−２（＝入出力セル８７）、入出力セル８８を配置している。
【００７９】
そして、入出力セル８５、８６、８８に設けられている配線パターンの他に、配線パターン９７、９８、９９、１００、１０１、１０２がレイアウトされている。
【００８０】
ここに、入出力セル８５−１のＶＤＤ電源配線パターン９２と、入出力セル８６のＶＤＤ電源配線パターン９２と、入出力セル８５−２のＶＤＤ電源配線パターン９２と、入出力セル８８のＶＤＤ電源配線パターン９２とは、配線パターン９７、１０１を介して接続されている。
【００８１】
また、入出力セル８５−１のＶＳＳ電源配線パターン９３と、入出力セル８６のＶＳＳ電源配線パターン９３と、入出力セル８５−２のＶＳＳ電源配線パターン９３と、入出力セル８８のＶＳＳ電源配線パターン９３とは、配線パターン９８、１０２を介して接続されている。
【００８２】
また、入出力セル８５−１のＳ１信号配線パターン９４と、入出力セル８６のＳ１信号配線パターン９４と、入出力セル８５−２のＳ１信号配線パターン９４とは、配線パターン９９を介して接続されている。
【００８３】
また、入出力セル８５−１のＳ２信号配線パターン９５と、入出力セル８５−２のＳ２信号配線パターン９５とは、配線パターン１００を介して接続されている。
【００８４】
また、図１６は、図１４に示す入出力セル８５〜９１のうち５種類の入出力セル８６、８７、８９、９０、９１を７個１列に配列して配線レイアウトを行った場合を示している。
【００８５】
この例では、左から順に入出力セル８９−１（＝入出力セル８９）、入出力セル８７−１（＝入出力セル８７）、入出力セル８６、入出力セル８９−２（＝入出力セル８９）、入出力セル８７−２（＝入出力セル８７）、入出力セル９０、入出力セル９１を配置している。
【００８６】
そして、入出力セル８６、８９、９０、９１に設けられている配線パターンの他に、配線パターン１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０がレイアウトされている。
【００８７】
ここに、入出力セル８９−１のＶＤＤ電源配線パターン９２と、入出力セル８６のＶＤＤ電源配線パターン９２と、入出力セル８９−２のＶＤＤ電源配線パターン９２と、入出力セル９０のＶＤＤ電源配線パターン９２と、入出力セル９１のＶＤＤ電源配線パターン９２とは、配線パターン１０３、１０７を介して接続されている。
【００８８】
また、入出力セル８９−１のＶＳＳ電源配線パターン９３と、入出力セル８６のＶＳＳ電源配線パターン９３と、入出力セル８９−２のＶＳＳ電源配線パターン９３と、入出力セル９０のＶＳＳ電源配線パターン９３と、入出力セル９１のＶＳＳ電源配線パターン９３とは、配線パターン１０４、１０８を介して接続されている。
【００８９】
また、入出力セル８９−１のＳ１信号配線パターン９４と、入出力セル８６のＳ１信号配線パターン９４と、入出力セル８９−２のＳ１信号配線パターン９４とは、配線パターン１０５を介して接続されている。
【００９０】
また、入出力セル８９−１のＳ２信号配線パターン９５と、入出力セル８９−２のＳ２信号配線パターン９５とは、配線パターン１０６を介して接続されている。
【００９１】
また、入出力セル８９−１のＶＤＤ電源配線パターン９６と、入出力セル８９−２のＶＤＤ電源配線パターン９６と、入出力セル９１のＶＤＤ電源配線パターン９６とは、配線パターン１０９、１１０を介して接続されている。
【００９２】
このように本発明による半導体集積回路の配線レイアウトの実施の一形態によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セル８６、８８、９０、９１を使用すると共に、入出力セルとして、配線パターンを有しないセル８７を使用するとしているので、配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。
【符号の説明】
【００９３】
６  半導体チップ
７  パッド
８  入出力セル領域
９  内部セル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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