(57)【要約】【課題】  パワーデバイスに必要な特性を確保しながら、コストを低減することができる窒化物半導体素子およびその製造方法を提供すること。【解決手段】  ＣＡＶＥＴ１において、シリコン基板２上に、ＡｌＮ構造８を有するバッファ層４、電子走行層６、および電子供給層７を積層した構造を有し、電子走行層６および電子供給層７に跨る壁面１６を有する積層構造部３を形成する。バッファ層４と電子走行層６との間には、開口部１３を有するマスク層１２を形成する。ソース電極１８は、電子供給層７上に形成し、ゲート電極２０は、電子供給層７上におけるソース電極１８よりも壁面１６寄りの位置に設ける。ドレイン電極３０は、シリコン基板２の裏面２２側からシリコン基板２およびバッファ層４を貫通するように設ける。そして、壁面１６に沿って埋込電極１７を設け、開口部１３を介してドレイン電極３０に電気的に接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に設けられ絶縁性のIII族窒化物層を有するバッファ層、前記バッファ層上に設けられたノンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１層、および前記第１層上に設けられ前記第１層とは組成の異なるｎ型またはノンドープＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）からなる第２層を備え、前記第１層および前記第２層に跨る壁面が形成された半導体構造部と、
前記半導体構造部において前記バッファ層と前記第１層との間に設けられ、開口部を有する絶縁性のマスク層と、
前記第２層上に設けられたソース電極と、
前記第２層上における、前記ソース電極よりも前記壁面寄りの位置に設けられたゲート電極と、
前記シリコン基板の裏面側から前記シリコン基板および前記バッファ層を貫通するドレイン電極と、
前記半導体構造部の壁面に沿って設けられ、前記マスク層の開口部を介して前記ドレイン電極に電気的に接続された電流路部とを含む、窒化物半導体素子。
【請求項２】
前記バッファ層と前記マスク層との間に設けられ、前記第１層よりも低抵抗であり、前記ドレイン電極および前記電流路部に接した低抵抗層をさらに含む、請求項１に記載の窒化物半導体素子。
【請求項３】
前記電流路部が、前記半導体構造部の壁面上に設けられた電極である、請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記電流路部が、前記半導体構造部の壁面に形成され、前記第１層よりも不純物濃度の大きいｎ型ＡｌｚＧａ１−ｚＮ（０＜ｚ＜１）からなる、請求項１または２に記載の窒化物半導体素子。
【請求項５】
前記マスク層が、酸化シリコンもしくは窒化シリコン、またはそれらの組み合わせからなる、請求項１〜４のいずれか一項に記載の窒化物半導体素子。
【請求項６】
前記第２層と前記ゲート電極との間に形成され、ｐ型不純物を含有し、前記第２層とのｐｎ接合によって前記第１層における前記第２層との界面近傍に至る空乏層を形成するための空乏層形成層をさらに含む、請求項１〜５のいずれか一項に記載の窒化物半導体素子。
【請求項７】
前記空乏層形成層が、ｐ型不純物を含むIII族窒化物半導体層、ｐ型伝導の酸化膜もしくはｐ型伝導のダイヤモンド膜、またはそれらの組み合わせからなる、請求項６に記載の窒化物半導体素子。
【請求項８】
前記シリコン基板の主面に対する前記半導体構造部の壁面の傾斜角度θが、０＜θ＜９０°である、請求項１〜７のいずれか一項に記載の窒化物半導体素子。
【請求項９】
シリコン基板上に、絶縁性のIII族窒化物層を有するバッファ層を形成する工程と、
前記バッファ層上に、開口部を有する絶縁性のマスク層を形成する工程と、
前記開口部内からノンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を成長させることによって、前記開口部内から前記マスク層上の領域に至る第１層を形成する工程と、
前記第１層上に、前記第１層とは組成の異なるｎ型またはノンドープＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）を成長させることによって、第２層を形成する工程と、
前記バッファ層、前記第１層および前記第２層を備える半導体構造部を前記第２層側からエッチングすることによって、前記第１層および前記第２層に跨る壁面を形成する工程と、
前記半導体構造部の壁面に沿って電流路部を形成する工程と、
前記第２層上にソース電極を形成する工程と、
前記第２層上における、前記ソース電極よりも前記壁面寄りの位置にゲート電極を形成する工程と、
前記シリコン基板の裏面側から前記シリコン基板および前記バッファ層を貫通し、前記マスク層の開口部を介して前記電流路部に電気的に接続されるドレイン電極を形成する工程とを含む、窒化物半導体素子の製造方法。
【請求項１０】
前記第１層と組成が同じで、前記第１層よりも不純物濃度の大きいｎ型ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）からなる低抵抗層を、前記マスク層の形成に先立って前記バッファ層上に形成する工程をさらに含み、前記電流路部および前記ドレイン電極が、前記低抵抗層に接するように形成される、請求項９に記載の窒化物半導体素子の製造方法。
【請求項１１】
前記電流路部を形成する工程が、前記ソース電極を形成する工程と同一工程において、前記半導体構造部の壁面上に電極を形成する工程を含む、請求項９または１０に記載の窒化物半導体素子の製造方法。
【請求項１２】
前記電流路部を形成する工程が、前記半導体構造部の壁面にｎ型不純物を注入することによって、インプラ層を形成する工程を含む、請求項９または１０に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
近年、パワーアンプ回路、電源回路、モータ駆動回路などに搭載されるパワーデバイスとして、ＧａＮデバイスが使用されている。ＧａＮデバイスの一つとして、半導体へテロ接合によって生じる二次元電子ガスをチャネルとしたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が知られている。とりわけ、縦型構造のＣＡＶＥＴ（Current Aperture Vertical Electron Transistor）が注目されている。
図９は、下記特許文献１に開示された従来のＣＡＶＥＴの構造を説明するための模式断面図である。
【０００３】
ＣＡＶＥＴ１０１は、ｎ＋型のＧａＮ基板１０２（ｎ型不純物濃度：約３×１０１８ｃｍ−３）と、ＧａＮ基板１０２上に積層された窒化物半導体層１０３とを備えている。
窒化物半導体層１０３は、ＧａＮ基板１０２の主面１０４に接するｎ−型のＧａＮ層１０５（ｎ型不純物濃度：約３×１０１６ｃｍ−３）と、ＧａＮ層１０５上に形成されたｉ型のＡｌＧａＮ層１０６とを備えている。ＧａＮ層１０５におけるＡｌＧａＮ層１０６とのヘテロ界面１０７近傍には、ゲート電極１１６への正電圧の印加によって、ＧａＮとＡｌＧａＮとのバンドギャップ、電子親和力の相違による二次元電子ガスからなるチャネルを生じさせることができる。
【０００４】
窒化物半導体層１０３には、その表面１０８からＡｌＧａＮ層１０６を通過してＧａＮ層１０５の途中部に至るｎ＋型のソース領域１０９（ｎ型不純物濃度：約３×１０１８ｃｍ−３）が複数形成されている。複数のソース領域１０９は、互いに離間して形成されている。ＡｌＧａＮ層１０６において、隣接するソース領域１０９の各間の領域は、不純物の導入されていないｉ型領域１１０である。
【０００５】
ＧａＮ層１０５の層厚方向途中部には、ｐ型領域１１１（ｐ型不純物濃度：約５×１０１９ｃｍ−３）が形成されている。ｐ型領域１１１は、ソース領域１０９と離間して形成され、ｉ型領域１１０に対向する位置において開口１１２を有している。
窒化物半導体層１０３の表面１０８には、ＳｉＯ２からなるゲート絶縁膜１１３が形成されている。ゲート絶縁膜１１３におけるソース領域１０９に対向する部分には、コンタクトホール１１４が形成されている。そして、ソース領域１０９におけるコンタクトホール１１４内に露出する部分には、ＴｉとＡｌとの積層構造（Ｔｉ／Ａｌ）からなるソース電極１１５が接合されている。ソース電極１１５は、ソース領域１０９にオーミック接触している。
【０００６】
また、ゲート絶縁膜１１３上におけるｉ型領域１１０に対向する部分には、Ｔｉからなるゲート電極１１６が形成されている。ゲート電極１１６は、ゲート絶縁膜１１３およびｉ型領域１１０を介して二次元電子ガスからなるチャネルが形成される領域に対向している。ゲート電極１１６に電圧を印加していない状態では、ｐ型領域１１１から広がる空乏層によって、二次元電子ガスの形成が禁止されている。
【０００７】
ＧａＮ基板１０２において主面１０４とは反対側の裏面１１７には、ＴｉとＡｌとの積層構造（Ｔｉ／Ａｌ）からなるドレイン電極１１８が全域に形成されている。ドレイン電極１１８は、ＧａＮ基板１０２にオーミック接触している。
ＣＡＶＥＴ１０１では、ソース−ドレイン間にバイアス電圧が印加され、さらに、ソース電極１１５を基準電位とする正電圧がゲート電極１１６に印加されると、ヘテロ界面１０７に沿って二次元電子ガスからなるチャネルが形成される。これにより、ソース電極１１５から二次元電子ガスに供給された電子がＧａＮ層１０５内（二次元電子ガス）を移動し、開口１１２を介してＧａＮ層１０５内を下方へ流れ、ＧａＮ基板１０２へ流れ込む。そして、ＧａＮ基板１０２を流れてドレイン電極１１８に到達する。したがって、上記した電子の流れとは反対方向に電流が流れて（矢印Ｉ９参照）、ソース−ドレイン間が導通することとなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２３５５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＧａＮはシリコンに比べて高価であるため、パワーデバイスのように１チップ当たりの面積が大きいデバイスでは、コストの上昇が著しくなる。
シリコン基板を用いれば基板コストを低減できるが、シリコン基板上に窒化物半導体層を形成する場合、シリコンと窒化物半導体との格子不整合による結晶欠陥を低減する目的で、シリコン基板上にＡｌＮを含むバッファ層を設ける必要がある。そして、シリコン基板を用いる場合であっても、パワーデバイスを作製するためには、低オン抵抗、高速スイッチング、大電流密度といった特性を確保する必要がある。
【００１０】
本発明の目的は、パワーデバイスに必要な特性を確保しながら、コストを低減することができる窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための請求項１記載の発明は、シリコン基板と、前記シリコン基板上に設けられ絶縁性のIII族窒化物層を有するバッファ層、前記バッファ層上に設けられたノンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１層、および前記第１層上に設けられ前記第１層とは組成の異なるｎ型またはノンドープＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）からなる第２層を備え、前記第１層および前記第２層に跨る壁面が形成された半導体構造部と、前記半導体構造部において前記バッファ層と前記第１層との間に設けられ、開口部を有する絶縁性のマスク層と、前記第２層上に設けられたソース電極と、前記第２層上における、前記ソース電極よりも前記壁面寄りの位置に設けられたゲート電極と、前記シリコン基板の裏面側から前記シリコン基板および前記バッファ層を貫通するドレイン電極と、前記半導体構造部の壁面に沿って設けられ、前記マスク層の開口部を介して前記ドレイン電極に電気的に接続された電流路部とを含む、窒化物半導体素子である。
【００１２】
この構成によれば、シリコン基板上に、バッファ層と、ノンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１層と、ｎ型またはノンドープＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）からなる第２層とがこの順に設けられることによって、半導体構造部が形成されている。半導体構造部を支持する基板としてシリコン基板が利用されているので、基板コストを低減することができる。
【００１３】
半導体構造部では、第１層と第２層との組成が異なるので、それらの接合がヘテロ接合となる。そのため、第１層における第２層との接合界面（ヘテロ界面）近傍には、二次元電子ガスが生じている。二次元電子ガスが窒化物半導体素子のチャネルを形成し、このチャネルに対向するように、ゲート電極およびソース電極が第２層上に設けられている。
また、第１層および第２層に跨る壁面に沿って電流路部が設けられ、さらに、シリコン基板の裏面側からシリコン基板およびバッファ層を貫通するドレイン電極が、マスク開口部を介して電流路部に電気的に接続されている。
【００１４】
このような構成によって、ソース電極とドレイン電極との間（ソース−ドレイン間）が、二次元電子ガスおよび電流路部を介して電気的に接続される。すなわち、半導体構造部の厚さ方向（縦方向）にソース−ドレイン間を電気的に繋ぐ経路（縦方向の電流経路）を確保することができる。このように、縦型の窒化物半導体素子としての基本構造を有することによって、低オン抵抗、高速スイッチング、大電流密度といった、パワーデバイスに必要な特性を確保することができる。
【００１５】
次に、上記窒化物半導体素子の動作について説明する。窒化物半導体素子では、ソース−ドレイン間にバイアス電圧が印加され、さらに二次元電子ガスが電気的に遮断されている状態（ピンチオフ状態）において、ソース電極を基準電位とする正電圧がゲート電極に印加されると、二次元電子ガスの遮断が解除される。これにより、ソース電極から第２層を介して二次元電子ガスに供給された電子が第１層内（二次元電子ガス）を移動し、電流路部を介して半導体構造部をドレイン側へ流れる。そして、マスクの開口部を介してドレイン電極に到達する。したがって、上記した電子の流れとは反対方向に電流が流れて、ソース−ドレイン間が導通することとなる。
【００１６】
さらにこの窒化物半導体素子では、バッファ層と第１層との間にマスク層が設けられているので、バッファ層側から開口部を経由しないで第１層へ至る電流経路を遮断することができる。そのため、第１層におけるマスク層上の領域へのリーク電流を抑制することができる。また、第１層がノンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる高抵抗の層であることから、電流がノンドープＡｌｘＧａ１−ｘＮ層内部を通ってリークすることも抑制することができる。その結果、ドレイン遮断電流を低減でき、上記縦方向の電流経路へ電流を効率よく流すことができる。
【００１７】
また、請求項２記載の発明は、前記バッファ層と前記マスク層との間に設けられ、前記第１層よりも低抵抗であり、前記ドレイン電極および前記電流路部に接した低抵抗層をさらに含む、請求項１に記載の窒化物半導体素子である。
この構成では、ドレイン電極と電流路部との間に、それらに接する低抵抗層が設けられているので、オン抵抗を低減することができる。
【００１８】
また、請求項３記載の発明は、前記電流路部が、前記半導体構造部の壁面上に設けられた電極である、請求項１または２に記載の窒化物半導体素子である。
この構成では、蒸着法などによって、電流路部を簡単に形成することができる。なお、前記電極は、前記マスクの開口部を埋めるように設けられていてもよい。
また、請求項４記載の発明は、前記電流路部が、前記半導体構造部の壁面に形成され、前記第１層よりも不純物濃度の大きいｎ型ＡｌｚＧａ１−ｚＮ（０＜ｚ＜１）からなる、請求項１または２に記載の窒化物半導体素子である。
【００１９】
この構成では、イオンインプランテーションなどによって、電流路部を簡単に形成することができる。
また、前記マスク層は、請求項５に記載されているように、酸化シリコンもしくは窒化シリコン、またはそれらの組み合わせからなっていてもよい。
また、請求項６記載の発明は、前記第２層と前記ゲート電極との間に形成され、ｐ型不純物を含有し、前記第２層とのｐｎ接合によって前記第１層における前記第２層との界面近傍に至る空乏層を形成するための空乏層形成層をさらに含む、請求項１〜５のいずれか一項に記載の窒化物半導体素子である。
【００２０】
この構成では、第１層における第２層との界面近傍に至る空乏層が形成されるので、その空乏層によって二次元電子ガスをピンチオフすることができる。これにより、ゲート電極に電圧を印加しないときにはソース−ドレイン間が遮断状態となる、ノーマリオフ動作を実現することができる。
また、前記空乏層形成層は、請求項７に記載されているように、ｐ型不純物を含むIII族窒化物半導体層、ｐ型伝導の酸化膜もしくはｐ型伝導のダイヤモンド膜、またはそれらの組み合わせからなっていてもよい。ｐ型伝導の酸化膜としては、たとえば、ＮｉＯ２、ＦｅＯ２、ＣｏＯ２、ＭｎＯ、ＣｕＯなどを適用できる。
【００２１】
ノーマリオフ動作を実現する構造として、たとえば、第２層の表面から第２層の途中部に至る凹部を形成し、その凹部内にゲート電極を埋め込むことによって形成されるリセス構造がある。リセス構造では、ゲート電極とヘテロ界面との距離を短くすることができる。したがって、ゲート電極から広がる空乏層によって二次元電子ガスをピンチオフすることができる。
【００２２】
そして、上記のｐ型伝導の酸化膜は、リセス構造と併用できる。すなわち、リセス構造の凹部を形成する工程後、第２層上に膜材料を成膜（たとえば、スパッタ法、ＣＶＤ法による）する工程と、その膜材料をエッチングによってパターニングする工程とを実行する。これにより、凹部にｐ型伝導の酸化膜を埋め込み、さらにその酸化膜上にゲート電極を形成することができる。このような構成では、酸化膜とヘテロ界面との距離を短くすることができる。したがって、酸化膜と第２層とのｐｎ接合による空乏層によって、二次元電子ガスをより確実にピンチオフすることができる。
【００２３】
また、請求項８記載の発明は、前記シリコン基板の主面に対する前記半導体構造部の壁面の傾斜角度θが、０＜θ＜９０°である、請求項１〜７のいずれか一項に記載の窒化物半導体素子である。
この構成では、壁面がシリコン基板の主面に対して０＜θ＜９０°の角度で傾斜している。角度θは、シリコン基板の主面と平行な面と壁面とがなす２つの角度、すなわち、壁面に対して結晶の内側（半導体構造部内側）の角度および壁面に対して結晶の外側の角度のうち、結晶の内側の角度のことである。
【００２４】
したがって、蒸着法によって電流路部を形成する場合、壁面上に電極材料を容易に堆積させることができる。そのため、壁面への蒸着時間を低減することができる。したがって、電流路部を形成する電極およびソース電極に同じ材料を適用すれば、工程時間を短く、しかもソース電極と電流路部とを同一工程で形成することができる。その結果、工程数を低減できるので、製造コストを低減することができる。
【００２５】
一方、イオンインプランテーションによって電流路部を形成する場合、壁面に対してイオンを容易に注入することができる。そのため、壁面へのイオン注入時間を低減できるので、製造時間を短縮することができる。
また、請求項９記載の発明は、シリコン基板上に、絶縁性のIII族窒化物層を有するバッファ層を形成する工程と、前記バッファ層上に、開口部を有する絶縁性のマスク層を形成する工程と、前記開口部内からノンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を成長させることによって、前記開口部内から前記マスク層上の領域に至る第１層を形成する工程と、前記第１層上に、前記第１層とは組成の異なるｎ型またはノンドープＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）を成長させることによって、第２層を形成する工程と、前記バッファ層、前記第１層および前記第２層を備える半導体構造部を前記第２層側からエッチングすることによって、前記第１層および前記第２層に跨る壁面を形成する工程と、前記半導体構造部の壁面に沿って電流路部を形成する工程と、前記第２層上にソース電極を形成する工程と、前記第２層上における、前記ソース電極よりも前記壁面寄りの位置にゲート電極を形成する工程と、前記シリコン基板の裏面側から前記シリコン基板および前記バッファ層を貫通し、前記マスク層の開口部を介して前記電流路部に電気的に接続されるドレイン電極を形成する工程とを含む、窒化物半導体素子の製造方法である。
【００２６】
この方法により、請求項１に記載の窒化物半導体素子を製造することができる。また、この方法によれば、第１層および第２層がいわゆるＥＬＯ（Epitaxial Lateral Overgrowth）によって形成されるので、半導体構造部は、シリコン基板の主面に沿う水平方向に格子欠陥の密な領域（高転位領域）と、格子欠陥の疎な領域（低転位領域）とを有している。そのため、半導体構造部のエッチング位置を制御することによって、低転位領域を露出させて壁面を形成することができる。その結果、電流路部が低転位領域に切り出された壁面に沿って設けられるので、壁面から第１層へのリークを効果的に抑制することができる。
【００２７】
なお、前記壁面を形成する工程は、前記半導体構造部を前記第２層側から少なくとも前記開口部内に至るまでエッチングする工程であってもよい。また、前記壁面を形成する工程は、前記第１層における前記開口部外の部分でエッチングを停止する工程であってもよい。
また、請求項１０記載の発明は、前記第１層と組成が同じで、前記第１層よりも不純物濃度の大きいｎ型ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）からなる低抵抗層を、前記マスク層の形成に先立って前記バッファ層上に形成する工程をさらに含み、前記電流路部および前記ドレイン電極が、前記低抵抗層に接するように形成される、請求項９に記載の窒化物半導体素子の製造方法である。
【００２８】
この方法では、低抵抗層がバッファ層上に形成された後にマスクが形成されるため、マスク開口部内に低抵抗層が露出する。そのため、低抵抗層を核として、開口部内からＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）をＥＬＯ成長させることができる。これにより、低抵抗層と組成が同じの第１層を形成することができる。上記の工程を経ることによって、請求項２に記載の窒化物半導体素子を製造することができる。
【００２９】
また、請求項１１記載の発明は、前記電流路部を形成する工程が、前記ソース電極を形成する工程と同一工程において、前記半導体構造部の壁面上に電極を形成する工程を含む、請求項９または１０に記載の窒化物半導体素子の製造方法である。
この方法では、たとえば、蒸着法などによって第２層上および壁面上に電極材料が堆積され、その電極材料がパターニングされることによって、ソース電極と電流路部（電極）とが同時に形成される。そのため、工程数を低減できるので、製造コストを低減することができる。上記の工程を経ることによって、請求項３に記載の窒化物半導体素子を製造することができる。
【００３０】
なお、前記壁面を形成する工程が、前記半導体構造部を前記第２層側から前記開口部内に至るまでエッチングする工程である場合、前記電極を形成する工程は、前記電極が前記開口部を埋めるように形成される工程であることが好ましい。
また、請求項１２記載の発明は、前記電流路部を形成する工程が、前記半導体構造部の壁面にｎ型不純物を注入することによって、インプラ層を形成する工程を含む、請求項９または１０に記載の窒化物半導体素子の製造方法である。
【００３１】
窒化物半導体素子の製造にあたって壁面が形成されていない場合、ｎ型不純物を半導体構造部に注入するだけでは、マスク層の開口部に達するインプラ層を形成することが困難である。
これに対し、上記の方法では、第１層および第２層に跨る壁面が形成されており、その壁面にｎ型不純物が注入されるので、マスク層の開口部に達するインプラ層を容易に形成することができる。上記の工程を経ることによって、請求項４に記載の窒化物半導体素子を製造することができる。
【００３２】
なお、前記壁面を形成する工程が、前記第１層における前記開口部外の部分でエッチングを停止する工程である場合、前記インプラ層を形成する工程は、前記第１層におけるインプラ層が少なくとも前記開口部内に形成される工程であることが好ましい。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係るＣＡＶＥＴの模式平面図である。
【図２】図１のII−IIで示される切断線で切断したときの断面図である。
【図３Ａ】図１のＣＡＶＥＴの製造方法を示す模式断面図である。
【図３Ｂ】図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｆの次の工程を示す図である。
【図３Ｈ】図３Ｇの次の工程を示す図である。
【図３Ｉ】図３Ｈの次の工程を示す図である。
【図４】本発明の第２実施形態に係るＣＡＶＥＴの模式断面図である。
【図５Ａ】図４のＣＡＶＥＴの製造方法を示す模式断面図である。
【図５Ｂ】図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｃの次の工程を示す図である。
【図５Ｅ】図５Ｄの次の工程を示す図である。
【図５Ｆ】図５Ｅの次の工程を示す図である。
【図５Ｇ】図５Ｆの次の工程を示す図である。
【図５Ｈ】図５Ｇの次の工程を示す図である。
【図５Ｉ】図５Ｈの次の工程を示す図である。
【図５Ｊ】図５Ｉの次の工程を示す図である。
【図６】本発明の第３実施形態に係るＣＡＶＥＴの模式断面図である。
【図７】本発明の第４実施形態に係るＣＡＶＥＴの模式断面図である。
【図８】本発明の第５実施形態に係るＣＡＶＥＴの模式断面図である。
【図９】従来のＣＡＶＥＴの構造を説明するための模式断面図である。
【発明を実施するための形態】
【００３４】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係るＣＡＶＥＴの模式平面図である。図２は、図１のII−IIで示される切断線で切断したときの断面図である。
ＣＡＶＥＴ（Current Aperture Vertical Electron Transistor）１は、半導体へテロ接合によって生じる二次元電子ガスをチャネルとするＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）の一種である。ＣＡＶＥＴ１は、たとえば、電力の変換や制御を行なうためのパワーデバイスとして使用される。
【００３５】
ＣＡＶＥＴ１は、シリコン基板２と、シリコン基板２上に形成されたIII族窒化物からなる積層構造部３とを備えている。
シリコン基板２は、（１１１）面を主面２１とし、ｎ型不純物としてのＰ（リン）を添加した基板である。Ｐのドーピング濃度は、たとえば、１×１０１７ｃｍ−３とされる。
積層構造部３は、シリコン基板２の主面２１から順に、バッファ層４、低抵抗層５、第１層としての電子走行層６、および第２層としての電子供給層７を積層した積層構造を有している。
【００３６】
バッファ層４は、ＡｌＮ構造８およびＡｌＮ／ＧａＮ超格子構造９をこの順に積層した積層構造を有している。ＡｌＮ構造８は、絶縁性を有するＡｌＮ層（層厚が、たとえば７５ｎｍ）からなる。ＡｌＮ／ＧａＮ超格子構造９は、たとえば、ＡｌＮ層（層厚が、たとえば５ｎｍ）とＧａＮ層（層厚が、たとえば２０ｎｍ）とを交互に複数周期（たとえば２０周期）繰り返し積層した超格子層からなる。
【００３７】
低抵抗層５は、ｎ型不純物としてのＳｉ（シリコン）を添加したｎ＋型ＧａＮ層からなる。層厚は、たとえば、１μｍである。Ｓｉのドーピング濃度は、たとえば、３×１０１８ｃｍ−３とされる。
電子走行層６は、不純物が添加されていないノンドープＧａＮ層からなる。層厚は、たとえば、５μｍである。ただし、電子走行層６は、組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）を満たすものであれば、ＧａＮに限られない。
【００３８】
電子供給層７は、ｎ型伝導を示すｎ型ＡｌＧａＮ層（Ａｌ組成ｙが、たとえば２４％（ｙ＝０．２４））からなる。層厚は、たとえば、２５ｎｍである。ただし、電子供給層７は、組成式ＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）を満たすもの、すなわち、電子走行層６のＡｌ組成よりもＡｌ組成の大きいＡｌＧａＮであれば、Ａｌ組成を適宜変更できる。
【００３９】
電子走行層６と電子供給層７との界面は、互いに組成の異なる窒化物半導体同士のヘテロ界面１０である。電子走行層６におけるヘテロ界面１０近傍には、ＧａＮとＡｌＧａＮとのバンドギャップ、電子親和力の相違によって二次元電子ガス１１が生じている。二次元電子ガス１１のシートキャリア濃度は、たとえば、１×１０１３ｃｍ−２である。
積層構造部３において、低抵抗層５上には、酸化シリコンからなるマスク層１２が形成されている。層厚は、たとえば、０．２μｍである。マスク層１２の平面形状は、正六角形の複数のユニットが全体としてハニカム状を形成している。ハニカム状とは、一のユニットの一辺と、他のユニットの一辺とが、互いに間隔を空けて平行に向かい合うように各ユニットが配列されてなる状態である。すなわち、ハニカム状のマスク層１２では、正六角形の各ユニットが、当該ユニットの六辺に沿う溝によって、隣接するユニットと分離されている。
【００４０】
互いに隣接するユニットを分離する溝は、マスク層１２の上側に配置される電子走行層６と下側に配置される低抵抗層５とを接続するための開口部１３をなしている。なお、マスク層１２は、窒化シリコンからなっていてもよく、また、酸化シリコンおよび窒化シリコンの組み合わせ（たとえば、ＳｉＯ２／ＳｉＮ）からなっていてもよい。
開口部１３に電子走行層６が入り込むことによって、電子走行層６と低抵抗層５とが開口部１３内で電気的に接続されている。一方、開口部１３外においては、マスク層１２が介在することによって、電子走行層６と低抵抗層５との電気的な接続が阻止されている。
【００４１】
積層構造部３には、電子供給層７側からマスク層１２の開口部１３を介して低抵抗層５の途中部に至るトレンチ１４が形成されている。トレンチ１４は、電子供給層７の上面における開口部１３の直上領域から最深部に行くにしたがって幅が小さくなる断面Ｖ字状であり、開口部１３の深さ位置では開口部１３の幅よりも小さくされる。したがって、開口部１３において、電子走行層６と低抵抗層５との電気的な接続は維持される。また、低抵抗層５へのトレンチ１４の掘り込み量は、たとえば、低抵抗層５の層厚の１／２未満（たとえば、０．２μｍ）である。一方、トレンチ１４の平面形状は、開口部１３と同様に正六角形の六辺をなす形状とされる。
【００４２】
かかる形状のトレンチ１４によって、積層構造部３には、トレンチ１４で囲まれる部分（つまり、マスク層１２の各ユニット上の部分）に正六角柱状の柱状部１５が形成されている。各柱状部１５の上辺は、たとえば、３０〜５０μｍである。また、柱状部１５の六つの側面は、低抵抗層５、電子走行層６および電子供給層７に跨る壁面１６を形成している。
【００４３】
断面Ｖ字状のトレンチ１４によって切り出される壁面１６は、シリコン基板２の主面２１に対して角度θ２で傾斜している（図１では、壁面１６と、主面２１に平行な低抵抗層５の上面とのなす角度をθ２で示している。）。角度θ２は、壁面１６と主面２１とがなす２つの角度、すなわち、壁面１６に対して結晶の内側（積層構造部３の内側）の角度および壁面１６に対して結晶の外側（積層構造部３の外側、トレンチ１４側）の角度のうち、結晶の内側の角度のことである。たとえば、０＜θ２＜９０°であり、好ましくは、６０＜θ２＜８０°である。θ２を上記した範囲に設定することにより、トレンチ１４の深さを適切（たとえば、５μｍ）にすることができる。
【００４４】
柱状部１５は、マスク層１２の各ユニット上に一つずつ設けられ、マスク層１２と同様に、全体としてハニカム状を形成している。各柱状部１５は、ヘテロ界面１０を有しており、ＣＡＶＥＴ１においてトランジスタ機能を有する最小単位（単位セル）を構成している。
積層構造部３において、バッファ層４および低抵抗層５は、シリコン基板２の上に、たとえば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長）法によって形成されている。これに対し、電子走行層６および電子供給層７は、低抵抗層５を核としてマスク層１２の開口部１３からIII族窒化物半導体を成長させる、いわゆるＥＬＯ（Epitaxial Lateral Overgrowth）技術によって形成されている。
【００４５】
たとえば、主面２１が（１１１）面のシリコン基板２を用いる場合、このシリコン基板２の上に成長するバッファ層４および低抵抗層５は、（００１）面を主面として積層されることとなる。低抵抗層５の結晶情報がＥＬＯによって成長するIII族窒化物半導体に伝播するため、電子走行層６および電子供給層７は、やはり（００１）面を主面として積層されることとなる。したがって、主面２１に角度θ２（たとえば、０＜θ２＜９０°）で傾斜する壁面１６の面方位は、たとえば、(１０−１２)面となる。
【００４６】
積層構造部３には、トレンチ１４を部分的に埋める電流路部としての埋込電極１７が形成されている。埋込電極１７は、一様な厚さ（たとえば、０．２５μｍ）を有し、壁面１６全域および電子供給層７の上面における周縁部を覆う断面Ｖ字状である。トレンチ１４は、その最深部から開口部１３よりもやや上方位置に至るまで埋込電極１７によって埋められ、それよりも上方の部分が層間絶縁膜２３（後述）によって埋められている。埋込電極１７は、開口部１３を介して低抵抗層５に電気的に接続（オーミック接触）されるとともに、ヘテロ界面１０付近においては二次元電子ガス１１に電気的に接続される。埋込電極１７としては、たとえば、チタン、アルミニウム、ニッケルおよび金がこの順で積層されるＴｉ／Ａｌ／Ｎｉ／Ａｕ積層構造を適用できる。なお、Ｎｉに代えてＭｏ、Ｎｂを使用することも可能である。
【００４７】
各柱状部１５の電子供給層７上には、柱状部１５の平面形状と相似形のソース電極１８が形成されている。ソース電極１８は、その各辺が電子供給層７の上辺と平行をなして配置されている。また、厚さは、たとえば、０．２５μｍである。ソース電極１８としては、ｎ型ＡｌＧａＮに対してオーミック接触可能な構造、たとえば、埋込電極１７と同様の構造（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ）を適用できる。
【００４８】
また、各柱状部１５の電子供給層７上には、ソース電極１８を取り囲む空乏層形成層としてのｐ型半導体層１９が、ソース電極１８および埋込電極１７のいずれからも離隔して形成されている。ｐ型半導体層１９は、ｐ型不純物としてのＭｇ（マグネシウム）を添加したｐ型ＡｌＧａＮ層からなり、たとえば、電子供給層７と同じ組成（ＡｌｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ））を有している。層厚は、たとえば、０．２μｍである。Ｍｇのドーピング濃度は、たとえば、１×１０１９ｃｍ−３とされる。また、ｐ型半導体層１９は、ソース電極１８の側面に沿う正六角形の六辺をなす形状を有している。
【００４９】
そして、このｐ型半導体層１９の上にゲート電極２０が形成されている。ゲート電極２０は、ｐ型半導体層１９と同形状であり、ｐ型半導体層１９にほぼずれがなく重なっている。したがって、ゲート電極２０は、その全部がソース電極１８よりも壁面１６寄りの位置であって、ソース電極１８と埋込電極１７との間の位置において二次元電子ガス１１と対向することとなる。また、ゲート電極２０の層厚は、ｐ型半導体層１９と同程度であり、ｐ型半導体層１９とゲート電極２０との総厚さが、ソース電極１８の厚さと同じ大きさとされる。ゲート電極２０としては、たとえば、Ｎｉ／Ａｕ積層構造を適用できる。
【００５０】
積層構造部３上には、ソース電極１８およびゲート電極２０を被覆する層間絶縁膜２３が形成されている。層間絶縁膜２３は、たとえば、酸化シリコン、窒化シリコンなどからなる。
層間絶縁膜２３には、その上面からゲート電極２０に達するコンタクトホール２５が形成されている。コンタクトホール２５には、各ゲート電極２０とのコンタクトのためのゲートコンタクト電極３３が埋め込まれている。ゲートコンタクト電極３３としては、たとえば、アルミニウムを適用できる。
【００５１】
層間絶縁膜２３上には、ゲート配線２４が形成されている。ゲート配線２４は、隣接する柱状部１５間に跨り、各柱状部１５上においてゲートコンタクト電極３３に電気的に接続されている。したがって、ゲート配線２４は、各ゲート電極２０を一括して電気的に接続している。また、ゲート配線２４としては、たとえば、アルミニウムを適用できる。
層間絶縁膜２３上には、ゲート配線２４を被覆する層間絶縁膜２６が形成されている。層間絶縁膜２６は、たとえば、酸化シリコン、窒化シリコンなどからなる。
【００５２】
層間絶縁膜２６には、その上面から層間絶縁膜２３を貫通してソース電極１８に達するコンタクトホール２８が形成されている。コンタクトホール２８には、各ソース電極１８とのコンタクトのためのソースコンタクト電極３４が埋め込まれている。ソースコンタクト電極３４としては、たとえば、アルミニウムを適用できる。
層間絶縁膜２６上には、ソースパッド２７が形成されている。ソースパッド２７は、全ての柱状部１５を覆っており、各柱状部１５上においてソースコンタクト電極３４に電気的に接続されている。したがって、ソースパッド２７は、各ソース電極１８を一括して電気的に接続している。また、ソースパッド２７としては、たとえば、アルミニウムを適用できる。
【００５３】
なお、図示は省略するが、層間絶縁膜２６上には、ゲート配線２４に電気的に接続されるゲートパッドが形成されている。ゲートパッドは、平面視で柱状部１５が形成されていない部分に配置されている。ゲートパッドは、層間絶縁膜２６を貫通するゲート配線２４に電気的に接続されている。これにより、ゲートパッドは、ゲート電極２０に電気的に接続されることとなる。
【００５４】
シリコン基板２の主面２１とは反対側の面（裏面２２）側からシリコン基板２およびバッファ層４を貫通し、低抵抗層５の途中部に至るドレイン孔３１が形成されている。ドレイン孔３１は、その最深部が主面２１に沿う方向にトレンチ１４の最深部と離間して形成され、たとえば、マスク層１２の各ユニットに対向して２つずつ形成されている。ただし、ドレイン孔３１の数は、各単位セル当たり少なくとも１つ形成されていれば、適宜変更することができる。
【００５５】
また、ドレイン孔３１の断面形状は、最深部に行くにしたがって幅が小さくなるＶ字状である。低抵抗層５へのドレイン孔３１の掘り込み量は、たとえば、低抵抗層５の層厚の１／２未満（たとえば、０．５μｍ）の位置までである。
ドレイン孔３１内には、シリコン基板２、バッファ層４および低抵抗層５に跨る壁面３２が露出している。断面Ｖ字状のドレイン孔３１によって切り出される壁面３２は、シリコン基板２の主面２１に対して角度αで傾斜している。角度αは、壁面３２と主面２１とがなす２つの角度、すなわち、壁面３２に対して結晶の内側（シリコン基板２の内側）の角度および壁面３２に対して結晶の外側（シリコン基板２の外側、ドレイン孔３１側）の角度のうち、結晶の内側の角度のことである。たとえば、０＜α≦９０°であり、好ましくは、α＝９０°である。すなわち、壁面３２は、主面２１に対して垂直であることが好ましい。
【００５６】
そして、シリコン基板２の裏面２２には、ドレイン電極３０が形成されている。ドレイン電極３０は、ドレイン孔３１を埋め尽くし、裏面２２全域を覆っている。ドレイン孔３１を埋める部分が低抵抗層５にオーミック接触するので、ドレイン電極３０は、低抵抗層５を介して埋込電極１７に電気的に接続されることとなる。ドレイン電極３０における裏面２２からの層厚は、たとえば、１μｍである。また、ドレイン電極３０としては、低抵抗層５にオーミック接触可能な材料、たとえば、アルミニウムを適用できる。
【００５７】
なお、図１においては、ＣＡＶＥＴ１の構造理解を容易にするため、層間絶縁膜２６およびソースパッド２７を省略している。
次に、ＣＡＶＥＴ１の動作について説明する。
ＣＡＶＥＴ１は、ｎ型ＡｌＧａＮからなる電子供給層７とｐ型半導体層１９とのｐｎ接合によって生じる空乏層が二次元電子ガス１１に達するため、ゲート電極２０に電圧が印加されていない状態では、空乏層によって二次元電子ガス１１が電気的に遮断（ピンチオフ）されている。
【００５８】
この状態から、ソース−ドレイン間にバイアス電圧が印加され、ソース電極１８を基準電位とする正電圧がゲート電極２０に印加されると、二次元電子ガス１１の遮断が解除される。これにより、ソース電極１８から電子供給層７を介して二次元電子ガス１１に供給された電子が、電子走行層６内（二次元電子ガス１１）を主面２１に沿って移動し、埋込電極１７を介して壁面１６に沿って積層構造部３を下方へ流れる。そして、マスク層１２の開口部１３を通過して低抵抗層５に達し、低抵抗層５を主面２１に沿って流れてドレイン電極３０に到達する。したがって、上記した電子の流れとは反対方向に電流が流れて（矢印Ｉ２参照）、ソース−ドレイン間が導通することとなる。
【００５９】
図３Ａ〜図３Ｉは、図１のＣＡＶＥＴの製造方法を示す模式断面図である。なお、これらの図では、ＣＡＶＥＴにおける単位セルのみを示し、その他は省略する。
ＣＡＶＥＴ１の製造にあたっては、まず、図３Ａに示すように、たとえば、ＭＯＣＶＤ法によって、シリコン基板２の主面２１から順に、バッファ層４（ＡｌＮ構造８およびＡｌＮ／ＧａＮ超格子構造９）および低抵抗層５が成長させられる。なお、低抵抗層５を成長させるときのｎ型不純物としては、たとえば、Ｓｉを用いればよい。
【００６０】
次いで、図３Ｂに示すように、たとえば、ＣＶＤ法によって、低抵抗層５上に酸化シリコンからなるマスク層１２が成膜される。続いて、公知のフォトリソグラフィ技術およびエッチング技術によって、マスク層１２がハニカム状にパターニングされる。これにより、マスク層１２に開口部１３が形成される。
次いで、図３Ｃに示すように、開口部１３に臨む低抵抗層５を核として、いわゆるＥＬＯ技術によって、低抵抗層５から順に、電子走行層６、電子供給層７およびｐ型半導体層１９が成長させられる。成長方法としては、たとえば、ＭＯＣＶＤ法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシャル成長）法、ＶＰＥ（Vapor Phase Epitaxy：気相エピタキシャル成長）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長）法などを適用できる。
【００６１】
電子走行層６を成長させるときには、意図的に不純物をドーピングしなくてもよいし、ｐ型不純物としてのＭｇもしくはＣ、または電子走行層６を高抵抗にする目的でＦｅをドーピングしながらエピタキシャル成長を行ってもよい。これは、ｐ型不純物を添加することなくＧａＮをエピタキシャル成長させると、若干ｎ型となるので、これを補正するためである。なお、ドーピングは、電子走行層６の表面へ向かってドーピング濃度が小さくなるように行なってもよい。
【００６２】
これに対し、電子供給層７を成長させるときには、意図的にｎ型不純物をドーピングする必要はない。これは、ＡｌＧａＮをエピタキシャル成長させると、ｎ型不純物を添加しなくても、若干ｎ型となるためである。
なお、ドーピングするときのｎ型不純物としては、Ｓｉを用いればよい。また、ｐ型半導体層１９を成長させるときのｐ型不純物としても、ＭｇまたはＣを用いればよい。
【００６３】
そして、この工程が終了した時点において、電子走行層６と電子供給層７とのヘテロ界面１０に二次元電子ガス１１（図２参照）が生じることとなるが、図３Ａ〜図３Ｉでは二次元電子ガス１１の記載を省略する。
次いで、図３Ｄに示すように、たとえば、ドライエッチングによって、ｐ型半導体層１９が正六角形の六辺状にパターニングされる。
次いで、図３Ｅに示すように、積層構造部３に、断面Ｖ字状のトレンチ１４が正六角形の六辺状をなすように形成される。トレンチ１４の形成位置は、積層構造部３の側壁から低転位領域が露出して壁面１６を形成するように定められる。具体的には、電子走行層６および電子供給層７は、低抵抗層５からのＥＬＯ成長によって形成されるので、シリコン基板２の主面２１に沿う水平方向に格子欠陥の密な領域（高転位領域）と、格子欠陥の疎な領域（低転位領域）とを有している。高転位領域は、マスク層１２の各ユニットの直上に形成され、低転位領域は、開口部１３の直上に形成される。そのため、トレンチ１４は、その最深部が開口部１３を通過もしくは直上に位置するように、その形成位置が選択される。
【００６４】
トレンチ１４の形成は、たとえば、プラズマを用いたドライエッチングによって、電子供給層７の上面における開口部１３の直上領域から開口部１３を介して低抵抗層５の途中部に達するまでＶ字状にエッチングする。Ｖ字状は、斜めに切り出された開口を有するエッチングマスクを利用することによって現すことができる。トレンチ１４の形成によって、積層構造部３が正六角柱状に整形されて、壁面１６を有する柱状部１５が形成される。
【００６５】
なお、ドライエッチングの後、ドライエッチングによってダメージを受けた壁面１６を改善するためのウェットエッチング処理を必要に応じて行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面１６を均すことができる。また、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などによるウェットエッチングによっても、ダメージを受けた壁面１６を改善でき、ダメージの少ない壁面１６を得ることができる。
【００６６】
次いで、図３Ｆに示すように、埋込電極１７およびソース電極１８を形成すべき領域に開口を有するフォトレジスト（図示せず）が形成される。続いて、たとえば、蒸着法によって、埋込電極１７およびソース電極１８の電極材料が成膜される。電極材料は、フォトレジストの開口に埋め込まれるとともに、フォトレジスト上に堆積する。そして、フォトレジストを溶解除去することによって、フォトレジスト上の電極材料がフォトレジストとともにリフトオフされる。こうして、残存した電極材料からなる埋込電極１７およびソース電極１８が同時に形成される。その後、シンター処理（たとえば、窒素雰囲気中で８５０℃）が行なわれることによって、埋込電極１７およびソース電極１８と、積層構造部３との接触がオーミック接触となる。
【００６７】
次いで、図３Ｇに示すように、ゲート電極２０を形成すべき領域（ｐ型半導体層１９が形成されている領域）に開口を有するフォトレジスト（図示せず）が形成される。続いて、たとえば、蒸着法によって、ゲート電極２０の電極材料が成膜される。電極材料は、フォトレジストの開口に埋め込まれるとともに、フォトレジスト上に堆積する。そして、フォトレジストを溶解除去することによって、フォトレジスト上の電極材料がフォトレジストとともにリフトオフされる。こうして、残存した電極材料からなるゲート電極２０が形成される。
【００６８】
次いで、図３Ｈに示すように、たとえば、ＣＶＤ法によって、積層構造部３上に層間絶縁膜２３が形成される。そして、層間絶縁膜２３がパターニングされることによって、コンタクトホール２５が形成される。コンタクトホール２５の形成後、たとえば、スパッタ法によって、ゲートコンタクト電極３３およびゲート配線２４の電極材料が、コンタクトホール２５および層間絶縁膜２３上に堆積される。そして、電極材料がパターニングされることによって、ゲートコンタクト電極３３およびゲート配線２４が同時に形成される。
【００６９】
続いて、この方法と同様の方法によって、層間絶縁膜２６、コンタクトホール２８、ソースコンタクト電極３４およびソースパッド２７が形成される。
次いで、図３Ｉに示すように、シリコン基板２の裏面２２側から、断面Ｖ字状のドレイン孔３１が形成される。ドレイン孔３１の形成は、シリコン基板２をウェットエッチングする工程と、その後、III族窒化物層をドライエッチングする工程とを含む。具体的には、たとえば、まず、ＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を用いたウェットエッチングによって、シリコン基板２の裏面２２におけるマスク層１２の直下領域からシリコン基板２を貫通するまでエッチングする。
【００７０】
その後、たとえば、プラズマを用いたドライエッチングによって、低抵抗層５の途中部に達するまでエッチングする。これにより、シリコン基板２の裏面２２からシリコン基板２およびバッファ層４を貫通し、低抵抗層５の途中部に至るドレイン孔３１が形成される。なお、ドレイン孔３１に臨む壁面３２は、ウェットエッチングのエッチング条件を適当に定めることによって、Ｖ字状に切り出すことが可能である。
【００７１】
なお、図示は省略しているが、ドレイン孔３１の形成中、シリコン基板２の主面２１側は、表面保護膜（たとえば、ＳｉＮなど）によって保護される。
その後、たとえば、スパッタ法によって、ドレイン電極３０の材料がシリコン基板２の裏面２２に堆積される。電極材料の堆積は、ドレイン孔３１が埋め尽くされ、裏面２２から適当な厚さになるまで続けられる。これにより、シリコン基板２の裏面２２全域を覆うドレイン電極３０が形成される。その後、シンター処理（たとえば、窒素雰囲気中で８５０℃）が行なわれることによって、ドレイン電極３０と低抵抗層５との接触がオーミック接触となる。なお、ドレイン電極３０は、たとえば、めっき法、蒸着法によっても形成することができる。
【００７２】
以上の工程を経ることによって、ＣＡＶＥＴ１が得られる。
この第１の実施形態によれば、シリコン基板２上に、バッファ層４と、ｎ＋型ＧａＮからなる低抵抗層５、ノンドープＧａＮからなる電子走行層６と、ｎ型ＡｌＧａＮからなる電子供給層７とがこの順に設けられることによって、積層構造部３が形成されている。積層構造部３を支持する基板としてシリコン基板が利用されているので、基板コストを低減することができる。
【００７３】
積層構造部３には、電子供給層７の上面における開口部１３の直上領域から、開口部１３を通過して低抵抗層５の途中部に至るトレンチ１４が形成されている。トレンチ１４の形成位置は、積層構造部３の側壁から低転位領域が露出して壁面１６を形成するように定められる。そして、トレンチ１４を埋める埋込電極１７が壁面１６上に形成されている。そのため、埋込電極１７は、低抵抗層５にオーミック接触するとともに、ヘテロ界面１０付近においては二次元電子ガス１１に電気的に接続されることとなる。一方、シリコン基板２の裏面２２から低抵抗層５の途中部に至るドレイン孔３１が形成され、このドレイン孔３１にドレイン電極３０が埋め込まれている。埋め込まれたドレイン電極３０は、低抵抗層５にオーミック接触することとなる。
【００７４】
このような構成によって、ソース−ドレイン間が、二次元電子ガス１１、埋込電極１７および低抵抗層５を介して電気的に接続される。すなわち、積層構造部３の積層方向（縦方向）にソース−ドレイン間を電気的に繋ぐ経路（縦方向の電流経路）を確保することができる。このように、ＣＡＶＥＴ１が縦型の窒化物半導体素子としての基本構造を有することによって、低オン抵抗、高速スイッチング、大電流密度といった、パワーデバイスに必要な特性を確保することができる。
【００７５】
そして、ゲート電極２０に電圧が印加されることによって、上記縦方向の電流経路へ電流が流れることとなる。さらにこのＣＡＶＥＴ１では、電子走行層６と低抵抗層５との間にマスク層１２が介在されているので、低抵抗層５から開口部１３を経由しないで電子走行層６へ至る電流経路を遮断することができる。そのため、マスク層１２上の高転位領域へのリーク電流を抑制することができる。また、埋込電極１７が低転位領域に切り出された壁面１６上に設けられ、しかも、電子走行層６が高抵抗のノンドープＧａＮ層であることから、電流が壁面１６を介して高転位領域に伝播することも抑制できる。その結果、ドレイン遮断電流を低減でき、上記縦方向の電流経路に電流を効率よく流すことができる。さらに、ドレイン電極３０と埋込電極１７とが低抵抗層５を介して接続されているので、オン抵抗を低減することもできる。
【００７６】
一方、ゲート電極２０に電圧が印加されていない状態では、ｐ型半導体層１９とｎ型ＡｌＧａＮからなる電子供給層７とのｐｎ接合によって生じる空乏層が二次元電子ガス１１に達するため、その空乏層によって二次元電子ガス１１をピンチオフすることができる。これにより、ゲート電極２０に電圧を印加しないときにはソース−ドレイン間が遮断状態となる、ノーマリオフ動作を実現することができる。
【００７７】
ＣＡＶＥＴ１の製造にあたっては、壁面１６が、シリコン基板２の主面２１に対して角度θ２（０＜θ２＜９０°）で傾斜するように切り出されるので、蒸着法によって、壁面１６上に電極材料を容易に堆積させることができる。そのため、壁面１６への蒸着時間を低減することができる。したがって、埋込電極１７およびソース電極１８に同じ材料を適用すれば、工程時間を短く、しかもソース電極１８と埋込電極１７とを同一工程で形成することができる。その結果、工程数を低減することができるので、製造コストを低減することができる。
【００７８】
図４は、本発明の第２実施形態に係るＣＡＶＥＴの模式断面図である。図４において、図１および図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
ＣＡＶＥＴ４１において、積層構造部３には、電子供給層７側から、電子走行層６におけるマスク層１２の開口部１３外の部分に至るトレンチ４４が形成されている。トレンチ４４は、電子供給層７の上面における開口部１３の直上領域から最深部に行くにしたがって幅が小さくなる断面Ｖ字状である。トレンチ４４の深さは、最深部とマスク層１２の上面とがほぼ同一平面上に位置する大きさとされる。また、トレンチ４４の平面形状は、開口部１３と同様に正六角形の六辺をなす形状とされる。
【００７９】
かかる形状のトレンチ４４によって、積層構造部３には、トレンチ４４で囲まれる部分（つまり、マスク層１２の各ユニット上の部分）に正六角柱状の柱状部４５が形成されている。各柱状部４５の上辺は、たとえば、５〜５０μｍである。また、柱状部４５の六つの側面は、電子走行層６および電子供給層７に跨る壁面４６を形成している。
断面Ｖ字状のトレンチ４４によって切り出される壁面４６は、シリコン基板２の主面２１に対して角度θ４で傾斜している（図４では、壁面４６と、主面２１に平行な仮想平面４２とのなす角度をθ４で示している。）。角度θ４は、壁面４６と主面２１とがなす２つの角度、すなわち、壁面４６に対して結晶の内側（積層構造部３の内側）の角度および壁面４６に対して結晶の外側（積層構造部３の外側、トレンチ４４側）の角度のうち、結晶の内側の角度のことである。たとえば、０＜θ４＜９０°であり、好ましくは、６０＜θ４＜８０°である。
【００８０】
柱状部４５は、マスク層１２の各ユニット上に一つずつ設けられ、マスク層１２と同様に、全体としてハニカム状を形成している。各柱状部４５は、ヘテロ界面１０を有しており、ＣＡＶＥＴ１においてトランジスタ機能を有する最小単位（単位セル）を構成している。
各柱状部４５における壁面４６の近傍領域は、ｎ型不純物としてのＳｉを添加したｎ＋型の領域である。この領域は、ｎ型不純物がドーピングされていることによって、電子走行層６よりも低抵抗とされた電流路部としての低抵抗領域４７である。Ｓｉのドーピング濃度は、たとえば、１×１０１９ｃｍ−３とされる。
【００８１】
低抵抗領域４７は、壁面４６に沿って電子走行層６および電子供給層７に跨る断面Ｖ字状である。電子走行層６における低抵抗領域４７は、ｎ＋型ＧａＮとされ、電子供給層７における低抵抗領域４７は、ｎ＋型ＡｌＧａＮとされる。低抵抗領域４７の最深部は、開口部１３を通過して低抵抗層５の上面に達している。一方、低抵抗領域４７の上端部は、電子供給層７の上面に達している。したがって、低抵抗領域４７は、開口部１３を介して低抵抗層５に電気的に接続されるとともに、ヘテロ界面１０付近においては二次元電子ガス１１に電気的に接続される。また、低抵抗領域４７の壁面４６からの深さは、たとえば、０．０５〜０．２μｍとされる。
【００８２】
また、各柱状部４５の電子供給層７上には、ソース電極１８を取り囲む空乏層形成層としてのｐ型酸化膜４９が形成されている。ｐ型酸化膜４９は、ｐ型伝導を示す酸化膜からなり、たとえば、ＮｉＯ２、ＦｅＯ２、ＣｏＯ２、ＭｎＯ、ＣｕＯからなる。膜厚は、たとえば、０．５μｍである。また、ｐ型酸化膜４９は、ソース電極１８の側面に沿う正六角形の六辺をなす形状を有している。そして、このｐ型酸化膜４９の上にゲート電極２０が形成されている。なお、ｐ型酸化膜４９に代えて、ｐ型伝導のダイヤモンド膜が設けられていてもよい。
【００８３】
その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
図５Ａ〜図５Ｊは、図４のＣＡＶＥＴの製造方法を示す模式断面図である。
ＣＡＶＥＴ４１の製造にあたっては、まず、図５Ａ〜図５Ｃに示すように、図３Ａ〜図３Ｃと同様の工程が行なわれて、シリコン基板２上に積層構造部３が形成される。
【００８４】
次いで、図５Ｄに示すように、積層構造部３に、断面Ｖ字状のトレンチ４４が正六角形の六辺状をなすように形成される。トレンチ４４の形成位置は、積層構造部３の側壁から低転位領域が露出して壁面４６を形成するように定められる。すなわち、トレンチ４４は、その最深部が開口部１３を通過もしくは直上に位置するように、その形成位置が選択される。
【００８５】
トレンチ４４の形成は、たとえば、プラズマを用いたドライエッチングによって、電子供給層７の上面における開口部１３の直上領域からＶ字状にエッチングし、開口部１３付近で停止する。Ｖ字状は、斜めに切り出された開口を有するエッチングマスクを利用することによって現すことができる。トレンチ４４の形成によって、積層構造部３が正六角柱状に整形されて、壁面４６を有する柱状部４５が形成される。
【００８６】
なお、第１の実施形態と同様に、ドライエッチングの後、ドライエッチングによってダメージを受けた壁面４６を改善するためのウェットエッチング処理を必要に応じて行なってもよい。
次いで、図５Ｅに示すように、イオンインプランテーションによって、ｎ型不純物がトレンチ４４内へ向けて照射され、電子走行層６および電子供給層７にｎ型不純物（たとえば、Ｓｉ）が注入される。イオンを注入するときの加速エネルギーは、たとえば、２０ｋｅＶであり、この加速エネルギーによって注入されるイオンのドーズ量は、たとえば、１×１０１５ｃｍ−２である。その後、たとえば、１０００℃で１分間アニール処理することによって、注入されたｎ型不純物を活性化させる。これにより、壁面４６に沿う断面Ｖ字状の低抵抗領域４７が形成される。
【００８７】
次いで、図５Ｆに示すように、ソース電極１８を形成すべき領域に開口を有するフォトレジスト（図示せず）が形成される。続いて、たとえば、蒸着法によって、ソース電極１８の電極材料が成膜される。電極材料は、フォトレジストの開口に埋め込まれるとともに、フォトレジスト上に堆積する。そして、フォトレジストを溶解除去することによって、フォトレジスト上の電極材料がフォトレジストとともにリフトオフされる。こうして、残存した電極材料からなるソース電極１８が形成される。その後、シンター処理（たとえば、８００℃）が行なわれることによって、ソース電極１８と電子供給層７との接触がオーミック接触となる。
【００８８】
次いで、図５Ｇに示すように、たとえば、ＣＶＤ法によって、ｐ型酸化膜４９の膜材料（たとえば、ＮｉＯ２、ＦｅＯ２、ＣｏＯ２、ＭｎＯ、ＣｕＯ）が電子供給層７上に成膜される。そして、たとえば、ドライエッチングによって、その膜が正六角形の六辺状にパターニングされる。こうして、ｐ型酸化膜４９が形成される。なお、ｐ型酸化膜４９を形成するときには、意図的にｐ型不純物をドーピングする必要はない。これは、上記した酸化膜材料をＡｌＧａＮの上に形成すると、ｐ型不純物を添加しなくても、結晶欠陥によって若干ｐ型となるためである。
【００８９】
次いで、図５Ｈに示すように、ゲート電極２０を形成すべき領域（ｐ型酸化膜４９が形成されている領域）に開口を有するフォトレジスト（図示せず）が形成される。続いて、たとえば、蒸着法によって、ゲート電極２０の電極材料が成膜される。電極材料は、フォトレジストの開口に埋め込まれるとともに、フォトレジスト上に堆積する。そして、フォトレジストを溶解除去することによって、フォトレジスト上の電極材料がフォトレジストとともにリフトオフされる。こうして、残存した電極材料からなるゲート電極２０が形成される。
【００９０】
その後は、図５Ｉ〜図５Ｊに示すように、図３Ｈ〜図３Ｉと同様の工程が行なわれて、ＣＡＶＥＴ４１が得られる。
この第２の実施形態によれば、柱状部４５の壁面４６に沿って電子走行層６および電子供給層７に跨る低抵抗領域４７が形成されている。低抵抗領域４７の最深部は、開口部１３を通過して低抵抗層５の上面に達し、低抵抗領域４７の上端部は、電子供給層７の上面に達している。そのため、低抵抗領域４７は、低抵抗層５にオーミック接触するとともに、ヘテロ界面１０付近においては二次元電子ガス１１に電気的に接続されることとなる。一方、ドレイン電極３０は、第１の実施形態と同様に、ドレイン孔３１に埋め込まれ、低抵抗層５にオーミック接触している。
【００９１】
このような構成によっても、第１の実施形態と同様に、ソース−ドレイン間が、二次元電子ガス１１、低抵抗領域４７および低抵抗層５を介して電気的に接続される。すなわち、積層構造部３の積層方向（縦方向）にソース−ドレイン間を電気的に繋ぐ経路（縦方向の電流経路）を確保することができる。このように、ＣＡＶＥＴ１が縦型の窒化物半導体素子としての基本構造を有することによって、低オン抵抗、高速スイッチング、大電流密度といった、パワーデバイスに必要な特性を確保することができる。
【００９２】
そして、ゲート電極２０に電圧が印加されることによって、上記縦方向の電流経路へ電流が流れることとなる。さらにこのＣＡＶＥＴ４１では、電子走行層６と低抵抗層５との間にマスク層１２が介在されているので、低抵抗層５から開口部１３を経由しないで電子走行層６へ至る電流経路を遮断することができる。そのため、マスク層１２上の高転位領域へのリーク電流を抑制することができる。また、低抵抗領域４７が低転位領域に切り出された壁面４６近傍に設けられ、しかも、電子走行層６が高抵抗のノンドープＧａＮ層であることから、電流が壁面４６を介して高転位領域に伝播することも抑制できる。その結果、ドレイン遮断電流を低減できることができ、上記縦方向の電流経路に電流を効率よく流すことができる。さらに、ドレイン電極３０と低抵抗領域４７とが低抵抗層５を介して接続されていることによって、オン抵抗を低減することもできる。
【００９３】
一方、ゲート電極２０に電圧が印加されていない状態では、ｐ型酸化膜４９とｎ型ＡｌＧａＮからなる電子供給層７とのｐｎ接合によって生じる空乏層が二次元電子ガス１１に達するため、その空乏層によって二次元電子ガス１１をピンチオフすることができる。これにより、ゲート電極２０に電圧を印加しないときにはソース−ドレイン間が遮断状態となる、ノーマリオフ動作を実現することができる。
【００９４】
ＣＡＶＥＴ４１の製造にあたっては、トレンチ４４の深さが適切な大きさであるため、低抵抗層５に達する低抵抗領域４７を容易に形成することができる。具体的には、トレンチ４４が浅いかもしくは形成されていない場合、積層構造部３における不純物の衝突地点と低抵抗層５との距離が長くなる。そのため、ｎ型不純物を積層構造部３へ注入するだけでは、低抵抗層５に達する低抵抗領域を形成することが困難である。
【００９５】
これに対し、この実施形態では、トレンチ４４の最深部とマスク層１２の上面とがほぼ同一平面上に位置する深さでトレンチ４４が形成される。そのため、積層構造部３における不純物の衝突地点と低抵抗層５との距離を、適切な大きさにすることができる。その結果、低抵抗層５に達する低抵抗領域４７を容易に形成することができる。
また、壁面４６が、シリコン基板２の主面２１に対して角度θ４（０＜θ４＜９０°）で傾斜するように切り出されるので、壁面４６に対してｎ型不純物を容易に注入することができる。そのため、壁面４６へのイオン注入時間を低減できるので、製造時間を短縮することができる。
【００９６】
その他、第１の実施形態と同様の作用および効果については、記載を省略する。
図６は、本発明の第３実施形態に係るＣＡＶＥＴの模式断面図である。図６において、図１および図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。  ＣＡＶＥＴ６１において、積層構造部３には、電子供給層７側から、マスク層１２の開口部１３を介して低抵抗層５の途中部に至るトレンチ６４が形成されている。トレンチ６４は、電子供給層７の上面における開口部１３の直上領域から最深部に行くにしたがって幅が小さくなる断面Ｖ字状であり、開口部１３の深さ位置およびそれよりも深い位置では開口部１３と同じ幅とされる。したがって、開口部１３を介しての電子走行層６と低抵抗層５との電気的な接続が遮断される。また、低抵抗層５へのトレンチ６４の掘り込み量は、たとえば、低抵抗層５の層厚の１／２未満（たとえば、０．２μｍ）である。一方、トレンチ６４の平面形状は、開口部１３と同様に正六角形の六辺をなす形状とされる。
【００９７】
かかる形状のトレンチ６４によって、積層構造部３には、トレンチ６４で囲まれる部分（つまり、マスク層１２の各ユニット上の部分）に正六角柱状の柱状部６５が形成されている。各柱状部６５の上辺は、たとえば、５〜５０μｍである。また、柱状部６５の六つの側面は、低抵抗層５、電子走行層６および電子供給層７に跨る壁面６６を形成している。
【００９８】
断面Ｖ字状のトレンチ６４によって切り出される壁面６６は、シリコン基板２の主面２１に対して角度θ６で傾斜している（図６では、壁面６６と、主面２１に平行なマスク層１２の上面とのなす角度をθ６で示している。）。角度θ６は、壁面６６と主面２１とがなす２つの角度、すなわち、壁面６６に対して結晶の内側（積層構造部３の内側）の角度および壁面６６に対して結晶の外側（積層構造部３の外側、トレンチ６４側）の角度のうち、結晶の内側の角度のことである。たとえば、０＜θ６＜９０°であり、好ましくは、６０＜θ６＜８０°である。
【００９９】
柱状部６５は、マスク層１２の各ユニット上に一つずつ設けられ、マスク層１２と同様に、全体としてハニカム状を形成している。各柱状部６５は、ヘテロ界面１０を有しており、ＣＡＶＥＴ１においてトランジスタ機能を有する最小単位（単位セル）を構成している。
積層構造部３には、トレンチ６４を部分的に埋める電流路部としての埋込電極６７が形成されている。埋込電極６７は、一様な厚さ（たとえば、０．２μｍ）を有し、壁面６６全域および電子供給層７の上面における周縁部を覆う断面Ｖ字状である。トレンチ６４は、その最深部から開口部１３よりもやや上方位置に至るまで埋込電極６７によって埋められ、それよりも上方の部分が層間絶縁膜２３によって埋められている。トレンチ６４を埋める埋込電極６７は、開口部１３を介して低抵抗層５に電気的に接続（オーミック接触）されるとともに、ヘテロ界面１０付近においては二次元電子ガス１１に電気的に接続される。埋込電極６７としては、たとえば、第１の実施形態の埋込電極１７と同様の構造（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ）を適用できる。
【０１００】
その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
この第３の実施形態によれば、トレンチ６４の幅が、開口部１３の深さ位置およびそれよりも深い位置では開口部１３と同じ大きさとされる。そのため、低抵抗層５に対して埋込電極６７を大きな面積で接触させることができる。その結果、素子のオン抵抗を一層低減することができる。
その他、第１の実施形態と同様の作用および効果については、記載を省略する。
【０１０１】
図７は、本発明の第４実施形態に係るＣＡＶＥＴの模式断面図である。図７において、図１および図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
ＣＡＶＥＴ７１において、積層構造部３の表面全域には、窒化シリコンからなるパッシベーション膜７２が形成されている。なお、図７では、電子供給層７の上面上の部分だけを表わしている。
その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
【０１０２】
この第４の実施形態によれば、積層構造部３の表面に窒化シリコンからなるパッシベーション膜７２が形成されているので、積層構造部３の表面電荷を抑制することができる。その結果、積層構造部３の表面のトラップ準位を低減することができるので、電流コラプスを抑制することができる。
図８は、本発明の第５実施形態に係るＣＡＶＥＴの模式断面図である。図８において、図１および図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【０１０３】
ＣＡＶＥＴ８１において、各柱状部１５の電子供給層７には、その表面から途中部に至る凹部８２が形成されている。掘り込み量は、たとえば、電子供給層７の層厚の１／２未満（たとえば、０．５μｍ）である。凹部８２の平面形状は、ソース電極１８の側面に沿う正六角形の六辺をなす形状とされる。
凹部８２には、ｐ型酸化膜８３が埋め込まれている。ｐ型酸化膜８３は、ｐ型伝導を示す酸化膜からなり、たとえば、ＮｉＯ２、ＦｅＯ２、ＣｏＯ２、ＭｎＯ、ＣｕＯからなる。そして、このｐ型酸化膜８３上にゲート電極２０が形成されている。
その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
【０１０４】
この第５の実施形態によれば、電子供給層７に凹部８２が形成され、その凹部８２にｐ型酸化膜８３が埋め込まれている。ｐ型酸化膜８３上には、ゲート電極２０が形成されている。凹部８２の形成されたリセス構造を電子供給層７に採用することによって、ｐ型酸化膜８３とヘテロ界面１０との距離を短くすることができる。したがって、ｐ型酸化膜８３と電子供給層７とのｐｎ接合による空乏層によって、二次元電子ガス１１をより確実にピンチオフすることができる。
【０１０５】
また、このようなリセス構造とｐ型酸化膜８３とが併用された構造は、たとえば、ドライエッチングによって電子供給層７に凹部８２を形成する工程と、凹部８２の形成後、電子供給層７上に酸化膜を成膜して、凹部８２に酸化膜を埋め込む工程と、その酸化膜をドライエッチングによってパターニングする工程と、パターニング後、酸化膜上にゲート電極２０を形成する工程とを実行することによって得ることができる。
【０１０６】
以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、ｐ型半導体層１９およびｐ型酸化膜４９，８３は、必ずしも設ける必要はない。たとえば、電子供給層７にリセス構造を採用することによって、ゲート電極から空乏層を広げ、その空乏層によって二次元電子ガス１１をピンチオフすることでノーマリオフ構造を実現することもできる。
【０１０７】
また、ドレイン電極３０は、埋込電極１７，６７と直接接触していてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１０８】
１    ＣＡＶＥＴ
２    シリコン基板
３    積層構造部
４    バッファ層
５    低抵抗層
６    電子走行層
７    電子供給層
１２  マスク層
１３  開口部
１６  壁面
１７  埋込電極
１８  ソース電極
１９  ｐ型半導体層
２０  ゲート電極
２１  主面
３０  ドレイン電極
４１  ＣＡＶＥＴ
４６  壁面
４７  低抵抗領域
４９  ｐ型酸化膜
６１  ＣＡＶＥＴ
６６  壁面
６７  埋込電極
７１  ＣＡＶＥＴ
８１  ＣＡＶＥＴ
８３  ｐ型酸化膜
【図１】
2010192745.tif 000003
【図２】
2010192745.tif 000004
【図３Ａ】
2010192745.tif 000005
【図３Ｂ】
2010192745.tif 000006
【図３Ｃ】
2010192745.tif 000007
【図３Ｄ】
2010192745.tif 000008
【図３Ｅ】
2010192745.tif 000009
【図３Ｆ】
2010192745.tif 000010
【図３Ｇ】
2010192745.tif 000011
【図３Ｈ】
2010192745.tif 000012
【図３Ｉ】
2010192745.tif 000013
【図４】
2010192745.tif 000014
【図５Ａ】
2010192745.tif 000015
【図５Ｂ】
2010192745.tif 000016
【図５Ｃ】
2010192745.tif 000017
【図５Ｄ】
2010192745.tif 000018
【図５Ｅ】
2010192745.tif 000019
【図５Ｆ】
2010192745.tif 000020
【図５Ｇ】
2010192745.tif 000021
【図５Ｈ】
2010192745.tif 000022
【図５Ｉ】
2010192745.tif 000023
【図５Ｊ】
2010192745.tif 000024
【図６】
2010192745.tif 000025
【図７】
2010192745.tif 000026
【図８】
2010192745.tif 000027
【図９】
2010192745.tif 000028