(57)【要約】【課題】  フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供すること。【解決手段】  半導体装置１におけるＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２を形成する。そして、フィールド酸化膜１２に、ドレイン領域１１およびゲート電極１４と間隔を空けて形成されたフローティングプレート１７を埋設する。【選択図】図２
2010080892.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む第１導電型の半導体材料からなる半導体層と、
前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、
前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、
前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、
前記半導体層の表面における前記第１不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド酸化膜と、
前記第２不純物領域と前記フィールド酸化膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記フィールド酸化膜上に前記第１不純物領域および前記ゲート電極と間隔を空けて形成され、前記フィールド酸化膜に埋設されたフローティングプレートとを含む、半導体装置。
【請求項２】
前記フローティングプレートが複数備えられている、請求項１に記載の半導体装置。
【請求項３】
前記第１不純物領域に接続され、前記フィールド酸化膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極を含み、
複数の前記フローティングプレートが、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、請求項２に記載の半導体装置。
【請求項４】
前記フローティングプレートは、前記フィールド酸化膜にその全体が埋設されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記フィールド酸化膜は、その中央部の厚さよりも小さい厚さのバーズビーク部を端部に有しており、
前記ゲート電極は、前記バーズビーク部に乗り上がるフィールドプレート部を有している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
シリコンを含む第１導電型の半導体材料からなる半導体層上に選択的に第１酸化膜を形成する工程と、
前記第１酸化膜を選択的にエッチングすることにより、前記第１酸化膜にトレンチを形成する工程と、
前記トレンチ内にポリシリコン材料を堆積させることにより、前記第１酸化膜に埋設された埋設体を形成する工程と、
ＬＯＣＯＳ法により、前記半導体層の表面における前記第１酸化膜の側方の部分を選択的に酸化させて、前記第１酸化膜の側方に第２酸化膜を一体的に形成し、前記第１酸化膜および前記第２酸化膜からなるフィールド酸化膜を形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーＭＯＳＦＥＴに用いられる高耐圧素子として、ＬＤＭＯＳＦＥＴが知られている。
図５は、従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、シリコン基板１０２を備えている。シリコン基板１０２上には、Ｎ-型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表面には、素子形成領域１０５を取り囲む環状の素子分離膜１０４が選択的に形成されている。
【０００３】
素子形成領域１０５には、ＬＤＭＯＳＦＥＴ１０６が形成されている。具体的には、素子形成領域１０５において、エピタキシャル層１０３には、素子分離膜１０４の周縁に沿う環状のボディ領域１０７がその全厚にわたって形成されている。ボディ領域１０７は、Ｐ型不純物を高濃度に含んだＰ+型の半導体領域である。
エピタキシャル層１０３において、ボディ領域１０７に囲まれる部分は、エピタキシャル成長後のままの状態が維持された、Ｎ-型のドリフト領域１０８をなしている。
【０００４】
ボディ領域１０７の表層部には、ドリフト領域１０８と間隔を空けた位置に、Ｎ+型のソース領域１０９と、Ｐ型のボディコンタクト領域１１０とが互いに隣接して形成されている。ドリフト領域１０８の表層部には、図５の左右方向略中央部に、Ｎ+型のドレイン領域１１１が形成されている。
ドリフト領域１０８の表面には、ドレイン領域１１１とボディ領域１０７との間の部分に、ボディ領域１０７と間隔を空けてフィールド酸化膜１１２が形成されている。
【０００５】
エピタキシャル層１０３の表面には、ソース領域１０９とフィールド酸化膜１１２との間において、ボディ領域１０７およびドリフト領域１０８に跨るゲート酸化膜１１３が形成されている。ゲート酸化膜１１３上には、ゲート電極１１４が形成されている。ゲート電極１１４は、ゲート酸化膜１１３を介してボディ領域１０７およびドリフト領域１０８に対向している。
【０００６】
フィールド酸化膜１１２上には、ゲート電極１１４と一体をなすフィールドプレート１１５が、フィールド酸化膜１１２の周縁部に乗り上がって形成されている。また、フィールド酸化膜１１２上には、フィールドプレート１１５から幅方向内側に間隔を空けた位置に、導電性材料からなる３つのフローティングプレート１１６が形成されている。３つのフローティングプレート１１６は、幅方向に互いに間隔を空けて隣接し、それぞれがフィールド酸化膜１１２を介して、ドリフト領域１０８に対向している。
【０００７】
シリコン基板１０２上は、酸化シリコンからなる層間絶縁膜１１７で覆われている。層間絶縁膜１１７には、ソース領域１０９およびボディコンタクト領域１１０に臨むソースコンタクトホール１１８が貫通して形成されている。また、層間絶縁膜１１７には、ドレイン領域１１１に臨むドレインコンタクトホール１１９が貫通して形成されている。
層間絶縁膜１１７上には、ソース配線１２０およびドレイン配線１２１が形成されている。ソース配線１２０は、ソースコンタクトホール１１８を介して、ソース領域１０９およびボディコンタクト領域１１０に接続されている。ドレイン配線１２１は、ドレインコンタクトホール１１９を介して、ドレイン領域１１１に接続されている。また、ゲート電極１１４には、ゲート配線１２２が接続されている。
【０００８】
ソース配線１２０を接地し、ドレイン配線１２１に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１１４の電位を制御することにより、ボディ領域１０７におけるゲート酸化膜１１３との界面近傍にチャネルを形成し、ドリフト領域１０８を介して、ソース領域１０９とドレイン領域１１１との間（ソース−ドレイン間）に電流を流すことができる。
【特許文献１】特開２００５−５４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＬＤＭＯＳＦＥＴに代表される高耐圧素子では、ソース−ドレイン間に高電圧が印加されるため、耐圧を確保するための対策が必要である。
この対策として、半導体装置１０１では、フィールド酸化膜１１２上に、３つのフローティングプレート１１６を設けている。フローティングプレート１１６の設置により、フィールド酸化膜１１２上には、ドレイン領域１１１およびフローティングプレート１１６、互いに隣接する１対のフローティングプレート１１６、ならびにフローティングプレート１１６およびゲート電極１１４を、それぞれ対向電極とする４つのキャパシタ（互いに隣接する１対のフローティングプレート１１６を電極とするキャパシタについては２つ）が形成される。
【００１０】
各キャパシタの対向電極間に生じる電界の影響により、ドリフト領域１０８の電位分布を均一にすることができると考えられる。電位分布の均一化により、ソース−ドレイン間における局所的な電界集中を解消することができるので、素子耐圧の向上が期待される。
しかし、フローティングプレート１１６が他から絶縁分離されたフローティング電極である。そのため、フィールド酸化膜１１２の厚さによっては、電位分布の偏りを抑制するには限界がある。
【００１１】
本発明の目的は、フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための請求項１記載の発明は、シリコンを含む第１導電型の半導体材料からなる半導体層と、前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、前記半導体層の表面における前記第１不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド酸化膜と、前記第２不純物領域と前記フィールド酸化膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記フィールド酸化膜上に前記第１不純物領域および前記ゲート電極と間隔を空けて形成され、前記フィールド酸化膜に埋設されたフローティングプレートとを含む、半導体装置である。
【００１３】
この構成によれば、半導体層の表層部には、第２導電型のボディ領域および半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域が、互いに間隔を空けて形成されている。ボディ領域の表層部には、半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域が形成されている。また、半導体層の表面における第１不純物領域とボディ領域との間の部分には、ボディ領域と間隔を空けてフィールド酸化膜が形成されている。第２不純物領域とフィールド酸化膜との間において、半導体層の表面上には、ゲート絶縁膜が形成されており、このゲート絶縁膜上にはゲート電極が形成されている。
【００１４】
たとえば、第２不純物領域を接地し、第１不純物領域に正極性の電圧を印加しつつ、ゲート電極の電位を制御することにより、ボディ領域におけるゲート絶縁膜との界面近傍にチャネルを形成し、半導体層におけるボディ領域と第１不純物領域との間の部分を介して、第２不純物領域と第１不純物領域との間（第１不純物領域−第２不純物領域間）に電流を流すことができる。
【００１５】
また、請求項１に記載の半導体装置では、フィールド酸化膜上に、第１不純物領域およびゲート電極と間隔を空けてフローティングプレートが設けられている。これにより、フィールド酸化膜上には、フローティングプレートおよびゲート電極などの導電体を対向電極とするキャパシタが形成される。
そして、フローティングプレートが、フィールド酸化膜に埋設されている。これにより、フローティングプレートと半導体層との距離が小さくなるので、フローティングプレートなどを対向電極とするキャパシタに生じる電界の影響を半導体層に良好に与えることができる。その結果、第１不純物領域−第２不純物領域間における電位分布の偏りを抑制することができ、耐圧を向上させることができる。
【００１６】
また、請求項２記載の発明は、前記フローティングプレートが複数備えられている、請求項１に記載の半導体装置である。
この構成によれば、フローティングプレートが複数備えられている。そのため、フィールド酸化膜上には、複数のキャパシタが形成される。たとえば、フローティングプレートおよびゲート電極、ならびに互いに隣接する１対のフローティングプレートを、それぞれ対向電極とする２つのキャパシタが形成される。そのため、フィールド酸化膜上のキャパシタにおける対向電極間の間隔を小さくすることができ、キャパシタに生じる電界を、より一様な電界にすることができる。その結果、第１不純物領域−第２不純物領域間における電位分布の偏りを一層抑制することができる。
【００１７】
また、請求項３記載の発明は、前記第１不純物領域に接続され、前記フィールド酸化膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極を含み、複数の前記フローティングプレートが、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、請求項２に記載の半導体装置である。
この構成によれば、複数のフローティングプレートが、コンタクト電極とゲート電極との間を等間隔に分割するように配置されている。そのため、第１不純物領域−第２不純物領域間における電位分布の偏りを抑制できるとともに、電位分布の均一化を図ることができる（等電位線の間隔の均一化を図ることができる）。
【００１８】
また、請求項４記載の発明は、前記フローティングプレートは、前記フィールド酸化膜にその全体が埋設されている、請求項１〜３のいずれか一項に記載の半導体装置である。
この構成によれば、フローティングプレートの全体がフィールド酸化膜に埋設されているので、フローティングプレートと半導体層との距離をさらに小さくすることができる。そのため、キャパシタからの電界を、半導体層に一層伝え易くすることができる。
【００１９】
また、請求項５記載の発明は、前記フィールド酸化膜は、その中央部の厚さよりも小さい厚さのバーズビーク部を端部に有しており、前記ゲート電極は、前記バーズビーク部に乗り上がるフィールドプレート部を有している、請求項１〜４のいずれか一項に記載の半導体装置である。
たとえば、高耐圧素子では、フィールド酸化膜におけるボディ領域側端部の下方およびその周辺に電位分布の偏りが生じやすい（等電位線が密になりやすい）。この電位分布の偏りを効果的に解消するため、フィールド酸化膜の当該部分から、半導体層に電界を発生させることが好ましい。
【００２０】
請求項５に記載の半導体装置では、フィールド酸化膜の端部にバーズビーク部が形成されている。バーズビーク部には、ゲート電極のフィールドプレート部が乗り上がっている。そのため、フィールド酸化膜の端部下方の電位分布の偏りを、効果的に抑制することができる。
また、請求項６記載の発明は、シリコンを含む第１導電型の半導体材料からなる半導体層上に選択的に第１酸化膜を形成する工程と、前記第１酸化膜を選択的にエッチングすることにより、前記第１酸化膜にトレンチを形成する工程と、前記トレンチ内にポリシリコン材料を堆積させることにより、前記第１酸化膜に埋設された埋設体を形成する工程と、ＬＯＣＯＳ法により、前記半導体層の表面における前記第１酸化膜の側方の部分を選択的に酸化させて、前記第１酸化膜の側方に第２酸化膜を一体的に形成し、前記第１酸化膜および前記第２酸化膜からなるフィールド酸化膜を形成する工程とを含む、半導体装置の製造方法である。
【００２１】
この方法によれば、半導体層上に選択的に第１酸化膜が形成され、この第１酸化膜には、トレンチが形成される。また、第１酸化膜には、トレンチ内にポリシリコン材料が堆積されることにより、埋設体が形成される。そして、第１酸化膜に埋設体が埋設された状態で、ＬＯＣＯＳ法により半導体層が酸化される。
埋設体がポリシリコン材料からなるため、半導体層の酸化時に埋設体の上面が酸化される。これにより、埋設体の上面にフィールド酸化膜と一体をなす（フィールド酸化膜の一部となる）酸化膜が形成される。そのため、この酸化膜およびトレンチ内壁を構成する第１酸化膜により埋設体を被覆することができる。その結果、フィールド酸化膜にその全体が埋設された埋設体（フローティングプレート）を得ることができる。
【００２２】
また、第２酸化膜が第１酸化膜の側方にＬＯＣＯＳ法により形成されるので、フィールド酸化膜の端部に、フィールド酸化膜の中央部の厚さ（第１酸化膜の厚さ）よりも小さい厚さのバーズビーク部を形成することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。図２は、図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。
半導体装置１は、シリコン基板２を備えている。シリコン基板２上には、Ｎ-型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の表面には、素子形成領域５を取り囲む環状の素子分離膜４が選択的に形成されている。素子分離膜４は、たとえば、酸化シリコンからなり、たとえば、０．５〜１．５μｍの厚さＴ1を有している。
【００２４】
素子形成領域５には、ＬＤＭＯＳＦＥＴ６が形成されている。具体的には、素子形成領域５には、図１および図２の左右方向をゲート長方向とするユニットセルが同方向に沿って複数並べられてなるＬＤＭＯＳＦＥＴ６が形成されている。
ＬＤＭＯＳＦＥＴ６は、エピタキシャル層３において、Ｐ型のボディ領域７と、Ｎ-型のドリフト領域８とを備えている。
【００２５】
ボディ領域７は、ユニットセルごとに環状に形成され、その厚さがエピタキシャル層３の表面からシリコン基板２の表面に至っている。つまり、ボディ領域７は、エピタキシャル層３の全厚にわたって形成されている。ボディ領域７は、たとえば、１Ｅ１５〜１Ｅ１７ｃｍ-3の不純物濃度を有している。
ドリフト領域８は、エピタキシャル層３においてエピタキシャル成長後のままの状態が維持された領域であって、ボディ領域７に囲まれている。ドリフト領域８は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ-3の不純物濃度を有している。
【００２６】
ボディ領域７の表層部には、ドリフト領域８と間隔を空けた位置に、第２不純物領域としてのＮ+型のソース領域９と、Ｐ+型のボディコンタクト領域１０とが互いに隣接して（接して）形成されている。ソース領域９の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。
ドリフト領域８の表層部には、ボディ領域７と間隔を空けた位置に、第１不純物領域としてのドレイン領域１１が形成されている。ドレイン領域１１は、ゲート長に沿う横方向（以下、この方向を単に「横方向」ということがある。）略中央部において、横方向に直交するゲート幅に沿う縦方向（以下、この方向を単に「縦方向」ということがある。）に直線状に延びている。ドレイン領域１１の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。
【００２７】
ドリフト領域８の表面には、ドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２が形成されている。フィールド酸化膜１２は、ＬＤＭＯＳＦＥＴ６における各ユニットセルを他から絶縁分離するための酸化膜である。
フィールド酸化膜１２は、ボディ領域７の周方向に沿う環状に形成された中央部２８と、中央部２８の両周縁（内周縁および外周縁）に形成されたバーズビーク部２９とを一体的に備えている。中央部２８の厚さＴ2は、素子分離膜４の厚さＴ1よりも大きく、たとえば、０．６〜１．６μｍである。一方、バーズビーク部２９の厚さは、フィールド酸化膜１２の周方向外方へ向かうにつれて次第に小さくなっている。そして、バーズビーク部２９の最も大きい部分の厚さＴ3は、中央部２８の厚さＴ2よりも小さく、素子分離膜４の厚さＴ1と同じ厚さ（たとえば、０．５〜１．５μｍ）である。
【００２８】
エピタキシャル層３の表面には、ソース領域９とフィールド酸化膜１２との間において、ボディ領域７およびドリフト領域８に跨るゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、たとえば、酸化シリコンからなる。
また、エピタキシャル層３上には、ゲート絶縁膜１３およびフィールド酸化膜１２に跨るゲート電極１４が形成されている。ゲート電極１４は、ボディ領域７の周方向に沿う環状に形成され、電極部１５と、フィールドプレート部１６とを一体的に有している。
【００２９】
電極部１５は、ゲート絶縁膜１３上に形成され、ゲート絶縁膜１３を介してボディ領域７およびドリフト領域８に対向している。一方、フィールドプレート部１６は、フィールド酸化膜１２のバーズビーク部２９および中央部２８の周縁部に乗り上がって形成されている。
また、フィールド酸化膜１２には、３つのフローティングプレート１７が、ゲート電極１４と別体をなして埋設されている。各フローティングプレート１７は、フィールド酸化膜１２の中央部２８において、中央部２８が有する、フローティングプレート１７の上方に位置する上方膜３０および下方に位置する下方膜３１で挟み込まれることにより、フィールド酸化膜１２にその全体が埋設されている。
【００３０】
また、各フローティングプレート１７は、ゲート電極１４の外周よりも小さい外周を有し、それぞれ相似比の異なる相似形の環状に形成されている。つまり、各フローティングプレート１７は、それぞれ大きさが異なっている。なお、本実施形態の説明において、大きさの異なるフローティングプレートを特に区別する場合に、最も大きいプレートから順に、第１フローティングプレート１７ａ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃとすることがある。
【００３１】
各フローティングプレート１７の相似比は、基準となるフローティングプレート１７とそれよりも一段大きいプレート（ゲート電極１４を含む）との相似比が、基準となるフローティングプレート１７とそれよりも一段小さいプレートとの相似比と同じになるように設定される。たとえば、ゲート電極１４と第１フローティングプレート１７ａとの相似比が、第１フローティングプレート１７ａと第２フローティングプレート１７ｂとの相似比と同じになるように設定される。なお、各フローティングプレート１７の幅は、それぞれ同じである。
【００３２】
そして、ゲート電極１４に対する相似比の異なる３つのフローティングプレート１７は、ゲート電極１４とドレインコンタクトプラグ２３（後述）との間を等間隔に分割するように配置されている。具体的には、より相似比の大きいフローティングプレート１７が横方向外側（ゲート電極１４に近い側）に位置するように、かつ、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。これにより、横方向におけるゲート電極１４とドレインコンタクトプラグ２３との間が一様に、等間隔に分割される。各フローティングプレート１７は、フィールド酸化膜１２を介してドリフト領域８に対向している。
【００３３】
エピタキシャル層３上は、酸化シリコンからなる層間絶縁膜１８で覆われている。
層間絶縁膜１８には、縦方向に沿うボディ領域７の直線部に対向する部分に、ソース領域９およびボディコンタクト領域１０に臨むソースコンタクトホール１９が貫通して形成されている。ソースコンタクトホール１９は、縦方向に互いに間隔を空けて複数個形成されている。
【００３４】
ソースコンタクトホール１９には、ソースコンタクトプラグ２０が埋設されている。そして、層間絶縁膜１８上には、ソースコンタクトプラグ２０を覆うように、ソース配線２１が形成されている。ソース配線２１は、ボディ領域７の周方向に沿う環状に形成され、互いに隣接するユニットセルのソース配線２１と一体をなし、それらユニットセル間で共有されている。ソース配線２１は、ソースコンタクトプラグ２０を介して、ソース領域９およびボディコンタクト領域１０に電気的に接続される。
【００３５】
また、層間絶縁膜１８には、ドレイン領域１１に対向する部分に、ドレイン領域１１に臨むドレインコンタクトホール２２が貫通して形成されている。ドレインコンタクトホール２２は、縦方向に互いに間隔を空けて複数個形成されている。
ドレインコンタクトホール２２には、コンタクト電極としてのドレインコンタクトプラグ２３が埋設されている。そして、層間絶縁膜１８上には、ドレインコンタクトプラグ２３を覆うように、ドレイン配線２４が形成されている。ドレイン配線２４は、ドレイン領域１１に沿う縦方向直線状に形成され、各ユニットセルに個別に設けられている。ドレイン配線２４は、ドレインコンタクトプラグ２３を介して、ドレイン領域１１に電気的に接続される。
【００３６】
層間絶縁膜１８には、縦方向に沿うゲート電極１４の直線部に対向する部分に、ゲート電極１４のフィールドプレート部１６に臨むゲートコンタクトホール２５が貫通して形成されている。ゲートコンタクトホール２５は、縦方向に互いに間隔を空けて複数個形成されている。
ゲートコンタクトホール２５には、ゲートコンタクトプラグ２６が埋設されている。そして、層間絶縁膜１８上には、ゲートコンタクトプラグ２６を覆うように、ゲート配線２７が形成されている。ゲート配線２７は、ゲート電極１４の周方向に沿う環状に形成され、各ユニットセルに個別に設けられている。ゲート配線２７は、ゲートコンタクトプラグ２６を介して、ゲート電極１４に電気的に接続される。
【００３７】
そして、ソース配線２１を接地し、ドレイン配線２４に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１４の電位を制御することにより、ボディ領域７におけるゲート絶縁膜１３との界面近傍にチャネルを形成し、ドリフト領域８を介して、ソース領域９とドレイン領域１１との間（ソース−ドレイン間）に電流を流すことができる。
図３Ａ〜図３Ｐは、図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。
【００３８】
半導体装置１を製造するには、まず、図３Ａに示すように、エピタキシャル成長法により、シリコン基板２上に、エピタキシャル層３が形成される。
次いで、図３Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面に酸化シリコンからなる犠牲酸化膜３２が形成される。次いで、図３Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜３２上に、窒化シリコンからなる犠牲窒化膜３３が形成される。これにより、犠牲酸化膜３２および犠牲窒化膜３３からなるハードマスク３４が、エピタキシャル層３上に形成される。
【００３９】
ハードマスク３４の形成後、ハードマスク３４がパターニングされる。これにより、図３Ｂに示すように、ハードマスク３４に所定パターンの開口３５が形成される。
次いで、ハードマスク３４上から、開口３５を介してエピタキシャル層３の表面に対してエッチングガスが供給される。これにより、図３Ｃに示すように、エピタキシャル層３が開口３５に露出する部分からエッチングされて、互いに間隔を空けて隣接する環状の膜用トレンチ３６が形成される。
【００４０】
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル層３上に、酸化シリコンが堆積される。膜用トレンチ３６は、酸化シリコンにより埋め尽くされ、エピタキシャル層３は、酸化シリコンにより覆われる。そして、ＣＭＰ法により、この酸化シリコンが研磨される。酸化シリコンの研磨は、酸化シリコンの研磨面がハードマスク３４の表面と面一になるまで続けられる。こうして、図３Ｄに示すように、エピタキシャル層３上に、膜用トレンチ３６内に部分的に埋設された状態の第１酸化膜３７が形成される。第１酸化膜３７の形成後、図３Ｅに示すように、ハードマスク３４が除去される。
【００４１】
次いで、図３Ｆに示すように、エピタキシャル層３上に、フローティングプレート１７を埋設すべき領域に開口３９を有するフォトレジスト３８が形成される。次いで、フォトレジスト３８上から、開口３９を介して第１酸化膜３７の表面に対してエッチングガスが供給される。これにより、図３Ｆに示すように、第１酸化膜３７が開口３９に露出する部分からエッチングされて、互いに間隔を空けて隣接する３つの環状のプレート用トレンチ４０が形成される。プレート用トレンチ４０は、第１酸化膜３７の表面から膜用トレンチ３６の底面に至る深さで形成される。プレート用トレンチ４０の形成後、フォトレジスト３８が除去される。
【００４２】
次いで、図３Ｇに示すように、エピタキシャル層３が熱酸化処理（たとえば、処理温度８００〜１０００℃）されることにより、エピタキシャル層３の表面に犠牲酸化膜４１が形成される。また、犠牲酸化膜４１の形成とともに、プレート用トレンチ４０の底面（膜用トレンチ３６の一部）に、第１酸化膜３７の下部において第１酸化膜３７と一体をなす下方膜３１が形成される。続いて、図３Ｇに示すように、フローティングプレート１７の材料である不純物がドープされたポリシリコン材料（ドープトポリシリコン）が堆積される。これにより、プレート用トレンチ４０を埋め尽くし、エピタキシャル層３上の領域を覆い尽くすポリシリコン堆積層４３が形成される。
【００４３】
その後、エッチバックにより、ポリシリコン堆積層４３のプレート用トレンチ４０外に存在する部分が除去される。ポリシリコン堆積層４３は、図３Ｈに示すように、そのエッチバック面が、第１酸化膜３７の表面に対して面一になるまでエッチバックされる。これにより、各プレート用トレンチ４０内に残存するポリシリコン堆積層４３が、第１酸化膜３７に埋設された環状のポリシリコン埋設体４４（最も大きいポリシリコン埋設体４４から順に、第１ポリシリコン埋設体４４ａ、第２ポリシリコン埋設体４４ｂおよび第３ポリシリコン埋設体４４ｃ）となる。
【００４４】
次いで、ＬＯＣＯＳ法による酸化が行なわれる。まず、図３Ｉに示すように、ＣＶＤ法により、犠牲酸化膜４１における第１酸化膜３７の側方に、第１酸化膜３７と間隔を空けるように犠牲酸化膜４１を部分的に覆うマスク酸化膜４５が形成される。続いて、マスク酸化膜４５を残存させた状態で、熱酸化処理（たとえば、処理温度９００〜１１００℃）が行なわれる。
【００４５】
これにより、図３Ｊに示すように、エピタキシャル層３におけるマスク酸化膜４５と第１酸化膜３７との隙間に対向する部分が酸化されて、第１酸化膜３７の側部において第１酸化膜３７と一体をなすバーズビーク部２９が形成される。また、バーズビーク部２９の形成とともに、第１酸化膜３７の上部に露出するポリシリコン埋設体４４が酸化されることにより、ポリシリコン埋設体４４の上面に、第１酸化膜３７の上部において第１酸化膜３７と一体をなす上方膜３０が形成される。
【００４６】
こうして、図３Ｊに示すように、第１酸化膜３７を中央部２８とし、その両周縁に一体的に形成されたバーズビーク部２９を有するフィールド酸化膜１２が形成される。また、各ポリシリコン埋設体４４ａ〜４４ｃがフィールド酸化膜１２の上方膜３０および下方膜３１に挟まれることにより、フィールド酸化膜１２にその全体が埋設されたフローティングプレート１７ａ〜１７ｃが形成される。また、エピタキシャル層３を区画する素子分離膜４が形成されることにより、素子形成領域５が形成される。
【００４７】
その後、図３Ｋに示すように、マスク酸化膜４５および犠牲酸化膜４１が除去されることにより、フィールド酸化膜１２からエピタキシャル層３の表面が部分的に露出する。
次いで、図３Ｌに示すように、熱酸化処理により、エピタキシャル層３の表面におけるフィールド酸化膜１２のバーズビーク部２９の側方にゲート絶縁膜１３が形成される。その後、ＣＶＤ法により、ゲート電極１４の材料である不純物がドープされたポリシリコン材料（ドープトポリシリコン）が堆積され、このポリシリコン材料がパターニングされる。これにより、図３Ｌに示すように、ゲート絶縁膜１３およびフィールド酸化膜１２に跨るゲート電極１４が形成される。
【００４８】
次いで、図３Ｍに示すように、エピタキシャル層３上に、ボディ領域７を形成すべき領域に開口４６を有するフォトレジスト４７が形成される。そして、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、開口４６を介してエピタキシャル層３の内部に向けて注入される。
そして、図３Ｎに示すように、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれることにより、フィールド酸化膜１２の側方に、エピタキシャル層３の全厚にわたる環状のボディ領域７が形成される。また、ボディ領域７に囲まれる部分に、エピタキシャル成長後のままの状態を維持するドリフト領域８が形成される。
【００４９】
続いて、図３Ｏに示すように、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。これにより、ボディ領域７およびドリフト領域８の表層部にＮ型不純物が注入される。その後、アニール処理が行われることにより、注入されたＮ型不純物が活性化して、ボディ領域７の表層部にソース領域９が形成され、ドリフト領域８の表層部にドレイン領域１１が形成される。
【００５０】
次いで、図３Ｏに示すように、エピタキシャル層３上から、Ｐ型不純物（たとえば、ホウ素イオン）が供給される。これにより、ボディ領域７の表層部におけるソース領域９に隣接する部分にＰ型不純物が注入される。その後、アニール処理が行われることにより、注入されたＰ型不純物が活性化して、ソース領域９に隣接するボディコンタクト領域１０が形成される。なお、アニール処理による不純物イオンの活性化処理は、Ｎ型およびＰ型不純物を注入した後、一括して行なってもよい。また、Ｐ型不純物およびＮ型不純物の形成順序を入れ替えてもよい。
【００５１】
その後、図３Ｐに示すように、たとえば、ＣＶＤ法により、エピタキシャル層３上に、層間絶縁膜１８が積層される。次いで、公知のフォトリソグラフィ技術およびエッチング技術により、層間絶縁膜１８に、ソースコンタクトホール１９、ドレインコンタクトホール２２およびゲートコンタクトホール２５が形成される。そして、層間絶縁膜１８上に、各コンタクトプラグ（２０，２３，２６）および各配線（２１，２４，２７）の材料であるアルミニウムが堆積される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、堆積されたアルミニウムがパターニングされる。これにより、ソースコンタクトプラグ２０、ドレインコンタクトプラグ２３およびゲートコンタクトプラグ２６、ならびにソース配線２１、ドレイン配線２４およびゲート配線２７が形成される。
【００５２】
以上の工程を経て、図３Ｐに示すように、ＬＤＭＯＳＦＥＴ６を有する半導体装置１が得られる。
以上のように、上記の方法によれば、エピタキシャル層３に膜用トレンチ３６が形成され（図３Ｃ参照）、この膜用トレンチ３６内に部分的に埋設された状態の第１酸化膜３７が形成される（図３Ｄ参照）。この第１酸化膜３７には、３つの環状のプレート用トレンチ４０が形成される（図３Ｆ参照）。プレート用トレンチ４０には、ドープトポリシリコンからなるポリシリコン埋設体４４が埋設される（図３Ｈ参照）。ポリシリコン埋設体４４の形成後、エピタキシャル層３の表面には、犠牲酸化膜４１が形成される（図３Ｈ参照）。そして、犠牲酸化膜４１を部分的に覆うマスク酸化膜４５が形成され（図３Ｉ参照）、この状態で熱酸化処理（たとえば、処理温度９００〜１１００℃）が行なわれる。
【００５３】
これにより、エピタキシャル層３におけるマスク酸化膜４５と第１酸化膜３７との隙間に対向する部分、および第１酸化膜３７から露出するポリシリコン埋設体４４が酸化される。こうして、図１および図２に示すように、上方膜３０および下方膜３１で挟まれることによりフィールド酸化膜１２にその全体が埋設された、３つのフローティングプレート１７を形成することができる。また、フィールド酸化膜１２の両端部にバーズビーク部２９を形成することができる。
【００５４】
そして、半導体装置１では、フィールド酸化膜１２に、ゲート電極１４と別体をなす３つのフローティングプレート１７が埋設されている。これにより、フィールド酸化膜１２内には、ゲート電極１４および第１フローティングプレート１７ａ、第１フローティングプレート１７ａおよび第２フローティングプレート１７ｂ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃ、ならびに第３フローティングプレート１７ｃおよびドレインコンタクトプラグ２３を、それぞれ対向電極とする４つのキャパシタが形成される。
【００５５】
各フローティングプレート１７がフィールド酸化膜１２に埋設されているので、フローティングプレート１７とエピタキシャル層３との距離が小さくなる。そのため、上記４つのキャパシタに生じる電界をエピタキシャル層３（ドリフト領域８）に良好に与えることができる。その結果、ソース−ドレイン間における電位分布の偏りを抑制することができ、耐圧を向上させることができる。
【００５６】
また、フィールド酸化膜１２内にキャパシタが４つ形成されるため、フィールド酸化膜１２内のキャパシタにおける対向電極間の間隔を小さくすることができ、キャパシタに生じる電界を、より一様な電界にすることができる。その結果、ソース−ドレイン間における電位分布の偏りを一層抑制することができる。
また、上記４つのキャパシタの対向電極となる３つのフローティングプレート１７が、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。そのため、ソース−ドレイン間における電位分布の偏りを抑制できるとともに、電位分布の均一化を図ることができる（等電位線の間隔の均一化を図ることができる）。
【００５７】
また、半導体装置１において、フィールド酸化膜１２におけるボディ領域７側端部の下方およびその周辺、つまり、バーズビーク部２９の下方およびその周辺には、電位分布の偏りが生じやすい（等電位線が密になりやすい）。この電位分布の偏りを効果的に解消するため、バーズビーク部２９から、エピタキシャル層３に電界を発生させることが好ましい。
【００５８】
半導体装置１では、フィールド酸化膜１２の両端部にバーズビーク部２９が形成されている。そして、このバーズビーク部２９には、ゲート電極１４のフィールドプレート部１６が乗り上がっている。そのため、バーズビーク部２９下方の電位分布の偏りを、効果的に抑制することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【００５９】
たとえば、フローティングプレート１７は、フィールド酸化膜１２にその全体が埋設されていなくてもよい。たとえば、図４に示すように、フローティングプレート１７は、厚さ方向略中央よりも下部分４８がフィールド酸化膜１２に埋設され、中央よりも上部分４９がフィールド酸化膜１２の表面よりも上方に突出していてもよい。このような構成のフローティングプレート１７は、たとえば、ＬＯＣＯＳ法によるバーズビーク部２９の形成後、フィールド酸化膜１２の表面から厚さ方向途中まで至る膜用トレンチを形成し、この膜用トレンチにドープトポリシリコンを埋設することにより、形成することができる。
【００６０】
また、フローティングプレート１７は、ドレインコンタクトプラグ２３とゲート電極１４との間を、等間隔に分割するように配置されていなくてもよい。
また、フローティングプレート１７の数は、１つや２つであってもよいし、４つ以上あってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。
【図２】図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。
【図３Ａ】図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す模式的な断面図である。
【図３Ｉ】図３Ｈの次の工程を示す模式的な断面図である。
【図３Ｊ】図３Ｉの次の工程を示す模式的な断面図である。
【図３Ｋ】図３Ｊの次の工程を示す模式的な断面図である。
【図３Ｌ】図３Ｋの次の工程を示す模式的な断面図である。
【図３Ｍ】図３Ｌの次の工程を示す模式的な断面図である。
【図３Ｎ】図３Ｍの次の工程を示す模式的な断面図である。
【図３Ｏ】図３Ｎの次の工程を示す模式的な断面図である。
【図３Ｐ】図３Ｏの次の工程を示す模式的な断面図である。
【図４】図１および図２に示す半導体装置の変形例を示す模式的な断面図である。
【図５】従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００６２】
１    半導体装置
３    エピタキシャル層（半導体層）
７    ボディ領域
９    ソース領域（第２不純物領域）
１１  ドレイン領域（第１不純物領域）
１２  フィールド酸化膜
１３  ゲート絶縁膜
１４  ゲート電極
１６  フィールドプレート部
１７  フローティングプレート
２３  ドレインコンタクトプラグ（コンタクト電極）
２８  中央部
２９  バーズビーク部（第２酸化膜）
３７  第１酸化膜
４０  プレート用トレンチ
４３  ポリシリコン埋設体（埋設体）
【図１】
2010080892.tif 000003
【図２】
2010080892.tif 000004
【図３Ａ】
2010080892.tif 000005
【図３Ｂ】
2010080892.tif 000006
【図３Ｃ】
2010080892.tif 000007
【図３Ｄ】
2010080892.tif 000008
【図３Ｅ】
2010080892.tif 000009
【図３Ｆ】
2010080892.tif 000010
【図３Ｇ】
2010080892.tif 000011
【図３Ｈ】
2010080892.tif 000012
【図３Ｉ】
2010080892.tif 000013
【図３Ｊ】
2010080892.tif 000014
【図３Ｋ】
2010080892.tif 000015
【図３Ｌ】
2010080892.tif 000016
【図３Ｍ】
2010080892.tif 000017
【図３Ｎ】
2010080892.tif 000018
【図３Ｏ】
2010080892.tif 000019
【図３Ｐ】
2010080892.tif 000020
【図４】
2010080892.tif 000021
【図５】
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