(57)【要約】【課題】ドレイン電極とソース電極との間に流れるオフ電流を低減する。【解決手段】表示装置は、ガラス基板１０１を覆うＳｉＮ膜１０２上に形成されたゲート電極１０３およびゲート絶縁膜１０４と、ゲート絶縁膜１０４上のゲート電極１０３に対応する領域に形成された、能動層となるｐｏｌｙ−Ｓｉ層１０７と、ａ−Ｓｉ：Ｈ層１０８と、コンタクト層となるｎ＋Ｓｉ層１０９と、がこの順で積層された島状の半導体積層構造と、ｎ＋Ｓｉ層１０９上に互いに離間して配置されたドレイン電極１１５ａおよびソース電極１１５ｂと、少なくとも半導体積層構造１１０の側面を被覆するＳｉＮ膜１１８と、を有するＬＴＰＳ−ＴＦＴ１００を含む。ｎ＋Ｓｉ層１０９は、ａ−Ｓｉ：Ｈ層１０８まで達する分離溝によって、ドレイン電極１１５ａに導通するｎ＋Ｓｉ層１０９ａとソース電極１１５ｂに導通するｎ＋Ｓｉ層１０９ｂとに分離されている。【選択図】図１３
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【特許請求の範囲】
【請求項１】
絶縁基板上に形成された、ゲート電極および少なくとも前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上の前記ゲート電極に対応する領域に形成された、能動層となる結晶半導体層と、少なくとも１つの中間半導体層と、コンタクト層となる半導体拡散層と、がこの順で積層された島状の半導体積層構造と、
前記半導体積層構造の半導体拡散層上に互いに離間して配置されたドレイン電極およびソース電極と、
少なくとも前記半導体積層構造の側面を被覆する絶縁膜と、
を有する薄膜トランジスタを含み、
前記半導体拡散層は、前記半導体積層構造に形成された前記半導体拡散層から前記少なくとも１つの中間半導体層まで達する分離溝によって、前記ドレイン電極に導通する領域と前記ソース電極に導通する領域とに分離されている、
ことを特徴とする表示装置。
【請求項２】
薄膜トランジスタを含む表示装置の製造方法であって、
絶縁基板上に、前記薄膜トランジスタのゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、を形成する工程と、
前記ゲート絶縁膜上の前記ゲート電極に対応する領域に、前記薄膜トランジスタの能動層となる結晶半導体層と、少なくとも１つの中間半導体層と、コンタクト層となる半導体拡散層と、がこの順で積層された島状の半導体積層構造を形成する工程と、
前記半導体積層構造の半導体拡散層上に、互いに離間して配置される前記薄膜トランジスタのドレイン電極およびソース電極を形成する工程と、
前記半導体拡散層が前記ドレイン電極に導通する領域と前記ソース電極に導通する領域とに分離されるよう、前記半導体積層構造に前記半導体拡散層から前記少なくとも１つの中間半導体層まで達する分離溝を形成する工程と、
少なくとも前記半導体積層構造の側面を被覆する絶縁膜を形成する工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項３】
請求項２に記載の表示装置の製造方法において、
前記半導体積層構造を形成する工程は、前記結晶半導体層上に、前記少なくとも１つの中間半導体層と前記半導体拡散層とを連続成膜する工程、を含む、
ことを特徴とする表示装置の製造方法。
【請求項４】
請求項３に記載の表示装置の製造方法において、
前記半導体積層構造を形成する工程は、前記少なくとも１つの中間半導体層および前記半導体拡散層のうち前記ゲート電極に対応する領域以外の領域に形成された部分を除去する工程、をさらに含む、
ことを特徴とする表示装置の製造方法。
【請求項５】
請求項２に記載の表示装置の製造方法において、
前記結晶半導体層は、ポリシリコン層または微結晶シリコン層である、
ことを特徴とする表示装置の製造方法。
【請求項６】
請求項２に記載の表示装置の製造方法において、
前記半導体拡散層は、ドープドシリコン層である、
ことを特徴とする表示装置の製造方法。
【請求項７】
請求項２に記載の表示装置の製造方法において、
前記少なくとも１つの中間半導体層は、アモルファスシリコン層を含む、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に関し、特に、表示装置に含まれるボトムゲート（逆スタガ）型のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）に関する。
【背景技術】
【０００２】
従来、表示装置の駆動回路などにボトムゲート型のＴＦＴが用いられている（たとえば特許文献１参照）。
【０００３】
図１８は、従来の表示装置に含まれるボトムゲート型ＴＦＴの一例であるＬＴＰＳ−ＴＦＴ（Low Temperature Poly Silicon Thin Film Transistor：低温ポリシリコンＴＦＴ）２００を示す図である。また、図１９は、図１８に示すＬＴＰＳ−ＴＦＴ２００のＢ−Ｂ線断面図である。
【０００４】
同図に示すＬＴＰＳ−ＴＦＴ２００は次の工程で製造される。まず、ガラス基板２０１の表面に下地となるＳｉＮ膜２０２を形成し、ＳｉＮ膜２０２上にゲート電極２０３およびＳｉＯ系のゲート絶縁膜２０４を形成する。次に、能動層となるｐｏｌｙ−Ｓｉ（ポリシリコン）層２０７、ａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）層２０８、コンタクト層（拡散層）となるｎ＋Ｓｉ層（ドープドシリコン）２０９を順次成膜した後、ｐｏｌｙ−Ｓｉ層２０７とａ−Ｓｉ：Ｈ層２０８とｎ＋Ｓｉ層２０９とからなる半導体積層構造をエッチングして、ゲート電極２０３に対応する島状の半導体積層構造を形成する。
【０００５】
そして、島状の半導体積層構造（ｐｏｌｙ−Ｓｉ層２０７、ａ−Ｓｉ：Ｈ層２０８、ｎ＋Ｓｉ層２０９）の上面および側面ならびにゲート絶縁膜２０４にＡｌ層などを含むソース・ドレイン電極２１５を成膜した後、エッチングによりそのソース・ドレイン電極２１５をドレイン電極２１５ａとソース電極２１５ｂとに分離する。最後に、ｎ＋Ｓｉ層２０９がｎ＋Ｓｉ層２０９ａ（ドレイン電極２１５ａ用のコンタクト層）とｎ＋Ｓｉ層２０９ｂ（ソース電極２１５ｂ用のコンタクト層）とに分離されるよう、たとえばドレイン電極２１５ａおよびソース電極２１５ｂをマスクとしたドライエッチングにより、島状の半導体積層構造にｎ＋Ｓｉ層２０９からａ−Ｓｉ：Ｈ層２０８まで達する分離溝を形成する。
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体層の能動層がキャリア移動度の非常に低いアモルファスシリコンで形成されたボトムゲート型のＴＦＴでは、ゲート電極がオフ状態であるとき、ソース電極とドレイン電極との間にリーク電流（オフ電流）はほとんど流れない。
【０００７】
しかしながら、上記ＬＴＰＳ−ＴＦＴ２００のように半導体層の能動層がキャリア移動度の高い結晶半導体（ポリシリコン、微結晶シリコンなど）で形成されたボトムゲート型のＴＦＴでは、ソース電極とドレイン電極との間にオフ電流が流れてしまうという問題がある。
【０００８】
図２０は、ＬＴＰＳ−ＴＦＴ２００の電流経路を示す図である。同図に示すように、ＬＴＰＳ−ＴＦＴ２００のソース・ドレイン電流には、２種類の電流経路２３０，２３１が存在する。電流経路２３０は、ドレイン電極２１５ａ→ｎ＋Ｓｉ層２０９ａ→ａ−Ｓｉ：Ｈ層２０８→ｐｏｌｙ−Ｓｉ層２０７→ａ−Ｓｉ：Ｈ層２０８→ｎ＋Ｓｉ層２０９ｂ→ソース電極２１５ｂという、ソース・ドレイン電流本来の電流経路である。一方、電流経路２３１は、ドレイン電極２１５ａとｐｏｌｙ−Ｓｉ層２０７、ならびにソース電極２１５ｂとｐｏｌｙ−Ｓｉ層２０７、が直接接触することにより生じるリーク電流の電流経路である。
【０００９】
図２１は、ＬＴＰＳ−ＴＦＴ２００の電流−電圧特性（ドレイン電流−ゲート電圧）を示す図である。同図に示すように、ＬＴＰＳ−ＴＦＴ２００の電流−電圧特性２３４は、電流経路２３０に対応する電流−電圧特性２３２と電流経路２３１に対応する電流−電圧特性２３３の合計となる。このように、ＬＴＰＳ−ＴＦＴ２００では、ゲート電極がオフ状態（ゲート電位が負）であっても、ドレイン電極２１５ａとソース電極２１５ｂとの間にリーク電流が流れてしまう。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、ドレイン電極とソース電極との間に流れるオフ電流が低減された薄膜トランジスタを含む表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明に係る表示装置は、絶縁基板上に形成された、ゲート電極および少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上の前記ゲート電極に対応する領域に形成された、能動層となる結晶半導体層と、少なくとも１つの中間半導体層と、コンタクト層となる半導体拡散層と、がこの順で積層された島状の半導体積層構造と、前記半導体積層構造の半導体拡散層上に互いに離間して配置されたドレイン電極およびソース電極と、少なくとも前記半導体積層構造の側面を被覆する絶縁膜と、を有する薄膜トランジスタを含み、前記半導体拡散層は、前記半導体積層構造に形成された前記半導体拡散層から前記少なくとも１つの中間半導体層まで達する分離溝によって、前記ドレイン電極に導通する領域と前記ソース電極に導通する領域とに分離されている、ことを特徴とする。
【００１２】
また、本発明に係る表示装置の製造方法は、薄膜トランジスタを含む表示装置の製造方法であって、絶縁基板上に、前記薄膜トランジスタのゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、を形成する工程と、前記ゲート絶縁膜上の前記ゲート電極に対応する領域に、前記薄膜トランジスタの能動層となる結晶半導体層と、少なくとも１つの中間半導体層と、コンタクト層となる半導体拡散層と、がこの順で積層された島状の半導体積層構造を形成する工程と、前記半導体積層構造の半導体拡散層上に、互いに離間して配置される前記薄膜トランジスタのドレイン電極およびソース電極を形成する工程と、前記半導体拡散層が前記ドレイン電極に導通する領域と前記ソース電極に導通する領域とに分離されるよう、前記半導体積層構造に前記半導体拡散層から前記少なくとも１つの中間半導体層まで達する分離溝を形成する工程と、少なくとも前記半導体積層構造の側面を被覆する絶縁膜を形成する工程と、を含むことを特徴とする。
【００１３】
一般に、結晶半導体層は、非結晶半導体層に比べてキャリア移動度が高い。本発明によれば、ドレイン電極と結晶半導体層（能動層）、ならびにソース電極と結晶半導体層（能動層）、が直接接触しないため、ドレイン電極とソース電極との間に流れるオフ電流を低減することができる。
【００１４】
また、本発明の一態様では、前記半導体積層構造を形成する工程は、前記結晶半導体層上に、前記少なくとも１つの中間半導体層と前記半導体拡散層とを連続成膜する工程、を含む。この態様によれば、少なくとも１つの中間半導体層と半導体拡散層とを同一の工程（たとえばＣＶＤ（Cemical Vapor Deposition：化学気相成長）工程）で形成するため、表示装置の製造工程数を低減することができる。
【００１５】
この態様では、前記半導体積層構造を形成する工程は、前記少なくとも１つの中間半導体層および前記半導体拡散層のうち前記ゲート電極に対応する領域以外の領域に形成された部分を除去する工程、をさらに含んでもよい。
【００１６】
また、本発明の一態様では、前記結晶半導体層は、ポリシリコン層または微結晶シリコン層である。
【００１７】
また、本発明の一態様では、前記半導体拡散層は、ドープドシリコン層である。
【００１８】
また、本発明の一態様では、前記少なくとも１つの中間半導体層は、アモルファスシリコン層を含む。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態を図面に基づいて詳細に説明する。
【００２０】
図１４は、本発明の一実施形態に係る表示装置に含まれるボトムゲート型のＬＴＰＳ−ＴＦＴ１００を示す図である。また、図１５は、図１４に示すＬＴＰＳ−ＴＦＴ１００のＡ−Ａ線断面図である。同図に示すように、ＬＴＰＳ−ＴＦＴ１００は、ガラス基板１０１（絶縁基板）、ＳｉＮ膜１０２、ゲート電極１０３、ゲート絶縁膜１０４、ｐｏｌｙ−Ｓｉ層１０７、ａ−Ｓｉ：Ｈ層１０８、ｎ＋Ｓｉ層１０９、ドレイン電極１１５ａ、ソース電極１１５ｂ、ＳｉＮ膜１１８、有機膜１１９、およびＩＴＯ（Indium Tin Oxide：インジウムスズ酸化物）１２１ａ，ｂを含んで構成される。
【００２１】
ＳｉＮ膜１０２は、ガラス基板１０１上に形成された下地絶縁膜である。ＳｉＮ膜１０２上には、ゲート電極１０３と、そのゲート電極１０３を覆うＳｉＯ系のゲート絶縁膜１０４と、が形成されている。
【００２２】
ゲート絶縁膜１０４上のゲート電極１０３に対応する領域には、ｐｏｌｙ−Ｓｉ層１０７と、ａ−Ｓｉ：Ｈ層１０８と、ｎ＋Ｓｉ層１０９と、がこの順で積層された島状の半導体積層構造１１０が形成されている。ｐｏｌｙ−Ｓｉ層１０７は、アモルファスシリコンよりキャリア移動度の高いポリシリコンで形成されたＬＴＰＳ−ＴＦＴ１００の能動層となる結晶半導体層である。ａ−Ｓｉ：Ｈ層１０８は、水素を含むアモルファスシリコンで形成された中間半導体層である。ｎ＋Ｓｉ層１０９は、ソース・ドレイン電極用のコンタクト層となるたとえばＰ（リン）がドープされた半導体拡散層である。
【００２３】
この半導体積層構造１１０には、ｎ＋Ｓｉ層１０９がドレイン電極１１５ａに導通するｎ＋Ｓｉ層１０９ａ（ドレイン電極用１１５ａ用のコンタクト層）とソース電極１１５ｂに導通するｎ＋Ｓｉ層１０９ｂ（ソース電極１１５ｂ用のコンタクト層）とに分離されるよう、ｎ＋Ｓｉ層１０９からａ−Ｓｉ：Ｈ層１０８まで達する分離溝１１６が形成されている。ａ−Ｓｉ：Ｈ層１０８は、この分離溝１１６がｐｏｌｙ−Ｓｉ層１０７に達しないよう設けられた緩衝用の半導体層である。
【００２４】
ＳｉＮ膜１１８は、ゲート絶縁膜１０４、半導体積層構造１１０の側面、ドレイン電極１１５ａ、分離溝１１６、およびソース電極１１５ｂを被覆保護するために設けられたパシベーション膜である。有機膜１１９は、ＬＴＰＳ−ＴＦＴ１００上面を平坦化するためにＳｉＮ膜１１８上に形成された感光性の平坦化膜である。ＳｉＮ膜１１８および有機膜１１９には、有機膜１１９の上面からドレイン電極１１５ａの上面の一部およびソース電極１１５ｂの上面の一部までそれぞれ達するコンタクトホール１２０ａ，ｂが形成されている。
【００２５】
ＩＴＯ１２１ａは、有機膜１１９上に形成されたドレイン引き出し配線層であり、コンタクトホール１２０ａを介してドレイン電極１１５ａに接続されている。ＩＴＯ１２１ｂは、有機膜１１９上に形成されたソース引き出し配線層であり、コンタクトホール１２０ｂを介してソース電極１１５ｂに接続されている。
【００２６】
図１６は、ＬＴＰＳ−ＴＦＴ１００の電流経路を示す図である。同図に示すように、ＬＴＰＳ−ＴＦＴ１００のソース・ドレイン電流には、ドレイン電極１１５ａ→ｎ＋Ｓｉ層１０９ａ→ａ−Ｓｉ：Ｈ層１０８→ｐｏｌｙ−Ｓｉ層１０７→ａ−Ｓｉ：Ｈ層１０８→ｎ＋Ｓｉ層１０９ｂ→ソース電極１１５ｂという１種類の電流経路１３０しか存在しない。すなわち、ＬＴＰＳ−ＴＦＴ１００では、ドレイン電極１１５ａからソース電極１１５ｂにリーク電流（オフ電流）が流れない。これは、ドレイン電極１１５ａとｐｏｌｙ−Ｓｉ層１０７、ならびにソース電極１１５ｂとｐｏｌｙ−Ｓｉ層１０７、が直接接触していないためである。
【００２７】
図１７は、ＬＴＰＳ−ＴＦＴ１００の電流−電圧特性（ドレイン電流−ゲート電圧）を示す図である。同図に示すように、ゲート電極１０３に印加されるゲート電位が上がりＬＴＰＳ−ＴＦＴ１００がオンになると、ｐｏｌｙ−Ｓｉ層１０７のゲート電極１０３側に反転層（チャネル領域）が形成され、ドレイン電極１１５ａからソース電極１１５ｂにドレイン電流が流れる。これに対し、ゲート電極１０３に印加されるゲート電位が下がりＬＴＰＳ−ＴＦＴ１００がオフになると、ｐｏｌｙ−Ｓｉ層１０７に形成されたチャネル領域が消滅するので、ドレイン電極１１５ａとソース電極１１５ｂとの間にリーク電流は流れない。
【００２８】
次に、ＬＴＰＳ−ＴＦＴ１００の製造工程を図１〜図１３に基づいて説明する。
【００２９】
まず、ガラス基板１０１上に下地となるＳｉＮ膜１０２をプラズマＣＶＤ法により成膜した後、ＳｉＮ膜１０２上にゲート電極１０３をスパッタ法により成膜し、ホトリソグラフィにより加工する（図１）。後のレーザアニール工程を考慮して、ここでは高融点材料（Ｍｏ系）でゲート電極１０３を形成する。
【００３０】
次に、プラズマＣＶＤ法により、ゲート電極１０３およびＳｉＮ膜１０２を覆うＳｉＯ系のゲート絶縁膜１０４を成膜し、さらにゲート絶縁膜１０４上にａ−Ｓｉ層１０５を成膜する（図２）。また、この後に行われるレーザアニールのために脱水素処理（４５０℃以上のアニール処理）を行い、ａ−Ｓｉ層１０５中の水素を脱離させる。
【００３１】
続いて、ａ−Ｓｉ層１０５のうちゲート電極１０３に対応する領域を連続発振する固体レーザ１０６でアニーリングすることより、ｐｏｌｙ−Ｓｉ層１０７に結晶化させる（図３、図４）。ｐｏｌｙ−Ｓｉ層１０７の端付近および結晶化されずに残ったａ−Ｓｉ層１０５は、ホトリソグラフィおよびエッチングにより除去される（図５）。
【００３２】
そして、ｐｏｌｙ−Ｓｉ層１０７上に、水素を含むａ−Ｓｉ：Ｈ層１０８、Ｐがドープされたｎ＋Ｓｉ層１０９をプラズマＣＶＤ法により連続成膜する（図６）。そして、ａ−Ｓｉ：Ｈ層１０８およびｎ＋Ｓｉ層１０９のうちゲート電極１０３に対応する領域以外の領域（ｐｏｌｙ−Ｓｉ層１０７以外の領域）に形成された部分を、ホトリソグラフィおよびエッチングにより除去する。こうして、ゲート絶縁膜１０４上のゲート電極１０３に対応する領域に、ＬＴＰＳ−ＴＦＴ１００の能動層となるｐｏｌｙ−Ｓｉ層１０７と、ａ−Ｓｉ：Ｈ層１０８と、ソース・ドレイン電極用のコンタクト層となるｎ＋Ｓｉ層１０９と、がこの順で積層された島状の半導体積層構造１１０が形成される（図７）。
【００３３】
その後、半導体積層構造１１０上に、Ｍｏ系のバリアメタル層１１２、Ａｌ層１１３、およびＭｏ系のキャップメタル層１１４を含むソース・ドレイン電極１１５をスパッタ法により成膜する（図８）。そして、ホトリソグラフィおよびエッチングによってソース・ドレイン電極１１５を加工し、半導体積層構造１１０のｎ＋Ｓｉ層１０９上に互いに離間して配置されるドレイン電極１１５ａおよびソース電極１１５ｂを形成する。（図９）。
【００３４】
次に、ｎ＋Ｓｉ層１０９がドレイン電極１１５ａに導通するｎ＋Ｓｉ層１０９ａ（ドレイン電極用１１５ａ用のコンタクト層）とソース電極１１５ｂに導通するｎ＋Ｓｉ層１０９ｂ（ソース電極１１５ｂ用のコンタクト層）とに分離されるよう、ドレイン電極１１５ａおよびソース電極１１５ｂをマスクとしたドライエッチングにより、半導体積層構造１１０にｎ＋Ｓｉ層１０９からａ−Ｓｉ：Ｈ層１０８まで達する分離溝１１６を形成する（図１０）。
【００３５】
続いて、ゲート絶縁膜１０４、半導体積層構造１１０の側面、ドレイン電極１１５ａ、分離溝１１６、およびソース電極１１５ｂを被覆保護するパシベーション膜として、ＳｉＮ膜１１８をプラズマＣＶＤ法により成膜する（図１１）。
【００３６】
そして、ＬＴＰＳ−ＴＦＴ１００上面が平坦化されるよう、ＳｉＮ膜１１８上に感光性の有機膜１１９を塗付した後、この有機膜１１９をホトリソグラフィにより加工し、ドレイン電極１１５ａおよびソース電極１１５ｂにそれぞれ対応する領域にＳｉＮ膜１１８まで達する２つの開口部を形成する。さらに、有機膜１１９をマスクとしてＳｉＮ膜１１８をエッチングすることにより、ドレイン電極１１５ａおよびソース電極１１５ｂ用のコンタクトホール１２０ａおよび１２０ｂを形成する（図１２）。
【００３７】
その後、有機膜１１９上に、コンタクトホール１２０ａ，ｂを介してドレイン電極１１５ａおよびソース電極１１５ｂに接続されるＩＴＯ１２１をスパッタ法により成膜する。最後に、ホトリソグラフィおよびエッチングによって、ＩＴＯ１２１をドレイン引き出し配線層として機能するＩＴＯ１２１ａとソース引き出し配線層として機能するＩＴＯ１２１ｂとに分離する（図１３）。なお、ドレイン引き出し配線層およびソース引き出し配線層には、ＩＴＯ以外の導電材料を用いてもよい。
【００３８】
ここでは、半導体積層構造１１０だけでなくドレイン電極１１５ａおよびソース電極１１５ｂもまたＳｉＮ膜１１８および有機膜１１９で被覆される例を示したが、ドレイン電極１１５ａとｐｏｌｙ−Ｓｉ層１０７、ならびにソース電極１１５ｂとｐｏｌｙ−Ｓｉ層１０７、が直接接触しないよう、少なくとも半導体積層構造１１０の側面がいずれかの絶縁膜で被覆されるようにしてもよい。また、この場合、コンタクトホール１２０ａ，ｂやＩＴＯ１２１ａ，ｂを含まない構成をとってもよい。
【００３９】
なお、ここで説明した製造工程は一例に過ぎず、たとえば成膜工程や加工工程に他の手法を用いてもよいし、絶縁膜、半導体層、配線などに他の材料を用いてもよい。
【００４０】
以上説明した実施形態によれば、ドレイン電極１１５ａとｐｏｌｙ−Ｓｉ層１０７、ならびにソース電極１１５ｂとｐｏｌｙ−Ｓｉ層１０７、が直接接触しないため、ドレイン電極１５０とソース電極との間に流れるオフ電流を低減することができる。また、ａ−Ｓｉ：Ｈ層１０８とｎ＋Ｓｉ層１０９とを同一のプラズマＣＶＤ工程で形成するため、表示装置の製造工程数を低減することができる。
【００４１】
なお、本発明は、上記実施形態に限定されるものではない。
【００４２】
たとえば、ＬＴＰＳ−ＴＦＴの能動層に、アモルファスシリコンよりキャリア移動度の高い微結晶シリコンを用いてもよい。また、能動層とコンタクト層の間に、２層以上の中間半導体層を形成してもよい。
【００４３】
また、本発明は、ボトムゲート型のＬＴＰＳ−ＴＦＴに限らず、ボトムゲート型のＴＦＴ全般に広く適用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図２】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図３】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図４】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図５】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図６】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図７】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図８】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図９】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図１０】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図１１】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図１２】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図１３】本発明の実施形態に係る表示装置の製造工程を示す図である。
【図１４】本発明の実施形態に係るボトムゲート型のＬＴＰＳ−ＴＦＴを示す図である。
【図１５】図１４に示すＬＴＰＳ−ＴＦＴのＡ−Ａ線断面図である。
【図１６】図１４に示すＬＴＰＳ−ＴＦＴの電流経路を示す図である。
【図１７】図１４に示すＬＴＰＳ−ＴＦＴの電流−電圧特性を示す図である。
【図１８】従来の表示装置に含まれるボトムゲート型ＴＦＴの一例であるＬＴＰＳ−ＴＦＴを示す図である。
【図１９】図１８に示すＬＴＰＳ−ＴＦＴのＢ−Ｂ線断面図である。
【図２０】図１８に示すＬＴＰＳ−ＴＦＴの電流経路を示す図である。
【図２１】図１８に示すＬＴＰＳ−ＴＦＴの電流−電圧特性を示す図である。
【符号の説明】
【００４５】
１００，２００  ＬＴＰＳ−ＴＦＴ、１０１，２０１  ガラス基板、１０２，２０２  ＳｉＮ膜、１０３，２０３  ゲート電極、１０４，２０４  ゲート絶縁膜（ＳｉＯ系）、１０５  ａ−Ｓｉ層、１０６  固体レーザ、１０７，２０７  ｐｏｌｙ−Ｓｉ層、１０８，２０８  ａ−Ｓｉ：Ｈ層、１０９，２０９  ｎ＋Ｓｉ層、１１０  半導体積層構造、１１２  バリアメタル層、１１３  Ａｌ層、１１４  キャップメタル層、１１５，２１５  ソース・ドレイン電極、１１６  分離溝、１１８  ＳｉＮ膜、１１９  有機膜、１２０  コンタクトホール、１２１  ＩＴＯ、１３０，２３０，２３１  電流経路、２３２，２３３，２３４  電流−電圧特性。
【図１】
2010098149.tif 000003
【図２】
2010098149.tif 000004
【図３】
2010098149.tif 000005
【図４】
2010098149.tif 000006
【図５】
2010098149.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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