(57)【要約】      （修正有）【課題】半導体装置の高集積化と供に、メモリ装置のキパシタで容量値の確保のために、酸素欠損のない高誘電率膜を形成する装置の製造方法を提供する。【解決手段】誘電体膜を形成する工程と、酸化性ガスを供給して誘電体膜に対して酸化処理を行う工程を複数回、断続的に繰り返す熱処理工程と、を有する誘電体膜を備えた半導体装置の製造方法。【選択図】図２
2010192520.tif 000002
【特許請求の範囲】
【請求項１】
下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する成膜工程と、
酸化性ガスを供給して前記誘電体膜に対して酸化処理を行う工程を複数回、断続的に繰り返す熱処理工程と、
前記熱処理工程後の誘電体膜上に上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記下部電極及び前記上部電極は、ＴｉＮ、Ｔｉ、ＴａＮ，Ｔａ，Ｚｒ，ＩｒＮ、Ｉｒ、ＩｒＯ2、ＷＮ、Ｗ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、Ｐｔ、ドープトシリコン及びシリコンからなる群から選択された少なくとも一種を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記下部電極を形成する工程の前に更に、
電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタのソース・ドレイン領域の一方に電気的に接続されるように、ビットコンタクトプラグ及びビット線を形成する工程と、
前記電界効果型トランジスタのソース・ドレイン領域の他方に電気的に接続されるように、キャパシタコンタクトプラグを形成する工程と、
を有し、
前記下部電極を形成する工程において、前記キャパシタコンタクトプラグに電気的に接続されるように、前記下部電極を形成することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に誘電体膜を形成する成膜工程と、
酸化性ガスを供給して前記誘電体膜に対して酸化処理を行う工程を複数回、断続的に繰り返す熱処理工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記熱処理工程の後に更に、
前記誘電体膜上にゲート電極を形成する工程と、
前記半導体基板内の、前記ゲート電極を挟んだ両側にソース・ドレイン領域を形成する工程と、
を有し、
前記誘電体膜をゲート絶縁膜、前記半導体装置を電界効果型トランジスタとして形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５の何れか１項に記載の半導体装置の製造方法において、
前記誘電体膜は、酸素化合物を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６の何れか１項に記載の半導体装置の製造方法において、
前記熱処理工程は下記工程（１）及び（２）を複数回、繰り返す工程であることを特徴  とする半導体装置の製造方法。
（１）第１の時間の間、酸化性ガスの供給を行う第１熱処理工程、
（２）第２の時間の間、不活性ガスを供給する第２熱処理工程。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１の時間よりも第２の時間の方が、長いことを特徴とする半導体装置の製造方法  。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、
前記不活性ガスは、Ｎ2、Ｈｅ，Ａｒ及びＮｅからなる群から選択された少なくとも一  種のガスであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至９の何れか１項に記載の半導体装置の製造方法において、
前記成膜工程において、非晶質膜の前記誘電体膜を成膜し、
前記熱処理工程において、前記成膜工程後の非晶質膜の誘電体膜を、結晶化された層を  含む誘電体膜とすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記誘電体膜はＳｒＴｉＯ3膜であり、
前記熱処理工程は４００℃以上で行われることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１乃至１１の何れか１項に記載の半導体装置の製造方法において、
前記成膜工程と前記熱処理工程の間に更に、不活性ガス雰囲気下で熱処理を行う前熱処  理工程を含むことを特徴とする半導体装置の製造方法
【請求項１３】
請求項１乃至１２の何れか１項に記載の半導体装置の製造方法において、
前記酸化性ガスは、Ｏ2、Ｏ3、Ｈ2Ｏ、ＮＯ及びＮ2Ｏからなる群から選択された少なくとも一つのガスであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１乃至１３の何れか１項に記載の半導体装置の製造方法において、
前記誘電体膜は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｃｅ、Ｙ、Ｔｉ、Ｎｂ、Ｐｒ、Ｔａ及びＢ  ｉからなる群から選択された少なくとも一種の元素を含むことを特徴とする半導体装置  の製造方法。
【請求項１５】
請求項１乃至１３の何れか１項に記載の半導体装置の製造方法において、
前記誘電体膜は、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ2、Ｙ2Ｏ3、ＴｉＯ2、Ｎｂ2Ｏ5、Ｐｒ2Ｏ3、Ｔａ2Ｏ5、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＳｒＴｉＯ3、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9及びＢｉ4Ｔｉ3Ｏ12からなる群から選択された少なくとも一種を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化とともに、メモリ装置のキャパシタでは容量値の確保が困難になってきており、容量値を確保するために、高誘電率を有する誘電体からなる高誘電率膜が開発されるようになってきている。
【０００３】
また、ＭＯＳトランジスタにおいては、駆動能力向上のためにゲート絶縁膜の薄膜化がなされてきたが、ゲートリーク増大の問題により薄膜化には限界があった。このため、物理的膜厚を薄くしなくても実効膜厚を薄くできる高誘電率膜が開発されるようになってきている。
【０００４】
これらの高誘電率膜には、ＨｆＯ2、ＺｒＯ2，Ａｌ2Ｏ3などの金属酸化物、シリケート、アルミネートなどの酸化物、ＢＳＴ、ＳＴＯなどの３元型酸化物などが開発されている。この種の技術は、特許文献１（特開２００８−２８０５１号公報）、特許文献２（特開２００２−３１４０７２号公報）に開示されている。
【０００５】
これらの酸化物からなる高誘電率膜は、酸素欠損が生じやすいという性質を有する。酸素欠損が生じた高誘電率膜では、リーク電流が増加し、デバイスの消費電流が増加するなどの問題が引き起こされ易い。この問題の解決手段としては、誘電体膜を酸素ガス中で熱処理して、酸素を膜中に取り込む方法がある。
【０００６】
しかしながら、この方法では、酸素ガス中で誘電体膜を熱処理する間に酸素が誘電体膜中を拡散し、誘電体膜の下に存在する下部電極又は半導体基板の表面を酸化することとなっていた。この結果、誘電体膜の実効的な容量値の低下を引き起こすという問題があった。
【０００７】
特許文献３（特開２００４−２１４６０２号公報）、特許文献４（特開２００２−３１４０７２号公報）には、この下部電極が酸化されるという問題を解決する方法が開示されている。
【０００８】
例えば、特許文献３では、ＨｆＯ2膜において下部電極の酸化を抑制する方法として、下部電極上にＡｌ−ｒｉｃｈのＨｆＯ2−Ａｌ2Ｏ3混合膜とＨｆ−ｒｉｃｈのＨｆＯ2−Ａｌ2Ｏ3混合膜の積層構造、又はＡｌ2Ｏ3膜とＨｆ−ｒｉｃｈのＡｌ2Ｏ3混合膜の積層構造を形成して、下部電極が酸化されるのを抑止する方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２８０５１号公報
【特許文献２】特開２００２−３１４０７２号公報
【特許文献３】特開２００４−２１４６０２号公報
【特許文献４】特開２００２−３１４０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献３の方法では、単層のＨｆＯ2に比べると誘電体膜の誘電率が小さくなる、他の膜材料が利用できない、といった問題を有する。
【００１１】
特許文献２では、ＺｒＯ2，ＨｆＯ2などの高誘電率膜において下部電極の酸化を抑制する方法として、下部電極上に酸素バリアとしてＡｌ2Ｏ3を形成して酸化を抑制する方法が開示されている。しかしながら、ＺｒＯ2，ＨｆＯ2に比べると誘電率が小さいＡｌ2Ｏ3が挿入されることとなるため、誘電率の低下を招くという問題を有する。
【課題を解決するための手段】
【００１２】
本発明は、１以上の上記課題を解決するか、又は上記課題を少なくとも部分的に改良する。
【００１３】
一実施形態は、
下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する成膜工程と、
酸化性ガスを供給して前記誘電体膜に対して酸化処理を行う工程を複数回、断続的に繰り返す熱処理工程と、
前記熱処理工程後の誘電体膜上に上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１４】
他の一実施形態は、
半導体基板上に誘電体膜を形成する成膜工程と、
酸化性ガスを供給して前記誘電体膜に対して酸化処理を行う工程を複数回、断続的に繰り返す熱処理工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１５】
本明細書において、「酸化性ガス」とは、熱処理工程において誘電体膜を酸化する能力を有するガスのことを表す。
本明細書において、「不活性ガス」とは、熱処理工程において誘電体膜と反応しないガスのことを表す。
【００１６】
本明細書において、「・・・酸化処理を行う工程を複数回、断続的に繰り返す」とは、酸化処理を行う工程、酸化処理を行わない工程、酸化処理を行う工程、酸化処理を行わない工程、酸化処理を行う工程・・・、のように酸化処理を行う工程の間に、酸化処理を行わない工程を設けて、複数回、酸化処理を行う工程を実施することを表す。
【発明の効果】
【００１７】
下部電極又は半導体基板の酸化を抑制しながら、酸化処理を行うことにより誘電体膜の酸素欠陥を回復することができる。この結果、高誘電率の誘電体膜を有し、リーク電流の増加を抑制して、消費電流が小さい半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１Ａ】本発明の半導体装置の製造方法の一例を説明する図である。
【図１Ｂ】本発明の半導体装置の製造方法の一例を説明する図である。
【図１Ｃ】本発明の半導体装置の製造方法の一例を説明する図である。
【図１Ｄ】本発明の半導体装置の製造方法の一例を説明する図である。
【図２】本発明の半導体装置の製造方法の熱処理工程の一例を説明する図である。
【図３】本発明の半導体装置の製造方法の熱処理工程の一例を説明する図である。
【図４】本発明の半導体装置の製造方法の熱処理工程の一例を説明する図である。
【図５】本発明の半導体装置の製造方法の熱処理工程の一例を説明する図である。
【図６】本発明の半導体装置の製造方法により製造した一例を説明する図である。
【図７】本発明の半導体装置の製造方法により製造した一例を説明する図である。
【発明を実施するための形態】
【００１９】
以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２０】
（第１実施例）
以下に、第１実施例として、半導体装置であるキャパシタ素子の製造方法を説明する。図１Ａ〜図１Ｄは、第１実施例のキャパシタ素子の製造方法を示した断面図である。
【００２１】
まず、図１Ａに示すように、第１の電極として下部電極１を形成する。下部電極の材料は誘電体膜と反応しにくい材料として、例えばＲｕを形成する。下部電極の成膜方法は、例えばＣＶＤ法を用いる。
【００２２】
次に、図１Ｂに示すように、下部電極１上に誘電体膜２を形成する。この誘電体膜２は、高誘電率膜として例えば、ＳＴＯ（ストロンチウム酸化チタン膜）を成膜する。この他、ＨｆＯ2，ＺｒＯ2などの高誘電率膜、これらの積層膜なども用いることができる。誘電体膜２の形成方法としては、薄膜を形成する上で、膜厚の制御に優れるＡＬＤ法を用いて使用する。誘電体膜の成長温度は、プリカーサーの熱分解が起きない温度、例えば３００℃で形成する。この温度で成長されたＳＴＯ膜は非晶質となり、その膜厚は例えば、１０ｎｍとなる。
【００２３】
この非晶質のＳＴＯ膜２は比誘電率が小さい。このため、図１Ｃに示すように、非晶質状態で成膜したＳＴＯ膜２に対して熱処理を行い、結晶化させることにより誘電率を向上させる（前熱処理工程）。この際、ＳＴＯ膜２は３５０℃以上で結晶化が進む。熱処理温度としては例えば、５００℃を用いる。
【００２４】
結晶化した後、ＳＴＯ膜２に存在する酸素欠損を回復するための酸化処理を酸素雰囲気で行う（熱処理工程）。この酸化処理は例えば、大気圧で処理を行う。この酸化処理の間にもＳＴＯ膜の結晶化は進行する。
【００２５】
前熱処理工程及び熱処理工程の熱処理には例えば、急速熱処理（ＲＴＰ）装置を用いる。装置としては例えば、ＡＬＤ装置、ＣＶＤ装置、電気炉などでも処理可能である。
【００２６】
図２に、前熱処理工程及び熱処理工程のタイムシーケンスを表す。熱処理工程は下記の８つの工程からなる。
（１ａ）不活性ガス、例えば窒素ガスを、供給速度ＶN＝２ｓｌｍ（ｓｔａｎｄａｒｄ  ｌｉｔｅｒ／ｍｉｎ；１ａｔｍ、０℃における１分間当りの流量をリットルで表示した単位）で供給する。この窒素ガスの供給は、工程（１ｈ）の前まで継続的に行う。
（１ｂ）温度を、室温からＴａ＝５００℃まで昇温する。
（１ｃ）Ｔａ＝５００℃において、Ｔ１＝５秒間、保持する。
（１ｄ）酸化性ガスとして酸素ガスを、供給速度ＶO＝０．２ｓｌｍ、時間Ｔ２＝３秒間の条件で供給する。
（１ｅ）酸素の供給を止めて、時間Ｔ３＝７秒間、保持する。
（１ｆ）工程（１ｄ）及び（１ｅ）のプロセスをｎ＝２０回繰り返す。
（１ｇ）温度を室温まで降温する。
（１ｈ）不活性ガスの供給を止める。
【００２７】
上記工程（１ｄ）では酸素を供給し、工程（１ｅ）では酸素の供給を止めて雰囲気中の酸素を排気する。この工程（１ｄ）、（１ｅ）の２工程を一つのサイクルとして、酸素を、複数回（本実施例では２０回）繰り返し、１分間相当の酸化処理を行う。
【００２８】
工程（１ｄ）の時間Ｔ２の間の酸化処理は、下部電極の酸化が進まない時間内で行う。工程（１ｄ）の後、工程（１ｅ）では時間Ｔ３の間、酸素の供給を止め、雰囲気中の酸素を排気する。排気は十分に行い、サイクルを経る毎に酸素が熱処理室内に貯まらないように行う。Ｔ３はＴ２よりも長い時間を設定することが好ましい。これらＴ２、Ｔ３の設定は、誘電率特性及びＴＥＭ物理解析により下部電極の酸化の状態の進行を調べたデータ、及び、リーク電流特性により酸素欠損の状態を調べたデータから判断して行う。
【００２９】
この２つの工程を複数回、繰り返すことにより、下部電極の酸化が進むことを抑制しながら、ＳＴＯ膜の酸素欠陥の回復のための酸化処理を十分に行うことができる。
【００３０】
酸化工程（１ｄ）と、酸素の供給を止める工程（１ｅ）は、本実施例では周期的に繰り返しているが、周期的でなくてもよい。
【００３１】
ＤＲＡＭのキャパシタを構成する誘電体膜としては、本実施例のように１０ｎｍレベルの薄膜を用いる。このような薄膜で酸素の拡散を制御するためには、誘電体膜中での酸素の拡散速度を遅くして行うことが好ましい。酸素の拡散速度を遅くするには、酸素分圧を下げる、熱処理温度を下げることにより制御可能である。酸素分圧は、酸素ガスの供給速度ＶO、窒素ガスの供給速度ＶNと、圧力のパラメータを変化させて調整することができる。
【００３２】
熱処理工程の前に、非晶質であったＳＴＯ膜は、前熱処理工程及び熱処理工程の熱処理を経ることによって、ＳＴＯ膜中に結晶化領域が形成される。具体的には、この結晶化は工程（１ｃ）の熱処理工程、及び工程（１ｄ）と工程（１ｅ）の複数回の熱処理工程において行われる。
【００３３】
この際、酸素供給を開始する前の不活性雰囲気中での前熱処理工程（１ｃ）において、結晶化を十分に進行させておく場合には、工程（１ｃ）の処理時間Ｔ１を長くして行う。ＳＴＯ膜で５００℃の場合、およそ３０秒以上行う。この前熱処理工程（１ｃ）で結晶化された膜は緻密であるので、後の酸化処理工程（１ｄ）の際に酸素拡散を遅くする効果がある。誘電体膜が薄くて、下部電極が酸化されやすい場合では、酸化処理工程（１ｄ）の前にＳＴＯ膜を結晶化させておくことにより、酸化処理中での酸素の拡散速度の変化を抑え、下部電極の酸化を抑止することができる。
【００３４】
酸素供給時間Ｔ２、酸素休止時間Ｔ３、酸素ガスの供給速度ＶO、窒素ガスの供給速度ＶN、圧力は、上述した下部電極の酸化状況とＳＴＯ膜の酸素欠損回復程度から決められる。すなわち、酸素供給時間Ｔ２を長くし、酸素休止時間Ｔ３を短くし、酸素ガスの供給速度ＶOを多くし、窒素ガスの供給速度ＶNを少なくすることによって、ＳＴＯ膜の酸素欠損の回復速度が速くなる。一方、この場合には下部電極が酸化されやすくなる。そこで、このＳＴＯ膜の酸素欠損の回復速度と、下部電極の酸化の両者を勘案して、酸素供給時間Ｔ２、酸素休止時間Ｔ３、酸素ガスの供給速度ＶO、窒素ガスの供給速度ＶN、圧力等の条件を決定することができる。
【００３５】
工程（１ｄ）と工程（１ｅ）の間に、真空引きする工程をさらに設けることにより、酸素ガスの排気性をさらに向上させることができる。
【００３６】
次に、図１Ｄに示すように、第２の電極としての上部電極３を形成する。この上部電極３の材料としては、誘電体膜と反応しにくい材料として例えば、Ｒｕを用いる。成膜方法は例えばＣＶＤ法で形成する。
【００３７】
本実施例を用いることにより、従来は５００℃、６０秒、酸素雰囲気の熱処理で形成した場合の比誘電率約５０に対して、本実施例を用いることにより比誘電率を約１００と向上させることができる。リーク電流は、上部電極±１Ｖ印加時、１０-8Ａ／ｃｍ2以下と、ＤＲＡＭに適用する場合のリーク電流値を満たす特性が得られる。
【００３８】
本実施例では、ＳＴＯ膜の成膜においては、非晶質状態の膜を成膜して熱処理により結晶化しているが、ＣＶＤ法を用いて４００℃以上で成膜するなどの方法により、成膜時に結晶化されたＳＴＯを成膜しても良い。
【００３９】
本実施例を用いることにより、誘電体膜を酸化性ガス雰囲気中で熱処理して、誘電体膜中に酸素を取り込むことができる。また、従来のように耐酸化性を持つように膜の構成を変える必要性や、耐酸化性を有するＡｌ2Ｏ3などの膜の追加を行うことなく、下部電極が酸化されることを抑止することができる。この結果として、高誘電率、かつ低いリーク電流特性を持つ誘電体膜を得ることができる。
【００４０】
（第２実施例）
第２実施例に係る、半導体装置としてのキャパシタ素子の製造方法を説明する。第１実施例では、不活性ガス雰囲気の下で酸化処理を行っているが、不活性ガスでの熱処理を必要としない場合には、不活性ガスを供給しないで、酸化処理を行うことも可能である。
【００４１】
本実施例の製造方法は、第１実施例の図１Ａ、図１Ｂまでの工程は、第１実施例と同じである。また、誘電体膜の前熱処理工程及び熱処理工程である図１Ｃのタイムシーケンスは図３に示すように行い、Ｔ３の時間の間、酸素の圧力を減圧する。
【００４２】
この後、第１実施例１の図１Ｄと同様の方法で、上部電極を形成する。本実施例では、不活性ガス（窒素ガス）を供給しなくてよいので、生産コストを安価にすることができる。また、酸化処理の条件は、酸素ガスの供給条件を制御することで制御することができ、不活性ガスの影響を考慮する必要がなくなる。このため、第１実施例と比較して酸化処理を制御するパラメータが少なくて済むという利点がある。
【００４３】
（第３実施例）
第３実施例による製造方法を説明する。本実施例の製造方法は、第１実施例の図１Ａ、図１Ｂまでの工程は、第１実施例と同じである。
【００４４】
誘電体膜の熱処理工程である図１Ｃのタイムシーケンスは図４に示すように行う。本実施例では、酸素ガスを供給する期間中に不活性ガスの供給を止めて、酸素ガスを供給する。
【００４５】
この後、第１実施例の図１Ｄと同様の方法で、上部電極を形成する。本実施例では、不活性熱処理では不活性ガスの条件の制御を行い、酸化熱処理においては酸素ガスの供給条件を制御すればよい。酸化処理の条件は、酸素ガスの供給条件を制御することで行うことができ、不活性ガスの影響を考慮する必要がなくなる。従って、第１実施例と比較して酸化処理を制御するパラメータが少なくて済むという利点がある。
【００４６】
（第４実施例）
第４実施例による製造方法を説明する。この製造方法は、第１実施例の図１Ａ、図１Ｂまでの工程は、第１実施例と同じである。誘電体膜の前熱処理工程及び熱処理工程である図１Ｃのタイムシーケンスは、図５に示すように行う。この熱処理は、下記に示す１１の工程からなる。
【００４７】
（２ａ）不活性ガスとしては例えば窒素ガスを、供給速度ＶN＝２ｓｌｍで供給する。この窒素ガスの供給は、工程（２ｋ）の前まで継続的に行う。
（２ｂ）温度を、室温からＴｂ＝６５０℃まで昇温する。
（２ｃ）Ｔｂ＝６５０℃において、時間Ｔ４＝１０秒の間、保持する。
（２ｄ）温度を室温まで降温する。
（２ｅ）温度をＴａ＝５００℃まで昇温する。
（２ｆ）Ｔａ＝５００℃において、時間Ｔ１＝５秒間、保持する。
（２ｇ）酸化性ガスとして、酸素ガスを、供給時間Ｔ２＝３秒、供給速度ＶO＝０．２ｓｌｍで供給する。
（２ｈ）酸素の供給を止めて、時間Ｔ３＝７秒間、保持する。
（２ｉ）（２ｇ）及び（２ｈ）のプロセスをｎ＝２０回、繰り返す。
（２ｊ）温度を室温まで降温する。
（２ｋ）不活性ガスの供給を止める。
【００４８】
次に、第１実施例の図１Ｄと同様の方法で、上部電極を形成する。
本実施例の熱処理方法では、成膜直後の非晶質の誘電体膜の結晶化処理（前熱処理工程）の一部と、結晶化した後の酸化処理（熱処理工程）を異なる温度で行うことができる。すなわち、結晶化処理では結晶化が十分におこなえるような高い温度で行い、酸化処理は下部電極の酸化を抑止できる低温で行う。ＳＴＯ膜の結晶化処理は５００℃より高温である例えば、６５０℃で行う。これにより、結晶化は５００℃の場合に比べてより促進が行われ高誘電率化を行うことができる。また、酸化処理は、下部電極の酸化が進まない低温の５００℃で行うことができる。
【００４９】
また、本実施例の説明では、工程（２ｄ）で室温まで降温しているが、室温まで下げないでＴｂからＴａに降温してもよい。本実施例は、同一装置内で行うこともできるが、前熱処理工程（２ａ）〜（２ｄ）と、熱処理工程（２ｄ）〜（２ｋ）を分けて、別々の装置で行うこともできる。
【００５０】
本実施例の方法により、結晶化処理を６５０℃と高温で、酸化処理を５００℃と低温で行うことができ、高誘電率化と、下部電極の酸化抑制を行うことができる。
【００５１】
以下に、本実施例の上記（２ａ）〜（２ｋ）の工程をＴｉＯ2膜に適用した方法を説明する。
４００℃以下の低温で成膜したＴｉＯ2膜は、非晶質又はアナターゼ構造を有する。このＴｉＯ2膜は７００℃以上で熱処理するとルチル構造に変化する。アナターゼ構造では誘電率は２０〜４０であるが、ルチル構造では誘電率が１００となる。
【００５２】
上記（２ａ）〜（２ｋ）の工程において、熱処理温度Ｔｂ＝７００℃、熱処理温度Ｔａ＝５００℃に設定して熱処理を行う。この方法により、誘電率が大きいルチル構造のＴｉＯ2が得られ、かつリーク電流が小さい誘電体膜を得ることができる。
【００５３】
（第５実施例）
図６は、第５実施例に係るＤＲＡＭのメモリセルの製造方法を説明するメモリセルの断面図である。
【００５４】
第５実施例の製造方法を下記に示す。まず、半導体基板上に、素子分離領域８と素子形成領域を形成する。素子形成領域には、ゲート電極１１、ソース・ドレイン領域１４を備える選択トランジスタを形成する。
【００５５】
次に、選択トランジスタを覆うように第１層間膜７を形成する。この第１層間膜７内を貫通するように、選択トランジスタのソース・ドレイン領域１４に接続するビット線コンタクトプラグ１３を形成する。さらに、ビット線コンタクトプラグ１３に接続するビット線１２を形成する。
【００５６】
この後、ビット線１２上に第２層間膜５を形成する。第２層間膜５内を貫通するように、選択トランジスタのソース・ドレイン領域に接続するキャパシタコンタクトプラグ６を形成する。
【００５７】
次に、キャパシタコンタクトプラグ６上に、キャパシタ層間膜４を形成する。キャパシタ層間膜４内に、リソグラフィー技術とドライエッチング技術を用いてキャパシタコンタクトプラグ上を開口する開口部を形成する。
【００５８】
この後、キャパシタ層間膜４の上面から、開口部が埋まらないような膜厚で開口部内部を被覆して、キャパシタコンタクトプラグに接続する第１導電膜を成膜する。この第１導電膜の材料としては例えば、Ｒｕを用いる。この成膜方法としては、ステップカバレッジに優れるＣＶＤ法やＡＬＤ法が好ましい。
【００５９】
ＣＭＰ技術又はドライエッチング技術を用いて、キャパシタ層間膜上の第１導電膜を除去し、開口部内に第１導電膜を残して、凹字形状を有する下部電極１を形成する。
【００６０】
次に、下部電極１上に、誘電体膜２を形成する。誘電体膜２としては例えば、ＳＴＯ膜を用いる。成膜は、ステップカバレッジに優れるＣＶＤ法やＡＬＤ法が好ましい。この誘電体膜２に対して、第１〜第５実施例で示した方法で熱処理を行う。
【００６１】
次に、誘電体膜２上に、第２導電膜からなる上部電極３を形成する。第２導電膜としては例えば、Ｒｕ膜を用いる。この成膜は、ステップカバレッジに優れるＡＬＤ法や、熱ＣＶＤ法が好ましい。
【００６２】
本実施例では、下部電極１の構造として凹字型の円筒型キャパシタを示したが、この他に、クラウン型、プレーナ型、ＢＯＸ型構造、などのキャパシタ構造を使用することができる。これらの構造は、そのデバイスが必要とする容量値から決められる。
【００６３】
本実施例のキャパシタの誘電体膜２には、酸素化合物の誘電体膜を用いることができる。また、本実施例は、酸素化合物をキャパシタに用いるＤＲＡＭで説明したが、酸素化合物をキャパシタに用いる強誘電体メモリ（ＦＲＡＭ）、酸素化合物を抵抗変化素子に用いる抵抗変化メモリ（ＲＲＡＭ）などのメモリにも適用できる。
【００６４】
ＦＲＡＭでは、誘電体膜としてＰｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12などが用いられる。ＲＲＡＭでは、ＨｆＯ2膜、ＺｒＯ2膜、ＳＴＯ膜などの酸素化合物が用いられる。
【００６５】
（第６実施例）
図７は、第６実施例に係るＭＯＳトランジスタの製造方法を説明するＭＯＳトランジスタの断面図である。この製造方法を下記に示す。
【００６６】
まず、半導体基板９、例えば、シリコン基板上に、素子分離領域８と素子形成領域を形成する。この半導体基板９としては、ゲルマニウムなどの半導体材料も用いることができる。
【００６７】
次に、半導体基板９に、トランジスタの閾値を制御する為のイオン注入を行う。この半導体基板９上に、ゲート絶縁膜としての誘電体膜１０を成長させる。この誘電体膜１０の材料としては、ソース・ドレイン領域の活性化処理などのトランジスタを形成する際の高温の熱処理工程において、シリコン基板と反応しない材料を用いることができ、例えば、ＨｆＳｉＯＮを用いる。また、誘電体膜１０の材料としては、この他にシリケート膜、アルミネート膜、高誘電率膜を用いることができる。この成長方法は例えばＣＶＤ法で形成する。
【００６８】
次に、誘電体膜１０に対して、第１〜第５実施例で述べた方法を用いて、熱処理を行う。
【００６９】
この後、ゲート電極１１を形成する。ゲート電極１１には、ソース・ドレイン領域の活性化処理などのトランジスタを形成する際の高温の熱処理工程において、ゲート絶縁膜と反応しない材料を用いる。ゲート電極１１の材料としては、例えばＴｉＮを用いる。
【００７０】
次に、ゲート電極１１をパターニング形成する。このゲート電極に対して自己整合的に半導体基板上に不純物イオンを注入し、ソース・ドレイン領域１４を形成する。
【００７１】
（第１〜第６実施例の変形例）
上記第１〜第６実施例に適用可能な誘電体膜の材料は、上記説明で挙げた誘電体膜に限定されない。誘電体膜としては例えば、Ｈｆ、Ｚｒ，Ａｌ、Ｌａ、Ｃｅ，Ｙ、Ｔｉ、Ｎｂ、Ｐｒ、Ｔａ、Ｂｉを含む酸素化合物、ＨｆＯ2、ＺｒＯ2，Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ2，Ｙ2Ｏ3、ＴｉＯ2、Ｎｂ2Ｏ5、Ｐｒ2Ｏ3、Ｔａ2Ｏ5、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＳｒＴｉＯ3、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12などの酸素化合物、これらの積層膜などにも適用可能である。
【００７２】
上記第１〜第６実施例では、上記説明で挙げた誘電体膜の成膜方法に限定されず、ＡＬＤ法、ＣＶＤ法、スパッタ法、ゾルゲル法などを適用することも可能である。
【００７３】
上記第１〜第６実施例では、熱処理工程で使用する酸化性ガスは上記説明で挙げた酸化性ガスに限定されない。酸化性ガスとしては、Ｏ2、Ｏ3，ＮＯ，ＮＯ2，Ｎ2Ｏ，Ｈ2Ｏなどを含むガスや、これらを複数組み合わせたガスを用いることができる。
【００７４】
上記第１〜第６実施例において、酸化性ガスを供給する工程において酸化性ガスの供給を止めた後に、真空引きして酸素を排気するステップを設けることにより、酸素ガスの排気性を上げることができる。
【００７５】
上記第１〜第６実施例では、熱処理工程で使用する不活性ガスは上記説明で挙げた不活性ガスに限定されない。不活性ガスとしては、Ｎ2、Ｈｅ、Ａｒなどや、これらを複数、組み合わせたガスを用いることができる。
【００７６】
上記第１〜第６実施例では、前熱処理工程及び熱処理工程で使用する装置は、上記説明で挙げた熱処理装置に限定されない。熱処理装置としては、急速熱処理装置、ＡＬＤ装置、ＣＶＤ装置、電気炉などを用いることができる。
【００７７】
上記第１〜第６実施例では、下部電極、上部電極、及びゲート電極の材料は上記説明で挙げた電極材料に限定されない。例えば、電極材料としては、ＴｉＮ、Ｔｉ、Ｔａ，ＴａＮ，Ｚｒ，Ｉｒ、ＩｒＮ、ＩｒＯ、Ｗ、ＷＮ，Ｒｕ、ＲｕＯ、Ｐｔ、シリコン、ドープトシリコンのいずれか、または複数組み合わせた電極を用いることができる。これらの材料の中では、電極が酸化されやすいＲｕ，ＴｉＮ，Ｔｉ，Ｉｒ、Ｗ、ＷＮでは、本発明の効果を顕著に奏することができる。
【００７８】
上記第１〜第６実施例では、誘電体膜は熱処理後に結晶化される例を示したが、熱処理後に非晶質な膜であっても良い。
【００７９】
上記第１〜第６実施例では、ＤＲＡＭ、ＦＲＡＭ、ＲＲＡＭなどのメモリ、ＭＯＳトランジスタで説明したが、これらに限定されるものではなく、下部電極上に形成される薄膜に適用することが可能である。
【符号の説明】
【００８０】
１  下部電極
２  誘電体膜
３  上部電極
４  キャパシタ絶縁膜
５  第２層間膜
６  キャパシタコンタクトプラグ
７  第１層間膜
８  素子分離領域
９  半導体基板
１０  ゲート絶縁膜
１１  ゲート電極
１２  ビット線
１３  ビットコンタクトプラグ
１４  ソース・ドレイン領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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