(57)【要約】【課題】総和電流と瞬時電流とを共に低減可能な半導体集積回路の設計装置および半導体集積回路の設計方法を提供する。【解決手段】半導体集積回路の設計装置は、配置部１と、タイミング解析部２と、クロックライン配線部３と、ロジック配線部４と、ライブラリ５と、設定値取得部６とを備えている。タイミング解析部２が、各フリップフロップＦ０〜Ｆｎのタイミングウィンドウを算出し、タイミングウィンドウに基づいて各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を適切に設定するため、半導体集積回路の総和電流および瞬時電流の少なくとも一方を必要に応じて低減できる。また、ユーザの設定に応じて、総和電流または瞬時電流のいずれかを特に優先して低減させることも可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
設計対象回路に含まれる複数のフリップフロップのそれぞれごとに設定されるタイミング制約条件を満たすように、前記複数のフリップフロップのそれぞれを駆動する複数のクロックの遅延時間の許容範囲を示すタイミングウィンドウを算出するタイミングウィンドウ算出手段と、
前記タイミングウィンドウに基づいて、総和電流および瞬時電流の少なくとも一方が低減されるように前記複数のフリップフロップのそれぞれを駆動する前記複数のクロックの遅延時間を設定する遅延時間設定手段と、
前記遅延時間設定手段で設定された遅延時間に基づいて、ルートクロックを遅延させて前記クロックを生成する遅延素子を前記複数のフリップフロップの少なくとも一つのクロックラインに配置するクロックライン配線手段と、を備えることを特徴とする半導体集積回路の設計装置。
【請求項２】
前記遅延時間設定手段は、前記複数のクロックの遅延時間が前記タイミングウィンドウ内で最小となるように、または、所定の時間内に前記クロックが入力される前記フリップフロップの数が所定の数以下となるように、前記遅延時間を設定することを特徴とする請求項１に記載の半導体集積回路の設計装置。
【請求項３】
前記遅延時間設定手段は、予め設定される優先度に基づいて、
前記総和電流を優先的に低減するか、
前記総和電流と前記瞬時電流との両方を低減するか、
前記瞬時電流を優先的に低減するか、
のいずれかを選択して、前記タイミングウィンドウに基づいて前記遅延時間を設定することを特徴とする請求項１に記載の半導体集積回路の設計装置。
【請求項４】
前記遅延時間設定手段は、所定の単位時間の整数倍の長さを前記遅延時間とすることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路の設計装置。
【請求項５】
設計対象回路に含まれる複数のフリップフロップのそれぞれごとに設定されるタイミング制約条件を満たすように、前記複数のフリップフロップのそれぞれを駆動する複数のクロックの遅延時間の許容範囲を示すタイミングウィンドウを算出するステップと、
前記タイミングウィンドウに基づいて、総和電流および瞬時電流の少なくとも一方が低減されるように前記複数のフリップフロップのそれぞれを駆動する前記複数のクロックの遅延時間を設定するステップと、
前記設定された遅延時間に基づいて、ルートクロックを遅延させて前記クロックを生成する遅延素子を前記複数のフリップフロップの少なくとも一つのクロックラインに配置するステップと、を備えることを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の配置配線を行う半導体集積回路の設計装置および設計方法に関する。
【背景技術】
【０００２】
半導体集積回路は一般に、多数のフリップフロップを含んでおり、これらフリップフロップはクロックに同期して動作する。半導体集積回路の配置配線を行う際、クロックの始点であるルートクロックポイントから各フリップフロップのクロック端子に至るまでの遅延時間の考慮が不可欠である。全てのフリップフロップがタイミング制約条件を満たさないと、半導体集積回路が仕様どおりに動作しなくなってしまう。
【０００３】
ルートクロックと各フリップフロップを直結する場合、ルートクロックポイントから近い位置に配置されたフリップフロップにおいては、ルートクロックポイントからの伝搬遅延時間は短くなり、遠い位置に配置されたフリップフロップにおいては、伝搬遅延時間は長くなる。このように、ルートクロックに対する伝搬遅延時間の管理を行わないと、この伝搬遅延時間の長短差が大きくなってしまい、各フリップフロップのタイミング制約条件が満たされない場合が生じる。一般には、ルートクロックポイントと各フリップフロップとのクロックライン上に遅延素子を挿入して、遅延時間の調整を行う。
【０００４】
従来は、最も短い遅延時間と最も長い遅延時間との差（マックスクロックスキュー）を可能な限り小さくなるように設計する手法が一般的であった（例えば、特許文献１）。しかしながら、この手法では消費電流に関する以下のような問題がある。
【０００５】
まず、遅延時間の調整に用いる遅延素子の数が非常に多くなってしまうため、クロックライン全体における消費電流（以下、総和電流）が大きくなってしまう場合がある。また、クロックスキューが小さいと、短時間内に数多くのフリップフロップが一斉に動作し、瞬間的に大きな電流（以下、瞬時電流）が流れるという問題がある。この大きな瞬時電流は、大きな電磁ノイズを発生させ、他の電子機器・回路に影響を与えてしまう（ＥＭＩ（Electromagnetic Interference：電磁干渉））。さらに、瞬時電流は、瞬間的な電源電圧の低下および接地電圧の上昇を引き起こし、半導体集積回路が誤動作する原因となるおそれがある。
【０００６】
これらの問題は、例えば、携帯電話に代表される携帯電子機器に搭載する半導体集積回路において特に顕著である。例えば、バッテリ駆動の携帯電話では、総和電流が大きいとバッテリ充電間隔が短くなってしまう。また、瞬時電流による電磁ノイズが電波と干渉すると、携帯電話が正しく電波を受信できなくなってしまう。
【０００７】
このように、従来の半導体集積回路の設計手法では、総和電流および瞬時電流への対策が不十分であり、これに伴う問題が発生する場合があり得る。
【特許文献１】特願２０００−１９５９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、総和電流および瞬時電流の少なくとも一方を低減可能な半導体集積回路の設計装置および半導体集積回路の設計方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば設計対象回路に含まれる複数のフリップフロップのそれぞれごとに設定されるタイミング制約条件を満たすように、前記複数のフリップフロップのそれぞれを駆動する複数のクロックの遅延時間の許容範囲を示すタイミングウィンドウを算出するタイミングウィンドウ算出手段と、前記タイミングウィンドウに基づいて、総和電流および瞬時電流の少なくとも一方が低減されるように前記複数のフリップフロップのそれぞれを駆動する前記複数のクロックの遅延時間を設定する遅延時間設定手段と、前記遅延時間設定手段で設定された遅延時間に基づいて、ルートクロックを遅延させて前記クロックを生成する遅延素子を前記複数のフリップフロップの少なくとも一つのクロックラインに配置するクロックライン配線手段と、を備えることを特徴とする半導体集積回路の設計装置が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路の総和電流および瞬時電流の少なくとも一方の低減が可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る半導体集積回路の設計装置および設計方法の実施形態について、図面を参照しながら具体的に説明する。
【００１２】
図１は本発明の実施形態に係る半導体集積回路の設計装置（以下、単に設計装置と呼ぶ）の概略構成を示す図である。図１の設計装置は、配置部１と、タイミング解析部２と、クロックライン配線部３と、ロジック配線部４と、ライブラリ５と、設定値取得部６とを備えている。
【００１３】
配置部１は、論理合成されたゲートレベルの回路に対して、与えられたタイミング制約条件を考慮し、設計対象回路に含まれる各セルの配置を行う。タイミング解析部２は、ゲートレベルの回路や配置部１による配置結果と、外部から設定されるタイミング制約条件とに基づいてタイミング解析を行い、後述する各フリップフロップのタイミングウィンドウを算出するタイミングウィンドウ算出手段の機能を有する。さらに、タイミング解析部２は、算出したタイミングウィンドウに基づいて、総和電流および瞬時電流の少なくとも一方が所定の制限範囲内に収まるよう各フリップフロップを駆動するクロックの遅延時間を設定する遅延時間設定手段の機能も有する。なお、タイミング解析部２をタイミングウィンドウ算出部と遅延時間設定部の２つに分離してもよい。
【００１４】
クロックライン配線部３は、タイミング解析部２が設定した遅延時間に基づいて、ルートクロックポイントと各フリップフロップのクロックの入力ピン間に遅延素子を配置し、ルートクロックポイントから各フリップフロップへのクロックラインの配線を行う。ロジック配線部４は、ロジック回路とフリップフロップ間や、各フリップフロップ間同士等、クロックライン以外の配線を行う。ライブラリ５には、ロジック回路を構成するＡＮＤ素子やＯＲ素子等の論理やセル遅延等に関する情報が登録されており、配置部１等はこれらの情報を参照して処理を行う。設定値取得部６は、外部からユーザが設定するタイミング制約条件等を取得する。
【００１５】
上述した図１の設計装置は、例えば１台のコンピュータにより実現することもできるし、２以上のコンピュータ等で実現することも可能である。本実施形態に係る設計装置は、最も重要な構成部であるタイミング解析部２と、クロックライン配線部３と、設定値取得部６とを少なくとも備えており、その他の構成は、設計装置に内蔵しても良いし、別個の装置であってもよい。
【００１６】
図２は、図１の設計装置の処理動作の一例を示すフローチャートである。まず、配置部１は、外部から入力されるゲートレベルの回路に含まれるクロックバッファや、設計対象回路に含まれるフリップフロップ、他のロジック回路等の配置を行う（ステップＳ１）。配置部１は配置のみを行い、配線は行わない。
【００１７】
ここで、フリップフロップとは、ルートクロックまたはルートクロックを遅延させたクロックによって駆動される各種の回路素子であり、Ｄ型フリップフロップやＪＫ型フリップフロップ等の各種のフリップフロップの他に、クロックドインバータ等も含まれる。
【００１８】
次に、設定値取得部６は、外部から設定されるクロック周波数やセットアップおよびホールド時間等のタイミング制約条件を取得し（ステップＳ２）、タイミング解析部２は、ゲートレベルの回路情報とタイミング制約条件とに基づいて、タイミング解析を行って（ステップＳ３）、タイミングウィンドウを算出する（ステップＳ４）。
【００１９】
タイミングウィンドウとは、各フリップフロップに設定されるタイミング制約条件を満たすように各フリップフロップを駆動するクロックの遅延時間の許容範囲をいう。タイミング解析部２は、全フリップフロップに対して個別にタイミングウィンドウを算出する。
【００２０】
図３は、各フリップフロップのタイミングウィンドウの一例を示す図である。図３（ａ）は、ステップＳ１にて、配置部１が、ルートクロックを出力するクロックバッファ１１と各フリップフロップ（Ｆ／Ｆ）Ｆ０〜Ｆｎとを配置した状態を示しており、ルートクロックは、その後の工程にて（ｎ＋１）個のフリップフロップＦ０〜Ｆｎに供給される。図３（ｂ）は、各フリップフロップＦ０〜Ｆｎのタイミングウィンドウの例を示している。例えば、フリップフロップＦ０のタイミングウィンドウは時刻ｔａ〜ｔｂであることを示している。これは、フリップフロップがクロックの立ち上がりエッジに同期して駆動される場合、ルートクロックが時刻ｔ０で立ち上がったとすると、タイミング制約条件を満たすためには、時刻ｔａ〜ｔｂの期間内に、フリップフロップＦ０に供給されるクロックが立ち上がらなければならないことを示している。
【００２１】
クロックスキューが多少大きくても、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間がタイミングウィンドウ内であれば、タイミング制約条件を満たしているので、動作上何ら問題はない。この点に着目して、本実施形態では以下のように各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を設定する。
【００２２】
設定値取得部６は、ユーザが設定する単位時間ΔＴＷと優先度を取得し（ステップＳ５）、タイミング解析部２は、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を設定する（ステップＳ６）。
【００２３】
ここで、単位時間ΔＴＷとは、遅延時間を調整できる最小の単位時間を表しており、この単位時間ΔＴＷごとに、遅延時間を設定する。すなわち、遅延時間は、単位時間ΔＴＷの整数倍に設定される。例えば、図３（ｂ）のフリップフロップＦ９を駆動するクロックの遅延時間は、タイミング制約条件を満たすために、時刻ｔ７〜ｔ８，ｔ８〜ｔ９，ｔ９〜ｔ１０内のいずれかに設定されるが、単位時間ΔＴＷより短い時間内での調整は行わない。その理由は、遅延時間の設定を容易にするためである。
【００２４】
ユーザが単位時間ΔＴＷの値を大きく設定すると、タイミング解析部２が遅延時間の設定に要する処理時間を短縮できる。一方、ユーザが単位時間ΔＴＷの値を小さく設定すると、遅延時間の微調整が可能となるため、フリップフロップの数が多い場合でも、タイミング解析部２は遅延時間を設定可能である。単位時間ΔＴＷの値が０に設定されると、遅延時間は任意の時刻に設定されることとなる。なお、単位時間ΔＴＷは、予め定めた固定値であってもよいし、任意あるいは複数通りに変更できるようにしてもよい。
【００２５】
また、優先度とは、総和電流と瞬時電流のどちらを優先的に低減するかを示すものある。優先度を設定しない場合は、総和電流と瞬時電流のどちらを優先的に低減するかを予め決めておけばよい。以下では、優先度として、できる限り総和電流を低減することを目的とする「総和電流優先モード」と、両方の低減を目的とする「バランスモード」と、できる限り瞬時電流を低減することを目的とする「瞬時電流優先モード」とのいずれかをユーザが選択できる場合を例に取って、遅延時間の設定について説明する。
【００２６】
図４は、総和電流優先モードで遅延時間を設定する例を示す図であり、タイミング解析部２が設定する、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を黒三角「▼」で示し、同図の下部には各単位時間ΔＴＷ内にクロック入力されるフリップフロップの符号を記している。タイミング解析部２は、総和電流を低減するため、タイミング制約を満たす範囲で遅延素子の数が最小になるように遅延時間を設定する。すなわち、全てのフリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間は、各タイミングウィンドウ内で遅延時間が最小になるよう設定される。例えば、フリップフロップＦ０のタイミングウィンドウは時刻ｔａ〜ｔｂであるので、遅延時間はｔ３〜ｔ４内に設定される。
【００２７】
このように、図４に示す総和電流優先モードでは、挿入される遅延素子の数が少なくなるため、総和電流をより小さくすることができる。また、結果的にクロックスキューが最小とはならず、ある程度遅延時間がばらつくため、従来手法に比べて瞬時電流も低減できる。
【００２８】
図５は、バランスモードで遅延時間を設定する例を示す図である。各フリップフロップＦ０〜Ｆｎのタイミングウィンドウは、図４と同様である。バランスモードでは、総和電流優先モードより瞬時電流を低減させるため、単位時間ΔＴＷ内にクロック入力されるフリップフロップの数を１つ以下とする、という条件付きで、遅延時間ができるだけ小さくなるよう、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間は設定される。
【００２９】
例えば、図４では、フリップフロップＦ０とＦ７を駆動するクロックの遅延時間が時刻ｔ３〜ｔ４内に設定される。これに対し、図５では、フリップフロップＦ０を駆動するクロックの遅延時間が時刻ｔ５〜ｔ６内に設定される。一方、図４では、時刻ｔ０〜ｔ１内にクロック入力されるフリップフロップは１つ（フリップフロップＦ３）しか存在しないため、図５でも同様にフリップフロップＦ３を駆動するクロックの遅延時間は、遅延時間が最小となる時刻ｔ０〜ｔ１内に設定される。
【００３０】
このように、図５に示すバランスモードでは、単位時間ΔＴＷ内にクロック入力されるフリップフロップの数が１つ以下なので、総和電流優先モードより瞬時電流を低減できる。また、この条件を満たす範囲で遅延時間を小さくするため、同モードと比べて総和電流が大幅に増加することはなく、従来手法に比べて総和電流も低減できる。
【００３１】
図６は、瞬時電流優先モードで遅延時間を設定する例を示す図である。各フリップフロップＦ０〜Ｆｎのタイミングウィンドウは、図４と同様である。瞬時電流優先モードでは、バランスモードよりさらに瞬時電流を低減させるため、連続する２つの単位時間ΔＴＷ内にクロック入力されるフリップフロップの数は１つ以下とする、という条件で遅延時間は設定される。その結果、例えば図６に示すように遅延時間が設定され、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間がばらつくため、瞬時電流を極めて小さくすることができる。また、クロックスキューを小さくするための遅延素子が少なくて済むので、従来手法に比べて、総和電流も低減できる。
【００３２】
なお、図４〜図６に示した遅延時間の設定手法は一例に過ぎず、種々の変形が可能である。例えば、以下に示すように、ユーザがより詳細に設定できるようにしてもよい。
【００３３】
例えば、図５のバランスモードにおいて、単位時間ΔＴＷ内にクロック入力されるフリップフロップの数をユーザが任意に設定できるようにしてもよい。この数が２以上に設定されると、図５に比べると瞬時電流は増加するが、遅延時間設定の自由度が高まるので、フリップフロップの数が多い場合でも遅延時間の設定が可能になるし、タイミング解析部２が遅延時間を設定するのに要する処理時間を短縮できる。
【００３４】
また、図６の瞬時電流優先モードにおいて、所定数の連続する単位時間ΔＴＷ内にクロック入力されるフリップフロップの数が１つ以下となるよう遅延時間の設定が行われることとし、この所定数をユーザが任意に設定できるようにしてもよい。所定数が３以上に設定されると、図６に比べると遅延素子がより多く挿入されることとなるため、総和電流が増加する場合が生ずるが、瞬時電流をさらに低減することができる。
【００３５】
結局、バランスモードおよび瞬時電流優先モードでは、所定の時間内にクロック入力されるフリップフロップの数が、所定の数以下となるよう、遅延時間は設定される。図５は、単位時間ΔＴＷ内にクロック入力されるフリップフロップの数が１つ以下である例であり、図６は、単位時間ΔＴＷの２倍の時間内にクロック入力されるフリップフロップの数が１つ以下である例といえる。
【００３６】
ここで、図５のバランスモードで、クロック一周期分の時間内に含まれる単位時間ΔＴＷの数よりフリップフロップの数ｎ＋１が大きい場合など、タイミング解析手段２が、ユーザが設定した優先度等を満たすよう各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を設定できない場合（ステップＳ７）、タイミング制約条件や、単位時間ΔＴＷ、優先度等の再設定をするステップＳ２以降を再度行う。
【００３７】
タイミング解析部２が、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を設定可能な場合、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間が、ステップＳ６で設定された遅延時間となるよう、クロックライン配線部３は、ルートクロックポイントから各フリップフロップＦ０〜Ｆｎへのクロックライン配線を行う（ステップＳ８）。より具体的には、クロックライン配線部３は、ライブラリ５に登録された配線遅延情報を参照しつつ、図３におけるクロックバッファ１１と各フリップフロップＦ０〜Ｆｎ間に遅延素子を配置し、クロックバッファ１１、各フリップフロップＦ０〜Ｆｎ、遅延素子間の配線をそれぞれ行う。
【００３８】
一方、各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間をステップＳ６で設定された遅延時間とすることが可能でない場合（ステップＳ９）、再度ステップＳ２以降を行う。
【００３９】
なお、図２は、ステップＳ７，Ｓ９が可能でない場合、ステップＳ２に戻る例を示しているが、優先度や単位時間ΔＴＷのみを再設定するステップＳ５以降を再度行い、それでも可能でない場合は、ステップＳ２に戻ることにしてもよい。
【００４０】
クロックライン配線部３がクロックラインの配線を行った後、ロジック配線部４は、ロジックセル（図３には不図示）とフリップフロップＦ０〜Ｆｎ間や、各フリップフロップＦ０〜Ｆｎ間同士等、クロックライン以外のロジック配線を行う（ステップＳ１０）。
【００４１】
なお、設定値取得部６は、例えばディスプレイ（図１には不図示）にクロック周波数等を設定するための設定画面を提示し、ユーザが設定した値を取得する。図７は、設定値取得部６が提示する設定画面の一例を示す図である。図７の設定画面は、クロック周波数設定部２１と、セットアップおよびホールド時間設定部２２と、単位時間設定部２３と、優先度設定部２４とを有する。
【００４２】
ユーザは、所望のクロック周波数等をクロック周波数設定部２１等に設定する。また、ユーザは、優先度設定部２４内のラジオボタン２５ａ〜２５ｃのいずれかをチェックすることにより、優先度を選択する。図７は、クロック周波数、セットアップ時間、ホールド時間、単位時間ΔＴＷを、それぞれ、１００ＭＨｚ，１０ｐｓ，１０ｐｓ，１ｎｓに設定し、優先度としてバランスモードを選択する例である。
【００４３】
図７は設定画面の一例に過ぎず、種々の変形が可能である。例えば、図２のステップＳ２にて、設定値取得部６はクロック周波数設定部２１と、セットアップおよびホールド時間設定部２２のみを提示し、ステップＳ５にて、設定値取得部６は単位時間設定部２３と、優先度設定部２４のみを提示してもよい。また、クロック周波数の換わりに、クロック周期を設定することとしてもよい。さらに、単位時間ΔＴＷは、クロック周期に対する割合を設定することとしてもよい。また、上述した詳細な設定を行う設定部をさらに設けてもよい。さらに、遅延時間の調整を必要とないパスをフォルスパスとして設定することとしてもよい。また、図７に示す各設定値の少なくとも１つの設定をユーザが省略できることとしてもよい。
【００４４】
このように、本実施形態では、タイミング解析部２が各フリップフロップＦ０〜Ｆｎのタイミングウィンドウを算出し、タイミングウィンドウに基づいて各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を適切に設定するため、半導体集積回路の総和電流および瞬時電流の少なくとも一方を必要に応じて低減できる。また、ユーザの設定に応じて、総和電流または瞬時電流のいずれかを特に優先して低減させることも可能である。
【００４５】
上述した実施形態で説明した半導体集積回路の設計装置の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、半導体集積回路の設計装置の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【００４６】
また、半導体集積回路の設計装置の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【００４７】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係る半導体集積回路の設計装置の概略構成を示す図。
【図２】図１の設計装置の処理動作の一例を示すフローチャート。
【図３】各フリップフロップのタイミングウィンドウの一例を示す図。
【図４】総和電流優先モードで遅延時間を設定する例を示す図。
【図５】バランスモードで遅延時間を設定する例を示す図。
【図６】瞬時電流優先モードで遅延時間を設定する例を示す図。
【図７】設定値取得部６が提示する設定画面の一例を示す図。
【符号の説明】
【００４９】
２  タイミング解析部
３  クロックライン配線部
Ｆ０〜Ｆｎ  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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