(57)【要約】      （修正有）【課題】駆動信号の検出電極への容量結合が少なく、感度が高いセンサ用圧電素子を提供する。【解決手段】圧電膜６、７に少なくとも１層の埋め込み電極４を設け、埋め込み電極４の内少なくとも１層を電気的に安定な電位である基準電位に接続した基準電極とし、圧電膜６、７の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極１、２と圧電膜６、７の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極３によって基準電極４を厚み方向に挟んだように構成する。【選択図】図１
2010192585.tif 000002
【特許請求の範囲】
【請求項１】
基板、下部電極、圧電膜、上部電極を備え、前記圧電膜の成膜面に対し平行な方向及び垂直な方向の変位を駆動もしくは検出を可能とした圧電素子であって、前記圧電膜に少なくとも１層の埋め込み電極を設け、前記埋め込み電極の内の少なくとも１層を電気的に安定な電位である基準電位に接続した基準電極とし、前記圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と前記圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極によって前記基準電極を厚み方向に挟んだ構成としたことを特徴とする圧電素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カメラの手振れ補正システム、ナビゲーションシステム、姿勢制御システム用のジャイロセンサを始めとし、機器の振動衝撃検知や防犯システム用衝撃センサ等に用いられる圧電素子に関するものである。
【背景技術】
【０００２】
圧電材料は電気−機械変換効率が高く、小型で高感度なセンサ用圧電素子を実現できることから、様々なセンサに利用されている。近年では、数μｍ厚みの圧電膜を大面積の基板に再現性良く成膜する技術や圧電膜を微細に加工する技術も確立され、ますます超小型なセンサ用圧電素子が量産性良く製造できるようになってきた。
【０００３】
こうした中、新たな技術的課題も生じてきている。その一つに電極間の容量結合があげられる。センサ用圧電素子にはしばしば複数の電極が形成されるが、それぞれの電極の間隔が極めて狭くなってきていることと、特に圧電性が高いチタン酸ジルコン酸鉛（ＰＺＴ）等の圧電体は誘電率が高いことから、各電極間の容量が増大し、一つの電極で取り扱う電気信号が他の電極に飛び込む、いわゆる容量結合が大きくなり、センサ性能への影響が無視できなくなってきている。
【０００４】
容量結合について特許文献１を用いてもう少し詳しく説明する。図８は、従来例１に係る圧電素子の図を示す。図８（ａ）は斜視図、図８（ｂ）は断面図である。説明をわかりやすくするため圧電素子の構造は、片端側が振動自由であり、片端側が固定されているカンチレバー状の圧電素子とした。斜視図は、片端側が自由である方向から見たものである（片端固定側は図示せず）。基板５０９上に下部電極５０４、圧電膜５０６、上部電極５０１、５０２、５０３が形成されている。尚、圧電膜５０６は矢印が示す通り厚み方向に予め分極処理が施されている。こうした構成とすることで、下部電極５０４と上部電極５０３との間に交流電圧を印加すると、圧電膜成膜面に対し垂直方向に圧電素子を屈曲振動させることができ、また下部電極５０４と上部電極５０１及び上部電極５０２との間に各々逆位相の交流電圧を印加すると、圧電膜成膜面に対し平行な方向に屈曲振動できることが従来から知られている。例えばジャイロ用圧電素子にこの圧電素子を利用するには、組み合わせはいくつか考えられるが、上部電極５０１及び上部電極５０２を駆動用電極とし、上部電極５０３を検出用電極とすることで実現できる。ここで、圧電素子の小型化を考えた場合、振動振幅の大きさを維持するために圧電素子の共振周波数を上げないようにする必要がある。共振周波数は圧電素子の長さの二乗に反比例し、幅や厚みに比例するため、共振周波数を維持したまま小型化すると圧電素子は細長い形状になっていく。一方、配線間容量は隣り合う電極の間隔に反比例し長さに比例するため、圧電素子を小型化すると配線間容量は増大することとなる。即ち、圧電素子を小型化すればするほど容量結合が大きくなり、上部電極５０１及び上部電極５０２に加えた交流電圧が、各々の隣に配置された上部電極５０３に多量に(強く)流れ込むこととなり、検出出力の安定化を損なうことにつながる。
【０００５】
特許文献１の容量結合の影響に対する対策としては、例えば特許文献２、３記載の容量結合低減の従来技術が知られている。この従来技術は主にジャイロセンサ用圧電素子に関するものであり、圧電素子における圧電膜を離間配置することで容量結合を低減でき、印加された角速度に対する検出出力を安定化できる技術である。
【０００６】
容量結合低減の対策として、圧電素子の横方向に離間配置したことが、特許文献２に記載されている。図９は、従来例２に係る圧電素子の図を示す。図９（ａ）は斜視図、図９（ｂ）は断面図である。基板５１９上に下部電極５１４、圧電膜５１６、上部電極５１１、５１２、５１３が形成されている。尚、圧電膜５１６は矢印が示す通り厚み方向に予め分極処理が施されている。上部電極５１１、５１２、５１３の各配線間における圧電膜５１６及び下部電極５１４を削りとり、上部電極５１１、５１２、５１３の各々を圧電素子の幅方向に離間配置している。これにより各配線間の間隔が広くなり、配線間容量を抑え、つまりは容量結合が抑えられ、検出出力の安定化につなげている。
【０００７】
更に、容量結合低減の対策として、圧電素子の長手方向に離間配置すると同時に、上部電極の引き回しを絶縁体にすることが、特許文献３に記載されている。図１０は、従来例３に係る圧電素子の図を示す。図１０（ａ）は斜視図、図１０（ｂ）は断面図である。基板５２９上に下部電極５２４、圧電膜５２６、上部電極５２１、５２２、５２３が形成されている。尚、圧電膜５２６は矢印が示す通り厚み方向に予め分極処理が施されている。上部電極５２３は、上部電極５２１、５２２と圧電素子の長手方向に離間配置すると同時に、上部電極５２３の引き回しは絶縁体５２８上にすることで、配線間容量を抑え、つまりは容量結合が抑えられ、検出出力の安定化につなげている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２７１１０号公報
【特許文献２】特開２００５−２４９３９５号公報
【特許文献３】特開２００３−２２７７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上部電極の離間配置は圧電素子の駆動検出効率の低下を招くこととなる。具体的には、図８〜図９において、上部電極５０３や上部電極５１３は圧電膜成膜面に対し垂直方向に生じる圧電素子の屈曲振動を駆動もしくは検出するためのものであるため、圧電素子の幅全面に形成されるのが、効率面においては好ましい。しかし、幅方向に圧電膜を離間配置すれば、その分、検出効率は低下する。また上部電極５１１、５１２、５１３の各配線間における圧電膜５１６及び下部電極５１４を削りとると、圧電膜５１６が加工時のダメージにより性能劣化を起こして、更に圧電素子駆動検出効率を低下させる。
【００１０】
また、図１０において、上部電極５２１、５２２を圧電素子の長手方向に離間配置すると圧電素子の屈曲振動の歪発生箇所に適正に配置できなくなり、これもまた圧電素子の駆動検出効率を低下させることになる。尚、基板の表裏に離間配置することも考えられるが、圧電素子の駆動検出効率の低下や容量結合は防げるものの、基板の表裏に離間した上部電極同士の位置合わせ精度が悪くなり、検出出力の安定化にはつながらない。
【００１１】
以上のように上部電極の離間配置は、圧電素子の駆動検出効率の低下につながると言った問題があった。そこで本発明は、圧電素子の駆動検出効率の低下を招くことなく、且つ容量結合を少なくすることで、感度が高く、出力が安定な即ちＳ／Ｎに優れるセンサ用圧電素子の提供を目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の圧電素子は、圧電膜に少なくとも１層の埋め込み電極を設け、埋め込み電極の内の少なくとも１層を電気的に安定な電位である基準電位に接続した基準電極とする点と、圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極によって基準電極を厚み方向に挟んだ状態となるように構成したものである。この構成により、電気的に安定な電位に接続した埋め込み電極を挟んだ電極同士の容量結合は、ほぼ無くすことができると同時に圧電素子の変位歪が発生する箇所に電極を理想的に配置でき、圧電素子の駆動検出効率を低下させずに出力を安定にすることが可能となる。
【００１３】
すなわち、本発明によれば、基板、下部電極、圧電膜、上部電極を備え、前記圧電膜の成膜面に対し平行な方向及び垂直な方向の変位を駆動もしくは検出を可能とした圧電素子であって、前記圧電膜に少なくとも１層の埋め込み電極を設け、前記埋め込み電極の内の少なくとも１層を電気的に安定な電位である基準電位に接続した基準電極とし、前記圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と前記圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極によって前記基準電極を厚み方向に挟んだ構成としたことを特徴とする圧電素子が得られる。
【発明の効果】
【００１４】
本発明は、圧電膜に少なくとも１層の埋め込み電極を設け、厚み方向に圧電膜を２分割以上することで、圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極とを各々別の層に形成することが可能となり、圧電膜の成膜面に対し垂直な方向に生じる圧電素子の屈曲振動において、電極を離間配置する必要がなくなるので、従来よりも広域に電極を形成できる。即ち、効率よく高い感度が得られるセンサ用圧電素子を提供できる。
【００１５】
更に、埋め込み電極の内、少なくとも１層を電気的に安定な電位である基準電位に接続した基準電極とし、圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極によって基準電極を厚み方向に挟んだ構成としたことで、圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極との間に発生する容量結合は、ほぼ無くすことができる。各々の電極の間隔は、圧電膜の厚みで決まるため通常極めて狭くなり、配線間容量は増加することとなるが、各々の電極の間には安定した基準電位を配置させるため、一方の電極が取り扱う信号が発生する電界が基準電極で遮断され、他方の電極に影響を及ぼすことを極めて少なくできる。尚、圧電性の高い材料の代表としてあげられるＰＺＴ等の比誘電率は、空気やシリコン等の基板材料と比較し数百倍〜数千倍と高いため、圧電膜にＰＺＴを使用した場合電極間の容量結合による影響が大きく現れる。そこで、特に本発明の容量結合の低減効果は、圧電膜にＰＺＴを使用した時には、極めて大きなものとなる。即ち、出力が安定なセンサ用圧電素子を提供できる。
【００１６】
更に、各電極や各圧電膜層の加工形成において、基板の表裏に上部電極を離間して配置する方法が考えられるが、そのためには精度の出しにくい基板両面からの位置合わせ加工が必要となってくる。しかし、本発明は、精度が出し難い両面からの位置合わせを不要とし、片側面から位置合わせのみで加工形成することが可能なため、圧電素子に対し高精度に電極を配置させることができ、出力が安定なセンサ用圧電素子を提供できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る圧電素子の図を示す。図１（ａ）は斜視図、図１（ｂ）は断面図である。
【図２】本発明の実施の形態２に係る圧電素子の図を示す。図２（ａ）は斜視図、図２（ｂ）は断面図である。
【図３】本発明の実施の形態３に係る圧電素子の図を示す。図３（ａ）は斜視図、図３（ｂ）は断面図である。
【図４】本発明の実施例に係る圧電素子の図を示す。図４（ａ）は上面図及び回路結線図、図４（ｂ）は図４（ａ）のＡ−Ａ断面図、図４（ｃ）は図４（ａ）のＢ−Ｂ断面図である。
【図５】本発明の実施例に係る圧電素子基板加工後の図を示す。図５（ａ）は上面図、図５（ｂ）は図５（ａ）のＣ−Ｃ断面図である。
【図６】圧電素子の感度測定結果を示す。
【図７】駆動信号の検出電極への飛び込み量の測定結果を示す。
【図８】従来例１に係る圧電素子の図を示す。図８（ａ）は斜視図、図８（ｂ）は断面図である。
【図９】従来例２に係る圧電素子の図を示す。図９（ａ）は斜視図、図９（ｂ）は断面図である。
【図１０】従来例３に係る圧電素子の図を示す。図１０（ａ）は斜視図、図１０（ｂ）は断面図である。
【発明を実施するための形態】
【００１８】
本発明の圧電素子は、圧電膜に少なくとも１層の埋め込み電極を設け、埋め込み電極の内少なくとも１層を電気的に安定な電位である基準電位に接続した基準電極とする点と、圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極によって基準電極を厚み方向に挟んだ状態となるように構成している。
【００１９】
以下、本発明の実施の形態について、詳細に説明する。
【００２０】
（実施の形態１）
図１は本発明の実施の形態１に係る圧電素子の図を示す。図１（ａ）は斜視図、図１（ｂ）は断面図である。基板９上に下部電極３、圧電膜７、埋め込み電極４、圧電膜６、上部電極１、２を形成する。尚、圧電膜６及び圧電膜７は矢印が示す通り厚み方向に予め分極処理を施す。埋め込み電極４は、電気的に安定な電位である基準電位に接続した基準電極とする。
【００２１】
こうした構成とすることで、電極間の容量結合の影響を少なくすることができる。下部電極３と埋め込み電極４との間に交流電圧を印加すると、圧電膜成膜面に対し垂直方向に圧電素子を屈曲振動させることができ、また埋め込み電極４と上部電極１及び上部電極２との間に各々逆位相の交流電圧を印加すると、圧電膜成膜面に対し平行な方向に屈曲振動できる。
【００２２】
（実施の形態２）
図２は本発明の実施の形態２に係る圧電素子の図を示す。図２（ａ）は斜視図、図２（ｂ）は断面図である。基板１９上に下部電極１１及び下部電極１２、圧電膜１７、埋め込み電極１４、圧電膜１６、上部電極１３を形成する。尚、圧電膜１６及び圧電膜１７は矢印が示す通り厚み方向に予め分極処理を施す。埋め込み電極は、電気的に安定な電位である基準電位に接続した基準電極とする。
【００２３】
こうした構成とすることで、電極間の容量結合の影響を少なくすることができる。埋め込み電極１４と下部電極１１及び下部電極１２との間に各々逆位相の交流電圧を印加すると、圧電膜成膜面に対し平行な方向に屈曲振動させることができ、また上部電極１３と埋め込み電極１４との間に交流電圧を印加すると、圧電膜成膜面に対し垂直方向に圧電素子を屈曲振動させることができる。
【００２４】
実施の形態２は実施の形態１とほぼ同等の方法で製造できるが、圧電膜の成膜前に下部電極をパターン加工する必要があるため、成膜前の洗浄工程が増える等、若干工程が長くなる。しかし、圧電膜成膜面に対し垂直方向に圧電素子を屈曲振動させる際には、圧電素子は最表層部が最も歪むため、その箇所の圧電を利用できるようになる。つまり、上部電極を圧電膜成膜面に対し垂直方向に圧電素子を屈曲振動させる電極として利用できるようになる。更に、圧電膜成膜面に対し平行方向に圧電素子を屈曲振動させる際にも、圧電素子は最側壁部が最も歪むため、その箇所の圧電を利用できるようになる。即ち、若干コスト高ではあるが、実施の形態１より感度を向上できる。
【００２５】
（実施の形態３）
図３は本発明の実施の形態３に係る圧電素子の図を示す。図３（ａ）は斜視図、図３（ｂ）は断面図である。基板２９上に下部電極２５、圧電膜２８、埋め込み電極２１、２２、圧電膜２７、埋め込み電極２４、圧電膜２６、上部電極２３を形成する。圧電膜２６、圧電膜２７及び圧電膜２８は矢印が示す通り厚み方向に予め分極処理を施す。尚、下部電極２５、埋め込み電極２４は、電気的に安定な電位である基準電位に接続した基準電極とする。
【００２６】
こうした構成とすることで、電極間の容量結合の影響を少なくすることができる。下部電極２５及び埋め込み電極２４と埋め込み電極２１及び埋め込み電極２２との間に各々逆位相の交流電圧を印加すると、圧電膜成膜面に対し平行な方向に屈曲振動させることができ、また上部電極２３と埋め込み電極２４との間に交流電圧を印加すると、圧電膜成膜面に対し垂直方向に圧電素子を屈曲振動させることができる。
【００２７】
実施の形態３は実施の形態２とほぼ同等の方法で製造できるが、圧電膜の成膜層数が増える等、若干工程が長くなる。しかし、圧電膜成膜面に対し水平方向に圧電素子を屈曲振動させる際には、圧電膜２７と圧電膜２８が利用でき、より大きな駆動振幅を得られるようになる。即ち、コスト高ではあるが、実施の形態２より更に感度を向上できる。
【００２８】
実施の形態３のように圧電膜の層数をあげることで感度を向上させることができることは言うまでもないため、これ以上の多層膜についての説明を省略する。
【実施例】
【００２９】
ジャイロセンサ用圧電素子に本発明の実施の形態１に係る圧電素子を利用する場合について説明する。図４は本発明の実施例に係る圧電素子の図を示す。図４（ａ）は上面図及び回路結線図、図４（ｂ）は図４（ａ）のＡ−Ａ断面図、図４（ｃ）は図４（ａ）のＢ−Ｂ断面図である。圧電素子には各電極を回路に結線できるように入出力パッドを形成し、圧電素子の入出力パッドと反対側端部が自由に屈曲振動できるよう圧電素子を浮かせ入出力パッド周辺部１０にて支持固定する。埋め込み電極４は、入出力パット周辺部１０において埋め込み電極４上の圧電膜６及び上部電極1及び上部電極２を除去し表面に露出させている。同様に、下部電極３も入出力パット周辺部１０において表面に露出させている。
【００３０】
上部電極１及び上部電極２に各々逆位相で圧電素子の屈曲振動の共振周波数に略一致する交流電圧を印加できるよう自励発信回路１０１に接続する。下部電極３は電流検出増幅回路１０２に接続し、下部電極に発生する電荷を電流検出増幅回路１０２にて増幅した後、同期検波整流回路１０３を経由し出力端子１０５を設ける構成とする。尚、同期検波整流回路１０３では、電流検出増幅回路１０２にて増幅した信号を自励発信回路１０１の動作周波数で検波し他の周波数帯域のノイズを除去した後、検出角速度の周波数帯域を考慮したカットオフ周波数のローパスフィルタで整流され、動作周波数を含む高い周波数成分のノイズも除去して出力させる。また、埋め込み電極４は、電気的に安定な電位有する基準電圧回路１０４に接続する。
【００３１】
このように本発明の実施例に係る圧電素子を前述の回路に結線することで、予め圧電素子を圧電膜の成膜面に対し平行な方向に圧電素子の共振周波数で屈曲振動させることができる。同時に、圧電素子の長手方向を中心とした角速度が加わった際、コリオリ力の作用により新に発生する圧電膜に垂直な方向の屈曲振動の振幅も出力端子１０５から得られる直流電圧の変化として知ることができ、つまりジャイロセンサとして機能する。
【００３２】
本発明の実施の形態１に係る圧電素子の構造は、片持ち支持バリであるカンチレバー形状としたが、本発明の圧電素子の構造は、前述の構造に限定されるものではない。屈曲振動のモードが１波長共振でも何次の共振であっても構わないし、捻り振動でも構わない。更には、各振動を安定化させるために圧電素子を音さ形状としても構わないし、多軸の角速度を検出できるように振動部を複数設ける形状であっても構わない。
【００３３】
本発明の構成の重要な点は、圧電膜に少なくとも１層の埋め込み電極を設け、埋め込み電極の内、少なくとも１層を電気的に安定な電位である基準電位に接続した基準電極とする点と、圧電膜の成膜面に対し平行な方向の変位を駆動もしくは検出するための電極と圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極によって基準電極を厚み方向に挟んだ構成とした点にある。
【００３４】
即ち、本発明の構成により、圧電膜の成膜面に対し垂直な方向の変位を駆動もしくは検出するための電極が、圧電素子の屈曲振動等による歪範囲に対し広域に形成できている点と、自励発振回路で生成される駆動信号が、比誘電率の高い圧電膜を還しての容量結合で、検出電極に飛び込まないよう基準電極で電界を遮断している点にある。
【００３５】
本発明の実施例の製造工程例を以下に説明する。図５は、本発明の実施例に係る圧電素子基板加工後の図を示す。図５（ａ）は上面図、図５（ｂ）は図５（ａ）のＣ−Ｃ断面図である。まず、ＳＯＩ（シリコン・オン・インシュレーター）基板２１２を用意する。基板サイズは４インチとした。厚みは、活性層(基板)２０９のＳｉを１００μｍ、埋め込み酸化膜層２１０のＳｉＯ2を２μｍ、支持層２１１のＳｉを４００μｍとした。厚みに関しては、活性層２０９が振動部となるため所望の寸法にする必要があるが、埋め込み酸化膜層２１０及び支持層２１１は、工程中での基板の破損やソリによる加工精度劣化、後で述べるエッチングの加工性等を考慮した任意の寸法で構わない。
【００３６】
次に、ＳＯＩ基板２１２に下部電極２０３、圧電膜２０７、埋め込み電極２０４、圧電膜２０６、上部電極２０１の順で成膜する。尚、予めＳＯＩ基板２１２の表面は、Ｓｉの下部電極層への拡散を防ぐため、熱処理により１μｍ厚程度のＳｉＯ2層を形成しておくのが好ましい。下部電極２０３は、数十ｎｍ厚のＴｉ上に３００ｎｍ厚のＰｔをスパッタで成膜した。続いて最初の圧電膜２０７として２μｍ厚のＰＺＴをスパッタで成膜した後、埋め込み電極２０４は、３００ｎｍ厚のＰｔをスパッタで成膜した。次の圧電膜２０６は、最初の圧電膜２０７と同じ２μｍ厚のＰＺＴをスパッタで成膜した。最後に上部電極２０１は、数十ｎｍ厚のＣｒ上に４００ｎｍ厚のＡｕをスパッタで成膜した。尚、ＰＺＴ成膜方法に関しては特にスパッタ法に限定されるものではなく、ゾル・ゲル法、ＭＯＤ法、ＭＯＣＶＤ法、エアロゾル堆積法等でも構わない。電極成膜方法についても、蒸着法等でも構わない。
【００３７】
成膜後は、レジスト塗布、露光、現像する一般的なフォトリソグラフィー技術を用いレジストを所望のパターンに形成した。露光の際に使用するマスクのパターンは、４インチ基板に数百個の圧電素子を配置させ、各層ごとに所望のレジストパターンに合うマスクを用意する必要がある。レジストパターン形成後は、エッチング加工で不要部を除去した後、レジストを除去、洗浄する工程を各層ごとに繰り返し行うことで所望のパターンに加工した。尚、エッチング方法は、上部電極２０１をウェットエッチングで、圧電膜２０６，２０７、埋め込み電極２０４、下部電極２０３、ＳＯＩ基板２１２を反応性イオンエッチングで行った。ＳＯＩ基板２１２に関しては、活性層２０９のＳｉ側からボッシュプロセスを用い基板に垂直にディープエッチングし、埋め込み酸化膜層２１０を利用しエッチングストップさせる。次に、ＳＯＩ基板２１２の裏面側、即ち支持層２１１側から同様に基板に垂直にディープエッチングした。
【００３８】
これらの工法についても、成膜、フォトリソグラフィー、エッチングの順に行う工法に限定されるものではなく、例えば、上部電極等をフォトリソグラフィー、成膜、リフトオフの順で所望のパターンに加工する工法であっても構わないし、上部電極をドライエッチングで加工する工法や、圧電膜をウェットエッチングやミリングで加工する工法であっても構わない。
【００３９】
各層のパターン加工後は、ダイシング加工にて個片化した後、入出力用パッドを使用し、下部電極と埋め込み電極間、及び埋め込み電極と上部電極間に各々１０Ｖの電圧を印加することで圧電膜を分極処理した。尚、分極の向きに関しても、図１（ａ）に示す向きに限定されるものでなく、下部電極と埋め込み電極間、及び埋め込み電極と上部電極間が逆向きにしても構わない。分極処理後、入出力用パッドと駆動検出回路とをワイヤーボンディングにて図４（ａ）に示す結線で接続した。
【００４０】
本発明の実施の形態１の効果をより明確にするため、図８及び図９に示す従来技術の構造の圧電素子を、本発明の実施の形態１に係る圧電素子を作製した実施例と同一の４インチＳＯＩ基板内にて作製し、それぞれ図４（ａ）に示す回路に結線後、ジャイロセンサの感度と駆動信号の検出電極への飛び込み量を測定した。先ず、図６に圧電素子の感度測定結果を示す。従来例１の測定値３０１は図８に示す従来例１の圧電素子のものである。また、従来例２の測定値３０２は図９に示す従来例２の圧電素子のものであり、駆動電極としての上部電極５１１及び駆動電極としての上部電極５１２と、検出電極としての上部電極５１３との間のＰＺＴの圧電膜５１６を削りこんだ離間配置の対策が施された場合のものである。本発明の測定値３０３は図１に示す本発明の実施の形態１に係る圧電素子の実施例のものであり、安定した基準電極としての埋め込み電極４を駆動電極としての上部電極１及び駆動電極としての上部電極２と検出電極としての下部電極３とで挟み込んだ場合のものである。本発明の圧電素子の角速度を加えた際の出力端子１０５の電圧変化、即ち感度が図８及び図９に示す従来例１、２の構造の圧電素子より３倍近く高く得られることがわかる。この結果は、本発明の検出電極の下部電極３の面積が従来技術の圧電素子の検出電極と比較し３倍程度大きいため感度が３倍程度高くなったものと考えられる。
【００４１】
次に、図７に駆動信号の検出電極への飛び込み量の測定結果を示す。従来例１の測定値４０１は、図８に示す従来例１の圧電素子のものである。また、従来例２の測定値４０２は、図９に示す従来例２の圧電素子のものであり、駆動電極としての上部電極５１１及び駆動電極としての上部電極５１２と、検出電極としての上部電極５１３との間のＰＺＴの圧電膜５１６を削りこんだ離間配置の対策が施された場合のものである。本発明の測定値４０３は図１に示す本発明の圧電素子のものであり、安定した基準電極としての埋め込み電極４を駆動電極としての上部電極１及び駆動電極としての上部電極２と、検出電極としての下部電極３とで挟み込んだ場合のものである。尚、圧電素子の寸法は、いずれも厚み約１００μｍ、幅９０μｍ、長さ３ｍｍであり、上部電極の幅は２０μｍである。駆動信号の検出電極への飛び込み量の測定に関しては、常温大気中において各振動子の駆動電極としての上部電極１、上部電極５０１、上部電極５１１と、基準電極としての埋め込み電極４、下部電極５０４、下部電極５１４との間に各々外部から振幅１Ｖの信号を０．１ｋＨｚ〜１００ｋＨｚまで可変させ入力し、検出電極としての下部電極３、上部電極５０３、上部電極５１３に、飛び込み発生する電流を帰還容量５ｐＦのチャージアンプで構成された電流検出増幅回路１０２（図４（ａ））で電圧に変換して測定した。図７の横軸は入力した信号の周波数を示し、縦軸はチャージアンプで測定された電圧の入力信号に対するレベルを容量結合レベルとして示す。測定結果が示す通り、図８に示す従来例１の圧電素子の測定値４０１に対し図１及び図９の圧電素子は約４０ｄＢ程度の容量結合レベル低減が確認できた。従って、本発明の圧電素子は、従来技術より感度が高く、駆動信号の検出電極への飛び込み量も大幅に低減できると言える。
【００４２】
以上、本発明に係る圧電素子を実施の形態、実施例を用いて説明したが、この発明は、これらの具体例にのみ限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更があっても本発明に含まれる。すなわち、当業者であれば、当然なしえるであろう各種変形、修正もまた本発明に含まれる。
【産業上の利用可能性】
【００４３】
本発明は、カメラの手振れ補正システム、ナビゲーションシステム、姿勢制御システム用のジャイロセンサを始とし、機器の振動衝撃検知や防犯システム用衝撃センサ等に利用することができる。
【符号の説明】
【００４４】
１、２、１３、２３、２０１、５０１、５０２、５０３、５１１、５１２、５１３、
５２１、５２２、５２３      上部電極      
３、１１、１２、２５、２０３、５０４、５１４、５２４    下部電極
４、１４、２１、２２、２４、２０４    埋め込み電極
６、７、１６、１７、２６、２７、２８、２０６、２０７、５０６、５１６、５２６    圧電膜
９、１９、２９、５０９、５１９、５２９    基板
１０    入出力パッド周辺部
１０１    自励発振回路
１０２    電流検出増幅回路
１０３    同期検波整流回路
１０４    基準電圧回路
１０５    出力端子
２０９    活性層（基板）
２１０    埋め込み酸化膜層
２１１    支持層
２１２    ＳＯＩ基板
３０１、４０１    従来例１の測定値
３０２、４０２    従来例２の測定値
３０３、４０３    本発明の測定値
５２８    絶縁体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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