(57)【要約】【課題】ＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供し、高精度でかつ高速でＡＤ変換できるＡＤ変換装置を提供する。【解決手段】差分増幅回路１は、帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器２０と、演算増幅器２０の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調回路２とを備えて構成される。差分増幅回路１は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅する。さらに、ＡＤ変換器３及びデジタル復調回路４を備えてＡＤ変換装置を構成し、もしくはＡＴ変換器７及びデジタル信号処理回路８を備えてＡＤ変換装置を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路であって、
上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅することを特徴とする差分増幅回路。
【請求項２】
請求項１記載の差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換するＡＤ変換手段と、
上記ＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とをさらに備えたことを特徴とするＡＤ変換装置。
【請求項３】
請求項１記載の差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号を所定の基準値と比較して比較結果信号を出力する比較手段と、
上記比較手段からの比較結果信号に基づいてその変化のタイミングを示すＡＴ変換信号を発生して出力するとともに、上記ＡＴ変換信号を変調制御信号として上記変調手段に出力し、上記アナログ入力信号を復調するために上記アナログ入力信号の増減に応じて変化する復調増減制御信号を発生して出力する変調制御手段と、
上記変調制御手段からのＡＴ変換信号を、所定のデータクロックのタイミングでデジタル信号であるＴＤ変換信号に変換するＴＤ変換手段と、
上記ＴＤ変換手段からのＡＴ変換信号を、上記データクロック及び復調増減制御信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調するデジタル復調手段とをさらに備えたことを特徴とするＡＤ変換装置。
【請求項４】
上記比較手段は、上記演算増幅器からのアナログ出力信号を所定の最大基準値及び最小基準値と比較して比較結果信号を出力することを特徴とする請求項３記載のＡＤ変換装置。
【請求項５】
上記比較手段はさらに、上記演算増幅器からのアナログ出力信号を、上記最大基準値と上記最小基準値との間の複数の基準値と比較して、上記最大基準値と上記最小基準値との間の中間の比較結果信号を出力し、
上記ＴＤ変換手段はさらに、上記比較手段からの中間の比較結果信号を、上記データクロックのタイミングでデジタル信号である中間の比較結果信号に変換し、
上記デジタル復調手段は、上記ＴＤ変換手段からのＡＴ変換信号を、上記データクロック、復調増減制御信号及び中間の比較結果信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調することを特徴とするＡＤ変換装置。
【請求項６】
上記差分増幅回路及び上記ＡＤ変換手段は全差動化回路で構成されたことを特徴とする請求項２記載のＡＤ変換装置。
【請求項７】
上記差分増幅回路及び上記比較手段は全差動化回路で構成されたことを特徴とする請求項３乃至５のうちのいずれか１つに記載のＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＬＳＩ（Large Scaled Integrated Circuit）上に形成されるアナログ回路であって、１対の差動信号を選択的に切り替えながら増幅を行う差分増幅回路（デルタアンプ）とそれを用いたＡＤ変換装置に関する。以下、アナログ／時間変換を「ＡＴ変換」といい、アナログ／デジタル変換を「ＡＤ変換」といい、時間／デジタル変換を「ＴＤ変換」という。また、アナログ／時間／デジタル変換を「ＡＴＤ変換」という。
【背景技術】
【０００２】
半導体プロセスの微細化に伴い、アナログ回路の電源電圧低下、線形性劣化、信号対雑音電力比（以下、ＳＮＲという。）劣化、ダイナミックレンジの劣化などの問題により、高精度アナログ回路の実現が困難になっている。この問題を解決するために、入力信号を時間領域で計測するＴＤ変換器を用いたＡＤ変換器（以下、第１の従来例という。）が提案されている（例えば、特許文献１及び非特許文献１参照。）。
【０００３】
第１の従来例に係るＴＤ変換器を用いたＡＤ変換器は、トラックホールド回路、コンパレータ、ＴＤ変換器で構成されている。コンパレータは入力信号と基準信号となる正弦波信号を比較し、入力信号と基準信号が一致するタイミングを出力する。そのタイミング（時間）データをＴＤ変換器でデジタル値に変換する。基準信号が既知であればタイミングデータより入力信号電圧を確定できるため、ＡＤ変換が実現できる。また、ＴＤ変換器はデジタル回路で構成されるため微細プロセスの恩恵を受け、低電源電圧下でも時間領域の情報を高分解能で高精度に処理できる。
【０００４】
また、非特許文献２において開示された第２の従来例に係る積分型ＡＤ変換器では、コンパレータに入力信号と基準信号のランプ波を入力し、入力信号と基準信号が一致するタイミングをコンパレータで検出し、そのタイミング（時間）データをカウンタで計測することを特徴としている。
【０００５】
【特許文献１】特開２００６−３０４０３５号公報。
【特許文献２】特開２００５−２２３８８８号公報。
【特許文献３】特開２００６−１５７２６２号公報。
【特許文献４】特開２００６−２７９３７７号公報。
【特許文献５】特開２００８−０６７０５０号公報。
【非特許文献１】小室貴紀ほか，「タイムデジタイザを用いたＡＤ変換器アーキテクチャ」，電子情報通信学会論文C，Vol. J90-C, No.2, pp.125-133，電子情報通信学会発行，２００７年２月。
【非特許文献２】Yoshikazu Nitta et al., "High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor", Proceedings of 2006 IEEE International Solid-State Circuits Conference (ISSCC 2006), Session 27, Image Sensors, 27.5, pp. 500-501, in San Francisco, U.S.A., February 5-9, 2006.
【非特許文献３】Y. Aral et al., "A CMOS Time to Digital Converter VLSI for High-Energy Physics", Digest of Technical papers of 1988 Symposium on VLSI Circuits, in Tokyo, Japan, XI-3, pp. 121-122, August 1988.
【非特許文献４】M. Lee et al., "A 9b, 1.25ps Resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplifiers a Time Residue", Digest of Technical papers of 2007 Symposium on VLSI Circuits, in Kyoto, Japan, No. 16-4, pp. 168-169, June 2007.
【非特許文献５】T. Yoshida et al., "A IV Low-Noise CMOS Amplifier Using Autozeroing and Chopper Stabilization Technique", IEICE Transactions on Electrons, The Institute of Electronics, Information and Communication Engineers (IEICE), Vol. E89-C, pp.769-774, June 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
第１の従来例に係るＴＤ変換器を用いたＡＤ変換器では、基準信号を生成するための高精度な正弦波信号発生器が必要であり、また、ＡＤ変換器の入力フルスケールレンジは電源電圧以下であり、半導体プロセスの微細化に伴って電源電圧が低下すると、当該回路のＳＮＲ及びダイナミックレンジが劣化するという問題点があった。
【０００７】
また、第２の従来例に係る積分型ＡＤ変換器において、入力フルスケールレンジは電源電圧以下であって、当該回路の線形性とダイナミックレンジが劣化し、当該ＡＤ変換器をＬＳＩで実現する場合、基準信号を生成するランプ信号発生器の高精度化は困難であって、変換速度が数ｍ秒と非常に遅いという問題点があった。
【０００８】
本発明の第１の目的は上記問題点を解決し、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供することにある。
【０００９】
また、本発明の第２の目的は上記問題点を解決し、上記差分増幅回路を用いて、従来技術に比較して高精度でかつ高速で動作できるＡＤ変換装置を提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る差分増幅回路は、
帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路であって、
上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅することを特徴とする。
【００１１】
第２の発明に係るＡＤ変換装置は、
上記差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換するＡＤ変換手段と、
上記ＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とをさらに備えたことを特徴とする。
【００１２】
第３の発明に係るＡＤ変換装置は、
上記差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号を所定の基準値と比較して比較結果信号を出力する比較手段と、
上記比較手段からの比較結果信号に基づいてその変化のタイミングを示すＡＴ変換信号を発生して出力するとともに、上記ＡＴ変換信号を変調制御信号として上記変調手段に出力し、上記アナログ入力信号を復調するために上記アナログ入力信号の増減に応じて変化する復調増減制御信号を発生して出力する変調制御手段と、
上記変調制御手段からのＡＴ変換信号を、所定のデータクロックのタイミングでデジタル信号であるＴＤ変換信号に変換するＴＤ変換手段と、
上記ＴＤ変換手段からのＡＴ変換信号を、上記データクロック及び復調増減制御信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調するデジタル復調手段とをさらに備えたことを特徴とする。
【００１３】
上記ＡＤ変換装置において、上記比較手段は、上記演算増幅器からのアナログ出力信号を所定の最大基準値及び最小基準値と比較して比較結果信号を出力することを特徴とする。
【００１４】
また、上記ＡＤ変換装置において、上記比較手段はさらに、上記演算増幅器からのアナログ出力信号を、上記最大基準値と上記最小基準値との間の複数の基準値と比較して、上記最大基準値と上記最小基準値との間の中間の比較結果信号を出力し、
上記ＴＤ変換手段はさらに、上記比較手段からの中間の比較結果信号を、上記データクロックのタイミングでデジタル信号である中間の比較結果信号に変換し、
上記デジタル復調手段は、上記ＴＤ変換手段からのＡＴ変換信号を、上記データクロック、復調増減制御信号及び中間の比較結果信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調することを特徴とする。
【００１５】
さらに、上記ＡＤ変換装置において、上記差分増幅回路及び上記ＡＤ変換手段は全差動化回路で構成されたことを特徴とする。
【００１６】
さらに、上記ＡＤ変換装置において、上記差分増幅回路及び上記比較手段は全差動化回路で構成されたことを特徴とする。
【発明の効果】
【００１７】
従って、本発明に係る差分増幅回路とそれを用いたＡＤ変換装置によれば、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供するとともに、上記差分増幅回路を用いて、従来技術に比較して高精度でかつ高速で動作できるＡＤ変換装置を提供することができる。特に、以下の特有の作用効果を有する。
（１）仮想接地点に変調回路を挿入した帰還容量回路を有する演算増幅器を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＤ変換器の高速化によってＡＤ変換装置全体のＳＮＲが大幅に改善する。
（２）例えばコンパレータである比較手段の多ビット化によって基準電位間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加してＡＤ変換装置のＳＮＲが大幅に向上する。
（３）例えばコンパレータである比較手段の基準電圧によって演算増幅器の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（４）演算増幅器の出力波形は基準電圧の範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該回路の出力ダイナミックレンジを大幅に改善できる。
（５）演算増幅器の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１９】
第１の実施形態．
図１は本発明の第１の実施形態に係るＡＤ変換装置の構成を示すブロック図である。また、図２は図１のＡＤ変換装置の動作を示す各信号の信号波形図であって、図２（ａ）は図１の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、図２（ｂ）は図１の差分増幅回路１に入力される変調制御信号の信号波形図であり、図２（ｃ）は図１の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、図２（ｄ）は図１のＡＤ変換器３に入力される動作クロックの信号波形図であり、図２（ｅ）はＡＤ変換器３からのＡＤ変換信号ＡＤＣｏｕｔの信号波形図であり、図２（ｆ）は図１のデジタル復調回路４に入力される復調制御信号の信号波形図であり、図２（ｇ）は図１のデジタル復調回路４からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【００２０】
図１において、本実施形態に係るＡＤ変換装置は、１対の差動信号Ｖｉｎ＋，Ｖｉｎ−のうちの１つを選択して出力するように選択的に切り替えながら増幅を行う差分増幅回路（デルタアンプ）１と、ＡＤ変換器３と、デジタル復調回路４とを備えて構成される。ここで、差分増幅回路１は、カップリングキャパシタＣｃ１，Ｃｃ２と、データクロック発生器５により発生されるデータクロックである変調制御信号に基づいてオン／オフ制御されるスイッチ１０を含む変調回路２と、帰還キャパシタＣｆを有する例えばスイッチトオペアンプである演算増幅器２０とを備えて構成される。変調回路２は演算増幅器２０の仮想接地点（図１において、演算増幅器２０の非反転入力端子がアナログ接地点に接地されており、演算増幅器２０の入力インピーダンスは実質的に無限大であるので、演算増幅器２０には電流が流れず、反転入力端子も接地されているとみなすことができ、反転入力端子を仮想接地点ということができる。）に挿入接続されている。データクロック発生器５は、入力される１対の差動信号Ｖｉｎ＋，Ｖｉｎ−の周波数よりも高いデータクロック周波数（例えば、差動信号の周波数の４倍以上）を有するデータクロックを発生して、変調制御信号として変調回路２に出力し、復調制御信号としてデジタル復調回路４に出力し、さらには動作クロック発生器６に出力する。動作クロック発生器６は、データクロックに同期して、当該データクロックの周波数よりも高い周波数（例えば、２倍以上の周波数）を有する動作クロックを発生してＡＤ変換器３に出力する。
【００２１】
図１において、１対のアナログ差動信号のうちの非反転信号Ｖｉｎ＋はカップリングキャパシタＣｃ１及びスイッチ１０の接点ａを介して演算増幅器２０の反転入力端子に入力される。また、１対の差動信号のうちの反転信号Ｖｉｎ−はカップリングキャパシタＣｃ２及びスイッチ１０の接点ｂを介して演算増幅器２０の反転入力端子に入力される。変調回路２のスイッチ１０は、図２に示すように、変調制御信号の立上がり時又は立下がり時において、接点ａから接点ｂに切り替えもしくは接点ｂから接点ａに切り替えることにより、１対の差動信号のうちの非反転信号Ｖｉｎ＋及び反転信号Ｖｉｎ−のうちの一方を選択して出力するように選択的に切り替えながら差動信号を変調して演算増幅器２０に出力する。
【００２２】
演算増幅器２０の反転入力端子と出力端子との間には帰還キャパシタＣｆが接続され、非反転入力端子はアナログ接地点ＡＧに接地されている。演算増幅器２０は入力される信号を所定の増幅度で増幅して、増幅後の出力信号ＤｅｌｔＡＭＰｏｕｔをＡＤ変換器３に出力する。ここで、演算増幅器２０は、変調制御信号の立上がり時又は立下がり時において、演算増幅器２０の仮想接地点を動作点（オフセットゼロ点）として増幅動作を行うので、差分増幅回路１から出力される出力信号ＤｅｌｔＡＭＰｏｕｔは、図２（ｃ）に示すように、変調制御信号の立上がり時又は立下がり時において当該ＤＣオフセットされた仮想接地点から開始して変化し、所定の信号範囲内の信号レベルを有する信号となる。すなわち、入力される差動信号が大振幅アナログ信号であっても、電源電圧範囲内に圧縮するのではなく、逆の極性の信号に交互に折り返して増幅する（以下、「逆極性交互折り返し増幅処理」という。）ので、演算増幅器２０のダイナミックレンジは小さくてすむという利点がある。すなわち、差分増幅回路１は、変調制御信号により決まる所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅する（図２（ｃ）参照。）。なお、図２（ｃ）、図２（ｅ）及び図２（ｇ）並びに図５、図７において、１０１はスイッチ１０を接点ａに固定したときの信号波形であり、１０２はスイッチ１０を接点ｂに固定したときの信号波形である。
【００２３】
次いで、ＡＤ変換器３は、入力信号を動作クロックに従ってデジタルＡＤ変換信号にＡＤ変換してデジタル復調回路４に出力する。デジタル復調回路４では、入力されるデジタルＡＤ変換信号ＡＤＣｏｕｔを、データクロック発生器５からの復調制御信号（変調回路２の折り返しタイミング情報である。）のタイミングで極性を反転しかつ仮想接地点に自動的にオフセットされ、前のタイミングの信号値に加算することにより、差分増幅回路１で上記逆極性交互折り返し増幅処理により変換された信号値を復調し（上記逆極性交互折り返し増幅処理の逆の処理をいう。）、上記アナログ入力信号の信号レベルに対応した復調後のデジタル出力信号を復調して出力する。
【００２４】
以上のように構成された本実施形態に係る差分増幅回路１を用いたＡＤ変換装置によれば、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できるとともに、高精度でかつ高速でＡＤ変換することができる。特に、以下の特有の作用効果を有する。
（１）仮想接地点に変調回路２を挿入した帰還キャパシタＣｆを有する演算増幅器２０を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＤ変換器３の高速化によってＡＤ変換装置全体のＳＮＲを大幅に改善する。
（２）データクロックのクロックレートを変化することによって差分増幅回路１の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（３）差分増幅回路１の出力波形は所定範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該差分増幅回路１の出力ダイナミックレンジを大幅に改善できる。
（４）差分増幅回路１の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【００２５】
第２の実施形態．
図３は本発明の第２の実施形態に係るＡＤ変換装置の構成を示すブロック図であり、図４は図３の変調制御回路２２の構成を示すブロック図である。また、図５は図３のＡＤ変換装置の動作を示す各信号の信号波形図であって、図５（ａ）は図３の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、図５（ｂ）は図３の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、図５（ｃ）は図３のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、図５（ｄ）は図３のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、図５（ｅ）は図３の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、図５（ｆ）は図３の変調制御回路２２からデジタル復調回路３２に入力される復調増減制御信号の信号波形図であり、図５（ｇ）は図３のＴＤ変換器３１からのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、図５（ｈ）は図３のデジタル復調回路３２からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【００２６】
第２の実施形態に係るＡＤ変換装置は、図１の第１の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）ＡＤ変換器３及びデジタル復調回路４に代えて、ＡＴ変換器７、デジタル信号処理回路８及びデータクロック発生器５を備えたこと。
（２）ＡＴ変換器７の変調制御回路２２はＡＴ変換信号ＡＴＣｏｕｔをデジタル信号処理回路８に出力するとともに、当該ＡＴ変換信号ＡＴＣｏｕｔを変調制御信号として変調回路２に出力する。また、変調制御回路２２は、変調回路２により変調された信号を復調するために、ＡＤ変換信号の復調信号レベルを増減するための復調増減制御信号を発生してデジタル復調回路３２に出力する。
（３）データクロック発生器５は、入力される１対の差動信号のクロックとは異なるデータクロックを発生して、ＡＴ変換信号ＡＴＣｏｕｔを当該データクロックを用いてデジタル化して復調するためにＴＤ変換器３１及びデジタル復調回路３２に出力する。
以下、上記相違点について詳細説明する。
【００２７】
図３において、差分増幅回路１は図１と同様に構成され、変調回路２のスイッチ１０は変調制御回路２２からの変調制御信号に基づいて接点ａと接点ｂとの間で交互に切り替えられる。
【００２８】
ＡＴ変換器７は、２つのコンパレータ回路２１−１，２１−２と、２つの基準電圧源２５−１，２５−２と、変調制御回路２２とを備えて構成される。差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔはコンパレータ回路２１−１の非反転入力端子及びコンパレータ回路２１−２の反転入力端子に入力される。コンパレータ回路２１−１の反転入力端子には基準電圧源２５−１から基準電圧ＶｒｅｆＬが印加され、コンパレータ回路２１−２の非反転入力端子には基準電圧源２５−２から基準電圧ＶｒｅｆＨが印加される。ここで、基準電圧ＶｒｅｆＬから基準電圧ＶｒｅｆＨまでの電圧範囲は、演算増幅器２０の線形出力電圧範囲であって、入力される差動信号の電圧範囲よりも狭い電圧範囲に設定されている。なお、本実施形態において、基準電圧ＶｒｅｆＬから基準電圧ＶｒｅｆＨまでの電圧範囲の半分は電圧ステップΔＶに設定される。
【００２９】
コンパレータ回路２１−１は差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが所定の最小基準電圧ＶｒｅｆＬよりも低いか否かを判断して、低いときにハイレベルの第１の比較結果信号Ｃｏｍｐｏｕｔ１を変調制御回路２２に出力する一方、そうではないときにローレベルベルの第１の比較結果信号Ｃｏｍｐｏｕｔ１を変調制御回路２２に出力する（図５（ｄ）参照。）。また、コンパレータ回路２１−２は差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが所定の最大基準電圧ＶｒｅｆＨよりも高いか否かを判断して、高いときにハイレベルの第２の比較結果信号Ｃｏｍｐｏｕｔ２を変調制御回路２２に出力する一方、そうではないときにローレベルベルの第２の比較結果信号Ｃｏｍｐｏｕｔ２を変調制御回路２２に出力する（図５（ｃ）参照。）。本実施形態に係るＡＤ変換装置においては、後述するように、いずれかの比較結果信号Ｃｏｍｐｏｕｔ１又はＣｏｍｐｏｕｔ２が出力されるときに、変調回路２のスイッチ１０が切り替えるように変調制御信号により制御され、ここで、当該切り替えタイミングを「変調タイミング」という（図５（ｅ）の下方向の矢印参照。）。
【００３０】
図４において、変調制御回路２２は、オアゲート４１と、トグルフリップフロップ（ＴＦＦ）４２と、微分回路４３と、２個の遅延器４４，４５と、論理回路４６とを備えて構成される。ここで、各遅延器４４，４５は、３つの回路素子４１，４２，４３の動作時間に対応する時間だけ入力信号を遅延させる遅延時間を有する。コンパレータ回路２１−１からの第１の比較結果信号Ｃｏｍｐｏｕｔ１はオアゲート１に入力されるとともに、遅延器４４を介して論理回路４６に入力される。また、コンパレータ回路２１−２からの第２の比較結果信号Ｃｏｍｐｏｕｔ２はオアゲート１に入力されるとともに、遅延器４５を介して論理回路４６に入力される。オアゲート４１からの出力信号はトグルフリップフロップ（ＴＦＦ）４２により上記変調タイミングで信号レベルを検出した後、次の変調タイミングまでその信号レベルを保持するように動作し、その出力信号をＡＴ変換信号ＡＴＣｏｕｔとして出力する（図５（ｅ）参照。）。ＡＴ変換信号ＡＴＣｏｕｔは、図３に示すように、デジタル信号処理回路８のＴＤ変換器３１に出力されるとともに、変調制御信号として変調回路２のスイッチ１０に出力される。図４において、ＡＴ変換信号ＡＴＣｏｕｔは微分回路４３に入力され、微分回路４３は入力信号の立ち上がり時にＨレベルの信号ＡＴＣｏｕｔｄを発生して論理回路４６に出力し、入力信号の立ち下がり時にＬレベルの信号ＡＴＣｏｕｔｄを発生して論理回路４６に出力する。論理回路４６は入力される３つの信号に基づいて、次の表１の真理値表に従って復調増減制御信号を発生してデジタル復調回路３２に出力する。
【００３１】
【表１】
2010098668.tif 000003
【００３２】
ここで、復調増減制御信号は、入力される１対の差動信号のうちの非反転信号Ｖｉｎ＋が上昇しているときにＨレベルとなる一方、下降しているときにＬレベルとなる、入力される非反転信号Ｖｉｎ＋の増減に応じた信号であって、変調回路２により変調された信号を復調するために、ＡＤ変換信号の復調信号レベルを増減するために発生される（図５（ｆ）参照。）。また、復調増減制御信号は、データクロックに同期化してデジタル復調回路３２に入力してもよい。
【００３３】
図１６は図４の変調制御回路２２の変形例であって、復調増減制御信号発生処理を示すフローチャートである。図４の変調制御回路２２に代えて、ＣＰＵ又はＤＳＰでハードウエア回路を構成して、図１６の復調増減制御信号発生処理を実行してもよい。なお、上記表１を参照して説明した図４の変調制御回路２２の説明は、２つの比較結果信号Ｃｏｍｏｕｔ１，Ｃｏｍｐｏｕｔ２が論理回路に入力され、その論理回路が以下のごとく動作することに対応する。
【００３４】
図１６において、まず、ステップＳ１で比較結果信号Ｃｏｍｐｏｕｔ１又はＣｏｍｐｏｕｔ２がローレベルであるか否かが判断され、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ１に戻る。ステップＳ２において比較結果信号Ｃｏｍｐｏｕｔ１又はＣｏｍｐｏｕｔ２が２回連続で（連続する２つの動作クロックで）ローレベルであるか否かが判断され、ＹＥＳのときはステップＳ３に進む一方、ＮＯのときはステップＳ４に進む。ステップＳ３では、復調増減制御信号の極性を反転して出力してステップＳ１に戻る。また、ステップＳ４では、復調増減制御信号の極性を変更せずに出力してステップＳ１に戻る。
【００３５】
図３において、デジタル信号処理回路８は、ＴＤ変換器３１と、デジタル復調回路３２とを備えて構成される。データクロック発生器５は、入力される１対の差動信号のクロックとは異なるデータクロックを発生して、ＡＴ変換信号ＡＴＣｏｕｔを当該データクロックを用いてデジタル化して復調するためにＴＤ変換器３１及びデジタル復調回路３２に出力する。なお、図５の動作タイミングチャートでは、変調制御信号の変調タイミングと、データクロック発生器５からのデータクロックのタイミングが一致しているように図示しているが、デジタル信号処理回路８では、データクロック発生器５からのデータクロックによりクロック同期させているので、互いに非同期である。
【００３６】
ＴＤ変換器３１は例えばフリップフロップにより構成され、入力されるＡＴ変換信号ＡＴＣｏｕｔをデータクロックによりサンプリングして保持することにより、変調タイミングを示す時間信号を、データクロックに同期したデジタル信号にＴＤ変換し、ＴＤ変換後の信号をＴＤ変換信号ＴＤＣｏｕｔとしてデジタル復調回路３２に出力する。デジタル復調回路３２は、入力されるＴＤ変換信号ＴＤＣｏｕｔのタイミングで、復調増減制御信号がＨレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ増加させる一方、復調増減制御信号がＬレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ減少させることにより、ＡＤ変換復調信号ＡＤＤｏｕｔを発生して出力する。ここで、ＡＤ変換復調信号ＡＤＤｏｕｔは、入力された差動信号をＡＤ変換した信号となる。
【００３７】
次いで、本実施形態に係るＡＤ変換装置の作用効果について以下に説明する。
【００３８】
一般的なＡＤ変換器はアナログ信号をサンプリングし、その後量子化することでアナログ信号をデジタルデータへ変換する。それに対して、本実施形態に係るＡＤ変換装置では、ＡＴ変換器７とＴＤ変換器３１とを組み合わせたＡＴＤ変換器を含み、図３に示すように、入力される差動信号を増幅し、当該差動信号が基準電圧（ＶｒｅｆＨ又はＶｒｅｆＬ）に到達したら信号を折り返す。その際、入力信号が基準電圧に到達するタイミングを検出しパルス信号であるＡＴ変換信号ＡＴＣｏｕｔを出力する。こうすることでアナログ信号（電圧値）を時間情報（パルスの間隔）へ変換する。その後、ＴＤ変換器３１を利用し時間情報をデジタルデータへ変換する。微細化が進むＣＭＯＳ技術において、アナログ回路の信号帯域は拡大され、動作周波数は向上している。しかし、微細化に伴う電源電圧の低下は高ダイナミックレンジＡＤ変換器の実現を困難にしている。これに対し、ＡＴＤ変換は高い電圧分解能を必要とせず、低電源電圧での動作を可能とする。加えて入力信号を折り返すことで電源電圧を超えるような信号振幅の処理が可能とするため微細化に非常に適している。
【００３９】
以上のように構成されたＡＴＤ装置を含むＡＤ変換装置においては、差分増幅回路１の出力信号が基準電圧ＶｒｅｆＨ，ＶｒｅｆＬに到達するタイミングをＡＴ変換器７により検出し、そのタイミングを制御信号として差分増幅回路１の変調回路２へフィードバックする。当該変調回路２をＡＴ変換器７からのＡＴ変換信号ＡＴＣｏｕｔで非同期制御することで入力信号を最大基準電圧ＶｒｅｆＨと最小基準電圧ＶｒｅｆＬの間に折り折り返すことができる。差分増幅回路１からの出力信号を基準電圧ＶｒｅｆＨ，ＶｒｅｆＬ内に折り返すために電源電圧を越えるような大振幅の信号を取り扱うことができる。また、差分増幅回路１においては、その限られた電圧範囲（入出力電圧の中心付近）でしか信号を処理しないため差分増幅回路１の非線形性の影響を受けにくいという特有の効果を有する。
【００４０】
従って、本実施形態に係るＡＤ変換装置は以下の特有の作用効果を有する。
（１）仮想接地点に変調回路２を挿入した帰還容量回路を有する演算増幅器２０を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＴＤ変換器７，３１の高速化によってＡＤ変換装置全体のＳＮＲが大幅に改善する。
（２）コンパレータ回路２１−１，２１−２の基準電圧によって演算増幅器２０の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（３）演算増幅器２０の出力波形は基準電圧の範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該回路の出力ダイナミックレンジを大幅に改善できる。
（４）演算増幅器２０の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【００４１】
以上の第２の実施形態においては、２個のコンパレータ回路２１−１，２１−２を用いているが、本発明はこれに限らず、最大基準電圧ＶｒｅｆＨと最小基準電圧ＶｒｅｆＬとが実質的に同一であれば、１個のコンパレータ回路２１−１又は２１−２のみで折り返し検出を行ってもよい。
【００４２】
第３の実施形態．
図６は本発明の第３の実施形態に係るＡＤ変換装置の構成を示すブロック図である。また、図７は図６のＡＤ変換装置の動作を示す各信号の信号波形図であって、図７（ａ）は図６の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、図７（ｂ）は図６の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、図７（ｃ）は図６のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、図７（ｄ）は図６のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、図７（ｅ）は図６のコンパレータ回路２３−ｎ（ｎ＝１，２，…，Ｎ）からの出力信号Ｃｏｍｐｏｕｔｍｎの信号波形図であり、図７（ｆ）は図６の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、図７（ｇ）は図６の変調制御回路２２からの復調増減制御信号の信号波形図であり、図７（ｈ）は図６のＴＤ変換器３１ＭからのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、図７（ｉ）は図６のＴＤ変換器３１Ｍからのマルチビット比較結果信号ＴＤＣｏｕｔｍｎの信号波形図であり、図７（ｊ）は図６のデジタル復調回路３２ＭからのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。さらに、図８は図７（ｊ）のＡＤ変換復調信号ＡＤＤｏｕｔの拡大図である。なお、図７（ｊ）及び図８は図６の回路動作をわかりやすく表した模式図であって図６のコンパレータ回路２１−１，２１−２，２３−ｎのみが動作しているときの波形を図示している。ここで、すべてのコンパレータ回路２１−１，２１−２，２３−１〜２３−Ｎが動作するときは、差分増幅回路１の出力信号ＤｅｌｔＡＭＰｏｕｔがしきい値Ｖｒｅｆ１〜ＶｒｅｆＮを超える毎にＡＤ変換信号ＡＤＤｏｕｔが所定の変化量ΔＶ／Ｎずつ変化する。
【００４３】
第３の実施形態に係るＡＤ変換装置は、図３の第２の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図３のＡＴ変換器７では、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨを用いているが、第３の実施形態に係るＡＴ変換器７Ｍでは、当該２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨの間に位置する複数Ｎ個の基準電圧Ｖｒｅｆｎ（ｎ＝１，２，…，Ｎ）の基準電圧源２６−１〜２６−Ｎをそれぞれ有するコンパレータ回路２３−１〜２３−Ｎをさらに備えてマルチビット化を行ったこと。
（２）図３のデジタル信号処理回路８に代えて、上記マルチビット化に対応するデジタル信号処理回路８Ｍを備えたこと。
以下、当該相違点について説明する。
【００４４】
図６において、ＡＴ変換器７Ｍは、図３のＡＴ変換器７の構成要素に加えて、複数Ｎ個のコンパレータ回路２３−ｎ（ｎ＝１，２，…，Ｎ）と、複数Ｎ個の基準電圧源２６−ｎ（ｎ＝１，２，…，Ｎ）をさらに備えて構成される。ここで、基準電圧源２６−ｎは、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨの間に位置する複数Ｎ個の基準電圧Ｖｒｅｆｎを有する（ＶｒｅｆＬ＜Ｖｒｅｆ１＜Ｖｒｅｆ２＜…＜ＶｒｅｆＮ−１＜ＶｒｅｒＮ＜ＶｒｅｆＨ）。好ましい実施形態では、例えばＮは４以上の偶数であって、基準電圧ＶｒｅｆＬ，Ｖｒｅｆ１，Ｖｒｅｆ２，…，Ｖｒｅｆ（Ｎ／２−１）は負の電圧を有し、基準電圧Ｖｒｅｆ（Ｎ／２＋１），…，Ｖｒｅｆ（Ｎ−１），ＶｒｅｒＮ，ＶｒｅｆＨは正の電圧を有する。コンパレータ回路２３−ｎ（ｎ＝１，２，…，Ｎ／２−１）の反転入力端子には基準電圧源２６−ｎから負の基準電圧Ｖｒｅｆｎが印加されかつその非反転入力端子には差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが入力され、コンパレータ回路２３−ｎ（ｎ＝Ｎ／２＋１，…，Ｎ−１，Ｎ）の非反転入力端子には基準電圧源２６−ｎから正の基準電圧Ｖｒｅｆｎが印加されかつその反転入力端子には差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが入力される。また、Ｎは５以上の奇数であれば、基準電圧の中央値を０Ｖとすればよい。各コンパレータ回路２３−ｎは入力信号を基準電圧Ｖｒｅｆｎと比較して基準電圧以上であるときにＨレベルの比較結果信号Ｃｏｍｏｕｔｍｎを出力する一方、基準電圧未満であるときにＬレベルの比較結果信号Ｃｏｍｏｕｔｍｎを出力する（図７（ｅ）参照。）。ここで、Ｎ個の比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）は２個の基準電圧ＶｒｅｆＨ，ＶｒｅｆＬ間の中間の比較結果信号であって、これをマルチビット比較結果信号といい、マルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）はデジタル信号処理回路８ＭのＴＤ変換器３１Ｍに出力される。ここで、マルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）は入力される差動信号の、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨの間の詳細信号レベルを表しており、いわゆるフラッシュ型ＡＤ変換器のサーマルコードを出力する信号となっている。
【００４５】
図６において、デジタル信号処理回路８Ｍは、図３のＴＤ変換器３１に代わるＴＤ変換器３１Ｍと、図３のデジタル復調回路３２に代わるデジタル復調回路３２Ｍとを備えて構成される。ＴＤ変換器３１Ｍは例えばフリップフロップにより構成され、入力されるＡＴ変換信号ＡＴＣｏｕｔをデータクロックによりサンプリングして保持することにより、変調タイミングを示す時間信号を、データクロックに同期したデジタル信号にＴＤ変換し、ＴＤ変換後の信号をＴＤ変換信号ＴＤＣｏｕｔとしてデジタル復調回路３２に出力する。また、ＴＤ変換器３１Ｍは、入力されるマルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）も同様にデータクロックによりサンプリングして保持することにより、データクロックに同期したデジタル信号にＴＤ変換し、ＴＤ変換後の信号をマルチビット比較結果信号ＴＤＣｏｕｔｍｎとしてデジタル復調回路３２に出力する（図７（ｉ）参照。）。
【００４６】
デジタル復調回路３２Ｍは、入力されるＴＤ変換信号ＴＤＣｏｕｔのタイミングで（図７及び図８において下方向の矢印参照。）、復調増減制御信号がＨレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ増加させる一方、復調増減制御信号がＬレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ減少させることにより、ＡＤ変換復調信号ＡＤＤｏｕｔを発生する。さらに、デジタル復調回路３２Ｍは、入力されるマルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）のタイミングで（図７及び図８において横方向の矢印参照。）、上記電圧ステップΔＶの間の詳細電圧Ｖｒｅｆｎだけ増加又は減少（復調増減制御信号の信号レベルに対応する。）させることにより、詳細な信号レベルを表わすことができる。ここで、ＡＤ変換復調信号ＡＤＤｏｕｔは、入力された差動信号をＡＤ変換した信号となる。
【００４７】
以上のように構成されたＡＤ変換装置によれば、第１及び第２の実施形態に係る作用効果を有するとともに、コンパレータ回路２３−１〜２３−Ｎによるマルチビット化によって基準電圧間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加してＡＤ変換装置のＳＮＲが大幅に向上するという特有の効果を有する。
【００４８】
第４の実施形態．
図９は本発明の第４の実施形態に係るＡＤ変換装置の構成を示すブロック図である。第４の実施形態に係るＡＤ変換装置は、図１の第１の実施形態に係るＡＤ変換装置を全差動化したことを特徴とし、具体的には、図１の第１の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図１の差分増幅回路１に代えて、全差動化された差分増幅回路１Ａを備えたこと。
（２）図１のＡＤ変換器３に代えて全差動型ＡＤ変換器３Ａを備えたこと。
以下、当該相違点について説明する。
【００４９】
図９において、差分増幅回路１Ａは、２個のカップリングキャパシタＣｃ１，Ｃｃ２と、４個のスイッチ１１〜１４からなる変調回路２Ａと、２個の帰還キャパシタＣｆ１，Ｃｆ２を有する差動演算増幅器２０Ａとを備えて構成される。１対の差動信号のうちの非反転信号Ｖｉｎ＋はカップリングキャパシタＣｃ１を介して変調回路２Ａに入力された後、スイッチ１１を介して差動演算増幅器２０Ａの反転入力端子に入力されるとともに、スイッチ１４を介して差動演算増幅器２０Ａの非反転入力端子に入力される。また、１対の差動信号のうちの反転信号Ｖｉｎ−はカップリングキャパシタＣｃ２を介して変調回路２Ａに入力された後、スイッチ１２を介して差動演算増幅器２０Ａの非反転入力端子に入力されるとともに、スイッチ１３を介して差動演算増幅器２０Ａの反転入力端子に入力される。４個のスイッチ１１〜１４はデータクロック発生器５からの変調制御信号により以下のように制御される。Ｈレベルの変調制御信号に応答して、スイッチ１１，１２はオンされる一方、スイッチ１３，１４はオフとされる。また、Ｌレベルの変調制御信号に応答して、スイッチ１１，１２はオフされる一方、スイッチ１３，１４はオンとされる。差動演算増幅器２０Ａからの出力差動信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎは全差動型ＡＤ変換器３Ａに入力され、当該出力差動信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎがＡＤ変換された後、ＡＤ変換信号ＡＤＣｏｕｔがデジタル復調回路４に出力される。その他の作用は第１の実施形態と同様である。
【００５０】
以上のように構成されたＡＤ変換装置によれば、第１の実施形態に係るＡＤ変換装置と同様の作用効果を有するとともに、全差動化によりコモンモードの雑音に対して当該回路のＳＮＲを改善できるという効果を有する。
【００５１】
第５の実施形態．
図１０は本発明の第５の実施形態に係るＡＤ変換装置の構成を示すブロック図である。第５の実施形態に係るＡＤ変換装置は、図３の第２の実施形態に係るＡＤ変換装置を全差動化したことを特徴とし、具体的には、図３の第２の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図３の差分増幅回路１に代えて、全差動化された差分増幅回路１Ａを備えたこと。
（２）図３のＡＤ変換器３に代えて全差動型ＡＴ変換器７Ａを備えたこと。
以下、当該相違点について説明する。
【００５２】
図１０において、差分増幅回路１Ａは図９のそれと同様に構成されかつ同様に動作する。全差動型ＡＴ変換器７Ａは、２個の全差動型コンパレータ回路２１Ａ−１，２１Ａ−２と、２個の基準電圧源２５−１，２５−２と、変調制御回路２２とを備えて構成される。各全差動型コンパレータ回路２１Ａ−１，２１Ａ−２は、非反転入力端子と反転入力端子と２個の基準電圧印加端子とを有する。差分増幅回路１Ａの差動増幅器２０Ａの非反転出力端子からの出力信号ＤｅｌｔＡＭＰｏｕｔｐはコンパレータ回路２１Ａ−１の反転入力端子及びコンパレータ回路２１Ａ−２の非反転入力端子に入力され、差動増幅器２０Ａの反転出力端子からの出力信号ＤｅｌｔＡＭＰｏｕｔｎはコンパレータ回路２１Ａ−１の非反転入力端子及びコンパレータ回路２１Ａ−２の反転入力端子に入力される。各コンパレータ回路２１Ａ−１，２１Ａ−２は、反転入力端子に入力される信号を基準電圧源２５−１からの最小基準電圧ＶｒｅｆＬと比較して、図３のコンパレータ回路２１−１，２１−２と同様に比較結果信号を得て第１の比較結果信号とするとともに、非反転入力端子に入力される信号を基準電圧源２５−２からの最小基準電圧ＶｒｅｆＨと比較して、図３のコンパレータ回路２１−１，２１−２と同様に比較結果信号を得て第２の比較結果信号とし、これら第１の比較結果信号と第２の比較結果信号の論理和をとり、その演算結果の信号を比較結果信号Ｃｏｍｐｏｕｔ１，Ｃｏｍｐｏｕｔ２として変調制御回路２２に出力する。変調制御回路２２は図３と同様に動作し、２個の比較結果信号Ｃｏｍｐｏｕｔ１，Ｃｏｍｐｏｕｔ２に基づいて、ＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号と、復調増減制御信号とを発生して出力する。デジタル信号処理回路８は図３のそれと同様に構成されかつ同様に動作する。
【００５３】
以上のように構成されたＡＤ変換装置によれば、第２の実施形態に係るＡＤ変換装置と同様の作用効果を有するとともに、全差動化によりコモンモードの雑音に対して当該回路のＳＮＲを改善できるという効果を有する。
【００５４】
第６の実施形態．
図１１は本発明の第６の実施形態に係るＡＤ変換装置の構成を示すブロック図である。第６の実施形態に係るＡＤ変換装置は、図６の第３の実施形態に係るＡＤ変換装置を全差動化したことを特徴とし、具体的には、図６の第３の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図６の差分増幅回路１に代えて、全差動化された差分増幅回路１Ａを備えたこと。
（２）図６のＡＴ変換器７Ｍに代えて全差動型ＡＴ変換器７ＡＭを備えたこと。
また、第６の実施形態に係るＡＤ変換装置は、図１０の第５の実施形態に係るＡＤ変換装置をマルチビット化したことを特徴とし、具体的には、図１０の第５の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図６のＡＴ変換器７Ａに代えて、マルチビット化されたＡＴ変換器７ＡＭを備えたこと。
（２）図６のデジタル信号処理回路８に代えて、マルチビット化されたデジタル信号処理回路８Ｍを備えたこと。
以下、当該相違点について説明する。
【００５５】
図１１において、ＡＴ変換器７ＡＭは、図１０のＡＴ変換器７Ａの構成要素に加えて、複数Ｎ個の全差動型コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ）と、第３の実施形態と同様の構成を有する複数Ｎ個の基準電圧源２６−ｎ（ｎ＝１，２，…，Ｎ）をさらに備えて構成される。全差動型コンパレータ回路２３Ａ−ｎは全差動型コンパレータ回路２１Ａ−１，２１Ａ−２と同様の構成と同様の動作を有するが、比較する基準電圧が異なる。好ましい実施形態では、例えばＮは４以上の偶数であって、基準電圧ＶｒｅｆＬ，Ｖｒｅｆ１，Ｖｒｅｆ２，…，Ｖｒｅｆ（Ｎ／２−１）は負の電圧を有し、基準電圧Ｖｒｅｆ（Ｎ／２＋１），…，Ｖｒｅｆ（Ｎ−１），ＶｒｅｒＮ，ＶｒｅｆＨは正の電圧を有する。全差動型コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の２個の基準電圧印加端子には基準電圧源２６−ｎからの基準電圧Ｖｒｅｆｎ及び基準電圧源２６−（Ｎ−ｎ）からの基準電圧Ｖｒｅｆ（Ｎ−ｎ）が印加され、コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の非反転入力端子には差動増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｎが入力され、コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の反転入力端子には差動増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｐが入力される。また、全差動型コンパレータ回路２３−ｎ（ｎ＝Ｎ／２＋１，…，Ｎ−１，Ｎ）の２個の基準電圧印加端子には基準電圧源２６−ｎからの基準電圧Ｖｒｅｆｎ及び基準電圧源２６−（Ｎ−ｎ）からの基準電圧Ｖｒｅｆ（Ｎ−ｎ）が印加され、コンパレータ回路２３Ａ−ｎ（ｎ＝Ｎ／２＋１，…，Ｎ−１，Ｎ）の反転入力端子には差動増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｎが入力され、コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の非反転入力端子には差動増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｐが入力される。各コンパレータ回路２３Ａ−１〜２３Ａ−Ｎはコンパレータ回路２１Ａ−１，２１Ａ−２と同様に動作して、マルチビット比較結果信号Ｃｏｍｐｏｕｔｍｎを発生してＴＤ変換器３１Ｍに出力する。なお、デジタル信号処理回路８Ｍは図６のそれと同様の構成を有しかつ同様の動作を行う。
【００５６】
以上のように構成されたＡＤ変換装置によれば、第３の実施形態に係るＡＤ変換装置と同様の作用効果を有するとともに、全差動化によりコモンモードの雑音に対して当該回路のＳＮＲを改善できるという効果を有する。
【実施例】
【００５７】
本発明者によって試作されたＡＤ変換装置の測定結果について以下に説明する。本発明者らは、ＡＤ変換装置の試験チップを、９０ｎｍのＣＭＯＳプロセスで設計して製造した。本チップの面積は、５００×７５０μｍ２である。ＴＤ変換器７Ａの動作は、ＡＴ変換信号ＡＴＣｏｕｔの遷移を検出してパルス幅を計数するデジタルオシロスコープを使用して実装した。
【００５８】
図１２は第５の実施形態に係る図１０のＡＤ変換装置の測定結果であって、差分増幅回路１Ａの出力信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎ及びＡＴ変換器７ＡのＡＴ変換信号ＡＴＣｏｕｔの信号波形図である。すなわち、図１２は、１００ｋＨｚ、１．０Ｖｐｐの差動正弦波入力を供給電圧０．５Ｖで印加して測定した差分増幅回路１及びＡＴ変換器７の出力波形を示す。基準電圧ＶｒｅｆＬ及びＶｒｅｆＨはそれぞれ０．１５Ｖ及び０．３５Ｖである。入力信号が供給電圧を超える場合でも、差分増幅回路１Ａの出力信号は両基準電圧間に折り返される。１ナノ秒の時間分解能を有するＴＤ変換器７Ａを使用して得た出力ビットストリームを、ＭＡＴＬＡＢで元の波形に復調した。
【００５９】
図１３は１００ｋＨｚ及び０．５Ｖｐ−ｐの入力信号を入力したときの図１０のＡＤ変換装置の測定結果であって、出力信号のパワースペクトル密度の周波数特性を示す図である。図１３から明らかなように、ＦＦＴポイントの数に起因してノイズフロアは５０ｋＨｚ未満の上昇を示すが、これはデジタルオシロスコープのメモリによって制限される。
【００６０】
図１４は図１０のＡＤ変換装置の測定結果であって、時間分解能ΔＴに対するＳＮＲを示すグラフである。図１４において、差動正弦波入力信号は、電圧振幅１Ｖｐｐと、周波数１００ｋＨｚとを有する。当該ＡＤ変換装置を０．５Ｖの供給電圧で動作させた。ＳＮＲは、時間分解能ΔＴの増加によって６０ｄＢまで向上している。
【００６１】
図１５は図１０のＡＤ変換装置の測定結果であって、差動信号振幅に対するＳＮＲを示すグラフである。図１５から明らかなように、差分増幅回路１Ａによって、電源電圧の４倍の差動信号振幅を処理することができることがわかる。ＡＤ変換装置は、１００ｋＨｚ信号、２．０Ｖｐｐの入力振幅及び１２０ｋＨｚの帯域幅で６２ｄＢのＳＮＲを達成した。消費電力の測定値は、供給電圧０．５Ｖで１５０μＷ（差分増幅回路１の消費電力＝１２０μＷ、及びＡＴ変換器７の消費電力＝３０μＷ）と低かった。
【００６２】
以上説明したように、振幅量子化の後の高分解能サンプリングを使用する独自的な信号処理において動作する新しいＡＤ変換アーキテクチャである、ＡＤ変換装置を提案した。差分増幅回路１Ａ及びコンパレータ回路２１Ａ−１，２１Ａ−２を使用して、供給電圧を超える大規模な入力信号振幅はパルスタイミングに変換され、小さい基準電圧範囲に折り返される。パルスタイミングは、高速クロックを有する論理処理によってバイナリデジタルデータ信号に変換される。ＡＤ変換装置の９０ｎｍＣＭＯＳ試験チップは、信号帯域幅１２０ｋＨｚで２．０Ｖｐｐの入力電圧範囲、６２ｄＢのＳＮＲを達成し、かつ供給電力０．５Ｖで１５０μＷの電力消費を達成した。このアーキテクチャは、低い供給電圧及び低電力で高い線形性及び高いダイナミックレンジを要求する様々なアプリケーションに有利である。
【００６３】
実施形態のまとめ．
本実施形態によれば、仮想接地電位点に変調回路を挿入した容量フィードバック構成の差分増幅回路と、その出力電圧を検出するコンパレータ回路と、当該コンパレータ回路により応答した時間を検出するＴＤ変換器によってＡＤ変換装置を構成する。コンパレータ回路に差分増幅回路の出力信号と基準電圧ＶｒｅｆＨ，ＶｒｅｆＬを入力し、出力信号が基準電圧範囲を超えるときに変調回路の信号パスを切り替えるよう制御する。この制御によって、差分増幅回路の出力波形は基準電圧の範囲内に折り返されるため、線形出力可能な範囲のみを使用できる。ここで、基準電圧の電位差はＡＤ変換装置の電圧分解能に相当する。基準電位差及び出力波形の折り返し回数とタイミングのデジタルデータを取得することで、入力信号の電圧データと時間データを決定できるため、本発明の実施形態に係る回路装置はＡＤ変換装置として動作する。
【００６４】
従って、本発明の実施形態に係るＡＤ変換装置は、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。また、仮想接地点の信号振幅は１／利得に圧縮されるため、電源電圧以上の信号振幅を入力できる。従って、当該回路装置は、従来技術に比較してダイナミックレンジ及びＳＮＲを改善できる。差分増幅回路１の仮想接地点の信号振幅はｌ／利得に圧縮されるため、電源電圧以上の信号振幅を入力可能である。従って、当該ＡＤ変換装置は回路入力部にレベルシフト回路や減衰器を必要としない。
【００６５】
本発明の実施形態に係るＡＤ変換装置は、上述のように、２個以上のコンパレータを用いてマルチビット化ＡＤ変換装置を構成することができる。そして、ＡＤ変換装置として動作するように、基準電圧のＶｒｅｆＨ及びＶｒｅｆＬを入力した２個のコンパレータ回路のみが変調回路のスイッチ切り替え制御を行う。その他のコンパレータ回路には、基準電圧ＶｒｅｆＨ〜ＶｒｅｆＬ範囲内の所定の異なる基準電圧を入力し、各基準電圧を超えたときのタイミングデータを出力する。複数のコンパレータ回路をＡＤ変換装置に適用することで、基準電位間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加し、ＡＤ変換装置のＳＮＲが向上するという特有の効果を有する。
【産業上の利用可能性】
【００６６】
以上詳述したように、本発明に係る差分増幅回路とそれを用いたＡＤ変換装置によれば、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供するとともに、上記差分増幅回路を用いて、従来技術に比較して高精度でかつ高速で動作できるＡＤ変換装置を提供することができる。特に、以下の特有の作用効果を有する。
（１）仮想接地点に変調回路を挿入した帰還容量回路を有する演算増幅器を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＤ変換器の高速化によってＡＤ変換装置全体のＳＮＲが大幅に改善する。
（２）例えばコンパレータである比較手段の多ビット化によって基準電位間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加してＡＤ変換装置のＳＮＲが大幅に向上する。
（３）例えばコンパレータである比較手段の基準電圧によって演算増幅器の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（４）演算増幅器の出力波形は基準電圧の範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該回路の出力ダイナミックレンジを大幅に改善できる。
（５）演算増幅器の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図２】図１のＡＤ変換装置の動作を示す各信号の信号波形図であって、（ａ）は図１の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、（ｂ）は図１の差分増幅回路１に入力される変調制御信号の信号波形図であり、（ｃ）は図１の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、（ｄ）は図１のＡＤ変換器３に入力される動作クロックの信号波形図であり、（ｅ）はＡＤ変換器３からのＡＤ変換信号ＡＤＣｏｕｔの信号波形図であり、（ｆ）は図１のデジタル復調回路４に入力される復調制御信号の信号波形図であり、（ｇ）は図１のデジタル復調回路４からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【図３】本発明の第２の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図４】図３の変調制御回路２２の構成を示すブロック図である。
【図５】図３のＡＤ変換装置の動作を示す各信号の信号波形図であって、（ａ）は図３の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、（ｂ）は図３の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、（ｃ）は図３のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、（ｄ）は図３のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、（ｅ）は図３の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、（ｆ）は図３の変調制御回路２２からデジタル復調回路３２に入力される復調増減制御信号の信号波形図であり、（ｇ）は図３のＴＤ変換器３１からのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、（ｈ）は図３のデジタル復調回路３２からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【図６】本発明の第３の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図７】図６のＡＤ変換装置の動作を示す各信号の信号波形図であって、（ａ）は図６の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、（ｂ）は図６の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、（ｃ）は図６のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、（ｄ）は図６のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、（ｅ）は図６のコンパレータ回路２２−ｎ（ｎ＝１，２，…，Ｎ）からの出力信号Ｃｏｍｐｏｕｔｍｎの信号波形図であり、（ｆ）は図６の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、（ｇ）は図６の変調制御回路２２からの復調増減制御信号の信号波形図であり、（ｈ）は図６のＴＤ変換器３１からのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、（ｉ）は図６のＴＤ変換器３１からのマルチビット比較結果信号ＴＤＣｏｕｔｍｎの信号波形図であり、（ｊ）は図６のデジタル復調回路３２ＭからのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【図８】図７（ｊ）のＡＤ変換復調信号ＡＤＤｏｕｔの拡大図である。
【図９】本発明の第４の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図１０】本発明の第５の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図１１】本発明の第６の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図１２】第５の実施形態に係る図１０のＡＤ変換装置のシミュレーション結果であって、差分増幅回路１Ａの出力信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎ及びＡＴ変換器７ＡのＡＴ変換信号ＡＴＣｏｕｔの信号波形図である。
【図１３】１００ｋＨｚ及び０．５Ｖｐ−ｐの入力信号を入力したときの図１０のＡＤ変換装置のシミュレーション結果であって、出力信号のパワースペクトル密度の周波数特性を示す図である。
【図１４】図１０のＡＤ変換装置の測定結果であって、時間分解能ΔＴに対するＳＮＲを示すグラフである。
【図１５】図１０のＡＤ変換装置の測定結果であって、差動信号振幅に対するＳＮＲを示すグラフである。
【図１６】図４の変調制御回路２２の変形例であって、復調増減制御信号発生処理を示すフローチャートである。
【符号の説明】
【００６８】
１，１Ａ…差分増幅回路、
２，２Ａ…変調回路、
３，３Ａ…ＡＤ変換器、
４，４Ａ…デジタル復調回路、
５…データクロック発生器、
６…動作クロック発生器、
７，７Ｍ，７ＡＭ…ＡＴ変換器、
８，８Ｍ…デジタル信号処理回路、
１０〜１４…スイッチ、
２０，２０Ａ…演算増幅器、
２１−１，２１−２，２３−１〜２３−Ｎ…コンパレータ回路、
２２…変調制御回路、
２５−１，２５−２，２６−１〜２６−Ｎ…基準電圧源、
３１，３１Ｍ…ＴＤ変換器、
３２，３２Ｍ…デジタル復調回路、
４１…オアゲート、
４２…トグルフリップフロップ（ＴＦＦ）、
４３…微分回路、
４４，４５…遅延器、
４６…論理回路。
【図１】
2010098668.tif 000004
【図２】
2010098668.tif 000005
【図３】
2010098668.tif 000006
【図４】
2010098668.tif 000007
【図５】
2010098668.tif 000008
【図６】
2010098668.tif 000009
【図７】
2010098668.tif 000010
【図８】
2010098668.tif 000011
【図９】
2010098668.tif 000012
【図１０】
2010098668.tif 000013
【図１１】
2010098668.tif 000014
【図１２】
2010098668.tif 000015
【図１３】
2010098668.tif 000016
【図１４】
2010098668.tif 000017
【図１５】
2010098668.tif 000018
【図１６】
2010098668.tif 000019
【手続補正書】
【提出日】平成21年10月21日(2009.10.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路であって、
上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の順次互いに異なる極性の信号に交互に折り返して増幅することを特徴とする差分増幅回路。
【請求項２】
請求項１記載の差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換するＡＤ変換手段と、
上記ＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とをさらに備えたことを特徴とするＡＤ変換装置。
【請求項３】
請求項１記載の差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号を所定の基準値と比較して比較結果信号を出力する比較手段と、
上記比較手段からの比較結果信号に基づいてその変化のタイミングを示すＡＴ変換信号を発生して出力するとともに、上記ＡＴ変換信号を変調制御信号として上記変調手段に出力し、上記アナログ入力信号を復調するために上記アナログ入力信号の増減に応じて変化する復調増減制御信号を発生して出力する変調制御手段と、
上記変調制御手段からのＡＴ変換信号を、所定のデータクロックのタイミングでデジタル信号であるＴＤ変換信号に変換するＴＤ変換手段と、
上記ＴＤ変換手段からのＴＤ変換信号を、上記データクロック及び復調増減制御信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調するデジタル復調手段とをさらに備えたことを特徴とするＡＤ変換装置。
【請求項４】
上記比較手段は、上記演算増幅器からのアナログ出力信号を所定の最大基準値及び最小基準値と比較して比較結果信号を出力することを特徴とする請求項３記載のＡＤ変換装置。
【請求項５】
上記比較手段はさらに、上記演算増幅器からのアナログ出力信号を、上記最大基準値と上記最小基準値との間の複数の基準値と比較して、上記最大基準値と上記最小基準値との間の中間の比較結果信号を出力し、
上記ＴＤ変換手段はさらに、上記比較手段からの中間の比較結果信号を、上記データクロックのタイミングでデジタル信号である中間の比較結果信号に変換し、
上記デジタル復調手段は、上記ＴＤ変換手段からのＴＤ変換信号を、上記データクロック、復調増減制御信号及び中間の比較結果信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調することを特徴とする請求項４記載のＡＤ変換装置。
【請求項６】
上記差分増幅回路及び上記ＡＤ変換手段は全差動化回路で構成されたことを特徴とする請求項２記載のＡＤ変換装置。
【請求項７】
上記差分増幅回路及び上記比較手段は全差動化回路で構成されたことを特徴とする請求項３乃至５のうちのいずれか１つに記載のＡＤ変換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＬＳＩ（Large Scaled Integrated Circuit）上に形成されるアナログ回路であって、１対の差動信号を選択的に切り替えながら増幅を行う差分増幅回路（デルタアンプ）とそれを用いたＡＤ変換装置に関する。以下、アナログ／時間変換を「ＡＴ変換」といい、アナログ／デジタル変換を「ＡＤ変換」といい、時間／デジタル変換を「ＴＤ変換」という。また、アナログ／時間／デジタル変換を「ＡＴＤ変換」という。
【背景技術】
【０００２】
半導体プロセスの微細化に伴い、アナログ回路の電源電圧低下、線形性劣化、信号対雑音電力比（以下、ＳＮＲという。）劣化、ダイナミックレンジの劣化などの問題により、高精度アナログ回路の実現が困難になっている。この問題を解決するために、入力信号を時間領域で計測するＴＤ変換器を用いたＡＤ変換器（以下、第１の従来例という。）が提案されている（例えば、特許文献１及び非特許文献１参照。）。
【０００３】
第１の従来例に係るＴＤ変換器を用いたＡＤ変換器は、トラックホールド回路、コンパレータ、ＴＤ変換器で構成されている。コンパレータは入力信号と基準信号となる正弦波信号を比較し、入力信号と基準信号が一致するタイミングを出力する。そのタイミング（時間）データをＴＤ変換器でデジタル値に変換する。基準信号が既知であればタイミングデータより入力信号電圧を確定できるため、ＡＤ変換が実現できる。また、ＴＤ変換器はデジタル回路で構成されるため微細プロセスの恩恵を受け、低電源電圧下でも時間領域の情報を高分解能で高精度に処理できる。
【０００４】
また、非特許文献２において開示された第２の従来例に係る積分型ＡＤ変換器では、コンパレータに入力信号と基準信号のランプ波を入力し、入力信号と基準信号が一致するタイミングをコンパレータで検出し、そのタイミング（時間）データをカウンタで計測することを特徴としている。
【０００５】
【特許文献１】特開２００６−３０４０３５号公報。
【特許文献２】特開２００５−２２３８８８号公報。
【特許文献３】特開２００６−１５７２６２号公報。
【特許文献４】特開２００６−２７９３７７号公報。
【特許文献５】特開２００８−０６７０５０号公報。
【非特許文献１】小室貴紀ほか，「タイムデジタイザを用いたＡＤ変換器アーキテクチャ」，電子情報通信学会論文C，Vol. J90-C, No.2, pp.125-133，電子情報通信学会発行，２００７年２月。
【非特許文献２】Yoshikazu Nitta et al., "High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor", Proceedings of 2006 IEEE International Solid-State Circuits Conference (ISSCC 2006), Session 27, Image Sensors, 27.5, pp. 500-501, in San Francisco, U.S.A., February 5-9, 2006.
【非特許文献３】Y. Arai et al., "A CMOS Time to Digital Converter VLSI for High-Energy Physics", Digest of Technical papers of 1988 Symposium on VLSI Circuits, in Tokyo, Japan, XI-3, pp. 121-122, August 1988.
【非特許文献４】M. Lee et al., "A 9b, 1.25ps Resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplifies a Time Residue", Digest of Technical papers of 2007 Symposium on VLSI Circuits, in Kyoto, Japan, No. 16-4, pp. 168-169, June 2007.
【非特許文献５】T. Yoshida et al., "A 1V Low-Noise CMOS Amplifier Using Autozeroing and Chopper Stabilization Technique", IEICE Transactions on Electrons, The Institute of Electronics, Information and Communication Engineers (IEICE), Vol. E89-C, pp.769-774, June 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
第１の従来例に係るＴＤ変換器を用いたＡＤ変換器では、基準信号を生成するための高精度な正弦波信号発生器が必要であり、また、ＡＤ変換器の入力フルスケールレンジは電源電圧以下であり、半導体プロセスの微細化に伴って電源電圧が低下すると、当該回路のＳＮＲ及びダイナミックレンジが劣化するという問題点があった。
【０００７】
また、第２の従来例に係る積分型ＡＤ変換器において、入力フルスケールレンジは電源電圧以下であって、当該回路の線形性とダイナミックレンジが劣化し、当該ＡＤ変換器をＬＳＩで実現する場合、基準信号を生成するランプ信号発生器の高精度化は困難であって、変換速度が数ｍ秒と非常に遅いという問題点があった。
【０００８】
本発明の第１の目的は上記問題点を解決し、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供することにある。
【０００９】
また、本発明の第２の目的は上記問題点を解決し、上記差分増幅回路を用いて、従来技術に比較して高精度でかつ高速で動作できるＡＤ変換装置を提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る差分増幅回路は、
帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器と、
上記演算増幅器の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調手段とを備えた差分増幅回路であって、
上記差分増幅回路は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の順次互いに異なる極性の信号に交互に折り返して増幅することを特徴とする。
【００１１】
第２の発明に係るＡＤ変換装置は、
上記差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号をデジタル信号にＡＤ変換するＡＤ変換手段と、
上記ＡＤ変換手段からのデジタル信号を上記変調制御信号のタイミングで極性を反転しかつ仮想接地点にオフセットし、前のタイミングのデジタル信号の信号レベルに加算することにより、上記アナログ入力信号の信号レベルに対応したデジタル信号を復調するデジタル復調手段とをさらに備えたことを特徴とする。
【００１２】
第３の発明に係るＡＤ変換装置は、
上記差分増幅回路を備えたＡＤ変換装置であって、
上記演算増幅器からのアナログ出力信号を所定の基準値と比較して比較結果信号を出力する比較手段と、
上記比較手段からの比較結果信号に基づいてその変化のタイミングを示すＡＴ変換信号を発生して出力するとともに、上記ＡＴ変換信号を変調制御信号として上記変調手段に出力し、上記アナログ入力信号を復調するために上記アナログ入力信号の増減に応じて変化する復調増減制御信号を発生して出力する変調制御手段と、
上記変調制御手段からのＡＴ変換信号を、所定のデータクロックのタイミングでデジタル信号であるＴＤ変換信号に変換するＴＤ変換手段と、
上記ＴＤ変換手段からのＴＤ変換信号を、上記データクロック及び復調増減制御信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調するデジタル復調手段とをさらに備えたことを特徴とする。
【００１３】
上記ＡＤ変換装置において、上記比較手段は、上記演算増幅器からのアナログ出力信号を所定の最大基準値及び最小基準値と比較して比較結果信号を出力することを特徴とする。
【００１４】
また、上記ＡＤ変換装置において、上記比較手段はさらに、上記演算増幅器からのアナログ出力信号を、上記最大基準値と上記最小基準値との間の複数の基準値と比較して、上記最大基準値と上記最小基準値との間の中間の比較結果信号を出力し、
上記ＴＤ変換手段はさらに、上記比較手段からの中間の比較結果信号を、上記データクロックのタイミングでデジタル信号である中間の比較結果信号に変換し、
上記デジタル復調手段は、上記ＴＤ変換手段からのＴＤ変換信号を、上記データクロック、復調増減制御信号及び中間の比較結果信号を用いて、上記アナログ入力信号に対応する信号レベルを有するデジタルＡＤ変換復調信号に復調することを特徴とする。
【００１５】
さらに、上記ＡＤ変換装置において、上記差分増幅回路及び上記ＡＤ変換手段は全差動化回路で構成されたことを特徴とする。
【００１６】
さらに、上記ＡＤ変換装置において、上記差分増幅回路及び上記比較手段は全差動化回路で構成されたことを特徴とする。
【発明の効果】
【００１７】
従って、本発明に係る差分増幅回路とそれを用いたＡＤ変換装置によれば、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供するとともに、上記差分増幅回路を用いて、従来技術に比較して高精度でかつ高速で動作できるＡＤ変換装置を提供することができる。特に、以下の特有の作用効果を有する。
（１）仮想接地点に変調回路を挿入した帰還容量回路を有する演算増幅器を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＤ変換器の高速化によってＡＤ変換装置全体のＳＮＲが大幅に改善する。
（２）例えばコンパレータである比較手段の多ビット化によって基準電位間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加してＡＤ変換装置のＳＮＲが大幅に向上する。
（３）例えばコンパレータである比較手段の基準電圧によって演算増幅器の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（４）演算増幅器の出力波形は基準電圧の範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該回路の出力ダイナミックレンジを大幅に改善できる。
（５）演算増幅器の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１９】
第１の実施形態．
図１は本発明の第１の実施形態に係るＡＤ変換装置の構成を示すブロック図である。また、図２は図１のＡＤ変換装置の動作を示す各信号の信号波形図であって、図２（ａ）は図１の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、図２（ｂ）は図１の差分増幅回路１に入力される変調制御信号の信号波形図であり、図２（ｃ）は図１の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、図２（ｄ）は図１のＡＤ変換器３に入力される動作クロックの信号波形図であり、図２（ｅ）はＡＤ変換器３からのＡＤ変換信号ＡＤＣｏｕｔの信号波形図であり、図２（ｆ）は図１のデジタル復調回路４に入力される復調制御信号の信号波形図であり、図２（ｇ）は図１のデジタル復調回路４からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【００２０】
図１において、本実施形態に係るＡＤ変換装置は、１対の差動信号Ｖｉｎ＋，Ｖｉｎ−のうちの１つを選択して出力するように選択的に切り替えながら増幅を行う差分増幅回路（デルタアンプ）１と、ＡＤ変換器３と、デジタル復調回路４とを備えて構成される。ここで、差分増幅回路１は、カップリングキャパシタＣｃ１，Ｃｃ２と、データクロック発生器５により発生されるデータクロックである変調制御信号に基づいてオン／オフ制御されるスイッチ１０を含む変調回路２と、帰還キャパシタＣｆを有する例えばスイッチトオペアンプである演算増幅器２０とを備えて構成される。変調回路２は演算増幅器２０の仮想接地点（図１において、演算増幅器２０の非反転入力端子がアナログ接地点に接地されており、演算増幅器２０の入力インピーダンスは実質的に無限大であるので、演算増幅器２０には電流が流れず、反転入力端子も接地されているとみなすことができ、反転入力端子を仮想接地点ということができる。）に挿入接続されている。データクロック発生器５は、入力される１対の差動信号Ｖｉｎ＋，Ｖｉｎ−の周波数よりも高いデータクロック周波数（例えば、差動信号の周波数の４倍以上）を有するデータクロックを発生して、変調制御信号として変調回路２に出力し、復調制御信号としてデジタル復調回路４に出力し、さらには動作クロック発生器６に出力する。動作クロック発生器６は、データクロックに同期して、当該データクロックの周波数よりも高い周波数（例えば、２倍以上の周波数）を有する動作クロックを発生してＡＤ変換器３に出力する。
【００２１】
図１において、１対のアナログ差動信号のうちの非反転信号Ｖｉｎ＋はカップリングキャパシタＣｃ１及びスイッチ１０の接点ａを介して演算増幅器２０の反転入力端子に入力される。また、１対の差動信号のうちの反転信号Ｖｉｎ−はカップリングキャパシタＣｃ２及びスイッチ１０の接点ｂを介して演算増幅器２０の反転入力端子に入力される。変調回路２のスイッチ１０は、図２に示すように、変調制御信号の立上がり時又は立下がり時において、接点ａから接点ｂに切り替えもしくは接点ｂから接点ａに切り替えることにより、１対の差動信号のうちの非反転信号Ｖｉｎ＋及び反転信号Ｖｉｎ−のうちの一方を選択して出力するように選択的に切り替えながら差動信号を変調して演算増幅器２０に出力する。
【００２２】
演算増幅器２０の反転入力端子と出力端子との間には帰還キャパシタＣｆが接続され、非反転入力端子はアナログ接地点ＡＧに接地されている。演算増幅器２０は入力される信号を所定の増幅度で増幅して、増幅後の出力信号ＤｅｌｔＡＭＰｏｕｔをＡＤ変換器３に出力する。ここで、演算増幅器２０は、変調制御信号の立上がり時又は立下がり時において、演算増幅器２０の仮想接地点を動作点（オフセットゼロ点）として増幅動作を行うので、差分増幅回路１から出力される出力信号ＤｅｌｔＡＭＰｏｕｔは、図２（ｃ）に示すように、変調制御信号の立上がり時又は立下がり時において当該ＤＣオフセットされた仮想接地点から開始して変化し、所定の信号範囲内の信号レベルを有する信号となる。すなわち、入力される差動信号が大振幅アナログ信号であっても、電源電圧範囲内に圧縮するのではなく、順次逆の極性の信号に交互に折り返して増幅する（以下、「逆極性交互折り返し増幅処理」という。）ので、演算増幅器２０のダイナミックレンジは小さくてすむという利点がある。すなわち、差分増幅回路１は、変調制御信号により決まる所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅する（図２（ｃ）参照。）。なお、図２（ｃ）、図２（ｅ）及び図２（ｇ）並びに図５（ｂ）、図７（ｂ）において、１０１はスイッチ１０を接点ａに固定したときの信号波形であり、１０２はスイッチ１０を接点ｂに固定したときの信号波形である。
【００２３】
次いで、ＡＤ変換器３は、入力信号を動作クロックに従ってデジタルＡＤ変換信号にＡＤ変換してデジタル復調回路４に出力する。デジタル復調回路４では、入力されるデジタルＡＤ変換信号ＡＤＣｏｕｔを、データクロック発生器５からの復調制御信号（変調回路２の折り返しタイミング情報である。）のタイミングで極性を反転しかつ仮想接地点に自動的にオフセットされ、前のタイミングの信号値に加算することにより、差分増幅回路１で上記逆極性交互折り返し増幅処理により変換された信号値を復調し（上記逆極性交互折り返し増幅処理の逆の処理をいう。）、上記アナログ入力信号の信号レベルに対応した復調後のデジタル出力信号を出力する。
【００２４】
以上のように構成された本実施形態に係る差分増幅回路１を用いたＡＤ変換装置によれば、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できるとともに、高精度でかつ高速でＡＤ変換することができる。特に、以下の特有の作用効果を有する。
（１）仮想接地点に変調回路２を挿入した帰還キャパシタＣｆを有する演算増幅器２０を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＤ変換器３の高速化によってＡＤ変換装置全体のＳＮＲを大幅に改善する。
（２）データクロックのクロックレートを変化することによって差分増幅回路１の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（３）差分増幅回路１の出力波形は所定範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該差分増幅回路１の出力ダイナミックレンジを大幅に改善できる。
（４）差分増幅回路１の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【００２５】
第２の実施形態．
図３は本発明の第２の実施形態に係るＡＤ変換装置の構成を示すブロック図であり、図４は図３の変調制御回路２２の構成を示すブロック図である。また、図５は図３のＡＤ変換装置の動作を示す各信号の信号波形図であって、図５（ａ）は図３の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、図５（ｂ）は図３の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、図５（ｃ）は図３のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、図５（ｄ）は図３のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、図５（ｅ）は図３の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、図５（ｆ）は図３の変調制御回路２２からデジタル復調回路３２に入力される復調増減制御信号の信号波形図であり、図５（ｇ）は図３のＴＤ変換器３１からのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、図５（ｈ）は図３のデジタル復調回路３２からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【００２６】
第２の実施形態に係るＡＤ変換装置は、図１の第１の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）ＡＤ変換器３及びデジタル復調回路４に代えて、ＡＴ変換器７、デジタル信号処理回路８及びデータクロック発生器５を備えたこと。
（２）ＡＴ変換器７の変調制御回路２２はＡＴ変換信号ＡＴＣｏｕｔをデジタル信号処理回路８に出力するとともに、当該ＡＴ変換信号ＡＴＣｏｕｔを変調制御信号として変調回路２に出力する。また、変調制御回路２２は、変調回路２により変調された信号を復調するために、ＡＤ変換信号の復調信号レベルを増減するための復調増減制御信号を発生してデジタル復調回路３２に出力する。
（３）データクロック発生器５は、入力される１対の差動信号のクロックとは異なるデータクロックを発生して、ＡＴ変換信号ＡＴＣｏｕｔを当該データクロックを用いてデジタル化して復調するためにＴＤ変換器３１及びデジタル復調回路３２に出力する。
以下、上記相違点について詳細説明する。
【００２７】
図３において、差分増幅回路１は図１と同様に構成され、変調回路２のスイッチ１０は変調制御回路２２からの変調制御信号に基づいて接点ａと接点ｂとの間で交互に切り替えられる。
【００２８】
ＡＴ変換器７は、２つのコンパレータ回路２１−１，２１−２と、２つの基準電圧源２５−１，２５−２と、変調制御回路２２とを備えて構成される。差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔはコンパレータ回路２１−１の非反転入力端子及びコンパレータ回路２１−２の反転入力端子に入力される。コンパレータ回路２１−１の反転入力端子には基準電圧源２５−１から基準電圧ＶｒｅｆＬが印加され、コンパレータ回路２１−２の非反転入力端子には基準電圧源２５−２から基準電圧ＶｒｅｆＨが印加される。ここで、基準電圧ＶｒｅｆＬから基準電圧ＶｒｅｆＨまでの電圧範囲は、演算増幅器２０の線形出力電圧範囲であって、入力される差動信号の電圧範囲よりも狭い電圧範囲に設定されている。なお、本実施形態において、基準電圧ＶｒｅｆＬから基準電圧ＶｒｅｆＨまでの電圧範囲の半分は電圧ステップΔＶに設定される。
【００２９】
コンパレータ回路２１−１は差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが所定の最小基準電圧ＶｒｅｆＬよりも低いか否かを判断して、低いときにハイレベルの第１の比較結果信号Ｃｏｍｐｏｕｔ１を変調制御回路２２に出力する一方、そうではないときにローレベルベルの第１の比較結果信号Ｃｏｍｐｏｕｔ１を変調制御回路２２に出力する（図５（ｄ）参照。）。また、コンパレータ回路２１−２は差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが所定の最大基準電圧ＶｒｅｆＨよりも高いか否かを判断して、高いときにハイレベルの第２の比較結果信号Ｃｏｍｐｏｕｔ２を変調制御回路２２に出力する一方、そうではないときにローレベルベルの第２の比較結果信号Ｃｏｍｐｏｕｔ２を変調制御回路２２に出力する（図５（ｃ）参照。）。本実施形態に係るＡＤ変換装置においては、後述するように、いずれかの比較結果信号Ｃｏｍｐｏｕｔ１又はＣｏｍｐｏｕｔ２が出力されるときに、変調回路２のスイッチ１０が切り替えるように変調制御信号により制御され、ここで、当該切り替えタイミングを「変調タイミング」という（図５（ｅ）の下方向の矢印参照。）。
【００３０】
図４において、変調制御回路２２は、オアゲート４１と、トグルフリップフロップ（ＴＦＦ）４２と、微分回路４３と、２個の遅延器４４，４５と、論理回路４６とを備えて構成される。ここで、各遅延器４４，４５は、３つの回路素子４１，４２，４３の動作時間に対応する時間だけ入力信号を遅延させる遅延時間を有する。コンパレータ回路２１−１からの第１の比較結果信号Ｃｏｍｐｏｕｔ１はオアゲート４１に入力されるとともに、遅延器４４を介して論理回路４６に入力される。また、コンパレータ回路２１−２からの第２の比較結果信号Ｃｏｍｐｏｕｔ２はオアゲート１に入力されるとともに、遅延器４５を介して論理回路４６に入力される。オアゲート４１からの出力信号はトグルフリップフロップ（ＴＦＦ）４２により上記変調タイミングで信号レベルを検出した後、次の変調タイミングまでその信号レベルを保持するように動作し、その出力信号をＡＴ変換信号ＡＴＣｏｕｔとして出力する（図５（ｅ）参照。）。ＡＴ変換信号ＡＴＣｏｕｔは、図３に示すように、デジタル信号処理回路８のＴＤ変換器３１に出力されるとともに、変調制御信号として変調回路２のスイッチ１０に出力される。図４において、ＡＴ変換信号ＡＴＣｏｕｔは微分回路４３に入力され、微分回路４３は入力信号の立ち上がり時にＨレベルの信号ＡＴＣｏｕｔｄを発生して論理回路４６に出力し、入力信号の立ち下がり時にＬレベルの信号ＡＴＣｏｕｔｄを発生して論理回路４６に出力する。論理回路４６は入力される３つの信号に基づいて、次の表１の真理値表に従って復調増減制御信号を発生してデジタル復調回路３２に出力する。
【００３１】
【表１】
2010098668.tif 000020
【００３２】
ここで、復調増減制御信号は、入力される１対の差動信号のうちの非反転信号Ｖｉｎ＋が上昇しているときにＨレベルとなる一方、下降しているときにＬレベルとなる、入力される非反転信号Ｖｉｎ＋の増減に応じた信号であって、変調回路２により変調された信号を復調するために、ＡＤ変換信号の復調信号レベルを増減するために発生される（図５（ｆ）参照。）。また、復調増減制御信号は、データクロックに同期化してデジタル復調回路３２に入力してもよい。
【００３３】
図１６は図４の変調制御回路２２の変形例であって、復調増減制御信号発生処理を示すフローチャートである。図４の変調制御回路２２に代えて、ＣＰＵ又はＤＳＰでハードウエア回路を構成して、図１６の復調増減制御信号発生処理を実行してもよい。なお、上記表１を参照して説明した図４の変調制御回路２２の説明は、２つの比較結果信号Ｃｏｍｏｕｔ１，Ｃｏｍｐｏｕｔ２が論理回路に入力され、その論理回路が以下のごとく動作することに対応する。
【００３４】
図１６において、まず、ステップＳ１で比較結果信号Ｃｏｍｐｏｕｔ１又はＣｏｍｐｏｕｔ２がローレベルであるか否かが判断され、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ１に戻る。ステップＳ２において比較結果信号Ｃｏｍｐｏｕｔ１又はＣｏｍｐｏｕｔ２が２回連続で（連続する２つの動作クロックで）ローレベルであるか否かが判断され、ＹＥＳのときはステップＳ３に進む一方、ＮＯのときはステップＳ４に進む。ステップＳ３では、復調増減制御信号の極性を反転して出力してステップＳ１に戻る。また、ステップＳ４では、復調増減制御信号の極性を変更せずに出力してステップＳ１に戻る。
【００３５】
図３において、デジタル信号処理回路８は、ＴＤ変換器３１と、デジタル復調回路３２とを備えて構成される。データクロック発生器５は、入力される１対の差動信号のクロックとは異なるデータクロックを発生して、ＡＴ変換信号ＡＴＣｏｕｔを当該データクロックを用いてデジタル化して復調するためにＴＤ変換器３１及びデジタル復調回路３２に出力する。なお、図５の動作タイミングチャートでは、変調制御信号の変調タイミングと、データクロック発生器５からのデータクロックのタイミングが一致しているように図示しているが、デジタル信号処理回路８では、データクロック発生器５からのデータクロックによりクロック同期させているので、互いに非同期である。
【００３６】
ＴＤ変換器３１は例えばフリップフロップにより構成され、入力されるＡＴ変換信号ＡＴＣｏｕｔをデータクロックによりサンプリングして保持することにより、変調タイミングを示す時間信号を、データクロックに同期したデジタル信号にＴＤ変換し、ＴＤ変換後の信号をＴＤ変換信号ＴＤＣｏｕｔとしてデジタル復調回路３２に出力する。デジタル復調回路３２は、入力されるＴＤ変換信号ＴＤＣｏｕｔのタイミングで、復調増減制御信号がＨレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ増加させる一方、復調増減制御信号がＬレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ減少させることにより、ＡＤ変換復調信号ＡＤＤｏｕｔを発生して出力する。ここで、ＡＤ変換復調信号ＡＤＤｏｕｔは、入力された差動信号をＡＤ変換した信号となる。
【００３７】
次いで、本実施形態に係るＡＤ変換装置の作用効果について以下に説明する。
【００３８】
一般的なＡＤ変換器はアナログ信号をサンプリングし、その後量子化することでアナログ信号をデジタルデータへ変換する。それに対して、本実施形態に係るＡＤ変換装置では、ＡＴ変換器７とＴＤ変換器３１とを組み合わせたＡＴＤ変換器を含み、図３に示すように、入力される差動信号を増幅し、当該差動信号が基準電圧（ＶｒｅｆＨ又はＶｒｅｆＬ）に到達したら信号を折り返す。その際、入力信号が基準電圧に到達するタイミングを検出しパルス信号であるＡＴ変換信号ＡＴＣｏｕｔを出力する。こうすることでアナログ信号（電圧値）を時間情報（パルスの間隔）へ変換する。その後、ＴＤ変換器３１を利用し時間情報をデジタルデータへ変換する。微細化が進むＣＭＯＳ技術において、アナログ回路の信号帯域は拡大され、動作周波数は向上している。しかし、微細化に伴う電源電圧の低下は高ダイナミックレンジＡＤ変換器の実現を困難にしている。これに対し、ＡＴＤ変換は高い電圧分解能を必要とせず、低電源電圧での動作を可能とする。加えて入力信号を折り返すことで電源電圧を超えるような信号振幅の処理が可能とするため微細化に非常に適している。
【００３９】
以上のように構成されたＡＴＤ変換器を含むＡＤ変換装置においては、差分増幅回路１の出力信号が基準電圧ＶｒｅｆＨ，ＶｒｅｆＬに到達するタイミングをＡＴ変換器７により検出し、そのタイミングを制御信号として差分増幅回路１の変調回路２へフィードバックする。当該変調回路２をＡＴ変換器７からのＡＴ変換信号ＡＴＣｏｕｔで非同期制御することで入力信号を最大基準電圧ＶｒｅｆＨと最小基準電圧ＶｒｅｆＬの間に折り折り返すことができる。差分増幅回路１からの出力信号を基準電圧ＶｒｅｆＨ，ＶｒｅｆＬ内に折り返すために電源電圧を越えるような大振幅の信号を取り扱うことができる。また、差分増幅回路１においては、その限られた電圧範囲（入出力電圧の中心付近）でしか信号を処理しないため差分増幅回路１の非線形性の影響を受けにくいという特有の効果を有する。
【００４０】
従って、本実施形態に係るＡＤ変換装置は以下の特有の作用効果を有する。
（１）仮想接地点に変調回路２を挿入した帰還容量回路を有する演算増幅器２０を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＴＤ変換器７，３１の高速化によってＡＤ変換装置全体のＳＮＲが大幅に改善する。
（２）コンパレータ回路２１−１，２１−２の基準電圧によって演算増幅器２０の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（３）演算増幅器２０の出力波形は基準電圧の範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該回路の出力ダイナミックレンジを大幅に改善できる。
（４）演算増幅器２０の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【００４１】
以上の第２の実施形態においては、２個のコンパレータ回路２１−１，２１−２を用いているが、本発明はこれに限らず、最大基準電圧ＶｒｅｆＨと最小基準電圧ＶｒｅｆＬとが実質的に同一であれば、１個のコンパレータ回路２１−１又は２１−２のみで折り返し検出を行ってもよい。
【００４２】
第３の実施形態．
図６は本発明の第３の実施形態に係るＡＤ変換装置の構成を示すブロック図である。また、図７は図６のＡＤ変換装置の動作を示す各信号の信号波形図であって、図７（ａ）は図６の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、図７（ｂ）は図６の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、図７（ｃ）は図６のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、図７（ｄ）は図６のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、図７（ｅ）は図６のコンパレータ回路２３−ｎ（ｎ＝１，２，…，Ｎ）からの出力信号Ｃｏｍｐｏｕｔｍｎの信号波形図であり、図７（ｆ）は図６の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、図７（ｇ）は図６の変調制御回路２２からの復調増減制御信号の信号波形図であり、図７（ｈ）は図６のＴＤ変換器３１ＭからのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、図７（ｉ）は図６のＴＤ変換器３１Ｍからのマルチビット比較結果信号ＴＤＣｏｕｔｍｎの信号波形図であり、図７（ｊ）は図６のデジタル復調回路３２ＭからのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。さらに、図８は図７（ｊ）のＡＤ変換復調信号ＡＤＤｏｕｔの拡大図である。なお、図７（ｊ）及び図８は図６の回路動作をわかりやすく表した模式図であって図６のコンパレータ回路２１−１，２１−２，２３−ｎのみが動作しているときの波形を図示している。ここで、すべてのコンパレータ回路２１−１，２１−２，２３−１〜２３−Ｎが動作するときは、差分増幅回路１の出力信号ＤｅｌｔＡＭＰｏｕｔがしきい値Ｖｒｅｆ１〜ＶｒｅｆＮを超える毎にＡＤ変換信号ＡＤＤｏｕｔが所定の変化量ΔＶ／Ｎずつ変化する。
【００４３】
第３の実施形態に係るＡＤ変換装置は、図３の第２の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図３のＡＴ変換器７では、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨを用いているが、第３の実施形態に係るＡＴ変換器７Ｍでは、当該２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨの間に位置する複数Ｎ個の基準電圧Ｖｒｅｆｎ（ｎ＝１，２，…，Ｎ）の基準電圧源２６−１〜２６−Ｎをそれぞれ有するコンパレータ回路２３−１〜２３−Ｎをさらに備えてマルチビット化を行ったこと。
（２）図３のデジタル信号処理回路８に代えて、上記マルチビット化に対応するデジタル信号処理回路８Ｍを備えたこと。
以下、当該相違点について説明する。
【００４４】
図６において、ＡＴ変換器７Ｍは、図３のＡＴ変換器７の構成要素に加えて、複数Ｎ個のコンパレータ回路２３−ｎ（ｎ＝１，２，…，Ｎ）と、複数Ｎ個の基準電圧源２６−ｎ（ｎ＝１，２，…，Ｎ）をさらに備えて構成される。ここで、基準電圧源２６−ｎは、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨの間に位置する複数Ｎ個の基準電圧Ｖｒｅｆｎを有する（ＶｒｅｆＬ＜Ｖｒｅｆ１＜Ｖｒｅｆ２＜…＜ＶｒｅｆＮ−１＜ＶｒｅｆＮ＜ＶｒｅｆＨ）。好ましい実施形態では、例えばＮは４以上の偶数であって、基準電圧ＶｒｅｆＬ，Ｖｒｅｆ１，Ｖｒｅｆ２，…，Ｖｒｅｆ（Ｎ／２−１）は負の電圧を有し、基準電圧Ｖｒｅｆ（Ｎ／２＋１），…，Ｖｒｅｆ（Ｎ−１），ＶｒｅｆＮ，ＶｒｅｆＨは正の電圧を有する。コンパレータ回路２３−ｎ（ｎ＝１，２，…，Ｎ／２−１）の反転入力端子には基準電圧源２６−ｎから負の基準電圧Ｖｒｅｆｎが印加されかつその非反転入力端子には差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが入力され、コンパレータ回路２３−ｎ（ｎ＝Ｎ／２＋１，…，Ｎ−１，Ｎ）の非反転入力端子には基準電圧源２６−ｎから正の基準電圧Ｖｒｅｆｎが印加されかつその反転入力端子には差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔが入力される。また、Ｎは５以上の奇数であれば、基準電圧の中央値を０Ｖとすればよい。各コンパレータ回路２３−ｎは入力信号を基準電圧Ｖｒｅｆｎと比較して基準電圧以上であるときにＨレベルの比較結果信号Ｃｏｍｏｕｔｍｎを出力する一方、基準電圧未満であるときにＬレベルの比較結果信号Ｃｏｍｏｕｔｍｎを出力する（図７（ｅ）参照。）。ここで、Ｎ個の比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）は２個の基準電圧ＶｒｅｆＨ，ＶｒｅｆＬ間の中間の比較結果信号であって、これをマルチビット比較結果信号といい、マルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）はデジタル信号処理回路８ＭのＴＤ変換器３１Ｍに出力される。ここで、マルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）は入力される差動信号の、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨの間の詳細信号レベルを表しており、いわゆるフラッシュ型ＡＤ変換器のサーマルコードを出力する信号となっている。
【００４５】
図６において、デジタル信号処理回路８Ｍは、図３のＴＤ変換器３１に代わるＴＤ変換器３１Ｍと、図３のデジタル復調回路３２に代わるデジタル復調回路３２Ｍとを備えて構成される。ＴＤ変換器３１Ｍは例えばフリップフロップにより構成され、入力されるＡＴ変換信号ＡＴＣｏｕｔをデータクロックによりサンプリングして保持することにより、変調タイミングを示す時間信号を、データクロックに同期したデジタル信号にＴＤ変換し、ＴＤ変換後の信号をＴＤ変換信号ＴＤＣｏｕｔとしてデジタル復調回路３２Ｍに出力する。また、ＴＤ変換器３１Ｍは、入力されるマルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）も同様にデータクロックによりサンプリングして保持することにより、データクロックに同期したデジタル信号にＴＤ変換し、ＴＤ変換後の信号をマルチビット比較結果信号ＴＤＣｏｕｔｍｎとしてデジタル復調回路３２Ｍに出力する（図７（ｉ）参照。）。
【００４６】
デジタル復調回路３２Ｍは、入力されるＴＤ変換信号ＴＤＣｏｕｔのタイミングで（図７（ｊ）及び図８において下方向の矢印参照。）、復調増減制御信号がＨレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ増加させる一方、復調増減制御信号がＬレベルであるときは、ＡＤ変換復調信号ＡＤＤｏｕｔの信号レベルを上記所定の電圧ステップΔＶだけ減少させることにより、ＡＤ変換復調信号ＡＤＤｏｕｔを発生する。さらに、デジタル復調回路３２Ｍは、入力されるマルチビット比較結果信号Ｃｏｍｏｕｔｍｎ（ｎ＝１，２，…，Ｎ）のタイミングで（図７（ｊ）及び図８において横方向の矢印参照。）、上記電圧ステップΔＶの間の詳細電圧Ｖｒｅｆｎだけ増加又は減少（復調増減制御信号の信号レベルに対応する。）させることにより、詳細な信号レベルを表わすことができる。ここで、ＡＤ変換復調信号ＡＤＤｏｕｔは、入力された差動信号をＡＤ変換した信号となる。
【００４７】
以上のように構成されたＡＤ変換装置によれば、第１及び第２の実施形態に係る作用効果を有するとともに、コンパレータ回路２３−１〜２３−Ｎによるマルチビット化によって基準電圧間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加してＡＤ変換装置のＳＮＲが大幅に向上するという特有の効果を有する。
【００４８】
第４の実施形態．
図９は本発明の第４の実施形態に係るＡＤ変換装置の構成を示すブロック図である。第４の実施形態に係るＡＤ変換装置は、図１の第１の実施形態に係るＡＤ変換装置を全差動化したことを特徴とし、具体的には、図１の第１の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図１の差分増幅回路１に代えて、全差動化された差分増幅回路１Ａを備えたこと。
（２）図１のＡＤ変換器３に代えて全差動型ＡＤ変換器３Ａを備えたこと。
以下、当該相違点について説明する。
【００４９】
図９において、差分増幅回路１Ａは、２個のカップリングキャパシタＣｃ１，Ｃｃ２と、４個のスイッチ１１〜１４からなる変調回路２Ａと、２個の帰還キャパシタＣｆ１，Ｃｆ２を有する差動演算増幅器２０Ａとを備えて構成される。１対の差動信号のうちの非反転信号Ｖｉｎ＋はカップリングキャパシタＣｃ１を介して変調回路２Ａに入力された後、スイッチ１１を介して差動演算増幅器２０Ａの反転入力端子に入力されるとともに、スイッチ１４を介して差動演算増幅器２０Ａの非反転入力端子に入力される。また、１対の差動信号のうちの反転信号Ｖｉｎ−はカップリングキャパシタＣｃ２を介して変調回路２Ａに入力された後、スイッチ１２を介して差動演算増幅器２０Ａの非反転入力端子に入力されるとともに、スイッチ１３を介して差動演算増幅器２０Ａの反転入力端子に入力される。４個のスイッチ１１〜１４はデータクロック発生器５からの変調制御信号により以下のように制御される。Ｈレベルの変調制御信号に応答して、スイッチ１１，１２はオンされる一方、スイッチ１３，１４はオフとされる。また、Ｌレベルの変調制御信号に応答して、スイッチ１１，１２はオフされる一方、スイッチ１３，１４はオンとされる。差動演算増幅器２０Ａからの出力差動信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎは全差動型ＡＤ変換器３Ａに入力され、当該出力差動信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎがＡＤ変換された後、ＡＤ変換信号ＡＤＣｏｕｔがデジタル復調回路４に出力される。その他の作用は第１の実施形態と同様である。
【００５０】
以上のように構成されたＡＤ変換装置によれば、第１の実施形態に係るＡＤ変換装置と同様の作用効果を有するとともに、全差動化によりコモンモードの雑音に対して当該回路のＳＮＲを改善できるという効果を有する。
【００５１】
第５の実施形態．
図１０は本発明の第５の実施形態に係るＡＤ変換装置の構成を示すブロック図である。第５の実施形態に係るＡＤ変換装置は、図３の第２の実施形態に係るＡＤ変換装置を全差動化したことを特徴とし、具体的には、図３の第２の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図３の差分増幅回路１に代えて、全差動化された差分増幅回路１Ａを備えたこと。
（２）図３のＡＤ変換器３に代えて全差動型ＡＴ変換器７Ａを備えたこと。
以下、当該相違点について説明する。
【００５２】
図１０において、差分増幅回路１Ａは図９のそれと同様に構成されかつ同様に動作する。全差動型ＡＴ変換器７Ａは、２個の全差動型コンパレータ回路２１Ａ−１，２１Ａ−２と、２個の基準電圧源２５−１，２５−２と、変調制御回路２２とを備えて構成される。各全差動型コンパレータ回路２１Ａ−１，２１Ａ−２は、非反転入力端子と反転入力端子と２個の基準電圧印加端子とを有する。差分増幅回路１Ａの差動演算増幅器２０Ａの非反転出力端子からの出力信号ＤｅｌｔＡＭＰｏｕｔｐはコンパレータ回路２１Ａ−１の反転入力端子及びコンパレータ回路２１Ａ−２の非反転入力端子に入力され、差動演算増幅器２０Ａの反転出力端子からの出力信号ＤｅｌｔＡＭＰｏｕｔｎはコンパレータ回路２１Ａ−１の非反転入力端子及びコンパレータ回路２１Ａ−２の反転入力端子に入力される。各コンパレータ回路２１Ａ−１，２１Ａ−２は、反転入力端子に入力される信号を基準電圧源２５−１からの最小基準電圧ＶｒｅｆＬと比較して、図３のコンパレータ回路２１−１，２１−２と同様に比較結果信号を得て第１の比較結果信号とするとともに、非反転入力端子に入力される信号を基準電圧源２５−２からの最大基準電圧ＶｒｅｆＨと比較して、図３のコンパレータ回路２１−１，２１−２と同様に比較結果信号を得て第２の比較結果信号とし、これら第１の比較結果信号と第２の比較結果信号の論理和をとり、その演算結果の信号を比較結果信号Ｃｏｍｐｏｕｔ１，Ｃｏｍｐｏｕｔ２として変調制御回路２２に出力する。変調制御回路２２は図３と同様に動作し、２個の比較結果信号Ｃｏｍｐｏｕｔ１，Ｃｏｍｐｏｕｔ２に基づいて、ＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号と、復調増減制御信号とを発生して出力する。デジタル信号処理回路８は図３のそれと同様に構成されかつ同様に動作する。
【００５３】
以上のように構成されたＡＤ変換装置によれば、第２の実施形態に係るＡＤ変換装置と同様の作用効果を有するとともに、全差動化によりコモンモードの雑音に対して当該回路のＳＮＲを改善できるという効果を有する。
【００５４】
第６の実施形態．
図１１は本発明の第６の実施形態に係るＡＤ変換装置の構成を示すブロック図である。第６の実施形態に係るＡＤ変換装置は、図６の第３の実施形態に係るＡＤ変換装置を全差動化したことを特徴とし、具体的には、図６の第３の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図６の差分増幅回路１に代えて、全差動化された差分増幅回路１Ａを備えたこと。
（２）図６のＡＴ変換器７Ｍに代えて全差動型ＡＴ変換器７ＡＭを備えたこと。
また、第６の実施形態に係るＡＤ変換装置は、図１０の第５の実施形態に係るＡＤ変換装置をマルチビット化したことを特徴とし、具体的には、図１０の第５の実施形態に係るＡＤ変換装置に比較して以下の点が異なる。
（１）図６のＡＴ変換器７Ａに代えて、マルチビット化されたＡＴ変換器７ＡＭを備えたこと。
（２）図６のデジタル信号処理回路８に代えて、マルチビット化されたデジタル信号処理回路８Ｍを備えたこと。
以下、当該相違点について説明する。
【００５５】
図１１において、ＡＴ変換器７ＡＭは、図１０のＡＴ変換器７Ａの構成要素に加えて、複数Ｎ個の全差動型コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ）と、第３の実施形態と同様の構成を有する複数Ｎ個の基準電圧源２６−ｎ（ｎ＝１，２，…，Ｎ）をさらに備えて構成される。全差動型コンパレータ回路２３Ａ−ｎは全差動型コンパレータ回路２１Ａ−１，２１Ａ−２と同様の構成と同様の動作を有するが、比較する基準電圧が異なる。好ましい実施形態では、例えばＮは４以上の偶数であって、基準電圧ＶｒｅｆＬ，Ｖｒｅｆ１，Ｖｒｅｆ２，…，Ｖｒｅｆ（Ｎ／２−１）は負の電圧を有し、基準電圧Ｖｒｅｆ（Ｎ／２＋１），…，Ｖｒｅｆ（Ｎ−１），ＶｒｅｆＮ，ＶｒｅｆＨは正の電圧を有する。全差動型コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の２個の基準電圧印加端子には基準電圧源２６−ｎからの基準電圧Ｖｒｅｆｎ及び基準電圧源２６−（Ｎ−ｎ）からの基準電圧Ｖｒｅｆ（Ｎ−ｎ）が印加され、コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の非反転入力端子には差動演算増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｎが入力され、コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の反転入力端子には差動演算増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｐが入力される。また、全差動型コンパレータ回路２３−ｎ（ｎ＝Ｎ／２＋１，…，Ｎ−１，Ｎ）の２個の基準電圧印加端子には基準電圧源２６−ｎからの基準電圧Ｖｒｅｆｎ及び基準電圧源２６−（Ｎ−ｎ）からの基準電圧Ｖｒｅｆ（Ｎ−ｎ）が印加され、コンパレータ回路２３Ａ−ｎ（ｎ＝Ｎ／２＋１，…，Ｎ−１，Ｎ）の反転入力端子には差動演算増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｎが入力され、コンパレータ回路２３Ａ−ｎ（ｎ＝１，２，…，Ｎ／２−１）の非反転入力端子には差動演算増幅器２０Ａからの出力信号ＤｅｌｔＡＭＰｏｕｔｐが入力される。各コンパレータ回路２３Ａ−１〜２３Ａ−Ｎはコンパレータ回路２１Ａ−１，２１Ａ−２と同様に動作して、マルチビット比較結果信号Ｃｏｍｐｏｕｔｍｎを発生してＴＤ変換器３１Ｍに出力する。なお、デジタル信号処理回路８Ｍは図６のそれと同様の構成を有しかつ同様の動作を行う。
【００５６】
以上のように構成されたＡＤ変換装置によれば、第３の実施形態に係るＡＤ変換装置と同様の作用効果を有するとともに、全差動化によりコモンモードの雑音に対して当該回路のＳＮＲを改善できるという効果を有する。
【実施例】
【００５７】
本発明者によって試作されたＡＤ変換装置の測定結果について以下に説明する。本発明者らは、ＡＤ変換装置の試験チップを、９０ｎｍのＣＭＯＳプロセスで設計して製造した。本チップの面積は、５００×７５０μｍ２である。ＴＤ変換器７Ａの動作は、ＡＴ変換信号ＡＴＣｏｕｔの遷移を検出してパルス幅を計数するデジタルオシロスコープを使用して実装した。
【００５８】
図１２は第５の実施形態に係る図１０のＡＤ変換装置の測定結果であって、差分増幅回路１Ａの出力信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎ及びＡＴ変換器７ＡのＡＴ変換信号ＡＴＣｏｕｔの信号波形図である。すなわち、図１２は、１００ｋＨｚ、１．０Ｖｐ−ｐの差動正弦波入力を供給電圧０．５Ｖで印加して測定した差分増幅回路１Ａ及びＡＴ変換器７Ａの出力波形を示す。基準電圧ＶｒｅｆＬ及びＶｒｅｆＨはそれぞれ０．１５Ｖ及び０．３５Ｖである。入力信号が供給電圧を超える場合でも、差分増幅回路１Ａの出力信号は両基準電圧間に折り返される。１ナノ秒の時間分解能を有するＴＤ変換器を使用して得た出力ビットストリームを、ＭＡＴＬＡＢで元の波形に復調した。
【００５９】
図１３は１００ｋＨｚ及び０．５Ｖｐ−ｐの入力信号を入力したときの図１０のＡＤ変換装置の測定結果であって、出力信号のパワースペクトル密度の周波数特性を示す図である。図１３から明らかなように、ＦＦＴポイントの数に起因してノイズフロアは５０ｋＨｚ未満で上昇を示すが、これはデジタルオシロスコープのメモリによって制限される。
【００６０】
図１４は図１０のＡＤ変換装置の測定結果であって、時間分解能ΔＴに対するＳＮＲを示すグラフである。図１４において、差動正弦波入力信号は、電圧振幅１Ｖｐ−ｐと、周波数１００ｋＨｚとを有する。当該ＡＤ変換装置を０．５Ｖの供給電圧で動作させた。ＳＮＲは、時間分解能ΔＴの増加によって６０ｄＢまで向上している。
【００６１】
図１５は図１０のＡＤ変換装置の測定結果であって、差動信号振幅に対するＳＮＲを示すグラフである。図１５から明らかなように、差分増幅回路１Ａによって、電源電圧の４倍の差動信号振幅を処理することができることがわかる。ＡＤ変換装置は、１００ｋＨｚ信号、２．０Ｖｐ−ｐの入力振幅及び１２０ｋＨｚの帯域幅で６２ｄＢのＳＮＲを達成した。消費電力の測定値は、供給電圧０．５Ｖで１５０μＷ（差分増幅回路１Ａの消費電力＝１２０μＷ、及びＡＴ変換器７Ａの消費電力＝３０μＷ）と低かった。
【００６２】
以上説明したように、振幅量子化の後の高分解能サンプリングを使用する独自的な信号処理において動作する新しいＡＤ変換アーキテクチャである、ＡＤ変換装置を提案した。差分増幅回路１Ａ及びコンパレータ回路２１Ａ−１，２１Ａ−２を使用して、供給電圧を超える大規模な入力信号振幅はパルスタイミングに変換され、小さい基準電圧範囲に折り返される。パルスタイミングは、高速クロックを有する論理処理によってバイナリデジタルデータ信号に変換される。ＡＤ変換装置の９０ｎｍＣＭＯＳ試験チップは、信号帯域幅１２０ｋＨｚで２．０Ｖｐ−ｐの入力電圧範囲、６２ｄＢのＳＮＲを達成し、かつ供給電力０．５Ｖで１５０μＷの電力消費を達成した。このアーキテクチャは、低い供給電圧及び低電力で高い線形性及び高いダイナミックレンジを要求する様々なアプリケーションに有利である。
【００６３】
実施形態のまとめ．
本実施形態によれば、仮想接地電位点に変調回路を挿入した容量フィードバック構成の差分増幅回路と、その出力電圧を検出するコンパレータ回路と、当該コンパレータ回路により応答した時間を検出するＴＤ変換器によってＡＤ変換装置を構成する。コンパレータ回路に差分増幅回路の出力信号と基準電圧ＶｒｅｆＨ，ＶｒｅｆＬを入力し、出力信号が基準電圧範囲を超えるときに変調回路の信号パスを切り替えるよう制御する。この制御によって、差分増幅回路の出力波形は基準電圧の範囲内に折り返されるため、線形出力可能な範囲のみを使用できる。ここで、基準電圧の電位差はＡＤ変換装置の電圧分解能に相当する。基準電位差及び出力波形の折り返し回数とタイミングのデジタルデータを取得することで、入力信号の電圧データと時間データを決定できるため、本発明の実施形態に係る回路装置はＡＤ変換装置として動作する。
【００６４】
従って、本発明の実施形態に係るＡＤ変換装置は、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。また、仮想接地点の信号振幅は１／利得に圧縮されるため、電源電圧以上の信号振幅を入力できる。従って、当該回路装置は、従来技術に比較してダイナミックレンジ及びＳＮＲを改善できる。差分増幅回路１の仮想接地点の信号振幅はｌ／利得に圧縮されるため、電源電圧以上の信号振幅を入力可能である。従って、当該ＡＤ変換装置は回路入力部にレベルシフト回路や減衰器を必要としない。
【００６５】
本発明の実施形態に係るＡＤ変換装置は、上述のように、２個以上のコンパレータを用いてマルチビット化ＡＤ変換装置を構成することができる。そして、ＡＤ変換装置として動作するように、基準電圧のＶｒｅｆＨ及びＶｒｅｆＬを入力した２個のコンパレータ回路のみが変調回路のスイッチ切り替え制御を行う。その他のコンパレータ回路には、基準電圧ＶｒｅｆＨ〜ＶｒｅｆＬ範囲内の所定の異なる基準電圧を入力し、各基準電圧を超えたときのタイミングデータを出力する。複数のコンパレータ回路をＡＤ変換装置に適用することで、基準電位間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加し、ＡＤ変換装置のＳＮＲが向上するという特有の効果を有する。
【産業上の利用可能性】
【００６６】
以上詳述したように、本発明に係る差分増幅回路とそれを用いたＡＤ変換装置によれば、従来技術に比較してＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供するとともに、上記差分増幅回路を用いて、従来技術に比較して高精度でかつ高速で動作できるＡＤ変換装置を提供することができる。特に、以下の特有の作用効果を有する。
（１）仮想接地点に変調回路を挿入した帰還容量回路を有する演算増幅器を用いて構成したので、低電圧で動作可能であって、プロセスの微細化が進むとデジタル回路で構成された後段のＡＤ変換器の高速化によってＡＤ変換装置全体のＳＮＲが大幅に改善する。
（２）例えばコンパレータである比較手段の多ビット化によって基準電位間の電圧分解能、すなわちＡＤ変換器の電圧分解能が増加してＡＤ変換装置のＳＮＲが大幅に向上する。
（３）例えばコンパレータである比較手段の基準電圧によって演算増幅器の出力振幅範囲を自由に設定できるため、出力信号の線形性要求仕様を緩和できる。
（４）演算増幅器の出力波形は基準電圧の範囲内に折り返されるため、デジタル領域での復調時に電源電圧よりも大きな電圧振幅を持つ信号を出力できる。従って、当該回路の出力ダイナミックレンジを大幅に改善できる。
（５）演算増幅器の仮想接地点の信号振幅は（１／利得）に圧縮されるため、電源電圧以上の信号振幅を入力可能であり、当該回路は回路入力部にレベルシフト回路や減衰器を必要としない。これにより、回路構成がきわめて簡単である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図２】図１のＡＤ変換装置の動作を示す各信号の信号波形図であって、（ａ）は図１の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、（ｂ）は図１の差分増幅回路１に入力される変調制御信号の信号波形図であり、（ｃ）は図１の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、（ｄ）は図１のＡＤ変換器３に入力される動作クロックの信号波形図であり、（ｅ）はＡＤ変換器３からのＡＤ変換信号ＡＤＣｏｕｔの信号波形図であり、（ｆ）は図１のデジタル復調回路４に入力される復調制御信号の信号波形図であり、（ｇ）は図１のデジタル復調回路４からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【図３】本発明の第２の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図４】図３の変調制御回路２２の構成を示すブロック図である。
【図５】図３のＡＤ変換装置の動作を示す各信号の信号波形図であって、（ａ）は図３の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、（ｂ）は図３の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、（ｃ）は図３のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、（ｄ）は図３のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、（ｅ）は図３の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、（ｆ）は図３の変調制御回路２２からデジタル復調回路３２に入力される復調増減制御信号の信号波形図であり、（ｇ）は図３のＴＤ変換器３１からのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、（ｈ）は図３のデジタル復調回路３２からのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【図６】本発明の第３の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図７】図６のＡＤ変換装置の動作を示す各信号の信号波形図であって、（ａ）は図６の差分増幅回路１に入力されるアナログ信号Ｖｉｎ＋，Ｖｉｎ−の信号波形図であり、（ｂ）は図６の差分増幅回路１からの出力信号ＤｅｌｔＡＭＰｏｕｔの信号波形図であり、（ｃ）は図６のコンパレータ回路２１−２からの出力信号Ｃｏｍｐｏｕｔ２の信号波形図であり、（ｄ）は図６のコンパレータ回路２１−１からの出力信号Ｃｏｍｐｏｕｔ１の信号波形図であり、（ｅ）は図６のコンパレータ回路２３−ｎ（ｎ＝１，２，…，Ｎ）からの出力信号Ｃｏｍｐｏｕｔｍｎの信号波形図であり、（ｆ）は図６の変調制御回路２２からのＡＴ変換信号ＡＴＣｏｕｔ及び変調制御信号の信号波形図であり、（ｇ）は図６の変調制御回路２２からの復調増減制御信号の信号波形図であり、（ｈ）は図６のＴＤ変換器３１ＭからのＴＤ変換信号ＴＤＣｏｕｔの信号波形図であり、（ｉ）は図６のＴＤ変換器３１Ｍからのマルチビット比較結果信号ＴＤＣｏｕｔｍｎの信号波形図であり、（ｊ）は図６のデジタル復調回路３２ＭからのＡＤ変換復調信号ＡＤＤｏｕｔの信号波形図である。
【図８】図７（ｊ）のＡＤ変換復調信号ＡＤＤｏｕｔの拡大図である。
【図９】本発明の第４の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図１０】本発明の第５の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図１１】本発明の第６の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図１２】第５の実施形態に係る図１０のＡＤ変換装置のシミュレーション結果であって、差分増幅回路１Ａの出力信号ＤｅｌｔＡＭＰｏｕｔｐ，ＤｅｌｔＡＭＰｏｕｔｎ及びＡＴ変換器７ＡのＡＴ変換信号ＡＴＣｏｕｔの信号波形図である。
【図１３】１００ｋＨｚ及び０．５Ｖｐ−ｐの入力信号を入力したときの図１０のＡＤ変換装置のシミュレーション結果であって、出力信号のパワースペクトル密度の周波数特性を示す図である。
【図１４】図１０のＡＤ変換装置の測定結果であって、時間分解能ΔＴに対するＳＮＲを示すグラフである。
【図１５】図１０のＡＤ変換装置の測定結果であって、差動信号振幅に対するＳＮＲを示すグラフである。
【図１６】図４の変調制御回路２２の変形例であって、復調増減制御信号発生処理を示すフローチャートである。
【符号の説明】
【００６８】
１，１Ａ…差分増幅回路、
２，２Ａ…変調回路、
３，３Ａ…ＡＤ変換器、
４，４Ａ…デジタル復調回路、
５…データクロック発生器、
６…動作クロック発生器、
７，７Ｍ，７ＡＭ…ＡＴ変換器、
８，８Ｍ…デジタル信号処理回路、
１０〜１４…スイッチ、
２０，２０Ａ…演算増幅器、
２１−１，２１−２，２３−１〜２３−Ｎ…コンパレータ回路、
２２…変調制御回路、
２５−１，２５−２，２６−１〜２６−Ｎ…基準電圧源、
３１，３１Ｍ…ＴＤ変換器、
３２，３２Ｍ…デジタル復調回路、
４１…オアゲート、
４２…トグルフリップフロップ（ＴＦＦ）、
４３…微分回路、
４４，４５…遅延器、
４６…論理回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2010098668.tif 000021