(57)【要約】【課題】集積度を高めた一括加工型３次元積層構造の不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板１１と、前記半導体基板上に設けられ、複数の電極膜ＷＬと複数の絶縁膜１２とが交互に積層された積層体ＭＬと、前記積層体の積層方向において前記積層体を貫通する貫通ホールＨ０の内側に設けられた第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２と、前記電極膜と前記第１及び第２半導体ピラーとの間にそれぞれ設けられた第１及び第２電荷蓄積層ＣＴ２及びＣＴ４と、を備える不揮発性半導体記憶装置が提供される。第１貫通ホールは扁平円の断面を有し、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、前記扁平円の長軸方向において互いに対向する。【選択図】図１
2010192569.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、電極膜と絶縁膜とが交互に積層された積層体と、
前記積層体の積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときに扁平円の断面を有する第１貫通ホールの前記扁平円の長軸方向において互いに対向する内側に設けられ、前記積層方向に延在する第１半導体ピラー及び第２半導体ピラーと、
前記電極膜と前記第１半導体ピラーとの間に設けられた第１電荷蓄積層と、
前記電極膜と前記第２半導体ピラーとの間に設けられた第２電荷蓄積層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１及び第２半導体ピラーは、前記半導体基板の側で互いに電気的に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１貫通ホールに対して前記長軸方向において隣接し、前記積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときに前記長軸方向に対して平行な長軸方向を有する扁平円の断面を有する第２貫通ホールの前記長軸方向において互いに対向する内側に設けられ、前記積層方向に延在する第３半導体ピラー及び第４半導体ピラーと、
前記電極膜と前記第３半導体ピラーとの間に設けられた第３電荷蓄積層と、
前記電極膜と前記第４半導体ピラーとの間に設けられた第４電荷蓄積層と、
前記第１及び第２半導体ピラーの前記半導体基板とは反対の側の端部に設けられた第１選択ゲートトランジスタと、
前記第１及び第２半導体ピラーにおいて、前記第１選択ゲートトランジスタと前記積層体との間に設けられ、前記第１選択ゲートトランジスタとは異なるしきい値を有する第２選択ゲートトランジスタと、
前記第３及び第４半導体ピラーの前記半導体基板とは反対の側の端部に設けられ、前記第２選択ゲートトランジスタと同じしきい値を有する第３選択ゲートトランジスタと、
前記第３及び第４半導体ピラーにおいて、前記第３選択ゲートトランジスタと前記積層体との間に設けられ、前記第１選択ゲートトランジスタと同じしきい値を有する第４選択ゲートトランジスタと、
をさらに備えたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１貫通ホールに対して前記長軸方向において隣接し、前記積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときに前記長軸方向に対して平行な長軸方向を有する扁平円の断面を有する第２貫通ホールの前記長軸方向において互いに対向する内側に設けられ、前記積層方向に延在する第３半導体ピラー及び第４半導体ピラーと、
前記電極膜と前記第３半導体ピラーとの間に設けられた第３電荷蓄積層と、
前記電極膜と前記第４半導体ピラーとの間に設けられた第４電荷蓄積層と、
前記第１貫通ホールと前記第２貫通ホールとの間において、前記電極膜を前記第１貫通ホールに対向する領域と前記第２貫通ホールに対向する領域とに分断するホール間分断絶縁膜と、
をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
基板上に絶縁膜と電極膜とを交互に積層して積層体を形成し、
前記積層体の積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときの断面が扁平円の貫通ホールを形成し、
前記貫通ホールの内壁に電荷蓄積層を含む層を形成した後、前記貫通ホールの残余の空間に半導体材料を埋め込み、
前記貫通ホールの前記扁平円の長軸方向に対して垂直な方向と前記積層体の積層方向とを含む平面で、前記積層体、前記電荷蓄積層を含む層及び前記半導体材料を分断するスリットを形成し、
前記積層体の上の表面に露出する表面絶縁膜のエッチング速度よりも遅いエッチング速度を有する絶縁材料を前記スリットの内部に埋め込んで前記絶縁材料からなるホール分断絶縁層を形成し、
前記表面絶縁膜をエッチングして、前記ホール分断絶縁層の上面よりも前記表面絶縁膜の表面を後退させ、
前記表面絶縁膜の表面の後退によって形成された空間に導電材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリの記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図ることが必要だが、近年、その微細化もコスト的、技術的に困難になってきている。
【０００３】
この問題を解決するため、素子を３次元的に集積する方法が多数提案されている。中でも、特に、生産性が高い一括加工型３次元積層メモリが有望視されている（例えば、特許文献１参照）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。また、積層体の端部を階段状に加工し、積層体の周囲に、階段状の端部に乗り上げるように層間絶縁膜を設け、層間絶縁膜中に各電極膜の端部に接続されるようにコンタクトを埋設する。そして、層間絶縁膜の上方に複数本の金属配線を敷設し、コンタクトを介して各電極膜の端部に接続する。これにより、金属配線及びコンタクトを介して、各電極膜の電位を相互に独立して制御することができる。
【０００４】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを形成することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００５】
この一括加工型３次元積層メモリの１つの例として、１本の半導体ピラーをその延在方向に沿って２つに分離し、それぞれを別のメモリセルとして用いる構造が開示されている（例えば、特許文献２参照。）。この構造により、集積度が向上すると考えられるが実際の加工精度を考慮すると改良の余地がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００８−１０８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、集積度を高めた一括加工型３次元積層構造の不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられ、電極膜と絶縁膜とが交互に積層された積層体と、前記積層体の積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときに扁平円の断面を有する第１貫通ホールの前記扁平円の長軸方向において互いに対向する内側に設けられ、前記積層方向に延在する第１半導体ピラー及び第２半導体ピラーと、前記電極膜と前記第１半導体ピラーとの間に設けられた第１電荷蓄積層と、前記電極膜と前記第２半導体ピラーとの間に設けられた第２電荷蓄積層と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によれば、基板上に絶縁膜と電極膜とを交互に積層して積層体を形成し、前記積層体の積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときの断面が扁平円の貫通ホールを形成し、前記貫通ホールの内壁に電荷蓄積層を含む層を形成した後、前記貫通ホールの残余の空間に半導体材料を埋め込み、前記貫通ホールの前記扁平円の長軸方向に対して垂直な方向と前記積層体の積層方向とを含む平面で、前記積層体、前記電荷蓄積層を含む層及び前記半導体材料を分断するスリットを形成し、前記積層体の上の表面に露出する表面絶縁膜のエッチング速度よりも遅いエッチング速度を有する絶縁材料を前記スリットの内部に埋め込んで前記絶縁材料からなるホール分断絶縁層を形成し、前記表面絶縁膜をエッチングして、前記ホール分断絶縁層の上面よりも前記表面絶縁膜の表面を後退させ、前記表面絶縁膜の表面の後退によって形成された空間に導電材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、集積度を高めた一括加工型３次元積層構造の不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図４】比較例の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示する模式的グラフ図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図８】図７に続く模式的平面図である。
【図９】図８に続く模式的断面図である。
【図１０】図９に続く模式的平面図である。
【図１１】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的平面図である。
【図１５】本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１６】本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造法を例示するフローチャート図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。  
すなわち、同図（ａ）は平面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。  
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、同図においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１４】
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
同図は、図１（ａ）よりも広い範囲の平面形状を例示している。
【００１５】
図１、図２及び図３に示すように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。後述するように、不揮発性半導体記憶装置１１０においては、セルトランジスタが３次元マトリクス状に配列されている。また、各セルトランジスタには電荷蓄積層が設けられており、この電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１６】
まず、不揮発性半導体記憶装置１１０の全体構成を簡単に説明する。  
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１が設けられる。半導体基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。図１、図２及び図３は、メモリアレイ領域の構成を例示しており、回路領域は省略されている。なお、半導体基板１１は、単結晶シリコンだけではなく、例えばＳＯＩ（Silicon on Insulator）等であっても良い。
【００１７】
メモリアレイ領域においては、半導体基板１１の上に、バックゲートＢＧが設けられ、その上に、複数の絶縁膜１２と複数の電極膜ＷＬとが交互に積層されている。
【００１８】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、不揮発性半導体記憶装置１１０のワード線として機能する。  
一方、絶縁膜１２には、例えばシリコン酸化物が用いられ、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。
【００１９】
積層体ＭＬは、交互に積層された上記の複数の絶縁膜１２と複数の電極膜ＷＬとを含む。積層体ＭＬにおいて、絶縁膜１２及び電極膜ＷＬの積層数は任意である。
【００２０】
なお、積層体ＭＬの上方には、選択ゲートＳＧが設けられている。本具体例においては、選択ゲートＳＧは、２つのゲート、すなわち、上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢを有している。これらの選択ゲートＳＧには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。上層選択ゲートＳＧＡと下層選択ゲートＳＧＢとの間には絶縁膜１５が設けられ、上層選択ゲートＳＧＡの上にはさらに絶縁膜１６が設けられる。絶縁膜１５及び１６には、任意の絶縁材料を用いることができ、例えば、シリコン酸化物が用いることができる。  
なお、本具体例では、上記の絶縁膜１６が、積層体ＭＬの上の表面に露出する表面絶縁膜ＩＳとなる。
【００２１】
以下、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。すなわち、上述の積層体ＭＬの積層方向がＺ方向となる。
【００２２】
選択ゲートＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲートＳＧ（上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢ）は、Ｘ方向に沿って分断されている。すなわち、選択ゲートＳＧは、Ｙ方向に延在する複数本の配線状の導電部材となっている。
【００２３】
そして、本具体例では、後述するように、Ｘ方向において互いに隣接する第１貫通ホールＨ１と第２貫通ホールＨ２に対して、選択ゲートＳＧは共通に設けられており、第１貫通ホールＨ１及び第２貫通ホールＨ２とさらにＸ方向において隣接する他の貫通ホールＨ０には、第１貫通ホールＨ１及び第２貫通ホールＨ２が対応する選択ゲートＳＧとは別の選択ゲートが対応している。すなわち、Ｙ方向に延在する選択ゲートを、Ｘ方向において互いに隣接する２つずつの貫通ホールＨ０がＺ方向において貫通している。
【００２４】
一方、電極膜ＷＬはＸＹ平面に平行な導電膜であり、後述するように、消去ブロック単位で分断されている。なお、電極膜ＷＬも、選択ゲートＳＧと同様に、例えばＹ方向に延在するように分断されていても良い。
【００２５】
そして、積層体ＭＬ及び選択ゲートＳＧには、積層方向（Ｚ方向）に延びる複数の貫通ホールＨ０が形成されている。各貫通ホールＨ０は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００２６】
そして、本実施形態に係る不揮発性半導体記憶装置１１０においては、貫通ホールＨ０をＸＹ平面で切断した時の貫通ホールＨ０の断面形状が扁平円である。ここで、貫通ホールＨ０の長軸方向ＸＡをＸ方向とする。そして、貫通ホールＨ０の扁平円の短軸方向（Ｙ方向）にそって、貫通ホールＨ０が２つに分断されている。そして、貫通ホールＨ０の扁平円の長軸方向ＸＡにおいて対向する内側にそれぞれ半導体ピラーＳＰが設けられている。そして、貫通ホールＨ０の内側において、それぞれの半導体ピラーＳＰと上記の電極膜ＷＬとの間に電荷蓄積層を含む電荷蓄積層積層体２４が設けられる。そして、分断された２つの半導体ピラーＳＰの間に、Ｚ方向に延在するトレンチ状のホール分断絶縁層ＩＬが設けられている。
【００２７】
すなわち、本実施形態に係る不揮発性半導体記憶装置１１０は、半導体基板１１と、半導体基板１１上に設けられ、複数の電極膜ＷＬと複数の絶縁膜１２とが交互に積層された積層体ＭＬと、積層体ＭＬの積層方向（Ｚ方向）において積層体ＭＬを貫通し、前記積層方向に対して垂直な平面で切断したときに扁平円の断面を有する貫通ホールＨ０（第１貫通ホールＨ１）の前記扁平円の長軸方向ＸＡにおいて互いに対向する内側に設けられ、前記積層方向（Ｚ方向）に延在する第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２と、電極膜ＷＬと第１半導体ピラーＳＰ１との間に設けられた第１電荷蓄積層ＣＴ１と、電極膜ＷＬと第２半導体ピラーＳＰ２との間に設けられた第２電荷蓄積層ＣＴ２と、を備える。
【００２８】
第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２が、上記の半導体ピラーＳＰに相当する。  
そして、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との間に、ホール分断絶縁層ＩＬ（第１ホール分断絶縁層ＩＬ１）が設けられる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とは、分断される。
【００２９】
そして、本具体例では、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２は、半導体基板１１の側で互いに電気的に接続されている。すなわち、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２は、半導体基板１１の側のバックゲートＢＧの部分において、例えば第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２となる材料によって電気的に接続されている。ただし、後述するように、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とは、半導体基板１１の側で互いに電気的に接続されず、独立していても良い。
【００３０】
半導体ピラーＳＰ（第１及び第２半導体ピラーＳＰ１及びＳＰ２）には、任意の半導体材料を用いることができ、例えば、アモルファスシリコンを用いることができる。なお、半導体ピラーＳＰには、例えばポリシリコンを用いることができる。また、この半導体材料には不純物がドープされていても良く、ドープされていなくても良い。
【００３１】
第１及び第２電荷蓄積層ＣＴ１及びＣＴ２は、上記の電荷蓄積層積層体２４に設けられる電荷蓄積層である。すなわち、電荷蓄積層積層体２４は、例えば、第１絶縁膜と、第２絶縁膜と、第１及び第２絶縁膜の間に設けられた電荷蓄積層と、を有することができ、この電荷蓄積層が第１及び第２電荷蓄積層ＣＴ１及びＣＴ２となる。
【００３２】
電荷蓄積層（第１及び第２電荷蓄積層ＣＴ１及びＣＴ２）には、例えばシリコン窒化膜を用いることができる。電荷蓄積層と半導体ピラーＳＰとの間に設けられる第１絶縁膜はトンネル絶縁膜として機能する。電荷蓄積層と電極膜ＷＬとの間に設けられる第２絶縁膜は、ブロック絶縁膜として機能する。第１絶縁膜及び第２絶縁膜には、例えば、シリコン酸化膜を用いることができる。すなわち、電荷蓄積層積層体２４には、例えば、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）を用いることができる。ただし、本発明は、これに限らず、電荷蓄積層、第１絶縁膜及び第２絶縁膜は、それぞれ単層でも良く、積層膜でも良く、その構造、及びそれらに用いられる材料は任意である。すなわち、電荷蓄積層積層体２４は電荷を蓄積する層を有していれば良く、その構造及びそれに用いられる材料は任意である。
【００３３】
このように、不揮発性半導体記憶装置１１０においては、貫通ホールＨ０の断面形状を扁平円とし、１つの貫通ホールＨ０において半導体ピラーを２つ設けることで、実際の加工精度に対応させつつメモリセルの集積度を向上させることができる。
【００３４】
なお、半導体ピラーＳＰと上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢとの間にはゲート絶縁膜ＧＤが設けられ、上層選択ゲートＳＧＡの部分に第１選択ゲートトランジスタＳＧＴ１及び第３選択ゲートトランジスタＳＧＴ３が設けられ、下層選択ゲートＳＧＢの部分には、第２選択ゲートトランジスタＳＧＴ２及び第４選択ゲートトランジスタＳＧＴ４が設けられ、後述するように、各メモリセルを選択できる。
【００３５】
ここで、貫通ホールＨ０は複数設けられるので、貫通ホールの全体及び貫通ホールのいずれかを指す場合には、「貫通ホールＨ０」と言うことにし、貫通ホール同士の関係について説明する際には、複数の貫通ホールの内の任意の１つを「第１貫通ホールＨ１」と言い、第１貫通ホールＨ１に対してＸ方向において隣接する他の貫通ホールを「第２貫通ホールＨ２」と言うことにする。
【００３６】
すなわち、第１貫通ホールＨ１においては、前記扁平円の長軸方向ＸＡにおいて互いに対向する内側に第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２が設けられ、電極膜ＷＬと第１半導体ピラーＳＰ１との間に設けられた第１電荷蓄積層ＣＴ１と、電極膜ＷＬと第２半導体ピラーＳＰ２との間に設けられた第２電荷蓄積層ＣＴ２と、が設けられる。そして、第１貫通ホールＨ１において、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との間に第１ホール分断絶縁層ＩＬ１が設けられる。
【００３７】
そして、第１貫通ホールＨ１に対して第１貫通ホールＨ１の長軸方向ＸＡにおいて隣接して第２貫通ホールＨ２が設けられる。
【００３８】
第２貫通ホールＨ２は、積層体ＭＬの積層方向（Ｚ方向）において積層体ＭＬを貫通し、前記積層方向に対して垂直な平面で切断したときに前記長軸方向ＸＡに対して平行な方向に長軸方向を有する扁平円の断面を有する。そして、第２貫通ホールＨ２の前記長軸方向において互いに対向する内側に、前記積層方向に延在する第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４が設けられる。そして、電極膜ＷＬと第３半導体ピラーＳＰ３との間に第３電荷蓄積層ＣＴ３が設けられ、電極膜ＷＬと第４半導体ピラーＳＰ４との間に第４電荷蓄積層ＣＴ４が設けられる。そして、第２貫通ホールＨ２において、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４との間に第２ホール分断絶縁層ＩＬ２が設けられる。
【００３９】
ここで、第２貫通ホールＨ２は、便宜上、第１貫通ホールＨ１の第２半導体ピラーＳＰ２の側において、第１貫通ホールＨ１に対して隣接するものとする。そして、第１貫通ホールＨ１における第２半導体ピラーＳＰ２と、第２貫通ホールＨ２における第３半導体ピラーＳＰ３とが近接している。
【００４０】
図３に表したように、消去ブロックごとに電極膜ＷＬは分断されている。例えば、消去ブロックＢＮ１及びＢＮ２のそれぞれにおいて、電極膜ＷＬは、Ｙ方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。すなわち、電極膜ＷＬＡ及び電極膜ＷＬＢは、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有している。
【００４１】
Ｙ方向に延在する第１ホール分断絶縁層ＩＬ１及び第２ホール分断絶縁層ＩＬ２は、Ｙ方向における端部で、互い違いに連結されている。これにより、Ｙ方向の一方の端において電極膜ＷＬは電極膜ＷＬＡとして連結され、Ｙ方向の他方の端において電極膜ＷＬは電極膜ＷＬＢとして連結されている。そして、電極膜ＷＬＡと電極膜ＷＬＢとは互いに絶縁されている。
【００４２】
そして、図３では図示しないが、Ｙ方向における両端において、電極膜ＷＬＡ及び電極膜ＷＬＢは、例えば半導体基板１１に設けられる周辺回路と電気的に接続される。すなわち、例えば、特許文献１に記載されている「階段構造」のように、Ｚ方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＹ方向における長さは階段状に変化しており、Ｙ方向の一方の端では電極膜ＷＬＡによって周辺回路との電気的接続が行われ、Ｙ方向の他方の端では、電極膜ＷＬＢによって周辺回路との電気的接続が行われる。
【００４３】
これにより、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。そして、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４とで、異なる電位を設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作でき、そして、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とに対応する同層のメモリセルは互いに独立して動作できる。
【００４４】
なお、図３に例示したように、消去ブロックのそれぞれの間には、消去ブロックＢＮ１及びＢＮ２を分断するように、Ｙ方向に延在するスリット絶縁層ＩＬＳが設けられ、消去ブロックごとに電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）が絶縁されている。
【００４５】
なお、図３に例示した構造は一例であり、例えば各消去ブロックに配置される貫通ホールＨ０のＹ方向における数及びＸ方向における数等は任意である。
【００４６】
ここで、不揮発性半導体記憶装置１１０において、図１（ａ）に例示したように、第１貫通ホールＨ１及び第２貫通ホールＨ１のＸ方向（長軸方向ＸＡ）の径（幅）をｄ１とする。そして、第１貫通ホールＨ１のＸ方向において、第１貫通ホールＨ１の一方の端から第１ホール分断絶縁層ＩＬ１までの距離をｄ５とし、他方の端から第１ホール分断絶縁層ＩＬ１までの距離をｄ６とする。そして、第１ホール分断絶縁層ＩＬ１のＸ方向の厚さ（Ｘ方向の幅）をｄ７とする。すなわち、ｄ１＝ｄ５＋ｄ６＋ｄ７である。なお、本具体例では、ｄ５＝ｄ６とされる。  
一方、第１貫通ホールＨ１のＹ方向（短軸方向）の径（幅）をｄ３とする。  
なお、第２貫通ホールＨ２も含め、第１貫通ホールＨ１以外の貫通ホールＨ０も第１貫通ホールＨ１と同様の断面形状（平面形状）を有している。
【００４７】
一方、Ｘ方向において、第１貫通ホールＨ１と第２貫通ホールＨ２との間の距離をｄ２とする。また、Ｙ方向において、第１貫通ホールＨ１と第２貫通ホールＨ２との間の距離をｄ４とする。
【００４８】
ここで、不揮発性半導体記憶装置１１０の製造における最小加工寸法をＦとする。この時、上記のｄ２、ｄ３及びｄ４を、Ｆに設定することができる。そして、スリミングなどの手法を用いることによって、できあがりの幅として０．５Ｆの幅が得られる場合、上記のホール分断絶縁層ＩＬ（第１及び第２ホール分断絶縁層ＩＬ１及びＩＬ２）のＸ方向の厚さは、０．５Ｆとすることができる。すなわち、ｄ７を０．５Ｆとすることができる。そして、貫通ホールＨ０のＸ方向の径であるｄ１を２Ｆとした場合、ｄ５及びｄ６は０．７５Ｆとすることができる。
【００４９】
なお、上記のように、各値を上記のように設定することで、第１及び第２ホール分断絶縁層ＩＬ１及びＬＩ２並びに各貫通ホールＨ０のリソグラフィにおける合わせずれが０．５Ｆであった場合においても、第１〜第４半導体ピラーＳＰ１〜ＳＰ４のＸ方向の径において０．２５Ｆの幅を確保することができる。このように、上記の条件を採用することで、リソグラフィの精度を考慮した上においても、適正な形状を確保することができる。
【００５０】
この場合、積層体ＭＬの１つの電極膜ＷＬにおいて、ＸＹ平面内の１つのメモリセルの占有面積ＣＡは、（ｄ１＋ｄ２）×（ｄ３＋ｄ４）／２であり、この場合には３Ｆ×２Ｆ／２＝３Ｆ２となる。  
このように、不揮発性半導体記憶装置１１０においては、３Ｆ２の高密度を実現できる。
【００５１】
（比較例）
図４は、比較例の不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図（ａ）及び（ｂ）は、第１及び第２の比較例の構成を例示している。
【００５２】
図４（ａ）に例示したように、第１の比較例の不揮発性半導体記憶装置１１９ａにおいては、貫通ホールＨ９の断面形状は実質的に円であり、扁平円ではない。そして、貫通ホールＨ９の内部に１つの半導体ピラーＳＰ９が設けられており、貫通ホールＨ９は分断されていない。そして、それぞれの貫通ホールＨ９において、半導体ピラーＳＰ９と電極膜ＷＬとの間に電荷蓄積層積層体２４が設けられている。そして、Ｘ方向で隣接する貫通ホールＨ９ａ及び貫通ホールＨ９ｂのそれぞれの半導体ピラーＳＰ９ａ及びＳＰ９ｂは、半導体基板１１の側において接続されている。そして、Ｘ方向に隣接する半導体ピラーＳＰ９ａ及びＳＰ９ｂのいずれかを選択するために、ワード線となる電極膜ＷＬは、半導体ピラーＳＰ９ａ及びＳＰ９ｂの間において分断されている。
【００５３】
そして、貫通ホールＨ９の径をｄ１（すなわち、ｄ３）とする。そして、Ｘ方向における貫通ホールＨ９同士の間隔をｄ２とし、Ｙ方向における貫通ホールＨ９同士の間隔をｄ４とする。  
そして、Ｙ方向に延在する電極膜ＷＬ同士の間の間隔をｄ１０とする。そして、Ｘ方向において、貫通ホールＨ９ａ及び貫通ホールＨ９ｂから電極膜ＷＬの端部までの距離をそれぞれｄ８及びｄ９とする。すなわち、ｄ２＝ｄ８＋ｄ９＋ｄ１０である。
【００５４】
この場合において、最小加工寸法をＦとした時に、ｄ１、ｄ３及びｄ４はＦとなる。そして、ｄ１０を０．５Ｆとし、ｄ８及びｄ９を０．７５Ｆとすることができる。この時、１つのメモリセルの占有面積ＣＡは、（ｄ１＋ｄ２）×（ｄ３＋ｄ４）であり、この場合には３Ｆ×２Ｆ＝６Ｆ２となる。
【００５５】
また、図４（ｂ）に例示したように、第２の比較例の不揮発性半導体記憶装置１１９ｂにおいては、貫通ホールＨ８の断面形状は実質的に円であり、扁平円ではない。そして、１つの貫通ホールＨ８の内部に２つの半導体ピラーＳＰＡ１及びＳＰＡ２が設けられており、ホール分断絶縁層ＩＬによって貫通ホールＨ８は分断されている。そして、それぞれの貫通ホールＨ８において、半導体ピラーＳＰＡ１〜ＳＰＡ４と電極膜ＷＬとの間に電荷蓄積層積層体２４が設けられている。そして、貫通ホールＨ８はＸ方向に沿って分断されており、すなわち、半導体ピラーＳＰＡ１及びＳＰＡ２はＸ方向において互いに対向している。なお、この場合も半導体ピラーＳＰＡ１及びＳＰＡ２は半導体基板１１の側で接続されている。そして、同様の構造の貫通ホールがＸ方向とＹ方向に渡ってマトリクス状に複数設けられている。  
すなわち、不揮発性半導体記憶装置１１９ｂにおいては、本実施形態に係る不揮発性半導体記憶装置１１０に対して貫通ホールＨ８の平面形状が真円に変えられている。
【００５６】
このとき、貫通ホールＨ９の径をｄ１（すなわち、ｄ３）とし、貫通ホールＨ８同士の間隔をｄ２（すなわち、ｄ４）とする。  
そして、Ｘ方向において、貫通ホールＨ８の一方の端からホール分断絶縁層ＩＬまでの距離をｄ５とし、他方の端からホール分断絶縁層ＩＬまでの距離をｄ６とする。そして、ホール分断絶縁層ＩＬの厚さ（距離）をｄ７とする。すなわち、ｄ１＝ｄ５＋ｄ６＋ｄ７であり、ｄ５＝ｄ６とされる。
【００５７】
この構成において、最小加工寸法をＦとした場合に、ホール分断絶縁層ＩＬの厚さが０．５Ｆとなり、ｄ７が０．５Ｆとなる。そして、ｄ５及びｄ６は０．７５Ｆ程度となる。このため、貫通ホールＨ８の径は２Ｆとなり、ｄ１及びｄ３は２Ｆで、ｄ２及びｄ４はＦとなる。
【００５８】
従って、この場合には、ＸＹ平面内の１つのメモリセルの占有面積ＣＡは、（ｄ１＋ｄ２）×（ｄ３＋ｄ４）／２であり、この場合には３Ｆ×３Ｆ／２＝４．５Ｆ２となる。
【００５９】
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、貫通ホールＨ０の断面形状が扁平円とされる。そして、扁平円の短軸方向に平行な平面で貫通ホールＨ０が分断される。そして、分断された第１及び第２半導体ピラーＳＰ１及びＳＰ２の間の間隔（すなわち、ホール分断絶縁層ＩＬの幅）を所定の幅としつつ、分断する平面に平行な方向の径（短軸方向の径）を最小加工寸法であるＦに維持できる。
【００６０】
すなわち、分断された第１及び第２半導体ピラーＳＰ１及びＳＰ２の間の間隔（すなわち、ホール分断絶縁層ＩＬの幅）に相当する長さだけ、貫通ホールＨ０の長軸方向の径を短軸方向の径よりも大きくすることで、メモリセルの占有面積ＣＡを可及的に小さくできる。例えば、上記の具体例では、３Ｆ２の専有面積が実現できる。
【００６１】
例えば、貫通ホールＨ０の長軸方向の径（ｄ１）は、短軸方向の径（ｄ３）の１．５倍以上３．５倍未満が望ましい。  
すなわち、長軸方向の径（ｄ１）が短軸方向の径（ｄ３）の１．５倍よりも小さい場合には、例えば、ｄ３をＦとし、ｄ７を０．５Ｆとした場合に、ｄ５及びｄ６は０．５Ｆよりも小さくなり、半導体ピラーＳＰの抵抗値が増大し、また、電荷蓄積層積層体２４の電荷蓄積層の面積が減少し、また、加工が難しくなる。  
また、長軸方向の径（ｄ１）が短軸方向の径（ｄ３）の３．５倍以上になると、１つのメモリセルの占有面積ＣＡが必要以上に大きくなる。例えば、長軸方向の径（ｄ１）が短軸方向の径（ｄ３）の３．５倍の場合、１つのメモリセルの占有面積ＣＡは４．５Ｆ２となってしまう。
【００６２】
例えば、貫通ホールＨ０の長軸方向の径（ｄ１）は、短軸方向の径（ｄ３）の実質的に２倍がさらに望ましい。これにより、電気的性能、加工難易度及び占有面積が高度に両立できる。
【００６３】
なお、貫通ホールＨ０どうしの間隔は、加工可能な最小寸法とすることが望ましく、Ｘ方向及びＹ方向ともに、Ｆとすることが望ましい。
【００６４】
なお、図１（ａ）に表したように、不揮発性半導体記憶装置１１０においては、貫通ホールＨ０（第１貫通ホールＨ１及び第２貫通ホールＨ２）と電極膜ＷＬとの間の境界は、Ｘ−Ｙ平面内において曲線である。すなわち、貫通ホールＨ０と電極膜ＷＬとの境界において、平面の部分はない。これにより、半導体ピラーＳＰ（第１〜第４半導体ピラーＳＰ１〜ＳＰ４）の、それぞれのメモリセルの部分において、チャネルが曲率を有している。
【００６５】
これによって、電荷蓄積層積層体２４において貫通ホールＨ０の外面よりも内面の方が面積が小さくなり、電荷蓄積層積層体２４及びチャネルへ印加される電界が外面の側よりも内面の側の方が強くなる。これにより、電荷蓄積層積層体２４及びチャネルへ電界が効率的に印加され、メモリセル部分におけるトランジスタの性能が向上する。
【００６６】
このように、半導体ピラーＳＰ（第１〜第４半導体ピラーＳＰ１〜ＳＰ４）において、外面の側の面は、曲面とすることが望ましい。すなわち、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とが互いに対向する側以外の面は、互いに対向する側が凹状の曲面とすることが望ましい。
【００６７】
さて、不揮発性半導体記憶装置１１０においては、１つの貫通ホールＨ０に２つの半導体ピラーＳＰ（例えば第１及び第２半導体ピラーＳＰ１及びＳＰ２）が設けられ、それぞれの半導体ピラーＳＰと電極膜ＷＬが交差する部分にメモリセルが設けられる。そして、第１貫通ホールＨ１と第２貫通ホールＨ２との間において、電極膜ＷＬは連続している。すなわち、第１貫通ホールＨ１と第２貫通ホールＨ２において、第１及び第２半導体ピラーＳＰ１及びＳＰ２、並びに、第３及び第４半導体ピラーＳＰ３及びＳＰ４とで、電極膜ＷＬは共有されている。
【００６８】
そして、図２に例示したように、第１貫通ホールＨ１及び第２貫通ホールＨ２の互いに近接している第２及び第３半導体ピラーＳＰ２及びＳＰ３が共通のソース配線Ｍ０に接続される。そして、第１及び第２半導体ピラーＳＰ１及びＳＰ２、並びに、第３及び第４半導体ピラーＳＰ３及びＳＰ４と、を、上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢによって選択し、駆動することができる。
【００６９】
以下、この構成について説明する。  
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
なお、同図は、図１（ａ）のＡ−Ａ’線断面に相当する断面図である。  
図５に表したように、不揮発性半導体記憶装置１１０においては、第１貫通ホールＨ１の第２貫通ホールＨ２の側の第２半導体ピラーＳＰ２と、第２貫通ホールＨ２の第１貫通ホールＨ１の側の第３半導体ピラーＳＰ３と、が同じソース配線Ｍ０（金属膜１７）に接続されている。本具体例では、ソース配線Ｍ０はＹ方向に延在して設けられている。
【００７０】
なお、ソース配線Ｍ０の上には絶縁膜１８が設けられ、絶縁膜１８の上には、ビット線ＢＬが設けられている。本具体例では、ビット線ＢＬはＸ方向に延在して設けられている。
【００７１】
そして、第１貫通ホールＨ１の第１貫通ホールＨ２と反対の側の第１半導体ピラーＳＰ１は、ソース配線Ｍ０と同じ層からなる接続部Ｍ０Ｖ１及び、ビア配線Ｖ１を通じてビット線ＢＬと接続されている。  
また、同様に、第２貫通ホールＨ２の第１貫通ホールＨ１と反対の側の第４半導体ピラーＳＰ４は、ソース配線Ｍ０と同じ層からなる接続部Ｍ０Ｖ１及び、ビア配線Ｖ１を通じてビット線ＢＬと接続されている。
【００７２】
このように、不揮発性半導体記憶装置１１０においては、貫通ホールＨ０の長軸方向ＸＡにおいて互いに隣接する第１及び第２貫通ホールＨ１及びＨ２の互いに隣接する半導体ピラーＳＰ（第２及び第３半導体ピラーＳＰ２及びＳＰ３）が、共通のソース配線Ｍ０に接続される。そして、貫通ホールＨ０の長軸方向ＸＡにおいて互いに隣接する第１及び第２貫通ホールＨ１及びＨ２の互いに離れている半導体ピラーＳＰ（第１及び第４半導体ピラーＳＰ１及びＳＰ４）が、共通のビット線ＢＬに接続される。これにより、ソース配線Ｍ０及びビット線ＢＬの数が減らすことができ、ソース配線Ｍ０及びビット線ＢＬの接続が容易となる。
【００７３】
そして、同一のソース配線Ｍ０に接続された第２及び第２半導体ピラーＳＰ２及ＳＰ３及び、同一のビット線ＢＬに接続された第１及び第４半導体ピラーＳＰ１及びＳＰ４のいずれかを、上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢの動作によって選択することができる。
【００７４】
すなわち、第１貫通ホールＨ１の上層及び下層選択ゲートＳＧＡ及びＳＧＢにおいて、それぞれ第１及び第２選択ゲートトランジスタＳＧＴ１及びＳＧＴ２が設けられる。一方、第２貫通ホールＨ２の上層及び下層選択ゲートＳＧＡ及びＳＧＢにおいて、それぞれ第３及び第４選択ゲートトランジスタＳＧＴ３及びＳＧＴ４が設けられる。そして、第１選択ゲートトランジスタＳＧＴ１と第２選択ゲートトランジスタＳＧＴ２とで、しきい値特性を変える。そして、第３選択ゲートトランジスタＳＧＴ３と第４選択ゲートトランジスタＳＧＴ４とでしきい値特性を変える。
【００７５】
すなわち、第１〜第４選択ゲートトランジスタＳＧＴ１〜ＳＧＴ４においては、半導体ピラーＳＰがチャネルとなり、これをそれぞれ第１〜第４チャネルＳＬ１〜ＳＬ４とする。そして、第１チャネルＳＬ１と第２チャネルＳＬ２とで、含まれる不純物の種類やドープする濃度を変えることで、第１及び第２選択ゲートトランジスタＳＧＴ１及びＳＧＴ２のしきい値特性を変えることができる。また、同様に、第３チャネルＳＬ３と第４チャネルＳＬ４とで、含まれる不純物の種類やドープする濃度を変えることで、第３及び第４選択ゲートトランジスタＳＧＴ３及びＳＧＴ４のしきい値特性を変えることができる。このように、しきい値を変えることで、任意の半導体ピラーＳＰを選択することができる。
【００７６】
図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示する模式的グラフ図である。  
すなわち、同図は、不揮発性半導体記憶装置１１０における第１〜第４選択ゲートトランジスタＳＧＴ１〜ＳＧＴ４のしきい値特性を例示しており、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電圧Ｉｄを示す。
【００７７】
図６に表したように、不揮発性半導体記憶装置１１０において、第１及び第４選択ゲートトランジスタＳＧＴ１及びＳＧＴ４がディプレッション形（Ｄ−ｔｙｐｅ）とされ、そして、第２及び第３選択ゲートトランジスタＳＧＴ２及びＳＧＴ３がエンハンスメント形（Ｅ−ｔｙｐｅ）とされている。
【００７８】
すなわち、第１及び第４選択ゲートトランジスタＳＧＴ１及びＳＧＴ４のしきい値電圧ＶＤは、第２及び第３選択ゲートトランジスタＳＧＴ２及びＳＧＴ３のしきい値電圧ＶＥよりも低い。
【００７９】
この時、上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢの両方に、しきい値電圧ＶＥよりも高い電圧である例えば電圧ＶＳＧ２を印加することで、第１及び第２半導体ピラーＳＰ１及びＳＰ２が選択される。
【００８０】
そして、上層選択ゲートＳＧＡにしきい値電圧ＶＥよりも低い電圧である例えばＶＳＧ１を印加し、下層選択ゲートＳＧＢに電圧ＶＳＧ２を印加することで、第３及び第４半導体ピラーＳＰ３及びＳＰ４が選択される。
【００８１】
このように、不揮発性半導体記憶装置１１０は、第１貫通ホールＨ１に対して第１貫通ホールＨ１の長軸方向ＸＡにおいて隣接し、積層体ＭＬの積層方向（Ｚ方向）において積層体ＭＬを貫通し、前記積層方向に対して垂直な平面で切断したときに前記長軸方向ＸＡに対して垂直な方向に長軸方向を有する扁平円の断面を有する第２貫通ホールの前記長軸方向ＸＡにおいて互いに対向する内側の面に設けられ、積層方向に延在する第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４と、電極膜ＷＬと第３半導体ピラーＳＰ３との間に設けられた第３電荷蓄積層ＣＴ３と、電極膜ＷＬと第４半導体ピラーＳＰ４との間に設けられた第４電荷蓄積層と、をさらに備える。
【００８２】
そして、不揮発性半導体記憶装置１１０は、第１及び第２半導体ピラーＳＰ１及びＳＰ２の半導体基板１１とは反対の側の端部に設けられた第１選択ゲートトランジスタＳＧＴ１と、第１及び第２半導体ピラーＳＰ１及びＳＰ２において、第１選択ゲートトランジスタＳＧＴ１と積層体ＭＬとの間に設けられた第２選択ゲートトランジスタＳＧＴ２と、第３及び第４半導体ピラーＳＰ３及びＳＰ４の半導体基板１１とは反対の側の端部に設けられた第３選択ゲートトランジスタＳＧＴ３と、第３及び第４半導体ピラーＳＰ３及びＳＰ４において、第３選択ゲートトランジスタＳＧＴ３と積層体ＭＬとの間に設けられた第４選択ゲートトランジスタＳＧＴ４と、をさらに備える。
【００８３】
そして、第１及び第２選択ゲートトランジスタＳＧＴ１及びＳＧＴ２は、互いに異なるしきい値を有する。そして、第３選択ゲートトランジスタＳＧＴは、第２選択ゲートトランジスタＳＧＴ２と同じしきい値を有する。そして、第４選択ゲートトランジスタＳＧＴ４は、第１選択ゲートトランジスタＳＧＴ１と同じしきい値を有する。  
ここで、「同じしきい値」とは、厳密に同じしきい値であるだけでなく、例えばプロセス条件のばらつきに起因したばらつきを含んでも良く、実質的に同じしきい値であれば良い。
【００８４】
これにより、選択ゲートＳＧを共有し、共通のソース配線Ｍ０に接続された第２及び第３半導体ピラーＳＰ２及びＳＰ３のいずれかを区別して選択することができる。そして、選択ゲートＳＧを共有し、共通のビット線ＢＬに接続された第１及び第４半導体ピラーＳＰ１及びＳＰ４のいずれかを区別して選択することができる。
【００８５】
以下、不揮発性半導体記憶装置１１０の製造方法の一例について説明する。  
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。  
すなわち、同図（ａ）は最初の工程の模式的平面図であり、図７（ｂ）〜（ｄ）は、それぞれ前の工程に続く模式的平面図である。  
図８は、図７に続く模式的平面図である。  
図９は、図８に続く模式的断面図である。すなわち、図９（ａ）及び（ｂ）は、図１（ａ）のＡ−Ａ’線に対応する模式的断面図である。  
図１０は、図９に続く模式的平面図である。
【００８６】
図７（ａ）に表したように、半導体基板１１の上に、例えばシリコン酸化膜を形成し、その上にポリシリコン膜を形成し、このポリシリコン膜をゲートの材料とするバックゲートＢＧを形成する。そして、その上にワード線の電極膜ＷＬとなるポリシリコン層、及び、絶縁膜１２となるシリコン酸化膜を交互に複数層積層し、さらに、選択ゲートＳＧの下層選択ゲートＳＧＢとなるポリシリコン層、シリコン酸化膜からなる絶縁膜１５、上層選択ゲートＳＧＡとなるポリシリコン層、及び、シリコン酸化膜からなる絶縁膜１６（表面絶縁膜ＩＳ）を積層する。その後、リソグラフィとＲＩＥ（Reactive Ion Etching）によって断面が扁平円の貫通ホールＨ０を形成する。
【００８７】
貫通ホールＨ０の長軸方向ＸＡ（Ｘ方向）の径は例えば２Ｆであり、貫通ホールＨ０の短軸方向（Ｙ方向）の径は例えばＦであり、貫通ホールＨ０どうしの間隔はＸ方向及びＹ方向ともにＦである。
【００８８】
この時、図１（ｂ）に例示したように、貫通ホールＨ０は、絶縁膜１６、上層選択ゲートＳＧＡ、絶縁膜１５、下層選択ゲートＳＧＢ及び積層体ＭＬをＺ方向に貫通し、バックゲートＢＧの途中まで形成する。
【００８９】
この後、図７（ｂ）に表したように、リソグラフィのレジストを剥離した後、貫通ホールＨ０の内部に埋め込むように、電荷蓄積層積層体２４となる膜及びチャネルの半導体ピラーＳＰとなる材料をＣＶＤ（Chemical Vapor Deposition）によって堆積させ、絶縁膜１６の表面に堆積した膜をエッチバックで取り除く。電荷蓄積層積層体２４には、例えば、シリコン酸化膜、電荷蓄積層となるシリコン窒化膜、及び、シリコン酸化膜の積層膜を用いることができる。半導体ピラーＳＰには、例えばポリシリコンが用いられる。
【００９０】
この後、図７（ｃ）に表したように、貫通ホールＨ０、並びに、その中に埋め込まれた半導体ピラーＳＰ及び電荷蓄積層積層体２４を、貫通ホールＨ０の短軸方向に延在するスリットＨＳＬ（トレンチ）によって分断する。スリットＨＳＬの幅は、例えば０．５Ｆとされる。この時、リソグラフィの最小加工寸法はＦであるため、例えばＦの幅で形成したハードマスク材の側面にスペーサを形成することで、ハードマスク材同士の間隔を狭めることで、ハードマスク材から露出する部分の幅を０．５Ｆにする。これにより、幅が０．５ＦのスリットＨＳＬを形成することができる。
【００９１】
また、スリットＨＳＬの形成にはＲＩＥを用いることができる。この時、図１（ｂ）に例示したように、半導体ピラーＳＰの半導体基板１１側において、半導体ピラーＳＰが分断されないようにスリットＨＳＬを形成する。これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２がＵ字形状（すなわち、１方向に延在する部分の一端と、その方向とは逆の方向に延在する部分の一端どうしが連結された形状）で、互いに繋がる。同様に、第３及び第４半導体ピラーＳＰ３及びＳＰ４がＵ字形状で互いに繋がる。このように、貫通ホールＨ０において、半導体ピラーＳＰの最下部のポリシリコンはエッチングして除去せず、残しておく。  
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２、並びに、第３及び第４半導体ピラーＳＰ３及びＳＰ４は、それぞれ、Ｕ字形状のＮＡＮＤストリングとなる。
【００９２】
この後、図７（ｄ）に表したように、ハードマスク材を除去した後、スリットＨＳＬの内部に埋め込むように、ホール分断絶縁層ＩＬとして、例えばシリコン窒化膜を堆積する。この後、表面に堆積した膜をエッチバックにより取り除く。
【００９３】
この際、ホール分断絶縁層ＩＬには、ＲＩＥに対して上層選択ゲートＳＧＡの上の絶縁膜１６（表面絶縁膜ＩＳ）に対して高い選択比を有する材料が用いられる。すなわち、ホール分断絶縁層ＩＬのＲＩＥに対するエッチングレートが、絶縁膜１６よりも十分に低い材料を選択する。本具体例では、絶縁膜１６にはシリコン酸化膜が用いられ、ホール分断絶縁層ＩＬにはシリコン窒化膜が用いられる。これにより、後述するように、ホール分断絶縁層ＩＬが、絶縁膜１６の表面よりも上に壁状に突出した構造を形成することができる。
【００９４】
この後、図８（ａ）に表したように、例えば、Ｘ方向において互いに隣接する貫通ホールＨ０の一方の上にレジストＲ１を設けた上で、上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢの部分に対応する半導体ピラーＳＰに対して例えば条件を変えてイオン注入を行うことで、互いにしきい値が異なる第１及び第２選択ゲートトランジスタＳＧＴ１及びＳＧＴ２を形成する。
【００９５】
上記のレジストＲ１を取り除いた後に、図８（ｂ）に表したように、Ｘ方向において互いに隣接する貫通ホールＨ０の他方の上にレジストＲ２を設けた上で、上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢの部分に対応する半導体ピラーＳＰに対して例えば条件を変えてイオン注入を行うことで、互いにしきい値が異なる第３及び第４選択ゲートトランジスタＳＧＴ３及びＳＧ４を形成する。
【００９６】
これにより、図６に関して説明したように、第１及び第４選択ゲートトランジスタＳＧＴ１及びＳＧＴ４を例えばディプレッション形とし、第２及び第３選択ゲートトランジスタＳＧＴ２及びＳＧＴ３を例えばエンハンスメント形とすることができる。
【００９７】
この後、図８（ｃ）に表したように、ソース配線Ｍ０用のリソグラフィを行う。  
この時、図８（ｄ）に表したように、リソグラフィにおけるソース配線Ｍ０のパターンＭ０ｐは、第１貫通ホールＨ１の第１ホール分断絶縁層ＩＬ１と、第２貫通ホールＨ２の第２ホール分断絶縁層ＩＬ２と、の間の間隔でＹ方向に延在するパターンＰ１と、第１貫通ホールＨ１と第２貫通ホールＨ２とを覆うように、パターンＰ１からＸ方向に突出したパターンＰ２とを有する。このパターンＰ１は後にソース配線Ｍ０となり、パターンＰ２は後に、後述するビア配線Ｖ１と接続されるソース配線Ｍ０と同層の接続部Ｍ０Ｖ１となる。
【００９８】
そして、図９（ａ）に表したように、ソース配線Ｍ０のパターンから露出したホール分断絶縁層ＩＬ及び絶縁膜１６を、例えばＲＩＥによりエッチングする。この時、絶縁膜１６のエッチングレートが、ホール分断絶縁層ＩＬよりも高いので、ホール分断絶縁層ＩＬが、絶縁膜１６の表面よりも上に壁状に突出した構造を形成することができる。
【００９９】
そして、図９（ｂ）に表したように、フォトリソグラフィのレジストを除去した後、ソース配線Ｍ０となる金属膜１７を堆積させ、ＣＭＰ（Chemical Mechanical Polishing）処理を行う。これにより、ホール分断絶縁層ＩＬのパターンに対して自己整合的にソース配線Ｍ０及び接続部Ｍ０Ｖ１が形成される。すなわち、ソース配線Ｍ０と接続部Ｍ０Ｖ１とは、ホール分断絶縁層ＩＬによって互いに分断される。これにより、スリットＨＳＬに残ったシリコン窒化膜によって、ソース配線Ｍ０及び接続部Ｍ０Ｖ１を加工することができ、リソグラフィ時に高い合わせ精度を用いなくても良くなる。
【０１００】
そして、図１０（ａ）に表したように、ソース配線Ｍ０及び接続部Ｍ０Ｖ１の上に層間絶縁膜を形成し、その後、接続部Ｍ０Ｖ１にビア用ホールＨＶ１を形成する。
【０１０１】
そして、図１０（ｂ）に表したように、その上にビット線ＢＬとなる金属を堆積する。この時、ビア用ホールＨＶ１がこの金属で埋め込まれてビア配線Ｖ１となる。そして、この金属をフォトリソグラフィとエッチングによりＸ方向延在する帯状にパターニングして、ビア配線Ｖ１を束ねるビット線ＢＬを形成する。
【０１０２】
このようにして、図１、図２、図３及び図５に例示した不揮発性半導体記憶装置１１０が作製される。不揮発性半導体記憶装置１１０によって、集積度を高めた一括加工型３次元積層構造の不揮発性半導体記憶装置が提供できる。
【０１０３】
なお、本具体例では、貫通ホールＨ０において、扁平円の長軸方向ＸＡにおいて互いに対向する内側に設けられた第１及び第２半導体ピラーＳＰ１及びＳＰ２が、半導体基板１１の側で互いに電気的に接続されて、第１及び第２半導体ピラーＳＰ１及びＳＰ２がＵ字形状のＮＡＮＤストリングを形成しているが、後述するように、本発明はこれに限らず、半導体ピラーＳＰは直線形状であってもよい。
【０１０４】
図１１は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
同図は、不揮発性半導体記憶装置１１０に関する図３に相当する図である。  
図１１に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１０ａにおいては、電極膜ＷＬは、消去ブロックＢＮ１及びＢＮ２のそれぞれにおいて、分断されている。すなわち、不揮発性半導体記憶装置１１０は、電極膜ＷＬが交叉指形電極の形状を有していたが、本具体例においては、電極膜ＷＬＡ１及びＷＬＡ２の間に絶縁層ＩＬＡ１が設けられ、電極膜ＷＬＢ１及びＷＬＢ２の間、並びに、電極膜ＷＬＢ２及びＷＬＢ３の間に、それぞれ絶縁層ＩＬＢ１及びＩＬＢ２が設けられている。
【０１０５】
そして、図１１では図示しないが、Ｙ方向における両端において、Ｚ方向において積層された電極膜ＷＬ（電極膜ＷＬＡ１、ＷＬＡ２、ＷＬＢ１、ＷＬＢ２及びＷＬＢ３）のＹ方向における長さは階段状に変化している。そして、Ｙ方向の一方の端では電極膜ＷＬＡ１及びＷＬＡ２によって、周辺回路との電気的接続が行われる。そして、Ｙ方向の他方の端では、電極膜ＷＬＢ１、ＷＬＢ２及びＷＬＢ３によって、周辺回路との電気的接続が行われる。
【０１０６】
これにより、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。そして、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４とで、異なる電位を設定できる。
【０１０７】
このような構成を有する不揮発性半導体記憶装置１１０ａによっても、集積度を高めた一括加工型３次元積層構造の不揮発性半導体記憶装置が提供できる。
【０１０８】
なお、不揮発性半導体記憶装置１１０のように、電極膜ＷＬに交叉指形電極の形状を持たせることで、接続の構成が簡単になる利点がある。
【０１０９】
（第２の実施の形態）
図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。  
すなわち、同図（ａ）は平面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。  
図１２に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置１２０における貫通ホールＨ０の部分は、不揮発性半導体記憶装置１１０と同様である。すなわち、半導体基板１１上に複数の電極膜ＷＬと複数の絶縁膜１２とが交互に積層された積層体ＭＬに、扁平円の断面を有する貫通ホールＨ０（第１貫通ホールＨ１）が設けられている。そして、前記扁平円の長軸方向ＸＡにおいて互いに対向する内側に、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２が設けられ、電極膜ＷＬと第１及び第２半導体ピラーＳＰ１及びＳＰ２との間にそれぞれ第１及び第２電荷蓄積層ＣＴ１及びＣＴ２が設けられている。そして、第１及び第２半導体ピラーＳＰ１及びＳＰ２の間にホール分断絶縁層ＩＬ（第１ホール分断絶縁層ＩＬ１）が設けられている。
【０１１０】
そして、不揮発性半導体記憶装置１２０においては、第１貫通ホールＨ１と第２貫通ホールＨ２との間において、電極膜ＷＬが分断されている。
【０１１１】
すなわち、不揮発性半導体記憶装置１２０は、第１貫通ホールＨ１に対して第１貫通ホールＨ１の長軸方向ＸＡにおいて隣接し、積層体ＭＬの積層方向（Ｚ方向）において積層体ＭＬを貫通し、前記積層方向に対して垂直な平面で切断したときに前記長軸方向に対して平行な方向に長軸方向を有する扁平円の断面を有する第２貫通ホールＨ２の、長軸方向（ＸＡ）において互いに対向する内側の面に設けられ、積層方向延在する第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４と、電極膜ＷＬと第３半導体ピラーＳＰ３との間に設けられた第３電荷蓄積層ＣＴ３と、電極膜ＷＬと第４半導体ピラーＳＰ３との間に設けられた第４電荷蓄積層ＣＴ４と、をさらに備える。
【０１１２】
そして、不揮発性半導体記憶装置１２０は、第１貫通ホールＨ１と第２貫通ホールＨ２との間において、電極膜ＷＬを第１貫通ホールＨ１に対向する領域（第１電極膜領域ＷＬＲ１）と第２貫通ホールＨ２に対向する領域（第２電極膜領域ＷＬＲ２）とに分断するホール間分断絶縁膜ＷＩＬをさらに備える。  
これにより、電極膜ＷＬは、Ｘ方向に沿って分断され、すなわち、第１電極膜領域ＷＬＲ１及び第２電極膜領域ＷＬＲ２は、Ｙ方向に延在する。
【０１１３】
ホール間分断絶縁膜ＷＩＬには、例えばシリコン酸化膜が用いられる。ただし、ホール間分断絶縁膜ＷＩＬには、シリコン窒化膜を用いても良く、任意の絶縁性の材料を用いることができる。
【０１１４】
なお、不揮発性半導体記憶装置１１０と同様に、第１及び第２半導体ピラーＳＰ１及びＳＰ２の間には、第１ホール分断絶縁層ＩＬ１が設けられ、第３及び第４半導体ピラーＳＰ３及びＳＰ３の間には、第２ホール分断絶縁層ＩＬ２が設けられている。
【０１１５】
そして、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、半導体基板１１の側で互いに電気的に接続され、第３及び第４半導体ピラーＳＰ３及びＳＰ４は、半導体基板１１の側で互いに電気的に接続されている。これらの接続には、第１〜第４半導体ピラーＳＰ１〜ＳＰ４を形成する例えばポリシリコンやアモルファスシリコン等の半導体材料が用いられる。
【０１１６】
なお、本具体例においても、積層体ＭＬにおいて、絶縁膜１２及び電極膜ＷＬの積層数は任意である。
【０１１７】
このとき、図１２（ａ）に例示したように、Ｘ方向において、第１貫通ホールＨ１の径をｄ１とし、第１ホール分断絶縁層ＩＬ１の厚さをｄ７とし、第１貫通ホールＨ１の一端から第１ホール分断絶縁層ＩＬ１までの距離をｄ５とし、他端から第１ホール分断絶縁層ＩＬ１までの距離をｄ６とする。なお、本具体例では、ｄ５＝ｄ６である。そして、Ｙ方向における第１貫通ホールの径をｄ３とする。そして、第１貫通ホールＨ１以外の貫通ホールも同じ形状とする。
【０１１８】
そして、Ｘ方向において、第１貫通ホールＨ１と第２貫通ホールＨ２との間の距離をｄ２とする。そして、ホール間分断絶縁膜ＷＩＬの幅をｄ１３とする。そして、第１貫通ホールＨ１とホール間分断絶縁膜ＷＩＬとの間の距離をｄ１１とし、第２貫通ホールＨ２とホール間分断絶縁膜ＷＩＬとの間の距離をｄ１２とする。なお、本具体例では、ｄ１１＝ｄ１２である。すなわち、ｄ２＝ｄ１１＋ｄ１３＋ｄ１２である。
【０１１９】
そして、Ｙ方向において、貫通ホールＨ０どうしの距離をｄ４とする。
【０１２０】
ここで、不揮発性半導体記憶装置１１０の製造における最小加工寸法をＦとすると、上記のｄ３及びｄ４を、Ｆに設定することができる。そして、スリミングなどの手法を用いることによって、できあがりの幅として０．５Ｆの幅が得られる場合、ｄ７を０．５Ｆとすることができ、ｄ１を２Ｆとした場合、ｄ５及びｄ６は０．７５Ｆとなる。
【０１２１】
一方、ｄ１３も０．５Ｆとすることができ、ｄ２を２Ｆとした場合、ｄ１１及びｄ１２は０．７５Ｆとなる。  
なお、上記の各設定値は、第１の実施形態と同様に、リソグラフィの合わせ精度を考慮した上で、適正な形状が得られるように設定されている。
【０１２２】
この場合の積層体ＭＬの１つの層におけるＸＹ平面内の１つのメモリセルの占有面積ＣＡは、（ｄ１＋ｄ２）×（ｄ３＋ｄ４）／２であり、この場合には４Ｆ×２Ｆ／２＝４Ｆ２となる。  
このように、不揮発性半導体記憶装置１２０においても、メモリセルの占有面積ＣＡは、第１及び第２の比較例の不揮発性半導体記憶装置１１９ａ及び１１９ｂの６Ｆ２及び４．５Ｆ２よりも小さい。
【０１２３】
このように、不揮発性半導体記憶装置１２０においては、メモリセルの占有面積ＣＡは、不揮発性半導体記憶装置１１０の３Ｆ２よりは大きいものの、４Ｆ２の高密度を実現できる。そして、不揮発性半導体記憶装置１２０においては、不揮発性半導体記憶装置１１０に対して選択ゲートＳＧが１層で良い利点がある。以下、不揮発性半導体記憶装置１２０における選択ゲートＳＧについて説明する。
【０１２４】
図１３は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
なお、同図は、図１２（ａ）のＡ−Ａ’線断面に相当する断面図である。  
図１３に表したように、不揮発性半導体記憶装置１２０においては、積層体ＭＬの上に選択ゲートＳＧが１層の構造で設けられている。すなわち、不揮発性半導体記憶装置１１０の場合には、１つの貫通ホールＨ０当たり上層選択ゲートＳＧＡ及び下層選択ゲートＳＧＢの２層の選択ゲートが設けられたが、本実施形態に係る不揮発性半導体記憶装置１２０においては、１つの貫通ホールＨ０当たり１つの選択ゲートＳＧが設けられる。
【０１２５】
そして、選択ゲートＳＧと第１及び第２半導体ピラーＳＰ１及びＳＰ２との間、及び、選択ゲートＳＧと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、に、ゲート絶縁膜ＧＤが設けられ、選択ゲートＳＧとこれらの半導体ピラーが交差する部分が選択ゲートトランジスタＳＧＴとして機能する。
【０１２６】
選択ゲートＳＧの上には絶縁膜２５（表面絶縁膜ＩＳ）が設けられ、その上にソース配線Ｍ０となる金属膜１７が設けられている。ソース配線Ｍ０は、互いに近接する第２及び第３半導体ピラーＳＰ２及びＳＰ３に接続されている。本具体例では、ソース配線Ｍ０はＹ方向に延在して設けられている。そして、金属膜１７は、ビア配線Ｖ１に対する接続部Ｍ０Ｖ１となる。
【０１２７】
そして、金属膜１７の上に絶縁膜１８が設けられ、絶縁膜１８にビア配線Ｖ１が設けられ、それらの上にビット線ＢＬがＸ方向に延在するように設けられる。
【０１２８】
そして、第１貫通ホールＨ１の第２貫通ホールＨ２と反対の側の第１半導体ピラーＳＰ１は、接続部Ｍ０Ｖ１及びビア配線Ｖ１を介してビット線ＢＬと接続されている。また、同様に、第２貫通ホールＨ２の第１貫通ホールＨ１と反対の側の第４半導体ピラーＳＰ４は、接続部Ｍ０Ｖ１及びビア配線Ｖ１を介してビット線ＢＬと接続されている。
【０１２９】
そして、ホール間分断絶縁膜ＷＩＬは、隣接する第１貫通ホールＨ１及び第２貫通ホールＨ２の間で、選択ゲートＳＧを第１貫通ホールＨ１に対向する領域（第１選択ゲート領域ＳＧＲ１）と第２貫通ホールＨ２に対向する領域（第２選択ゲート領域ＳＧＲ２）とに分断する。これにより、選択ゲートＳＧは、Ｘ方向に沿って分断され、すなわち、第１及び第２選択ゲート領域ＳＧＲ１及びＳＧＲ２は、Ｙ方向に延在する。
【０１３０】
不揮発性半導体記憶装置１２０においては、隣接する第１貫通ホールＨ１及び第２貫通ホールＨ２の間で、ホール間分断絶縁膜ＷＩＬによって、電極膜ＷＬが第１及び第２電極膜領域ＷＬＲ１及びＷＬＲ２に分断されている。そして、隣接する第１貫通ホールＨ１及び第２貫通ホールＨ２の間で、選択ゲートＳＧが第１及び第２選択ゲート領域ＳＧＲ１及びＳＧＲ２に分断される。これにより、選択ゲートＳＧが１層の構造であっても、第１貫通ホールＨ１のメモリセルと第２貫通ホールＨ２のメモリセルとを区別して選択できる。
【０１３１】
このように、不揮発性半導体記憶装置１２０は、第１及び第２半導体ピラーＳＰ１及ＳＰ２の半導体基板１１とは反対の側の端部に設けられた第５選択ゲートトランジスタＳＧＴ５と、第３及び第４半導体ピラーＳＰ３及びＳＰ４の半導体基板１１とは反対の側の端部に設けられた第６選択ゲートトランジスタＳＧＴ６と、をさらに備える。  
そして、ホール間分断絶縁膜ＷＩＬは、第５及び第６ゲートトランジスタＳＧＴ５及びＳＧＴ６の選択ゲートＳＧを互いに分断する。
【０１３２】
すなわち、不揮発性半導体記憶装置１２０においては、同一のビット線ＢＬに接続され、隣接した２つのＮＡＮＤストリング（第１及び第２半導体ピラーＳＰ１及びＳＰ２を含むＵ字型のＮＡＮＤストリング、及び、第３及び第４半導体ピラーＳＰ３及びＳＰ４を含むＵ字型のＮＡＮＤストリング）がそれぞれ別の選択ゲートＳＧ（第５選択ゲートトランジスタＳＧＴ５と第６選択ゲートトランジスタ）に接続される。これにより、ＮＡＮＤストリングの両端に配置される選択ゲートの数がそれぞれ１つずつで良くなる。
【０１３３】
これにより、不揮発性半導体記憶装置１２０は、不揮発性半導体記憶装置１１０よりも製造工程が簡単になる。
【０１３４】
なお、本実施形態に係る不揮発性半導体記憶装置１２０においても、電極膜ＷＬの形状は、図３に例示した交叉指形電極の形状としてもよく、また、図１１に例示したように、Ｘ方向に関して分断された形状としても良い。
【０１３５】
以下、不揮発性半導体記憶装置１２０の製造方法の一例について説明する。  
図１４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的平面図である。  
すなわち、同図（ａ）は最初の工程の図であり、同図（ｂ）〜（ｄ）は、それぞれ前の工程に続く図である。  
図１４（ａ）に表したように、第１の実施形態と同様に、半導体基板１１の上のバックゲートＢＧの上に、電極膜ＷＬ（ポリシリコン）及び絶縁膜１２（シリコン酸化膜）を交互に複数層積層し、さらに、選択ゲートＳＧとなるポリシリコン層、及び、シリコン酸化膜からなる絶縁膜２５を積層し、その後、リソグラフィとＲＩＥによって断面が扁平円の貫通ホールＨ０を形成する。
【０１３６】
貫通ホールＨ０の長軸方向ＸＡ（Ｘ方向）の径は例えば２Ｆであり、貫通ホールＨ０の短軸方向（Ｙ方向）の径は例えばＦである。そして、長軸方向ＸＡにおける貫通ホールＨ０どうしの間隔は例えば２Ｆであり、短軸方向における貫通ホールＨ０どうしの間隔は例えばＦである。
【０１３７】
この後、図１４（ｂ）に表したように、貫通ホールＨ０の内部に埋め込むように、電荷蓄積層積層体２４となる膜及びチャネルの半導体ピラーＳＰとなる材料をＣＶＤにより堆積させる。その後、第１貫通ホールＨ１と第２貫通ホールＨ２との間において、Ｙ方向に延在するホール間スリットＷＳＬを形成した後、ホール間スリットＷＳＬの内部に例えばシリコン酸化膜を埋め込み、ホール間分断絶縁膜ＷＩＬを形成する。
【０１３８】
この時、既に説明したように、フォトリソグラフィのレジストの側壁にスペーサを形成することで上記のスリットの幅を例えば０．５Ｆにし、これにより、ホール間分断絶縁膜ＷＩＬの幅は０．５Ｆとなる。
【０１３９】
この後、図１４（ｃ）に表したように、第１の実施形態と同様に、貫通ホールＨ０、並びに、その中に埋め込まれた半導体ピラーＳＰ及び電荷蓄積層積層体２４を、貫通ホールＨ０の短軸方向に延在するスリットＨＳＬ（トレンチ）によって分断する。スリットＨＳＬの幅は例えば０．５Ｆとされる。
【０１４０】
この後、スリットＨＳＬの内部に埋め込むように、例えばシリコン窒化膜を成膜し、ホール分断絶縁層ＩＬを形成する。
【０１４１】
この際、第１の実施形態と同様に、ホール分断絶縁層ＩＬの材料として、ＲＩＥに対するエッチングレートが、絶縁膜２５（表面絶縁膜ＩＳ)よりも十分に低い材料を選択することで、ホール分断絶縁層ＩＬが、絶縁膜２５の表面よりも上に壁状に突出した構造を形成することができる。この場合は、絶縁膜２５にはシリコン酸化膜が用いられ、ホール分断絶縁層ＩＬにはシリコン窒化膜が用いられる。
【０１４２】
この後、例えば、選択ゲートＳＧのチャネルとなる半導体ピラーＳＰに対して、イオン注入を行う。なお、本実施形態においては、第１の実施形態と異なり選択ゲートＳＧは１層であるので、イオン注入は全面に一様に行われれば良い。これにより、第５及び第６選択ゲートトランジスタＳＧＴ５及びＳＧＴ６が形成される。なお、このイオン注入は必要に応じて行えば良く、省略可能である。
【０１４３】
この後、図１４（ｄ）に表したように、第１の実施形態と同様に、ソース配線Ｍ０用のリソグラフィを行い、ソース配線Ｍ０のパターンから露出したホール分断絶縁層ＩＬ及び絶縁膜２５を、例えばＲＩＥによりエッチングして、ホール分断絶縁層ＩＬが絶縁膜２５の表面よりも上に壁状に突出した構造を形成する。
【０１４４】
そして、ソース配線Ｍ０となる金属膜１７を堆積させ、ＣＭＰ処理を行う。これにより、ホール分断絶縁層ＩＬのパターンに対して自己整合的にソース配線Ｍ０及び接続部Ｍ０Ｖ１が形成される。
【０１４５】
そして、ソース配線Ｍ０及び接続部Ｍ０Ｖ１の上に絶縁膜１８を形成し、その後、絶縁膜１８にビア用ホールＨＶ１を形成し、その上にビット線ＢＬとなる金属を堆積し、リソグラフィとエッチングにより、ビア配線Ｖ１とビット線ＢＬとを形成する。
【０１４６】
このようにして、図１２及び図１３に例示した不揮発性半導体記憶装置１２０が作製される。不揮発性半導体記憶装置１２０によって、集積度を高めた一括加工型３次元積層構造の不揮発性半導体記憶装置が提供できる。
【０１４７】
なお、本具体例においても、第１及び第２半導体ピラーＳＰ１及びＳＰ２が、半導体基板１１の側で互いに電気的に接続されてＵ字形状のＮＡＮＤストリングを形成しているが、本発明はこれに限らない。
【０１４８】
すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、半導体基板１１の側で互いに電気的に接続されず、それぞれ、独立した直線形状のＮＡＮＤストリングとしても良い。そして、第１及び第２半導体ピラーＳＰ１及びＳＰ２がそれぞれ独立した直線形状である場合は、積層体ＭＬと半導体基板１１との間に、下部選択ゲートを設けることができる。
【０１４９】
（第３の実施の形態）
図１５は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図１５に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置２１０においては、半導体ピラーＳＰがＵ字形状で接続されず、直線形状のＮＡＮＤストリングが形成されている。これ以外は、不揮発性半導体記憶装置１１０と同様とすることができる。また、既に説明した本発明の実施形態に係る不揮発性半導体記憶装置の全てにこの構成を適用することができる。
【０１５０】
不揮発性半導体記憶装置２１０においては、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、半導体基板１１の側で互いに電気的に接続されず、それぞれ独立した直線形状のＮＡＮＤストリングとされている。そして、半導体基板１１にソース配線が設けられる。第１半導体ピラーＳＰ１は、接続部Ｍ０Ｖ１及びビア配線Ｖ１を介してビット線ＢＬに接続され、第２半導体ピラーＳＰ２及びそれに隣接する第３半導体ピラーＳＰ３は、接続部Ｍ０１及び別のビア配線Ｖ２を介してビット線に接続される。そして、第４半導体ピラーＳＰ４は、接続部Ｍ０Ｖ１及びビア配線Ｖ１を介して、ビット線に接続される。
【０１５１】
そして、例えば、積層体ＭＬの半導体基板１１の側（下側）と、半導体基板１１とは反対の側（上側）の両方に、選択ゲートが設けられる。
【０１５２】
すなわち、積層体ＭＬと半導体基板１１との間に、下側の選択ゲートＬＳＧが設けられ、積層体ＭＬの上側に、上側の選択ゲートＵＳＧが設けられる。本具体例では、下側の選択ゲートＬＳＧは、下側の上層選択ゲートＬＳＧＡ及び下側の下層選択ゲートＬＳＧＢを有する。そして、上側の選択ゲートＵＳＧは、上側の上層選択ゲートＵＳＧＡ及び上側の下層選択ゲートＵＳＧＢを有する。
【０１５３】
そして、下側の上層選択ゲートＬＳＧＡと、下側の下層選択ゲートＬＳＧＢと、は互いにしきい値が異なる。  
同様に、上側の上層選択ゲートＵＳＧＡと、上側の下層選択ゲートＵＳＧＢと、は互いにしきい値が異なる。
【０１５４】
例えば、第１及び第２半導体ピラーＳＰ１及びＳＰ２に対応する、下側の上層選択ゲートＬＳＧＡは選択ゲートトランジスタＬＳＧＴ１に対応し、下側の下層選択ゲートＬＳＧＢは選択ゲートトランジスタＬＳＧＴ２に対応する。そして、第３及び第４半導体ピラーＳＰ３及びＳＰ４に対応する、下側の上層選択ゲートＬＳＧＡは選択ゲートトランジスタＬＳＧＴ３に対応し、下側の下層選択ゲートＬＳＧＢは選択ゲートトランジスタＬＳＧＴ４に対応する。
【０１５５】
そして、選択ゲートトランジスタＬＳＧＴ１はエンハンスメント形とされ、選択ゲートトランジスタＬＳＧＴ２はディプレッション形とされる。一方、選択ゲートトランジスタＬＳＧＴ３はディプレッション形とされ、選択ゲートトランジスタＬＳＧＴ４はエンハンスメント型とされる。
【０１５６】
同様に、第１及び第２半導体ピラーＳＰ１及びＳＰ２に対応する、上側の上層選択ゲートＵＳＧＡは選択ゲートトランジスタＵＳＧＴ１に対応し、上側の下層選択ゲートＵＳＧＢは選択ゲートトランジスタＵＳＧＴ２に対応する。そして、第３及び第４半導体ピラーＳＰ３及びＳＰ４に対応する、上側の上層選択ゲートＵＳＧＡは選択ゲートトランジスタＵＳＧＴ３に対応し、上側の下層選択ゲートＵＳＧＢは選択ゲートトランジスタＵＳＧＴ４に対応する。
【０１５７】
そして、選択ゲートトランジスタＵＳＧＴ１はディプレッション形とされ、選択ゲートトランジスタＵＳＧＴ２はエンハンスメント型とされる。一方、選択ゲートトランジスタＵＳＧＴ３はエンハンスメント形とされ、選択ゲートトランジスタＵＳＧＴ４はディプレッション形とされる。
【０１５８】
これにより、第１〜第４半導体ピラーＳＰ１〜ＳＰ４を区別して選択することができる。
【０１５９】
なお、上記においては、下側の選択ゲートＬＳＧが２層である場合として説明したが、下側の選択ゲートＬＳＧは１層でも良い。ただし、下側の選択ゲートＬＳＧを、上側の選択ゲートＵＳＧと同様に、互いにしきい値が異なる２層の構造にするとメモリセルの選択性が向上し、動作が安定する。
【０１６０】
また、不揮発性半導体記憶装置１２０の構造においても、半導体ピラーＳＰが直線形状のＮＡＮＤストリングを構成しても良い。この場合も、積層体ＭＬの上側と下側の両方に選択ゲートを設ける。
【０１６１】
なお、不揮発性半導体記憶装置１１０及び１２０のように、第１及び第２半導体ピラーＳＰ１及びＳＰ２が半導体基板１１の側で接続されてＵ字形状のＮＡＮＤストリングを形成した場合は、直線形状の２本のＮＡＮＤストリングとなる場合よりも、半導体ピラーの給電端からの位置による電気特性の変動が抑えられ、また、ＮＡＮＤストリングに対する配線の引き回しが複雑化する問題が回避され、高密度化がより促進され、より望ましい。
【０１６２】
（第４の実施の形態）
本発明の第４の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。
図１６は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造法を例示するフローチャート図である。  
図１６に表したように、本実施形態に係る製造方法においては、まず、基板（例えば半導体基板１１）上に複数の絶縁膜１２及び複数の電極膜ＷＬを交互に積層して積層体ＭＬを形成する（ステップＳ１１０）。
【０１６３】
そして、積層体ＭＬの積層方向（Ｚ方向）において積層体ＭＬを貫通し、積層方向に対して垂直な平面で切断したときの断面が扁平円である貫通ホールＨ０（例えば第１及び第２貫通ホールＨ１及びＨ２）を形成する（ステップＳ１２０）。
【０１６４】
ステップＳ１１０及びステップＳ１２０においては、例えば図７（ａ）及び図１４（ａ）に関して説明した方法を採用することができる。  
例えば、貫通ホールＨ０の長軸方向ＸＡと短軸方向の径は、それぞれ例えば２Ｆ及びＦとすることができる。そして、短軸方向において互いに隣接する貫通ホールＨ０どうしの間隔は、例えばＦとすることができる。  
そして、長軸方向ＸＡにおいて互いに隣接する貫通ホールＨ０どうしの間隔は、例えばＦや２Ｆ等とすることができる。
【０１６５】
そして、貫通ホールＨ０の内壁に電荷蓄積層を含む層（例えば電荷蓄積層積層体２４）を形成した後、前記貫通ホールＨ０の残余の空間に半導体材料を埋め込む（ステップＳ１３０）。この半導体材料は、半導体ピラーＳＰ（すなわち、第１〜第４半導体ピラーＳＰ１〜ＳＰ４）となる半導体材料である。これには、例えば図７（ｂ）及び図１４（ｂ）に関して説明した方法を採用することができる。
【０１６６】
そして、貫通ホールＨ０の扁平円の長軸方向に対して垂直な方向（例えばＹ方向）と積層体ＭＬの積層方向（例えばＺ方向）とを含む平面（例えばＹ−Ｚ平面）で、前記電荷蓄積層を含む層及び前記半導体材料を分断するスリットＨＳＬ（例えば第１及び第２スリットＨＳＬ１及びＨＳＬ２）を形成する（ステップＳ１４０）。これには、例えば図７（ｃ）及び図１４（ｃ）に関して説明した方法を採用することができる。
【０１６７】
そして、積層体ＭＬの上において表面に露出する表面絶縁膜ＩＳ（例えば、図５に例示した絶縁膜１６、または、図１３に例示した絶縁膜２５）のエッチング速度よりも遅いエッチング速度を有する絶縁材料をスリットＨＳＬの内部に埋め込んでホール分断絶縁層ＩＬ（例えば第１及び第２ホール分断絶縁層ＩＬ１及びＩＬ２）を形成する（ステップＳ１５０）。すなわち、既に説明したように、表面絶縁膜ＩＳにはシリコン酸化膜が用いられ、ホール分断絶縁層ＩＬにはシリコン窒化膜が用いられる。これには、例えば図７（ｄ）及び図１４（ｃ）に関して説明した方法を採用することができる。
【０１６８】
そして、表面絶縁膜ＩＳをエッチングして、ホール分断絶縁層ＩＬの上面よりも表面絶縁膜ＩＳの表面を後退させる（ステップＳ１６０）。これには、例えば図８（ｃ）〜図９（ａ）及び図１４（ｄ）に関して説明した方法を採用することができる。
【０１６９】
そして、上記の表面絶縁膜ＩＳの表面の後退によって形成された空間に、導電材料を埋め込む（ステップＳ１７０）。すなわち、表面絶縁膜ＩＳよりも突出したホール分断絶縁層ＩＬどうしの間に導電材料を埋め込む。この導電材料が、ソース配線Ｍ０及び、ビア配線Ｖ１のための接続部Ｍ０Ｖ１となる。これには、例えば図９（ｂ）及び図１４（ｄ）に関して説明した方法を採用することができる。  
これにより、集積度を高めた一括加工型３次元積層構造の不揮発性半導体記憶装置１１０、１１０ａ、１２０、及び２１０、並びにその製造方法が提供できる。
【０１７０】
この時、上記のステップＳ１４０において、図７（ｃ）に関して既に説明したように、リソグラフィの最小加工寸法であるＦの幅で形成したマスク材の側面にスペーサを形成し、マスク材同士の間隔を狭めることで、マスク材からの露出する部分の幅をＦよりも狭くすることができる。これにより、例えば、スリットの幅を０．５Ｆにすることができる。
【０１７１】
また、不揮発性半導体記憶装置１１０のように、長軸方向ＸＡにおいて互いに隣接する方向の間隔がＦであり、隣接する第１及び第２貫通ホールＨ１及びＨ２で選択ゲートＳＧを共有する場合には、上層及び下層選択ゲートＳＧＡ及びＳＧＢが設けられる。この場合には、上記のステップＳ１５０とステップＳ１６０との間に、図８（ａ）及び（ｂ）に関して既に説明したように、レジストパターンを異なる領域に２度設け、それぞれにおいてイオン注入を行う方法が採用され得る。
【０１７２】
すなわち、ホール分断絶縁層ＩＬの形成（ステップＳ１５０）後において、長軸方向ＸＡにおいて互いに隣接する貫通ホールＨ０の一方（例えば第１貫通ホールＨ１）に対応する半導体ピラーＳＰ（第１及び第２半導体ピラーＳＰ１及びＳＰ２）に対してイオン注入を行う第１イオン注入と、長軸方向ＸＡ方向において互いに隣接する貫通ホールＨ０の他方（第２貫通ホールＨ２）に対応する半導体ピラーＳＰ（第３及び第４半導体ピラーＳＰ３及びＳＰ４）に対して前記第１イオン注入とは異なる条件でイオン注入を行う第２イオン注入を行うことができる。
【０１７３】
これにより、不揮発性半導体記憶装置１１０のように、隣接する第１及び第２貫通ホールＨ１及びＨ２で選択ゲートＳＧを共有した場合においても、上層及び下層選択ゲートＳＧＡ及びＳＧＢによって、それぞれのメモリセルを区別して選択することができる。
【０１７４】
また、不揮発性半導体記憶装置１２０のように、隣接する第１及び第２貫通ホールＨ１及びＨ２の間において、第１及び第２電極膜領域ＷＬＲ１及びＷＬＲ２を分断するホール間分断絶縁膜ＷＩＬが設けられる場合には、例えば、図１４（ｃ）に関して説明した方法を採用することができる。
【０１７５】
すなわち、貫通ホールＨ０の内側に電荷蓄積層及び半導体材料を埋め込むステップＳ１３０の後に、長軸方向ＸＡにおいて互いに隣接する第１及び第２貫通ホールＨ１及びＨ２の間において、貫通ホールＨ０の扁平円の長軸方向ＸＡに対して垂直な方向（例えばＹ方向）と積層体ＭＬの積層方向（例えばＺ方向）とを含む平面（例えばＹ−Ｚ平面）で、前記積層体ＭＬを分断するホール間スリットＷＳＬを形成し、ホール間スリットＷＳＬの内部に絶縁膜を埋め込んでホール間分断絶縁膜ＷＩＬを形成することができる。
【０１７６】
なお、上記のホール間スリットＷＳＬ及びホール間分断絶縁膜ＷＩＬの形成において、最小加工寸法であるＦの幅で形成したマスク材の側面にスペーサを形成することで、ホール間スリットＷＳＬ及びホール間分断絶縁膜ＷＩＬを、Ｆよりも狭い幅である例えば０．５Ｆにすることができる。
【０１７７】
以上のように、本発明の実施形態に不揮発性半導体記憶装置及びその製造方法によれば、扁平円の貫通ホールを分断することでＮＡＮＤストリングのチャネルに曲率を持たせ、セルトランジスタの性能を上げつつ、集積度を上げることができる。
【０１７８】
なお、本願明細書において、「垂直」及び「平行」は、それぞれ厳密な垂直及び厳密な平行だけではなく、製造工程などにおけるばらつき等を含んでも良く、実質的に垂直及び実質的に平行であれば良い。
【０１７９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、積層体、電荷蓄積層、電荷蓄積層積層体、ワード線、ビット線、ソース線、絶縁層、トランジスタ、選択ゲート及び接続部等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１８０】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１８１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１８２】
１１  半導体基板
１２、１５、１６、１８、２５  絶縁膜
１７  金属膜
２４  電荷蓄積層積層体
１１０、１１０ａ、１１９ａ、１１９ｂ、１２０、２１０  不揮発性半導体記憶装置
ＢＧ  バックゲート
ＢＬ  ビット線
ＢＮ１、ＢＮ２  消去ブロック
ＣＡ  占有面積、
ＣＴ１〜ＣＴ４  第１〜第４電荷蓄積層
ＧＤ  ゲート絶縁膜
Ｈ０、Ｈ８、Ｈ９、Ｈ９ａ、Ｈ９ｂ  貫通ホール
Ｈ１、Ｈ２  第１及び第２貫通ホール
ＨＳＬ  スリット
ＨＳＬ１、ＨＳＬ２  第１及び第２スリット
ＨＶ１  ビア用ホール
ＩＬ  ホール分断絶縁層
ＩＬ１、ＩＬ２  第１及び第２ホール分断絶縁層
ＩＬＡ１、ＩＬＢ１、ＩＬＢ２  絶縁層
ＩＬＳ  スリット絶縁層
ＩＳ  表面絶縁膜
ＬＳＧ、ＵＳＧ  選択ゲート
ＬＳＧＴ１〜ＬＳＧＴ４  選択ゲートトランジスタ
Ｍ０  ソース配線
Ｍ０１、Ｍ０Ｖ１  接続部
Ｍ０ｐ  パターン
ＭＬ  積層体
Ｐ１、Ｐ２  パターン
Ｒ１、Ｒ２  レジスト
ＳＧ  選択ゲート
ＳＧＡ、ＬＳＧＡ、ＵＳＧＡ  上層選択ゲート
ＳＧＢ、ＬＳＧＢ、ＵＳＧＢ  下層選択ゲート
ＳＧＲ１、ＳＧＲ２  第１及び第２選択ゲート領域
ＳＧＴ  選択ゲートトランジスタ
ＳＧＴ１〜ＳＧＴ６  第１〜第６選択ゲートトランジスタ
ＳＬ１〜ＳＬ４  第１〜第４チャネル
ＳＰ、ＳＰ９、ＳＰＡ１〜ＳＰＡ４  半導体ピラー
ＳＰ１〜ＳＰ４  第１〜第４半導体ピラー
ＵＳＧＴ１〜ＵＳＧＴ４  選択ゲートトランジスタ
Ｖ１  ビア配線
ＷＩＬ  ホール間分断絶縁膜
ＷＬ、ＷＬＡ、ＷＬＡ１、ＷＬＡ２、ＷＬＢ、ＷＬＢ１、ＷＬＢ２、ＷＬＢ３  電極膜
ＷＬＲ１、ＷＬＲ２  第１及び第２電極膜領域
ＷＳＬ  ホール間スリット
ＸＡ  長軸方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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