(57)【要約】    【要  約】    【課  題】    低順方向電圧降下、逆流しない整流回路を実現する。    【解決手段】 第３半導体素子の電流路の他端の電位が第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される第１制御端の電位は低下し第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする整流回路。    【選択図】  図１
2010187530.tif 000002
【特許請求の範囲】
【請求項１】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とすることを特徴とする整流回路。
【請求項２】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とすることを特徴とする整流回路。
【請求項３】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とすることを特徴とする整流回路。
【請求項４】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とすることを特徴とする整流回路。
【請求項５】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端、他端間に前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端、他端間に前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記誘導性素子の他端の電位は前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位を低電位として出力し、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位を高電位として出力することを特徴とする制御回路。
【請求項６】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端に前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端に前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は前記第３半導体素子の他端に伝達されるべく構成されることを特徴とする制御回路。
【請求項７】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端に前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、前記第３半導体素子の一端は開放され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成されることを特徴とする制御回路。
【請求項８】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端に前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、前記第３半導体素子の一端は開放され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は前記第３半導体素子の他端に伝達されるべく構成されることを特徴とする制御回路。
【請求項９】
前記第２半導体素子の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子他端は、バイポーラトランジスタのエミッタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項１〜４のいずれかに記載の整流回路。
【請求項１０】
前記第２半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子他端は、バイポーラトランジスタのコレクタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項１〜４のいずれかに記載の整流回路。
【請求項１１】
前記第２半導体素子の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子他端は、バイポーラトランジスタのエミッタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項５〜８のいずれかに記載の制御回路。
【請求項１２】
前記第２半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子他端は、バイポーラトランジスタのコレクタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項５〜８のいずれかに記載の制御回路。
【請求項１３】
請求項１〜４、９、１０のいずれかに記載の整流回路を内蔵したことを特徴とする集積回路素子。
【請求項１４】
請求項５〜８、１１、１２のいずれかに記載の制御回路を内蔵したことを特徴とする集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴを高度に制御した低損失整流回路により、ダイオード回路、ＯＲｉｎｇＦＥＴダイオード用途回路等を実現し、また、これを応用したスイッチング電源等の整流回路に適合するダイオード回路に関する。
【背景技術】
【０００２】
従来から使用されている整流用ダイオードにおいて、通常のＰＮ接合のシリコンダイオードでは、順方向電圧降下は０．６Ｖ〜１Ｖ程度であり、近年、情報処理装置に採用される低電圧駆動のディバイスにおいては、電力損失が大きい。
また、順方向電圧降下が比較的小さいショットキーバリアダイオードでも順方向電圧降下は、０．２Ｖ〜０．４Ｖ程度であり、電力損失の大きさにおいてシリコンダイオードと大差はない。さらに、このダイオードは逆耐圧電圧が小さいので、高電圧の整流用途として向かない。
ＯＲダイオード回路は、電力容量の小さい直流電源（たとえば、ＤＣ／ＤＣコンバータなど）をダイオードにより並列接続し、大電力（大電流）を得たり、同様に並列接続されたディバイスを予備機として使用するためのものであり、すなわち、電源の出力をダイオードを通して複数並列接続するものである。
最近では、情報処理機器の電力損失（高発熱）を抑えるため、これらの機器は低電圧駆動される。したがって、出力電圧の低い（１２Ｖが標準になりつつある。）直流電源が使用されるため、ＯＲダイオード回路に通常のＰＮ接合のシリコンダイオード又はショットキーバリアダイオードを使用した場合、直流電源電圧に対する順方向電圧降下の割合が大きく電力損失及び電圧の無駄が大きい。したがって、ＦＥＴを用いた低導通抵抗による低損失整流回路か考えられる。
また、整流作用をもたせる同期整流回路に使用されるＦＥＴ（a field-effect transistor）を制御すると複雑な回路となる。同様な目的に使用されるスイッチング電源のダイオードには高い周波数応答が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２０８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の動作は以下のとおりである。
（１）ＦＥＴ１のソース電位がドレイン電位より低いとき、又は、端子１２が開放されているときはバイポーラトランジスタ３のエミッタ電位は、ベース電位よりも低いため、バイポーラトランジスタ３は非導通であり、バイポーラトランジスタ３のコレクタ電位は高く、ＦＥＴ１は導通する。
（２）バイポーラトランジスタ３のエミッタ電位がベース電位よりも高いとき、バイポーラトランジスタ３は導通する。したがって、バイポーラトランジスタ３のコレクタ電位が低下し、ＦＥＴ１は非導通となる。
（３）さらにバイポーラトランジスタ３のエミッタ電位が高くなると、バイポーラトランジスタ３のエミッタ→ベース→抵抗素子９→抵抗素子６→バイポーラトランジスタ２のベースの経路でバイポーラトランジスタ３のエミッタ電位が、バイポーラトランジスタ２のベース印加され、仮に、ダイオード４がバイポーラトランジスタ２のベース、エミッタ間に挿入されていないとバイポーラトランジスタ２のベースが高電位となり破壊される。
（４）上記（３）において、ダイオード４があるため、バイポーラトランジスタ２は破壊されないが、ダイオード４が導通（端子１２から端子１１へ電流が流れることと等価）し、逆流阻止回路として機能しない。
（５）抵抗素子７による電位の印加は機能していない。すなわち、抵抗素子７の回路はオープンでよい。
以上のように、特許文献１の動作は後述する本発明の動作と基本的に相違する。
【０００５】
以上の現状に鑑み、本発明は、逆流阻止が確実である整流回路であり、ＯＲｉｎｇＦＥＴダイオード用途回路、スイッチング電源回路に適合するダイオード回路、等を実現する。
【課題を解決するための手段】
【０００６】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とすることを特徴とする。
（２）請求項２に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とすることを特徴とする。
（３）請求項３に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とすることを特徴とする。
（４）請求項４に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、
前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とすることを特徴とする。
（５）請求項５に係る制御回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端、他端間に前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端、他端間に前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記誘導性素子の他端の電位は前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位を低電位として出力し、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位を高電位として出力することを特徴とする。
（６）請求項６に係る制御回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端に前記第１抵抗素子を介して、前記第３半導体素子の電流路の一端に前記第２抵抗素子を介して、外部の直流電源が供給する電流が流れるべく構成され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は前記第３半導体素子の他端に伝達されるべく構成されることを特徴とする。
（７）請求項７に係る制御回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と前記誘導性素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端に前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、前記第３半導体素子の一端は開放され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記誘導性素子の一端から該誘導性素子の他端を介して前記第３半導体素子の他端に伝達されるべく構成されることを特徴とする。
（８）請求項８に係る制御回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の一端は開放され、
前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は、前記第３半導体素子の他端に伝達されるべく構成され、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位と同電位であるか又は該第３半導体素子の他端の電位が該第２半導体素子の他端の電位より高い場合、該第２半導体素子の電流路は導通し、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は低下し該第１半導体素子の電流路は非導通であり、
前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より低下したとき、該第２半導体素子の電流路は非導通となり、該第２半導体素子の一端の電位が伝達される前記第１制御端の電位は上昇し該第１半導体素子の電流路は導通し、前記第１半導体素子の一端と該第１半導体素子の他端間を電流路とする整流回路の一部を構成する制御回路であって、
該制御回路は、前記第２制御端及び前記第３制御端に前記第２抵抗素子により外部のバイアス電位が印加されるべく構成され、前記第２半導体素子の電流路の一端に前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、前記第３半導体素子の一端は開放され、前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達されるべく構成され、前記第１半導体素子の他端の電位は前記第３半導体素子の他端に伝達されるべく構成されることを特徴とする。
（９）請求項９に係る整流回路は、請求項１〜４のいずれかに記載の整流回路において、前記第２半導体素子の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子他端は、バイポーラトランジスタのエミッタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１０）請求項１０に係る整流回路は、請求項１〜４のいずれかに記載の整流回路において、前記第２半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子他端は、バイポーラトランジスタのコレクタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１１）請求項１１に係る制御回路は、請求項５〜８のいずれかに記載の制御回路において、前記第２半導体素子の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子他端は、バイポーラトランジスタのエミッタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１２）請求項１２に係る制御回路は、請求項５〜８のいずれかに記載の制御回路において、前記第２半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子他端は、バイポーラトランジスタのコレクタであり、前記第３半導体素子の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１３）請求項１３に係る集積回路素子は、請求項１〜４、９、１０のいずれかに記載の整流回路を内蔵したことを特徴とする。
（１４）請求項１４に係る集積回路素子は、請求項５〜８、１１、１２のいずれかに記載の制御回路を内蔵したことを特徴とする。
【発明の効果】
【０００７】
（Ａ）本発明による整流回路は、ＦＥＴを整流電流路に使用しているため、整流による順方向電圧降下が極めて小さく、極めて低電力損失である。
（Ｂ）本発明による整流回路は、ＦＥＴを整流電流路に使用し、整流回路のアノードに相当する部分の電位と整流回路のカソードに相当する部分の電位を２つのバイポーラトランジスタが構成する制御回路が比較し、ＦＥＴを導通／非導通の制御をするので、カソードからアノードに電流が逆流することがない。
（Ｃ）本発明による制御回路は、整流回路のアノードに相当する部分の電位と整流回路のカソードに相当する部分の電位を２つのバイポーラトランジスタが構成する制御回路が比較し、ＦＥＴを導通／非導通の制御をするので、整流回路のカソードからアノードに電流が逆流することがない。
（Ｄ）本発明による整流回路は、インダクターがＦＥＴの他端と整流回路のカソードに相当する部分に挿入されているため、高い周波数の電流を整流する場合でも、整流回路のカソードからアノードに電流が逆流することがない。
【図面の簡単な説明】
【０００８】
【図１】は、本発明による整流回路、制御回路の第１の実施の形態を示す回路構成図である。
【図２】は、本発明による整流回路、制御回路の第２の実施の形態を示す回路構成図である。
【図３】は、本発明による整流回路、制御回路の第３の実施の形態を示す回路構成図である。
【図４】は、本発明による整流回路、制御回路の第４の実施の形態を示す回路構成図である。
【図５】は、本発明による整流回路、制御回路の第５の実施の形態を示す回路構成図である。
【図６】は、本発明による整流回路、制御回路の第６の実施の形態を示す回路構成図である。
【図７】は、本発明による整流回路、制御回路の第７の実施の形態を示す回路構成図である。
【図８】は、本発明による整流回路、制御回路の第８の実施の形態を示す回路構成図である。
【図９】は、本発明による整流回路、制御回路の第９の実施の形態を示す回路構成図である。
【発明を実施するための形態】
【０００９】
（１）第１の実施の形態
（１−１）回路構成
図１は、本発明による第１の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
図１において破線で囲まれた部分が該制御回路である。該制御回路は、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第１抵抗素子である抵抗素子Ｒ１及び第２抵抗素子である抵抗素子Ｒ２で構成される。
【００１０】
以下、図１を参照して本発明の回路構成を説明する。
直流電源の正極電位を入力する端子Ｔ１（ダイオードでいうアノードに相当）、直流電源の正極電位を出力する端子Ｔ２（ダイオードでいうカソードに相当）が存在する。
端子Ｔ１にＦＥＴＱ１のソースＳが接続され、ＦＥＴＱ１のドレインＤには誘導性素子であるインダクターＬの一端が接続され、該インダクターＬの他端は端子Ｔ２に接続されている。電流は端子Ｔ１から端子Ｔ２へ、すなわち、ＦＥＴＱ１のソースＳからドレインＤへ流れる。ドレインＤからソースＳに向かう電流は遮断されるように制御される。
【００１１】
さらに、端子Ｔ１には、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２のコレクタＣが接続され、端子Ｔ２には、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３のコレクタＣが接続される。
【００１２】
バイポーラトランジスタＱ２のベースＢとバイポーラトランジスタＱ３のベースＢが接続され、この接続部に第２抵抗素子である抵抗素子Ｒ２の一端が接続され、抵抗素子Ｒ２の他端は、両バイポーラトランジスタＱ２、Ｑ３のベースＢにバイアス電位を供給する直流電源が印加される端子Ｔ３に接続される。
【００１３】
バイポーラトランジスタＱ３のエミッタＥは、抵抗素子Ｒ２の一端に接続される。すなわち、バイポーラトランジスタＱ３のベース、エミッタ間は短絡されている。
バイポーラトランジスタＱ２のエミッタＥは、第１抵抗素子である抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端は、バイポーラトランジスタＱ２のエミッタＥ電位及びＦＥＴＱ１のゲート電位を供給する直流電源が印加される端子Ｔ３に接続される。
なお、バイポーラトランジスタＱ３はコレクタＣ接地として使用されるが、端子Ｔ２には外部の直流電源電位が印加されるため、耐圧がエミッタより高いコレクタを端子Ｔ２に接続している。また、バイポーラトランジスタＱ２もコレクタＣ接地として使用され、両バイポーラトランジスタＱ２、Ｑ３の動作特性をそろえるようにしている。
【００１４】
バイポーラトランジスタＱ２のエミッタＥは、ＦＥＴＱ１のゲートＧに接続され、バイポーラトランジスタＱ２のコレクタＣは、ＦＥＴＱ１のソースに接続される。
【００１５】
バイポーラトランジスタＱ２、バイポーラトランジスタＱ３、抵抗素子Ｒ１及び抵抗素子Ｒ２で構成される破線で囲まれた回路は、本発明の整流回路の一部である本発明の制御回路である。
【００１６】
（１）第１の実施の形態
（１−２）回路動作
図１を参照して本発明の第１の実施の形態である整流回路及び制御回路の回路動作を説明する。
【００１７】
本発明の図１の回路における整流回路は、端子Ｔ１をアノードとし、端子Ｔ２をカソードとしたダイオードを構成し、端子Ｔ１、端子Ｔ２間に印加される電圧極性を制御回路が判別しＦＥＴＱ１のゲートＧに印加する電位を制御し、ＦＥＴＱ１の導通／非導通を制御する。
【００１８】
なお、本発明の回路動作説明において、各素子の電位はバイポーラトランジスタＱ２のエミッタ電位を基準電位（＝端子Ｔ１の電位、＝ＦＥＴＱ１のソース電位）とし、各素子は端子Ｔ３に印加される直流正極性電位により動作する。
端子Ｔ１に負荷動作用の直流電源の一端を接続し、端子Ｔ２には負荷の一端を接続する。図１の回路には示されていないが、別の電流路により、該直流電源の他端と負荷の他端を接続し直流電源と負荷の電流路を構成する。
本発明の説明において、該直流電源の一端は正極性電位であり、該直流電源の他端は負極性電位とする。
【００１９】
（１−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２ではバイポーラトランジスタＱ３は非導通又は少しだけ浅い導通状態にあり、バイポーラトランジスタＱ２は確実に導通するため、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖである（制御回路の動作）。この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ２は、ダイオードのカソード、端子Ｔ１は、ダイオードのアノードとして、図１の回路は動作する。
【００２０】
（１−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２ではバイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２は非導通であるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のエミッタＥの電位は端子Ｔ３に印加された直流電源電圧まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のソースからドレインへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図１の回路は動作する。
【００２１】
上記説明において補足すると、ＦＥＴＱ１が非導通のときは、ＦＥＴＱ１のドレインＤからソースＳに向かう電流は流れないことは勿論であるが、ＦＥＴＱ１のボディダイオードにより、ソースからドレイン方向へ向かう電流は流れることが可能である。ただし、Ｖ１≦Ｖ２においてＦＥＴＱ１が非導通となる前提条件があるため、ソースからドレイン方向へ向かう電流は有り得ない。
【００２２】
また、ＦＥＴＱ１が導通のときは、ＦＥＴＱ１のソースＳからドレインＤに向かう電流が流れることは勿論であるが、ＦＥＴＱ１のドレインＤからソースＳ方向へ向かう電流も流れることが可能である。ただし、Ｖ１＞Ｖ２のときにおいてＦＥＴＱ１が導通となる前提条件があるため、ＦＥＴＱ１ドレインからソース方向へ向かう電流は有り得ない。
ＦＥＴＱ１の導通時は、ＦＥＴＱ１のボディダイオードによらずＦＥＴＱ１の極めて低い導通抵抗によりソースからドレイン方向へ向かう電流を流すことができるので、ＰＮ接合ダイオードによる整流より遙かに有利である。
【００２３】
以下、図１を参照して本発明の第１の実施の形態について、詳細な説明をする。ただし、以下の式（１−１）、式（１−２）の前提条件が存在する。
ＩＥＣ３／ｈｆｅ３＞ＩＥＣ２／ｈｆｅ２・・・・式（１−１）
式（１−１）は、ＩＢＣ３＞ＩＢＣ２を表している。
ｈｆｅ２・ｒ１＞ｈｆｅ３・ｒ２・・・・・・式（１−２）
式（１−１）は式（１−２）と等価である。
式（１−２）に基づき、場合の条件式を展開すると、以下の式が考えられる。
ｈｆｅ２＝ｈｆｅ３の場合、ｒ１＞ｒ２・・・式（２）
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）
ｈｆｅ２≫ｈｆｅ３の場合、ｒ１＜ｒ２・・・式（４）
ｈｆｅ２＜ｈｆｅ３の場合は、ここでは考えない。
【００２４】
ただし、ｈｆｅ２はバイポーラトランジスタＱ２のコレクタＣ接地時の電流増幅率、ｈｆｅ３はバイポーラトランジスタＱ３のコレクタＣ接地時の電流増幅率。
ＩＢＣ２は、バイポーラトランジスタＱ２のベース電流、ＩＢＣ３は、バイポーラトランジスタＱ３のベース電流。
ＩＥＣ２は、バイポーラトランジスタＱ２のエミッタ電流、ＩＥＣ３はバイポーラトランジスタＱ３のエミッタ電流。
ｒ１は抵抗素子Ｒ１の抵抗値、ｒ２は抵抗素子Ｒ２の抵抗値である。
バイポーラトランジスタＱ２のコレクタ電位をＶｃ２、バイポーラトランジスタＱ３コレクタ電位をＶｃ３とし、Ｖｃ２＝Ｖ１、Ｖｃ３＝Ｖ２とする。
【００２５】
条件：Ａ１
Ｖｃ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＝バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が少しだけ浅く導通し、バイポーラトランジスタＱ２が確実に導通する。
【００２６】
図１の回路では、ｈｆｅ２＞ｈｆｅ３とするため、式（３）を適用する。
ｈｆｅ２＞ｈｆｅ３である理由は、上記のように、ＩＢＣ３＞ＩＢＣ２で表されるとおり、バイポーラトランジスタＱ３のベース電流を多く流し、バイポーラトランジスタＱ２のベース電流を少なく流すためである。
ただし、バイポーラトランジスタＱ２、Ｑ３は、同一の接地回路（両トランジスタをコレクタ接地又はエミッタ接地とした場合など）において略同一のｈｆｅである場合の例である。また、温度特性なども略同一のものを使用することが好適である。
【００２７】
図１において、上記、「ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）」が成立し、バイポーラトランジスタＱ２のコレクタ、バイポーラトランジスタＱ３のコレクタ間の電位が略同一であるとき、結果的に、ＩＢＣ３＞ＩＢＣ２となる。したがって、バイポーラトランジスタＱ３を導通させるためのベース順方向電圧ＶＢＣ３が、ＶＢＣ３＞ＶＢＣ２となる。
【００２８】
上記の状態において、バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＣ２となるように均衡し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＣ２＞ＶＢＣ２の状態で、ＶＢＣ３とＶＢＣ２との中間的電位に落ち着く。
したがって、バイポーラトランジスタＱ３を導通させるためのベース順方向電圧ＶＢＣ３が、バイポーラトランジスタＱ３の導通に必要な電位ＶＢＣ３を下回り、このため、ＩＢＣ３及びＩＥＣ３は、バイポーラトランジスタＱ３のベースＢに通常のベース順方向電圧ＶＢＣ３が印加されたときより少なくなる。
【００２９】
両バイポーラトランジスタのベース電位、Ｖ’ＢＣ３＝Ｖ’ＢＣ２の均衡によってＩＢＣ３及びＩＥＣ３が減少するが、抵抗素子Ｒ２を流れる電流は、Ｉｒ２＝Ｖ３／ｒ２であり、ｒ２により制限されて変わらないので、
ＩＢＣ３及びＩＥＣ３が減少した分だけＩＢＣ２が多く流れ、バイポーラトランジスタＱ２は、確実な導通状態を維持できる。
【００３０】
ただし、ＶＢＣ２は、バイポーラトランジスタＱ２のコレクタ電位に対するベース電位、
ＶＢＣ３は、バイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
ベース順方向電圧ＶＢＣ２は、バイポーラトランジスタＱ２のエミッタＥ、コレクタＣ間が導通する電圧。
ベース順方向電圧ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が導通する電圧である。
【００３１】
ＩＢＣ３＞ＩＢＣ２についてさらに説明を加えると、
ｈｆｅ２は、ｈｆｅ２＝ＩＥＣ２／ＩＢＣ２で表され、
ｈｆｅ３は、ｈｆｅ３＝ＩＥＣ３／ＩＢＣ３で表される。
ＩＥＣ２はｒ１の逆数の関数、ＩＥＣ３はｒ２の逆数の関数で表わされ、
ＩＥＣ３／ｈｆｅ３＞ＩＥＣ２／ｈｆｅ２・・・・式（１−１）と、
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）のｒ１≧ｒ２の関係により、
ＩＥＣ３≧ＩＥＣ２の傾向にあり、さらに式（３）のｈｆｅ２＞ｈｆｅ３の関係により、
結果としてＩＢＣ３＞ＩＢＣ２となる。
ＩＢＣ３＞ＩＢＣ２であるため、電流量の少ないＩＢＣ２が流れるバイポーラトランジスタＱ２のベース順方向電圧ＶＢＥ２は、電流量の多いＩＢＣ３が流れるバイポーラトランジスタＱ３のベース順方向電圧ＶＢＣ３よりも小さい。
したがって、上記のとおり、ＶＢＣ３＞ＶＢＣ２となる。
【００３２】
ＩＥＣ３≒Ｖ３／ｒ２、ＩＥＣ２＝Ｖ３／ｒ１である。ただし、Ｖ３は端子Ｔ３に印加される直流電源電位である。
ここで、ＩＥＣ３≒Ｖ３／ｒ２であり、ＩＥＣ３＝Ｖ３／ｒ２ではないのは、抵抗素子Ｒ２には、バイポーラトランジスタＱ２、Ｑ３にベース電流を流すためである。
【００３３】
バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のコレクタＣ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００３４】
条件：Ｂ１
Ｖｃ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が非導通であり、バイポーラトランジスタＱ２が確実に導通する。
Ｖｃ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｃ２＜Ｖｃ３＋Ｖαと表現できる。
上記条件：Ａ１の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【００３５】
したがって、バイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００３６】
なお、バイポーラトランジスタＱ３が非導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタ側から逆バイアス電圧が印加されたこととなり、ベース電流が流れなくなるためである。
【００３７】
条件：Ｃ１
Ｖｃ２＞Ｖｃ３”（Ｖ１＞Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＞バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２が非導通となる。
Ｖｃ２＞Ｖｃ３”を別の表現をすると、Ｖｃ２＞Ｖｃ３”は、Ｖｃ２＞Ｖｃ３−Ｖβと表現できる。
【００３８】
上記条件Ａ１の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【００３９】
したがって、バイポーラトランジスタＱ２のエミッタＥ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲート電位において、ＦＥＴＱ１は導通となる。このため、ＦＥＴＱ１のソースＳから、ドレインＤに電流が流れ、ＦＥＴＱ１のソースＳは、ダイオードのアノード、ＦＥＴＱ１のドレインＤは、ダイオードのカソードの機能を有する。
【００４０】
なお、バイポーラトランジスタＱ３が導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタＣ側から順バイアス電圧が印加されたこととなり、ベース電流が充分流れるためである。
【００４１】
図１の回路において、ＦＥＴＱ１のドレインＤと端子Ｔ２間に誘導性素子であるインダクターＬを挿入する理由は、当該回路のＦＥＴＱ１を非導通とする電流路遮断に係る周波数特性を良くするためである。すなわち、高い周波数の電流の整流において逆流させることなく整流できる。つまり、高周波数対応となる。
【００４２】
この動作原理は、Ｖ１＞Ｖ２からＶ１≦Ｖ２に端子Ｔ１、端子Ｔ２間に印加される電位が遷移したとき、バイポーラトランジスタＱ３のコレクタ電位は直ちにＶ２となるが、インダクターＬにより、ＦＥＴＱ１のドレインに印加される電位Ｖ２に遅れが発生するため、ＦＥＴＱ１が非導通となるまでに時間を稼ぐためである。
【００４３】
仮に、インダクターＬが、ＦＥＴＱ１が配設されている電流路のＦＥＴＱ１のドレインＤ側電流路に挿入されていない場合、各素子、特にバイポーラトランジスタＱ２、Ｑ３及びＦＥＴＱ１のゲートの電荷放電時間による電位伝達の遅れにより、ＦＥＴＱ１が導通から非導通に遷移するための時間的遅れが発生する。
したがって、ＦＥＴＱ１が導通状態のまま、電流がＦＥＴＱ１のドレインＤからソースＳに逆流してしまう。
【００４４】
端子Ｔ２に別の電源による電位Ｖ２が印加されている状態において、上記のように、ＦＥＴＱ１の導通から非導通への遅れの発生と、端子Ｔ１の電位Ｖ１が、Ｖ１＜Ｖ２なる条件が重なると端子Ｔ２に印加された電位Ｖ２により、端子Ｔ１に接続されている電源側へ電流が流れる。
【００４５】
このような、事態が発生すると整流回路としての機能が失われる。インダクターＬは、端子Ｔ２に印加される電位Ｖ２のＦＥＴＱ１のドレインＤへの伝達を遅らせる機能を有する。このインダクターＬにより、高調波パルス電位が印加されるスイッチング電源等の整流回路に適合可能となる。
【００４６】
（２）第２の実施の形態
（２−１）回路構成
図２は、本発明による第２の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
【００４７】
図２において破線で囲まれた部分が該制御回路である。該制御回路は、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第１抵抗素子である抵抗素子Ｒ１及び第２抵抗素子である抵抗素子Ｒ２で構成される。
【００４８】
以下、図２を参照して本発明の第２の実施の形態の回路構成と本発明の第１の実施の形態である図１との相違点を説明する。
【００４９】
直流電源の正極電位を入力する端子Ｔ１（ダイオードでいうアノードに相当）、直流電源の正極電位を出力する端子Ｔ２（ダイオードでいうカソードに相当）が存在する。
直流電源の負極電位を入力する端子Ｔ１’、直流電源の負極電位を出力する端子Ｔ２’が存在する。
【００５０】
ただし、本発明において、端子Ｔ１、端子Ｔ２間でダイオードを構成するので、
端子Ｔ２’は必須ではなく存在しなくてもよい。
端子Ｔ１、端子Ｔ１’間に負荷に供給する直流電源を入力し、この電源を制御回路動作用電源に流用するが、図２において、本発明の第１の実施の形態の図１のように制御回路動作用電源を別に用意すれば、本発明において端子Ｔ１’も無くてもよい。
【００５１】
端子Ｔ１には、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２のコレクタ、容量素子であるコンデンサＣの一端、制御回路用直流電源を構成する受光素子であるフォトダイオードＰＤ１〜ＰＤｎの直列回路のＰＤｎカソード及びフォトダイオードを励起する発光素子である発光ダイオードＬＥＤのアノードが接続される。
端子Ｔ１’と端子Ｔ２’は接続され、この接続部に定電流素子である定電流ダイオードＲＤのカソードが接続され、定電流ダイオードＲＤのアノードは、発光素子ＬＥＤのカソードに接続される。
【００５２】
フォトダイオードＰＤ１のアノード、コンデンサＣの他端、抵抗素子である抵抗素子Ｒ１の他端及び抵抗素子である抵抗素子Ｒ２の他端は接続されている。
本発明の第２の実施の形態の図２においては、第１の実施の形態の図１に示される誘導性素子であるインダクターＬが存在しないで、第１半導体素子であるＦＥＴＱ１のドレインＤと端子Ｔ２が直接接続されている。
【００５３】
以上が、図２と図１の相違点である。
【００５４】
図２のその他の回路構成については、図１と同様に、破線で囲まれた第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、抵抗素子である抵抗素子Ｒ１及び抵抗素子である抵抗素子Ｒ２で構成される制御回路並びに第１半導体素子であるＮチャネルＦＥＴＱ１が整流電流路を構成し、全体として整流回路を構成するという点について同様である。
【００５５】
したがって、第２の実施の形態である図２の回路に使用される符号は、第１の実施の形態である図１の符号と同様とし、回路構成の説明は、図１における説明を援用し、重複する説明を割愛する。
【００５６】
（２）第２の実施の形態
（２−２）回路動作
図２を参照して本発明の第２の実施の形態である整流回路及び制御回路の回路動作を説明する。
【００５７】
図２において、図１と相違する点は、端子Ｔ１、端子Ｔ１’間に印加される直流電源を流用して、発光素子である発光ダイオードＬＥＤを発光させ、この発光を受光する受光素子であるフォトダイオードＰＤ１〜ＰＤｎにより、制御回路動作用電源電圧を発生させている点である。
【００５８】
以上の点においては、図１の制御回路及び整流回路の動作に相違点はない。
【００５９】
さらに別の相違点は、図２にはインダクターＬが存在しない。したがって、図１においては、端子Ｔ２の電位Ｖ２がバイポーラトランジスタＱ３のコレクタＣに直接印加されるのに対し、ＦＥＴＱ１のドレインＤには、インダクターＬを介して印加されるが、図２においては、端子Ｔ２の電位Ｖ２がバイポーラトランジスタＱ３のコレクタＣに対しても、ＦＥＴＱ１のドレインＤに対しても直接印加される。
【００６０】
したがって、インダクターＬが存在しないことは、図１において、バイポーラトランジスタＱ３のコレクタ電位Ｖｃ３、ＦＥＴＱ１のドレイン電位Ｖｄとすると、Ｖｃ３≠Ｖｄ
であり、図２においては、Ｖｃ３＝Ｖｄとなる。この相違点においても、制御回路と整流電流路であるＦＥＴＱ１との回路動作原理は同一である。
【００６１】
ただし、第１の実施の形態で説明した特徴であるインダクターＬを挿入した効果は発生しない。しかしながら、第１の実施の形態で説明した高い周波数での整流動作が要求されない用途であれば問題はない。
【００６２】
上記で説明したように、図１において、Ｖｃ３≠Ｖｄであり、図２においては、Ｖｃ３＝Ｖｄとなる。このような相違点があっても、制御回路と整流電流路であるＦＥＴＱ１との回路動作原理は同一であるため、図２における制御回路は、図１における制御回路と同様にＦＥＴＱ１を導通／非導通とする制御が可能である。
【００６３】
したがって、第２の実施の形態である図２の回路動作の説明は、第１の実施の形態である図１の回路動作の説明をそのまま適用できる。よって、図１における回路動作の説明を図２の回路動作の説明に援用し、重複する説明を割愛する。
【００６４】
（３）第３の実施の形態
（３−１）回路構成
図３は、本発明による第３の実施の形態である整流回路及び整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
【００６５】
第３の実施の形態における図３の回路は、第１の実施の形態における図１の回路から誘導性素子であるインダクターＬを取り除き、端子Ｔ２とＦＥＴＱ１のドレインＤを直接接続し、さらに、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路である。すなわち、バイポーラトランジスタＱ３のエミッタが開放されている。
したがって、図３の回路の各素子の符号は、図１の回路の各素子の符号と同一の符号を付し、図１の回路構成の説明を援用し、重複する説明を割愛する。
【００６６】
（３）第３の実施の形態
（３−２）回路動作
図３を参照して本発明の第３の実施の形態である整流回路及び制御回路の回路動作を説明する。
【００６７】
第３の実施の形態における図３の回路は、第１の実施の形態における図１の回路から誘導性素子であるインダクターＬを取り除き、端子Ｔ２とＦＥＴＱ１のドレインＤを直接接続し、さらに、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路である。
【００６８】
本発明の第３の実施の形態である図３の回路は、バイポーラトランジスタＱ３のベースＢとエミッタＥが接続されていない回路であり、すなわち、本発明の第３の実施の形態における図３の破線で囲まれた制御回路が、本発明の第１の実施の形態である図１の破線で囲まれた制御回路の回路動作と相違するところは、この点に起因する。
本発明の第３の実施の形態の説明においても、第１の実施の形態の説明で使用した電位値、電流値、電流増幅率、抵抗値等の記号も同一の記号を使用し該記号の意義も同一とする。
【００６９】
したがって、図３の回路動作の説明は、図１の回路動作の説明から、誘導性素子であるインダクターＬの動作説明を削除し、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路動作について中心に説明し、図１と動作が共通する部分は図１の説明を援用し、重複する説明は割愛する。
【００７０】
図３には、インダクターＬが存在しないため、図１における動作説明の電流路遮断（ＦＥＴＱ１を非導通とする）に係る周波数特性を良くする必要のない、高周波数における遮断特性が要求されない整流回路、直流電源を並列接続するためのＯＲｉｎｇＦＥＴダイオード回路等に好適である。
【００７１】
図３の回路において、バイポーラトランジスタＱ３のベースＢとエミッタＥ間は解放されているため、バイポーラトランジスタＱ３は、ベースＢがＰ型、コレクタＣがＮ型のＰＮ接合のダイオードとして機能する。
【００７２】
（３−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２では、バイポーラトランジスタＱ３のベースＢ、コレクタＣ間に、コレクタ電位を基準として、ベース順方向電圧Ｖ”ＢＣ３＝約０．６Ｖの標準的ＰＮ接合電位差が発生し、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。
【００７３】
図３の回路では、バイポーラトランジスタＱ３のエミッタ電流が流れないため、
ＩＢＣ３＋ＩＢＣ２＝Ｖ３／ｒ２であり、Ｖ３／ｒ２が一定であれば、バイポーラトランジスタＱ３のエミッタ電流が流れるときよりも、バイポーラトランジスタＱ３のエミッタ電流が流れないときの方が、ＩＢＣ３は大きい。
【００７４】
したがって、バイポーラトランジスタＱ２の電流路に電流が流れるため、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖである（制御回路の動作）。
この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図３の回路は動作する。
【００７５】
（３−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２では、第１の実施の形態と同様にバイポーラトランジスタＱ３のベースＢの電位が低下し、バイポーラトランジスタＱ２は非導通となるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のエミッタＥの電位は端子Ｔ３に印加された直流電源電圧Ｖ３まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のソースからドレインへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図３の回路は動作する。
【００７６】
以下、図３を参照して本発明の第３の実施の形態について、詳細な説明をする。ただし、以下の式（５）の前提条件が存在する。
Ｉ’ＢＣ３＞ＩＥＣ２／ｈｆｅ２・・・式（５）
Ｉ’ＢＣ３＞ＩＢＣ２・・・式（６）
式（５）は式（６）を意味する。すなわち、バイポーラトランジスタＱ２のベース電流ＩＢＣ２をバイポーラトランジスタＱ３のベース電流Ｉ’ＢＣ３より小さく設定する。
【００７７】
バイポーラトランジスタＱ２のエミッタ電流ＩＥＣ２は、ＩＥＣ２＝Ｖ３／ｒ１であり、バイポーラトランジスタＱ２の電流増幅率がｈｆｅ２のとき、バイポーラトランジスタＱ２のベース電流ＩＢＣ２は、ＩＢＣ２＝Ｖ３／ｒ１／ｈｆｅ２となる。
バイポーラトランジスタＱ３のベース電流Ｉ’ＢＣ３と、バイポーラトランジスタＱ２のベース電流ＩＢＣ２の和、Ｉ’ＢＣ３＋ＩＢＣ２は、Ｖ３／ｒ２で制限されるため、
Ｉ’ＢＣ３＋ＩＢＣ２＝Ｖ３／ｒ２となる。（Ｉ’ＢＣ３＋Ｖ３／ｒ１／ｈｆｅ２）＝Ｖ３／ｒ２・・・式（７）となる。
【００７８】
ただし、Ｉ’ＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のベース電流。Ｖ”ＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
【００７９】
条件：Ａ３
Ｖｃ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。ＦＥＴＱ１のソース電位＝ドレイン電位。バイポーラトランジスタＱ２のコレクタ電位＝バイポーラトランジスタＱ３のコレクタ電位。）
バイポーラトランジスタＱ３のベース順方向電圧Ｖ”ＢＣ３が約０．６Ｖ（標準的ＰＮ接合ダイオードの順方向電圧）であるので、この電圧より低いバイポーラトランジスタＱ２のベース順方向電圧ＶＢＣ２において、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。
【００８０】
前提条件、Ｉ’ＢＣ３＞ＩＢＣ２・・・式（６）から、第１の実施の形態における図１の説明を援用し、Ｖ”ＢＣ３＞Ｖ”’ＢＣ３＝Ｖ”ＢＣ２＞ＶＢＣ２であり、バイポーラトランジスタＱ２のコレクタ電位＝バイポーラトランジスタＱ３のコレクタ電位であれば（ＦＥＴＱ１のソース電位＝ドレイン電位）、ベース電位を共通とするバイポーラトランジスタＱ２とバイポーラトランジスタＱ３において、このときのバイポーラトランジスタＱ２のベース電位Ｖ”ＢＣ２は、バイポーラトランジスタＱ２のベース電流ＩＢＣ２＝ＩＥＣ２／ｈｆｅ２で定められたバイポーラトランジスタＱ２のベース順方向電圧ＶＢＣ２より高い（Ｖ”ＢＣ２＞ＶＢＣ２）。
バイポーラトランジスタＱ２のベース順方向電圧ＶＢＣ２と、バイポーラトランジスタＱ３のベース順方向電圧Ｖ”ＢＣ３とで合成された電位（Ｖ”ＢＣ２＝Ｖ”’ＢＣ３）となり、バイポーラトランジスタＱ２を充分導通とするためのベース順方向電圧を得る。
【００８１】
ただし、Ｖ”’ＢＣ３、Ｖ”ＢＣ２は、ベースＢを共通電位とするバイポーラトランジスタそれぞれＱ３、Ｑ２の条件Ａ３におけるベース電位である。
すなわち、Ｖ”ＢＣ２は、電位Ｖ”ＢＣ３とＶＢＣ２が均衡した電位である。
バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ”’ＢＣ３＝Ｖ” ＢＣ２となるよう、
Ｖ”ＢＣ３＞Ｖ”’ＢＣ３＝Ｖ”ＢＣ２＞ＶＢＣ２で均衡する。
【００８２】
このように、バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のエミッタ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００８３】
条件：Ｂ３
Ｖｃ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＜バイポーラトランジスタＱ３のコレクタ電位。ＦＥＴＱ１のソース電位＜ドレイン電位。）では、バイポーラトランジスタＱ２が確実に導通する。
Ｖｃ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｃ２＜Ｖｃ３＋Ｖαと表現できる。
上記条件Ａ３の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【００８４】
したがって、バイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００８５】
条件：Ｃ３
Ｖｃ２＞Ｖｃ３”
これは、Ｖ１＞Ｖ２（バイポーラトランジスタＱ２のコレクタ電位＞バイポーラトランジスタＱ３のコレクタ電位。ＦＥＴＱ１のソース電位＞ドレイン電位。）であり、バイポーラトランジスタＱ２が非導通となる。
Ｖｃ２＞Ｖｃ３”を別の表現をすると、Ｖｃ２＞Ｖｃ３”は、Ｖｃ２＞Ｖｃ３−Ｖβと表現できる。
上記条件Ａ３の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【００８６】
したがって、バイポーラトランジスタＱ２のエミッタＥ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲート電位において、ＦＥＴＱ１は導通となる。
【００８７】
（４）第４の実施の形態
（４−１）回路構成
図４は、本発明による第４の実施の形態である整流回路及び整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。制御回路は、図４において破線で囲まれた回路である。
第４の実施の形態における図４の回路は、第２の実施の形態における図２の回路に第４半導体素子であるＮＰＮバイポーラトランジスタＱ４、第５半導体素子であるＰＮＰバイポーラトランジスタＱ５によるエミッタフォロア電流増幅回路を追加したものである。
図４と図２の回路において相違する点はこの部分のみである。したがって、図４の回路において、第２の実施の形態である図２の回路に共通する回路の各素子には図２の符号と同一の符号を付し、図２の回路構成の説明を援用し、重複する説明を割愛する。
【００８８】
図４の回路において、バイポーラトランジスタＱ４及びＱ５のベースは、バイポーラトランジスタＱ２のコレクタＣに接続され、バイポーラトランジスタＱ４とバイポーラトランジスタＱ５のエミッタは、ＦＥＴＱ１のゲートＧに接続され、バイポーラトランジスタＱ４のコレクタは端子Ｔ３に、バイポーラトランジスタＱ５のコレクタは端子Ｔ１に接続されている。
【００８９】
（４）第４の実施の形態
（４−２）回路動作
図４を参照して本発明の第４の実施の形態である整流回路及び制御回路の回路動作を説明する。
図４は、第２の実施の形態である図２にエミッタフォロワ電流増幅回路が付加され、ＦＥＴＱ１のゲート容量を充電するに充分な電流を供給することができる。
バイポーラトランジスタＱ２のエミッタ電位が高い（端子Ｔ３の電位）とき、バイポーラトランジスタＱ４が導通し、バイポーラトランジスタＱ５が非導通で、ＦＥＴＱ１を導通させ、バイポーラトランジスタＱ２のエミッタ電位が低い（端子Ｔ１の電位）とき、バイポーラトランジスタＱ４は非導通で、バイポーラトランジスタＱ５が導通となり、ＦＥＴＱ１を非導通とさせる。
【００９０】
上記以外は第２の実施の形態である図２の回路動作の説明のとおりであり、第２の実施の形態の回路動作説明は、第１の実施の形態の回路動作説明を援用している。
したがって、第４の実施の形態である図４の回路動作説明は、第１及び第２の実施の形態である図１及び図２の回路動作説明を援用し、重複する説明を割愛する。
【００９１】
（５）第５の実施の形態
（５−１）回路構成
図５は、本発明による第５の実施の形態である整流回路及び整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。制御回路は、図５において破線で囲まれた回路である。
第５の実施の形態における図５の回路は、第４の実施の形態における図４の回路においてエミッタフォロア回路の一部を構成する第５半導体素子であるＰＮＰバイポーラトランジスタＱ５を整流素子であるダイオードＤに置き換えたものである。
【００９２】
このダイオードＤは、バイポーラトランジスタＱ５のエミッタＥとベースＢが形成するＰＮ接合ダイオードに相当する。
【００９３】
図５と図４の回路において相違する点はこの部分のみである。したがって、図５の回路において、第４の実施の形態である図４の回路に共通する回路の各素子には図４の符号と同一の符号を付し、図４の回路構成の説明を援用し、重複する説明を割愛する。
【００９４】
図５の回路において、ダイオードＤのアノードはバイポーラトランジスタＱ４のエミッタＥに接続され、ダイオードＤのカソードは、バイポーラトランジスタＱ２のエミッタＥに接続される。
【００９５】
（５）第５の実施の形態
（５−２）回路動作
図５を参照して本発明の第５の実施の形態である整流回路及び制御回路の回路動作を説明する。
図５におけるダイオードＤは、ＦＥＴＱ１を導通とするときＦＥＴＱ１のゲートＧに蓄積された電荷を放電しＦＥＴＱ１を非導通とする役割を果たす。ＦＥＴＱ１を非導通とするとき、バイポーラトランジスタＱ２は導通するので、ダイオードＤのカソードは、バイポーラトランジスタＱ２のコレクタＣと導通するので、これが可能である。
【００９６】
上記以外は第４の実施の形態である図４の回路動作の説明のとおりであり、第４の実施の形態の回路動作説明は、第２の実施の形態の回路動作説明を援用し、第２の実施の形態の回路動作説明は、第１の実施の形態の回路動作説明を援用している。
したがって、第５の実施の形態である図５の回路動作説明は、第１、第２及び第４の実施の形態である図１、図２及び図４の回路動作説明を援用し、重複する説明を割愛する。
【００９７】
（６）第６の実施の形態
（６−１）回路構成
図６は、本発明による第６の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
図６において破線で囲まれた部分が該制御回路である。該制御回路は、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第１抵抗素子である抵抗素子Ｒ１及び第２抵抗素子である抵抗素子Ｒ２で構成される。
【００９８】
以下、図６を参照して本発明の回路構成を説明する。
直流電源の正極電位を入力する端子Ｔ１（ダイオードでいうアノードに相当）、直流電源の正極電位を出力する端子Ｔ２（ダイオードでいうカソードに相当）が存在する。
端子Ｔ１にＦＥＴＱ１のソースＳが接続され、ＦＥＴＱ１のドレインＤには誘導性素子であるインダクターＬの一端が接続され、該インダクターＬの他端は端子Ｔ２に接続されている。電流は端子Ｔ１から端子Ｔ２へ、すなわち、ＦＥＴＱ１のソースＳからドレインＤへ流れる。ドレインＤからソースＳに向かう電流は遮断されるように制御される。
【００９９】
さらに、端子Ｔ１には、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２のエミッタＥが接続され、端子Ｔ２には、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３のコレクタＣが接続される。
【０１００】
バイポーラトランジスタＱ２のベースＢとバイポーラトランジスタＱ３のベースＢが接続され、この接続部に第２抵抗素子である抵抗素子Ｒ２の一端が接続され、抵抗素子Ｒ２の他端は、両バイポーラトランジスタＱ２、Ｑ３のベースＢにバイアス電位を供給する直流電源が印加される端子Ｔ３に接続される。
【０１０１】
バイポーラトランジスタＱ３のエミッタＥは、抵抗素子Ｒ２の一端に接続される。すなわち、バイポーラトランジスタＱ３のベース、エミッタ間は短絡されている。
バイポーラトランジスタＱ２のコレクタＣは、第１抵抗素子である抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端は、バイポーラトランジスタＱ２のコレクタＣ電位及びＦＥＴＱ１のゲート電位を供給する直流電源が印加される端子Ｔ３に接続される。
【０１０２】
バイポーラトランジスタＱ２のコレクタＣは、ＦＥＴＱ１のゲートＧに接続され、バイポーラトランジスタＱ２のエミッタＥは、ＦＥＴＱ１のソースに接続される。
【０１０３】
バイポーラトランジスタＱ２、バイポーラトランジスタＱ３、抵抗素子Ｒ１及び抵抗素子Ｒ２で構成される破線で囲まれた回路は、本発明の整流回路の一部である本発明の制御回路である。
【０１０４】
（６）第６の実施の形態
（６−２）回路動作
図６を参照して本発明の第１の実施の形態である整流回路及び制御回路の回路動作を説明する。
【０１０５】
本発明の図１の回路における整流回路は、端子Ｔ１をアノードとし、端子Ｔ２をカソードとしたダイオードを構成し、端子Ｔ１、端子Ｔ２間に印加される電圧極性を制御回路が判別しＦＥＴＱ１のゲートＧに印加する電位を制御し、ＦＥＴＱ１の導通／非導通を制御する。
【０１０６】
なお、本発明の回路動作説明において、各素子の電位はバイポーラトランジスタＱ２のエミッタ電位を基準電位（＝端子Ｔ１の電位、＝ＦＥＴＱ１のソース電位）とし、各素子は端子Ｔ３に印加される直流正極性電位により動作する。
端子Ｔ１に負荷動作用の直流電源の一端を接続し、端子Ｔ２には負荷の一端を接続する。図１の回路には示されていないが、別の電流路により、該直流電源の他端と負荷の他端を接続し直流電源と負荷の電流路を構成する。
本発明の説明において、該直流電源の一端は正極性電位であり、該直流電源の他端は負極性電位とする。
【０１０７】
（６−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２ではバイポーラトランジスタＱ３は非導通又は少しだけ浅い導通状態にあり、バイポーラトランジスタＱ２は確実に導通するため、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖである（制御回路の動作）。この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ２は、ダイオードのカソード、端子Ｔ１は、ダイオードのアノードとして、図６の回路は動作する。
【０１０８】
（６−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２ではバイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２は非導通であるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のコレクタＣの電位は端子Ｔ３に印加された直流電源電圧まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のソースからドレインへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図６の回路は動作する。
【０１０９】
上記説明において補足すると、ＦＥＴＱ１が非導通のときは、ＦＥＴＱ１のドレインＤからソースＳに向かう電流は流れないことは勿論であるが、ＦＥＴＱ１のボディダイオードにより、ソースからドレイン方向へ向かう電流は流れることが可能である。ただし、Ｖ１≦Ｖ２においてＦＥＴＱ１が非導通となる前提条件があるため、ソースからドレイン方向へ向かう電流は有り得ない。
【０１１０】
また、ＦＥＴＱ１が導通のときは、ＦＥＴＱ１のソースＳからドレインＤに向かう電流が流れることは勿論であるが、ＦＥＴＱ１のドレインＤからソースＳ方向へ向かう電流も流れることが可能である。ただし、Ｖ１＞Ｖ２のときにおいてＦＥＴＱ１が導通となる前提条件があるため、ＦＥＴＱ１ドレインからソース方向へ向かう電流は有り得ない。
ＦＥＴＱ１の導通時は、ＦＥＴＱ１のボディダイオードによらずＦＥＴＱ１の極めて低い導通抵抗によりソースからドレイン方向へ向かう電流を流すことができるので、ＰＮ接合ダイオードによる整流より遙かに有利である。
【０１１１】
以下、図６を参照して本発明の第６の実施の形態について、詳細な説明をする。ただし、以下の式（１−１）、式（１−２）の前提条件が存在する。
ＩＥＣ３／ｈｆｅ３＞ＩＣＥ２／ｈｆｅ２・・・・式（１−１）
式（１−１）は、ＩＢＣ３＞ＩＢＥ２を表している。
ｈｆｅ２・ｒ１＞ｈｆｅ３・ｒ２・・・・・・式（１−２）
式（１−１）は式（１−２）と等価である。
式（１−２）に基づき、場合の条件式を展開すると、以下の式が考えられる。
ｈｆｅ２＝ｈｆｅ３の場合、ｒ１＞ｒ２・・・式（２）
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）
ｈｆｅ２≫ｈｆｅ３の場合、ｒ１＜ｒ２・・・式（４）
ｈｆｅ２＜ｈｆｅ３の場合は、ここでは考えない。
【０１１２】
ただし、ｈｆｅ２はバイポーラトランジスタＱ２のエミッタＥ接地時の電流増幅率、ｈｆｅ３はバイポーラトランジスタＱ３のコレクタＣ接地時の電流増幅率。
ＩＢＥ２は、バイポーラトランジスタＱ２のベース電流、ＩＢＣ３は、バイポーラトランジスタＱ３のベース電流。
ＩＣＥ２は、バイポーラトランジスタＱ２のコレクタ電流、ＩＥＣ３はバイポーラトランジスタＱ３のエミッタ電流。
ｒ１は抵抗素子Ｒ１の抵抗値、ｒ２は抵抗素子Ｒ２の抵抗値である。
バイポーラトランジスタＱ２のエミッタ電位をＶｅ２、バイポーラトランジスタＱ３コレクタ電位をＶｃ３、Ｖｅ２＝Ｖ１、Ｖｃ３＝Ｖ２とする。
【０１１３】
条件：Ａ６
Ｖｅ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＝バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が少しだけ浅く導通し、バイポーラトランジスタＱ２が確実に導通する。
【０１１４】
図６の回路では、ｈｆｅ２＞ｈｆｅ３であるため、式（３）を適用する。
ｈｆｅ２＞ｈｆｅ３である理由は、バイポーラトランジスタＱ２はエミッタ接地、バイポーラトランジスタＱ３はコレクタ接地であるためである。よって、ＩＢＣ３＞ＩＢＥ２で表されるとおり、バイポーラトランジスタＱ３のベース電流は多く、バイポーラトランジスタＱ２のベース電流は少ない。
ただし、バイポーラトランジスタＱ２、Ｑ３は、同一の接地回路（両トランジスタをエミッタ接地とした場合など）において略同一のｈｆｅである場合の例である。また、温度特性なども略同一のものを使用することが好適である。
【０１１５】
図６において、上記、「ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）が成立し、バイポーラトランジスタＱ２のエミッタＥ、バイポーラトランジスタＱ３のコレクタＣ間の電位が略同一であるとき、結果的に、ＩＢＣ３＞ＩＢＥ２となる。したがって、バイポーラトランジスタＱ３を導通させるためのベース順方向電圧ＶＢＣ３が、ＶＢＣ３＞ＶＢＥ２となる。
【０１１６】
上記の状態において、バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＥ２となるように均衡し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＥ２＞ＶＢＥ２の状態で、ＶＢＣ３とＶＢＥ２との中間的電位に落ち着く。
したがって、バイポーラトランジスタＱ３を導通させるためのベース順方向電圧ＶＢＣ３が、バイポーラトランジスタＱ３の導通に必要な電位ＶＢＣ３を下回り、このため、ＩＢＣ３及びＩＥＣ３は、バイポーラトランジスタＱ３のベースＢに通常のベース順方向電圧ＶＢＣ３が印加されたときより少なくなる。
【０１１７】
両バイポーラトランジスタのベース電位、Ｖ’ＢＣ３＝Ｖ’ＢＥ２の均衡によってＩＢＣ３及びＩＥＣ３が減少するが、Ｒ２を流れる電流は、Ｉｒ２＝Ｖ３／ｒ２であり、ｒ２により制限されて変わらないので、
ＩＢＣ３及びＩＥＣ３が減少した分だけＩＢＥ２が多く流れ、バイポーラトランジスタＱ２は、確実な導通状態を維持できる。
【０１１８】
ただし、ＶＢＥ２は、バイポーラトランジスタＱ２のエミッタ電位に対するベース電位、
ＶＢＣ３は、バイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
ベース順方向電圧ＶＢＥ２は、バイポーラトランジスタＱ２のコレクタＣ、エミッタＥ間が導通する電圧。
ベース順方向電圧ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が導通する電圧である。
【０１１９】
ＩＢＣ３＞ＩＢＥ２についてさらに説明を加えると、
ｈｆｅ２は、ｈｆｅ２＝ＩＣＥ２／ＩＢＥ２で表され、
ｈｆｅ３は、ｈｆｅ３＝ＩＥＣ３／ＩＢＣ３で表される。
ＩＣＥ２はｒ１の逆数の関数、ＩＥＣ３はｒ２の逆数の関数で表わされ、
ＩＥＣ３／ｈｆｅ３＞ＩＣＥ２／ｈｆｅ２・・・・式（１−１）と、
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）のｒ１≧ｒ２の関係により、
ＩＥＣ３≧ＩＣＥ２の傾向にあり、さらに式（３）のｈｆｅ２＞ｈｆｅ３の関係により、
結果としてＩＢＣ３＞ＩＢＥ２となる。
ＩＢＣ３＞ＩＢＥ２であるため、電流量の少ないＩＢＥ２が流れるバイポーラトランジスタＱ２のベース順方向電圧ＶＢＥ２は、電流量の多いＩＢＣ３が流れるバイポーラトランジスタＱ３のベース順方向電圧ＶＢＣ３よりも小さい。
したがって、上記のとおり、ＶＢＣ３＞ＶＢＥ２となる。
【０１２０】
ＩＥＣ３≒Ｖ３／ｒ２、ＩＣＥ２＝Ｖ３／ｒ１である。ただし、Ｖ３は端子Ｔ３に印加される直流電源電位である。
ここで、ＩＥＣ３≒Ｖ３／ｒ２であり、ＩＥＣ３＝Ｖ３／ｒ２ではないのは、抵抗素子Ｒ２には、バイポーラトランジスタＱ２、Ｑ３にベース電流を流すためである。
【０１２１】
バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のコレクタＣ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１２２】
条件：Ｂ６
Ｖｅ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が非導通であり、バイポーラトランジスタＱ２が確実に導通する。
Ｖｅ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｅ２＜Ｖｃ３＋Ｖαと表現できる。
上記条件：Ａ６の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【０１２３】
したがって、バイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１２４】
なお、バイポーラトランジスタＱ３が非導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタ側から逆バイアス電圧が印加されたこととなり、ベース電流が流れなくなるためである。
【０１２５】
条件：Ｃ６
Ｖｅ２＞Ｖｃ３”（Ｖ１＞Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＞バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２が非導通となる。
Ｖｅ２＞Ｖｃ３”を別の表現をすると、Ｖｅ２＞Ｖｃ３”は、Ｖｅ２＞Ｖｃ３−Ｖβと表現できる。
【０１２６】
上記条件Ａ６の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【０１２７】
したがって、バイポーラトランジスタＱ２のコレクタＣ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は導通となる。このため、ＦＥＴＱ１のソースＳから、ドレインＤに電流が流れ、ＦＥＴＱ１のソースＳは、ダイオードのアノード、ＦＥＴＱ１のドレインＤは、ダイオードのカソードの機能を有する。
【０１２８】
なお、バイポーラトランジスタＱ３が導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタＣ側から順バイアス電圧が印加されたこととなり、ベース電流が充分流れるためである。
【０１２９】
図６の回路において、ＦＥＴＱ１のドレインＤと端子Ｔ２間に誘導性素子であるインダクターＬを挿入する理由は、当該回路のＦＥＴＱ１を非導通とする電流路遮断に係る周波数特性を良くするためである。
【０１３０】
この動作原理は、Ｖ１＞Ｖ２からＶ１≦Ｖ２に端子Ｔ１、端子Ｔ２間に印加される電位が遷移したとき、バイポーラトランジスタＱ３のコレクタ電位は直ちにＶ２となるが、インダクターＬにより、ＦＥＴＱ１のドレインに印加される電位Ｖ２に遅れが発生するため、ＦＥＴＱ１が非導通となるまでに時間を稼ぐためである。
【０１３１】
仮に、インダクターＬが、ＦＥＴＱ１が配設されている電流路のＦＥＴＱ１のドレインＤ側電流路に挿入されていない場合、各素子、特にバイポーラトランジスタＱ２、Ｑ３及びＦＥＴＱ１のゲートの電荷放電時間による電位の伝達の遅れにより、ＦＥＴＱ１が導通から非導通に遷移するための時間的遅れが発生する。
したがって、ＦＥＴＱ１が導通状態のまま、電流がＦＥＴＱ１のドレインＤからソースＳに逆流してしまう。
【０１３２】
端子Ｔ２に別の電源による電位Ｖ２が印加されている状態において、上記のように、ＦＥＴＱ１の導通から非導通への遅れの発生と、端子Ｔ１の電位Ｖ１が、Ｖ１＜Ｖ２なる条件が重なると端子Ｔ２に印加された電位Ｖ２により、端子Ｔ１に接続されている電源側へ電流が流れる。
【０１３３】
このような、事態が発生すると整流回路としての機能が失われる。インダクターＬは、端子Ｔ２に印加される電位Ｖ２のＦＥＴＱ１のドレインＤへの伝達を遅らせる機能を有する。このインダクターＬにより、高調波パルス電位が印加されるスイッチング電源等の整流回路に適合可能となる。  
【０１３４】
（７）第７の実施の形態
（７−１）回路構成
図７は、本発明による第７の実施の形態である整流回路及び整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
第７の実施の形態における図７は、第６の実施の形態における図６から誘導性素子であるインダクターＬを取り除き、端子Ｔ２とＦＥＴＱ１のドレインＤを直接接続した回路である。
したがって、図７の回路は、インダクターＬを除き各素子の符号は、図６の回路の各素子の符号と同一の符号を付し、図１の回路構成の説明を援用し、重複する説明を割愛する。
【０１３５】
（７）第７の実施の形態
（７−２）回路動作
第７の実施の形態における図７の回路は、第６の実施の形態における図６の回路から誘導性素子であるインダクターＬを取り除き、端子Ｔ２とＦＥＴＱ１のドレインＤを直接接続した回路である。
したがって、図７の回路動作の説明は、図６の回路動作の説明から、誘導性素子であるインダクターＬの動作説明を削除したものと同一であり、同一である重複する説明は割愛する。
【０１３６】
図７には、インダクターＬが存在しないため、図６における動作説明のＦＥＴＱ１を非導通とする電流路遮断に係る周波数特性を良くする必要のない高周波数における遮断特性が要求されない整流回路、直流電源を並列接続するためのＯＲｉｎｇＦＥＴダイオード回路等に好適である。
【０１３７】
（８）第８の実施の形態
（８−１）回路構成
図８は、本発明による第８の実施の形態である整流回路及び整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
【０１３８】
第８の実施の形態における図８の回路は、第６の実施の形態における図６の回路から誘導性素子であるインダクターＬを取り除き、端子Ｔ２とＦＥＴＱ１のドレインＤを直接接続し、さらに、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路である。すなわち、バイポーラトランジスタＱ３のエミッタが開放されている。
したがって、図８の回路の各素子の符号は、図６の回路の各素子の符号と同一の符号を付し、図６の回路構成の説明を援用し、重複する説明を割愛する。
【０１３９】
（８）第８の実施の形態
（８−２）回路動作
図８を参照して本発明の第８の実施の形態である整流回路及び制御回路の回路動作を説明する。
【０１４０】
第８の実施の形態における図８の回路は、第６の実施の形態における図６の回路から誘導性素子であるインダクターＬを取り除き、出力端子Ｔ２とＦＥＴＱ１のドレインＤを直接接続し、さらに、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路である。
【０１４１】
本発明の第８の実施の形態である図８の回路は、バイポーラトランジスタＱ３のベースＢとエミッタＥが接続されていない回路であり、すなわち、本発明の第８の実施の形態における破線で囲まれた制御回路が、本発明の第６の実施の形態である図６の破線で囲まれた制御回路の回路動作と相違するところは、この点に起因する。
本発明の第８の実施の形態の説明においても、第６の実施の形態で使用した電位値、電流値、電流増幅率、抵抗値等の記号は同一の記号を使用し該記号の意義も同一とする。
【０１４２】
したがって、図８の回路動作の説明は、図６の回路動作の説明から、誘導性素子であるインダクターＬの動作説明を削除し、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路動作について中心に説明し、図６の回路と動作が共通する部分は図６の回路の動作説明を援用し、重複する説明は割愛する。
【０１４３】
図８の回路には、インダクターＬが存在しないため、図６の回路における動作説明の電流路遮断（ＦＥＴＱ１を非導通とする）に係る周波数特性を良くする必要のない高周波数における遮断特性が要求されない整流回路、直流電源を並列接続するためのＯＲｉｎｇＦＥＴダイオード回路等に好適である。
【０１４４】
図８の回路において、バイポーラトランジスタＱ３のベースＢとエミッタＥ間は解放されているため、バイポーラトランジスタＱ３は、ベースＢがＰ型、コレクタＣがＮ型のＰＮ接合のダイオードとして機能する。
【０１４５】
（８−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２では、バイポーラトランジスタＱ３のベースＢ、コレクタＣ間に、コレクタ電位を基準として、ベース順方向電圧Ｖ”ＢＣ３＝約０．６Ｖの標準的ＰＮ接合電位差が発生し、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。
【０１４６】
図８の回路では、バイポーラトランジスタＱ３のエミッタ電流が流れないため、
ＩＢＣ３＋ＩＣＥ２＝Ｖ３／ｒ２であり、Ｖ３／ｒ２が一定であれば、バイポーラトランジスタＱ３のエミッタ電流が流れるときよりも、バイポーラトランジスタＱ３のエミッタ電流が流れないときの方が、ＩＢＣ３は大きい。
【０１４７】
したがって、バイポーラトランジスタＱ２の電流路に電流が流れるため、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖである（制御回路の動作）。
この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図４の回路は動作する。
【０１４８】
（８−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２では、第６の実施の形態と同様にバイポーラトランジスタＱ３のベースＢの電位が低下し、バイポーラトランジスタＱ２は非導通となるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のコレクタＣの電位は端子Ｔ３に印加された直流電源電圧まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のソースからドレインへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図８の回路は動作する。
【０１４９】
以下、図８を参照して本発明の第８の実施の形態について、詳細な説明をする。ただし、以下の式（５）の前提条件が存在する。
Ｉ’ＢＣ３＞ＩＣＥ２／ｈｆｅ２・・・式（５）
Ｉ’ＢＣ３＞ＩＢＥ２・・・式（６）
式（５）は式（６）を意味する。すなわち、バイポーラトランジスタＱ２のベース電流ＩＢＥ２をバイポーラトランジスタＱ３のベース電流Ｉ’ＢＣ３より小さく設定する。
【０１５０】
バイポーラトランジスタＱ２のコレクタ電流ＩＣＥ２は、ＩＣＥ２＝Ｖ３／ｒ１であり、バイポーラトランジスタＱ２の電流増幅率がｈｆｅ２のとき、バイポーラトランジスタＱ２のベース電流ＩＢＥ２は、ＩＢＥ２＝Ｖ３／ｒ１／ｈｆｅ２となる。
バイポーラトランジスタＱ３のベース電流Ｉ’ＢＣ３と、バイポーラトランジスタＱ２のベース電流ＩＢＥ２の和、Ｉ’ＢＣ３＋ＩＢＥ２は、Ｖ３／ｒ２で制限されるため、
Ｉ’ＢＣ３＋ＩＢＥ２＝Ｖ３／ｒ２となる。（Ｉ’ＢＣ３＋Ｖ３／ｒ１／ｈｆｅ２）＝Ｖ３／ｒ２・・・式（７）となる。
【０１５１】
ただし、Ｉ’ＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のベース電流。Ｖ”ＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
【０１５２】
条件：Ａ８
Ｖｅ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＝バイポーラトランジスタＱ３のコレクタ電位。ＦＥＴＱ１のソース電位＝ドレイン電位。）
バイポーラトランジスタＱ３のベース順方向電圧Ｖ”ＢＣ３が約０．６Ｖ（標準的ＰＮ接合ダイオードの順方向電圧）であるので、この電圧より低いバイポーラトランジスタＱ２のベース順方向電圧ＶＢＥ２において、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。
【０１５３】
前提条件、Ｉ’ＢＣ３＞ＩＢＥ２・・・式（６）から、第１の実施の形態における図１の説明を援用し、Ｖ”ＢＣ３＞Ｖ”’ＢＣ３＝Ｖ”ＢＥ２＞ＶＢＥ２であり、バイポーラトランジスタＱ２のエミッタ電位＝バイポーラトランジスタＱ３のコレクタ電位であれば（ＦＥＴＱ１のソース電位＝ドレイン電位）、ベース電位を共通とするバイポーラトランジスタＱ２とバイポーラトランジスタＱ３において、このときのバイポーラトランジスタＱ２のベース電位Ｖ” ＢＥ２は、バイポーラトランジスタＱ２のベース電流ＩＢＥ２＝ＩＣＥ２／ｈｆｅ２で定められたバイポーラトランジスタＱ２のベース順方向電圧ＶＢＥ２より高い（Ｖ” ＢＥ２＞ＶＢＥ２）。
バイポーラトランジスタＱ２のベース順方向電圧ＶＢＥ２と、バイポーラトランジスタＱ３のベース順方向電圧Ｖ”ＢＣ３とで合成された電位（Ｖ” ＢＥ２＝Ｖ”’ＢＣ３）となり、バイポーラトランジスタＱ２を充分導通とするためのベース順方向電圧を得る。
【０１５４】
ただし、Ｖ”’ＢＣ３、Ｖ”ＢＥ２は、ベースＢを共通電位とするバイポーラトランジスタそれぞれＱ３、Ｑ２の条件Ａ８におけるベース電位である。すなわち、電位Ｖ”ＢＣ３とＶＢＥ２が均衡した電位である。
バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ”’ＢＣ３＝Ｖ”ＢＥ２となるよう、Ｖ”ＢＣ３＞Ｖ”’ＢＣ３＝Ｖ”ＢＥ２＞ＶＢＥ２で均衡する。
【０１５５】
このように、バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のコレクタＣ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１５６】
条件：Ｂ８
Ｖｅ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＜バイポーラトランジスタＱ３のコレクタ電位。ＦＥＴＱ１のソース電位＜ドレイン電位。）では、バイポーラトランジスタＱ２が確実に導通する。
Ｖｅ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｅ２＜Ｖｃ３＋Ｖαと表現できる。
上記条件（Ａ８）の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【０１５７】
したがって、バイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１５８】
条件：Ｃ８
Ｖｅ２＞Ｖｃ３”
これは、Ｖ１＞Ｖ２の状態であり、バイポーラトランジスタＱ２のエミッタ電位＞バイポーラトランジスタＱ３のコレクタ電位、ＦＥＴＱ１のソース電位＞ドレイン電位である。このとき、バイポーラトランジスタＱ２が非導通となる。
Ｖｅ２＞Ｖｃ３”を別の表現をすると、Ｖｅ２＞Ｖｃ３”は、Ｖｅ２＞Ｖｃ３−Ｖβと表現できる。
上記条件Ａ８の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【０１５９】
したがって、バイポーラトランジスタＱ２のコレクタＣ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は導通となる。
【０１６０】
（９）第９の実施の形態
（９−１）回路構成
図９は、本発明による第９の実施の形態である整流回路及び整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。制御回路は、図９において破線で囲まれた回路である。
第９の実施の形態における図９の回路は、第６の実施の形態における図６の回路に第４半導体素子であるＮＰＮバイポーラトランジスタＱ４、第５半導体素子であるＰＮＰバイポーラトランジスタＱ５によるエミッタフォロア電流増幅回路を追加したものである。
したがって、図９において、第６の実施の形態である図６の回路に共通する回路の各素子には図６の符号と同一の符号を付し、図６の回路構成の説明を援用し、重複する説明を割愛する。
【０１６１】
図９において、バイポーラトランジスタＱ４及びＱ５のベースは、バイポーラトランジスタＱ２のコレクタＣに接続され、バイポーラトランジスタＱ４とバイポーラトランジスタＱ５のエミッタは、ＦＥＴＱ１のゲートＧに接続され、バイポーラトランジスタＱ４のコレクタは端子Ｔ３に、バイポーラトランジスタＱ５のコレクタは端子Ｔ１に接続されている。
【０１６２】
（９）第９の実施の形態
（９−２）回路動作
図９を参照して本発明の第５の実施の形態である整流回路及び制御回路の回路動作を説明する。
図９は、第６の実施の形態である図６にエミッタフォロワ電流増幅回路が付加され、ＦＥＴＱ１のゲート容量を充電するに充分な電流を供給することができる。
バイポーラトランジスタＱ２のコレクタ電位が高い（端子Ｔ３の電位）とき、バイポーラトランジスタＱ４が導通し、バイポーラトランジスタＱ５が非導通で、ＦＥＴＱ１を導通させ、バイポーラトランジスタＱ２のコレクタ電位が低い（端子Ｔ１の電位）とき、バイポーラトランジスタＱ４は非導通で、バイポーラトランジスタＱ５が導通となり、ＦＥＴＱ１を非導通とさせる。
【０１６３】
上記以外は第６の実施の形態である図６の回路動作の説明のとおりであり、図９の説明は図６の説明を援用し、重複する説明を割愛する。
【０１６４】
本発明には、第１から第９の実施の形態が存在し、図１から図９が存在する。本発明は、図１〜図９のそれぞれの特徴的部分をそれぞれ組み合わせて実現可能である。
すなわち、インダクターＬの有無、バイポーラトランジスタＱ３のベースＢとエミッタＥとの接続又は開放、バイポーラトランジスタＱ２のコレクタ接地又はエミッタ接地の選択の組み合わせである。
【符号の説明】
【０１６５】
Ｑ１〜Ｑ５        半導体素子
Ｒ１〜Ｒ３        抵抗素子
Ｄ                整流素子
Ｃ                容量素子
ＬＥＤ            発光素子
ＰＤ１〜ＰＤｎ    受光素子
ＲＤ              定電流素子
Ｔ１、Ｔ２        端子
Ｔ１’、Ｔ２’    端子
【図１】
2010187530.tif 000003
【図２】
2010187530.tif 000004
【図３】
2010187530.tif 000005
【図４】
2010187530.tif 000006
【図５】
2010187530.tif 000007
【図６】
2010187530.tif 000008
【図７】
2010187530.tif 000009
【図８】
2010187530.tif 000010
【図９】
2010187530.tif 000011
【手続補正書】
【提出日】平成22年3月30日(2010.3.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする。
（２）請求項２に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端と前記第３半導体素子の電流路の他端との間に前記誘導性素子が挿入され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする。
（３）請求項３に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする。
（４）請求項４に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端と前記第３半導体素子の電流路の他端との間に前記誘導性素子が挿入され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする。
（５）請求項５に係る制御回路は、
請求項１に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする。
（６）請求項６に係る制御回路は、
請求項２に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子及び前記誘導性素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の他端の電位は、外部素子として構成される誘導性素子の一端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端には、前記外部素子として構成される誘導性素子の他端の電位が伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする。
（７）請求項７に係る制御回路は、
請求項３に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする。
（８）請求項８に係る制御回路は、
請求項４に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子及び前記誘導性素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の他端の電位は、外部素子として構成される誘導性素子の一端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端には、前記外部素子として構成される誘導性素子の他端の電位が伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする。
（９）請求項９に係る整流回路は、請求項１〜４のいずれかに記載の整流回路において、
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのエミッタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１０）請求項１０に係る整流回路は、請求項１〜４のいずれかに記載の整流回路において、
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１１）請求項１１に係る制御回路は、請求項５〜８のいずれかに記載の制御回路において、
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのエミッタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１２）請求項１２に係る制御回路は、請求項５〜８のいずれかに記載の制御回路において、
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする。
（１３）請求項１３に係る集積回路素子は、請求項１又は３に記載の整流回路を内蔵したことを特徴とする。
（１４）請求項１４に係る集積回路素子は、請求項５〜８、１１、１２のいずれかに記載の制御回路を内蔵したことを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
（Ａ）本発明による整流回路は、制御端を有する半導体素子を整流電流路に使用しているため、整流による順方向電圧降下が極めて小さく、極めて低電力損失である。
（Ｂ）本発明による整流回路は、制御端を有する半導体素子を整流電流路に使用し、該整流電流路の両端の電位を制御回路が比較し、該半導体素子の電流路の導通／非導通の制御をするので、該整流電流路の他端から一端への電流の逆流がない。
（Ｃ）本発明による制御回路は、制御端を有する半導体素子の組み合わせにより整流電流路を制御するので、該整流電流路の他端から一端への電流の逆流がない。
（Ｄ）本発明による整流回路は、制御回路と誘導性素子の組み合わせにより、整流電流路を制御するので、高い周波数の電流を整流する場合でも、該整流電流路の他端から一端への電流の逆流がない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
なお、本発明の回路動作説明において、各素子の電位はバイポーラトランジスタＱ２のコレクタ電位を基準電位（＝端子Ｔ１の電位、＝ＦＥＴＱ１のソース電位）とし、各素子は端子Ｔ３に印加される直流正極性電位により動作する。
端子Ｔ１に負荷動作用の直流電源の一端を接続し、端子Ｔ２には負荷の一端を接続する。図１の回路には示されていないが、別の電流路により、該直流電源の他端と負荷の他端を接続し直流電源と負荷の電流路を構成する。
本発明の説明において、該直流電源の一端は正極性電位であり、該直流電源の他端は負極性電位とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図１の回路では、ｈｆｅ２＞ｈｆｅ３とするため、式（３）を適用する。
ｈｆｅ２＞ｈｆｅ３である理由は、上記のように、ＩＢＣ３＞ＩＢＣ２で表されるとおり、バイポーラトランジスタＱ３のベース電流を多く流し、バイポーラトランジスタＱ２のベース電流を少なく流すためである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
上記の状態において、バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＣ２となるように均衡し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＣ２＞ＶＢＣ２の状態で、ＶＢＣ３とＶＢＣ２との中間的電位に落ち着く。
したがって、バイポーラトランジスタＱ３を導通させるためのベース電位Ｖ’ＢＣ３が、バイポーラトランジスタＱ３の導通に必要な電位ＶＢＣ３を下回り、このため、ＩＢＣ３及びＩＥＣ３は、バイポーラトランジスタＱ３のベースＢに通常のベース順方向電圧ＶＢＣ３が印加されたときより少なくなる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
ただし、Ｖ’ＢＣ２は、バイポーラトランジスタＱ２のコレクタ電位に対するベース電位、
Ｖ’ＢＣ３は、バイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
ベース順方向電圧ＶＢＣ２は、バイポーラトランジスタＱ２のエミッタＥ、コレクタＣ間が導通する電圧。
ベース順方向電圧ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が導通する電圧である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
ＩＢＣ３＞ＩＢＣ２についてさらに説明を加えると、
ｈｆｅ２は、ｈｆｅ２＝ＩＥＣ２／ＩＢＣ２で表され、
ｈｆｅ３は、ｈｆｅ３＝ＩＥＣ３／ＩＢＣ３で表される。
ＩＥＣ２はｒ１の逆数の関数、ＩＥＣ３はｒ２の逆数の関数で表わされ、
ＩＥＣ３／ｈｆｅ３＞ＩＥＣ２／ｈｆｅ２・・・・式（１−１）と、
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）のｒ１≧ｒ２の関係により、
ＩＥＣ３≧ＩＥＣ２の傾向にあり、さらに式（３）のｈｆｅ２＞ｈｆｅ３の関係により、
結果としてＩＢＣ３＞ＩＢＣ２となる。
ＩＢＣ３＞ＩＢＣ２であるため、電流量の少ないＩＢＣ２が流れるバイポーラトランジスタＱ２のベース順方向電圧ＶＢＣ２は、電流量の多いＩＢＣ３が流れるバイポーラトランジスタＱ３のベース順方向電圧ＶＢＣ３よりも小さい。
したがって、上記のとおり、ＶＢＣ３＞ＶＢＣ２となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のエミッタ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
条件：Ｂ１
Ｖｃ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が非導通であり、バイポーラトランジスタＱ２が確実に導通する。
Ｖｃ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｃ２＝Ｖｃ３＋Ｖαと表現できる
上記条件：Ａ１の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
したがって、バイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
条件：Ｃ１
Ｖｃ２＞Ｖｃ３”（Ｖ１＞Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＞バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２が非導通となる。
Ｖｃ２＞Ｖｃ３”を別の表現をすると、Ｖｃ２＞Ｖｃ３”は、Ｖｃ２＝Ｖｃ３−Ｖβと表現できる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
条件：Ｂ３
Ｖｃ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＜バイポーラトランジスタＱ３のコレクタ電位。ＦＥＴＱ１のソース電位＜ドレイン電位。）では、バイポーラトランジスタＱ２が確実に導通する。
Ｖｃ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｃ２＝Ｖｃ３＋Ｖαと表現できる。
上記条件Ａ３の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
条件：Ｃ３
Ｖｃ２＞Ｖｃ３”
これは、Ｖ１＞Ｖ２（バイポーラトランジスタＱ２のコレクタ電位＞バイポーラトランジスタＱ３のコレクタ電位。ＦＥＴＱ１のソース電位＞ドレイン電位。）であり、バイポーラトランジスタＱ２が非導通となる。
Ｖｃ２＞Ｖｃ３”を別の表現をすると、Ｖｃ２＞Ｖｃ３”は、Ｖｃ２＝Ｖｃ３−Ｖβと表現できる。
上記条件Ａ３の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
図４の回路において、バイポーラトランジスタＱ４及びＱ５のベースは、バイポーラトランジスタＱ２のエミッタＥに接続され、バイポーラトランジスタＱ４とバイポーラトランジスタＱ５のエミッタは、ＦＥＴＱ１のゲートＧに接続され、バイポーラトランジスタＱ４のコレクタはフォトダイオードＰＤ１のアノードに接続され、バイポーラトランジスタＱ５のコレクタは端子Ｔ１に接続されている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
（４）第４の実施の形態
（４−２）回路動作
図４を参照して本発明の第４の実施の形態である整流回路及び制御回路の回路動作を説明する。
図４は、第２の実施の形態である図２にエミッタフォロワ電流増幅回路が付加され、ＦＥＴＱ１のゲート容量を充電するに充分な電流を供給することができる。
バイポーラトランジスタＱ２のエミッタ電位が高い（フォトダイオードＰＤ１のアノードの電位）とき、バイポーラトランジスタＱ４が導通し、バイポーラトランジスタＱ５が非導通で、ＦＥＴＱ１を導通させ、バイポーラトランジスタＱ２のエミッタ電位が低い（端子Ｔ１の電位）とき、バイポーラトランジスタＱ４は非導通で、バイポーラトランジスタＱ５が導通となり、ＦＥＴＱ１を非導通とさせる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
上記の状態において、バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＥ２となるように均衡し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＥ２＞ＶＢＥ２の状態で、ＶＢＣ３とＶＢＥ２との中間的電位に落ち着く。
したがって、バイポーラトランジスタＱ３を導通させるためのベース電位Ｖ’ＢＣ３が、バイポーラトランジスタＱ３の導通に必要な電位ＶＢＣ３を下回り、このため、ＩＢＣ３及びＩＥＣ３は、バイポーラトランジスタＱ３のベースＢに通常のベース順方向電圧ＶＢＣ３が印加されたときより少なくなる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
ただし、Ｖ’ＢＥ２は、バイポーラトランジスタＱ２のエミッタ電位に対するベース電位、
Ｖ’ＢＣ３は、バイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
ベース順方向電圧ＶＢＥ２は、バイポーラトランジスタＱ２のコレクタＣ、エミッタＥ間が導通する電圧。
ベース順方向電圧ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が導通する電圧である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
条件：Ｂ６
Ｖｅ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が非導通であり、バイポーラトランジスタＱ２が確実に導通する。
Ｖｅ２＜Ｖｃ３’を別の表現をすると、Ｖｅ２＜Ｖｃ３’は、Ｖｅ２＝Ｖｃ３＋Ｖαと表現できる。
上記条件：Ａ６の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
条件：Ｃ６
Ｖｅ２＞Ｖｃ３”（Ｖ１＞Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＞バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２が非導通となる。
Ｖｅ２＞Ｖｃ３”を別の表現をすると、Ｖｅ２＞Ｖｃ３”は、Ｖｅ２＝Ｖｃ３−Ｖβと表現できる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
図８の回路では、バイポーラトランジスタＱ３のエミッタ電流が流れないため、
ＩＢＣ３＋ＩＢＥ２＝Ｖ３／ｒ２であり、Ｖ３／ｒ２が一定であれば、バイポーラトランジスタＱ３のエミッタ電流が流れるときよりも、バイポーラトランジスタＱ３のエミッタ電流が流れないときの方が、ＩＢＣ３は大きい。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
したがって、バイポーラトランジスタＱ２の電流路に電流が流れるため、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖである（制御回路の動作）。
この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図８の回路は動作する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
条件：Ｂ８
Ｖｅ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＜バイポーラトランジスタＱ３のコレクタ電位。ＦＥＴＱ１のソース電位＜ドレイン電位。）では、バイポーラトランジスタＱ２が確実に導通する。
Ｖｅ２＜Ｖｃ３’を別の表現をすると、Ｖｅ２＜Ｖｃ３’は、Ｖｅ２＝Ｖｃ３＋Ｖαと表現できる。
上記条件（Ａ８）の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
条件：Ｃ８
Ｖｅ２＞Ｖｃ３”
これは、Ｖ１＞Ｖ２の状態であり、バイポーラトランジスタＱ２のエミッタ電位＞バイポーラトランジスタＱ３のコレクタ電位、ＦＥＴＱ１のソース電位＞ドレイン電位である。このとき、バイポーラトランジスタＱ２が非導通となる。
Ｖｅ２＞Ｖｃ３”を別の表現をすると、Ｖｅ２＞Ｖｃ３”は、Ｖｅ２＝Ｖｃ３−Ｖβと表現できる。
上記条件Ａ８の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間電位を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正の内容】
【０１６２】
（９）第９の実施の形態
（９−２）回路動作
図９を参照して本発明の第９の実施の形態である整流回路及び制御回路の回路動作を説明する。
図９は、第６の実施の形態である図６にエミッタフォロワ電流増幅回路が付加され、ＦＥＴＱ１のゲート容量を充電するに充分な電流を供給することができる。
バイポーラトランジスタＱ２のコレクタ電位が高い（端子Ｔ３の電位）とき、バイポーラトランジスタＱ４が導通し、バイポーラトランジスタＱ５が非導通で、ＦＥＴＱ１を導通させ、バイポーラトランジスタＱ２のコレクタ電位が低い（端子Ｔ１の電位）とき、バイポーラトランジスタＱ４は非導通で、バイポーラトランジスタＱ５が導通となり、ＦＥＴＱ１を非導通とさせる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
Ｑ１〜Ｑ５        半導体素子
Ｒ１〜Ｒ３        抵抗素子
Ｄ                整流素子
Ｃ                容量素子
ＬＥＤ            発光素子
ＰＤ１〜ＰＤｎ    受光素子
ＲＤ              定電流素子
Ｔ１、Ｔ２、Ｔ３  端子
Ｔ１’、Ｔ２’    端子
【手続補正２６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする整流回路。
【請求項２】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端と前記第３半導体素子の電流路の他端との間に前記誘導性素子が挿入され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする整流回路。
【請求項３】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする整流回路。
【請求項４】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導性素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、前記第１半導体素子の電流路の一端に伝達されるべく構成され、
前記第１半導体素子の電流路の他端と前記第３半導体素子の電流路の他端との間に前記誘導性素子が挿入され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は低下し前記第１半導体素子の電流路は非導通であり、前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通し該第２半導体素子の電流路の一端の電位が伝達される前記第１制御端の電位は上昇し前記第１半導体素子の電流路が導通する前記第２半導体素子の電流路の他端と前記第３半導体素子の電流路の他端間を整流作用電流路とすることを特徴とする整流回路。
【請求項５】
請求項１に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする制御回路。
【請求項６】
請求項２に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子及び前記誘導性素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の他端の電位は、外部素子として構成される誘導性素子の一端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端には、前記外部素子として構成される誘導性素子の他端の電位が伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする制御回路。
【請求項７】
請求項３に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の電流路の他端の電位は、前記第３半導体素子の電流路の他端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする制御回路。
【請求項８】
請求項４に記載の整流回路における第１半導体素子の導通／非導通を制御する制御回路であって、該制御回路は、前記整流回路から前記第1半導体素子及び前記誘導性素子を除去した回路であり、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子の電流路の一端には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端は開放され、
前記第２半導体素子の電流路の他端の電位は、外部素子として構成される第１半導体素子の電流路の一端に伝達されるべく構成され、
前記外部素子として構成される第１半導体素子の他端の電位は、外部素子として構成される誘導性素子の一端に伝達されるべく構成され、
前記第３半導体素子の電流路の他端には、前記外部素子として構成される誘導性素子の他端の電位が伝達されるべく構成され、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位と同一又は超えるとき、該第２半導体素子の電流路は導通し該第２半導体素子の電流路の一端の電位を低電位として出力し、
前記第３半導体素子の電流路の他端の電位が前記第２半導体素子の電流路の他端の電位未満のとき、該第２半導体素子の電流路は非導通となり該第２半導体素子の電流路の一端の電位を高電位として出力し、
前記外部素子として構成される第１半導体素子の制御端に前記低電位又は前記高電位を排他的に出力すべく構成され、前記外部素子として構成される第１半導体素子を非導通又は導通に排他的制御することを特徴とする制御回路。
【請求項９】
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのエミッタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項１〜４のいずれかに記載の整流回路。
【請求項１０】
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項１〜４のいずれかに記載の整流回路。
【請求項１１】
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのコレクタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのエミッタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項５〜８のいずれかに記載の制御回路。
【請求項１２】
前記第２半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第２半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであり、
前記第３半導体素子の電流路の一端は、バイポーラトランジスタのエミッタであり、該第３半導体素子の電流路の他端は、バイポーラトランジスタのコレクタであることを特徴とする請求項５〜８のいずれかに記載の制御回路。
【請求項１３】
請求項１又は３に記載の整流回路を内蔵したことを特徴とする集積回路素子。
【請求項１４】
請求項５〜８、１１、１２のいずれかに記載の制御回路を内蔵したことを特徴とする集積回路素子。
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2010187530.tif 000012
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2010187530.tif 000013
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2010187530.tif 000014