(57)【要約】【課題】微細化した場合であっても電気的特性の良好なキャパシタを得ることができる半導体装置及びその製造方法を提供する。【解決手段】トレンチ１２ｃが形成された半導体基板１０と、半導体基板上及びトレンチの側壁に形成されたキャパシタ誘電体膜３０ａと、キャパシタ誘電体膜上に形成されたキャパシタ電極３８とを有するキャパシタ４０とを有し、キャパシタ電極は、半導体基板上及びトレンチ内に形成された第１の層３２ａと、第１の層が形成されたトレンチ内に埋め込まれた第２の層３４と、第１の層上及び第２の層上に形成された第３の層３６ａとを有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板と、
前記半導体基板上及び前記トレンチの側壁に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ電極とを有するキャパシタとを有し、
前記キャパシタ電極は、前記半導体基板上及び前記トレンチ内に形成された第１の層と、前記第１の層が形成された前記トレンチ内に埋め込まれた第２の層と、前記第１の層上及び前記第２の層上に形成された第３の層とを有する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の層における不純物濃度は、前記トレンチ内における前記第１の層の不純物濃度と同等、又は、前記トレンチ内における前記第１の層の不純物濃度より高い
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記キャパシタが形成されたメモリセル領域とは異なる周辺回路領域に形成されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとを更に有し、
前記ＮＭＯＳトランジスタのゲート電極は、第１の導電層と、前記第１の導電層上に形成された第２の導電層とを有し、
前記ＰＭＯＳトランジスタのゲート電極は、第３の導電層と、前記第３の導電層上に形成された第４の導電層とを有し、
前記第１の層の厚さと前記第１の導電層の厚さと前記第３の導電層の厚さとが互いに等しく、
前記第３の層の厚さと前記第２の導電層の厚さと前記第４の導電層の厚さとが互いに等しく、
前記ＮＭＯＳトランジスタの前記ゲート電極には、Ｎ型のドーパント不純物が導入されており、
前記ＰＭＯＳトランジスタの前記ゲート電極には、Ｐ型のドーパント不純物が導入されている
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記キャパシタに接続されたメモリセルトランジスタを更に有し、
前記メモリセルトランジスタのゲート電極は、第５の導電層と、前記第５の導電層上に形成された第６の導電層とを有し、
前記第１の層の厚さと前記第５の導電層の厚さとが互いに等しく、
前記第３の層の厚さと前記第６の導電層の厚さとが互いに等しい
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１の層は、第１のポリシリコン層であり、
前記第２の層は、第２のポリシリコン層であり、
前記第３の層は、第３のポリシリコン層である
ことを特徴とする半導体装置。
【請求項６】
半導体基板にトレンチを形成する工程と、
前記半導体基板上及び前記トレンチの内壁にキャパシタ誘電体膜を形成する工程と、
前記半導体基板上及び前記トレンチ内に第１の層を形成する工程と、
前記第１の層上に、ドーパント不純物が導入された第２の層を形成する工程と、
前記第１の層の上面が露出するまで前記第２の層を研磨し、前記第１の層が形成された前記トレンチ内に前記第２の層を埋め込む工程と、
前記第１の層上及び前記第２の層上に第３の層を形成する工程と、
前記第３の層及び前記第１の層をパターニングし、前記第１の層と前記第２の層と前記第３の層とを有するキャパシタ電極を形成する工程と、
熱処理を行うことにより、前記第２の層中の前記ドーパント不純物を前記トレンチ内の前記第１の層中に拡散する工程と、
少なくとも前記第１の層のうちの前記トレンチ内に形成された部分以外の部分及び前記第３の層にドーパント不純物を導入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１の層を形成する工程では、ノンドープの前記第１の層を形成し、
前記第３の層を形成する工程では、ノンドープの前記第３の層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
前記第３の層及び前記第１の層をパターニングする工程では、前記第１の層と前記第３の層とを有するＮＭＯＳトランジスタのゲート電極と、前記第１の層と前記第３の層とを有するＰＭＯＳトランジスタのゲート電極とを、前記キャパシタが形成されるメモリセル領域とは異なる周辺回路領域内に形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記ＮＭＯＳトランジスタの前記ゲート電極にＮ型のドーパント不純物を導入し、
前記ＰＭＯＳトランジスタの前記ゲート電極にＰ型のドーパント不純物を導入する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第３の層及び前記第１の層をパターニングする工程では、前記第１の層と前記第３の層とを有するメモリセルトランジスタのゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にキャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、キャパシタを有する半導体装置の高集積化を実現すべく、半導体基板上のみならず素子分離用のトレンチ内にもキャパシタを形成する技術が提案されている。
【０００３】
提案されている半導体装置では、半導体基板上からトレンチの側壁部分に至る領域にキャパシタ誘電体膜が形成され、半導体基板上及びトレンチ内にキャパシタ誘電体膜を介してキャパシタ電極が形成される。
【０００４】
提案されている技術によれば、トレンチ内を有効活用することができるため、微細化、高集積化に寄与することができる。
【特許文献１】特開２００３−９２３６４号公報
【特許文献２】特開２０００−１１４４５８号公報
【特許文献３】特開２００５−５１０４５号公報
【特許文献４】国際公開第２００７／０６９２９２号パンフレット
【特許文献５】特開昭６２−２９３６６７号公報
【特許文献６】特開２００２−１４１３０４号公報
【特許文献７】特開平２−２８５６６７号公報
【特許文献８】特開平１１−２６１０２６号公報
【特許文献９】特開平１０−３０３３７９号公報
【特許文献１０】特開平１０−２２３８６０号公報
【特許文献１１】特開平１１−３０７７３７号公報
【特許文献１２】特開２００５−５１０４５号公報
【特許文献１３】特開２０００−１１４４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている半導体装置では、微細化に伴って電気的特性の良好なキャパシタを得るのが困難となる。
【０００６】
本発明の目的は、微細化した場合であっても電気的特性の良好なキャパシタを得ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、トレンチが形成された半導体基板と、前記半導体基板上及び前記トレンチの側壁に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ電極とを有するキャパシタとを有し、前記キャパシタ電極は、前記半導体基板上及び前記トレンチ内に形成された第１の層と、前記第１の層が形成された前記トレンチ内に埋め込まれた第２の層と、前記第１の層上及び前記第２の層上に形成された第３の層とを有することを特徴とする半導体装置が提供される。
【０００８】
また、実施形態の他の観点によれば、半導体基板にトレンチを形成する工程と、前記半導体基板上及び前記トレンチの内壁にキャパシタ誘電体膜を形成する工程と、前記半導体基板上及び前記トレンチ内に第１の層を形成する工程と、前記第１の層上に、ドーパント不純物が導入された第２の層を形成する工程と、前記第１の層の上面が露出するまで前記第２の層を研磨し、前記第１の層が形成された前記トレンチ内に前記第２の層を埋め込む工程と、前記第１の層上及び前記第２の層上に第３の層を形成する工程と、前記第３の層及び前記第１の層をパターニングし、前記第１の層と前記第２の層と前記第３の層とを有するキャパシタ電極を形成する工程と、熱処理を行うことにより、前記第２の層中の前記ドーパント不純物を前記トレンチ内の前記第１の層中に拡散する工程と、少なくとも前記第１の層のうちの前記トレンチ内に形成された部分以外の部分及び前記第３の層にドーパント不純物を導入する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、第２の層としてドーパント不純物が導入された層が用いられるため、第２の層中のドーパント不純物をトレンチ内の第１の層中に拡散することができる。また、第１の層のうちのトレンチ内に埋め込まれた部分以外の部分、及び、第３の層には、例えばイオン注入法によりドーパント不純物が導入される。トレンチ内に埋め込まれた第１の層にイオン注入法によりドーパント不純物を導入するわけではないため、ドーパント不純物がキャパシタ電極を突き抜けて半導体基板に達してしまうのを防止しつつ、キャパシタ電極全体にドーパント不純物を十分に導入することができる。このため、バイアスを印加した際にキャパシタ電極に空乏層が形成されるのを防止することができ、電気的特性の良好なキャパシタを有する半導体装置を提供することができる。
【００１０】
また、第１の層及び第３の層を形成する際にノンドープの層を用いることができるため、ＮＭＯＳトランジスタのゲート電極にはＮ型のドーパント不純物を導入することができ、ＰＭＯＳトランジスタのゲート電極にはＰ型のドーパント不純物を導入することができる。このため、電気的な特性の良好なＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
提案されている半導体装置では、半導体装置の微細化に伴ってトレンチの幅が狭くなると、キャパシタ電極となるポリシリコン層によりトレンチが埋め込まれてしまう。そうすると、トレンチの底部に埋め込まれた部分のポリシリコン層にドーパント不純物をイオン注入することが困難となり、キャパシタ電極の空乏化を招いてしまう。キャパシタ電極が空乏化すると、電気的特性の良好なキャパシタを得ることができない。
【００１２】
本願発明者らは鋭意検討した結果、以下のような半導体装置及びその製造方法を想到した。
【００１３】
［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図２４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。
【００１４】
図１において、紙面左側は周辺回路領域２であり、紙面右側はメモリセル領域４である。周辺回路領域２のうちの紙面左側はＮＭＯＳトランジスタ形成領域５を示しており、周辺回路領域２のうちの紙面右側はＰＭＯＳトランジスタ形成領域６を示している。メモリセル領域４のうちの紙面左側はメモリセルトランジスタ形成領域７を示しており、メモリセル領域４のうちの紙面右側はキャパシタ形成領域８を示している。図１の紙面右側に示す断面図は、図２のＡ−Ａ′線断面に対応している。
【００１５】
図１に示すように、半導体基板１０には、トレンチ（溝）１２ａ〜１２ｃが形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。トレンチ１２ａ、１２ｂは、通常の素子分離領域に形成されている。トレンチ１２ｃは、キャパシタ形成領域８に形成されている。トレンチ１２ａ〜１２ｃの幅は、例えば０．２μｍである。トレンチ１２ａ〜１２ｃの深さは、例えば３００ｎｍである。
【００１６】
トレンチ１２ａ、１２ｂ内には、絶縁膜１４ａ、１４ｂがそれぞれ埋め込まれている。絶縁膜１４ａ、１４ｂとしては、例えばシリコン酸化膜が用いられている。これにより、トレンチ１２ａ、１２ｂ内に埋め込まれた絶縁膜により、素子分離領域１４ａ、１４ｂが形成されている。
【００１７】
また、トレンチ１２ｃの底部には、絶縁膜１４ｃが埋め込まれている。トレンチ１２ｃの底部に埋め込まれた絶縁膜１４ｃの厚さは、例えば５０ｎｍである。絶縁膜１４ｃの上面は、半導体基板１０の上面より低くなっている。絶縁膜１４ｃとしては、例えばシリコン酸化膜が用いられている。トレンチ１２ｃ内に埋め込まれた絶縁膜１４ｃにより素子分離機能が確保される。
【００１８】
素子分離領域１４ａ〜１４ｃにより素子領域１５（図２参照）が画定されている。
【００１９】
メモリセル領域４における半導体基板１０内及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内には、例えばＮ型のウェル１６ａ、１６ｂがそれぞれ形成されている。
【００２０】
また、周辺回路領域２のうちのＮＭＯＳトランジスタ形成領域５には、例えばＰ型のウェル１８が形成されている。
【００２１】
メモリセル領域４における半導体基板１０内及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内には、例えばＮ型のチャネルストップ層２０ａ、２０ｂがそれぞれ形成されている。チャネルストップ層２０ａ、２０ｂは、半導体基板１０内の比較的深い領域に埋め込まれている。トレンチ１２ｃに埋め込まれた絶縁膜１４ｃの厚さが比較的薄いため、トレンチ１２ｃの下方におけるチャネルストップ層２０ａの深さは、トレンチ１２ｃが形成されている領域を除く領域におけるチャネルストップ層２０ａの深さより深くなっている。
【００２２】
ＮＭＯＳトランジスタ形成領域５には、例えばＰ型のチャネルストップ層２４が形成されている。チャネルストップ層２４は、半導体基板１０内の比較的深い領域に埋め込まれている。
【００２３】
メモリセル領域４及びＰＭＯＳトランジスタ形成領域６には、例えばＮ型のチャネルドープ層２６ａ、２６ｂがそれぞれ形成されている。チャネルドープ層２６ａ、２６ｂは、半導体基板１０の表面近傍領域に形成されている。トレンチ１２ｃが形成されている領域においては、トレンチ１２ｃの直下にＮ型の不純物層２６ｃが形成されている。
【００２４】
ＮＭＯＳトランジスタ形成領域５には、例えばＰ型のチャネルドープ層２８が形成されている。チャネルドープ層２８は、半導体基板１０の表面近傍領域に形成されている。
【００２５】
底部に絶縁膜１４ｃが埋め込まれたトレンチ１２ｃの側壁（内壁）及び半導体基板１０上には、キャパシタ誘電体膜３０ａが形成されている。キャパシタ誘電体膜３０ａの膜厚は、例えば２．３ｎｍである。キャパシタ誘電体膜３０ａとしては、例えばシリコン酸化膜が用いられている。
【００２６】
キャパシタ誘電体膜３０ａ上には、第１の層３２ａが形成されている。第１の層３２ａとしては、例えばポリシリコン層が用いられている。第１の層３２ａの厚さは、例えば６０ｎｍである。トレンチ１２ｃ内における第１の層３２ａの上面は、半導体基板１０の表面より低くなっている。
【００２７】
絶縁層１４ｃ及び第１の層３２ａが埋め込まれたトレンチ１２ｃ内には、第２の層３４が埋め込まれている。第２の層３４としては、例えばポリシリコン層が用いられている。第２の層３４は、第１の層３２の表面が露出するまで第２の層３４を研磨することにより、トレンチ１２ｃ内に埋め込まれている。第２の層３４の上面の高さと第１の層３２ａの上面の高さとは、互いに等しくなっている。
【００２８】
第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分には、第２の層３４中から拡散させることによりドーパント不純物が導入されている。このため、第２の層３４における不純物濃度は、第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分の不純物濃度と同等、又は、第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分の不純物濃度より高くなっている。
【００２９】
第１の層３２ａ上及び第２の層３４上には、第３の層３６ａが形成されている。第３の層３６ａとしては、例えばポリシリコン層が用いられている。第３の層３６ａの厚さは、例えば１２０ｎｍである。
【００３０】
第１の層３２ａのうちのトレンチ１２ｃの外側の部分、及び、第３の層３６ａのうちのトレンチ１２ｃの外側の部分には、例えばイオン注入法によりドーパント不純物が導入されている。
【００３１】
こうして、第１の層３２ａと第２の層３４と第３の層３６ａとを有するキャパシタ電極３８が形成されている。
【００３２】
こうして、キャパシタ誘電体膜３２ａとキャパシタ電極３８とを含むキャパシタ４０が形成されている。キャパシタ４０の一方の電極であるキャパシタ電極３８は、所定の電位に接続される。半導体基板１０のうちのキャパシタ電極３８に対向する部分には、キャパシタ電極３８に印加された電圧によって反転層４２が形成される。半導体基板１０に形成される反転層４２は、キャパシタ４０の他方の電極となる。
【００３３】
メモリセル領域４内には、半導体基板１０上にゲート絶縁膜３０ｂを介してゲート電極４４が形成されている。ゲート絶縁膜３０ｂとキャパシタ誘電体膜３０ｂとは、同一絶縁膜により形成されている。このため、ゲート絶縁膜３０ｂの膜厚は、キャパシタ誘電体膜３０ａの膜厚と等しくなっている。
【００３４】
なお、ここでは、ゲート絶縁膜３０ｂとキャパシタ誘電体膜３０ａとを同一絶縁膜により形成する場合を例に説明したが、ゲート絶縁膜３０ｂとキャパシタ誘電体膜３０ａとを別個の絶縁膜により形成してもよい。
【００３５】
ゲート電極４４は、ゲート絶縁膜３０ｂ上に形成された導電層３２ｂと、導電層３２ｂ上に形成された導電層３６ｂとを有している。ゲート電極４４の一部である導電層３２ｂと、キャパシタ電極３８の一部である第１の層３２ａとは、同一層をパターニングすることにより形成されている。このため、ゲート電極４４の一部である導電層３２ｂの厚さと、キャパシタ電極３８の一部である第１の層３２ａの厚さとは、互いに等しくなっている。ゲート電極４４の一部である導電層３６ｂとキャパシタ電極３８の一部である第３の層３６ａとは、同一層をパターニングすることにより形成されている。このため、ゲート電極４４の一部である導電層３６ｂの厚さと、キャパシタ電極３８の一部である第３の層３６ａの厚さとは、互いに等しくなっている。
【００３６】
ゲート電極４４の両側の半導体基板１０内には、例えばＰ型の低濃度拡散層４６が形成されている。
【００３７】
また、ゲート電極４４の両側の半導体基板１０内には、例えばＮ型のポケット領域（図示せず）が形成されている。
【００３８】
ゲート電極４４の一方の側壁部分には、サイドウォール絶縁膜４８ａが形成されている。また、ゲート電極４４の他方の側壁部分からキャパシタ電極３８の側壁部分に至る領域には、絶縁膜４８ｂが形成されている。
【００３９】
サイドウォール絶縁膜４８ａと絶縁膜４８ｂとは、同一絶縁膜をパターニングすることにより形成されている。サイドウォール絶縁膜４８ａ及び絶縁膜４８ｂの材料としては、例えばシリコン酸化膜が用いられている。
【００４０】
サイドウォール絶縁膜４８ａが形成されたゲート電極４４の一方の側の半導体基板１０内には、例えばＰ型の高濃度拡散層５０が形成されている。ゲート電極４４の一方の側に形成されたソース／ドレイン拡散層５２は、低濃度拡散層４６と高濃度拡散層５０とを有するＬＤＤ（Lightly Doped Drain）構造になっている。ゲート電極４４の他方の側に形成されたソース／ドレイン拡散層５３は、低濃度拡散層４６を有している。
【００４１】
こうして、ゲート電極４４とソース／ドレイン拡散層５２，５３とを有するメモリセルトランジスタ５４が形成されている。メモリセルトランジスタ５４は、キャパシタ４０に接続されている。より具体的には、メモリセルトランジスタ５４のソース／ドレイン拡散層５３が、キャパシタ４０の一方の電極となる反転層４２に接続される。メモリセルトランジスタ５４とキャパシタ４０とによりメモリセル９（図２参照）が形成されている。
【００４２】
ＮＭＯＳトランジスタ形成領域５には、半導体基板１０上にゲート絶縁膜３０ｃを介してゲート電極５６が形成されている。ゲート電極５６には、例えばＮ型のドーパント不純物が導入されている。ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃと、メモリセルトランジスタ５４のゲート絶縁膜３０ｂと、キャパシタ誘電体膜３０ａとは、同一絶縁膜により形成されている。このため、ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃの膜厚と、メモリセルトランジスタ５４のゲート絶縁膜３０ｂの膜厚と、キャパシタ誘電体膜３０ａの膜厚とは、互いに等しくなっている。ＮＭＯＳトランジスタ６４のゲート電極５６は、ゲート絶縁膜３０ｃ上に形成された導電層３２ｃと、導電層３２ｃ上に形成された導電層３６ｃとを有している。ＮＭＯＳトランジスタ６４のゲート電極５６の一部である導電層３２ｃと、メモリセルトランジスタ５４のゲート電極４４の一部である導電層３２ｂと、キャパシタ電極３８の一部である第１の層３２ａとは、同一層をパターニングすることにより形成されている。このため、ＮＭＯＳトランジスタ６４のゲート電極５６の一部である導電層３２ｃの厚さと、メモリセルトランジスタ５４のゲート電極４４の一部である導電層３２ｂの厚さと、キャパシタ電極３８の一部である第１の層３２ａの厚さとは、互いに等しくなっている。ＮＭＯＳトランジスタ６４のゲート電極５６の一部である導電層３６ｃと、メモリセルトランジスタ５４のゲート電極４４の一部である導電層３６ｂと、キャパシタ電極３８の一部である第３の層３６ａとは、同一層をパターニングすることにより形成されている。このため、ＮＭＯＳトランジスタのゲート電極５６の一部である導電層３６ｃと、メモリセルトランジスタ５４のゲート電極４４の一部である導電層３６ｂと、キャパシタ電極３８の一部である第３の層３６ａの厚さとは、互いに等しくなっている。
【００４３】
ゲート電極５６の両側の半導体基板１０内には、例えばＮ型の低濃度拡散層５８が形成されている。
【００４４】
ゲート電極５６の側壁部分には、サイドウォール絶縁膜４８ａが形成されている。
【００４５】
サイドウォール絶縁膜４８ａが形成されたゲート電極５６の両側の半導体基板１０内には、例えばＮ型の高濃度拡散層６０が形成されている。低濃度拡散層５８と高濃度拡散層６０とによりＬＤＤ構造のソース／ドレイン拡散層６２が形成されている。
【００４６】
こうして、ゲート電極５６とソース／ドレイン拡散層６２とを有するＮＭＯＳトランジスタ６４が形成されている。
【００４７】
ＰＭＯＳトランジスタ形成領域６には、半導体基板１０上にゲート絶縁膜３０ｄを介してゲート電極６６が形成されている。ＰＭＯＳトランジスタ７４のゲート電極６６には、例えばＰ型のドーパント不純物が導入されている。ＰＭＯＳトランジスタ７４のゲート絶縁膜３０ｄと、ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃと、メモリセルトランジスタ５４のゲート絶縁膜３０ｂと、キャパシタ誘電体膜３０ａとは、同一絶縁膜により形成されている。このため、ＰＭＯＳトランジスタ７４のゲート絶縁膜３０ｄの膜厚と、ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃの膜厚と、メモリセルトランジスタ５４のゲート絶縁膜の膜厚３０ｂと、キャパシタ誘電体膜３０ａの膜厚とは、互いに等しくなっている。ゲート電極６６は、ゲート絶縁膜３０ｄ上に形成された導電層３２ｄと、導電層３２ｄ上に形成された導電層３６ｄとを有している。ゲート電極６６の一部である導電層３２ｄと、ゲート電極５６の一部である導電層３２ｃと、ゲート電極４４の一部である導電層３２ｂと、キャパシタ電極３８の一部である第１の層３２ａとは、同一層をパターニングすることにより形成されている。このため、ゲート電極６６の一部である導電層３２ｄの厚さと、ゲート電極５６の一部である導電層３２ｃの厚さと、ゲート電極３８の一部である導電層３２ａの厚さと、キャパシタ電極３８の一部である第１の層３２ａの厚さとは、互いに等しくなっている。ゲート電極６６の一部である導電層３６ｄと、ゲート電極５６の一部である導電層３６ｃと、ゲート電極４４の一部である導電層３６ｂと、キャパシタ電極３８の一部である第３の層３６ａとは、同一層をパターニングすることにより形成されている。このため、ゲート電極６６の一部である導電層３６ｄの厚さと、ゲート電極５６の一部である導電層３６ｃの厚さと、ゲート電極４４の一部である導電層３６ｂの厚さと、キャパシタ電極３８の一部である第３の層３６ａの厚さとは、互いに等しくなっている。
【００４８】
ゲート電極６６の両側の半導体基板１０内には、例えばＰ型の低濃度拡散層６８が形成されている。
【００４９】
ゲート電極６６の側壁部分には、サイドウォール絶縁膜４８ａが形成されている。
【００５０】
サイドウォール絶縁膜４８ａが形成されたゲート電極６６の両側の半導体基板１０内には、例えばＰ型の高濃度拡散層７０が形成されている。低濃度拡散層６８と高濃度拡散層７０とによりＬＤＤ構造のソース／ドレイン拡散層７２が形成されている。
【００５１】
こうして、ゲート電極６６とソース／ドレイン拡散層７２とを有するＰＭＯＳトランジスタ７４が形成されている。
【００５２】
キャパシタ電極３８上、ゲート電極４４，５６，６６上及びソース／ドレイン拡散層５２，６２，７２上には、高融点金属シリサイド層（図示せず）が形成されている。高融点金属シリサイド層としては、例えばコバルトシリサイド層が用いられている。
【００５３】
キャパシタ５５、メモリセルトランジスタ５４、ＮＭＯＳトランジスタ６４及びＰＭＯＳトランジスタ７４が形成された半導体基板１０上には、層間絶縁膜７６が形成されている。層間絶縁膜７６としては、例えばシリコン酸化膜が用いられている。
【００５４】
層間絶縁膜７６には、ソース／ドレイン拡散層５２，６２，７２に達するコンタクトホール７８がそれぞれ形成されている。
【００５５】
コンタクトホール７８内には、導体プラグ８０が埋め込まれている。導体プラグ８０の材料としては、例えばタングステンが用いられている。
【００５６】
導体プラグ８０が埋め込まれた層間絶縁膜７８上には、配線８２が形成されている。配線８２の材料としては、例えばＡｌ、Ｃｕ等が用いられている。
【００５７】
配線８２が形成された層間絶縁膜７６上には、層間絶縁膜８４が形成されている。層間絶縁膜８４としては、例えばシリコン酸化膜が用いられている。
【００５８】
こうして、本実施形態による半導体装置が形成されている。
【００５９】
本実施形態による半導体装置は、キャパシタ電極３８が、半導体基板１０上及びトレンチ１２ｃ内に形成された第１の層３２ａと、第１の層３２ａが形成されたトレンチ１２ｃ内に埋め込まれた第２の層３４と、第１の層３２ａ上及び第２の層３４上に形成された第３の層３６ａとを有している。
【００６０】
本実施形態によれば、第２の層３４としてドーパント不純物が導入された層が用いられるため、第２の層３４中のドーパント不純物をトレンチ１２ｃ内の第１の層３２ａ中に拡散することができる。また、第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分以外の部分、及び、第３の層３６ａには、例えばイオン注入法によりドーパント不純物が導入される。本実施形態によれば、トレンチ１２ｃ内に埋め込まれた第１の層３２にイオン注入法によりドーパント不純物を導入するわけではないため、ドーパント不純物がキャパシタ電極３８を突き抜けて半導体基板１０に達してしまうのを防止しつつ、キャパシタ電極３８全体にドーパント不純物を十分に導入することができる。このため、本実施形態によれば、バイアスを印加した際にキャパシタ電極３８に空乏層が形成されるのを防止することができ、電気的特性の良好なキャパシタ４０を有する半導体装置を提供することができる。
【００６１】
また、本実施形態によれば、第１の層３２及び第３の層３６を形成する際にノンドープの層を用いることができるため、ＮＭＯＳトランジスタ６４のゲート電極５６にはＮ型のドーパント不純物を導入することができ、ＰＭＯＳトランジスタ７４のゲート電極６６にはＰ型のドーパント不純物を導入することができる。このため、本実施形態によれば、電気的な特性の良好なＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する半導体装置を提供することが可能となる。
【００６２】
次に、本実施形態による半導体装置の製造方法を図３乃至図２４を用いて説明する。図３乃至図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６３】
まず、図３（ａ）に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。
【００６４】
次に、例えば熱酸化法により、半導体基板１０上に、例えばシリコン酸化膜（初期酸化膜）８６を形成する。シリコン酸化膜８６の膜厚は、例えば１０ｎｍとする。
【００６５】
次に、例えばＣＶＤ法により、シリコン酸化膜８６上に、例えばシリコン窒化膜８８を形成する。シリコン窒化膜８８の膜厚は、例えば１１０ｎｍとする。
【００６６】
次に、例えばスピンコート法により、フォトレジスト膜９２を形成する。
【００６７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９２に開口部９４を形成する。開口部９４は、シリコン窒化膜８８、シリコン酸化膜８６及び半導体基板１０をエッチングし、半導体基板１０内にトレンチ１２ａ〜１２ｃを形成するためのものである。
【００６８】
次に、フォトレジスト膜９４をマスクとして、シリコン窒化膜８８及びシリコン酸化膜８６をエッチングする。
【００６９】
次に、フォトレジスト膜をマスクとして、半導体基板１０をエッチングする（図３（ｂ）参照）。これにより、深さが例えば３００ｎｍのトレンチ１２ａ〜１２ｃが形成される。トレンチ１２ａ〜１２ｃの幅は、例えば０．２μｍとする。トレンチ１２ａ、１２ｂは、通常の素子分離領域に形成される。トレンチ１２ｃは、キャパシタ形成領域８に形成される。トレンチ１２ａ〜１２ｃの深さは、例えば３００ｎｍとする。
【００７０】
この後、フォトレジスト膜９２を剥離する。
【００７１】
次に、図４（ａ）に示すように、全面に、例えばＣＶＤ法により、例えば絶縁膜１４を形成する。絶縁膜１４としては、例えばシリコン酸化膜を形成する。絶縁膜１４は、素子分離領域となるものである。絶縁膜１４の膜厚は、例えば５００ｎｍとする。
【００７２】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜８８の表面が露出するまで絶縁膜１４を研磨する。こうして、トレンチ１２ａ〜１２ｃ内に絶縁膜１４が埋め込まれる。トレンチ１２ａ〜１２ｃ内に埋め込まれた絶縁膜１４により素子分離領域１４ａ〜１４ｃが形成される（図４（ｂ）参照）。
【００７３】
次に、例えばスピンコート法により、フォトレジスト膜９６を形成する。
【００７４】
次に、フォトリソグラフィ技術を用い、キャパシタ形成領域８のトレンチ１２ｃを露出する開口部９８を、フォトレジスト膜９６に形成する。
【００７５】
次に、フォトレジスト膜９６をマスクとして、トレンチ１２ｃ内の絶縁膜１４ｃをエッチングする。トレンチ１２ｃ内の絶縁膜１４ｃをエッチングする際には、絶縁膜１４ｃの一部がトレンチ１２ｃ内に残存するように、絶縁膜１４ｃをエッチングする。ここでは、例えばトレンチ１２ｃ内の絶縁膜１４ｃを２５０ｎｍエッチングする。トレンチ１２ｃの下部には、例えば５０ｎｍの厚さの絶縁膜１４ｃが残存する（図５（ａ）参照）。
【００７６】
この後、フォトレジスト膜９６を剥離する。
【００７７】
次に、例えばリン酸を用い、シリコン窒化膜８８をエッチング除去する。
【００７８】
次に、例えばフッ酸を用い、シリコン酸化膜８６をエッチング除去する（図５（ｂ）参照）。
【００７９】
次に、図６（ａ）に示すように、例えば熱酸化法により、半導体基板１０上及びトレンチ１２ｃ内に、保護膜９０を形成する。保護膜９０としては、例えばシリコン酸化膜を形成する。保護膜９０の膜厚は、例えば１０ｎｍとする。保護膜９０は、半導体基板１０内にイオン注入法によりウェル１６ａ，１６ｂ，１８を形成する際に、半導体基板１０を保護するためのものである。
【００８０】
次に、例えばスピンコート法により、フォトレジスト膜１００を形成する。
【００８１】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１０２を、フォトレジスト膜１００に形成する。
【００８２】
次に、フォトレジスト膜１００をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を注入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＰ（リン）を用いる。加速電圧は、例えば６００ｋｅＶとする。ドーズ量は、例えば３．０×１０１３ｃｍ−２とする。こうして、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内に、例えばＮ型のウェル１６ａ，１６ｂがそれぞれ形成される（図６（ｂ）参照）。
【００８３】
次に、図７に示すように、フォトレジスト膜１００をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＰを用いる。加速電圧は、例えば２４０ｋｅＶとする。ドーズ量は、例えば７．５×１０１２ｃｍ−２とする。こうして、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内に、例えばＮ型のチャネルストップ層２０ａ，２０ｂがそれぞれ形成される。チャネルストップ層２０ａ，２０ｂは、素子分離領域１４ａ〜１４ｃ下におけるＮ型の不純物濃度を高く設定するためのものである。キャパシタ形成領域８のうちのトレンチ１２ｃが形成された領域においては、トレンチ１２ｃ内に存在している絶縁膜１４ｃの膜厚が比較的薄いため、ドーパント不純物が比較的深い領域にまで達する。このため、キャパシタ形成領域８のうちのトレンチ１２ｃが形成された領域においては、キャパシタ形成領域８のうちのトレンチ１２ｃが形成されていない領域と比較して、チャネルストップ層２０ａが深い位置に形成される。
【００８４】
次に、図８に示すように、フォトレジスト膜１００をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＡｓ（砒素）を用いる。加速電圧は、例えば１００ｋｅＶとする。ドーズ量は、例えば４．３×１０１２ｃｍ−２とする。こうして、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内に、例えばＮ型のチャネルドープ層２６ａ，２６ｂがそれぞれ形成される。チャネルドープ２６ａ，２６ｂ層は、メモリセルトランジスタ５４及びＰＭＯＳトランジスタ７４の電気的特性を制御するためのものである。
【００８５】
キャパシタ形成領域８のトレンチ１２ｃの下部に存在している絶縁膜１４ｃが比較的薄いため、イオン注入条件を適宜設定すれば、トレンチ１２ｃの下部にまでドーパント不純物が到達し、トレンチ１２ｃの下部にＮ型の不純物層２６ｃが形成される。Ｎ型の不純物層２６ｃは、トレンチ１２ｃの近傍においてＮ型のチャネルストップ層２０ａに接続される。トレンチ１２ｃが形成された領域においては、Ｎ型の不純物層２６ｃと、Ｎ型の不純物層２６ｃに接続されたＮ型のチャネルストップ層２０ａとにより、素子分離機能の向上が実現される。
【００８６】
この後、フォトレジスト膜１００を剥離する。
【００８７】
次に、例えばスピンコート法により、フォトレジスト膜１０４を形成する。
【００８８】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域５を開口する開口部１０６を、フォトレジスト膜１０４に形成する。
【００８９】
次に、フォトレジスト膜１０４をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＰ型のドーパント不純物を注入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＢ（ボロン）を用いる。加速電圧は、例えば３００ｋｅＶとする。ドーズ量は、例えば３．０×１０１３ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ形成領域５における半導体基板１０内に、例えばＰ型のウェル１８が形成される（図９参照）。
【００９０】
次に、図１０に示すように、フォトレジスト膜を１０４マスクとして、例えばイオン注入法により、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば１００ｋｅＶとする。ドーズ量は、例えば８．０×１０１２ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ形成領域５における半導体基板１０内に、例えばＰ型のチャネルストップ層２４が形成される。チャネルストップ層２４は、素子分離領域１４ａ下におけるＰ型の不純物濃度を高く設定するためのものである。
【００９１】
次に、図１１に示すように、フォトレジスト膜１０４をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば１０ｋｅＶとする。ドーズ量は、例えば４．３×１０１２ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ形成領域５における半導体基板１０内に、例えばＰ型のチャネルドープ層２８が形成される。チャネルドープ層２８は、ＮＭＯＳトランジスタ６４の電気的特性を制御するためのものである。
【００９２】
この後、フォトレジスト膜１０４を剥離する。
【００９３】
次に、例えばフッ酸を用い、保護膜９０をエッチング除去する。
【００９４】
次に、図１２（ａ）に示すように、例えば熱酸化法により、絶縁膜３０を形成する。絶縁膜３０としては、例えばシリコン酸化膜を形成する。絶縁膜３０の膜厚は、例えば２．３ｎｍとする。絶縁膜３０は、キャパシタ誘電体膜３０ａ、メモリセルトランジスタ５４のゲート絶縁膜３０ｂ、ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃ及びＰＭＯＳトランジスタ７４のゲート絶縁膜３０ｄとなるものである。
【００９５】
なお、キャパシタ誘電体膜３０ａ、メモリセルトランジスタ５４のゲート絶縁膜３０ｂ、ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃ及びＰＭＯＳトランジスタ７４のゲート絶縁膜３０ｄを、異なる絶縁膜により形成するようにしてもよい。
【００９６】
次に、図１２（ｂ）に示すように、全面に、例えばＣＶＤ法により、第１の層３２を形成する。第１の層３２としては、例えばノンドープのポリシリコン層を形成する。第１の層３２の厚さは、トレンチ１２ｃが第１の層３２により完全に埋め込まれてしまわないような厚さとする。第１の層３２の厚さは、例えば６０ｎｍとする。第１の層３２は、キャパシタ電極３８の一部、メモリセルトランジスタ５４のゲート電極４４の一部、ＮＭＯＳトランジスタ６４のゲート電極５６の一部及びＰＭＯＳトランジスタ７４のゲート電極６６の一部となるものである。
【００９７】
次に、図１３（ａ）に示すように、全面に、例えばＣＶＤ法により、第２の層３４を形成する。第２の層３４としては、例えばドーパント不純物が高濃度に導入されたポリシリコン層を形成する。第２の層３４の導電型は、例えばＰ型とする。第２の層３４における不純物濃度は、例えば１．０×１０２１ｃｍ−３程度とする。第２の層３４の厚さは、例えば、トレンチ１２ｃが第２の層３４により完全に埋め込まれるような厚さとする。第２の層３４は、キャパシタ電極３８の一部となるものである。
【００９８】
次に、図１３（ｂ）に示すように、例えばＣＭＰ法により、例えば第１の層３２ａの表面が露出するまで第２の層３４を研磨する。これにより、第１の層３２ａが形成されたトレンチ１２ｃ内に、第２の層３４が埋め込まれることとなる。
【００９９】
次に、図１４（ａ）に示すように、例えばＣＶＤ法により、第３の層３６を形成する。第３の層３６としては、例えばノンドープのポリシリコン層を形成する。第３の層３６の厚さは、例えば１２０ｎｍ程度とする。第３の層３６は、キャパシタ電極３８の一部、メモリセルトランジスタ５４のゲート電極４４の一部、ＮＭＯＳトランジスタ６４のゲート電極５６の一部、及び、ＰＭＯＳトランジスタ７４のゲート電極６６の一部となるものである。
【０１００】
次に、図１４（ｂ）に示すように、フォトリソグラフィ技術を用い、第３の層３６及び第１の層３２をパターニングする。これにより、キャパシタ形成領域８には、第１の層３２ａと第２の層３４と第３の層３６ａとを有するキャパシタ電極３８が形成される。また、メモリセルトランジスタ形成領域７には、第１の層３２ｂと第３の層３６ｂとを有するゲート電極４４が形成される。また、ＮＭＯＳトランジスタ形成領域５には、第１の層３２ｃと第３の層３６ｃとを有するゲート電極５６が形成される。また、ＰＭＯＳトランジスタ形成領域６には、第１の層３２ｄと第３の層３６ｄとを有するゲート電極６６が形成される。
【０１０１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０８を形成する。
【０１０２】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１１０を、フォトレジスト膜１０８に形成する。
【０１０３】
次に、図１５に示すように、例えばイオン注入法により、フォトレジスト膜１０８、ゲート電極４４，６６及びキャパシタ電極３８をマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば０．５ｋｅＶとする。ドーズ量は、例えば３．６×１０１４ｃｍ−２とする。こうして、ゲート電極４４，４６の両側の半導体基板１０内に、例えばＰ型の低濃度拡散層４６，６８が形成される。
【０１０４】
次に、例えばイオン注入法により、フォトレジスト膜１０８、ゲート電極４４，６６及びキャパシタ電極３８をマスクとして、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば８０ｋｅＶとする。イオン注入は、例えば４方向から行う。イオン注入の角度は、例えば２８度とする。総ドーズ量は、例えば２．６×１０１３ｃｍ−２とする。こうして、ゲート電極４４，６６の両側の半導体基板１０内に、例えばＮ型のポケット領域（図示せず）が形成される。
【０１０５】
なお、ここでは、ポケット領域を形成する場合を例に説明したが、必ずしもポケット領域を形成しなくてもよい。
【０１０６】
この後、フォトレジスト膜１０８を剥離する。
【０１０７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１２を形成する。
【０１０８】
次に、フォトリソグラフィ技術により、ＮＭＯＳトランジスタ形成領域５を開口する開口部１１４を、フォトレジスト膜１１２に形成する。
【０１０９】
次に、図１６に示すように、例えばイオン注入法により、フォトレジスト膜１１２及びゲート電極５６をマスクとして、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば３ｋｅＶとする。ドーズ量は、例えば１．１×１０１５ｃｍ−２とする。こうして、ゲート電極５６の両側の半導体基板１０内に、例えばＮ型の低濃度拡散層５８が形成される。
【０１１０】
次に、例えばイオン注入法により、フォトレジスト膜１１２及びゲート電極５６をマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＢＦ２を用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば３５ｋｅＶとする。イオン注入は、例えば４方向から行う。イオン注入の角度は、例えば２８度とする。総ドーズ量は、例えば３．３×１０１３ｃｍ−２とする。こうして、ゲート電極５６の両側の半導体基板１０内に、例えばＰ型のポケット領域（図示せず）が形成される。
【０１１１】
なお、ここでは、ポケット領域を形成する場合を例に説明したが、必ずしもポケット領域を形成しなくてもよい。
【０１１２】
この後、フォトレジスト膜１１２を剥離する（図１７参照）。
【０１１３】
次に、全面に、例えばＣＶＤ法により、絶縁膜４８を形成する。絶縁膜４８としては、例えばシリコン酸化膜を形成する。絶縁膜４８の膜厚は、例えば１３０ｎｍとする。
【０１１４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１６を形成する。
【０１１５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１６をパターニングする（図１８参照）。
【０１１６】
次に、フォトレジスト膜１１６をマスクとして、例えば異方性エッチングにより絶縁膜４８をエッチングする。これにより、メモリセルトランジスタ５４のゲート電極４４の一方の側壁部分にサイドウォール絶縁膜４８ａが形成される。また、メモリセルトランジスタ５４のゲート電極４４の他方の側壁からキャパシタ電極３８の端部に至る領域に、絶縁膜４８ｂが形成される。また、ＮＭＯＳトランジスタ６４のゲート電極５６の側壁部分及びＰＭＯＳトランジスタ７４のゲート電極６６の側壁部分には、それぞれサイドウォール絶縁膜４８ａが形成される。
【０１１７】
この後、フォトレジスト膜１１６を剥離する（図１９参照）。
【０１１８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１８を形成する。
【０１１９】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１２０を、フォトレジスト膜１１８に形成する。
【０１２０】
次に、図２０に示すように、例えばイオン注入法により、フォトレジスト膜１２０、ゲート電極４４，６６及びサイドウォール絶縁膜４８ａをマスクとして、例えばＰ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば５ｋｅＶとする。ドーズ量は、例えば４．０×１０１５ｃｍ−２とする。こうして、ＰＭＯＳトランジスタ７４のゲート電極６６の両側の半導体基板１０内に、Ｐ型の高濃度拡散層７０が形成される。低濃度拡散層６８と高濃度拡散層７０とにより、ＬＤＤ構造のソース／ドレイン拡散層７２が形成される。また、メモリセルトランジスタ５４のゲート電極４４の一方の側の半導体基板１０内に、高濃度拡散層５０が形成される。メモリセルトランジスタ５４のゲート電極４４の一方の側の半導体基板１０内には、低濃度拡散層４６と高濃度拡散層５０とにより、ＬＤＤ構造のソース／ドレイン拡散層５２が形成される。一方、メモリセルトランジスタ５４のゲート電極４４の他方の側の半導体基板１０内には、低濃度拡散層４６によりソース／ドレイン拡散層５３が形成される。また、ＰＭＯＳトランジスタ７４のゲート電極６６、メモリセルトランジスタ５４のゲート電極４４、及び、キャパシタ電極３８に、Ｐ型のドーパント不純物が高濃度に導入される。
【０１２１】
この後、フォトレジスト膜１１８を剥離する。
【０１２２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１２２を形成する。
【０１２３】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域５を開口する開口部１２４を、フォトレジスト膜１２２に形成する。
【０１２４】
次に、図２１に示すように、例えばイオン注入法により、フォトレジスト膜１２２、ゲート電極５６及びサイドウォール絶縁膜４８ａをマスクとして、例えばＮ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＰ（リン）を用いる。イオン注入条件は、例えば以下の通りとする。イオン注入は、加速電圧等を変化させて例えば２回行う。第１回目のイオン注入の条件は、例えば、加速電圧を１８ｋｅＶとし、ドーズ量を１．０×１０１５ｃｍ−２とする。第２回目のイオン注入の条件は、例えば、加速電圧を１１ｋｅＶとし、ドーズ量を６．０×１０１５ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ６４のゲート電極５６の両側の半導体基板１０内に、Ｎ型の高濃度拡散層６０が形成される。低濃度拡散層５８と高濃度拡散層６０とにより、ＬＤＤ構造のソース／ドレイン拡散層６２が形成される。また、ＮＭＯＳトランジスタ６４のゲート電極５６に、Ｎ型のドーパント不純物が高濃度に導入される。ＮＭＯＳトランジスタ６４のゲート電極５６にＮ型のドーパント不純物が導入されるため、良好な電気的特性を有するＮＭＯＳトランジスタ６４を得ることができる。
【０１２５】
この後、フォトレジスト膜１２２を剥離する。
【０１２６】
次に、例えばＲＴＡ（Rapid Thermal Annealing、短時間アニール）法により、熱処理を行う。この熱処理は、第２の層３４中に導入されているドーパント不純物を第１の層３２ａ中に拡散させるとともに活性化させ、ソース／ドレイン拡散層６２中に導入されているドーパント不純物を拡散させるとともに活性化させるためのものである。熱処理温度は、例えば１０２５℃とする。熱処理時間は、例えば３秒とする。
【０１２７】
こうして、第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分にドーパント不純物が導入される。また、第１の層３２ａのうちのトレンチ１２ｃに埋め込まれていない部分、及び、第３の層３６ａには、上述したように、イオン注入によりドーパント不純物が導入される。第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分にイオン注入法によりドーパント不純物を導入することを要しないため、キャパシタ電極３８を突き抜けるような条件でドーパント不純物を注入することを要しない。従って、本実施形態によれば、良好な電気的特性を有するキャパシタ４０を得ることができる。また、メモリセルトランジスタ５４のゲート電極４４及びＰＭＯＳトランジスタ７４のゲート電極６６にＰ型のドーパント不純物が導入されるため、良好な電気的特性を有するメモリセルトランジスタ５４及びＰＭＯＳトランジスタ７４を得ることができる。
【０１２８】
次に、例えばＣＶＤ法により、高融点金属膜（図示せず）を形成する。高融点金属膜としては、例えばコバルト膜を形成する。高融点金属膜の膜厚は、例えば８ｎｍとする。
【０１２９】
次に、熱処理を行う。熱処理温度は、例えば５４０℃とする。熱処理時間は、例えば３０秒とする。これにより、高融点金属とシリコンとが反応し、金属シリサイド膜（図示せず）が形成される。金属シリサイド膜は、ソース／ドレイン拡散層５２，６２，７２上、ゲート電極４４，５６，６６上、及び、キャパシタ電極３８上にそれぞれ形成される。
【０１３０】
次に、未反応の高融点金属膜をエッチング除去する。
【０１３１】
次に、図２２に示すように、例えばＣＶＤ法により、層間絶縁膜７６を形成する。層間絶縁膜７６としては、例えばシリコン酸化膜を形成する。層間絶縁膜７６の膜厚は、例えば１μｍとする。
【０１３２】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層５２，６２，７２にそれぞれ達するコンタクトホール７８を層間絶縁膜７６に形成する。
【０１３３】
次に、例えばＣＶＤ法により、導電膜８０を形成する。導電膜８０としては、例えばタングステン膜を形成する。導電膜８０の膜厚は、例えば３００ｎｍとする。導電膜８０は、導体プラグを形成するためのものである。
【０１３４】
次に、例えばＣＭＰ法により、層間絶縁膜７６の表面が露出するまで導電膜８０を研磨する。これにより、コンタクトホール７８内に導体プラグ８０が埋め込まれる（図２３参照）。
【０１３５】
次に、導体プラグ８０が埋め込まれた層間絶縁膜７６上に、例えばスパッタリング法により導電膜８２を形成する。導電膜８２としては、例えばＡｌ膜又はＣｕ膜を形成する。導電膜８２の膜厚は、例えば８００ｎｍとする。導電膜８２は、配線を形成するためのものである。
【０１３６】
次に、フォトリソグラフィ技術を用い、導電膜８２をパターニングする。これにより、導体プラグ８０に接続された配線８２が形成される。
【０１３７】
次に、配線８２が形成された層間絶縁膜７６上に層間絶縁膜８４を形成する。
【０１３８】
こうして、本実施形態による半導体装置が製造される（図２４参照）。
【０１３９】
このように、本実施形態によれば、第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分には、第２の層３４中のドーパント不純物を拡散することにより、ドーパント不純物が導入される。第１の層３２ａのうちのトレンチ１２ｃに埋め込まれていない部分及び第３の層３６ａには、イオン注入を行うことによりドーパント不純物が導入される。このため、本実施形態によれば、第１の層３２ａのうちのトレンチ１２ｃ内に埋め込まれた部分にまでドーパント不純物が到達するような条件でイオン注入を行うことを要しない。従って、本実施形態によれば、キャパシタ電極３８を突き抜けてドーパント不純物が半導体基板１０内に達してしまうのを防止することができ、電気的特性を有するキャパシタ４０を得ることができる。
【０１４０】
また、本実施形態によれば、第１の層３２ａのうちのトレンチ１２ｃ内の部分には、第２の層３４中から拡散させることによりドーパント不純物を導入する。また、第１の層３２ａのうちのトレンチ１２ｃに埋め込まれていない部分には、イオン注入法によりドーパント不純物を導入する。このため、本実施形態によれば、第１の層３２を形成する際にノンドープの層を用いることができる。また、第３の層３６ａにはイオン注入法によりドーパント不純物を導入することが可能であるため、第３の層３６を形成する際には、ノンドープの層を用いることができる。このため、ノンドープの層である第１の層１２をＮＭＯＳトランジスタ６４のゲート電極５６の一部、及び、ＰＭＯＳトランジスタ７４のゲート電極６６の一部として用いることができる。また、ノンドープの層である第３の層３６を、ＮＭＯＳトランジスタ６４のゲート電極５６の一部、及び、ＰＭＯＳトランジスタ７４のゲート電極６６の一部として用いることができる。このため、本実施形態によれば、ＮＭＯＳトランジスタ６４のゲート電極５６にはＮ型のドーパント不純物を導入することができ、ＰＭＯＳトランジスタ７４のゲート電極６６にはＰ型のドーパント不純物を導入することができる。従って、本実施形態によれば、電気的な特性の良好なＮＭＯＳトランジスタ６４及びＰＭＯＳトランジスタ７４を有する半導体装置を提供することができる。
【０１４１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１４２】
例えば、上記実施形態では、キャパシタ電極３８及びメモリセルトランジスタ５４のゲート電極４４にＰ型のドーパント不純物を導入する場合を例に説明したが、キャパシタ電極３８及びメモリセルトランジスタ５４のゲート電極４４の導電型はＰ型に限定されるものではない。例えばＮ型のドーパント不純物をキャパシタ電極３８及びメモリセルトランジスタ５４のゲート電極４４に導入するようにしてもよい。この場合、ウェルやソース／ドレイン拡散層等の導電型を反対の導電型に適宜設定すればよい。
【０１４３】
以上の実施形態に関し、更に以下の付記を開示する。
【０１４４】
（付記１）
トレンチが形成された半導体基板と、
前記半導体基板上及び前記トレンチの側壁に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ電極とを有するキャパシタとを有し、
前記キャパシタ電極は、前記半導体基板上及び前記トレンチ内に形成された第１の層と、前記第１の層が形成された前記トレンチ内に埋め込まれた第２の層と、前記第１の層上及び前記第２の層上に形成された第３の層とを有する
ことを特徴とする半導体装置。
【０１４５】
（付記２）
付記１記載の半導体装置において、
前記第２の層における不純物濃度は、前記トレンチ内における前記第１の層の不純物濃度と同等、又は、前記トレンチ内における前記第１の層の不純物濃度より高い
ことを特徴とする半導体装置。
【０１４６】
（付記３）
付記１又は２記載の半導体装置において、
前記キャパシタが形成されたメモリセル領域とは異なる周辺回路領域に形成されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとを更に有し、
前記ＮＭＯＳトランジスタのゲート電極は、第１の導電層と、前記第１の導電層上に形成された第２の導電層とを有し、
前記ＰＭＯＳトランジスタのゲート電極は、第３の導電層と、前記第３の導電層上に形成された第４の導電層とを有し、
前記第１の層の厚さと前記第１の導電層の厚さと前記第３の導電層の厚さとが互いに等しく、
前記第３の層の厚さと前記第２の導電層の厚さと前記第４の導電層の厚さとが互いに等しく、
前記ＮＭＯＳトランジスタの前記ゲート電極には、Ｎ型のドーパント不純物が導入されており、
前記ＰＭＯＳトランジスタの前記ゲート電極には、Ｐ型のドーパント不純物が導入されている
ことを特徴とする半導体装置。
【０１４７】
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記キャパシタに接続されたメモリセルトランジスタを更に有し、
前記メモリセルトランジスタのゲート電極は、第５の導電層と、前記第５の導電層上に形成された第６の導電層とを有し、
前記第１の層の厚さと前記第５の導電層の厚さとが互いに等しく、
前記第３の層の厚さと前記第６の導電層の厚さとが互いに等しい
ことを特徴とする半導体装置。
【０１４８】
（付記５）
付記１記載の半導体装置において、
前記第１の層は、第１のポリシリコン層であり、
前記第２の層は、第２のポリシリコン層であり、
前記第３の層は、第３のポリシリコン層である
ことを特徴とする半導体装置。
【０１４９】
（付記６）
半導体基板にトレンチを形成する工程と、
前記半導体基板上及び前記トレンチの内壁にキャパシタ誘電体膜を形成する工程と、
前記半導体基板上及び前記トレンチ内に第１の層を形成する工程と、
前記第１の層上に、ドーパント不純物が導入された第２の層を形成する工程と、
前記第１の層の上面が露出するまで前記第２の層を研磨し、前記第１の層が形成された前記トレンチ内に前記第２の層を埋め込む工程と、
前記第１の層上及び前記第２の層上に第３の層を形成する工程と、
前記第３の層及び前記第１の層をパターニングし、前記第１の層と前記第２の層と前記第３の層とを有するキャパシタ電極を形成する工程と、
熱処理を行うことにより、前記第２の層中の前記ドーパント不純物を前記トレンチ内の前記第１の層中に拡散する工程と、
少なくとも前記第１の層のうちの前記トレンチ内に形成された部分以外の部分及び前記第３の層にドーパント不純物を導入する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５０】
（付記７）
付記６記載の半導体装置の製造方法において、
前記第１の層を形成する工程では、ノンドープの前記第１の層を形成し、
前記第３の層を形成する工程では、ノンドープの前記第３の層を形成する
ことを特徴とする半導体装置の製造方法。
【０１５１】
（付記８）
付記６又は７記載の半導体装置の製造方法において、
前記第３の層及び前記第１の層をパターニングする工程では、前記第１の層と前記第３の層とを有するＮＭＯＳトランジスタのゲート電極と、前記第１の層と前記第３の層とを有するＰＭＯＳトランジスタのゲート電極とを、前記キャパシタが形成されるメモリセル領域とは異なる周辺回路領域内に形成する
ことを特徴とする半導体装置の製造方法。
【０１５２】
（付記９）
付記８記載の半導体装置の製造方法において、
前記ＮＭＯＳトランジスタの前記ゲート電極にＮ型のドーパント不純物を導入し、
前記ＰＭＯＳトランジスタの前記ゲート電極にＰ型のドーパント不純物を導入する
ことを特徴とする半導体装置の製造方法。
【０１５３】
（付記１０）
付記６乃至９のいずれかに記載の半導体装置の製造方法において、
前記第３の層及び前記第１の層をパターニングする工程では、前記第１の層と前記第３の層とを有するメモリセルトランジスタのゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記１１）
付記６記載の半導体装置の製造方法において、
前記第１の層は、第１のポリシリコン層であり、
前記第２の層は、第２のポリシリコン層であり、
前記第３の層は、第３のポリシリコン層である
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１５５】
【図１】図１は、本発明の一実施形態による半導体装置を示す断面図である。
【図２】図２は、本発明の一実施形態による半導体装置を示す平面図である。
【図３】図３は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】図４は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】図６は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】図７は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】図８は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】図９は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】図１０は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】図１１は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】図１２は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】図１３は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】図１４は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１５】図１５は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１６】図１６は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１７】図１７は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１８】図１８は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１９】図１９は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２０】図２０は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２１】図２１は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２２】図２２は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２３】図２３は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【図２４】図２４は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。
【符号の説明】
【０１５６】
２…周辺回路領域
４…メモリセル領域
５…ＮＭＯＳトランジスタ形成領域
６…ＰＭＯＳトランジスタ形成領域
７…メモリセルトランジスタ形成領域
８…キャパシタ形成領域
９…メモリセル
１０…半導体基板
１２ａ〜１２ｃ…トレンチ
１４…絶縁膜
１４ａ〜１４ｃ…絶縁膜、素子分離領域
１６ａ、１６ｂ…ウェル
１８…ウェル
２０ａ、２０ｂ…チャネルストップ層
２４…チャネルストップ層
２６ａ、２６ｂ…チャネルドープ層
２６ｃ…不純物層
２８…チャネルドープ層
３０…絶縁膜
３０ａ…キャパシタ誘電体膜
３０ｂ〜３０ｄ…ゲート絶縁膜
３２、３２ａ…第１の層
３２ｂ〜３２ｄ…導電層
３４…第２の層
３６、３６ａ…第３の層
３６ｂ〜３６ｄ…導電層
３８…キャパシタ電極
４０…キャパシタ
４２…反転層
４４…ゲート電極
４６…低濃度拡散層
４８…絶縁膜
４８ａ…サイドウォール絶縁膜
４８ｂ…絶縁膜
５０…高濃度拡散層
５２…ソース／ドレイン拡散層
５３…ソース／ドレイン拡散層
５４…メモリセルトランジスタ
５６…ゲート電極
５８…低濃度拡散層
６０…高濃度拡散層
６２…ソース／ドレイン拡散層
６４…ＮＭＯＳトランジスタ
６６…ゲート電極
６８…低濃度拡散層
７０…高濃度拡散層
７２…ソース／ドレイン拡散層
７４…ＰＭＯＳトランジスタ
７６…層間絶縁膜
７８…コンタクトホール
８０…導体プラグ
８２…配線
８４…層間絶縁膜
８６…シリコン酸化膜
８８…シリコン窒化膜
９０…保護膜
９２…フォトレジスト膜
９４…開口部
９６…フォトレジスト膜
９８…開口部
１００…フォトレジスト膜
１０２…開口部
１０４…フォトレジスト膜
１０６…開口部
１０８…フォトレジスト膜
１１０…開口部
１１２…フォトレジスト膜
１１４…開口部
１１６…フォトレジスト膜
１１８…フォトレジスト膜
１２０…開口部
１２２…フォトレジスト膜
１２４…開口部
【図１】
2010003798.tif 000003
【図２】
2010003798.tif 000004
【図３】
2010003798.tif 000005
【図４】
2010003798.tif 000006
【図５】
2010003798.tif 000007
【図６】
2010003798.tif 000008
【図７】
2010003798.tif 000009
【図８】
2010003798.tif 000010
【図９】
2010003798.tif 000011
【図１０】
2010003798.tif 000012
【図１１】
2010003798.tif 000013
【図１２】
2010003798.tif 000014
【図１３】
2010003798.tif 000015
【図１４】
2010003798.tif 000016
【図１５】
2010003798.tif 000017
【図１６】
2010003798.tif 000018
【図１７】
2010003798.tif 000019
【図１８】
2010003798.tif 000020
【図１９】
2010003798.tif 000021
【図２０】
2010003798.tif 000022
【図２１】
2010003798.tif 000023
【図２２】
2010003798.tif 000024
【図２３】
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【図２４】
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