(57)【要約】【課題】狭い面積で高速応答性の縦型半導体装置を提供する。【解決手段】基板上に形成された第１の電極と、絶縁膜と、絶縁膜を介し第１の電極の側面の一方に形成された第１の導電型の第１の半導体層と、絶縁膜を介し第１の電極の側面の他方に形成された第２の導電型の第２の半導体層と、一部領域における第１の半導体層上に形成された第２の電極と、他の一部領域における第２の半導体層上に形成された第３の電極と、第１の電極の上層の第１の半導体層及び第２の半導体層上に形成された第４の電極とを有し、第２の電極と前記第４の電極間における第１の半導体層に第１のチャネル領域が形成され、第３の電極と前記第４の電極間における第２の半導体層に第２のチャネル領域が形成されるものであることを特徴とする縦型半導体装置を提供することにより上記課題を解決する。【選択図】  図２
2010192477.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の電極と、
前記第１の電極を覆い形成された絶縁膜と、
少なくとも前記絶縁膜を介し、第１の電極の側面の一方及び前記絶縁膜を介した基板上の一部の領域に形成された第１の導電型の第１の半導体層と、
少なくとも前記絶縁膜を介し、第１の電極の側面の他方及び前記絶縁膜を介した基板上の他の一部の領域に形成された第２の導電型の第２の半導体層と、
前記一部領域における前記第１の半導体層上に形成された第２の電極と、
前記他の一部領域における前記第２の半導体層上に形成された第３の電極と、
前記第１の電極の上層の前記第１の半導体層及び第２の半導体層上に形成された第４の電極と、
を有し、
前記第２の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の一方に形成された第１の半導体層において、第１のチャネル領域が形成され、
前記第３の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の他方に形成された第２の半導体層において、第２のチャネル領域が形成されるものであることを特徴とする縦型半導体装置。
【請求項２】
前記第１の電極上に前記絶縁膜が形成されている積層領域において、
前記絶縁膜上には、前記第１の半導体層が形成されており、
前記第１の半導体層上の一部には、前記第２の半導体層が形成されており、
前記第２の半導体層上には、前記第４の電極が積層されていることを特徴とする請求項１に記載の縦型半導体装置。
【請求項３】
前記第１の電極上に前記絶縁膜が形成されている積層領域において、
前記絶縁膜上の一部には、前記第１の半導体層が形成されており、
前記第１の半導体層上には、前記第４の電極が形成されており、
前記第４の電極上には、前記第２の半導体層が積層されていることを特徴とする請求項１に記載の縦型半導体装置。
【請求項４】
一方の面にメサ構造が形成された導電性を有する基板と、
前記基板の他方の面に形成された第１の電極と、
前記メサ構造を覆い形成された絶縁膜と、
少なくとも前記絶縁膜を介した前記メサ構造の側面の一方及び前記絶縁膜を介し前記メサ構造の周辺の一部領域に形成された第１の導電型の第１の半導体層と、
少なくとも前記絶縁膜を介した前記メサ構造の側面の他方及び前記絶縁膜を介し前記メサ構造の周辺の他の一部領域に形成された第２の導電型の第２の半導体層と、
前記一部領域における前記第１の半導体層上に形成された第２の電極と、
前記他の一部領域における前記第２の半導体層上に形成された第３の電極と、
前記第１の電極の上層の前記第１の半導体層及び第２の半導体層上に形成された第４の電極と、
を有し、
前記第２の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の一方に形成された第１の半導体層において、第１のチャネル領域が形成され、
前記第３の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の他方に形成された第２の半導体層において、第２のチャネル領域が形成されるものであることを特徴とする縦型半導体装置。
【請求項５】
前記メサ構造上部に前記絶縁膜が形成されている積層領域において、
前記絶縁膜上には、前記第１の半導体層が形成されており、
前記第１の半導体層上の一部には、前記第２の半導体層が形成されており、
前記第２の半導体層上には、前記第４の電極が積層されていることを特徴とする請求項４に記載の縦型半導体装置。
【請求項６】
前記メサ構造上部に前記絶縁膜が形成されている積層領域において、
前記絶縁膜上の一部には、前記第１の半導体層が形成されており、
前記第１の半導体層上には、前記第４の電極が形成されており、
前記第４の電極上には、前記第２の半導体層が積層されていることを特徴とする請求項４に記載の縦型半導体装置。
【請求項７】
一方の面にメサ構造を有する絶縁膜が形成された導電性を有する基板と、
前記基板の他方の面に形成された第１の電極と、
前記メサ構造を覆い形成された絶縁膜と、
少なくとも前記メサ構造の側面の一方及び前記メサ構造の周辺の一部領域に形成された第１の導電型の第１の半導体層と、
少なくとも前記メサ構造の側面の他方及び前記メサ構造の周辺の他の一部領域に形成された第２の導電型の第２の半導体層と、
前記一部領域における前記第１の半導体層上に形成された第２の電極と、
前記他の一部領域における前記第２の半導体層上に形成された第３の電極と、
前記第１の電極の上層の前記第１の半導体層及び第２の半導体層上に形成された第４の電極と、
を有し、
前記第２の電極と前記第４の電極間における第１の電極の側面の一方に形成された第１の半導体層において、第１のチャネル領域が形成され、
前記第３の電極と前記第４の電極間における第１の電極の側面の他方に形成された第２の半導体層において、第２のチャネル領域が形成されるものであることを特徴とする縦型半導体装置。
【請求項８】
前記絶縁膜のメサ構造上部の積層領域において、
前記メサ構造上部における前記絶縁膜上には、前記第１の半導体層が形成されており、
前記第１の半導体層上の一部には、前記第２の半導体層が形成されており、
前記第２の半導体層上には、前記第４の電極が積層されていることを特徴とする請求項７に記載の縦型半導体装置。
【請求項９】
前記絶縁膜のメサ構造上部の積層領域において、
前記メサ構造上部における前記絶縁膜上の一部には、前記第１の半導体層が形成されており、
前記第１の半導体層上には、前記第４の電極が形成されており、
前記第４の電極上には、前記第２の半導体層が積層されていることを特徴とする請求項７に記載の縦型半導体装置。
【請求項１０】
前記第１のチャネル領域により構成される第１の電界効果トランジスタと、
前記第２のチャネル領域により構成される第２の電界効果トランジスタと、
により、コンプリメンタリ回路を形成することを特徴とする請求項１から９のいずれかに記載の縦型半導体装置。
【請求項１１】
前記第１の半導体層及び前記第２の半導体層のうち、いずれか一方はｐ型半導体材料により形成されており、他方はｎ型半導体材料により形成されていることを特徴とする請求項１から１０のいずれかに記載の縦型半導体装置。
【請求項１２】
前記第２の導電型の第２の半導体層に代え、第１の導電型の第２の半導体層であることを特徴とする請求項１から９のいずれかに記載の縦型半導体装置。
【請求項１３】
前記第１の半導体層を形成する半導体材料及び、前記第２の半導体層を形成する半導体材料は、いずれも有機半導体材料であることを特徴とする請求項１から１２のいずれかに記載の縦型半導体装置。
【請求項１４】
前記第１の半導体層を形成する半導体材料及び、前記第２の半導体層を形成する半導体材料のうち、いずれか一方は有機半導体材料であり、他方は無機半導体材料であることを特徴とする請求項１から１２のいずれかに記載の縦型半導体装置。
【請求項１５】
前記第１の半導体層を形成する半導体材料及び、前記第２の半導体層を形成する半導体材料は、いずれも無機半導体材料であることを特徴とする請求項１から１２のいずれかに記載の縦型半導体装置。
【請求項１６】
前記有機半導体材料は、
（ａ）  ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及び、それらの誘導体から選択される少なくとも一種のアセン分子材料、あるいは、
（ｂ）  フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及び、それらの誘導体から選択される少なくとも一種の顔料、あるいは、
（ｃ）  ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも一種の低分子化合物、あるいは、
（ｄ）  ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも一種の高分子化合物、
であることを特徴とする請求項１３または１４に記載の縦型半導体装置。
【請求項１７】
前記無機半導体材料は、
（ａ）  シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは、
（ｂ）  セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、カドミウムテルル（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡｌＺｎＯ）、酸化亜鉛ガリウム（ＧａＺｎＯ）、酸化亜鉛インジウム（ＩｎＺｎＯ）、あるいは、
（ｃ）  ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化ガリウム（ＧａＮ）、あるいは、
（ｄ）  炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、あるいは、
（ｅ）  銅インジウムセレン（ＣｕＩｎＳｅ２）、銅インジウム硫化セレン（ＣｕＩｎＳＳｅ）、あるいは、
（ｆ）  酸化亜鉛インジウムガリウム、酸化チタン、酸化スズ、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマス、または、
（ａ）から（ｆ）に記載されている材料に、不純物を添加した材料、
であることを特徴とする請求項１４または１５に記載の縦型半導体装置。
【請求項１８】
前記第１の電極、前記第２の電極、前記第３の電極及び前記第４の電極は、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、スズ（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーから選択される少なくとも一種の材料を含むものであることを特徴とする請求項１から１７のいずれかに記載の縦型半導体装置。
【請求項１９】
前記絶縁膜は、酸化シリコン、酸化亜鉛、酸化チタン、酸化スズ、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマス、窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムのいずれか、または、これらの材料を組み合わせた材料により構成されているものであることを特徴とする請求項１から１８のいずれかに記載の縦型半導体装置。
【請求項２０】
前記第１の電極を入力電極とし、前記第４の電極を出力電極としたインバータ回路を有するものであることを特徴とする請求項１から１９に記載の縦型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関するものであって、特に、縦型論理素子に関する。
【背景技術】
【０００２】
トランジスタは、電流増幅、またはスイッチ動作をする半導体デバイスであり、近代のエレクトロニクス分野における主役のデバイスである。特に、アクティブマトリックス駆動有機ＥＬディスプレイ（ＡＭＯＬＥＤ：Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  ｄｒｉｖｅ  Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）は、軽量・大画面化が可能などの理由から次世代ディスプレイとして有力視されている。しかし、現在実用化されているＡＭＯＬＥＤにおいては、スイッチングトランジスタや駆動トランジスタに無機半導体が用いられている。
【０００３】
このような半導体に関する技術として、非特許文献１には、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなる電界効果型トランジスタ（ＦＥＴ：Ｆｉｌｅｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の技術が開示されている。
【０００４】
また、非特許文献２には、大電流を流すことが可能で、高い動作速度の実現が可能なＦＥＴ：Ｆｉｌｅｄとして、シリコン半導体を用いた縦型トランジスタである静電誘導型トランジスタ（ＳＩＴ：Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）に関する技術が開示されている。
【０００５】
また、非特許文献３には、有機半導体を用いた縦型トランジスタとして、ＣｕＰｃ（銅フタロシアニン）をソース電極、ドレイン電極で挟み、ゲート電極にスリット状のアルミニウム薄膜をＣｕＰｃ層に埋め込んで形成した有機ＳＩＴに関する技術が開示されている。
【０００６】
また、有機半導体材料を用いたＣＭＯＳ回路構成の論理素子に関しては、非特許文献４、５には、ｎチャネルＭＯＳトランジスタとして、アモルファスＳｉトランジスタ、フッ素化銅フタロシアニン（Ｆ１６ＣｕＰｃ）トランジスタ、及び、ペリレンテトラカルボキシルジハイドライド（ＰＴＣＤＡ）トランジスタ、ｐチャネルＭＯＳトランジスタとしてα−６Ｔトランジスタ、銅フタロシアニン（ＣｕＰｃ）トランジスタを用いた論理素子が開示されている。
【０００７】
また、非特許文献６には、ｐチャネルＭＯＳトランジスタとして、ペンタセントランジスタ、ｎチャネルＭＯＳトランジスタとして、フッ素化ペンタセントランジスタを用いた論理素子が開示されている。
【０００８】
また、非特許文献７には、ｐチャネルＭＯＳトランジスタとして、ペンタセントランジスタ、ｎチャネルＭＯＳトランジスタとして、酸化亜鉛トランジスタを用いた論理素子が開示されている。
【非特許文献１】Ｓ．Ｍ．Ｓｚｅ："Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ２ｎｄ  Ｅｄｉｔｉｏｎ"，  ＷＩＬＥＹ−ＩＮＴＥＲＳＣＩＥＮＣＥ ＰＵＢＬＩＣＡＴＩＯＮ  （１９８１）  ｐ．４３１−５１０
【非特許文献２】Ｊ．Ｎｉｓｈｉｚａｗａ，  Ｔ．Ｔｅｒａｓａｋｉ，  Ｊ．Ｓｈｉｂａｔａ：ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ＥＤ２２，（１９７４）  ｐ．１８５−１９７
【非特許文献３】工藤ら、Ｔ．ＩＥＥ  Ｊａｐａｎ，  １１８−Ａ，  １０（１９９８）  ｐ．１１６６−１１７１
【非特許文献４】Ａ．Ｄｏｄａｂａｌａｐｕｒ，  Ｊ．Ｂａｕｍｂａｃｈ，  Ｋ．Ｂａｌｄｗｉｎ  ａｎｄ  Ｈ．Ｅ．Ｋａｔｚ：Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ６８（１９９６）２２４６
【非特許文献５】Ａ．Ｄｏｄａｂａｌａｐｕｒ，  Ｊ．Ｌａｑｕｉｎｄａｎｕｍ，  Ｈ．Ｅ．Ｋａｔｚ  ａｎｄ  Ｚ．Ｂａｏ：Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ６９（１９９６）４２２７
【非特許文献６】Ｙ．Ｉｎｏｕｅ，  Ｙ．Ｓａｋａｍｏｔｏ，  Ｔ．Ｓｕｚｕｋｉ，  Ｍ．Ｋｏｂａｙａｓｉ，  Ｙ．Ｇａｏ  ａｎｄ  Ｓ．Ｔｏｋｉｔｏ：Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ４４（２００５）３６６３
【非特許文献７】Ｈ．  Ｉｅｃｈｉ，  Ｙ．Ｗａｔａｎａｂｅ  ａｎｄ  Ｋ．Ｋｕｄｏ：Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ４８，  ４Ｂ（２００７）２６４５
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、通常のＭＯＳトランジスタは、横型、即ちプレーナ型の構造であるため、複数のＭＯＳトランジスタを形成する場合には大面積を必要とし、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタからなるインバータ回路を形成する場合には、２個のＭＯＳトランジスタを形成する領域が必要となる。
【００１０】
また、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタにおいて各々のソース電極とドレイン電極の位置が近いほど、電荷電導に関する抵抗を低減させることが可能となり、高速応答性を得ることができるものと考えられる。しかしながら、横型、即ちプレーナ型の構造においては、製造上の制約もあり十分に近接させることができない。
【００１１】
本発明は、このような問題に対しなされたものであり、大きな面積を必要とすることなく、応答性の高い縦型半導体装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明は、基板上に形成された第１の電極と、前記第１の電極を覆い形成された絶縁膜と、少なくとも前記絶縁膜を介し、第１の電極の側面の一方及び前記絶縁膜を介した基板上の一部の領域に形成された第１の導電型の第１の半導体層と、少なくとも前記絶縁膜を介し、第１の電極の側面の他方及び前記絶縁膜を介した基板上の他の一部の領域に形成された第２の導電型の第２の半導体層と、前記一部領域における前記第１の半導体層上に形成された第２の電極と、前記他の一部領域における前記第２の半導体層上に形成された第３の電極と、前記第１の電極の上層の前記第１の半導体層及び第２の半導体層上に形成された第４の電極と、を有し、前記第２の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の一方に形成された第１の半導体層において、第１のチャネル領域が形成され、前記第３の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の他方に形成された第２の半導体層において、第２のチャネル領域が形成されるものであることを特徴とする。
【００１３】
また、本発明は、前記第１の電極上に前記絶縁膜が形成されている積層領域において、前記絶縁膜上には、前記第１の半導体層が形成されており、前記第１の半導体層上の一部には、前記第２の半導体層が形成されており、前記第２の半導体層上には、前記第４の電極が積層されていることを特徴とする。
【００１４】
また、本発明は、前記第１の電極上に前記絶縁膜が形成されている積層領域において、前記絶縁膜上の一部には、前記第１の半導体層が形成されており、前記第１の半導体層上には、前記第４の電極が形成されており、前記第４の電極上には、前記第２の半導体層が積層されていることを特徴とする。
【００１５】
また、本発明は、一方の面にメサ構造が形成された導電性を有する基板と、前記基板の他方の面に形成された第１の電極と、前記メサ構造を覆い形成された絶縁膜と、少なくとも前記絶縁膜を介した前記メサ構造の側面の一方及び前記絶縁膜を介し前記メサ構造の周辺の一部領域に形成された第１の導電型の第１の半導体層と、少なくとも前記絶縁膜を介した前記メサ構造の側面の他方及び前記絶縁膜を介し前記メサ構造の周辺の他の一部領域に形成された第２の導電型の第２の半導体層と、前記一部領域における前記第１の半導体層上に形成された第２の電極と、前記他の一部領域における前記第２の半導体層上に形成された第３の電極と、前記第１の電極の上層の前記第１の半導体層及び第２の半導体層上に形成された第４の電極と、を有し、前記第２の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の一方に形成された第１の半導体層において、第１のチャネル領域が形成され、前記第３の電極と前記第４の電極間における前記絶縁膜を介した第１の電極の側面の他方に形成された第２の半導体層において、第２のチャネル領域が形成されるものであることを特徴とする。
【００１６】
また、本発明は、前記メサ構造上部に前記絶縁膜が形成されている積層領域において、前記絶縁膜上には、前記第１の半導体層が形成されており、前記第１の半導体層上の一部には、前記第２の半導体層が形成されており、前記第２の半導体層上には、前記第４の電極が積層されていることを特徴とする。
【００１７】
また、本発明は、前記メサ構造上部に前記絶縁膜が形成されている積層領域において、前記絶縁膜上の一部には、前記第１の半導体層が形成されており、前記第１の半導体層上には、前記第４の電極が形成されており、前記第４の電極上には、前記第２の半導体層が積層されていることを特徴とする。
【００１８】
また、本発明は、一方の面にメサ構造を有する絶縁膜が形成された導電性を有する基板と、前記基板の他方の面に形成された第１の電極と、前記メサ構造を覆い形成された絶縁膜と、少なくとも前記メサ構造の側面の一方及び前記メサ構造の周辺の一部領域に形成された第１の導電型の第１の半導体層と、少なくとも前記メサ構造の側面の他方及び前記メサ構造の周辺の他の一部領域に形成された第２の導電型の第２の半導体層と、前記一部領域における前記第１の半導体層上に形成された第２の電極と、前記他の一部領域における前記第２の半導体層上に形成された第３の電極と、前記第１の電極の上層の前記第１の半導体層及び第２の半導体層上に形成された第４の電極と、を有し、前記第２の電極と前記第４の電極間における第１の電極の側面の一方に形成された第１の半導体層において、第１のチャネル領域が形成され、前記第３の電極と前記第４の電極間における第１の電極の側面の他方に形成された第２の半導体層において、第２のチャネル領域が形成されるものであることを特徴とする。
【００１９】
また、本発明は、前記絶縁膜のメサ構造上部の積層領域において、前記メサ構造上部における前記絶縁膜上には、前記第１の半導体層が形成されており、前記第１の半導体層上の一部には、前記第２の半導体層が形成されており、前記第２の半導体層上には、前記第４の電極が積層されていることを特徴とする。
【００２０】
また、本発明は、前記絶縁膜のメサ構造上部の積層領域において、前記メサ構造上部における前記絶縁膜上の一部には、前記第１の半導体層が形成されており、前記第１の半導体層上には、前記第４の電極が形成されており、前記第４の電極上には、前記第２の半導体層が積層されていることを特徴とする。
【００２１】
また、本発明は、前記第１のチャネル領域により構成される第１の電界効果トランジスタと、前記第２のチャネル領域により構成される第２の電界効果トランジスタと、により、コンプリメンタリ回路を形成することを特徴とする。
【００２２】
また、本発明は、前記第１の半導体層及び前記第２の半導体層のうち、いずれか一方はｐ型半導体材料により形成されており、他方はｎ型半導体材料により形成されていることを特徴とする。
【００２３】
また、本発明は、前記第２の導電型の第２の半導体層に代え、第１の導電型の第２の半導体層であることを特徴とする。
【００２４】
また、本発明は、前記第１の半導体層を形成する半導体材料及び、前記第２の半導体層を形成する半導体材料は、いずれも有機半導体材料であることを特徴とする。
【００２５】
また、本発明は、前記第１の半導体層を形成する半導体材料及び、前記第２の半導体層を形成する半導体材料のうち、いずれか一方は有機半導体材料であり、他方は無機半導体材料であることを特徴とする。
【００２６】
また、本発明は、前記第１の半導体層を形成する半導体材料及び、前記第２の半導体層を形成する半導体材料は、いずれも無機半導体材料であることを特徴とする。
【００２７】
また、本発明は、前記有機半導体材料は、（ａ）  ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及び、それらの誘導体から選択される少なくとも一種のアセン分子材料、あるいは、（ｂ）  フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及び、それらの誘導体から選択される少なくとも一種の顔料、あるいは、（ｃ）  ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも一種の低分子化合物、あるいは、（ｄ）  ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも一種の高分子化合物、であることを特徴とする。
【００２８】
また、本発明は、前記無機半導体材料は、（ａ）  シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは、（ｂ）  セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、カドミウムテルル（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡｌＺｎＯ）、酸化亜鉛ガリウム（ＧａＺｎＯ）、酸化亜鉛インジウム（ＩｎＺｎＯ）、あるいは、（ｃ）  ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化ガリウム（ＧａＮ）、あるいは、（ｄ）  炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、あるいは、（ｅ）  銅インジウムセレン（ＣｕＩｎＳｅ２）、銅インジウム硫化セレン（ＣｕＩｎＳＳｅ）、あるいは、（ｆ）  酸化亜鉛インジウムガリウム、酸化チタン、酸化スズ、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマス、または、（ａ）から（ｆ）に記載されている材料に、不純物を添加した材料、であることを特徴とする。
【００２９】
また、本発明は、前記第１の電極、前記第２の電極、前記第３の電極及び前記第４の電極は、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、スズ（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーから選択される少なくとも一種の材料を含むものであることを特徴とする。
【００３０】
また、本発明は、前記絶縁膜は、酸化シリコン、酸化亜鉛、酸化チタン、酸化スズ、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマス、窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムのいずれか、または、これらの材料を組み合わせた材料により構成されているものであることを特徴とする。
【００３１】
また、本発明は、前記第１の電極を入力電極とし、前記第４の電極を出力電極としたインバータ回路を有するものであることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、チャネルが縦方向に形成されるトランジスタを積層することにより、大きな面積を必要とすることなく、応答性の高い縦型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３３】
次に、本発明を実施するための最良の形態について、以下に説明する。
【００３４】
〔第１の実施の形態〕
第１の実施の形態について説明する。
【００３５】
図１に、本実施の形態において形成される縦型半導体装置であるインバータ回路の回路図を示す。
【００３６】
インバータ回路は一方がｐ型ＦＥＴ１１、他方がｎ型ＦＥＴ１２である２つのＦＥＴにより構成されている。図に示されるように、ｐ型ＦＥＴ１１とｎ型ＦＥＴ１２のゲート電極Ｇ同士が接続されて入力端子Ｖｉｎを形成し、ｐ型ＦＥＴ１１とｎ型ＦＥＴ１２のドレイン電極Ｄ同士が接続され出力端子Ｖｏｕｔが形成されている。ｐ型ＦＥＴ１１のソース電極Ｓは電源供給源Ｖｓｕｐｐｌｙに接続されており、ｎ型ＦＥＴ１２のソース電極Ｓは接地されている。
【００３７】
（構造）
次に、図２に基づき本実施の形態における縦型半導体装置の構造について説明する。図２は、本実施の形態における縦型半導体装置の断面図であり、図１に示す構成のＣＯＭＳインバータ回路を構成するものである。
【００３８】
基板２１上に第１の電極であるゲート電極２２が形成されており、このゲート電極２２を覆うようにゲート絶縁膜２３が形成されている。ゲート電極２２は断面が略四角形となるように形成されている。
【００３９】
また、ゲート電極２２上、ゲート電極２２の側面の一方（図面における左側面）及びゲート電極２２の周辺部における基板２１上の一部（図面における左側）には、ゲート絶縁膜２３を介し、第１の半導体層２４が形成されている。この第１の半導体層２４は、ｎ型半導体材料により形成されている。
【００４０】
また、ゲート電極２２上の一部には、ゲート絶縁膜２３及び第１の半導体層２４を介し、ゲート電極２２の側面の他方（図面における右側面）及びゲート電極２２の周辺部における基板２１上の他の一部（図面における右側）には、ゲート絶縁膜２３を介し、第２の半導体層２５が形成されている。この第２の半導体層２５は、ｐ型半導体材料により形成されている。
【００４１】
ゲート絶縁膜２３を介して基板２１上に形成されている第１の半導体層２４の上には、第２の電極２６が形成されており、この第２の電極２６は、電源である電源供給源Ｖｓｕｐｌｙと接続されている。
【００４２】
一方、ゲート絶縁膜２３を介して基板２１上に形成されている第２の半導体層２５の上には、第３の電極２７が形成されており、この第３の電極２７は、接地されている。
【００４３】
ゲート電極２２上には、ゲート絶縁膜２３、第１の半導体層２４及び第２の半導体層２５を介し、第４の電極２８が設けられている。この第４の電極２８は、ゲート電極２２の側面の一方（左側面）にゲート絶縁膜２３を介し形成されている第１の半導体層２４の上部と、及び、ゲート電極２２の側面の他方（右側面）にゲート絶縁膜２３を介し形成されている第２の半導体層２５の上部と接して形成されている。
【００４４】
このようにして、ゲート電極２２上には、ゲート絶縁膜２３、第１の半導体層２４、第２の半導体層２５、第４の電極２８の順に積層された積層領域が形成される。
【００４５】
ゲート電極２２の側面の一方（左側面）にゲート絶縁膜２３を介し形成された第１の半導体層２４においては、第２の電極２６と第４の電極２８との間で、ゲート電極２２に所定の電圧を印加することによりｎチャネル領域２９が形成される。
【００４６】
また、ゲート電極２２の側面の他方（右側面）にゲート絶縁膜２３を介し形成された第２の半導体層２５においては、第３の電極２７と第４の電極２８との間で、ゲート電極２２に別の所定の電圧を印加することによりｐチャネル領域３０が形成される。
【００４７】
よって、ゲート電極２２、ゲート絶縁膜２３、第１の半導体層２４、第２の電極２６及び第４の電極２８により、ｎ型ＭＯＳＦＥＴが形成される。この際、第２の電極２６はソース電極Ｓとなり、第４の電極２８はドレイン電極Ｄとなる。また、ゲート電極２２、ゲート絶縁膜２３、第２の半導体層２５、第３の電極２７及び第４の電極２８により、ｐ型ＭＯＳＦＥＴが形成される。この際、第３の電極２７はソース電極Ｓとなり、第４の電極２８はドレイン電極Ｄとなる。これにより、コンプリメンタリなＦＥＴが形成される。
【００４８】
また、ｐ型ＭＯＳＦＥＴのゲート電極Ｇとｎ型ＭＯＳＦＥＴのゲート電極Ｇは、第１の電極であるゲート電極２２において共通しており、ｐ型ＭＯＳＦＥＴのドレイン電極Ｄとｎ型ＭＯＳＦＥＴのドレイン電極Ｄは、第４の電極２８において共通している。よって、ゲート電極２２を入力、第４の電極２８を出力とするインバータ回路が形成されている。
【００４９】
（基板）
本実施の形態では、基板２１は、各種のガラス基板、石英基板、表面に絶縁層等が形成された石英基板、表面に絶縁層等が形成されたシリコン基板、プラスチック基板、プラスチックシート、プラスチックフィルム、または、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド等の高分子材料等の絶縁性を有する材料により構成されている。
【００５０】
（電極）
また、第１の電極であるゲート電極２２、第２の電極２６、第３の電極２７、第４の電極２８は、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、スズ（Ｓｎ）、リチウム（Ｌｉ）、及びカルシウム（Ｃａ）から選択される少なくとも一種の材料、或いは、これらの金属元素を含む合金、これらの金属、及び、金属合金からなる導電性粒子、からなる材料により構成されている。更には、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル及び導電性ポリマーから選択される少なくとも一種の材料により構成してもよい。
【００５１】
第１の電極であるゲート電極２２、第２の電極２６、第３の電極２７、第４の電極２８の形成方法としては、真空蒸着やスパッタリング等による物理気相成長（ＰＶＤ）法とフォトリソグラフィ及びエッチング技術を組み合わせた方法、化学気相成長（ＣＶＤ）法とフォトリソグラフィ及びエッチング技術を組み合わせた方法、スピンコートとエッチング技術を組み合わせた方法、各種導電性高分子の溶液を用いたインクジェット印刷やスクリーン印刷等の印刷方法、リフトオフ法、シャドウマスク法、各種コーティング法とエッチング技術とを組み合わせた方法、各種スプレー法とエッチング技術とを組み合わせた方法等が挙げられる。
【００５２】
（絶縁膜）
ゲート絶縁膜２２は、酸化シリコン、酸化亜鉛、酸化チタン、酸化スズ、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマス、窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素及び窒化インジウムのいずれか、或いは、これらの材料を組み合わせた材料により構成されている。
【００５３】
ゲート絶縁膜２２の形成方法は、真空蒸着やスパッタリング等による物理気相成長（ＰＶＤ）法、化学気相成長（ＣＶＤ）法、スピンコート法、インクジェット印刷やスクリーン印刷等の印刷方法、各種コーティング法、各種スプレー法等が挙げられる。
【００５４】
（半導体層）
第１の半導体層２４及び第２の半導体層２５に用いられる半導体材料は、有機半導体材料としては、（ａ）  ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及び、それらの誘導体から選択される少なくとも一種のアセン分子材料、あるいは、（ｂ）  フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及び、それらの誘導体から選択される少なくとも一種の顔料、あるいは、（ｃ）  ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも一種の低分子化合物、あるいは、（ｄ）  ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも一種の高分子化合物が挙げられる。
【００５５】
また、無機半導体材料としては、（ａ）  シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、（ｂ）  セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、カドミウムテルル（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡｌＺｎＯ）、酸化亜鉛ガリウム（ＧａＺｎＯ）、酸化亜鉛インジウム（ＩｎＺｎＯ）、（ｃ）  ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化ガリウム（ＧａＮ）、（ｄ）  炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、（ｅ）  銅インジウムセレン（ＣｕＩｎＳｅ２）、銅インジウム硫化セレン（ＣｕＩｎＳＳｅ）、（ｆ）  酸化亜鉛インジウムガリウム、酸化チタン、酸化スズ、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマス、あるいは、（ａ）から（ｆ）に記載されている材料に、不純物を添加した材料が挙げられる。
【００５６】
また、第１の半導体層２４及び第２の半導体層２５の形成方法としては、真空蒸着やスパッタリング等による物理気相成長（ＰＶＤ）法、化学気相成長（ＣＶＤ）法、スピンコート法、インクジェット印刷やスクリーン印刷等の印刷法、各種ウエットコーティング法、浸漬法、各種スプレー法等が挙げられる。
【００５７】
本実施の形態における縦型半導体装置では、形成されるｐ型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴのチャネルは高さ方向、即ち、第１の電極２２の側面方向に形成されるため、チャネル長を短くすることができ、応答性の高い構成のインバータ回路を得ることができる。また、ｐ型ＭＯＳＦＥＴのゲート電極とドレイン電極、ｎ型ＭＯＳＦＥＴのゲート電極とドレイン電極は、ともに、自己整合的に形成することができるため、高い精度で、容易に形成することが可能である。更には、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴのソース電極とドレイン電極間における寄生容量の増加を防ぐことができるため、周波数応答性が改善され、効率よくチャネルに電流を流すことが可能となる。この場合、ｐ型ＭＯＳＦＥＴのソース電極となる第２の電極２６と、ｎ型ＭＯＳＦＥＴのソース電極となる第３の電極２７とは、第１の電極であるゲート電極２２を介し対向して形成することが好ましい。
【００５８】
（製造方法）
次に、図３に基づき本実施の形態における縦型半導体装置の製造方法について説明する。
【００５９】
最初に、図３（ａ）に示すように、約１ｍｍ厚のガラスからなる基板２１を用意する。この基板２１は、絶縁性を有する基板であり、表面に研磨がなされている。
【００６０】
次に、図３（ｂ）に示すように、基板２１上に、真空蒸着によりアルミニウム膜３２を約１μｍ形成する。このアルミニウム膜３２は、真空チャンバー内に基板２１を設置し、真空チャンバー内を真空ポンプにより排気した後蒸着を行うことにより形成される。尚、この際の基板温度は常温である。
【００６１】
次に、図３（ｃ）に示すように、アルミニウム膜３２上にレジストパターン３３を形成する。このレジストパターン３３は、後に形成される第１の電極であるゲート電極の形状と同一の形状のパターンである。このレジストパターン３３は、スピンコーターにより、レジスト厚が約３００ｎｍとなるよう回転数等を調整して塗布した後、プリベークを行い、露光装置により露光し、現像を行なうことにより形成する。露光装置による露光では、形成されるレジスタパターン３３に対応したマスクを用いて露光が行われる。
【００６２】
次に、図３（ｄ）に示すように、レジストパターン３３の形成されていない領域のアルミニウム膜３２を除去する。具体的には、クロロカーボン系のエッチングガスを用いてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  ｅｔｃｈｉｎｇ）を行なうことにより、除去する。尚、このエッチング工程においては、アルミニウム膜３２を基板２１面に対し、略垂直にエッチングを行うことが可能なＲＩＥ等のドライエッチング法を用いることが好ましい。これにより、断面形状が略四角形となる第１の電極であるゲート電極２２が形成される。
【００６３】
次に、図３（ｅ）に示すように、レジストパターン３３を除去する。このレジストパターン３３の除去は、酸素プラズマを用いたアッシングにより行なわれる。
【００６４】
次に、図３（ｆ）に示すように、ゲート電極２２及び基板２１の表面を覆うようにゲート絶縁膜２３を形成する。具体的には、ゲート絶縁膜２３は、スパッタリングにより酸化シリコン膜を成膜することにより形成する。この際、ターゲットにはＳｉＯ２を用い、アルゴンガスを流量２０ｓｃｃｍ、酸素ガスを流量２ｓｃｃｍでチャンバー内に導入しながら排気を行い、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに１００Ｗの電力を印加してスパッタリングを行なう。
【００６５】
次に、図３（ｇ）に示すように、第１の半導体層２４を形成する。具体的には、図面における右側の基板２１上において、ゲート絶縁膜２３を介して第１の半導体層２４が形成されないよう、第１の半導体層２４の形成される領域に開口部を有するメタルマスクを用い、これを配置してスパッタリングを行なうことにより第１の半導体層２４を形成する。第１の半導体層２４は、約０．１μｍの酸化亜鉛膜であり、ターゲットに酸化亜鉛を用い、アルゴンガスを流量１０ｓｃｃｍでチャンバー内に導入しながら排気を行ない、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに８０Ｗ電力を印加してスパッタリングを行なうことにより成膜する。このようにして、図面上、ゲート絶縁膜２３を介したゲート電極２２上、ゲート電極２２の左側面及び基板２１上の左側に、第１の半導体層２４が形成される。
【００６６】
次に、図３（ｈ）に示すように、第２の半導体層２５を形成する。具体的には斜め方向からの真空蒸着、即ち、矢印で示す方向から蒸着粒子が供給されるような真空蒸着を行なうことにより形成する。蒸着源としては、ペンタセンを用い、厚さ約１μｍのペンタセン膜を形成する。斜めからの真空蒸着では、ゲート電極２２上に形成されたゲート絶縁膜２３及び第１の半導体膜２４により、蒸着粒子が遮られるため、ゲート絶縁膜２３及び第１の半導体層２４を介したゲート電極２２上、ゲート絶縁膜２３を介したゲート電極２２の右側側面、及び、右側の基板２１上において、第２の半導体層２５が形成される。この時の蒸着条件は、真空チャンバー内の圧力が２×１０−４Ｐａであり、蒸着源の温度は２００℃である。
【００６７】
次に、図３（ｉ）に示すように、第２の電極２６、第３の電極２７、第４の電極２８を形成する。具体的には、第２の電極２６、第３の電極２７、第４の電極２８が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第２の電極２６、第３の電極２７、第４の電極２８の膜厚は、約０．１μｍである。
【００６８】
これにより、本実施の形態における縦型半導体装置が作製される。
【００６９】
〔第２の実施の形態〕
次に、第２の実施形態における縦型半導体装置の構造について説明する。図４は、本実施の形態における縦型半導体装置の断面図であり、図１に示す構成のＣＯＭＳインバータ回路を構成するものである。
【００７０】
基板１２１上に第１の電極であるゲート電極１２２が形成されており、このゲート電極１２２を覆うようにゲート絶縁膜１２３が形成されている。ゲート電極１２２は断面が略四角形となるように形成されている。
【００７１】
また、ゲート電極１２２上、ゲート電極１２２の側面の一方（図面における左側面）及びゲート電極１２２の周辺部における基板１２１上の一部（図面における左側）には、ゲート絶縁膜１２３を介し、第１の半導体層１２４が形成されている。この第１の半導体層１２４は、ｎ型半導体材料により形成されている。
【００７２】
また、ゲート絶縁膜１２３を介して基板１２１上に形成されている第１の半導体層１２４の上には、第２の電極１２６が形成されており、ゲート電極１２２上の一部には、ゲート絶縁膜１２３及び第１の半導体層１２４を介し、第４の電極１２８が形成されている。
【００７３】
また、第４の電極１２８上、ゲート電極１２２の側面の他方（図面における右側面）及びゲート電極１２２の周辺部における基板１２１上の他の一部（図面における右側）には、ゲート絶縁膜１２３を介し、第２の半導体層１２５が形成されている。この第２の半導体層１２５は、ｐ型半導体材料により形成されている。
【００７４】
また、ゲート絶縁膜１２３を介して基板１２１上に形成されている第２の半導体層１２５の上には、第３の電極１２７が形成されている。
【００７５】
尚、第２の電極１２６は、電源である電源供給源Ｖｓｕｐｌｙと接続されている。一方、第３の電極１２７は、接地されている。
【００７６】
また、第４の電極１２８は、ゲート電極１２２の側面の一方（左側面）にゲート絶縁膜１２３を介し形成されている第１の半導体層１２４の上部と、及び、ゲート電極１２２の側面の他方（右側面）にゲート絶縁膜１２３を介し形成されている第２の半導体層１２５の上部と接し形成されている。
【００７７】
このようにして、ゲート電極１２２上には、ゲート絶縁膜１２３、第１の半導体層１２４、第４の電極１２８、第２の半導体層１２５の順に積層された積層領域が形成される。
【００７８】
これにより、ゲート電極１２２の側面の一方（左側面）のゲート絶縁膜１２３を介し形成された第１の半導体層１２４においては、第２の電極１２６と第４の電極１２８との間で、ゲート電極１２２に所定の電圧を印加することによりｎチャネル領域１２９が形成される。
【００７９】
また、ゲート電極１２２の側面の他方（右側面）のゲート絶縁膜１２３を介し形成された第２の半導体層１２５においては、第３の電極１２７と第４の電極１２８との間で、ゲート電極１２２に別の所定の電圧を印加することによりｐチャネル領域１３０が形成される。
【００８０】
よって、ゲート電極１２２、ゲート絶縁膜１２３、第１の半導体層１２４、第２の電極１２６及び第４の電極１２８により、ｎ型ＭＯＳＦＥＴが形成される。この際、第２の電極１２６はソース電極Ｓとなり、第４の電極１２８はドレイン電極Ｄとなる。また、ゲート電極１２２、ゲート絶縁膜１２３、第２の半導体層１２５、第３の電極１２７及び第４の電極１２８により、ｐ型ＭＯＳＦＥＴが形成される。この際、第３の電極１２７はソース電極Ｓとなり、第４の電極１２８はドレイン電極Ｄとなる。これにより、コンプリメンタリなＦＥＴが形成される。
【００８１】
また、ｐ型ＭＯＳＦＥＴのゲート電極Ｇとｎ型ＭＯＳＦＥＴのゲート電極Ｇは、第１の電極であるゲート電極１２２において共通しており、ｐ型ＭＯＳＦＥＴのドレイン電極Ｄとｎ型ＭＯＳＦＥＴのドレイン電極Ｄは、第４の電極１２８において共通している。よって、ゲート電極１２２を入力、第４の電極１２８を出力とするインバータ回路が形成されている。
【００８２】
（製造方法）
次に、図５に基づき本実施の形態における縦型半導体装置の製造方法について説明する。
【００８３】
最初に、図５（ａ）に示すように、約１ｍｍ厚のガラスからなる基板１２１を用意する。この基板１２１は、絶縁性を有する基板であり、表面に研磨がなされている。
【００８４】
次に、図５（ｂ）に示すように、基板１２１上に、真空蒸着によりアルミニウム膜１３２を約１μｍ形成する。このアルミニウム膜１３２は、真空チャンバー内に基板１２１を設置し、真空チャンバー内を真空ポンプにより排気した後、蒸着を行うことにより形成される。尚、この際の基板温度は常温である。
【００８５】
次に、図５（ｃ）に示すように、アルミニウム膜１３２上にレジストパターン１３３を形成する。このレジストパターン１３３は、後に形成される第１の電極であるゲート電極の形状と同一の形状のパターンである。このレジストパターン１３３は、スピンコーターにより、レジスト厚が約３００ｎｍとなるよう回転数等を調整して塗布した後、プリベークを行い、露光装置により露光し、現像を行なうことにより形成する。露光装置による露光では、形成されるレジスタパターン１３３に対応したマスクを用いて露光が行われる。
【００８６】
次に、図５（ｄ）に示すように、レジストパターン１３３の形成されていない領域のアルミニウム膜１３２を除去する。具体的には、クロロカーボン系のエッチングガスを用いてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  ｅｔｃｈｉｎｇ）を行なうことにより、除去する。尚、このエッチング工程においては、アルミニウム膜１３２を基板１２１面に対し、略垂直にエッチングを行うことが可能なＲＩＥ等のドライエッチング法を用いることが好ましい。これにより、断面形状が略四角形となる第１の電極であるゲート電極１２２が形成される。
【００８７】
次に、図５（ｅ）に示すように、レジストパターン１３３を除去する。このレジストパターン３３の除去は、酸素プラズマを用いたアッシングにより行なわれる。
【００８８】
次に、図５（ｆ）に示すように、ゲート電極１２２及び基板１２１の表面を覆うようにゲート絶縁膜１２３を形成する。具体的には、ゲート絶縁膜１２３は、スパッタリングにより酸化シリコン膜を成膜することにより形成する。この際、ターゲットにはＳｉＯ２を用い、アルゴンガスを流量２０ｓｃｃｍ、酸素ガスを流量２ｓｃｃｍでチャンバー内に導入しながら排気を行い、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに１００Ｗの電力を印加してスパッタリングを行なう。
【００８９】
次に、図５（ｇ）に示すように、第１の半導体層１２４を形成する。具体的には、図面における右側の基板１２１上においては、ゲート絶縁膜１２３を介して第１の半導体層１２４が形成されないよう第１の半導体層１２４の形成される領域に開口部を有するメタルマスクを用い、これを配置してスパッタリングを行なうことにより第１の半導体層１２４を形成する。第１の半導体層１２４は、約０．１μｍの酸化亜鉛膜であり、ターゲットに酸化亜鉛を用い、アルゴンガスを流量１０ｓｃｃｍでチャンバー内に導入しながら排気を行ない、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに８０Ｗ電力を印加してスパッタリングを行なう。このようにして、図面上、ゲート絶縁膜１２３を介したゲート電極１２２上、ゲート電極１２２の左側面及び基板１２１上の左側に、第１の半導体層１２４が形成される。
【００９０】
次に、図５（ｈ）に示すように、第２の電極１２６、第４の電極１２８を形成する。具体的には、第２の電極１２６、第４の電極１２８が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第２の電極１２６、第４の電極１２８の膜厚は、約０．１μｍである。
【００９１】
次に、図５（ｉ）に示すように、第２の半導体層１２５を形成する。具体的には斜め方向からの真空蒸着、即ち、矢印で示す方向から蒸着粒子が供給されるように真空蒸着を行なうことにより形成する。蒸着源としては、ペンタセンを用い、厚さ約１μｍのペンタセン膜を形成する。斜めからの真空蒸着では、ゲート電極１２２上に形成されたゲート絶縁膜１２３及び第１の半導体膜１２４等により、蒸着粒子が遮られるため、第４の電極１２８上、ゲート絶縁膜１２３を介したゲート電極１２２の右側側面、及び、右側の基板１２１上において、第２の半導体層１２５が形成される。この際の蒸着条件は、真空チャンバー内の圧力が２×１０−４Ｐａであり、蒸着源の温度は２００℃である。
【００９２】
次に、図５（ｊ）に示すように、第３の電極１２７を形成する。具体的には、第３の電極１２７が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第３の電極１２７の膜厚は、約０．１μｍである。
【００９３】
これにより、本実施の形態における縦型半導体装置が作製される。本実施の形態における縦型半導体装置では、更に、動作抵抗を低くすることが可能であり、更なる動作速度が向上し、応答性の高い縦型半導体装置を得ることができる。
【００９４】
〔第３の実施の形態〕
次に、第３の実施形態における縦型半導体装置の構造について説明する。図６は、本実施の形態における縦型半導体装置の断面図であり、図１に示す構成のＣＯＭＳインバータ回路を構成するものである。
【００９５】
基板２２０は導電性を有する基板により構成されており、基板２２０の表面にはメサ構造２２１が形成されており、裏面には第１の電極２２２が形成されている。メサ構造２２１は、断面が略四角形となるように形成されており、このメサ構造２２１を覆うようにゲート絶縁膜２２３が形成されている。尚、本明細書においてメサ構造とうは、断面形状が台形構造となるもののみならず、長方形等の構造も含む意味である。
【００９６】
また、メサ構造２２１上部、メサ構造２２１の側面の一方（図面における左側面）及びメサ構造２２１の周辺部における基板２２０上の一部（図面における左側）には、ゲート絶縁膜２２３を介し、第１の半導体層２２４が形成されている。この第１の半導体層２２４は、ｎ型半導体材料により形成されている。
【００９７】
また、メサ構造２２１上部の一部には、ゲート絶縁膜２２３及び第１の半導体層２２４を介し、メサ構造２２１の側面の他方（図面における右側面）及びメサ構造２２１の周辺部における基板２２０上の他の一部（図面における右側）には、ゲート絶縁膜２２３を介し、第２の半導体層２２５が形成されている。この第２の半導体層２２５は、ｐ型半導体材料により形成されている。
【００９８】
ゲート絶縁膜２２３を介して基板２２０上に形成されている第１の半導体層２２４の上には、第２の電極２２６が形成されており、この第２の電極２２６は、電源である電源供給源Ｖｓｕｐｌｙと接続されている。
【００９９】
一方、ゲート絶縁膜２２３を介して基板２２０上に形成されている第２の半導体層２２５の上には、第３の電極２２７が形成されており、この第３の電極２２７は、接地されている。
【０１００】
メサ構造２２１上部には、ゲート絶縁膜２２３、第１の半導体層２２４及び第２の半導体層２２５を介し、第４の電極２２８が設けられている。この第４の電極２２８は、メサ構造２２１の側面の一方（左側面）にゲート絶縁膜２２３を介し形成されている第１の半導体層２２４の上部と、及び、メサ構造２２１の側面の他方（右側面）にゲート絶縁膜２２３を介し形成されている第２の半導体層２２５の上部と接して形成されている。
【０１０１】
このようにして、メサ構造２２１上部には、ゲート絶縁膜２２３、第１の半導体層２２４、第２の半導体層２２５、第４の電極２２８の順に積層された積層領域が形成される。
【０１０２】
メサ構造２２１の側面の一方（左側面）にゲート絶縁膜２２３を介し形成された第１の半導体層２２４においては、基板２２０が導電性を有していることから、第２の電極２２６と第４の電極２２８との間で、ゲート電極２２２に所定の電圧を印加することによりｎチャネル領域２２９が形成される。
【０１０３】
また、メサ構造２２１の側面の他方（右側面）にゲート絶縁膜２２３を介し形成された第２の半導体層２２５においては、同様に基板２２０が導電性を有していることから、第３の電極２２７と第４の電極２２８との間で、ゲート電極２２２に別の所定の電圧を印加することによりｐチャネル領域２３０が形成される。
【０１０４】
よって、ゲート電極２２２、ゲート絶縁膜２２３、第１の半導体層２２４、第２の電極２２６及び第４の電極２２８により、ｎ型ＭＯＳＦＥＴが形成される。この際、第２の電極２２６はソース電極Ｓとなり、第４の電極２２８はドレイン電極Ｄとなる。また、ゲート電極２２２、ゲート絶縁膜２２３、第２の半導体層２２５、第３の電極２２７及び第４の電極２２８により、ｐ型ＭＯＳＦＥＴが形成される。この際、第３の電極２２７はソース電極Ｓとなり、第４の電極２２８はドレイン電極Ｄとなる。これにより、コンプリメンタリなＦＥＴが形成される。
【０１０５】
また、ｐ型ＭＯＳＦＥＴのゲート電極Ｇとｎ型ＭＯＳＦＥＴのゲート電極Ｇは、第１の電極であるゲート電極２２２において共通しており、ｐ型ＭＯＳＦＥＴのドレイン電極Ｄとｎ型ＭＯＳＦＥＴのドレイン電極Ｄは、第４の電極２２８において共通している。よって、ゲート電極２２２を入力、第４の電極２２８を出力とするインバータ回路が形成されている。
【０１０６】
尚、本実施の形態では、基板２２０は、導電性を有する材料により形成されており、具体的には、金属やシリコンに不純物を多く混入させた基板等が用いられている。
【０１０７】
（製造方法）
次に、本実施の形態における縦型半導体装置の製造方法について、図７に基づき説明する。
【０１０８】
最初に、図７（ａ）に示すように、導電性を有する基板２２０を用意する。この基板２２０は、両面に研磨がなされている。
【０１０９】
次に、図７（ｂ）に示すように、基板２２０の裏面上に、真空蒸着によりアルミニウム膜からなる第１の電極であるゲート電極２２２を約１μｍ形成する。このアルミニウム膜は、真空チャンバー内に基板２２０を設置し、真空チャンバー内を真空ポンプにより排気した後、蒸着を行うことにより形成される。尚、この際の基板温度は常温である。
【０１１０】
次に、図７（ｃ）に示すように、基板２２０の表面上にレジストパターン２３３を形成する。このレジストパターン２３３は、後に形成されるメサ構造の形状と同一の形状のパターンである。このレジストパターン２３３は、スピンコーターにより、レジスト厚が約３００ｎｍとなるよう回転数等を調整して塗布した後、プリベークを行い、露光装置により露光し、現像を行なうことにより形成する。露光装置による露光では、形成されるレジスタパターン２３３に対応したマスクを用いて露光が行われる。
【０１１１】
次に、図７（ｄ）に示すように、レジストパターン２３３の形成されていない領域の基板２２０の表面をエッチングにより除去する。具体的には、ＲＩＥを行なうことにより除去する。尚、このエッチング工程においては、メサ構造２２１を基板２２０面に対し、略垂直に形成することが可能なＲＩＥ等のドライエッチング法を用いることが好ましい。これにより、断面形状が略四角形となるメサ構造２２１が形成される。
【０１１２】
次に、図７（ｅ）に示すように、レジストパターン２３３を除去する。このレジストパターン２３３の除去は、酸素プラズマを用いたアッシングにより行なわれる。
【０１１３】
次に、図７（ｆ）に示すように、メサ構造２２１を覆うようにゲート絶縁膜２２３を形成する。具体的には、ゲート絶縁膜２２３は、スパッタリングにより酸化シリコン膜を成膜することにより形成する。この際、ターゲットにはＳｉＯ２を用い、アルゴンガスを流量２０ｓｃｃｍ、酸素ガスを流量２ｓｃｃｍでチャンバー内に導入しながら排気を行い、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに１００Ｗの電力を印加してスパッタリングを行なう。
【０１１４】
次に、図７（ｇ）に示すように、第１の半導体層２２４を形成する。具体的には、図面における右側の基板２２０上において、ゲート絶縁膜２２３を介して第１の半導体層２２４が形成されないよう、第１の半導体層２２４の形成される領域に開口部を有するメタルマスクを用い、これを配置してスパッタリングを行なうことにより第１の半導体層２２４を形成する。第１の半導体層２２４は、約０．１μｍの酸化亜鉛膜であり、ターゲットに酸化亜鉛を用い、アルゴンガスを流量１０ｓｃｃｍでチャンバー内に導入しながら排気を行ない、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに８０Ｗ電力を印加してスパッタリングを行なう。このようにして、図面上、ゲート絶縁膜２２３を介したメサ構造２２１上、メサ構造２２１の左側面及び基板２２０上の左側に、第１の半導体層２２４が形成される。
【０１１５】
次に、図７（ｈ）に示すように、第２の半導体層２２５を形成する。具体的には斜め方向からの真空蒸着、即ち、矢印で示す方向から蒸着粒子が供給されるような真空蒸着を行なうことにより形成する。蒸着源としては、ペンタセンを用い、厚さ約１μｍのペンタセン膜を形成する。斜めからの真空蒸着では、メサ構造２２１上部に形成されたゲート絶縁膜２２３及び第１の半導体膜２２４により、蒸着粒子が遮られるため、ゲート絶縁膜２２３及び第１の半導体層２２４を介したメサ構造２２１上、ゲート絶縁膜２２３を介したメサ構造２２１の右側側面、及び、右側の基板２２０上において、第２の半導体層２２５が形成される。この時の蒸着条件は、真空チャンバー内の圧力が２×１０−４Ｐａであり、蒸着源の温度は２００℃である。
【０１１６】
次に、図７（ｉ）に示すように、第２の電極２２６、第３の電極２２７、第４の電極２２８を形成する。具体的には、第２の電極２２６、第３の電極２２７、第４の電極２２８が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第２の電極２２６、第３の電極２２７、第４の電極２２８の膜厚は、約０．１μｍである。
【０１１７】
これにより、本実施の形態における縦型半導体装置が作製される。尚、本実施の形態では、最初に第１の電極であるゲート電極２２２を形成する製造方法について説明したが、最後に第１の電極であるゲート電極２２２を形成する製造方法であってもよい。
【０１１８】
〔第４の実施の形態〕
次に、第４の実施形態における縦型半導体装置の構造について説明する。図８は、本実施の形態における縦型半導体装置の断面図であり、図１に示す構成のＣＯＭＳインバータ回路を構成するものである。
【０１１９】
基板３２０は導電性を有する基板により構成されており、基板３２０の表面にはメサ構造３２１が形成されており、裏面には第１の電極３２２が形成されている。メサ構造３２１は、断面が略四角形となるように形成されており、このメサ構造３２１を覆うようにゲート絶縁膜３２３が形成されている。
【０１２０】
また、メサ構造３２１上、メサ構造３２１の側面の一方（図面における左側面）及びメサ構造３２１の周辺部における基板３２０上の一部（図面における左側）には、ゲート絶縁膜３２３を介し、第１の半導体層３２４が形成されている。この第１の半導体層３２４は、ｎ型半導体材料により形成されている。
【０１２１】
また、ゲート絶縁膜３２３を介して基板３２０上に形成されている第１の半導体層３２４の上には、第２の電極３２６が形成されており、メサ構造３２１上の一部には、ゲート絶縁膜３２３及び第１の半導体層３２４を介し、第４の電極３２８が形成されている。
【０１２２】
また、第４の電極３２８上、メサ構造３２１の側面の他方（図面における右側面）及びメサ構造３２１の周辺部における基板３２０上の他の一部（図面における右側）には、ゲート絶縁膜３２３を介し、第２の半導体層３２５が形成されている。この第２の半導体層３２５は、ｐ型半導体材料により形成されている。
【０１２３】
また、ゲート絶縁膜３２３を介して基板３２０上に形成されている第２の半導体層３２５の上には、第３の電極３２７が形成されている。
【０１２４】
尚、第２の電極３２６は、電源である電源供給源Ｖｓｕｐｌｙと接続されている。一方、第３の電極３２７は、接地されている。
【０１２５】
また、第４の電極３２８は、メサ構造３２１の側面の一方（左側面）にゲート絶縁膜３２３を介し形成されている第１の半導体層３２４の上部と、及び、メサ構造３２１の側面の他方（右側面）にゲート絶縁膜３２３を介し形成されている第２の半導体層３２５の上部と接し形成されている。
【０１２６】
このようにして、メサ構造３２１上部には、ゲート絶縁膜３２３、第１の半導体層３２４、第４の電極３２８、第２の半導体層３２５の順に積層された積層領域が形成される。
【０１２７】
これにより、メサ構造３２１の側面の一方（左側面）のゲート絶縁膜３２３を介し形成された第１の半導体層３２４においては、第２の電極３２６と第４の電極３２８との間で、ゲート電極３２２に所定の電圧を印加することによりｎチャネル領域３２９が形成される。
【０１２８】
また、メサ構造３２１の側面の他方（右側面）のゲート絶縁膜３２３を介し形成された第２の半導体層３２５においては、第３の電極３２７と第４の電極３２８との間で、ゲート電極３２２に別の所定の電圧を印加することによりｐチャネル領域３３０が形成される。
【０１２９】
よって、ゲート電極３２２、ゲート絶縁膜３２３、第１の半導体層３２４、第２の電極３２６及び第４の電極３２８により、ｎ型ＭＯＳＦＥＴが形成される。この際、第２の電極３２６はソース電極Ｓとなり、第４の電極３２８はドレイン電極Ｄとなる。また、ゲート電極３２２、ゲート絶縁膜３２３、第２の半導体層３２５、第３の電極３２７及び第４の電極３２８により、ｐ型ＭＯＳＦＥＴが形成される。この際、第３の電極３２７はソース電極Ｓとなり、第４の電極３２８はドレイン電極Ｄとなる。これにより、コンプリメンタリなＦＥＴが形成される。
【０１３０】
また、ｐ型ＭＯＳＦＥＴのゲート電極Ｇとｎ型ＭＯＳＦＥＴのゲート電極Ｇは、第１の電極であるゲート電極３２２において共通しており、ｐ型ＭＯＳＦＥＴのドレイン電極Ｄとｎ型ＭＯＳＦＥＴのドレイン電極Ｄは、第４の電極３２８において共通している。よって、ゲート電極３２２を入力、第４の電極３２８を出力とするインバータ回路が形成されている。
【０１３１】
尚、本実施の形態では、基板３２０は、導電性を有する材料により形成されており、具体的には、金属やシリコンに不純物を多く混入させた基板等が用いられている。
【０１３２】
（製造方法）
次に、本実施の形態における縦型半導体装置の製造方法について、図９に基づき説明する。
【０１３３】
最初に、図９（ａ）に示すように、導電性を有する基板３２０を用意する。この基板３２０は、両面に研磨がなされている。
【０１３４】
次に、図９（ｂ）に示すように、基板３２０の裏面上に、真空蒸着によりアルミニウム膜からなる第１の電極であるゲート電極３２２を約１μｍ形成する。このアルミニウム膜は、真空チャンバー内に基板３２０を設置し、真空チャンバー内を真空ポンプにより排気した後、蒸着を行うことにより形成される。尚、この際の基板温度は常温である。
【０１３５】
次に、図９（ｃ）に示すように、基板３２０の表面上にレジストパターン３３３を形成する。このレジストパターン３３３は、後に形成されるメサ構造の形状と同一の形状のパターンである。このレジストパターン３３３は、スピンコーターにより、レジスト厚が約３００ｎｍとなるよう回転数等を調整して塗布した後、プリベークを行い、露光装置により露光し、現像を行なうことにより形成する。露光装置による露光では、形成されるレジスタパターン３３３に対応したマスクを用いて露光が行われる。
【０１３６】
次に、図９（ｄ）に示すように、レジストパターン３３３の形成されていない領域の基板３２０の表面をエッチングにより除去する。具体的には、ＲＩＥを行なうことにより除去する。尚、このエッチング工程においては、メサ構造３２１を基板３２０面に対し、略垂直に形成することが可能なＲＩＥ等のドライエッチング法を用いることが好ましい。これにより、断面形状が略四角形となるメサ構造３２１が形成される。
【０１３７】
次に、図９（ｅ）に示すように、レジストパターン３３３を除去する。このレジストパターン３３３の除去は、酸素プラズマを用いたアッシングにより行なわれる。
【０１３８】
次に、図９（ｆ）に示すように、メサ構造３２１及び基板３２０の表面を覆うようにゲート絶縁膜３２３を形成する。具体的には、ゲート絶縁膜３２３は、スパッタリングにより酸化シリコン膜を成膜することにより形成する。この際、ターゲットにはＳｉＯ２を用い、アルゴンガスを流量２０ｓｃｃｍ、酸素ガスを流量２ｓｃｃｍでチャンバー内に導入しながら排気を行い、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに１００Ｗの電力を印加してスパッタリングを行なう。
【０１３９】
次に、図９（ｇ）に示すように、第１の半導体層３２４を形成する。具体的には、図面における右側の基板３２０上において、ゲート絶縁膜３２３を介して第１の半導体層３２４が形成されないよう、第１の半導体層３２４の形成される領域に開口部を有するメタルマスクを用い、これを配置してスパッタリングを行なうことにより第１の半導体層３２４を形成する。第１の半導体層３２４は、約０．１μｍの酸化亜鉛膜であり、ターゲットに酸化亜鉛を用い、アルゴンガスを流量１０ｓｃｃｍでチャンバー内に導入しながら排気を行ない、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに８０Ｗ電力を印加してスパッタリングを行なう。このようにして、図面上、ゲート絶縁膜３２３を介したメサ構造３２１上、メサ構造３２１の左側面及び基板３２０上の左側に、第１の半導体層３２４が形成される。
【０１４０】
次に、図９（ｈ）に示すように、第２の電極３２６、第４の電極３２８を形成する。具体的には、第２の電極３２６、第４の電極３２８が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第２の電極３２６、第４の電極３２８の膜厚は、約０．１μｍである。
【０１４１】
次に、図９（ｉ）に示すように、第２の半導体層３２５を形成する。具体的には斜め方向からの真空蒸着、即ち、矢印で示す方向から蒸着粒子が供給されるように真空蒸着を行なうことにより形成する。蒸着源としては、ペンタセンを用い、厚さ約１μｍのペンタセン膜を形成する。斜めからの真空蒸着では、メサ構造３２１上部に形成されたゲート絶縁膜３２３及び第１の半導体膜３２４等により、蒸着粒子が遮られるため、第４の電極３２８上、ゲート絶縁膜３２３を介したメサ構造３２１の右側側面、及び、右側の基板３２０上において、第２の半導体層３２５が形成される。この際の蒸着条件は、真空チャンバー内の圧力が２×１０−４Ｐａであり、蒸着源の温度は２００℃である。
【０１４２】
次に、図９（ｊ）に示すように、第３の電極３２７を形成する。具体的には、第３の電極３２７が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第３の電極３２７の膜厚は、約０．１μｍである。
【０１４３】
これにより、本実施の形態における縦型半導体装置が作製される。尚、本実施の形態では、最初に第１の電極であるゲート電極３２２を形成する製造方法について説明したが、最後に第１の電極であるゲート電極３２２を形成する製造方法であってもよい。
【０１４４】
本実施の形態における縦型半導体装置では、更に、動作抵抗を低くすることが可能であり、更なる動作速度が向上し、応答性の高い縦型半導体装置を得ることができる。
【０１４５】
〔第５の実施の形態〕
次に、第５の実施形態における縦型半導体装置の構造について説明する。図１０は、本実施の形態における縦型半導体装置の断面図であり、図１に示す構成のＣＯＭＳインバータ回路を構成するものである。
【０１４６】
基板４２０は導電性を有する基板により構成されており、裏面には第１の電極４２２が形成されている。基板４２０の表面にはメサ構造４２１を有するゲート絶縁膜４２３が形成されており、メサ構造４２１は、断面が略四角形となるように形成されている。
【０１４７】
また、ゲート絶縁膜４２３のメサ構造４２１上部、メサ構造４２１の側面の一方（図面における左側面）及びメサ構造４２１の周辺部の一部（図面における左側）においては、第１の半導体層４２４が形成されている。この第１の半導体層４２４は、ｎ型半導体材料により形成されている。
【０１４８】
また、ゲート絶縁膜４２３のメサ構造４２１上部の一部には、第１の半導体層４２４を介し、ゲート絶縁膜４２３のメサ構造４２１の側面の他方（図面における右側面）及びメサ構造４２１の周辺部の他の一部（図面における右側）には、第２の半導体層４２５が形成されている。この第２の半導体層４２５は、ｐ型半導体材料により形成されている。
【０１４９】
メサ構造４２１の周辺部の一部（図面における左側）のゲート絶縁膜４２３上に形成された第１の半導体層４２４の上には、第２の電極４２６が形成されており、この第２の電極４２６は、電源である電源供給源Ｖｓｕｐｌｙと接続されている。
【０１５０】
一方、メサ構造４２１の周辺部の他の一部（図面における右側）のゲート絶縁膜４２３上に形成された第２の半導体層４２５の上には、第３の電極４２７が形成されており、この第３の電極４２７は、接地されている。
【０１５１】
ゲート絶縁膜４２３のメサ構造４２１上部には、第１の半導体層４２４及び第２の半導体層４２５を介し、第４の電極４２８が設けられている。この第４の電極４２８は、メサ構造４２１の側面の一方（左側面）に形成されている第１の半導体層４２４の上部と、及び、メサ構造４２１の側面の他方（右側面）に形成されている第２の半導体層４２５の上部と接して形成されている。
【０１５２】
このようにして、ゲート絶縁膜４２３のメサ構造４２１上部には、第１の半導体層４２４、第２の半導体層４２５、第４の電極４２８の順に積層された積層領域が形成される。
【０１５３】
メサ構造４２１の側面の一方（左側面）に形成された第１の半導体層４２４においては、基板４２０が導電性を有していることから、第２の電極４２６と第４の電極４２８との間で、ゲート電極４２２に所定の電圧を印加することによりｎチャネル領域４２９が形成される。
【０１５４】
また、メサ構造４２１の側面の他方（右側面）に形成された第２の半導体層４２５においては、同様に基板４２０が導電性を有していることから、第３の電極４２７と第４の電極４２８との間で、ゲート電極４２２に別の所定の電圧を印加することによりｐチャネル領域４３０が形成される。
【０１５５】
よって、ゲート電極４２２、ゲート絶縁膜４２３、第１の半導体層４２４、第２の電極４２６及び第４の電極４２８により、ｎ型ＭＯＳＦＥＴが形成される。この際、第２の電極４２６はソース電極Ｓとなり、第４の電極４２８はドレイン電極Ｄとなる。また、ゲート電極４２２、ゲート絶縁膜４２３、第２の半導体層４２５、第３の電極４２７及び第４の電極４２８により、ｐ型ＭＯＳＦＥＴが形成される。この際、第３の電極４２７はソース電極Ｓとなり、第４の電極４２８はドレイン電極Ｄとなる。これにより、コンプリメンタリなＦＥＴが形成される。
【０１５６】
また、ｐ型ＭＯＳＦＥＴのゲート電極Ｇとｎ型ＭＯＳＦＥＴのゲート電極Ｇは、第１の電極であるゲート電極４２２において共通しており、ｐ型ＭＯＳＦＥＴのドレイン電極Ｄとｎ型ＭＯＳＦＥＴのドレイン電極Ｄは、第４の電極４２８において共通している。よって、ゲート電極４２２を入力、第４の電極４２８を出力とするインバータ回路が形成されている。
【０１５７】
尚、本実施の形態では、基板４２０は、導電性を有する材料により形成されており、具体的には、金属やシリコンに不純物を多く混入させた基板等が用いられている。
【０１５８】
（製造方法）
次に、本実施の形態における縦型半導体装置の製造方法について、図１１に基づき説明する。
【０１５９】
最初に、図１１（ａ）に示すように、導電性を有する基板４２０を用意する。この基板４２０は、両面に研磨がなされている。
【０１６０】
次に、図１１（ｂ）に示すように、基板４２０の裏面上に、真空蒸着によりアルミニウム膜からなる第１の電極であるゲート電極４２２を約１μｍ形成する。このアルミニウム膜は、真空チャンバー内に基板４２０を設置し、真空チャンバー内を真空ポンプにより排気した後、蒸着を行うことにより形成される。尚、この際の基板温度は常温である。
【０１６１】
次に、図１１（ｃ）に示すように、絶縁膜４３２を形成する。具体的には、絶縁膜４３２は、スパッタリングにより酸化シリコン膜を成膜することにより形成する。この際、ターゲットにはＳｉＯ２を用い、アルゴンガスを流量２０ｓｃｃｍ、酸素ガスを流量２ｓｃｃｍでチャンバー内に導入しながら排気を行い、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに１００Ｗの電力を印加してスパッタリングを行なう。
【０１６２】
次に、図１１（ｄ）に示すように、絶縁膜４３２の表面上にレジストパターン４３３を形成する。このレジストパターン４３３は、後に形成されるメサ構造の形状と同一の形状のパターンである。このレジストパターン４３３は、スピンコーターにより、レジスト厚が約３００ｎｍとなるよう回転数等を調整して塗布した後、プリベークを行い、露光装置により露光し、現像を行なうことにより形成する。露光装置による露光では、形成されるレジスタパターン４３３に対応したマスクを用いて露光が行われる。
【０１６３】
次に、図１１（ｅ）に示すように、レジストパターン４３３の形成されていない領域の絶縁膜４３２の表面をエッチングにより除去する。具体的には、ＲＩＥを行なうことにより除去する。尚、このエッチング工程においては、メサ構造４２１を基板４２０面に対し、略垂直に形成することが可能なＲＩＥ等のドライエッチング法を用いることが好ましい。これにより、断面形状が略四角形となるメサ構造４２１を有するゲート絶縁膜４２３が形成される。
【０１６４】
次に、図１１（ｆ）に示すように、レジストパターン４３３を除去する。このレジストパターン４３３の除去は、酸素プラズマを用いたアッシングにより行なわれる。
【０１６５】
次に、図１１（ｇ）に示すように、第１の半導体層４２４を形成する。具体的には、図面における右側のゲート絶縁膜４２３上において、第１の半導体層４２４が形成されないよう、第１の半導体層４２４の形成される領域に開口部を有するメタルマスクを用い、これを配置してスパッタリングを行なうことにより第１の半導体層４２４を形成する。第１の半導体層４２４は、約０．１μｍの酸化亜鉛膜であり、ターゲットに酸化亜鉛を用い、アルゴンガスを流量１０ｓｃｃｍでチャンバー内に導入しながら排気を行ない、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに８０Ｗ電力を印加してスパッタリングを行なう。このようにして、図面上、ゲート絶縁膜４２３のメサ構造４２１上部、メサ構造４２１の左側面及びゲート絶縁膜４２３上の左側に、第１の半導体層４２４が形成される。
【０１６６】
次に、図１１（ｈ）に示すように、第２の半導体層４２５を形成する。具体的には斜め方向からの真空蒸着、即ち、矢印で示す方向から蒸着粒子が供給されるような真空蒸着を行なうことにより形成する。蒸着源としては、ペンタセンを用い、厚さ約１μｍのペンタセン膜を形成する。斜めからの真空蒸着では、ゲート絶縁膜４２３のメサ構造４２１及び第１の半導体膜４２４により、蒸着粒子が遮られるため、第１の半導体層４２４を介したメサ構造４２１上、ゲート絶縁膜４２３のメサ構造４２１の右側側面、及び、ゲート絶縁膜４２３上の右側において、第２の半導体層４２５が形成される。この時の蒸着条件は、真空チャンバー内の圧力が２×１０−４Ｐａであり、蒸着源の温度は２００℃である。
【０１６７】
次に、図１１（ｉ）に示すように、第２の電極４２６、第３の電極４２７、第４の電極４２８を形成する。具体的には、第２の電極４２６、第３の電極４２７、第４の電極４２８が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第２の電極４２６、第３の電極４２７、第４の電極４２８の膜厚は、約０．１μｍである。
【０１６８】
これにより、本実施の形態における縦型半導体装置が作製される。尚、本実施の形態では、最初に第１の電極であるゲート電極４２２を形成する製造方法について説明したが、最後に第１の電極であるゲート電極４２２を形成する製造方法であってもよい。
【０１６９】
〔第６の実施の形態〕
次に、第６の実施形態における縦型半導体装置の構造について説明する。図１２は、本実施の形態における縦型半導体装置の断面図であり、図１に示す構成のＣＯＭＳインバータ回路を構成するものである。
【０１７０】
基板５２０は導電性を有する基板により構成されており、裏面には第１の電極５２２が形成されている。基板５２０の表面にはメサ構造５２１を有するゲート絶縁膜５２３が形成されており、メサ構造５２１は、断面が略四角形となるように形成されている。
【０１７１】
また、ゲート絶縁膜５２３のメサ構造５２１上部、メサ構造５２１の側面の一方（図面における左側面）及びメサ構造５２１の周辺部の一部（図面における左側）においては、第１の半導体層５２４が形成されている。この第１の半導体層５２４は、ｎ型半導体材料により形成されている。
【０１７２】
また、メサ構造５２１の周辺部の一部（図面における左側）のゲート絶縁膜５２３上に形成された第１の半導体層５２４の上には、第２の電極５２６が形成されており、ゲート絶縁膜５２３のメサ構造５２１上部の一部には、第１の半導体層５２４を介し、第４の電極５２８が形成されている。
【０１７３】
また、第４の電極５２８上、ゲート絶縁膜５２３のメサ構造５２１の側面の他方（図面における右側面）及びメサ構造５２１の周辺部の他の一部（図面における右側）には、第２の半導体層５２５が形成されている。この第２の半導体層５２５は、ｐ型半導体材料により形成されている。
【０１７４】
また、メサ構造５２１の周辺部の他の一部（図面における右側）のゲート絶縁膜５２３上に形成された第２の半導体層５２５の上には、第３の電極５２７が形成されている。
【０１７５】
尚、第２の電極５２６は、電源である電源供給源Ｖｓｕｐｌｙと接続されている。一方、第３の電極５２７は、接地されている。
【０１７６】
また、第４の電極５２８は、メサ構造５２１の側面の一方（左側面）に形成されている第１の半導体層５２４の上部と、及び、メサ構造５２１の側面の他方（右側面）に形成されている第２の半導体層５２５の上部と接し形成されている。
【０１７７】
このようにして、ゲート絶縁膜５２３のメサ構造５２１上部には、第１の半導体層５２４、第４の電極５２８、第２の半導体層５２５の順に積層された積層領域が形成される。
【０１７８】
これにより、メサ構造５２１の側面の一方（左側面）に形成された第１の半導体層５２４においては、第２の電極５２６と第４の電極５２８との間で、ゲート電極５２２に所定の電圧を印加することによりｎチャネル領域５２９が形成される。
【０１７９】
また、メサ構造５２１の側面の他方（右側面）に形成された第２の半導体層５２５においては、第３の電極５２７と第４の電極５２８との間で、ゲート電極５２２に別の所定の電圧を印加することによりｐチャネル領域５３０が形成される。
【０１８０】
よって、ゲート電極５２２、ゲート絶縁膜５２３、第１の半導体層５２４、第２の電極５２６及び第４の電極５２８により、ｎ型ＭＯＳＦＥＴが形成される。この際、第２の電極５２６はソース電極Ｓとなり、第４の電極５２８はドレイン電極Ｄとなる。また、ゲート電極５２２、ゲート絶縁膜５２３、第２の半導体層５２５、第３の電極５２７及び第４の電極５２８により、ｐ型ＭＯＳＦＥＴが形成される。この際、第３の電極５２７はソース電極Ｓとなり、第４の電極５２８はドレイン電極Ｄとなる。これにより、コンプリメンタリなＦＥＴが形成される。
【０１８１】
また、ｐ型ＭＯＳＦＥＴのゲート電極Ｇとｎ型ＭＯＳＦＥＴのゲート電極Ｇは、第１の電極であるゲート電極５２２において共通しており、ｐ型ＭＯＳＦＥＴのドレイン電極Ｄとｎ型ＭＯＳＦＥＴのドレイン電極Ｄは、第４の電極５２８において共通している。よって、ゲート電極５２２を入力、第４の電極５２８を出力とするインバータ回路が形成されている。
【０１８２】
尚、本実施の形態では、基板５２０は、導電性を有する材料により形成されており、具体的には、シリコンに不純物を多く混入させた基板等が用いられている。
【０１８３】
（製造方法）
次に、本実施の形態における縦型半導体装置の製造方法について、図１３に基づき説明する。
【０１８４】
最初に、図１３（ａ）に示すように、導電性を有する基板５２０を用意する。この基板５２０は、両面に研磨がなされている。
【０１８５】
次に、図１３（ｂ）に示すように、基板５２０の裏面上に、真空蒸着によりアルミニウム膜からなる第１の電極であるゲート電極５２２を約１μｍ形成する。このアルミニウム膜は、真空チャンバー内に基板５２０を設置し、真空チャンバー内を真空ポンプにより排気した後、蒸着を行うことにより形成される。尚、この際の基板温度は常温である。
【０１８６】
次に、図１３（ｃ）に示すように、絶縁膜５３２を形成する。具体的には、絶縁膜５３２は、スパッタリングにより酸化シリコン膜を成膜することにより形成する。この際、ターゲットにはＳｉＯ２を用い、アルゴンガスを流量２０ｓｃｃｍ、酸素ガスを流量２ｓｃｃｍでチャンバー内に導入しながら排気を行い、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに１００Ｗの電力を印加してスパッタリングを行なう。
【０１８７】
次に、図１３（ｄ）に示すように、絶縁膜５３２の表面上にレジストパターン５３３を形成する。このレジストパターン５３３は、後に形成されるメサ構造の形状と同一の形状のパターンである。このレジストパターン５３３は、スピンコーターにより、レジスト厚が約３００ｎｍとなるよう回転数等を調整して塗布した後、プリベークを行い、露光装置により露光し、現像を行なうことにより形成する。露光装置による露光では、形成されるレジスタパターン５３３に対応したマスクを用いて露光が行われる。
【０１８８】
次に、図１３（ｅ）に示すように、レジストパターン５３３の形成されていない領域の絶縁膜５３２の表面をエッチングにより除去する。具体的には、ＲＩＥを行なうことにより除去する。尚、このエッチング工程においては、メサ構造５２１を基板５２０面に対し、略垂直に形成することが可能なＲＩＥ等のドライエッチング法を用いることが好ましい。これにより、断面形状が略四角形となるメサ構造５２１を有するゲート絶縁膜５２３が形成される。
【０１８９】
次に、図１３（ｆ）に示すように、レジストパターン５３３を除去する。このレジストパターン５３３の除去は、酸素プラズマを用いたアッシングにより行なわれる。
【０１９０】
次に、図１３（ｇ）に示すように、第１の半導体層５２４を形成する。具体的には、図面における右側のゲート絶縁膜５２３上において、第１の半導体層５２４が形成されないよう、第１の半導体層５２４の形成される領域に開口部を有するメタルマスクを用い、これを配置してスパッタリングを行なうことにより第１の半導体層５２４を形成する。第１の半導体層５２４は、約０．１μｍの酸化亜鉛膜であり、ターゲットに酸化亜鉛を用い、アルゴンガスを流量１０ｓｃｃｍでチャンバー内に導入しながら排気を行ない、チャンバー内の圧力を０．８Ｐａに維持し、ターゲットに８０Ｗ電力を印加してスパッタリングを行なう。このようにして、図面上、ゲート絶縁膜５２３のメサ構造５２１上部、メサ構造５２１の左側面及びゲート絶縁膜５２３上の左側に、第１の半導体層４２４が形成される。
【０１９１】
次に、図１３（ｈ）に示すように、第２の電極５２６、第４の電極５２８を形成する。具体的には、第２の電極５２６、第４の電極５２８が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第２の電極５２６、第４の電極５２８の膜厚は、約０．１μｍである。
【０１９２】
次に、図１４（ｉ）に示すように、第２の半導体層５２５を形成する。具体的には斜め方向からの真空蒸着、即ち、矢印で示す方向から蒸着粒子が供給されるように真空蒸着を行なうことにより形成する。蒸着源としては、ペンタセンを用い、厚さ約１μｍのペンタセン膜を形成する。斜めからの真空蒸着では、ゲート絶縁膜５２３のメサ構造５２１及び第１の半導体膜５２４等により、蒸着粒子が遮られるため、第４の電極５２８上、ゲート絶縁膜５２３のメサ構造５２１の右側側面、及び、ゲート絶縁膜５２３上の右側において、第２の半導体層５２５が形成される。この際の蒸着条件は、真空チャンバー内の圧力が２×１０−４Ｐａであり、蒸着源の温度は２００℃である。
【０１９３】
次に、図１４（ｊ）に示すように、第３の電極５２７を形成する。具体的には、第３の電極５２７が形成される領域に開口部を有するメタルマスクを用い、金を真空蒸着することにより形成する。この際に、形成される第３の電極５２７の膜厚は、約０．１μｍである。
【０１９４】
これにより、本実施の形態における縦型半導体装置が作製される。尚、本実施の形態では、最初に第１の電極であるゲート電極５２２を形成する製造方法について説明したが、最後に第１の電極であるゲート電極５２２を形成する製造方法であってもよい。
【０１９５】
本実施の形態における縦型半導体装置では、更に、動作抵抗を低くすることが可能であり、更なる動作速度が向上し、応答性の高い縦型半導体装置を得ることができる。
【０１９６】
尚、有機半導体の多くは、通常意図的なドープを行うことなく用いることが可能である。よって、本実施の形態におけるペンタセンを用いた場合では、不純物のドープがなくとも、有機半導体がｐ型であればｐチャネル領域が形成され、有機半導体がｎ型であればｎチャネル領域が形成される。
【０１９７】
また、上記の実施の形態の説明においては、インバータ回路としてコンプリメンタリな回路の場合について説明を行ったが、エンハンスメント型駆動／ディプリーション型負荷型（Ｅ／Ｄ型）回路、及び、エンハンスメント型駆動／エンハンスメント型負荷型（Ｅ／Ｅ型）回路においてもインバータ回路を作製することが可能である。よって、Ｅ／Ｄ型及びＥ／Ｅ型のインバータ回路においては、２個のトランジスタのチャネル領域の導電型を同一にし、所定の接続を行うことにより形成することができる。例えば、ｐ型の導電性を示すペンタセンにより第１の半導体層及び第２の半導体層を形成し、２つのＦＥＴを作製しインバータ回路を形成する場合や、ｎ型の導電性を示すＺｎＯにより第１の半導体層及び第２の半導体層を形成し、２つのＦＥＴを作製しインバータ回路を形成する場合においても同様の効果を得ることができる。
【０１９８】
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【図面の簡単な説明】
【０１９９】
【図１】ＣＭＯＳインバータ回路の回路図
【図２】第１の実施の形態における縦型半導体装置の断面図
【図３】第１の実施の形態における縦型半導体装置の製造工程の説明図
【図４】第２の実施の形態における縦型半導体装置の断面図
【図５】第２の実施の形態における縦型半導体装置の製造工程の説明図
【図６】第３の実施の形態における縦型半導体装置の断面図
【図７】第３の実施の形態における縦型半導体装置の製造工程の説明図
【図８】第４の実施の形態における縦型半導体装置の断面図
【図９】第４の実施の形態における縦型半導体装置の製造工程の説明図
【図１０】第５の実施の形態における縦型半導体装置の断面図
【図１１】第５の実施の形態における縦型半導体装置の製造工程の説明図
【図１２】第６の実施の形態における縦型半導体装置の断面図
【図１３】第６の実施の形態における縦型半導体装置の製造工程の説明図
【符号の説明】
【０２００】
２１    基板
２２    ゲート電極（第１の電極）
２３    ゲート絶縁膜
２４    第１の半導体層
２５    第２の半導体層
２６    第２の電極
２７    第３の電極
２８    第４の電極
【図１】
2010192477.tif 000003
【図２】
2010192477.tif 000004
【図３】
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【図４】
2010192477.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2010192477.tif 000010
【図９】
2010192477.tif 000011
【図１０】
2010192477.tif 000012
【図１１】
2010192477.tif 000013
【図１２】
2010192477.tif 000014
【図１３】
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