(57)【要約】      （修正有）【課題】制御ゲート電極膜のシリサイド膜を後工程で形成する際に、選択ゲートトランジスタの下部電極部のシリサイド化の進行を抑制できる装置及び製造方法の提供。【解決手段】ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極部５１、電極間絶縁膜６、制御ゲート電極部７１を積層した構成である。制御ゲート電極部７１は多結晶シリコン膜の成膜後にシリサイド化する。選択ゲートトランジスタのゲート電極ＳＧは、下部電極部５、電極間絶縁膜６、中間電極部７、電極間絶縁膜８、上部電極部９が順次積層された構成である。多結晶シリコン膜からなる上部電極部９がシリサイド化される際、開口部６ａ、８ａを介して中間電極部７および下部電極部５にシリサイド反応が進行するので、ゲート絶縁膜４に達する前にシリサイド反応の進行を停止できる。【選択図】図３
2010080497.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲート電極部、前記浮遊ゲート電極部上に形成された第１の電極間絶縁膜、前記電極間絶縁膜に形成された制御ゲート電極部からなる第１のゲート電極と、
前記第１のゲート電極に隣接して設けられ、前記ゲート絶縁膜上に形成され前記浮遊ゲート電極部の膜厚と同じ膜厚を有する下部電極部、前記下部電極部上に形成され前記第１の電極間絶縁膜の膜厚と同じ膜厚を有し第１の開口部が形成された第２の電極間絶縁膜、前記第２の電極間絶縁膜上に形成され前記制御ゲート電極部の膜厚と同じ膜厚を有し前記第１の開口を介して前記下部電極部と接続された中間電極部と、前記中間電極部上に形成され前記第１の開口部に対応する第２の開口部が形成された第３の電極間絶縁膜と、前記第３の電極間絶縁膜上に形成され前記第２の開口部を介して前記中間電極部に接続された上部電極部とからなる第２のゲート電極とを備え、
前記制御ゲート電極部、前記上部電極部、前記中間電極部の前記第１の開口部と前記第２の開口部との間に位置する部分はシリサイド膜により構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１および第２の電極間絶縁膜はシリコン酸化膜とシリコン窒化膜を有する積層膜により構成されており、前記第３の電極間絶縁膜はシリコン酸化膜により構成とされていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、
前記下部電極膜は、前記第１の電極間絶縁膜に到達しない範囲で一部がシリサイド膜により構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
メモリセルトランジスタおよび選択ゲートトランジスタを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板の上面にゲート絶縁膜、第１の多結晶シリコン膜、加工用絶縁膜を順次形成する工程と、
前記加工用絶縁膜を所定パターンにパターニングし、パターニングされた前記加工用絶縁膜をマスクに、前記第１の多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングし、第１の溝部を形成する工程と、
前記第１の溝部に絶縁膜を埋め込み、上端の高さが前記第１の多結晶シリコン膜の上面の高さより低くかつ前記半導体基板の表面の高さより高い素子分離絶縁膜を形成する工程と、
前記加工用絶縁膜を除去した後に、前記第１の多結晶シリコン膜および前記素子分離絶縁膜の上面に電極間絶縁膜、第２の多結晶シリコン膜およびシリコン酸化膜を順次形成する工程と、
前記選択ゲートトランジスタのゲート電極形成領域に、前記シリコン酸化膜、第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜の一部にわたる第２の溝部を形成する工程と、
前記シリコン酸化膜の上面および前記第２の溝部を埋めるように第３の多結晶シリコン膜を形成する工程と、
前記第３の多結晶シリコン膜、前記シリコン酸化膜、前記第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜を加工して前記メモリセルトランジスタのゲート電極形成領域に第１のゲート電極を形成すると共に前記選択ゲートトランジスタのゲート電極形成領域に第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極の間に層間絶縁膜を埋め込み形成する工程と、
前記第１のゲート電極の前記第３の多結晶シリコン膜および前記シリコン酸化膜を除去し、前記第１のゲート電極の前記第２の多結晶シリコン膜の上面を露出させる工程と、
前記第１のゲート電極の前記第２の多結晶シリコン膜をシリサイド化すると共に、前記第２のゲート電極の前記電極間絶縁膜上および前記第２の溝部内の前記第３の多結晶シリコン膜をシリサイド化する工程と
を順次実行することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
前記シリコン酸化膜は、前記第２の多結晶シリコン膜の上面を熱酸化により形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き込みおよび消去が行われ、積層ゲート構造を有する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置に代表される不揮発性半導体記憶装置においては、メモリセルトランジスタのゲート電極として採用している膜構成に対して、他のトランジスタでは浮遊ゲート電極や電極間絶縁膜が不要であることから、たとえば特許文献１に示されるように、電極間絶縁膜に開口部を形成して制御ゲート電極と浮遊ゲート電極とを短絡状態とする構成が採用されている。
【０００３】
一方、設計ルールの微細化が進行するにしたがって、メモリセルトランジスタの制御ゲート電極を連結したワード線の幅寸法が小さくなり、配線抵抗が大きくなるので、より抵抗値の小さい金属シリサイド層を形成する構成が考えられている。金属シリサイド層を形成する場合でも、低抵抗化を実現するために、たとえばニッケル（Ｎｉ）などの金属を多結晶シリコンと合金化してシリサイドを形成することが考えられている。
【０００４】
ところが、前述の特許文献１に示される構成を採用しながら、ゲート電極を積層形成した後にシリサイド化処理をする場合に、シリサイド化の進行の制御が難しくなる。メモリセルトランジスタのように、電極間絶縁膜によりシリサイド化反応の進行を抑制する部分がある場合には、シリサイド反応が電極間絶縁膜に達するのは素子の特性として問題が発生していないが、メモリセルトランジスタ以外のトランジスタでは、電極間絶縁膜に開口部を形成しているので、その開口部を介して下層の浮遊ゲート電極となる多結晶シリコン膜にシリサイド反応が進行する。浮遊ゲート電極の中間部位でシリサイド反応が確実に停止させることができれば問題ないが、ストッパなどの構成要素が存在しないため、場合によってはゲート絶縁膜まで達することが予想される。このため、ゲート酸化膜の信頼性劣化や、選択ゲートトランジスタの閾値変動などの悪影響が発生するなどの素子の特性に悪影響が発生することが考えられる。
【特許文献１】特開２００２−１７６１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ゲート電極のシリサイド膜を後工程で形成する場合でもシリサイド化の進行を適切に制御することができるようにした不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置の一態様は、半導体基板と、前記半導体基板の上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極部、前記浮遊ゲート電極部上に形成された第１の電極間絶縁膜、前記電極間絶縁膜に形成された制御ゲート電極部からなる第１のゲート電極と、前記第１のゲート電極に隣接して設けられ、前記ゲート絶縁膜上に形成され前記浮遊ゲート電極部の膜厚と同じ膜厚を有する下部電極部、前記下部電極部上に形成され前記第１の電極間絶縁膜の膜厚と同じ膜厚を有し第１の開口部が形成された第２の電極間絶縁膜、前記第２の電極間絶縁膜上に形成され前記制御ゲート電極部の膜厚と同じ膜厚を有し前記第１の開口を介して前記下部電極部と接続された中間電極部と、前記中間電極部上に形成され前記第１の開口部に対応する第２の開口部が形成された第３の電極間絶縁膜と、前記第３の電極間絶縁膜上に形成され前記第２の開口部を介して前記中間電極部に接続された上部電極部とからなる第２のゲート電極とを備え、前記制御ゲート電極部、前記上部電極部、前記中間電極部の前記第１の開口部と前記第２の開口部との間に位置する部分はシリサイド膜により構成されたところに特徴を有する。
【０００７】
また、本発明の不揮発性半導体記憶装置の製造方法の一態様は、メモリセルトランジスタおよび選択ゲートトランジスタを有する不揮発性半導体記憶装置の製造方法であって、半導体基板の上面にゲート絶縁膜、第１の多結晶シリコン膜、加工用絶縁膜を順次形成する工程と、前記加工用絶縁膜を所定パターンにパターニングし、パターニングされた前記加工用絶縁膜をマスクに、前記第１の多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングし、第１の溝部を形成する工程と、前記第１の溝部に絶縁膜を埋め込み、上端の高さが前記第１の多結晶シリコン膜の上面の高さより低くかつ前記半導体基板の表面の高さより高い素子分離絶縁膜を形成する工程と、前記加工用絶縁膜を除去した後に、前記第１の多結晶シリコン膜および前記素子分離絶縁膜の上面に電極間絶縁膜、第２の多結晶シリコン膜およびシリコン酸化膜を順次形成する工程と、前記選択ゲートトランジスタのゲート電極形成領域に、前記シリコン酸化膜、第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜の一部にわたる第２の溝部を形成する工程と、前記シリコン酸化膜の上面および前記第２の溝部を埋めるように第３の多結晶シリコン膜を形成する工程と、前記第３の多結晶シリコン膜、前記シリコン酸化膜、前記第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜を加工して前記メモリセルトランジスタのゲート電極形成領域に第１のゲート電極を形成すると共に前記選択ゲートトランジスタのゲート電極形成領域に第２のゲート電極を形成する工程と、前記第１および第２のゲート電極の間に層間絶縁膜を埋め込み形成する工程と、前記第１のゲート電極の前記第３の多結晶シリコン膜および前記シリコン酸化膜を除去し、前記第１のゲート電極の前記第２の多結晶シリコン膜の上面を露出させる工程と、前記第１のゲート電極の前記第２の多結晶シリコン膜をシリサイド化すると共に、前記第２のゲート電極の前記電極間絶縁膜上および前記第２の溝部内の前記第３の多結晶シリコン膜をシリサイド化する工程とを順次実行するところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、ゲート電極のシリサイド膜を後工程で形成する場合でもシリサイド化の進行を適切に制御することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明の不揮発性半導体記憶装置を、積層ゲート構造を備えたＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について、図１ないし図１３を参照しながら説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
図１において、メモリセル領域のメモリセルアレイは、複数のＮＡＮＤセルユニットＳｕを並べた構成とされている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなる。また、ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域（図３の符号１ａ参照）を共用して形成されている。
【００１１】
図１中、Ｘ方向（ワード線方向、第２方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１２】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ビット線方向、第１方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図であり、図２（ｂ）は周辺回路領域のトランジスタのレイアウトパターンを示す平面図である。まず、図２（ａ）において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造により形成された素子分離絶縁膜２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域（素子形成領域）３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１４】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
図３（ａ）は、図２中切断線Ａ−Ａで示す部分の断面図で、メモリセル領域におけるメモリセルトランジスタの活性領域３のワード線ＷＬの形成方向（図２中Ｙ方向）に沿った断面図である。図３（ｂ）は、図２中切断線Ｂ−Ｂで示す部分の断面図で、選択ゲートトランジスタのゲート電極の形成方向に沿った断面図である。図３（ｃ）は、図２中切断線Ｃ−Ｃで示す部分の断面図で、メモリセルトランジスタのゲート電極の形成方向に沿った断面図である。
【００１６】
図３（ａ）において、シリコン基板１の表層部には、前述のように素子分離絶縁膜２により素子形成領域である複数の活性領域３が分離形成されている。この活性領域３の上面にはゲート絶縁膜４が形成され、その上に第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧが所定間隔を存して形成されている。
【００１７】
ゲート電極ＭＧは、下から浮遊ゲート電極膜として多結晶シリコン膜から構成される浮遊ゲート電極部５１、電極間絶縁膜６、制御ゲート電極膜としてシリサイド膜から構成される制御ゲート電極部７１が積層された構成である。なお、制御ゲート電極部７１を構成するシリサイド膜は、多結晶シリコン膜を金属膜と合金化反応（シリサイド化）させて形成されたものである。
【００１８】
ゲート電極ＳＧは、ゲート絶縁膜４上に形成された下部電極部５、下部電極部上に形成された電極間絶縁膜６、電極間絶縁膜６上に形成された中間電極部７、中間電極部７上に形成された電極願絶縁膜８、電極間絶縁膜８上に形成された上部電極部９から構成されている。下部電極部５は、多結晶シリコン膜５ａおよびシリサイド膜５ｂから構成されている。電極間絶縁膜６はＯＮＯ（oxide-nitride-oxide）膜により構成されている。中間電極部７は多結晶シリコン膜７ａおよびシリサイド膜７ｂにより構成されている。電極間絶縁膜８はシリコン酸化膜により構成されている。上部電極部９はシリサイド膜９により構成されている。ゲート電極ＳＧの中央部にはワード線ＷＬ方向に沿って溝部Ｖが形成されることにより、電極間絶縁膜６の中央部に開口部６ａが、電極間絶縁膜８の中央に開口部６ａに対応して開口部８ａが形成ている。
【００１９】
下部電極部５のシリサイド膜５ｂは開口部６ａにに接する部分に所定膜厚で形成されている。シリサイド膜５ｂは、ゲート絶縁膜４に達する膜厚に形成されると電気的特性上で好ましくないが、ゲート絶縁膜４に達しない範囲の膜厚であれば膜厚は特に限定されることはない。なお、下部電極部５はシリサイド膜５ｂが形成されていない構成としても良い。
【００２０】
中間電極部７のシリサイド膜７ｂは開口部６ａと開口部８ａの間の領域に形成されている。シリサイド膜７ｂは、電極間絶縁膜６側の底面の幅寸法より電極間絶縁膜８側の上面の幅寸法が大きくなるよう形成されている。すなわち、シリサイド膜７ｂは電極間絶縁膜６に近い下部では狭い幅に形成され上方に向かうにしたがって徐々に広がり、電極間絶縁膜８と接する部分が最も広い幅になるように形成されている。このシリサイド膜７ｂの形状については、説明した図示の形状に限らず、製造工程上でシリサイド化されるもので、シリサイド化される膜厚や形状は問わないし、中間電極部７がすべてシリサイド膜７ｂとして形成されても良い。
【００２１】
ゲート電極ＳＧを構成する上部電極部９の上面のシリコン基板１の表面に対する高さはゲート電極ＭＧを構成する制御ゲート電極部７の上面の高さよりも高くなるように形成されている。すなわち、ゲート電極ＳＧの方が、ゲート電極ＭＧに比べて電極間絶縁膜８および上部電極部９が積層されている分だけ高くなっている。
【００２２】
ゲート電極ＭＧとゲート電極ＳＧの間にはシリコン酸化膜などからなる層間絶縁膜１０が埋め込み形成されている。図示の状態では、加工の途中段階で示す関係で層間絶縁膜１０の上面の高さは、ゲート電極ＳＧの上部電極部９の上面より低くかつ下面より高く、またゲート電極ＭＧの制御ゲート電極部７１の上面の高さよりも高くなるように形成されている。
【００２３】
次に、図３（ｂ）、（ｃ）において、シリコン基板１は、表層部に複数のトレンチが形成されこのトレンチ内にシリコン酸化膜などからなる素子分離絶縁膜２が埋め込み形成されている。この素子分離絶縁膜２により前述した活性領域３が分離形成されている。各活性領域３の上面にはゲート絶縁膜４が形成され、その上面にゲート電極ＳＧの下部電極部５、ゲート電極ＭＧの浮遊ゲート電極部５１が形成されている。
【００２４】
図３（ｂ）に示すように、ゲート電極ＳＧの部分では、下部電極部５は素子分離絶縁膜２の高さと同程度に形成され、上部がシリサイド膜５ｂとされている。電極間絶縁膜６は、素子分離絶縁膜２の上面のみに形成され、活性領域３部分で分断された状態である。これらシリサイド膜５ｂおよび電極間絶縁膜６の上面にシリサイド膜からなる上部電極部９が積層形成されている。
【００２５】
なお、上記の構成は、製造工程の途中段階で示したものであり、実際には、この後、コンタクト形成工程、層間配線工程などの各種工程を経てウエハ工程が終了し、チップに切断してＮＡＮＤ型フラッシュメモリ装置が形成される。
【００２６】
次に、上記構成を製造する場合の製造工程について図４〜図１３も参照して概略的に説明する。なお、図４〜図１３の各分図（ａ）〜（ｃ）は、図３（ａ）〜（ｃ）と同じ部分を示している。
【００２７】
まず、図４に示すように、シリコン基板１の上面に熱酸化技術を用いて膜厚１０ｎｍ程度のゲート絶縁膜４を形成する。次に、減圧ＣＶＤ（chemical vapor deposition）法を用いて膜厚７０〜８０ｎｍで不純物としてリン（Ｐ）を添加した多結晶シリコン膜５ａを堆積する。多結晶シリコン膜５ａはゲート電極ＭＧの浮遊ゲート電極部、ゲート電極ＳＧの下部電極部として形成されるものである。続いて、同じく減圧ＣＶＤ法により膜厚７０ｎｍ程度の加工用のシリコン窒化膜１１を積層形成する。
【００２８】
次に、図５に示すように、シリコン基板１にトレンチ１ａを形成する。まず、リソグラフィ技術にてフォトレジスト（図示せず）を所望のパターンに加工する。フォトレジストをマスクとして、ＲＩＥ（reactive ion etching）法により、シリコン窒化膜１１、多結晶シリコン膜５ａ、ゲート絶縁膜４をエッチングして除去すると共に、シリコン基板１をエッチングしてトレンチ１ａを形成する。続いて、アッシング技術をもちいてフォトレジストを除去し、図示のようにシリコン基板１の表層部を分離して素子形成領域すなわち活性領域３を形成する。
【００２９】
続いて、図６に示すように、素子分離絶縁膜２を形成する。まず、酸素雰囲気中で熱処理を行なってトレンチ１ａの内壁面に薄い熱酸化膜を形成し、その後ＨＤＰ（high density plasma）法などにより素子分離絶縁膜２としてのシリコン酸化膜などをトレンチ１ａ内に埋め込むように堆積する。次に、ＣＭＰ（chemical mechanical polishing）法を用いて、シリコン窒化膜１１をストッパとして研磨する。これにより、シリコン窒化膜１１の上面より上に形成された素子分離絶縁膜２を除去して、トレンチ１ａ内のみに素子分離絶縁膜２を埋め込んで平坦化した図６に示した構成を得る。
【００３０】
次に、図７に示すように、素子分離絶縁膜２の高さを低く加工すると共に、加工用シリコン窒化膜１１を除去する。ここでは、ＲＩＥ法によりシリコン酸化膜をエッチングする条件で素子分離絶縁膜２をエッチングしてその高さを多結晶シリコン膜５ａの側面の中位程度まで落とし込む。さらに、シリコン窒化膜１１をウェット処理などによりエッチングして除去する。素子分離絶縁膜２の上面を落とし込むのは、ゲート電極ＭＧの構成において浮遊ゲート電極膜となる多結晶シリコン膜５ａと電極間絶縁膜６とが接触する面積を大きくするためである。
【００３１】
続いて、図８に示すように、上記構成の上面に電極間絶縁膜６、多結晶シリコン膜７ａ、シリコン酸化膜８を順次積層形成する。電極間絶縁膜６は、減圧ＣＶＤ法により、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜や高誘電体膜（high-k）などの材料を堆積させて形成する。多結晶シリコン膜７ａは、同じく減圧ＣＶＤ法により、膜厚４０ｎｍ程度で、不純物としてリン（Ｐ）を添加したものとして形成する。多結晶シリコン膜７ａの堆積後に、酸化性雰囲気にて熱処理を行い、多結晶シリコン膜７ａを熱酸化して膜厚５ｎｍ程度の薄いシリコン酸化膜８を形成している。
【００３２】
次に、図９に示すように、ゲート電極ＳＧの形成領域に溝部Ｖを形成する。リソグラフィ処理により電極間絶縁膜６に形成するスリット状の短絡用開口部６ａの形成位置に対応してフォトレジストをパターンニングする。このフォトレジストをマスクとしてＲＩＥ法によりシリコン酸化膜８、多結晶シリコン膜７ａ、電極間絶縁膜６をスリット状にエッチングすると共に、多結晶シリコン膜５ａを所定深さまでエッチングして溝部Ｖを形成する。この後、アッシング処理によりフォトレジストを除去する。これにより、図９（ｂ）に示したように、溝部Ｖを形成した部分の断面としては、多結晶シリコン膜５ａが所定深さまでエッチングされて、多結晶シリコン膜５ａの上面の高さが素子分離絶縁膜２の上に形成された電極間絶縁膜６の上面とほぼ同じ程度まで落とし込まれた状態となる。また、電極間絶縁膜６にスリット状の短絡用開口部６ａが、シリコン酸化膜８にスリット状の短絡用開口部８ａが形成される。
【００３３】
次に、図１０に示すように、多結晶シリコン膜９ａおよび加工用のシリコン窒化膜１２を積層形成する。多結晶シリコン膜９ａは、減圧ＣＶＤ法により所定膜厚で不純物としてリン（Ｐ）を添加した膜として形成する。これにより、短絡用開口部８ａを介してゲート電極ＳＧの形成領域に形成された溝部Ｖ内に多結晶シリコン膜９ａが埋め込み形成された状態となる。この後、減圧ＣＶＤ法によりシリコン窒化膜１２を所定膜厚で形成する。
【００３４】
続いて、図１１に示すように、第１のゲート電極であるゲート電極ＭＧおよび第２のゲート電極であるゲート電極ＳＧを分離形成する。まず、リソグラフィ処理により、フォトレジストをゲート電極のパターンに加工する。次に、フォトレジストをマスクとしてＲＩＥ法により、シリコン窒化膜１２、多結晶シリコン膜９ａ、シリコン酸化膜８、多結晶シリコン膜７ａ、電極間絶縁膜６、多結晶シリコン膜５ａをエッチング加工する。この後、アッシング技術を用いてフォトレジストを除去してゲート電極ＭＧ、ＳＧを形成する。この場合、ゲート電極ＳＧ側においては、前述した電極間絶縁膜６の短絡用開口部６ａおよびシリコン酸化膜８の短絡用開口部８ａが残るようにパターンニングされている。
【００３５】
次に、図１２に示すように、ゲート電極ＭＧ−ＳＧ間や、ＭＧ−ＭＧ間、ＳＧ−ＳＧ間などの図示していないゲート電極間に層間絶縁膜１０を埋め込むように堆積する。続いて、シリコン窒化膜１２を除去するとともに、層間絶縁膜１０の上層の一部をＲＩＥ法などのイオンエッチング法を用いて除去し、多結晶シリコン膜９ａの上面および側面の一部を露出させる。この後、リソグラフィ処理により、フォトレジスト１３をパターンニングしてワード線ＷＬつまりゲート電極ＭＧの多結晶シリコン膜９ａの部分以外を覆うようにする。
【００３６】
次に、図１３に示すように、ＲＩＥ法を用いてフォトレジスト１３をマスクとしてワード線ＷＬに対応するメモリセルトランジスタのゲート電極ＭＧの上部に形成されていた多結晶シリコン膜９ａをエッチングし、フォトレジスト１３をアッシング処理により除去する。このとき、ゲート電極ＭＧの多結晶シリコン膜７ａと９ａとの間に形成されたシリコン酸化膜８が多結晶シリコン膜９ａをエッチングする際のストッパとして機能する。
【００３７】
この後、図３に示したように、ゲート電極ＭＧの多結晶シリコン膜９ａをシリサイド膜９ｂにシリサイド化すると共に、ゲート電極ＳＧの多結晶シリコン膜９ａ、７ａ、５ａの一部をシリサイド膜９ｂ、７ｂ、５ｂにシリサイド化する。すなわち、まずゲート電極ＭＧの上面に残っているシリコン酸化膜８を除去する。このとき、ゲート電極ＭＧおよびＳＧのそれぞれの上面に露出している多結晶シリコン膜７ａ、９ａの表面は自然酸化膜などが除去されるように表面処理がなされる。
【００３８】
この後、スパッタ法を用いてシリサイド膜９ｂ、７ｂ、５ｂを形成するための金属材たとえばニッケル（Ｎｉ）、コバルト（Ｃｏ）などの金属膜を成膜する。続いて、熱処理を行うことで金属膜と多結晶シリコン膜９ａ、７ａ、５ａを反応させて低抵抗なシリサイド膜９ｂ、７ｂ、５ｂを形成する。このとき、熱処理によるシリサイド化を行う場合の温度および時間は、たとえばゲート電極ＭＧの多結晶シリコン膜７ａの全体がシリサイド膜７ｂとなる程度に制御され、過剰なシリサイド反応が起こらないようにしている。
【００３９】
これにより、ゲート電極ＭＧ側においては、金属膜と接触している多結晶シリコン膜７ａは、シリサイド反応が進行してシリサイド膜７ｂとなるが、その進行は電極間絶縁膜６の上面で停止する。したがって、図３（ｃ）にも示しているように、多結晶シリコン膜７ａは、浮遊ゲート電極膜となる多結晶シリコン膜５ａおよび素子分離絶縁膜２の段差に沿う形状にシリサイド化される。
【００４０】
一方、ゲート電極ＳＧにおいては、金属膜と接触している多結晶シリコン膜９ａは、シリサイド反応が進行してシリサイド膜９ｂとなり、さらに、シリコン酸化膜８の開口部分を介して下層側の溝部Ｖ内に形成されている多結晶シリコン膜９ａを通じて多結晶シリコン膜７ａに進行していく。ゲート電極ＳＧは、構成上ゲート電極ＭＧと異なり、ストッパとなる電極間絶縁膜６に短絡用開口部６ａが形成されているため、この短絡用開口部６ａを介してさらに下層の多結晶シリコン膜５ａもシリサイド化されてシリサイド膜５ｂが形成される。この場合、多結晶シリコン膜９ａ、７ａ、５ａは同じ材料で形成されているが、成膜時が異なるため自然酸化膜が境界部分に形成されるなどで、同じ膜内のシリサイド反応の進行に比べてややシリサイド反応の進行が遅くなることが予想される。
【００４１】
ゲート電極ＭＧの高さに比べてゲート電極ＳＧの高さは電極間絶縁膜８および多結晶シリコン膜９ａの膜厚の分だけ高く形成されており、しかも、ゲート電極ＭＧ側の多結晶シリコン膜７ａがシリサイド化される程度で熱処理が終了するので、ゲート電極ＳＧにおけるシリサイド反応の進行は、電極間絶縁膜６の短絡用開口部６ａを介して多結晶シリコン膜５ａのシリサイド化を進行させたとしても、その途中でシリサイド反応が終了し、ゲート絶縁膜４までシリサイド反応が進行するのを抑制できる。したがって、ゲート電極ＳＧにおける多結晶シリコン膜７ａおよび５ａのシリサイド化の進行は、溝部Ｖに接する部分から一定量シリサイド反応が進行して停止する。また、溝部Ｖ内の多結晶シリコン膜９ａのシリサイド化は、シリコン酸化膜８の開口部８ａから多結晶シリコン膜５ａ側に向かって進行するので、溝部Ｖ内の多結晶シリコン膜９ａに接する多結晶シリコン膜７ａにおいては、シリコン酸化膜８側のシリサイド化の進行が電極間絶縁膜６側のシリサイド化の進行に比べて進む。したがって、シリサイド膜７ｂは、電極間絶縁膜６と接する底面の幅寸法よりシリコン酸化膜８に接する上面の幅寸法が大きくなり、シリサイド膜７ｂは電極間絶縁膜６に近い下部では狭い幅に形成され上方に向かうにしたがって徐々に広がり、シリコン酸化膜８と接する部分が最も広い幅になるように形成されている。これによって、図３（ａ）に示しているようなシリサイド膜７ｂ、５ｂが形成される。
【００４２】
この後、コンタクト形成工程、層間配線工程などの各種工程を経てウエハ工程が終了し、チップに切断してＮＡＮＤ型フラッシュメモリ装置が形成される。なお、上記の説明においては、メモリセルトランジスタや選択ゲートトランジスタについてソース／ドレイン領域となる不純物拡散領域などの形成工程については説明および図示を省略しているが、実際にはこれらの工程についても適宜のタイミングで実施されている。
【００４３】
このような第１の実施形態によれば、メモリセルトランジスタのゲート電極ＭＧ以外のトランジスタである選択ゲートトランジスタのゲート電極ＳＧについて、相対的に制御ゲート電極膜となる多結晶シリコン膜の高さを高くした構成としているので、制御ゲート電極となる多結晶シリコン膜の上部をシリサイド化する際に、シリサイド反応の進行が短絡用開口部６ａを介して浮遊ゲート電極膜である多結晶シリコン膜５ａに進行する場合でも、ゲート絶縁膜４に達するのを抑制できる。
【００４４】
これにより、メモリセルトランジスタのゲート電極ＭＧにおいて、多結晶シリコン膜７ａを確実にシリサイド膜７ｂとして形成することでワード線ＷＬの抵抗を低減できると共に、他のトランジスタのゲート電極ＳＧなどにおいてはシリサイド反応を過剰に進行させることのない安定した加工プロセスとすることができる。
【００４５】
また、ゲート電極ＭＧの多結晶シリコン膜９ａをエッチングする際に、多結晶シリコン膜７ａとの間にシリコン酸化膜８をエッチングストッパ用の膜として形成しているので、確実に多結晶シリコン膜９ａのみをエッチングし、且つ多結晶シリコン膜７ａをエッチングしない状態として残すことができる。
【００４６】
（第２の実施形態）
図１４〜図１７は、本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。
図１４は、第１の実施形態における図３と同等の状態における構成図である。この図１４において、第１の実施形態と異なるところは、層間絶縁膜１０の上面の高さがメモリセルトランジスタのゲート電極ＭＧ側部分で低く形成された段差部１０ａを有するところである。これにより、ゲート電極ＭＧの上部のシリサイド膜からなる制御ゲート電極部７１は、上面が露出した状態であると共に、上面から少し下がった位置まで側面が露出した状態に形成されている。
なお、この状態では、製造工程の途中段階であるから、ＮＡＮＤ型フラッシュメモリ装置が形成された状態においては、上記した段差部分１０ａが解消された構成となる場合もある。
【００４７】
次に、上記構成の製造工程について、第１の実施形態と異なる部分について図１４〜図１７も参照して説明する。
図１５は、第１の実施形態における図１１に示した製造工程の図に続く工程を示すものであり、したがって図１１に示した工程までは第１の実施形態と同様である。図１５に示すように、ゲート電極ＭＧ−ＳＧ間や、ＭＧ−ＭＧ間、ＳＧ−ＳＧ間などの図示していないゲート電極間に層間絶縁膜１０を埋め込むように堆積させる。続いて、ＣＭＰ法によりシリコン窒化膜１２をストッパとして研磨し、余分な層間絶縁膜１０を除去してゲート電極ＭＧ、ＳＧの間のみに層間絶縁膜１０が埋め込まれた状態とする。この後、リソグラフィ処理により、フォトレジスト１４をパターンニングしてワード線ＷＬつまりゲート電極ＭＧの部分以外を覆うようにする。
【００４８】
次に、図１６に示すように、ＲＩＥ法によりフォトレジスト１４をマスクとしてエッチングを行う。このエッチングでは、ワード線ＷＬつまりメモリセルトランジスタのシリコン窒化膜１２が除去されて多結晶シリコン膜９ａの上面が露出されると共に、フォトレジスト１４のパターンで露出している部分のシリコン酸化膜である層間絶縁膜１０の一部もエッチングされて段差１０ａが形成される。続いて、ＲＩＥ法によりシリコン酸化膜８をストッパとして多結晶シリコン膜９ａをエッチングして除去し、シリコン酸化膜８の上面を露出させる。この後、フォトレジスト１４をアッシング処理により除去する。
【００４９】
続いて、図１７に示すように、ＲＩＥ法により、ワード線ＷＬ以外つまり他のトランジスタのゲート電極ＳＧの上面に形成されているシリコン窒化膜１２をエッチングして除去し、多結晶シリコン膜９ａの上面部を露出させる。また、このエッチングでは、同時にゲート電極ＭＧの上面に露出していたシリコン酸化膜８が除去されると共に、層間絶縁膜１０もエッチングにより上面の高さが低くなる。たとえば、図示のように、層間絶縁膜１０の上面高さは、ゲート電極ＳＧ側においては、多結晶シリコン膜９ａの上面よりも少し下がった位置となり、ゲート電極ＭＧ側においては、多結晶シリコン膜７ａの上面よりも少し下がった位置となる。
【００５０】
この後、図１４に示したように、ゲート電極ＭＧの多結晶シリコン膜９をシリサイド膜９ａにシリサイド化すると共に、ゲート電極ＳＧの多結晶シリコン膜９ａ、７ａ、５ａの一部をシリサイド膜９、７ｂ、５ｂにシリサイド化する。この処理工程は第１の実施形態とほぼ同じである。
このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができるものである。
【００５１】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態においては、選択ゲートトランジスタのゲート電極ＳＧを例にとって説明したが、周辺回路のトランジスタなどの他のトランジスタが存在する場合にも適用できる。
上記実施形態においては、多結晶シリコン膜７ａの膜厚を８０ｎｍとした場合で示したが、必ずしも８０ｎｍに限らず、これよりも厚く形成しても良いし、薄く形成しても良い。
多結晶シリコン膜７ａ上に形成するシリコン酸化膜８については、必ずしも酸化雰囲気での熱処理による熱酸化膜に限定されるものではなく、減圧ＣＶＤ法を用いて堆積することで形成する方法を採用することもできる。
【００５２】
また、シリコン酸化膜８は、ゲート電極ＭＧ側の多結晶シリコン膜９ａをエッチングする際にストッパとして必要であるが、ゲート電極の加工での難易性つまり制御ゲート電極膜としての多結晶シリコン膜７ａと９ａとの間にシリコン酸化膜８が存在する構成であることを考慮すると、その膜厚は２ｎｍ以上で且つ５ｎｍ以下の範囲で形成することが好ましい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態におけるフラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】図２中切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃで示す部分の模式的な断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【図１１】製造工程の一段階における模式的な断面図（その８）
【図１２】製造工程の一段階における模式的な断面図（その９）
【図１３】製造工程の一段階における模式的な断面図（その１０）
【図１４】本発明の第２の実施形態における図２中切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃで示す部分の模式的な断面図
【図１５】製造工程の一段階における模式的な断面図（その１）
【図１６】製造工程の一段階における模式的な断面図（その２）
【図１７】製造工程の一段階における模式的な断面図（その３）
【符号の説明】
【００５４】
図面中、１はシリコン基板（半導体基板）、２は素子分離絶縁膜、３は活性領域（素子形成領域）、４はゲート絶縁膜、５は下部電極部、６は電極間絶縁膜、７は中間電極部、８はシリコン酸化膜、９は上部電極部、５ａ、７ａ、９ａは多結晶シリコン膜、５ｂ、７ｂ、９ｂはシリサイド膜、５１は浮遊ゲート電極部、７１は制御ゲート電極部、ＭＧはメモリセルトランジスタのゲート電極、ＳＧは選択ゲートトランジスタのゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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