(57)【要約】【課題】各チップ形成領域に形成されたトレンチゲート型トランジスタのドレイン−ゲート間容量のばらつきを低減すること。【解決手段】シリコンウエハ１２の表面１２ｂには複数のチップ形成領域１３が形成されている。そして、複数のチップ形成領域１３のうちの第１のチップ形成領域１６には、ゲートトレンチ１７が形成され、複数のチップ形成領域１３のうちの第２のチップ形成領域１９には、ゲートトレンチ１７よりも深さが浅いゲートトレンチ２０が形成されている。ゲートトレンチ２０の幅Ｄ２は、ゲートトレンチ１７の幅Ｄ１よりも広く形成される。そして、各チップ形成領域１３に形成されたトランジスタ１４はドレイン−ゲート間容量が揃えられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチゲート型トランジスタをウエハ面内の第１のチップ形成領域および第２のチップ形成領域に形成した半導体ウエハにおいて、
前記第２のチップ形成領域のゲートトレンチが、前記第１のチップ形成領域のゲートトレンチよりも浅く、かつ、前記第１のチップ形成領域のゲートトレンチよりも幅が広く形成されることを特徴とする半導体ウエハ。
【請求項２】
トレンチゲート型トランジスタをウエハ面内の第１のチップ形成領域および第２のチップ形成領域に形成した半導体ウエハの製造方法であって、
前記トレンチゲート型トランジスタ形成前の半導体ウエハにレジスト膜を塗布する第１工程と、
前記半導体ウエハに塗布した前記レジスト膜における前記第１のチップ形成領域でのゲートトレンチ形成領域に第１の開口部を形成するとともに前記半導体ウエハに塗布した前記レジスト膜における前記第２のチップ形成領域でのゲートトレンチ形成領域に前記第１の開口部よりも幅の広い第２の開口部を形成する第２工程と、
前記第１の開口部から前記半導体ウエハをエッチングして第１のゲートトレンチを形成するとともに前記第２の開口部から前記半導体ウエハをエッチングして前記第１のゲートトレンチよりも浅く、かつ、幅が広い第２のゲートトレンチを形成する第３工程と、
を備えたことを特徴とする半導体ウエハの製造方法。
【請求項３】
前記第２工程では、前記レジスト膜における前記第１のチップ形成領域でのゲートトレンチ形成領域に対する露光時間よりも前記レジスト膜における前記第２のチップ形成領域でのゲートトレンチ形成領域に対する露光時間を長くすることにより前記第２の開口部を前記レジスト膜に形成する請求項２に記載の半導体ウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ及び半導体ウエハの製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板の表面にトレンチが形成され、トレンチ内にゲート酸化膜、及びゲート電極が形成されることでトレンチ・ゲート領域をなすトレンチゲート型トランジスタとしての半導体装置が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−２３６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、トレンチゲート型トランジスタを製造する際、ウエハの各チップ形成領域に、エッチング装置を用いてトレンチを形成する場合に、ウエハに形成されるトレンチの深さは、ウエハ面内における各チップ形成領域の位置によりばらついてしまい、一部のトレンチは、他のチップ形成領域のトレンチに比べて深さが浅くなっていた。そのため、Ｎ−層（エピ層）に対するゲート酸化膜の接触面積が各トランジスタによりばらつき、それに起因して各トランジスタのドレイン−ゲート（ＤＧ）間容量にばらつきが生じていた。
【０００５】
本発明は、前記問題に鑑みてなされたものであって、その目的は、各チップ形成領域に形成されたトレンチゲート型トランジスタのドレイン−ゲート間容量のばらつきを低減することができる半導体ウエハ及び半導体ウエハの製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、請求項１に記載の発明は、トレンチゲート型トランジスタをウエハ面内の第１のチップ形成領域および第２のチップ形成領域に形成した半導体ウエハにおいて、前記第２のチップ形成領域のゲートトレンチが、前記第１のチップ形成領域のゲートトレンチよりも浅く、かつ、前記第１のチップ形成領域のゲートトレンチよりも幅が広く形成されることを要旨とする。
【０００７】
この発明では、各チップ形成領域のゲートトレンチにより深さがばらつくことで、第２のチップ形成領域におけるゲートトレンチの深さが、第１のチップ形成領域におけるトレンチの深さより浅くなっても、その分、第２のチップ形成領域におけるゲートトレンチの幅は第１のチップ形成領域におけるゲートトレンチの幅よりも広く形成されている。そのため、各チップ形成領域のトレンチゲート型トランジスタのドレイン−ゲート間容量のばらつきを抑えることができる。
【０００８】
請求項２に記載の発明は、トレンチゲート型トランジスタをウエハ面内の第１のチップ形成領域および第２のチップ形成領域に形成した半導体ウエハの製造方法であって、前記トレンチゲート型トランジスタ形成前の半導体ウエハにレジスト膜を塗布する第１工程と、前記半導体ウエハに塗布した前記レジスト膜における前記第１のチップ形成領域でのゲートトレンチ形成領域に第１の開口部を形成するとともに前記半導体ウエハに塗布した前記レジスト膜における前記第２のチップ形成領域でのゲートトレンチ形成領域に前記第１の開口部よりも幅の広い第２の開口部を形成する第２工程と、前記第１の開口部から前記半導体ウエハをエッチングして第１のゲートトレンチを形成するとともに前記第２の開口部から前記半導体ウエハをエッチングして前記第１のゲートトレンチよりも浅く、かつ、幅が広い第２のゲートトレンチを形成する第３工程と、を備えたことを要旨とする。
【０００９】
この発明では、請求項１に記載の半導体ウエハを製造することができる。
請求項３に記載の発明は、請求項２に記載の発明において、前記第２工程では、前記レジスト膜における前記第１のチップ形成領域でのゲートトレンチ形成領域に対する露光時間よりも前記レジスト膜における前記第２のチップ形成領域でのゲートトレンチ形成領域に対する露光時間を長くすることにより前記第２の開口部を前記レジスト膜に形成することを要旨とする。
【００１０】
この発明では、第２のチップ形成領域での露光時間を第１のチップ形成領域での露光時間よりも長くすることで、第２の工程において、レジスト膜に対して第１の開口部よりも幅の広い第２の開口部を形成することができる。
【発明の効果】
【００１１】
本発明によれば、各チップ形成領域に形成されたトレンチゲート型トランジスタのドレイン−ゲート間容量のばらつきを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は半導体ウエハの平面図、（ｂ）は（ａ）におけるＡ−Ａ線概略部分断面図。
【図２】（ａ）はシリコンウエハにレジスト膜が形成された状態の部分断面図、（ｂ）はステッパーの模式図。
【図３】半導体ウエハの第１のチップ形成領域に対する露光を説明する模式部分平面図。
【図４】（ａ）は半導体ウエハの第２のチップ形成領域に対する露光を説明する模式部分平面図、（ｂ）は（ａ）におけるＢ−Ｂ線概略部分断面図。
【図５】（ａ）はトレンチが形成された状態の模式部分断面図、（ｂ）はレジスト膜が除去された状態の模式部分断面図、（ｃ）はゲート酸化膜が形成された状態の模式部分断面図。
【発明を実施するための形態】
【００１３】
以下、本発明を具体化した一実施形態を図面にしたがって説明する。なお、以下では、図１（ａ）におけるシリコンウエハ（シリコン基板）１２のオリエンテーションフラット１２ａの延設方向（左右方向）をＸ方向（Ｘ軸）とし、図１（ａ）におけるオリエンテーションフラット１２ａの延設方向に直交する方向（上下方向）をＹ方向（Ｙ軸）とする。
【００１４】
図１（ａ）に示すように、半導体ウエハ１１は、シリコンウエハ１２面内に複数のチップ形成領域１３が形成されるとともに、各チップ形成領域１３にトレンチゲート型のトランジスタ１４が形成されている。複数のチップ形成領域１３は、製造される半導体チップの大きさに応じてその大きさが決定されており、本実施形態において、全てのチップ形成領域１３は等しい方形状の領域に形成されたうえで格子状に配置されている。
【００１５】
そして、各チップ形成領域１３には、それぞれ多数のゲートトレンチ１５が形成されている。ゲートトレンチ１５はドライエッチングにより形成したものである。
なお、図１（ａ）では説明の都合上、図１（ｂ）で図示するポリシリコンゲート電極２７、層間絶縁膜２９、アルミソース電極３０を省略して図示するとともに、一つのチップ形成領域１３においてゲートトレンチ１５をＸ方向に４つ並べた状態で図示している。
【００１６】
図１（ｂ）に示すように、トランジスタ１４は縦型パワーＭＯＳＦＥＴである。トランジスタ１４は下からＮ＋層２２、Ｎ−層（エピ層）２３、Ｐ層（チャネル形成領域）２４が順に形成されている。なお、Ｎ＋層２２、Ｎ−層２３、Ｐ層２４はシリコンウエハ１２を構成している。Ｐ層２４には、その表層部にＮ＋ソース領域２５が形成されている。そして、トランジスタ１４には、Ｎ＋ソース領域２５及びＰ層２４を貫通してＮ−層２３にまで達するゲートトレンチ１５が複数並設されている。ゲートトレンチ１５は、Ｙ方向に延設されている（図１（ａ）参照）。
【００１７】
さらに、シリコンウエハ１２の下面（裏面）にはドレイン電極２８が形成されている。そして、ポリシリコンゲート電極２７の上面は層間絶縁膜２９により被覆されている。層間絶縁膜２９の上面及びシリコンウエハ１２の上面にはアルミソース電極３０が配置されるとともに、層間絶縁膜２９に形成したコンタクトホールを通してアルミソース電極３０はＮ＋ソース領域２５及びＰ層２４と電気的に接続されている。
【００１８】
次に、半導体ウエハ１１の製造方法について説明する。
ここで、本実施形態では、図１（ａ）のシリコンウエハ１２の面内におけるチップ形成領域１３の数の割合は、シリコンウエハ１２の外周１２ｃ側の方が疎で、シリコンウエハ１２の中央部付近の方が密となっている。そのため、ゲートトレンチ形成のためのドライエッチング時には、シリコンウエハ１２の外周１２ｃ側の方が疎で、シリコンウエハ１２の中央側の方が密なエッチングパターンを形成することになり、シリコンウエハ１２面内に到達するイオンビームの密度はシリコンウエハ１２面内において外周１２ｃ側の方が大きくなる。したがって、エッチング装置によりシリコンウエハ１２に対してエッチングを行った場合、トレンチの深さは、シリコンウエハ１２の外周１２ｃ側の方が深くなる。
【００１９】
そこで、実際に半導体ウエハ１１を製造する前の準備段階として、エッチング装置を用いたときに、シリコンウエハ１２面内において生じるトレンチ深さのばらつき具合を測定する。まず、測定用シリコンウエハにレジスト膜を形成し、レジスト膜に対して同じ幅の開口部を形成したうえで、レジスト膜をマスクとしてエッチング装置によりシリコンウエハ１２に対してトレンチエッチングを行う。そして、このトレンチエッチングにより各チップ形成領域１３に形成されたトレンチの深さを測定し、シリコンウエハ１２に形成されるトレンチ深さのばらつき具合を求める。この処理が、深さばらつき測定工程となる。そして、この結果を参考にして、シリコンウエハ１２面内において、トレンチ深さが浅くなる所定の領域を第２のチップ形成領域１９（図１（ａ）参照）とし、トレンチ深さが深くなる所定の領域を第１のチップ形成領域１６（図１（ａ）参照）として設定する。
【００２０】
そして、新たにシリコンウエハ１２を準備して、第１工程としてのレジスト膜形成工程を行う。レジスト膜形成工程では、図２（ａ）に示すように、シリコンウエハ１２の表面１２ｂに、レジスト膜（感光性樹脂膜）３２を塗布する。次に、レジスト膜３２にパターニングを施すための第２工程としてのパターニング工程を行う。パターニング工程では、図２（ｂ）に示すように、ステッパー４０（縮小投影型の露光装置）を用いる。ステッパー４０は、照明部４１から平行光束を照射し、その平行光束をその下部に位置させてあるレチクル４２に透過させ、投影レンズ４３を介してシリコンウエハ１２上面のレジスト膜３２にレチクル４２のパターンを転写する。レチクル４２におけるトレンチ形成用パターンは、同一幅である。ステッパー４０は、ステージ４４が平面方向に移動することでシリコンウエハ１２の表面１２ｂに対して繰り返し露光を行う。パターニング工程では、まず、このステッパー４０のホルダ４５にシリコンウエハ１２を載置して、シリコンウエハ１２を保持させる。
【００２１】
次に、図３に示すように、シリコンウエハ１２の外周１２ｃ側の第１のチップ形成領域１６に対して、所定時間露光を施す。なお、図３の符号Ｐ１の部分は、第１のチップ形成領域１６のゲートトレンチ形成領域を示している。また、本実施形態において、ステッパー４０は２つ分のチップ形成領域１３（例えば、図３において２点鎖線で囲ったエリア）を一回の露光エリアとしている。そのため、複数回繰り返し露光を行うことで全ての第１のチップ形成領域１６に露光が行われる。
【００２２】
その後、図４（ａ），（ｂ）に示すように、シリコンウエハ１２の中央部付近に存在する第２のチップ形成領域１９に対して露光を行う。なお、図４（ａ）の符号Ｐ２の部分は、第２のチップ形成領域１９のゲートトレンチ形成領域を示している。第２のチップ形成領域１９でのゲートトレンチ形成領域に対しては、第１のチップ形成領域１６でのゲートトレンチ形成領域に対して行った露光時間よりも長い時間露光を行う。
【００２３】
その後、現像処理を行うことで、図４（ｂ）に示すように、レジスト膜３２における第１のチップ形成領域１６のゲートトレンチ形成領域に第１の開口部としての開口部４６が形成され、レジスト膜３２における第２のチップ形成領域１９のゲートトレンチ形成領域に第２の開口部としての開口部４７が形成される。このとき、開口部４７はゲートトレンチ２０を形成すべき箇所と対応するように形成されるとともに、開口部４６はゲートトレンチ１７を形成すべき箇所と対応するように形成される。ここで、第２のチップ形成領域１９でのゲートトレンチ形成領域Ｐ２（図４（ａ）参照）に対する露光時間を第１のチップ形成領域１６でのゲートトレンチ形成領域Ｐ１（図４（ａ）参照）に対する露光時間よりも長くすることにより、開口部４７は、開口部４６よりも幅広に形成されている。
【００２４】
次に、レジスト膜３２が形成されたシリコンウエハ１２をエッチングチャンバー内に配置して、レジスト膜３２をマスクとして、シリコンウエハ１２のトレンチエッチングを例えばＲＩＥ（反応性イオンエッチング）により行う。これにより、図５（ａ）に示すように、シリコンウエハ１２の表面にゲートトレンチ１７及びゲートトレンチ２０を形成する。この処理が第３工程としてのトレンチ形成工程を構成する。
【００２５】
そして、トレンチ形成工程完了後には、図５（ｂ）に示すように、レジスト膜３２を除去する。
次に、図５（ｃ）に示すように、ゲートトレンチ１７及びゲートトレンチ２０の内面にゲート酸化膜２６を形成する。
【００２６】
その後、図１（ｂ）に示すように、ゲートトレンチ１７及びゲートトレンチ２０内に、ゲート電極２７を配置するとともに、層間絶縁膜２９、Ｎ＋ソース領域２５、アルミソース電極３０、ドレイン電極２８を形成する。
【００２７】
このように形成された半導体ウエハ１１においては、複数のチップ形成領域１３のうち、シリコンウエハ１２の中央部付近（外周１２ｃから遠い側）の第２のチップ形成領域１９には、ゲートトレンチ２０を有するトランジスタ１８が形成されている。また、複数のチップ形成領域１３のうち、Ｘ方向及びＹ方向のいずれかにおいてシリコンウエハ１２の外周１２ｃに近い第１のチップ形成領域１６には、ゲートトレンチ１７を有するトランジスタ２１が形成されている。
【００２８】
また、第２のチップ形成領域１９のトランジスタ１８において、ゲートトレンチ２０の深さＴ２は、ゲートトレンチ１７の深さＴ１よりも浅くなっている。  また、ゲートトレンチ２０は、その幅Ｄ２が、ゲートトレンチ１７の幅Ｄ１よりも広く形成されている。具体的には、ゲートトレンチ２０の深さＴ２がゲートトレンチ１７の深さＴ１よりも浅い分だけ、ゲートトレンチ２０の幅Ｄ２はゲートトレンチ１７の幅Ｄ１よりも広く形成されている。その結果、ゲートトレンチ１７内でのＮ−層（エピ層）２３に対するゲート酸化膜２６の接触面積と、ゲートトレンチ２０内でのＮ−層（エピ層）２３に対するゲート酸化膜２６の接触面積とは略同じになっている。また、ゲートトレンチ１７の内面に形成されたゲート酸化膜２６と、ゲートトレンチ２０の内面に形成されたゲート酸化膜２６とは、同じ厚みに形成されている。ここで、ドレイン−ゲート間容量は、Ｎ−層（エピ層）に対するゲート酸化膜の接触面積とゲート酸化膜の厚みとによって左右され、トランジスタ１８，２１においては、Ｎ−層（エピ層）に対するゲート酸化膜の接触面積及びゲート酸化膜の厚みのどちらも等しくなっている。そのため、各チップ形成領域１３に形成されたトランジスタ１４のドレイン−ゲート間容量は揃えられている。
【００２９】
その後、半導体ウエハ１１は、図示しないダイシング用のステージの上に載置され、真空チャックにより固定して、チップ形成領域１３毎にダイシングカットされて、各チップに裁断されることとなる。
【００３０】
この実施形態によれば以下の効果を得ることができる。
（１）半導体ウエハ１１には、複数のチップ形成領域１３が形成されている。そして、複数のチップ形成領域１３のうちの第１のチップ形成領域１６には、ゲートトレンチ１７が形成されている。また、複数のチップ形成領域１３のうちの第２のチップ形成領域１９には、ゲートトレンチ１７よりも深さが浅いゲートトレンチ２０が形成されている。そして、ゲートトレンチ２０の幅Ｄ２は、ゲートトレンチ１７の幅Ｄ１よりも広く形成されている。したがって、ゲートトレンチ１７内でのＮ−層（エピ層）２３に対するゲート酸化膜２６の接触面積と、ゲートトレンチ２０内でのＮ−層（エピ層）２３に対するゲート酸化膜２６の接触面積との差を小さくすることができる。そのため、複数のトランジスタ１４において、Ｎ−層（エピ層）２３に対するゲート酸化膜２６の接触面積のばらつきを抑えることができ、半導体ウエハ１１に形成された複数のトランジスタ１４におけるドレイン−ゲート間容量のばらつきを抑えることができる。
【００３１】
（２）パターニング工程では、第１のチップ形成領域１６でのゲートトレンチ形成領域に開口部４６を形成するとともに、第２のチップ形成領域１９でのゲートトレンチ形成領域に開口部４６よりも幅の狭い開口部４７を形成する。そして、レジスト膜３２をマスクとして、トレンチエッチングを行い、ゲートトレンチ１７及びゲートトレンチ１７よりも幅の広いゲートトレンチ２０を形成する。したがって、半導体ウエハ１１において、ドレイン−ゲート間容量の差がない複数のトランジスタ１４を形成することができる。
【００３２】
（３）パターニング工程では、第２のチップ形成領域１９でのゲートトレンチ形成領域Ｐ２に対する露光時間は、第１のチップ形成領域１６でのゲートトレンチ形成領域Ｐ１に対する露光時間よりも長くする。したがって、開口部４６よりも幅の広い開口部４７を形成することができる。また、同一幅のパターンが形成されたレチクル４２を用い、そのレチクル４２を取り替えなくとも、レジスト膜３２に対して幅の異なるパターンを形成することができるため、開口部４６及び開口部４７を形成するパターニング工程における工数の増加を抑制できる。
【００３３】
実施形態は前記に限定されるものではなく、例えば、次のように構成してもよい。
○  パターニング工程において行う開口部４６及び開口部４７の形成方法を変更してもよい。例えば、露光時間を変えることで幅の異なる開口部４６及び開口部４７をレジスト膜３２に対して形成する代わりに、幅の異なるトレンチ形成用パターンが形成されたレチクル４２を用いることで幅の異なる開口部４６及び開口部４７を形成してもよい。すなわち、トレンチ幅の広いパターンが形成された第１領域と、トレンチ幅の狭いパターンが形成された第２領域とが形成されたレチクル４２を用いる。そして、第１のチップ形成領域１６に対して露光を行う場合には、第１領域を遮光した状態でレチクル４２に光を透過させ、第２のチップ形成領域１９に対して露光を行う場合には、第２領域を遮光した状態でレチクル４２に光を透過させる。そのうえで、現像処理を行えば、開口部４６及び開口部４７を形成することができる。
【００３４】
○  レジスト膜３２に対して露光を行う際にステッパー４０を用いる代わりに、等倍露光装置を用いてもよい。この場合、幅の異なるトレンチ形成用パターンが形成されたマスクを用い、シリコンウエハ１２の表面１２ｂに形成されたレジスト膜３２の全ての領域に対して等しい解像度で露光する。
【００３５】
○  開口部４６，４７の幅が広い程、その開口部４６，４７におけるエッチング速度は速くなるため、トレンチ形成工程では、それも考慮してトレンチエッチングを行うとよい。
【００３６】
○  半導体ウエハ１１において、シリコンウエハ１２の代わりに、例えば、ＧａＡｓ（ガリウム・ヒ素）ウエハを使用してもよい。
○  アルミソース電極３０の上にニッケルめっき膜を設けてもよい。
【符号の説明】
【００３７】
Ｔ１，Ｔ２…ゲートトレンチの深さ、Ｄ１，Ｄ２…ゲートトレンチの幅、１１…半導体ウエハ、１２…シリコンウエハ、１３…チップ形成領域、１４，１８，２１…トランジスタ、１５，１７，２０…ゲートトレンチ、１６…第１のチップ形成領域、１９…第２のチップ形成領域、３２…レジスト膜、４０…ステッパー、４６，４７…開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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