(57)【要約】【課題】ＯＤＴ端子による内蔵終端抵抗の制御とリードデータの出力タイミングのずれによるバス転送時間の遅れをなくす。【解決手段】終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、複数の半導体記憶装置のうちいずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置の終端抵抗値がいずれもオンし、いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置の終端抵抗値がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、半導体記憶装置の終端抵抗回路が、リードコマンドに応答してデータを出力するときに終端抵抗制御信号のレベルによらず、オフする。【選択図】図８
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【特許請求の範囲】
【請求項１】
終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、
前記複数の半導体記憶装置のうち、いずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに前記複数の半導体記憶装置の終端抵抗がいずれもオンし、前記いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに前記複数の半導体記憶装置の終端抵抗がいずれもオフするように前記終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、
前記終端抵抗回路が、前記半導体記憶装置が前記リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずにオフする終端抵抗回路であることを特徴とするメモリシステム。
【請求項２】
前記複数の半導体記憶装置が、前記リードコマンド及びライトコマンドを実行可能な通常動作モードと、前記リードコマンド及びライトコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一であることを特徴とする請求項１記載のメモリシステム。
【請求項３】
終端抵抗制御信号により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずオフする終端抵抗回路を備えた複数の半導体記憶装置と、
前記終端抵抗回路の初期抵抗値を設定するとともに前記終端抵抗制御信号により前記終端抵抗回路のオンオフを制御する終端抵抗制御部を備え前記複数の半導体記憶装置を制御するメモリコントローラと、
を備え、
前記複数の半導体記憶装置が、ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一であることを特徴とするメモリシステム。
【請求項４】
前記複数の半導体記憶装置が、終端抵抗値指定レジスタを有しており、前記メモリコントローラが、前記終端抵抗値指定レジスタで指定する各終端抵抗値の値を一定の固定値になるように初期設定することを特徴とする請求項１乃至３いずれか１項記載のメモリシステム。
【請求項５】
前記複数の半導体記憶装置は、複数のランクに分けて前記メモリコントローラに接続され、前記メモリコントローラから前記各ランクの半導体記憶装置にコマンド及びアドレス信号が共通に与えられ、前記終端抵抗制御信号が、前記ランク毎に独立して与えられていることを特徴とする請求項１乃至４いずれか１項記載のメモリシステム。
【請求項６】
前記メモリコントローラが、前記複数の半導体記憶装置のいずれにもリードコマンドもライトコマンドも実行させていない状態から、連続してリードコマンド又はライトコマンドを実行させ、その後にリードコマンドもライトコマンドも実行させない状態に戻るように制御するときは、前記終端抵抗制御部は、前記連続するリードコマンド又はライトコマンドによるデータ転送に先立って前記複数の半導体記憶装置の終端抵抗回路をオンするように制御し、前記連続するリードコマンド又はライトコマンドによるデータ転送の終了後に前記複数の半導体記憶装置の終端抵抗回路をオフするように制御し、前記連続するコマンドによるデータの転送中は前記複数の半導体記憶装置に対する前記終端抵抗制御信号のレベルを保持することを特徴とする請求項１乃至５いずれか１項記載のメモリシステム。
【請求項７】
前記メモリコントローラと、前記各半導体記憶装置とを接続するデータバスをさらに備え、前記データバスの前記メモリコントローラから前記各半導体記憶装置までの配線長が互いに実質的に等しくなるように配線されていることを特徴とする請求項１乃至６いずれか１項記載のメモリシステム。
【請求項８】
前記データバスは、前記メモリコントローラと分岐点を接続する共通バスと、前記分岐点から各半導体記憶装置を接続する複数の分岐バスとを備え、前記複数の分岐バスの長さが互いに等しいことを特徴とする請求項７記載のメモリシステム。
【請求項９】
データ入出力端子に接続された内蔵終端抵抗と、
前記内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、
リードコマンドに応答して前記データ入出力端子にリードデータを出力するときに前記終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにする終端抵抗制御回路と、
を備えた半導体記憶装置。
【請求項１０】
ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御端子から入力する終端抵抗制御信号による前記内蔵終端抵抗のオンオフタイミングが実質的に同一であることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記リードデータを出力する出力バッファ回路の少なくとも一部が前記内蔵終端抵抗を兼用していることを特徴とする請求項９又は１０記載の半導体記憶装置。
【請求項１２】
前記出力バッファ回路が前記リードコマンド実行時にはリードデータを出力し、前記リードコマンド実行時以外のときは、前記終端抵抗として機能することを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記リードコマンドは、システムクロックに同期して与えられるコマンドであって、さらに同期回路と、
前記同期回路を用いて前記リードコマンド実行時にリードデータを前記システムクロックに同期して出力する同期回路選択モードと、前期同期回路を用いずに、システムクロックから生成した内部クロックに同期して前記リードデータを出力する同期回路非選択モードと、を切り替える同期回路選択回路と、を備え、
前記同期回路選択回路が、同期回路非選択モードを選択した場合に、前記終端抵抗制御回路がリードコマンド実行時に終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにすることを特徴とする請求項９乃至１２いずれか１項記載の半導体記憶装置。
【請求項１４】
終端抵抗と、前記終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、を備え、リードコマンド実行時に前記終端抵抗制御端子のレベルの如何によらず前記終端抵抗をオフにする機能を有する半導体記憶装置、が複数実装された配線基板であって、
前記配線基板は、前記複数の半導体記憶装置が共通に接続される共通データバスを備え、前記複数の半導体記憶装置がそれぞれ前記共通データバスから分岐する分岐バスを介して共通データバスに接続され、前記共通データバスの任意の１点から各半導体記憶装置への配線長が等しくなるように各分岐バスが配線されていることを特徴とする配線基板。
【請求項１５】
前記配線基板はマザーボードであって、前記各半導体記憶装置が、前記マザーボードに実装されたメモリモジュールにさらに実装されていることを特徴とする請求項１４記載の配線基板。
【請求項１６】
前記配線基板には前記共通データバスに接続されたメモリコントローラが実装されていることを特徴とする請求項１４又は１５記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム、半導体記憶装置、及び配線基板に関する。特に配線基板は、半導体記憶装置を実装する配線基板に関する。
【背景技術】
【０００２】
ダイナミックＲＡＭ等の半導体記憶装置も用いたメモリシステムの大容量化、高速化には目覚しいものがある。特に、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ
Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）を実装したメモリシステムでは、半導体記憶装置の内部の動作をパイプライン化させ、外部からクロックに同期して与えられたコマンドを順次実行すると共に、ＤＤＲ  ＳＤＲＡＭとメモリコントローラとの間をバスクロック周波数の２倍のレートでデータ転送を行えるようにしてシステムの高速動作を実現している。上記ＤＤＲ  ＳＤＲＡＭ等では、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられ、外部から与えられるクロックに同期して内部回路を動作させ、高速なデータ転送を実現している。特に、ＤＤＲ２以降のＤＤＲ  ＳＤＲＡＭでは、ＤＱ、ＤＱＳ等のデータ入出力端子に終端抵抗を内蔵し、メモリコントローラからＤＤＲ  ＳＤＲＡＭのＯＤＴ端子に制御信号を与えて終端抵抗のオンオフを制御することにより、データ入出力端子から反射を低減させることにより高速なデータ伝送を実現している。
【０００３】
図１は、従来のメモリシステムのメモリシステム全体の構成図である。図１は、６４ビット並列読み出し書き込みのメモリシステムである。半導体記憶装置１０１は、８ビット並列読み出し書き込みであり、８個の半導体記憶装置１０１を並列に接続して６４ビット並列読み出し書き込みを行っている。また、図１のメモリシステムでは、２個のＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）にそれぞれ２ランクの半導体記憶装置１０１を実装した構成を想定している。すなわち、ＤＩＭＭ１  Ｒａｎｋ−１、ＤＩＭＭ１  Ｒａｎｋ−２、ＤＩＭＭ２  Ｒａｎｋ−１、ＤＩＭＭ２  Ｒａｎｋ−２の計４ランクの半導体記憶装置で構成され、各ランクは、さらに８個の半導体記憶装置１０１で構成されている。全部で４ランク＊８個＝３２個の半導体記憶装置１０１が実装されている。図１では、並列接続された８個の半導体記憶装置のうち、３個の半導体記憶装置１０１のみを図示している。これらの３２個の半導体記憶装置１０１を制御する信号がメモリコントローラ１０２から与えられ、メモリコントローラとの間でデータの入出力を行う。
【０００４】
なお、図１では、メモリコントローラ１０２は各半導体記憶装置１０１に直接接続されているが、メモリコントローラ１０２と半導体記憶装置１０１との間には、ＤＩＭＭ毎にＰＬＬやバッファレジスタが配置され、ＤＩＭＭ毎にメモリコントローラとの間のタイミングの同期化を図るいわゆるＲｅｇｉｓｔｅｒｅｄ  ＤＩＭＭや、Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  ＤＩＭＭ（ＦＢＤＩＭＭ）もある。また、メモリコントローラ１０２は、メモリ制御専用の機能を持つＬＳＩでもよいし、ＣＰＵが直接メモリを制御するものもある。また、メモリコントローラ１０２は、複数のＬＳＩで構成されるものもある。
【０００５】
図１において、ＡＤＲ、ＣＭＤはアドレス及びコマンド信号であり、メモリコントローラ１０２から各ランクの半導体記憶装置１０１に共通に接続される。なお、コマンド信号ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが含まれる。ＤＱ０〜ＤＱ６３信号は、メモリコントローラ１０２と半導体記憶装置１０１との間でリードライトデータの転送等に用いられる双方向のデータ入出力信号である。半導体記憶装置１０１は８ビット並列入出力であることを想定しているので、ＤＱ０〜ＤＱ６３の６４ビットをカバーするため、８個の半導体記憶装置１０１が並列に接続されている。このＤＱ０〜ＤＱ６３のデータ入出力信号も各ランクに共通に接続される。また、ＤＱＳ０〜７信号、／ＤＱＳ０〜７信号は、それぞれ、差動のデータストローブ信号で、ライト動作時にはメモリコントローラ１０２から半導体記憶装置１０１へ、リード時には半導体記憶装置１０１からメモリコントローラ１０２へ転送するデータのストローブ信号であり、双方向の入出力信号である。なお、リード動作時に、半導体記憶装置１０１が出力するデータストローブ信号ＤＳＱ、／ＤＱＳ信号は、リードデータの変化点と同期しているので、メモリコントローラ１０２側でストローブ信号として用いるときは、データ信号のラッチできるタイミングに位相をずらして使用される。このデータストローブ信号ＤＱＳ０〜７、／ＤＱＳ０〜７も各ランクの半導体記憶装置に共通に接続される。ただし、各ランクに並列接続される８個の半導体記憶装置１０１には、それぞれ、独立したＤＱＳ信号と／ＤＱＳ信号が接続される。
【０００６】
また、クロック信号ＣＫ０〜３、／ＣＫ０〜３、クロックイネーブル信号ＣＫＥ０〜３、チップセレクト信号／ＣＳ０〜３、内蔵終端抵抗制御信号ＯＤＴ０〜３は、メモリコントローラ１０２から半導体記憶装置１０１へ出力される信号で、ランク毎に独立した別々の信号が出力される。クロック信号ＣＫ０〜３、／ＣＫ０〜３は半導体記憶装置１０１に対してシステムクロックとして与えられる信号であり、メモリコントローラ１０２から半導体記憶装置１０１に与えられるリードライト等のコマンドもこのシステムクロックに同期して与えられる。クロックイネーブル信号ＣＫＥ０〜３は、クロックＣＫが有効か無効かを決定する信号である。クロックＣＫの立ち上がりエッジでＣＫＥがハイレベルの場合、次のＣＫの立ち上がりエッジは有効である。それ以外の場合は無効となる。チップセレクト信号／ＣＳ０〜３は、ローレベルの場合コマンドの入力が有効となる。／ＣＳ０〜３がハイレベルの場合、コマンドは無視される。ただし、動作は続行される。このチップセレクト信号を用いて複数のランクの半導体記憶装置１０１のうち、任意のランクの半導体記憶装置１０１に対してコマンドを与え、選択的にアクセスすることができる。さらに、内蔵終端抵抗制御信号ＯＤＴ０〜３は、各半導体記憶装置１０１に内蔵されている終端抵抗の値が無限大でないときに、その終端抵抗のオンオフを制御することができる。ＯＤＴ０〜３がハイレベルのとき終端抵抗はオンし、ローレベルのとき終端抵抗はオフする。
【０００７】
また、図１のメモリコントローラから半導体記憶装置１０１へのデータバス（ＤＱ、ＤＱＳ等）の配線は、ＤＩＭＭ１のみを実装し、ＤＩＭＭ２を実装しない場合にもスタブ（ｓｔｕｂ、未終端配線）が生じないように、メモリコントローラ１０２からの配線の遠端にＤＩＭＭ１を実装し、メモリコントローラ１０２からＤＩＭＭ１への配線の途中にＤＩＭＭ２を接続するいわゆるフライバイ（ＦＬＹ−ＢＹ）で配線している。なお、フライバイで配線するのは、ＤＩＭＭ２を実装せずにＤＩＭＭ１のみを実装する場合に、スタブからの信号の反射を防ぐためである。
【０００８】
次に、半導体記憶装置１０１がＤＤＲ３  ＳＤＲＡＭである場合に、好適な終端抵抗設定の例を図２に示す。図２では、ＤＩＭＭの構成として、ＤＩＭＭ１、ＤＩＭＭ２共に２ランクのＤＤＲ３  ＳＤＲＡＭを実装した場合（２Ｒ／２Ｒ）、ＤＩＭＭ１の２ランク、ＤＩＭＭ２に１ランクのＤＤＲ３  ＳＤＲＡＭを実装した場合（２Ｒ／１Ｒ）、ＤＩＭＭ１、ＤＩＭＭ２共に１ランクのＤＤＲ３  ＳＤＲＡＭを実装した場合（１Ｒ／１Ｒ）を想定している。このときのメモリコントローラ１０２から与えられるリードまたはライトコマンド（ＷＲＩＴＥ、ＲＥＡＤ）、そのリード、ライトコマンドのアクセス対象となるＤＩＭＭとランク、そのリード、ライトコマンド実行時のメモリコントローラ１０２の終端抵抗値、ボードに実装されている各ＤＩＭＭ、各ランクの終端抵抗の抵抗値を示している。なお、終端抵抗の抵抗値は、あらかじめ、メモリコントローラ１０２から半導体記憶装置１０１の終端抵抗値指定レジスタに終端抵抗値を設定することにより行う。
【０００９】
また、ＤＤＲ３  ＳＤＲＡＭでは、ダイナミックＯＤＴの機能を有しているので、ライトコマンド実行時の終端抵抗の抵抗値を指定するライトコマンド実行時終端抵抗値指令レジスタと、ライトコマンド実行時以外のときの終端抵抗の抵抗値を指定するノミナル終端抵抗値指定レジスタを備えており、ダイナミックＯＤＴの機能を選択すると、ライトコマンド実行時とライトコマンド実行時以外のときで終端抵抗の抵抗値を変えることができる。すなわち、ダイナミックＯＤＴの機能を使用するときは、終端抵抗をオフするかオンするかをＯＤＴ端子により制御し、オンするときの抵抗値は、ライトコマンド実行時と、それ以外のときで異なる終端抵抗値を指定することができる。図２では、そのダイナミックＯＤＴの機能を用いて、ライトコマンド実行時には、ライトコマンド実行の対象となるランクの終端抵抗値とそれ以外の終端抵抗の抵抗値に異なる抵抗値を設定している。図２のような終端抵抗値の設定を行うと信号の反射を好適に防ぐことができる。
【００１０】
なお、ダイナミックＯＤＴを含むＤＤＲ３  ＳＤＲＡＭの仕様については、非特許文献１（８９ページ〜１０５ページ）に記載されている。また、特許文献１には、図２と同様な終端抵抗設定の例が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第７３４２４１１号明細書
【非特許文献】
【００１２】
【非特許文献１】ＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＤＤＲ３  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ、ＪＥＳＤ７９−３Ｂ、２００８年４月、ＪＥＤＥＣ半導体技術協会（ＪＥＤＥＣ  ＳＯＬＩＤ  ＳＴＡＴＥ  ＴＥＣＨＮＯＬＯＧＹ  ＡＳＳＯＣＩＡＴＩＯＮ）、３７ページ、８９〜１０５ページ
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、メモリシステムにおいて、データ転送の高速化が求められる一方、消費電力の低減が求められている。この消費電流低減のネックの一つとなっているのが、半導体記憶装置に用いられているＤＬＬ等の同期回路による消費電力である。ＰＬＬやＤＬＬ等の同期回路は、起動開始からロックするまでに時間を要するため、常時高速に動作させる必要がある。従って、アクセスがないときでも大きな消費電力を要する。
【００１４】
ＤＤＲ３  ＳＤＲＡＭにもＤＬＬをオフするＤＬＬオフモードが一応設けられているが、ＤＬＬオフモードでは、終端抵抗のオンオフのタイミングとデータ入出力の切り換えタイミングについて明確化されていない。
【００１５】
また、一対のランクを有するＤＩＭＭについて、アクセスのないランクをパワーダウンモードに設定しＤＬＬを停止させることにより消費電力を低減させることも考えられる。しかし、対となるランクをアクセスするときには、パワーダウンモードに設定したランクについても終端抵抗の制御が必要である。この場合もパワーダウンモードに設定してしまうと通常動作モードと同一のタイミングでは、終端抵抗の制御ができない。
【課題を解決するための手段】
【００１６】
本発明の１つの側面によるメモリシステムは、終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、前記複数の半導体記憶装置のうち、いずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに前記複数の半導体記憶装置の終端抵抗値がいずれもオンし、前記いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに前記複数の半導体記憶装置の終端抵抗値がいずれもオフするように前記終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、前記終端抵抗回路は、前記半導体記憶装置が前記リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらず、オフする終端抵抗回路である。
【００１７】
本発明の他の側面によるメモリシステムは、終端抵抗制御信号により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずオフする終端抵抗回路を備えた複数の半導体記憶装置と、前記終端抵抗回路の初期抵抗値を設定するとともに前記終端抵抗制御信号により前記終端抵抗回路のオンオフを制御する終端抵抗制御部を備え前記複数の半導体記憶装置を制御するメモリコントローラと、を備え、前記複数の半導体記憶装置が、ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一である。
【００１８】
本発明の別な側面による半導体記憶装置は、データ入出力端子に接続された内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、リードコマンドに応答して前記データ入出力端子にリードデータを出力するときに前記終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにする終端抵抗制御回路と、を備える。
【００１９】
本発明のさらに他の側面による配線基板は、終端抵抗と、前記終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、を備え、リードコマンド実行時に前記終端抵抗制御端子のレベルの如何によらず前記終端抵抗をオフにする機能を有する半導体記憶装置が複数実装された配線基板であって、前記配線基板は、前記複数の半導体記憶装置が共通に接続される共通データバスを備え、前記複数の半導体記憶装置がそれぞれ前記共通データバスから分岐する分岐バスを介して共通データバスに接続され、前記共通バスの任意の１点から各半導体記憶装置への配線長が等しくなるように各分岐バスが配線されている。
【発明の効果】
【００２０】
本発明によれば、システムクロックに対するデータ入出力タイミングがばらついても内蔵終端抵抗を適切なタイミングでオンオフ制御し、データを高速に転送可能なメモリシステム、半導体記憶装置、及び配線基板が得られる。
【図面の簡単な説明】
【００２１】
【図１】従来のフライバイに配線されたメモリシステム全体の構成図である。
【図２】ＤＤＲ３  ＳＤＲＡＭにおける終端抵抗設定値の一例である。
【図３】本発明の一実施例によるメモリシステム全体の構成図である。
【図４】本発明の一実施例による半導体記憶装置全体の構成図である。
【図５】本発明の一実施例による半導体記憶装置におけるデータ出力端子周辺の回路ブロック図である。
【図６】本発明の一実施例による半導体記憶装置における終端抵抗設定値の設定例である。
【図７】本発明の一実施例による配線基板の断面図である。
【図８】本発明の一実施例によるライトコマンドの後、リードコマンドを実行する場合のタイミング図である。
【図９】本発明の比較例によるライトコマンドの後、リードコマンドを実行する場合のタイミング図である。
【図１０】本発明の別な実施例によるライトコマンドを実行する場合のタイミング図である。
【図１１】本発明の比較例によるライトコマンドを実行する場合のタイミング図である。
【発明を実施するための形態】
【００２２】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００２３】
本発明の一実施形態のメモリシステム５０は、例えば図３〜６に示すように、終端抵抗制御信号（ＯＤＴ０〜３）により外部からオンオフが制御可能な終端抵抗回路２５を備えた複数の半導体記憶装置１と、複数の半導体記憶装置１のうち、いずれかの半導体記憶装置１にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置１の終端抵抗がいずれもオンし、いずれの半導体記憶装置１もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置１の終端抵抗がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部３を有するメモリコントローラと、を備え、終端抵抗回路２５が、半導体記憶装置１がリードコマンドに応答してデータを出力するときに終端抵抗制御信号（ＯＤＴ０〜３）のレベルによらず、オフする終端抵抗回路２５である。すなわち、終端抵抗回路に含まれる終端抵抗（図５の８７と８８）はＯＤＴ端子２３から入力されるＯＤＴ信号によりオンオフ制御を行うことが可能である。いずれのランクの半導体記憶装置１に対するリードアクセルもライトアクセスもないときは、ＯＤＴ信号をローレベルにして終端抵抗をオフし、終端抵抗に流れる電流を低減することができる。また、いずれかのランクの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときは、ＯＤＴ信号をハイレベルにして終端させ、反射を低減させる。ただし、半導体記憶装置がリードコマンドを実行してリードデータを出力するときは、終端抵抗をオフする必要があるが、半導体記憶装置はＯＤＴ信号のレベルによらず、リードコマンド実行時には終端抵抗をオフする。上記構成とすれば、ＤＬＬ等の同期回路を用いずにシステムクロックに対するデータ入出力タイミングがばらつく場合においても、内蔵終端抵抗を適切なタイミングでオンオフ制御することができる。すなわち、リードコマンド実行時には、半導体記憶装置が自動的に判断してデータ出力タイミングに同期して終端抵抗をオフにする。同期回路を用いない場合、終端抵抗のオンオフ制御タイミングのネックとなるのは、リードコマンドとライトコマンドの相互の切り替えと、アクセス対象となるランクによる終端抵抗の切り替えであるが、上記実施形態によれば、問題とならない。
【００２４】
また、本発明の一実施形態のメモリシステム５０は、特に、図１０に示すように、終端抵抗制御信号（ＯＤＴ０〜３）により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに終端抵抗制御信号（ＯＤＴ０〜３）のレベルによらずオフする終端抵抗回路２５を備えた複数の半導体記憶装置１と、終端抵抗回路２５の初期抵抗値を設定するとともに終端抵抗制御信号（ＯＤＴ０〜３）により終端抵抗回路２５のオンオフを制御する終端抵抗制御部３を備え複数の半導体記憶装置１を制御するメモリコントローラ２と、を備え、複数の半導体記憶装置１が、ライトコマンド及びリードコマンドを実行可能な通常動作モードと、ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、通常動作モードと前記パワーダウンモードで終端抵抗制御信号（ＯＤＴ０〜３）による終端抵抗回路２５のオンオフのタイミングが実質的に同一である。上記構成によれば、メモリコントローラは、半導体記憶装置１がパワーダウンモードであるか通常動作モードであるかによって終端抵抗制御信号による終端抵抗の制御を変える必要がないので、アクセスする必要がないときは、容易にパワーダウンモードに設定することができ、半導体記憶装置１の消費電力を低減することができる。
【００２５】
また、本発明の一実施形態の半導体記憶装置１は、図４、５に示すように、データ入出力端子（２１）に接続された内蔵終端抵抗（８７、８８）と、内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子２３と、リードコマンドに応答してデータ入出力端子２１にリードデータを出力するときに終端抵抗制御端子２３のレベルの如何によらず、内蔵終端抵抗（８７、８８）をオフにする終端抵抗制御回路８１と、を備える。上記半導体記憶装置によれば、リードデータを出力するときに内蔵終端抵抗をオフするので、終端抵抗制御端子によりリードコマンド実行時に外部から内蔵終端抵抗のオンオフを制御する必要がない。上記半導体記憶装置を用いれば、メモリコントローラは、どのランクの半導体記憶装置に対してリードアクセスもライトアクセスもないときに終端抵抗制御信号（ＯＤＴ信号）をオフにして終端抵抗に流れる電流を低減し、いずれかのランクに対してリードアクセス又はライトアクセスがある場合は、終端抵抗制御信号をオン状態に固定しておけばよい。
【００２６】
さらに、本発明の配線基板は、図７に示すように、終端抵抗（８７、８８）と、終端抵抗のオンオフを外部から制御する終端抵抗制御端子２３と、を備え、リードコマンド実行時に終端抵抗制御端子２３のレベルの如何によらず終端抵抗（８７、８８）をオフにする機能を有する半導体記憶装置１が複数実装された配線基板９１であって、配線基板９１は、複数の半導体記憶装置１が共通に接続される共通データバス９２を備え、複数の半導体記憶装置１がそれぞれ共通データバス９２から分岐する分岐バス９３を介して共通データバス９２に接続され、共通データバス９２の任意の１点から各半導体記憶装置１への配線長が等しくなるように各分岐バス９３が配線されている。上記配線基板は各半導体記憶装置１へのデータバスの配線長が等しくなるように配線されている。例えば、半導体記憶装置１がＤＬＬ等の同期回路を備えていないか、同期回路を備えていてもその同期回路が動作していないときに、リードコマンドやライトコマンドの実行に伴う高速データ転送を連続的に行う場合、リードとライトの切り換えやアクセス対象とするランクの違いによってメモリコントローラから各半導体装置の終端抵抗のオンオフをコマンド毎に同期を取って制御することは困難である。かかる場合においても、半導体記憶装置がリードコマンド実行時に終端抵抗をオフする機能を有していれば、配線基板を上記のように対称に配線することにより、信号の反射を最小限に抑えることができる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２７】
図３は、本発明の一実施例によるメモリシステム全体の構成図である。図３のメモリコントローラ２と半導体記憶装置１との基本的な接続関係は、メモリコントローラ１０２をメモリコントローラ２に、半導体記憶装置１０１を半導体記憶装置１に置き換えれば図１と同一である。しかし、図３では、後で述べるように半導体記憶装置１の同期回路を動作させない場合であっても反射の影響を極力低減し、高速にデータの転送を行うためにＤＱバス、ＤＱＳ信号線の引き回しを各ＤＩＭＭ、ランクに対して対称になるように配線している。すなわち、メモリコントローラ２から各ＤＩＭＭ、ランクの半導体記憶装置１までのＤＱバスの配線長、ＤＱＳ信号線の長さが同じになるように配線している。ただし、図３は作図上の都合により、完全には、対称な配線になっておらず、実際の配線基板でも、完全に対称に配置配線することは困難である。しかし、できるだけ対称になるように配置配線を行うことが望ましい。また、ＤＱバス、ＤＱＳバスは、メモリコントローラ２から各ＤＩＭＭ、各ランクに共通な共通データバスと、共通データバスから分岐した分岐バスを介して各半導体記憶装置１へ接続されている。この共通データバスの任意の１点から半導体記憶装置への配線長が等しくなるように配置、配線している。必ずしも上記のように配置配線しなくともよいが、極力反射を低減し、できるだけ、高速にデータ転送を行うためには、上記のように配置配線することが望ましい。
【００２８】
また、メモリコントローラ２は、終端抵抗制御部３を備えている。終端抵抗制御部３は、半導体記憶装置１のＤＱ端子、ＤＱＳ端子、／ＤＱＳ端子に内蔵される終端抵抗をリードコマンド実行時以外のときに一定の固定値となるように半導体記憶装置１を初期設定する。また、いずれかのランクの半導体記憶装置１に対してリードコマンド又はライトコマンドを実行するときは、４つのランクのＯＤＴ端子に対して終端抵抗がオン状態となるように制御する。
【００２９】
一方、４つのランクについて、いずれのランクへリードアクセスもライトアクセスもないときは、全てのランクのＯＤＴ端子をローレベルに設定し、各半導体記憶装置１の終端抵抗をオフさせ、終端抵抗に流れる消費電力を低減させることができる。メモリコントローラ２が、メモリ制御専用の機能を持つＬＳＩでもよいし、ＣＰＵが直接メモリを制御するものでもよい。また、メモリコントローラ２は、複数のＬＳＩで構成されるものでもよい。
【００３０】
次に、図４は、半導体記憶装置１全体の構成図である。図４において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はセンスアンプ、１３はカラムアドレスをデコードし選択されたビット線を選択するカラムデコーダ、１４は、所定のアドレス信号と、コマンド信号（チップセレクト／ＣＳ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ）を入力し、コマンドをデコードするコマンドデコーダ、１５はコントロールロジック、１６はカラムアドレスバッファ・バーストカウンタ、１７はアドレスＡ０−Ａ１３とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力するモードレジスタ、１８はロウアドレスバッファ、１９はリフレッシュ制御信号ＲＥＦＣを入力してカウントアップしカウント出力をリフレッシュアドレスとして出力するリフレッシュカウンタ回路、２０はクロック生成器、２１はリードライトデータを外部と入出力するためのデータ入出力端子（ＤＱ端子）、２４はＤＬＬ回路、２５は、ＤＬＬから与えられたクロックまたは、外部クロックから発生させた内部クロックに同期してＤＱ端子とメモリセルアレイ１０との間でデータの入出力を行うデータ入出力部である。
【００３１】
また、データリード時に出力するストローブ信号ＤＱＳの出力を制御するＤＱＳ出力制御回路３２とＤＱＳ出力バッファ３３が設けられており、リードコマンド実行時には、ＤＱＳ出力制御回路３２でタイミングが調整され、ＤＱＳ出力バッファ３３で増幅されたＤＱＳ信号がＤＱＳ端子２２から出力される。また、ＤＱＳ信号の出力に同期してＤＱ端子２１からデータが出力される。また、ライトコマンド実行時には、ＤＱＳ端子２２からデータストローブ信号が入力され、ＤＱＳ入力バッファ３４により整形されたＤＱＳ信号に同期してＤＱ端子からデータ入出力部２５にデータが取り込まれる。
【００３２】
さらに、ＯＤＴ端子２３はＤＱ端子やＤＱＳ端子に設けられる内蔵終端抵抗のオンオフを制御する端子である。ＯＤＴ端子２３にハイレベルが与えられると内蔵終端抵抗の抵抗値が無限大以外の値が設定されたとき、オンしてその設定値になる。一方、ＯＤＴ端子２３にローレベルが与えられるとあらかじめ設定した内蔵終端抵抗値の如何によらず、内蔵抵抗はオフする。
【００３３】
また、モードレジスタ１７には、図４では図示を省略しているが、ＣＡＳレイテンシを指定するＣＡＳレイテンシ指定レジスタや、ＤＬＬ選択モードとＤＬＬ非選択モードとを切り換えるＤＬＬ選択レジスタや、ＯＤＴ（Ｏｎ＝Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）を制御するレジスタ等が設けられている。
【００３４】
ＤＬＬ選択レジスタの出力は、ＤＬＬ選択回路３１に入力され、ＤＱＳ出力制御回路３２に入力する内部クロックとして、ＤＬＬ２４により位相が調整されたクロックを用いるか、ＤＬＬ２４により位相が調整されていない位相が遅れた内部クロックをそのままＤＱＳ制御回路３２のクロックとして用いるか選択することができる。なお、ＤＬＬ非選択モードに設定されたときは、ＤＬＬ２４をオフし、ＤＬＬ２４が消費する消費電力を低減することができる。また、ＤＬＬ非選択モードに設定したときは、ＤＬＬ回路の電源が自動的にオフするようにしてもよい。なお、この実施例による半導体記憶装置１は、ＤＬＬ回路を備えており、ＤＬＬを用いるか用いないかＤＬＬ選択回路３１により選択しているが、最初からＤＬＬ２４を設けずにＤＬＬ非選択モードしかない半導体記憶装置１であってもよい。
【００３５】
また、ＯＤＴを制御するレジスタとしては、ＤＱ端子やＤＱＳ端子に設けられる内蔵終端抵抗の抵抗値を設定する内蔵終端値設定レジスタ、ダイナミックＯＤＴを選択するためのダイナミックＯＤＴモード選択レジスタ、ダイナミックＯＤＴが選択されたときのライトコマンド実行時の終端抵抗値を指定するライトコマンド実行時終端抵抗値指定レジスタ、ライトコマンド実行時以外のときの終端抵抗値を指定するノミナル終端抵抗値指定レジスタがある。
【００３６】
図５は、データ入出力部２５の内、内蔵終端抵抗の制御に関する部分のブロック図である。図５は半導体記憶装置１に８個備えているＤＱ端子入出力回路のうち、１個のＤＱ端子の入出力回路を示している。ＤＱＳ端子の入出力回路も内蔵終端抵抗の制御に関する部分は同一である。図５において、Ｐチャンネル出力バッファ８７とＮチャンネル出力バッファ８８は、ＤＱ端子の出力バッファとＤＱ端子の内蔵終端抵抗を兼ねている。出力データ制御回路８２は、ＤＱ端子が出力端子となるときに、出力バッファを制御する信号を生成する回路である。終端抵抗値決定回路８３は、ＯＤＴを制御するレジスタと、ＯＤＴ端子により、終端抵抗をオンするかオフするか、また、オンする場合の抵抗値を決定する回路である。レイテンシカウンタ８５は、リードコマンドを入力してからリードデータの出力を開始するまでクロックＣＫをカウントする回路である。選択回路８４は、出力データ制御回路８２の出力信号によってプリバッファ８６を制御するか、終端抵抗値決定回路８３の出力信号によってプリバッファ８６を制御するかを選択する回路である。選択回路８４は通常状態では、終端抵抗値決定回路８３によりプリバッファ回路８６を制御し、リードフラグがセットされ、リードコマンドを実行するときだけ、出力データ制御回路８２によりプリバッファ回路８６を制御する。
【００３７】
終端抵抗制御回路８１は、初期設定した内蔵終端抵抗の抵抗値如何、ＯＤＴ端子の電圧レベルの如何に係わらず、内蔵終端抵抗を強制的にオフさせるように制御する回路である。終端抵抗制御回路８１は、リードコマンドが入力され、リードフラグがセットされ、レイテンシカウンタ８５がリードデータ出力タイミングが到来したことを知らせると選択回路８４が終端抵抗値決定回路８３の出力信号に代えて、出力データ制御回路の出力信号を選択するように制御する。リードデータの出力が完了し、リードフラグがリセットされると終端抵抗制御回路８１は、選択回路８４が終端抵抗値決定回路８３の出力信号を選択するように機能する。
【００３８】
プリバッファ８６は、選択回路の出力信号を入力し、Ｐチャンネル出力バッファ制御信号ＰＣによってＰチャンネル出力バッファ８７のオンオフを、Ｎチャンネル出力バッファ制御信号ＮＣによってＮチャンネル出力バッファ８８のオンオフを制御する。Ｐチャンネル出力バッファ８７とＮチャンネル出力バッファ８８を終端抵抗として機能させるときは、ＰＣにローレベルをＮＣにハイレベルを出力し、Ｐチャンネル出力バッファ８７とＮチャンネル出力バッファ８８とを共にオンさせる。終端抵抗をオフするときは、ＰＣをハイレベルに、ＮＣをローレベルに制御する。また、Ｐチャンネル出力バッファ８７とＮチャンネル出力バッファ８８を出力バッファとして機能させ、ハイレベルをＤＱ端子から出力するときは、ＰＣ、ＮＣを共にローレベルにし、Ｐチャンネル出力バッファ８７をオンさせ、Ｎチャンネル出力バッファ８８をオフさせる。ローレベルをＤＱ端子から出力するときは、ＰＣ、ＮＣを共にハイレベルにし、Ｐチャンネル出力バッファ８７をオフさせ、Ｎチャンネル出力バッファ８８をオンさせる。なお、図５には、図示していないが、Ｐチャンネル出力バッファ８７、Ｎチャンネル出力バッファ８８は複数のバッファトランジスタが並列に接続されており、その複数並列に接続されたバッファのうち、何個のバッファトランジスタをオンさせるかによって内蔵終端抵抗の抵抗値を制御する。さらに、また、入力バッファ８９は、ＤＱ端子から入力したデータを内部回路に伝える。
【００３９】
本来的には、内蔵終端抵抗と出力バッファの機能は別の機能であり、本来の機能からは、内蔵終端抵抗と出力バッファはそれぞれ独立に制御することが考えられる。しかし、実施例１では、出力バッファとしての機能を使用するリードコマンドの実行時に内蔵終端抵抗をオフするようにしているので、実施例１においては、内蔵終端抵抗と出力バッファの回路を兼用することができる。
【００４０】
図６は、実施例１において、半導体記憶装置１がＤＬＬ等の同期回路を内蔵していないか、または同期回路を内蔵している場合にも同期回路を用いないで、高速なデータ転送を行う場合に好適な終端抵抗の設定値である。図２と比べて異なる点のみ説明する。特に限定されるものではないが、図６では、対称性を重視して反射を極力防ぐため、ＤＩＭＭ１に２ランク実装し、ＤＩＭＭ２に１ランクしか実装しない場合は除いている。すなわち、ＤＩＭＭ１と２で実装しているランクの数は同一である。また、内蔵終端抵抗値はすべて１２０Ωに設定している。ダイナミックＯＤＴは使用せずに、ライトコマンド実行時の内蔵終端抵抗の値とそれ以外のときの内蔵終端抵抗の値は同一である。また、内蔵終端抵抗をオフするのは、リードコマンドを実行するときのみである。それ以外のときは、すべて１２０Ωにしている。すなわち、メモリコントローラ２の側からは、リードコマンドとライトコマンドとの区別やリードコマンドやライトコマンドをどのランクに対して実行するかによって、ランク毎にＯＤＴ端子による制御を変える必要はない。
【００４１】
従って、メモリコントローラは、初期設定によって、各半導体記憶装置の内蔵終端抵抗の抵抗値を１２０Ωに設定した後は、いずれかのランクに対してリードコマンドかライトコマンドを実行するときは、いずれのランクの半導体記憶装置１に対してもＯＤＴ端子にハイレベルを与え、内蔵終端抵抗をオンさせるように制御する。また、この図６には、記載していないが、いずれのランクの半導体記憶装置１に対して、リードコマンドも、ライトコマンドも実行しないときは、ＯＤＴ端子をローレベルにしてすべての半導体記憶装置の内蔵抵抗をオフさせ、内蔵終端抵抗に流れる消費電力を低減させることができる。
【００４２】
メモリコントローラ２が半導体記憶装置１の終端抵抗のオンオフをＯＤＴ信号を用いて制御する場合に、オンオフのタイミングの制約が多いのは、リードコマンド、ライトコマンドが連続する場合のその連続動作の途中での切り換えである。特にデータバスはパイプライン化しているので、そのタイミングを合わせることは、半導体記憶装置１の同期回路が動作していない場合には難しい。実施例１の半導体記憶装置１に対して図６のとおりに終端抵抗を制御する場合には、連続動作の途中でのＯＤＴ端子による内蔵終端抵抗の制御は必要ない。リードライトコマンドが連続する場合に、実施例１で行っているのは、その連続動作の先頭でＯＤＴ信号を立ち上げ、連続動作の終了でＯＤＴ信号を立ち下げることである。したがって、半導体記憶装置１が同期回路を内蔵していない場合でもＯＤＴ信号の制御が高速なデータ転送のネックになることはない。
【００４３】
図７は、本発明の一実施例による配線基板の断面図である。図７では、マザーボード９１の上にメモリコントローラ２とメモリモジュール用ソケット（ＤＩＭＭソケット）９５が設けられており、２つのメモリモジュール用ソケット９５には、それぞれＤＩＭＭ１とＤＩＭＭ２のメモリモジュール９６が実装されている。さらに、メモリモジュール９６の基板の両面には、Ｒａｎｋ１とＲａｎｋ２の半導体記憶装置１が実装されている。また、マザーボード上でメモリコントローラ２から各ＤＩＭＭに対して共通に共通データバス９２が分岐点９４まで配線されている。共通データバス９２には、ＤＱデータバスとＤＱＳデータストローブ信号線が含まれる。分岐点９４からＤＩＭＭ１とＤＩＭＭ２までの配線は、その配線長が等しくなるように配線されている。このように配線することにより、信号の反射を防いでいる。
【００４４】
次に、実施例１の動作について説明する。図８は、実施例１において、リードコマンドの後にライトコマンドを実行する場合のタイミング図である。図８において、「ＣＫ」は半導体記憶装置１のＣＫ端子にメモリコントローラから与えられるシステムクロック信号、「／ＣＫ」は／ＣＫ端子に与えられるその反転信号である。図８では、ＣＫ信号を実線で、／ＣＫ信号を破線で示す。また、「Ｃｏｍｍａｎｄ」は半導体記憶装置１にメモリコントーラ２から与えられるコマンド、「Ｂａｎｋ  Ａｄｄ」と「Ｃｏｌ  Ａｄｄ」はそのときのバンクアドレスとカラムアドレスである。
【００４５】
また、ＤＩＭＭ１の半導体記憶装置１について、「／ＣＳ０」はランク１のチップセレクト信号、「／ＣＳ１」はランク２のチップセレクト信号、「ＤＱ」はＤＱバスに入出力されるデータである。また、「ＤＱＳ、／ＤＱＳ」はそれぞれ正転、反転のデータストローブ信号で、「ＤＱＳ」を実線で、「／ＤＱＳ」を破線で示す。また、「ＯＤＴ０」、「ＯＤＴ１」はそれぞれメモリコントローラ２から出力される終端抵抗制御信号であり、「ＲＴＴ２」はＤＩＭＭ１ランク２の半導体記憶装置１に内蔵する終端抵抗の状態を示す。
【００４６】
さらに、ＤＩＭＭ２の半導体記憶装置１について、「ＯＤＴ」はＤＩＭＭ２に対する終端抵抗制御信号ＯＤＴ２とＯＤＴ３を示し、終端抵抗の状態を「ＤＲＡＭ  ＲＴＴ」で示す。なお、ＣＡＳレイテンシはＣＬ＝６、アディティブレイテンシ（Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ）はＡＬ＝０、ＣＡＳライトレイテンシ（ＣＡＳ  Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）はＣＷＬ＝５であるとする。また、図６の通り、全ての半導体記憶装置１の内蔵終端抵抗の抵抗値は１２０Ωに設定されているとする。
【００４７】
図８において、Ｔ０サイクルの立ち上がりで、リードコマンドが与えられている。このとき、ＤＩＭＭ１のＣＳ０にローレベルのパルスが与えられているので、このリードコマンドは、ＤＩＭＭ１のランク１に対するリードコマンドである。図６に示したとおり、実施例１では、ＤＩＭＭ１または、ＤＩＭＭ２のいずれかのランクに対してリードコマンド又はライトコマンドを与えるときは、いずれのランクのＯＤＴ端子にもハイレベルを与える。ここでは、Ｔ１サイクルの立ち上がりのタイミングでＯＤＴ０、ＯＤＴ１、ＤＩＭＭ２のＯＤＴにいずれもハイレベルを与えている。すると各ランクの内蔵終端抵抗は、ｔＡＯＮＤＦの時間経過後に、ターンオンし、いずれのランクの内蔵終端抵抗値もあらかじめ決められた抵抗値１２０Ωになる。このＯＤＴ端子を立ち上げてから内蔵終端抵抗がターンオンするまでの時間ｔＡＯＮＤＦは、ＤＬＬ等の同期回路を動作させていない場合、かなりばらつきが生じることはやむを得ない。その最小値ｔＡＯＮＤＦｍｉｎは２．０ｎｓ、その最大値ｔＡＯＮＤＦｍａｘは７．０ｎｓ程度の値となる。
【００４８】
一方、ＤＩＭＭ１ランク１の半導体記憶装置１は、リードコマンドに応答してＴ０から５サイクル目のＴ５サイクルの立ち上がりを基準としてｔＤＱＳＣＫだけ遅延した時間からデータストローブ信号ＤＱＳに同期してリードデータの出力が開始される。このＴ５サイクルの立ち上がりが基準となるのは、ＤＬＬ非選択モード（ＤＬＬオフモード）であるので、ＣＬ＝６、ＡＬ＝０から決まるＴ６サイクルより１サイクル早いタイミングを基準とするからである。ＤＬＬ非選択モードのときは、システムクロックに対する内部クロックの位相遅延によるデータストローブ信号立ち上がり遅延時間ｔＤＱＳＣＫが加算された時刻にＤＱＳ端子から出力されるＤＱＳ信号は立ち上がる。ｔＤＱＳＣＫは、２．０〜５．０ｎｓ程度の時間である。図８では、ｔＤＱＳＣＫの最大値ｔＤＱＳＣＫｍａｘにＤＱＳ信号が立ち上がっている。
【００４９】
なお、ＤＱＳ端子を立ち上げてリードデータの出力を開始する前に、ＤＱＳ端子をハイインピーダンスの状態からローレベルに立ち下げてプリアンブル信号を出力している。このプリアンブル信号の出力と同時にＤＩＭＭ１ランク１の半導体記憶装置１の内蔵終端抵抗はオフする。したがって、ＤＱ端子やＤＱＳ端子に設けられた内蔵終端抵抗が、リードデータ出力の妨げとなることはない。また、ＤＩＭＭ１ランク２やＤＩＭＭ２の半導体記憶装置１のＤＱ端子やＤＱＳ端子に設けられた内蔵終端抵抗は１２０Ωの状態を維持する。従って、ＤＩＭＭ１ランク１の半導体記憶装置１から出力される信号を他のランクの半導体記憶装置のＤＱ端子やＤＱＳ端子が反射してメモリコントローラ２へのデータ転送の妨げとなることを防ぐことができる。
【００５０】
次に、リードデータの転送中であるＴ９サイクルの頭で、メモリコントローラ２は、ライトコマンドを出力すると共に、ＤＩＭＭ１のチップセレクト信号／ＣＳ１にローレベルを与え、ＤＩＭＭ１ランク２の半導体記憶装置１に対してライトコマンドを与えている。このライトコマンド実行に伴ってメモリコントローラ２は、ＯＤＴ信号の電圧レベルを変更する必要はない。すでにリードコマンドの実行に伴ってすべてのランクのＯＤＴ信号を半導体記憶装置１の内蔵終端抵抗がオンするようにハイレベルに立ち上げてあるからである。リードコマンドの実行に伴ってリードデータの出力を行ったＤＩＭＭ１ランク１の半導体記憶装置１の内蔵終端抵抗は、リードデータの出力が終了するとともに再びオンし、１２０Ωの状態に戻る。ライトコマンド実行に伴うライトデータのメモリコントローラからの出力は、ＣＷＬ＝５であるからライトコマンドを与えたＴ９サイクルより５サイクル後のＴ１４から半導体記憶装置１へのデータの取り込みが開始される。そのタイミングまでには、すべてのランクの内蔵終端抵抗は１２０Ωの状態に戻っている。
【００５１】
上述したように、ＤＬＬ非選択モードを選択した場合や、元々半導体記憶装置１にＤＬＬやＰＬＬ等の同期回路を備えておらず、内蔵終端抵抗のオンオフタイミングやリードデータの出力タイミングがメモリコントローラから与えられるシステムクロックＣＫに精度よく同期できない場合であっても、内蔵終端抵抗のオンオフ制御のための待ち時間を必要としないので、高速に効率よくリードコマンドやライトコマンドの実行に伴うデータ転送を行うことができる。リードコマンドやライトコマンド実行に伴う内蔵終端抵抗の切り替えをリードコマンド実行時（プリアンブル、ポストアンブルまで含むリードデータ出力時）に内蔵抵抗をオフすることを除いて、内蔵抵抗を一律にオンするようにして、リードコマンド実行に伴う内蔵抵抗オフをメモリコントローラからの終端抵抗制御端子の制御によらず、半導体記憶装置１の内部でデータ出力タイミングに同期して制御しているからである。従って、リードデータの出力と内蔵終端抵抗のオンオフ制御はリードコマンドを実行する半導体記憶装置の内部の相対的なタイミング差だけの問題となり、ＤＬＬ等の同期回路を有していない場合にも比較的精度よく同期が取れるからである。
【００５２】
さらに、どのランクの半導体記憶装置に対してリードコマンドもライトコマンドも実行させる必要のないときは、メモリコントローラ２が、終端抵抗制御信号をローレベルにすることにより、どのランクの半導体記憶装置１の終端抵抗もオフし、終端抵抗に流れる電流を停止することができる。
【００５３】
ここで比較のため、従来の半導体記憶装置１０１とメモリコントローラ１０２（図１参照）にＤＬＬオフモードで図８と同様なリードコマンドの後でライトコマンドを実行させた場合のタイミング図を図９に示す。なお、図９では、終端抵抗の制御も図２に示す従来の終端抵抗の制御を行うとする。図９の説明において、図８と同一である部分の説明は省略する。図９において、図８と異なるのは、まず、ＯＤＴ０信号がローレベルを維持している点と、ＯＤＴ１信号のローレベルからハイレベルの立ち上がりがリードコマンド実行によるデータ転送が終了した後になっている点である。すなわち、図２より、ＤＩＭＭ１ランク１に対してリードコマンドの実行を行うときは、ＤＩＭＭ１ランク１、ランク２とも内蔵終端抵抗はオフになる。また、ＤＩＭＭ１ランク２に対してライトコマンドを実行するときは、ＤＩＭＭ１ランク１の内蔵終端抵抗は１２０Ω、ＤＩＭＭランク２の内蔵終端抵抗はオフになる。また、ＤＩＭＭ２の内蔵終端抵抗はいずれも４０Ωである。従って上述したとおりのＯＤＴ信号の制御が必要になる。ここで問題となるのは、ＯＤＴ１信号の立ち上がりタイミングである。半導体記憶装置１０１からリードデータが出力されるタイミングはすでに説明したように大きくばらつく。従って、ＯＤＴ１信号の立ち上げは、リードデータの出力が最大限遅れるｔＤＱＳＣＫｍａｘの場合を考慮してそれより遅らせなければならない。また、メモリコントローラ１０２がＯＤＴ１信号をハイレベルに立ち上げた後、半導体記憶装置１０１の内蔵終端抵抗の立ち上げが最も遅くなるｔＡＯＮＤＦｍａｘの場合を想定してライトコマンドを与えるタイミングを遅らせなければならない。図９では、メモリコントローラ１０２がライトコマンドを与えているのは、Ｔ１２サイクルの頭であり、実施例１のＴ９サイクルより３サイクル遅い。図８と図９の比較からも、同期回路を使用しない場合は、実施例１の方がＯＤＴ信号による終端抵抗オンオフによる待ち時間が生ぜず、データ転送の効率が高いことが確認できる。
【実施例２】
【００５４】
次に、本発明の実施例２について説明する。半導体記憶装置１が同期回路を用いない場合は、例えば図６に示すように、終端抵抗の抵抗値を一律に設定し、リードコマンドの実行によりデータを出力するときだけ、終端抵抗をオフすることが最も好ましい。しかし、終端抵抗の抵抗値を図６以外の抵抗値、たとえば、図２の抵抗値に設定した場合であっても、パワーダウンモードと通常動作モードで終端抵抗の制御タイミングを同一にできるという効果が得られる。パワーダウンモードは、従来のＤＤＲ  ＳＤＲＡＭにもあるモードで、パワーダウンモードでは、メモリコントローラからリードライトコマンドを与えられても半導体記憶装置１はそれに応答せずに消費電力を節約できる。通常動作モードでは、メモリコントローラからリードライトコマンドが与えられるとそれに応答してリードライト動作を行う。
【００５５】
図１０は、実施例２において、半導体記憶装置１がライトコマンドを実行する場合のタイミング図である。このとき、ＤＩＭＭ１の半導体記憶装置１は通常動作モードであり、ＤＩＭＭ２の半導体記憶装置１はパワーダウンモードであるとする。また、終端抵抗の値は、図２に示す従来どおりの値を採用している。また、図１０では、実施例１の図８と異なりアディティブレイテンシ（Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ）はＡＬ＝５である。従ってライトコマンドの実行によるデータ取り込みの開始は、ライトコマンドを与えた後、ＣＷＬ＋ＡＬ＝５＋５＝１０の１０サイクル後である。
【００５６】
図１０において、Ｔ０サイクルの立ち上がりでＤＩＭＭ１のランク２にライトコマンドを与えている。それに応答してライトデータの取り込みを開始するのは、１０サイクル後のＴ１０サイクルの立ち上がりである。また、ＤＩＭＭ１のＯＤＴ１とＤＩＭＭ２のＯＤＴ信号のハイレベルをＴ０サイクルの立ち上がりで捉えている。ＡＬ＝５であるので、Ｔ０サイクルから５サイクル後のＴ５サイクルの立ち上がりを基準にしてそれからｔＡＯＮＤＦ経過した時刻にＤＩＭＭ１ランク２の終端抵抗と、ＤＩＭＭ２の終端抵抗がオンしている。図１０では、ｔＡＯＮＤＦが最大の場合と最小の場合を示している。しかし、通常動作モードにあるＤＩＭＭ１ランク２の終端抵抗とパワーダウンモードにあるＤＩＭＭ２の終端抵抗がオンする時刻はほぼ同一である。また、この実施例では、ＤＤＲ３の規格にも記載されているダイナミックＯＤＴの機能を用いて、ライトコマンドの実行対象であるＤＩＭＭ１ランク２の内蔵抵抗をライトコマンド実行時の終端抵抗値である１２０Ω、ＤＩＭＭ２の終端抵抗値をライトコマンド実行時以外の終端抵抗値である４０Ωに設定している。
【００５７】
次に、Ｔ９の立ち上がりの前にＯＤＴ１信号をハイレベルからローレベルに立ち下げている。すると、５サイクル後のＴ１４サイクルの立ち上がりを基準にしてそこから、ｔＡＯＦＤＦ経過した時刻にＤＩＭＭ１ランク２の終端抵抗はオフする。
【００５８】
この実施例２によれば、例えば、通常動作モードにあるＤＩＭＭ１ランク２に対してＯＤＴ２信号を立ち上げてから終端抵抗がオンするまでの時間と、パワーダウンモードにあるＤＩＭＭ２に対してＯＤＴ信号を立ち上げてから終端抵抗がオンするまでの時間は共にｔＡＯＮＤＦでばらつきを除けば実質的に同一である。また、図１０には、記載していないが、通常動作モードとパワーダウンモードでＯＤＴ信号を立ち下げてから終端抵抗がオフするまでの時間もｔＡＯＦＤＦで実質的に同一である。したがって、メモリコントローラは、半導体記憶装置１がパワーダウンモードにあるか通常動作モードにあるかを気にすることなく、内蔵終端抵抗の制御を行うことができる。
【００５９】
実施例２の比較例を図１１に示す。図１１は、ＤＤＲ３  ＳＤＲＡＭにおいて、実施例２と同じ結果が得られるようにメモリコントローラが制御を行う場合のタイミング図である。特に言及しない限り、条件は実施例２と同一である。ＤＩＭＭ１ランク２は、通常動作モードであるので、ＤＬＬによりシステムクロックに同期して内蔵終端抵抗のオンオフを切り換えている。通常動作モードでは、ＯＤＴ端子を立ち上げたあと、ＣＷＬ＋ＡＬ−２サイクル経過後であるＯＤＴｏｎ時間の経過後に内蔵終端抵抗はオンする。また、ＯＤＴ端子を立ち下げたあと、ＣＷＬ＋ＡＬ−２サイクル経過後であるＯＤＴｏｆｆ時間の経過後に内蔵終端抵抗はオフする。
【００６０】
一方、パワーダウンモードにあるＤＩＭＭ２のＯＤＴ信号を立ち上げてから終端抵抗がオンするまでの時間は、実施例２の図１０と同様にｔＡＯＮＰＤに依存する。また、実施例２では、ＡＬ＝５を反映してＯＤＴ信号を立ち上げてから５サイクル後のＴ５サイクルを基準にしてオンする時刻が決まっていたのに対して、図１１では、パワーダウンモードにあるＤＤＲ３  ＳＤＲＡＭでは、ＡＬ＝５は無視され、ＯＤＴ信号を立ち上げたＴ０サイクルを基準にオンする時刻が決まっている。従って、図１１を見れば容易に理解できるように、通常動作モードにあるＤＩＭＭ１ランク２に対してＯＤＴ２信号を立ち上げてから終端抵抗がオンするまでの時間と、パワーダウンモードにあるＤＩＭＭ２に対してＯＤＴ信号を立ち上げてから終端抵抗がオンするまでのタイミングは大きく異なる。また、図１１には記載していないが、通常動作モードとパワーダウンモードで、終端抵抗制御信号ＯＤＴ信号を立ち下げてから終端抵抗がオフするまでの時間も異なる。したがって、一般的にはメモリコントローラは、半導体記憶装置がパワーダウンモードにあるか、通常動作モードにあるかによって終端抵抗の制御タイミングを変えなければならず、実施例２に比べて、メモリコントローラの負担が大きい。
【００６１】
なお、上記実施例では、ＤＬＬ回路を内蔵し、ＤＬＬ回路を使用するかしないするか機能の切り替えることができる半導体記憶装置について説明したが、本発明は、元々ＤＬＬ回路を有していない半導体記憶装置、及びそのような半導体記憶装置を使用するメモリシステム、配線基板にも有効である。
【００６２】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６３】
１、１０１：半導体記憶装置
２、１０２：メモリコントローラ
３：終端抵抗制御部
１０：メモリセルアレイ
１１：ロウデコーダ
１２：センスアンプ
１３：カラムデコーダ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：データ入出力端子（ＤＱ端子）
２２：データストローブ端子（ＤＱＳ端子）
２３：ＯＤＴ端子
２４：ＤＬＬ
２５：データ入出力部
３１：ＤＬＬ選択回路
３２：ＤＱＳ出力制御回路
３３：ＤＱＳ出力バッファ
３４：ＤＱＳ入力バッファ
５０、１５０：メモリシステム
８１：終端抵抗制御回路
８２：出力データ制御回路
８３：終端抵抗値決定回路
８４：選択回路
８５：レイテンシカウンタ
８６：プリバッファ
８７：Ｐチャンネル出力バッファ
８８：Ｎチャンネル出力バッファ
８９：入力バッファ
９１：マザーボード
９２：共通データバス
９３：分岐データバス
９４：分岐点
９５：メモリモジュール用ソケット
９６：メモリモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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