(57)【要約】【課題】バースト読み出し時にデータの読み出しにおけるデータ線のアクセスを好適に制御する方法を提供すること。【解決手段】複数のメモリセルを連続的にバーストアクセスする場合、メモリセルの読み出し動作の際に、制御回路の制御に基づき充電回路によりビット線の活性／非活性を切り替える第一ステップと、制御回路の制御に基づきワード線の活性／非活性を切り替える第二ステップとを有することにより、バースト読み出しの際、ビット線の活性／非活性を切り替える制御と、ワード線の活性／非活性を切り替える制御とを、個別に行うことができ、各々の制御を好適に行うことができる。【選択図】図２
2010170614.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを連続的にバーストアクセスする半導体記憶装置の制御方法において、
前記メモリセルにビット線を介し電気的に接続された充電回路と、
前記メモリセルにワード線を介し接続され、前記充電回路を制御する制御回路と
を備え、
前記メモリセルの読み出し動作の際に、
前記制御回路の制御に基づき前記充電回路により前記ビット線の活性／非活性を切り替える第一ステップと、
前記制御回路の制御に基づき前記ワード線の活性／非活性を切り替える第二ステップと
を有することを特徴とする半導体記憶装置の制御方法。
【請求項２】
複数のメモリセルを連続的にバーストアクセスする半導体記憶装置の制御方法において、
前記メモリセルにビット線を介し電気的に接続された充電回路と、
メモリセルに接続されたワード線の境界で選択ワード線が切り替わるタイミングで信号を出力するバースト回路と、
前記メモリセルにワード線を介し接続され、前記充電回路および前記バースト回路を制御する制御回路と
を備え、
前記メモリセルの読み出し動作の際に、
前記制御回路の制御に基づき前記充電回路により前記ビット線の活性／非活性を切り替える第一ステップと、
前記バースト回路の出力信号により前記充電回路の活性化状態を維持する第二ステップと、
前記制御回路の制御に基づき前記ワード線の活性／非活性を切り替える第三ステップを有することを特徴とする半導体記憶装置の制御方法。
【請求項３】
複数のメモリセルを連続的にバーストアクセスする半導体記憶装置において、
前記メモリセルにビット線を介し電気的に接続された充電回路と、
前記ビット線に接続された読み出し用センスアンプと、
メモリセルに接続されたワード線の境界で選択ワード線が切り替わるタイミングで信号を出力するバースト回路と、
前記メモリセルにワード線を介し接続され、前記充電回路、前記読み出し用センスアンプ、および前記バースト回路を制御する制御回路と
を備え、
前記制御回路は、前記バースト回路の出力信号に基づき前記充電回路が活性化した状態を維持し、ワード線の活性／非活性を切り替えることを特徴とする半導体記憶装置。
【請求項４】
前記制御回路は、ワード線の活性／非活性を切り替えるタイミングを遅延する遅延回路を備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記遅延回路は、ビット線を放電してから再度充電するまでの時間より短い時間を遅延量として有すること特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記読み出し用センスアンプは、ビット線に電流を流すことにより、メモリセルに格納されたデータを読み出す電流センスアンプであることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記読み出し用センスアンプの数は、ビット線の本数より少ないことを特徴とする請求項３に記載の半導体記憶装置。
【請求項８】
前記メモリセルのバースト読み出し動作中、ワード線の境界で選択ワード線が切り替わる際に、
前記制御回路は、前記メモリセルに接続されたビット線と前記充電回路との間に設けたスイッチを切り替えないことを特徴とする請求項３に記載の半導体記憶装置。
【請求項９】
前記読み出し用センスアンプに接続されたラッチ回路を備えることを特徴とする請求項３に記載の半導体記憶装置
【請求項１０】
前記制御回路は、アドレス情報の一部を構成する第一の入力アドレスにより、前記充電回路を活性化し、前記アドレス情報の他の一部を構成する第二の入力アドレスにより、ワード線を選択することを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその制御方法に関するものであり、特に、不揮発性半導体記憶装置へのデータ書き込み時における、データ線のアクセスを制御する方法に関するものである。
【背景技術】
【０００２】
特許文献１は、出力データ切換回路を有する不揮発性半導体装置について記載する。出力データ切換回路は、センスアンプ列から１つのセンスアンプを選択するためのセンスアンプ信号を入力とする。センスアンプ選択信号は、センスアンプに１対１に対応し、各センスアンプの出力に接続された複数のトランジスタをオン／オフ制御する。本文献は、いわゆるバーストリードという読み出し方法を示す。バーストリードは、同一ワード線上のメモリセルの連続読み出し動作である。これは、コラムアドレスが連続して展開されることにより実現される。
【０００３】
特許文献２は、差動アンプを有する半導体メモリ装置について記載する。差動アンプは、センスアンプ列の各センスアンプであり、１つの入力端子は、独立のセンス線に接続され、他の入力端子は、参照センス線に接続される。
【０００４】
特許文献３は、ページモードとワードモードを切り替え可能な不揮発性半導体メモリについて記載する。ページモードとワードモードは、モード切替信号により、切り替えられる。ページモードは、１００ｎｓで１ページ分のセル選択とセルデータセンスを行う。ページ内は、１ワードずつランダムアクセスされる。ページバッファからの読み出し時間は、約２５ｎｓである。ワードモードは、１ワード単位のセル選択とデータセンスを行う。外部端子までの出力は、約１００ｎｓのサイクルで繰り返す。
【０００５】
特許文献４は、４ビットプリフェッチ動作をする半導体記憶装置について記載する。プリフェチ動作とは、メモリセルアレイからＩ／Ｏバッファへ出力するデータを予め取り込んでおく動作である。４ビットプリフェッチ動作は、メモリセルから４ビットデータを同時に読み出し、外部に連続して出力する動作となる。４ビットプリフェッチ動作において、読み出しアドレスが複数のワード線に渡る場合、４ビットのデータが順次出力されている間に、ワード線を切り替える。いわゆるギャップレスリードが実現される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−０４８５８６号公報
【特許文献２】特開２００２−３６７３８６号公報
【特許文献３】特開２００３−３０８６９８号公報
【特許文献４】再公表ＷＯ２００４−０７５１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１および特許文献２は、不揮発性メモリに格納されたデータを読み出すセンスアンプやセンシング回路を持っているが、データを読み出す際に、ワード線の切り替えが遅い問題がある。
【０００８】
特許文献３は、ワードモードにおいて、データを順次読み出す際に、ワード線を切り替える必要があるが、このワード線を切り替える動作が遅く、ワード線へのアクセス制御時間が長くかかる問題がある。
【０００９】
特許文献４は、４ビットプリフェッチ動作おいて、データを読み出す際に、現在読み出しているワード線アドレスから次のワード線アドレスに渡る場合、ワード線の切り替え時間を長く必要とすることを想定しており、その解決手段として、主に、補助セルアレイを利用するものである。
【００１０】
仮想接地型の不揮発性メモリにおいて、バーストリード動作を行う場合、まずメモリセルアレイ内のワード線が、ロウアドレスに応じて選択される。ワード線が選択されると、次にコラムアドレスに応じてビット線が選択される。各メモリセルを読み出すには、ビット線を立ち上げた後、ワード線が立ち上げる。ワード線の立ち上げを維持し、ビット線のコラムアドレスを順次変更することにより、同一ワード線上のメモリセルが順次切り替わり読み出し対象のセルになる。メモリセルが読み出し対象になると、選択メモリセルのゲートに接続されたワード線および選択メモリセルのソース端・ドレイン端に接続されたビット線の各電位差を利用し、ビット線間の電流値が決まり、選択メモリセルに格納されたデータの読み出しが行われる。選択メモリセルから読み出されたデータは、ビット線を介し、メモリセル外に配置されたセンスアンプにより、データ論理値“０”または“１”として読み出される。ロウアドレスが変更され、次のワード線が選択されると、同様に、一連の読み出し動作が行われる。ワード線の選択が変更される際には、選択ワード線を非選択にする作業と、非選択ワード線を選択する作業が伴っていた。ワード線を立ち下げると、センスアンプを活性化状態から非活性化状態とする仕様が一般的であった。そのため、ワード線の切り替えに伴い、ビット線の立ち上げ／立ち下げ動作が必要になっていた。センスアンプおよびビット線の立ち上げ／立ち下げ動作にかかる時間により、読み出し時間が長くなっていた。また、各ビット線に接続されたセンスアンプ、カスコード回路等のビット線関連の各回路により消費される電力を抑える必要があり、この点でもセンスアンプおよびビット線の立ち上げ／立ち下げ動作には時間を要していた。従来、バーストリード動作において、ワード線の境界では、ビット線の立ち上げ／立ち下げ動作を行うため、ビット線の立ち上げ／立ち下げに時間がかかり、読み出し時間の短縮が図れなかった。
【００１１】
本発明は、上記の課題に鑑み提案されたものであり、バースト読み出し時にデータの読み出しにおけるデータ線のアクセスを好適に制御する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明によれば、メモリセルにビット線を介し電気的に接続された充電回路と、メモリセルにワード線を介し接続され、充電回路を制御する制御回路とを備える半導体記憶装置の制御方法において、複数のメモリセルを連続的にバーストアクセスする場合、メモリセルの読み出し動作の際に、制御回路の制御に基づき充電回路によりビット線の活性／非活性を切り替える第一ステップと、制御回路の制御に基づきワード線の活性／非活性を切り替える第二ステップとを有している。
【００１３】
また、半導体記憶装置が、メモリセルにビット線を介し電気的に接続された充電回路と、メモリセルに接続されたワード線の境界で選択ワード線が切り替わるタイミングで信号を出力するバースト回路と、メモリセルにワード線を介し接続され、充電回路およびバースト回路を制御する制御回路とを備える場合、その制御方法は、メモリセルの読み出し動作の際に、制御回路の制御に基づき充電回路によりビット線の活性／非活性を切り替える第一ステップと、バースト回路の出力信号により充電回路の活性化状態を維持する第二ステップと、制御回路の制御に基づきワード線の活性／非活性を切り替える第三ステップを有している。
【発明の効果】
【００１４】
バースト読み出しの際、ビット線の活性／非活性を切り替える制御と、ワード線の活性／非活性を切り替える制御とを、個別に行うことができ、各々の制御を好適に行うことができる。
【００１５】
また、ワード線の境界で選択ワード線が切り替わる場合にも、ビット線の活性／非活性を切り替える充電回路の活性化状態を維持することができ、バースト読み出し動作中、選択ビット線は、充電状態に維持することができる。ワード線の境界で選択ワード線が切り変わる場合にも、ビット線の電位およびセンスアンプの動作状態を維持して、読み出し動作の高速化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】フラッシュメモリにおけるメモリセルからの読み出し経路の回路ブロックである。
【図２】読み出し動作を説明するタイミングチャートである。
【図３】センスアンプ＆充電回路３Ａ，３Ｂ、３Ｃの具体的な構成例を示す回路図である。
【図４】コントロールロジック回路１５の回路図である。
【図５】フラッシュメモリにおけるアドレスＡｄｄおよびコマンドＣＯＭを処理する回路構成を示す図である。
【図６】アドレスの割り付けを説明する図である。
【図７】読み出し動作のタイミングチャートを比較する図である。
【図８】読み出し速度を比較する図である。
【図９】メモリセルアレイの要部を示す図である。
【発明を実施するための形態】
【００１７】
図１は、フラッシュメモリにおいて、メモリセルからの読み出し経路を構成する回路構成である。
【００１８】
メモリセルアレイ１は、複数のメモリセルアレイブロック１Ａ、１Ｂ、１Ｃを備えて構成されている。各メモリセルアレイブロック１Ａ、１Ｂ、１Ｃは同じ構成であるので、内部構成についてはメモリセルアレイブロック１Ａを代表して説明する。メモリセルアレイブロック１Ａは、複数のビット線ＢＬ１１〜ＢＬ１８と、複数のワード線ＷＬ１〜ＷＬＮとが互いに交差して結線されている。メモリセルは、ワード線とビット線との交点に配置されている。図１において、○印の表記がメモリセルに当たる。メモリセルは、各交点において、ゲート端子（不図示）にワード線が接続され、ドレイン端子（不図示）にビット線が接続されている。ここで、図１では、メモリセルアレイブロック１Ａは８本のビット線ＢＬ１１〜ＢＬ１８で構成される場合を例示している。しかしながら、ビット線の本数、及びワード線の本数は、図１に例示されたものに限定されるものではない。メモリセルブロック１Ａを構成するビット線およびワード線の本数は、仕様に応じて変更されることは言うまでもない。
【００１９】
ワード線ＷＬ１〜ＷＬＮは、ワード線ドライバ回路２により駆動される。ワード線ドライバ回路２では、ワード線ＷＬ１〜ＷＬＮごとにドライバが備えられている。各ドライバへの入力には、デコードされたロウアドレス（Ｘ−ｄeｃ１〜Ｘ−ｄeｃＮ）が入力される。各ドライバの出力は、各ワード線ＷＬ１〜ＷＬＮに接続されている。また、各ドライバには、共通にワード線イネーブル信号ＷＬ−ＥＮが入力される。ワード線ドライバ回路２に備えられている各ドライバは、ワード線ＷＬ１〜ＷＬＮに対応するデコードされたロウアドレスＸ−ｄｅｃ１〜Ｘ−ｄｅｃＮに応じて駆動する。
【００２０】
ビット線ＢＬ１１〜ＢＬ１８の一端には、コラムスイッチＹ−ＳＷが備えられている。コラムスイッチＹ−ＳＷでは、ビット線ＢＬ１１〜ＢＬ１８の各々にスイッチが備えられている。各スイッチは、ビット線ＢＬ１１〜ＢＬ１８とデータバスＤＢＡとの間に接続されている。コラムスイッチＹ−ＳＷは、デコードされたコラムアドレスＹ−ｄｅｃ１１〜Ｙ−ｄｅｃ１８により制御される。コラムスイッチＹ−ＳＷに備えられている各スイッチは、ビット線ＢＬ１１〜ＢＬ１８に対応するデコードされたコラムアドレスＹ−ｄｅｃ１１〜Ｙ−ｄｅｃ１８に応じて導通制御される。
【００２１】
ここで、データバスＤＢＡはメモリセルアレイブロック１Ａに固有のバスである。すなわち、メモリセルアレイブロック１Ａ、１Ｂ、１Ｃごとに個別に、データバスＤＢＡ、ＤＢＢ、ＤＢＣが備えられている。データバスＤＢＡ、ＤＢＢ、ＤＢＣは、各々、センスアンプ＆充電回路３Ａ、３Ｂ、３Ｃの入力に接続されている。
【００２２】
センスアンプ＆充電回路３Ａ，３Ｂ、３Ｃの出力は、第２データバスＣＤＢに接続されている。ここで、第２データバスＣＤＢは、メモリセルアレイブロック１Ａ、１Ｂ、１Ｃ間で共通のバスである。第２データバスＣＤＢは、バーストスイッチ４の入力に接続され、バーストスイッチ４の出力がＩ／Ｏバッファ５を経てＩ／Ｏ端子６に接続されている。また、バーストスイッチ４には、バーストカウンタ信号ＢＣが入力されている。
【００２３】
メモリアレイブロック１Ａからデータを読み出す動作において、メモリセルアレイブロック１Ａ内のビット線は、コラムアドレスに応じて選択される。ビット線が選択されると、次にロウアドレスに応じてワード線が選択される。各メモリセルを読み出すには、ビット線が立ち上がった後、ワード線を立ち上げる。ワード線の立ち上げ／立ち下げの切り替えは、ビット線の立ち上げ／立ち下げの切り替えとは連動しない。
【００２４】
ビット線の選択をした状態を維持したまま、ワード線のロウアドレスを変更することにより、ワード線の選択／非選択状態を切り替えることができ、異なるメモリセルを順次選択することができる。ビット線の立ち下げ／立ち上げ動作を行う必要がないため、各ビット線に接続されたセンスアンプ、カスコード回路等のビット線関連の各回路が消費する電力を抑えることができる。
【００２５】
また、ワード線の境界での読み出し動作において、ビット線の立ち下げ／立ち上げ動作をする必要がなく、ビット線を選択した状態を維持できる。具体的には、メモリアレイ１Ｃ内のロウアドレスＸ−ｄｅｃ１とコラムアドレスｉ−３１で選択されるメモリセルを読み出し、次に、メモリアレイ１Ａ内のロウアドレスＸ−ｄｅｃ２とコラムアドレスｉ−１１で選択されるメモリセルを読み出す。この際に、選択ワード線ＷＬ１が非選択状態となり、非選択ワード線ＷＬ２が選択状態となるが、各ビット線は、選択状態にしておく。ワード線の境界において、ビット線ＢＬ３１の立ち下げの動作と、ビット線ＢＬ１１の立ち上げの動作をさせない。各ビット線を放電させず、各ビット線に接続されたセンスアンプ＆充電回路の活性化状態を維持する。従来、半導体記憶装置がユーザーに販売・納品され、ユーザーがその半導体装置に記憶されたデータを読み出す際に、そのコードデータがワード線の境界にあたり、コードデータが折り返し状態になっていると、センスアンプ・ビット線の立ち上げ／立ち下げ動作の切り替えが必要になっていた。これにより、読み出し時間をロスしていたが、本実施形態では、センスアンプ・ビット線の立ち上げ／立ち下げ動作を避ける構成であり、読み出し時間をロスしない。
【００２６】
これらにより、センスアンプ等のビット線関連の各回路が無用に電力を消費することを防止することができる。センスアンプ・ビット線の立ち上げ／立ち下げ動作にかかる読み出し時間を短縮することができる。
【００２７】
また、ビット線を選択した後、ビット線の選択状態を維持したまま、ワード線の選択／非選択を切り替えることにより、メモリセルが選択される。選択されたメモリセルは、読み出し対象となる。メモリセルが読み出し対象になると、選択メモリセルのゲートに接続されたワード線および選択メモリセルのソース端・ドレイン端に接続されたビット線の各電位差を利用し、ビット線間の電流値が決まり、選択メモリセルに格納されたデータの読み出しが行われる。選択メモリセルから読み出されたデータは、ビット線を介し、メモリセル外に配置されたセンスアンプにより、データ論理値“０”または“１”として読み出される。これら一連の読み出し動作は、電流センシングにより行われ、例えば、フラッシュメモリセルでは１２８バイト毎の読み出しが行われる。従来、半導体記憶装置であるＤＲＡＭや、ＮＡＮＤ型の不揮発性記憶装置は、電圧センシングにより行われていた。一般的なＮＡＮＤ型の不揮発性記憶装置は、各ワード線・ビット線とメモリセルの接続が仮想接地型メモリセルの接続と異なるため、ＮＡＮＤ型では、１ストリングス１Ｋバイト毎に読み出しが行われていた。さらに、データ読み出し動作における各メモリセルの選択は、従来、ロウアドレスによりワード線を選択した後に、コラムアドレスによりビット線を選択しており、ワード線を立ち下げると、センスアンプの活性化状態から非活性化状態になる構成となっていた。
【００２８】
本実施形態は、これら従来の構成と異なるものであり、コラムアドレスによりビット線を選択した後に、ロウアドレスによりワード線を選択する。これは、従来と入力接続の順序を逆にアクセスさせる構成である。ワード線の立ち下げの際に、センスアンプが活性化状態から非活性化状態にならず、センスアンプが活性化状態を維持する構成である。
【００２９】
図２は、本発明の読み出し動作を説明するタイミングチャートである。図１、図３、および図４の回路図と共に説明する。
【００３０】
イネーブル信号ＯＰ−ＥＮは、イネーブル制御回路４７（図４）から出力され、センスアンプ＆充電回路３Ａ、３Ｂ、３Ｃに入力される。イネーブル信号ＯＰ−ＥＮがハイレベルになると、データバスＤＢｘ（ｘ＝Ａ〜Ｃ）は、立ち上がり、ハイレベルとなる。データバスＤＢｘ（ｘ＝Ａ〜Ｃ）がハイレベルになると、ビット線は選択状態になる。
【００３１】
リードコマンドＲＤがワード線イネーブル回路４１に入力されると、読み出し動作が開始される。リードコマンドＲＤにより、ワードラインイネーブル信号ＷＬ−ＥＮがハイレベルになると、ワード線ＷＬ１は、選択状態になる。
【００３２】
ワードラインイネーブル信号ＷＬ−ＥＮがハイレベルになると、センスアンプイネーブル信号ＳＡ−ＥＮは、立ち上がり、ハイレベルになる。ワードラインイネーブル信号ＷＬ−ＥＮの立ち上がり後、遅延回路４３により遅延された制御信号Ｔ−ＳＷは、立ち上がり、ハイレベルになる。制御信号Ｔ−ＳＷがハイレベルになると、入力されたリードコマンドＲＤに応じてデータの読み出しが開始され、データは、第２データバスＣＤＢ、Ｉ／ＯデータバスＩＯＢを介し、Ｉ／Ｏ端子６から読み出される。
【００３３】
ワード線ＷＬ１上のメモリセルに格納されたデータが読み出される際は、ビット線のコラムアドレスｉ−１１、ｉ−１２・・・が変化する。コラムアドレスｉ−１１、ｉ−１２・・・の変化に応じて、データは、順次Ｉ／ＯデータバスＩＯＢを介し、Ｉ／Ｏ端子６から読み出される。
【００３４】
コアセルがブロック構成である場合は、メモリアレイブロック１Ａ、１Ｂ、１Ｃと、各ブロック内のメモリセルが順次読み出し対象となり、各ブロックの各コラムアドレスｉ−１１、ｉ−１２・・・、ｉ−２１・・・、ｉ−３１・・・に応じて、データは、順次Ｉ／ＯデータバスＩＯＢを介し、Ｉ／Ｏ端子６から読み出される。スイッチ信号Ｔ−ＳＷが立ち下がると、遅延回路４３により遅延され、ワードラインイネーブル信号ＷＬ−ＥＮは、立ち下り、ローレベルになる。ワードラインイネーブル信号ＷＬ−ＥＮがローレベルになると、センスアンプイネーブル信号ＳＡ−ＥＮは、立ち下がり、ローレベルになる。ワードラインイネーブル信号ＷＬ−ＥＮがローレベルになると、ワード線ＷＬ１は非選択状態になる。
【００３５】
ここで、ワードラインイネーブル信号ＷＬ−ＥＮがローレベルとなる場合、イネーブル信号ＯＰ−ＥＮ信号は、ハイレベルを維持する。ワード線ＷＬ１が非選択状態となるが、ビット線は選択状態のままであり、各ビット線の選択状態は維持される。読み出し用のセル電流は、センスアンプ＆充電回路３Ａ、３Ｂ、３Ｃからビット線に印加され続け、電流センシング可能な状態を維持する（充電状態）。ビット線の選択／非選択の切り替えは、ワード線の選択／非選択と切り替えと連動しない。
【００３６】
次に、リードコマンドＲＤにより、ワードラインイネーブル信号ＷＬ−ＥＮがハイレベルになると、ワード線ＷＬ２は、非選択状態から選択状態になる。ワード線ＷＬ２が非選択状態から選択状態になる場合も、イネールブル信号ＯＰ−ＥＮは、ハイレベルのままであり、各ビット線の選択状態を維持する。ビット線の選択／非選択の切り替えは、ワード線の選択／非選択と切り替えと連動しない。
【００３７】
ワードラインイネーブル信号ＷＬ−ＥＮがハイレベルになると、センスアンプイネーブル信号ＳＡ−ＥＮは、立ち上がり、ハイレベルとなる。ワードラインイネーブル信号ＷＬ−ＥＮの立ち上がり後、センスアンプスイッチ制御回路４５により遅延され、制御信号Ｔ−ＳＷは、立ち上がり、ハイレベルになる。制御信号Ｔ−ＳＷがハイレベルになると、入力されたリードコマンドＲＤに応じてデータの読み出しが開始され、データは、第２データバスＣＤＢ、Ｉ／ＯデータバスＩＯＢを介し、Ｉ／Ｏ端子６から読み出される。このように、順次読み出し動作が行われる。
【００３８】
図３は、センスアンプ＆充電回路３Ａ，３Ｂ、３Ｃの具体的な構成を示す図である。
【００３９】
データバスＤＢｘ（ここで、ｘ＝Ａ、Ｂ、またはＣの何れかを示す符号。以下、同様）には、放電用のトランジスタ３１および充電用のトランジスタ３３のドレイン端子が接続されている。放電用のＮＭＯＳトランジスタ３１のソース端子は接地電位に接続されている。充電用のＰＭＯＳトランジスタ３３のソース端子は電源電位Ｖｄｄに接続されている。
【００４０】
放電用ＮＭＯＳトランジスタ３１のゲート端子には、インバータゲート３２の出力が接続されている。インバータゲート３２の入力は、イネーブル信号ＯＰ−ＥＮが入力される。イネーブル信号ＯＰ−ＥＮは、また、増幅器３４に入力され、増幅器３４の駆動制御が行われる。増幅器３４の入力のうち、非反転入力にはデータバスＤＢｘが接続され、反転入力には基準電圧Ｖｒｅｆが入力されている。増幅器３４の出力は、充電用ＰＭＯＳトランジスタ３３のゲート端子に接続されている。増幅器３４の出力からは、フィードバック信号ｆｂ１が出力される。
【００４１】
増幅器３４の出力は、さらに、ＰＭＯＳトランジスタ３５のゲート端子に接続されている。ここで、充電用ＰＭＯＳトランジスタ３３とＰＭＯＳトランジスタ３５とは、ゲート長およびゲート幅が同じである。ＰＭＯＳトランジスタ３５のドレイン端子は電源電圧Ｖｄｄに接続され、ソース端子は抵抗素子３６の一端に接続されている。抵抗素子３６の他端は制御された接地電位ＣＶｓｓに接続されている。ここで、制御された接地電位ＣＶｓｓとは、回路動作に応じてフローティング状態と接地電位状態とが切り替わる。すなわち、データバスＤＢｘにデータが読み出される場合に接地電位になる。
【００４２】
ＰＭＯＳトランジスタ３５と抵抗素子３６との接続点は、カレントミラー回路３７に接続されている。この接続点からは、データバスＤＢｘに読みだされたデータに応じた電圧信号が出力される。カレントミラー回路３７は、センスアンプスイッチ３８を介してラッチ回路３９に接続される。ラッチ回路３９は、第２データバスＣＤＢに接続されている。
【００４３】
カレントミラー回路３７には、センスアンプイネーブル信号ＳＡ−ＥＮと、リファレンス信号Ｓａｉ-ｒｅｆが入力される。センスアンプイネーブル信号ＳＡ−ＥＮに応じてカレントミラー回路３７が駆動する。また、センスアンプスイッチ３８は、制御信号Ｔ−ＳＷが入力され、センスアンプスイッチ３８の導通が制御される。
【００４４】
図３の回路では、充電用ＰＭＯＳトランジスタ３３が充電回路を構成し、ＰＭＯＳトランジスタ３５、抵抗素子３６、カレントミラー回路３７、センスアンプスイッチ３８、およびラッチ回路３９により、センスアンプを構成している。
【００４５】
イネーブル信号ＯＰ−ＥＮが増幅回路３４を介しセンスアンプに供給されると、各ビット線に電流印加が開始され、各ビット線が選択される。リードコマンドＲＤが入力されると、読み出し動作が開始される。ワードラインイネーブル信号ＷＬ−ＥＮがワード線ドライバ回路２に入力され、ワード線ドライバ回路２により選択ワード線が決まる。データのバーストリード動作の際は、各ビット線を選択状態にし、コラムアドレスを順次変更する。ワード線の末端まで読み出しが完了すると、次に、第二のワード線が選択される。各ビット線の選択状態は、第一のワード線から第二のワード線に、ワード線を切り替える場合にも維持され、ビット線は、センスアンプ＆充電回路３Ａ、３Ｂ、３Ｃにより、充電状態を維持する。特に、４ビットプリフェチのバーストリード動作の場合、ワード線の境界での読み出しの際に、ビット線の立ち上げ／立ち下げをする必要がなく、効率的に電流センシングできる。
【００４６】
図４は、イネーブル信号ＯＰ−ＥＮの出力制御を行うコントロールロジック回路１５（図５）である。
【００４７】
ワード線イネーブル回路４１の第１のセット端子（Ｓｅｔ１）には、リードコマンドＲＤが入力される。第２のセット端子（Ｓｅｔ２）には、アンドゲート４２が接続される。アンドゲート４２には、ワード線境界信号ＷＬ−ｂと制御信号Ｔ−ＳＷを遅延する遅延回路４３の出力が負論理で入力される。遅延回路４３では、制御信号Ｔ−ＳＷに遅延時間Ｄ４を付与して出力する。
【００４８】
ワード線イネーブル回路４１の出力（Ｑ）はセンスアンプイネーブル制御回路４４、およびバースト制御回路１６（図５、参照）に接続されている。センスアンプイネーブル制御回路４４の出力は、センスアンプスイッチ制御回路４５に接続されている。センスアンプイネーブル制御回路４４からはセンスアンプイネーブル信号ＳＡ−ＥＮが出力される。センスアンプスイッチ制御回路４５は、センスアンプイネーブル信号ＳＡ−ＥＮに遅延時間Ｄ１を付与して制御信号Ｔ−ＳＷを出力する。
【００４９】
センスアンプスイッチ制御回路４５の出力は、ワード線イネーブル回路４１のリセット端子（Ｒｅｓｅｔ）に負論理で入力される。また、ノアゲート４６の第１の入力に接続される。ノアゲート４６の第２の入力には、ワード線境界信号ＷＬ−ｂが入力される。ノアゲート４６の出力は、イネーブル制御回路４７のリセット端子（Ｒｅｓｅｔ）に接続されている。また、イネーブル制御回路４７のセット端子（Ｓｅｔ１）には、アクティブコマンドＡＣＴが入力される。イネーブル制御回路４７からは、イネーブル信号ＯＰ−ＥＮが出力される。
【００５０】
図５は、フラッシュメモリにおいて、アドレス端子９およびコマンド端子から入力されるアドレスＡｄｄおよびコマンドＣＯＭを処理する回路構成を示す図である。メモリセルアレイ１からＩ／Ｏ端子６までのデータの読み出し経路については、図１に説明したとおりであるので、ここでの説明は省略する。
【００５１】
アドレス端子９は第１および第２入力アドレスバッファ１０、１１に接続されている。また、各種端子１２のうち、クロック端子はクロック生成回路１３に接続され、コマンド端子はコマンドデコーダ１４に接続されている。
【００５２】
クロック端子から入力されるクロック信号ＣＬＫは、クロック生成回路１３で整形されて、コマンドデコーダ１４、コントロールロジック回路１５、およびＩ／Ｏバッファ５に送出される。また、コマンド端子から入力される各種のコマンド信号ＣＯＭは、コマンドデコーダ１４でデコードされてコントロールロジック回路１５に送出される。コントロールロジック回路１５は、第１入力アドレスバッファ１０、第２入力アドレスバッファ１１を制御する。これにより、アドレス端子９から入力されるアドレス信号Ａｄｄが、第１入力アドレスバッファ１０または第２入力アドレスバッファ１１に取り込まれる。
【００５３】
また、コントロールロジック回路１５は、バースト制御回路１６を制御する。バースト制御回路１６はバーストカウンタ１６Ａを備えており、バーストカウンタ１６Ａによるカウント結果に応じてワード線境界信号ＷＬ−ｂが出力される。ワード線境界信号ＷＬ−ｂはコントロールロジック回路１５に戻される。
【００５４】
これにより、バースト制御回路１６は、バースト読み出し動作、特に、ワード線の境界で読み出しを行う場合で選択ワード線が切り変わる時に、ワード線境界信号ＷＬ−ｂを出力することができる。読み出し動作中、選択ビット線は、充電状態であるため、充電回路は、活性化状態である。出力されたワード線境界信号ＷＬ−ｂは、コントロールロジック回路１５に戻され、コントロールロジック回路１５は、充電回路３の活性化状態を維持する。そのため、ワード線の境界で選択ワード線が切り変わる時の前後において、センスアンプ＆充電回路３Ａ、３Ｂ、３Ｃは、活性化状態を維持し、ビット線は、選択状態を維持する。ワード線の境界での読み出しの際に、ビット線および充電回路３が活性状態から非活性状態になることを防ぐことができる。
【００５５】
更に、コントロールロジック回路１５はワード線イネーブル信号ＷＬ−ＥＮを送出し、Ｘデコーダ７およびワード線ドライバ２を制御する。また、コントロールロジック回路１５はコラムイネーブル信号Ｙ−ＥＮを送出し、Ｙデコーダ８およびコラムスイッチＹ−ＳＷを制御する。
【００５６】
これにより、バースト読み出し動作、特に、ワード線の境界で読み出しを行う場合で選択ワード線が切り変わる時に、各ビット線とセンスアンプ＆充電回路３Ａ、３Ｂ、３Ｃとの間に設けたコラムスイッチＹ−ＳＷは、接続状態を維持できる。センスアンプ＆充電回路３Ａ、３Ｂ、３Ｃから送出される電流を、コラムスイッチＹ−ＳＷを介して選択メモリセルに供給することができる。
【００５７】
図６は、本実施形態のアドレスの割り付けについて説明する図である。一般的なＳＤＲＡＭのアドレスの割り付けは、バンクアドレスＢＡ、ロウアドレス、およびコラムアドレス（２ｋＢｙｔｅ  ｐａｇｅ  ｓｉｚｅ）の順に構成されている。本実施形態のアドレスの割り付けは、バンクアドレスＢＡ、ブロックアドレスＳｅｃ、ビットラインセレクトアドレスＢＬＳｅｌｅｃｔ、ワードラインセレクトアドレスＷＬｓｅｌｅｃｔ、およびセンスアンプセレクトアドレスＳＡＳｅｌｅｃｔの順に構成されている。第一の入力アドレスは、バンクアドレスＢＡ、ブロックアドレスＳｅｃ、ビットラインセレクトアドレスＢＬＳｅｌｅｃｔからなり、これは、従来のバンクアドレスＢＡ、ロウアドレスに対応する位置に割り付けられたアドレスである。第二の入力アドレスは、ワードラインセレクトアドレスＷＬｓｅｌｅｃｔ、センスアンプセレクトアドレスＳＡＳｅｌｅｃｔからなり、これは、従来のコラムアドレスに対応する位置に割り付けられたアドレスである。第二の入力アドレスは、バースト制御回路１６のバーストカウンタ１６Ａで行われるカウントアップの対象となる。このように、本実施形態では、ロウアドレスとコラムアドレスが時分割で与えられる。
【００５８】
図７および図８は、本実施形態の読み出し動作を説明する図である。図７では、従来例と本実施形態との比較のため、期間Ｔ１および期間Ｔ２を模式的に同じ長さで描いている。従来、期間Ｔ１は、ｔＲＣＤであり、ＲＡＳ信号の入力からＣＡＳ信号の入力までの一定のサイクル間隔であり、ロウアドレスが入力され、ワード線がデコーディングされる期間を表す。期間Ｔ２は、ｔＣＡＣであり、コラムアドレスストローブサイクルであり、コラムアドレスが入力され、ビット線のデコーディングとセンシングがされる期間である。期間Ｔ１＋期間Ｔ２は、ｔＲＡＣに相当し、ロウアクセスサイクルである。従来例１は、非多重入力方式を示し、ワード線とビット線のデコーディングは同時に行われていた。従来例２は、多重入力方式を示し、ロウアドレスが最初に入力され、コラムアドレスが遅れて入力されていた。従来例はいずれも、ビット線のデコーディングを、ワード線のデコーディングに先立って行う構成ではない。また、従来は、ワード線を立ち下げると、センスアンプが活性状態から非活性状態になる構成であったので、ワード線を立ち下げると、ビット線が立ち下がってしまい、ワード線の立ち下げに伴うビット線の立ち上げに動作に無駄な時間がかかっていた。さらに、ビット線の立ち上げ／立ち下げ動作（スイッチング動作）のノイズが復元するまで無駄な時間がかかるため、センスシング動作が開始できず、読み出しが遅れてしまっていた。
【００５９】
本実施形態では、コラムアドレス・ロウアドレスが時分割で与えられ、読み出しセンスシングを行う。期間Ｔ１は、第一入力アドレスにより、コラムアドレスが入力され、ビット線がデコーディングされる期間に相当し、期間Ｔ２は、第二入力アドレスにより、ロウアドレスが入力され、ワード線のデコーディングとセンシングがされる期間に相当する。第一入力アドレスにより、メモリセルアレイブロックとビット線を選択する。センスアンプがビット線に接続され、活性化され、読み出し用の電圧が選択されたビット線に印加される（例、ビット線ドレイン＝１．４ｖ、ビット線ソース＝０Ｖ）。充電回路によりビット線へ充電が始まり、ビット線間の干渉のノイズが発生し、時間の経過とともに、干渉のノイズはおさまる。ビット線が読み出し用電圧に向けて収束される（充放電電流が少なくなっていく）ことで、読み出し動作条件に近づく。第二の入力アドレスが入力され、選択されたワード線が活性化される。ビット線は安定状態であるため、読み出しを阻害するビット線のノイズは、発生しない。選択メモリセルに読み出し電流が流れ、読み出し条件に至った際に、微少電流検出が可能となっているセンスアンプにより、選択メモリセルに格納されたデータが読み出される。
【００６０】
図８では、センスシングの時間が比較されている。本実施形態は、読み出しが遅れる原因となるビット線のノイズ（ビット線干渉）を防止すべく、充電回路によるビット線の充電動作をワード線の選択動作に先立って行っている。これにより、読み出しの時間の短縮を図ることができる。本実施形態は、センシング動作のセカンドステップであるワード線の活性化前に、センスアンプを動作させ、ビット線を充電することにより、ビット線の電位およびセンスアンプの動作を安定化させることができる。ここで、図８中、ｃｌｏｃｋ  ａｃｃｅｓｓは、クロックアクセス時間である。ＥＣＣは、エラーコレクションコードの時間である。ｓｅｎｓｉｎｇは、センシング時間である。ｗａｉｔ  ｃｅｌｌ  ｃｕｒｒｅｎｔ  ｓｅｔｔｌｅｄは、セル電流定着待ち時間である。ＳＥＣＹ_ｌｖ-ＳＥＣＹ_ｈｖは、センスサイクル時間である。ＲＡ[ｎ]-ＳＥＣＹ_ｌｖは、ランダムアクセスセンスサイクル時間である。ＲＥＡＤ-ＲＡ[ｎ]は、リードランダムアクセス時間である。
【００６１】
また、センスアンプのサイズに関し、従来、ＳＤＲＡＭのように、ページサイズ分のセンスアンプをもつ方式の場合、ダイサイズが大きくなってしまっていた。本実施形態では、センスアンプの数を、ビット線の本数より少なく備え、最小限必要なセンスアンプ数に構成する。従来コラムアクセスにより読み出し時間をロスしていたが、本実施形態は、コラムアクセスを重視した構成にすることにより、読み出し時間の短縮を図るとともに、ダイサイズが大きくなることも回避している。コントロールロジック回路１５は、順次、第一の入力アドレスによりビット線を選択し、第一の入力アドレスの入力後、センスアンプ＆充電回路３を活性化し、第二の入力アドレスによりワード線を選択することにより、これを実現している。本実施形態は、ワード線の活性化動作と、センスアンプのラッチ確定を、読み出し動作の後半または最後に行うことにより、読み出し時間の遅延を回避している。
【００６２】
時分割方式で入力されたアドレスは、第一の入力アドレスと第二の入力アドレスを有する。アクティブコマンドＡＣＴとともに、第一の入力アドレスは、ビット線のデコーティングをするＹデコーダ８（図５）で処理される。アクティブコマンドＡＣＴは、ビット線を充電する制御コマンドとして処理される。リードコマンドＲＤとともに、第二の入力アドレスは、ワード線のデコーディングをするＸデコーダ７（図５）で処理される。アクティブコマンドＡＣＴによりメモリセルアレイブロックを選択し、ビット線をデコーディングするともに、センスアンプ＆充電回路３Ａ、３Ｂ、３Ｃを活性し、読み出し用センスアンプで電流センシングする。図９に示す選択されたビット線Ｍ１乃至Ｍ３のドレイン端子（Ｄ）のプリチャージを開始する。ワード線の選択する動作以外の読み出しに必要な動作は、期間Ｔ１に完了する。充電回路を活性化させておくことで、後段に接続されるセンスアンプのノイズは、読み出しセル電流が流れる時点では、終息している。この状態でリードコマンドＲＤでワード線ＷＬを選択する。この場合、ビット線Ｍ１に隣接するビット線が接地電位（Ｓ）に維持されているので、選択メモリセルとしてビット線Ｍ１に読み出しセル電流が流れる。読み出しノイズがない状態で、データを読み出すことができる。
【００６３】
本明細書では、本発明は、前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で、種々の改良、変更が可能である。
【符号の説明】
【００６４】
１    メモリセルアレイ
１Ａ、１Ｂ、１Ｃ    メモリセルアレイブロック
２    ワード線ドライバ回路
３Ａ、３Ｂ、３Ｃ    センスアンプ＆充電回路
４    バーストスイッチ
５    Ｉ／Ｏバッファ
６    Ｉ／Ｏ端子
８    Ｙデコーダ
１０    第１入力アドレスバッファ
１１    第２入力アドレスバッファ
１３    クロック生成回路
１４    コマンドデコーダ
１５    コントロールロジック回路
１６    バースト制御回路
３１    放電用のトランジスタ
３３    充電用のトランジスタ
３６    抵抗素子
３７    カレントミラー回路
３８    センスアンプスイッチ
３９    ラッチ回路
４１    ワード線イネーブル回路
４３    遅延回路
４４    センスアンプイネーブル制御回路
４５    センスアンプスイッチ制御回路
４７    イネーブル制御回路
ｆｂ１    フィードバック信号
ＢＣ    バーストカウンタ信号
ＢＬ１１〜ＢＬ１８    ビット線
ＣＤＢ    第２データバス
ＣＶｓｓ    制御された接地電位
ＤＢＡ、ＤＢＢ、ＤＢＣ    データバス
ＩＯＢ    Ｉ／Ｏデータバス
ＯＰ−ＥＮ    イネーブル信号
ＲＤ    リードコマンド
Ｓａｉ−ｒｅｆ    リファレンス信号
ＳＡ―ＥＮ    センスアンプイネーブル信号
ＷＬ−ｂ    ワード線境界信号
ＷＬ−ＥＮ    ワード線イネーブル信号
ＷＬ１〜ＷＬＮ    ワード線
Ｘ−ｄeｃ１〜Ｘ−ｄeｃＮ    ロウアドレス
Ｙ−ｄｅｃ１１〜Ｙ−ｄｅｃ１８    コラムスイッチ
Ｙ−ＳＷ    コラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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