(57)【要約】【課題】回路シミュレーションの精度を向上する。【解決手段】回路シミュレーション装置３０は、集積回路のレイアウトデータから、対象ＭＯＳトランジスタ１１のゲート１２と対象ＭＯＳトランジスタ１１に隣接するＭＯＳトランジスタ１５、１６のゲート１７、１８との間のゲート間隔Ｓｓ、Ｓｄを抽出し、抽出されたゲート間隔Ｓｓ、Ｓｄから対象ＭＯＳトランジスタ１１のトランジスタモデルパラメータｖｔｈ０’を算出するパラメータ算出手段と、算出されたトランジスタモデルパラメータｖｔｈ０’を用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段とを備える。【選択図】図１２
2010080705.tif 000002
【特許請求の範囲】
【請求項１】
集積回路のレイアウトデータから、前記集積回路に含まれる対象ＭＯＳトランジスタのゲートと前記対象ＭＯＳトランジスタに隣接するＭＯＳトランジスタのゲートとの間のゲート間隔を抽出するゲート間隔抽出手段と、
抽出された前記ゲート間隔に基づいて前記対象ＭＯＳトランジスタの閾値電圧に対応するトランジスタモデルパラメータを算出するパラメータ算出手段と、
算出された前記トランジスタモデルパラメータを用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段
とを備える
回路シミュレーション装置。
【請求項２】
請求項１に記載の回路シミュレーション装置であって、
更に、抽出された前記ゲート間隔から前記対象ＭＯＳトランジスタの閾値電圧に対応する前記トランジスタモデルパラメータの変調量であるパラメータ変調量を算出するパラメータ変調量算出手段を備えており、
前記パラメータ算出手段は、与えられたトランジスタモデルパラメータを前記パラメータ変調量に応じて修正することにより前記回路シミュレーションに用いられる前記トランジスタモデルパラメータを算出する
回路シミュレーション装置。
【請求項３】
請求項２に記載の回路シミュレーション装置であって、
前記パラメータ変調量算出手段は、モデル式を用いて前記パラメータ変調量を算出し、
前記モデル式は、下記４つの項：
（１）前記対象ＭＯＳトランジスタのソース／ドレイン領域の不純物プロファイルの前記ゲート間隔に対する依存性を表す項
（２）前記対象ＭＯＳトランジスタのサイドウォール幅の前記ゲート間隔に対する依存性を表す項
（３）前記集積回路の製造工程におけるポケット注入におけるシャドーイングのゲート間隔に対する依存性を表す項
（４）前記対象ＭＯＳトランジスタのゲート仕上がり寸法の前記ゲート間隔に対する依存性を表す項
のうちの少なくとも一つを含む
回路シミュレーション装置。
【請求項４】
請求項３に記載の回路シミュレーション装置であって、
前記パラメータ変調量算出手段は、抽出された前記ゲート間隔から、ソース側、ドレイン側のゲート間隔が特定の基準値であるＭＯＳトランジスタの閾値電圧からの差分である閾値電圧変動量を前記モデル式によって算出し、前記閾値電圧変調量から、バックバイアスが０である場合における、ゲート間隔が前記基準値であるＭＯＳトランジスタのドレイン電流からの差分である第１ドレイン電流変動量と、バックバイアスが所定値である場合における、ゲート間隔が前記基準値であるＭＯＳトランジスタのドレイン電流からの差分である第２ドレイン電流変動量とを算出し、更に、前記閾値電圧変動量と前記第１ドレイン電流変動量と第２ドレイン電流変動量とから、前記トランジスタモデルパラメータの変調量である前記パラメータ変調量を算出する
回路シミュレーション装置。
【請求項５】
請求項４に記載の回路シミュレーション装置であって、
前記パラメータ変調量算出手段は、前記第１及び第２ドレイン電流変動量が前記閾値電圧変動量に比例するとして前記第１及び第２ドレイン電流変動量を算出する
回路シミュレーション装置。
【請求項６】
請求項４又は５に記載の回路シミュレーション装置であって、
前記パラメータ変調量算出手段は、前記トランジスタモデルパラメータの変調量である前記パラメータ変調量が前記閾値電圧変動量と前記第１ドレイン電流変動量と第２ドレイン電流変動量との線形結合であるとして前記パラメータ変調量を算出する
回路シミュレーション装置。
【請求項７】
請求項３乃至５のいずれかに記載の回路シミュレーション装置であって、
前記モデル式は、モデルパラメータを用いて記述されており、
前記モデルパラメータは、ＴＥＧに集積化されたＭＯＳトランジスタの特性の測定データから、データフィッティングをすることによって算出されている
回路シミュレーション装置。
【請求項８】
ゲート間隔抽出手段が、集積回路のレイアウトデータから、前記集積回路に含まれる対象ＭＯＳトランジスタのゲートと前記対象ＭＯＳトランジスタに隣接するＭＯＳトランジスタのゲートとの間のゲート間隔を抽出するステップと、
パラメータ算出手段が、抽出された前記ゲート間隔に基づいて、前記対象ＭＯＳトランジスタの閾値電圧に対応するトランジスタモデルパラメータを算出するステップと、
回路シミュレーション手段が、算出された前記トランジスタモデルパラメータを用いて前記集積回路の回路シミュレーションを行うステップ
とを具備する
回路シミュレーション方法。
【請求項９】
請求項８に記載の回路シミュレーション方法であって、
更に、
パラメータ変調量算出手段が、抽出された前記ゲート間隔から前記対象ＭＯＳトランジスタの閾値電圧に対応する前記トランジスタモデルパラメータの変調量であるパラメータ変調量を算出するステップを具備し、
前記回路シミュレーションに用いられる前記トランジスタモデルパラメータは、与えられたトランジスタモデルパラメータを前記パラメータ変調量に応じて修正することによりを算出される
回路シミュレーション方法。
【請求項１０】
請求項９に記載の回路シミュレーション方法であって、
前記パラメータ変調量は、モデル式を用いて算出され、
前記モデル式は、下記４つの項：
（１）前記対象ＭＯＳトランジスタのソース／ドレイン領域の不純物プロファイルの前記ゲート間隔に対する依存性を表す項
（２）前記対象ＭＯＳトランジスタのサイドウォール幅の前記ゲート間隔に対する依存性を表す項
（３）前記集積回路の製造工程におけるポケット注入におけるシャドーイングのゲート間隔に対する依存性を表す項
（４）前記対象ＭＯＳトランジスタのゲート仕上がり寸法の前記ゲート間隔に対する依存性を表す項
のうちの少なくとも一つを含む
回路シミュレーション方法。
【請求項１１】
請求項１０に記載の回路シミュレーション方法であって、
前記モデル式は、モデルパラメータを用いて記述されており、
前記モデルパラメータは、ＴＥＧに集積化されたＭＯＳトランジスタの特性の測定データから、データフィッティングをすることによって算出されている
回路シミュレーション方法。
【請求項１２】
請求項１１に記載の回路シミュレーション方法であって、
前記ＴＥＧには、前記ゲート間隔が様々に異なるＭＯＳトランジスタが集積化されている
回路シミュレーション方法。
【請求項１３】
コンピュータを、
集積回路のレイアウトデータから、前記集積回路に含まれる対象ＭＯＳトランジスタのゲートと前記対象ＭＯＳトランジスタに隣接するＭＯＳトランジスタのゲートとの間のゲート間隔を抽出するゲート間隔抽出手段と、
抽出された前記ゲート間隔に基づいて前記対象ＭＯＳトランジスタの閾値電圧に対応するトランジスタモデルパラメータを算出するパラメータ算出手段と、
算出された前記トランジスタモデルパラメータを用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段
として機能させる
プログラム。
【請求項１４】
請求項１３に記載のプログラムであって、
前記コンピュータを、更に、抽出された前記ゲート間隔から前記対象ＭＯＳトランジスタの閾値電圧に対応する前記トランジスタモデルパラメータの変調量であるパラメータ変調量を算出するパラメータ変調量算出手段として機能させ、
前記回路シミュレーションに用いられる前記トランジスタモデルパラメータが、与えられたトランジスタモデルパラメータを前記パラメータ変調量に応じて修正することによって算出される
プログラム。
【請求項１５】
請求項１４に記載のプログラムであって、
前記パラメータ変調量がモデル式を用いて算出され、
前記モデル式は、下記４つの項：
（１）前記対象ＭＯＳトランジスタのソース／ドレイン領域の不純物プロファイルの前記ゲート間隔に対する依存性を表す項
（２）前記対象ＭＯＳトランジスタのサイドウォール幅の前記ゲート間隔に対する依存性を表す項
（３）前記集積回路の製造工程におけるポケット注入におけるシャドーイングのゲート間隔に対する依存性を表す項
（４）前記対象ＭＯＳトランジスタのゲート仕上がり寸法の前記ゲート間隔に対する依存性を表す項
のうちの少なくとも一つを含む
プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーション装置、回路シミュレーション方法に関しており、特に、回路シミュレーションにおいて、周辺のパターン形状に依存するトランジスタ特性変動を考慮した回路シミュレーションを行うための技術に関する。
【背景技術】
【０００２】
高集積度のＬＳＩのトランジスタの一つの顕著な性質は、そのトランジスタ特性が、周辺のパターン形状によって変動することである。特定のトランジスタに印加される応力の大きさ、不純物注入量、実際の仕上がり寸法は、その特定トランジスタの周辺のパターン形状によって影響を受ける。このようなトランジスタ特性のパターン依存性の現象は、パターンの微細化に伴い増大し、回路動作の不具合や、製造歩留まり低下の問題を起こし得る。
【０００３】
トランジスタ特性のパターン依存性の影響が大きい場合、一般的には、設計段階において下記の２つの対処方法をとることによって問題を回避することが行われている。第１の対処方法は、製造バラツキに対応するマージンに加え、パターン形状に依存するトランジスタ特性の変動に対応するマージンを設定してタイミング設計を行う方法である。第２の対処方法は、トランジスタ特性の変動が大きいような領域でパターン寸法を設計することを禁止しながらレイアウト設計を行うことである。しかしながら、これらの２つの対処方法では、設計で過剰なマージンを設定することになり、回路設計時におけるタイミング収束性を悪化させ、設計ＴＡＴ（turn around time）を増大させてしまう。加えて、チップサイズが大きく見積もられる原因につながる。即ち、上記の一般的な手法では、設計品質を確保して歩留まり低下のリスクを防ぐために、設計ＴＡＴとチップサイズ（即ち、コスト）の少なくとも一方を犠牲にすることになる。これは、製品ＬＳＩの競争力を失わせるため好ましくない。
【０００４】
トランジスタ特性のパターン依存性の影響の問題を回避するためには、トランジスタ特性のパターン依存性の現象を詳細に把握した上でトランジスタ特性を高精度に予測し、予測されたトランジスタ特性に基づいて回路設計や回路シミュレーションを行うことが有効である。トランジスタ特性を高精度に予測すれば、必要以上のマージンを設定することが不要になり、タイミング収束性が改善されて設計ＴＡＴが短縮できる。加えて、トランジスタ特性の変動が大きいような領域でパターン寸法を設計することが可能になり、パターン寸法の自由度が向上するためにチップサイズの縮小が可能になる。
【０００５】
トランジスタ特性のパターン依存性の現象を高精度に予測するために発明者が注目する一つのパラメータは、トランジスタ特性のゲート間隔依存性である。ある特定トランジスタの特性は、隣接トランジスタとのゲート間隔（即ち、当該特定トランジスタのゲートと隣接するトランジスタのゲートとの間の距離）に依存する。このようなトランジスタ特性の隣接トランジスタとのゲート間隔に対する依存性を考慮することは、トランジスタ特性の高精度での予測に重要である。
【０００６】
隣接トランジスタとのゲート間隔がトランジスタ特性に影響を与えることは、例えば、特開平１１−２８４１７０号公報において公知である。この公報は、設計レイアウトにおけるゲート間隔が、近接効果により、特定トランジスタの実効ゲート長Ｌｅｆｆを変動させ、当該特定トランジスタのドレイン電流に影響を与えることを開示している。
【特許文献１】特開平１１−２８４１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、発明者の検討によれば、隣接トランジスタとのゲート間隔がトランジスタ特性に与える影響は、実効ゲート長Ｌｅｆｆの変動以外にも様々に存在しており、特開平１１−２８４１７０号公報の手法では、正確な回路シミュレーションを行うには充分でない。
【課題を解決するための手段】
【０００８】
発明者の一つの発見は、トランジスタの閾値電圧は、様々な現象によって隣接トランジスタとのゲート間隔に依存しており、したがって、トランジスタの閾値電圧のゲート間隔依存性を考慮することは、トランジスタ特性の高精度での予測に重要であるという点である。第１に、隣接トランジスタとのゲート間隔は、ソース及びドレインの不純物濃度のプロファイルに影響を及ぼし、結果としてトランジスタの閾値電圧に影響を及ぼす。第２に、隣接トランジスタとのゲート間隔は、サイドウォールの幅に影響を及ぼし、結果としてトランジスタの閾値電圧に影響を及ぼす。第３に、隣接トランジスタとのゲート間隔が狭いとポケット注入において不純物が注入されないため、トランジスタの閾値電圧に影響を及ぼす。最後に、光近接効果やＯＰＣ（Optical Proximity Correction）の影響により、各トランジスタの実際のゲート寸法は、隣接トランジスタとのゲート間隔に依存し、その結果、当該トランジスタの閾値電圧に影響を及ぼす。このように、隣接トランジスタとのゲート間隔は、少なくとも上記に挙げられている４つの現象により、トランジスタの閾値電圧に影響を及ぼし得る。したがって、隣接トランジスタとのゲート間隔がトランジスタの閾値電圧に及ぼす影響を考慮して回路シミュレーションを行うことは、回路シミュレーションの精度を高めるために有効である。
【０００９】
このような知見に基づき、本発明は、以下に述べられる手段を採用する。本発明の回路シミュレーション装置は、集積回路のレイアウトデータから、前記集積回路に含まれる対象ＭＯＳトランジスタのゲートと前記対象ＭＯＳトランジスタに隣接するＭＯＳトランジスタのゲートとの間のゲート間隔を抽出するゲート間隔抽出手段と、抽出された前記ゲート間隔から前記対象ＭＯＳトランジスタの閾値電圧に対応するトランジスタモデルパラメータを算出するパラメータ算出手段と、算出された前記トランジスタモデルパラメータを用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段とを備える。
【発明の効果】
【００１０】
本発明によれば、隣接トランジスタとのゲート間隔がトランジスタ特性に与える影響を適切に考慮し、回路シミュレーションの精度を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
１．本実施形態の回路シミュレーション技術の概略
以下では、まず、本発明の一実施形態における回路シミュレーション技術の概略について、図１を参照しながら説明する。
【００１２】
図１は、回路シミュレーションの対象である集積回路のレイアウトの一例を示す図である。図１において、符号１０は、活性領域を示しており、符号１１は、回路シミュレーションの対象のＭＯＳトランジスタ（以下、「対象トランジスタ」という。）を示している。符号１２は、ＭＯＳトランジスタ１１のゲートを示している。ゲート１２は、活性領域１０を横断するように設けられている。活性領域１０のうち、ゲート１２の直下に位置する部分が、ＭＯＳトランジスタ１１のチャネル領域として機能する。活性領域１０のうちＭＯＳトランジスタ１１のソースとして使用される部分１０ａには、ビアコンタクト１３が設けられ、ドレインとして使用される部分１０ｂにはビアコンタクト１４が設けられている。
【００１３】
ＭＯＳトランジスタ１１に隣接してＭＯＳトランジスタ１５、１６が設けられている。ＭＯＳトランジスタ１５、１６のゲート１７、１８は、いずれも、活性領域１０を横断するように設けられている。活性領域１０のうちＭＯＳトランジスタ１５のドレインとして使用される部分１０ｃには、ビアコンタクト１９が設けられ、ＭＯＳトランジスタ１６のソースとして使用される部分１０ｄには、ビアコンタクト２０が設けられている。
【００１４】
本実施形態では、対象ＭＯＳトランジスタ１１のゲート１２と、隣接ＭＯＳトランジスタ１５、１６のゲート１７、１８との間の間隔（以下、「ゲート間隔」という。）が対象ＭＯＳトランジスタ１１のトランジスタ特性に影響を及ぼすという現象に着目して回路シミュレーションが行われる。図１では、対象ＭＯＳトランジスタ１１のソース側のゲート間隔（即ち、対象ＭＯＳトランジスタ１１のゲート１２と、ＭＯＳトランジスタ１５のゲート１７の間の距離）が記号「Ｓｓ」によって図示されており、ドレイン側のゲート間隔（即ち、対象ＭＯＳトランジスタ１１のゲート１２と、ＭＯＳトランジスタ１６のゲート１８の間の距離）が記号「Ｓｄ」によって図示されている。
【００１５】
発明者が特に着目していることは、ゲート間隔Ｓｓ、Ｓｄが対象ＭＯＳトランジスタ１１の閾値電圧に影響を及ぼすという事実である。より具体的には、本実施形態の回路シミュレーション技術では、閾値電圧に影響を及ぼす下記の４つの現象（１）〜（４）のうちの少なくとも一つの現象の影響が回路シミュレーションに取り込まれ、これにより、回路シミュレーションの精度の向上が図られている：
【００１６】
（１）ソース／ドレイン領域の不純物プロファイルのゲート間隔依存性
図２は、ソース／ドレイン領域の不純物プロファイルのゲート間隔依存性を説明する断面図である。図２において、符号２１は、シリコン基板、符号２２はゲート、符号２３は、サイドウォールを示している。更に、実線２４、２５は、イオン注入直後のソース／ドレイン領域の境界を示しており、破線２６、２７は、アニール後のソース／ドレイン領域の境界を示している。
【００１７】
製造時のアニールにおける不純物の横方向拡散に起因して、ゲート間隔が狭い場合には、ゲート間隔が広い場合と比較してソース／ドレイン領域の不純物濃度が薄くなり、その結果、ソース／ドレイン領域のジャンクション位置が浅くなる。ジャンクション位置が浅くなると、ショートチャネル効果が抑制されることから、図３に示されているように、閾値電圧の上昇及びドレイン電流の減少を引き起こす。即ち、ソース／ドレイン領域の不純物プロファイルのゲート間隔依存性は、ゲート間隔Ｓｓ、Ｓｄが小さいほど閾値電圧が増加し、ドレイン電流が減少するという現象として観察される。
【００１８】
加えて、ジャンクション位置が浅くなると、ソース／ドレインの拡散層ジャンクション容量とゲートオーバーラップ容量とが減少する。ここで、拡散層ジャンクション容量とは、ソース／ドレイン領域と基板（又はウェル）の間に形成されるＰＮ接合の容量であり、ゲートオーバーラップ容量とは、図４に示されているように、ゲートがソース／ドレイン領域にオーバーラップすることによって生じる容量である。即ち、ソース／ドレイン領域の不純物プロファイルのゲート間隔依存性は、ゲート間隔Ｓｓ、Ｓｄが小さいほど拡散層ジャンクション容量及びゲートオーバーラップ容量が小さくなるという現象として観察される。なお、図３においては、閾値電圧、ドレイン電流、拡散層ジャンクション容量、及びゲートオーバーラップ容量が、特定の基準値からの変動量として図示されていることに留意されたい。
【００１９】
（２）サイドウォール幅のゲート間隔依存性
図５は、サイドウォール幅のゲート間隔依存性を説明する断面図である。図５において、記号ＳＷは、サイドウォール幅を示している。サイドウォール２３の形成工程では、サイドウォール幅ＳＷは、ゲート間隔が狭くなるにつれて小さくなる。このため、ゲート間隔の変動は、対象トランジスタにおけるソース／ドレイン領域からチャネル領域までの距離の変動を引き起こし、ショートチャネル効果のトランジスタ特性に及ぼす影響を変動させる。その結果、図６に示されているように、閾値電圧及びドレイン電流は、ゲート間隔に対する依存性を示す。サイドウォール幅ＳＷの変動は、ソース／ドレイン領域の拡散層ジャンクション容量及びゲートオーバーラップ容量の変動という現象としても現れる。図６には、ゲート間隔Ｓｓ、Ｓｄが小さいほど、閾値電圧が減少し、ドレイン電流が増加し、拡散層ジャンクション容量が増加し、更にゲートオーバーラップ容量が増加する様子が図示されている。ただし、閾値電圧、ドレイン電流、拡散層ジャンクション容量、及びゲートオーバーラップ容量の変動方向は、製造プロセスの条件によって変わり得ることに留意されたい。
【００２０】
（３）ポケット注入におけるシャドーイングのゲート間隔依存性
図７は、ポケット注入におけるシャドーイングのゲート間隔依存性を説明する断面図である。ポケット注入とは、ゲート電極加工後、ゲート電極に対してウェハを回転しながら斜めからチャネル不純物と同じ型の不純物を注入することをいう。ポケット注入を行うことにより、ドレイン領域からの空乏層の張り出しを抑制し、短チャネル効果を抑制することができる。斜めから不純物注入が行われるポケット注入においては、ゲート間隔が狭いと、ゲートによるシャドーイングによって不純物が注入されない。即ち、ゲート間隔が狭いと、ポケット注入において不純物が注入されない領域が増大する。このため、図８に示されているように、ポケット注入におけるシャドーイングの影響により、トランジスタの閾値電圧は、ゲート間隔に対する依存性を示す。ポケット注入におけるシャドーイングのゲート間隔依存性は、ゲート間隔Ｓｓ、Ｓｄが小さいほど閾値電圧が減少し、ドレイン電流が増大するという現象となって現れる。加えて、ポケット注入におけるシャドーイングのゲート間隔依存性は、ソース／ドレイン領域の拡散層ジャンクション容量という現象としても現れる。ポケット注入におけるシャドーイングのゲート間隔依存性により、ゲート間隔Ｓｓ、Ｓｄが小さいほどソース／ドレイン領域の拡散層ジャンクション容量は減少する。
【００２１】
（４）ゲート仕上がり寸法のゲート間隔依存性
図９は、ゲート仕上がり寸法のゲート間隔依存性を説明する断面図である。光近接効果の影響により、ＭＯＳトランジスタの実際のゲート長は、設計上のゲート長（即ち、レイアウトデータにおけるゲート長）とは相違する。図９において、破線は、レイアウトデータにおけるゲート寸法によるゲート２２の形状を示しており、実線は、実際に形成されるゲート２２の形状を示している。
【００２２】
光近接効果の特質により、設計上のゲート長と実際のゲート長との差はゲート間隔に依存して異なる。即ち、各トランジスタの実際のゲート長は、ゲート間隔に依存して変動する。実際のゲート長の変動は、閾値電圧及びドレイン電流に影響を及ぼすから、ゲート仕上がり寸法のゲート間隔依存性は、ゲート間隔Ｓｓ、Ｓｄに応じて閾値電圧及びドレイン電流が変動するという現象として現れる。図１０には、ゲート間隔Ｓｓ、Ｓｄが小さいほど、閾値電圧が減少し、ドレイン電流が増加する様子が図示されている。ただし、ただし、閾値電圧、及びドレイン電流の変動方向は、製造プロセスの条件によって変わり得ることに留意されたい。
【００２３】
以下では、上記の４つの現象を反映した回路シミュレーションの実装について具体的に説明する。
【００２４】
２．回路シミュレーションの実装
図１１は、本実施形態における回路シミュレーションの実装の一例を説明する図である。本実施形態では、回路シミュレーション装置３０として回路シミュレータ３１とパラメータ変調量算出ツール３２とがインストールされたコンピュータが使用される。詳細には、コンピュータは、ＣＰＵ３３と、出力装置３４と、入力装置３５と、主記憶装置３６と、外部記憶装置３７（例えば、ＨＤＤ（hard disk drive））とを備えており、回路シミュレータ３１とパラメータ変調量算出ツール３２は、外部記憶装置３７にインストールされている。回路シミュレータ３１とパラメータ変調量算出ツール３２とが、このコンピュータによって実行されると、当該コンピュータは、回路シミュレーション装置３０として機能する。
【００２５】
回路シミュレータ３１は、トランジスタモデルパラメータファイル３８に記述されたトランジスタモデルパラメータを用いて集積回路のシミュレーションを行うソフトウェアプログラムである。本実施形態では、回路シミュレータ３１としてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）が使用され、トランジスタモデルパラメータファイル３８には、ＳＰＩＣＥの形式に即したトランジスタモデルパラメータが記述される。例えば、ＢＳＩＭ３（Berkley Short Channel IGFET Model 3）やＢＳＩＭ４に定義されているトランジスタモデルパラメータが使用可能である。トランジスタモデルパラメータには様々なものがあるが。以下では、ＢＳＩＭ３に規定されたトランジスタモデルパラメータであるｖｔｈ０、ｕ０、ｋ２について言及する。ここで、ｖｔｈ０は、ＭＯＳトランジスタの閾値電圧に対応するパラメータであり、ｕ０は、ＭＯＳトランジスタのチャネル移動度に対応するパラメータである。ｋ２は、ＭＯＳトランジスタのバックバイアス効果の程度を表すパラメータである。バックバイアスを印加するとＭＯＳトランジスタのドレイン電流が変化するが、ｋ２は、バックバイアスが印加された時のドレイン電流の変動の程度を表すパラメータである。トランジスタモデルパラメータファイル３８は、事前に、外部記憶装置３７に用意される。回路シミュレータ３１には、シミュレーション対象の集積回路のネットリスト３９が外部から与えられる。回路シミュレータ３１は、そのネットリスト３９に基づいて、トランジスタモデルパラメータファイル３８に記述されたトランジスタモデルパラメータを用いて回路シミュレーションを行う。回路シミュレータ３１によって得られた結果は、シミュレーション結果データ４０として出力装置３４から出力される。
【００２６】
パラメータ変調量算出ツール３２は、レイアウトデータ４１からシミュレーション対象の集積回路のレイアウト寸法を抽出し、抽出したレイアウト寸法から各ＭＯＳトランジスタのパラメータ変調量を算出するツールである。ここで、レイアウトデータ４１とは、シミュレーション対象の集積回路のレイアウトを記述したデータであり、パラメータ変調量とは、回路シミュレータ３１が回路シミュレーションを行うときに、トランジスタモデルパラメータファイル３８に記述されたトランジスタモデルパラメータを修正する程度を表す数値である。以下では、トランジスタモデルパラメータｖｔｈ０、ｕ０、ｋ２に対応するパラメータ変調量を、それぞれ、Δｖｔｈ０、Δｕ０、Δｋ２と記載する。パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２は、シミュレーション対象の集積回路に含まれる各ＭＯＳトランジスタについて算出される。
【００２７】
このとき、あるＭＯＳトランジスタを含む集積回路の回路シミュレーションにおいて実際に使用される当該ＭＯＳトランジスタのトランジスタモデルパラメータｖｔｈ０’、ｕ０’、ｋ２’は、下記式によって表される：
ｖｔｈ０’＝ｖｔｈ０＋Δｖｔｈ０，
ｕ０’＝ｕ０＋Δｕ０，
ｋ２’＝ｋ２＋Δｋ２．
【００２８】
上述の回路シミュレータ３１は、パラメータ変調量算出ツール３２によって算出されたパラメータ変調量（Δｖｔｈ０、Δｕ０、Δｋ２等）から回路シミュレーションにおいて実際に使用すべき当該ＭＯＳトランジスタのトランジスタモデルパラメータ（ｖｔｈ０’、ｕ０’、ｋ２’等）を算出し、そのトランジスタモデルパラメータを用いて回路シミュレーションを行う。
【００２９】
本実施形態における回路シミュレーションの主題は、ゲート間隔Ｓｓ、Ｓｄとパラメータ変調量との関係、特に、ゲート間隔Ｓｓ、Ｓｄとパラメータ変調量Δｖｔｈ０との関係をモデル式によって適切にモデリングすることにある。ゲート間隔Ｓｓ、Ｓｄからパラメータ変調量Δｖｔｈ０を得るためのモデル式を最適に決定することにより、閾値電圧のゲート間隔依存性を考慮に入れた精度の高い回路シミュレーションを実現することができる。加えて、ゲート間隔Ｓｓ、Ｓｄからパラメータ変調量Δｋ２を得るためのモデル式を最適に決定することにより、拡散層ジャンクション容量及びゲートオーバーラップ容量のゲート間隔依存性を考慮に入れた精度の高い回路シミュレーションを実現することができる。上述のゲート間隔Ｓｓ、Ｓｄに依存する拡散層ジャンクション容量及びゲートオーバーラップ容量の変動という現象は、パラメータ変調量Δｋ２として表現できることに留意されたい。
【００３０】
図１２は、回路シミュレーション装置３０によって行われる回路シミュレーションの手順を示すフローチャートである。まず、シミュレーション対象の集積回路のレイアウト寸法がレイアウトデータ４１から抽出される（ステップＳ０１）。抽出されるレイアウト寸法には、シミュレーション対象の集積回路の各ＭＯＳトランジスタのゲート間隔Ｓｓ、Ｓｄが含まれている。レイアウト寸法の抽出は、パラメータ変調量算出ツール３２によって行われる。
【００３１】
更に、抽出されたレイアウト寸法から、予めパラメータ変調量算出ツール３２に用意されたモデル式を用いて各ＭＯＳトランジスタのパラメータ変調量が算出される（ステップＳ０２）。上述のように、各ＭＯＳトランジスタのトランジスタ特性は、周辺のパターン形状に影響を受ける。抽出されたレイアウト寸法から、各ＭＯＳトランジスタのパラメータ変調量を算出することにより、周辺のパターン形状がトランジスタ特性に及ぼす影響を反映しながら回路シミュレーションを行うことができる。
【００３２】
本実施形態では、各ＭＯＳトランジスタのゲート間隔Ｓｓ、Ｓｄからモデル式を用いてパラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２が算出される。詳細には、ゲート間隔Ｓｓ、Ｓｄとパラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２との間の関係を示すモデル式が実測データのフィッティングによって導出され、導出されたモデル式が予めパラメータ変調量算出ツール３２に用意される。そのモデル式を用いてゲート間隔Ｓｓ、Ｓｄからパラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２が算出される。使用されるモデル式には、上記の現象（１）〜（４）を表す項が導入される。これにより、上述の現象（１）〜（４）に起因する、パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２のゲート間隔Ｓｓ、Ｓｄに対する依存性が回路シミュレーションに反映される。モデル式の導出については、後に詳細に説明する。
【００３３】
本実施形態では、パラメータ変調量Δｖｔｈ０が、モデル式を介してゲート間隔Ｓｓ、Ｓｄに依存するように算出されることに留意されたい。このことは、ゲート間隔Ｓｓ、Ｓｄが対象ＭＯＳトランジスタ１１の閾値電圧に影響を及ぼすという現象を、回路シミュレーションに反映するために重要である。
【００３４】
パラメータ変調量算出ツール３２は、算出したパラメータ変調量をネットリスト３９に追記する（ステップＳ０３）。ここでネットリスト３９とは、シミュレーション対象の集積回路の素子、及びその間の接続関係を記述しているデータである。パラメータ変調量が追記されたネットリスト３９は、以下、変調後ネットリスト４２と記載する。ただし、本実施形態では、図１３に示されているように、パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２は、下記の式によってインスタンスパラメータｍｕｌｕ０、ｄｅｌｖｔ０、ｄｅｌｋ２に変換された上で変調後ネットリスト４２に記述される：
ｍｏｌｕ０＝１＋Δｕ０／ｕ０，
ｄｅｌｖｔ０＝Δｖｔｈ０，
ｄｅｌｋ２＝Δｋ２．
図１３において、変調後ネットリスト４２の「ｍｏｌｕ０」、「ｄｅｌｖｔ０」，「ｄｅｌｋ２」が、インスタンスパラメータを表している。
【００３５】
回路シミュレータ３１は、変調後ネットリスト４２に基づいて回路シミュレーションを行う（ステップＳ０４）。この回路シミュレーションにおいて、回路シミュレータ３１は、トランジスタモデルパラメータファイル３８に記述されたトランジスタモデルパラメータを、変調後ネットリスト４２に記述されたパラメータ変調量を用いて修正することによって回路シミュレーションに実際に使用すべきトランジスタモデルパラメータを算出する。より具体的には、回路シミュレーションで使用すべきトランジスタモデルパラメータｖｔｈ０’、ｕ０’、ｋ２’は、トランジスタモデルパラメータファイル３８に記述されたトランジスタモデルパラメータｖｔｈ０、ｕ０、ｋ２と、インスタンスパラメータｍｕｌｕ０、ｄｅｌｖｔ０、ｄｅｌｋ２とから算出され、算出されたトランジスタモデルパラメータｖｔｈ０’、ｕ０’、ｋ２’が回路シミュレーションに使用される。
【００３６】
３．モデル式
本実施形態では、上述の現象（１）〜（４）が、パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２の算出に使用されるモデル式として回路シミュレーションに取り込まれる。以下では、モデル式の導出について説明する。
【００３７】
本実施形態では、ゲート間隔Ｓｓ、Ｓｄに依存するトランジスタ特性の変動を表すために、下記に定義される基本関数Ｆｉ（Ｓｓ，Ｓｄ）が使用される：
【数１】
2010080705.tif 000003
ここで、ａｉ〜ｅｉは、モデルパラメータである。式（１）では、ゲート間隔Ｓｓ、Ｓｄに依存するトランジスタ特性の変動を表現するために必要な自由度を、５つのモデルパラメータａｉ〜ｅｉを用いることによって実現している。
【００３８】
図１４Ａは、ゲート間隔Ｓｓ、Ｓｄの一方を固定した場合の基本関数Ｆｉ（Ｓｓ，Ｓｄ）が表す曲線を示すグラフであり、図１４Ｂは、３次元直交座標系において基本関数Ｆｉ（Ｓｓ，Ｓｄ）が表す曲面を示すグラフである。図１４Ａにおいては、縦軸が基本関数Ｆｉ（Ｓｓ，Ｓｄ）に対応しており、横軸が、ゲート間隔Ｓｓ又はＳｄに対応している。図１４Ｂにおいては、ゲート間隔Ｓｓ、Ｓｄが面内方向の互いに直交する２本の軸に対応しており、Ｆｉ（Ｓｓ，Ｓｄ）が、垂直方向の軸に対応している。
【００３９】
式（１）で定義される基本関数Ｆｉ（Ｓｓ，Ｓｄ）は、下記の性質を有している：基本関数Ｆｉ（Ｓｓ，Ｓｄ）は、ゲート間隔Ｓｓ，Ｓｄのそれぞれに対して単調に減少する関数であり、ゲート間隔Ｓｓ、Ｓｄの減少と共に急激に増加する性質をもっている。詳細には、Ｓｓ，Ｓｄ＞０において、基本関数Ｆｉ（Ｓｓ，Ｓｄ）のゲート間隔Ｓｓについての偏微分∂Ｆｉ／∂Ｓｓは、負であり、且つ、Ｓｓの増加に対して単調に増加して０に収束する。同様に、Ｓｓ，Ｓｄ＞０において、基本関数Ｆｉ（Ｓｓ，Ｓｄ）のゲート間隔Ｓｄに対する偏微分∂Ｆｉ／∂Ｓｄは、負であり、且つ、Ｓｄの増加に対して単調に増加して０に収束する。
【００４０】
基本関数Ｆｉ（Ｓｓ，Ｓｄ）のモデルパラメータａｉは、反比例係数であり、基本関数Ｆｉ（Ｓｓ，Ｓｄ）が表す曲面の曲率を決定している。モデルパラメータｂｉは、Ｆｉ（Ｓｓ，Ｓｄ）に対応する軸に平行な漸近線の位置を決定している。モデルパラメータｃｉ、ｄ１は、それらの比率により、図１４ＢのＡ点、Ｂ点の高さの比を決定している。モデルパラメータｅｉは、Ｆｉ（Ｓｓ，Ｓｄ）に対応する軸に垂直な漸近線の位置を決定している。
【００４１】
式（１）では、ゲート間隔Ｓｓ，Ｓｄに依存して発生するトランジスタ特性の変動が、ソース側のゲート間隔Ｓｓとドレイン側のゲート間隔Ｓｄとに対して対称であるという前提の下で基本関数Ｆｉ（Ｓｓ，Ｓｄ）が定義されている。ソース側のゲート間隔Ｓｓと、ドレイン側のゲート間隔Ｓｄとに対して非対称な現象を表現可能にするためには、式（２）によって基本関数Ｆｉ（Ｓｓ，Ｓｄ）を定義してもよい：
【数２】
2010080705.tif 000004
式（２）では、ゲート間隔Ｓｓ、Ｓｄに依存するトランジスタ特性の変動を表現するために必要な自由度を、８つのモデルパラメータａｉ〜ｅｉを用いることによって実現している。
【００４２】
急峻なトランジスタ特性の変動を表現可能にするためには、下記の式（３）によって基本関数ｆｉ（Ｓｓ，Ｓｄ）を定義してもよい：
【数３】
2010080705.tif 000005
ここで、Ｎは、定数である。
【００４３】
一実施形態では、上記の４つの現象（１）〜（４）のうちの回路シミュレーションに組み込まれるべき現象のそれぞれが基本関数Ｆｉ（Ｓｓ，Ｓｄ）に対応付けられ、パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２は、関数Ｆｉ（Ｓｓ，Ｓｄ）の線形結合である下記のモデル式によって表現される：
【数４】
2010080705.tif 000006
ここで、αｖｔｈ０＿ｉは、ゲート間隔に依存する特性変動の現象のパラメータ変調量Δｖｔｈ０に対する感度係数であり、αｕ０＿ｉは、ゲート間隔に依存する特性変動の現象のパラメータ変調量Δｕ０に対する感度係数であり、αｋ２＿ｉは、ゲート間隔に依存する特性変動の現象のパラメータ変調量Δｋ２に対する感度係数である。また、Σは、上記の４つの現象（１）〜（４）のうち、回路シミュレーションに組み込まれるべき現象についての和である。
【００４４】
例えば、上記の４つの現象（１）〜（４）の全てが回路シミュレーションに取り込まれる場合、基本関数Ｆ１（Ｓｓ，Ｓｄ）〜Ｆ４（Ｓｓ，Ｓｄ）は、それぞれ、現象（１）〜（４）に対応付けられる。この場合、パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２は、下記のように、関数Ｆ１（Ｓｓ，Ｓｄ）〜Ｆ４（Ｓｓ，Ｓｄ）の線形結合であるモデル式によって表現される：
【数５】
2010080705.tif 000007
ここで、式（４’）のαｖｔｈ０＿１・Ｆ１（Ｓｓ，Ｓｄ）、αｕ０＿１・Ｆ１（Ｓｓ，Ｓｄ）、αｋ２＿１・Ｆ１（Ｓｓ，Ｓｄ）は、現象（１）に対応する項であり、αｖｔｈ０＿２・Ｆ２（Ｓｓ，Ｓｄ）、αｕ０＿２・Ｆ２（Ｓｓ，Ｓｄ）、αｋ２＿２・Ｆ２（Ｓｓ，Ｓｄ）は、現象（２）に対応する項である。同様に、αｖｔｈ０＿３・Ｆ３（Ｓｓ，Ｓｄ）、αｕ０＿３・Ｆ３（Ｓｓ，Ｓｄ）、αｋ２＿３・Ｆ３（Ｓｓ，Ｓｄ）は、現象（３）に対応する項であり、αｖｔｈ０＿４・Ｆ４（Ｓｓ，Ｓｄ）、αｕ０＿４・Ｆ４（Ｓｓ，Ｓｄ）、αｋ２＿４・Ｆ４（Ｓｓ，Ｓｄ）は、現象（４）に対応する項である。
【００４５】
式（４）又は式（４’）のＦｉ（Ｓｓ，Ｓｄ）のモデルパラメータａｉ〜ｅｉ（又はａｉ〜ｈｉ）及び感度係数αｖｔｈ０＿ｉ、αｕ０＿ｉ、αｋ２＿ｉは、ゲート間隔Ｓｓ，Ｓｄの設計値が様々に異なるＭＯＳトランジスタの特性を測定して得られた測定データに対してパラメータフィッティングを行うことによって決定可能である。詳細には、ゲート間隔Ｓｓ，Ｓｄが様々に異なるＭＯＳトランジスタがＴＥＧ（test element group）に集積化され、それらのＭＯＳトランジスタの特性が測定される。図１５、図１６、図１７、図１８Ａ〜１８Ｃは、ＴＥＧに用意されるＭＯＳトランジスタのレイアウトの例を示す図である。これらの図において、符号１０は、活性領域を示している。符号１１は、トランジスタ特性の測定の対象であるＭＯＳトランジスタを示し、符号１２は、ＭＯＳトランジスタ１１のゲートを示している。符号１７は、ＭＯＳトランジスタ１１のソース側でゲート１２に隣接するゲートを示しており、符号１８は、ＭＯＳトランジスタ１１のドレイン側でゲート１２に隣接するゲートを示している。
【００４６】
一実施形態では、下記のＭＯＳトランジスタがＴＥＧとして用意され、そのトランジスタ特性が測定される：
（ａ）ソース側のゲート間隔Ｓｓがトランジスタ特性の変動を起こさない程度に充分に大きい一方で、ドレイン側のゲート間隔Ｓｄが様々に異なるＭＯＳトランジスタ（図１５参照）
（ｂ）ドレイン側のゲート間隔Ｓｄがトランジスタ特性の変動を起こさない程度に充分に大きい一方で、ソース側のゲート間隔Ｓｓが様々に異なるＭＯＳトランジスタ（図１６参照）
（ｃ）ソース側、ドレイン側のゲート間隔Ｓｓ、Ｓｄが同一という条件の下、ゲート間隔Ｓｓ（及びそれに同一であるゲート間隔Ｓｄ）が様々に異なるＭＯＳトランジスタ（図１７参照）
（ｄ）ソース側、ドレイン側のゲート間隔Ｓｓ、Ｓｄがそれぞれに可変であるＭＯＳトランジスタ（図１８Ａ〜図１８Ｃ参照）
【００４７】
測定されたトランジスタ特性から、ＴＥＧに集積化されたゲート間隔Ｓｓ、Ｓｄが様々に異なるＭＯＳトランジスタのそれぞれについてトランジスタモデルパラメータｖｔｈ０、ｕ０、ｋ２が抽出される。更に、パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２が抽出されたトランジスタモデルパラメータｖｔｈ０、ｕ０、ｋ２とトランジスタモデルパラメータファイル３８に記述されたｖｔｈ０、ｕ０、ｋ２との差分として算出される。ＴＥＧには、これにより、ゲート間隔Ｓｓ、Ｓｄとパラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２との対応を示すデータが得られる。得られたデータから、データフィッティングにより、式（４）又は式（４’）のＦｉ（Ｓｓ，Ｓｄ）のモデルパラメータａｉ〜ｅｉ（又はａｉ〜ｈｉ）及び感度係数αｖｔｈ０＿ｉ、αｕ０＿ｉ、αｋ２＿ｉを決定することができる。
【００４８】
モデルパラメータａｉ〜ｅｉ（又はａｉ〜ｈｉ）及び感度係数αｖｔｈ０＿ｉ、αｕ０＿ｉ、αｋ２＿ｉをデータフィッティングによって直接的に決定する上述の手法は、多くの演算量を必要とする場合があるという問題が起こり得る。発明者の検討によれば、閾値電圧の変動が微小である場合には閾値電圧の変動とドレイン電流の変動とが線形関係にあるという事実を利用すれば、データフィッティングによるモデルパラメータａｉ〜ｅｉ（又はａｉ〜ｈｉ）及び感度係数αｖｔｈ０＿ｉ、αｕ０＿ｉ、αｋ２＿ｉの決定をより少ない演算量で実現できる。以下では、閾値電圧の変動とドレイン電圧の変動との間の線形関係を利用したモデルパラメータａｉ〜ｅｉ（又はａｉ〜ｈｉ）及び感度係数αｖｔｈ０＿ｉ、αｕ０＿ｉ、αｋ２＿ｉの決定手順について説明する。
【００４９】
まず、ゲート間隔Ｓｓ、Ｓｄが様々に異なるＭＯＳトランジスタのトランジスタ特性、より具体的には、Ｉｄ−Ｖｇ特性及びＩｄ−Ｖｄ特性が測定される。一実施形態では、トランジスタ特性は、図１５、図１６、図１７、図１８Ａ〜１８Ｃに図示されているようなレイアウトを有するＭＯＳトランジスタについて測定される。上述のように、トランジスタ特性が測定されるＭＯＳトランジスタは、ＴＥＧに集積化される。
【００５０】
続いて、閾値電圧の変動量ΔＶｔのモデル化が行われる。ここで、変動量ΔＶｔとは、ゲート間隔Ｓｓ、Ｓｄが特定の基準値Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄであるＭＯＳトランジスタの閾値電圧Ｖｔ（Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄ）からの差分である。即ち、ソース側、ドレイン側のゲート間隔がＳｓ，ＳｄであるＭＯＳトランジスタの閾値電圧をＶｔ（Ｓｓ，Ｓｄ）とした場合、変動量ΔＶｔは、下記式で表される：
ΔＶｔ（Ｓｓ，Ｓｄ）＝Ｖｔ（Ｓｓ，Ｓｄ）−Ｖｔ（Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄ）．
本実施形態では、基準値Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄは、トランジスタモデルパラメータファイル３８に記述されたトランジスタモデルパラメータの抽出に用いられたＭＯＳトランジスタのソース側、ドレイン側のゲート間隔に一致される。
【００５１】
このモデル化では、ΔＶｔ（Ｓｓ，Ｓｄ）が、上記の基本関数Ｆｉ（Ｓｓ，Ｓｄ）を含む下記のモデル式によって表現される：
【数６】
2010080705.tif 000008
Σは、上記の４つの現象（１）〜（４）のうち、回路シミュレーションに組み込まれるべき現象についての和であり、Ａは定数項である。例えば、上記現象（１）〜（４）のうちの現象（１）、（２）を回路シミュレーションに組み込む場合、ΔＶｔ（Ｓｓ，Ｓｄ）は、下記式によって表現される：
【数７】
2010080705.tif 000009
ここで、Ｆ１（Ｓｓ，Ｓｄ）は、ソース／ドレイン領域の不純物プロファイルのゲート間隔依存性を表すための項であり、Ｆ２（Ｓｓ，Ｓｄ）は、サイドウォール幅のゲート間隔依存性を表すための項である。
【００５２】
式（５）（又は式（５’））の関数Ｆｉ（Ｓｓ，Ｓｄ）のモデルパラメータａｉ〜ｅｉ（又はａｉ〜ｈｉ）は、Ｉｄ−Ｖｇ特性及びＩｄ−Ｖｄ特性から得られる閾値電圧の変動量ΔＶｔ（Ｓｓ，Ｓｄ）の実測値に対してデータフィッティングを行うことによって決定される。これにより、ΔＶｔ（Ｓｓ，Ｓｄ）のモデル式が得られる。
【００５３】
上記の４つの現象（１）〜（４）のうちの複数の現象を回路シミュレーションに取り込む場合、閾値電圧の変動量ΔＶｔ（Ｓｓ，Ｓｄ）のモデルパラメータが互いに独立ではないためにデータフィッティングの収束性が悪い場合がある。データフィッティングの収束性を向上させるためには、ＴＥＧに集積化されたＭＯＳトランジスタの断面形状から決定可能なモデルパラメータについては、データフィッティングの前にモデルパラメータを決定しておくことが有効である。例えば、断面ＴＥＭ（transmission electro microscope）画像から、ＴＥＧに集積化されたＭＯＳトランジスタのサイドウォール幅ＳＷが測定可能であり、測定されたサイドウォール幅ＳＷから、サイドウォール幅のゲート間隔依存性を表す項であるＦ２（Ｓｓ，Ｓｄ）のモデルパラメータの一部を決定可能である。これにより、より物理的に正しいモデルパラメータの抽出が可能になる。
【００５４】
更に、バックバイアスが０である（即ち、バックゲート−ソース間電圧が０である）場合の閾値電圧の変動量ΔＶｔに対するドレイン電流の変動量ΔＩｄの感度係数αＩｄと、バックバイアスが０でない所定値である（即ち、バックゲート−ソース間電圧が０でない所定値である）場合の閾値電圧の変動量ΔＶｔに対するドレイン電流の変動量ΔＩｄ＿ｂの感度係数αＩｄ＿ｂが算出される。ここで、変動量ΔＩｄとは、バックバイアスが０である場合における、ゲート間隔Ｓｓ、Ｓｄが特定の基準値Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄであるＭＯＳトランジスタのドレイン電流Ｉｄ（Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄ）からの差分であり、同様に、変動量ΔＩｄ＿ｂとは、バックバイアスが０でない所定値である場合における、ゲート間隔Ｓｓ、Ｓｄが特定の基準値Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄであるＭＯＳトランジスタのドレイン電流Ｉｄ（Ｓｓ＿ｓｔｄ、Ｓｄ＿ｓｔｄ）からの差分である。詳細には、測定されたＩｄ−Ｖｇ特性及びＩｄ−Ｖｄ特性から、バックバイアスが０である場合のドレイン電流の変動量ΔＩｂ（Ｓｓ，Ｓｄ）の実測値及びバックバイアスが所定値である場合のドレイン電流の変動量ΔＩｂ＿０（Ｓｓ，Ｓｄ）の実測値が得られる。ΔＶｔ（Ｓｓ，Ｓｄ）、ΔＩｄ（Ｓｓ，Ｓｄ）、ΔＩｄ＿ｂ（Ｓｓ，Ｓｄ）の実測値から、感度係数αＩｄ、αＩｄ＿ｂが、下記式を用いて算出される：
αＩｄ＝ΔＩｄ（Ｓｓ，Ｓｄ）／ΔＶｔ（Ｓｓ，Ｓｄ），
αＩｄ＿ｂ＝ΔＩｄ＿ｂ（Ｓｓ，Ｓｄ）／ΔＶｔ（Ｓｓ，Ｓｄ），
【００５５】
ここで、表記の統一性の観点から、閾値電圧の変動量に対する閾値電圧の変動量の感度係数をαＶｔと定義する。この定義に従えば、感度係数αＩｄ、αＶｔ、αＩｄ＿ｂは、下記式によって表される：
αＩｄ＝ΔＩｄ（Ｓｓ，Ｓｄ）／ΔＶｔ（Ｓｓ，Ｓｄ），      ・・・（６）
αＶｔ＝ΔＶｔ（Ｓｓ，Ｓｄ）／ΔＶｔ（Ｓｓ，Ｓｄ），      ・・・（７）
αＩｄ＿ｂ＝ΔＩｄ＿ｂ（Ｓｓ，Ｓｄ）／ΔＶｔ（Ｓｓ，Ｓｄ），  ・・・（８）
【００５６】
上述のようにΔＶｔ（Ｓｓ，Ｓｄ）のモデル式が得られているので、ΔＶｔ（Ｓｓ，Ｓｄ）のモデル式と感度係数αＩｄ、αＶｔ、αＩｄ＿ｂとを用いれば、ΔＩｄ（Ｓｓ，Ｓｄ）、ΔＶｔ（Ｓｓ，Ｓｄ）、ΔＩｄ＿ｂ（Ｓｓ，Ｓｄ）を下記式によってモデル化することができる：
ΔＩｄ（Ｓｓ，Ｓｄ）＝ΔＶｔ（Ｓｓ，Ｓｄ）×αＩｄ，  ・・・（９）
ΔＶｔ（Ｓｓ，Ｓｄ）＝ΔＶｔ（Ｓｓ，Ｓｄ）×αＶｔ，  ・・・（１０）
ΔＩｄ＿ｂ（Ｓｓ，Ｓｄ）＝ΔＶｔ（Ｓｓ，Ｓｄ）×αＩｄ＿ｂ，  ・・・（１１）
【００５７】
一方で、閾値電圧の変動が微小であり、閾値電圧の変動とドレイン電圧の変動とが線形関係にある場合、変動量ΔＩｄ，ΔＶｔ，ΔＩｄ＿ｂは、下記の式で表される。
【数８】
2010080705.tif 000010
式（１２）〜（１４）は、行列を用いて下記のように表記できる：
【数９】
2010080705.tif 000011
【００５８】
式（１５）を変形すると、下記式（１６）が得られる：
【数１０】
2010080705.tif 000012
式（１６）の意味するところは、トランジスタモデルパラメータΔｕ０、Δｖｔｈ０、Δｋ２のそれぞれが、変動量ΔＩｄ、ΔＶｔ、ΔＩｄ＿ｂの線形結合として表されるということである。式（１６）の逆行列の各成分は、ＳＰＩＣＥによる回路シミュレーションによって感度解析することによって求めることができる。
【００５９】
上述のステップＳ０２におけるパラメータ変調量の算出は、式（５）（または式（５’））と、式（９）〜（１１）と、式（１６）とを用いて行われる。詳細には、抽出されたゲート間隔Ｓｓ，Ｓｄから式（５）を用いて閾値電圧の変動量ΔＶｔ（Ｓｓ，Ｓｄ）が算出される。更に、式（９）〜（１１）を用いて、バックバイアスが０である場合のドレイン電流の変動量ΔＩｄ（Ｓｓ，Ｓｄ）と、バックバイアスが０でない所定値である場合のドレイン電流の変動量ΔＩｄ＿ｂ（Ｓｓ，Ｓｄ）とが算出される。更に、式（１６）を用いて、パラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２が算出される。
【００６０】
以上に説明されているように、本実施形態では、レイアウトデータ４１がゲート間隔Ｓｓ、Ｓｄが抽出され、その抽出されたゲート間隔Ｓｓ，Ｓｄから、モデル式を用いてパラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２が算出される。回路シミュレーションでは、算出されたパラメータ変調量Δｖｔｈ０、Δｕ０、Δｋ２を用いて変調されたトランジスタモデルパラメータｖｔｈ０’、ｕ０’、ｋ２’が使用され、これにより、ゲート間隔Ｓｓ，Ｓｄに依存したトランジスタ特性の変動を考慮した回路シミュレーションを実行可能である。
【００６１】
特に、本実施形態の回路シミュレーション技術では、モデル式を用いてゲート間隔Ｓｓ、Ｓｄに対応するパラメータ変動量Δｖｔｈ０が算出され、そのパラメータ変動量Δｖｔｈ０によってトランジスタモデルパラメータｖｔｈ０が変調（又は修正）される。これにより、ゲート間隔Ｓｓ、ＳｄがＭＯＳトランジスタの閾値電圧に及ぼす影響を考慮した正確な回路シミュレーションを行うことができる。
【００６２】
なお、上記には本発明の実施形態が具体的に記述されているが、本発明の実施形態には、様々な変更が可能であることは当業者には自明的であろう。たとえば、本実施形態では、ゲート間隔Ｓｓ，Ｓｄのパラメータ変調量Δｖｔｈ０，Δｕ０，Δｋ２に対する依存性を表すモデル式が導出され、パラメータ変調量Δｖｔｈ０，Δｕ０，Δｋ２から回路シミュレーションに実際に使用されるトランジスタモデルパラメータｖｔｈ０，ｕ０，ｋ２が算出されているが、ゲート間隔Ｓｓ，Ｓｄからトランジスタモデルパラメータｖｔｈ０，ｕ０，ｋ２を直接的に算出するモデル式が導出されてもよい。この場合でも、モデル式は、下記４つの項：
（１）ソース／ドレイン領域の不純物プロファイルの前記ゲート間隔に対する依存性を表す項
（２）サイドウォール幅のゲート間隔に対する依存性を表す項
（３）ポケット注入におけるシャドーイングのゲート間隔に対する依存性を表す項
（４）対象ＭＯＳトランジスタのゲート仕上がり寸法のゲート間隔に対する依存性を表す項のうちの少なくとも一つを含むように定義される。しかしながら、パラメータ変調量Δｖｔｈ０，Δｕ０，Δｋ２を変調後ネットリスト４２に記述する本実施形態の手法のほうが、現在、回路シミュレータとしてディファクトスタンダードとなっているＳＰＩＣＥを使用する場合にはでは実装上好ましい。
【図面の簡単な説明】
【００６３】
【図１】図１は、回路シミュレーションの対象である集積回路のレイアウトの一例を示す図である。
【図２】図２は、ソース／ドレイン領域の不純物プロファイルのゲート間隔依存性を説明する断面図である。
【図３】図３は、ソース／ドレイン領域の不純物プロファイルのゲート間隔依存性による閾値電圧、ドレイン電流、拡散層ジャンクション容量、及びゲートオーバーラップ容量の変動を示すグラフである。
【図４】図４は、拡散層ジャンクション容量とゲートオーバーラップ容量とを説明する断面図である。
【図５】図５は、サイドウォール幅のゲート間隔依存性を説明する断面図である。
【図６】図６は、サイドウォール幅のゲート間隔依存性による閾値電圧、ドレイン電流、拡散層ジャンクション容量、及びゲートオーバーラップ容量の変動を示すグラフである。
【図７】図７は、ポケット注入時におけるシャドーイングのゲート間隔依存性を説明する断面図である。
【図８】図８は、ポケット注入時におけるシャドーイングのゲート間隔依存性による閾値電圧、ドレイン電流、及び拡散層ジャンクション容量の変動を示すグラフである。
【図９】図９は、ゲート仕上がり寸法のゲート間隔依存性を説明する断面図である。
【図１０】図１０は、ゲート仕上がり寸法のゲート間隔依存性による閾値電圧及びドレイン電流の変動を示すグラフである。
【図１１】図１１は、本発明の一実施形態における回路シミュレーション装置の構成を示すブロック図である。
【図１２】図１２は、本発明の一実施形態における回路シミュレーション方法を示すフローチャートである。
【図１３】図１３は、パラメータ変調量のネットリストへの追記を説明する概念図である。
【図１４Ａ】図１４Ａは、ゲート間隔Ｓｓ、Ｓｄのうちの一方が固定されたときの基本関数Ｆｉ（Ｓｓ，Ｓｄ）の関数値のグラフである。
【図１４Ｂ】図１４Ｂは、ゲート間隔Ｓｓ、Ｓｄの両方が可変であるときの基本関数Ｆｉ（Ｓｓ，Ｓｄ）の関数値のグラフである。
【図１５】図１５は、モデル式のモデルパラメータの決定のために使用されるＴＥＧに集積化されたＭＯＳトランジスタのレイアウトを示す図である。
【図１６】図１６は、モデル式のモデルパラメータの決定のために使用されるＴＥＧに集積化されたＭＯＳトランジスタのレイアウトを示す図である。
【図１７】図１７は、モデル式のモデルパラメータの決定のために使用されるＴＥＧに集積化されたＭＯＳトランジスタのレイアウトを示す図である。
【図１８Ａ】図１８Ａは、モデル式のモデルパラメータの決定のために使用されるＴＥＧに集積化されたＭＯＳトランジスタのレイアウトを示す図である。
【図１８Ｂ】図１８Ｂは、モデル式のモデルパラメータの決定のために使用されるＴＥＧに集積化されたＭＯＳトランジスタのレイアウトを示す図である。
【図１８Ｃ】図１８Ｃは、モデル式のモデルパラメータの決定のために使用されるＴＥＧに集積化されたＭＯＳトランジスタのレイアウトを示す図である。
【符号の説明】
【００６４】
１０：活性領域
１０ａ、１０ｂ、１０ｃ、１０ｄ：部分
１１：ＭＯＳトランジスタ
１２：ゲート
１３、１４：ビアコンタクト
１５、１６：ＭＯＳトランジスタ
１７、１８：ゲート
１９、２０：ビアコンタクト
２１：シリコン基板
２２：ゲート
２３：サイドウォール
２４、２５：破線
２６、２７：実線
３０：回路シミュレーション装置
３１：回路シミュレータ
３２：パラメータ変調量算出ツール
３３：ＣＰＵ
３４：出力装置
３５：入力装置
３６：主記憶装置
３７：外部記憶装置
３８：トランジスタモデルパラメータファイル
３９：ネットリスト
４０：シミュレーション結果データ
４１：レイアウトデータ
４２：変調後ネットリスト
【図１】
2010080705.tif 000013
【図２】
2010080705.tif 000014
【図３】
2010080705.tif 000015
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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