(57)【要約】【課題】  フラッシュメモリのフローティングゲートを形成する際に、ＳＴＩ膜間のフローティングゲート形成領域に、ボイドを発生させることなくポリシリコンを埋め込む。【解決手段】  ＳＴＩ膜１５を等方性エッチング技術を用いてエッチングし、ＳＴＩ膜１５の側壁を後退させる。次に、後退させたＳＴＩ膜１５の側壁に第２のシリコンナイトライド膜１８を堆積させた後、フローティングゲート形成領域１６の上部の間口が広く、シリコン基板１に近づくにつれて徐々に間隔が狭くなるようにエッチングしてＳＴＩ膜１５の側壁にスペーサ１９を形成する。これにより、ポリシリコン２０の埋め込み不良の発生が防ぐことができる。【選択図】図１５
2010103228.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にＳＴＩ膜による素子分離領域を形成する工程と、
前記素子分離領域間の前記半導体基板部分上にトンネル絶縁膜を形成する工程と、
前記素子分離領域の側壁をエッチングにより後退させる工程と、
前記素子分離領域の側壁を後退させた後、前記素子分離領域の側面、および前記素子分
離領域間の前記半導体基板部分上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングし、前記素子分離領域間の上部の間口が前記半導体基板側の間
口より広くなるように、前記素子分離領域の側壁にスペーサを形成する工程と、
前記スペーサを形成した後に、前記素子分離領域間にポリシリコンを堆積し、フローテ
ィングゲートを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記スペーサの側面は、前記素子分離領域間の前記半導体基板部分の側面の延長線を超
えて前記半導体基板部分側にはみ出さないことを特徴とする請求項１に記載の不揮発性半
導体記憶装置の製造方法。
【請求項３】
半導体基板に形成され、側壁が後退されたＳＴＩ膜による素子分離領域と、
前記素子分離領域の側壁の後退部分に形成され、前記素子分離領域間の上部の間口が前
記半導体基板側の間口より広くなるように形成されたスペーサと、
前記素子分離領域間の前記半導体基板部分にトンネル絶縁膜を介して埋め込まれたフロ
ーティングゲートと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記スペーサは、前記ＳＴＩ膜とともに素子分離領域として機能することを特徴とする
請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する
。
【背景技術】
【０００２】
従来、フローティングゲート、およびコントロールゲートを有する不揮発性半導体装置
、例えば、フラッシュメモリでは、フローティングゲートは次のように形成されている（
例えば、特許文献１を参照。）。
【０００３】
すなわち、半導体基板上に第１の酸化膜、および窒化膜をマスクにして半導体基板を深く
エッチバックした後、全面に第２の酸化膜を形成し、ＣＭＰ法により第２の酸化膜を窒化
膜が露出するまで研磨し、次に第１の酸化膜、および窒化膜を取り除き、ＳＴＩ膜による
素子分離領域を形成する。その後、ＳＴＩ膜間の半導体基板上にトンネル絶縁膜、および
ポリシリコン膜を形成した後、ポリシリコン膜をパターンニングしてフローティングゲー
トを形成している。
【０００４】
しかし、最近では、フラッシュメモリの高集積化が進み、隣接するメモリセル同士の間
隔がますます狭まる傾向にあり、それに伴って、隣接するＳＴＩ膜同士の間隔が狭まるこ
とになる。従って、フローティングゲートの形成工程において、ＳＴＩ膜間の半導体基板
上にポリシリコンを堆積させる場合、粘性の高いポリシリコンでは埋め込み不良が発生し
、ボイドが発生するという問題がある。
【０００５】
また、狭い配線間における絶縁膜の埋め込み性を改善するために、配線の側壁にスペー
サを形成した後で、スペーサの上部側面の曲率を大きくするようスペーサの上部側を除去
し、絶縁膜を埋め込むという方法がある（例えば、特許文献２参照。）
そこで、フラッシュメモリのフローティングゲートの形成において、この特許文献２に
示される方法を適用することが考えられるが、間隔の狭いＳＴＩ膜の側壁にスペーサを設
けると、益々、ＳＴＩ膜の間隔が狭くなり、埋め込み性が低下するという問題ある。
【特許文献１】特開２００１−２５０８７１号公報  図４乃至図７
【特許文献２】特開２００５−３３０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明では、ＳＴＩ膜間にフローティングゲートを埋め込む際に、ボイドを発生するこ
となく、信頼性の高いフローティングゲートの形成が可能な不揮発性半導体記憶装置の製
造方法、および不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様による不揮発性半導体記憶装置の製造方法
は、半導体基板にＳＴＩ膜による素子分離領域を形成する工程と、
前記素子分離領域間の前記半導体基板部分上にトンネル絶縁膜を形成する工程と、前記素
子分離領域の側壁をエッチングにより後退させる工程と、前記素子分離領域の側壁を後退
させた後、前記素子分離領域の側面、および前記素子分離領域間の前記半導体基板部分上
に絶縁膜を形成する工程と、前記絶縁膜をエッチングし、前記素子分離領域間の上部の間
口が前記半導体基板側の間口より広くなるように、前記素子分離領域の側壁にスペーサを
形成する工程と、前記スペーサを形成した後に、前記素子分離領域間にポリシリコンを堆
積し、フローティングゲートを形成する工程と、を備えている。
【０００８】
また、本発明の別の態様による不揮発性半導体記憶装置は、半導体基板に形成され、側
壁が後退されたＳＴＩ膜による素子分離領域と、前記素子分離領域の側壁の後退部分に形
成され、前記素子分離領域間の上部の間口が前記半導体基板側の間口より広くなるように
形成されたスペーサと、前記素子分離領域間の前記半導体基板部分にトンネル絶縁膜を介
して埋め込まれたフローティングゲートと、を備えている。
【発明の効果】
【０００９】
本発明によれば、ＳＴＩ膜間にフローティングゲートを埋め込む際に、ボイドを発生す
ることなく、信頼性の高いフローティングゲートを形成することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（実施例１）
以下に、本発明の実施例１に係る不揮発性半導体装置について、図１と図２を用いて説
明する。本実施例は、ＮＯＲ型フラッシュメモリに適用した実施形態である。図１は本発
明の実施例１に係る不揮発性半導体装置の上面図である。図２は、図１のＡ−Ａ’面に沿
う断面図である。
【００１１】
図１に示すように、本実施例は、半導体基板、例えばシリコン基板１上に複数のフラッ
シュメモリセルがマトリクス状に配置されている。フラッシュメモリセル２は、複数のフ
ラッシュメモリセルの一つで、ソース３、ドレイン４、コントロールゲート２２を有する
。本実施例では、ソースおよびドレインは、隣接するフラッシュメモリセル同士で共有す
る構造である。
【００１２】
図２に示すように、本実施例は、シリコン基板１からコントロールゲート２２方向に向
かって順番に、トンネル絶縁膜１７、ポリシリコン２０、ＯＮＯ膜２１、及びコントロー
ルゲート２２が積層されている。ポリシリコン２０が本実施例のフローティングゲートで
ある。
【００１３】
次に、本実施例の製造方法について、図３乃至図１４の製造工程断面図を用いて説明す
る。
【００１４】
図３に示すように、まず、シリコン基板１上に第１のシリコン酸化膜１０を形成する。
次に、第1のシリコン酸化膜１０上に第１のシリコンナイトライド膜１１を堆積させる。
その後、第1のシリコンナイトライド膜１１上にフォトレジスト１２を堆積させ、例えば
フォトリソグラフィー技術によりフォトレジスト１２を所望のパターンに加工する。
【００１５】
次に、図４に示すように、所望のパターンに加工したフォトレジスト１２をマスクにし
て、例えばＲＩＥ法等のエッチング技術を用いて、第１のシリコン酸化膜１０が露出する
まで、第１のシリコンナイトライド膜１１をエッチングし、その後、フォトレジスト１２
を除去する。
【００１６】
次に、図５に示すように、第１のシリコンナイトライド膜１１をマスクにして、第１の
シリコン酸化膜１０、およびシリコン基板１を順次エッチングし、シリコン基板１中に溝
部５を形成する。
【００１７】
次に、図６に示すように、シリコン基板１を酸化し、溝部５の内壁面に第２のシリコン酸
化膜１４を形成する。
【００１８】
次に、図７に示すように、溝部５にＳＴＩ膜１５を埋め込み形成する。次に、例えばＣＭ
Ｐ法を用いて、ＳＴＩ膜１５を第１のシリコンナイトライド膜１１が露出するまで研磨し
、ＳＴＩ膜１５を第１のシリコンナイトライド膜１１に対して平坦化する。
【００１９】
次に、図８に示すように、第１のシリコンナイトライド膜１１をエッチング除去し、Ｓ
ＴＩ膜１５による素子分離領域を形成する。そして、第１のシリコンナイトライド膜１１
を除いた跡の領域、すなわちＳＩＴ膜１５間の領域がフローティングゲート形成領域１６
となる。
【００２０】
ここで、図１６に示すように、シリコン基板１上のＳＴＩ膜１５の側壁に
スペーサ１９を形成し、スペーサ１９の上部側面の曲率を大きくするようにスペーサ１９
の上部側面を除去した場合には、フローティングゲート形成領域１６の上部の間口がシリ
コン基板１側の間口より広いとは言え、本来、フローティングゲート領域１６自身が狭い
ため、粘性の高いポリシリコンを埋め込む際に埋め込み不良が生じ、ボイド３０が発生す
る恐れがある。
【００２１】
そこで、図９に示すように、エッチングによりＳＴＩ膜１５の側壁を後退させる。この
ＳＴＩ膜１５の側壁の後退は、例えばウェットエッチングといった等方性のエッチングを
用いて行う。これにより、フローティングゲート形成領域１６は、所定幅より広くなるが
、ＳＴＩ膜１５の側壁はシリコン基板１に対して直立にそり立った形状となっている。そ
のため、図１７に示すように粘性の高いポリシリコンを埋め込む際に埋め込み不良が生じ
、ボイド３０が発生する。
【００２２】
従って、本実施例では、図１０乃至図１１に示すように、ポリシリコンを埋め込む前に
ＳＴＩ膜１５の側壁にスペーサを形成する。
【００２３】
まず、図１０に示すように、エッチングによりＳＴＩ膜１５の側壁を後退させた後、第
１のシリコン酸化膜１０、および第２のシリコン酸化膜１４のＳＴＩ膜１５に接していな
い部分をエッチングする。次に、トンネル絶縁膜１７を、例えばＴＥＯＳ膜を使用した手
法を用いて、シリコン基板１上に堆積させる。
【００２４】
次に、図１１に示すように、第２のシリコンナイトライド膜１８を、トンネル絶縁膜１
７とＳＴＩ膜１５上の全面に堆積させる。この第２のシリコンナイトライド膜１８はシリ
コン酸化膜で代用することも可能である。
【００２５】
次に、図１２に示すように、第２のシリコンナイトライド膜１８を、フローティングゲ
ート形成領域１６の間口が広く、シリコン基板１に近づくにつれて徐々に間隔が狭くなる
ようにエッチングし、ＳＴＩ膜１５の側壁にスペーサ１９を形成する。このスペーサ１９
は、その側面がフローティングゲート領域１６の側面の延長線上を超えてフローティング
ゲート領域１６の上方内にはみ出さないように形成する。
【００２６】
このエッチングは、例えばドライエッチングといった異方性エッチングを用いて行う。
これにより、最終的な素子分離領域は、ＳＴＩ膜１５とスペーサ１９とで構成され、その
幅は所定幅を有するので、所定の絶縁耐圧を有する。また、フローティングゲート形成領
域１６も所定幅を有する。
【００２７】
次に、図１３に示すように、フローティングゲート形成領域１６に、ポリシリコンを埋
め込み、本実施例のフラッシュメモリのフローティングゲートを形成するために使用する
ポリシリコン膜２０を堆積させる。このとき、ポリシリコンは、粘性が高いが、スペーサ
１９に沿って流れ込むために、フローティングゲート形成領域１６にボイドを発生させる
ことなく埋め込まれる。
【００２８】
次に、図１４に示すように、例えばＣＭＰ法を用いて、ポリシリコン膜２０をＳＴＩ膜
１５の上面が露出するまで研磨し、ポリシリコン膜２０をＳＴＩ膜１５に対して平坦化す
る。
【００２９】
次に、図１５に示すように、ＯＮＯ膜２１を堆積させる。次に、例えば燐ドープポリシ
リコン膜を堆積させてコントロールゲート２２を形成し、フラッシュメモリを形成する。
【００３０】
本実施例では、ＳＴＩ膜１５の側壁をフローティングゲート形成領域１６の側面の延長
線上よりＳＴＩ膜１５側に後退させた後、ＳＴＩ膜１５の側壁にスペーサ１９を、フロー
ティングゲート形成領域１６の側面の延長線を越えてフローティングゲート形成領域１６
の上方内にはみ出さないように設け、更にスペーサ１９の上部側面の曲率を大きくするよ
うにスペーサ１９の上部側面を除去してフローティングゲート形成領域１６の上部の間口
をシリコン基板１側の間口より広く形成している。従って、フローティングゲートを形成
するためのポリシリコン膜を、ボイドの発生なく埋め込むことができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例に係る半導体装置の上面図。
【図２】図１のＡ−Ａ’面に沿う断面図。
【図３】本発明の実施例に係る半導体装置の製造方法を示す工程断面図。
【図４】図３に続く同半導体装置の製造方法を示す工程断面図。
【図５】図４に続く同半導体装置の製造方法を示す工程断面図。
【図６】図５に続く同半導体装置の製造方法を示す工程断面図。
【図７】図６に続く同半導体装置の製造方法を示す工程断面図。
【図８】図７に続く同半導体装置の製造方法を示す工程断面図。
【図９】図８に続く同半導体装置の製造方法を示す工程断面図。
【図１０】図９に続く同半導体装置の製造方法を示す工程断面図。
【図１１】図１０に続く同半導体装置の製造方法を示す工程断面図。
【図１２】図１１に続く同半導体装置の製造方法を示す工程断面図。
【図１３】図１２に続く同半導体装置の製造方法を示す工程断面図。
【図１４】図１３に続く同半導体装置の製造方法を示す工程断面図。
【図１５】形成されたフラッシュメモリの断面図。
【図１６】ＳＴＩ膜の側壁を後退させずにスペーサを設けた場合のフローティングゲート形成領域にポリシリコンを埋め込んだ状態を示す工程断面図。
【図１７】ＳＴＩ膜の側壁を後退させた後、直接、フローティングゲート形成領域にポリシリコンを埋め込んだ状態を示す工程断面図。
【符号の説明】
【００３２】
１  シリコン基板
２  フラッシュメモリセル
３  ソース
４  ドレイン
１０  第１のシリコン酸化膜
１１  第１のシリコンナイトライド膜
１２  フォトレジスト
１３  溝部
１４  第２のシリコン酸化膜
１５  ＳＴＩ膜
１６  フローティングゲート形成領域
１７  トンネル絶縁膜
１８  第２のシリコンナイトライド膜
１９  側壁
２０  ポリシリコン
２１  ＯＮＯ膜
２２  コントロールゲート
３０  ボイド 
【図１】
2010103228.tif 000003
【図２】
2010103228.tif 000004
【図３】
2010103228.tif 000005
【図４】
2010103228.tif 000006
【図５】
2010103228.tif 000007
【図６】
2010103228.tif 000008
【図７】
2010103228.tif 000009
【図８】
2010103228.tif 000010
【図９】
2010103228.tif 000011
【図１０】
2010103228.tif 000012
【図１１】
2010103228.tif 000013
【図１２】
2010103228.tif 000014
【図１３】
2010103228.tif 000015
【図１４】
2010103228.tif 000016
【図１５】
2010103228.tif 000017
【図１６】
2010103228.tif 000018
【図１７】
2010103228.tif 000019