(57)【要約】【課題】出力信号のデューティ比のばらつきを低減できる差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器を提供すること。【解決手段】差動増幅回路は差動入力信号を構成する第１、第２の入力信号が入力され、第１、第２の入力信号に対応する第１、第２の差動出力信号を出力する差動増幅部１０と、第１、第２の差動出力信号に応じてシングルエンドの出力信号を出力する出力部２０を含む。出力部２０は、高電位側電源と出力ノードとの間に設けられた第１のトランスミッションゲート２１と、低電位側電源と出力ノードとの間に設けられた第２のトランスミッションゲート２２を含む。第１、第２の差動出力信号に応じて、第１、第２のトランスミッションゲート２１、２２がオン・オフされる。【選択図】図１
2010103739.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を差動増幅してシングルエンド出力信号を出力する差動増幅回路であって、
前記差動入力信号を構成する第１の入力信号と第２の入力信号とが入力され、前記第１の入力信号に対応する第１の差動出力信号と、前記第２の入力信号に対応する第２の差動出力信号とを出力する差動増幅部と、
前記第１の差動出力信号と前記第２の差動出力信号とに応じて、シングルエンドの出力信号を出力する出力部とを含み、
前記出力部は、
高電位側電源と出力ノードとの間に設けられた第１のトランスミッションゲートと、低電位側電源と前記出力ノードとの間に設けられた第２のトランスミッションゲートとを含み、
前記第１の差動出力信号と前記第２の差動出力信号とに応じて、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路。
【請求項２】
請求項１において、
前記差動増幅部は、
前記第１の入力信号及び前記第２の入力信号が入力される完全差動型の第１の増幅器と、
前記第１の増幅器の第１の出力信号が第１の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第２の入力ノードに入力され、前記第１の差動出力信号を出力する第２の増幅器と、
前記第１の増幅器の第１の出力信号が第２の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第１の入力ノードに入力され、前記第２の差動出力信号を出力する第３の増幅器とを含むことを特徴とする差動増幅回路。
【請求項３】
請求項２において、
前記第１の増幅器は、
高電位側電源と第１の出力ノードとの間に設けられた第１のＰ型トランジスタと、
前記第１の出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、
高電位側電源と第２の出力ノードとの間に設けられた第２のＰ型トランジスタと、
前記第２の出力ノードと前記第１のノードとの間に設けられた第２のＮ型トランジスタと、
前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、
前記第１のＰ型トランジスタのゲート電極と前記第１の出力ノードとの間に設けられた第１の抵抗と、
前記第２のＰ型トランジスタのゲート電極と前記第２の出力ノードとの間に設けられた第２の抵抗とを含み、
前記第１のＰ型トランジスタのゲート電極と前記第２のＰ型トランジスタのゲート電極とが接続され、
前記第１のＮ型トランジスタのゲート電極に前記第１の入力信号が入力され、
前記第２のＮ型トランジスタのゲート電極に前記第２の入力信号が入力され、
前記第１の出力ノードから前記第２の出力信号が出力され、
前記第２の出力ノードから前記第１の出力信号が出力され、
前記第３のＮ型トランジスタのゲート電極にバイアス電圧が印加されることを特徴とする差動増幅回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のトランスミッションゲートのＰ型トランジスタは、前記第１の差動出力信号の非反転信号によりオン・オフされ、
前記第１のトランスミッションゲートのＮ型トランジスタは、前記第１の差動出力信号の反転信号によりオン・オフされ、
前記第２のトランスミッションゲートのＰ型トランジスタは、前記第２の差動出力信号の非反転信号によりオン・オフされ、
前記第２のトランスミッションゲートのＮ型トランジスタは、前記第２の差動出力信号の反転信号によりオン・オフされることを特徴とする差動増幅回路。
【請求項５】
請求項１乃至３のいずれかにおいて、
前記差動増幅部と前記出力部との間に設けられ、前記第１の差動出力信号及び前記第２の差動出力信号を受けて、出力信号のハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定される第１のレベルシフタ出力信号と第２のレベルシフタ出力信号とを出力するレベルシフタを含むことを特徴とする差動増幅回路。
【請求項６】
請求項５において、
前記レベルシフタは、
高電位側電源と第１のレベルシフタ出力ノードとの間に設けられた第１のＰ型トランジスタと、
前記第１のレベルシフタ出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、
高電位側電源と第２のレベルシフタ出力ノードとの間に設けられた第２のＰ型トランジスタと、
前記第２のレベルシフタ出力ノードと第２のノードとの間に設けられた第２のＮ型トランジスタと、
前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、
前記第２のノードと低電位側電源との間に設けられた第４のＮ型トランジスタとを含み、
前記第１のＰ型トランジスタのゲート電極及び前記第１のＮ型トランジスタのゲート電極に前記第１の差動出力信号が入力され、
前記第２のＰ型トランジスタのゲート電極及び前記第２のＮ型トランジスタのゲート電極に前記第２の差動出力信号が入力され、
前記第３のＮ型トランジスタのゲート電極が前記第２のレベルシフタ出力ノードに接続され、
前記第４のＮ型トランジスタのゲート電極が前記第１のレベルシフタ出力ノードに接続され、
前記第１のレベルシフタ出力ノードから前記第２のレベルシフタ出力信号を出力し、前記第２のレベルシフタ出力ノードから前記第１のレベルシフタ出力信号を出力することを特徴とする差動増幅回路。
【請求項７】
請求項５又は６において、
前記レベルシフタと前記出力部との間に設けられ、前記第１のレベルシフタ出力信号がリセット端子に入力され、前記第２のレベルシフタ出力信号がセット端子に入力され、第１のラッチ出力ノードに第２のラッチ出力信号を出力し、第２のラッチ出力ノードに第１のラッチ出力信号を出力するＲＳラッチ回路を含み、
前記第１のラッチ出力信号及び前記第２のラッチ出力信号によって、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路。
【請求項８】
請求項１乃至７のいずれかに記載された差動増幅回路を含むことを特徴とする高速シリアルインターフェース回路。
【請求項９】
請求項８に記載された高速シリアルインターフェース回路を含むことを特徴とする集積回路装置。
【請求項１０】
請求項９に記載された集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号伝送）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現している。
【０００３】
さらに最近では、携帯電話機向けのＬＶＤＳの規格として、ＭＶＩ（Mobile Video Interface）、ＭＤＤＩ（Mobile Display Digital Interface）等が立ち上げられており、従来はあまり求められていなかった低消費電力化の要求が強くなっている。
【０００４】
ＬＶＤＳに用いられるレシーバ回路に関する従来技術としては、例えば特許文献１に開示される技術がある。また、伝送系における反射やノイズによって小振幅の差動信号の振幅が揺らぐ場合に、レシーバ回路の出力信号のジッタを低減する従来技術としては、例えば特許文献２に開示される技術がある。
【０００５】
しかしながら、これらの従来技術では、低消費電力化によってレシーバ回路の出力信号のデューティ比のばらつきが増大してしまうという問題がある。
【特許文献１】特開平６−１０４９３６
【特許文献２】特開２００３−１９８２６５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明に係る幾つかの態様によれば、出力信号のデューティ比のばらつきを低減できる差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、差動入力信号を差動増幅してシングルエンド出力信号を出力する差動増幅回路であって、前記差動入力信号を構成する第１の入力信号と第２の入力信号とが入力され、前記第１の入力信号に対応する第１の差動出力信号と、前記第２の入力信号に対応する第２の差動出力信号とを出力する差動増幅部と、前記第１の差動出力信号と前記第２の差動出力信号とに応じて、シングルエンドの出力信号を出力する出力部とを含み、前記出力部は、高電位側電源と出力ノードとの間に設けられた第１のトランスミッションゲートと、低電位側電源と前記出力ノードとの間に設けられた第２のトランスミッションゲートとを含み、前記第１の差動出力信号と前記第２の差動出力信号とに応じて、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路に関係する。
【０００８】
本発明の一態様では、差動増幅部からの第１、第２の差動出力信号に応じてシングルエンド出力信号を出力する出力部に、第１、第２のトランスミッションゲートが設けられる。そして第１のトランスミッションゲートは、出力部の出力ノードと高電位側電源との間に設けられ、第２のトランスミッションゲートは、出力部の出力ノードと低電位側電源との間に設けられると共に、第１、第２の差動出力信号に応じてオン・オフされる。このような第１、第２のトランスミッションゲートを出力部に設けることで、出力部からのシングルエンド出力信号のデューティ比のばらつきの低減等が可能になる。
【０００９】
また本発明の一態様では、前記差動増幅部は、前記第１の入力信号及び前記第２の入力信号が入力される完全差動型の第１の増幅器と、前記第１の増幅器の第１の出力信号が第１の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第２の入力ノードに入力され、前記第１の差動出力信号を出力する第２の増幅器と、前記第１の増幅器の第１の出力信号が第２の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第１の入力ノードに入力され、前記第２の差動出力信号を出力する第３の増幅器とを含んでもよい。
【００１０】
このように完全差動型の増幅器を用いることにより、第１、第２の出力信号について各々の信号の対称性の確保等が可能になる。
【００１１】
また本発明の一態様では、前記第１の増幅器は、高電位側電源と第１の出力ノードとの間に設けられた第１のＰ型トランジスタと、前記第１の出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、高電位側電源と第２の出力ノードとの間に設けられた第２のＰ型トランジスタと、前記第２の出力ノードと前記第１のノードとの間に設けられた第２のＮ型トランジスタと、前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、前記第１のＰ型トランジスタのゲート電極と前記第１の出力ノードとの間に設けられた第１の抵抗と、前記第２のＰ型トランジスタのゲート電極と前記第２の出力ノードとの間に設けられた第２の抵抗とを含み、前記第１のＰ型トランジスタのゲート電極と前記第２のＰ型トランジスタのゲート電極とが接続され、前記第１のＮ型トランジスタのゲート電極に前記第１の入力信号が入力され、前記第２のＮ型トランジスタのゲート電極に前記第２の入力信号が入力され、前記第１の出力ノードから前記第２の出力信号が出力され、前記第２の出力ノードから前記第１の出力信号が出力され、前記第３のＮ型トランジスタのゲート電極にバイアス電圧が印加されてもよい。
【００１２】
このようにすれば、第１の出力信号と第２の出力信号について、各々の信号の対称性の確保等が可能になる。
【００１３】
また本発明の一態様では、前記第１のトランスミッションゲートのＰ型トランジスタは、前記第１の差動出力信号の非反転信号によりオン・オフされ、前記第１のトランスミッションゲートのＮ型トランジスタは、前記第１の差動出力信号の反転信号によりオン・オフされ、前記第２のトランスミッションゲートのＰ型トランジスタは、前記第２の差動出力信号の非反転信号によりオン・オフされ、前記第２のトランスミッションゲートのＮ型トランジスタは、前記第２の差動出力信号の反転信号によりオン・オフされてもよい。
【００１４】
このようにすれば、シングルエンド出力信号のデューティ比のばらつきの低減等が可能になる。
【００１５】
また本発明の一態様では、前記差動増幅部と前記出力部との間に設けられ、前記第１の差動出力信号及び前記第２の差動出力信号を受けて、出力信号のハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定される第１のレベルシフタ出力信号と第２のレベルシフタ出力信号とを出力するレベルシフタを含んでもよい。
【００１６】
このようにすれば、第１の差動出力信号及び第２の差動出力信号の振幅が小さい場合であっても、後続のインバータ等の論理回路を正常に駆動することなどが可能になる。
【００１７】
また本発明の一態様では、前記レベルシフタは、高電位側電源と第１のレベルシフタ出力ノードとの間に設けられた第１のＰ型トランジスタと、前記第１のレベルシフタ出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、高電位側電源と第２のレベルシフタ出力ノードとの間に設けられた第２のＰ型トランジスタと、前記第２のレベルシフタ出力ノードと第２のノードとの間に設けられた第２のＮ型トランジスタと、前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、前記第２のノードと低電位側電源との間に設けられた第４のＮ型トランジスタとを含み、前記第１のＰ型トランジスタのゲート電極及び前記第１のＮ型トランジスタのゲート電極に前記第１の差動出力信号が入力され、前記第２のＰ型トランジスタのゲート電極及び前記第２のＮ型トランジスタのゲート電極に前記第２の差動出力信号が入力され、前記第３のＮ型トランジスタのゲート電極が前記第２のレベルシフタ出力ノードに接続され、前記第４のＮ型トランジスタのゲート電極が前記第１のレベルシフタ出力ノードに接続され、前記第１のレベルシフタ出力ノードから前記第２のレベルシフタ出力信号を出力し、前記第２のレベルシフタ出力ノードから前記第１のレベルシフタ出力信号を出力してもよい。
【００１８】
また本発明の一態様では、前記第１のレベルシフタ出力信号がリセット端子に入力され、前記第２のレベルシフタ出力信号がセット端子に入力され、第１のラッチ出力ノードに第２のラッチ出力信号を出力し、第２のラッチ出力ノードに第１のラッチ出力信号を出力し、前記レベルシフタと前記出力部との間に設けられたＲＳラッチ回路を含み、前記第１のラッチ出力信号及び前記第２のラッチ出力信号によって、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされてもよい。
【００１９】
このようにすれば、第１、第２のレベルシフタ出力信号の信号波形のなまりを除去することなどが可能になる。
【００２０】
また本発明の他の態様は、上記いずれかに記載の差動増幅回路と、それを含む集積回路装置及び電子機器に関係する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２２】
１．基本的な構成例
図１に本実施形態の基本的な構成例を示す。本構成例における差動増幅回路は差動増幅部１０と出力部２０を含む。差動増幅部１０は、差動信号線（例えば差動データ信号線、差動クロック信号線等）を介して転送される差動入力信号（小振幅の差動信号）ＩＡ１とＩＡ２を受けて、それらを必要な信号レベルまで増幅して、ＩＡ１に対応する差動出力信号ＱＡ１及びＩＡ２に対応する差動出力信号ＱＡ２を出力する。出力部２０は差動出力信号ＱＡ１及びＱＡ２に応じて、シングルエンド（ＣＭＯＳレベル）の出力信号ＳＯＵＴを出力する。なお、本実施形態の差動増幅回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２３】
具体的には、出力部２０は、高電位側電源ＶＤＤと出力ノードＮＱとの間に設けられた第１のトランスミッションゲート（アナログスイッチ）２１と、低電位側電源ＶＳＳと出力ノードＮＱとの間に設けられた第２のトランスミッションゲート（アナログスイッチ）２２を含む。
【００２４】
さらに具体的には、第１のトランスミッションゲート２１はＰ型トランジスタＴＡＰ１とＮ型トランジスタＴＡＮ１とから構成され、第２のトランスミッションゲート２２はＰ型トランジスタＴＡＰ２とＮ型トランジスタＴＡＮ２と、から構成される。
【００２５】
差動増幅部１０から供給された差動出力信号ＱＡ１は、インバータＩＮＶ１によって反転信号ＱＡ１ｂとなり、Ｐ型トランジスタＴＡＰ１のゲート電極に供給される。また、さらにもう１つのインバータＩＮＶ２によって非反転信号ＱＡ１ａとなり、Ｎ型トランジスタＴＡＮ１のゲート電極に供給される。
【００２６】
一方、差動出力信号ＱＡ２はインバータＩＮＶ３によって反転信号ＱＡ２ｂとなり、Ｐ型トランジスタＴＡＰ２のゲート電極に供給される。また、さらにもう１つのインバータＩＮＶ４によって非反転信号ＱＡ２ａとなり、Ｎ型トランジスタＴＡＮ２のゲート電極に供給される。
【００２７】
２つのトランスミッションゲート２１及び２２の出力ノードＮＱから出力された信号ＳＱはインバータＩＮＶ５及びＩＮＶ６によってバッファリングされてシングルエンドの出力信号ＳＯＵＴとして出力される。
【００２８】
２つのトランスミッションゲート２１及び２２の動作について、以下に説明する。差動出力信号ＱＡ１がハイレベル（Ｈレベル、高電位論理レベル）であり、かつ、差動出力信号ＱＡ２がロウレベル（Ｌレベル、低電位論理レベル）である時は、トランジスタＴＡＰ１とＴＡＮ１は共にオフ状態となるからトランスミッションゲート２１はオフ状態（非導通状態）となる。逆に、トランジスタＴＡＰ２とＴＡＮ２は共にオン状態となるからトランスミッションゲート２２はオン状態（導通状態）となる。したがって、この時は出力ノードＮＱの電位はロウレベルに設定され、シングルエンドの出力信号ＳＯＵＴはロウレベルとなる。
【００２９】
一方、ＱＡ１がロウレベルであり、かつ、ＱＡ２がハイレベルである時は、トランジスタＴＡＰ１とＴＡＮ１は共にオン状態となるからトランスミッションゲート２１はオン状態（導通状態）となる。逆に、トランジスタＴＡＰ２とＴＡＮ２は共にオフ状態となるからトランスミッションゲート２２はオフ状態（非導通状態）となる。したがって、この時は出力ノードＮＱの電位はハイレベルに設定され、シングルエンドの出力信号ＳＯＵＴはハイレベルとなる。
【００３０】
このように、２つのトランスミッションゲート２１及び２２は、差動出力信号ＱＡ１及びＱＡ２に応じて、排他的にオン・オフの動作を行う。
【００３１】
以上の説明は、ＱＡ１及びＱＡ２の信号レベルが確定している期間、すなわち、ＱＡ１がハイレベルに、ＱＡ２がロウレベルに確定している期間、あるいはその逆のレベルに確定している期間の動作を説明したものである。しかしながら、実際の回路の動作では、ＱＡ１及びＱＡ２の信号レベルが確定していない期間（遷移期間）、すなわちＱＡ１及びＱＡ２の信号レベルがハイレベルでもなくロウレベルでもない期間が存在する。このような期間では、２つのトランスミッションゲート２１及び２２は、共に不完全なオン状態あるいは共に不完全なオフ状態にあるから、出力ノードＮＱの電位はハイレベルでもなく、ロウレベルでもない中間の電位に設定される。
【００３２】
以上の図１の構成例によれば、出力部に２つのトランスミッションゲート２１、２２が設けられる。そして差動出力信号ＱＡ１及びＱＡ２に応じて、第１のトランスミッションゲート２１は高電位側電源ＶＤＤと出力ノードＮＱの間でオン・オフし、一方、第２のトランスミッションゲート２２は低電位側電源ＶＳＳと出力ノードＮＱとの間でオン・オフする。このオン・オフの動作は互いに排他的な動作である。従って、後述する図５と図６に示すように、シングルエンド出力信号のデューティ比のばらつきの増加の低減等が可能になる。
【００３３】
２．第１の詳細な構成例
図２に本実施形態の第１の詳細な構成例を示す。本構成例における差動増幅回路は差動増幅部１０と出力部２０を含み、差動増幅部１０は、完全差動型の第１の増幅器３０と、カレントミラー型の第２、第３の増幅器４０、５０を含む。
【００３４】
具体的には、第１の増幅器３０は、高電位側電源ＶＤＤと第１の出力ノードＮ３１との間に設けられたＰ型トランジスタＴＢＰ１１と、第１の出力ノードＮ３１とノードＮ３３（第１のノード）との間に設けられたＮ型トランジスタＴＢＮ１１を含む。また高電位側電源ＶＤＤと第２の出力ノードＮ３２との間に設けられたＰ型トランジスタＴＢＰ１２と、第２の出力ノードＮ３２とノードＮ３３（第１のノード）との間に設けられたＮ型トランジスタＴＢＮ１２を含む。またノードＮ３３（第１のノード）と低電位側電源ＶＳＳとの間に設けられた電流源用のＮ型トランジスタＴＢＮ１３と、Ｐ型トランジスタＴＢＰ１１のゲート電極と出力ノードＮ３１との間に設けられた抵抗Ｒ１と、Ｐ型トランジスタＴＢＰ１２のゲート電極と出力ノードＮ３２との間に設けられた抵抗Ｒ２を含む。ここで、第１、第２の入力信号ＩＡ１とＩＡ２は、各々Ｎ型トランジスタＴＢＮ１１とＴＢＮ１２のゲート電極に供給され、バイアス電圧ＶｂｉａｓはＮ型トランジスタＴＢＮ１３のゲート電極に供給される。
【００３５】
第２の増幅器４０は、２つのＰ型トランジスタＴＢＰ２１及びＴＢＰ２２と、２つのＮ型トランジスタＴＢＮ２１及びＴＢＮ２２と、から構成される。
【００３６】
第３の増幅器５０は、２つのＰ型トランジスタＴＢＰ３１及びＴＢＰ３２と、２つのＮ型トランジスタＴＢＮ３１及びＴＢＮ３２と、電流源として用いられるＮ型トランジスタＴＢＮ３３と、から構成される。ここでＴＢＮ３３は第２の増幅器４０の電流源としても用いられる。
【００３７】
第１の増幅器３０の第1の出力信号ＱＢ１は、第２の増幅器４０の第１の入力ノードＮ４１と第３の増幅器５０の第２の入力ノードＮ５２に供給され、第２の出力信号ＱＢ２は、第２の増幅器４０の第２の入力ノードＮ４２と第３の増幅器５０の第１の入力ノードＮ５１に供給される。また、バイアス電圧ＶｂｉａｓがＮ型トランジスタＴＢＮ３３のゲート電極に供給される。
【００３８】
入力信号ＩＡ１及びＩＡ２は、まず第１の増幅器３０により増幅される。第１の増幅器３０は完全差動型の差動増幅器であるから、差動入力信号が対称性を有する場合には、その対称性を損なうことなく増幅することができるという特徴がある。そのため、対称性を有する入力信号ＩＡ１及びＩＡ２に対応して、出力信号ＱＢ１とＱＢ２についても対称性が確保される。
【００３９】
出力信号ＱＢ１及びＱＢ２は、インバータ等のロジック回路（論理ゲート）を駆動するには信号振幅が不足しているので、第２及び第３の増幅器４０，５０によってさらに増幅される。第２及び第３の増幅器４０，５０は、通常のカレントミラー型差動増幅器であるから、それぞれ単独では出力信号の対称性を確保できないが、両者を組み合わせることによって、差動出力信号ＱＡ１及びＱＡ２の対称性を確保することができる。
【００４０】
出力部２０の動作は先に説明した通りである。すなわち、２つのトランスミッションゲート２１及び２２は、差動出力信号ＱＡ１及びＱＡ２の信号レベルが確定している期間では、排他的にオン・オフの動作を行うから、シングルエンドの出力信号ＳＯＵＴはハイレベル又はロウレベルに設定される。一方、ＱＡ１及びＱＡ２の信号レベルが確定していない期間では、ＳＯＵＴはハイレベルでもなく、ロウレベルでもない中間の電位に設定される。
【００４１】
低消費電力化により各増幅回路の利得が小さくなると、出力信号の立ち上がり時間及び立ち下がり時間が大きくなる現象（信号波形のなまり）が現れる。この信号波形のなまりが大きくなると、トランジスタのしきい値電圧のばらつきによって、出力信号パルスのタイミングのばらつきも大きくなる。この理由を図４を用いて説明する。
【００４２】
図４において、信号波形ＳＧ１はなまりのない急峻な入力信号波形であり、信号波形ＳＧ２はなまりのある入力信号波形である。Ｖｔｈ１はＮ型トランジスタのしきい値電圧のばらつきの下限値を示し、Ｖｔｈ２はその上限値を示す。入力信号電圧をＶｉｎ、しきい値電圧をＶｔｈとすると、Ｖｉｎ＞Ｖｔｈの時にＮ型トランジスタがオン状態となり、Ｖｉｎ＜Ｖｔｈの時にオフ状態となるから、Ｎ型トランジスタがスイッチングするタイミングは、波形ＳＧ１の場合ではｔ１の範囲でばらつくのに対して、波形ＳＧ２の場合ではより大きいｔ２の範囲でばらつくことになる。以上はＮ型トランジスタについての説明であるが、Ｐ型トランジスタについても同様のことが起こる。このようにして、低消費電力化により出力信号パルスのタイミングのばらつきが増大する。
【００４３】
出力信号パルスのタイミングのばらつきが増大することによって、必然的に出力信号パルスのデューティ比（例えば、１周期期間に対するパルスのハイレベル期間又はロウレベル期間の比）のばらつきも増大する。差動入力信号ＩＡ１及びＩＡ２は、デューティ比が５０％であり、シングルエンドの出力信号ＳＯＵＴもデューティ比が５０％であることが望ましい。デューティ比のばらつきが増大すると、後続のシリアル／パラレル変換回路において誤動作の原因となるからである。
【００４４】
以下、本構成例において、上記のデューティ比のばらつきがどのようにして低減されるのか、図５と図６を用いて説明する。図５、図６は回路シミュレーションによって得られた本構成例における各部の信号波形の一例を示したものである。上述した通り、第１の増幅器３０は完全差動型の差動増幅器であるから、その出力信号ＱＢ１とＱＢ２の対称性が確保されており、また、第２及び第３の増幅器４０，５０は、両者を組み合わせることによって、やはりその出力信号ＱＡ１及びＱＡ２の対称性が確保されていることがわかる。
【００４５】
しきい値電圧のばらつきにより、図５のＤ１、Ｄ２に示すようにＱＡ１とＱＡ２のデューティ比は５０％からずれているけれども、Ｄ３、Ｄ４、Ｄ５に示すように、ＱＡ１とＱＡ２のクロスポイント（波形の交叉点）は、等しい時間間隔で現れていることがわかる。これはＱＡ１とＱＡ２の反転信号であるＱＡ１ｂとＱＡ２ｂについても同様である。このようにクロスポイントが等しい時間間隔で現れるのは、各信号の対称性が保たれているからである。
【００４６】
上述した通り、ＱＡ１及びＱＡ２の信号レベルが確定していない期間（遷移期間）、すなわちＱＡ１及びＱＡ２の信号レベルがハイレベルでもなくロウレベルでもない期間では、２つのトランスミッションゲート２１及び２２は、共に不完全なオン状態あるいは共に不完全なオフ状態にある。このため、出力部２０の出力ノードＮＱの電位はハイレベルでもなく、ロウレベルでもない中間の電位に設定される。したがって、ＱＡ１とＱＡ２のクロスポイントでは、出力ノードＮＱの電位はハイレベルとロウレベルの中間の電位に設定されることになるが、上述したようにクロスポイントが等しい時間間隔で現れているために、ＮＱから出力される信号ＳＱ及びシングルエンドの出力信号ＳＯＵＴのデューティ比は、図６のＥ１、Ｅ２、Ｅ３、Ｅ４に示すように所望の値である５０％に補正される。
【００４７】
より具体的には、図５、図６に示す各信号のデューティ比は以下の通りである。ＩＡ１及びＩＡ２のデューティ比（ここではハイレベル期間のデューティ比）はｔ１０Ｈ／（ｔ１０Ｈ＋ｔ１０Ｌ）＝５０％、ＱＢ１及びＱＢ２のデューティ比はｔ１１Ｈ／（ｔ１１Ｈ＋ｔ１１Ｌ）＝４９％、ＱＡ１及びＱＡ２のデューティ比はｔ１２Ｈ／（ｔ１２Ｈ＋ｔ１２Ｌ）＝４８％、ＱＡ１ｂ及びＱＡ２ｂのデューティ比はｔ１３Ｈ／（ｔ１３Ｈ＋ｔ１３Ｌ）＝４７％、ＳＱのデューティ比はｔ１４Ｈ／（ｔ１４Ｈ＋ｔ１４Ｌ）＝５０％、ＳＯＵＴのデューティ比はｔ１５Ｈ／（ｔ１５Ｈ＋ｔ１５Ｌ）＝５０％である。このように、信号ＱＢ１、ＱＢ２、ＱＡ１、ＱＡ２ではデューティ比は５０％にならないが、出力部２０にトランスミッションゲート２１、２２を設けることで、信号ＳＱ、ＳＯＵＴではデューティ比を５０％にすることができる。
【００４８】
以上説明したように、図２の第１の詳細な構成例の差動増幅回路を用いることにより、出力信号のデューティ比のばらつきを低減することができる。またこの構成例では、完全差動型の増幅器を設けることによって信号の対称性が確保されている。そのため内部の信号のデューティ比が５０％からずれた場合でも、各信号のクロスポイントは等しい時間間隔で現れるので、出力信号のデューティ比のばらつきを低減することができる。
【００４９】
３．第２の詳細な構成例
上述した第１の詳細な構成例では、差動増幅部１０の利得を低下させることで、低消費電力化を実現できる。しかしながら、このように差動増幅部１０の利得を低下させると、差動出力信号ＱＡ１とＱＡ２の振幅が小さくなり、その結果、次段のインバータＩＮＶ１とＩＮＶ３が正常に動作しなくなるという問題が生じる。図７、図８はこのような状況を回路シミュレーションにより示したものである。即ち図７のＦ１、Ｆ２では、図５のＤ６、Ｄ７と比較すれば明らかなように、低消費電力化のために差動増幅部１０の利得を低下させているため、差動出力信号ＱＡ１、ＱＡ２の振幅が減少している。そしてこのようにＱＡ１、ＱＡ２の振幅が減少すると、図８のＧ１、Ｇ２に示すようにインバータＩＮＶ１、ＩＮＶ３が正常に動作しなくなり、出力信号ＱＡ１ｂ、ＱＡ２ｂがフルスイングの信号にならない。この結果、Ｇ３、Ｇ４に示すように、適正な信号ＳＱ、ＳＯＵＴを出力できないおそれがある。
【００５０】
この問題を解決するために、図３の第２の詳細な構成例では、差動増幅部１０と出力部２０との間にレベルシフタ６０とＲＳラッチ７０を回路的（電気的）に設けている。図３は本構成例の回路を具体的に示したものであるが、レベルシフタ６０やＲＳラッチ７０の構成はこれに限定されるものではない。
【００５１】
レベルシフタ６０は、２つのＰ型トランジスタＴＣＰ１及びＴＣＰ２と、４つのＮ型トランジスタＴＣＮ１、ＴＣＮ２、ＴＣＮ３、及びＴＣＮ４と、から構成される。
【００５２】
具体的には、トランジスタＴＣＰ１は高電位側電源ＶＤＤと第１のレベルシフタ出力ノードＮ６３の間に設けられる。ＴＣＮ１は出力ノードＮ６３と第１のノードＮ６１の間に設けられる。ＴＣＮ３は第１のノードＮ６１と低電位側電源ＶＳＳの間に設けられる。また、ＴＣＰ２は高電位側電源ＶＤＤと第２のレベルシフタ出力ノードＮ６４の間に設けられる。ＴＣＮ２は出力ノードＮ６４と第２のノードＮ６２の間に設けられる。ＴＣＮ４は第２のノードＮ６２と低電位側電源ＶＳＳの間に設けられる。
【００５３】
差動出力信号ＱＡ１はＴＣＰ１とＴＣＮ１のゲート電極に供給され、差動出力信号ＱＡ２はＴＣＰ２とＴＣＮ２のゲート電極に供給される。第１のレベルシフタ出力ノードＮ６３はＴＣＮ４のゲート電極に接続され、第２のレベルシフタ出力ノードＮ６４はＴＣＮ３のゲート電極に接続される。さらに、出力ノードＮ６３からはレベルシフタ出力信号ＱＣ２が出力され、出力ノードＮ６４からはレベルシフタ出力信号ＱＣ１が出力される。
【００５４】
また、ＲＳラッチ７０は、２つのＮＡＮＤ（否定論理積）ゲートＮＤ１及びＮＤ２から構成され、リセット端子ＲにＱＣ１が入力され、セット端子ＳにＱＣ２が入力される。第１のラッチ出力ノードＮ７１から第２のラッチ出力信号ＱＲ２が出力され、トランスミッションゲート２１のＮ型トランジスタＴＡＮ１のゲート電極と、トランスミッションゲート２２のＰ型トランジスタＴＡＰ２のゲート電極と、に供給される。また、第２のラッチ出力ノードＮ７２から第１のラッチ出力信号ＱＲ１が出力され、トランスミッションゲート２１のＰ型トランジスタＴＡＰ１のゲート電極と、トランスミッションゲート２２のＮ型トランジスタＴＡＮ２のゲート電極と、に供給される。
【００５５】
レベルシフタ６０は、インバータ等の論理回路を正常に動作させることができない程度に信号振幅が小さい信号であるＱＡ１及びＱＡ２を受けて、信号振幅をより大きくして、フルスイング信号（ハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定された信号）であるＱＣ１及びＱＣ２を出力する。
【００５６】
ＲＳラッチ７０は、信号波形になまりのある信号ＱＣ１及びＱＣ２を受けて、なまりのない急峻な波形をもつラッチ出力信号ＱＲ１及びＱＲ２を出力する。レベルシフタ６０の出力信号は、レベルシフタという回路の性質上、その出力波形がなまることが避けられないが、ＲＳラッチ７０を用いることにより、なまりのない信号をトランスミッションゲート２１及び２２に供給することができる。
【００５７】
図９と図１０は、本構成例における各部の信号波形の一例を、回路シミュレーションにより示したものである。図９のＨ１、Ｈ２に示すように、差動出力信号ＱＡ１とＱＡ２の振幅は約０．６Ｖしかなく、この振幅ではインバータ等の論理回路を正常に駆動させることができない。しかし、レベルシフタ６０を設けることによって、図１０のＨ３、Ｈ４に示すようにレベルシフタ出力信号ＱＣ１及びＱＣ２はフルスイング信号になる。さらに、ＲＳラッチ７０を設けることによって、Ｈ５、Ｈ６に示すＱＣ１及びＱＣ２の信号波形のなまりが除去され、Ｈ７、Ｈ８に示すようなラッチ出力信号ＱＲ１及びＱＲ２が出力される。
【００５８】
この場合に、Ｈ９、Ｈ１０、Ｈ１１に示すようにラッチ出力信号ＱＲ１及びＱＲ２のクロスポイントが等しい時間間隔で現れているから、第１の詳細な構成例の場合と同様に、トランスミッションゲート２１，２２を設けることによって、Ｈ１２、Ｈ１３に示すように出力ノードＮＱから出力される信号ＳＱ及びシングルエンドの出力信号ＳＯＵＴのデューティ比は５０％に補正される。
【００５９】
より具体的には、図９、図１０に示す各信号のデューティ比は以下の通りである。ＩＡ１及びＩＡ２のデューティ比ｔ２０Ｈ／（ｔ２０Ｈ＋ｔ２０Ｌ）＝５０％、ＱＢ１及びＱＢ２のデューティ比ｔ２１Ｈ／（ｔ２１Ｈ＋ｔ２１Ｌ）＝５２％、ＱＡ１及びＱＡ２のデューティ比ｔ２２Ｈ／（ｔ２２Ｈ＋ｔ２２Ｌ）＝５０．５％、ＱＣ１及びＱＣ２のデューティ比ｔ２３Ｈ／（ｔ２３Ｈ＋ｔ２３Ｌ）＝４９．５％、ＱＲ１及びＱＲ２のデューティ比ｔ２４Ｈ／（ｔ２４Ｈ＋ｔ２４Ｌ）＝５２％、ＳＱのデューティ比ｔ２５Ｈ／（ｔ２５Ｈ＋ｔ２５Ｌ）＝５０％、ＳＯＵＴのデューティ比ｔ２６Ｈ／（ｔ２６Ｈ＋ｔ２６Ｌ）＝５０％である。
【００６０】
以上説明したように、図３の第２の詳細な構成例の差動増幅回路を用いることにより、さらに低消費電力化を実現しつつ、なおかつ、出力信号のデューティ比のばらつきを低減することができる。またこの構成例によれば、レベルシフタを設けることにより、差動増幅部の出力信号の振幅が減少した場合でも安定な動作が得られる。またこの構成例によれば、ＲＳラッチを設けることにより、レベルシフタの出力信号の波形のなまりを除去することができるので、より安定な動作が得られる。
【００６１】
４．高速シリアルインターフェース回路
図１１に本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路の一構成例を示す。図１１では、送信側の高速シリアルインターフェース回路２１０と、受信側の高速シリアルインターフェース回路２３０が、高速シリアルバス２２０（差動信号線）を介してデータ転送を行っている。本実施形態の差動増幅回路は、受信側の高速シリアルインターフェース回路２３０に適用できる。
【００６２】
具体的には、送信側の高速シリアルインターフェース回路２１０は、パラレル／シリアル変換回路２１１と、ＰＬＬ（Phase Locked Loop）回路２１２と、データ送信用トランスミッタ回路（送信回路）２１３ａ〜２１３ｃと、クロック送信用トランスミッタ回路２１３ｄと、を含む。受信側の高速シリアルインターフェース回路２３０は、本実施形態の差動増幅回路を含むデータ受信用レシーバ回路（受信回路）２３３ａ〜２３３ｃと、同じく本実施形態の差動増幅回路を含むクロック受信用レシーバ回路２３３ｄと、シリアル／パラレル変換回路２３１と、ＰＬＬ（Phase Locked Loop）回路２３２と、を含む。
【００６３】
送信側の高速シリアルインターフェース回路２１０は、Ｒ，Ｇ，Ｂの３色に対応する画像データＴＸ＿Ｒ、ＴＸ＿Ｇ、ＴＸ＿Ｂと、垂直同期信号ＴＸ＿ＶＳと、水平同期信号ＴＸ＿ＨＳと、データイネーブル信号ＴＸ＿ＤＥと、をシリアルデータに変換した後、トランスミッタ回路２１３ａ〜２１３ｃで３チャンネルの差動信号Ｄ０＋／Ｄ０−、Ｄ１＋／Ｄ１−、Ｄ２＋／Ｄ２−、として出力する。また、クロック信号ＴＸ＿ＰＣＬＫは、トランスミッタ回路２１３ｄから差動信号ＣＬＫ＋／ＣＬＫ−として出力される。
【００６４】
一方、受信側の高速シリアルインターフェース回路２３０では、高速シリアルバス２２０を介して送られてきた３チャンネルの差動信号Ｄ０＋／Ｄ０−、Ｄ１＋／Ｄ１−、Ｄ２＋／Ｄ２−をレシーバ回路２３３ａ〜２３３ｃでシングルエンドの出力信号に変換し、さらにシリアル／パラレル変換回路２３１でパラレルデータに変換する。そして、送信側データに対応する画像データＲＸ＿Ｒ、ＲＸ＿Ｇ、ＲＸ＿Ｂと、垂直同期信号ＲＸ＿ＶＳと、水平同期信号ＲＸ＿ＨＳと、データイネーブル信号ＲＸ＿ＤＥと、を出力する。
【００６５】
図１２に、高速シリアルバス２２０を介して送られる差動信号の構成と、ＰＬＬ回路２３２で生成される多相クロックの一例を示す。差動信号Ｄ０によって、クロック信号ＣＬＫの１周期の期間に、Ｒ７〜Ｒ０、ＶＳ、ＣＰからなる１０ｂｉｔのデータが送られるが、これらのデータは、多相クロックＣＬＫ０〜ＣＬＫ９（ＣＬＫ３〜ＣＬＫ８は図示していない）の立ち上がりエッジＥＧ０〜ＥＧ９（ＥＧ３〜ＥＧ８は図示していない）に同期して、シリアル／パラレル変換回路２３１でパラレルデータに変換される。
【００６６】
クロックの立ち上がりエッジに同期してデータを取り込む動作、すなわちデータサンプリングを確実に実行するためには、データ信号のハイレベル及びロウレベルの両方について、そのセットアップタイムとホールドタイムがともに必要な値以上でなければならない。データ信号のデューティ比が５０％である場合には、セットアップタイムとホールドタイムは、ハイレベル及びロウレベルの両方について、取り得る最大の値となるから、最も安定したデータサンプリングが得られる。
【００６７】
しかし、データ信号のデューティ比が５０％より大きい又は小さい場合には、ロウレベルのセットアップタイムとホールドタイムが減少するか、又はハイレベルのセットアップタイムとホールドタイムが減少する。このような状況においては、クロック周波数が高くなればなるほど、データサンプリングエラー（データ取り込みの誤動作）が生じやすくなる。
【００６８】
上述したように、本実施形態の差動増幅回路を用いることにより、データ信号のデューティ比を５０％に維持することができるから、安定な高速シリアルインターフェース回路を実現できる。
【００６９】
５．集積回路装置
図１３に本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路を含む集積回路装置の一構成例を示す。本構成例における集積回路装置（表示ドライバ）３００は、高速シリアルインターフェース回路（受信側）２３０及びドライバ回路３１０を含む。ホストデバイス３０３は、例えばＭＰＵ、ベースバンドエンジンなどであって、集積回路装置（表示ドライバ）３００の制御を行う。高速シリアルバスを介して送られた画像データは、高速シリアルインターフェース回路（受信側）２３０によりパラレルデータとしてドライバ回路３１０に供給される。ドライバ回路３１０は、供給されたパラレルデータに対応するデータ電圧（階調電圧）を電気光学パネル３０１のデータ線に供給することで、電気光学パネル３０１を駆動する。なお、電気光学パネル３０１は、ＴＦＴなどを用いたアクティブマトリクス方式のパネルであってもよいし、パッシブ方式のパネルであってもよい。また電気光学パネル３０１は、液晶パネルであってもよいし、例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【００７０】
６．電子機器
図１４（Ａ）、図１４（Ｂ）に本実施形態の差動増幅回路を含む電子機器（電気光学装置）の構成例を示す。なお、電子機器は図１４（Ａ）、図１４（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【００７１】
図１４（Ａ）、図１４（Ｂ）においてホストデバイス３０３は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス３０３は、例えば表示ドライバである集積回路装置３００の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１３（Ｂ）の画像処理コントローラ３０２は、ホストデバイス３０３に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【００７２】
図１４（Ａ）の場合には、集積回路装置３００としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置３００は、ホストデバイス３０３からの画像データを一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル３０１を駆動する。一方、図１４（Ｂ）の場合には、集積回路装置３００としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス３０３からの画像データは、画像処理コントローラ３０２の内蔵メモリに書き込まれる。そして集積回路装置３００は、画像処理コントローラ３０２の制御の下で、電気光学パネル３０１を駆動する。
【００７３】
図１４（Ａ）、図１４（Ｂ）に示すように、本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路（受信側）２３０は集積回路装置３００に内蔵される。そして、ホストデバイス３０３や画像処理コントローラ３０２と集積回路装置３００との間での、差動信号を用いた高速データ転送を実現する。
【００７４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００７５】
【図１】本実施形態の差動増幅回路の基本的な構成例。
【図２】本実施形態の差動増幅回路の第１の詳細な構成例。
【図３】本実施形態の差動増幅回路の第２の詳細な構成例。
【図４】出力信号パルスのタイミングのばらつきを説明するための信号波形例。
【図５】第１の詳細な構成例における信号波形例。
【図６】第１の詳細な構成例における信号波形例。
【図７】第１の詳細な構成例における誤動作する場合の信号波形例。
【図８】第１の詳細な構成例における誤動作する場合の信号波形例。
【図９】第２の詳細な構成例における信号波形例。
【図１０】第２の詳細な構成例における信号波形例。
【図１１】高速シリアルインターフェース回路の構成例。
【図１２】差動信号と多相クロックの構成例。
【図１３】集積回路装置の構成例。
【図１４】図１４（Ａ）、図１４（Ｂ）は電子機器の構成例。
【符号の説明】
【００７６】
ＴＡＰ１、ＴＡＰ２  Ｐ型トランジスタ、  ＴＡＮ１、ＴＡＮ２  Ｎ型トランジスタ、
ＩＮＶ１〜ＩＮＶ６  インバータ、  ＮＱ  出力ノード、
１０  差動増幅部、  ２０  出力部、  ２１、２２  トランスミッションゲート、
３０  第１の増幅器、  ４０  第２の増幅器、  ５０  第３の増幅器、
６０  レベルシフタ、  ７０  ＲＳラッチ、
２１０  高速シリアルインターフェース回路（送信側）、
２１１  パラレル／シリアル変換回路、  ２１２、２３２  ＰＬＬ回路、
２１３ａ〜２１３ｄ  トランスミッタ回路、
２２０  高速シリアルバス、  ２３０  高速シリアルインターフェース回路（受信側）、
２３１  シリアル／パラレル変換回路、  ２３３ａ〜２３３ｄ  レシーバ回路、
３００  集積回路装置（表示ドライバ）、  ３０１  電気光学パネル、
３０２  画像処理コントローラ、  ３０３  ホストデバイス、  ３１０  ドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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