(57)【要約】【課題】薄膜トランジスタで回路構成した場合であっても安定した動作をする差動増幅器やセンスアンプ等を提供する。【解決手段】差動増幅回路（10）とイコライズ回路（20）とを有する差動増幅器において、差動増幅回路(10)は差動出力を発生する第一及び第二出力端(Vout1,Vout2)を有し、イコライズ回路（20）は、第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ（TN3）及びＰＭＯＳ ＴＦＴ（TP3）の直列回路（20）によって構成される。【選択図】図１
2010161641.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅回路とイコライズ回路とを有する差動増幅器であって、
前記差動増幅回路は差動出力を発生する第一及び第二出力端を有し、
前記イコライズ回路は、前記第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成される、差動増幅器。
【請求項２】
請求項１に記載の差動増幅器において、
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給される、差動増幅器。
【請求項３】
カレントミラー負荷型差動増幅回路を備える差動増幅器であって、
前記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、
前記カレントミラートランジスタ対は前記差動トランジスタ対に負荷回路として接続され、
前記第一電流源トランジスタは低電位側電源と前記差動トランジスタ対との間に接続される第一極性のトランジスタであり、前記第二電流源トランジスタは高電位側電源と前記カレントミラートランジスタ対との間に接続される第二極性のトランジスタである、差動増幅器。
【請求項４】
請求項３に記載の差動増幅器において、
前記第一及び第二電流源トランジスタの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給される、差動増幅器。
【請求項５】
カレントミラー負荷型差動増幅回路とイコライズ回路とを有する差動増幅器であって、
前記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、
前記イコライズ回路は、前記差動トランジスタ対の第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成され、
前記カレントミラートランジスタ対は前記差動トランジスタ対に負荷回路として接続され、
前記第一電流源トランジスタは低電位側電源と前記差動トランジスタ対との間に接続されるＮＭＯＳ ＴＦＴであり、前記第二電流源トランジスタは高電位側電源と前記カレントミラートランジスタ対との間に接続されるＰＭＯＳ ＴＦＴである、差動増幅器。
【請求項６】
請求項５に記載の差動増幅器において、
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、
前記第一電流源トランジスタのＮＭＯＳ ＴＦＴ及び前記第二電流源トランジスタのＰＭＯＳ ＴＦＴの各ゲートにも前記正相及び逆相の２つの制御信号がそれぞれ供給される、差動増幅器。
【請求項７】
カレントミラー負荷型差動増幅回路と該差動増幅回路の出力を増幅する出力増幅回路とを有する演算増幅器であって、
前記出力増幅回路は第一電源トランジスタ、前記差動増幅回路の出力をゲートの入力とする出力トランジスタ及び第二電源トランジスタの直列回路を含み、
前記第一電源トランジスタは高圧側電源と前記出力トランジスタとの間に接続されるＰＭＯＳ ＴＦＴであり、前記第二電源トランジスタは低圧側電源と前記出力トランジスタとの間に接続されたＮＭＯＳ ＴＦＴである、演算増幅器。
【請求項８】
請求項７に記載の演算増幅器であって、
前記演算増幅器は、更に、イコライズ回路を備え、
前記イコライズ回路は前記カレントミラー負荷型差動増幅回路の差動出力を発生する第一出力端と第二出力端間に直列に接続されたＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴとからなる、演算増幅器。
【請求項９】
請求項８に記載の演算増幅器において、
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給される、演算増幅器。
【請求項１０】
請求項８に記載の演算増幅器であって、
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、
前記第一電源トランジスタのＰＭＯＳ ＴＦＴ及び前記第二電源トランジスタのＮＭＯＳ ＴＦＴの各ゲートにも前記正相及び逆相の２つの制御信号がそれぞれ供給される、演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタを使用した、差動増幅器、演算増幅器及びアナログバッファ増幅器に関し、特に、絶縁基板上に形成される薄膜トランジスタを使用する差動増幅器、演算増幅器及びアナログバッファ増幅器の改良に関する。
【背景技術】
【０００２】
半導体記憶装置、不揮発性半導体記憶装置、指紋センサなどでは、情報読み出しにセンスアンプが使用されている。センスアンプは、例えば、データ線から情報読み出しを行う差動増幅器、この差動増幅器の非読み出し動作時に差動増幅器の２つの相補的な出力端を同電位にする（プリチャージ）イコライズ回路などを含んでいる。例えば、下記特許文献１及び２には、カレントミラー型差動増幅器とイコライズ回路を備えるセンスアンプの改良例が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１７２３３４号公報  （同公報の図１に差動増幅回路１、イコライズ回路３が示されている。）
【特許文献２】特開２００５−７７４０９号公報  （同公報の図６にカレントミラー型差動増幅回路１０、イコライズ回路Ｔ３が示されている。）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置はシリコン基板上にＭＯＳ（Metal Oxide Semiconductor）トランジスタあるいはＭＩＳ（Metal Insulator Semiconductor）トランジスタ（以下、単に「ＭＯＳトランジスタ」と称する。）を集積して作製されるので、比較的に特性の良いトランジスタで回路を構成することができる。
【０００５】
しかしながら、電子ペーパー、指紋センサ、ＥＬ表示装置、液晶表示装置などでは、プラスチック基板やガラス基板等の絶縁基板上にアモルファスシリコン層や多結晶シリコン薄膜を成膜し、このシリコン薄膜を使用してＭＯＳ薄膜トランジスタ（以下、「ＭＯＳ ＴＦＴ」と称する。）回路を形成する。
【０００６】
電子ペーパーや指紋センサ等にも、半導体記憶装置や記憶装置のセンスアンプと類似の回路が使用されるが、上述した差動増幅器とイコライズ回路とを備えたトランジスタ回路（センスアンプ等）をＭＯＳ ＴＦＴで作ると、回路動作不良による歩留まりが悪い。また、動作する場合であっても検出感度が低い等の不具合がある。とりわけ、転写法（例えば、特開２００４−３４９５４１号公報）を用いてプラスチック基板等にＴＦＴを用いた装置を作製した際にはこうした傾向が見受けられる。これは、ＭＯＳ ＴＦＴの電流増幅率などの特性がバルク（シリコン基板）のＭＯＳトランジスタの特性に比べて悪く、ＴＦＴ個々の特性のバラツキも大きいことに加えて、プラスチックなどの絶縁基板の帯電（電荷蓄積）に起因するＴＦＴの閾値変動にも原因があると考えられる。
【０００７】
よって、本発明は、ＴＦＴであっても安定した動作をする差動増幅器やセンスアンプ等を提供することを目的とする。
【０００８】
また、ＴＦＴであっても安定した動作をする演算増幅器やバッファアンプ等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の実施の態様の一つは、差動増幅回路とイコライズ回路とを有する差動増幅器において、上記差動増幅回路は差動出力を発生する第一及び第二出力端を有し、上記イコライズ回路は、上記第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成される。上記差動増幅回路は、例えば、カレントミラー負荷型の差動増幅器であるが、抵抗負荷型等であっても良く、カレントミラー負荷型に限定されるものではない。
【００１０】
かかる構成とすることによって、差動増幅器（あるいは薄膜トランジスタＴＦＴ）が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常に動作させる。また、確実な遮断によりリーク電流が発生しないので具合がよい。
【００１１】
上記差動増幅器の他の態様において、上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。それにより、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴは共に動作又は非動作となる。ＴＦＴの閾値が変動しても二つの出力端間を確実に遮断することができる。
【００１２】
本発明の実施の態様の他の一つは、カレントミラー負荷型差動増幅回路を備える差動増幅器において、上記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、上記カレントミラートランジスタ対は上記差動トランジスタ対に負荷回路として接続され、上記第一電流源トランジスタは低電位側電源と上記差動トランジスタ対との間に接続される第一極性のトランジスタであり、上記第二電流源トランジスタは高電位側電源と上記カレントミラートランジスタ対との間に接続される第二極性のトランジスタである。
【００１３】
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。非動作時に余分なリーク電流を発生させず、具合がよい。
【００１４】
上記第一及び第二電流源トランジスタの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。
【００１５】
本発明の実施の態様の他の一つは、カレントミラー負荷型差動増幅回路とイコライズ回路とを有する差動増幅器において、上記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、上記イコライズ回路は、上記差動トランジスタ対の第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成され、上記カレントミラートランジスタ対は上記差動トランジスタ対に負荷回路として接続され、上記第一電流源トランジスタは低電位側電源と上記差動トランジスタ対との間に接続されるＮＭＯＳ ＴＦＴであり、上記第二電流源トランジスタは高電位側電源と上記カレントミラートランジスタ対との間に接続されるＰＭＯＳ ＴＦＴである。
【００１６】
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。非動作時に余分なリーク電流を発生させず、具合がよい。
【００１７】
上記差動増幅器において、上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、上記第一電流源トランジスタのＮＭＯＳ ＴＦＴ及び上記第二電流源トランジスタのＰＭＯＳ ＴＦＴの各ゲートにも上記正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。
【００１８】
かかる構成とすることによって、イコライズ回路及び電流源の制御信号線を４本から２本に低減でき、回路や制御が簡単になる。
【００１９】
本発明の実施の態様の他の一つは、カレントミラー負荷型差動増幅回路と該増幅回路の出力を増幅する出力増幅回路とを有する演算増幅器において、上記出力増幅回路は第一電源トランジスタ、上記差動増幅回路の出力をゲートの入力とする出力トランジスタ及び第二電源トランジスタの直列回路を含み、上記第一電源トランジスタは高圧側電源と上記出力トランジスタとの間に接続されるＰＭＯＳ ＴＦＴであり、上記第二電源トランジスタは低圧側電源と上記出力トランジスタとの間に接続されたＮＭＯＳ ＴＦＴである。
【００２０】
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。また、リーク電流が発生しないので具合がよい。
【００２１】
上記演算増幅器は、更に、イコライズ回路を備え、上記イコライズ回路は上記カレントミラー負荷型差動増幅回路の差動出力を発生する第一出力端と第二出力端間に直列に接続されたＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴとからなることが望ましい。
【００２２】
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。また、リーク電流が発生しないので具合がよい。
【００２３】
上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。
【００２４】
上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、上記第一電源トランジスタのＰＭＯＳ ＴＦＴ及び前記第二電源トランジスタのＮＭＯＳ ＴＦＴの各ゲートにも上記正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。
【００２５】
それにより、制御信号線を４本から２本に低減でき、回路や制御が簡単になって具合が良い。
【００２６】
なお、上述した演算増幅器には、バッファアンプ、レベル比較器、反転器などの種々の変形回路が含まれる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施例を説明する回路図である。
【図２】本発明の第２の実施例を説明する回路図である。
【図３】本発明の第３の実施例を説明する回路図である。
【図４】本発明の第４の実施例を説明する回路図である。
【図５】本発明の第５の実施例を説明する回路図である。
【図６】本発明の第６の実施例を説明する回路図である。
【図７】本発明の第７の実施例を説明する回路図である。
【図８】本発明の第８の実施例を説明する回路図である。
【図９】本発明の第９の実施例を説明する回路図である。
【図１０】本発明の第１０の実施例を説明する回路図である。
【図１１】本発明の第１１の実施例を説明する回路図である。
【図１２】本発明の第１２の実施例を説明する回路図である。
【図１３】本発明の第１３の実施例を説明する回路図である。
【図１４】本発明の第１４の実施例を説明する回路図である。
【図１５】本発明の第１５の実施例を説明する回路図である。
【図１６】本発明の第１６の実施例を説明する回路図である。
【図１７】本発明の第１７の実施例を説明する回路図である。
【図１８】本発明の第１８の実施例を説明する回路図である。
【図１９】本発明の第１９の実施例を説明する回路図である。
【図２０】本発明の第２０の実施例を説明する回路図である。
【図２１】ＴＦＴの特性を説明すぐラフである。
【図２２】絶縁基板表面に電荷が蓄積した例を説明する説明図である。
【図２３】絶縁基板表面に電荷が蓄積した場合のＴＦＴの特性を説明すぐラフである。
【図２４】比較例の差動増幅器を説明する回路図である。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本願発明の実施の形態について説明する。
【００２９】
（実施例１）
【００３０】
図１は、本発明の差動増幅器の第１の実施例を示している。
【００３１】
同図に示されるように、差動増幅器は、カレントミラー負荷型の差動増幅回路１０と、イコライズ回路２０を含んで構成されている。
【００３２】
差動増幅回路１０は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＴＮ４、ＰＭＯＳトランジスタＴＰ１及びＴＰ２によって構成されている。トランジスタＴＮ１及びＴＮ２の各ソースは共通に接続され、トランジスタＴＮ４のドレインに接続される。トランジスタＴＮ１のゲートは第一入力信号Ｖｉｎ１が供給される第一入力端となり、トランジスタＴＮ２のゲートは第二入力信号Ｖｉｎ２が供給される第二入力端となっている。トランジスタＴＮ１のドレインはトランジスタＴＰ１のドレイン及び第二出力端（ノード２）に接続されている。トランジスタＴＮ２のドレインはトランジスタＴＰ２のドレイン及び第一出力端（ノード１）に接続されている。トランジスタＴＮ１及びＴＮ２は差動トランジスタ対を構成する。
【００３３】
上述したように、トランジスタＴＮ４のドレインはトランジスタＴＮ１及びＴＮ２の各ソースに接続され、そのソースは低圧側電源Ｖｓｓ（例えば、−５Ｖや接地電位）に接続され、そのゲートには制御信号Ｃｎｔ２が供給される。トランジスタＴＮ４は差動トランジスタ対の電流源トランジスタとして機能する。
【００３４】
トランジスタＴＰ１のソースは高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ１のドレイン（ノード２）に接続されている。トランジスタＴＰ２のソースも高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ２のドレイン（ノード１）に接続されている。トランジスタＴＰ１及びＴＰ２の各ゲート同士が接続され、各ゲートはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１及びＴＰ２はカレントミラートランジスタ対を構成する。カレントミラートランジスタ対は差動トランジスタ対の負荷回路となっている。
【００３５】
第一出力端（ノード１）と第二出力端（ノード２）との相互間にイコライズ回路２０が接続されている。イコライズ回路２０は指令信号に応じてノード１及び２を接続して同電位にする。イコライズ回路２０は、ＮＭＯＳトランジスタＴＮ３及びＰＭＯＳトランジスタＴＰ３の直列回路によって構成される。トランジスタＴＮ３の一端（ソース又はドレイン）はノード１に接続され、その他端（ドレイン又はソース）はトランジスタＴＰ３の一端（ソース又はドレイン）に接続される。トランジスタＴＰ３の他端（ドレイン又はソース）はノード２に接続される。トランジスタＴＮ３とＴＰ３の各ソース・ドレインはノード１とノード２との電位関係によって定まる。トランジスタＴＰ３のゲートには制御信号Ｃｎｔ１が供給され、トランジスタＴＮ３のゲートには制御信号ＸＣｎｔ１が供給される。制御信号ＸＣｎｔ１は制御信号Ｃｎｔ１と逆相の信号（反転信号）である。
【００３６】
上述した各制御信号及び後述される制御信号は図示しない制御回路によって形成され、次の表のように定められる。
【表１】
2010161641.tif 000003
【００３７】
上述した実施例１の差動増幅器の動作について説明する。
【００３８】
差動増幅回路１０は制御信号Ｃｎｔ２がＨのとき（Ｃｎｔ２（Ｈ））活性化され、Ｌのとき（Ｃｎｔ２（Ｌ））非活性化される。イコライズ回路２０は制御信号Ｃｎｔ１及びＸＣｎｔ１によって制御され、ノード１及び２を接続するとき制御信号Ｃｎｔ１（Ｌ）及びＸＣｎｔ１（Ｈ）により活性化され、ノード１及び２を非接続にするときに制御信号Ｃｎｔ１（Ｈ）及びＸＣｎｔ１（Ｌ）により非活性化される。
【００３９】
より具体的に説明すると、制御信号Ｃｎｔ２がＨのとき、電流源トランジスタＴＮ４が動作して、差動トランジスタ対ＴＮ１及びＴＮ２、電流ミラートランジスタ対ＴＰ１及びＴＰ２を活性化させる。２つの入力信号Ｖｉｎ１及びＶｉｎ２がトランジスタＴＮ１及びＴＮ２の各ゲートにそれぞれ供給されると、差動トランジスタ対ＴＮ１及びＴＮ２は両信号の差分を増幅し、ノード１及び２に出力する。制御信号Ｃｎｔ２（Ｈ）によって差動増幅回路１０が信号増幅動作をするときに、制御信号Ｃｎｔ１（Ｈ）及びＸＣｎｔ１（Ｌ）によってイコライズ回路２０のトランジスタＴＮ３及びＴＰ３は共に非導通状態となってノード１及び２を分離して差動増幅回路１０の差動出力を２つの出力端Ｖout１及びＶout２を介して図示しない後段回路に中継させる。
【００４０】
制御信号Ｃｎｔ２（Ｌ）になると、電流源トランジスタＴＮ４が非動作（電流源動作停止）となり、、差動トランジスタ対ＴＮ１及びＴＮ２、電流ミラートランジスタ対ＴＰ１及びＴＰ２を非活性化させる。２つの入力信号Ｖｉｎ１及びＶｉｎ２がトランジスタＴＮ１及びＴＮ２の各ゲートにそれぞれ供給されても、差動トランジスタ対ＴＮ１及びＴＮ２は動作しない。差動トランジスタ対のドレイン電位（出力）であるノード１及び２の電位は浮動状態となる。制御信号Ｃｎｔ２（Ｌ）によって差動増幅回路１０が信号増幅動作をしないときに、制御信号Ｃｎｔ１（Ｌ）及びＸＣｎｔ１（Ｈ）によってイコライズ回路２０のトランジスタＴＮ３及びＴＰ３は共に導通状態となってノード１及び２を接続して差動増幅回路１０の２つの出力端Ｖout１及びＶout２を同電位に設定する。既述したように、図示しないチャージ回路と組み合わせると、両ノードを等電位にチャージすることができる。
【００４１】
上述した実施例では、全てのＴＦＴが絶縁基板上に形成されているがこれに限定されるものではなく、少なくともイコライズ回路２０がＴＦＴで形成される場合には、本発明の効果が認められる。また、トランジスタＴＮ３とトランジスタＴＰ３とは、配置位置を入れ替えてもよい。
【００４２】
（比較例）
【００４３】
次に、上述した実施例の効果について比較例を参考にして説明する。
【００４４】
図２１乃至図２４は、本願の実施例の効果を説明するために参照される図である。
【００４５】
図２１は、ＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴのゲート電圧対ドレイン電流特性例を示すグラフである。ＮＭＯＳ ＴＦＴのソースドレイン電圧が３．３ボルト、５ボルトの例と、ＰＭＯＳ ＴＦＴのソースドレイン電圧が−３．３ボルト、−５ボルトの例が示されている。同図より、ＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴとが相補的な特性（ゲート電圧０ボルトを基準位置としてドレイン電流変化特性が左右対称形）を持っていることが判る。
【００４６】
図２２は、ＴＦＴが形成される絶縁基板（プラスチック基板、ガラス基板、酸化膜等）表面に電荷が蓄積（帯電）された場合を模擬的に示している。
【００４７】
図２３は、基板に電荷が蓄積された場合のＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴのゲート電圧対ドレイン電流特性例を示すグラフである。図２１に示されたゲート電圧対ドレイン電流特性例が全体的に右（正電圧）方向にシフトしたような特性になっている。これは基板表面に蓄積された電荷により、トランジスタの閾値電圧が正電圧方向にシフトしたことを意味する。基板表面の電荷がＮＭＯＳ ＴＦＴの導通不良、ＰＭＯＳ ＴＦＴの遮断不良の原因になることが判る。
【００４８】
図２４は、比較例の差動増幅器を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００４９】
比較例では、差動増幅器のイコライズ回路２０がＰＭＯＳトランジスタＴＰ３のみで構成される。このため、制御信号にはＸＣｎｔ１は使用されていない。他の構成は図１の例と同様である。
【００５０】
比較例の差動増幅器では、図２３に示されたように、絶縁基板表面に電荷が蓄積されると、ＰＭＯＳ ＴＦＴの閾値電圧が正電圧方向に移動するので、ＰＭＯＳトランジスタＴＰ３を非導通（遮断）にすることができない場合が発生する。その結果、イコライズ回路２０が十分に機能しない場合が発生する。
【００５１】
一方、本発明の差動増幅器のイコライズ回路では、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３とを直列に接続しており、基板表面への電荷蓄積によってトランジスタＴＰ３が遮断不良となった場合であっても、遮断されやすい方向にゲート電圧対ドレイン電流特性が移動したトランジスタＴＮ３で確実に遮断することができる。なお、トランジスタＴＰ３とＴＮ３の閾値電圧が負電圧方向に移動した場合にはトランジスタＴＰ３で確実に遮断することができる。
【００５２】
（実施例２）
【００５３】
図２は、本発明の第二の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００５４】
この実施例では、イコライズ回路２０のトランジスタＴＮ３のゲートにインバータを接続した構成とし、該インバータに制御信号Ｃｎｔ１を供給し、制御信号ＸＣｎｔ１を省略している。他の構成は図１と同様である。
【００５５】
実施例１におけるＸＣｎｔ１信号をＸＣｎｔ１信号と相補的に変化するＣｎｔ１信号をインバータで反転することによって得て、制御信号ＸＣｎｔ１を不要としている。本実施例の差動増幅器の動作は実施例１と同じである。
【００５６】
かかる構成とすることによって制御信号を減らすことができる利点がある。
【００５７】
（実施例３）
【００５８】
図３は、本発明の第三の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００５９】
この実施例では、電流ミラートランジスタ対の各ソースと電源Ｖｄｄとの間に第二の電流源トランジスタとしてＰＭＯＳトランジスタＴＰ４を設け、このトランジスタのゲートに制御信号ＸＣｎｔ２を供給している。制御信号ＸＣｎｔ２は第一の電流源であるトランジスタＴＮ４のゲートに供給される制御信号Ｃｎｔ２と相補的な波形の信号である。他の構成は図１と同様である。
【００６０】
この構成においては、差動増幅回路の電流源トランジスタＴＮ４に対して直列に電流源トランジスタＴＰ４が接続されているので、基板表面の電荷蓄積などによってトランジスタの閾値が変化したとしても、トランジスタＴＰ４及びＴＮ４のいずれかが確実に電源を遮断することができる。それにより、差動増幅回路１０の非動作時にリーク電流が発生することを防止することができる。
【００６１】
（実施例４）
【００６２】
図４は、本発明の第四の実施例を示している。同図において、図３と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００６３】
この例では、第三の実施例における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって回路構成や制御が簡単になる利点がある。
【００６４】
（実施例５）
【００６５】
図５は、本発明の第五の実施例を示している。同図において、図４と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００６６】
この実施例においては、第四の実施例における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例４と同様である。
【００６７】
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。
【００６８】
（実施例６）
【００６９】
図６は、本発明の第六の実施例を示しており、本発明が演算増幅器に適用されている。同図において図1と対応する部分には同一符号を付している。
【００７０】
図６に示されるように、演算増幅器は、カレントミラー負荷型の差動増幅回路１２と、イコライズ回路２０を含んで構成されている。
【００７１】
差動増幅回路１２は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＴＮ４、ＰＭＯＳトランジスタＴＰ１及びＴＰ２によって構成されている。トランジスタＴＮ１及びＴＮ２の各ソースは共通に接続され、トランジスタＴＮ４のドレインに接続される。トランジスタＴＮ１のゲートは非反転入力端Ｖ＋となり、トランジスタＴＮ２のゲートは反転入力端Ｖ−となっている。トランジスタＴＮ１のドレインはトランジスタＴＰ１のドレイン及びノード２に接続されている。トランジスタＴＮ２のドレインはトランジスタＴＰ２のドレイン及びノード１を介して出力端Ｖoutに接続されている。トランジスタＴＮ１及びＴＮ２は差動トランジスタ対を構成する。
【００７２】
トランジスタＴＮ４のドレインはトランジスタＴＮ１及びＴＮ２の各ソースに接続され、そのソースは低圧側電源Ｖｓｓ（例えば、−５Ｖや接地電位）に接続され、そのゲートには制御信号Ｃｎｔ２が供給される。トランジスタＴＮ４は差動トランジスタ対の電流源トランジスタとして機能する。
【００７３】
トランジスタＴＰ１のソースは高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ１のドレイン（ノード２）に接続されている。トランジスタＴＰ２のソースも高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ２のドレイン（ノード１）に接続されている。トランジスタＴＰ１及びＴＰ２の各ゲート同士が接続され、各ゲートはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１及びＴＰ２はカレントミラートランジスタ対を構成する。カレントミラートランジスタ対は差動トランジスタ対の負荷回路となっている。
【００７４】
ノード１（出力端Ｖout）とノード２との相互間にイコライズ回路２０が接続されている。イコライズ回路２０は制御信号に応じてノード１及び２を接続して同電位にする。イコライズ回路２０は、ＮＭＯＳトランジスタＴＮ３及びＰＭＯＳトランジスタＴＰ３の直列回路によって構成される。トランジスタＴＰ３のゲートには制御信号Ｃｎｔ１が供給され、トランジスタＴＮ３のゲートには制御信号ＸＣｎｔ１が供給される。制御信号ＸＣｎｔ１は制御信号Ｃｎｔ１と逆相の信号（反転信号）である。
【００７５】
かかる構成によれば、実施例１の差動増幅器の場合と同様にイコライズ回路の遮断動作がより確実な演算増幅器が得られる。
【００７６】
（実施例７）
【００７７】
図７は本発明の第七の実施例を示している。同図において図６と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００７８】
この実施例の演算増幅器は図２の差動増幅器と同様にインバータを使用して制御信号ＸＣｎｔ1を制御信号Ｃｎｔ１から得ており、制御信号ＸＣｎｔ1が省略されている。他の構成は図６と同様である。
【００７９】
（実施例８）
【００８０】
図８は、本発明の第八の実施例を示している。同図において、図６と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００８１】
この実施例の演算増幅器では、差動増幅回路１２に電流源トランジスタＴＰ４及びＴＮ４が直列に接続されている。他の構成は図３と同様である。
【００８２】
この構成においては、差動増幅回路１２の電流源トランジスタＴＮ４に対して直列に電流源トランジスタＴＰ４が接続されているので、基板表面の電荷蓄積などによってトランジスタの閾値が変化したとしても、トランジスタＴＰ４及びＴＮ４のいずれかが確実に電源を遮断することができる。それにより、差動増幅回路１２の非動作時にリーク電流が発生することを防止することができる。
【００８３】
（実施例９）
【００８４】
図９は、本発明の第九の実施例を示している。同図において、図８と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００８５】
この演算増幅器の例では、実施例８における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって演算増幅器の回路構成や制御が簡単になる利点がある。
【００８６】
（実施例１０）
【００８７】
図１０は、本発明の第十の実施例を示している。同図において、図９と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００８８】
この演算増幅器の例においては、実施例９における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例９と同様である。
【００８９】
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。
【００９０】
（実施例１１）
【００９１】
図１１は、本発明の第１１の実施例を示している。同図において、図６と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００９２】
この演算増幅器の例においては、図６に示される演算増幅器の後段に出力増幅手段として出力増幅回路３０が接続されている。出力増幅回路３０は、高圧側電源Ｖｄｄと低圧側電源Ｖｓｓとの間に直列に接続された増幅手段としてのＰＭＯＳトランジスタＴＰ６と電源トランジスタとしてのＮＭＯＳトランジスタＴＮ５とで構成されている。
【００９３】
ＰＭＯＳトランジスタＴＰ６のゲートに差動増幅回路１２のノード１が接続され、トランジスタＴＰ６のソースに高圧側電源Ｖｄｄが接続され、トランジスタＴＰ６のドレインがＮＭＯＳトランジスタＴＮ５のドレイン及び出力端Ｖoutに接続される。トランジスタＴＮ５のゲートには制御信号Ｃｎｔ１が供給され、そのソースは低圧側電源Ｖｓｓに接続される。他の構成は図６と同様である。
【００９４】
かかる構成において、制御信号Ｃｎｔ２がＨのとき、差動増幅回路１２が動作する。制御信号Ｃｎｔ１がＨ、ＸＣｎｔ１がＬのとき、トランジスタＴＰ３及びトランジスタＴＮ３が非導通となってイコライズ回路２０は非導通となり、差動増幅回路１２の出力がトランジスタＴＰ６のゲートに入力される。制御信号Ｃｎｔ１（Ｈ）によってトランジスタＴＮ５は導通して抵抗として機能し、トランジスタＴＰ６を増幅器として動作させる。トランジスタＴＰ６はゲートに入力された差動増幅回路１２のノード１の信号を反転増幅してドレインに出力し、出力端Ｖoutに反転出力を発生する。
【００９５】
また、制御信号Ｃｎｔ２がＬのとき、差動増幅回路１２が不活性となる。制御信号Ｃｎｔ１がＬ、ＸＣｎｔ１がＨのとき、トランジスタＴＰ３及びトランジスタＴＮ３が共に導通となってイコライズ回路２０はノード１とノード２とを接続し、両ノードを同電位に設定する。制御信号Ｃｎｔ１（Ｌ）によってトランジスタＴＮ５は非導通となり、トランジスタＴＰ６への電源を遮断する。その結果、出力端Ｖoutへの信号出力は遮断される。
【００９６】
（実施例１２）
【００９７】
図１２は、本発明の第１２の実施例を示している。同図において、図１１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００９８】
この実施例の演算増幅器は図７の演算増幅器と同様にインバータを使用して制御信号ＸＣｎｔ1を制御信号Ｃｎｔ１から得ており、制御信号ＸＣｎｔ1が省略されている。他の構成は図１１と同様である。
【００９９】
（実施例１３）
【０１００】
図１３は、本発明の第１３の実施例を示している。同図において、図８と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１０１】
この演算増幅器の例においては、図８に示される出力増幅回路３０を、第一電源トランジスタとしてのＰＭＯＳトランジスタＴＰ５、出力トランジスタとしてのＰＭＯＳトランジスタＴＰ６、第二電源トランジスタとしてのＮＭＯＳトランジスタＴＮ５の直列回路によって構成している。トランジスタＴＰ５は高圧側電源ＶｄｄとトランジスタＴＰ６との間に接続され、トランジスタＴＮ５はトランジスタＴＰ６と低圧側電源Ｖｓｓとの間に接続される。トランジスタＴＰ５のゲートには制御信号ＸＣｎｔ１が供給され、トランジスタＴＮ５のゲートには制御信号ＸＣｎｔ１と相補的な波形の制御信号Ｃｎｔ１が供給される。
【０１０２】
このトランジスタＴＰ５及びＴＮ５は電源の遮断トランジスタとして機能する。すなわち、基板表面に電荷が蓄積してトランジスタ閾値がシフトしたとしても、差動増幅回路１２の非動作時にトランジスタＴＰ５又はトランジスタＴＮ５のいずれかを確実に遮断する。それにより、差動増幅回路１２の非動作時に出力増幅回路３０にリーク電流が流れることを防止する。
【０１０３】
（実施例１４）
【０１０４】
図１４は、本発明の第１４の実施例を示している。同図において、図１３と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１０５】
この演算増幅器の例では、実施例８における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって演算増幅器の回路構成や制御が簡単になる利点がある。
【０１０６】
（実施例１５）
【０１０７】
図１５は、本発明の第１５の実施例を示している。同図において、図１４と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１０８】
この演算増幅器の例においては、実施例１４における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例１４と同様である。
【０１０９】
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。
【０１１０】
（実施例１６）
【０１１１】
図１６は、本発明の第１６の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１１２】
この実施例は本発明をアナログバッファ回路として機能する演算増幅器に適用した例を示している。
【０１１３】
図１６に示されるように、演算増幅器は、カレントミラー負荷型の差動増幅回路１４と、イコライズ回路２０を含んで構成されている。
【０１１４】
差動増幅回路１４は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＴＮ４、ＰＭＯＳトランジスタＴＰ１及びＴＰ２によって構成されている。トランジスタＴＮ１及びＴＮ２の各ソースは共通に接続され、トランジスタＴＮ４のドレインに接続される。トランジスタＴＮ１のゲートは非反転入力端Ｖ＋となり、トランジスタＴＮ２のゲート（反転入力端Ｖ−）はそのドレインに接続され、ドレインの出力Ｖoutが反転入力端Ｖ−に入力される構成となっている。トランジスタＴＮ１のドレインはトランジスタＴＰ１のドレイン及び第二出力端（ノード２）に接続されている。トランジスタＴＮ２のドレインはトランジスタＴＰ２のドレイン、第一出力端（ノード１）及び上述したトランジスタＴＮ２のゲートに接続されている。トランジスタＴＮ１及びＴＮ２は差動トランジスタ対を構成する。
【０１１５】
既述のように、トランジスタＴＮ４のドレインはトランジスタＴＮ１及びＴＮ２の各ソースに接続され、そのソースは低圧側電源Ｖｓｓ（例えば、−５Ｖや接地電位）に接続され、そのゲートには制御信号Ｃｎｔ２が供給される。トランジスタＴＮ４は差動トランジスタ対の電流源トランジスタとして機能する。
【０１１６】
トランジスタＴＰ１のソースは高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ１のドレイン（ノード２）に接続されている。トランジスタＴＰ２のソースも高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ２のドレイン（ノード１）に接続されている。トランジスタＴＰ１及びＴＰ２の各ゲート同士が接続され、各ゲートはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１及びＴＰ２はカレントミラートランジスタ対を構成する。カレントミラートランジスタ対は差動トランジスタ対の負荷回路となっている。
【０１１７】
ノード１とノード２との相互間にイコライズ回路２０が接続されている。イコライズ回路２０は指令信号に応じてノード１及び２を接続して同電位にする。イコライズ回路２０は、ＮＭＯＳトランジスタＴＮ３及びＰＭＯＳトランジスタＴＰ３の直列回路によって構成される。トランジスタＴＰ３のゲートには制御信号Ｃｎｔ１が供給され、トランジスタＴＮ３のゲートには制御信号ＸＣｎｔ１が供給される。制御信号ＸＣｎｔ１は制御信号Ｃｎｔ１と逆相の信号（反転信号）である。
【０１１８】
かかる構成において、本発明の演算増幅器は、非反転入力端に供給された入力信号はこれと同相の出力信号として出力端Ｖoutから出力されるので、アナログバッファ回路として機能する。
【０１１９】
この実施例においても、イコライズ回路は、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３とを直列に接続して構成しているので、基板表面への電荷蓄積によってトランジスタの閾値がシフトした場合であっても、トランジスタＴＰ３又はトランジスタＴＮ３のいずれかが確実に非導通となるので、ノード1及び２間を確実に遮断することができる。
【０１２０】
（実施例１７）
【０１２１】
図１７は、本発明の第１７の実施例を示している。同図において、図１６と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１２２】
この実施例では、イコライズ回路２０のトランジスタＴＮ３のゲートにインバータを接続した構成とし、該インバータに制御信号Ｃｎｔ１を供給し、制御信号ＸＣｎｔ１を省略している。他の構成は図１６と同様である。
【０１２３】
実施例１におけるＸＣｎｔ１信号をＸＣｎｔ１信号と相補的に変化するＣｎｔ１信号をインバータで反転することによって得て、制御信号ＸＣｎｔ１を不要としている。本実施例の差動増幅器の動作は実施例１６と同じである。
【０１２４】
かかる構成とすることによって制御信号を減らすことができる利点がある。
【０１２５】
（実施例１８）
【０１２６】
図１８は、本発明の第１８の実施例を示している。同図において、図１６と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１２７】
この実施例では、電流ミラートランジスタ対の各ソースと電源Ｖｄｄとの間に第二の電流源トランジスタとしてＰＭＯＳトランジスタＴＰ４を設け、このトランジスタのゲートに制御信号ＸＣｎｔ２を供給している。制御信号ＸＣｎｔ２は第一の電流源であるトランジスタＴＮ４のゲートに供給される制御信号Ｃｎｔ２と相補的な波形の信号である。他の構成は図１６と同様である。
【０１２８】
この構成においては、差動増幅回路１４の電流源トランジスタＴＮ４に対して直列に電流源トランジスタＴＰ４が接続されているので、基板表面の電荷蓄積などによってトランジスタの閾値が変化したとしても、トランジスタＴＰ４及びＴＮ４のいずれかが確実に電源を遮断することができる。それにより、差動増幅回路１０の非動作時にリーク電流が発生することを防止することができる。
【０１２９】
（実施例１９）
【０１３０】
図１９は、本発明の第１９の実施例を示している。同図において、図１８と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１３１】
この例では、第１８の実施例における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって回路構成や制御が簡単になる利点がある。
【０１３２】
（実施例２０）
【０１３３】
図２０は、本発明の第２０の実施例を示している。同図において、図１９と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【０１３４】
この実施例においては、第１９の実施例における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例１９と同様である。
【０１３５】
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。
【０１３６】
以上説明したように、本発明の各実施例によれば、ノード１及びノード２間の導通、非導通を行うイコライズ回路をＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの直列回路で構成しているので、基板表面電荷の蓄積などに起因するトランジスタの閾値電圧の変化が生じてもＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれかが確実に非導通になるのでイコライズ回路における動作不良や電流リークを防止することができる。
【０１３７】
また、本発明の各実施例によれば、差動増幅回路の電流源をＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの直列回路で構成するので、基板表面電荷の蓄積などに起因するトランジスタの閾値電圧の変化が生じても電流源の遮断を確実に行うことができる。
【０１３８】
また、本発明の各実施例によれば、差動増幅器の出力増幅回路（あるいは出力増幅段）をＰＭＯＳトランジスタ、出力トランジスタ及びＮＭＯＳトランジスタを直列に接続して構成するので、基板表面電荷の蓄積などに起因するトランジスタの閾値電圧の変化が生じてもＰＭＯＳトランジスタ、またはＮＭＯＳトランジスタのいずれかにより出力増幅回路の電流の遮断を確実に行うことができる。
【符号の説明】
【０１３９】
１０，１２，１４  座同増幅回路、２０  イコライズ回路、３０  出力増幅回路、ＴＰ１〜ＴＰ６  ＰＭＯＳトランジスタ（ＴＦＴ）、ＴＮ１〜ＴＮ６  ＮＭＯＳトランジスタ（ＴＦＴ）
【図１】
2010161641.tif 000004
【図２】
2010161641.tif 000005
【図３】
2010161641.tif 000006
【図４】
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【図５】
2010161641.tif 000008
【図６】
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【図７】
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【図８】
2010161641.tif 000011
【図９】
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【図１０】
2010161641.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2010161641.tif 000021
【図１９】
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【図２０】
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【図２１】
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【図２３】
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【図２４】
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【図２２】
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