(57)【要約】      （修正有）【課題】開口領域を規定する配線による回折に起因した光学的混色を低減する撮像装置及び撮像システムを提供する。【解決手段】複数の画素ユニットが水平方向及び垂直方向に配列された画素ユニット配列が配される撮像領域を有する半導体基板と、前記複数の画素ユニットのそれぞれにおける前記複数の光電変換部のそれぞれに対する開口領域を規定する多層配線構造とを備え、前記多層配線構造は、前記複数の光電変換部のそれぞれに対する開口領域の水平方向の輪郭辺を規定するように、前記半導体基板の上方に配された第１の配線層ＭＬ１と、前記複数の光電変換部のそれぞれに対する開口領域の垂直方向の輪郭辺を規定するように、前記第１の配線層の上方に配された第２の配線層ＭＬ２とを含むことを特徴とする。【選択図】図３
2010098193.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、水平方向に隣接する２つの光電変換部と垂直方向に隣接する２つの光電変換部とを含む複数の光電変換部と、電荷を電圧に変換する電荷電圧変換部と、前記複数の光電変換部で発生した電荷を前記電荷電圧変換部へ転送する複数の転送トランジスタと、前記電荷電圧変換部の電圧に応じた信号を出力する増幅トランジスタと、前記電荷電圧変換部をリセットするリセットトランジスタとをそれぞれ含む複数の画素ユニットが水平方向及び垂直方向に配列された画素ユニット配列が配される撮像領域を有する半導体基板と、
前記複数の画素ユニットのそれぞれにおける前記複数の光電変換部のそれぞれに対する開口領域を規定する多層配線構造と、
を備え、
前記多層配線構造は、
前記複数の光電変換部のそれぞれに対する開口領域の水平方向の輪郭辺を規定するように、前記半導体基板の上方に配された第１の配線層と、
前記複数の光電変換部のそれぞれに対する開口領域の垂直方向の輪郭辺を規定するように、前記第１の配線層の上方に配された第２の配線層と、
を含み、
前記第２の配線層は、
前記増幅トランジスタから出力された信号を伝達するように、前記画素ユニットにおける前記複数の光電変換部の間を垂直方向に延びた複数の垂直信号線と、
前記増幅トランジスタ又は前記リセットトランジスタへ電源電圧を供給するように、水平方向に隣接する２つの前記画素ユニットの間を垂直方向に延びた複数の垂直電源線と、
を含み、
前記垂直電源線は、水平方向の第１の側に隣接する前記画素ユニットにおける前記リセットトランジスタへ電源電圧へ供給するとともに、水平方向の第２の側に隣接する前記画素ユニットにおける前記増幅トランジスタへ電源電圧を供給する
ことを特徴とする撮像装置。
【請求項２】
前記第２の配線層は、前記撮像領域における最上の配線層である
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記半導体基板は、
前記撮像領域の周辺に位置し、前記画素ユニット配列から信号を読み出す読み出し部が配される周辺領域をさらに有し、
前記読み出し部は、
前記リセットトランジスタにより前記電荷電圧変換部がリセットされた状態で前記増幅トランジスタにより出力され前記垂直信号線を介して伝達されたノイズレベルをそれぞれ保持する２つのノイズレベル保持容量と、
前記光電変換部で発生した電荷が前記転送トランジスタにより前記電荷電圧変換部へ転送された状態で前記増幅トランジスタにより出力され前記垂直信号線を介して伝達された輝度レベルをそれぞれ保持する２つの輝度レベル保持容量と、
を含む
ことを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
前記複数の画素ユニットのそれぞれは、前記画素ユニットを選択状態又は非選択状態にする選択トランジスタをさらに含み、
前記増幅トランジスタと前記リセットトランジスタと前記選択トランジスタとのチャンネル長の方向は、水平方向に沿っている
ことを特徴とする請求項１から３のいずれか１項に記載の撮像装置。
【請求項５】
前記第１の配線層は、
前記転送トランジスタのゲートへ制御信号を供給するように、水平方向に延びた転送制御線を含み、
前記転送制御線は、水平方向に隣接する２つ以上の前記画素ユニットに対して共通に設けられている
ことを特徴とする請求項１から４のいずれか１項に記載の撮像装置。
【請求項６】
前記複数の画素ユニットのそれぞれは、前記複数の光電変換部に対応した複数のカラーフィルタをさらに含み、
前記カラーフィルタの配列は、ベイヤー配列を形成している
ことを特徴とする請求項１から５のいずれか１項に記載の撮像装置。
【請求項７】
請求項１から６のいずれか１項に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、及び撮像システムに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを利用した撮像装置であるＣＭＯＳセンサでは、特許文献１に示されるように、複数の画素が２次元的に配列されている。各画素では、特許文献１の図２に示すように、フォトダイオードの光電変換部１で光電変換により生成された電荷がフローティングディフュージョン部（ＦＤ部）２１へ転送されることにより、ＦＤ部２１の電位が変化する。各画素は、そのＦＤ部２１の電位の変化をソースフォロワアンプＭＯＳトランジスタ５により増幅して垂直出力線へ信号として出力する。
【０００３】
特許文献２には、特許文献２の図１に示すように、４つのＰＤ部２，３，６，７が１つのＦＤ部１０及び１つの画素アンプトランジスタ２４を共有するため、１光電変換セル（９１，９２）当たりのラインの数を削減できることが記載されている。
【特許文献１】特開平０９−０４６５９６号公報
【特許文献２】特開２００５−１６７９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＣＭＯＳセンサの各画素を縮小化する際に問題となるのが、フォトダイオードの開口領域を規定する配線による光の回折である。
【０００５】
フォトダイオードの開口領域を規定する配線は、例えば、数百ｎｍから数μｍ程度の透明な層間絶縁膜を介してフォトダイオードより上方に位置している。この場合、画素ピッチが２μｍ以下になり、開口領域の幅が入射する波長の２〜３倍以下になると、所定の画素に入射した光は、開口領域を規定する配線で回折された後、その一部が隣の画素のフォトダイオードまで届いてしまう。これにより、光学的混色が発生する。
【０００６】
本発明の目的は、開口領域を規定する配線による回折に起因した光学的混色を低減することにある。
【課題を解決するための手段】
【０００７】
本発明の第１側面に係る撮像装置は、少なくとも、水平方向に隣接する２つの光電変換部と垂直方向に隣接する２つの光電変換部とを含む複数の光電変換部と、電荷を電圧に変換する電荷電圧変換部と、前記複数の光電変換部で発生した電荷を前記電荷電圧変換部へ転送する複数の転送トランジスタと、前記電荷電圧変換部の電圧に応じた信号を出力する増幅トランジスタと、前記電荷電圧変換部をリセットするリセットトランジスタとをそれぞれ含む複数の画素ユニットが水平方向及び垂直方向に配列された画素ユニット配列が配される撮像領域を有する半導体基板と、前記複数の画素ユニットのそれぞれにおける前記複数の光電変換部のそれぞれに対する開口領域を規定する多層配線構造とを備え、前記多層配線構造は、前記複数の光電変換部のそれぞれに対する開口領域の水平方向の輪郭辺を規定するように、前記半導体基板の上方に配された第１の配線層と、前記複数の光電変換部のそれぞれに対する開口領域の垂直方向の輪郭辺を規定するように、前記第１の配線層の上方に配された第２の配線層とを含み、前記第２の配線層は、前記増幅トランジスタから出力された信号を伝達するように、前記画素ユニットにおける前記複数の光電変換部の間を垂直方向に延びた複数の垂直信号線と、前記増幅トランジスタ又は前記リセットトランジスタへ電源電圧を供給するように、水平方向に隣接する２つの前記画素ユニットの間を垂直方向に延びた複数の垂直電源線とを含み、前記垂直電源線は、水平方向の第１の側に隣接する前記画素ユニットにおける前記リセットトランジスタへ電源電圧へ供給するとともに、水平方向の第２の側に隣接する前記画素ユニットにおける前記増幅トランジスタへ電源電圧を供給することを特徴とする。
【０００８】
本発明の第２側面に係る撮像システムは、本発明の第１側面に係る撮像装置と、前記撮像装置の撮像面へ像を形成する光学系と、前記撮像装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、開口領域を規定する配線による回折に起因した光学的混色を低減することができる。
【発明を実施するための最良の形態】
【００１０】
まず、本発明の課題を詳細に説明する。
【００１１】
上述のように、ＣＭＯＳセンサの各画素を縮小化する際に問題となるのが、フォトダイオードの開口領域を規定する配線による光の回折である。
【００１２】
フォトダイオードの開口領域を規定する配線は、例えば、数百ｎｍから数μｍ程度の透明な層間絶縁膜を介してフォトダイオードより上方に位置している。この場合、画素ピッチが２μｍ以下になり、開口領域の幅が入射する波長の２〜３倍以下になると、所定の画素に入射した光は、開口領域を規定する配線で回折された後、その一部が隣の画素のフォトダイオードまで届いてしまう。これにより、光学的混色が発生する。
【００１３】
ここで、本発明者は、この回折による光の広がりが、回折を生じさせる配線から離れるにしたがい大きくなることに着目し、フォトダイオードから遠い配線による回折が問題になることを見出した。例えば、撮像領域の配線層を、フォトダイオードに近い第１層配線と、フォトダイオードから遠い第２層配線のみで形成したとする。この場合、本発明者は、フォトダイオードから遠い第２層配線におけるラインの本数を減らし、開口領域の幅を広げることにより、開口領域を規定する配線による回折拡がりが小さくなり、フォトダイオードに光を集められるのではないかと考えた。
【００１４】
また、本発明者は次のような課題も見出した。すなわち、画素ピッチの小さいＣＭＯＳセンサでは、オンチップマイクロレンズの回折限界により、光をフォトダイオード上に集めきれないことがある。例えば、フォトダイオードの受光面の法線方向から透視した場合にフォトダイオードの受光面上に配線が張り出していると、フォトダイオードへ向けて入射した配線による光のけられが大きくなるので、フォトダイオードの感度が小さくなる可能性がある。
【００１５】
さらに、本発明者は次のような課題も見出した。各画素においてフォトダイオードの上方にベイヤー配列に従ったカラーフィルタを設けた場合、隣接した同色の画素の間で感度差が起こることがある。この感度差を補正をすることは困難であり、この感度差があると再生した画像が隣接する画素間で輝度ムラを含むものとなり再現性の悪いものとなってしまう。
【００１６】
例えば、特許文献２の図１のように画素（ＰＤ部）を配置すると、単板式カラーＣＭＯＳエリアセンサの場合、隣接する同色の画素の間で感度差が生じる。なぜなら、カラーフィルタの配列がベイヤー配列に従っている場合、特許文献２の図１における同じ列にあるＰＤ部５とＰＤ部７との上方には通常同じ色（例えば赤）のカラーフィルタが配置される。すなわち、ＰＤ部５とＰＤ部７とには同じ色の光が入射するが、ＰＤ部５とＰＤ部７とではレイアウトが同じにならない。つまり、ＰＤ部５で発生した信号が入力される画素アンプトランジスタ２３と、ＰＤ部７で発生した信号が入力される画素アンプトランジスタ２４とは、それぞれ違う出力信号（ＶＯ）線３８、３９に接続されている。このため、ＰＤ部に対する配線のレイアウトが同色の隣接する画素（ＰＤ部）間で異なることになるので、それらの画素から出力される信号における感度差を招いてしまう。このレイアウトの違いによる感度差は、特許文献２の図１７に示す撮像領域２０１における周辺部で大きくなるため、撮像領域で撮像された画像の再現性を悪くするという問題を発生させる。
【００１７】
次に、本発明の第１実施形態に係る撮像装置１００の回路構成を、図１及び図８を用いて説明する。図１及び図８は、本発明の第１実施形態に係る撮像装置１００の回路構成を示す図である。
【００１８】
撮像装置１００は、画素ユニット配列１０、駆動部２０、及び読み出し部３０を備える。
【００１９】
画素ユニット配列１０は、後述の半導体基板ＳＢにおける撮像領域ＩＡに配される。駆動部２０及び読み出し部３０は、半導体基板ＳＢにおける周辺領域ＰＡに配される。周辺領域ＰＡは、撮像領域ＩＡの周辺に位置する領域である。
【００２０】
画素ユニット配列１０では、複数の画素ユニットＰＵ１１〜ＰＵ３３が水平方向及び垂直方向に配列されている。図１には、３行×３列の画素ユニットＰＵ１１〜ＰＵ３３で構成された画素ユニット配列１０が例示されている。各画素ユニットＰＵ１１〜ＰＵ３３は、複数の画素が部分的に共通化された構成をしている。図１には、４画素が部分的に共通化された画素ユニットＰＵ１１〜ＰＵ３３を例示している。すなわち、図１には、６行×６列の３６画素の撮像領域を表しているが、実際の撮像領域には、数百万以上の画素が配される。
【００２１】
駆動部２０は、画素ユニット配列１０を駆動する。駆動部２０は、垂直走査回路１０７を含む。垂直走査回路１０７は、画素ユニット配列１０を垂直方向に走査することにより、画素ユニット配列１０における所定の画素行を選択し、選択された画素行の各画素を駆動する。
【００２２】
読み出し部３０は、画素ユニット配列１０における駆動部２０により選択された画素行から信号を読み出す。読み出し部３０は、ラインメモリＬＭ、水平走査回路１２４、及び出力アンプ１２３を含む。ラインメモリＬＭは、選択された画素行から信号を読み出し一時的に保持する。水平走査回路１２４は、ラインメモリにより保持された画素行における各列の信号を順次に選択して出力アンプ１２３へ転送する。出力アンプ１２３は、転送された各列の信号から画像信号を生成して出力する。
【００２３】
ここで、ラインメモリＬＭは、主として、２つのノイズレベル保持容量ＣＴＮＡ、ＣＴＮＢと２つの輝度レベル保持容量ＣＴＳＡ、ＣＴＳＢとを、垂直信号線ごとに含む（図８参照）。各ノイズレベル保持容量ＣＴＮＡ、ＣＴＮＢは、後述のノイズレベルの信号を保持する。各輝度レベル保持容量ＣＴＳＡ、ＣＴＳＢは、後述の輝度レベルの信号を保持する。
【００２４】
次に、画素ユニット配列１０の回路構成を説明する。以下では、画素ユニットＰＵ１２の構成を例示的に説明するが、他の画素ユニットＰＵ１１〜ＰＵ３３の構成も、画素ユニットＰＵ１２の構成と同様である。
【００２５】
画素ユニットＰＵ１２は、複数の光電変換部ＰＤ１−１〜ＰＤ１−４、電荷電圧変換部ＦＤ１、複数の転送トランジスタＭ１−１〜Ｍ１−４、増幅トランジスタＭ１−６、及びリセットトランジスタＭ１−７を含む。画素ユニットＰＵ１２では、４つの光電変換部ＰＤ１−１〜ＰＤ１−４と４つの転送トランジスタＭ１−１〜Ｍ１−４とに対して電荷電圧変換部ＦＤ１、リセットトランジスタＭ１−７、増幅トランジスタＭ１−６及び選択トランジスタＭ１−５が共通化されている。
【００２６】
各光電変換部ＰＤ１−１〜ＰＤ１−４は、光に応じた電荷を発生させて蓄積する。光電変換部ＰＤ１−１〜ＰＤ１−４は、例えば、フォトダイオードである。
【００２７】
複数の転送トランジスタＭ１−１〜Ｍ１−４は、複数の光電変換部ＰＤ１−１〜ＰＤ１−４で発生した電荷を電荷電圧変換部ＦＤ１へ転送する。すなわち、転送トランジスタＭ１−１は、垂直走査回路１０７から転送制御線ＴＸ１１＿３経由でアクティブな制御信号がゲートに供給された際にオンすることにより、光電変換部ＰＤ１−１で発生した電荷を電荷電圧変換部ＦＤ１へ転送する。転送トランジスタＭ１−２は、垂直走査回路１０７から転送制御線ＴＸ１２＿４経由でアクティブな制御信号がゲートに供給された際にオンすることにより、光電変換部ＰＤ１−２で発生した電荷を電荷電圧変換部ＦＤ１へ転送する。転送トランジスタＭ１−３は、垂直走査回路１０７から転送制御線ＴＸ２１＿３経由でアクティブな制御信号がゲートに供給された際にオンすることにより、光電変換部ＰＤ１−３で発生した電荷を電荷電圧変換部ＦＤ１へ転送する。転送トランジスタＭ１−４は、垂直走査回路１０７から転送制御線ＴＸ２２＿４経由でアクティブな制御信号がゲートに供給された際にオンすることにより、光電変換部ＰＤ１−４で発生した電荷を電荷電圧変換部ＦＤ１へ転送する。
【００２８】
電荷電圧変換部ＦＤ１は、転送された電荷を電圧に変換する。電荷電圧変換部ＦＤ１は、例えば、フローティングディフュージョンである。
【００２９】
リセットトランジスタＭ１−７は、電荷電圧変換部ＦＤ１をリセットする。すなわち、リセットトランジスタＭ１−７は、垂直走査回路１０７からリセット制御線ＲＥＳ１経由でアクティブな制御信号がゲートに供給された際にオンする。これにより、リセットトランジスタＭ１−７は、垂直電源線１０２−３からドレインに供給された電源電圧Ｖｄｄに応じた電位に電荷電圧変換部ＦＤ１をリセットする。
【００３０】
増幅トランジスタＭ１−６は、電荷電圧変換部ＦＤ１の電圧に応じた信号を出力する。増幅トランジスタＭ１−６は、垂直電源線１０２−２からドレインに供給された電源電圧Ｖｄｄに応じて垂直信号線１０３−２に接続された負荷電流源１１１とともにソースフォロワ動作を行う。これにより、増幅トランジスタＭ１−６は、電荷電圧変換部ＦＤ１の電圧に応じた信号を垂直信号線１０３−２へ出力する。増幅トランジスタＭ１−６は、リセットトランジスタＭ１−７により電荷電圧変換部ＦＤ１がリセットされた状態で、電荷電圧変換部ＦＤ１の電圧に応じたノイズレベルの信号を垂直信号線１０３−２へ出力する。増幅トランジスタＭ１−６は、光電変換部ＰＤ１−１〜ＰＤ１−４で発生した電荷が転送トランジスタＭ１−１〜Ｍ１−４により電荷電圧変換部ＦＤ１へ転送された状態で、電荷電圧変換部ＦＤ１の電圧に応じた輝度レベルの信号を垂直信号線１０３−２へ出力する。
【００３１】
選択トランジスタＭ１−５は、画素ユニットＰＵ１２を選択状態／非選択状態にする。すなわち、選択トランジスタＭ１−５は、垂直走査回路１０７から選択制御線ＳＥＬ１経由でアクティブな制御信号が供給された際にオンすることにより、画素ユニットＰＵ１２を選択状態／非選択状態にする。
【００３２】
次に、撮像装置１００の断面構成の概略を、図３を用いて説明する。
【００３３】
撮像装置１００は、半導体基板ＳＢ及び多層配線構造ＭＷＳを備える。半導体基板ＳＢは、撮像領域ＩＡと周辺領域ＰＡとを有する。多層配線構造ＭＷＳは、第１の絶縁層ＩＬ１、第１の配線層ＭＬ１、第２の絶縁層ＩＬ２、第２の配線層ＭＬ２、及び第３の絶縁層ＩＬ３を含む。
【００３４】
第１の絶縁層ＩＬ１は、半導体基板ＳＢの上に配されている。第１の絶縁層ＩＬ１は、半導体基板ＳＢと第１の配線層ＭＬ１とを絶縁する。
【００３５】
第１の配線層ＭＬ１は、複数の光電変換部のそれぞれに対する開口領域の水平方向の輪郭辺を規定するように、第１の絶縁層ＩＬ１の上すなわち半導体基板ＳＢの上方に配されている。第１の配線層ＭＬ１は、例えば、光電変換部ＰＤ１−２に対する開口領域ＯＡの水平方向の輪郭辺ＯＡＳ１，ＯＡＳ２を規定する（図５参照）。第１の配線層ＭＬ１は、例えば、アルミニウムを主成分とする金属又は金属間化合物で形成されている。
【００３６】
第２の絶縁層ＩＬ２は、第１の配線層ＭＬ１を覆うように第１の配線層ＭＬ１の上に配されている。第２の絶縁層ＩＬ２は、第１の配線層ＭＬ１と第２の配線層ＭＬ２とを絶縁する。
【００３７】
第２の配線層ＭＬ２は、複数の光電変換部のそれぞれに対する開口領域の垂直方向の輪郭辺を規定するように、第２の絶縁層ＩＬ２の上すなわち第１の配線層ＭＬ１の上方に配されている。第２の配線層ＭＬ２は、例えば、光電変換部ＰＤ１−２に対する開口領域ＯＡの垂直方向の輪郭辺ＯＡＳ３，ＯＡＳ４を規定する（図５参照）。第２の配線層ＭＬ２は、撮像領域ＩＡにおける最上の配線層である。第２の配線層ＭＬ２は、例えば、アルミニウムを主成分とする金属又は金属間化合物で形成されている。
【００３８】
第３の絶縁層ＩＬ３は、第２の配線層ＭＬ２を覆うように第２の配線層ＭＬ２の上に配されている。第３の絶縁層ＩＬ３は、第２の配線層ＭＬ２と上層（層内レンズ、平坦化層など）とを絶縁する。
【００３９】
次に、画素ユニット配列１０と駆動部２０との間を水平方向に延びた各ライン（線）について、図１を用いて説明する。
【００４０】
ＴＸ１１＿３、ＴＸ１２＿４、ＴＸ２１＿３、ＴＸ２２＿４、ＴＸ３１＿３、ＴＸ３２＿４、ＴＸ４１＿３、ＴＸ４２＿４は転送制御線である。ＲＥＳ１、ＲＥＳ２、ＲＥＳ３はリセット制御線である。ＳＥＬ１、ＳＥＬ２、ＳＥＬ３は選択制御線である。これらのラインは、第１の配線層ＭＬ１（図３参照）として形成されている。
【００４１】
各転送制御線ＴＸ１１＿３〜ＴＸ４２＿４は、垂直方向に隣接する画素ユニットの間を延びており、垂直方向に隣接する転送トランジスタのゲートに対して共通の制御信号を供給するように構成されている。また、各転送制御線ＴＸ１１＿３〜ＴＸ４２＿４は、水平方向に隣接する画素ユニットにおける対応した転送トランジスタのゲートに対して共通の制御信号を供給するように構成されている。
【００４２】
各リセット制御線ＲＥＳ１〜ＲＥＳ３は、垂直方向に隣接する画素ユニットの間を延びており、垂直方向に隣接するリセットトランジスタのゲートに対して共通の制御信号を供給するように構成されている。また、各リセット制御線ＲＥＳ１〜ＲＥＳ３は、水平方向に隣接する画素ユニットにおける対応したリセットトランジスタのゲートに対して共通の制御信号を供給するように構成されている。
【００４３】
各選択制御線ＳＥＬ１〜ＳＥＬ３は、垂直方向に隣接する画素ユニットの間を延びており、垂直方向に隣接する選択トランジスタのゲートに対して共通の制御信号を供給するように構成されている。また、各選択制御線ＲＥＳ１〜ＲＥＳ３は、水平方向に隣接する画素ユニットにおける対応した選択トランジスタのゲートに対して共通の制御信号を供給するように構成されている。
【００４４】
このように、第１の配線層ＭＬ１におけるラインが共通化されているので、第１の配線層ＭＬ１におけるラインの数が低減されている。
【００４５】
次に、画素ユニット配列１０と読み出し部３０との間を垂直方向に延びた各ライン（線）について、図１を用いて説明する。
【００４６】
１０２−１，１０２−２，１０２−３は垂直電源線である。１０３−１，１０３−２，１０３−３は垂直信号線である。垂直電源線１０２−１〜１０２−３と垂直信号線１０３−１〜１０３−３とは、水平方向へ交互に繰り返し配列されている。これらのラインは、第２の配線層ＭＬ２（図３参照）として形成されている。
【００４７】
各垂直電源線１０２−１〜１０２−３は、画素ユニットの増幅トランジスタ又はリセットトランジスタへ電源を供給するように、水平方向に隣接する２つの画素ユニットの間を垂直方向に延びている。各垂直電源線１０２−１〜１０２−３は、第１の側（図１における左側）の画素ユニットにおけるリセットトランジスタへ電源電圧を供給し、第２の側（図１における右側）の画素ユニットにおける増幅トランジスタへ電源電圧を供給する。すなわち、各垂直電源線１０２−１〜１０２−３は、第１の側に配されたリセットトランジスタと第２の側に配された増幅トランジスタとに対して共通の電源電圧を供給するように構成されている。これにより、画素ユニットでは、水平方向の第１の側に隣接する画素ユニットとの間を延びた第１の垂直電源線から増幅トランジスタへ電源電圧が供給される。また、画素ユニットでは、水平方向の第２の側に隣接する画素ユニットとの間を延びた第２の垂直電源線からリセットトランジスタへ電源電圧が供給される。
【００４８】
各垂直信号線１０３−１〜１０３−３は、画素ユニットの増幅トランジスタから出力された信号を伝達するように、画素ユニットにおける複数の光電変換部の間を垂直方向に延びている。各垂直信号線１０３−１〜１０３−３は、画素ユニットにおける複数の光電変換部に対して共通の信号線となっているとともに、画素ユニット配列における垂直方向に並んだ画素ユニットに対して共通の信号線となっている。
【００４９】
このように、第２の配線層ＭＬ２におけるラインが共通化されるとともに均等に（等間隔に）配されているので、第２の配線層ＭＬ２におけるラインの数が低減されている。すなわち、多層配線構造ＭＷＳでは、撮像領域ＩＡにおける最上の配線層（図３参照）である第２の配線層ＭＬ２におけるラインの数が低減されている。これにより、光電変換部の開口領域（例えば、図５に示す開口領域ＯＡ）の幅を広く確保することができるので、開口領域を規定する配線による光の回折を抑制することができる。これにより、開口領域を規定する配線による回折に起因した光学的混色を低減することができる。
【００５０】
次に、画素ユニットＰＵ１２及びその周辺のレイアウト構成を、図２を用いて説明する。図２は、画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図である。
【００５１】
図２において、１４９−１、１４９−２、１４９−３はシェアードコンタクトである。１５０−１、１５０−２は多結晶シリコン領域である。１１６−１、１１６−２、１１６−３、１１６−４、１１６−５はコンタクトである。１４４−１はアクティブ領域とフィールド酸化領域の境界である。１４２−１、１４２−２、１４２−３はフィールド酸化領域である。１４５−１、１４５−２、１４５−３、１４５−４はアクティブ領域である。
【００５２】
アクティブ領域１４５−１は、それぞれ、光電変換部ＰＤ１−１〜ＰＤ１−４が形成された領域である。アクティブ領域１４５−２は、ＭＯＳトランジスタ（例えば、選択トランジスタＭ１−５、増幅トランジスタＭ１−６、リセットトランジスタＭ１−７）が形成された領域である。アクティブ領域１４５−３は、電荷電圧変換部ＦＤ１が形成された領域である。電荷電圧変換部ＦＤ１は、不純物を含む半導体領域として形成されている。フィールド酸化領域１４２は、アクティブ領域１４５の素子分離を行うように配されている。例えば、アクティブ領域とフィールド酸化領域との境界１４４−１の左側には、光電変換部ＰＤ１−２を含むアクティブ領域１４５−１がある。境界１４４−１の右側にはフィールド酸化領域１４２−１がある。
【００５３】
次に、画素ユニットＰＵ１２及びその周辺の断面構成を、図３を用いて説明する。図３は、図２の平面図におけるＢ−Ｂ’線で切った断面図である。
【００５４】
図３において、１１８の網掛けパターンはｐ型領域、１１９の網掛けパターンはｎ型領域を表す。また、１４３−１、１４３−２はソース領域、１４７、１４８は共通ドレイン領域、１１３−７、１１３−８、１１３−９は第１の配線層におけるパターン、１１５−１、１１５−２、１１５−３はスルーホールである。他の符号は、図１及び図２と同様である。
【００５５】
コンタクト１１６−３は、第１の配線層におけるパターン１１３−７と、リセットトランジスタＭ０−７（図１参照）及び選択トランジスタＭ１−５の共通ドレイン領域１４７とを電気的に接続している。
【００５６】
コンタクト１１６−４は、第１の配線層におけるパターン１１３−８と、増幅トランジスタＭ１−６のソース領域１４３−１とを電気的に接続している。
【００５７】
コンタクト１１６−５は、第１の配線層におけるパターン１１３−９と、リセットトランジスタＭ１−７及び選択トランジスタＭ４−５の共通ドレイン領域１４７とを電気的に接続している。
【００５８】
スルーホール１１５−１は、第１の配線層におけるパターン１１３−７と第２の配線層におけるラインからなる垂直電源線１０２−２とを電気的に接続している。スルーホール１１５−２は、第１の配線層におけるパターン１１３−８と第２の配線層におけるラインからなる垂直信号線１０３−２とを電気的に接続している。スルーホール１１５−３は、第１の配線層におけるパターン１１３−９と第２の配線層におけるラインからなる垂直電源線１０２−３とを電気的に接続している。
【００５９】
すなわち、図２及び図３に示すように、増幅トランジスタとリセットトランジスタと選択トランジスタとのチャンネル長の方向は、垂直信号線と垂直電源線とが延びた方向に交差する方向、すなわち水平方向に沿っている。このように配置した結果、電源電圧Ｖｄｄが、共通ドレイン領域１４７と１４８とへ、それぞれ別の垂直電源線１０２と１０２−３から供給される。この電源電圧Ｖｄｄは、１〜５Ｖが望ましく、さらに望ましくは、２．５〜３．３Ｖである。
【００６０】
以上のように配置することによって、増幅トランジスタＭ１−６のソース領域１４３−１が、垂直電源線１０２−２と垂直電源線１０２−３とのちょうど中間付近の下に配される。このため、図３の断面図で示されるように、コンタクト１１６−４、第１の配線層におけるパターン１１３−８、スルーホール１１５−２介してソース領域１４３−１に接続される第２の配線層における垂直信号線１０３を、画素境界１３７−２上に配置できる。これにより、画素の１列につき垂直方向の配線が１本になるようにレイアウトすることができ、第２の配線層における垂直電源線と垂直信号線とを等間隔となるようにレイアウトすることができる。このことは、後で詳述するが光の回折が起こってしまう縮小化画素では、大きな効果をもたらす。
【００６１】
図３の断面図で示すとおり、シェアードコンタクト１４９−２は、リセットトランジスタＭ１−７のソース領域１４３−２と多結晶シリコン領域１５０−２とを電気的に接続している。図２の平面図で示されるように、多結晶シリコン領域１５０−２は、多結晶シリコン領域からなる増幅トランジスタＭ１−６のゲート電極に多結晶シリコン配線で電気的に接続されている。
【００６２】
シェアードコンタクト１４９−１は、多結晶シリコン領域１５０−２と電荷電圧変換部ＦＤ１とを電気的に接続している。
【００６３】
多結晶シリコン領域１５０−１は、転送トランジスタＭ１−３のゲート電極になっており、コンタクト１１６−２を介して第１の配線層におけるライン１１３−５（図２及び図４参照）と接続されている。
【００６４】
本実施形態において、電気的に接続された電荷電圧変換部（フローティングディフュージョン）はひとつの電荷電圧変換部とみなす。つまり、図２において、アクティブ領域１４５−３とアクティブ領域１４５−４とは、シェアードコンタクト１４９−３、多結晶シリコン領域１４２−３、シェアードコンタクト１４９−１によって接続されているので、１つの電荷電圧変換部ＦＤ１とみなす。
【００６５】
図４は、図２の平面図に対して、スルーホール１１５及び第１の配線層ＭＬ１をさらに配置した場合の平面図である。
【００６６】
図４において、転送制御線ＴＸ１１＿３、ＴＸ１２＿４、ＴＸ２１＿３、ＴＸ２２＿４は、それぞれ、第１の配線層ＭＬ１におけるライン１１３−１、１１３−２、１１３−５、１１３−６から構成される。
【００６７】
選択制御線ＳＥＬ１、リセット制御線ＲＥＳ１は、それぞれ、第１の配線層ＭＬ１におけるライン１１３−３、１１３−４から構成される。
【００６８】
スルーホール１１５−１、１１５−２、１１５−３の下部には、第１の配線層ＭＬ１における島状のパターン１１３−７、１１３−８、１１３−９がある。
【００６９】
次に、画素ユニットにおける電荷の転送を、光電変換部ＰＤ１−３に注目して説明する。
【００７０】
光電変換部ＰＤ１−３における蓄積される電荷の数は、光電変換部ＰＤ１−３の受光面が照射された光量に応じて増える。転送トランジスタＭ１−３は、転送制御線ＴＸ２１＿３を介してアクティブな制御信号（パルス）がゲートに入力されたとき、オンする。これにより、光電変換部ＰＤ１−３で蓄積された電荷が、電荷電圧変換部ＦＤ１に完全転送される。電荷電圧変換部ＦＤ１は、寄生容量を有しているので、光電変換部ＰＤ１−３から転送された電荷の数に応じて、その電位が変化する。
【００７１】
図５は、図４の平面図に対して、第２の配線層ＭＬ２をさらに配置した場合の平面図である。
【００７２】
図５において、垂直電源線１０２−２、垂直信号線１０３−２、垂直電源線１０２−３は、第２の配線層ＭＬ２におけるラインである。
【００７３】
垂直電源線１０２−２は、光電変換部ＰＤ１−１、ＰＤ１−３、ＰＤ２−１の左側に配置される。垂直電源線１０２−３は、光電変換部ＰＤ１−２、ＰＤ１−４、ＰＤ２−２の右側に垂直方向に配置される。また、垂直信号線１０３−２は、光電変換部ＰＤ１−１、ＰＤ１−３、ＰＤ２−１の右側で、光電変換部ＰＤ１−２、ＰＤ１−４、ＰＤ２−２の左側、つまり両者の間に配置される。
【００７４】
本実施形態では、撮像装置は、例えば単板式のカラーＣＭＯＳエリアセンサであるため、カラーフィルタを第２の配線層におけるラインの上層に配置している。このカラーフィルタについて説明する。
【００７５】
図６は、図５の平面図に対してカラーフィルタを被せた場合の平面図である。
【００７６】
図６において、１３２は、ブルー（Ｂ）の光を選択的に透過するカラーフィルタカラーフィルタである。１３３は、レッド（Ｒ）の光を選択的に透過するカラーフィルタである。１３４、１３５は、グリーン（Ｇｒ，Ｇｂ）の光を選択的に透過するカラーフィルタである。
【００７７】
図６の示されるように、カラーフィルタの配置は、ベイヤー配列を形成している。このベイヤー配列は、カラー画像の分解能を高める上で役立っており、ほとんどの単板型エリアセンサで採用されている。ここで、グリーンカラーフィルタ１３４が配された画素は、水平方向にブルー（Ｂ）の画素が隣接しているという意味でＧｂ画素と呼ばれ、グリーンカラーフィルタ１３５が配された画素は、水平方向にレッド（Ｒ）の画素が隣接しているという意味でＧｒ画素と呼ぶ。
【００７８】
ここで、図１の等価回路図と、図２、図４、図５で示した撮像領域の平面図で示したように、本実施形態の画素の繰り返し周期は、２行２列の４画素周期である。図６のようにベイヤー配列も２行２列の４画素周期であるため、本実施形態の画素はベイヤー配列に適している。画素ユニット配列における各画素ユニットは、複数の光電変換部に対応した複数のカラーフィルタをさらに含んでいる。各カラーフィルタは、光電変換部に所定の色（波長）の光が入射するように、その所定の色（波長）の光を選択的に透過する。
【００７９】
具体的には、ブルーカラーフィルタ１３２が配された画素は、撮像領域全体にわたり、画素ユニット内における相対的な位置が同じになる、すなわち同じレイアウトになる。レッドカラーフィルタ１３３が配された画素は、撮像領域全体にわたり必ず同じレイアウトである。また、Ｇｂ画素も撮像領域全体にわたり必ず同じレイアウトであり、Ｇｒ画素も撮像領域全体にわたり必ず同じレイアウトである。このため、隣接する同色の画素間で感度差を招くことを抑制できる。
【００８０】
本実施形態では、光学的混色を、隣接画素間の光の混じり合いと定義している。本実施形態をモノクロのエリアセンサ、三板式などのエリアセンサに適用しても、隣接する画素間の光の混じり合いを防ぐことができるので、センサの実質解像度を高めるという効果がある。
【００８１】
図７は、図５の平面図のＡＡ’線で切った場合の断面図である。
【００８２】
図７において、１２９はシリコン基板と層間絶縁膜の境界、１３７は、画素境界、１３８は、オンチップマイクロレンズ、１３９は、光束、１４０は、平坦化樹脂層、１４１は層内レンズを表す。他の符号は、図１から図６と同様である。
【００８３】
光電変換部ＰＤ１−２の上部の右側には、第２の配線層ＭＬ２におけるラインとして垂直電源線１０２−３の１本のみのが配されている。光電変換部ＰＤ１−２の上部の左側には、第２の配線層ＭＬ２におけるラインとして垂直信号線１０３−２の１本のみが配されている。このため、撮像装置全体では、画素１列あたり１本の第２の配線層におけるラインが配されているということになる。この結果、従来の画素１列あたり１．５本以上の第２の配線層ＭＬ２におけるラインの構造に比べて、回折による光束１３９の拡がり抑えられ、光学的混色が小さくなる。
【００８４】
また、第１実施形態により、光電変換部の受光面の法線方向から透視した場合に、第２の配線層ＭＬ２におけるライン１０２−２、１０３−２、１０２−３の光電変換部の受光面上への張り出しが、従来に比べて小さくなる。このため、オンチップマイクロレンズ１３８や層内レンズ１４１の回折限界により集め切れなかった光のけられが低減できる。この結果、感度も高まる。
【００８５】
図３及び図７の断面図や図５の平面図に示すように、光電変換部ＰＤ１−２の列の右側の垂直電源線１０２−３と、左側の垂直信号線１０３−２は、画素境界１３７に配置される。また、図５の平面図に示すように光電変換部ＰＤ１−１の列の左側の垂直電源線１０２−２は画素境界に配置される。この構成により、光電変換部ＰＤ１−１の列とＰＤ１−２の列とのバランスをとることができ、両画素のフォトダイオードへの入射光量を等しくすることが容易である。
【００８６】
また、第１実施形態では、図３及び図７の断面図で示すように、撮像領域ＩＡの配線層は、ライン１１３を含む第１の配線層ＭＬ１と、垂直電源線１０２−２、１０２−３、垂直信号線１０３−２を含む第２の配線層ＭＬ２との２層のみである。つまり、撮像領域ＩＡ内の配線層は、第１の配線層ＭＬ１と第２の配線層ＭＬ２とのみである。この構造は、縮小画素の光の回折を低減することに適している。
【００８７】
第１実施形態における撮像装置の駆動方法について、周辺領域を示す等価回路図である図８と垂直走査回路と撮像領域の等価回路図である図１で説明する。
【００８８】
図８に示す読み出し部３０おいて、１１１は負荷電流源、１２１は輝度レベル用水平信号線、１２２はノイズレベル用水平信号線、１２３は出力アンプ、１２４は水平走査回路、１２５は外部信号端子を表す。１５１、１５２、１５３、１５４は信号サンプリング線を表し、φＰＴＮ＿Ａ、φＰＴＳ＿Ａ、φＰＴＮ＿Ｂ、φＰＴＳ＿Ｂは、それぞれ信号サンプリング線の電圧パルスを表す。
【００８９】
また、Ｍ１１〜Ｍ１４はサンプリングトランジスタ、Ｍ１５〜Ｍ１８は水平出力トランジスタである。また、ＣＴＮＡ、ＣＴＮＢはノイズレベル保持容量、ＣＴＳＡ、ＣＴＳＢは輝度レベル保持容量である。１５５〜１６０は、水平走査回路１２４の出力線である。
【００９０】
図９のタイミングチャートでタイミングについて説明する。図９は、第１実施形態における撮像装置の駆動方法を示すタイミングチャートである。以下では、垂直走査回路１０７から画素ユニット配列１０又は読み出し部３０へ供給される制御信号について説明する。
【００９１】
まずタイミングｔ１で、φＲｅｓ１とφＲｅｓ２と（図１参照）をアクティブにする。これにより、第１行の画素ユニットＰＵ１１〜ＰＵ１３及び第２行の画素ユニットＰＵ２１〜ＰＵ２３において、リセットトランジスタがオンし、電荷電圧変換部が電源電位Ｖｄｄに同時にリセットされる。
【００９２】
つぎにタイミングｔ２で、パルスφＳＥＬ１とφＰＴＮ＿Ａとをアクティブにする。これにより、第１行の画素ユニットＰＵ１１〜ＰＵ１３が選択状態になるとともにノイズレベルの信号を垂直信号線１０３−１〜１０３−３へ出力する。サンプリングトランジスタＭ１１がオンするので、垂直信号線１０３−１〜１０３−３へ出力された各列のノイズレベルの信号は、各列のノイズレベル保持容量ＣＴＮＡに書き込まれる。
【００９３】
つぎにタイミングｔ３で、φＳＥＬ２とφＰＴＮ＿Ｂとをアクティブにする。これにより、第２行の画素ユニットＰＵ２１〜ＰＵ２３が選択状態になるとともにノイズレベルの信号を垂直信号線１０３−１〜１０３−３へ出力する。サンプリングトランジスタＭ１３がオンするので、垂直信号線１０３−１〜１０３−３へ出力された各列のノイズレベルの信号は、各列のノイズレベル保持容量ＣＴＮＢに書き込まれる。
【００９４】
つぎにタイミングｔ４で、φＴＸ２１＿３をアクティブにする。光照射による光電変換部ＰＤ１−３に蓄積された電荷が電荷電圧変換部ＦＤ１に転送される。同時に、光照射による光電変換部ＰＤ２−１に蓄積された電荷が電荷電圧変換部ＦＤ２に転送される。
【００９５】
つぎに、タイミングｔ５で、φＳＥＬ１とφＰＴＳ＿Ａとをアクティブにする。これにより、第１行の画素ユニットＰＵ１１〜ＰＵ１３が選択状態になるとともに輝度レベルの信号を垂直信号線１０３−１〜１０３−３へ出力する。サンプリングトランジスタＭ１２がオンするので、垂直信号線１０３−１〜１０３−３へ出力された各列の輝度レベルの信号は、各列の輝度レベル保持容量ＣＴＳＡに書き込まれる。
【００９６】
つぎに、タイミングｔ６で、φＳＥＬ２とφＰＴＮ＿Ｂとをアクティブにする。これにより、第２行の画素ユニットＰＵ２１〜ＰＵ２３が選択状態になるとともに輝度レベルの信号を垂直信号線１０３−１〜１０３−３へ出力する。サンプリングトランジスタＭ１４がオンするので、垂直信号線１０３−１〜１０３−３へ出力された各列の輝度レベルの信号は、各列の輝度レベル保持容量ＣＴＳＢに書き込まれる。
【００９７】
つぎに、タイミングｔ７以降で、水平走査回路１２４がその出力線１５５〜１６０に左から順に出力パルスを送り、水平出力トランジスタＭ１５〜Ｍ１８が順次オンする。ただし、Ｍ１５とＭ１６とがオンするタイミングは同時であり、Ｍ１７とＭ１８とがオンするタイミングも同時である。
【００９８】
Ｍ１５及びＭ１６がオンするタイミングではノイズレベル保持容量ＣＴＮＡに書き込まれたノイズレベル及び輝度レベル保持容量ＣＴＳＡに書き込まれた輝度レベルがそれぞれノイズレベル用水平信号線１２２及び輝度レベル用水平信号線１２１へ出力される。
【００９９】
Ｍ１７及びＭ１８がオンするタイミングではノイズレベル保持容量ＣＴＮＢに書き込まれたノイズレベル及び輝度レベル保持容量ＣＴＳＢに書き込まれた輝度レベルがそれぞれノイズレベル用水平信号線１２２及び輝度レベル用水平信号線１２１へ出力される。
【０１００】
出力アンプ１２３は、輝度レベル用水平信号線１２１から入った輝度レベルから、ノイズレベル用水平信号線１２２からのノイズレベルを引き算し、画像信号を生成して外部信号端子１２５から出力する。
【０１０１】
このようにして、光電変換部ＰＤ１−３を含む行とＰＤ２−１を含む行とにおける半分の画素の走査が終わる。つまり、４画素共有の１画素ユニットＰＵ１２における左半分の光電変換部（画素）の走査が終わる。
【０１０２】
タイミングｔ８〜タイミングｔ１０における動作は、タイミングｔ１〜ｔ３における動作と同様である。
【０１０３】
タイミングｔ１１で、φＴＸ２２＿４をアクティブにする。光照射による光電変換部ＰＤ１−４に蓄積された電荷が電荷電圧変換部ＦＤ１に転送される。同時に、光照射による光電変換部ＰＤ２−２に蓄積された電荷が電荷電圧変換部ＦＤ２に転送される。
【０１０４】
タイミングｔ１２〜ｔ１４における動作は、タイミングｔ５〜ｔ７における動作と同様である。
【０１０５】
このようにして、光電変換部ＰＤ１−３を含む行とＰＤ２−１を含む行とにおける残り半分の画素の走査が終わる。つまり、４画素共有の１画素ユニットＰＵ１２における右半分の光電変換部（画素）の走査が終わる。
【０１０６】
つぎに図１０のタイミングチャートに移り、図９のタイミングチャートと同様の方法で光電変換部ＰＤ２−３、ＰＤ３−１、ＰＤ２−４、ＰＤ３−１の輝度レベルが外部に読み出される。図１０のタイミングｔ１５〜２８における動作は、図９のタイミングｔ１〜１４における動作と同様である。
【０１０７】
以降は、同様の走査により全画素の画像信号が外部に出力される。
【０１０８】
本実施形態において、垂直電源線１０２−２、１０２−３を介して垂直方向から電源電圧を供給しているのは、垂直信号線１０３との間隔を確保してクロストークの影響を低減するためのである。これにより、垂直電源線１０２−２、１０２−３の電圧降下を防ぐことができる。
【０１０９】
本実施形態では、図８で示されるように、１本の垂直信号線１０３−２に２つのノイズレベル保持容量ＣＴＮＡ、ＣＴＮＢと、２つの輝度レベル保持容量ＣＴＳＡ、ＣＴＳＢとが、サンプリングトランジスタＭ１１〜Ｍ１４を介して接続されている。つまり、少なくとも２つのリセットレベル保持容量と２つの輝度レベル保持容量とが、垂直信号線１本にごとに配置される。
【０１１０】
本実施形態によれば、第２の配線層におけるラインにより形成される開口領域の幅を広く確保することができるので、光の回折による光学的混色を低減できる。色再現性が高く鮮明な画質を有した画像が得られるような画像信号を生成することができる。
【０１１１】
また、オンチップマイクロレンズの回折限界により光電変換部の受光面に集めきれなかった光が配線でけられることを低減できるため、光電変換部の感度を高めることができる。
【０１１２】
さらに、撮像領域の繰り返し周期が２行２列の４画素周期であるために隣接する同色の画素間における感度差を抑制できる。
【０１１３】
なお、以上では、撮像装置における各トランジスタがｎチャンネルＭＯＳトランジスタであるとして説明したが、撮像装置における各トランジスタは、ｐチャンネルＭＯＳトランジスタになっても良い。ただし、この場合、撮像領域に与える各パルスの正負が逆転する。
【０１１４】
次に、本発明の撮像装置を適用した撮像システムの一例を図１１に示す。
【０１１５】
撮像システム９０は、図１１に示すように、主として、光学系、撮像装置１００及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。撮像装置１００は、撮像装置１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【０１１６】
シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。
【０１１７】
レンズ９２は、入射した光を屈折させて、撮像装置１００の撮像装置１００の撮像面に被写体の像を形成する。
【０１１８】
絞り９３は、光路上においてレンズ９２と撮像装置１００との間に設けられ、レンズ９２を通過後に撮像装置１００へ導かれる光の量を調節する。
【０１１９】
撮像装置１００は、撮像面（撮像領域、画素ユニット配列）に形成された被写体の像を画像信号に変換する。撮像装置１００は、その画像信号を画素ユニット配列から読み出して出力する。
【０１２０】
撮像信号処理回路９５は、撮像装置１００に接続されており、撮像装置１００から出力された画像信号を処理する。
【０１２１】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。
【０１２２】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【０１２３】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【０１２４】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【０１２５】
タイミング発生部９８は、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【０１２６】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【０１２７】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【０１２８】
以上の構成により、撮像装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【０１２９】
次に、本発明の第２実施形態に係る撮像装置２００を、図１２〜図１４を用いて説明する。図１２は、本発明の第２実施形態における画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図である。図１３は、図１２の平面図に対して、スルーホール１１５及び第１の配線層ＭＬ１をさらに配置した場合の平面図である。図１４は、図１３の平面図に対して、第２の配線層ＭＬ２をさらに配置した場合の平面図である。以下では、第１実施形態と異なる部分を中心に説明する。
【０１３０】
共通ドレイン領域１４７は、シェアードコンタクト１４９−３、多結晶シリコン領域１５０−３、コンタクト１１６−６、第１の配線層におけるライン１１３−１０、スルーホール１１５−４を介して第２の配線層における垂直電源線１０２−２に接続される。
【０１３１】
共通ドレイン領域１４８は、シェアードコンタクト１４９−５、多結晶シリコン領域１５０−５、コンタクト１１６−６、第１の配線層におけるライン１１３−１２、スルーホール１１５−６を介して第２の配線層における垂直電源線１０２−３に接続される。
【０１３２】
増幅トランジスタＭ１−６のソース領域１４３−１は、シェアードコンタクト１４９−４、コンタクト１１６−８、第１の配線層におけるライン１１３−１１、スルーホール１１５−５を介して、第２の配線層における垂直信号線１０３−２に接続される。
【０１３３】
シェアードコンタクト１４９−４を延ばすことにより、リセット制御線ＲＥＳ１の下側で、増幅トランジスタＭ１−６のソース領域１４３−１と垂直信号線１０３−２とを接続している。また、シェアードコンタクト１４９−３と多結晶シリコン領域１５０−３とにより、選択制御線ＳＥＬ１の上側で、共通ドレイン領域１４７と垂直電源線１０２−２とを接続している。これにより、第１の実施形態（図４参照）に比較して、図１３に示されるように、選択制御線ＳＥＬ１とリセット制御線ＲＥＳ１とを直線状に配置することができる。
【０１３４】
このため、第１実施形態より、開口形状の対称性を向上できるとともに、開口率を向上できる。これにより、撮像装置の感度を向上でき、撮像装置の入射光におけるＦ値依存性を小さくでき、画素周辺部における光量低下を防ぐことができる。
【０１３５】
次に、本発明の第３実施形態に係る撮像装置３００を、図１５〜図１８を用いて説明する。図１５は、本発明の第３実施形態に係る撮像装置３００の回路構成を示す図である。図１６は、画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図である。図１７は、図１６の平面図に対して、スルーホール１１５及び第１の配線層ＭＬ１をさらに配置した場合の平面図である。図１８は、図１７の平面図に対して、第２の配線層ＭＬ２をさらに配置した場合の平面図である。以下では、第１実施形態と異なる部分を中心に説明する。
【０１３６】
図１５〜図１８で示すように、増幅トランジスタＭ１−６、Ｍ２−６のドレインが、選択トランジスタＭ１−５、Ｍ２−５を介さず、直接、垂直電源線１０２−２に接続されている。その代わり、増幅トランジスタＭ１−６、Ｍ２−６のソースが、それぞれ選択トランジスタＭ１−５、Ｍ２−５を介して、垂直信号線１０３−２に接続されている。
【０１３７】
第１実施形態（図２参照）に比べて、図１６に示されるように、選択トランジスタＭ１−５と増幅トランジスタＭ１−６との左右の相対的な位置関係すなわちレイアウトが入れ替わっている。この結果、多結晶シリコン領域１５０−２からなる配線と選択トランジスタＭ１−５との間の間隔が狭くなる。この間隔が狭くなると、光電変換部ＰＤ１−３の受光面の面積が、他の光電変換部ＰＤ１−１、ＰＤ１−２、ＰＤ１−４の受光面の面積に比べて小さくなることがある。単板式のカラーイメージセンサの画素ピッチが２ｕｍ以下のような縮小画素の場合、ＲＧＢ（レッド、グリーン、ブルー）の光のうち最も回折が小さいのは、他に比べて波長の短いブルーである。よって、ベイヤー配列に従ったカラーフィルタを配置する場合、図６の配置を、光電変換部ＰＤ１−３にブルーカラーフィルタ１３２が割り当てられるようにシフトさせることが望ましい。このように、割り当てることにより、異なる色の画素間における感度差を低減できる。
【０１３８】
このような回路を構成することによって、増幅トランジスタＭ１−６のドレインへ供給される電源電圧が、選択トランジスタＭ１−５による電圧降下の影響を受けることを低減できる。このため、増幅トランジスタＭ１−６のドレイン電圧を電源電圧と同じにすることができるため、選択トランジスタＭ１−５のばらつきの影響を受け難い。
【０１３９】
次に、本発明の第４実施形態に係る撮像装置４００を、図１９を用いて説明する。図１９は、本発明の第４実施形態における画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図である。以下では、第１実施形態と異なる部分を中心に説明する。
【０１４０】
１４６は、ボロンなどのｐ型不純物を含むｐ型の半導体領域である。光電変換部ＰＤ１−３から見て左側の光電変換部ＰＤ０−４と下側の光電変換部ＰＤ２−１との素子分離を、フィールド酸化領域１４２では無く、ｐ型の半導体領域１４６で行っている。
【０１４１】
このように、光電変換部（ｎ型の半導体領域）の素子分離をｐ型の半導体領域１４６で行っているため、素子分離幅を小さくすることができ、光電変換部の受光面自体を大きくすることができる。これにより、撮像装置の感度を向上でき、撮像装置の入射光におけるＦ値依存性を小さくでき、画素周辺部における光量低下を防ぐことができる。
【０１４２】
次に、本発明の第５実施形態に係る撮像装置５００を、図２０を用いて説明する。図２０は、本発明の第５実施形態に係る撮像装置５００の回路構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。
【０１４３】
図２０において、１２１、２２１、３２１、４２１は輝度レベル用水平信号線である。１２２、２２２、３２２、４２２はノイズレベル用水平信号線である。１２３、２２３、３２３、４２３は出力アンプである。１２５、２２５、３２５、４２５は、外部信号端子である。Ｍ１５〜Ｍ２２は水平出力トランジスタである。
【０１４４】
水平走査回路１２４は、出力パルス毎に、８つの水平出力トランジスタＭ１５〜Ｍ２２を同時にオンにする。例えば、水平走査回路の出力線１５５に出力パルスを入れたときＭ１５〜Ｍ２２の水平出力トランジスタが同時にオンする。
【０１４５】
この結果、４つの輝度レベルの信号と４つのノイズレベルの信号とが同時に４つの出力アンプ１２３、２２３、３２３、４２３へ転送される。そして、出力アンプ１２３、２２３、３２３、４２３は、４つの輝度レベルの信号から４つのノイズレベルの信号を引き算し、４つの画像信号を外部信号端子１２５、２２５、３２５、４２５から同時に出力する。このような多チャンネル出力は、全画素の画像信号を出力する際におけるフレームレートを高める上で有利である。
【０１４６】
なお、第４実施形態におけるｐ型の半導体領域１４６の素子分離は、第２実施形態又は第３実施形態に適用しても良い。
【０１４７】
また、第５実施形態の駆動方法を第２実施形態〜第４実施形態に適用しても良い。
【０１４８】
また、多層配線構造における各配線層（第１の配線層、第２の配線層）は、ダマシンプロセスを用いて、配線の微細化に有利な銅を主成分とする金属又は金属間化合物により形成されていても良い。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１実施形態に係る撮像装置１００の回路構成を示す図。
【図２】画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図。
【図３】図２の平面図におけるＢ−Ｂ’線で切った断面図。
【図４】図２の平面図に対して、スルーホール１１５及び第１の配線層ＭＬ１をさらに配置した場合の平面図。
【図５】図４の平面図に対して、第２の配線層ＭＬ２をさらに配置した場合の平面図。
【図６】図５の平面図に対してカラーフィルタを被せた場合の平面図。
【図７】図５の平面図のＡＡ’線で切った場合の断面図。
【図８】本発明の第１実施形態に係る撮像装置１００の回路構成を示す図。
【図９】第１実施形態における撮像装置の駆動方法を示すタイミングチャート。
【図１０】第１実施形態における撮像装置の駆動方法を示すタイミングチャート。
【図１１】第１実施形態に係る撮像装置を適用した撮像システムの構成図。
【図１２】本発明の第２実施形態における画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図。
【図１３】図１２の平面図に対して、スルーホール１１５及び第１の配線層ＭＬ１をさらに配置した場合の平面図。
【図１４】図１３の平面図に対して、第２の配線層ＭＬ２をさらに配置した場合の平面図。
【図１５】本発明の第３実施形態に係る撮像装置３００の回路構成を示す図。
【図１６】画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図。
【図１７】図１６の平面図に対して、スルーホール１１５及び第１の配線層ＭＬ１をさらに配置した場合の平面図。
【図１８】図１７の平面図に対して、第２の配線層ＭＬ２をさらに配置した場合の平面図。
【図１９】本発明の第４実施形態における画素ユニットＰＵ１２及びその周辺において第２の配線層ＭＬ２、スルーホール１１５、第１の配線層ＭＬ１（図３参照）を取り去って見た場合の平面図。
【図２０】本発明の第５実施形態に係る撮像装置５００の回路構成を示す図。
【符号の説明】
【０１５０】
１００、２００、３００、４００、５００  撮像装置
【図１】
2010098193.tif 000003
【図２】
2010098193.tif 000004
【図３】
2010098193.tif 000005
【図４】
2010098193.tif 000006
【図５】
2010098193.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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