(57)【要約】【課題】集積回路の信号用の端子との干渉を避けつつ、半導体装置のシールリングを介したノイズの影響を低減する。【解決手段】半導体装置は、基板上に形成された集積回路と、その集積回路を取り囲むシールリングとを有する。シールリングの第一部分は基板の裏面に到達し、その裏面側において電位が一定の端子に接続されている。裏面側から一定電位の端子に接続することにより、表面側の信号用端子と干渉することなくシールリングによるノイズ伝搬を防ぐことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積層された複数の膜と、
前記複数の膜内に形成された集積回路と、
前記基板上に形成され、前記集積回路を取り囲むシールリングと、を有し、
前記シールリングの第一部分は前記基板の裏面に到達しており、前記裏面側において電位が一定の定電位端子に接続されている半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記シールリングの前記第一部分と異なる第二部分の底は前記基板の内部に位置する
半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置であって、
前記集積回路はデジタル部とアナログ部又は高周波部とを有する
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
前記デジタル部と前記アナログ部又は高周波部とは実装基板にフリップチップ接続される
半導体装置。
【請求項５】
請求項３に記載された半導体装置であって、
前記デジタル部と前記アナログ部又は高周波部とは実装基板にワイヤーボンディングにより接続され、
前記シールリングの前記第一部分は半田ボールを介して前記実装基板上の前記定電位端子に接続される
半導体装置。
【請求項６】
基板上に複数の膜を積層する工程と、
前記複数の膜内に集積回路を形成する工程と、
前記集積回路を取り囲むように前記基板上にシールリングを形成する工程と、前記シールリングの第一部分は第二部分に比べて基板内の深い位置まで形成され、
前記基板の裏面をグイランドすることにより前記シールリングの前記第一部分のみを前記基板の裏面に露出させる工程
とを具備する半導体装置の製造方法。
【請求項７】
請求項６に記載された半導体装置の製造方法であって、
前記シールリングを形成する工程は、
前記複数の膜を積層する際に形成されたストッパー膜のうち前記第一部分に対応する部分のみをミドルファーストプロセスによって除去する工程と、
前記第一部分と前記第二部分とに対して同一条件でエッチングすることにより溝を形成する工程と、
前記溝に導電体を埋め込む工程
とを具備する半導体装置の製造方法。
【請求項８】
請求項６又は７に記載された半導体装置の製造方法であって、
前記シールリングを形成する工程は、
前記基板の前記第二部分に対応する部分に、前記集積回路が備えるトレンチ素子分離領域と同じ材質のトレンチを形成する工程と、
前記第一部分と前記第二部分とに対して同一条件でエッチングすることにより溝を形成する工程と、
前記溝に導電体を埋め込む工程
とを具備する半導体装置の製造方法。
【請求項９】
請求項６から８のいずれかに記載された半導体装置の製造方法であって、
前記シールリングを形成する工程は、
前記基板の前記第一部分に対応する部分に、前記集積回路が備えるゲート電極と同じ材質の膜を形成する工程と、
前記第一部分と前記第二部分とに対して同一条件でエッチングすることにより溝を形成する工程と、
前記溝に導電体を埋め込む工程
とを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるノイズの影響を抑制する技術に関する。
【背景技術】
【０００２】
デジタル部とアナログ部など、機能の異なる複数の半導体集積回路を集積した半導体装置が広く普及している。図１は、そうした半導体装置の一例を示す上面図である。図１の半導体装置１０２は、同一チップ上に形成されたアナログ部１１４とデジタル部１１６とを有する。デジタル部１１６は主としてデジタル回路によって構成されるため、多くのノイズを発生する。一方、主としてアナログ回路によって構成されるアナログ部１１４の動作はノイズによる影響を受けやすい。そのため、アナログ部１１４はデジタル部１１６が発生するノイズの影響を受けない程度にデジタル部１１６から離れた位置に配置される。このような理由により、図１の例ではアナログ部１１４は右下の隅付近に、デジタル部１１６は左下の隅付近に配置されている。こうした処置は、デジタル部に限らずノイズ源として機能する回路を含む集積回路において必要である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１３５６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、水分等の異物が侵入することを防ぐ目的で、多くの半導体装置にシールリングが設けられている。図２はその一例における半導体装置１０２の端部付近を示す断面図であり、図１のＡ−Ａ´断面に相当する。基板１１８の上に積層構造１２０が形成される。積層構造１２０の内部に、複数の配線層とそれらを相互に接続するビア層とからなる集積回路１１２が形成される。この際に、集積回路１１２が形成される領域よりも半導体装置１０２の外周縁に近い領域に、集積回路１１２と同じ製造工程において並行して、集積回路１１２と類似した構成を有するシールリング１０４が形成される。このシールリング１０４により、積層構造の層間からの水分の浸入が防止される。
【０００５】
図１に戻って、既述のようにノイズの影響を避ける目的で、アナログ部１１４やデジタル部１１６などの回路が半導体装置１０２の外周に近い領域に配置される場合がある。しかしながら、このように配置された回路は、シールリング１０４の近くに位置する。そのため、デジタル部１１６などのノイズ源が発生したノイズがシールリング１０４を伝搬してアナログ部１１４などの回路に影響を及ぼす可能性がある。こうしたノイズを低減することは、今後の集積回路の小型化・高密度化に伴ってより重要になってくると考えられる。
【０００６】
関連技術として、特許文献１を挙げる。この技術は、シールリングを介して一の回路に伝播する他の回路のノイズを低減することを目的としている。この文献に記載の半導体素子は、半導体基板の表面に複数の回路が混載されており、複数の回路を取り囲む環状のシールリングと、シールリングと外部の低インピーダンスノードとを接続する配線とを備えている。
【０００７】
本発明の発明者は、上記のようなシールリングを介したノイズの伝搬を低減する技術において、次の課題が存在することに注目した。半導体素子は接続端子を介してワイヤーボンディングやバンプなどにより実装基板に接続される。近年の半導体素子の小型化・高密度化により、多数の接続端子が密集し、半導体素子の表面に余裕が少ない場合が多くなってきている。そのため、シールリングを介したノイズ伝搬に対策を施す場合、接続端子が配置される場所とできるだけ干渉しない方法を取ることが望まれる。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、基板と、基板上に積層された複数の膜と、複数の膜内に形成された集積回路と、基板上に形成され、集積回路を取り囲むシールリングとを有する。シールリングの第一部分は基板の裏面に到達しており、裏面側において電位が一定の定電位端子に接続されている。
【発明の効果】
【０００９】
上記の構成によれば、ノイズの伝搬を防ぐためのシールリングの定電位端子への接続が基板の裏面側において行われるため、集積回路の信号用の端子との干渉を避けて確実にシールリングを一定電位にすることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、参考例における半導体装置の上面図である。
【図２】図２は、参考例における半導体装置の断面図である。
【図３】図３は、半導体装置の斜視図である。
【図４】図４は、半導体装置の上面図である。
【図５Ａ】図５Ａは、半導体装置の断面図である。
【図５Ｂ】図５Ｂは、半導体装置の断面図である。
【図６Ａ】図６Ａは、半導体装置の上面図である。
【図６Ｂ】図６Ｂは、半導体装置の上面図である。
【図６Ｃ】図６Ｃは、半導体装置の上面図である。
【図７Ａ】図７Ａは、実装基板と半導体装置の側面図である。
【図７Ｂ】図７Ｂは、実装基板と半導体装置の側面図である。
【図７Ｃ】図７Ｃは、実装基板と半導体装置の側面図である。
【図８Ａ】図８Ａは、半導体装置の製造工程について説明するための断面図である。
【図８Ｂ】図８Ｂは、半導体装置の製造工程について説明するための断面図である。
【図８Ｃ】図８Ｃは、半導体装置の製造工程について説明するための断面図である。
【図８Ｄ】図８Ｄは、半導体装置の製造工程について説明するための断面図である。
【図９Ａ】図９Ａは、半導体装置の製造工程について説明するための断面図である。
【図９Ｂ】図９Ｂは、半導体装置の製造工程について説明するための断面図である。
【図９Ｃ】図９Ｃは、半導体装置の製造工程について説明するための断面図である。
【図９Ｄ】図９Ｄは、半導体装置の製造工程について説明するための断面図である。
【図１０Ａ】図１０Ａは、半導体装置の製造工程について説明するための断面図である。
【図１０Ｂ】図１０Ｂは、半導体装置の製造工程について説明するための断面図である。
【図１０Ｃ】図１０Ｃは、半導体装置の製造工程について説明するための断面図である。
【図１０Ｄ】図１０Ｄは、半導体装置の製造工程について説明するための断面図である。
【図１１Ａ】図１１Ａは、半導体装置の製造工程について説明するための断面図である。
【図１１Ｂ】図１１Ｂは、半導体装置の製造工程について説明するための断面図である。
【図１１Ｃ】図１１Ｃは、半導体装置の製造工程について説明するための断面図である。
【図１１Ｄ】図１１Ｄは、半導体装置の製造工程について説明するための断面図である。
【図１２Ａ】図１２Ａは、半導体装置の製造工程について説明するための断面図である。
【図１２Ｂ】図１２Ｂは、半導体装置の製造工程について説明するための断面図である。
【図１２Ｃ】図１２Ｃは、半導体装置の製造工程について説明するための断面図である。
【図１２Ｄ】図１２Ｄは、半導体装置の製造工程について説明するための断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態について説明する。図３は、本発明の一実施形態における半導体装置２を示す斜視図である。半導体装置２の基板の表面側には半導体素子などによって構成される集積回路１２が形成される。半導体装置２は、その外周に近い領域に、集積回路１２の外側を囲うように形成されたシールリング４を有する。集積回路１２はシールリング４の内側の領域に形成される。シールリング４の全体は半導体装置２の表面側に露出する。シールリング４の一部は基板の裏面３の側に露出する。以降の説明において、半導体装置２のシールリングが形成されるシールリング領域のうち、シールリング４が基板の裏面３に露出する領域を第一部分６と呼び、シールリング４が基板の裏面３に露出しない領域を第二部分１０と呼ぶ。このようにシールリング４が一部分だけ裏面３の側に露出しているのは、主として後述する製造工程上の理由による。
【００１２】
図４は半導体装置２の上面図を示す。この図の例では正方形の平面形状を有する半導体装置２の各辺の中心領域に第一部分６が配置されている。集積回路１２にはアナログ部１４とノイズ源とが含まれる。本実施形態の集積回路１２において、ノイズ源はデジタル回路によって形成されるデジタル部１６である。アナログ部１４はデジタル部１６が発生するノイズから影響を受けない程度にデジタル部１６から離れた領域に配置される。
【００１３】
図５Ａは、図４における半導体装置２の第一部分６に設定されたＡ−Ａ´断面の断面図である。図５Ｂは、図４における半導体装置２の第二部分１０に設定されたＢ−Ｂ´断面の断面図である。半導体装置２は、基板１８と、基板１８上に集積回路１２を形成するための積層構造２０とからなる。積層構造２０の内部に、複数の配線層とそれらを相互に接続するビア層とが形成される。シールリング４は、積層構造２０を貫通する貫通配線として形成される。シールリング４の上面は積層構造２０の最上面と同じ面内に位置するように成形される。シールリング４は、第一部分６において基板１８の裏面３まで到達する。シールリング４の底８は裏面３と同一の面内にあるように成形される。シールリング４は、底８において、電位が一定の定電位端子に接続される。以下の説明では、この定電位端子をグランド９として説明する。シールリング４は、第二部分１０において基板１８の表面よりも内部まで到達する。第二部分１０において、シールリング４の底２２は基板の内部に位置する。
【００１４】
このような半導体装置２を駆動すると、デジタル部１６がノイズを発生する。もしデジタル部１６とアナログ部１４が共にシールリング４に近いと、何らかの対策がない場合、デジタル部１６からのノイズがシールリング４を伝搬してアナログ部１４に影響をおよぼす可能性がある。しかしながら本実施形態におけるシールリング４は第一部分６においてグランドに接続されているため、ノイズの伝搬を防ぐことができる。逆に言えば、デジタル部１６又はアナログ部１４がシールリング４に近い位置に配置される設計をすることが可能であり、設計上の制約が緩和される。アナログ部１４（一般に周波数が３００ＭＨｚ以下）に替えて、高周波回路（ＲＦ、周波数が３００ＭＨｚ以上）が混載されている場合にも、同様の効果が得られる。
【００１５】
特に、基板１８の裏面３の側においてシールリング４を接地することは、ノイズの伝搬を防ぐ上で好ましい。半導体装置は通常、集積回路が形成された表面側に信号用端子を有し、その信号用端子を介して実装基板に実装される。本実施形態における半導体装置２が実装基板に接続された場合、シールリング４は信号用端子と反対側の裏面３の側に露出した底８からグランドに接続される。そのため信号用端子を伝搬する電気信号が接地用の導体に影響して干渉が発生することが確実に避けられる。更に、表面側に信号用端子と干渉しないように接地用の端子を設ける必要がないため、信号用端子の配置に余裕が生じる。近年の半導体装置２の微細化や高密度化により信号用端子を配置する場所に余裕が少ない場合が多くなってきているために、接地用の端子が表面側に不要であることは有利である。更に、裏面３側には信号用端子の配置を気にせずに大きい接地用端子を設けることができるため、シールリング４を確実に接地することができる。基板１８の裏面３の側には通常、基板電位を印加するための接続端子が設けられるため、シールリング４の裏面３の側からの接地は、配線を複雑にすることなく行うことができる。
【００１６】
シールリング４は、通常の半導体装置におけるシールリングと同様に、集積回路１２に水分等の異物が到達するのを妨げるシールとして機能する。シールリング４は少なくとも第一部分６において基板１８の表面よりも下の部分まで貫通しているため、図１に示したような通常のシールリングに対して、基板１８と積層構造２０の間での防水効果をさらに向上することができる。更に、シールリング４によって基板１８と積層構造２０との密着性を向上して剥離を防止する機能も期待できる。第二部分１０におけるシールリング４の底２２は必ずしも基板１８の表面よりも下に到達している必要はない。しかし、これらの防水や剥離防止の機能が期待できる場合は、底２２が基板１８の内部まで到達していることが好ましい。
【００１７】
シールリング４と第一部分１０の配置としては、様々な形態が可能である。図６Ａ、図６Ｂ、図６Ｃはそれぞれその一例を示す上面図である。図６Ａの例では、四角形の半導体装置２の外周から一定の距離内側に、四角形のシールリング４ａが形成される。シールリング４ａの４つの角のそれぞれに第一部分６ａが設定され、それ以外の４辺に第二部分１０ａが設定される。図６Ｂの例では、シールリング４ｂの４つの角の部分がそれぞれ面取りされている。且つ、シールリング４ｂの４辺のそれぞれ中心領域に第一部分６ｂが配置され、それ以外の領域に第二部分１０ｂが配置される。図６Ｃの例では、図６Ｂの例に対して、シールリング４ｃの面取りされた４つの角の領域にそれぞれ第一部分６ｃが配置され、それ以外の領域に第二部分１０ｃが配置される。このように様々な配置が可能であるため、裏面３側からシールリング４をグランドに接続するために都合のよい箇所に第一部分６を設けることができる。
【００１８】
図７Ａ、図７Ｂ、図７Ｃは、それぞれ本実施形態における半導体装置２を実装基板３２に実装する方式の例を示す側面図である。図７Ａは、フリップチップ実装の一例である。半導体装置２はデジタル部１６、アナログ部１４などの集積回路１２が形成された表面側を下、即ち実装基板３２に面した側に向けて配置される。集積回路１２は、表面側のカバー膜上に設けられた信号用の端子であるバンプ３０を介して実装基板３２に接続される。半導体装置２の裏面３の第一部分６には端子２４が設けられる。端子２４はワイヤ２８に接続される。シールリング４は端子２４とワイヤ２８とを介してグランドに接続される。半導体装置２の裏面３のシールリング４が露出していない部分には端子２６が設けられる。端子２６は基板電圧を印加するためのワイヤ２８に接続される。この端子２６はどこに設けられてもよい。シールリング４は第一部分６のみにおいて裏面３に露出している、裏面３に端子２６を設けることができる場所に制約が少ない。
【００１９】
図７Ｂは、半導体装置２の表面を上に向け、裏面３を下に向けた実装の例を示す。デジタル部１６、アナログ部１４等の集積回路１２の信号用端子は、上側からワイヤーボンディング（図示を省略）を介して実装基板に接続される。シールリング４は第一部分６において対向するグランド９にバンプ３４を介して接続される。
【００２０】
図７Ｃは、フリップチップ実装の他の例を示す。この例では図７Ａの例と比べて、グランド９の配置が異なる。この例ではグランド９が半導体装置２の裏面３に対向する位置に固定される。シールリング４は第一部分６においてバンプ３４を介してグランド９に接続される。このように本実施形態における半導体装置２は様々な実装方式に対応することができる。
【００２１】
次に、本実施形態における半導体装置２の製造工程について説明する。図８Ａから図８Ｄはその一例を示す断面図である。各々の図の右側は第一部分６における断面であり、左側は第二部分１０における断面である。
【００２２】
基板１８上に、フォトリソグラフィー等の技術により、内部に集積回路１２が形成された積層構造２０が作製される。この際、積層構造２０の中の、製造工程においてエッチングの進行を遅らせるために形成された少なくとも一つのストッパー層が、第一部分６のみにおいてミドルファーストプロセス（Ｍｉｄｄｌｅ  Ｆｉｒｓｔ  Ｐｒｏｃｅｓｓ．ビアの形となるところだけを先に加工する、すなわち配線溝とビアホールの中間地点を先に加工する工程）によって予め除去され、ストッパー膜除去部４０が形成される（図８Ａ）。
【００２３】
次に、フォトリソグラフィーにより第一部分６、第二部分１０に選択的にエッチングが施される。第一部分６における積層構造２０にはストッパー層が少ない。そのため第一部分６は第二部分１０よりもエッチングが速く進行する（図８Ｂ）。このエッチングにより、第一部分６には積層構造２０を貫通して基板１８の内部の第一深さまで到達する穴が形成され、第二部分１０には積層構造２０を貫通して基板１８の内部の第一深さより浅い第二深さまで到達する穴が形成される。この穴は基板１８の裏側まで貫通しない。
【００２４】
形成された穴にシールリング４の導電材料（Ｃｕ等）が充填される（図８Ｃ）。この工程により、積層構造２０の全部と基板１８の一部とを高さ方向に貫通し、平面方向の形状がエッチングの誤差の範囲でどの高さでも同一なプロファイルを有するシールリング４が形成される。深い穴が形成された第一部分６においても穴が裏面に貫通しておらず底が存在するため、導電材料を充填することが容易である。その後、引き出し電極（図には示していない）とカバー膜４２とが形成される。基板１８の裏面の側がバックグラインドされる。その結果、第一部分６におけるシールリング４のみが裏面３に露出する（図８Ｄ）。シールリング４を裏面３の側から接地するという目的のためにはシールリング４の全領域が裏面３まで貫通していてもよい。しかし、第二部分１０においてもバックグラインド後に裏面３に貫通するほどに深い穴が形成されると、製造工程においてシールリング４の内周側と外周側とが分離する又はズレるという不具合が発生する可能性がある。第二部分１０において形成される穴が浅いことにより、このような不具合を確実に防止することができる。
【００２５】
図９Ａから図９Ｄは、半導体装置２の製造方法の他の例を示す断面図である。この方法では、基板１８上に積層構造２０を作製する前に、集積回路１２においてしばしば形成されるトレンチ素子分離（ＳＴＩ）領域と同じ構成を持つ領域が、トレンチ素子分離領域の製造と同じ工程において並行して第二部分１０の基板１８に形成される。図９Ａに、この領域がＳＴＩ４４として示されている。その後、積層構造２０が形成される（図９Ａ）。
【００２６】
第一部分６と第二部分１０に対して選択的にエッチングが施される。第二部分１０が基板１８の表面までエッチングされると、ＳＴＩ４４が露出する。ＳＴＩ４４においては基板１８よりもエッチングの進行が遅い。そのため図８Ｂ、図８Ｃの説明と同様に、第一部分６において基板１８の内部の第一深さまで到達する穴が形成されたとき、第二部分１０には基板１８の内部の第一深さよりも浅い第二深さまで到達する穴が形成される（図９Ｂ）。以降の工程は図８Ｃ、図８Ｄの説明と同様である。即ちこの穴にシールリング４の導電材料が充填される（図９Ｃ）。その後、基板１８がバックグラインドされることにより、第一部分６のみにおいてシールリング４が裏面３に露出する（図９Ｄ）。
【００２７】
図１０Ａから図１０Ｄは、半導体装置２の製造方法の更に他の例を示す断面図である。この方法では、基板１８上に積層構造２０を作製する際に、集積回路１２においてしばしば形成されるゲート電極と同じ構成を持つ領域が、ゲート電極の製造と同じ工程において並行して第一部分６の基板１８上に形成される。図１０Ａに、この領域がゲート電極４６として示されている。ゲート電極４６はポリシリコンによって形成される。これに引き続き、積層構造２０が形成される（図１０Ａ）。
【００２８】
第一部分６と第二部分１０に対して選択的にエッチングが施され、積層構造２０を貫通する穴が形成される。ポリシリコンにおいてはエッチングが速く進行するため、ゲート電極４６より以降の基板のエッチングにおいては、第一部分６の穴は第二部分１０の穴よりも深くなる（図１０Ｂ）。以降の工程は図８Ｃ、図８Ｄの説明と同様である。即ちこの穴にシールリング４の導電材料が充填される（図１０Ｃ）。その後、基板１８がバックグラインドされることにより、第一部分６のみにおいてシールリング４が裏面３に露出する（図１０Ｄ）。
【００２９】
図１１Ａから図１１Ｄは、半導体装置２の製造方法の更に他の例を示す断面図である。この方法においては、基板１８上に積層構造２０を形成する際に、図９Ａで説明したＳＴＩ４４が第二部分１０に形成され、図１０Ａで説明したゲート電極４６が第一部分６に形成される。このような構成により、シールリング４を形成するためのエッチングにおいて、第一部分６においてはエッチングが速く進行し、第二部分１０においてはエッチングが遅く進行する。以降の工程を示す図１１Ｃ、図１１Ｄは、図９Ｃ及び図９Ｄ、又は図１０Ｃ及び図１０Ｄと同様である。このような工程により、シールリング４の第一部分６における底８の深さと第二部分１０における底２２の深さとの差をより大きくすることができる。
【００３０】
図１２Ａから図１２Ｄは、半導体装置２の製造方法の更に他の例を示す断面図である。この方法においては、基板１８上に積層構造２０を形成する際に、図８Ａで説明したストッパー膜除去部４０と、図１０Ａで説明したゲート電極４６とが第一部分６に形成され、図９Ａで説明したＳＴＩ４４が第二部分１０に形成される。このような構成により、シールリング４を形成するためのエッチングにおいて、第一部分６においてはエッチングが速く進行し、第二部分１０においてはエッチングが遅く進行する。以降の工程を示す図１２Ｃ、図１２Ｄは、図１１Ｃ及び図１１Ｄ、と同様である。このような工程においては、図１１Ａから図１１Ｄの例よりもシールリング４の第一部分６における底８の深さと第二部分１０における底２２の深さとの差を更に大きくすることができる。
【符号の説明】
【００３１】
２  半導体装置
３  裏面
４  シールリング
６  第一部分
８  底
９  グランド
１０  第二部分
１２  集積回路
１４  アナログ部
１６  デジタル部
１８  基板
２０  積層構造
２２  底
２４  端子
２６  端子
２８  ワイヤ
３０  バンプ
３２  実装基板
３４  バンプ
３８  ストッパー膜
４０  ストッパー膜除去部
４２  カバー膜
４４  ＳＴＩ
４６  ゲート電極
１０２  半導体装置
１０４  シールリング
１１２  集積回路
１１４  アナログ部
１１６  デジタル部
１１８  基板
１２０  積層構造
【図１】
2010192561.tif 000003
【図２】
2010192561.tif 000004
【図３】
2010192561.tif 000005
【図４】
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【図５Ａ】
2010192561.tif 000007
【図５Ｂ】
2010192561.tif 000008
【図６Ａ】
2010192561.tif 000009
【図６Ｂ】
2010192561.tif 000010
【図６Ｃ】
2010192561.tif 000011
【図７Ａ】
2010192561.tif 000012
【図７Ｂ】
2010192561.tif 000013
【図７Ｃ】
2010192561.tif 000014
【図８Ａ】
2010192561.tif 000015
【図８Ｂ】
2010192561.tif 000016
【図８Ｃ】
2010192561.tif 000017
【図８Ｄ】
2010192561.tif 000018
【図９Ａ】
2010192561.tif 000019
【図９Ｂ】
2010192561.tif 000020
【図９Ｃ】
2010192561.tif 000021
【図９Ｄ】
2010192561.tif 000022
【図１０Ａ】
2010192561.tif 000023
【図１０Ｂ】
2010192561.tif 000024
【図１０Ｃ】
2010192561.tif 000025
【図１０Ｄ】
2010192561.tif 000026
【図１１Ａ】
2010192561.tif 000027
【図１１Ｂ】
2010192561.tif 000028
【図１１Ｃ】
2010192561.tif 000029
【図１１Ｄ】
2010192561.tif 000030
【図１２Ａ】
2010192561.tif 000031
【図１２Ｂ】
2010192561.tif 000032
【図１２Ｃ】
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【図１２Ｄ】
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