(57)【要約】【課題】メモリ素子及びその製造方法を提供すること。【解決手段】メモリ素子は、絶縁膜、アクティブパターン、ゲート絶縁膜、及びゲート電極を含む。前記絶縁膜は、基板上に形成される。前記アクティブパターンは、前記絶縁膜上に具備され、２つの突出部及びこれらの間の凹みを含む。前記アクティブパターンは、前記基板から離れた前記突出部の上部に形成された第１不純物領域及び第２領域不純物領域、並びに前記突出部の上部以外の部分に形成されデータを保存するフローティングボディの役割をするベース領域を含む。前記ゲート絶縁膜は前記アクティブパターンの表面に具備される。前記ゲート電極は、前記ゲート絶縁膜上に具備され、前記アクティブパターンの下部を取り囲んで前記凹みを部分的に埋める。【選択図】図１
2010161372.tif 000002
【特許請求の範囲】
【請求項１】
基板上の絶縁膜と、
前記絶縁膜上に具備され、２つの突出部及びこれらの間の凹みを有し、
前記基板から離れた前記突出部の上部に形成された第１不純物領域及び第２領域不純物領域と、
前記突出部の上部以外の部分に形成されデータを保存するフローティングボディの役割をするベース領域を含むアクティブパターンと、
前記アクティブパターンの表面に具備されるゲート絶縁膜と、
前記ゲート絶縁膜上に具備され、前記アクティブパターンの下部を取り囲んで前記凹みを部分的に埋めるゲート電極と、を含むメモリ素子。
【請求項２】
前記第１及び第２不純物領域は、第１導電型の不純物がドーピングされ、前記ベース領域は前記第１導電型と異なる第２導電型の不純物がドーピングされることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記ベース領域は、バイポーラトランジスタのベースの役割をし、
前記第１不純物領域は前記バイポーラトランジスタのエミッタ（ｅｍｉｔｔｅｒ）の役割をし、
前記第２不純物領域は、前記第２バイポーラトランジスタのコレクタの役割をすることを特徴とする請求項２に記載のメモリ素子。
【請求項４】
前記ゲート電極を通じて第１電圧が前記ベース領域に印加され、前記第２不純物領域に第２電圧が印加されてデータを前記ベース領域に保存することを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記ゲート電極を通じて消去電圧が前記ベース領域に印加され、前記第２不純物領域に第２電圧が印加されて前記ベース領域に保存されたデータを消去することを特徴とする請求項４に記載のメモリ素子。
【請求項６】
前記ゲート電極を通じて第１電圧が前記ベース領域に印加され、前記第２不純物領域に第２電圧が印加されてデータを前記ベース領域に保存し、
コレクタの役割を遂行する前記第２不純物領域を通じて流れる電流を感知して前記ベース領域に保存されたデータを読み出すことを特徴とする請求項３に記載のメモリ素子。
【請求項７】
前記ゲート電極の上部面は前記アクティブパターンの第１及び第２不純物領域の底面より低く位置することを特徴とする請求項１に記載のメモリ素子。
【請求項８】
前記アクティブパターンは、単結晶半導体物質からなることを特徴とする請求項１に記載のメモリ素子。
【請求項９】
前記絶縁膜上には複数のアクティブパターンが規則配列され、前記ゲート電極は第１方向に配置された複数のアクティブパターンの下部を取り囲むことを特徴とする請求項１に記載のメモリ素子。
【請求項１０】
前記第１方向と垂直する第２方向に配置された複数の第１不純物領域に電気的に接続されるビットラインをさらに含むことを特徴とする請求項９に記載のメモリ素子。
【請求項１１】
前記第１方向に配置された複数の第２不純物領域に電気的に接続されるソースラインをさらに含むことを特徴とする請求項１０に記載のメモリ素子。
【請求項１２】
前記第１方向に並行に配置された複数のベース領域に電気的に接続されるワードラインをさらに含むことを特徴とする請求項１１に記載のメモリ素子。
【請求項１３】
基板上に絶縁膜を形成する段階と、
前記絶縁膜上に２つの突出部及び前記突出部の間の凹みを含むアクティブパターンを形成する段階と、
前記アクティブパターンの表面に、ゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記アクティブパターンの下部を取り囲んで、前記凹みを部分的に埋めるゲート電極を形成する段階と、
前記基板から離れた前記突出部の上部に不純物をドーピングして第１及び第２不純物領域をそれぞれ形成する段階と、を含むメモリ素子の製造方法。
【請求項１４】
前記第１及び第２不純物領域の底面が前記ゲート電極の上部面より高く位置するように形成することを特徴とする請求項１３にメモリ素子の製造方法。
【請求項１５】
前記基板から離れた前記突出部の上部はバイポーラトランジスタのエミッタ及びコレクタとしてそれぞれ機能し、
前記アクティブパターンのその他の部分は、前記バイポーラトランジスタのベースの役割をし、フローティングボディとして機能し、
前記アクティブパターンを形成することは、前記突出部の幅及び／または高さを調節して電荷が保存される前記フローティングボディの体積を調節することを含むことを特徴とする請求項１３に記載のメモリ素子の製造方法。
【請求項１６】
各エミッタ及びコレクタ上にコンタクトプラグを形成する段階と、
前記エミッタのコンタクトプラグ上にビットラインを形成する段階と、
前記コレクタの前記コンタクトプラグ上にソースラインを形成する段階と、を含み、
前記ゲート電極はワードラインの役割をすることを特徴とする請求項１５に記載のメモリ素子の製造方法。
【請求項１７】
基板上の絶縁膜と、
前記絶縁膜上に具備され、２つの突出部及びこれらの間の凹みを有し、前記基板から離れた前記突出部の上部に形成された第１不純物領域及び第２領域不純物領域と、
前記突出部の上部以外の部分に形成されデータを保存するフローティングボディの役割をするベース領域を含むアクティブパターンと、
前記アクティブパターンの表面に具備されるゲート絶縁膜と、
前記ゲート絶縁膜上に具備され、前記アクティブパターンの下部を取り囲んで前記凹みを部分的に埋めるゲート電極と、を含み、
前記第１及び第２不純物領域は、第１導電型の不純物でドーピングされ、前記ベース領域は第２導電型の不純物でドーピングされ、
前記ベース領域はバイポーラトランジスタのベースの役割をし、
前記第１不純物領域は前記バイポーラトランジスタのエミッタの役割をし、
前記第２不純物領域は前記バイポーラトランジスタのコレクタの役割をすることを特徴とし、
前記ゲート電極を通じて第１電圧を前記ベース領域に印加し、第２電圧を前記コレクタに印加して前記ベース領域にデータを保存するデータ保存方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子及びその製造方法に関し、より詳しくは、１Ｔ−ＤＲＡＭ装置及びその製造方法に関する。
【背景技術】
【０００２】
近来、キャパシタが具備されず、１つのトランジスタのみでメモリセルが構成されるワントランジスタＤＲＡＭ（１Ｔ−ＤＲＡＭ）が研究されている。特に、高集積化され、且つ優れたデータ保有（ｄａｔａ  ｒｅｔｅｎｔｉｏｎ）特性を有するようにするために３次元構造のワントランジスタＤＲＡＭが開発されている。しかし、前記ワントランジスタＤＲＡＭを高集積化する場合、データを保存するためのフローティングボディ部分が狭くなるため、データ保有能力が非常に落ちることになる。よって、前記ワントランジスタＤＲＡＭを高度に集積化させるには限界がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許６，８３８，７２３号明細書
【特許文献２】米国特許５，４４８，５１３号明細書
【特許文献３】米国特許６，９５６，２５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、優れた電気的特性を有する１Ｔ−ＤＲＡＭ装置を提供することである。
【０００５】
本発明の他の目的は、上述の優れた電気的特性を有する１Ｔ−ＤＲＡＭ装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述の本発明の目的を実現するための一実施形態によるメモリ素子は、絶縁膜、アクティブパターン、ゲート絶縁膜、及びゲート電極を含む。前記絶縁膜は基板上に形成される。前記アクティブパターンは、前記絶縁膜上に具備され、２つの突出部及びこれらの間の凹みを含む。前記アクティブパターンは、前記基板から離れた前記突出部の上部に形成された第１不純物領域及び第２領域不純物領域、並びに前記突出部の上部以外の部分に形成されデータを保存するフローティングボディの役割をするベース領域を含む。前記ゲート絶縁膜は前記アクティブパターンの表面に具備される。前記ゲート電極は、前記ゲート絶縁膜上に具備され、前記アクティブパターンの下部を取り囲んで前記凹みを部分的に埋める。
【０００７】
一実施形態において、前記第１及び第２不純物領域は、第１導電型の不純物でドーピングされることができ、前記ベース領域は前記第１導電型と異なる第２導電型の不純物でドーピングされることができる。
【０００８】
一実施形態において、前記ベース領域は、バイポーラトランジスタのベースの役割をすることができ、前記第１不純物領域は前記バイポーラトランジスタのエミッタ（ｅｍｉｔｔｅｒ）の役割をすることができ、前記第２不純物領域は、前記第２バイポーラトランジスタのコレクタの役割をすることができる。
【０００９】
一実施形態において、前記ゲート電極を通じて第１電圧が前記ベース領域に印加されることができ、前記第２不純物領域に第２電圧が印加されてデータを前記ベース領域に保存することができる。
【００１０】
一実施形態において、前記ゲート電極を通じて消去電圧が前記ベース領域に印加されることができ、前記第２不純物領域に第２電圧が印加されて前記ベース領域に保存されたデータを消去することができる。
【００１１】
一実施形態において、前記ゲート電極を通じて第１電圧が前記ベース領域に印加されることができ、前記第２不純物領域に第２電圧が印加されてデータを前記ベース領域に保存することができ、コレクタの役割を遂行する前記第２不純物領域を通じて流れる電流を感知して前記ベース領域に保存されたデータを読み出すことができる。
【００１２】
一実施形態において、前記ゲート電極の上部面は前記アクティブパターンの第１及び第２不純物領域の底面より低く位置することができる。
【００１３】
一実施形態において、前記アクティブパターンは、単結晶半導体物質を含むことができる。
【００１４】
一実施形態において、前記絶縁膜には複数のアクティブパターンが配列されることができ、前記ゲート電極は第１方向に並行に配置された複数のアクティブパターンの下部を取り囲むことができる。
【００１５】
一実施形態において、前記第１方向と垂直する第２方向に配置された複数の第１不純物領域に電気的に接続されるビットラインをさらに含むことができる。
【００１６】
一実施形態において、前記第１方向に並行に配置された複数の第２不純物領域に電気的に接続されるソースラインをさらに含むことができる。
【００１７】
一実施形態において、前記第１方向に並行に配置された複数のベース領域に電気的に接続されるワードラインをさらに含むことができる。
【００１８】
上述の他の目的を達成するための本発明の一実施形態によるメモリ素子の製造方法においては、基板上に絶縁膜を形成する。前記絶縁膜上に、２つの突出部及び前記突出部の間の凹みを含むアクティブパターンを形成する。前記アクティブパターンの表面にゲートパターンを形成する。前記ゲート絶縁膜上に、前記アクティブパターンの下部を取り囲んで、前記凹みを部分的に埋めるゲート電極を形成する。前記基板から離れた前記突出部の上部に不純物をドーピングして第１及び第２不純物領域をそれぞれ形成する。
【００１９】
一実施形態において、前記第１及び第２不純物領域の底面が前記ゲート電極の上部面より高く位置するように形成することができる。
【００２０】
一実施形態において、前記基板から離れた前記突出部の上部はバイポーラトランジスタのエミッタ及びコレクタとしてそれぞれ機能することができ、前記アクティブパターンのその他の部分は、前記バイポーラトランジスタのベースの役割をし、フローティングボディとして機能することができ、前記アクティブパターンを形成するとき、前記突出部の幅及び／または高さを調節して電荷を保存する前記フローティングボディの体積を調節することができる。
【００２１】
一実施形態において、各エミッタ及びコレクタ上にコンタクトプラグを形成することができ、前記エミッタのコンタクトプラグ上にビットラインを形成することができ、前記コレクタの前記コンタクトプラグ上にソースラインを形成することができ、前記ゲート電極はワードラインの役割をすることができる。
【００２２】
上述のさらに他の目的を達成するための本発明の一実施形態によるデータ保存方法において、基板上の絶縁膜と、前記絶縁膜上に具備され、２つの突出部及びこれらの間の凹みを有し、前記基板から離れた前記突出部の上部に形成された第１不純物領域及び第２領域不純物領域と、前記突出部の上部以外の部分に形成されデータを保存するフローティングボディの役割をするベース領域を含むアクティブパターンと、前記アクティブパターンの表面に具備されるゲート絶縁膜と、前記ゲート絶縁膜上に具備され、前記アクティブパターンの下部を取り囲んで前記凹みを部分的に埋めるゲート電極を含むメモリ素子を形成する。このとき、前記第１及び第２不純物領域は、第１導電型の不純物でドーピングされ、前記ベース領域は第２導電型の不純物でドーピングされ、前記ベース領域はバイポーラトランジスタのベースの役割をし、前記第１不純物領域は前記バイポーラトランジスタのエミッタの役割をし、前記第２不純物領域は前記バイポーラトランジスタのコレクタの役割をすることを特徴とする。その後、前記ゲート電極を通じて第１電圧を前記ベース領域に印加し、第２電圧を前記コレクタに印加して前記ベース領域にデータを保存する。
【発明の効果】
【００２３】
本発明によると、突出部及び凹みによってアクティブパターンに対向するゲート電極領域が大きくなることができる。従って、前記アクティブパターンを有するメモリ素子は、大きなキャパシタンスを有することができる。また。前記アクティブパターンの体積は前記突出部の幅及び／または高さを調節することによって容易に調節が可能であるため、前記メモリ素子は優れたデータ保有特性を有することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態によるＤＲＡＭ単位素子を示す斜視図である。
【図２】図１のＩ−Ｉ’線に沿って切断した断面図である。
【図３】図１に示すＤＲＡＭ単位素子を単位セルとするアレイ構造のＤＲＡＭ素子を示す斜視図である。
【図４】図３に示すＤＲＡＭ素子の等価回路図である。
【図５】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図６】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図７】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図８】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図９】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１０】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１１】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１２】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１３】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１４】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１５】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１６】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【図１７】図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照しつつ、本発明のメモリ素子の望ましい実施形態をより詳しく説明する。
【００２６】
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施形態を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【００２７】
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【００２８】
図１は、本発明の一実施形態によるＤＲＡＭ単位素子を示す斜視図である。図２は、図１のＩ−Ｉ’線に沿って切断した断面図である。
【００２９】
図１及び図２を参照すると、基板１０の上部面全体を覆う絶縁膜１２が具備される。前記絶縁膜１２は、酸化物からなることができる。例えば、前記絶縁膜１２は、シリコン酸化物からなることができる。
【００３０】
前記絶縁膜１２上には孤立されたパターン形状を有するアクティブパターン１６が具備される。
【００３１】
前記孤立された形状を有するそれぞれのアクティブパターン１６は、２つの突出部１６ａを含み、前記突出部１６ａの間には凹みが生成されている。このとき、前記凹みの底面には絶縁膜１２が露出されない。従って、前記突出部１６ａは、前記突出部１６ａの下で互いに接続された形状を有する。
【００３２】
図示するように、前記２つの突出部１６ａは前記孤立されたアクティブパターン１６で互いに対向する縁部位に配置されることができる。従って、前記アクティブパターン１６は、Ｕ字形状を有する。
【００３３】
これとは異なる実施形態として、図示はしていないが、前記２つの突出部は前記孤立されたアクティブパターンの中心部位にそれぞれ配置されることもできる。
【００３４】
前記アクティブパターン１６は、電荷を保存するためのフローティングボディ（ｆｌｏａｔｉｎｇ  ｂｏｄｙ）として提供される。従って、前記２つの突出部１６ａの間の離隔距離が長くなるほど前記アクティブパターン１６内に電荷を保存するための空間が大きくなる。また、前記突出部１６ａの上部面から前記絶縁膜１２までの距離が増加するほど前記アクティブパターン１６内に電荷を保存するための空間が大きくなる。このように、前記アクティブパターン１６が水平及び垂直方向にそれぞれ拡張されることができるため、電荷を保存するためのフローティングボディが増加する。
【００３５】
前記アクティブパターン１６の突出部の上部面には第１不純物領域２０ａ及び第２不純物領域２０ｂが具備される。前記第１不純物領域２０ａ及び第２不純物領域２０ｂの底面は前記凹みの底面１９より高く位置しなければならない。従って、前記第１不純物領域２０ａ及び第２不純物領域２０ｂと前記凹みの底面１９とは互いに離隔される。
【００３６】
前記第１不純物領域２０ａ及び第２不純物領域２０ｂは、高濃度のＮ型不純物でドーピングされている。前記第１不純物領域２０ａ及び第２不純物領域２０ｂの下のアクティブパターンはＰ型不純物でドーピングされている。前記第１不純物領域２０ａは、バイポーラトランジスタのエミッタ（ｅｍｉｔｔｅｒ）として提供される。前記第２不純物領域２０ｂは、バイポーラトランジスタのコレクター（ｃｏｌｌｅｃｔｏｒ）として提供される。また、前記第１不純物領域２０ａ及び第２不純物領域２０ｂの下のアクティブパターン１６はバイポーラトランジスタのベース（ｂａｓｅ）として提供され、これによって、ベース領域１８と称する。
【００３７】
従って、前記第１不純物領域２０ａ及び第２不純物領域２０ｂ、並びにベース領域１８を含むアクティブパターン１６は１つのバイポーラトランジスタとしての機能を遂行することができる。
【００３８】
前記アクティブパターン１６の上面及び底面を除いた表面にはゲート絶縁膜１７（図２）が具備される。前記ゲート絶縁膜１７は、シリコン酸化物からなることができる。
【００３９】
前記ゲート絶縁膜１７上にはゲート電極２４が具備される。前記ゲート電極２４は、前記アクティブパターン１６の下部を取り囲んで前記凹みの内部を部分的に埋める形状を有する。これによって、ベース領域がフィン（ｆｉｎ）タイプ或いはピラー（ｐｉｌｌａｒ）タイプであることに比べて、ゲート電極２４に対向するベース領域１８は大きくなることができ、これによって大きなキャパシタンスを有することができる。前記ゲート電極２４の上部面は前記第１不純物領域２０ａ及び第２不純物領域２０ｂの底面より低く位置しなければならない。従って、前記ゲート電極２４は、前記第１不純物領域２０ａ及び第２不純物領域２０ｂと電気的に接続しないように配置される。
【００４０】
図示するように、前記ゲート電極２４は、前記バイポーラトランジスタのベース部位に該当するアクティブパターン１６と対向するように配置される。従って、電気的に、前記バイポーラトランジスタのベースと対向するように配置される。よって、電気的に前記バイポーラトランジスタのベースと対向してＭＯＳキャパシタが具備された構造と同一である。従って、前記ゲート電極２４に印加される電圧が前記ベースに該当するアクティブパターンに伝達される。
【００４１】
図１及び図２に示すＤＲＡＭ単位素子でデータの書き込み動作を説明する。
【００４２】
バイポーラトランジスタで、エミッタとベースが順方向バイアスになり、ベースとコレクタが逆方向バイアスになる場合、エミッタからベースにバイポーラ電流が発生する。従って、前記第１不純物領域２０ａ、アクティブパターン１６が順方向バイアスになるようにし、前記アクティブパターン１６及び第２不純物領域２０ｂが逆方向バイアスになるようにすることによって、バイポーラ電流を発生させることができる。しかし、前記バイポーラ電流が流れると、前記第２不純物領域２０ｂとフローティングボディの接合領域から衝撃イオン化が発生するようになって、多数キャリアが過剰生成される。前記生成された過剰の多数キャリアは前記アクティブパターン１６に保存される。
【００４３】
また、前記ベースとコレクタに該当するアクティブパターン１６及び第２不純物領域２０ｂにそれぞれ消去電圧を印加することによって、前記アクティブパターン１６に保存された多数キャリアを除去することができる。
【００４４】
このように、前記アクティブパターン１６に電荷を保存するかまたは消去することによって前記ＤＲＡＭ素子にデータを記録する。
【００４５】
また、図１及び図２に示すＤＲＡＭ単位素子でデータの読み出し動作を説明する。
【００４６】
前記ＤＲＡＭ単位素子で、前記アクティブパターン１６に電荷が保存されている場合には、チャネル電流に比べて大きいバイポーラ電流が流れるようになる。従って、前記コレクタに該当する第２不純物領域２０ｂと電気的に接続された感知回路を介して前記第２不純物領域２０ｂを通じて流れる電流を感知することによって、前記アクティブパターン１６に保存されたデータを読み出すことができる。
【００４７】
本発明の一実施形態による１Ｔ−ＤＲＡＭ装置は、突出部１６ａを有しており、ゲート電極２４は、ベース領域１８及び突出部１６ａの下部を取り囲む。これによって、アクティブパターン１６に対向するゲート電極２４領域が増加されることができる。また、ゲート電極２４は、アクティブパターン１６に保存される電荷を調節する能力が優秀で、高いゲートキャパシタンスを有することができる。
【００４８】
しかし、フィンタイプのアクティブパターンを有するフィンタイプメモリ素子は、前記フィンタイプのアクティブパターンが高い高さを有するとき、高いキャパシタンスを有することができ、このときには、後続して形成されるゲート電極に欠点を発生させ得る。また、ピラータイプのアクティブパターンを有するピラータイプメモリ素子は、前記ピラータイプのアクティブパターンが高い高さ或いは大きな直径を有する場合、高いキャパシタンスを有することができ、この場合には長いチャネルによって誤作動が発生する場合があり、集積度の側面において不利である。
【００４９】
従って、フィンタイプメモリ素子或いはピラータイプのメモリ素子と比較する場合、本発明による１Ｔ−ＤＲＡＭ装置は優秀なゲートキャパシタンス、優秀なチャネル調節能力及び高い集積度を有することができる。さらに、前記１Ｔ−ＤＲＡＭ装置は、複数のキャリアが保存されるアクティブパターン１６の体積を調節することによって、優れたデータ保有特性及びリフレッシュ特性を有することができる。
【００５０】
図３は、図１に示すＤＲＡＭ単位素子を単位セルとするアレイ構造のＤＲＡＭ素子を示す斜視図である。図４は、図３に示すＤＲＡＭ素子の等価回路図である。
【００５１】
図３を参照すると、基板１００上部面全体を覆う絶縁膜１０２（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）が具備される。
【００５２】
前記絶縁膜１０２上には図１を参照にして説明したのと同一構造のアクティブパターン１０６が規則的に配列されている。
【００５３】
前記アクティブパターン１０６の突出部の上部面にはエミッタ及びコレクタに提供される第１不純物領域１２０ａ及び第２不純物領域１２０ｂがそれぞれ具備される。また、ベース領域１０７は前記第１不純物領域１２０ａ及び第２不純物領域１２０ｂの下に形成され、Ｐ型不純物でドーピングされている。従って、前記第１不純物領域１２０ａ及び第２不純物領域１２０ｂ、並びにベース領域１０７を含むそれぞれのアクティブパターン１０６は、１つのバイポーラトランジスタの機能をすることになる。各アクティブパターン１０６は突出部及び前記突出部の間の凹みを含む。
【００５４】
前記アクティブパターン１０６の上面及び底面を除いた表面にはゲート絶縁膜１１７が具備される。
【００５５】
前記ゲート絶縁膜１１７上には第１方向に延伸されるゲート電極１１４が具備される。前記ゲート電極１１４は、前記第１方向に並行に配置されているそれぞれのアクティブパターン１０６の下部を取り囲んで、前記それぞれのアクティブパターン１０６に含まれた凹みを部分的に埋める形状を有する。前記ゲート電極１１４の上部面は前記第１不純物領域１２０ａ及び第２不純物領域１２０ｂの底面より低く位置する。
【００５６】
前記ゲート電極１１４の間のギャップを埋めて、前記アクティブパターンを覆う第１層間絶縁膜１１６が具備される。前記第１層間絶縁膜１１６には前記第１不純物領域１２０ａ及び第２不純物領域１２０ｂを露出させるコンタクトホールが含まれている。
【００５７】
前記コンタクトホールの内部には前記第１不純物領域１２０ａと接する第１コンタクトプラグ１２２ａ及び前記第２不純物領域１２０ｂと接する第２コンタクトプラグ１２２ｂがそれぞれ具備される。前記第１コンタクトプラグ１２２ａ及び第２コンタクトプラグ１２２ｂは金属物質からなることができる。または、前記第１コンタクトプラグ１２２ａ及び第２コンタクトプラグ１２２ｂは不純物がドーピングされたポリシリコン物質からなることができる。
【００５８】
前記第１層間絶縁膜１１６上には前記第１方向と垂直する第２方向に配列されている第１コンタクトプラグ１２２ａを互いに接続させるビットライン１２４が具備される。前記ビットライン１２４は、前記第１コンタクトプラグ１２２ａと同一な導電物質からなることが望ましい。
【００５９】
前記ビットライン１２４上にはハードマスクパターン１２６が具備される。また、前記ハードマスクパターン１２６及びビットライン１２４の側壁にはスペーサー１２８が形成される。
【００６０】
前記ビットライン１２４を横切る層間絶縁膜パターン１３６が具備される。前記層間絶縁膜パターン１３６は、前記ビットライン１２４の延伸方向と垂直する方向である第１方向に延伸されるライン形状を有する。
【００６１】
前記層間絶縁膜パターン１３６の間には前記第２コンタクトプラグ１２２ｂの上部面と接続するソースコンタクトプラグ１３８が具備される。また、前記第１方向に配置されている前記ソースコンタクトプラグ１３８を互いに接続させるソースライン１４０が具備される。
【００６２】
前記ソースライン１４０は、前記ソースコンタクトプラグ１３８、ハードマスクパターン１２６上に具備される。前記ソースライン１４０の上部面は、前記層間絶縁膜パターンの上部面と同一平面に位置する。従って、前記ソースライン１４０は、前記層間絶縁膜パターン１３６によって絶縁される。
【００６３】
前記説明したアレイ構造を有するＤＲＡＭ素子は、図４に示す等価回路図を有する。
【００６４】
図４を参照すると、孤立されたそれぞれのアクティブパターンは、各セルのデータを保存するバイポーラトランジスタとして動作される。前記ビットライン（Ｂ／Ｌ）は前記バイポーラトランジスタのエミッタ部分である第１不純物領域とそれぞれ接続される。前記ワードライン（Ｗ／Ｌ）は、前記バイポーラトランジスタのベース部分上に具備されるゲート電極として提供される。また、前記ソースライン（Ｓ／Ｌ）はバイポーラトランジスタのコレクタ部分である第２不純物領域とそれぞれ接続される。前記バイポーラトランジスタのベース部分がフローティングボディに提供され、前記フローティングボディに電荷が保存されることによってデータが記録される。
【００６５】
図５〜図１７は、図３に示すアレイ構造を有するＤＲＡＭ素子の製造方法を示す斜視図である。
【００６６】
図５を参照すると、バルクシリコン基板１００、絶縁膜１０２、及び上部シリコン（図示せず）を含むＳＯＩ基板を設ける。前記上部シリコン膜は単結晶シリコンからなる。
【００６７】
前記ＳＯＩ基板に含まれる上部シリコン膜上にアクティブ領域を定義する第１ハードマスクパターン１０８を形成する。前記第１ハードマスクパターン１０８は、パッド酸化膜（図示せず）及びシリコン窒化膜（図示せず）を蒸着し、前記パッド酸化膜及びシリコン窒化膜をフォトエッチング工程を通じてパターニングすることによって形成することができる。前記第１ハードマスクパターン１０８は、それぞれ孤立した形状を有して規則的に配列される。
【００６８】
前記第１ハードマスクパターン１０８の高さは、後続工程を通じて形成されるコンタクトプラグの高さを決定する。よって、前記第１ハードマスクパターン１０８は形成しようとするコンタクトプラグの高さよりもっと高く形成することが望ましい。
【００６９】
前記第１ハードマスクパターン１０８をエッチングマスクとして使用して前記上部シリコン膜をエッチングすることによって、予備アクティブパターン１０４を形成する。このように、前記予備アクティブパターン１０４は単結晶シリコンからなる。
【００７０】
図６を参照すると、前記第１ハードマスクパターン１０８及び予備アクティブパターン１０４を覆うフォトレジスト膜（図示せず）を形成する。前記フォトレジスト膜をパターニングすることによって、第１フォトレジストパターン（図示せず）を形成する。
【００７１】
前記第１フォトレジストパターンの露出部位は、前記第１ハードマスクパターン１０６の中心部位を横切る形状を有する。つまり、前記第１フォトレジストパターンは前記予備アクティブパターン１０４の長手方向と垂直する方向に延伸するライン形状を有することができる。または、前記第１フォトレジストパターンは前記予備アクティブパターン１０４の中心部位を選択的に露出する形状を有することもできる。
【００７２】
次に、前記第１フォトレジストパターンをエッチングマスクとして使用して前記第１ハードマスクパターン１０８をエッチングすることによって、第２ハードパターン１０８ａを形成する。その後、前記第２ハードマスクパターン１０８ａをエッチングマスクとして使用して前記予備アクティブパターン１０４を部分的にエッチングして凹み１１０を形成する。前記エッチング工程で、前記凹み１１０の底面に絶縁膜１０２が露出されないようにする。前記工程を遂行することによって、２つの突出部１０６ａを含むアクティブパターン１０６が形成される。前記アクティブパターン１０６は、前記２つの突出部１０６ａが下部で接続されている形状を有する。
【００７３】
前記アクティブパターンの突出部１０６ａの上部はそれぞれバイポーラトランジスタのエミッタ及びコレクタに提供される。また、前記アクティブパターンの突出部１０６ａの間の水平長さ及び前記アクティブパターンの各突出部１０６ａの垂直長さは電荷を保存するためのフローティングボディ（ｆｌｏａｔｉｎｇ  ｂｏｄｙ）として提供される。従って、前記凹み１１０の幅及び深さを調節することによって前記アクティブパターンの突出部１０６ａの間の水平長さ及び突出部の垂直長さを調節することができる。また、前記電荷が保存されるフローティングボディの体積を調節することができる。
【００７４】
図７を参照すると、前記アクティブパターン１０６の表面上にゲート絶縁膜１１７を形成する。前記ゲート絶縁膜１１７は前記アクティブパターン１０６表面を熱酸化させることによって形成することができる。
【００７５】
前記アクティブパターン１０６の間を埋めて前記第２ハードマスクパターン１０８ａを覆う予備第１導電膜（図示せず）を形成する。一例として、前記予備第１導電膜は、Ｎ型不純物がドーピングされたポリシリコンを蒸着させて形成することができる。これとは異なって、前記予備第１導電膜は、ポリシリコン及び金属、またはポリシリコン及び金属シリサイドを積層させて形成することもできる。
【００７６】
その後、前記第２ハードマスクパターン１０８ａの上部面が露出するように前記予備第１導電膜を研磨する。前記予備第１導電膜を研磨した後、前記予備第１導電膜の上部表面をエッチングし続けることによって、前記アクティブパターンの突出部１０６ａの側壁の一部が露出するようにする。
【００７７】
前記工程を遂行することによって、前記アクティブパターンの突出部１０６ａより低い上部面を有する第１導電膜１１２が形成される。この時、前記第１導電膜１１２の上部面は前記凹み１１０の底面より高く位置するようにしなければならない。従って、前記第１導電膜１１２によって前記凹み１１０の一部が埋まらなければならない。
【００７８】
図８を参照すると、前記第１導電膜１１２を覆うフォトレジスト膜を形成する。前記フォトレジスト膜を写真工程によってパターニングすることによって、第１方向に延伸されるライン形状を有する第２フォトレジストパターン（図示せず）を形成する。前記第２フォトレジストパターンは前記第１方向に並行に配置されているアクティブパターン１０６を覆う形状を有する。
【００７９】
前記第２フォトレジストパターンをエッチングマスクとして使用して前記第１導電膜１１２をエッチングすることによってゲート電極１１４を形成する。前記ゲート電極１１４は、前記第１方向に並行に配置されたアクティブパターン１０６を完全に取り囲んで延伸されるライン形状を有する。従って、前記ゲート電極１１４の幅は前記アクティブパターン１０６の幅よりさらに広い。
【００８０】
図９を参照すると、前記ゲート電極１１４の間のギャップを埋めて前記第２ハードマスクパターン１０８ａを覆う第１層間絶縁膜１１６を形成する。前記第１層間絶縁膜１１６は、シリコン酸化物を化学気相蒸着法を通じて蒸着させて形成することができる。
【００８１】
次に、前記第２ハードマスクパターン１０８ａの上部面が露出するように前記第１層間絶縁膜１１６を研磨する。前記研磨工程を通じて前記第１層間絶縁膜１１６の上部面が平坦になる。
【００８２】
図１０を参照すると、前記露出された第２ハードマスクパターン１０８ａを除去することによって、前記アクティブパターン１０６の突出部の上部面を選択的に露出させるコンタクトホール１１８を形成する。前記第２ハードマスクパターン１０８ａの除去は湿式エッチング工程を通じて遂行することができる。
【００８３】
このように、前記コンタクトホール１１８は、前記第１層間絶縁膜１１６と第２ハードマスクパターン１０８ａ間のエッチング選択比を利用して前記第２ハードマスクパターン１０８ａを除去することによって形成される。従って、前記第２ハードマスクパターン１０８ａを除去する前に別途の写真工程が遂行されない。
【００８４】
図１１を参照すると、前記コンタクトホール１１８を形成した後、不純物をイオン注入させる。前記工程によれば、前記コンタクトホール１１８の底面に露出されたアクティブパターン１０６の突出部分に不純物が注入されることによって、第１不純物領域１２０ａ及び第２不純物領域１２０ｂが形成される。つまり、前記アクティブパターン１０６で何れかの１つの突出部には第１不純物領域１２０ａが形成され、余りの１つの突出部には第２不純物領域１２０ｂが形成される。前記第１不純物領域１２０ａは、バイポーラトランジスタのエミッタに提供され、前記第２不純物領域１２０ｂは、バイポーラトランジスタのコレクタに提供される。
【００８５】
前記イオン注入工程によって形成された第１不純物領域１２０ａ及び第２不純物領域１２０ｂの底面は前記ゲート電極１１４の上部面より高く位置しなければならない。従って、前記第１不純物領域１２０ａ及び第２不純物領域１２０ｂは前記ゲート電極１１４と電気的に接続されない。
【００８６】
図１２を参照すると、前記コンタクトホール１１８の内部を完全に埋めて前記第１層間絶縁膜１１６の上部面に第２導電膜１２２を形成する。前記第２導電膜１２２は金属物質を蒸着させて形成することが望ましい。
【００８７】
前記第１不純物領域１２０ａを露出させる前記コンタクトホール１１８の内部には第２導電膜１２２が埋まることによって、第１コンタクトプラグ１２２ａが形成される。前記第２不純物領域１２０ｂを露出させる前記コンタクトホール１１８の内部には前記第２導電膜１２２が埋まることによって第２コンタクトプラグ１２２ｂが形成される。また、前記第１層間絶縁膜１１６の上部面に具備される第２導電膜１２２は後続工程を通じてビットラインを形成する。
【００８８】
図１３を参照すると、前記第２導電膜１２２上にビットラインをパターニングするための第３ハードマスクパターン１２６を形成する。一例として、前記第３ハードマスクパターン１２６はシリコン窒化物を化学気相蒸着法によって蒸着し、フォトエッチング工程を通じてパターニングして形成される。前記第３ハードマスクパターン１２６は、前記第１方向と垂直する第２方向に並行に配置されている第１コンタクトプラグ１２２ａを覆うライン形状を有する。
【００８９】
前記第３ハードマスクパターン１２６をエッチングマスクとして使用して前記第２導電膜１２２をエッチングすることによって、ビットライン１２４を形成する。前記ビットライン１２４の間には前記第２コンタクトプラグ１２２ｂ及び前記第１層間絶縁膜１１６の上部面が露出される。
【００９０】
本実施形態においては、前記第１コンタクトプラグ１２２ａ及びビットライン１２４を１回のパターニング工程を通じて形成した。しかし、これとは異なる実施形態で、前記第１コンタクトプラグ１２２ａ及び第２コンタクトプラグ１２２ｂを先に形成した後、再び導電膜を蒸着し、前記導電膜をパターニングすることによって前記第１コンタクトプラグ１２２ａの上部面と接続されるビットライン１２４を形成することができる。
【００９１】
図１４を参照すると、前記第３マスクパターン１２６、ビットライン１２４及び第１層間絶縁膜１１６の表面に従ってスペーサー膜（図示せず）を形成する。前記スペーサー膜はシリコン窒化物を蒸着させて形成することができる。その後、前記スペーサー膜を異方性エッチングすることによって、前記ビットライン１２４及び第３ハードマスクパターン１２６の側壁にスペーサー１２８を形成する。
【００９２】
次に、前記第３ハードマスクパターン１２６の上部面、スペーサー１２８及び前記第１層間絶縁膜１１６上にエッチング阻止膜１３０を形成する。前記エッチング阻止膜１３０は、シリコン窒化物を蒸着させて形成する。
【００９３】
図１５を参照すると、前記エッチング阻止膜１３０上に前記第３ハードマスクパターン１２６を覆う第２層間絶縁膜１３２を形成する。前記第２層間絶縁膜１３２はシリコン酸化物で形成する。前記第３ハードマスクパターン１２６上に形成されているエッチング阻止膜１３０の上部面が露出するように前記第２層間絶縁膜１３２の上部面を研磨する。前記工程を遂行すると、前記第２層間絶縁膜１３２は前記第３ハードマスクパターン１２６間のギャップを埋めて第１方向に延伸するライン形状を有するようになる。
【００９４】
前記第２層間絶縁膜１３２及び前記露出されたエッチング阻止膜１３０上に第３層間絶縁膜１３４を形成する。前記第３層間絶縁膜の厚さは後続工程で形成されるソースラインの厚さを決める。従って、前記第３層間絶縁膜は形成しようとするソースラインの厚さよりさらに厚く形成することが望ましい。
【００９５】
これとは異なる実施形態で、前記第２層間絶縁膜を厚く形成し、前記第３ハードマスクパターンが露出しないようにして上部面を平坦化させることができる。この場合、前記第３層間絶縁膜を形成する工程が省略される。
【００９６】
図１６を参照すると、前記第３層間絶縁膜１３４上にフォトレジスト膜を形成する。その後、前記フォトレジスト膜をパターニングすることによって前記第１方向に延伸するライン形状を有する第３フォトレジストパターン（図示せず）を形成する。前記第３フォトレジストパターンは前記アクティブパターン１０６の間に該当する素子分離領域を覆うように形成する。
【００９７】
前記第３フォトレジストパターンをエッチングマスクとして前記第３層間絶縁膜１３４及び第２層間絶縁膜１３２を順番にエッチングして層間絶縁膜パターン１３６を形成する。前記エッチング工程で前記エッチング阻止膜１３０が露出する時、前記第３及び第２層間絶縁膜をエッチングする工程が終了するようにする。前記層間絶縁膜パターン１３６は前記ビットラインを横切るライン形状を有する。
【００９８】
次に、前記エッチング阻止膜１３０をエッチングすることによって、前記層間絶縁膜パターン１３６の間に第１層間絶縁膜１１６及び第２コンタクトプラグ１２２ｂの上部面が露出しないようにする。前記エッチング工程で、前記第３ハードマスクパターン１２６の上部面に形成されているエッチング阻止膜１３０も共にエッチングされる。前記工程を遂行すると、前記層間絶縁膜パターン１３６の上部面は前記第３ハードマスクパターン１２６の上部面よりさらに高く位置するようになる。
【００９９】
図１７を参照すると、前記第３ハードマスクパターン１２６の間のギャップ部位を埋めて前記層間絶縁膜パターン１３６上に第２導電膜（図示せず）を形成する。前記第２導電膜は金属物質を蒸着させて形成することができる。
【０１００】
次に、前記層間絶縁膜パターン１３６の上部面が露出するように前記第２導電膜を研磨する。
【０１０１】
前記工程を遂行すると、前記第３ハードマスクパターン１２６のギャップ部位に第２導電膜を埋めることによって、前記第２コンタクトプラグ１２２ｂと接触するソースコンタクトプラグ１３８が形成される。前記ソースコンタクトプラグ１３８と前記ビットライン１２４は前記スペーサー１２８によって互いに絶縁される。また、前記ソースコンタクトプラグ１３８上にはソースライン１４０が形成される。前記ソースライン１４０は、前記第２方向に並行に配置される前記ソースコンタクトプラグ１３８と接触する形状を有する。前記ソースライン１４０は前記層間絶縁膜パターン１３６によって互いに絶縁される。
【０１０２】
上述の説明のように、前記ソースコンタクトプラグ及びソースラインはフォトエッチング工程によって形成されるものではなく、ダマシン工程を通じて形成されるため、工程が簡単である。また、前記ソースコンタクトプラグ及びソースラインがセルフアラインされるため、ミスアラインが発生しない。
【０１０３】
その後、図示はしていないが、前記ソースライン及び層間絶縁膜パターン上に保護膜をさらに形成することができる。
【０１０４】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１０５】
上述の説明のように、本発明は高集積化されたメモリ素子及びその製造に使用することができる。特に、１つのトランジスタのみで単位セルが具現されるメモリ素子に適用することができる。
【符号の説明】
【０１０６】
１００  基板
１０２  絶縁膜
１０６  アクティブパターン
１０７  ゲート絶縁膜
１１４  ゲート電極
１２０ａ  第１不純物領域
１２０ｂ  第２不純物領域
１２２ａ  第１コンタクトプラグ
１２２ｂ  第２コンタクトプラグ
１２４  ビットライン
１２６  ハードマスクパターン
１３８  ソースコンタクトプラグ
１４０  ソースライン
【図１】
2010161372.tif 000003
【図２】
2010161372.tif 000004
【図３】
2010161372.tif 000005
【図４】
2010161372.tif 000006
【図５】
2010161372.tif 000007
【図６】
2010161372.tif 000008
【図７】
2010161372.tif 000009
【図８】
2010161372.tif 000010
【図９】
2010161372.tif 000011
【図１０】
2010161372.tif 000012
【図１１】
2010161372.tif 000013
【図１２】
2010161372.tif 000014
【図１３】
2010161372.tif 000015
【図１４】
2010161372.tif 000016
【図１５】
2010161372.tif 000017
【図１６】
2010161372.tif 000018
【図１７】
2010161372.tif 000019