(57)【要約】【課題】不揮発性半導体メモリの信頼性を向上する。【解決手段】本発明の例に関わる不揮発性半導体メモリは、複数のメモリセルを含んでいるメモリセルユニットと、複数のワード線ＷＬ０〜ＷＬ７と、ワード線ＷＬ０〜ＷＬ７に供給する電位を生成する電位生成回路と、電位生成回路の動作を制御し、選択セルに対してデータの書き込みとベリファイとから構成される書き込みループを少なくとも１回実行する動作制御回路とを具備し、書き込みループを２回以上実行する場合に、動作制御回路は、電位生成回路の動作を制御して、複数の非選択ワード線ＷＬ１〜ＷＬ８に接続されている生成部のうち少なくとも１つの生成部に、非選択電位Ｖｐａｓｓ又は非選択電位Ｖｐａｓｓよりも小さい電位Ｖｑを生成させ、電位Ｖｑを用いた書き込みループと、電位Ｖｑを用いない書き込みループとを実行して、選択セルにデータに書き込む。【選択図】図８
2010080003.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ内に第１方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、
前記メモリセルユニットの一端に接続されるソース線と、
前記メモリセルユニットの他端に接続されるビット線と、
前記第１方向に配列された前記複数のメモリセルに共通に接続される複数のワード線と、
前記複数のワード線の各々に対応している複数の生成部を有し、前記複数のワード線のうち、選択セルが接続された１つの選択ワード線及びこの選択ワード線を除いた複数の非選択ワード線に供給する電位を生成する電位生成回路と、
前記電位生成回路を制御し、選択セルに対するデータの書き込みとそのデータが正常に書き込まれた否かを判定するベリファイ読み出しとから構成される書き込みループを少なくとも１回実行する動作制御回路と、を具備し、
前記書き込みループを２回以上実行する場合に、前記動作制御回路は、前記電位生成回路の動作を制御して、前記複数の非選択ワード線に対応する複数の前記生成部のうち、少なくとも１つの生成部に、非選択電位又は前記非選択電位よりも小さい第１電位のいずれか一方を各書き込みループ中に生成させ、
前記第１電位を用いた書き込みループ又は前記第１電位を用いない書き込みループを実行して前記選択セルにデータを書き込む、ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記第１電位を生成する生成部は、前記選択ワード線の前記ソース線側又は前記ビット線側のうち少なくともいずれか一方に隣り合う前記非選択ワード線に対応している生成部であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記動作制御回路は、前記第１電位が生成されるのと同時に、前記第１電位が供給される非選択ワード線と隣り合う非選択ワード線に対応している生成部に、前記第１電位よりも小さな第２電位を生成させる、
ことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
メモリセルアレイ内に第１方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、
前記メモリセルユニットの一端に接続されるソース線と、
前記メモリセルユニットの他端に接続されるビット線と、
前記第１方向に配列された前記複数のメモリセルに共通に接続される複数のワード線と、
を具備した不揮発性半導体メモリの制御方法であって、
前記複数のワード線のうち、書き込み対象となる選択セルが接続された１つの選択ワード線に書き込み電位を供給し、前記選択ワード線を除いた複数の非選択ワード線の各々に非選択電位を供給するステップと、
前記選択セルに所定のデータが書き込まれたか否か判定するステップと、
前記選択セルに所定のデータが書き込まれていないと判定され、前記選択セルに再度書き込み電位を供給する場合に、前記複数の非選択ワード線のうち少なくともいずれか１つに、前記非選択電位よりも小さい第１電位を供給するステップと、
を有することを特徴とする不揮発性半導体メモリの制御方法。
【請求項５】
前記第１電位が供給される非選択ワード線は、前記選択ワード線の前記ソース線側又は前記ビット線側の少なくともいずれか一方に隣り合う非選択ワード線である、
ことを特徴とする請求項４に記載の不揮発性半導体メモリの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその制御方法に係り、例えば、フラッシュメモリ及びそのデータ書き込み方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を有し、近年では、携帯オーディオ機器など、様々な電子機器に使用されはじめている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ内に、ワード線の延在方向に沿って配置された複数のメモリセルユニットを有している。１つのメモリセルユニットは、電流経路が直列接続された複数のメモリセルを含んでいる。そして、メモリセルが有する電荷蓄積層の電荷の保持状態に応じて、メモリセルのしきい値電圧が変動するのを利用して、メモリセルに記憶されたデータが判別されている。
【０００４】
ＮＡＮＤ型フラッシュメモリの書き込み動作は、メモリセルユニットに接続されているソース線側からビット線側のメモリセルへと順次実行される。そして、データを書き込むメモリセル（選択セル）が接続されたワード線（選択ワード線）に、例えば、２０Ｖ程度の書き込み電位が供給される。また、選択セルが接続されていないワード線（非選択ワード線）には、例えば、１０Ｖ程度の非選択電位が供給される。この非選択電位によって、非選択セルのチャネル領域はブーストアップされ、非選択セルへの誤書き込みが抑制されている（例えば、特許文献１参照）。  
但し、フラッシュメモリの書き込み動作において、誤書き込みが発生する場合も当然存在する。上記のように、ソース線側のメモリセルから順にデータが書き込まれるため、ソース線側にデータが書き込まれたセル（“０”プログラミング）があると、“０”プログラミングセルよりもビット線側に位置する“１”プログラミングセルは、“０”プログラミングセルのしきい値電圧（電荷保持状態）の影響を受け、反転層を形成するための電位が大きくなる。その結果として、“１”プログラミングセルは反転層が形成されにくくなり、チャネル領域のブーストアップが不十分になる。このため、誤書き込みは、メモリセルユニットのソース線側のメモリセルに比べ、ビット線側のメモリセルに多く発生する。
【０００５】
また、チャネルのブーストアップ不足以外の誤書き込みの発生要因の１つとして、サーフェスブレイクダウン（サーフェスストレス）及びそれに起因するリーク電流（例えば、ＧＩＤＬ：Gate Induced Drain Leakage）がある。サーフェスブレイクダウンは、選択ワード線に接続されたメモリセルとそれのソース線側に隣接する非選択ワード線に接続されたメモリセルとのゲートエッジ近傍に、書き込み電位による高電界が印加されることで生じ、このサーフェスブレイクダウンにより、高エネルギー状態の電子（例えば、ホットエレクトロン）が発生する。  
通常、１つのワード線には複数のメモリセルが共通に接続されているため、選択ワード線に接続された“１”プログラミングセルに対しても、書き込み電位が供給されている。この書き込み電位に、サーフェスブレイクダウンによって発生した高エネルギー状態の電子が引き寄せられ、その電子が選択ワード線に接続された“１”プログラミングセルの電荷蓄積層に注入されると、誤書き込みとなる。  
このような誤書き込みを訂正するため、フラッシュメモリには、ＥＣＣ（Error Correct Code）による誤り訂正技術が用いられている。ＥＣＣは、誤書き込みがメモリセルアレイ内にランダムに発生した場合には、効率良く訂正できる。しかし、上記のように、メモリセルアレイのビット線側に片寄って誤書き込みの発生確率が高くなると、ＥＣＣを用いても、十分にデータの誤りを訂正できなくなる。それゆえ、フラッシュメモリの訂正効率が低下してしまう。
【特許文献１】特開２００７−４２１６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、データの書き込みの信頼性の向上を図る技術を提案する。
【課題を解決するための手段】
【０００７】
本発明の例に関わる不揮発性半導体メモリは、メモリセルアレイ内に第１方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、前記メモリセルユニットの一端に接続されるソース線と、前記メモリセルユニットの他端に接続されるビット線と、前記第１方向に配列された前記複数のメモリセルのゲートに共通に接続される複数のワード線と、前記複数のワード線の各々に対応している複数の生成部を有し、前記複数のワード線のうち、選択セルが接続された１つの選択ワード線及びこの選択ワード線を除いた複数の非選択ワード線に供給する電位を生成する電位生成回路と、前記電位生成回路を制御し、選択セルに対するデータの書き込みとそのデータが正常に書き込まれた否かを判定するベリファイ読み出しとから構成される書き込みループを少なくとも１回実行する動作制御回路と、を具備し、前記書き込みループを２回以上実行する場合に、前記動作制御回路は、前記電位生成回路の動作を制御して、前記複数の非選択ワード線に対応する複数の前記生成部のうち、少なくとも１つの生成部に、非選択電位又は前記非選択電位よりも小さい第１電位のいずれか一方を各書き込みループ中に生成させ、前記第１電位を用いた書き込みループと前記第１電位を用いない書き込みループとを実行して前記選択セルにデータを書き込む、ことを備える。
【０００８】
本発明の例に関わる不揮発性半導体メモリの制御方法は、メモリセルアレイ内に第１方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、前記メモリセルユニットの一端に接続されるソース線と、前記メモリセルユニットの他端に接続されるビット線と、前記第１方向に配列された前記複数のメモリセルのゲートに共通に接続される複数のワード線と、を具備した不揮発性半導体メモリの制御方法であって、前記複数のワード線のうち、書き込み対象となる選択セルが接続された１つの選択ワード線に書き込み電位を供給し、前記選択ワード線を除いた複数の非選択ワード線の各々に非選択電位を供給するステップと、前記選択セルに所定のデータが書き込まれたか否か判定するステップと、前記選択セルに所定のデータが書き込まれていないと判定され、前記選択セルに再度書き込み電位を供給する場合に、前記複数の非選択ワード線のうち少なくともいずれか１つに、前記非選択電位よりも小さい第１電位を供給するステップと、を備える。
【発明の効果】
【０００９】
本発明によれば、データの書き込みの信頼性を向上できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【００１１】
Ａ．  実施形態  
（１）  構成  
図１乃至図６を用いて、本発明の実施形態に係る不揮発性半導体メモリの構成について説明する。
【００１２】
（ａ）  フラッシュメモリ  
図１は、本発明の実施形態に係る不揮発性半導体メモリの構成を示す図であり、メモリチップの主要部を示すブロック図である。以下、本実施形態においては、フラッシュメモリを例として説明する。
【００１３】
メモリセルアレイ１は、複数のメモリセルユニットから構成される。メモリセルユニットの各々は、複数のメモリセルと複数の選択トランジスタとを有する。  
ワード線・セレクトゲート線制御回路２は、メモリセルアレイ１内に設けられたワード線及びセレクトゲート線に接続される。ワード線・セレクトゲート線制御回路２は、ロウデコーダ及びドライバを有し、ロウアドレス信号に基づいて、ワード線及びセレクトゲート線の動作を制御する。そして、ワード線・セレクトゲート線制御回路２は、セルユニット内の書き込み対象となる選択セルに対する書き込み条件を制御する。
【００１４】
ウェル・ソース線電位制御回路３は、メモリセルアレイ１内のウェル領域の電位を制御する。  
データ回路４は、データの書き込み及び読み出し時に、データを一時的に記憶する機能を有する。カラムデコーダ５は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。センスアンプ６は、リードデータをセンスする。  
データ入出力バッファ７は、データ入出力のインターフェイスとなり、アドレスバッファ８は、ロウ／カラムアドレス信号の入力バッファとなる。ロウアドレス信号は、アドレスバッファ８を経由して、ワード線・セレクトゲート線制御回路２に入力される。カラムアドレス信号は、アドレスバッファ８を経由して、カラムデコーダ５に入力される。
【００１５】
電位生成回路９は、データの書き込み（プログラム）時に、ワード線に供給する書き込み電位及び中間電位を生成する。また、電位生成回路９は、例えば、セレクトゲート線に供給する電位も生成する。これらの電位は、ワード線・セレクトゲート線制御回路２に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ供給される。
【００１６】
一括検知回路１０は、プログラム時にデータ回路２から出力される検知信号に基づいて、選択されたメモリセルに正確にデータが書き込まれたか否かを検証する。  
コマンドインターフェイス回路１１は、メモリチップ１４とは別のチップ（例えば、ホスト装置）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがコマンドデータ（コマンド信号）であるか否かを判断する。  
データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１１は、コマンドデータをステートマシン１２に転送する。  
ステートマシン（動作制御回路）１２は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。
【００１７】
（ｂ）  メモリセルアレイ  
図２乃至図５を用いて、図１のメモリセルアレイ１の内部構成について説明する。
【００１８】
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックＢＬＫを有する。このブロックＢＬＫとは、消去の最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。
【００１９】
図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。１つのブロックＢＬＫは、ｘ方向（第１方向）に並んだ複数のメモリセルユニットＣＵから構成される。
【００２０】
１つのメモリセルユニットＣＵは、ｙ方向（第２方向）に沿って電流経路が直列接続された複数（例えば、８個）のメモリセルＭＣ０〜ＭＣ７からなるメモリセルストリングと、メモリセルストリングの一端に接続された第１選択トランジスタＳＴＳ（以下、ソース側選択トランジスタと呼ぶ）と、メモリセルストリングの他端に接続される第２選択トランジスタＳＴＤ（以下、ドレイン側選択トランジスタと呼ぶ）とから構成される。メモリセルユニットの一端（ソース側）には、ソース線ＳＬが接続され、メモリセルユニットの他端（ドレイン側）にはビット線ＢＬが接続されている。  
尚、本発明の実施形態では、メモリセルストリングは、８個のメモリセルＭＣ０〜ＭＣ７から構成されるが、２個以上のメモリセルから構成されていればよく、８個に限定されるというものではない。
【００２１】
メモリセルＭＣ０〜ＭＣ７は、電荷蓄積層（例えば、フローティングゲート電極）を有するスタックゲート構造のＭＯＳ（Metal-insulator-Semiconductor）トランジスタである。１つのメモリセルストリングを構成する複数のメモリセルＭＣ０〜ＭＣ７において、ｙ方向に隣接する２つのメモリセルはソース／ドレインが接続され、これによって、電流経路が直列接続された構成となっている。
【００２２】
選択トランジスタＳＴＤ，ＳＴＳのソース／ドレインの一方は、メモリセルＭＣ０，ＭＣ７のソース／ドレインの一方にそれぞれ接続される。ドレイン側選択トランジスタＳＴＤのソース／ドレインの他方は、ビット線ＢＬ０〜ＢＬｎ−１に接続され、ソース側選択トランジスタＳＴＳのソース／ドレインの他方は、ソース線ＳＬに接続される。
【００２３】
ワード線ＷＬ０〜ＷＬ７は、ｘ方向に延び、ｘ方向に沿って配列された複数のメモリセルのゲートに共通に接続される。ドレイン側セレクトゲート線ＳＧＤＬは、ｘ方向に延び、ｘ方向に沿って配列された複数のドレイン側選択トランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬもｘ方向に延び、ｘ方向に沿って配列された複数のソース側選択トランジスタＳＴＳのゲートに共通に接続される。
【００２４】
図３乃至図５は、メモリセルアレイ１の構造を示している。図３は、メモリセルアレイ１の一部を抽出した平面図である。図４は図３のＩＶ−ＩＶ線に沿う断面図であり、図５は図３のＶ−Ｖ線に沿う断面図を示している。
【００２５】
図３乃至５に示すように、メモリセルアレイ１が設けられる半導体基板表面領域は、ｙ方向に延在する複数の素子分離領域ＳＴＩと、ｙ方向に延在する複数のアクティブ領域ＡＡとから構成されている。図５に示すように、１つのアクティブ領域ＡＡは、２つの素子分離領域ＳＴＩに挟み込まれ、これによって、ｘ方向に隣接するアクティブ領域ＡＡは、素子分離領域ＳＴＩ内に埋め込まれた素子分離絶縁膜２９によって電気的に絶縁されている。
【００２６】
アクティブ領域ＡＡ内には、メモリセルユニットが設けられる。メモリセルユニットを構成しているメモリセルは、複数のワード線ＷＬ０〜ＷＬ７とアクティブ領域ＡＡとの交差箇所に設けられる。また、メモリセルユニットを構成している選択トランジスタＳＴＳ，ＳＴＤは、セレクトゲート線ＳＧＳＬ，ＳＧＤＬとアクティブ領域ＡＡとの交差箇所に設けられる。  
また、メモリセルユニットが設けられたアクティブ領域ＡＡの一端上及び他端上には、ソース線コンタクトＳＣ及びビット線コンタクトＢＣが設けられている。これらソース線コンタクトＳＣ及びビット線コンタクトＢＣは、ｙ方向に互いに隣接するブロックＢＬＫ間で共有されている。
【００２７】
半導体基板２１Ａ（例えば、ｐ型シリコン基板）内には、ウェル２１Ｂ，２１Ｃが設けられ、例えば、ｎ型ウェル２１Ｂ内にｐ型ウェル２１Ｃが設けられたダブルウェル構造を有している。複数のメモリセルＭＣ０〜ＭＣ７及び選択トランジスタＳＴＳ，ＳＴＤは、アクティブ領域ＡＡとしてのｐウェル２１Ｃ上に設けられる。
【００２８】
メモリセルＭＣ０〜ＭＣ７の各々は、上述のように、スタックゲート構造のＭＯＳトランジスタである。
【００２９】
つまり、メモリセルＭＣ０〜ＭＣ７のゲート構造は、半導体基板２１Ａ（ｐウェル２１Ｃ）上に、トンネル絶縁膜２２Ａ、フローティングゲート電極２３Ａ、ゲート間絶縁膜２４Ａ、コントロールゲート電極２５Ａが順次積層された構造を有している。
【００３０】
フローティングゲート電極２３Ａは電荷蓄積層として機能し、書き込み動作時に、このフローティングゲート電極２３Ａに電子が注入される。この電子の注入によって、フローティングゲート電極２３Ａの電荷蓄積状態が変化すると、そのメモリセルのしきい値電圧が変動する。フラッシュメモリは、このしきい値電圧の変動を利用して、しきい値電圧（しきい値分布）とデータ（例えば、“０”又は“１”）とを対応させ、データを判別している。  
コントロールゲート電極２５Ａはワード線として機能し、図５に示すように、ｘ方向に配列された複数のメモリセルに共有されている。
【００３１】
メモリセルＭＣ０〜ＭＣ７の各々は、この積層構造のゲート電極に対して自己整合的に形成される拡散層２６Ａを、半導体基板２１Ａ（ｐウェル２１Ｃ）内に有している。この拡散層２６Ａ（以下、ソース／ドレイン拡散層と呼ぶ）はソース／ドレインとして機能し、ｙ方向に隣接するメモリセル間で共有されている。ソース／ドレイン拡散層２６Ａは、例えば、ｎ型の不純物拡散層である。
【００３２】
選択トランジスタＳＴＳ，ＳＴＤは、メモリセルＭＣ０〜ＭＣ７と同時に形成されるため、メモリセルＭＣ０〜ＭＣ７のゲート構造とほぼ同様の構造を有する。つまり、選択トランジスタＳＴＳ，ＳＴＤのゲート構造は、半導体基板（ｐウェル２１Ｃ）２１Ａ上に、ゲート絶縁膜２２Ｂ、下部ゲート電極２３Ｂ、ゲート間絶縁膜２４Ｂ及び上部ゲート電極２５Ｂが、順次積層された構造を有する。但し、選択トランジスタＳＴＳ，ＳＴＤのゲート間絶縁膜２４Ｂ内には、開口部が形成され、下部ゲート電極２３Ｂと上部ゲート電極２５Ｂとが開口部を経由して電気的に接続されている。
【００３３】
また、選択トランジスタＳＴＳ，ＳＴＤは、半導体基板２１Ａ内にソース／ドレイン拡散層２６Ａ，２６Ｓ，２６Ｄを有し、その一方のソース／ドレイン拡散層２６Ａをｙ方向に隣接するメモリセルＭＣ０，ＭＣ７とそれぞれ共有する。ドレイン側選択トランジスタＳＴＤの他方のソース／ドレイン拡散層２６Ｄは、ビット線コンタクトＢＣ、中間メタル配線Ｍ０及びビアコンタクトＶＣを経由して、ビット線ＢＬに接続される。ソース側選択トランジスタＳＴＳの他方のソース／ドレイン拡散層２６Ｓは、ソース線コンタクトＳＣを経由して、ソース線ＳＬに接続される。
【００３４】
これらの素子ＭＣ０〜ＭＣ７，ＳＴＳ，ＳＴＤ、コンタクトＳＣ，ＢＣ，ＶＣ及び配線ＳＬ，ＢＬは、層間絶縁膜３０Ａ，３０Ｂに覆われている。
【００３５】
尚、図４には、図３のＩＶ−ＩＶ線に沿う断面に加え、ｐ型ウェル１Ｃ終端の断面構造も示されている。図４に示すように、ｎ型ウェル２１Ｂは、ｎ型拡散層６５及びコンタクト７５を経由して、電位設定線７３に接続され、ｐ型ウェル３１Ｃは、ｐ型拡散層６０及びコンタクト７０を経由して、電位設定線７３に接続される。このように、ｎ型ウェル２１Ｂとｐ型ウェル領域２１Ｃは、同電位に設定される。電位設定線７３は、図１に示されるウェル・ソース線電位制御回路３に接続され、書き込み動作時及び消去動作時にウェル２１Ｂ，２１Ｃの電位が制御される。
【００３６】
（ｃ）  ワード線・セレクトゲート線制御回路及び電位生成回路  
図６を用いて、図１を用いて説明したワード線・セレクトゲート線制御回路２及び電位生成回路９の回路構成について説明する。また、これらの回路２，９とメモリセルセルアレイ１との接続関係について説明する。尚、図６においては、ワード線・セレクトゲート線制御回路２及び電位生成回路９の主要部を抽出して、説明する。
【００３７】
電位生成回路９は、複数の生成部９０〜９７，９Ｓ，９Ｄを有する。複数の生成部９０〜９７は、複数のワード線ＷＬ０〜ＷＬ７にそれぞれ１つずつ対応するように、電位生成回路９内に設けられている。これらの生成部９０〜９７は、ワード線ＷＬ０〜ＷＬ７の各々に供給する所定のパルス幅の電位ＶＷＬ０〜ＶＷＬ７を生成する。また、電位生成回路９内には、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに対応する生成部９Ｓ，９Ｄも設けられ、生成部９Ｓ，９Ｄは、ソース側及びドレイン側セレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給する電位Ｖｓｇｓ，Ｖｓｇｄを生成する。
【００３８】
ワード線・セレクトゲート線制御回路２内には、複数の転送ゲートＴＧＴが設けられている。転送ゲートＴＧＴは、例えば、ＭＯＳトランジスタから構成される。ワード線ＷＬ０〜ＷＬ７及び選択ゲートＳＧＳＬ，ＳＧＤＬは、例えば、転送ゲートＴＧＴの電流経路の一端に、それぞれ接続されている。また、各転送ゲートＴＧＴの電流経路の他端は、電位生成回路９内の生成部９０〜９７，９Ｓ，９Ｄにそれぞれ接続されている。転送ゲートの制御端子（ゲート電極）には、アドレス選択信号線ＡＳＬが接続され、ステートマシンの制御下において、書き込み動作時に入力されるアドレス信号に基づき、転送ゲートＴＧＴの動作（オン／オフ）が制御される。アドレス選択信号線ＡＳＬの動作を制御するアドレス信号は、例えば、書き込み選択されたブロックのアドレスである。このように、ブロックアドレスによってアドレス選択信号線ＡＳＬが制御される場合には、複数の転送ゲートＴＧＴは、１つのアドレス信号で一括に制御される。
【００３９】
図６に示される構成によって、生成部９０〜９７によって生成された電位ＶＷＬ０〜ＶＷＬ７が、各転送ゲートＴＧＴを経由して、ワード線ＷＬ０〜ＷＬ７及びメモリセルＭＣ０〜ＭＣ７へそれぞれ供給される。また、生成部９Ｓ，９Ｄによって生成された電位Ｖｓｇｓ，Ｖｓｇｓが、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給され、選択トランジスタＳＴＳ，ＳＴＤのオン／オフが制御される。
【００４０】
（２）  動作  
以下、図７を用いて、本発明の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の動作について、説明する。尚、以下では、説明の簡単化のため、１つのメモリセルが“０”又は“１”の２値をデータとして記憶する２値メモリについて説明する。但し、３値以上のデータを記憶する多値メモリであっても良いのはもちろんである。
【００４１】
（ａ）  全体動作  
図７を用いて、本実施形態に係るフラッシュメモリの動作の一例について、説明する。尚、この動作の説明において、フラッシュメモリの構成を示した図１乃至図６も用いて、説明する
図７に示すように、コマンド信号が図１に示されるコマンドインターフェイス回路１１に入力され、アドレス信号が図１に示されるアドレスバッファ８に入力される（ＳＴ１）。アドレス信号は、動作（例えば、書き込み）の対象となるメモリセルを含んでいるブロックのアドレス、少なくとも１つのワード線のアドレス（ロウアドレス）及び少なくとも１つのビット線のアドレス（カラムアドレス）を含んでいる。また、これと同時に、データ入出力バッファ７には、データが入力される。尚、１つのコマンド信号に対して、例えば、１つのアドレス信号が入力される場合も有るし、２つ以上のアドレス信号が連続して入力される場合もある。
【００４２】
コマンド信号が書き込み動作を指示する信号（書き込みコマンド）であった場合、アドレス信号が示しているブロック（以下、選択ブロックと呼ぶ）に対して、消去動作が実行される（ＳＴ２）。この消去動作は、入力されたコマンド信号に基づいて、ステートマシン１２が、ウェル・ソース線電位制御回路３の動作を制御し、選択ブロックが設けられたｐ型ウェル２１Ｃに消去電位Ｖｅｒａ（例えば、２０Ｖ）を供給して実行される。これと同時に、ステートマシン１２は、選択ブロック内のワード線ＷＬ０〜ＷＬ７に、例えば、０Ｖを供給するように、ワード線・セレクトゲート線制御回路２及び電位生成回路９の動作を制御する。このワード線−ｐウェル間の電位差により、トンネル電流がメモリセルＭＣ０〜ＭＣ７のトンネル絶縁膜２Ａ内を流れ、電荷蓄積層（フローティングゲート電極２３Ａ）内の電子がｐウェル２１Ｃ内へ放出される。これによって、選択ブロック内の全てのメモリセルが、消去状態のメモリセル（以下、“１”プログラミングセルと呼ぶ）となる。尚、“１”プログラミングセルのしきい値電圧は、例えば、負の電位となる。データが正常に書き込まれ、しきい値電圧が正の電位になったセルのことを“０”プログラミングセルと呼ぶ。
【００４３】
次に、ステートマシン１２は、入力されたアドレス信号に基づいて選択された書き込み対象のメモリセル（選択セル）に所定のデータ（“０”）を書き込むため、チップ内の各回路の動作を制御する（ＳＴ３）。
【００４４】
まず、ステートマシン１２は、入力されたアドレス信号が示す少なくとも１つのワード線の中から、書き込みを開始する１つのワード線の番号（アドレス）を設定する。書き込みを開始するワード線は、例えば、入力されたアドレス信号が示す少なくとも１つのワード線のうち、最もソース線側に位置するワード線が選択される。
【００４５】
ステートマシン１２は、データ回路４及びカラムデコーダ５の動作を制御して、以下のように、ビット線ＢＬ０〜ＢＬｎ−１からメモリセルへデータを転送する。選択ブロック内の複数のメモリセルユニットにおいて、選択セルを含んでいるメモリセルユニットに接続されたビット線（以下、選択ビット線と呼ぶ）には、例えば、０Ｖの電位が供給され、選択セル及び選択セルと同じメモリセルユニット内に含まれる他のメモリセルのチャネル領域には、０Ｖが転送される。また、選択セルを含まないメモリセルユニットに接続されたビット線（以下、非選択ビット線と呼ぶ）には、電位Ｖｃｃ（例えば、３Ｖ）が供給され、これらの非選択のメモリセルユニット内のメモリセルのチャネル領域には、例えば、電位Ｖｃｃが転送される。
【００４６】
ソース線ＳＬには、ステートマシン１２によって制御されたウェル・ソース線電位制御回路３から電位Ｖｓ（例えば、１Ｖ）が供給される。
【００４７】
そして、ステートマシン１２は、書き込みを開始する１つのワード線（以下、選択ワード線）に書き込み電位を供給し、これと同時に、選択ワード線を除いた残りのワード線（非選択ワード線）に書き込み電位より小さい電位（例えば、書き込み非選択電位）を供給するように、ワード線・セレクトゲート線制御回路２及び電位生成回路９の動作を制御する。
【００４８】
これに基づいて、電位生成回路９内の生成部９１〜９７は、各ワード線に供給する電位ＶＷＬ０〜ＶＷＬ７を生成する。より具体的には、生成部９１〜９７は、選択ワード線に供給する書き込み電位Ｖｐｇｍ＜２ｍ−１＞（例えば、１７〜２０Ｖ）と、非選択ワードに供給する電位Ｖｐａｓｓ，Ｖｑを生成する。書き込み非選択電位Ｖｐａｓｓは、書き込み電位Ｖｐｇｍ＜２ｍ−１＞より小さい電位であって、例えば、１０Ｖ程度に設定される。また、書き込み動作において、生成部９Ｓは、ソース側セレクトゲート線ＳＧＳＬに供給する電位Ｖｓｇｓ（例えば、０Ｖ）を生成し、生成部９Ｄはドレイン側セレクトゲート線ＳＧＤＬに供給する電位Ｖｓｇｄ（例えば、３Ｖ程度）を生成する。
【００４９】
ワード線・セレクトゲート線制御回路２は、ステートマシン１２による制御と、アドレス選択信号線ＡＳＬに入力されたアドレス信号（ブロックアドレス）に基づいて、転送ゲートＴＧＴがオンする。これによって、生成された各電位Ｖｐｇｍ，Ｖｐａｓｓ，Ｖｑ，Ｖｓｇｓ，Ｖｓｇｄが、生成部９０〜９７，９Ｓ，９Ｄの各々からこれらに対応しているワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給される。
【００５０】
すると、選択セルにおいては、コントロールゲート電極（ワード線）５Ａとチャネル領域間の電位差が大きくなり、トンネル絶縁膜２Ａ内にトンネル電流が流れる。これによって、電荷蓄積層としてのフローティングゲート電極３Ａに、電荷が注入される。  
尚、選択セルと同じメモリセルユニット内に含まれている非選択セルのゲート（非選択ワード線）には、書き込み非選択電位Ｖｐａｓｓが供給されているが、この電位Ｖｐａｓｓは書き込み電位より小さい。このため、非選択セルのトンネル絶縁膜にはトンネル電流が流れず、非選択セルの電荷蓄積層には電荷が注入されない。
【００５１】
一方、非選択ビット線には、電位Ｖｃｃが印加されているため、非選択ビット線に接続されているドレイン側選択トランジスタＳＴＤは、バックバイアス効果により、しきい値電圧が上昇する。このため、選択ブロック内で共通のドレイン側セレクトゲート線ＳＧＤＬに電位Ｖｓｇｄが供給されていても、非選択ビット線に接続されたドレイン側選択トランジスタＳＴＤは、カットオフ状態となる。また、ソース線側セレクトゲート線ＳＧＳＬには、０Ｖが供給されているため、ソース線側選択トランジスタＳＴＳはオフしている。それゆえ、非選択ビット線に接続されたメモリセルユニットが設けられたアクティブ領域は、ビット線やソース線から電気的に分離され、フローティング状態となっている。
【００５２】
但し、ワード線ＷＬ０〜ＷＬ７は、選択ブロック内の複数のメモリセルユニットで共通に接続されている。このため、非選択ビット線に接続されていても、選択ワード線に接続されたメモリセル（“１”プログラミングセル）のゲートには、書き込み電位が供給されている。選択ワード線に接続されている“１”プログラミングセルにおいては、ワード線及びチャネル領域間の容量カップリングの影響で、フローティング状態を維持した状態でチャネル領域の電位が上昇する。これによって、“１”プログラミングセルのコントロールゲート電極（選択ワード線）とチャネル領域間の電位差は、正常な書き込み動作ではトンネル電流が流れない電位差になる。
【００５３】
続いて、ステートマシン１２は、選択／非選択ワード線に対する電位の供給を停止させた後、選択セルに所定のデータが書き込まれたか否か判定するベリファイを実行するために、各回路の動作を制御する（ＳＴ４）。ベリファイにおいては、データの書き込み後に、選択セルのデータが読み出されることによって、データの書き込みの成否が検証される。以下、ベリファイで実行されるデータの読み出しのことを、ベリファイ読み出しと呼ぶ。  
ベリファイ読み出しは、ドレイン側セレクトゲート線ＳＧＤＬに電位Ｖｓｇｄ（例えば、３Ｖ）を供給し、ドレイン側選択トランジスタＳＴＤをオンさせる。そして、選択ワード線には、書き込みデータに応じて設定された判定電位Ｖｃｇｖが供給され、非選択ワード線には、読み出し非選択電位Ｖｒｅａｄ（例えば、５Ｖ）が供給される。尚、これらの電位Ｖｓｇｄ，Ｖｃｇｖ，Ｖｒｅａｄは、書き込み動作と同様に、ステートマシン１２の制御により、電位生成回路９が生成し、ワード線・セレクトゲート線制御回路２を経由して、各ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給される。
【００５４】
ここで、選択セルのしきい値電圧が判定電位Ｖｃｇｖより小さければ、ビット線に電流が流れ、選択セルのしきい値電圧が判定電位Ｖｃｇｖ以上であれば、ビット線に電流は流れない。このように、ビット線に電流が流れるか否かによって、所定のデータが選択セルに書き込まれているか否か判定される（ＳＴ５）。  
選択セルに所定のデータが書き込まれている場合、つまり、選択セルが“０”プログラミングセルとなっている場合、そのメモリセルに対する書き込み動作は終了する。  
選択セルに所定のデータが書き込まれていない場合には、選択ワード線に書き込み電位が再度供給され、書き込み動作が実行される。つまり、選択セルに正常にデータが書き込まれたと判定されるまで、ステートマシン１２の制御の下で、上記のステップＳＴ３〜ＳＴ５の動作が繰り返し実行される。  
このような、データの書き込み（ＳＴ３）、ベリファイ読み出し（ＳＴ４）及びデータの判定（ＳＴ５）が繰り返し行われるループのことを、本実施形態では、書き込みループと呼ぶ。本実施形態では、選択ブロックの消去動作後に実行された最初のデータの書き込み及びこの書き込みに対するベリファイ読み出しを、１回目の書き込みループと数える。
【００５５】
そして、入力されたアドレス信号に対応する全てのワード線に対して、データの書き込みが完了したか否か判定される（ＳＴ６）。アドレスが示す全てのワード線に対して書き込みが完了していない場合には、ステートマシン１２の制御の下で上記のステップＳＴ２〜ＳＴ５の動作が繰り返し実行される。アドレスが示す全てのワード線に接続された選択セルに、データが書き込まれることで、１つの書き込みコマンドに対応する書き込み動作が終了する。
【００５６】
本発明の実施形態においては、２回以上の書き込みループが実行される場合に、書き込みループの回数に応じて、ワード線に供給する設定電位を変更する。より具体的には、本実施形態では、複数回の書き込みループ中のいずれかのループにおいて、非選択ワード線のうち少なくとも１つの非選択ワード線に、書き込み非選択電位Ｖｐａｓｓよりも小さい電位Ｖｑを供給し、電位Ｖｑを用いない他の書き込みループにおいては、例えば、書き込み非選択電位Ｖｐａｓｓを全ての非選択ワード線に供給する。非選択電位Ｖｐａｓｓより小さい電位を供給するワード線は、例えば、選択ワード線に隣接する非選択ワード線である。以下、本実施形態においては、選択ワード線のソース線側又はビット線側に隣接する非選択ワード線のことを、隣接ワード線と呼ぶ。
【００５７】
このように、本実施形態においては、複数回の書き込みループに、隣接ワード線に書き込み非選択電位Ｖｐａｓｓを供給する書き込みループ（設定電位）とこの非選択電位Ｖｐａｓｓより小さい電位（第１電位）Ｖｑを供給する書き込みループ（設定電位）とが、用いられる。  
非選択電位Ｖｐａｓｓを隣接ワード線（非選択ワード線）に供給する書き込みループにおいては、“１”プログラミングセルのチャネルブーストによって、選択ワード線に接続された“１”プログラミングセルに対する誤書き込みを抑制する。
【００５８】
電位Ｖｑを隣接ワード線（非選択ワード線）に供給するループにおいて、隣接ワード線に電位Ｖｑが供給されることによって、選択ワード線から隣接ワード線に向かう電界の分布を緩和でき、選択ワード線又は隣接ワード線に接続されたメモリセルのゲートエッジ近傍にサーフェスブレイクダウンが発生するのを抑制できる。この結果として、サーフェスブレイクダウンに起因したリークによって、データを書き込むことが不要な“１”プログラミングセルに対して、誤書き込みが生じるのを低減できる。この際、選択セルとソース／ドレイン拡散層を共有する非選択セルのゲートには、隣接ワード線に供給された電位Ｖｑが与えられている。このため、隣接ワード線に電子を引き寄せるような大きな電位も供給されておらず、これらの非選択セルのチャネル−ゲート間の電位差も小さいため、選択セルに隣接する非選択セルに対しての誤書き込みも低減される。
【００５９】
さらに、例えば、隣接ワード線に対して電位Ｖｑのみを与えるように設定した複数回の書き込みループを連続して実行する場合には、隣接ワード線の供給電位Ｖｑが低いため、“０”プログラミングセルのフローティングゲート電極（電荷蓄積層）のカップリング比が低下するという問題も生じる。この場合、所定の書き込み電位を選択セルに供給しても、データが正常に書き込まれない書き込み不良が発生する。本実施形態においては、隣接ワード線に対して電位Ｖｑを供給する書き込みループと非選択電位Ｖｐａｓｓを供給するループとの両方を用いているため、カップリング比の不足による書き込み不良の発生も抑制でき、書き込みループの回数を削減できる。
【００６０】
加えて、本実施形態では、サーフェスブレイクダウンに起因する誤書き込みの発生を抑制できる結果として、特定のワード線、特に、ビット線側のワード線に接続されたメモリセルに片寄って、誤書き込みが発生するのを抑制できるため、ＥＣＣによる訂正効率も低下しない。
【００６１】
したがって、本発明の実施形態の不揮発性半導体メモリによれば、フラッシュメモリの信頼性を向上できる。
【００６２】
以下では、図８乃至図１２を用いて、書き込みループ時の動作時の各ワード線の設定電位の具体例について、説明する。
【００６３】
（ｂ）  動作例１  
図８及び図９を用いて、本発明の実施形態に係るフラッシュメモリの動作例１について説明する。尚、本例における動作は、図１乃至図６に示される回路構成によって、図７を用いて説明した全体動作に基づいて、実行される。
【００６４】
図８及び図９は、各書き込みループにおける選択／非選択ワード線及びセレクトゲート線に供給される電位の一例を示している。
【００６５】
まず、図８を用いて、ソース線セレクトゲート線ＳＧＳＬに隣接したワード線ＷＬ０が、選択ワード線である場合における各ワード線の設定電位について、説明する。このワード線ＷＬ０は、複数のワード線ＷＬ０〜ＷＬ７のうち、最もソース線側にあるワード線ＷＬ０である。
【００６６】
図８に示すように、１回目の書き込みループにおいて、第１書き込み電位Ｖｐｇｍ＜１＞が、ステートマシン１２の制御の下で、電位生成回路（生成部９０）によって生成され、その電位Ｖｐｇｍ＜１＞が、ワード線・セレクトゲート線制御回路２を経由して、選択ワード線ＷＬ０に供給される。また、隣接ワード線を含む非選択ワード線ＷＬ１〜ＷＬ７には、ステートマシン１２によって制御された電位生成回路９及びワード線・セレクトゲート線制御回路によって、書き込み非選択電位Ｖｐａｓｓが供給される。
【００６７】
ソース側セレクトゲート線ＳＧＳＬには、例えば、０Ｖが供給され、ドレイン側セレクトゲート線ＳＧＤＬには、例えば、電位Ｖｓｇｓ（例えば、３Ｖ）が供給される。ソース線ＳＬには、電位Ｖｓ（例えば、１Ｖ）が供給される。また、選択ビット線には、０Ｖが供給され、非選択ビット線には、電位Ｖｃｃ（例えば、３Ｖ）が供給される。
【００６８】
この１回目の書き込みループにおいて、選択セルにデータが正常に書き込まれなかった場合には、２回目の書き込みループが実行される。  
２回目の書き込みループにおいては、選択ワード線ＷＬ０には、生成部９０によって生成された第２書き込み電位Ｖｐｇｍ＜２＞が供給される。この第２書き込み電位Ｖｐｇｍ＜２＞は、例えば、１回目の書き込みループで用いた第１書き込み電位Ｖｐｇｍ＜１＞以上の電位、好ましくは、第１書き込み電位Ｖｐｇｍ＜１＞よりも大きい電位である。このように、書き込みループ毎に、書き込み電位が大きくされる理由は、以下の通りである。  
通常、“０”データのしきい値分布幅は“１”データのしきい値分布幅よりも小さい範囲になっているため、メモリセルの特性ばらつきを考慮した場合、書き込み速度の速い（書き込みされ易い）メモリセルが所定のしきい値分布幅を超えないように、各回の書き込みループの書き込み電位が設定されている。このため、書き込み速度の遅い（書き込みされにくい）メモリセルに対しては、前の書き込みループで用いられた書き込み電位は小さく、このメモリセルに所定のデータ（“０”）を書き込むために十分大きなトンネル電流が流せなかったことになるため、次の書き込みループにおいては、書き込み電位が大きくされる。  
このように、選択セルのしきい値電圧が所定の値となるまで、電荷蓄積層に徐々に電荷を注入していくことで、１回目の書き込みループにおけるしきい値電圧よりも、２回目の書き込みループにおいて、選択セルのしきい値電圧がさらに、正の電位にシフトされる。
【００６９】
隣接ワード線ＷＬ１に供給される電位（第１電位）Ｖｑは、書き込み非選択電位Ｖｐａｓｓよりも小さい電位であって、例えば、接地電位Ｖｓｓ以上の電位である。電位Ｖｑは１Ｖ以上、５Ｖ以下、程度の電位であることが好ましい。但し、この電位Ｖｑは、１Ｖ〜５Ｖに加えて、さらに、１Ｖより小さく、且つ、０Ｖ以上の電位を含んでいても良い。また、電位Ｖｑは、５Ｖより大きく、かつ、書き込み非選択電位Ｖｐａｓｓより小さい電位を含んでも良い。この電位Ｖｑも、書き込み電位及び非選択電位の生成と同様に、ステートマシン１２の制御の下で、電位Ｖｑを供給するワード線（ここでは、隣接ワード線）に対応する生成部９０〜９７によって、生成される。
【００７０】
また、隣接ワード線ＷＬ１を除いた他の非選択ワード線ＷＬ２〜ＷＬ７には、１回目の書き込みループと同じく、非選択電位Ｖｐａｓｓが供給される。  
尚、２回目の書き込みループにおいて、ソース線ＳＬ、セレクトゲート線ＳＧＤＬ，ＳＧＳＬ及び選択／非選択ビット線に供給される電位は、１回目の書き込みループにおける設定電位と同じである。
【００７１】
２回目の書き込みループにおいても、データが正常に書き込まれなかった場合、３回目の書き込みループが実行される。  
３回目の書き込みループにおいては、選択ワード線ＷＬ０に供給される第３書き込み電位Ｖｐｇｍ＜３＞は、第２書き込み電位Ｖｐｇｍ＜２＞よりも大きい電位が用いられる。  
また、隣接ワード線ＷＬ１を含む全ての非選択ワード線ＷＬ１〜ＷＬ７には、非選択電位Ｖｐａｓｓが供給される。
【００７２】
このように、（２ｍ−１）回目（ｍ＝１，２，３，・・・）の書き込みループにおいて、非選択電位Ｖｐａｓｓが供給された隣接ワード線ＷＬ１には、（２ｍ−１）回目の次の２ｍ回目の書き込みループにおいては、非選択電位Ｖｐａｓｓよりも小さな電位Ｖｑが供給される。また、電位Ｖｑが供給された隣接ワード線ＷＬ１には、次の書き込みループでは、非選択電位Ｖｐｓｓが供給される。
【００７３】
上述のように、書き込み電位Ｖｐｇｍ＜１＞〜Ｖｐｇｍ＜２ｍ＞、書き込み非選択電位Ｖｐａｓｓ及び電位Ｖｑは、ステートマシン１２の制御に基づいて、電位生成回路９が有する生成部９０〜９７によってそれぞれ生成される。そして、それらの生成された電位が、ワード線・セレクトゲート線制御回路２内の転送ゲートＴＧＴを経由して、各ワード線ＷＬ０〜ＷＬ７に供給される。尚、選択ワード線に供給される書き込み電位Ｖｐｇｍ＜１＞〜Ｖｐｇｍ＜２ｍ＞は、メモリセルのゲート耐圧を十分に確保できる値を上限値として、書き込みループ毎の電位の上昇値がステートマシン１２の制御下で適宜設定され、それに基づいて、電位生成回路９が書き込み電位Ｖｐｇｍ＜１＞〜Ｖｐｇｍ＜２ｍ＞を生成する。
【００７４】
図９には、ワード線ＷＬ５が選択ワード線である場合における、各ワード線ＷＬ０〜ＷＬ７の設定電位が示されている。選択ワード線がワード線ＷＬ５となる場合には、そのワード線ＷＬ５のソース線側に隣接するワード線ＷＬ４及びビット線側に隣接するワード線ＷＬ６とが、隣接ワード線となる。
【００７５】
この場合においても、選択セルに正常にデータが書き込まれるまで、複数回の書き込みループが実行され、選択ワード線ＷＬ５には、書き込みループ毎に順次大きな書き込み電位Ｖｐｇｍ＜１＞〜Ｖｐｇｍ＜２ｍ＞が供給される。
【００７６】
選択ワード線ＷＬ５にそれぞれ隣接する隣接ワード線ＷＬ４，ＷＬ６には、例えば、奇数回目の書き込みループにおいては、非選択電位Ｖｐａｓｓが供給され、偶数回目の書き込みループにおいては、非選択電位Ｖｐａｓｓより小さな電位Ｖｑがそれぞれ供給される。  
また、隣接ワード線ＷＬ４，ＷＬ６を除いた非選択ワード線ＷＬ０〜ＷＬ３，ＷＬ７には、書き込み非選択電位が供給される。  
このように、隣接ワード線が、選択ワード線に対してソース線側／ビット線側に隣り合う２本のワード線となっても、（２ｍ−１）回目（ｍ＝１，２，３，・・・）の書き込みループにおいて、非選択電位Ｖｐａｓｓが供給された隣接ワード線ＷＬ４，ＷＬ６には、（２ｍ−１）回目の次の２ｍ回目の書き込みループにおいては、非選択電位Ｖｐａｓｓよりも小さな電位Ｖｑが供給される。
【００７７】
本例においては、複数回の書き込みループにおいて、隣接ワード線に対して、書き込み非選択電位Ｖｐａｓｓとその非選択電位Ｖｐａｓｓよりも小さい電位Ｖｑとが交互に供給される。このように、非選択電位Ｖｐａｓｓと電位Ｖｑとを交互にソース側隣接ワード線に供給し、サーフェスブレイクダウンの発生を抑制する。また、ビット線側隣接ワード線にも電位Ｖｑを供給することで、“１”プログラミングセルのチャネル領域が、ビット線側に隣接するメモリセルとの容量カップリングの影響を受けすぎて、チャネル電位が大きくなりすぎることもなくなる。
【００７８】
それゆえ、選択ビット線に接続されたメモリセルユニット内の“１”プログラミングセル及び選択ワード線に接続された“１”プログラミングセルに対する誤書き込みを低減できる。また、サーフェスブレイクダウンに起因する誤書き込みを抑制できる結果として、ビット線側のワード線に接続されたメモリセルに誤書き込みが片寄って発生するのを抑制できる。
【００７９】
また、書き込み非選択電位Ｖｐａｓｓよりも小さい電位Ｖｑに、０Ｖを用いた場合には、選択ワード線に接続されたメモリセルのチャネル（反転層）は、非選択ワード線に接続されたメモリセルのチャネル（反転層）と電気的に分離される。この結果として、選択ワード線に接続された“１”プログラミングセルに対する、選択ワード線よりもソース線側に存在する“０”プログラミングセルのしきい値電圧の影響は緩和される。
【００８０】
したがって、本発明の実施形態における動作例１によれば、不揮発性半導体メモリ（フラッシュメモリ）の信頼性を向上できる。
【００８１】
尚、図８及び図９に示す例とは反対に、（２ｍ−１）回目の書き込みループにおいて、書き込み非選択電位よりも小さい電位Ｖｑを隣接ワード線に供給し、２ｍ回目の書き込みループにおいて、書き込み非選択電位Ｖｐａｓｓを供給しても良いのはもちろんである。
【００８２】
（ｃ）  動作例２  
図１０を用いて、本発明の実施形態に係るフラッシュメモリの動作例２について説明する。尚、本動作例においては、動作例１との相違点を主に説明し、重複する点についての詳細な説明は省略する。
【００８３】
図１０は、各書き込みループにおける選択／非選択ワード線及びセレクトゲート線に供給される電位の一例を示している。ここでは、ワード線ＷＬ５を選択ワード線として説明する。
【００８４】
本動作例においても動作例１と同様に、選択ワード線ＷＬ５に供給される書き込み電位Ｖｐｇｍ＜１＞〜Ｖｐｇｍ＜ｍ＋５＞は、その値が書き込みループ毎に順次大きくなるようにステートマシン１２によって制御される。隣接ワード線ＷＬ４，ＷＬ６を除いた非選択ワード線ＷＬ０〜ＷＬ３，ＷＬ７には、書き込み非選択電位Ｖｐａｓｓが供給される。
【００８５】
隣接ワード線ＷＬ４，ＷＬ６に供給される電位は、１回目及び２回目の書き込みループにおいては、非選択電位Ｖｐａｓｓが供給される。３回目及び４回目の書き込みループにおいては、隣接ワード線ＷＬ４，ＷＬ６の両方に、非選択電位Ｖｐａｓｓよりも小さな電位Ｖｑが、供給される。続いて、５回目及び６回目の書き込みループにおいては、選択ワード線ＷＬ５に対してソース線側の隣接ワード線ＷＬ４には、電位Ｖｑが供給され、選択ワード線ＷＬ５に対してビット線側の隣接ワード線ＷＬ６には、非選択電位Ｖｐａｓｓが供給される。
【００８６】
（２ｍ−１）回目及び２ｍ回目の書き込みループにおいては、１回目及び２回目の書き込みループと同じ設定電位が、各ワード線ＷＬ０〜ＷＬ７に供給される。また、（２ｍ＋１）回目及び（２ｍ＋２）回目の書き込みループにおいては、３回目及び４回目の書き込みループと同じ設定電位が用いられ、（２ｍ＋３）回目及び（２ｍ＋４）回目の書き込みループにおいては、５回目及び６回目の書き込みループと同じ設定電位用いられて、各ワード線ＷＬ０〜ＷＬ７に電位が供給される。
【００８７】
このように、本動作例においては、複数回（本例においては２回）の書き込みループを１組のセットとする。そして、これらのセット毎に、ワード線の設定電位のパターンを変え、ワード線の各々に電位を供給する。
【００８８】
これによって、動作例１と同様に、隣接ワード線には書き込み非選択電位Ｖｐａｓｓよりも小さな電位Ｖｑを供給することで、サーフェスブレイクダウンに起因する誤書き込みを低減できる。
【００８９】
また、本例によれば、複数回のループを１つのセットとして処理するため、隣接ワード線に供給する電位Ｖｐａｓｓ，Ｖｑを生成するための制御が簡便化できる。
【００９０】
したがって、本発明の実施形態における動作例２においても、不揮発性半導体メモリ（フラッシュメモリ）の信頼性を向上できる。
【００９１】
但し、上記のように、ソース線側のメモリセルから順にデータが書き込まれるため、選択ワード線ＷＬ５に接続された“１”プログラミングセルは、ソース線側に隣接する“０プログラムセル”のしきい値電圧（電荷保持状態）の影響を特に受ける。このため、ソース線側隣接ワード線ＷＬ４に電位Ｖｑを供給する回数が、ビット線側隣接ワード線ＷＬ６に電位Ｖｑを供給する回数よりも多くなるように、設定電位のパターンを構成することが好ましい。
【００９２】
また、本例においては、設定電位セットｓｅｔ１〜ｓｅｔ３を周期的に実行しているが、これらのセットｓｅｔ１〜ｓｅｔ３が、ランダムに用いられるように、ステートマシン１２によって動作を制御しても良い。さらには、本例では、２回の書き込みループを１組のセットとしたが、複数のセットの中のいずれかで、隣接ワード線に非選択電位Ｖｐａｓｓよりも小さな電位Ｖｑを供給することが含まれていれば、３回以上の書き込みループを１組のセットとしても良いのはもちろんである。
【００９３】
（ｄ）  動作例３  
図１１を用いて、本発明の実施形態に係るフラッシュメモリの動作例３について説明する。尚、本動作例においては、動作例１及び２との相違点を主に説明し、重複する点については、詳細な説明は省略する。
【００９４】
図１１に示すように、本例においては、ソース線側隣接ワード線ＷＬ４には１回目の書き込みループのみに書き込み非選択電位Ｖｐａｓｓが供給され、２回目以降の書き込みループにおいては、ソース線側隣接ワード線ＷＬ４に対しては非選択電位Ｖｐａｓｓを用いられずに、非書き込み電位Ｖｐａｓｓより小さい電位Ｖｑが供給されている。これに対して、ビット線側隣接ワード線ＷＬ６には、全ての書き込みループにおいて非選択電位Ｖｐａｓｓのみが与えられる。  
上述のように、データの書き込みがソース線側からビット線側へ行われるのであれば、選択ワード線に接続された“１”プログラミングセルに対して特に悪影響を及ぼすのは、ソース線側の隣接ワード線ＷＬ４に接続された“０”プログラミングセルである。それゆえ、選択ワード線ＷＬ５のソース線側に隣接した非選択ワード線ＷＬ４のみに、書き込み非選択電位Ｖｐａｓｓよりも小さい電位Ｖｑを供給すればよい。
【００９５】
このように、本例においても、選択ワード線に隣接する非選択ワード線ＷＬ４に書き込み非選択電位Ｖｐａｓｓよりも小さい電位Ｖｑを供給することで、サーフェスブレイクダウンに起因する誤書き込みの発生を低減できる。
【００９６】
また、例えば、隣接ワード線ＷＬ４に供給する電位ｑに０Ｖを用いた場合には、選択ワード線よりもソース線側のワード線に接続されたメモリセルのチャネル領域と選択ワード線よりもビット線側のワード線に接続されたメモリセルのチャネル領域とを電気的に分離できる。ソース線側のメモリセルから順にデータを書き込む場合、選択セルよりもビット線側のメモリセルは消去状態（“１”プログラミング状態）であるため、選択ワード線に接続された“１”プログラミングセルのブースト効率を向上できる。このように、“１”プログラミングセルは、ソース線側に隣接する“０”プログラミングセルのしきい値電圧の影響を受けず、誤書き込みの発生を抑制できる。
【００９７】
また、上述の動作例２と同様に、２回目の書き込みループ以降の非選択ワード線に対する設定電位を変更する制御を削減できるので、動作例１と比較して、フラッシュメモリの動作を簡便にできる。
【００９８】
したがって、本発明の実施形態における動作例３においても、不揮発性半導体メモリ（フラッシュメモリ）の信頼性を向上できる。
【００９９】
尚、本例においては、１回目の書き込みループのみ、他の書き込みループとは異なる設定電位を用いているが、これに限定されず、複数の書き込みループの中のいずれかで、電位Ｖｑを非選択ワード線（隣接ワード線）に供給すればよい。  
また、ドレイン側の隣接ワード線ＷＬ６に対しても、ソース線側隣接ワード線と同様の制御を行って、ソース線側隣接ワード線と同じ電位Ｖｑを供給しても良いのはもちろんである。
【０１００】
（ｅ）  動作例４  
図１２を用いて、本発明の実施形態に係るフラッシュメモリの動作例４について説明する。尚、本動作例においては、動作例１乃至３との相違点を主に説明し、重複する点については、詳細な説明は省略する。
【０１０１】
図１２に示すように、隣接ワード線ＷＬ４，ＷＬ６には、動作例１と同様に、書き込みループ毎に非選択電位Ｖｐａｓｓと非選択電位より小さい電位Ｖｑとが交互に供給されている。
【０１０２】
本変形例においては、隣接ワード線ＷＬ４，ＷＬ６に電位Ｖｑが供給される書き込みループにおいて、ソース線側隣接ワード線ＷＬ４のさらにソース線側に隣接する非選択ワード線ＷＬ３には、電位Ｖｑよりも小さい電位（第２電位）Ｖｒが供給される。この場合、電位Ｖｑは１Ｖ〜５Ｖ程度に設定され、電位Ｖｒは０Ｖ〜１Ｖ程度に設定される。尚、電位Ｖｑ及び電位Ｖｒの値はこれに限定されず、これらの電位は、選択電位Ｖｐａｓｓよりも小さい値（例えば５Ｖ以下）で、適宜設定されていれば良い。特に、電位Ｖｑは、１Ｖ〜５Ｖに加えて、１Ｖより小さく、且つ、０Ｖ以上の電位を含み、５Ｖより大きく、且つ、書き込み非選択電位Ｖｐａｓｓより小さい電位を含んでも良い。
【０１０３】
これと同様に、ビット線側隣接ワード線ＷＬ６のさらにビット線側に隣接する非選択ワード線ＷＬ７にも、電位Ｖｒが供給される。
【０１０４】
このように、隣接ワード線と隣り合う非選択ワード線に、隣接ワード線に供給する電位Ｖｑよりも小さい電位Ｖｒを供給してもよい。これによって、隣接ワード線に接続されたメモリセルのゲートエッジ近傍の電界分布はより緩和され、サーフェスブレイクダウンの発生はさらに抑制される。
【０１０５】
また、例えば、電位Ｖｒが０Ｖに設定された場合、０Ｖが供給された非選択ワード線によって、選択ワード線及び隣接ワード線にそれぞれ接続されたメモリセルの選択セルのチャネル領域は、非選択ワード線に接続されたメモリセルのチャネル領域と、電気的に分離される。これによれば、選択ワード線に接続された“１”プログラミングセルに対する誤書き込みを低減できることに加え、隣接ワード線に接続された“１”プログラミングセルに対する誤書き込みも低減できる。
【０１０６】
したがって、本発明の実施形態の動作例４においても、不揮発性半導体メモリ（フラッシュメモリ）の信頼性を向上できる。
【０１０７】
尚、ここでは、動作例１における書き込みループの設定電位を例にして、本動作例を説明したが、隣接ワード線と隣り合う非選択ワード線に、隣接ワード線に対する供給電位より小さい電位を供給すれば、動作例２又は動作例３における書き込みループの設定電位であっても良いのはもちろんである。
【０１０８】
（３）  変形例  
本発明の実施形態においては、フローティングゲート電極を電荷蓄積層とするメモリセルを例に、本実施形態の構成について説明したが、これに限定されない。例えば、シリコン窒化膜などのトラップ準位を含む絶縁膜を、電荷蓄積層としたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のメモリセルを用いても、本発明の実施形態と同様の効果が得られるのは、もちろんである。
【０１０９】
また、本発明の実施形態においては、“０”と“１”の２値を扱う２値メモリを例について説明したが、これに限定されず、多値メモリであっても良い。
【０１１０】
例えば、４値メモリであれば、１つのメモリセルは、しきい値電圧が低い順に、“１１”、“１０”、“０１”及び“００”のデータを記憶する。つまり、１つのメモリセルのしきい値電圧は、データに応じて４つのレベルに分割され、１つのデータに対応するしきい値電圧の範囲は小さくなる。このため、上記のようなサーフェスブレイクダウンにより発生した電子に起因する誤書き込みの影響は、２値メモリに比較して大きくなる。  
それゆえ、誤書き込みの影響を受けやすい多値メモリを用いた不揮発性半導体メモリ（フラッシュメモリ）に対して、上述のような本発明の実施形態の効果はより大きくなる。
【０１１１】
尚、本発明の実施形態は、１つのメモリセルアレイ内に多値メモリを用いたブロック（多値ブロック）と２値メモリを用いたブロック（２値ブロック）とが混在したフラッシュメモリに適用できるのは、もちろんである。
【０１１２】
Ｂ．  その他  
本発明の実施形態によれば、不揮発性半導体メモリの信頼性を向上できる。
【０１１３】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１４】
【図１】不揮発性半導体メモリの全体構成を示すブロック図。
【図２】メモリセルアレイの内部構成を説明するための等価回路図。
【図３】メモリセルアレイの構造を説明するための平面図。
【図４】メモリセルユニットの構造を説明するための断面図。
【図５】メモリセルユニットの構造を説明するための断面図
【図６】周辺回路の内部構成を説明するための等価回路図。
【図７】本発明の実施形態のメモリセルアレイの動作を説明するためのフローチャート。
【図８】本発明の実施形態の動作例を説明するための図。
【図９】本発明の実施形態の動作例を説明するための図。
【図１０】本発明の実施形態の動作例を説明するための図。
【図１１】本発明の実施形態の動作例を説明するための図。
【図１２】本発明の実施形態の動作例を説明するための図。
【符号の説明】
【０１１５】
１：メモリセルアレイ、２：ワード線／セレクトゲート線制御回路、３：ウェル・ソース線制御回路、４：データ回路、５：カラムデコーダ、６：センスアンプ、７：データ入出力バッファ、８：アドレスバッファ、９：電位生成回路、１０：一括検知回路、１１：コマンドインターフェイス回路、１２：ステートマシン、ＭＣ：メモリセル、ＳＴＳ，ＳＴＤ：選択トランジスタ、ＷＬ０〜ＷＬ７：ワード線、ＢＬ０〜ＢＬｎ−１：ビット線、ＳＧＤＬ，ＳＧＳＬ：セレクトゲート線、ＳＬ：ソース線、ＴＧＴ：転送ゲート、９０〜９７：生成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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