(57)【要約】      （修正有）【課題】設計途上にある半導体集積回路について、半導体集積回路の製造ばらつきを考慮して最大動作周波数を予測する回路遅延検証を効率よく行うことを可能にする。【解決手段】半導体集積回路の回路遅延検証装置１０に、ばらつき遅延感度特性を導出するばらつき遅延感度作成手段と、回路規模特性を導出する回路規模情報管理手段と、動作周波数特性を導出する動作周波数情報管理手段と、未考慮遅延時間特性を作成する未考慮遅延時間作成手段と、前記ばらつき遅延感度特性と前記回路規模特性と前記動作周波数特性と前記未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成しこれを管理する回路遅延時間演算手段とを備え、この回路遅延時間特性を利用して半導体集積回路の回路遅延検証を実施する。【選択図】図１
2010170372.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路における信号伝搬の遅延を解析して前記半導体集積回路が所定の周波数以上で動作するか否かを回路の設計段階において検証する半導体集積回路の回路遅延検証装置であって、
半導体の製造ばらつきが半導体集積回路における任意の回路の信号伝搬の遅延時間に及ぼす影響の度合いを表すばらつき遅延感度特性を導出するばらつき遅延感度管理手段と、
半導体集積回路における回路規模の大小を特定する回路規模特性を導出する回路規模情報管理手段と、
半導体集積回路における動作周波数の高低を特定する動作周波数特性を導出する動作周波数情報管理手段と、
半導体の製造ばらつきを考慮しない、半導体集積回路の動作環境に依存する回路遅延時間を表す未考慮遅延時間特性を作成する未考慮遅延時間作成手段と、
前記ばらつき遅延感度特性と前記回路規模特性と前記動作周波数特性と前記未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成し、これを管理する回路遅延時間演算手段と
を備えることを特徴とする半導体集積回路の回路遅延検証装置。
【請求項２】
請求項１に記載の半導体集積回路の回路遅延検証装置において、
前記回路規模管理手段は、半導体集積回路に出現する信号伝搬の遅延時間が所定の遅延時間より大きくなる経路の総量の逆数を標準正規分布関数の片側出現確率の引数とする回路規模特性を導出し、
前記回路遅延時間演算手段は、前記動作周波数特性と、前記ばらつき遅延感度特性と、半導体集積回路に出現する信号伝搬の遅延時間が所定の遅延時間より大きくなる経路の総量の逆数が標準正規分布関数の片側出現率である回路規模特性との積をＡとして、前記未考慮遅延時間特性をＢとしたときに、Ｂ×（１＋Ａ）を演算することにより導出される前記遅延時間特性を作成することを特徴とする半導体集積回路の回路遅延検証装置。
【請求項３】
請求項１に記載の半導体集積回路の回路遅延検証装置において、
前記回路規模管理手段は、半導体集積回路の回路規模の逆数を標準正規分布関数の片側出現確率の引数とする回路規模特性を導出し、
前記回路遅延時間演算手段は、前記動作周波数特性と、前記ばらつき遅延感度特性と、半導体集積回路の規模の逆数が標準正規分布関数の片側出現率である回路規模特性との積をＡとして、前記未考慮遅延時間特性をＢとしたときに、Ｂ×（１＋Ａ）を演算することにより導出される前記遅延時間特性を作成することを特徴とする半導体集積回路の回路遅延検証装置。
【請求項４】
半導体集積回路における信号伝搬の遅延を解析して前記半導体集積回路が所定の周波数以上で動作するか否かを回路の設計段階において検証する半導体集積回路の回路遅延検証方法であって、
半導体の製造ばらつきが半導体集積回路における任意の回路の信号伝搬の遅延時間に及ぼす影響の度合いを表すばらつき遅延感度特性を導出するばらつき遅延感度管理手順と、
半導体集積回路における回路規模の大小を特定する回路規模特性を導出する回路規模情報管理手順と、
半導体集積回路における動作周波数の高低を特定する動作周波数特性を導出する動作周波数情報管理手順と、
半導体の製造ばらつきを考慮しない、半導体集積回路の動作環境に依存する回路遅延時間を表す未考慮遅延時間特性を作成する未考慮遅延時間作成手順と、
前記ばらつき遅延感度特性と前記回路規模特性と前記動作周波数特性と前記未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成し、これを管理する回路遅延時間演算手順と
を備えることを特徴とする半導体集積回路の回路遅延検証方法。
【請求項５】
コンピュータを半導体集積回路における信号伝搬の遅延を解析して前記半導体集積回路が所定の周波数以上で動作することを回路の設計段階において検証する半導体集積回路の回路遅延検証装置として動作させるプログラムであって、
前記コンピュータに、
半導体の製造ばらつきが半導体集積回路における任意の回路の信号伝搬の遅延時間に及ぼす影響の度合いを表すばらつき遅延感度特性を導出するばらつき遅延感度管理ステップと、
半導体集積回路における回路規模の大小を特定する回路規模特性を導出する回路規模情報管理ステップと、
半導体集積回路における動作周波数の高低を特定する動作周波数特性を導出する動作周波数情報管理ステップと、
半導体の製造ばらつきを考慮しない、半導体集積回路の動作環境に依存する回路遅延時間を表す未考慮遅延時間特性を作成する未考慮遅延時間作成ステップと、
前記ばらつき遅延感度特性と前記回路規模特性と前記動作周波数特性と前記未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成し、これを管理する遅延時間演算ステップと
を実行させることを特徴とする半導体集積回路の回路遅延検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における信号伝搬の遅延時間を解析する回路遅延検証装置、方法およびプログラムに関し、特に半導体集積回路が所定の周波数以上で動作するか否かを回路の設計段階において確認検証する半導体集積回路の回路遅延検証装置、方法およびプログラムに関する。
【背景技術】
【０００２】
従来の半導体集積回路における回路遅延検証は、半導体集積回路の電源電圧範囲、動作温度範囲、回路遅延検証装置における遅延検証誤差などをパラメータとして信号伝搬の遅延時間における種々のマージンを考慮して行われている。この半導体集積回路における回路遅延検証を実施する回路遅延検証装置や回路遅延検証プログラムなどのツールも広く知られており、優れた効率で回路遅延検証を実施することが可能となっている。
しかしながら、近年、半導体集積回路の高速化と大規模化が急速に進むなか、並行して半導体製造プロセスの微細化や半導体の集積度も加速している。それに伴い半導体集積回路を構成している半導体の製造ばらつきが増大し、この製造ばらつきが半導体集積回路の最大動作周波数に及ぼす影響が大きくなっており、半導体集積回路の回路遅延検証において製造ばらつきを考慮する必要が高まっている。
これに対して、半導体の製造ばらつきが半導体集積回路の最大動作周波数に与える影響を統計的に算出し、回路遅延検証を行う手法が提案されている（特許文献１、特許文献２参照）。これらの技術は、半導体の製造ばらつきを考慮しない回路遅延検証と、半導体集積回路における入力と出力間の信号伝搬遅延時間が大きい経路を抽出した上位遅延パス群について、信号伝搬遅延時間のばらつき検証を統計的に行う回路遅延検証とを組み合わせて、半導体の製造ばらつきを考慮した半導体集積回路の回路遅延検証を実行するものである。
【０００３】
一方、半導体集積回路におけるセルの基本特性、つまりセルにおける遅延時間特性を用いて、半導体集積回路における製造ばらつきを考慮した回路タイミング解析を実行する技術が提案されている（特許文献３参照）。この技術は、従来は一律のばらつき係数を用いて半導体集積回路のセルの基本特性を導出していたのに対し、セルを構成するトランジスタのゲート幅のばらつきを考慮した、つまり、トランジスタの製造ばらつきを考慮したばらつき係数を用いて、半導体集積回路のセルの基本特性を導出し、この基本特性を用いて半導体集積回路における回路タイミング解析を実行するものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２５２８３１号公報
【特許文献２】特開２００８−１０２８３７号公報
【特許文献３】特表２００８−１１２３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、これらの技術においては、半導体集積回路における製造ばらつきを考慮した回路遅延検証を、従来の製造ばらつきを考慮しない回路遅延検証と同等程度に効率よく実施することは困難であった。
例えば、特許文献１や特許文献２のような統計的な回路遅延検証手法は、図１５に示すように、従来の製造ばらつきを考慮しない回路遅延検証と、半導体集積回路において遅延時間が大きい経路である上位遅延パス群の回路遅延ばらつき解析との２つの回路遅延検証手順が必要となり、半導体集積回路の回路設計段階において回路検証の処理時間が長くなるという問題があった。
【０００６】
また、特許文献３のような回路タイミング解析の技術は、半導体集積回路におけるセルを構成するトランジスタのゲート幅のばらつきを考慮したものであり、このセルに対する製造ばらつきを考慮した回路タイミング解析である。したがって、図１６に示すように、半導体集積回路全体におけるタイミング解析を行う場合、セル毎の遅延時間特性を導出し、セル毎のタイミング検証を個別に全て実行する必要があり、半導体集積回路の回路設計段階において、回路検証の処理が煩雑となる。
【０００７】
本発明は、上記のような問題を解決すべく、所定の最大動作周波数以上で動作することを半導体集積回路の設計段階において確認する半導体集積回路における製造ばらつきを考慮した、半導体集積回路の回路遅延検証手法の提供を目的とする。
【課題を解決するための手段】
【０００８】
上述の目的を達成するために、本発明は、半導体集積回路が所定の周波数以上で動作することを設計段階において確認する半導体集積回路の回路遅延検証装置に、半導体の製造ばらつきが半導体集積回路における任意の回路の信号伝搬の遅延時間に及ぼす影響の度合いを表したばらつき遅延感度特性を導出するばらつき遅延感度作成手段と、半導体集積回路における回路規模の大小を特定する回路規模特性を導出する回路規模情報管理手段と、半導体集積回路の動作周波数の高低を特定する動作周波数特性を導出する動作周波数情報管理手段と、半導体の製造ばらつきを考慮しない、半導体集積回路の動作環境に依存する回路遅延時間特性である未考慮遅延時間特性を作成する未考慮遅延時間作成手段と、前記ばらつき遅延感度特性と前記回路規模特性と前記動作周波数特性と前記未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成しこれを管理する回路遅延時間演算手段とを設けたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体集積回路の回路遅延検証装置において、ばらつき遅延感度特性と回路規模特性と動作周波数特性と未考慮遅延時間特性とから作成された半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を利用して回路遅延検証を実施することにより、半導体集積回路における製造ばらつきを考慮した回路遅延検証を、従来の製造ばらつきを考慮しない回路遅延検証と同等の効率で行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態にかかる半導体集積回路の回路遅延検証装置の構成を示す機能ブロック図である。
【図２】本発明の半導体集積回路の回路遅延検証装置の動作手順を示すフローチャートである。
【図３】本発明の第２の実施の形態にかかる半導体集積回路の回路遅延検証装置の構成を示す機能ブロック図である。
【図４】本発明の回路遅延ライブラリを概念的に説明する概念図である。
【図５】本発明の半導体集積回路の回路遅延検証手順を示すフローチャートである。
【図６】半導体集積回路のＮＯＴ（（ＩＮ０｜ＩＮ１）＆（ＩＮ２｜ＩＮ３））を出力する回路について論理ゲートレベルによる回路モデルを示す図である。
【図７】半導体の製造ばらつきを考慮しない条件下で、図４に示すモデル回路における入力「ＩＮ０」の論理変化による出力「ＯＵＴ」の論理変化を示す図である。
【図８】半導体の製造ばらつきを考慮した際の図６に示すモデル回路における入力「ＩＮ０」の論理変化による出力「ＯＵＴ」の論理変化を示す図である。
【図９】図６に示す回路をトランジスタレベルによって表記した図である。
【図１０】本発明の半導体集積回路の回路遅延検証装置において作成される、半導体集積回路の回路遅延ライブラリの一例を示す図である。
【図１１】本発明の半導体集積回路の回路遅延検証装置において作成される、ばらつき遅延感度特性が大きい、動作周波数が高いまたは回路規模が大きい半導体集積回路の回路遅延ライブラリの一例を示す図である。
【図１２】本発明の半導体集積回路の回路遅延検証装置において作成される、半導体集積回路の回路規模が増大することにより考慮すべき半導体集積回路における製造ばらつきの標準正規分布関数における片側出現確率Ｎσの係数Ｎが増加した半導体集積回路の回路遅延ライブラリの一例を示す図である。
【図１３】本発明の第３の実施の形態にかかる半導体集積回路の回路遅延検証装置の構成を示す機能ブロック図である。
【図１４】本発明の第４の実施の形態にかかる半導体集積回路の回路遅延検証装置の構成を示す機能ブロック図である。
【図１５】半導体集積回路における製造ばらつきを考慮した半導体集積回路の回路遅延検証手順の従来例を示すフローチャートである。
【図１６】半導体集積回路におけるセルの基本特性を用いた半導体集積回路における製造ばらつきを考慮した回路タイミング解析の手順を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、本発明の実施の形態について説明する。
【００１２】
［第１の実施の形態］
図１は、第１の実施の形態にかかる半導体集積回路の回路遅延検証装置１０の概要を示す機能ブロック図である。
本実施の形態にかかる半導体集積回路の回路遅延検証装置は、ばらつき遅延感度特性と回路規模特性と動作周波数特性と未考慮遅延時間特性とから半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成するものである。
ここで、遅延時間特性とは、対象となる回路において、この回路の負荷容量の変動に対する信号伝搬の遅延時間量の変化によって表されるものであり、遅延時間特性を求めるシミュレーションによって導出される。
【００１３】
ばらつき遅延感度特性は、半導体集積回路の設計データの任意の回路ブロックにおいて、この半導体集積回路を構成する半導体の製造ばらつきが、この回路における信号伝搬の遅延時間に及ぼす影響度合いである遅延感度に依存した、この回路における信号伝搬の遅延時間特性が記述されたデータである。例えば、回路におけるゲート長が長くなる、つまり、トランジスタレベルにおいて直列に配置されているトランジスタが多くなる回路ほど、半導体の製造ばらつきに対する信号伝搬の遅延感度は高くなる。この場合、遅延時間特性においては、この回路の負荷容量が大きくなると遅延時間の増加量も大きく変動する。また、ゲート幅が大きくなる、つまり、トランジスタレベルにおいて並列に配置されているトランジスタが多くなる回路ほど、半導体の製造ばらつきに対する信号伝搬の遅延感度は低くなる。この場合、遅延時間特性においては、この回路の負荷容量が大きくなっても遅延時間の増加量に大きな変動はない。
【００１４】
回路規模特性は、半導体集積回路に出現する信号伝搬の最大遅延時間を有する経路と、この最大遅延時間に近い遅延時間を有する経路との総量であって、半導体集積回路の回路規模の大小の程度を特定するデータである。
【００１５】
動作周波数特性は、半導体集積回路の動作周波数の平方根によって導出される、半導体集積回路の動作周波数の高低の程度を特定するデータである。
【００１６】
未考慮遅延時間特性は、半導体の製造ばらつきを考慮しない、半導体集積回路の動作環境に依存したこの回路の信号伝搬の遅延時間特性が記述されたデータである。ここで、半導体集積回路の動作環境は、例えば、動作温度範囲や動作電源電圧の範囲などがある。
【００１７】
図１に示すように、半導体集積回路の回路遅延検証装置１０は、ばらつき遅延感度特性を作成するばらつき遅延感度管理部１０１と、回路規模特性を導出する回路規模情報管理部１０２と、動作周波数特性を導出する動作周波数情報管理部１０３と、未考慮遅延時間特性を作成する未考慮遅延時間作成部１０４と、半導体集積回路における製造ばらつきを考慮した遅延時間特性を作成しこれを管理する回路遅延時間演算部１０５とによって構成されている。
なお、これらの構成要素は、ＣＰＵ（中央演算装置）やメモリ、インターフェース、記憶装置を備えたコンピュータに、コンピュータプログラムをインストールすることにより、上記の半導体集積回路の回路遅延検証装置１０に搭載されたコンピュータのハードウェア資源とソフトウェアとが協働して実現されるものである。
【００１８】
ばらつき遅延感度管理部１０１は、半導体集積回路の設計データの任意の回路ブロックにおいて、この半導体集積回路を構成する半導体の製造ばらつきが、この回路における信号伝搬の遅延時間に及ぼす影響度合いである遅延感度に依存した、この回路における信号伝搬の遅延時間特性が記述されたばらつき遅延感度特性を作成し、図示しない記憶部にこのばらつき遅延感度特性を記憶する。
【００１９】
回路規模情報管理部１０２は、半導体集積回路の規模を特定する回路規模特性を導出し、図示しない記憶部にこの回路規模特性を記憶する。
【００２０】
動作周波数情報管理部１０３は、半導体集積回路における動作周波数の高低の程度を特定する動作周波数特性を導出して、図示しない記憶部にこの動作周波数特性を記憶する。
【００２１】
未考慮遅延時間作成部１０４は、半導体集積回路における製造ばらつきを考慮しない、この半導体集積回路の動作環境に依存する未考慮遅延時間特性を作成し、図示しない記憶部にこの未考慮遅延時間特性を記憶する。
【００２２】
回路遅延時間演算部１０５は、ばらつき遅延感度管理部１０１により作成され記憶されたばらつき遅延感度特性と、回路規模情報管理部１０２により導出され記憶された回路規模特性と、動作周波数情報管理部１０３により導出され記憶された動作周波数特性と、未考慮遅延時間作成部１０４により作成され記憶された未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成して、図示しない記憶部にこの回路遅延時間特性を記憶する。ここで、この回路遅延時間特性は、未考慮遅延時間特性とばらつき遅延感度特性と回路規模特性と動作周波数特性とを関連づけた図示しない記憶部に記憶されている所定の条件に基づいて、演算を実施し作成された対象となる回路の遅延時間特性が記述されたデータである。
【００２３】
次に、本実施の形態にかかる回路遅延検証装置１０の動作について説明する。
図２は、本実施の形態にかかる回路遅延検証装置１０における回路遅延時間を作成する動作手順を示したフローチャートである。図２に示すように、回路遅延検証装置１０は、用意された半導体集積回路の設計データを図示しないインターフェースから取り込み、図示しない記憶部にこの取り込んだ設計データを記憶する（Ｓ１）。
この取り込んだ設計データに基づいて、未考慮遅延時間作成部１０４は未考慮遅延時間特性を作成して図示しない記憶部にこの未考慮遅延時間特性を記憶し（Ｓ２−ａ）、ばらつき遅延感度管理部１０１はばらつき遅延感度特性を作成して図示しない記憶部にこのばらつき遅延感度特性を記憶し（Ｓ２−ｂ）、回路規模情報管理部１０２は回路規模特性を導出して図示しない記憶部にこの回路規模特性を記憶し（Ｓ２−ｃ）、動作周波数情報管理部１０３は動作周波数特性を導出して図示しない記憶部にこの動作周波数特性を記憶する（Ｓ２−ｄ）。
回路遅延時間演算部１０５は、半導体集積回路の設計データに基づいて作成もしくは導出されて図示しない記憶部に記憶されている未考慮遅延時間特性と、ばらつき遅延感度特性と、回路規模特性と、動作周波数特性とから、半導体集積回路における製造ばらつきを考慮したこの設計データにおける回路遅延時間特性を作成して図示しない記憶部にこの回路遅延時間特性を記憶する（Ｓ３）。
図示しない記憶部に取り込まれている半導体集積回路の設計データについて、設計変更や再設計などによるデータの更新が有る場合（Ｓ４において「有」）、回路遅延検証装置１０は、更新された半導体集積回路の設計データを図示しないインターフェースから取り込み、図示しない記憶部にこの取り込んだ設計データを記憶する（Ｓ１）。
一方、図示しない記憶部に取り込まれている半導体集積回路の設計データの更新が無い場合（Ｓ４において「無」）、この設計データにおける回路遅延時間特性の作成は完了し、回路遅延検証装置１０における回路遅延時間特性の作成は終了する。
【００２４】
このように、未考慮遅延時間特性とばらつき遅延感度特性と回路規模特性と動作周波数特性とから半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成することにより、この回路遅延時間特性を用いて回路遅延検証プログラムを実行させることが可能となり、半導体集積回路における製造ばらつきを考慮した回路遅延検証を実施することができる。
また、本実施の形態にかかる回路遅延検証装置１０は、半導体集積回路における設計データを使用して回路遅延時間特性を作成することから、半導体集積回路の回路設計と並行してこの回路遅延時間特性の作成を実施することが可能であり、半導体集積回路の設計段階における回路遅延検証の効率化を図ることができる。
【００２５】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。
本実施の形態にかかる半導体集積回路の回路遅延検証装置は、半導体集積回路における製造ばらつきを考慮した信号伝搬の遅延時間特性が記述された回路遅延ライブラリを作成し、これを使用して半導体集積回路の回路遅延検証を実施するものである。
【００２６】
図３は、本実施の形態にかかる半導体集積回路の回路遅延検証装置２０の概要を示す機能ブロック図である。図３に示すように、回路遅延検証装置２０は、ばらつき遅延感度特性を作成するばらつき遅延感度管理部１０１と、回路規模特性を導出する回路規模情報管理部１０２と、動作周波数特性を導出する動作周波数情報管理部１０３と、未考慮遅延時間特性を作成する未考慮遅延時間作成部１０４と、半導体集積回路における製造ばらつきを考慮した遅延時間特性を作成してこれを用いて回路遅延ライブラリを作成する回路遅延時間演算部２０５とによって構成されている。
この回路遅延時間演算部２０５は、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成する遅延時間特性作成部２０６と、遅延時間特性作成部２０６において作成した回路遅延時間特性を用いて回路遅延ライブラリを作成する回路遅延ライブラリ作成部２０７とから構成されている。
なお、これらの構成要素は、ＣＰＵ（中央演算装置）やメモリ、インターフェース、記憶装置を備えたコンピュータに、コンピュータプログラムをインストールすることにより、上記の半導体集積回路の回路遅延検証装置２０に搭載されたコンピュータのハードウェア資源とソフトウェアとが協働して実現されるものである。
また、本実施の形態にかかる半導体集積回路の回路遅延検証装置２０のばらつき遅延感度管理部１０１と回路規模情報管理部１０２と動作周波数情報管理部１０３と未考慮遅延時間作成部１０４とは、第１の実施の形態にかかる半導体集積回路の回路遅延検証装置１０のばらつき遅延感度管理部１０１と回路規模情報管理部１０２と動作周波数情報管理部１０３と未考慮遅延時間作成部１０４とが同一の構成および機能を有するため、ここでは同一の符号を用い、それらの詳細な説明は省略する。
【００２７】
ここで、回路遅延ライブラリとは、半導体集積回路の回路遅延検証を実行する回路遅延検証プログラムにおいて使用されるプログラムファイルである。回路遅延検証手法においては、冒頭で述べたとおり、半導体集積回路の電源電圧範囲、動作温度範囲、回路遅延検証装置における遅延検証誤差などを考慮した回路遅延検証が行われているが、この回路遅延検証手法において使用されている回路遅延ライブラリには、半導体集積回路におけるこれらの要素を考慮した回路の遅延時間特性が記述されており、この回路遅延ライブラリは広く利用されている。
本実施の形態にかかる半導体集積回路の回路遅延検証装置２０において作成される回路遅延ライブラリは、半導体集積回路における製造ばらつきが考慮された信号伝搬の遅延時間特性を用いて作成される回路遅延ライブラリであるので、従来からの回路遅延ライブラリとは異なり、半導体集積回路の製造ばらつきが考慮された回路遅延ライブラリである。この半導体集積回路の回路遅延検証装置２０において作成される回路遅延ライブラリを概念的に説明する概念図を図４に示す。図４に示す「０σ」は、半導体集積回路における製造ばらつきが無い場合を示す。また、「Ｎσ」は、半導体集積回路における製造ばらつきの標準正規分布関数の標準偏差σとその係数Ｎを乗算した標準正規分布関数の片側出現確率であることを示す。つまり、半導体集積回路における製造ばらつきを考慮した回路遅延ライブラリは、半導体集積回路における製造ばらつきの有無と、この製造ばらつきの標準正規分布関数の出現確率に応じた回路の遅延時間特性が記述されたプログラムファイルである。
【００２８】
次に回路遅延時間演算部２０５の動作を中心に説明しながら、本実施の形態にかかる半導体集積回路の回路遅延検証装置２０の動作について説明する。
回路遅延時間演算部２０５の遅延時間特性作成部２０６は、ばらつき遅延感度管理部１０１により作成され記憶されたばらつき遅延感度特性と、回路規模情報管理部１０２により導出され記憶された回路規模特性と、動作周波数情報管理部１０３により導出され記憶された動作周波数特性と、未考慮遅延時間作成部１０４により作成され記憶された未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成して、図示しない記憶部にこの回路遅延時間特性を記憶する。この回路遅延時間特性は、未考慮遅延時間特性とばらつき遅延感度特性と回路規模特性と動作周波数特性とを関連づけた図示しない記憶部に記憶されている所定の条件に基づいて、演算を実施し作成された対象となる回路の遅延時間特性が記述されたデータである。
回路遅延時間演算部２０５の回路遅延ライブラリ作成部２０７は、遅延時間特性作成部２０６によって作成された半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を用いて、回路遅延ライブラリを作成して、図示しない記憶部にこの回路遅延ライブラリを記憶する。
【００２９】
本実施の形態にかかる半導体集積回路の回路遅延検証装置２０を用いた回路遅延検証は、上述したように、回路遅延時間演算部２０５により作成された半導体集積回路における製造ばらつきを考慮した回路遅延ライブラリを用意して、この回路遅延ライブラリを使用することにより半導体集積回路の回路遅延検証を実施する。
【００３０】
図５は、本実施の形態にかかる半導体集積回路の回路遅延検証装置２０を用いた回路遅延検証の手順を示すフローチャートである。図５に示すように、回路遅延ライブラリ作成部２０７は、遅延時間特性作成部２０６が作成した半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を用いて、半導体集積回路の回路遅延検証を実施するための回路遅延ライブラリを作成し、回路遅延検証装置２０における図示しない記憶部にこの回路遅延ライブラリを記憶する（Ｓ１１）。
【００３１】
次に、回路遅延検証装置２０は、用意された半導体集積回路の設計データを図示しないインターフェースから取り込み、図示しない記憶部にこの取り込んだ設計データを記憶する（Ｓ１２）。この取り込んだ半導体集積回路の設計データに対して、回路遅延検証装置１０が作成した回路遅延ライブラリを用いて、製造ばらつきを考慮しない半導体集積回路における信号伝搬のタイミング解析を行う（Ｓ１３）。
【００３２】
半導体集積回路の設計データに対する信号伝搬のタイミング解析を行った結果、この半導体集積回路が所望の周波数以上での動作に問題がないことが確認できた場合（Ｓ１４で「Yes」）、半導体集積回路における回路設計は完了する（Ｓ１５）。
【００３３】
また、タイミング解析の結果、この半導体集積回路が所望の周波数以上での動作に問題があることが確認された場合（Ｓ１４で「No」）、この回路設計データについて再設計を実施する（Ｓ１６）。
半導体集積回路の再設計が終了の後、回路遅延検証装置２０は、この回路設計データを図示しないインターフェースから取り込み、図示しない記憶部に記憶する（Ｓ１２）。回路遅延検証装置２０によって作成された回路遅延ライブラリを用いてタイミング解析を行い（Ｓ１３）、この設計データのタイミング解析の結果から所望の周波数以上での動作に問題がないことを確認できるまで、これらの手順を繰り返す。
ここで、回路遅延検証装置２０が作成する回路遅延ライブラリは、半導体集積回路の再設計と並行して用意することが可能であり、再設計が終了すると同時にこの設計データに対応した回路遅延ライブラリを用意することができる。
【００３４】
このように、半導体集積回路における製造ばらつきを考慮した回路遅延ライブラリを用意することにより、半導体集積回路における製造ばらつきを考慮しない回路遅延検証手法を利用することが可能であり、この従来からの回路遅延検証手法による回路遅延検証と同等の効率で半導体集積回路における製造ばらつきを考慮した回路遅延検証を実施することができる。
【００３５】
［回路遅延時間特性と回路遅延ライブラリの詳細説明］
次に、本実施の形態にかかる回路遅延検証装置２０によって作成される回路遅延時間特性と回路遅延ライブラリについて図を参照して説明する。ここでは、図６に示すＮＯＴ（（ＩＮ０｜ＩＮ１）＆（ＩＮ２｜ＩＮ３））を出力するＣＭＯＳ論理ゲート６０１が半導体集積回路における回路ブロックの一部であり、この回路ブロックを一例として本実施の形態にかかる回路遅延検証装置２０が作成する回路遅延時間特性と回路遅延ライブラリについて説明する。
【００３６】
［半導体の製造ばらつきを考慮しない場合の回路遅延時間特性と回路遅延ライブラリ］
図６に示す回路ブロックについて、この回路における論理ゲート６０１を構成する半導体の製造ばらつきを考慮しない場合において、この回路遅延時間特性と回路遅延ライブラリについて説明する。
ＩＮ０〜ＩＮ３を入力とするＣＭＯＳ論理ゲート６０１について、この論理ゲート６０１を構成する半導体の製造ばらつきを考慮しない場合、ＩＮ１＝ＩＮ２＝論理０、ＩＮ３＝論理１でありＩＮ０の値が論理１から論理０へ変化すると、図６に示すように、ＩＮ０における論理変化から一定の遅延時間後に出力ＯＵＴは論理０から論理１へと変化する。  この一定の遅延時間について、シミュレーションによってこの回路の負荷容量に相当するＣload６０２を変化させて導き出される出力ＯＵＴにおける信号伝搬の遅延時間特性が、図６に示す回路ブロックにおける製造ばらつきを考慮しない遅延時間特性、すなわち、未考慮遅延時間作成部１０４において作成される未考慮遅延時間特性である。
【００３７】
次に、図６に示す回路ブロックにおけるばらつき遅延感度特性について説明する。ばらつき遅延感度管理部１０１においてこの回路のばらつき遅延感度特性が作成されるが、半導体の製造ばらつきを考慮しない場合、この回路における信号伝搬の遅延感度は非常に低く、すなわち、この回路の回路遅延時間特性を作成する上で、ばらつき遅延感度特性は考慮しなくても良い。ここで、半導体の製造ばらつきを考慮しない条件とは、例えば、半導体の製造プロセスが非常に安定している場合や、回路を構成する半導体素子が非常に大きい場合などがある。
【００３８】
次に、半導体集積回路の回路規模を特定する回路規模特性と、半導体集積回路の動作周波数の高低の程度を特定する動作周波数特性とが、回路規模情報管理部１０２と動作周波数情報管理部１０３において導出され、これらの特性は図示しない記憶部に記憶される。
【００３９】
次に、回路遅延時間演算部２０５の遅延時間特性作成部２０６は、未考慮遅延時間作成部１０４において作成された未考慮遅延時間特性と、回路規模情報管理部１０２において導出された回路規模特性と、動作周波数情報管理部１０３において導出された動作周波数特性とから、図示しない記憶部に記憶されている所定の条件に基づいて、図６に示す回路ブロックにおける回路遅延時間特性を作成し、図示しない記憶部にこの回路遅延時間特性を記憶する。
回路遅延時間演算部２０５の回路遅延ライブラリ作成部２０７は、図６に示す回路ブロックの構成要素において、遅延時間特性作成部２０６によって作成された半導体の製造ばらつきを考慮しない場合の遅延時間特性を用いて、この回路の回路遅延ライブラリを作成し、図示しない記憶部にこの作成した回路遅延ライブラリを記憶する。
【００４０】
ここで作成された図６に示す回路ブロックの半導体の製造ばらつきを考慮しない回路遅延ライブラリは、図４に示す回路遅延ライブラリの概念図において、「０σ」によって示す遅延時間特性を有する回路遅延ライブラリに近づくことになる。つまり、半導体集積回路における製造ばらつきが無い場合の遅延時間特性を有する回路遅延ライブラリとなる。
【００４１】
［半導体の製造ばらつきを考慮する場合の回路遅延時間特性と回路遅延ライブラリ］
次に、図６に示す回路ブロックについて、この回路における論理ゲート６０１を構成する半導体の製造ばらつきを考慮する場合において、この回路遅延時間特性と回路遅延ライブラリについて説明する。
図６に示す回路ブロックにおいて、ＩＮ１＝ＩＮ２＝論理０、ＩＮ３＝論理１であり、ＩＮ０の値が論理１から論理０へ変化すると、ＩＮ０における論理変化から一定の遅延時間後に出力ＯＵＴは論理０から論理１へと変化するが、半導体の製造ばらつきを考慮することによって、図８に示すように、出力ＯＵＴにおける論理変化の遅延時間は半導体の製造ばらつきを考慮しない場合と比較して増加する。つまり、図６に示す回路ブロックの半導体の製造ばらつきを考慮する場合の遅延時間特性は、半導体の製造ばらつきを考慮しない場合に比べて増加する傾向である。
【００４２】
未考慮遅延時間管理部１０４は、上述したように、この回路における製造ばらつきを考慮しない未考慮遅延時間特性を作成し、図示しない記憶部にこの未考慮遅延時間特性を記憶する。
【００４３】
次に、ばらつき遅延感度管理部１０１は、この回路における半導体の製造ばらつきがこの回路における信号伝搬の遅延時間に及ぼす影響の度合いを表すばらつき遅延感度特性を作成する。
ここで、図６の回路についてトランジスタレベルで表した図９を参照して、ばらつき遅延感度特性について説明する。着目している入力信号ＩＮ０は、図９に示すように、ｐＭＯＳトランジスタ９０１とｎＭＯＳトランジスタ９０５に接続している。この回路において、ＩＮ１＝ＩＮ２＝論理０、ＩＮ３＝論理１の条件でＩＮ０の値が論理１から論理０へ変化することによる出力ＯＵＴにおける遅延時間特性に関係しているトランジスタは、ｐＭＯＳトランジスタ９０１とｐＭＯＳトランジスタ９０２である。したがって、ｐＭＯＳトランジスタ９０１とｐＭＯＳトランジスタ９０２が接続されている回路において、これらのトランジスタの製造ばらつきがこの回路の遅延感度と直接関係しており、図６の回路ブロックにおけるばらつき遅延感度特性となる。
ばらつき遅延感度管理部１０１は図示しない記憶部に作成したこのばらつき遅延感度特性を記憶する。
【００４４】
次に、半導体集積回路の回路規模を特定する回路規模特性と、半導体集積回路の動作周波数の高低の程度を特定する動作周波数特性とが、回路規模情報管理部１０２と動作周波数情報管理部１０３において導出され、これらの特性は図示しない記憶部に記憶される。
【００４５】
次に、回路遅延時間演算部２０５の遅延時間特性作成部２０６は、未考慮遅延時間作成部１０４において作成された未考慮遅延時間特性と、ばらつき遅延感度管理部１０１において作成されたばらつき遅延感度特性と、回路規模情報管理部１０２において導出された回路規模特性と、動作周波数情報管理部１０３において導出された動作周波数特性とから、図示しない記憶部に記憶されている所定の条件に基づいて図６に示す回路ブロックにおける回路遅延時間特性を作成し、図示しない記憶部にこの回路遅延時間特性を記憶する。
回路遅延時間演算部２０５の回路遅延ライブラリ作成部２０７は、図６に示す回路ブロックの構成要素において、遅延時間特性作成部２０６によって作成された半導体の製造ばらつきを考慮しない場合の遅延時間特性を用いて、この回路の回路遅延ライブラリを作成し、図示しない記憶部にこの作成した回路遅延ライブラリを記憶する。
【００４６】
ここで作成された図６に示す回路ブロックの半導体の製造ばらつきを考慮しない回路遅延ライブラリは、図４に示す回路遅延ライブラリの概念図において、「Ｎσ」によって示す遅延時間特性を有する回路遅延ライブラリとなる。つまり、半導体集積回路における製造ばらつきの標準正規分布関数の片側出現確率に応じた遅延時間特性を有する回路遅延ライブラリとなる。
【００４７】
ここで、この回路遅延ライブラリにおける半導体集積回路における製造ばらつきの標準正規分布関数の片側出現率Ｎσは、この回路のばらつき遅延感度特性に応じて決定することが可能である。すなわち、この回路の遅延時間特性に関係しているトランジスタの製造ばらつきに応じて、半導体集積回路における製造ばらつきの標準正規分布関数の片側出現率に対応した、この回路の遅延時間特性を決定することが可能である。以下に詳細を説明する。
【００４８】
図９において、論理変化が発生する入力信号に接続しているトランジスタ、つまり、ｐＭＯＳトランジスタ９０１に着目する。このトランジスタのスレショルド電圧ＶthをΔＶthだけ高くして、出力ＯＵＴにおける遅延時間を求めるシミュレーションを行うと、図８に示すように、出力ＯＵＴは製造ばらつきを考慮しない場合、すなわち、スレショルド電圧Ｖthの場合より遅延時間が増加する。この遅延時間について、シミュレーションによりこの回路の負荷容量に相当するＣload６０２を変化させて導き出される出力ＯＵＴにおける信号伝搬の遅延時間特性が、ｐＭＯＳトランジスタ９０１のスレショルド電圧をΔＶthだけ高くした場合のこの回路の遅延時間特性となる。
半導体製造プロセスが確定すると、着目しているｐＭＯＳトランジスタ９０１のゲート長とゲート幅に応じて、この半導体集積回路における製造ばらつきの標準偏差における係数Ｎが、どの程度のｐＭＯＳトランジスタ９０１のスレショルド電圧の変化量ΔＶthに相当するのか、実験によって導出することが可能である。
したがって、実験結果から導出した半導体集積回路における製造ばらつきの標準偏差における係数Ｎとスレショルド電圧の変化量ΔＶthについての関係から、この製造ばらつきの標準正規分布関数の片側出現率Ｎσとなる値を算出し、遅延時間特性を求めるシミュレーションを実施して、図１０に示すように、この回路の回路遅延ライブラリを作成しても良い。さらには、例えばｐＭＯＳトランジスタ９０１のスレショルド電圧変化量ΔＶthを任意の固定値として遅延時間特性を求めるシミュレーションを行い、実験結果から導出したＮとΔＶthの関係を用いて遅延時間特性を補正し、図８に示すような回路遅延ライブラリを作成しても良い。
【００４９】
次に、本実施の形態にかかる半導体集積回路の回路遅延検証装置２０において作成される回路遅延ライブラリの特徴について説明する。図９、図１０は、半導体集積回路の回路遅延ライブラリの一例を示す図である。これらの図を参照して詳細を以下に説明する。
【００５０】
半導体集積回路において、半導体の製造ばらつきが及ぼす遅延感度が大きい場合、つまり、半導体集積回路のばらつき遅延感度特性が大きい場合の回路遅延ライブラリの特徴は、半導体集積回路における製造ばらつきの標準正規分布関数の片側出現率Ｎσに応じた遅延時間特性間の遅延時間量の差が大きくなる。すなわち、図１０に示す回路遅延ライブラリの一例に対応した回路と、図１１に示す回路遅延ライブラリの一例に対応した回路とでは、図１１に示す回路遅延ライブラリに対応した回路の方が図１０に示す回路遅延ライブラリに対応した回路よりもばらつき遅延感度は高い回路である。
【００５１】
また、半導体集積回路において、半導体集積回路の動作周波数が高くなる場合、つまり、半導体集積回路の動作周波数特性が大きくなる場合の回路遅延ライブラリの特徴は、回路遅延時間の増加量が大きくなる特徴を有している。さらに、半導体集積回路の回路規模特性が大きくなる場合、動作周波数特性と同様に、回路遅延時間の増加量が大きくなる特徴を有している。すなわち、図１０に示す回路遅延ライブラリの一例に対応した半導体集積回路と、図１１に示す回路遅延ライブラリの一例に対応した半導体集積回路とでは、図１１に示す回路遅延ライブラリに対応した半導体集積回路の方が図１０に示す回路遅延ライブラリに対応した半導体集積回路よりも、動作周波数が高い、または、回路規模が大きい半導体集積回路である。
また、半導体集積回路の回路規模が増大するにしたがい、より大きな半導体集積回路における製造ばらつきを考慮する必要が発生する。この場合、半導体集積回路における製造ばらつきの標準正規分布関数の片側出現率Ｎσが大きい値に対応した回路の遅延時間特性を考慮した回路遅延ライブラリを作成することが必要となる。この場合の回路遅延ライブラリの一例を図１２に示す。
【００５２】
このように、本実施の形態にかかる半導体集積回路の回路遅延検証装置において作成される回路遅延ライブラリは、半導体集積回路における製造ばらつきを考慮し、さらに、半導体集積回路の規模、動作周波数に柔軟に対応した回路遅延ライブラリである。したがって、この回路遅延ライブラリを用意することにより、半導体集積回路を構成する半導体の製造ばらつきを考慮すると同時に、半導体集積回路の規模や動作周波数に柔軟に対応した半導体集積回路における製造ばらつきを考慮した回路遅延検証ができる。さらに、従来の回路遅延検証手法においてこの回路遅延ライブラリを使用することにより、従来から回路遅延検証と同等の効率で半導体集積回路における製造ばらつきを考慮した回路遅延検証を実施することができる。
【００５３】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。
本実施の形態にかかる半導体集積回路の回路遅延検証装置は、ばらつき遅延感度特性と回路規模特性と動作周波数特性と未考慮遅延時間特性とから半導体集積回路における製造ばらつきを考慮した回路遅延時間特性と回路遅延ライブラリを作成する回路遅延検証装置であって、特に、半導体集積回路の回路規模特性を、半導体集積回路に出現する信号伝搬の遅延時間が所定の遅延時間より大きくなる経路の総量の逆数がこの半導体集積回路における製造ばらつきの標準正規分布関数における標準偏差σの係数Ｎとして導出し、この回路規模特性と、動作周波数特性と、ばらつき遅延感度特性との積をＡとして、未考慮遅延時間特性をＢとしたときに、Ｂ×（１＋Ａ）を演算することによってこの半導体集積回路における回路遅延時間特性を導出するものである。
【００５４】
図１３は、本実施の形態にかかる半導体集積回路の回路遅延検証装置３０の概要を示す機能ブロック図である。図１３に示すように、回路遅延検証装置３０は、ばらつき遅延感度特性を作成するばらつき遅延感度管理部１０１と、回路規模特性を導出する回路規模情報管理部３０２と、動作周波数特性を導出する動作周波数情報管理部１０３と、未考慮遅延時間特性を作成する未考慮遅延時間作成部１０４と、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成しこれを用いて回路遅延ライブラリを作成する回路遅延時間演算部３０５とによって構成されている。
この回路遅延時間演算部３０５は、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成する遅延時間特性作成部３０６と、遅延時間特性作成部３０６において作成した回路遅延時間特性を用いて回路遅延ライブラリを作成する回路遅延ライブラリ作成部２０７とから構成されている。
この遅延時間特性作成部３０６は、半導体集積回路における製造ばらつきを考慮した遅延時間特性を作成する条件である回路遅延時間特性作成条件３０７を備えている。
なお、これらの構成要素は、ＣＰＵ（中央演算装置）やメモリ、インターフェース、記憶装置を備えたコンピュータに、コンピュータプログラムをインストールすることにより、上記の半導体集積回路の回路遅延検証装置３０に搭載されたコンピュータのハードウェア資源とソフトウェアとが協働して実現されるものである。
また、本実施の形態にかかる半導体集積回路の回路遅延検証装置３０のばらつき遅延感度管理部１０１と動作周波数情報管理部１０３と未考慮遅延時間作成部１０４とは、第１の実施の形態にかかる半導体集積回路の回路遅延検証装置１０のばらつき遅延感度管理部１０１と動作周波数情報管理部１０３と未考慮遅延時間作成部１０４とが同一の構成および機能を有するため、ここでは同一の符号を用い、それらの詳細な説明は省略する。
【００５５】
次に、回路規模情報管理部３０２と回路遅延時間演算部３０５の動作を中心に説明しながら、本実施の形態にかかる半導体集積回路の回路遅延検証装置３０の動作について説明する。
【００５６】
回路規模情報管理部３０２は、半導体集積回路の規模を特定する回路規模特性を導出し、図示しない記憶部にこの回路規模特性を記憶する。
ここで、第１の実施の形態において説明したように、半導体集積回路の回路規模特性は、半導体集積回路における所定の信号伝搬の遅延時間を有する経路の総量で表される回路規模に依存する、半導体集積回路の回路規模を特定するデータである。本実施の形態における回路規模情報管理部３０２は、半導体集積回路の回路規模の逆数、すなわち、半導体集積回路に出現する所定の信号伝搬の遅延時間を有する経路の総量の逆数が、半導体集積回路における製造ばらつきの標準正規分布関数における標準偏差σの係数Ｎである回路規模特性を導出する。
【００５７】
回路遅延時間演算部３０５の遅延時間特性作成部３０６は、ばらつき遅延感度管理部１０１により作成され記憶されたばらつき遅延感度特性と、回路規模情報管理部３０２により導出され記憶された回路規模特性と、動作周波数情報管理部１０３により導出され記憶された動作周波数特性と、未考慮遅延時間作成部１０４により作成され記憶された未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成して、図示しない記憶部にこの回路遅延時間特性を記憶する。
本実施の形態における遅延時間特性作成部３０６によって作成される回路遅延時間特性は、回路遅延時間特性作成条件３０７に基づいて作成される。この回路遅延時間特性作成条件３０７は、ばらつき遅延感度特性と回路規模特性と動作周波数特性との積をＡとして、未考慮遅延時間特性をＢとしたときに、Ｂ×（１＋Ａ）を演算することによって回路遅延時間特性を作成するものである。
回路遅延時間演算部３０５の回路遅延ライブラリ作成部２０７は、遅延時間特性作成部３０６によって作成された半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を用いて、回路遅延ライブラリを作成して、図示しない記憶部にこの回路遅延ライブラリを記憶する。
【００５８】
このように、半導体集積回路に出現する所定の信号伝搬の遅延時間を有する経路の総量の逆数が、半導体集積回路における製造ばらつきの標準正規分布関数における標準偏差σの係数Ｎである半導体集積回路の回路規模特性として導出することによって、容易に半導体集積回路の回路規模を特定することが可能となり、この回路規模特性に応じて、容易に半導体集積回路における製造ばらつきを考慮した回路遅延ライブラリを作成することができる。
【００５９】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。
本実施の形態にかかる半導体集積回路の回路遅延検証装置は、ばらつき遅延感度特性と回路規模特性と動作周波数特性と未考慮遅延時間特性とから半導体集積回路における製造ばらつきを考慮した回路遅延時間特性と回路遅延ライブラリを作成する回路遅延検証装置であって、特に、半導体集積回路の回路規模特性を、半導体集積回路に含まれる論理回路レベルにおけるゲートの総数、または、トランジスタレベルにおけるトランジスタの総数とした半導体集積回路の回路規模の逆数がこの半導体集積回路における製造ばらつきの標準正規分布関数における標準偏差σの係数Ｎとして導出するものである。
【００６０】
図１４は、本実施の形態にかかる半導体集積回路の回路遅延検証装置４０の概要を示す機能ブロック図である。図１４に示すように、回路遅延検証装置４０は、ばらつき遅延感度特性を作成するばらつき遅延感度管理部１０１と、回路規模特性を導出する回路規模情報管理部４０２と、動作周波数特性を導出する動作周波数情報管理部１０３と、未考慮遅延時間特性を作成する未考慮遅延時間作成部１０４と、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成しこれを用いて回路遅延ライブラリを作成する回路遅延時間演算部３０５とによって構成されている。
なお、これらの構成要素は、ＣＰＵ（中央演算装置）やメモリ、インターフェース、記憶装置を備えたコンピュータに、コンピュータプログラムをインストールすることにより、上記の半導体集積回路の回路遅延検証装置４０に搭載されたコンピュータのハードウェア資源とソフトウェアとが協働して実現されるものである。
また、本実施の形態にかかる半導体集積回路の回路遅延検証装置４０のばらつき遅延感度管理部１０１と動作周波数情報管理部１０３と未考慮遅延時間作成部１０４とは、第１の実施の形態にかかる半導体集積回路の回路遅延検証装置１０のばらつき遅延感度管理部１０１と動作周波数情報管理部１０３と未考慮遅延時間作成部１０４と、本実施の形態にかかる半導体集積回路の回路遅延検証装置４０の回路遅延時間演算部３０５は、第３の実施の形態にかかる半導体集積回路の回路遅延検証装置３０の回路遅延時間演算部３０５とが、同一の構成および同一の機能を有するため、ここでは同一の符号を用い、それらの詳細な説明は省略する。
【００６１】
次に、回路規模情報管理部４０２の動作を中心に説明しながら、本実施の形態にかかる半導体集積回路の回路遅延検証装置４０の動作について説明する。
【００６２】
回路規模情報管理部４０２は、半導体集積回路の規模を特定する回路規模特性を導出し、図示しない記憶部にこの回路規模特性を記憶する。半導体集積回路の回路規模特性は、回路規模に依存する半導体集積回路の回路規模を特定するデータであるが、本実施の形態における回路規模情報管理部４０２が導出する半導体集積回路の回路規模特性は、半導体集積回路に含まれる論理回路レベルにおけるゲートの総数、または、トランジスタレベルにおけるトランジスタの総数を半導体集積回路の回路規模とすることにより導出する。すなわち、回路規模情報管理部４０２は、この回路規模の逆数が半導体集積回路における製造ばらつきの標準正規分布関数における標準偏差σの係数Ｎとして回路規模特性を導出する。
例えば、半導体集積回路に含まれるトランジスタの総数が３０万の場合、本実施の形態における回路規模情報管理部４０２において導出される回路規模特性は約４．５となる。同様に、トランジスタの総数が３５０万の場合は回路規模特性は約５となり、トランジスタの総数が５０００万の場合は回路規模特性は約５．５となり、トランジスタの総数が１０億の場合は回路規模特性は約６となる。
【００６３】
本実施の形態にかかる回路遅延検証装置４０の回路遅延時間演算部３０５は、ばらつき遅延感度管理部１０１により作成され記憶されたばらつき遅延感度特性と、回路規模情報管理部４０２により導出され記憶された回路規模特性と、動作周波数情報管理部１０３により導出され記憶された動作周波数特性と、未考慮遅延時間作成部１０４により作成され記憶された未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性と回路遅延ライブラリを作成して、図示しない記憶部にこの回路遅延時間特性と回路遅延ライブラリを記憶する。
【００６４】
このように、回路規模特性を半導体集積回路に含まれる論理回路レベルにおけるゲート総数、または、トランジスタレベルにおけるトランジスタの総数の逆数が、半導体集積回路における製造ばらつきの標準正規分布関数における標準偏差σの係数Ｎである半導体集積回路の回路規模特性として導出することによって、容易に半導体集積回路の回路規模を特定することが可能となり、この回路規模特性に応じて、容易に半導体集積回路における製造ばらつきを考慮した回路遅延ライブラリを作成することができる。
【産業上の利用可能性】
【００６５】
本発明は、大規模な半導体集積回路や高い集積度の半導体集積回路や高い周波数での動作が必要な半導体集積回路等における回路設計の工程において、これらの半導体集積回路の製造ばらつきを考慮した回路遅延検証を実施して、半導体集積回路の設計を効率よく行う半導体集積回路の回路遅延検証装置に利用することができる。すなわち、多種多様な半導体集積回路の設計を効率よく実施する回路遅延検証装置に利用することができる。
【符号の説明】
【００６６】
１０，２０，３０，４０…回路遅延検証装置、１０１…ばらつき遅延感度管理部、１０２，３０２，４０２…回路規模情報管理部、１０３…動作周波数情報管理部、１０４…未考慮遅延時間管理部、１０５，２０５，３０５…回路遅延時間演算部、２０６，３０６…遅延時間特性作成部、２０７…回路遅延ライブラリ作成部、３０７…回路遅延時間特性作成条件、６０１… ＮＯＴ（（ＩＮ０｜ＩＮ１）＆（ＩＮ２｜ＩＮ３））を出力するＣＭＯＳ論理ゲート、６０２…負荷容量、９０１〜９０４…ｐＭＯＳトランジスタ、９０５〜９０８…ｎＭＯＳトランジスタ
【図１】
2010170372.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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