(57)【要約】【課題】印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制できるようにする。【解決手段】この半導体装置は、第１配線層１２、第２配線層１６、及びスイッチビア３５を備える。第１配線層１２は第１配線３２を有しており、第２配線層１６は第２配線３９を有している。スイッチビア３５は、第１配線３２と第２配線３９を接続する。またスイッチビア３５は、少なくとも底部に、抵抗変化層３３を有しているスイッチ素子を有している。抵抗変化層３３は、電界印加履歴に応じて抵抗値が変化する。【選択図】図１
2010192605.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１配線層と、
前記第１配線層に形成された第１配線と、
前記第１配線層より上に位置する第２配線層に形成された第２配線と、
前記第１配線と前記第２配線を接続するスイッチビアと、
を備え、
前記スイッチビアは、少なくとも底部に、電界印加履歴に応じて抵抗値が変化する抵抗変化層を含むスイッチ素子を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記スイッチビアと同一層に、前記第１配線と前記第２配線を接続し、前記スイッチ素子を有さない配線ビアをさらに備える半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記スイッチビアは、前記スイッチ素子以外の部分が金属で形成されている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記スイッチ素子は、前記スイッチビアを構成する前記金属と前記抵抗変化層の間に位置する上部電極層を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記抵抗変化層及び前記上部電極層は、前記スイッチビアの底部及び側部に形成されている半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、
前記上部電極層は、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｐｔ、Ｉｒ、Ｔａの窒化物、Ｔｉの窒化物、Ｗの窒化物、Ｒｕの窒化物、Ｐｔの窒化物、及びＩｒの窒化物からなる第１群から選ばれた一つからなる単層膜、又は前記第１群から選ばれた２つ以上を積層した積層膜である半導体装置。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体装置において、
前記抵抗変化層は、前記第１配線と直接接続している半導体装置。
【請求項８】
請求項１〜６のいずれか一つに記載の半導体装置において、
前記スイッチ素子は前記第１配線と前記抵抗変化層の間に位置する下部電極層を有する半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記抵抗変化層及び前記下部電極層は、前記スイッチビアの前記底部及び側部に形成されている半導体装置。
【請求項１０】
請求項１〜９のいずれか一つに記載の半導体装置において、
前記抵抗変化層は金属酸化物層である半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記抵抗変換層は銅の酸化物である半導体装置。
【請求項１２】
請求項１〜１１のいずれか一つに記載の半導体装置において、
前記第１配線及び前記第２配線は銅を９５重量％以上含有する金属で構成されている半導体装置。
【請求項１３】
請求項１〜１２のいずれか一つに記載の半導体装置において、
前記第２配線がデュアルダマシン構造を有する半導体装置。
【請求項１４】
請求項１〜１３のいずれか一つに記載の半導体装置において、
前記第２配線層は、前記第１配線層の一つ上の配線層である半導体装置。
【請求項１５】
基板上に、第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に第１ビア層間絶縁膜を形成する工程と、
前記第１ビア層間絶縁膜に、前記第１配線上に位置するスイッチ素子用ビアホールを形成する工程と、
前記スイッチ素子用ビアホールの少なくとも底部に抵抗変化層を形成する工程と、
前記第１ビア層間絶縁膜上に、前記抵抗変化層に接続する第２配線を有する第２配線層を形成する工程と、
を有する半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程は、前記スイッチ素子用ビアホールの底部に露出している前記第１配線の少なくとも表面を酸化する工程である半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記スイッチ素子用ビアホールを形成する工程と、前記抵抗変化層を形成する工程の間に、前記スイッチ素子用ビアホール内に下部電極層を形成する工程を有し、
前記抵抗変化層を形成する工程は、前記下部電極層の少なくとも表面を酸化する工程である半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程は、前記下部電極層の全体を酸化する工程である半導体装置の製造方法。
【請求項１９】
請求項１５〜１８のいずれか一つに記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程の後、前記第２配線層を形成する工程の前に、
前記スイッチ素子用ビアホール内に、導電体を埋め込む工程を備え、
前記第２配線層を形成する工程は、
前記導電体上及び前記第１ビア層間絶縁膜上に、配線層絶縁膜を形成する工程と、
前記配線層絶縁膜に、底面に前記導電体が露出している配線溝を形成し、かつ前記第１ビア層間絶縁膜に、前記配線溝と前記第１配線とを接続する配線用ビアホールを形成する工程と、
前記配線溝及び前記配線用ビアホールに金属を埋め込むことにより、前記第２配線を形成し、かつ前記第１配線と前記第２配線を接続する配線ビアを形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体製造技術が微細化するにしたがって、所望の機能を達成するために必要な回路パターンを形成するフォトリソグラフィー用のマスクコストが上昇し、その結果、半導体チップの価格が上昇している。このようなマスクコストの問題を回避するため、用途によって機能をプログラムすることができるＦＰＧＡ（フィールド  プログラマブル  ゲート  アレイ）という半導体チップが用いられることがある。ＦＰＧＡでは、回路構成をスイッチによって切り替えることで様々な機能を実現することができる。このスイッチとして、一般的には、複数のトランジスタで構成されるＳＲＡＭメモリ素子が用いられている。このようなデバイスでは、電源を遮断すると、構成した機能の情報が消失してしまうため、次に使用する際には、再度機能情報を読み込む必要がある。
【０００３】
これに対して、回路機能を初期に固定化し、機能の消失を防ぐＦＰＧＡとして、例えば特許文献１に記載されているように、アンチヒューズを用いたものがある。アンチヒューズは、二つの異なる配線層に形成される１対の電極で誘電体を挟んだ構造を有していることが多い。通常、誘電体は高抵抗であるが、１対の電極間に高電圧が印加されると、誘電体の抵抗値が高抵抗から低抵抗へと遷移する。特定のアンチヒューズ層に選択的に高電圧を印加することによって所望する機能をゲートアレイ上に形成することが可能となる。
【０００４】
一方、特許文献２には、可逆的な可変抵抗特性を有する金属酸化物薄膜を備えた抵抗変化素子が開示されている。この素子は、遷移金属と酸素からなる金属酸化物を、第１電極と第２電極との間に形成する構造をとっており、両電極間に印加する電圧履歴に応じて、抵抗値が可逆的に変化する。
【０００５】
また、非特許文献１には、抵抗変化素子をメモリ素子として組み込むデバイス構造が提案されている。図１０に、その断面構造を示す。下層配線８１と、銅を埋設したビアプラグ８２と、ビアプラグの最表面を酸化して酸化銅Ｃｕ２Ｏを形成した抵抗変化層８３と、上部電極を兼ね備えた上部配線層８４を設ける構造となっている。Ｃｕ２Ｏが印加した電界によって電界除去後の抵抗値が変化する特徴を利用し、メモリ素子として使用する。この抵抗変化は可逆的であり、何度も抵抗値を変化させることが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２８３９７号公報
【特許文献２】特開２００８−３４４３４号公報
【非特許文献】
【０００７】
【非特許文献１】Tzu-Ning Fang, Swaroop Kaza, Sameer Haddad, An Chen, Yi-Ching (Jean) Wu, Zhida Lan, Steven Avanzino, Dongxiang Liao, Chakku Gopalan, Seungmoo Choi, Sara Mahdavi, Matthew Buynoski, Yvonne Lin, Christie Marrian, Colin Bill, Michael VanBuskirk and Masao Taguchi 「Erase Mechanism for Copper Oxide Resistive Switching Memory Cells with Nickel Electrode」  ＩＥＤＭ２００６、Ｓｅｓｓｉｏｎ３０−６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に開示された半導体装置には、下部配線の直上でアンチヒューズ層をパターニングする工程に問題がある。すなわち配線の直上でアンチヒューズをパターニングする際、パターニング後のフォトレジスト除去時に用いる酸化性ガスにより、配線が酸化してしまう。
【０００９】
また非特許文献１に開示された構造では、抵抗変化層としてのＣｕ２Ｏの上部に電極を兼ね備えた上部配線層が設けられている。しかしながら、上部配線層として、一般的に用いるダマシン法による銅配線を用いると、配線溝を形成する際に、ビアプラグ上部の抵抗変化層がエッチング雰囲気にさらされて損傷を受けたり、除去されたりするという問題が発生する。
【００１０】
このように、印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制することは難しかった。
【課題を解決するための手段】
【００１１】
本発明によれば、基板と、
基板上に形成された第１配線層と、
前記第１配線層に形成された第１配線と、
前記第１配線層より上に位置する第２配線層に形成された第２配線と、
前記第１配線と前記第２配線を接続するスイッチビアと、
を備え、
前記スイッチビアは、少なくとも底部に、電界印加履歴に応じて抵抗値が変化する抵抗変化層を含むスイッチ素子を有する半導体装置が提供される。
【００１２】
本発明によれば、抵抗変化層が少なくともスイッチビアの底部に形成されているため、スイッチビアの表面に抵抗変化層を設ける必要がない。このため、スイッチビアの上に配線溝を形成する工程において、抵抗変化層が変質することが抑制される。また抵抗変化層が少なくともスイッチビアの底部に形成されているため、抵抗変化層を形成する工程において配線が雰囲気に晒されることはない。従って、印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制できる。
【００１３】
本発明によれば、基板上に第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に第１ビア層間絶縁膜を形成する工程と、
前記第１ビア層間絶縁膜に、前記第１配線上に位置するスイッチ素子用ビアホールを形成する工程と、
前記スイッチ素子用ビアホールの少なくとも底部に抵抗変化層を形成する工程と、
前記第１ビア層間絶縁膜上に、前記抵抗変化層に接続する第２配線を有する第２配線層を形成する工程と、
を有する半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制できる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態の半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】図１に示した半導体装置の製造方法を示す断面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【図５】第２の実施形態の半導体装置の構成を示す断面図である。
【図６】図５に示した半導体装置の製造方法を示す断面図である。
【図７】第３の実施形態の半導体装置の構成を示す断面図である。
【図８】第４の実施形態の半導体装置の構成を示す断面図である。
【図９】第５の実施形態の半導体装置の構成を示す断面図である。
【図１０】非特許文献１に記載のデバイス構造の構成を示す断面図である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の構成を示す断面図である。この半導体装置は、基板１０、第１配線層１２、第２配線層１６、及びスイッチビア３５を備える。基板１０は、例えばシリコンなどの半導体基板であり、トランジスタなどの能動素子が形成されている。第１配線層１２は、基板１０上に形成されている。第１配線層１２は第１配線３２を有しており、第２配線層１６は第２配線３９を有している。スイッチビア３５は、第１配線３２と第２配線３９を接続する。またスイッチビア３５は、少なくとも底部に、抵抗変化層３３を有しているスイッチ素子を有している。抵抗変化層３３は、電界印加履歴に応じて抵抗値が変化する。抵抗変化層３３は、例えば金属酸化物層、例えば銅の酸化物層である。抵抗変化層３３は、スイッチビア３５の上面には形成されていない。
【００１８】
この半導体装置は、基板１０上に二層以上の多層配線を有する半導体装置である。第１配線層１２は任意の配線層である。第１配線３２は銅を主成分としており、またバリアメタル３１を有している。第１配線層１２の下層には、図示しないが、下層の配線層もしくはＣＭＯＳトランジスタと接続するためのビア層もしくはコンタクト層が位置している。第１配線層１２の表面には、第１配線キャップ層１４が設けられている。第１配線キャップ層１４は、第１配線３２の酸化を防止するとともに、第１配線３２の構成材料が外方拡散することを抑制する。
【００１９】
第１配線３２の一部は、配線ビア３８と第２配線３９から構成されるデュアルダマシン配線に接続される。デュアルダマシン配線は、銅を主成分とする金属で形成されており、また、バリアメタル３６を有している。第１配線３２の他の一部は、スイッチビア３５に接続される。本実施形態では、スイッチビア３５は一つである。そして、上記したように、配線ビア３８を備える。配線ビア３８は、スイッチビア３５と同一層に形成されている。ただし配線ビア３８とスイッチビア３５は、同一工程で形成される必要はない。配線ビア３８は、第１配線３２と第２配線３９を接続し、スイッチ素子を有さない。
【００２０】
スイッチビア３５の底部には、上記したように、スイッチ素子が形成されている。このスイッチビア３５は、スイッチ素子以外の部分が金属層６０で形成されている。金属層６０は抵抗変化層３３の上に位置している。金属層６０は、ダマシン配線と同様に、銅を主成分とする金属であり、スイッチビア３５に埋め込まれている。また金属層６０と抵抗変化層３３の間には、上部電極層５１が設けられている。上部電極層５１は、抵抗変化層３３の上面及びスイッチビア３５の側部に形成されている。すなわちスイッチ素子は、第１配線３２を下部電極としており、この下部電極と、上部電極層５１とで抵抗変化層３３を挟んだ構造を有している。
【００２１】
スイッチビア３５は、シングルダマシン法によって形成することが可能であるため、上部電極である金属層６０のパターニングが不要となり、工程数を削減することができる。また、スイッチビア３５上部は、通常のデュアルダマシン配線と接続されるため、配線部分の構造は従来のデバイスと完全な互換性が保持される。
【００２２】
なお本実施形態において、抵抗変化層３３は、第１配線３２と直接接続している。また第１配線３２及び第２配線３９は、銅を９５重量％以上含有している金属により構成されている。また第２配線層１６は、第１配線層１２の一つ上の配線層である。また、第２配線３９を覆う第２配線キャップ膜１７を有している。
【００２３】
次に、図２〜図４を用いて、図１に示した半導体装置の製造方法について説明する。なお、図２以降では図１に示した基板１０の図示を省略する。この半導体装置の製造方法は、基板１０上に、第１配線３２を有する第１配線層１２を形成する工程と、第１配線層１２上に第１ビア層間絶縁膜１５を形成する工程と、第１ビア層間絶縁膜１５に、第１配線３２上に位置するスイッチ素子用ビアホール２１を形成する工程と、スイッチ素子用ビアホール２１の少なくとも底部に抵抗変化層３３を形成する工程と、第１ビア層間絶縁膜１５上に、抵抗変化層３３に接続する第２配線３９を有する第２配線層１６を形成する工程と、を有する。以下詳細に説明する。
【００２４】
まず、図２（ａ）に示すように、図１に示した基板１０上に、第１配線層１２をダマシン法により形成する。具体的には、基板１０上に層間絶縁膜１３を形成する。次いで、層間絶縁膜１３に配線パターンとなる配線溝をエッチングによって形成する。次いで配線溝にバリアメタル３１を物理気相成長（ＰＶＤ）法もしくは化学気相成長（ＣＶＤ）法などの手法で成膜する。バリアメタル３１としては、ＴａやＴｉ又はこれらの窒化物を含む１層以上の金属層を用いる。尚、配線溝は、底に、下層配線と接続するためのビアホールを有することもある。次に、配線溝の全体、又は配線溝とビアホールの全体に、銅を主成分とする金属を、ＰＶＤ法、ＣＶＤ法、めっき法のいずれか、あるいは二種類以上の手法を組み合わせることで埋設する。最後に、余剰な金属を化学機械研磨（ＣＭＰ）によって削り取り、溝内部にのみ、配線金属（すなわち第１配線３２）が埋設された状態にする。
【００２５】
続いて、図２（ｂ）に示すように、第１配線層１２を覆うように第１配線キャップ層１４をＣＶＤ法により成膜する。第１配線キャップ層１４としては、シリコン、炭素、窒素のうち、少なくとも二種類以上の元素を含む絶縁膜を用いる。
【００２６】
次に、図２（ｃ）に示すように、第１配線キャップ層１４上に、第１ビア層間絶縁膜１５をＣＶＤ法により成膜する。第１ビア層間絶縁膜１５は、シリコン、炭素のうち少なくとも１種類以上の元素と酸素を必ず含んでおり、水素を含有してもよい。
【００２７】
次いで図２（ｄ）に示すように、第１ビア層間絶縁膜１５に、スイッチ素子用ビアホール２１を、第１配線層１２に達するまで開口する。具体的には、フォトリソグラフィーにより、スイッチ素子用ビアホール２１の領域を開口するためのマスクパターン（図示せず）を形成し、このマスクパターンをエッチングマスクとして、スイッチ素子用ビアホール２１を、第１配線キャップ層１４に達するまで開口する。続いて、マスクパターンを酸素プラズマなどの活性雰囲気で剥離したのち、全面に対してエッチング処理を行い、スイッチ素子用ビアホール２１の底に露出している第１配線キャップ層１４を除去する。
【００２８】
次いで図３（ｅ）に示すように、スイッチ素子用ビアホール２１の底部に露出している第１配線３２の表面を酸化処理することにより、抵抗変化層３３を形成する。第１配線層１２が銅の主成分とする金属である場合には、抵抗変化層３３として酸化銅を用いることになる。金属の酸化には、酸素と酸化を促進するためのエネルギーが必要となる。そのエネルギーを熱で与える場合には、比較的高い温度が必要となり、第１配線３２が変質するなどの問題が発生する。したがって、低温で酸化処理が可能な、プラズマ酸化が好ましい。酸化ガスとして、酸素、亜酸化窒素などを導入した真空チャンバ内で、プラズマ放電することで低温での酸化が可能となる。具体的には、３５０℃での酸化処理が可能である。
【００２９】
次いで図３（ｆ）に示すように、スイッチ素子の上部電極層５１をＰＶＤ法もしくはＣＶＤ法によって形成する。上部電極層５１は、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｐｔ、Ｉｒ、Ｔａの窒化物、Ｔｉの窒化物、Ｗの窒化物、Ｒｕの窒化物、Ｐｔの窒化物、及びＩｒの窒化物からなる第１群から選ばれた一つからなる単層膜、又は第１群から選ばれた２つ以上を積層した積層膜である。また上部電極層５１としては、他の貴金属又はこれらの酸化物を用いても良い。引き続いて、スイッチ素子用ビアホール２１の内部を、銅を主成分とする金属で充填する。これにより、金属層６０が形成される。この際、上部電極層５１と金属層６０との間に、相互拡散を抑制することを目的としてＴａ、Ｔｉあるいはこれらの膜の窒化物を挿入しても良い。また、金属層６０は、例えば、ＰＶＤ法、ＣＶＤ法、めっき法、あるいはこれらのうちから複数の手法を組み合わせて成膜される。その後、スイッチ素子用ビアホール２１以外の領域に余剰に成膜された金属層６０と上部電極層５１をＣＭＰ法によって除去する。
【００３０】
次いで図３（ｇ）に示すように、第２配線層１６を形成するための配線層間絶縁膜１８を成膜する。配線層間絶縁膜１８は、シリコンと酸素を必ず含み、さらに炭素、水素のいずれか、あるいは両方の元素を含んでいる。
【００３１】
次いで図４（ｈ）に示すように、配線ビア３８を形成するための配線ビア用ビアホール２２、および第２配線形成用溝２３をエッチングによって形成する。第２配線形成用溝２３の底面には、金属層６０の上面が露出している。
【００３２】
次いで図４（ｉ）に示すように、配線ビア用ビアホール２２及び第２配線形成用溝２３の底面及び側壁に、バリアメタル３６をＰＶＤ法もしくはＣＶＤ法などの手法で成膜する。バリアメタル３６としては、ＴａやＴｉもしくはこれらの窒化物を含む１層以上の金属層を用いる。次いで、配線ビア用ビアホール２２及び第２配線形成用溝２３の全体に、銅を主成分とする金属をめっき法もしくはＣＶＤ法などにより埋設する。最後に、余剰な金属を化学機械研磨（ＣＭＰ）によって削り取り、金属が溝内部にのみ埋設された状態にする。このようにして、配線ビア３８及び第２配線３９が形成される。
【００３３】
続いて、第２配線３９を覆うように第２配線キャップ膜１７をＣＶＤ法により成膜する。配線キャップ膜は、シリコン、炭素、窒素のうち、少なくとも二種類以上の元素を含む絶縁膜を用いる。この後、必要に応じて多層配線を形成してもよい。
【００３４】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、抵抗変化層３３が少なくともスイッチビア３５の底部に形成されているため、スイッチビア３５の表面に抵抗変化層３３を設ける必要がない。このため、スイッチビア３５の上に第２配線形成用溝２３を形成する工程において、抵抗変化層３３が変質することが抑制される。また抵抗変化層３３がスイッチビア３５の底部に形成されているため、抵抗変化層３３を形成する工程において第１配線３２が雰囲気に晒されることはない。従って、印加電界の履歴によって抵抗値が変化する抵抗変化層３３を有するスイッチ素子を多層配線中に形成し、かつ第１配線３２又は抵抗変化層３３の表面がダメージを受けることを抑制できる。
【００３５】
また、スイッチ素子を、スイッチ素子用ビアホール２１の内部に存在する金属層（本実施形態では第１配線３２）の酸化処理とシングルダマシン法を用いて形成することができる。これにより、スイッチ素子を形成するときに、エッチング加工が不要になる。また、抵抗変化層３３を形成する工程において、下層となる第１配線３２の銅配線表面を、抵抗変化層３３となる部分以外の領域において保護することができる。このため、スイッチ素子を任意の配線層間に有する半導体装置を提供することができる。
【００３６】
また、スイッチビア３５以外の配線ビア３８はデュアルダマシン配線で形成可能であり、スイッチビア３５もデュアルダマシン工程時に上層配線としての第２配線３９と接続される。このため、配線の形成工程の追加が少なくてすむ。
【００３７】
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置の断面図である。この半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。まず、スイッチ素子が下部電極層４１を有している。抵抗変化層３３は、下部電極層４１の上に形成されている。そして上部電極層５１が形成されておらず、金属層６０が上部電極として機能する。
【００３８】
下部電極層４１は、第１配線３２と抵抗変化層３３の間に位置している。そして下部電極層４１と抵抗変化層３３は、スイッチビア３５の底部及び側部に形成されている。
【００３９】
次に、図６を用いて、図５に示した半導体装置の製造方法を説明する。この半導体装置の製造方法は、スイッチ素子用ビアホール２１を形成するまでの工程、および金属層６０を形成した後の工程は第１の実施形態と同様であるため、説明を省略する。
【００４０】
スイッチ素子用ビアホール２１を形成した後、図６（ａ）に示すように、スイッチ素子用ビアホール２１の底部及び側部、並びに第１ビア層間絶縁膜１５上に、下部電極層４１を成膜する。下部電極層４１としては、Ａｌ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｔａ、Ｗのいずれかの金属もしくは二種類以上の金属の混合物、あるいはこれらの金属の窒化物を用いる。
【００４１】
次いで図６（ｂ）に示すように、下部電極層４１の表面に抵抗変化層３３を形成する。抵抗変化層３３は、例えば下部電極層４１の表面を酸化処理することによって形成される。金属の酸化には、酸素と酸化を促進するためのエネルギーが必要となる。そのエネルギーを熱で与える場合には、比較的高い温度が必要となり、下層の配線金属が変質するなどの問題が発生する。したがって、低温で酸化処理が可能な、プラズマ酸化が好ましい。酸化ガスとして、酸素、亜酸化窒素などを導入した真空チャンバ内で、プラズマ放電することで低温での酸化が可能となる。具体的には、３００〜４００℃での酸化処理が可能である。
【００４２】
また抵抗変化層４２は、ＰＶＤ法やＣＶＤ法などの方法によって下部電極層４１上に成膜させることも可能である。この場合には、抵抗変化層４２は酸化物に限定されるものではなく、金属とシリコンの合金膜であるシリサイド膜、シリサイド膜の酸化物であるシリケート膜などを利用することも可能である。また、金属酸化物と他の金属やシリコンとの混合物で構成される膜、シリケートと他の金属や金属酸化物との混合膜で構成される膜などを利用することが可能である。シリサイド膜は、金属膜にシラン（ＳｉＨ４）ガス照射等によっても形成することができる。
【００４３】
次いでスイッチ素子の上部電極層を兼ねて、抵抗変化層４２上に金属層６０を形成する。
【００４４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またスイッチ素子の表面積を大きくすることができる。
【００４５】
（第３の実施形態）
図７は、第３の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、スイッチビア３５の金属層６０と抵抗変化層３３の間に、上部電極層５１が形成されている点を除いて、第２の実施形態に係る半導体装置と同様の構成である。すなわち本実施形態では、下部電極層４１、抵抗変化層３３、及び上部電極層５１がスイッチビア３５の底部及び側部に形成されている。
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。
【００４６】
図８は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第２の実施形態における下部電極層４１（図５参照）の全体が酸化されることにより抵抗変化層３３が形成されている点を除いて、第２の実施形態に係る半導体装置と同様の構成である。
【００４７】
本実施形態において、スイッチ素子の下部電極層は第１配線３２であり、上部電極層は金属層６０である。本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４８】
図９は第５の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、スイッチビア３５の金属層６０と抵抗変化層３３の間に、上部電極層５１が形成されている点を除いて、第４の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態において、第１配線層１２と第２配線層１６の間に他の配線層が位置していても良い。この場合においても、スイッチビア３５は、第１配線３２と第２配線３９を接続する。
【符号の説明】
【００５０】
１０    基板
１２ 第１配線層
１３ 層間絶縁膜
１４ 第１配線キャップ層
１５ 第１ビア層間絶縁膜
１６ 第２配線層
１７ 第２配線キャップ膜
１８ 配線層間絶縁膜
２１ スイッチ素子用ビアホール
２２ 配線ビア用ビアホール
２３ 第２配線形成用溝
３１ バリアメタル
３２ 第１配線
３３ 抵抗変化層
３５ スイッチビア
３６ バリアメタル
３８ 配線ビア
３９ 第２配線
４１ 下部電極層
４２ 抵抗変化層
５１ 上部電極層
６０ 金属層
８１ 下層配線
８２ ビアプラグ
８３ 抵抗変化層
８４ 上部配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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