(57)【要約】【課題】抵抗素子及び容量素子の三次元化によりこれらの面積を縮小する。【解決手段】本発明の例に係る半導体装置は、半導体基板２１と、半導体基板２１上に積層され、導電性ポリシリコンから構成される複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>と、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>上に配置される金属層Ｍ１とを備える。複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>の両端は、階段状にレイアウトされ、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>は、その両端部において金属層Ｍ１を介して互いに直列接続され、抵抗素子を構成する。【選択図】図８０
2010098067.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に積層され、導電性ポリシリコンから構成される複数の導電層と、前記複数の導電層上に配置される金属層とを具備し、前記複数の導電層の両端は、階段状にレイアウトされ、前記複数の導電層は、その両端部において前記金属層を介して互いに直列接続され、抵抗素子を構成することを特徴とする半導体装置。
【請求項２】
前記複数の導電層の各々は、同一方向に延びる複数の導電線から構成され、前記複数の導電線は、その両端部において前記金属層を介して互いに直列接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板側から奇数番目の導電層内の前記複数の導電線と前記半導体基板側から偶数番目の導電層内の前記複数の導電線とは、前記複数の導電線が延びる方向に垂直な方向に半ピッチずれていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板側から奇数番目の導電層内の前記複数の導電線が延びる方向と前記半導体基板側から偶数番目の導電層内の前記複数の導電線が延びる方向とは、互いに交差することを特徴とする請求項２に記載の半導体装置。
【請求項５】
半導体基板と、前記半導体基板上に積層され、導電性ポリシリコンから構成される３層以上の導電層と、前記３層以上の導電層上に配置される金属層とを具備し、前記３層以上の導電層の両端は、階段状にレイアウトされ、前記半導体基板側から奇数番目の導電層は、それらの一端又は他端において前記金属層により互いに接続されて容量素子の第１電極を構成し、前記半導体基板側から偶数番目の導電層は、それらの一端又は他端において前記金属層により互いに接続されて前記容量素子の第２電極を構成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元積層構造(3D-stacked layer structure)の半導体集積回路に使用される抵抗素子及び容量素子に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化及び高性能化を図るため、半導体基板上に素子を積み重ねて三次元構造とする技術が開発されている。
【０００３】
例えば、三次元構造により大容量化を図りビットコストを抑える技術としてBiCS (Bit Cost Scalable)技術が知られている（例えば、非特許文献１を参照）。
【０００４】
BiCS技術が適用された不揮発性半導体メモリ（以下、BiCSメモリ）は、単なる三次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数(number of stacked layers)の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。
【０００５】
例えば、BiCS技術が適用されたNAND型フラッシュメモリ（以下、BiCS-NANDフラッシュメモリ）の場合には、積層数の増加によりNAND列を構成するセル数を縦方向に増やすことで、二次元構造のNAND型フラッシュメモリのメモリ容量の限界を大幅に上回るメモリ容量を実現する。
【０００６】
しかし、BiCSメモリなどの三次元積層構造の半導体メモリでは、メモリセルアレイは、三次元化されるものの、周辺回路の三次元化については十分に検討されていない。
【非特許文献１】“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory” 2007 Symposium on VLSI Technology Digest of Technical Papers.p14
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、抵抗素子及び容量素子の三次元化によりこれらに必要とされる領域の面積を縮小する技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に係わる半導体装置は、半導体基板と、半導体基板上に積層され、導電性ポリシリコンから構成される複数の導電層と、複数の導電層上に配置される金属層とを備える。複数の導電層の両端は、階段状にレイアウトされ、複数の導電層は、その両端部において金属層を介して互いに直列接続され、抵抗素子を構成する。
【０００９】
本発明の例に係わる半導体装置は、半導体基板と、半導体基板上に積層され、導電性ポリシリコンから構成される３層以上の導電層と、３層以上の導電層上に配置される金属層とを備える。３層以上の導電層の両端は、階段状にレイアウトされ、半導体基板側から奇数番目の導電層は、それらの一端又は他端において金属層により互いに接続されて容量素子の第１電極を構成し、半導体基板側から偶数番目の導電層は、それらの一端又は他端において金属層により互いに接続されて容量素子の第２電極を構成する。
【発明の効果】
【００１０】
本発明によれば、抵抗素子及び容量素子の三次元化によりこれらに必要とされる領域の面積を縮小することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１２】
１．  概要  
三次元積層構造の半導体集積回路では、半導体基板上に導電性ポリシリコンから構成される複数の導電層を積み重ねて三次元化を図る。本発明の例では、これら複数の導電層により抵抗素子及び容量素子を構成する技術について提案する。
【００１３】
導電性ポリシリコンから構成される導電層により抵抗素子及び容量素子を構成する技術については、既に二次元構造の半導体集積回路で実現されている。しかし、これらを三次元化しようとすると、半導体基板上に積み重ねられた複数の導電層の接続関係について十分に検討しなければならない。例えば、BiCSメモリでは、メモリセルアレイ内の複数の導電層の間にコンタクトプラグを配置しないため、BiCSメモリの周辺回路としての抵抗素子及び容量素子を構成するときは、メモリセルアレイ内と同様に、複数の導電層の間にコンタクトプラグを配置しないことが必要になる。
【００１４】
本発明の例では、以上のような実情を考慮し、抵抗素子については、複数の導電層の両端を階段状にレイアウトし、複数の導電層同士をその両端部において金属層を介して互いに直列接続する、という技術を採用する。
【００１５】
また、容量素子については、３層以上の導電層の両端を階段状にレイアウトし、半導体基板側から奇数番目の導電層同士をそれらの一端又は他端において金属層により互いに接続して第１電極とし、半導体基板側から偶数番目の導電層同士をそれらの一端又は他端において金属層により互いに接続して第２電極とする、という技術を採用する。
【００１６】
２．  三次元積層構造の半導体集積回路  
まず、三次元化が進行している半導体集積回路の例を説明する。
【００１７】
図１は、半導体チップのレイアウトイメージを示している。
【００１８】
半導体チップは、メモリ単体、メモリ混載ロジックＬＳＩ、マイコンなどである。半導体チップ内には、三次元メモリセルアレイが形成され、これに合わせて三次元周辺回路（ロジック回路）が形成される。
【００１９】
三次元メモリセルアレイは、例えば、BiCS-NAND、PRAM(Phase change RAM)、ReRAM(Resistive RAM)、MRAM(Magnetic RAM)などから構成される。三次元周辺回路（ロジック回路）は、抵抗素子及び容量素子を含む。抵抗素子及び容量素子は、例えば、昇圧回路（チャージポンプ回路など）および昇圧回路の出力電圧リミッタ回路を構成する。本発明の例では、この抵抗素子及び容量素子を三次元化する。
【００２０】
以下では、本発明の例を半導体メモリ（BiCS-NAND、PRAM、ReRAM、MRAMなど）に適用した場合について説明する。
【００２１】
３．  BiCS-NANDフラッシュメモリ  
(1)   レイアウトイメージ  
図２は、BiCS-NANDのレイアウトイメージを示している。
【００２２】
半導体チップ内には、BiCS-NANDメモリセルアレイ及び周辺回路が形成される。一般的なBiCS-NANDでは、メモリセルアレイは三次元化されるが、周辺回路は二次元構造のままである。本発明の例では、BiCS-NANDの周辺回路のうち、抵抗素子及び容量素子を三次元化する。
【００２３】
(2)   基本構造  
まず、BiCS-NANDの基本構造について説明する。
【００２４】
図３は、BiCS-NANDフラッシュメモリの鳥瞰図を示している。
【００２５】
NANDフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
【００２６】
半導体基板内に形成されるソース拡散層24は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層24は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層24上には、例えば、導電性ポリシリコンから構成される3以上の導電層が積層される（本例では6層構造）。
【００２７】
最上層を除く残りの5つの導電層は、１つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの4つの導電層は、ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
【００２８】
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックBK<i+1>内には、例えば、6本の導電線が配置される。最上層の例えば6本の導電線は、ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
【００２９】
そして、NANDセルユニットを構成するための複数の活性層（アクティブエリア）AAは、複数の導電層を突き抜けてソース拡散層24に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。
【００３０】
複数の活性層AAの上端は、Ｙ方向に延びる複数のビット線BL<0>, …BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、Ｘ方向に延びる引き出し線SGS・M1に接続され、ワード線WL<0>, WL<1>, WL<2>, WL<3>は、それぞれ、コンタクトプラグPWL<0>, PWL<1>, PWL<2>, PWL<3> を介して、Ｘ方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
【００３１】
さらに、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、それぞれ、コンタクトプラグPSGD<0>, …PSGD<5>を介して、Ｘ方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に接続される。
【００３２】
複数のビット線BL<0>, …BL<m>及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は、例えば、金属から構成される。
【００３３】
図４は、図３のBiCS-NANDフラッシュメモリの平面図を示している。
【００３４】
柱状の複数の活性層AAは、半導体基板の上面から見た場合にアレイ状に配置され、メモリセルアレイ１５を構成する。NANDセルユニットは、複数の活性層AAの各々に形成されるが、その詳細については後述する。
【００３５】
WLドライバ11-i, 11-(i+1)は、引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1を介してワード線WL<0>, WL<1>, WL<2>, WL<3>に接続され、これらを書き込み／読み出し／消去時に駆動する。
【００３６】
SGSドライバ12-i, 12-(i+1)は、引き出し線SGS・M1を介してソース線側セレクトゲート線SGSに接続される。SGDドライバ13は、引き出し線SGD<0>・M1, …SGD<5>・M1を介してビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【００３７】
SLドライバ14は、ソース線SL・M1を介してソース拡散層24に接続される。
【００３８】
このレイアウトでは、周辺回路としてのドライバを構成するトランジスタ数の増加を考慮して、WLドライバ11-i, 11-(i+1)及びSGSドライバ12-i, 12-(i+1)は、メモリセルアレイ１５のＸ方向の一端側に配置され、SGDドライバ13は、メモリセルアレイ１５のＸ方向の他端側に配置される。
【００３９】
図５は、図４のV-V線に沿う断面図である。
【００４０】
P型半導体基板(P-sub)21内には、N型ウェル領域(N-well)22及びP型ウェル領域(P-well)23が形成される。ソース拡散層24は、N型拡散層であり、P型ウェル領域23内に形成される。
【００４１】
P型半導体基板21内には、Nチャネル型FET（例えば、Nチャネル型MOSFET）25が形成され、N型ウェル領域22内には、Pチャネル型FET（例えば、Pチャネル型MOSFET）26が形成される。これらトランジスタは、メモリセルアレイの周辺部に形成される周辺回路（例えば、ドライバ）を構成する。
【００４２】
ソース線側セレクトゲート線SGS及びワード線WL<0>, WL<1>, WL<2>, WL<3>は、第一メタル層M1内の引き出し線及び第一メタル層M1上の第二メタル層M2内の引き出し線を介して、ドライバを構成するトランジスタに接続される。
【００４３】
ワード線WL<3>を例にとると、ワード線WL<3>は、第一メタル層M1内の引き出し線WL<3>・M1及び第一メタル層M1上の第二メタル層M2内の引き出し線WL<3>・M2を介して、ワード線ドライバを構成するNチャネル型FET 25に接続される。
【００４４】
ここで、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、例えば、ソース線側セレクトゲート線SGSと同時に形成される。
【００４５】
即ち、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、ソース線側セレクトゲート線SGSと同じ構造及び同じ厚さを有する。
【００４６】
図６は、図４のVI-VI線に沿う断面図である。
【００４７】
複数の活性層（アクティブエリア）AAは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>を突き抜けて、その一端（最下部）がソース拡散層24に接続され、その他端（最上部）がビット線BL<0>に接続される。
【００４８】
複数の活性層AAは、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成され、NANDセルユニット NANDは、複数の活性層AAの各々に形成される。
【００４９】
NANDセルユニット NANDの構造例を図７に示す。
【００５０】
メモリセルMCは、MONOS構造を有する。
【００５１】
MONOS構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。ここでは、電荷蓄積層は、多層構造(Charge trap layers)とし、ONO(oxide/nitride/oxide)の例を挙げる。
【００５２】
セレクトゲートトランジスタSTは、例えば、メモリセルMCと同一構造を有する。
【００５３】
但し、セレクトゲートトランジスタSTのゲート絶縁膜については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造（例えば、シリコン酸化膜の単一膜）としてもよい。
【００５４】
NANDセルユニットの鳥瞰図を図８に示す。
【００５５】
三次元構造のNANDセルユニットの特徴の一つは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
【００５６】
このため、例えば、複数の活性層AAを細くして、半導体基板上により多くの活性層AAを形成し、大容量化を図っても、NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
【００５７】
図９は、メモリセルアレイの等価回路を示している。
【００５８】
BiCS-NANDフラッシュメモリは、三次元構造を有するため、これに合わせて、等価回路も三次元的に記載している。
【００５９】
NAND列を構成するメモリセルの数は、多ければ多いほど大容量化に貢献できるが、BiCS構造の特質から、NAND列を構成するメモリセルの数が多くなるに従い、製造プロセス上、メモリセルの特性にばらつきが生じる可能性がある。
【００６０】
このような特性のばらつきを考慮する場合、NAND列を構成するメモリセルの数を少なめ（例えば、4個、8個など）とする。また、図９の等価回路で示される構造の上に、さらに同じ構造を積み重ねてもよい。
【００６１】
図１０は、BiCS-NANDと二次元NANDとを比較して示す図である。
【００６２】
二次元構造のNAND型フラッシュメモリ(二次元NAND)では、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が１個であるのに対し、BiCS-NANDでは、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が複数個である。
【００６３】
従って、以下で説明するように、書き込み動作及び読み出し動作においては、１本のビット線BLに接続される１ブロック内の複数個のセルユニットのうちの１つをビット線側セレクトゲート線SGD<0>, …SGD<5>により選択する。
【００６４】
(3)   基本動作  
図３乃至図１０のBiCS-NANDフラッシュメモリの基本動作について説明する。
【００６５】
書き込み／読み出し／消去の基本動作は、二次元構造のNAND型フラッシュメモリと同じであるため、ここでは、BiCS-NANDフラッシュメモリに特有な事項について説明する。
【００６６】
BiCS-NANDフラッシュメモリは、１ブロックの概念が二次元構造のNAND型フラッシュメモリと異なる。
【００６７】
二次元構造のNAND型フラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は１個であるが、BiCS-NANDフラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は複数個である。
【００６８】
例えば、図４の平面図において、ビット線BL<0>に接続されるブロックBK<i+1>内のNANDセルユニットの数（図中、活性層AAの数に相当）は、６個である。
【００６９】
従って、書き込み動作及び読み出し動作においては、ビット線BL<0>に接続されるブロックBK<i+1>内の６個のNANDセルユニットのうちの１つを選択する必要がある。
【００７０】
この選択は、ビット線側セレクトゲート線SGD<0>, …SGD<5>により行う。ビット線側セレクトゲート線SGD<0>, …SGD<5>は、ブロックBK<i+1>内のＹ方向の６個のNANDセルユニットに個別に接続される。
【００７１】
消去動作は、二次元構造のNAND型フラッシュメモリと同様に、例えば、１ブロック内の全てのメモリセルに対して一括して行われる。
【００７２】
BiCS-NANDフラッシュメモリは、１つのメモリセルに２値データを記憶する２値メモリ、及び、１つのメモリセルに３値以上の多値データを記憶する多値メモリの両方に適用可能である。
【００７３】
(4)   ブロックレイアウト  
図１１は、BiCSメモリのブロックレイアウトの第一例を示している。
【００７４】
このブロックレイアウトは、例えば、図３のBiCS-NANDフラッシュメモリに対応し、ビット線側セレクトゲート線ドライバをメモリセルアレイの一端に配置し、ワード線ドライバ及びソース線側セレクトゲート線ドライバをメモリセルアレイの他端に配置した点に特徴を有する。
【００７５】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33L、レベルシフタ34L及びアドレスデコーダ35Lが配置される。ドライバ33Lは、ビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００７６】
メモリセルアレイ31のＸ方向の他端（右側）には、ドライバ33R、レベルシフタ34R及びアドレスデコーダ35Rが配置される。ドライバ33Rは、ワード線WL及びソース線側セレクトゲート線SGSを駆動するドライバであり、転送トランジスタを含む。
【００７７】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００７８】
このブロックレイアウトは、図３のBiCS-NANDフラッシュメモリに対応するため、ブロックBK<0>, BL<1>, …BK<n>内にそれぞれ複数本のビット線側セレクトゲート線SGDが配置される。即ち、ビット線側セレクトゲート線SGDを駆動するドライバの面積が大きくなるため、メモリセルアレイ32の他端に配置されるワード線ドライバ及びソース線側セレクトゲート線ドライバとは別に、メモリセルアレイ32の一端にビット線側セレクトゲート線ドライバを配置する。
【００７９】
図１２は、BiCSメモリのブロックレイアウトの第二例を示している。
【００８０】
第二例の特徴は、第一例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を、まとめて、メモリセルアレイ31の一端に配置した点にある。
【００８１】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００８２】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００８３】
このように、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33をまとめることで、アドレスデコーダ34及びレベルシフタ35も一つにまとめることができ、周辺回路を効率的にレイアウトすることが可能になる。
【００８４】
しかし、このブロックレイアウトでは、メモリセルアレイ31が巨大化され、さらに、メモリセルの微細化により、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDが狭ピッチ化されると、寄生容量による信号遅延が問題となる。
【００８５】
特に、BiCSメモリでは、ワード線WL及びソース線側セレクトゲート線SGSがプレート状に形成される。このため、これら導電線間の寄生容量が大きく、カップリングノイズの原因となる。
【００８６】
図１３は、BiCSメモリのブロックレイアウトの第三例を示している。
【００８７】
第三例の特徴は、第二例と比べると、二つのメモリセルアレイ31L, 31Rを設けた点に特徴を有する。二つのメモリセルアレイ31L, 31Rを設けることで、各メモリセルアレイ内のワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを短くできるため、信号遅延及びカップリングノイズを抑制できる。
【００８８】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33L, 33R、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33L, 33Rは、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００８９】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００９０】
このブロックレイアウトでは、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化されるが、ドライバ33Lは、メモリセルアレイ31Lに対応して設けられ、ドライバ33Rは、メモリセルアレイ31Rに対応して設けられる。
【００９１】
このように、二つのメモリセルアレイ31L, 31Rでドライバ33L, 33Rを共有化できない理由は、これらドライバを構成するトランジスタの数が多いため、共有化すると、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑になるからである。即ち、メモリセルアレイごとにドライバを設ければ、二つのメモリセルアレイでドライバを共有する場合よりも配線レイアウトが簡略化される。
【００９２】
図１４は、BiCSメモリのブロックレイアウトの第四例を示している。
【００９３】
第四例の特徴は、第三例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を二つのメモリセルアレイ31L, 31Rで共有化した点に特徴を有する。
【００９４】
このドライバ33の共有化は、ドライバ33の面積、即ち、ドライバ33を構成するトランジスタ数を削減することにより実現される。トランジスタ数が削減されれば、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑化しないからである。ドライバ33を構成するトランジスタ数の削減は、例えば、複数のブロックでビット線側セレクトゲート線を共有化することにより達成される。
【００９５】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００９６】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００９７】
このブロックレイアウトでは、ドライバ33、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化される。
【００９８】
尚、配線レイアウトの複雑化なく、ドライバ33を二つのメモリセルアレイ31L, 31Rで共有化できれば、第一例乃至第四例のなかで、この第四例のブロックレイアウトが最も好ましいブロックレイアウトとなる。
【００９９】
(5)   ビット線側セレクトゲート線のレイアウト  
図１５は、ビット線側セレクトゲート線のレイアウトの概念図を示している。図１６は、図１５の概念図を具体的にデバイスにした場合の平面レイアウトを示している。
【０１００】
本例は、図１２乃至図１４のブロックレイアウトに対応する。即ち、メモリセルアレイ31のＸ方向の一端（右側）に配置されるドライバ33 (33L, 33R)は、ワード線WL<0>, …WL<3>、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【０１０１】
ここで注意しなければならない点は、図１５及び図１６のレイアウトがそのまま適用されるのは、図１３のメモリセルアレイ31Lとドライバ33Lとの間、及び、図１４のメモリセルアレイ31Lとドライバ33との間に限定されるということである。
【０１０２】
残りの図１２のメモリセルアレイ31とドライバ33との間、図１３のメモリセルアレイ31Rとドライバ33Rとの間、及び、図１４のメモリセルアレイ31Rとドライバ33との間については、図１５及び図１６のレイアウトを左右反転させたレイアウトが適用される。
【０１０３】
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
【０１０４】
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
【０１０５】
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
【０１０６】
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
【０１０７】
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
【０１０８】
また、メモリセルアレイ31 (31L, 31R)とドライバ33 (33L, 33R)との間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36となる。
【０１０９】
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端（右側）において一対一に共通接続されたうえでドライバ33 (33L, 33R)に接続される。
【０１１０】
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
【０１１１】
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
【０１１２】
このような折り返しレイアウトは、例えば、側壁をマスクとして下地をエッチングする側壁マスク技術を利用することにより容易に形成できる。
【０１１３】
本例では、Ｙ方向に並んで配置される二つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>を一対一に共通接続しているため、それを駆動するドライバ33 (33L, 33R)の面積も小さくなる。従って、周辺回路の面積が小さくなり、BiCSメモリの実用化に貢献できる。
【０１１４】
この場合、ビット線側セレクトゲート線SGD<0>, …SGD<5>に関しては、二つのブロックBK<i>, BK<i+1>に同じ信号が与えられることになるが、ブロックの選択は、既に述べたように、ワード線WL<0>, …WL<3>及びソース線側セレクトゲート線SGSにより行うことができるので問題はない。
【０１１５】
また、本例では、メモリセルアレイ31 (31L, 31R)の一端に配置される引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1の数が増えるが、これらは、二つのブロックBK<i>, BK<i+1>のＹ方向のサイズの範囲内に収めれば足りるため、引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトが複雑化することはない。
【０１１６】
本例では、二つのブロックBK<i>, BK<i+1>は互いに隣接しているが、両者の間に他のブロックが配置されていても構わない。また、二つのブロックBK<i>, BK<i+1>でビット線側セレクトゲート線を共有化しているが、三つ以上のブロック又はメモリセルアレイ内の全てのブロックでビット線側セレクトゲート線を共有化してもよい。
【０１１７】
図１７は、メモリセルアレイの両側にドライバを配置するレイアウトを示している。
【０１１８】
同図に示すように、メモリセルアレイ31の両側にドライバ33を配置すると、例えば、ブロック１個当りのドライバ33のＹ方向のサイズを広げることができる（トランジスタの個数を多くすることができる）ため、結果として、ドライバ33のＸ方向のサイズを狭めることができ（トランジスタの個数を少なくすることができ）、引き出し部36内の引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトがさらに簡素化される。
【０１１９】
尚、図１２乃至図１４に示すように、メモリセルアレイ31 (31L, 31R)の片側にドライバ33 (33L, 33R)を配置するか、又は、図１７に示すように、メモリセルアレイ31の両側にドライバ33を配置するかは、BiCSメモリ（チップ）の仕様や、周辺回路の面積効率などを考慮して決定する。
【０１２０】
(6)   ドライバの導電層構造  
図１８は、ドライバの導電層構造の第１例を示している。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。
【０１２１】
ここでは、図１５及び図１６のレイアウトに対応させて二つのブロックBK<i>, BK<i+1>について示す。
【０１２２】
ドライバ３３は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。転送トランジスタTCGi<3:0>は、導電線CG<3:0>とブロックBK<i>内のワード線WLi<3:0>とを接続し、転送トランジスタTCG(i+1)<3:0>は、導電線CG<3:0>とブロックBK<i+1>内のワード線WL(i+1)<3:0>とを接続する。
【０１２３】
転送トランジスタTOR<5:0>は、導電線SGDD<5:0>とブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続し、転送トランジスタT<5:0>は、導電線SGDSとブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続する。
【０１２４】
転送トランジスタQは、接地線Vssと転送トランジスタTOR<5:0>のゲート端子とを接続する。転送トランジスタQのゲート端子は、転送トランジスタT<5:0>のゲート端子に接続される。転送トランジスタTG<0>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続し、転送トランジスタTG<1>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続する。
【０１２５】
転送トランジスタTSGSiは、導電線SGSSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタTSGS(i+1)は、導電線SGSSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１２６】
転送トランジスタRDECADiは、導電線SGDSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタRDECAD(i+1)は、導電線SGDSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１２７】
このように、メモリセルアレイ内のブロックBK<i>, BK<i+1>とドライバ33内の転送トランジスタとを接続する導電線の数は、非常に多い。
【０１２８】
この場合、図１９の断面図に示すように、転送トランジスタTCGi<0>, TCG(i+1)<0>と第一メタル層M1との間に何ら導電層が存在しないと、配線が複雑化し、メモリセルアレイとドライバ33とを接続することが事実上できなくなる。
【０１２９】
図２０はドライバの導電層構造の第２例を示している。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図、図２２は、図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
【０１３０】
第２例においても、上述の第１例と同様に、図１５及び図１６のレイアウトに対応させて二つのブロックBK<i>, BK<i+1>について示す。
【０１３１】
ドライバ３３は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。転送トランジスタTCGi<3:0>は、導電線CG<3:0>とブロックBK<i>内のワード線WLi<3:0>とを接続し、転送トランジスタTCG(i+1)<3:0>は、導電線CG<3:0>とブロックBK<i+1>内のワード線WL(i+1)<3:0>とを接続する。
【０１３２】
転送トランジスタTOR<5:0>は、導電線SGDD<5:0>とブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続し、転送トランジスタT<5:0>は、導電線SGDSとブロックBK<i>, BK<i+1>内のビット線側セレクトゲート線SGD<5:0>とを接続する。
【０１３３】
転送トランジスタQは、接地線Vssと転送トランジスタTOR<5:0>のゲート端子とを接続する。転送トランジスタQのゲート端子は、転送トランジスタT<5:0>のゲート端子に接続される。転送トランジスタTG<0>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続し、転送トランジスタTG<1>は、導電線VRDEC2と転送トランジスタTOR<5:0>のゲート端子とを接続する。
【０１３４】
転送トランジスタTSGSiは、導電線SGSSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタTSGS(i+1)は、導電線SGSSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１３５】
転送トランジスタRDECADiは、導電線SGDSとブロックBK<i>内のソース線側セレクトゲート線SGSiとを接続し、転送トランジスタRDECAD(i+1)は、導電線SGDSとブロックBK<i+1>内のソース線側セレクトゲート線SGS(i+1)とを接続する。
【０１３６】
ここで、この第２例が第１例と異なる点は、メモリセルアレイ内のブロックBK<i>, BK<i+1>とドライバ33内の転送トランジスタとを接続するために、ドライバ33上に、ブロックBK<i>, BK<i+1>内の３以上の導電層と同じ構造を持つ３以上の導電層Lを配置したことにある。これら３以上の導電層Lを用いて、少なくともビット線側セレクトゲート線SGD<5:0>をドライバ33に接続する。
【０１３７】
この場合、図２１及び図２２の断面図に示すように、転送トランジスタTCGi<0>, TCG(i+1)<0>と第一メタル層M1との間には、メモリセルアレイ内と同様に、３以上の導電層（本例では、５つの導電層）が形成されるため、配線の複雑化を抑制でき、メモリセルアレイとドライバ33との接続が容易化される。
【０１３８】
尚、第２例では、ワード線WLi<5:0>, WL(i+1)<5:0>、ビット線側セレクトゲート線SGD<5:0>及びソース線側セレクトゲート線SGSi, SGS(i+1)について、ドライバ33上の３以上の導電層を利用したが、これらのうちの少なくとも１つ、例えば、ビット線側セレクトゲート線SGD<5:0>についてこれらの導電層を利用すれば、配線の複雑化の抑制という効果を得ることができる。
【０１３９】
また、第２例では、ドライバ33上の３以上の導電層は、例えば、ブロックBK<i>, BK<i+1>が配置される第一方向の幅がメモリセルアレイ内のビット線側セレクトゲート線の第一方向の幅よりも広いプレート状を有する。但し、これに限定されることはなく、ドライバ33上の３以上の導電層の幅及びパターンについては、設計や製造などの容易化などの観点から、適宜、変更が可能である。
【０１４０】
さらに、第２例では、ドライバ33上の３以上の導電層のうち最下層は、接地電位Vssに固定されるシールド線SHIELDにしている。これにより、転送トランジスタTCGi<0>, TCG(i+1)<0>とその上に形成される３以上の導電層との干渉を防ぐことができる。また、ドライバ33上の３以上の導電層内に、適宜、シールド線SHIELDを配置し、信号線同士の干渉を防止することも可能である。
【０１４１】
また、ドライバ33上の３以上の導電層のうちの少なくとも１つを、電気的にフローティング状態のダミー層にしてもよいし、メモリセルアレイ及び周辺回路に電源電位（例えば、プラスの電源電位、接地電位など）を供給するための電源層にしてもよい。
【０１４２】
この第２例では、図１５及び図１６のレイアウト、即ち、ブロックBK<i>内のビット線側セレクトゲート線とブロックBK<i+1>内のビット線側セレクトゲート線とが一対一に共通接続されたうえでドライバ33に接続される、というビット線側セレクトゲート線の共有化を図ったものを前提とする。
【０１４３】
但し、ビット線側セレクトゲート線の共有化を行っていないデバイスに対しても、配線の複雑化の抑制に関して一定の効果を得ることができる。
【０１４４】
(7)   ドライバの回路図  
図２３は、BiCS-NANDフラッシュメモリのドライバを詳細に示している。
【０１４５】
これは、図１４のレイアウト及び図２０乃至図２２の構造に対応する。
【０１４６】
１ブロック内において、ワード線の数は、4本（4層）、ビット線側セレクトゲート線の数は、6本（1層）、ソース線側セレクトゲート線の数は、1本（1層）とする。
【０１４７】
ドライバ33は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。ロウデコーダ35は、アンド回路から構成され、アドレス信号ADDRESSをデコードする。レベルシフタ34は、ドライバ33とロウデコーダ35の間に接続される。
【０１４８】
BSTON、VRDEC、RDECANDn<0>及びRDECANDn<1>は、転送トランジスタのオン／オフを制御する制御信号であり、SGDD<5:0>, CG<3:0>, SGSS, RDECADi, RDECAD(i+1), SGDSは、転送電圧である。
【０１４９】
この例では、二つのブロックBK<i>, BK<i+1>に対して、27個の転送トランジスタが必要になる。その内訳は、  
・  ブロックBK<i>, BK<i+1>内の8本(= 4本×2ブロック)のワード線WL<3:0>に対して8個の転送トランジスタTCGi<3:0>, TCG(i+1)<3:0>、  
・  ブロックBK<i>, BK<i+1>内の12本(= 6本×2ブロック)のビット線側セレクトゲート線SGD<5:0>に対して15個の転送トランジスタTOR<5:0>, T<5:0>, TG<0>, TG<1>, Q、  
・  ブロックBK<i>, BK<i+1>内の2本(= 1本×2ブロック)のソース線側セレクトゲート線SGSに対して4個の転送トランジスタTSGSi, TSGS(i+1), RDECADi, RDECAD(i+1)  
である。
【０１５０】
このように、本例では、二つのブロックに対して27個の転送トランジスタを設ければよい。即ち、１ブロック内のワード線の数が4本（4層）、ビット線側セレクトゲート線の数が6本（1層）、ソース線側セレクトゲート線の数が1本（1層）のBiCS-NANDフラッシュメモリにおいて、周辺回路の面積増大を抑えることができる。
【０１５１】
４．  抵抗変化型メモリ  
(1)   レイアウトイメージ  
図２４は、抵抗変化型メモリのレイアウトイメージを示している。
【０１５２】
半導体チップ内には、メモリセルアレイ及び周辺回路が形成される。メモリセルアレイは、PRAM、ReRAM、MRAMなどの抵抗変化素子をメモリセルとする。例えば、PRAMは、相変化材料をメモリセルとし、MRAMは、磁気抵抗効果素子をメモリセルとし、ReRAMは、電圧又は電流により抵抗値が変化する抵抗変化材料をメモリセルとする。
【０１５３】
本発明の例では、周辺回路内の抵抗素子及び容量素子を三次元化する。
【０１５４】
(2)   基本構造  
図２５は、クロスポイント型半導体メモリを示している。
【０１５５】
ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１は、Ｘ方向に延び、ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１は、Ｙ方向に延びる。
【０１５６】
ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してワード線ドライバ＆デコーダ３１に接続され、ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由してビット線ドライバ＆デコーダ＆読み出し回路３２に接続される。
【０１５７】
ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒｉ−１，Ｒｉ，Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号Ｃｉ−１，Ｃｉ，Ｃｉ＋１が入力される。
【０１５８】
メモリセル３３は、PRAM、ReRAM、MRAMなどの抵抗変化材料から構成され、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１との交差部に配置される。いわゆるクロスポイント型セルアレイ構造である。
【０１５９】
メモリセル３３には、記録／再生時における回り込み電流(sneak current)を防止するためのダイオード３４が付加される。
【０１６０】
図２６は、図２５の半導体メモリのメモリセルアレイ部の構造を示している。
【０１６１】
半導体チップ３０上には、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１が配置され、これら配線の交差部にメモリセル３３及びダイオード３４が配置される。
【０１６２】
このようなクロスポイント型セルアレイ構造の特長は、メモリセル３３に個別にＭＯＳトランジスタを接続する必要がないため、高集積化に有利な点にある。
【０１６３】
メモリセル３３は、例えば、図２７に示すように、記録層２２、保護層１３Ｂ及びヒータ層３５のスタック構造から構成される。１つのメモリセル３３により１ビットデータを記憶する。また、ダイオード３４は、ワード線ＷＬｉとメモリセル３３との間に配置される。
【０１６４】
本発明の例では、さらに、図２８及び図２９に示すように、メモリセル３３を積み重ねて、メモリセルアレイを３次元構造にする。
【０１６５】
(3)   記録／再生動作  
図２５乃至図２７を用いてReRAMの記録／再生動作を説明する。  
ここでは、点線Ａで囲んだメモリセル３３を選択し、これについて記録／再生動作を実行するものとする。
【０１６６】
記録（セット動作）は、選択されたメモリセル３３に電圧を印加し、そのメモリセル３３内に電位勾配を発生させて電流パルスを流せばよいため、例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に低い状態を作る。ビット線ＢＬｊを固定電位（例えば、接地電位）とすれば、ワード線ＷＬｉに負の電位を与えればよい。
【０１６７】
記録時には、非選択のワード線ＷＬｉ−１，ＷＬｉ＋１及び非選択のビット線ＢＬｊ−１，ＢＬｊ＋１については、全て同電位にバイアスしておくことが好ましい。
【０１６８】
また、記録前のスタンバイ時には、全てのワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１及び全てのビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１をプリチャージしておくことが好ましい。
【０１６９】
また、記録のための電流パルスは、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【０１７０】
再生に関しては、電流パルスを点線Ａで囲まれた選択されたメモリセル３３に流し、そのメモリセル３３の抵抗値を検出することにより行う。但し、電流パルスは、メモリセル３３を構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
【０１７１】
例えば、読み出し回路により発生した読み出し電流（電流パルス）をビット線ＢＬｊから点線Ａで囲まれたメモリセル３３に流し、読み出し回路によりそのメモリセル３３の抵抗値を測定する。
【０１７２】
消去（リセット）動作に関しては、点線Ａで囲まれた選択されたメモリセル３３を大電流パルスによりジュール加熱して、そのメモリセル３３における酸化還元反応を促進させることにより行う。
【０１７３】
５．  抵抗素子  
本発明の例に係わる三次元構造抵抗素子について説明する。
【０１７４】
本発明の例に係わる抵抗素子は、半導体基板上に積層され、導電性ポリシリコンから構成される複数の導電層と、複数の導電層上に配置される金属層とを備える。また、複数の導電層の各々は、例えば、同一方向に延びる複数の導電線から構成される。
【０１７５】
(1)   第１実施例  
図３０は、第１実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０１７６】
第１実施例では、積層数（積層される導電層の数）を４層とし、各導電層内の導電線のライン数を５本とする。各導電層内の５本の導電線は、それぞれ、導電性ポリシリコンから構成される。
【０１７７】
第１層（最下層）の５本の導電線をR<00>, R<01>, R<02>, R<03>, R<04>とし、第２層の５本の導電線をR<10>, R<11>, R<12>, R<13>, R<14>とし、第３層の５本の導電線をR<20>, R<21>, R<22>, R<23>, R<24>とし、第４層（最上層）の５本の導電線をR<30>, R<31>, R<32>, R<33>, R<34>とする。
【０１７８】
各導電層内の５本の導電線は、第１方向に延びる。これらの導電線は、第２方向に一定ピッチで配置され、かつ、その第２方向の幅が等しく設定されるのが好ましい。また、導電線の第１方向の長さは、最下層から最上層に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０１７９】
図３１乃至図３３は、４つの導電層の両端（第１方向の２つの端部）が階段状にレイアウトされている様子を示している。また、４つの導電層は、その両端部において金属層を介して互いに直列接続される。金属層のうちＸで示す部分は、下層と上層とを接続するラインを表している。
【０１８０】
また、図３４乃至図４１に示されるように、各導電層内の５本の導電線は、その両端部において金属層を介して互いに直列接続される。
【０１８１】
第１実施例では、積層数が偶数（４層）であるために、三次元構造抵抗素子の２つの端子Ａ，Ｂは、共に、４つの導電層の一端側から取り出される。
【０１８２】
このように、第１実施例では、４つの導電層の両端を階段状にレイアウトし、かつ、これら導電層をその両端部において金属層を介して互いに直列接続することにより、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０１８３】
ここで、第１実施例をBiCS-NANDの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図３のワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０１８４】
また、第１実施例を抵抗変化型メモリの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図２９のワード線WL(d)i-1, WL(d)i, WL(d)i+1, WL(u)i-1, WL(u)i, WL(u)i+1及びビット線BL(d)j-1, BL(d)j, BL(d)j+1, BL(u)j-1, BL(u)j, BL(u)j+1を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０１８５】
あるいは、４つの導電層は、ワード線に対しては、サリサイドプロセスでCoSiやNiSiを適用し、配線抵抗を下げることも可能である。その場合は、４つの導電層各々に対して、抵抗素子領域では、W、Co、Niが積層されないようにするプロセス工程や、ポリシリコン上に絶縁膜を残し、サリサイド反応が生じないようにするプロセス工程を採用すればよい。
【０１８６】
(2)   第２実施例  
図４２は、第２実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０１８７】
第２実施例では、積層数（積層される導電層の数）を３層とし、各導電層内の導電線のライン数を５本とする。各導電層内の５本の導電線は、それぞれ、導電性ポリシリコンから構成される。
【０１８８】
第１層（最下層）の５本の導電線をR<00>, R<01>, R<02>, R<03>, R<04>とし、第２層の５本の導電線をR<10>, R<11>, R<12>, R<13>, R<14>とし、第３層（最上層）の５本の導電線をR<20>, R<21>, R<22>, R<23>, R<24>とする。
【０１８９】
各導電層内の５本の導電線は、第１方向に延びる。これらの導電線は、第２方向に一定ピッチで配置され、かつ、その第２方向の幅が等しく設定されるのが好ましい。また、導電線の第１方向の長さは、最下層から最上層に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０１９０】
図４３乃至図４５は、４つの導電層の両端（第１方向の２つの端部）が階段状にレイアウトされている様子を示している。また、４つの導電層は、その両端部において金属層を介して互いに直列接続される。金属層のうちＸで示す部分は、下層と上層とを接続するラインを表している。
【０１９１】
また、図４６乃至図５１に示されるように、各導電層内の５本の導電線は、その両端部において金属層を介して互いに直列接続される。
【０１９２】
第２実施例では、積層数が奇数（３層）であるために、三次元構造抵抗素子の端子Ａは、４つの導電層の一端側から取り出され、三次元構造抵抗素子の端子Ｂは、４つの導電層の他端側から取り出される。
【０１９３】
このように、第２実施例では、４つの導電層の両端を階段状にレイアウトし、かつ、これら導電層をその両端部において金属層を介して互いに直列接続することにより、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０１９４】
ここで、第２実施例をBiCS-NANDの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図３のワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０１９５】
また、第２実施例を抵抗変化型メモリの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図２９のワード線WL(d)i-1, WL(d)i, WL(d)i+1, WL(u)i-1, WL(u)i, WL(u)i+1及びビット線BL(d)j-1, BL(d)j, BL(d)j+1, BL(u)j-1, BL(u)j, BL(u)j+1を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０１９６】
あるいは、第１実施例と同様に、４つの導電層は、ワード線に対しては、サリサイドプロセスでCoSiやNiSiを適用し、配線抵抗を下げることも可能である。その場合は、４つの導電層各々に対して、抵抗素子領域では、W、Co、Niが積層されないようにするプロセス工程や、ポリシリコン上に絶縁膜を残し、サリサイド反応が生じないようにするプロセス工程を採用すればよい。
【０１９７】
(3)   第３実施例  
図５２は、第３実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０１９８】
第３実施例では、積層数（積層される導電層の数）を４層とし、各導電層内の導電線のライン数を１本とする。各導電層内の１本の導電線は、導電性ポリシリコンから構成される。
【０１９９】
各導電層内の１本の導電線は、第１方向に延びる。また、導電線の第１方向の長さは、最下層から最上層に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０２００】
第３実施例では、積層数が偶数（４層）であるために、三次元構造抵抗素子の２つの端子Ａ，Ｂは、共に、４つの導電層の一端側から取り出される。
【０２０１】
第３実施例においても、第１及び第２実施例と同様に、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０２０２】
(4)   第４実施例  
図５３は、第４実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２０３】
第４実施例では、積層数（積層される導電層の数）を４層とし、各導電層内の導電線のライン数を２本とする。各導電層内の２本の導電線は、それぞれ、導電性ポリシリコンから構成される。
【０２０４】
各導電層内の２本の導電線は、第１方向に延びる。これらの導電線は、第２方向に一定ピッチで配置され、かつ、その第２方向の幅が等しく設定されるのが好ましい。また、導電線の第１方向の長さは、最下層から最上層に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０２０５】
第４実施例では、積層数が偶数（４層）であるために、三次元構造抵抗素子の２つの端子Ａ，Ｂは、共に、４つの導電層の一端側から取り出される。
【０２０６】
第４実施例においても、第１及び第２実施例と同様に、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０２０７】
(5)   第５実施例  
図５４は、第５実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２０８】
第５実施例では、積層数（積層される導電層の数）を３層とし、各導電層内の導電線のライン数を１本とする。各導電層内の１本の導電線は、導電性ポリシリコンから構成される。
【０２０９】
各導電層内の１本の導電線は、第１方向に延びる。また、導電線の第１方向の長さは、最下層から最上層に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０２１０】
第５実施例では、積層数が奇数（３層）であるために、三次元構造抵抗素子の端子Ａは、４つの導電層の一端側から取り出され、三次元構造抵抗素子の端子Ｂは、４つの導電層の他端側から取り出される。
【０２１１】
第５実施例においても、第１及び第２実施例と同様に、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０２１２】
(6)   第６実施例  
図５５は、第６実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２１３】
第６実施例では、積層数（積層される導電層の数）を３層とし、各導電層内の導電線のライン数を２本とする。各導電層内の２本の導電線は、それぞれ、導電性ポリシリコンから構成される。
【０２１４】
各導電層内の２本の導電線は、第１方向に延びる。これらの導電線は、第２方向に一定ピッチで配置され、かつ、その第２方向の幅が等しく設定されるのが好ましい。また、導電線の第１方向の長さは、最下層から最上層に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０２１５】
第６実施例では、積層数が奇数（３層）であるために、三次元構造抵抗素子の端子Ａは、４つの導電層の一端側から取り出され、三次元構造抵抗素子の端子Ｂは、４つの導電層の他端側から取り出される。
【０２１６】
第６実施例においても、第１及び第２実施例と同様に、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０２１７】
(7)   第７実施例  
図５６は、第７実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２１８】
第７実施例では、積層数（積層される導電層の数）を４層とし、各導電層内の導電線のライン数を５本とする。各導電層内の５本の導電線は、それぞれ、導電性ポリシリコンから構成される。
【０２１９】
第１層（最下層）の５本の導電線をR<00>, R<01>, R<02>, R<03>, R<04>とし、第２層の５本の導電線をR<10>, R<11>, R<12>, R<13>, R<14>とし、第３層の５本の導電線をR<20>, R<21>, R<22>, R<23>, R<24>とし、第４層（最上層）の５本の導電線をR<30>, R<31>, R<32>, R<33>, R<34>とする。
【０２２０】
各導電層内の５本の導電線は、第１方向に延びる。これらの導電線は、第２方向に一定ピッチで配置され、かつ、その第２方向の幅が等しく設定されるのが好ましい。
【０２２１】
また、奇数番目の導電層（第１層及び第３層）内の５本の導電線と偶数番目の導電層（第２層及び第４層）内の５本の導電線とは、これら導電線が延びる方向に垂直な方向に半ピッチずれている。
【０２２２】
さらに、導電線の第１方向の長さは、最下層から最上層に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０２２３】
図５７乃至図６０は、４つの導電層の両端（第１方向の２つの端部）が階段状にレイアウトされている様子を示している。また、４つの導電層は、その両端部において金属層を介して互いに直列接続される。金属層のうちＸで示す部分は、下層と上層とを接続するラインを表している。
【０２２４】
また、図６１乃至図６８に示されるように、各導電層内の５本の導電線は、その両端部において金属層を介して互いに直列接続される。
【０２２５】
第７実施例では、積層数が偶数（４層）であるために、三次元構造抵抗素子の２つの端子Ａ，Ｂは、共に、４つの導電層の一端側から取り出される。
【０２２６】
このように、第７実施例では、４つの導電層の両端を階段状にレイアウトし、かつ、これら導電層をその両端部において金属層を介して互いに直列接続することにより、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０２２７】
また、奇数番目の導電層内の５本の導電線と偶数番目の導電層内の５本の導電線とを、これら導電線が延びる方向に垂直な方向に半ピッチずらすことにより、上下層間の寄生容量を低減することができる。
【０２２８】
ここで、第７実施例をBiCS-NANDの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図３のワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２２９】
また、第７実施例を抵抗変化型メモリの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図２９のワード線WL(d)i-1, WL(d)i, WL(d)i+1, WL(u)i-1, WL(u)i, WL(u)i+1及びビット線BL(d)j-1, BL(d)j, BL(d)j+1, BL(u)j-1, BL(u)j, BL(u)j+1を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２３０】
あるいは、第１実施例と同様に、４つの導電層は、ワード線に対しては、サリサイドプロセスでCoSiやNiSiを適用し、配線抵抗を下げることも可能である。その場合は、４つの導電層各々に対して、抵抗素子領域では、W、Co、Niが積層されないようにするプロセス工程や、ポリシリコン上に絶縁膜を残し、サリサイド反応が生じないようにするプロセス工程を採用すればよい。
【０２３１】
(8)   第８実施例  
図６９は、第８実施例の抵抗素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２３２】
第８実施例では、積層数（積層される導電層の数）を８層とし、各導電層内の導電線のライン数を５本とする。各導電層内の５本の導電線は、それぞれ、導電性ポリシリコンから構成される。
【０２３３】
第１層（最下層）の５本の導電線をR<00>, R<01>, R<02>, R<03>, R<04>とし、第２層の５本の導電線をR<10>, R<11>, R<12>, R<13>, R<14>とし、第３層の５本の導電線をR<20>, R<21>, R<22>, R<23>, R<24>とし、第４層の５本の導電線をR<30>, R<31>, R<32>, R<33>, R<34>とする。
【０２３４】
第５層の５本の導電線をR<40>, R<41>, R<42>, R<43>, R<44>とし、第６層の５本の導電線をR<50>, R<51>, R<52>, R<53>, R<54>とし、第７層の５本の導電線をR<60>, R<61>, R<62>, R<63>, R<64>とし、第８層（最上層）の５本の導電線をR<70>, R<71>, R<72>, R<73>, R<74>とする。
【０２３５】
奇数番目の導電層（第１層、第３層、第５層及び第７層）内の５本の導電線は、第１方向に延びる。これらの導電線は、第２方向に一定ピッチで配置され、かつ、その第２方向の幅が等しく設定されるのが好ましい。
【０２３６】
偶数番目の導電層（第２層、第４層、第６層及び第８層）内の５本の導電線は、第１方向に交差する第２方向に延びる。これらの導電線は、第１方向に一定ピッチで配置され、かつ、その第１方向の幅が等しく設定されるのが好ましい。
【０２３７】
また、奇数番目の導電層内の５本の導電線の第１方向の長さは、第１層から第７層に向かうに従って、次第に短くなる。即ち、奇数番目の４つの導電層の両端は、階段状にレイアウトされる。
【０２３８】
偶数番目の導電層内の５本の導電線の第２方向の長さは、第２層から第８層に向かうに従って、次第に短くなる。即ち、偶数番目の４つの導電層の両端は、階段状にレイアウトされる。
【０２３９】
図７０は、奇数番目の４つの導電層の両端（第１方向の２つの端部）が階段状にレイアウトされている様子を示している。また、これらの４つの導電層は、その両端部において金属層を介して互いに直列接続される。金属層のうちＸで示す部分は、下層と上層とを接続するラインを表している。
【０２４０】
図７１は、偶数番目の４つの導電層の両端（第２方向の２つの端部）が階段状にレイアウトされている様子を示している。また、これらの４つの導電層は、その両端部において金属層を介して互いに直列接続される。金属層のうちＸで示す部分は、下層と上層とを接続するラインを表している。
【０２４１】
また、各導電層内の５本の導電線は、第１及び第２例と同様に、その両端部において金属層を介して互いに直列接続される。
【０２４２】
このように、第８実施例では、８つの導電層の両端を階段状にレイアウトし、かつ、これら導電層をその両端部において金属層を介して互いに直列接続することにより、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い抵抗素子を実現できる。
【０２４３】
また、奇数番目の導電層内の５本の導電線が延びる方向と偶数番目の導電層内の５本の導電線が延びる方向とを交差させることにより、上下層間の寄生容量を低減することができる。
【０２４４】
ここで、第８実施例をBiCS-NANDの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図３のワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２４５】
また、第８実施例を抵抗変化型メモリの周辺回路内の抵抗素子に適用するときは、４つの導電層は、例えば、図２９のワード線WL(d)i-1, WL(d)i, WL(d)i+1, WL(u)i-1, WL(u)i, WL(u)i+1及びビット線BL(d)j-1, BL(d)j, BL(d)j+1, BL(u)j-1, BL(u)j, BL(u)j+1を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２４６】
あるいは、第１実施例と同様に、４つの導電層は、ワード線に対しては、サリサイドプロセスでCoSiやNiSiを適用し、配線抵抗を下げることも可能である。その場合は、４つの導電層各々に対して、抵抗素子領域では、W、Co、Niが積層されないようにするプロセス工程や、ポリシリコン上に絶縁膜を残し、サリサイド反応が生じないようにするプロセス工程を採用すればよい。
【０２４７】
６．  容量素子  
本発明の例に係わる三次元構造容量素子について説明する。
【０２４８】
本発明の例に係わる容量素子は、半導体基板上に積層され、導電性ポリシリコンから構成される３層以上の導電層と、３層以上の導電層上に配置される金属層とを備える。
【０２４９】
(1)   第１実施例  
図７２は、第１実施例の容量素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２５０】
第１実施例では、積層数（積層される導電層の数）を４層とする。各導電層は、それぞれ、導電性ポリシリコンから構成される。
【０２５１】
各導電層は、第１方向に延びる。これら導電層の第１方向の長さは、第１層（最下層）から第４層（最上層）に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０２５２】
図７３は、４つの導電層の両端（第１方向の２つの端部）が階段状にレイアウトされている様子を示している。
【０２５３】
また、奇数番目の導電層（第１層及び第３層）は、４つの導電層の一端において金属層により互いに接続されて容量素子の第１電極を構成する。偶数番目の導電層（第２層及び第４層）は、４つの導電層の他端において金属層により互いに接続されて容量素子の第２電極を構成する。
【０２５４】
このように、第１実施例では、４つの導電層の両端を階段状にレイアウトし、かつ、奇数番目の導電層からなる第１電極と偶数番目の導電層からなる第２電極とにより容量素子を構成する。これにより、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い容量素子を実現できる。
【０２５５】
ここで、第１実施例をBiCS-NANDの周辺回路内の容量素子に適用するときは、４つの導電層は、例えば、図３のワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２５６】
また、第１実施例を抵抗変化型メモリの周辺回路内の容量素子に適用するときは、４つの導電層は、例えば、図２９のワード線WL(d)i-1, WL(d)i, WL(d)i+1, WL(u)i-1, WL(u)i, WL(u)i+1及びビット線BL(d)j-1, BL(d)j, BL(d)j+1, BL(u)j-1, BL(u)j, BL(u)j+1を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２５７】
(2)   第２実施例  
図７４は、第２実施例の容量素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２５８】
第２実施例では、積層数（積層される導電層の数）を４層とする。各導電層は、それぞれ、導電性ポリシリコンから構成される。
【０２５９】
各導電層は、第１方向に延びる。これら導電層の第１方向の長さは、第１層（最下層）から第４層（最上層）に向かうに従って、次第に短くなる。即ち、４つの導電層の両端は、階段状にレイアウトされる。
【０２６０】
図７５は、４つの導電層の両端（第１方向の２つの端部）が階段状にレイアウトされている様子を示している。
【０２６１】
また、奇数番目の導電層（第１層及び第３層）は、４つの導電層の一端又は他端において金属層により互いに接続されて容量素子の第１電極を構成する。偶数番目の導電層（第２層及び第４層）は、４つの導電層の一端又は他端において金属層により互いに接続されて容量素子の第２電極を構成する。
【０２６２】
第２実施例では、第１実施例に対して、容量素子の第１及び第２電極の取り出し方が相違する。
【０２６３】
このように、第２実施例では、４つの導電層の両端を階段状にレイアウトし、かつ、奇数番目の導電層からなる第１電極と偶数番目の導電層からなる第２電極とにより容量素子を構成する。これにより、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い容量素子を実現できる。
【０２６４】
ここで、第２実施例をBiCS-NANDの周辺回路内の容量素子に適用するときは、４つの導電層は、例えば、図３のワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２６５】
また、第２実施例を抵抗変化型メモリの周辺回路内の容量素子に適用するときは、４つの導電層は、例えば、図２９のワード線WL(d)i-1, WL(d)i, WL(d)i+1, WL(u)i-1, WL(u)i, WL(u)i+1及びビット線BL(d)j-1, BL(d)j, BL(d)j+1, BL(u)j-1, BL(u)j, BL(u)j+1を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２６６】
(3)   第３実施例  
図７６は、第３実施例の容量素子を示している。同図（ａ）は、半導体基板上から見た平面図であり、同図（ｂ）は、同図（ａ）の等価回路である。
【０２６７】
第３実施例では、積層数（積層される導電層の数）を４層とする。各導電層は、それぞれ、導電性ポリシリコンから構成される。
【０２６８】
４つの導電層の第１及び第２方向の長さは、それぞれ、第１層（最下層）から第４層（最上層）に向かうに従って、次第に短くなる。即ち、４つの導電層は、全ての端部が階段状となるレイアウト（ピラミッド型）で形成される。
【０２６９】
図７７及び図７８は、４つの導電層の全ての端部（第１及び第２方向の４つの端部）が階段状にレイアウトされている様子を示している。
【０２７０】
また、奇数番目の導電層（第１層及び第３層）は、４つの導電層の端部において金属層により互いに接続されて容量素子の第１電極を構成する。偶数番目の導電層（第２層及び第４層）は、４つの導電層の端部において金属層により互いに接続されて容量素子の第２電極を構成する。
【０２７１】
このように、第３実施例では、４つの導電層の全ての端部を階段状にレイアウトし、かつ、奇数番目の導電層からなる第１電極と偶数番目の導電層からなる第２電極とにより容量素子を構成する。これにより、三次元積層構造の半導体集回路（例えば、BiCS-NAND、PRAM、ReRAM、MRAMなど）と相性の良い容量素子を実現できる。
【０２７２】
ここで、第３実施例をBiCS-NANDの周辺回路内の容量素子に適用するときは、４つの導電層は、例えば、図３のワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２７３】
また、第３実施例を抵抗変化型メモリの周辺回路内の容量素子に適用するときは、４つの導電層は、例えば、図２９のワード線WL(d)i-1, WL(d)i, WL(d)i+1, WL(u)i-1, WL(u)i, WL(u)i+1及びビット線BL(d)j-1, BL(d)j, BL(d)j+1, BL(u)j-1, BL(u)j, BL(u)j+1を構成する４つの導電層と同じとする。これにより、プロセスの追加なく、三次元抵抗素子を形成できる。
【０２７４】
７．  適用例  
本発明の技術は、ビットコストスケーラビリティを実現するため、１つのセルユニットが直列接続された複数のメモリセル(NAND列)から構成されるBiCS-NANDフラッシュメモリに適用するのが効果的である。
【０２７５】
図７９及び図８０は、本発明の例に係わる抵抗素子をBiCS-NANDフラッシュメモリに適用した場合の具体例を示している。
【０２７６】
図７９に付されている記号は、BiCS-NANDの説明で使用した図３乃至図２３内の記号に対応している。図７９の構造と図８０の構造は、共に、同一の半導体基板２１上に形成される。図８０において、ＲＥは、抵抗素子を示し、ＬＣは、ロジック回路（ＣＭＯＳ回路）を示している。
【０２７７】
BiCS-NANDでは、例えば、ワード線WL<0>, WL<1>, WL<2>, WL<3>が均一の厚さ(100 nm〜200 nm)で形成される。そこで、この４つの導電層を利用して抵抗素子を形成する。即ち、抵抗素子ＲＥを構成する４つの導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>は、ワード線WL<0>, WL<1>, WL<2>, WL<3>を構成する４つの導電層に対応する。これら４つの導電層のうち同一レベルに存在する導電層は、同時に形成される。
【０２７８】
また、BiCS-NAND内のソース側セレクトゲート線SGSを構成する導電層は、ロジック回路ＬＣ内のトランジスタのゲート電極を構成する導電層に対応する。これら導電層も同時に形成される。
【０２７９】
尚、BiCSメモリのメモリセル構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるMONOS型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。
【０２８０】
さらに、1つのメモリセルに記憶させるデータ値については、２値(two-level)であってもよいし、３値(three-level)以上の多値(multi-level)であってもよい。
【０２８１】
８．  むすび  
本発明によれば、抵抗素子及び容量素子の三次元化によりこれらに必要とされる領域の面積を縮小することができる。
【０２８２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２８３】
【図１】半導体チップのレイアウトイメージを示す図。
【図２】BiCS-NANDのレイアウトイメージを示す図。
【図３】BiCS-NANDフラッシュメモリの鳥瞰図。
【図４】BiCS-NANDフラッシュメモリの平面図。
【図５】図４のV-V線に沿う断面図。
【図６】図４のVI-VI線に沿う断面図。
【図７】NANDセルユニットの構造図。
【図８】NANDセルユニットの鳥瞰図。
【図９】メモリセルアレイの等価回路図。
【図１０】BiCS-NANDと二次元NANDとの比較図。
【図１１】ブロックレイアウトの第一例を示す図。
【図１２】ブロックレイアウトの第二例を示す図。
【図１３】ブロックレイアウトの第三例を示す図。
【図１４】ブロックレイアウトの第四例を示す図。
【図１５】ビット線側セレクトゲート線のレイアウトの概念図。
【図１６】図１５をデバイス化したときの平面図。
【図１７】ビット線側セレクトゲート線のレイアウトの概念図。
【図１８】ドライバのレイアウトを示す平面図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】ドライバのレイアウトを示す平面図。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】ドライバの回路例を示す図。
【図２４】抵抗変化型メモリのレイアウトイメージを示す図。
【図２５】抵抗変化型メモリのメモリセルアレイの回路例を示す図。
【図２６】クロスポイント型メモリセルアレイを示す図。
【図２７】メモリセルの構造例を示す図。
【図２８】クロスポイント型メモリセルアレイを示す図。
【図２９】クロスポイント型メモリセルアレイを示す図。
【図３０】抵抗素子の第１実施例を示す平面図。
【図３１】図３０のXXXI−XXXI線に沿う断面図。
【図３２】図３０のXXXII−XXXII線に沿う断面図。
【図３３】図３０のXXXIII−XXXIII線に沿う断面図。
【図３４】図３０のXXXIV−XXXIV線に沿う断面図。
【図３５】図３０のXXXV−XXXV線に沿う断面図。
【図３６】図３０のXXXVI−XXXVI線に沿う断面図。
【図３７】図３０のXXXVII−XXXVII線に沿う断面図。
【図３８】図３０のXXXVIII−XXXVIII線に沿う断面図。
【図３９】図３０のXXXIX−XXXIX線に沿う断面図。
【図４０】図３０のXL−XL線に沿う断面図。
【図４１】図３０のXLI−XLI線に沿う断面図。
【図４２】抵抗素子の第２実施例を示す平面図。
【図４３】図４２のXLIII−XLIII線に沿う断面図。
【図４４】図４２のXLIV−XLIX線に沿う断面図。
【図４５】図４２のXLV−XLV線に沿う断面図。
【図４６】図４２のXLVI−XLVI線に沿う断面図。
【図４７】図４２のXLVII-XLVII線に沿う断面図。
【図４８】図４２のXLVIII−XLVIII線に沿う断面図。
【図４９】図４２のXLIX−XLIX線に沿う断面図。
【図５０】図４２のL−L線に沿う断面図。
【図５１】図４２のLI−LI線に沿う断面図。
【図５２】抵抗素子の第３実施例を示す平面図。
【図５３】抵抗素子の第４実施例を示す平面図。
【図５４】抵抗素子の第５実施例を示す平面図。
【図５５】抵抗素子の第６実施例を示す平面図。
【図５６】抵抗素子の第７実施例を示す平面図。
【図５７】図５６のLVII−LVII線に沿う断面図。
【図５８】図５６のLVIII−LVIII線に沿う断面図。
【図５９】図５６のLIX−LIX線に沿う断面図。
【図６０】図５６のLX−LX線に沿う断面図。
【図６１】図５６のLXI−LXI線に沿う断面図。
【図６２】図５６のLXII−LXII線に沿う断面図。
【図６３】図５６のLXIII−LXIII線に沿う断面図。
【図６４】図５６のLXIV−LXIV線に沿う断面図。
【図６５】図５６のLXV−LXV線に沿う断面図。
【図６６】図５６のLXVI−LXVI線に沿う断面図。
【図６７】図５６のLXVII−LXVII線に沿う断面図。
【図６８】図５６のLXVIII−LXVIII線に沿う断面図。
【図６９】抵抗素子の第８実施例を示す平面図。
【図７０】図６９のLXX−LXX線に沿う断面図。
【図７１】図６９のLXXI−LXXI線に沿う断面図。
【図７２】容量素子の第１実施例を示す平面図。
【図７３】図７２のLXXIII−LXXIII線に沿う断面図。
【図７４】容量素子の第２実施例を示す平面図。
【図７５】図７４のLXXV−LXXV線に沿う断面図。
【図７６】容量素子の第３実施例を示す平面図。
【図７７】図７６のLXXVII−LXXVII線に沿う断面図。
【図７８】図７６のLXXVIII−LXXVIII線に沿う断面図。
【図７９】適用例としてのBiCS-NANDチップ内のメモリセルアレイを示す断面図。
【図８０】適用例としてのBiCS-NANDチップ内の抵抗素子を示す断面図。
【符号の説明】
【０２８４】
WL<0>, …WL<3>:  ワード線、  BL<0>, …BL<m>:  ビット線、  SGS:  ソース線側セレクトゲート線、  SGD<0>, …SGD<5>:  ビット線側セレクトゲート線、  AA:  アクティブエリア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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