(57)【要約】【課題】本発明は、書き込み効率を向上させることが可能な、コモンカソード型であって順次発光型の画像表示装置及び駆動方法を提供することを目的とする。【解決手段】発光素子ＯＬＥＤと、第１端子ｔ１１と発光素子ＯＬＥＤのアノードに接続される第３端子ｔ１３との電位差に応じて、第２端子ｔ１２と第３端子ｔ１３との間に流れる電流を制御する駆動トランジスタＴdと、駆動トランジスタＴd閾値電圧を保持する第１容量素子Ｃs1と、第２端子と接続され且つ複数の画素回路のライン毎に共通に接続されるＶDD線と、画像信号電圧を保持する第２容量素子Ｃs2と、を備え、発光素子ＯＬＥＤの発光期間中に、第１端子ｔ１１と第３端子ｔ１３との間の電圧差が、第１容量素子Ｃs1及び第２容量素子Ｃs2が保持する電圧を合わせた大きさとなり、ＶDD線から駆動トランジスタＴdを介して発光素子ＯＬＥＤに電流が流れる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数の画素回路を有した画像表示装置であって、
前記複数の画素回路のそれぞれは、
アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、
第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、
第１電極と、前記第１端子に接続される第２電極とを有し、前記ドライバ素子の閾値電圧に対応する電圧を保持する第１容量素子と、
前記第２端子と接続され、且つ前記複数の画素回路のライン毎に共通に接続される電源線と、
一端が前記第１電極と接続され、他端が前記アノード電極に接続されるとともに、前記発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子と、
を備え、
前記発光素子の発光期間中に、前記第１端子と前記第３端子との間の電圧差が、前記第１容量素子が保持する前記電圧と前記第２容量素子が保持する前記画像信号電圧とを合わせた大きさとなり、前記電源線から前記ドライバ素子を介して前記発光素子に電流が流れることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記第２容量素子は、前記発光素子の発光期間中に前記第１容量素子の前記第１電極と、前記ドライバ素子の前記第３端子との間に接続されることを特徴とする画像表示装置。
【請求項３】
請求項１に記載の画像表示装置において、
前記第２容量素子に画像信号電圧を供給する画像信号線をさらに備え、
前記画像信号線は、スイッチング素子を介して電気的に前記第１容量素子の前記第１電極及び前記第２容量素子の前記一端と接続され、
前記画像信号線が前記第２容量素子に画像信号電圧を供給している際に、前記第１容量素子が前記ドライバ素子と前記画像信号線との間に接続された状態となることを特徴とする画像表示装置。
【請求項４】
請求項１に記載の画像表示装置において、
前記電源線と前記第１容量素子の前記第１電極との間に接続される電圧印加素子をさらに備え、
前記電圧印加素子は、前記ドライバ素子の前記閾値電圧を検出している際に、前記第１容量素子が前記ドライバ素子と前記電源線との間に接続された状態となることを特徴とする画像表示装置。
【請求項５】
マトリックス状に配列される複数の画素回路を有し、各画素回路に、
アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、
第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、
第１電極と、前記第１端子に接続される第２電極とを有する第１容量素子と、
一端が前記第１電極と接続され、他端が前記アノード電極と接続される第２容量素子と、
を備える画像表示装置の駆動方法であって、
前記複数の画素回路のライン毎に、
前記ドライバ素子の閾値電圧を検出して前記閾値電圧に対応する電圧を前記第１容量素子に保持させる閾値電圧検出工程と、
前記発光素子の発光輝度に対応する画像信号電圧を前記第２容量素子に保持させる書き込み工程と、
前記第１容量素子と前記第２容量素子とを電気的に直列接続して、前記第１容量素子に保持された前記閾値電圧に対応する電圧と前記第２容量素子に保持された前記画像信号電圧との電圧を加算し、当該加算電圧を前記ドライバ素子の前記第１端子と前記第３端子との間に印加することにより、前記発光素子を発光させる発光工程と、を含むことを特徴とする画像表示装置の駆動方法。
【請求項６】
請求項５に記載の画像表示装置の駆動方法において、
前記第２端子に接続され、且つ前記複数の画素回路のライン毎に共通接続される電源線を更に備え、
前記発光工程では、前記電源線を介して前記複数の画素回路のライン毎に電圧を印加し、該電圧が印加されるライン毎に前記発光素子を発光させることを特徴とする画像表示装置の駆動方法。
【請求項７】
請求項５に記載の画像表示装置の駆動方法において、
前記発光素子は、前記アノード電極側から前記カソード電極側に電流が流れることで発光し、前記カソード電極側から前記アノード電極側には電流が流れず、電荷が蓄積され、
前記閾値電圧検出工程の後で且つ前記書き込み工程の前に、前記発光素子に蓄積された電荷を放電させる発光素子初期化工程をさらに含むことを特徴とする画像表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ等の画像表示装置及び画像表示装置の駆動方法に関する。
【背景技術】
【０００２】
発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro  Luminescence）素子を用いた画像表示装置が提案されている。かかる画像表示装置として、例えば、アモルファスシリコンや多結晶シリコン等で形成される薄膜トランジスタ（Thin  Film  Transistor；以下「ＴＦＴ」という）を含む画素回路と、有機発光ダイオード（Organic  Light  Emitting  Diode）等で形成される有機ＥＬ素子とで１つの画素を構成したものが知られている（例えば、特許文献１参照）。なお、この特許文献１に記載の画像表示装置は、有機ＥＬ素子を駆動する駆動トランジスタと、駆動トランジスタの閾値電圧を保持する第１容量素子と、画像信号電圧を保持する第２容量素子と、を備えている。
【０００３】
また、特許文献１に記載の画像表示装置は、有機ＥＬ素子のアノード電極と駆動トランジスタのソースとが接続され、有機ＥＬ素子のカソード電極が複数の画素で共通となるコモンカソード型の構造となっている。また、かかる画像表示装置は、マトリックス状に配列された画素がライン毎に順次発光する順次発光構造となっている。
【０００４】
【特許文献１】特開２００５−９９７１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に記載の画像表示装置では、データ書き込み電圧を第２容量素子に蓄積する際に、第１容量素子と第２容量素子とが電気的に直列接続されるため、第１と第２の容量素子に電圧を書き込むための書き込み効率は小さなものとなる。具体的には、第１と第２の容量素子の容量を夫々Ｃs1、Ｃs2とすると、書き込み効率はＣs1／（Ｃs1＋Ｃs2）となり非効率的である。
【０００６】
本発明は、上記に鑑みてなされたものであって、書き込み効率を向上させることが可能な、コモンカソード型であって順次発光型の画像表示装置及び駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る画像表示装置は、複数の画素回路を有した画像表示装置であって、前記複数の画素回路のそれぞれは、アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、第１電極と、前記第１端子に接続される第２電極とを有し、前記ドライバ素子の閾値電圧に対応する電圧を保持する第１容量素子と、前記第２端子と接続され、且つ前記複数の画素回路のライン毎に共通に接続される電源線と、一端が前記第１電極と接続され、他端が前記アノード電極に接続されるとともに、前記発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子と、を備え、前記発光素子の発光期間中に、前記第１端子と前記第３端子との間の電圧差が、前記第１容量素子が保持する前記電圧と前記第２容量素子が保持する前記画像信号電圧とを合わせた大きさとなり、前記電源線から前記ドライバ素子を介して前記発光素子に電流が流れることを特徴とする。
また、本発明の一実施形態に係る画像表示装置では、前記第２容量素子が、前記発光素子の発光期間中に前記第１容量素子の前記第１電極と、前記ドライバ素子の前記第３端子との間に接続されることを特徴とする。
また、本発明の一実施形態に係る画像表示装置では、前記第２容量素子に画像信号電圧を供給する画像信号線をさらに備え、前記画像信号線は、スイッチング素子を介して電気的に前記第１容量素子の前記第１電極及び前記第２容量素子の前記一端と接続され、前記画像信号線が前記第２容量素子に画像信号電圧を供給している際に、前記第１容量素子が前記ドライバ素子と前記画像信号線との間に接続された状態となることを特徴とする。
また、本発明の一実施形態に係る画像表示装置では、前記電源線と前記第１容量素子の前記第１電極との間に接続される電圧印加素子をさらに備え、前記電圧印加素子は、前記ドライバ素子の前記閾値電圧を検出している際に、前記第１容量素子が前記ドライバ素子と前記電源線との間に接続された状態となることを特徴とする。
【０００８】
また、本発明の一実施形態に係る画像表示装置の駆動方法は、マトリックス状に配列される複数の画素回路を有し、各画素回路に、アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、第１電極と、前記第１端子に接続される第２電極とを有する第１容量素子と、一端が前記第１電極と接続され、他端が前記アノード電極と接続される第２容量素子と、を備える画像表示装置の駆動方法であって、前記複数の画素回路のライン毎に、前記ドライバ素子の閾値電圧を検出して前記閾値電圧に対応する電圧を前記第１容量素子に保持させる閾値電圧検出工程と、前記発光素子の発光輝度に対応する画像信号電圧を前記第２容量素子に保持させる書き込み工程と、前記第１容量素子と前記第２容量素子とを電気的に直列接続して、前記第１容量素子に保持された前記閾値電圧に対応する電圧と前記第２容量素子に保持された前記画像信号電圧との電圧を加算し、当該加算電圧を前記ドライバ素子の前記第１端子と前記第３端子との間に印加することにより、前記発光素子を発光させる発光工程と、を含むことを特徴とする。
また、本発明の一実施形態に係る画像表示装置の駆動方法では、前記第２端子に接続され、且つ前記複数の画素回路のライン毎に共通接続される電源線を更に備え、前記発光工程では、前記電源線を介して前記複数の画素回路のライン毎に電圧を印加し、該電圧が印加されるライン毎に前記発光素子を発光させることを特徴とする。
また、本発明の一実施形態に係る画像表示装置の駆動方法では、前記発光素子は、前記アノード電極側から前記カソード電極側に電流が流れることで発光し、前記カソード電極側から前記アノード電極側には電流が流れず、電荷が蓄積され、前記閾値電圧検出工程の後で且つ前記書き込み工程の前に、前記発光素子に蓄積された電荷を放電させる発光素子初期化工程をさらに含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、書き込み効率を向上させることが可能な、コモンカソード型であって順次発光型の画像表示装置及び駆動方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好適な実施の形態に係る画像表示装置を図面に基づいて詳細に説明する。なお、以下の各実施形態によって本発明が限定されるものではない。
【００１１】
まず、以下の各実施形態で用いる用語等について説明する。「電気的に接続される」という文言は、一方の部材と他方の部材とが配線等を介して常に導電可能に接続されている態様、及び一方の部材と他方の部材とが、導電性を有する配線等だけでなく、その他の部材によって間接的に接続されている態様の双方を含む意味で用いる。つまり、「電気的に接続される」という文言は、他の部材の状態（例えば、トランジスタのソースとドレインとの間で電流が流れ得る導電状態）に応じて、一方の部材と他方の部材とが配線及びその他の部材によって導電可能に接続される態様を含む意味で用いる。
【００１２】
また、「ゲート・ソース間電圧」とは、トランジスタのソースに対してゲートに印加される電圧のことを言い、適宜「Ｖgs」と表記する。
【００１３】
また、「閾値電圧」とは、トランジスタがオフ状態（所謂ドレイン電流が流れない状態）からオン状態（ドレイン電流が流れる状態）に移り変わるときの、境界となるゲート・ソース間電圧のことを意味する。
【００１４】
［第１の実施形態］
図１は、第１の実施形態に係る画像表示装置１００の構成を模式的に示した図である。同図に示したように、画像表示装置１００は、後述する画素回路１０がマトリクス状（二次元平面的）に配列された表示パネル２０と、制御回路３１と、電源制御回路３２と、制御線駆動回路３３と、画像信号線駆動回路３４とを備えている。なお、図２では、ｍ列ｎ行分の画素回路１０がマトリクス状に配列された例を示している。
【００１５】
表示パネル２０には、画面水平方向（図中行方向）にＶDD線２１、Ｔth制御線２３、Ｔrst制御線２４、走査線２５が配設されている。また、画面垂直方向（図中列方向）には、画像信号線２６が配設されている。ここで、ＶDD線２１は、電源制御回路３２と電気的に接続されており、Ｔth制御線２３、Ｔrst制御線２４及び走査線２５は、制御線駆動回路３３と電気的に接続されている。また、画像信号線２６は、画像信号線駆動回路３４と電気的に接続されている。なお、図示していないが表示パネル２０のグランドとなるＧＮＤ線２２が、画素回路１０の夫々に接続されているものとする。
【００１６】
制御回路３１は、例えば演算回路、論理回路などを内部に含む駆動用ＩＣやカウンタなどの制御機器を用いて構成することができ、入力された画像データや、当該画像データを表示パネル２０に表示させるための電源（ＶgL、ＶgH、ＶDD、−Ｖp、Ｖdata等）を、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４から供給するタイミングを制御する。
【００１７】
電源制御回路３２は、例えばスイッチング素子などを内部に含む駆動用ＩＣなどを用いて構成することができる。電源制御回路３２は、制御回路３１から入力されるクロック信号に基づき、自己の内部で生成した電力（電位）をＶDD線２１に印加するタイミングを制御する。
【００１８】
制御線駆動回路３３は、例えばスイッチング素子などを内部に含む駆動用ＩＣなどを用いて構成することができる。制御線駆動回路３３は、制御回路３１から入力されるクロック信号に基づき、自己の内部で生成した各種制御信号をＴth制御線２３、Ｔrst制御線２４、走査線２５に印加するタイミングを制御する。
【００１９】
画像信号線駆動回路３４は、例えば演算回路などを内部に含む駆動用ＩＣなどを用いて構成することができる。画像信号線駆動回路３４は、制御回路３１から入力される画像信号に基づき、当該画像信号に対応する電圧（以下、画像信号電圧と言う）を生成するとともに、制御回路３１から入力されるクロック信号に基づき、生成した画像信号電圧を画像信号線２６に供給するタイミングを制御する。 
【００２０】
なお、図１の構成において、ＶDD線２１、Ｔth制御線２３、Ｔrst制御線２４、走査線２５及び画像信号線２６、ならびに制御回路３１、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４に関するレイアウトは、その一例を示すものであり、これらのレイアウトに限られるものではない。例えば、図１では、制御回路３１、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４を表示パネル２０の外部に配置しているが、これらの回路の何れか又は全てを表示パネル２０の内部に配置する形態としてもよい。
【００２１】
＜画素回路の構成＞
図２は、図１に示した画素回路１０（１画素）の構成の一例を示した図である。同図に示したように、画素回路１０は、発光素子である有機ＥＬ素子ＯＬＥＤと、有機ＥＬ素子ＯＬＥＤを駆動するためのドライバ素子である駆動トランジスタＴdと、駆動トランジスタＴdの閾値電圧を検出する際に用いられる閾値電圧検出素子である閾値電圧検出用トランジスタＴthと、第１容量素子Ｃs1への電圧印加を制御する電圧印加素子としてのリセット用トランジスタＴrstと、スイッチング素子としてのスイッチングトランジスタＴsと、第１容量素子として閾値電圧を保持する第１容量素子Ｃs1と、第２容量素子として画像信号電圧を保持する第２容量素子Ｃs2とを備える。なお、有機ＥＬ素子ＯＬＥＤは、逆電圧印加時にコンデンサとして機能するため、図２ではこれを有機ＥＬ素子容量Ｃoledとして等価的に表している。
【００２２】
駆動トランジスタＴdは、第１端子ｔ１１、第２端子ｔ１２及び第３端子ｔ１３を有している。第１端子ｔ１１は、第１容量素子Ｃs1の電極１ｂと電気的に接続されている。また、第２端子ｔ１２は、ＶDD線２１と電気的に接続されており第３端子ｔ１３は、有機ＥＬ素子ＯＬＥＤのアノード電極と電気的に接続されている。ここで、第１端子ｔ１１はゲート電極（ゲート）に対応し、第２端子ｔ１２及び第３端子ｔ１３のうち何れか一方がドレイン電極（ドレイン）に、他方がソース電極（ソース）に対応する。なお、第２端子ｔ１２と第３端子ｔ１３との相対的な電位関係は、後述する各制御期間に応じて変動する。また、「ドレイン」及び「ソース」は、トランジスタの導電型及び相対的な電位関係によって定義される。
【００２３】
本実施形態で使用するｎ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子（すわなち、第２端子ｔ１２と第３端子ｔ１３）のうち、高電位側の端子が「ドレイン」となり、低電位側の端子が「ソース」となる。また、ｐ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子のうち、低電位側の端子が「ドレイン」となり、高電位側の端子が「ソース」となる。
【００２４】
駆動トランジスタＴdでは、第１端子ｔ１１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ１１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。
【００２５】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間の発光体層に電流が流れ、該発光体層が発光する。具体的に、アノード電極としては、アルミニウム、銀、銅又は金等の金属或いはこれらの合金等を用いることができる。また、カソード電極としては、インジウム錫酸化膜（ＩＴＯ）等の光透過性を有する導電材料、マグネシウム、銀、アルミニウム、カルシウム等の材料等を用いることができる。なお、発光体層は、該発光体層に注入された正孔と電子とが再結合することによって光を生じる。
【００２６】
また、本実施形態においては、コモンカソード型の画像表示装置である。つまり、画素回路上に、アノード電極、発光体層さらにカソード電極を順に形成した構造であって、且つカソード電極は全ての画素にて共通の電極である。カソード電極が共通電極であるコモンカソード型の画像表示装置であっては、コモンアノード型の画像表示装置に比べて、上部電極であるカソード電極を画素ごとに分断するための分断技術を使用せずに済むために、製造工程を単純化することができる。
【００２７】
発光体層としては、例えば、（ポリ）フルオレン誘導体（ＰＦ）、（ポリ）パラフェニレンビニレン誘導体（ＰＰＶ）、ポリフェニレン誘導体（ＰＰ）、ポリパラフィニレン誘導体（ＰＰＰ）、ポリビニルカルバゾール（ＰＶＫ）、ポリチオフェン誘導体、ポリメチルフェニルシラン（ＰＭＰＳ）等のポリシラン系等を用いることができる。また、発光体層としては、これらの材料に、ペリレン系色素、クマリン系色素又はローダミン系色素等の高分子材料、ルブレン、ペリレン、テトラフェニルブタジエン、キナクリドン又はナイルレッド等の低分子材料が添加されたものを用いることができる。
【００２８】
有機ＥＬ素子ＯＬＥＤのアノード電極は、駆動トランジスタＴdの第３端子ｔ１３と電気的に接続され、カソード電極はＧＮＤ線２２と電気的に接続されている。なお、本実施形態で用いる画素回路１０では、有機ＥＬ素子ＯＬＥＤのカソード電極が、画像表示装置を構成する全ての画素で共通となるコモンカソード型となっている。
【００２９】
閾値電圧検出用トランジスタＴthは、第１端子ｔ２１、第２端子ｔ２２及び第３端子ｔ２３を有している。第１端子ｔ２１は、Ｔth制御線２３と電気的に接続されている。第２端子ｔ２２は、駆動トランジスタＴdの第１端子ｔ１１と第１容量素子Ｃs1の電極１ｂとを電気的に接続する配線に対して導電可能に接続されている。また、第３端子ｔ２３は、駆動トランジスタＴdの第３端子ｔ１３と有機ＥＬ素子ＯＬＥＤのアノード電極とを電気的に接続する配線に対して導電可能に接続されている。ここで、第１端子ｔ２１がゲート電極に対応し、第２端子ｔ２２及び第３端子ｔ２３の何れか一方がソース電極に、他方がドレイン電極に夫々対応する。なお、第２端子ｔ２２と第３端子ｔ２３との相対的な電位関係は、駆動トランジスタＴdと同様、後述する各制御期間に応じて変動する。
【００３０】
閾値電圧検出用トランジスタＴthでは、第１端子ｔ２１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ２１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。
【００３１】
また、閾値電圧検出用トランジスタＴthは、自身がオン状態となったときに、駆動トランジスタＴdのゲートとドレインとを電気的に接続することができる。そして、駆動トランジスタＴdのゲート・ソース間電圧が駆動トランジスタＴdの閾値電圧Ｖthとなるまで、駆動トランジスタＴdのゲートからドレインに向かって電流が流れる。その結果、駆動トランジスタＴdの閾値電圧Ｖthが検出される。
【００３２】
つまり、閾値電圧検出用トランジスタＴthは、有機ＥＬ素子ＯＬＥＤの発光前において画素毎に駆動トランジスタＴdのゲート・ソース間電圧を閾値電圧Ｖthに基づいて設定することで、駆動トランジスタＴdにおける閾値電圧Ｖthのばらつきを補償するＶth補償機能を実現するために設けられている。なお、駆動トランジスタＴdのゲート・ソース間電圧が閾値電圧Ｖthとなったとき、駆動トランジスタＴdには電流が流れなくなるので、このときのゲート・ソース間電圧、即ちＶthが第１容量素子Ｃs1に印加される。
【００３３】
リセット用トランジスタＴrstは、第１端子ｔ３１、第２端子ｔ３２及び第３端子ｔ３３を有している。第１端子ｔ３１は、Ｔrst制御線２４と電気的に接続されており、第２端子ｔ３２は、ＶDD線２１と電気的に接続されている。また、第３端子ｔ３３は、スイッチングトランジスタＴsの第３端子ｔ４３と、第１容量素子Ｃs1の電極１ａとを電気的に接続する配線に対して導電可能に接続されている。なお、第１端子ｔ３１はゲート電極に対応し、第２端子ｔ３２はドレイン電極に対応し、第３端子ｔ３３はソース電極に対応する。
【００３４】
リセット用トランジスタＴrstでは、第１端子ｔ３１に印加される電位、より詳細には第１端子ｔ３１と第３端子ｔ３３との間に印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ３１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。
【００３５】
また、リセット用トランジスタＴrstは、自身がオン状態のときに、第１容量素子Ｃs1の電極１ａに所定の電位を印加することで、ひいては第１容量素子Ｃs1に閾値電圧が印加される。
【００３６】
スイッチングトランジスタＴsは、第１端子ｔ４１、第２端子ｔ４２及び第３端子ｔ４３を有している。第１端子ｔ４１は、走査線２５と電気的に接続されており、第２端子ｔ４２は、画像信号線２６と電気的に接続されている。また、第３端子ｔ４３は、リセット用トランジスタＴrstの第３端子ｔ３３と、第１容量素子Ｃs1の電極１ａとを電気的に接続する配線に対して導電可能に接続されている。なお、第１端子ｔ４１はゲート電極に対応し、第２端子ｔ４２はドレイン電極に対応し、第３端子ｔ４３はソース電極に対応する。
【００３７】
スイッチングトランジスタＴsでは、第１端子ｔ４１に印加される電位、より詳細には第１端子ｔ４１と第３端子ｔ４３との間に印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ４１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。
【００３８】
また、スイッチングトランジスタＴsは、自身がオン状態となるとともに画像信号線２６に画像信号電圧が供給されたときに、第２容量素子Ｃs2に画像信号電圧が印加される。
【００３９】
第１容量素子Ｃs1は、後述するＶth検出期間時に駆動トランジスタＴdの閾値電圧Ｖthに対応する電荷量を保持する機能を有する。なお、第１容量素子Ｃs1の一方の電極１ａは、スイッチングトランジスタＴsの第３端子ｔ４３と電気的に接続されている。また、他方の電極１ｂは、駆動トランジスタＴdの第１端子ｔ１１（ゲート）と電気的に接続されている。
【００４０】
第２容量素子Ｃs2は、後述する書き込み期間時に画像信号電圧に応じた電荷量を保持する機能を有する。なお、第２容量素子Ｃs2の一方の電極２ａは、スイッチングトランジスタＴsの第３端子ｔ４３と、第１容量素子Ｃs1の電極１ａとを電気的に接続する配線に対して導電可能に接続されている。また、他方の電極２ｂは、駆動トランジスタＴdの第３端子ｔ１３と有機ＥＬ素子ＯＬＥＤのアノード電極とを電気的に接続する配線に対して導電可能に接続されている。
【００４１】
上述した駆動トランジスタＴd、閾値電圧検出用トランジスタＴth、リセット用トランジスタＴrst及びスイッチングトランジスタＴsは、例えばＴＦＴによって構成される。なお、以下で参照する各図面においては、ＴＦＴのチャネルについて、そのタイプ（ｎ型又はｐ型）を明示していないが、ｎ型又はｐ型の何れかであり、本実施形態では、ｎ型のＴＦＴを用いるものとする。
【００４２】
＜画素回路の動作＞
つぎに、図３〜図９を参照して、画素回路１０の動作について説明する。なお、以下に説明する画素回路１０の動作は、図１に示した駆動制御部（制御回路３１、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４）の制御により実現されるものである。また、図３〜図９において、電流が流れない部分は点線で示している。
【００４３】
図３は、画素回路１０の駆動方法を説明するためのタイミングチャートであって、有機ＥＬ素子ＯＬＥＤを順次発光方式で発光させる際の信号波形（駆動波形）を示している。ここで、順次発光方式とは、各画素回路に対するフレーム毎の画像信号電圧の書き込み制御及び各画素回路の発光制御を、同一の制御線又は電源線に共通に接続された画素回路のグループ毎（例えば一行毎、一列毎等）に順次行う方式である。なお、本実施形態では、図１に示した表示パネル２０の一行毎に書き込み制御、発光制御が行われるものとする。
【００４４】
また、図３において“ｎ行目”及び“ｎ＋１行目”は、図１に示した表示パネル２０での行番号を示している。これら行毎のシーケンスでは、発光停止期間、リセット期間、Ｖth検出期間、ＯＬＥＤ初期化期間、書き込み期間及び発光期間の６つの制御期間を１サイクルとする行毎のサイクルが時間的にずれているが、１サイクルの期間内における各画素回路群の動作は各行で同一である。したがって、以下の説明では、第ｎ行の画素回路群に着目し、その動作を説明する。なお、全画素回路に共通のＧＮＤ線２２は常にゼロ電位（０Ｖ）であるため説明を適宜省略する。
【００４５】
＜発光停止期間＞
図４は、発光停止期間時における画素回路１０の動作状態を示した図である。発光停止期間では、図３に示したように、ＶDD線２１がゼロ電位（０Ｖ）、Ｔth制御線２３が低電位（ＶgL）、Ｔrst制御線２４が低電位（ＶgL）、走査線２５が低電位（ＶgL）、画像信号線２６がゼロ電位（０Ｖ）とされる。この制御により、図４に示したように、閾値電圧検出用トランジスタＴthがオフ、リセット用トランジスタＴrstがオフ、スイッチングトランジスタＴsがオフとされる。
【００４６】
ＶDD線２１がゼロ電位となると、有機ＥＬ素子ＯＬＥＤのアノード電位は有機ＥＬ素子ＯＬＥＤの導通電圧近傍の正の値をとる。このとき、第１容量素子Ｃs1には、前フレームについてのＶth検出期間により、駆動トランジスタＴdの閾値電圧Ｖth分の電荷が蓄積されている。また、第２容量素子Ｃs2には、前フレームについての書き込み期間により画像信号電圧Ｖdata’の電荷が蓄積されている。そのため、駆動トランジスタＴdの第１端子ｔ１１に印加される電位（ゲート電圧）はＶth＋Ｖdata’となる。ここで、０階調時の画像信号電圧が０Ｖとすると、ゲート・ソース間電圧は閾値電圧Ｖth以上となるため、駆動トランジスタＴdはオンとなる。
【００４７】
また、駆動トランジスタＴdの第２端子ｔ１２は、有機ＥＬ素子ＯＬＥＤのアノードに接続された第３端子ｔ１３よりも低電位となるので、第２端子ｔ１２がソースとなり、第３端子ｔ１３がドレインとなる。このとき、駆動トランジスタＴdのゲート・ソース間電圧は、少なくとも閾値電圧Ｖth以上となるため、有機ＥＬ素子容量ＣoledからＶDD線２１に向かって電流が流れ、有機ＥＬ素子ＯＬＥＤのアノード電位は略０Ｖとなる。これにより、有機ＥＬ素子ＯＬＥＤの発光が停止する。
【００４８】
＜リセット期間＞
図５は、リセット期間時における画素回路１０の動作状態を示した図である。リセット期間では、図３に示したように、Ｔth制御線２３及びＴrst制御線２４が高電位（ＶgH）とされ、ＶDD線２１のゼロ電位（ＶgH）、走査線２５の低電位（ＶgL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。この制御により、図５に示したように、閾値電圧検出用トランジスタＴthがオン、リセット用トランジスタＴrstがオンとされる。
【００４９】
閾値電圧検出用トランジスタＴth及びリセット用トランジスタＴrstのオンにより、前フレームの発光制御で第１容量素子Ｃs1に蓄積されていた閾値電圧Ｖth分の電荷と、第２容量素子Ｃs2に蓄積されていた画像信号電圧Ｖdata’分の電荷と、有機ＥＬ素子容量Ｃoledに蓄積されていた電荷とが合わさる。このとき、第１容量素子Ｃs1の容量及び第２容量素子Ｃs2の容量に比べ、有機ＥＬ素子容量Ｃoledの容量が非常に大きいとすると、電荷を合わせた後の電位は、電荷を合わせる前の有機ＥＬ素子ＯＬＥＤのアノード電位である略０Ｖになる。
【００５０】
なお、本実施形態では、ＶDD線２１及びＧＮＤ線２２におけるゼロ電位を０Ｖとしているが、第１容量素子Ｃs1に蓄えられる電圧をオフセットする電圧（＝電源線の基準電位）であればよく、これに限定されるものではない。また、画像信号線２６の電位をゼロ電位としているが、これは画像信号が０階調のときの輝度を規定するための電位、即ち、画像信号線２６の基準電位であればよく、これに限定されるものではない。
【００５１】
＜Ｖth検出期間＞
図６は、Ｖth検出期間時における画素回路１０の動作状態を示した図である。Ｖth検出期間では、図３に示したように、ＶDD線２１が低電位（−Ｖp）とされ、Ｔth制御線２３の高電位（ＶgH）、Ｔrst制御線２４の高電位（ＶgH）、走査線２５の低電位（ＶgL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。
【００５２】
ＶDD線２１が−Ｖpとなると、駆動トランジスタＴdのゲート電位が“−Ｖp＋Ｖth”に達するまで、有機ＥＬ素子容量Ｃoled、第１容量素子Ｃs1及び第２容量素子Ｃs2に蓄積された電荷が放電され、駆動トランジスタＴd→ＶDD線２１という経路で電流が流れる。そして、駆動トランジスタＴdのゲート電位が“−Ｖp＋Ｖth”に達すると、駆動トランジスタＴdはオフ状態となり、第１容量素子Ｃs1には、閾値電圧Ｖthに応じた電荷が蓄積された状態となる。このように、Ｖth検出期間では、駆動トランジスタＴdの閾値電圧Ｖthに応じた電荷が第１容量素子Ｃs1に蓄積されることで、画素毎に異なる閾値電圧Ｖthのばらつきが補償される。
【００５３】
また、このＶth検出期間において、第１容量素子Ｃs1の電極１ａは、リセット用トランジスタＴrstを介してＶDD線２１に接続されるので、第１容量素子Ｃs1が駆動トランジスタＴdの第１端子とＶDD線２１との間に接続された状態となる。このとき、駆動トランジスタＴdの第１端子ｔ１１から見た第１容量素子Ｃs1は、駆動トランジスタＴdの第１端子ｔ１１と画像信号線２６との間に存在する寄生容量に対して十分大きい。つまり、画像信号線２６の寄生容量による電位変動が小さい構成とすることができる。この結果、他のラインの画像信号電圧の書き込みを行っている画像信号線の電位変動が画素回路に与える影響を抑制することが出来、第１容量素子Ｃs1による閾値電圧Ｖthの検出動作が安定するため、Ｖth補償精度をより向上させることができる。
【００５４】
また、駆動トランジスタの閾値電圧Ｖthの検出時に、ＶDD線２１と駆動トランジスタＴdの第１端子ｔ１１との間に第１容量素子Ｃs1が接続された構成となるので、駆動トランジスタＴdの寄生容量の影響を低減することができる。つまり、駆動トランジスタＴdの寄生容量による電位変動が小さくすることができ、前フレームの画像信号電圧の影響を抑制することができる。
【００５５】
ところで、駆動トランジスタＴdがオフ状態となると、有機ＥＬ素子ＯＬＥＤのアノード電位は、−Ｖp＋Ｖthとなるが、この電位が有機ＥＬ素子ＯＬＥＤの閾値を超えないようＶpを調整することで、Ｖthが大きくなった場合でもＶth検出動作を行うことができる。なお、Ｖth検出を行うためには、Ｖth検出開始時における駆動トランジスタＴdのゲート・ソース間電圧が閾値電圧Ｖthよりも大きいことが必要である。つまり、Ｖth検出開始時の駆動トランジスタＴdの第１端子ｔ１１の電位と、ＶDD線２１に印加される電位との差が閾値電圧Ｖthよりも大きくなければならない。リセット期間終了時の有機ＥＬ素子ＯＬＥＤのアノード電位は、上述したように略０Ｖとなっている。この状態からＶDD線２１を−Ｖpにすると、有機ＥＬ素子ＯＬＥＤのアノード電極側に対し、ＶDD線の方が低電位となるので、ＯＬＥＤのアノード電極と接続されている駆動トランジスタＴdの端子がドレイン、ＶDD線と接続されている駆動トランジスタＴdの端子がソースとなる。この時、駆動トランジスタＴdのゲート・ソース間電圧Ｖgsは、Ｖgs＝０−（−Ｖp）＝Ｖpとなる。これが閾値電圧Ｖthよりも大きい値でなければならないので、Ｖp＞Ｖthであることが必要である。
【００５６】
＜ＯＬＥＤ初期化期間＞
図７は、ＯＬＥＤ初期化期間時における画素回路１０の動作状態を示した図である。ＯＬＥＤ初期化期間では、図３に示したように、Ｔth制御線２３が低電位（ＶgL）とされた後、所定のタイミングでＶDD線２１がゼロ電位（０Ｖ）とされる。なお、Ｔrst制御線２４の高電位（ＶgH）、走査線２５の低電位（ＶgL）、画像信号線２６のゼロ電位（０Ｖ）は維持される。この制御により、図７に示したように、閾値電圧検出用トランジスタＴthがオフとされる。
【００５７】
Ｔth制御線２３が低電位となり、ＶDD線２１がゼロ電位（０Ｖ）となると、駆動トランジスタＴdの第１端子ｔ１１には、第１容量素子Ｃs1により閾値電圧Ｖthが印加され、駆動トランジスタＴdはオンとなる。このとき、駆動トランジスタＴdの第２端子ｔ１２の電位は、第３端子ｔ１３の電位よりこ高電位となる。そのため、このＯＬＥＤ初期化期間においては、第２端子ｔ１２がドレインは、第３端子ｔ１３がソースとなる。これにより、ＶDD線２１から有機ＥＬ素子容量Ｃoled及び第２容量素子Ｃs2に電流が流れるため、有機ＥＬ素子容量Ｃoledの両端電位は０Ｖとなり、第２容量素子Ｃs2の両端電位も０Ｖとなる。つまり、有機ＥＬ素子ＯＬＥＤのアノード電位は０Ｖとなる。
【００５８】
＜書き込み期間＞
図８は、書き込み期間時における画素回路１０の動作状態を示した図である。書き込み期間では、図３に示したように、Ｔrst制御線２４が低電位（ＶgL）とされた後、表示対象となるフレームの画像信号に応じた画像信号電圧Ｖdataが画像信号線２６に所定の期間供給される。また、画像信号電圧Ｖdataの供給タイミングと同期して、走査線２５の電位が高電位（ＶgH）とされる。なお、ＶDD線２１のゼロ電位（０Ｖ）、Ｔth制御線２３の低電位（ＶgL）は維持される。この制御により、図８に示したように、リセット用トランジスタＴrstがオフとされ、画像信号電圧Ｖdataが供給される間、スイッチングトランジスタＴsがオンとされる。
【００５９】
Ｔrst制御線２４がＶgL、走査線２５がＶgHとなると、駆動トランジスタＴdの第３端子ｔ１３の電位は、第２端子ｔ１２の電位よりも高電位となる。そのため、この書き込み期間においては、第２端子ｔ１２がソース、第３端子ｔ１３がドレインとなる。これにより、画像信号線２６から供給されるＶdataに応じた電流は、スイッチングトランジスタＴs→第２容量素子Ｃs2→駆動トランジスタＴd→ＶDD線２１という経路で流れる。この結果、第２容量素子Ｃs2には画像信号線２６の画像信号電圧Ｖdataと、有機ＥＬ素子ＯＬＥＤのアノード電位０Ｖとの差であるＶdata分の電荷が蓄積される。
【００６０】
また、このときの駆動トランジスタＴdの第１端子ｔ１１（ゲート）と、第２端子ｔ１２（ソース）との電位差、つまりゲート・ソース間電圧は、第１容量素子Ｃs1に蓄積されている電位差と、第２容量素子Ｃs2に蓄積されている電位差との和になる。第１容量素子Ｃs1に蓄えられている電位差はＶthであるので、駆動トランジスタＴdのゲート・ソース間電圧Ｖgsは、Ｖgs＝Ｖth＋Ｖdataとなる。
【００６１】
本実施形態の構成では、前段のＯＬＥＤ初期化期間において、有機ＥＬ素子ＯＬＥＤのアノード電位を０Ｖに保つことができるため、第２容量素子Ｃs2に書込まれる画像信号電圧にかかわらず有機ＥＬ素子ＯＬＥＤのアノード電位は変動せず、比較的高い電圧を第２容量素子Ｃs2に書き込んだ場合であっても、階調特性が非線形となることを抑制することができる。
【００６２】
＜発光期間＞
図９は、発光期間時における画素回路１０の動作状態を示した図である。発光期間では、図３に示したように、ＶDD線２１の電位が高電位（ＶDD）とされ、Ｔth制御線２３の低電位（ＶgL）、Ｔrst制御線２４の低電位（ＶgL）、走査線２５の低電位（ＶgL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。
【００６３】
ＶDD線２１が高電位となると、駆動トランジスタＴdの第２端子ｔ１２の電位が、第３端子ｔ１３の電位よりも高電位となる。そのため、この発光期間においては、第２端子ｔ１２がドレイン、第３端子ｔ１３がソースとなる。これにより、閾値電圧Ｖthを保持する第１容量素子Ｃs1と、画像信号電圧Ｖdataを保持する第２容量素子Ｃs2とが直列に接続され、駆動トランジスタＴdのゲート・ソース間電圧Ｖgsは、Ｖgs＝Ｖth＋Ｖdataとなる。この結果、駆動トランジスタＴdはオン状態となり、ＶDD線２１→駆動トランジスタＴd→有機ＥＬ素子ＯＬＥＤ→ＧＮＤ線２２という経路でＶdataに応じた電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【００６４】
このとき、有機ＥＬ素子ＯＬＥＤの発光時、駆動トランジスタＴdの第３端子ｔ１３（ソース）の電位は、有機ＥＬ素子ＯＬＥＤのアノード電位と同値となるため、データの書き込み期間の電位から変動することになる。その際、駆動トランジスタＴdのゲートは、第１容量素子Ｃs1と第２容量素子Ｃs2とを介して有機ＥＬ素子ＯＬＥＤのアノード側と接続されているため、ゲート電位は有機ＥＬ素子ＯＬＥＤのアノード側の電位の変動に追従して変動する。従って、ゲート電圧はデータ書き込み期間での値、即ち、Ｖth＋Ｖdataを保つ。
【００６５】
＜書き込み効率について＞
上述したように、Ｖth検出期間では、第１容量素子Ｃs1に駆動トランジスタＴdの閾値電圧Ｖthに相当する電圧が印加されて保持される。そして、書き込み期間では、画像信号線２６から供給される画像信号が第２容量素子Ｃs2のみに印加されて保持される。また発光期間では、第１容量素子Ｃs1に保持された閾値電圧と第２容量素子Ｃs2に保持された画像信号電圧との加算電圧が駆動トランジスタＴdに印加されるので、書き込み効率は理論的に“１”となる。つまり、本実施形態に係る画像表示装置であっては、書き込み効率が、理論的に１００％となる。
【００６６】
以上のように、本実施形態の画像表示装置１００によれば、駆動トランジスタＴdの閾値電圧Ｖthが第１容量素子Ｃs1に保持されるよう制御するとともに、画像信号電圧Ｖdataが第２容量素子Ｃs2に保持されるよう制御し、有機ＥＬ素子ＯＬＥＤのカソードを共通電極とするように構成したので、書き込み効率を改善することができるとともに、画像表示装置の製造を容易にすることができるという効果を有する。
【００６７】
また、閾値電圧Ｖthの検出時に、駆動トランジスタＴdのゲートに第１容量素子Ｃs1が接続される構成としたので、寄生容量に強く、他のラインのデータ書込み動作を行っている画像信号線の電圧変動の影響を受けにくくすることができる。また、有機ＥＬ素子ＯＬＥＤの導通電圧の大きさに関係なく、駆動トランジスタＴdの閾値電圧の検出を行うことができる。
【００６８】
なお、本実施形態では、ＯＬＥＤ初期化期間から書き込み期間にかけてのＶDD線の電位をゼロ電位（０Ｖ）としたが、この期間での電位を調整することで、有機ＥＬ素子ＯＬＥＤの輝度調整を行うことが可能である。以下、この制御方法を本実施形態の変形例として説明する。
【００６９】
図１０は、第１の実施形態の変形例による画素回路１０の駆動方法を説明するためのタイミングチャートである。図１０において、“ｎ行目”及び“ｎ＋１行目”は、図３と同様に表示パネル２０での行番号を示している。以下の説明では、第ｎ行の画素回路群に着目し、その動作を説明する。なお、全画素回路に共通のＧＮＤ線２２は、常にゼロ電位（０Ｖ）であるため適宜説明を省略する。また、発光停止期間、リセット期間及びＶth検出期間での動作は、上述した第１の実施形態と同様であるため、説明を省略する。
【００７０】
＜ＯＬＥＤ初期化期間＞
図１１は、図１０に示したＯＬＥＤ初期化期間時における画素回路１０の動作状態を示した図である。このＯＬＥＤ初期化期間では、図１０に示したように、Ｔth制御線２３が低電位（ＶgL）とされた後、所定のタイミングでＶDD線２１がオフセット電位（Ｖoffset）とされる。なお、Ｔrst制御線２４の高電位（ＶgH）、走査線２５の低電位（ＶgL）、画像信号線２６のゼロ電位（０Ｖ）は維持される。
【００７１】
Ｔth制御線２３が低電位、ＶDD線２１がオフセット電位となると、駆動トランジスタＴdがオンとなるので、有機ＥＬ素子容量Ｃoledがオフセット電位に初期化される。これにより、有機ＥＬ素子ＯＬＥＤのアノード電位（駆動トランジスタＴdの第３端子ｔ１３の電位）がオフセット電位となるので、後段の書き込み期間において、比較的高い電圧を書き込んだ場合であっても、有機ＥＬ素子ＯＬＥＤのアノード電位をオフセット電位に維持することができる。
【００７２】
＜書き込み期間＞
図１２は、図１０に示した書き込み期間時における画素回路１０の動作状態を示した図である。この書き込み期間では、図１０に示したように、Ｔrst制御線２４が低電位（ＶgL）とされた後、表示対象となるフレームの画像信号に応じた画像信号電圧Ｖdataが画像信号線２６に所定の期間供給される。また、画像信号電圧Ｖdataの供給タイミングと同期して、走査線２５の電位が高電位（ＶgH）とされ、スイッチングトランジスタＴsがオンとされる。なお、ＶDD線２１のオフセット電位（Ｖoffset）、Ｔth制御線２３の低電位（ＶgL）は維持される。
【００７３】
Ｔrst制御線２４がＶgLとされ、走査線２５がＶgHとされると、駆動トランジスタＴdの第３端子ｔ１３の電位は、第２端子ｔ１２の電位よりも高電位となる。そのため、この書き込み期間においては、第２端子ｔ１２がソース、第３端子ｔ１３がドレインとなる。これにより、画像信号線２６から供給されるＶdataに応じた電流は、図８に示した経路でＶDD線２１に流れ、結果として、第２容量素子Ｃs2には画像信号線２６の画像信号電圧Ｖdataと、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖoffsetとの差となる、Ｖdata−（Ｖoffset）分の電荷が蓄積される。例えば、Ｖoffsetが０．５Ｖであるとすると、Ｖdata−（０．５）＝Ｖdata−０．５Ｖ分の電荷が蓄積されることになる。なお、ＶoffsetとしてＶDD線２１印加する電位は、有機ＥＬ素子ＯＬＥＤの導通電圧を超えると当該有機ＥＬ素子ＯＬＥＤが発光してしまうため、有機ＥＬ素子ＯＬＥＤの導通電圧以下の範囲であることが好ましい。
【００７４】
このとき、駆動トランジスタＴdのゲート電位は、第１容量素子Ｃs1に蓄えられている電位差と、第２容量素子Ｃs2に蓄えられている電位差の和となる。第１容量素子Ｃs1に蓄えられている電位差はＶthであるので、駆動トランジスタＴdのゲート・ソース間電圧Ｖgsは、Ｖgs＝Ｖth＋Ｖdata−Ｖoffsetとなる。すなわち、上述した第１実施形態の書き込み期間と比べて、ＶgsがＶoffsetに応じた値だけオフセットされることになる。
【００７５】
以上のように、本変形例によれば、ＯＬＥＤ初期化期間と書き込み期間時のＶDD線２１の電位をＶoffsetとすることで、発光時の駆動トランジスタＴdのゲート・ソース間電圧を、−Ｖoffset分だけオフセットさせることができる。これにより、発光期間時に駆動トランジスタＴdを通過する電流量を調整することができるため、輝度調節を行うことが可能となる。例えば、表示パネル２０の大画面化による電圧降下等の影響により表示部内の輝度分布に変化が生じた場合、Ｖoffsetの値を調節することで輝度分布を改善することが出来る。
【００７６】
［第２の実施形態］
次に、本発明に係る画像表示装置の第２の実施形態について説明する。なお、上述した第１の実施形態と同様の構成要素については同じ符号を付与し、説明を省略する。
【００７７】
図１３は、第２の実施形態に係る画像表示装置２００の構成を模式的に示した図である。同図に示したように、画像表示装置２００は、後述する画素回路１１がマトリクス状（二次元平面的）に配列された表示パネル４０と、制御回路３５と、昇圧回路３６と、電源制御回路３２と、制御線駆動回路３３と、画像信号線駆動回路３４とを備えている。なお、図１３では、ｍ列ｎ行分の画素回路１１がマトリクス状に配列された例を示している。
【００７８】
表示パネル４０には、画面水平方向（図中行方向）にＶDD線２１、Ｔth制御線２３、Ｔrst制御線２４、走査線２５、Ｖoffset線２７が配設されている。また、画面垂直方向（図中列方向）には、画像信号線２６が配設されている。ここで、Ｖoffset線２７は、昇圧回路３６と電気的に接続されている。なお、図示していないが表示パネル４０のグランドとなるＧＮＤ線２２が、画素回路１１の夫々に接続されているものとする。
【００７９】
制御回路３５は、制御回路３１と同様、例えば演算回路、論理回路などを内部に含む駆動用ＩＣやカウンタなどの制御機器を用いて構成することができ、入力された画像データや、当該画像データを表示パネル２０に表示させるための電源（ＶgL、ＶgH、ＶDD、−Ｖp、Ｖdata、Ｖf等）を、電源制御回路３２、制御線駆動回路３３、画像信号線駆動回路３４及び昇圧回路３６から供給するタイミングを制御する。
【００８０】
昇圧回路３６は、ＤＣ／ＤＣコンバータ等を用いて構成することができ、制御回路３５から入力された信号を所定の電位（Ｖf）に昇圧し、Ｖoffset線２７に印加する。
【００８１】
なお、図１３の構成において、ＶDD線２１、ＧＮＤ線２２、Ｔth制御線２３、Ｔrst制御線２４、走査線２５、画像信号線２６及びＶoffset線２７、ならびに制御回路３５、電源制御回路３２、制御線駆動回路３３、画像信号線駆動回路３４及び昇圧回路３６に関するレイアウトは、その一例を示すものであり、これらのレイアウトに限られるものではない。 
【００８２】
＜画素回路の構成＞
図１４は、図１３に示した画素回路１１（１画素）の構成の一例を示した図である。同図に示したように、画素回路１１は、発光素子である有機ＥＬ素子ＯＬＥＤと、有機ＥＬ素子ＯＬＥＤを駆動するためのドライバ素子である駆動トランジスタＴdと、閾値電圧検出素子である閾値電圧検出用トランジスタＴthと、第１容量素子Ｃs1への電圧印加を制御する電圧印加素子としてのリセット用トランジスタＴrstと、スイッチング素子としてのスイッチングトランジスタＴsと、第１容量素子として閾値電圧を保持する第１容量素子Ｃs1と、第２容量素子として画像信号電圧を保持する第２容量素子Ｃs2とを備える。なお、有機ＥＬ素子ＯＬＥＤは、逆電圧印加時にコンデンサとして機能する。そのため、図１４ではこれを有機ＥＬ素子容量Ｃoledとして等価的に表している。
【００８３】
図１４に示したように、画素回路１１の構成は、図２に示した画素回路１０でのリセット用トランジスタＴrstの第２端子ｔ３２の接続先を、ＶDD線２１から定電位線であるＶoffset線２７に変更したものとなっている。
【００８４】
＜画素回路の動作＞
次に、図１５、図１６を参照して、画素回路１１の動作について説明する。なお、画素回路１１の駆動は、図１に示した駆動制御部（制御回路３５、電源制御回路３２、制御線駆動回路３３、画像信号線駆動回路３４及び昇圧回路３６）の制御により実現されるものである。
【００８５】
図１５は、画素回路１１の駆動方法を説明するためのタイミングチャートである。ここで、図１５に示す制御シーケンスは、図１３に示した画素回路群を順次発光方式（一行毎）で発光制御する場合を示したものである。なお、発光停止期間、リセット期間、書き込み期間の動作については、上述した第１の実施形態と同様であるため説明は省略する。また、全画素回路に共通のＧＮＤ線２２は常にゼロ電位（０Ｖ）であり、Ｖoffset線２７は常にＶf（例えば、−Ｖp＋１Ｖ）であるため、説明を適宜省略する。
【００８６】
図１６は、図１５に示したＶth検出期間時における画素回路１１の動作状態を示した図である。Ｖth検出期間では、図１５に示したように、ＶDD線２１が低電位（−Ｖp）とされ、Ｔth制御線２３の高電位（ＶgH）、Ｔrst制御線２４の高電位（ＶgH）、走査線２５の低電位（ＶgL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。
【００８７】
ここで、Ｖoffset線２７がＶf＝−Ｖp＋１Ｖの電位であったとすると、駆動トランジスタＴdのゲート電位が、−Ｖp＋Ｖthに達するまで、有機ＥＬ素子容量Ｃoled、第１容量素子Ｃs1及び第２容量素子Ｃs2に蓄積された電荷が放電され、駆動トランジスタＴd→ＶDD線２１という経路で電流が流れる。そして、駆動トランジスタＴdのゲート電位が−Ｖp＋Ｖthに達すると、駆動トランジスタＴdはオフ状態となる。このとき、第１容量素子Ｃs1には、Ｖoffset線２７の作用により、−Ｖp＋Ｖth−Ｖf＝Ｖth−１に応じた電荷が蓄積される、つまり、上述した第１の実施形態でのＶth検出期間と比べて、Ｖoffset線２７の電位分オフセットされた電荷が蓄積されることになる。
【００８８】
ところで、上述した第１の実施形態の変形例では、ＶDD線２１にてＶoffsetとする電位が有機ＥＬ素子ＯＬＥＤの導通電圧を超えると、有機ＥＬ素子ＯＬＥＤが発光してしまうため、有機ＥＬ素子ＯＬＥＤの導通電圧以下の範囲でのみでしか輝度を調整することができない。しかし、本実施形態の構成では、ＶDD線２１とは独立したＶoffset線２７を用いて第１容量素子Ｃs1に蓄積される電荷量を調整することができるため、輝度を調整する範囲に制限はない。したがって、第１の実施形態の変形例と比較し、より大きな範囲で輝度を調節することが可能となる。
【００８９】
以上、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。
【図面の簡単な説明】
【００９０】
【図１】第１の実施形態に係る画像表示装置の構成を模式的に示した図である。
【図２】図１に示した画素回路の構成の一例を示した図である。
【図３】図２に示した画素回路の駆動方法を説明するためのタイミングチャートである。
【図４】図３に示した発光停止期間時における画素回路の動作状態を示した図である。
【図５】図３に示したリセット期間時における画素回路の動作状態を示した図である。
【図６】図３に示したＶth検出期間時における画素回路の動作状態を示した図である。
【図７】図３に示したＯＬＥＤ初期化期間時における画素回路の動作状態を示した図である。
【図８】図３に示した書き込み期間時における画素回路の動作状態を示した図である。
【図９】図３に示した発光期間時における画素回路の動作状態を示した図である。
【図１０】第１の実施形態の変形例による画素回路の駆動方法を説明するためのシーケンス図である。
【図１１】図１０に示したＯＬＥＤ初期化期間時における画素回路の動作状態を示した図である。
【図１２】図１０に示した書き込み期間時における画素回路の動作状態を示した図である。
【図１３】第２の実施形態に係る画像表示装置の構成を模式的に示した図である。
【図１４】図１３に示した画素回路の構成の一例を示した図である。
【図１５】図１４に示した画素回路の駆動方法を説明するためのタイミングチャートである。
【図１６】図１５に示したＶth検出期間時における画素回路の動作状態を示した図である。
【符号の説明】
【００９１】
１００  画像表示装置
２００  画像表示装置
１０  画素回路
１１  画素回路
２０  表示パネル
２１  ＶDD線
２２  ＧＮＤ線
２３  Ｔth制御線
２４  Ｔrst制御線
２５  走査線
２６  画像信号線
２７  Ｖoffset線
３１  制御回路
３２  電源制御回路
３３  制御線駆動回路
３４  画像信号線駆動回路
３５  制御回路
３６  昇圧回路
４０  表示パネル
Ｃoled  有機ＥＬ素子容量
Ｃs1  第１容量素子
Ｃs2  第２容量素子
ＯＬＥＤ  有機ＥＬ素子
Ｔd  駆動トランジスタ
Ｔrst  リセット用トランジスタ
Ｔs  スイッチングトランジスタ
Ｔth  閾値電圧検出用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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