(57)【要約】【課題】簡易な回路構成であり、かつ、入力トランスコンダクタンスを一定にすることができる入力レールツーレール差動増幅回路を提供する。【解決手段】第１の型のＭＯＳトランジスタにより、レールツーレールの小振幅差動信号を受けて、該小振幅差動信号のレベルをシフトするレベルシフタと、第２の型のＭＯＳトランジスタにより、前記レベルシフタの出力を受けて増幅出力する差動増幅器とを備え、前記第１の型のＭＯＳトランジスタがネイティブＭＯＳであることにより、上記課題を解決する。【選択図】図１
2010206578.tif 000002
【特許請求の範囲】
【請求項１】
第１の型のＭＯＳトランジスタにより、レールツーレールの小振幅差動信号を受けて、該小振幅差動信号のレベルをシフトするレベルシフタと、
第２の型のＭＯＳトランジスタにより、前記レベルシフタの出力を受けて増幅出力する差動増幅器とを備え、
前記第１の型のＭＯＳトランジスタがネイティブＭＯＳであることを特徴とする入力レールツーレール差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レールツーレールの小振幅差動信号を受け取って増幅出力する差動増幅回路に関するものである。
【背景技術】
【０００２】
従来、非特許文献１に開示されているように、差動増幅回路の同相入力電圧を負の電源電圧（ＶＳＳ）から正の電源電圧（ＶＤＤ）まで対応させた入力レールツーレール（Rail-to-Rail）差動増幅回路技術が報告されている。
【０００３】
しかし、非特許文献１の入力レールツーレール差動増幅回路では、同相入力電圧レベルがＶＳＳからＶＤＤまですべての範囲（Rail-to-Rail）に対応することが可能であるが、回路のトランスコンダクタンス（Ｇｍ）が同相入力電圧レベルに依存して変化するという問題があった。これは、同相入力電圧レベルによって動作する入力差動対の種類が変化するためである。
【０００４】
すなわち、同相入力電圧がＶＳＳに近いときは、ＰＭＯＳ受け型入力差動対のトランスコンダクタンス（Ｇｍｐ）が支配的になり、同相入力電圧がＶＤＤに近いときは、ＮＭＯＳ受け型入力差動対のトランスコンダクタンス（Ｇｍｎ）が支配的となり、同相入力電圧がＶＤＤとＶＳＳの中間レベルではＧｍｐとＧｍｎの和が回路のトランスコンダクタンスとなるためである。
【０００５】
これに対し、特許文献１に開示の回路は、ＮＭＯＳ／ＰＭＯＳ両受け型の差動レールツーレールの入力増幅段となっており、出力はほぼ電源電圧の１／２の電圧を中心とした小振幅差動信号となっている。特許文献１の回路では、通常のレールツーレール回路におけるトランスコンダクタンスＧｍの入力同相電圧レベル依存性を解消すべく、ＮＭＯＳ／ＰＭＯＳそれぞれの入力段の前にレベルシフタを設けている。
【０００６】
また、特許文献１には、上記のレベルシフタを構成する、小振幅差動信号の入力段として、ＮＭＯＳまたはＰＭＯＳからなるソースフォロワ回路を利用することが提案されている。
しかし、特許文献１の提案する、ＮＭＯＳまたはＰＭＯＳのソースフォロワを利用したレベルシフタでは、入力段にＮＭＯＳを用いると、スレッショルド電圧（Ｖｔｈ）未満の同相入力電圧が入力されたとき、入力段の２つのＮＭＯＳが両方ともオフとなり、後段の差動増幅回路に信号を伝えることができないという問題があった。また、入力段にＰＭＯＳを用いると、正の電源電圧（ＶＤＤ）と（正の電源電圧（ＶＤＤ）−スレッショルド電圧（Ｖｔｈ））との間の同相入力電圧が入力されたとき、入力段の２つのＰＭＯＳが両方ともオフとなり、後段の差動増幅回路に信号を伝えることができないという問題があった。
すなわち、ＶＳＳ〜Ｖｔｈの電圧範囲と（ＶＤＤ−Ｖｔｈ）〜ＶＤＤの電圧範囲の信号を入力することができず、入力レールツーレールとすることはできなかった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３４４２６０号公報
【非特許文献】
【０００８】
【非特許文献１】Babanezhad J.N.:'A Rail-to-Rail CMOS Op Amp,' IEEE J.Solid-State Circuits,vol.Sc-23,pp.1414-1417,1988
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、簡易な回路構成であり、かつ、入力トランスコンダクタンスを一定にすることができる入力レールツーレール差動増幅回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、第１の型のＭＯＳトランジスタにより、レールツーレールの小振幅差動信号を受けて、該小振幅差動信号のレベルをシフトするレベルシフタと、第２の型のＭＯＳトランジスタにより、前記レベルシフタの出力を受けて増幅出力する差動増幅器とを備え、前記第１の型のＭＯＳトランジスタがネイティブＭＯＳであることを特徴とする入力レールツーレール差動増幅回路を提供する。
【発明の効果】
【００１１】
本発明によれば、レベルシフタの入力段にネイティブ（デプレッション型）ＰＭＯＳまたはネイティブＮＭＯＳを用いることにより、簡易な回路構成で完全に入力レールツーレールに対応することができる。また、本発明によれば、ＮＭＯＳまたはＰＭＯＳ差動増幅回路のみを用いることで入力トランスコンダクタンス（Ｇｍ）を一定にすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る入力レールツーレール差動増幅回路の一実施形態を示す回路図である。
【図２】本発明に係る入力レールツーレール差動増幅回路の、他の一実施形態を示す回路図である。
【発明を実施するための形態】
【００１３】
本発明に係る入力レールツーレール差動増幅回路を、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。
【００１４】
図１は、本発明の入力レールツーレール差動増幅回路の構成を表す一実施形態の回路図である。図１に示す入力レールツーレール差動増幅回路１０は、ＰＭＯＳ受け型レベルシフタ（以下、単にレベルシフタともいう）１２と、ＮＭＯＳ受け型差動増幅回路（以下、単に差動増幅回路ともいう）１４とによって構成されている。なお、以下単にＰＭＯＳ／ＮＭＯＳという場合は、エンハンスメント型ＰＭＯＳ／ＮＭＯＳのことである。
【００１５】
レベルシフタ１２は、レールツーレールの小振幅差動入力信号を受け取り、レベルシフトして差動増幅回路１４へと出力する。レベルシフタ１２は、定電流源１６と、カレントミラー回路を構成するＰＭＯＳ２４ａ，２４ｂ，２４ｃと、差動入力信号ＩＮＮ，ＩＮＰを受け取って検出するスイッチング素子となる２つのネイティブ（デプレッション型）ＰＭＯＳ２０ａ，２０ｂとによって構成されている。
【００１６】
ＰＭＯＳ２４ａ，２４ｂ，２４ｃのソースは高電位電圧ＶＤＤにつながるノードに接続され、ゲートがＰＭＯＳ２４ａのドレインに接続されている。ＰＭＯＳ２４ａのドレインは定電流源１６を介しグランド（ＧＮＤ）に接続されている。ネイティブＰＭＯＳ２０ａ，２０ｂのソースは、それぞれ、ＰＭＯＳ２４ｂ，２４ｃのドレインに接続され、ドレインはグランドに接続され、ゲートには、それぞれ差動入力信号ＩＮＮ，ＩＮＰが接続されている。
【００１７】
続いて、差動増幅回路１４は、カレントミラー回路を構成する２つのＰＭＯＳ２６ａ，２６ｂと、レベルシフタ１２の出力信号を受け取って検出するスイッチング素子となる２つのＮＭＯＳ２２ａ，２２ｂと、定電流源１８とによって構成されている。
【００１８】
ＰＭＯＳ２６ａ，２６ｂのソースは高電位電圧ＶＤＤにつながるノードに接続され、ゲートがＰＭＯＳ２６ａのドレインに接続されている。ＮＭＯＳ２２ａ，２２ｂのドレインは、それぞれ、ＰＭＯＳ２６ａ，２６ｂのドレインに接続され、ソースは、定電流源１８を介しグランドに接続され、ゲートは、それぞれレベルシフタ１２を構成するＰＭＯＳ２０ａ，２０ｂのソースに接続されている。
【００１９】
また、ＰＭＯＳ２６ｂのドレインとＮＭＯＳ２２ｂのドレインとの間のノードから、シングルエンド出力信号ＯＵＴが出力される。
【００２０】
なお、図１では、カレントミラー回路を構成するＰＭＯＳ２４ａ、２４ｂ、２４ｃおよびＰＭＯＳ２６ａ、２６ｂのソースと高電位電圧ＶＤＤとの間の接続を省略しているが、これらのＰＭＯＳ２４ａ、２４ｂ、２４ｃおよびＰＭＯＳ２６ａ、２６ｂのソースは直接高電位電圧に接続されていてもよいし、あるいは必要に応じて、その間に各種構成の回路が接続されていてもよい。
【００２１】
次に、入力レールツーレール差動増幅回路１０の動作を説明する。
【００２２】
入力レールツーレール差動増幅回路１０には、同相入力電圧Ｖｉｃｍを中心とする小振幅Ｖｉｄの差動信号である小振幅差動入力信号ＩＮＰ，ＩＮＮが入力される。
【００２３】
まず、レベルシフタ１２の入力段のネイティブＰＭＯＳ２０ａ，２０ｂの代わりに、２つのエンハンスメント型ＰＭＯＳを用いた場合を説明する。
エンハンスメント型ＰＭＯＳにおいてＶＤＤ〜（ＶＤＤ−Ｖｔｈ）の範囲の電圧の差動入力信号ＩＮＰ，ＩＮＮが入力された場合には、ゲート・ソース間の電圧Ｖｇｓの絶対値｜Ｖｇｓ｜が、Ｖｔｈよりも小さくなる。そのため、両方のＰＭＯＳが同時にオフとなって、差動入力信号のＬレベル／Ｈレベルを検出することができず、後段の差動増幅回路１４に信号を伝えることができない。従って、０Ｖ〜（ＶＤＤ−Ｖｔｈ）の範囲の電圧の信号しか入力することができず、レールツーレールの信号を入力することができない。
【００２４】
次に、本発明の場合、すなわちレベルシフタ１２の入力段のＰＭＯＳ２０ａ，２０ｂとしてネイティブＰＭＯＳ（デプレッション型ＰＭＯＳ）を用いた場合を説明する。
ネイティブＰＭＯＳは、例えばスレッショルド電圧Ｖｔｈ≧０Ｖであり、ゲート・ソース間の電圧Ｖｇｓ（＝ゲート電圧Ｖｇ−ソース電圧Ｖｓ）≧０Ｖであってもオン状態となる。
レベルシフタ１２の差動入力信号ＩＮＰ，ＩＮＮはレールツーレールなので、同相入力電圧ＶｉｃｍがＶＤＤに近い場合はゲート電圧Ｖｇ≧ソース電圧Ｖｓとなる場合もある。つまり、ネイティブＰＭＯＳ受け型にすると、Ｖｔｈ≧０Ｖであるから、Ｖｇｓ≧０Ｖ、例えば、差動入力信号ＩＮＰまたは、ＩＮＮのＬレベル＝ＶＤＤであっても、ネイティブＰＭＯＳ２０ａ，２０ｂはオン状態となる。
【００２５】
ここで、差動入力信号ＩＮＰ，ＩＮＮは同相入力電圧Ｖｉｃｍを中心として、一方がＨレベルの時、他方がＬレベルとなるので、ゲートにＬレベルが入力された側の入力段のネイティブＰＭＯＳが、Ｈレベルを入力された側の入力段のネイティブＰＭＯＳよりも強くオン（強くオンするほどオン抵抗が下がる）し、流れる電流Ｉｄも多くなる。従って、便宜上以下の説明では、Ｌレベルが入力された（より強くオンする側）入力段のネイティブＰＭＯＳをオンと表現し、他方のＨレベルが入力された入力段のネイティブＰＭＯＳをオフと表現する。また、差動増幅回路１４の入力段のＮＭＯＳも同様に表現する。
【００２６】
つまり、レベルシフタ１２では、差動入力信号ＩＮＰ，ＩＮＮとして、ＬレベルがＶＤＤに近い電圧レベルで入力された場合であっても、ネイティブＰＭＯＳ２０ａ，２０ｂの一方がオン、他方がオフとなるため、後段の差動増幅回路１４に信号を伝えることができる。
【００２７】
例えば、レベルシフタ１２の差動入力信号ＩＮＰにＬレベル、差動入力信号ＩＮＮにＨレベルが入力されると、ネイティブＰＭＯＳ２０ａはオフ、ネイティブＰＭＯＳ２０ｂはオンとなる。ネイティブＰＭＯＳ２０ａがオフになると、ネイティブＰＭＯＳ２０ａのソースはＨレベルとなり、差動増幅回路１４のＮＭＯＳ２２ａのゲート入力はＨレベルとなる。また、ネイティブＰＭＯＳ２０ｂがオンになると、ネイティブＰＭＯＳ２０ｂのソースはＬレベルとなり、差動増幅回路１４のＮＭＯＳ２２ｂのゲート入力はＬレベルとなる。
【００２８】
差動増幅回路１４は入力段のＮＭＯＳ２２ａ，２２ｂにより、レベルシフタ１２から出力される差動出力信号、すなわち差動入力信号ＩＮＰ，ＩＮＮがレベルシフトされた後の信号の微少電位差を検出して、これを増幅出力する。
上記例のように、ＮＭＯＳ２２ａのゲート入力信号が高電位（Ｈレベル）（差動入力信号ＩＮＮがＨレベル）で、ＮＭＯＳ２２ｂのゲート入力信号が低電位（Ｌレベル）（差動入力信号ＩＮＰがＬレベル）の時、ＮＭＯＳ２２ａがオン、ＮＭＯＳ２２ｂがオフとなる。この時、ＮＭＯＳ２２ａのドレインはＬレベル、ＮＭＯＳ２２ｂのドレインはＨレベルとなり、ＰＭＯＳ２６ｂのドレインとＮＭＯＳ２２ｂのドレインとの間のノードから出力されるシングルエンド出力信号ＯＵＴはＨレベルとなる。
【００２９】
なお、差動入力信号ＩＮＰがＨレベル、差動入力信号ＩＮＮがＬレベルの時、レベルシフタ１２および差動増幅回路１４の動作は同様であり、ネイティブＰＭＯＳ２０ａはオン、ネイティブＰＭＯＳ２０ｂはオフとなり、ＮＭＯＳ２２ａのゲート入力信号がＬレベル、ＮＭＯＳ２２ｂのゲート入力信号がＨレベルとなり、シングルエンド出力信号ＯＵＴはＬレベルとなる。
【００３０】
差動増幅回路１４に入力されるレベルシフタ１２の差動出力信号は、差動入力信号ＩＮＰ，ＩＮＮと比べてレベルがシフトされ、ＮＭＯＳ受け型である差動増幅回路１４で増幅することができる。すなわち、レベルシフタ１２の差動出力信号は、ＮＭＯＳ２２ａ，２２ｂの一方がオンとなり、他方がオフとなる範囲で出力される。レベルシフタ１２の差動出力信号の電圧は、ＮＭＯＳ受け型の差動増幅回路１４の入力電圧の許容範囲内となり、差動増幅回路１４はレールツーレールの差動入力信号ＩＮＰ，ＩＮＮを増幅出力することができる。
また、差動増幅回路１４はＮＭＯＳ受け型差動増幅回路であることから、つまり、ＮＭＯＳおよびＰＭＯＳ両受けではないため、トランスコンダクタンス（Ｇｍ）は一定であり、シングルエンド出力信号ＯＵＴの出力波形はゆがむことなく出力される。
【００３１】
また、本発明は、図２に示す入力レールツーレール差動増幅回路５０のように、レベルシフタ５２の差動入力信号ＩＮＰ，ＩＮＮを受けるＭＯＳをネイティブＮＭＯＳとし、差動増幅回路５４をＰＭＯＳ受け型とすることもできる。入力レールツーレール差動増幅回路５０の動作は、入力レールツーレール差動増幅回路１０と同様であるから、繰り返しの説明は省略する。
【００３２】
なお、本発明において、第１および第２の型のＭＯＳトランジスタはＰＭＯＳおよびＮＭＯＳのことであり、一方がＰＭＯＳである時、他方はＮＭＯＳであり、一方がＮＭＯＳである時、他方はＰＭＯＳである。
【００３３】
以上、本発明の入力レールツーレール差動増幅回路について詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。
【符号の説明】
【００３４】
１０，５０  入力レールツーレール差動増幅回路
１２，５２  レベルシフタ
１４，５４  差動増幅回路
１６，１８  定電流源
２０  ネイティブＰＭＯＳ
２２  ＮＭＯＳ
２４，２６  ＰＭＯＳ
【図１】
2010206578.tif 000003
【図２】
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