(57)【要約】【課題】  高精度の高速スイッチングを実現し、安価で装置の小型化を図ることができるＤ級増幅装置を提供する。【解決手段】  Ｄ級増幅器で、パルストランス２６からフルブリッジ回路における下部のパワートランジスタ（Ｑ１４）２９，（Ｑ１５）３０のゲートに入力される矩形波を、フルブリッジ回路における上部のパワートランジスタ（Ｑ１２）２７，（Ｑ１３）２８のゲートに入力される矩形波よりパルス幅を狭くするタイミング調整回路３２，３３を設け、当該タイミング調整回路３２，３３が音声信号有りの時に動作し、音声信号無しの時に停止するようにしたＤ級増幅装置である。【選択図】        図１
2010041680.tif 000002
【特許請求の範囲】
【請求項１】
フルブリッジ形の複数の増幅器と、複数の増幅器からの出力を直列合成する合成器とを備えるＤ級増幅装置において、
前記増幅器が、
発振器からの搬送波信号に従ってオン／オフする第１のトランジスタと、
前記搬送波信号の逆位相の信号を生成する反転回路と、
前記反転回路で生成された搬送波信号の逆位相の信号に従ってオン／オフする第２のトランジスタと、
前記第１及び前記第２のトランジスタのオン／オフによって一次側中点を中心にプッシュプル動作を行い、二次側から前記搬送波信号に同位相又は逆位相の矩形波を出力するパルストランスと、
前記パルストランスの二次側から出力される前記搬送波信号に同位相の矩形波でオン／オフし、フルブリッジ形を構成する第３のトランジスタ及び第４のトランジスタと、
前記パルストランスの二次側から出力される前記搬送波信号に逆位相の矩形波でオン／オフし、フルブリッジ形を構成する第５のトランジスタ及び第６のトランジスタと、
ブリッジ形を構成する前記第３乃至６のトランジスタに電圧を印加する電源と、
音声信号の有無によってオン／オフし、前記第５のトランジスタのゲートに入力される矩形波を入力し、前記矩形波のパルス幅を狭くする調整を行い、調整された矩形波を前記第６のトランジスタのゲートに出力する第１のタイミング調整回路と、
音声信号の有無によってオン／オフし、前記第３のトランジスタのゲートに入力される矩形波を入力し、前記矩形波のパルス幅を狭くする調整を行い、調整された矩形波を前記第４のトランジスタのゲートに出力する第２のタイミング調整回路とを有することを特徴とするＤ級増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振幅変調送信機に用いられるＤ級増幅装置に係り、特に高精度の高速スイッチングを実現し、安価で装置の小型化を図ることができるＤ級増幅装置に関する。
【背景技術】
【０００２】
従来、デジタル変調制御による振幅変調方式を用いた送信機に、Ｄ級増幅装置が用いられている。
［振幅変調送信機：図３］
Ｄ級増幅装置を備えた一般的な振幅変調送信機について図３を使って説明する。図３は、Ｄ級増幅装置を備えた一般的な振幅変調送信機の構成図である。
図３に示すように、一般的な振幅変調送信機は、デジタル放送等に用いられるものであり、Ａ／Ｄ変換器１と、エンコーダ２と、複数のビッグステップＰＡ（電力増幅器）３と、複数のバイナリーステップＰＡ４と、搬送波発振器（ＯＳＣ）５と、ＦＥＴドライバーＩＣ６と、出力合成部（合成トランス）７と、バンドパスフィルタ（ＢＰＦ）８と、第１電源９とから構成されている。
【０００３】
各構成部分について説明する。
Ａ／Ｄ変換器１は、入力される変調信号（音声）を複数ビット（例えば１２ビット）のデジタル信号に変換する。
エンコーダ２は、後述するビッグステップＰＡ３及びバイナリーステップＰＡ４をスイッチングさせる（オン／オフ制御する）ための信号に変換する。
【０００４】
ビッグステップＰＡ（等出力電力増幅器）３は、ＦＥＴ（Field Effect Transistor）で構成され、入力された信号を増幅する高周波増幅器である。ビッグステップＰＡ３としては、ＰＡ1〜ＰＡNのＮ個（ここではＮ＝２６）の増幅器がある。
バイナリーステップＰＡ（バイナリー電力増幅器）４は、ビッグステップＰＡ３と同様の構成を備えた増幅器であり、バイナリーステップＰＡ４としては、１／２ＰＡ〜１／２nＰＡのｎ個（ここではｎ＝８）の増幅器がある。
そして、各ビッグステップＰＡ３及び各バイナリーステップＰＡ４は、それぞれＤ級動作を行うＤ級増幅器である。
【０００５】
搬送波発振器５は、周波数ｆ0の搬送波信号（矩形波）を発生する高周波発振器である。
ＦＥＴドライバーＩＣ６は、各ビッグステップＰＡ３及び各バイナリーステップＰＡ４に１対１に対応して設けられ、エンコーダ２からの信号に基づいて対応するビッグステップＰＡ３又はバイナリーステップＰＡ４のオン／オフを制御すると共に、搬送波発振器５からの搬送波信号を使用して、ビッグステップＰＡ３又はバイナリーステップＰＡ４をＤ級動作させるものである。
【０００６】
出力合成部７は、複数のビッグステップＰＡ３及びバイナリーステップＰＡ４からの出力信号を合成して出力する。
そして、複数のビッグステップＰＡ３とバイナリーステップＰＡ４、及び出力合成部７から成る部分をＤ級増幅装置と称する。
ＢＰＦ８は、出力合成部７で合成された信号から不要高周波成分を減衰する。
第１電源９は、Ｄ級増幅装置に電力を供給する電源である。
【０００７】
上記構成の一般的な振幅変調送信機の動作について説明する。
上記送信機においては、送信すべき信号である音声信号は、Ａ／Ｄ変換器１で１２ビットのデジタル信号に変換され、エンコーダ２でＭＳＢ（Most Significant Bit）側の所定ビット及びＬＳＢ（Least Significant Bit）側の所定ビットが抽出される。
【０００８】
そして、ＭＳＢ側の所定ビットは２６個のビッグステップＰＡ３に対応するＦＥＴドライバーＩＣ６にそれぞれ出力され、ビッグステップＰＡ３は、ＦＥＴドライバーＩＣ６によってオン／オフ制御され、増幅動作を行う。
【０００９】
同様に、ＬＳＢ側の所定ビットは８個のバイナリーステップＰＡ４に対応するＦＥＴドライバーＩＣ６に出力され、バイナリーステップＰＡ４は、ＦＥＴドライバーＩＣ６によってオン／オフ制御され、デジタル音声信号中の細かい情報部分に基づく補正を行う。
【００１０】
搬送波発振器５から出力される周波数ｆ0の搬送波（キャリア）は、各ＦＥＴドライバーＩＣ６を介して個々のビッグステップＰＡ３及びバイナリーステップＰＡ４に供給されて、ビッグステップＰＡ３及びバイナリーステップＰＡ４を駆動する。
【００１１】
そして、各ビッグステップＰＡ３及びバイナリーステップＰＡ４の出力は、出力合成部７に出力されて合成され、ＢＰＦ８で不要高周波成分が除去されてアンテナから出力される。尚、出力電力は、ビッグステップＰＡ３の数量、出力合成部７の合成トランスの巻き線比、第１電源９の電圧によって決定される。
このようにして、一般的な振幅変調送信機の動作が行われるものである。
【００１２】
［従来のＤ級増幅器：図４］
次に、上記振幅変調送信機のビッグステップＰＡ３、バイナリーステップＰＡ４に用いられる従来のＤ級増幅器の構成及び動作について図４を用いて説明する。図４は、従来のＤ級増幅器の構成図である。
図４に示すように、従来のＤ級増幅器は、ＦＥＴドライバーＩＣ１１ａ、１１ｂ、１１ｃ、１１ｄと、トランジスタ（Ｑ１）１２、（Ｑ２）１３、（Ｑ７）１９〜（Ｑ９）２１と、パルストランス１４と、ハイパワートランジスタ（Ｑ３）１５〜（Ｑ６）１８とから構成され、ハイパワートランジスタ（Ｑ３）１５〜（Ｑ６）１８には第１電源２２の電圧が印加されている。トランジスタ（Ｑ１）１２〜（Ｑ９）２１はいずれもＦＥＴで構成されている。
尚、図４において、図中の（Ａ）（Ｂ）（Ｃ）（Ｄ）は、同じ符号に接続するようになっている。
【００１３】
ＦＥＴドライバーＩＣ１１ａは、搬送波信号の入力を受けてトランジスタ（Ｑ１）１２を駆動する。搬送波信号のハイでオンとなり、ローでオフになる。
また、ＦＥＴドライバーＩＣ１１ｃは、音声信号の入力を受けてトランジスタ（Ｑ７）１９を駆動する。音声信号の入力があるときには、トランジスタ（Ｑ７）１９がオンとなり、増幅器出力が得られるようになっている。
【００１４】
また、ＦＥＴドライバーＩＣ１１ｂの前段には、反転回路が設けられ、搬送波信号が反転してＦＥＴドライバーＩＣ１１ｂに入力される。
また、ＦＥＴドライバーＩＣ１１ｄの前段には、反転回路が設けられ、音声信号が反転してＦＥＴドライバーＩＣ１１ｄに入力される。
【００１５】
ＦＥＴドライバーＩＣ１１ａ、１１ｂ、１１ｃ、１１ｄは、図３のＦＥＴドライバーＩＣ６に含まれるものであり、ＦＥＴドライバーＩＣ１１ａは、搬送波信号の入力を受けてトランジスタ（Ｑ１）１２を駆動し、ＦＥＴドライバーＩＣ１１ｂは、搬送波の反転信号の入力を受けてトランジスタ（Ｑ２）１３を駆動するものである。
【００１６】
ＦＥＴドライバーＩＣ１１ｃは、音声信号の入力を受けてトランジスタ（Ｑ７）１９を駆動し、ＦＥＴドライバーＩＣ１１ｄは、音声信号の反転信号の入力を受けてトランジスタ（Ｑ８）２０、（Ｑ９）２１を駆動するものである。
【００１７】
パルストランス１４は、デジタル信号の増幅を行うものであり、１４ａから１４ｄの４つの二次側部分から構成され、パルストランスの１４ａ及び１４ｄはトランジスタ（Ｑ１）１２のオンによって矩形波を出力し、１４ｂ及び１４ｃはトランジスタ（Ｑ２）１３のオンによって矩形波を出力するものである。
【００１８】
ハイパワートランジスタ（Ｑ３）１５，（Ｑ４）１６，（Ｑ５）１７，（Ｑ６）１８は、第１電源２２の高電圧（１８０〜２００Ｖ程度）に耐えられる大型のＦＥＴで構成され、増幅器のスイッチングを行う。
【００１９】
トランジスタ（Ｑ７）１９は、増幅器出力のオン／オフを制御するためのＦＥＴである。トランジスタ（Ｑ７）１９には、第１の電源２２の電圧が印加されないので、０〜１０Ｖで動作する小電力用のＦＥＴで構成されており、小型で、高速スイッチング動作を可能とする。
【００２０】
また、トランジスタ（Ｑ８）２０及び（Ｑ９）２１は、トランジスタ（Ｑ７）１９と同様の小電力用のＦＦＴであり、音声信号がオフの時にオンとなって、パルストランスの２次側のＧＮＤを浮かすことにより、オンの間にたまった電荷を素早くＧＮＤに落とすことができ、増幅器の高速オン／オフを可能とする。
【００２１】
そして、音声信号の入力があるときに、ＦＦＴドライバーＩＣ１１ｃを介してトランジスタ（Ｑ７）１９がオンとなり、ハイパワートランジスタ（Ｑ３）１５又は（Ｑ５）１７のゲートがオンとなって増幅器をオンとする。
尚、図３で説明したように、ハイパートランジスタ（Ｑ３）１５と（Ｑ５）１７は、逆のタイミングでオン／オフを繰り返すものであり、音声信号が入力されている間は直列加算合成部からの増幅器出力が出力される。
【００２２】
上記構成のＤ級増幅器の動作について説明する。
搬送波発振器５からの搬送波ｆ0がＦＥＴドライバーＩＣ１１ａに、搬送波ｆ0の逆位相の信号がＦＥＴドライバーＩＣ１１ｂに入力され、トランジスタ（Ｑ１）１２及び（Ｑ２）１３のゲート信号として出力される。
【００２３】
トランジスタ（Ｑ１）１２及びトランジスタ（Ｑ２）１３は、入力されるゲート信号に従ってオン／オフ動作を交互に行う。これにより、パルストランス１４の１次側中点を中心にプッシュプル動作を行うことで、ハイパワートランジスタ（Ｑ３）１５，（Ｑ４）１６，（Ｑ５）１７，（Ｑ６）１８のスイッチング動作を行い、オン／オフの組合せでＤ級増幅動作を行って、増幅器出力を直列加算合成部（図３の「出力合成部７」に相当）に出力する。
【００２４】
具体的には、トランジスタ（Ｑ１）１２のオン／オフに応じて、パルストランス１４ａ、１４ｄからは搬送波信号と同位相の矩形波信号が出力されてハイパワートランジスタ（Ｑ３）１５、ハイパワートランジスタ（Ｑ６）１８のゲートに入力される。つまり、トランジスタ（Ｑ１）１２がオンの時には、ハイパワートランジスタ（Ｑ３）１５、（Ｑ６）１８がオンとなる。
【００２５】
同様に、トランジスタ（Ｑ２）１３のオン／オフに応じて、パルストランス１４ｂ、１４ｃからは搬送波信号と逆位相の矩形波信号が出力されて、ハイパワートランジスタ（Ｑ５）１７、（Ｑ４）１６のゲートに入力される。つまり、トランジスタ（Ｑ２）１３がオンの時には、ハイパワートランジスタ（Ｑ５）１７、（Ｑ４）１６がオンとなる。
【００２６】
すなわち、ハイパワートランジスタ（Ｑ３）１５，（Ｑ６）１８がオンの場合には、ハイパワートランジスタ（Ｑ５）１７，（Ｑ４）１６はオフであり、ハイパワートランジスタ（Ｑ３）１５，（Ｑ６）１８がオフの場合には、ハイパワートランジスタ（Ｑ５）１７，（Ｑ４）１６はオンになる。
【００２７】
そして、音声信号がオン／オフに伴って、音声信号がオンの時にトランジスタ（Ｑ７）１９がオンとなって、ハイパワートランジスタ（Ｑ３）１５，（Ｑ５）１７のゲートはダイオードを介してＧＮＤ側に接続し、電流が流れてパルストランス１４ａ，１４ｂに矩形波信号が印加され、更にパワートランジスタ（Ｑ４）１６，（Ｑ６）１８のゲートにも矩形波信号が印加されて、出力（増幅器出力）が直列加算合成部に出力される。
【００２８】
直列加算合成部へは、ハイパートランジスタ（Ｑ３）１５，（Ｑ６）１８がオンになった場合の出力と、パワートランジスタ（Ｑ５）１７，（Ｑ４）１６がオンになった場合の出力とが交互に出力される。
また、音声信号がオフの時には、トランジスタ（Ｑ８）２０，（Ｑ９）２１がオンとなって、高速に残留した電荷を抜くことができる。
【００２９】
［スイッチング特性：図５］
ここで、Ｄ級増幅器のスイッチング特性について図５を用いて説明する。図５は、従来のＤ級増幅器のスイッチング特性を示す説明図である。
上述したデジタル振幅変調方式の送信機では、複数のＤ級増幅器を組み合わせたＤ級増幅装置で１つの波を形成するものであるから、良質の出力信号を得るためには、各々のＤ級増幅器の均一化と、高速スイッチングが重要な要素となる。
【００３０】
例えば、図５に示すように、Ｄ級増幅器の立ち上がり、立ち下がりのスイッチングが遅いと、タイミングにより、スパイク（ザグ）、グリッジ（ヘコミ）が発生してしまい、Ｓ／Ｎ比の劣化やスプリアスの劣化といった特性劣化を招く恐れがある。
【００３１】
そのため、図４に示したＤ級増幅器では、高速スイッチングを実現するために、トランジスタ（Ｑ７）１９にてパルストランス１４の２次側のゲートに入力される信号をＧＮＤに落として信号を切り離し、更に、トランジスタ（Ｑ８）２０，（Ｑ９）２１のオン／オフにてパルストランス１４の２次側のＧＮＤを強制的に浮かし、ゲート−ソース間を同電位にすることによって電荷を抜く速度を上げ、オフ状態を作る方式としている。
【００３２】
尚、振幅変調送信機に関する従来技術としては、平成１６年７月１５日公開の特開２００４−２０１１２３「振幅変調送信機」（出願人：株式会社日立国際電気、発明者：久松稔）がある。
この従来技術は、第１倍率信号に基づいて、被増幅信号の振幅を増幅する第１増幅部と、第２倍率信号に基づいて被増幅信号の振幅を増幅する第２増幅部と、第１及び第２増幅部の出力信号駆動を行う駆動部と、第１及び第２増幅部の出力を合成して出力信号として出力する合成部とを備えた振幅変調送信機であり、個々の電力増幅器のスイッチング時の立ち上がり／立ち下がり時間のずれによる歪を低減するものである。
【００３３】
【特許文献１】特開２００４−２０１１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
しかしながら、従来のＤ級増幅装置を構成するＤ級増幅器では、高速スイッチングを実現するために、図４に示す構成を採用するが、電荷を抜く速度を早くするために、ＦＥＴのトランジスタを加えているため、構成が若干複雑になってしまうという問題点があった。
【００３５】
本発明は上記実状に鑑みて為されたもので、高精度の高速スイッチングを実現し、安価で装置の小型化を図ることができるＤ級増幅装置を提供することを目的とする。
【課題を解決するための手段】
【００３６】
上記従来例の問題点を解決するための本発明は、フルブリッジ形の複数の増幅器と、複数の増幅器からの出力を直列合成する合成器とを備えるＤ級増幅装置において、増幅器が、発振器からの搬送波信号に従ってオン／オフする第１のトランジスタと、搬送波信号の逆位相の信号を生成する反転回路と、反転回路で生成された搬送波信号の逆位相の信号に従ってオン／オフする第２のトランジスタと、第１及び第２のトランジスタのオン／オフによって一次側中点を中心にプッシュプル動作を行い、二次側から搬送波信号に同位相又は逆位相の矩形波を出力するパルストランスと、パルストランスの二次側から出力される搬送波信号に同位相の矩形波でオン／オフし、フルブリッジ形を構成する第３のトランジスタ及び第４のトランジスタと、パルストランスの二次側から出力される搬送波信号に逆位相の矩形波でオン／オフし、フルブリッジ形を構成する第５のトランジスタ及び第６のトランジスタと、ブリッジ形を構成する第３乃至６のトランジスタに電圧を印加する電源と、音声信号の有無によってオン／オフし、第５のトランジスタのゲートに入力される矩形波を入力し、矩形波のパルス幅を狭くする調整を行い、調整された矩形波を第６のトランジスタのゲートに出力する第１のタイミング調整回路と、音声信号の有無によってオン／オフし、第３のトランジスタのゲートに入力される矩形波を入力し、矩形波のパルス幅を狭くする調整を行い、調整された矩形波を第４のトランジスタのゲートに出力する第２のタイミング調整回路とを有することを特徴とする。
【発明の効果】
【００３７】
本発明によれば、フルブリッジ形の複数の増幅器と、複数の増幅器からの出力を直列合成する合成器とを備えるＤ級増幅装置において、増幅器における、第１のトランジスタが発振器からの搬送波信号に従ってオン／オフし、反転回路が搬送波信号の逆位相の信号を生成し、第２のトランジスタが反転回路で生成された搬送波信号の逆位相の信号に従ってオン／オフし、パルストランスが第１及び第２のトランジスタのオン／オフによって一次側中点を中心にプッシュプル動作を行い、二次側から搬送波信号に同位相又は逆位相の矩形波を出力し、フルブリッジ形を構成する第３のトランジスタ及び第４のトランジスタがパルストランスの二次側から出力される搬送波信号に同位相の矩形波でオン／オフし、フルブリッジ形を構成する第５のトランジスタ及び第６のトランジスタがパルストランスの二次側から出力される搬送波信号に逆位相の矩形波でオン／オフし、電源がブリッジ形を構成する第３乃至６のトランジスタに電圧を印加し、第１のタイミング調整回路が音声信号の有無によってオン／オフし、第５のトランジスタのゲートに入力される矩形波を入力し、矩形波のパルス幅を狭くする調整を行い、調整された矩形波を第６のトランジスタのゲートに出力し、第２のタイミング調整回路が音声信号の有無によってオン／オフし、第３のトランジスタのゲートに入力される矩形波を入力し、矩形波のパルス幅を狭くする調整を行い、調整された矩形波を第４のトランジスタのゲートに出力するものであり、高精度の高速スイッチングを実現し、安価で装置の小型化を図ることができる効果がある。
【発明を実施するための最良の形態】
【００３８】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＤ級増幅装置において、増幅器では、パルストランスからフルブリッジ回路における下部のトランジスタのゲートに入力される矩形波を、フルブリッジ回路における上部のトランジスタのゲートに入力される矩形波よりパルス幅を狭くするタイミング調整回路を設け、当該タイミング調整回路が音声信号有りの場合に動作し、音声信号無しの場合に停止するようにしたものであり、フルブリッジ回路における上部のトランジスタと対応する下部のトランジスタが同時にオンしてショートすることを防止でき、高精度の高速スイッチングを実現し、安価で装置の小型化を図ることができるものである。
【００３９】
本実施の形態に係るＤ級増幅装置（本増幅装置）は、図３に示した一般的な振幅変調送信機に用いられるものであり、振幅変調送信機の構成自体は図３と同じである。そして、本実施の形態に係るＤ級増幅装置は、図３に示した従来の装置と同様に２６個のビッグステップＰＡと、８個のバイナリーステップＰＡを備えているが、個々のビッグステップＰＡ、及びバイナリーステップＰＡ４のＤ級増幅器の構成が従来とは異なっている。
【００４０】
［Ｄ級増幅器：図１］
本増幅装置を構成するビッグステップＰＡ又はバイナリーステップＰＡとして用いられるＤ級増幅器（本増幅器）の構成について図１を用いて説明する。図１は、本発明の実施の形態に係るＤ級増幅装置を構成するＤ級増幅器の構成図である。
図１に示すように、本実施の形態に係るＤ級増幅器の基本的な構成は、ＦＥＴドライバーＩＣ２３ａ、２３ｂと、トランジスタ（Ｑ１０）２４、（Ｑ１１）２５、パルストランス２６と、ハイパワートランジスタ（Ｑ１２）２７〜（Ｑ１５）３０と、第１のタイミング調整回路３２、第２のタイミング調整回路３３とから構成され、ハイパワートランジスタ（Ｑ１２）２７〜（Ｑ１５）３０には第１電源３１の電圧が印加されている。トランジスタ（Ｑ１０）２４〜（Ｑ１５）３０はいずれもＦＥＴで構成されている。
また、ＦＥＴドライバーＩＣ２３ｂの前段には、反転回路（ＮＯＴ回路）が設けられ、搬送波信号を反転して逆位相の信号がＦＥＴドライバーＩＣ２３ｂに入力される。
【００４１】
尚、請求項において、第１のトランジスタはトランジスタ（Ｑ１０）２４に、第２のトランジスタはトランジスタ（Ｑ１１）２５に、第３のトランジスタはハイパワートランジスタ（Ｑ１２）２７に、第４のトランジスタはハイパワートランジスタ（Ｑ１５）３０に、第５のトランジスタはハイパワートランジスタ（Ｑ１３）２８に、第６のトランジスタはハイパワートランジスタ（Ｑ１４）２９に相当している。
【００４２】
概略の装置構成としては、トランジスタ（Ｑ１０）２４，（Ｑ１１）２５と、それを駆動するＦＥＴドライバーＩＣ２３ａ，２３ｂと、フルブリッジ型ＳＥＰＰ（Single Ended Push-Pull）方式のＤ級増幅器用のパルストランス２６と、ハイパワートランジスタ（Ｑ１２）２７〜（Ｑ１５）３０と、第１電源３１とから構成される。
【００４３】
ＦＥＴドライバーＩＣ２３ａ、２３ｂは、図３のＦＥＴドライバーＩＣ６に含まれるものであり、ＦＥＴドライバーＩＣ２３ａは、搬送波信号の入力を受けてトランジスタ（Ｑ１０）２４を駆動し、ＦＥＴドライバーＩＣ２３ｂは、搬送波信号を反転した逆位相の信号の入力を受けてトランジスタ（Ｑ１１）２５を駆動するものである。
【００４４】
パルストランス２６は、デジタル信号の増幅を行うものであり、２６ａと２６ｂの２つの二次側部分から構成され、パルストランス２６ａはトランジスタ（Ｑ１０）２４のオンによって矩形波を出力し、パルストランス２６ｂはトランジスタ（Ｑ１１）２５のオンによって矩形波を出力する。
【００４５】
ハイパワートランジスタ（Ｑ１２）２７，（Ｑ１３）２８，（Ｑ１４）２９，（Ｑ１５）３０は、第１電源３１の高電圧（１８０〜２００Ｖ程度）に耐えられる大型のＦＥＴで構成され、増幅器のスイッチングを行う。
【００４６】
つまり、パルストランス２４をトランジスタ（Ｑ１２）２７〜（Ｑ１５）３０で構成されるフルブリッジ回路の上部のみで動作させ、フルブリッジ回路の下部については、第１のタイミング調整回路３２と第２のタイミング調整回路３３により駆動させる。
【００４７】
第１のタイミング調整回路３２は、パワートランジスタ（Ｑ１３）２８のゲートに対してパルストランス２６ｂの逆位相の矩形波が出力される端子から分岐して、矩形波が入力端子から入力され、音声信号の入力時に増幅器オンの制御信号（ＰＡ  ＯＮ）を、音声信号の未入力時に増幅器オフの制御信号（ＰＡ  ＯＦＦ）を出力制御端子から入力され、矩形波のパルス幅が調整された矩形波を出力端子からパワートランジスタ（Ｑ１４）２９に出力するものである。
【００４８】
第２のタイミング調整回路３３は、パワートランジスタ（Ｑ１２）２７のゲートに対してパルストランス２６ａの同相の矩形波が出力される端子から分岐して、矩形波が入力端子から入力され、音声信号の入力時に増幅器オンの制御信号（ＰＡ  ＯＮ）を、音声信号の未入力時に増幅器オフの制御信号（ＰＡ  ＯＦＦ）を出力制御端子から入力され、矩形波のパルス幅が調整された矩形波を出力端子からパワートランジスタ（Ｑ１５）３０に出力するものである。
【００４９】
ここで、パワートランジスタ（Ｑ１２）２７，（Ｑ１５）３０及びパワートランジスタ（Ｑ１３）２８，（Ｑ１４）２９についてはオン／オフのタイミングが重要であり、矩形波が部分的に重なった場合、当該重なった部分はショートしているため、この分電流が流れ、効率が悪くなる。
そこで、第１，２のタイミング調整回路を設けることにより、矩形波が重ならないようパワートランジスタ（Ｑ１４）２９，（Ｑ１５）３０のゲートに入力される矩形波のパルス幅を調整している。
第１，２のタイミング調整回路３２，３３の具体的構成については後述する。
【００５０】
そして、ハイパワートランジスタ（Ｑ１２）２７とハイパワートランジスタ（Ｑ１４）２９とを結ぶ線と、ハイパワートランジスタ（Ｑ１３）２８とハイパワートランジスタ（Ｑ１５）３０とを結ぶ線とから導き出された２本の線が、トランスを介して出力信号を出力する。
尚、当該トランスで直列加算合成が為される。
【００５１】
［タイミング調整回路：図２］
次ぎに、第１，２のタイミング調整回路の構成について図２を参照しながら説明する。図２は、タイミング調整回路の構成図である。
タイミング調整回路は、図２に示すように、入力端子と出力端子との間に、コンデンサＣと可変抵抗Ｒから成るＣＲの遅延回路と、シュミットトリガＩＣと、ＦＥＴドライバーＩＣとを設けた構成となっている。
【００５２】
遅延回路は、入力端子から入力される矩形波の立ち上がりを遅延させるものである。
シュミットトリガＩＣは、入力電圧に対して上限値と下限値の二つのスレッショルド・レベルをもち、これらの値より高くなるか、又は低くなるかで状態が変化するフリップフロップである。シュミットトリガＩＣは、入力波形をきれいな矩形波に形成する役割がある。図２では、上限値と下限値のそれぞれに対応する２つのＩＣを直列接続している。
【００５３】
ＦＥＴドライバーＩＣは、パワートランジスタ（Ｑ１４）２９又は（Ｑ１５）３０を駆動するもので、パワートランジスタのゲートに矩形波を提供し、更にＥＮＡＢＬＥ端子を備え、出力制御端子に音声信号オン（ＰＡ  ＯＮ）が入力されると、ＥＮＡＢＬＥ端子がオンになって動作可能となり、音声信号オフ（ＰＡ  ＯＦＦ）が入力されると、ＥＮＡＢＬＥ端子がオフになって動作しないようになっている。
【００５４】
そして、出力端子から出力される矩形波は、入力端子に入力される矩形波に比べて、パルスの立ち上がりが遅延した、パルス幅の狭い矩形波となっている。
これにより、パワートランジスタ（Ｑ１２）２７と（Ｑ１４）２９のゲートに提供される矩形波がハイ（Ｈ）の状態で重なり合うことがなく、ショートを防止できる。また、パワートランジスタ（Ｑ１３）２８と（Ｑ１５）３０のゲートに提供される矩形波がハイ（Ｈ）の状態で重なり合うことがなく、ショートを防止できる。
尚、パルス幅は、パルスの立ち上がりを遅延させるだけでなく、パルスの立ち下がりを早めて、狭くするようにしてもよい。
【００５５】
［動作］
発振器（ＯＳＣ）より入力された搬送波信号は、ＦＥＴドライバーＩＣ２３ａに入力されると共に、当該搬送波信号は反転回路を介してＦＥＴドライバーＩＣ２３ｂに入力される。
ＦＥＴドライバーＩＣ２３ａからの出力とＦＥＴドライバーＩＣ２３ｂからの出力は、互いに逆位相のゲート入力信号としてトランジスタ（Ｑ１０）２４とトランジスタ（Ｑ１１）２５のゲートに入力される。
【００５６】
トランジスタ（Ｑ１０）２４とトランジスタ（Ｑ１１）２５は、順次入力されるゲート入力信号に従ってオンとオフの動作を交互に行う。これにより、パルストランス２６の１次側中心を中心にプッシュプル動作を行う。
【００５７】
パルストランス２６の２次側２６ａから増幅された矩形波がパワートランジスタ（Ｑ１２）２７のゲートと第２のタイミング調整回路３３の入力端子に入力される。
第２のタイミング調整回路３３は、増幅器オン／オフ（ＰＡ  ＯＮ／ＯＦＦ）の信号を入力し、増幅器オン（音声信号入力時）で動作状態となってパルス幅が調整された矩形波を出力する。
【００５８】
また、音声信号未入力時には、増幅器オン／オフの信号がオフになって第１，２のタイミング調整回路３２，３３及びパワートランジスタ（Ｑ１４）２９，（Ｑ１５）３０を停止して省電力化を図っている。
【００５９】
パルストランス２６の２次側２６ｂから増幅された逆位相の矩形波がパワートランジスタ（Ｑ１３）２８のゲートと第１のタイミング調整回路３２の入力端子に入力される。
第１のタイミング調整回路３２は、増幅器オン／オフ（ＰＡ  ＯＮ／ＯＦＦ）の信号を入力し、増幅器オン（音声信号入力時）で動作状態となってパルス幅が調整された矩形波を出力する。
【００６０】
トランジスタ（Ｑ１０）２４とトランジスタ（Ｑ１１）２５におけるオン／オフ動作の繰り返しにより、トランスの２次側にあるパワートランジスタ（Ｑ１２）２７〜（Ｑ１５）３０にてスイッチングを行い、オン／オフ動作の組み合わせによってＤ級増幅動作を行う。
【００６１】
オン／オフ動作の組み合わせは、パワートランジスタ（Ｑ１２）２７，（Ｑ１５）３０がほぼ同じ動作をし、パワートランジスタ（Ｑ１３）２８，（Ｑ１４）２９がほぼ同じ動作をするようになっている。
【００６２】
具体的には、パワートランジスタ（Ｑ１４）２９，（Ｑ１５）３０には、タイミング調整回路３２，３３でパルス幅が調整された矩形波が入力される。当該矩形波は、パワートランジスタ（Ｑ１２）２７，（Ｑ１３）２８に入力される矩形波に対してハイレベルで重なり合わない、パルス幅が狭いものとなっている。
【００６３】
これにより、パワートランジスタ（Ｑ１２）２７，（Ｑ１４）２９が同時にオンしてショートすることを防止でき、また、パワートランジスタ（Ｑ１３）２８，（Ｑ１５）３０が同時にオンしてショートすることを防止できる。
【００６４】
そして、パワートランジスタ（Ｑ１２）２７，（Ｑ１５）３０がオンであれば、パワートランジスタ（Ｑ１３）２８，（Ｑ１４）２９がオフであり、パワートランジスタ（Ｑ１２）２７，（Ｑ１５）３０がオフであれば、パワートランジスタ（Ｑ１３）２８，（Ｑ１４）２９がオンである。
【００６５】
また、電力増幅器（ＰＡ）出力のオン／オフ（ＰＡ  ＯＮ／ＯＦＦ）は、つまり、音声信号が入力されている間はオンとし、音声信号が入力されていない間はオフとする制御は、第１，２のタイミング調整回路３２，３３の動作を停止し、フルブリッジの下部のパワートランジスタ（Ｑ１４）２９，（Ｑ１５）３０への入力信号を第１，２のタイミング調整回路３２，３３から供給しないようにすることにより行う。
【００６６】
［実施の形態の効果］
本発明の実施の形態に係るＤ級増幅器によれば、搬送波信号に基づいて互いに逆位相でオン／オフを繰り返すトランジスタ（Ｑ１０）２４，（Ｑ１１）２５と、そのオン／オフによって１次側中点を中心にプッシュプル動作を行うパルストランス２６と、パルストランス２６の二次側から出力される搬送波信号に同位相の矩形波でオン／オフし、フルブリッジ形を構成するパワートランジスタ（Ｑ１２）２７，（Ｑ１５）３０と、パルストランスの二次側から出力される搬送波信号に逆位相の矩形波でオン／オフし、フルブリッジ形を構成するパワートランジスタ（Ｑ１３）２８、（Ｑ１４）２９と、音声信号の有無によってオン／オフし、パワートランジスタ（Ｑ１３）２８のゲートに入力される矩形波のパルス幅を狭くする調整を行ってパワートランジスタ（Ｑ１４）２９のゲートに出力する第１のタイミング調整回路３２と、音声信号の有無によってオン／オフし、パワートランジスタ（Ｑ１２）２７のゲートに入力される矩形波のパルス幅を狭くする調整を行ってパワートランジスタ（Ｑ１５）３０のゲートに出力する第２のタイミング調整回路３３とを備えた構成としているので、高精度の高速スイッチングを実現し、安価で装置の小型化を図ることができる効果がある。
【産業上の利用可能性】
【００６７】
本発明は、高精度の高速スイッチングを実現し、安価で装置の小型化を図ることができるＤ級増幅装置に適している。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態に係るＤ級増幅装置を構成するＤ級増幅器の構成図である。
【図２】タイミング調整回路の構成図である。
【図３】Ｄ級増幅装置を備えた一般的な振幅変調送信機の構成図である。
【図４】従来のＤ級増幅器の構成図である。
【図５】従来のＤ級増幅器のスイッチング特性を示す説明図である。
【符号の説明】
【００６９】
１…Ａ／Ｄ変換器、  ２…エンコーダ、  ３…ビッグステップＰＡ、  ４…バイナリーステップＰＡ、  ５…搬送波発振器、  ６…ＦＥＴドライバーＩＣ、  ７…出力合成部、  ８…バンドパスフィルタ、  ９…第１電源、  １１…ＦＥＴドライバーＩＣ、  １２…トランジスタ、  １４…パルストランス、  １５〜１８…パワートランジスタ、  １９〜２１…トランジスタ、  ２２…第１電源、  ２３…ＦＥＴドライバーＩＣ、  ２４…トランジスタ、  ２６…パルストランス、  ２７〜３０…パワートランジスタ、  ３１…第１電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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