(57)【要約】【課題】差動入力信号の電圧レベルが低くなっても、誤動作なく高速動作可能な差動増幅回路を提供する。【解決手段】差動増幅回路は、ラッチ部（クロスカップル接続されたインバータ）、差動対トランジスタ（ＮＭＯＳトランジスタＭｎ０，Ｍｎ１）、電流加算トランジスタ（ＮＭＯＳトランジスタＭｎ５，Ｍｎ６）及び制御トランジスタ（ＮＭＯＳトランジスタＭｎ２）から構成される。差動増幅回路は、増幅開始信号ＥＮが入力されると増幅動作を開始し、例えばさらに遅延ＤＬＹで決まる遅延時間経過後に、電流加算トランジスタがオンすることで、差動出力信号ＯＵＴ０、ＯＵＴ１の電圧レベルの差を高速かつ誤動作なく増幅する。【選択図】図１
2010238289.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号がゲート電極に入力される差動対トランジスタと、
前記差動対トランジスタに各々並列接続される複数の電流加算トランジスタと、
前記差動対トランジスタと前記複数の電流加算トランジスタとに接続され、前記差動入力信号の増幅データを保持するラッチ部と、
活性開始信号が入力される制御トランジスタと、を備える差動増幅回路であって、
前記活性開始信号が入力されると前記差動増幅回路が増幅動作を開始し、前記ラッチ部の差動出力の一方が反転する方向に差電圧が開く前、または、前記増幅動作と同時に、前記複数の電流加算トランジスタが導通状態となる、ことを特徴とする差動増幅回路。
【請求項２】
前記複数の電流加算トランジスタの各々のゲートには、前記活性開始信号が所定時間遅延された信号が接続され、前記差動対トランジスタに流れる各々の電流に加えて所定値の電流を加算することを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記複数の電流加算トランジスタの各々のゲートには、高電位側の電源と低電位側の電源のいずれか一方、若しくは前記高電位側の電源と低電位側の電源間の予め設定された電位が接続される、ことを特徴とする請求項１記載の差動増幅回路。
【請求項４】
前記複数の電流加算トランジスタの各々のゲートには、それぞれ対応する前記差動入力信号と同相の前記差動入力信号の増幅データが各々出力される前記ラッチ部の保持ノードが接続される、ことを特徴とする請求項１記載の差動増幅回路。
【請求項５】
前記差動対トランジスタと前記差動対トランジスタにそれぞれ対応する前記電流加算トランジスタとが、高電位側の電源と低電位側の電源のいずれか一方の電源と、クロスカップルされた２つのインバータで構成される前記ラッチ部の前記一方の電源に対応する高電位側と低電位側のいずれか一方の電位側との間に接続される、ことを特徴とする請求項１乃至請求項４記載の差動増幅回路。
【請求項６】
前記ラッチ部は、クロスカップルされた第１と第２のインバータで構成され、
前記差動対トランジスタと前記差動対トランジスタにそれぞれ対応する前記電流加算トランジスタとが、それぞれ対応する前記第１と第２のインバータの電源側と、高電位側の電源と低電位側の電源のいずれか一方の電源との間に接続される、ことを特徴とする請求項１乃至請求項４記載の差動増幅回路。
【請求項７】
前記制御トランジスタは、前記ラッチ部と前記高電位側の電源と低電位側の電源のいずれか一方の電源との間に、前記差動対トランジスタと前記電流加算トランジスタと共に直列に接続される、ことを特徴とする請求項５または６記載の差動増幅回路。
【請求項８】
前記差動対トランジスタと前記電流加算トランジスタは、同一導電型の電界効果トランジスタである、ことを特徴とする請求項１乃至請求項７記載の差動増幅回路。
【請求項９】
前記制御トランジスタは、前記同一導電型の電界効果トランジスタである、ことを特徴とする請求項８記載の差動増幅回路。
【請求項１０】
前記第１と第２のインバータは、各々第１導電型のトランジスタと第２導電型のトランジスタで構成される、ことを特徴とする請求項６記載の差動増幅回路。
【請求項１１】
差動入力部は、
差動入力信号がゲートに入力される第１と第２のトランジスタと、
前記第１と第２のトランジスタに直列に接続され、活性開始信号が各々入力される制御トランジスタと、
前記第１と第２のトランジスタに各々並列接続される第３と第４のトランジスタと、で構成され、
ラッチ部は、ゲートと出力が互いにクロスカップルされた２つのインバータで構成され、
前記差動入力信号にそれぞれ対応する前記差動入力部の出力と、前記２つのインバータのそれぞれのソース側が、互いに直列に接続され、
前記活性開始信号が入力されると前記第１と第２のトランジスタが増幅動作を開始し、前記ラッチ部の差動出力の一方が反転する方向に差電圧が開く前、または、前記増幅動作と同時に、前記第３と第４のトランジスタが導通状態となる、ことを特徴とする差動増幅回路。
【請求項１２】
前記第３と第４のトランジスタの各々のゲートには、前記活性開始信号が所定時間遅延された信号が接続され、前記差動対トランジスタに流れる各々の電流に加えて所定値の電流を加算することを特徴とする請求項１１記載の差動増幅回路。
【請求項１３】
前記第３と第４のトランジスタの各々のゲートには、高電位側の電源と低電位側の電源のいずれか一方、若しくは前記高電位側の電源と低電位側の電源間の予め設定された電位が接続される、ことを特徴とする請求項１１記載の差動増幅回路。
【請求項１４】
前記第３と第４のトランジスタの各々のゲートには、それぞれ対応する前記差動入力信号と同相の前記２つのインバータの出力ノードが接続される、ことを特徴とする請求項１１記載の差動増幅回路。
【請求項１５】
前記第３と第４のトランジスタの各々のゲートには、前記第１と第２のトランジスタが増幅動作する前において、所定の高電位である前記２つのインバータの出力ノードが接続される、ことを特徴とする請求項１４記載の差動増幅回路。
【請求項１６】
前記第１〜第４トランジスタは、同一導電型の電界効果トランジスタである、ことを特徴とする請求項１１乃至請求項１５記載の差動増幅回路。
【請求項１７】
前記制御トランジスタは、前記同一導電型の電界効果トランジスタである、ことを特徴とする請求項１６記載の差動増幅回路。
【請求項１８】
前記２つのインバータは、各々第１導電型のトランジスタと第２導電型のトランジスタで構成される、ことを特徴とする請求項１１乃至請求項１７記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に搭載される差動増幅回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置においては、高速動作を実現するため、メモリセルからビット線に読みだされた微小電圧を、センスアンプ、データアンプ等の差動増幅回路により、ＣＭＯＳレベルまで増幅し、最終的に装置外部へデータを読み出す処理が行われている。
このような従来技術における差動増幅回路は、図８に示すように、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）との間に、２台のインバータがクロスカップル（交差接続）されたラッチ部と、差動入力信号が入力される差動対トランジスタ（Ｍｎ０及びＭｎ１）と、制御トランジスタ（Ｍｎ２）から構成されている。
【０００３】
図８における差動増幅回路は、差動入力信号（ＩＮ０及びＩＮ１）に差電圧が生じた後に、制御トランジスタをオンすることで差動対トランジスタに流れる電流に差を生じさせ、差動入力信号に対応して、差動出力（Ｏｕｔ０及びＯｕｔ１）の電圧レベルに差を生じさせる。また、ラッチ部は、差動出力のいずれか一方を高電位電源の電圧レベル、他方を低電位電源の電圧レベルまで増幅し、制御トランジスタがオンしている間は、差動出力の論理レベルをラッチ（保持）する。
上述の差動増幅回路、及びこれをもとに改良された差動増幅回路については、例えば特許文献１〜５に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３７９１号公報
【特許文献２】特開２００７−１１６７２２号公報（米国特許公報５，５０２，６８０号）
【特許文献３】特開２００３−３２３８００号公報
【特許文献４】米国特許公報５，５０８，６４４号
【特許文献５】米国特許公報５，１９２，８７８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１〜５に開示された差動増幅回路においては、高電位電源の低電圧化、或いは差動入力信号の低電圧化にともない、増幅速度が遅くなるという問題があった。増幅速度が遅くなる原因は、差動出力ノードから低電位電源の間にラッチ部を構成するトランジスタ、差動対トランジスタ及び制御トランジスタが直列接続されるため、増幅動作に関与するラッチ部を構成するトランジスタ及び差動対トランジスタの駆動能力が下がるためである。また、増幅動作に関与するラッチ部を構成するトランジスタ及び差動対トランジスタの閾値電圧Ｖｔが、半導体装置の製造工程において高めにずれたときも、トランジスタの駆動能力が下がるため、増幅速度が遅くなるという問題もあった。これらと兼ね合わせて、差動対トランジスタに入力される差動信号が、前記低電圧化の場合、差動増幅回路は、もはや増幅動作を行わない。
【０００６】
特許文献１の図２において開示されている差動増幅回路は、背景技術において説明した差動増幅回路であり、上述の問題を解決できない。
また、特許文献２の図２において開示されている差動増幅回路は、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）との間に、制御トランジスタ、差動対トランジスタ及びラッチ部が、この順番に接続され、かつ、制御トランジスタとラッチ部の間に差動対トランジスタ各々に対応してバイパストランジスタを設けている。そして、バイバストランジスタは、制御トランジスタのゲート端子に入力される信号より、後の時刻においてオンされる。しかし、このバイパストランジスタは、ラッチ部のＨレベル側ノードを高電位電源の電圧レベルにするため設けられたトランジスタ（ＣＭＯＳ出力電圧を実現するためのトランジスタ）であり、オンされる時刻において、増幅動作は既に完了している。従って、差動増幅回路は、増幅速度の改善について何ら示唆をしていない。
【０００７】
特許文献３の図７において開示されている差動増幅回路は、背景技術で説明した差動増幅回路に、差動対トランジスタ各々に対して、トランジスタが並列に接続されている。そして、並列接続されたトランジスタは、制御トランジスタのゲート端子に入力される信号より、後の時刻においてオンされる。しかし、この並列接続されたトランジスタは、差動対トランジスタのゲート電圧が非活性化（初期化）されたときに、ラッチ部のラッチ状態を維持するために設けられたトランジスタであり、オンされる時刻において、増幅動作は既に完了している。従って、この差動増幅回路も、増幅速度の改善について何ら示唆をしていない。
【０００８】
特許文献４の図１において開示されている差動増幅回路は、背景技術で説明した差動増幅回路に、制御トランジスタに対して、トランジスタが並列に接続されている。そして、並列接続されたトランジスタは、ゲート端子が高電位電源に固定接続され、差動増幅回路に常時微小電流を流して、差動増幅回路を動作状態にするトランジスタである。しかし、微小電流を抑えるためには、トランジスタ能力を下げる必要があり、差動出力ノードから低電位電源の間に直列接続されるラッチ部を構成するトランジスタ、差動対トランジスタ及び制御トランジスタからなる抵抗値はさらに高くなってしまい、増幅速度を速くできない。そのため、差動入力信号の低電圧化にともない、増幅速度が遅くなるという問題を解決できない。すなわち、かかる改良された差動増幅回路も、増幅速度の改善について何ら示唆をしていない。
【０００９】
特許文献５の図５において開示されている差動増幅回路は、背景技術で説明した差動増幅回路に対して、更にラッチ部の差動出力ノードと低電位電源の間にトランジスタを設けた差動増幅回路である。そして、追加されたトランジスタのゲート端子は、差動出力ノードが入力されるインバータ３１，３２により制御される。しかし、差動出力のいずれか一方の電圧レベルがインバータの論理閾値より低い電圧レベルになるまで、追加されたトランジスタは増幅動作に関与しないため、増幅速度を改善するという問題を解決できない。
以上に述べたように、従来における差動増幅回路では、高電位電源の低電圧化、或いは差動入力信号の低電圧化にともない、増幅速度が遅くなるという問題、増幅動作に関与するラッチ部を構成するトランジスタ及び差動対トランジスタの閾値電圧Ｖｔが、半導体装置の製造工程において高めにずれたとき、増幅速度が遅くなるという問題を解決できなかった。
【課題を解決するための手段】
【００１０】
本発明は、差動入力信号がゲート電極に入力される差動対トランジスタと、
差動対トランジスタに各々並列接続される複数の電流加算トランジスタと、
差動対トランジスタと複数の電流加算トランジスタとに接続され、差動入力信号の増幅データを保持するラッチ部と、
活性開始信号が入力される制御トランジスタと、を備える差動増幅回路であって、
活性開始信号が入力されると差動増幅回路が増幅動作を開始し、ラッチ部の差動出力の一方が反転する方向に差電圧が開く前、または、増幅動作と同時に、複数の電流加算トランジスタが導通状態となる、ことを特徴とする差動増幅回路である。
【発明の効果】
【００１１】
この発明によれば、差動増幅回路は、差動信号が入力される差動対トランジスタに対して、加算電流を流すトランジスタが並列に接続され、ラッチ部の差動出力の一方が反転する方向に差電圧が開く前、または、増幅動作と同時に、複数の電流加算トランジスタが導通状態となり、差動出力の両ノード（一方と他方のノード）の遷移を加速させるので、差動入力信号の電圧が低く、増幅動作における差動対トランジスタに流れる電流値が非常に少ない場合においても、ラッチ部（フリップフロップ）が誤動作することなく高速に動作するという効果を奏する。また、差動増幅回路は、ラッチ部において増幅に係るトランジスタ及び差動対トランジスタの閾値電圧Ｖｔｈが高い場合においても、誤動作することなく高速に動作するという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る差動増幅回路の回路構成図である。
【図２】本発明の一実施形態に係る差動増幅回路のタイミングチャートである。
【図３】本発明の一実施形態に係る差動増幅回路のタイミングチャートである。
【図４】本発明の他の実施形態に係る差動増幅回路の回路構成図である。
【図５】本発明の他の実施形態に係る差動増幅回路のタイミングチャートである。
【図６】本発明の他の実施形態に係る差動増幅回路の回路構成図である。
【図７】本発明の他の実施形態に係る差動増幅回路のタイミングチャートである。
【図８】従来技術における差動増幅回路の回路構成図である。
【図９】従来技術における差動増幅回路のタイミングチャートである。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本願の請求内容は、この技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１４】
例えば、差動増幅回路の差動出力の信号をＯＵＴＴ，ＯＵＴＢとし、ＯＵＴＴ，ＯＵＴＢの電圧レベルの差を、ラッチ部においてクロスカップル接続されたＮＭＯＳトランジスタＭｎＴ，ＮＭＯＳトランジスタＭｎＢで増幅する場合を例にとる。また、ＮＭＯＳトランジスタＭｎＴ，ＭｎＢは、それぞれ差動対トランジスタＮＭＯＳトランジスタＭｎＢＴ（差動入力信号ＩＮＴが入力），ＭｎＢＢ（差動入力信号ＩＮＢが入力）と、共通接続点ＪＴ，ＪＢを介して直列に接続され、差動対トランジスタのソース端子は制御トランジスタに共通接続されているとする。「差動入力信号ＩＮＴの電圧レベル＞差動入力信号ＩＮＢの電圧レベル」である場合、「差動出力信号ＯＵＴＴの電圧レベル＜差動出力信号ＯＵＴＢの電圧レベル」となるよう増幅される。
【００１５】
しかし、差動入力信号の電圧レベルが低い場合、例えば差動対トランジスタの閾値電圧レベル近くまで低い場合、差動入力信号が高い場合に比べ、接続点ＪＴまたはＪＢの電圧降下は著しく緩やかになり、その結果ラッチ部のトランジスタは緩やかに増幅を行うことになる。
【００１６】
そこで、本発明に係る差動増幅回路においては、高速動作の要求を、差動入力信号の電圧レベルが閾値電圧レベル付近まで低くなった場合においても満たすことを目的とする。すなわち、本発明に係る差動増幅回路においては、差動増幅回路の精度及び動作ポイントの改善を図ることを目的として、差動対トランジスタに並列に電流加算トランジスタを接続し、増幅動作において加算電流（以下、本明細書において「ベースアップ電流」という）を、差動対トランジスタに対して加算することを、技術思想とする。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
（第１実施形態）
図１は、本発明の実施形態に係る差動増幅回路の回路構成図である。
図１において、参照符号のうち、ＶＤＤは高電位電源の電圧レベル、ＶＳＳは低電位電源の電圧レベル、ＥＮは差動増幅回路の活性開始信号（増幅開始信号ＥＮ）、ＩＮ０，ＩＮ１各々は差動（相補）の入力信号、そして、ＯＵＴ０，ＯＵＴ１各々は差動の出力信号を示している。図１に示されるように、本発明の実施形態に係る差動増幅回路は、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ４、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ６及び遅延ＤＬＹから構成される。
【００１８】
ＮＭＯＳトランジスタＭｎ０，ＮＭＯＳトランジスタＭｎ１は、それぞれゲート端子に差動入力信号ＩＮ０，差動入力信号ＩＮ１が入力される差動対トランジスタである。また、ＮＭＯＳトランジスタＭｎ２は、ゲート端子に増幅開始時に低電位電源の電圧レベル（以下、Ｌレベルとする。）から高電位電源の電圧レベル（以下、Ｈレベルとする。）へと遷移する増幅開始信号ＥＮ（活性開始信号）が入力される制御トランジスタである。なお、本実施形態において、差動対トランジスタ（ＮＭＯＳトランジスタＭｎ０及びＮＭＯＳトランジスタＭｎ１）を、制御トランジスタ（ＮＭＯＳトランジスタＭｎ２）のドレイン端子に共通接続される構成としたが、差動対トランジスタランジスタ各々に一つ制御トランジスタを設ける構成としてもよい。
【００１９】
ＰＭＯＳトランジスタＭｐ０、ＰＭＯＳトランジスタＭｐ１、ＮＭＯＳトランジスタＭｎ３及びＮＭＯＳトランジスタＭｎ４は、差動対トランジスタ（ＮＭＯＳトランジスタＭｎ０，ＮＭＯＳトランジスタＭｎ１）に入力される差動入力信号ＩＮ０，差動入力信号ＩＮ０のデータを保持するラッチ部を構成している。すなわち、ラッチ部は、交差接続された第１のインバータ（ＰＭＯＳトランジスタＭｐ０，ＮＭＯＳトランジスタＭｎ３）及び第２のインバータ（ＰＭＯＳトランジスタＭｐ１，ＮＭＯＳトランジスタＭｎ４）により構成され、これら第１および第２のインバータの出力から差動増幅回路の差動出力（差動出力信号ＯＵＴ０及び差動出力信号ＯＵＴ１）が取り出される。
【００２０】
なお、第１および第２のインバータにおける各ＰＭＯＳトランジスタＭｐ０及びＭｐ１と並列に接続されたＰＭＯＳトランジスタＭｐ３，ＰＭＯＳトランジスタＭｐ４は、プリチャージ用のトランジスタであり、増幅開始信号ＥＮがＬレベルのときにオンして差動出力信号ＯＵＴ０及びＯＵＴ１を、高電位電源の電圧レベルＶＤＤへプルアップする働きをする。また、差動出力間に設けられたＰＭＯＳトランジスタＭｐ２は、増幅開始信号ＥＮがＬレベルのときに、差動出力信号ＯＵＴ０及びＯＵＴ１を同じ電圧レベルにし、増幅開始直前まで差動出力間に電圧差を生じさせない働きをする。
【００２１】
差動対トランジスタ（ＮＭＯＳトランジスタＭｎ０，ＮＭＯＳトランジスタＭｎ１）の各々に並列接続されるＮＭＯＳトランジスタＭｎ５及びＮＭＯＳトランジスタＭｎ６が、電流加算トランジスタであり、増幅時においてベースアップ電流を、差動対トランジスタに対して加算する。また、ＮＭＯＳトランジスタＭｎ５及びＮＭＯＳトランジスタＭｎ６のゲート端子は、遅延ＤＬＹにより増幅開始信号ＥＮを遅延した遅延信号ＥＮＤが入力される。
【００２２】
なお、図において、本実施形態における差動増幅回路は、例えば、以下のトランジスタ定数、すなわちＷ（チャネル幅）／Ｌ（チャネル長）を有するトランジスタにより構成されている。ラッチ部のフリップフロップを構成するＮＭＯＳトランジスタＭｎ３，Ｍｎ４のＷ／Ｌ＝３μｍ／０．１μｍとして、差動対トランジスタを構成するＮＭＯＳトランジスタＭｎ０，Ｍｎ１のＷ／Ｌは２μｍ／０．１μｍ、加算電流トランジスタを構成するＮＭＯＳトランジスタＭｎ５，Ｍｎ６のＷ／Ｌは０．５μｍ／０．１μｍ、制御トランジスタを構成するＮＭＯＳトランジスタＭｎ２のＷ／Ｌは５μｍ／０．１μｍである。また、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ４のＷ／Ｌは２．５μｍ／０．１μｍである。
【００２３】
ここで、差動増幅回路を構成するＮＭＯＳトランジスタの関係は、以下のようになる。
（１）差動対トランジスタと電流加算トランジスタとの関係、すなわち、ＮＭＯＳトランジスタＭｎ０のドレイン電流と、ＮＭＯＳトランジスタＭｎ５のドレイン電流（或いは、ＮＭＯＳトランジスタＭｎ１のドレイン電流と、ＮＭＯＳトランジスタＭｎ６のドレイン電流）の関係は、次のようになる。ベースアップ電流を流さない場合、ノードＮ１（Ｍｎ０とＭｎ３の共通接続点）の電圧降下速度（ディスチャージ速度）は、ＮＭＯＳトランジスタＭｎ０のドレイン電流に比例する。ここで、ＮＭＯＳトランジスタＭｎ０のゲート電圧をＶＧ、閾値電圧をＶｔとすると、ドレイン電流ＩＤは、（ＶＧ−Ｖｔ）の自乗に比例し、これにより、ディスチャージ速度は、（ＶＧ−Ｖｔ）の自乗に比例する。一方、差動入力信号の電圧レベルが、閾値電圧Ｖｔに近いゲート電圧（ＶＧ’とする）とすれば、この場合のディスチャージ速度は、（ＶＧ’−Ｖｔ）の自乗に比例する。
【００２４】
チャネル幅Ｗ０のＮＭＯＳトランジスタＭｎ０にベースアップ電流を流すチャネル幅Ｗ５のＮＭＯＳトランジスタＭｎ５を新たに追加した場合のディスチャージ速度を、追加前のゲート電圧がＶＧの場合のディスチャージ速度のη倍程度に収めるとする場合、ＮＭＯＳトランジスタＭｎ５のゲート電圧（ＶＧ’’とする）は、（Ｗ５×（ＶＧ’’−Ｖｔ）２＋Ｗ０×（ＶＧ’−Ｖｔ）２）：Ｗ０×（ＶＧ−Ｖｔ）２＝η：１の関係から算出される。従って、ＮＭＯＳトランジスタＭｎ５のドレイン電流は、算出されるゲート電圧ＶＧ’’で決まる。すなわち、差動入力トランジスタ（ＮＭＯＳトランジスタＭｎ０）が流すドレイン電流と、電流加算トランジスタ（ＮＭＯＳトランジスタＭｎ５）が流すドレイン電流（ベースアップ電流）との関係は、電源電圧及び、差動入力信号の電圧レベルが閾値電圧付近まで低くなった値を既知の値として、予め設定される所望の速度比ηにより一義的に決まるものである。
【００２５】
例えば、本実施形態において、差動増幅回路の高電位の電源電圧レベルを１．２５Ｖ、差動入力信号の電圧レベルを０．６８Ｖ，０．７０Ｖ、構成するＮＭＯＳトランジスタのＬ（チャネル長）を０．１μｍとし、ＮＭＯＳトランジスタＭｎ０のＷ０（チャネル幅）を２μｍ、ＮＭＯＳトランジスタＭｎ５のＷ５を０．５μｍとすると、ＮＭＯＳトランジスタＭｎ０のみで行うディスチャージ速度に比べて、約２倍程度のディスチャージ速度に高速化できる。
【００２６】
（２）差動対トランジスタ及び電流加算トランジスタと制御トランジスタとの関係、すなわち、ＮＭＯＳトランジスタＭｎ０及びＭｎ５（或いは、ＮＭＯＳトランジスタＭｎ１及びＭｎ６）のドレイン電流と、ＮＭＯＳトランジスタＭｎ２のドレイン電流の関係は、次のようになる。ＮＭＯＳトランジスタＭｎ２が増幅動作時におけるボトルネックとならないように、すなわち、ＮＭＯＳトランジスタＭｎ０及びＭｎ５がノードＮ１を介してラッチ部の差動出力ノードから電流を引き抜く際、ゲート・ソース間の電圧を十分とれるように、ソース電圧は低電位電源の電圧レベルに近いのが望ましい。
従って、Ｍｎ２のドレイン電流の大きさは、Ｍｎ０とＭｎ５が流す電流を十分に吸収できる程度の電流を必要とする。例えば、本実施形態において、構成するＮＭＯＳトランジスタのＬを０．１μｍとし、ＮＭＯＳトランジスタＭｎ０，Ｍｎ５のＷをそれぞれ２μｍ，０．５μｍとした場合、Ｍｎ２のＷは５μｍ程度である。
【００２７】
図２は、図１における差動増幅回路の増幅動作を示したタイミングチャートである。
図２は、電源電圧１．２５Ｖで動作する際の差動増幅回路の主要ノードの電圧波形と、差動対トランジスタ及び電流加算トランジスタに流れる電流波形を示している。また、図２（ａ）では、差動入力信号の電圧レベルが０．７０Ｖ，０．６８Ｖと閾値電圧（約０．６Ｖ）に近づいた場合、図２（ｂ）では、差動入力信号の電圧レベルが１．２Ｖ，１．０Ｖと電源電圧近い場合の波形を示している。以下、図２（ａ）をもとに差動増幅回路の動作を説明し、図２（ｂ）は、後述する従来技術との効果比較において説明する。
【００２８】
まず、増幅開始の時刻ｔ０以前においては、すべてのノードの電圧レベルは初期状態にある。ＰＭＯＳトランジスタＭｐ２〜Ｍｐ４は全てオンし、差動出力信号ＯＵＴ０，ＯＵＴ１を１．２５Ｖにプリチャージしている。
【００２９】
時刻ｔ０において、ＮＭＯＳトランジスタＭｎ０及びＭｎ１（差動対トランジスタ）はいずれもオンせず、増幅動作は開始していない。増幅開始信号ＥＮがＨレベルになると、ＮＭＯＳトランジスタＭｎ２（制御トランジスタ）がオンし、ノードＮ０をディスチャージし、電圧レベルをほぼ０Ｖへ遷移させる。これにより、ＮＭＯＳトランジスタＭｎ０及びＭｎ１（差動対トランジスタ）は、ゲート・ソース間電圧がそれぞれ０．７Ｖ，０．６８Ｖと、閾値電圧を超えるのでオンし、それぞれノードＮ１，Ｎ２をディスチャージし始める。この際、ＮＭＯＳトランジスタＭｎ０及びＭｎ１に流れるドレイン電流Ｉ（Ｍｎ０）とＩ（Ｍｎ１）の関係は、差動対トランジスタのゲート電圧の差が２０ｍＶあるので、Ｉ（Ｍｎ０）＞Ｉ（Ｍｎ１）である。これにより、ノードＮ１の方が、ノードＮ２よりも速いディスチャージ速度で放電される。なお、図中の電流波形においては、ゲート・ソース間電圧がほぼ等しいため、ピーク時の電流は約５０μＡと両者にほぼ差がないように示しているが、電流の関係は上述の通りである。
【００３０】
ラッチ部におけるフリップフロップを構成するＮＭＯＳトランジスタＭｎ３及びＭｎ４は、各々のソース電圧レベルが降下し、ゲート・ソース間電圧が閾値電圧レベルを超えるとオンし、差動出力の電圧レベルを降下させ始める。ここで、上記電流の関係より、ノードＮ１は、ノードＮ２より先に電圧降下するので、ＮＭＯＳトランジスタＭｎ３は、ＮＭＯＳトランジスタＭｎ４より先にオンする。続いて、ＮＭＯＳトランジスタＭｎ４もオンし、両トランジスタは、ゲート・ソース間電圧が閾値電圧付近の状態で、ドレイン電流を流す。これにより、徐々に両トランジスタのゲート・ソース間電圧、ドレイン・ソース間電圧に差が出るので、差動出力の電圧レベルに差がつき始める。但し、両ノード（ノードＮ１、ノードＮ２）は、ＰＭＯＳトランジスタＭｐ０、１の閾値電圧に達しない（超えない）ので、所定電位から降下し続ける。
【００３１】
時刻ｔａにおいて、遅延ＤＬＹは、増幅開始信号ＥＮを遅延した信号である遅延信号ＥＮＤを出力する。これにより、ＮＭＯＳトランジスタＭｎ５及びＭｎ６（電流加算トランジスタ）もドレイン電流Ｉ（Ｍｎ５）及びＩ（Ｍｎ６）を流し（ベースアップ電流を流し）、ノードＮ０とＮ１との間及びノードＮ０とＮ２との間の抵抗をそれぞれ下げ、ノードＮ１及びＮ２の電圧降下を加速する。つまり、ラッチ部の差動出力の一方が反転する方向に差電圧が開く前に複数の電流加算トランジスタが導通状態となり、差動出力の両ノード（一方と他方のノード）の遷移を加速させることで、ＰＭＯＳトランジスタＭｐ１（または、Ｍｐ０）の閾値電圧への到達を加速させる。
【００３２】
ベースアップ電流が流れることで、ラッチ部におけるＮＭＯＳトランジスタＭｎ３及びＭｎ４においては、両トランジスタのゲート・ソース間電圧差、ドレイン・ソース間電圧差が拡がる。すなわち、ラッチ部は、さらに増幅動作を進め、差動出力の電圧レベルの差を一層拡げる。そして、差動出力信号ＯＵＴ０の電圧レベルが、高電位の電源電圧レベルＶＤＤよりＰＭＯＳトランジスタＭｐ１の閾値電圧の絶対値分低くなると、ＰＭＯＳトランジスタＭｐ１はオンし、差動出力信号ＯＵＴ１の電圧レベルを高電位の電源電圧レベルＶＤＤへ向けて上昇させる。つまり、電流加算トランジスタによるベースアップ電流は、ラッチ部の差動出力の一方が反転する方向に差電圧が開く時間を加速させる。一方、ＮＭＯＳトランジスタＭｎ３は、ＮＭＯＳトランジスタＭｎ０，Ｍｎ５、Ｍｎ２（差動対トランジスタ及び制御トランジスタ）を介して、差動出力信号ＯＵＴ０を低電位の電源電圧レベルＧＮＤへ向けて下降させる。これにより、時刻ｔ１において、差動増幅回路は、差動出力信号ＯＵＴ１を電圧レベルＶＤＤ、差動出力信号ＯＵＴ０を電圧レベルＧＮＤとし、差動出力信号のＣＭＯＳレベルまでの増幅動作を完了する。この後、時刻ｔ２において、増幅開始信号ＥＮがＬレベルへと遷移するまでの間、差動増幅回路はラッチ部のクロスカップル接続されたインバータにより、データをラッチし続ける。時刻ｔ２において、差動出力信号ＯＵＴ０，ＯＵＴ１、ノードＮ０，Ｎ１，Ｎ２が初期状態へリセットされる。
【００３３】
このように、本実施形態による差動増幅回路は、
差動入力信号がゲート電極に入力される差動対トランジスタ（Ｍｎ０，Ｍｎ１）と、
差動対トランジスタに各々並列接続される複数の電流加算トランジスタ（Ｍｎ５，Ｍｎ６）と、
差動対トランジスタと複数の電流加算トランジスタとに接続され、差動入力信号の増幅データを保持するラッチ部（Ｍｐ０，Ｍｐ１，Ｍｎ３，Ｍｎ４）と、
活性開始信号（増幅開始信号ＥＮ）が入力される制御トランジスタ（Ｍｎ２）と、を備える差動増幅回路であって、
活性開始信号が入力されると差動増幅回路が増幅動作を開始し、ラッチ部の差動出力の一方が反転する方向に差電圧が開く前、または、増幅動作と同時に、複数の電流加算トランジスタが導通状態となる、ことを特徴とする差動増幅回路である。
【００３４】
この発明によれば、差動増幅回路は、差動信号が入力される差動対トランジスタに対して、加算電流を流すトランジスタが並列に接続されるので、差動入力信号の電圧が低く、増幅動作における差動対トランジスタに流れる電流値が非常に少ない場合においても、ラッチ部（フリップフロップ）が誤動作することなく高速に動作するという効果を奏する。
すなわち、ラッチ部（フリップフロップ）が差動対トランジスタにより差動動作を開始し、高速化が失われない時間程度たった後に、遅延ＤＬＹにより電流加算トランジスタにベースアップ電流を流す構成としたので、差動増回路の誤動作がより少なく、従来に比べ高速に増幅動作を行うことができる。また、差動増幅回路は、ラッチ部において増幅に係るトランジスタ及び差動対トランジスタの閾値電圧Ｖｔｈが高い場合、差動対トランジスタが流す電流が減少し、差動増幅回路は動作しにくくなるので、電流加算トランジスタによりベースアップ電流を流すことで、ラッチ部の差動増幅動作を誤動作することなく高速に動作させることができる効果を奏する。
【００３５】
従来技術との比較を、図面をもとに行う。図８は、従来技術における差動増幅回路の回路構成図であり、トランジスタ、入力信号等の符号は図１と同一の符号を付している。また、図９は、図８における差動増幅回路の増幅動作を示したタイミングチャートである。
従来技術の差動増幅回路は電流加算トランジスタを有さないので、図８においてＮＭＯＳトランジスタＭｎ５，Ｍｎ６を示さず、また、図９においてＩ（Ｍｎ５）及びＩ（Ｍｎ６）を示していない。
差動入力信号の電圧レベルが０．７Ｖ／０．６８Ｖと、閾値電圧近くまで下がった場合の比較を、図２（ａ）と図９（ａ）で行うと、従来の差動増幅回路が、ＮＭＯＳトランジスタＭｎ０及びＭｎ１（差動対トランジスタ）のみで、フリップフロップの差動出力ノードからチャージを引き抜くので、ノードＮ０及びＮ１の電圧降下速度は遅く、増幅動作に多くの時間を要しており、その間Ｉ（Ｍｎ０）及びＩ（Ｍｎ１）は流れ続けている。また、差動出力信号ＯＵＴ０／ＯＵＴ１の電圧変化も遅いことが判る。これに対して、本実施形態に係る差動増幅回路においては、ベースアップ電流により、ノードＮ０及びＮ１の電圧降下速度が速くなり、差動出力信号ＯＵＴ０／ＯＵＴ１の電圧変化も高速化されていることが判る。
【００３６】
なお、図２（ｂ）と図９（ｂ）は、差動入力信号の電圧レベルが１．２Ｖ／１．０Ｖと、電源電圧レベルＶＤＤに近い場合の波形であるが、これについて両者にほとんど差はない。これは、本実施形態に係る差動増幅回路においては、ベースアップ電流を流す時刻（時刻ｔｃに相当する）において、ほぼ増幅動作が完了しているためである。すなわち、差動入力信号の電圧レベルが高いので、遅延信号ＥＮＤがＮＭＯＳトランジスタＭｎ５及びＭｎ６に入力されベースアップ電流を流すときに、ノードＮ０及びノードＮ１の電圧レベルは電圧降下し、ＮＭＯＳトランジスタＭｎ５及びＭｎ６のソース・ドレイン間に電圧差が生じないためである。
【００３７】
また、図３は、従来の差動増幅回路と本実施形態に係る差動増幅回路との差動出力信号を同一グラフ上にプロットした波形図である。本波形図における条件は、上で説明した図２（ａ）及び図９（ａ）と同じく、高電位電源の電圧レベルＶＤＤが１．２５Ｖ、差動入力信号ＩＮ０／ＩＮ１が０．７Ｖ／０．６８Ｖという条件である。この波形図によっても、本実施形態における差動増幅回路においては、差動入力信号の電圧レベルが閾値電圧近くまで下がった場合においても、差動出力信号ＯＵＴ０／１の差電圧を、従来に比べ高速に、かつ誤動作することなく増幅していることが判る。
【００３８】
（第２実施形態）
次に、本発明の他の実施形態について説明する。
図４は、本発明の他の実施形態に係る差動増幅回路の回路構成図である。また、図５は、図４における差動増幅回路の増幅動作を示したタイミングチャートである。なお、図４においては、図１と同様の構成については同一の符号を付し、説明を省略する。
図４における差動増幅回路が、図１における差動増幅回路と相違する点は、ベースアップ電流を流すＮＭＯＳトランジスタＭｎ５及びＭｎ６のゲート端子の電圧レベルを高電位電源の電圧レベルＶＤＤとした点である。なお、ゲート端子が接続される先は必ずしも高電位電源である必要はなく、ベースアップ電流が流れればよいので、予め定められた高電位電源の電圧レベルＶＤＤと低電位電源の電圧レベルＧＮＤ電圧レベルの間の電圧レベルであってもよい。
【００３９】
また、図４における差動増幅回路を構成する各トランジスタの回路定数は、図１におけるトランジスタの回路定数と同一でよい。ただし、ゲート端子が接続される先の電圧レベルをＶＤＤ以外にする場合、ＮＭＯＳトランジスタＭｎ５及びＭｎ６の回路定数は、例えばＷを大きいサイズとするような、ベースアップ電流を補正するための措置が必要となる。
【００４０】
図５に示すように、本実施形態によれば、増幅開始信号ＥＮがＨレベルになるまではベースアップ電流は流れない。時刻ｔ０において、増幅開始信号ＥＮがＨレベルになると、ＮＭＯＳトランジスタＭｎ５，Ｍｎ６はオンし、ＮＭＯＳトランジスタＭｎ０，Ｍｎ１（差動対トランジスタ）とともに、ノードＮ０及びＮ１の電圧レベルを降下させる。これにより、フリップフロップは増幅動作を開始し、高速に差動入力信号を増幅し、差動出力に差動入力信号に応じたデータを出力する。
【００４１】
本実施形態によれば、差動対トランジスタがオンすると同時（増幅動作と同時）にベースアップ電流が流れるので、第１の実施形態の効果を維持しつつ、更に高速化できる効果を奏する。また、入力信号の電圧レベルが更に低くなっても、ベースアップ電流が増幅開始時において、差動対トランジスタ間の電流を加算する構成となっているので、より誤動作が少ない差動増幅回路を実現できる。また、遅延ＤＬＹ及び遅延信号ＥＮＤが不要となるため、よりレイアウト面積の小さい差動増幅回路を実現できる。
【００４２】
（第３実施形態）
次に、本発明の他の実施形態について説明する。
図６は、本発明の他の実施形態に係る差動増幅回路の回路構成図である。また、図７は、図６における差動増幅回路の増幅動作を示したタイミングチャートである。なお、図６においては、図１及び図４と同様の構成については同一の符号を付し、説明を省略する。
図６における差動増幅回路が、図１及び図４における差動増幅回路と相違する点は、ベースアップ電流を流すＮＭＯＳトランジスタＭｎ５及びＭｎ６のゲート端子の接続先を、差動入力信号のデータに対応するラッチ部の保持ノードとした点である。すなわち、ＮＭＯＳトランジスタＭｎ５のゲート端子は、差動出力信号ＯＵＴ１が出力されるノードへ、ＮＭＯＳトランジスタＭｎ６のゲート端子は、差動出力信号ＯＵＴ０が出力されるノードへ接続される。
なお、図６における差動増幅回路を構成する各トランジスタの回路定数は、図１及び図４におけるトランジスタの回路定数と同一でよい。
【００４３】
図７に示すように、本実施形態によれば、増幅開始信号ＥＮがＨレベルになるまではベースアップ電流は流れない。時刻ｔ０において、増幅開始信号ＥＮがＨレベルになると、ＮＭＯＳトランジスタＭｎ５，Ｍｎ６はオンし、ＮＭＯＳトランジスタＭｎ０，Ｍｎ１（差動対トランジスタ）とともに、ノードＮ０及びＮ１の電圧レベルを降下させる。これにより、フリップフロップは増幅動作を開始し、高速に差動入力信号を増幅し、差動出力に差動入力信号に応じたデータを出力する。
【００４４】
本実施形態によれば、差動対トランジスタがオンすると同時（増幅動作と同時）にベースアップ電流が流れるので、第１の実施形態の効果を維持しつつ、更に高速化できる効果を奏する。また、入力信号の電圧レベルが更に低くなっても、ベースアップ電流が増幅開始時において、差動対トランジスタ間の電流を加算する構成となっているので、より誤動作が少ない差動増幅回路を実現できる。また、遅延ＤＬＹ及び遅延信号ＥＮＤ、或いは所定の電源電圧も不要となり、差動増幅回路内のノード接続により構成できるため、さらにレイアウト面積の小さい差動増幅回路を実現できる。
【００４５】
なお、上述した本発明の実施形態に係る差動増幅回路においては、低電位電源側に差動入力信号による検知部（差動対トランジスタ）を設ける構成としたが、本発明の基本的技術思想はこれに限られず、例えば、逆の充放電関係、すなわち、高電位電源側に検知部を設ける構成であってもよい。これに対応して、更にイコライズ部（ＰＭＯＳトランジスタＭｐ２〜４）により、差動出力信号ＯＵＴ０，ＯＵＴ１を初期充電する電圧レベルは、上述のように高電位電源の電圧レベルであっても良いし、あるいは逆に低電位電源の電圧レベルであってもよい。例えば、イコライズ部をＮＭＯＳトランジスタで構成し、低電位電源の電圧レベルにプリチャージしてもよい。このことは、当業者ならば、本願の基本的技術思想により容易に理解できる。
【００４６】
また、本発明の実施形態に係る差動増幅回路は、ＳＯＣ（システムオンチップ）、ＭＣＵ（メモリーコントロールユニット）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。
また、本発明の実施形態に係る差動増幅回路を構成するトランジスタは、電界効果トランジスタ（Field Effect Transistor；FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴも適用できる。また、本発明の構成要素の一部にＦＥＴ以外のトランジスタ（例えばバイポーラ型トランジスタ）を用いることもできる。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
【符号の説明】
【００４７】
Ｍｐ０，Ｍｐ１，Ｍｐ２，Ｍｐ３，Ｍｐ４…ＰＭＯＳトランジスタ、
ＭｎＴ，ＭｎＢ，ＭｎＢＴ，ＭｎＢＢ，Ｍｎ０，Ｍｎ１，Ｍｎ２，Ｍｎ３，Ｍｎ４，Ｍｎ５，Ｍｎ６…ＮＭＯＳトランジスタ、
ＤＬＹ…遅延、
ＩＮＴ，ＩＮＢ，ＩＮ０，ＩＮ１…差動入力信号、
ＯＵＴＴ，ＯＵＴＢ，ＯＵＴ０，ＯＵＴ１…差動出力信号、
ＥＮ…増幅開始信号、ＥＮＤ…遅延信号、
ＶＤＤ，ＧＮＤ…電圧レベル
【図１】
2010238289.tif 000003
【図２】
2010238289.tif 000004
【図３】
2010238289.tif 000005
【図４】
2010238289.tif 000006
【図５】
2010238289.tif 000007
【図６】
2010238289.tif 000008
【図７】
2010238289.tif 000009
【図８】
2010238289.tif 000010
【図９】
2010238289.tif 000011
【手続補正書】
【提出日】平成22年4月5日(2010.4.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一つの情報を互いに異なる電位で表現する複数の差動入力信号が、それぞれのゲート電極に入力される複数の差動対トランジスタと、
前記複数の差動対トランジスタに各々並列に接続される複数の電流加算トランジスタと、
前記複数の差動対トランジスタと前記複数の電流加算トランジスタとにそれぞれ接続され、前記複数の差動入力信号を増幅した増幅データを保持し且つ前記増幅データに関連した前記複数の差動入力信号にそれぞれ対応する複数の差動出力を有するラッチ部と、
前記複数の差動対トランジスタと前記複数の電流加算トランジスタとにそれぞれ接続され、活性開始信号が入力される制御トランジスタと、を備え、
前記制御トランジスタが電気的に導通することによる前記複数の差動対トランジスタの増幅動作の開始から前記ラッチ部の複数の差動出力の一方が反転する方向に差電圧が開く前、または、前記増幅動作の開始と同時に、前記複数の電流加算トランジスタが電気的に導通状態となる、ことを特徴とする差動増幅回路。
【請求項２】
前記複数の電流加算トランジスタの各々のゲートには、前記活性開始信号が所定時間遅延された信号が接続され、前記複数の差動対トランジスタに流れる各々の電流に加えて所定値の電流を加算することを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記複数の電流加算トランジスタの各々のゲートには、高電位側の電源と低電位側の電源のいずれか一方、若しくは前記高電位側の電源と低電位側の電源間の予め設定された電位が接続される、ことを特徴とする請求項１記載の差動増幅回路。
【請求項４】
前記複数の電流加算トランジスタの各々のゲートには、それぞれ対応する前記複数の差動入力信号と同相の前記複数の差動出力のノードが接続される、ことを特徴とする請求項１記載の差動増幅回路。
【請求項５】
前記複数の差動対トランジスタと前記複数の電流加算トランジスタとが、高電位側の電源と低電位側の電源のいずれか一方の電源と、前記ラッチ部に印加される前記高電位側と低電位側のいずれか他方の電源との間に接続される、ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の差動増幅回路。
【請求項６】
前記ラッチ部は、ゲートと出力が互いにクロスカップルされた第１と第２のインバータで構成され、
各々並列接続される前記複数の差動対トランジスタと前記複数の電流加算トランジスタが、それぞれ対応する前記第１と第２のインバータと、高電位側の電源と低電位側の電源との間にそれぞれ直列に接続される、ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の差動増幅回路。
【請求項７】
前記高電位側の電源と低電位側の電源との間に、各々並列接続される前記複数の差動対トランジスタと前記複数の電流加算トランジスタ、前記第１と第２のインバータ及び前記制御トランジスタが、直列に接続される、ことを特徴とする請求項５または６記載の差動増幅回路。
【請求項８】
前記複数の差動対トランジスタと前記複数の電流加算トランジスタは、同一導電型の電界効果トランジスタである、ことを特徴とする請求項１乃至請求項７記載の差動増幅回路。
【請求項９】
前記制御トランジスタは、前記同一導電型の電界効果トランジスタである、ことを特徴とする請求項８記載の差動増幅回路。
【請求項１０】
前記第１と第２のインバータは、各々第１導電型のトランジスタと第２導電型のトランジスタで構成され、
前記第１と第２導電型のトランジスタのいずれか一方は、前記同一導電型の電界効果トランジスタと同一なトランジスタである、ことを特徴とする請求項６記載の差動増幅回路。
【請求項１１】
差動入力部は、
一つの情報を互いに異なる電位で表現する複数の差動入力信号がゲートに入力される第１と第２のトランジスタと、
前記第１と第２のトランジスタにそれぞれ直列に接続され、活性開始信号が入力される制御トランジスタと、
前記第１と第２のトランジスタに各々並列に接続される第３と第４のトランジスタと、で構成され、
ラッチ部は、ゲートと出力が互いにクロスカップルされた２つのインバータで構成され、
前記２つのインバータは、前記複数の差動入力信号に関連し、前記２つのインバータの動作後において前記複数の差動入力信号の差電圧よりも大きな差電圧である複数の差動出力を有し、
前記複数の差動入力信号にそれぞれ対応する前記差動入力部の複数の出力と、前記２つのインバータのそれぞれのソース側が、それぞれ互いに直列に接続され、
前記制御トランジスタが電気的に導通することによる前記第１と第２のトランジスタの増幅動作の開始から前記ラッチ部の複数の差動出力の一方が反転する方向に差電圧が開く前、または、前記増幅動作の開始と同時に、前記第３と第４のトランジスタが電気的に導通状態となる、ことを特徴とする差動増幅回路。
【請求項１２】
前記第３と第４のトランジスタの各々のゲートには、前記活性開始信号が所定時間遅延された信号が接続され、前記第１と第２のトランジスタに流れる各々の電流に加えて所定値の電流を加算する、ことを特徴とする請求項１１記載の差動増幅回路。
【請求項１３】
前記第３と第４のトランジスタの各々のゲートには、高電位側の電源と低電位側の電源のいずれか一方、若しくは前記高電位側の電源と低電位側の電源間の予め設定された電位が接続される、ことを特徴とする請求項１１記載の差動増幅回路。
【請求項１４】
前記第３と第４のトランジスタの各々のゲートには、それぞれ対応する前記複数の差動入力信号と同相の前記複数の差動出力のノードが接続される、ことを特徴とする請求項１１記載の差動増幅回路。
【請求項１５】
前記第３と第４のトランジスタの各々のゲートには、前記第１と第２のトランジスタが増幅動作する前において、所定の高電位に制御された前記複数の差動出力のノードが接続される、ことを特徴とする請求項１４記載の差動増幅回路。
【請求項１６】
前記第１〜第４トランジスタは、同一導電型の電界効果トランジスタである、ことを特徴とする請求項１１乃至請求項１５のいずれか一項に記載の差動増幅回路。
【請求項１７】
前記制御トランジスタは、前記同一導電型の電界効果トランジスタである、ことを特徴とする請求項１６記載の差動増幅回路。
【請求項１８】
前記２つのインバータは、各々第１導電型のトランジスタと第２導電型のトランジスタで構成され、
前記第１と第２導電型のトランジスタのいずれか一方は、前記同一導電型の電界効果トランジスタと同一なトランジスタである、ことを特徴とする請求項１６または請求項１７記載の差動増幅回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明は、一つの情報を互いに異なる電位で表現する複数の差動入力信号が、それぞれのゲート電極に入力される複数の差動対トランジスタと、複数の差動対トランジスタに各々並列に接続される複数の電流加算トランジスタと、複数の差動対トランジスタと複数の電流加算トランジスタとにそれぞれ接続され、複数の差動入力信号を増幅した増幅データを保持し且つ増幅データに関連した複数の差動入力信号にそれぞれ対応する複数の差動出力を有するラッチ部と、複数の差動対トランジスタと複数の電流加算トランジスタとにそれぞれ接続され、活性開始信号が入力される制御トランジスタと、を備え、制御トランジスタが電気的に導通することによる前記複数の差動対トランジスタの増幅動作の開始からラッチ部の複数の差動出力の一方が反転する方向に差電圧が開く前、または、増幅動作の開始と同時に、複数の電流加算トランジスタが電気的に導通状態となる、ことを特徴とする差動増幅回路である。