(57)【要約】      （修正有）【課題】メモリ回路のビットライン、電圧ライン、ワードラインの配線を提供する。【解決手段】メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。メモリセル１０１ａは、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路１００は、第一導電層、第一導電層に結合される第二導電層、及び、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインＷＬに対して配線され、メモリセル１０１ａ内で、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワードライン、ビットライン、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合され、データを記憶する少なくとも一つのメモリセルと、
異なるレベルに配置され、前記ワードライン、前記ビットライン、前記ビットラインバー、前記第一電圧ライン、及び前記第二電圧ラインを定義するように配線される第一導電層、第二導電層、及び、第三導電層と、
を備えるメモリ回路において、
前記第二導電層は、前記第一導電層に電気的に結合され、
前記第三導電層は、前記第二導電層に電気的に結合され、
前記第三導電層は、ワードラインに対して配線され、前記メモリセル内に、前記ビットライン、前記ビットラインバー、前記第一電圧ライン、及び前記第二電圧ラインを備えることがないことを特徴とするメモリ回路。
【請求項２】
前記第二導電層は、前記ビットライン、前記ビットラインバー、前記第一電圧ライン、及び前記第二電圧ラインに対して配線され、前記第二導電層は、前記第一導電層の上にあることを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記ビットラインは前記第一電圧ラインと前記第二電圧ライン間に配置されることを特徴とする請求項２に記載のメモリ回路。
【請求項４】
前記第二電圧ラインは前記ビットラインと前記第一電圧ライン間に配置されることを特徴とする請求項２に記載のメモリ回路。
【請求項５】
前記メモリセル内で、前記ワードラインの前記第三導電層の幅は、前記メモリセルの短辺の幅の約５０％以上であることを特徴とする請求項１に記載のメモリ回路。
【請求項６】
前記第一電圧ラインはVddラインで、前記第二電圧ラインはVssラインで、前記ワードラインは、前記Vssラインに対し実質的に直交することを特徴とする請求項１に記載のメモリ回路。
【請求項７】
前記第一導電層は、前記ビットラインと前記ビットラインバーに対して配線され、前記第二導電層は、前記第一導電層の上にあり、前記第一電圧ラインと前記第二電圧ラインに対して配線され、前記第三導電層は、前記第二導電層の上にあることを特徴とする請求項１に記載のメモリ回路。
【請求項８】
前記ビットラインは、前記第一導電層の第一ランディングパッドに隣接して配置され、前記ビットラインバーは、前記第一導電層の第二ランディングパッドに隣接して配置されることを特徴とする請求項７に記載のメモリ回路。
【請求項９】
ワードライン、ビットライン、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合され、データを記憶する少なくとも一つのメモリセルと、
第一金属層と、
前記第一金属層に電気的に結合され、前記第一電圧ラインと前記第二電圧ラインに対して配線される第二金属層と、
前記第二金属層に電気的に結合され、前記メモリセル内で前記ワードラインに対して配線される第三金属層と、
を備えるメモリ回路において、
第三金属層は、前記第二金属層の上にあることを特徴とするメモリ回路。
【請求項１０】
前記第二金属層は、更に、前記ビットラインと前記ビットラインバーに対して配線されることを特徴とする請求項９に記載のメモリ回路。
【請求項１１】
前記メモリセル内で、前記ワードラインの前記第三金属層の幅は、前記メモリセルの短辺の幅の約５０％以上であることを特徴とする請求項９に記載のメモリ回路。
【請求項１２】
前記第一電圧ラインはVddラインで、前記第二電圧ラインはVssラインで、前記ワードラインは、前記Vssラインに対し実質的に直交することを特徴とする請求項９に記載のメモリ回路。
【請求項１３】
前記第一金属層は、前記ビットラインと前記ビットラインバーに対して配線され、前記第一金属層は前記第二金属層より下にあることを特徴とする請求項９に記載のメモリ回路。
【請求項１４】
前記ビットラインは、前記第一金属層の第一ランディングパッドに隣接して配置され、前記ビットラインバーは、前記第一金属層の第二ランディングパッドに隣接して配置されることを特徴とする請求項１３に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関するものであって、特に、メモリ回路とその導電層の配線(routing)に関するものである。
【背景技術】
【０００２】
メモリ回路は様々なアプリケーションに使用されてきた。メモリ回路は、DRAM、SRAM、不揮発性メモリ回路を含む。SRAM回路は複数のメモリセルからなる。メモリセルアレイが提供される６-Tスタティックメモリは、メモリセルの各々が６つのトランジスタで構成される。６-T  SRAMメモリセルは、ビットラインBL、ビットラインバーBLB、及び、ワードラインに結合される。６つのトランジスタ中の４つが、“０”又は“１”を示すデータを保存する２つの交差結合インバータを形成する。残りの２つのトランジスタはアクセストランジスタとして役割を果たし、メモリセル内に記憶（格納）されたデータへのアクセスを制御する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、メモリ回路とその導電層の配線を提供することを目的とする。
【課題を解決するための手段】
【０００４】
一つの態様において、メモリ回路は、データを記憶する少なくとも一つのメモリセルを備える。メモリセルは、ワードライン、ビットライン、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路は、第一導電層、第一導電層に結合される第二導電層、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインに対して配線され(routed)、メモリセル内に、ビットライン、ビットラインバー、第一電圧ライン、及び第二電圧ラインを含むことはない。
【０００５】
もう一つの態様において、メモリ回路は、データを記憶する少なくとも一つのメモリセルを備える。メモリセルは、ワードライン、ビットライン、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。
【０００６】
メモリ回路は、第一金属層と、第一金属層に電気的に結合される第二金属層と、第二金属層に電気的に結合される第三金属層を備える。第二金属層は、第一電圧ラインと第二電圧ラインに対して配線され、第三金属層は、メモリセル内でワードラインに対して配線され、第二金属層は、第三金属層よりも下にある。
【０００７】
さらなる態様において、メモリ回路は、データを記憶する少なくとも一つのメモリセルを備える。メモリセルは、ワードライン、ビットライン、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路は、メモリセル内で、電気的接続を定義する第一金属層と、第一金属層と電気的に接続する第二金属層と、第二金属層と電気的に接続する第三金属層を備える。メモリセル内でワードラインに対して配線される第三金属層は、メモリセルの短辺の幅の約５０％以上の幅を有する。
【発明の効果】
【０００８】
本発明により、好ましいメモリ回路のビットライン、電圧ライン、ワードラインの配線が提供される。
【図面の簡単な説明】
【０００９】
【図１】代表的なメモリ回路を示す概略図である。
【図２】代表的なメモリセル内のビットライン、電圧ライン、及びワードラインの走行方向を示す概略図である。
【図３】もう一つの代表的なメモリセル内のビットライン、電圧ライン、及びワードラインの走行方向を示す概略図である。
【図４Ａ】代表的なメモリ回路の一部のウェル層、酸化定義（OD）層、ポリ層、コンタクト層、及び金属１（M1）層を含むレイアウトを示す概略図である。
【図４Ｂ】図４Ａのレイアウト上に、金属２（M2）層、ビア２層、及び金属３（M3）層を含むレイアウトを示す概略図である。
【図５Ａ】代表的なメモリ回路の一部のウェル層、酸化定義（OD）層、ポリ層、コンタクト層、及び金属１（M1）層を含むもう一つのレイアウトを示す概略図である。
【図５Ｂ】金属１（M1）層、ビア１層、金属２（M2）層、ビア２層、及び金属３（M3）層を含むもう一つのレイアウトを示す概略図である。
【図６】代表的なメモリ回路を含むシステムを示す概略図である。
【発明を実施するための形態】
【００１０】
上述の６-T  SRAMメモリは、電源Vddともう一つの電源Vssに結合される。６-T  SRAMメモリセルは複数の金属層を有する。６-T  SRAMメモリセルの金属３（M3）層は、メモリセル内で、ワードラインWLとローカル電圧ラインに用いられる。ワードラインWLとローカル電圧ラインは互いに平行である。M３層上の金属４（M4）層は、ローカル電圧ラインと電源Vssを結合するように構成される電圧ラインに対して配線される。電圧ラインの金属４（M4）層は、ワードラインWLとローカル電圧ラインに対し直交する。
【００１１】
ワードラインWLとローカル電圧ラインに対してM３層を用いた配線は、ワードラインWLの幅が望ましく延伸できなくなることが分かった。薄型SRAMメモリセルが用いられる場合、状況が更に悪くなる。薄型SRAMメモリセルは、その長さの幅に対する比が約２．５以上である。長さ/幅の高比率は、ワードライン配線を狭くする。狭いワードラインは、１２８、２５６以上のメモリセルと結合する薄いワードラインを通過する信号のRC時間遅延に悪影響を与えるワードラインの抵抗を増加する。更に、M４層が、ローカル電圧ラインをピックアップするため電圧ラインに対して用いられる。M４層の領域の一部が、電圧ラインの配線により消耗される。
【００１２】
前述に基づき、メモリ回路のビットライン、電圧ライン、及びワードラインの配線が要求される。
【００１３】
図１は、代表的なメモリ回路を示す概略図である。図１において、メモリ回路１００は、複数のワードラインWLsと、複数のビットラインBLs及びBLBsを含むメモリアレイ１０１を備えることができる。メモリアレイ１０１は、センスアンプ（感度増幅器）１０５に結合することができる。メモリ回路１００は、スタティックランダムアクセスメモリ（SRAM）回路、埋め込みSRAM回路、ダイナミックRAM(DRAM)回路、埋め込みDRAM回路、不揮発性メモリ、例えば、FLASH、EPROM、E2PROM、又は、他のメモリ回路である。メモリアレイ１０１は、少なくとも一つのメモリセル１０１ａを含むことができる。メモリセル１０１ａは、メモリアレイ１０１のビットラインBL、ビットラインバーBLB、ワードラインWL、電源、例えば、Vddに結合に結合する第一電圧ライン１５０、及び、他の電源、例えば、Vssに結合する第二電圧ライン１５５と結合することができる。センスアンプ１０５は、ビットラインBLとビットラインバーBLB間の電圧差を感知し、メモリセル１０１ａ中に格納されたデータを表す信号を出力することができる。６-Ｔ  SRAMセルを用いた実施例では、メモリセル１０１ａは、トランジスタ１１０、１１５、１２０、１２５、１３０、及び、１３５を含むことができる。
【００１４】
注意すべきことは、一つのメモリセル１０１ａだけが描かれているが、他のメモリセル（図示しない）も、メモリ回路１００の複数のワードラインとビットラインと結合することができることである。メモリ回路１００の一部は、ワード幅に配列することができる８、１６、３２、６４、１２８以上のカラムを有してもよい。一つ以上の実施例において、ワードラインはビットラインに対し実質的に直交して配置することができる。他の実施例では、ワードラインとビットラインの他の配列も提供することができる。
【００１５】
図１をもう一度参照すると、メモリセル１０１ａは、トランジスタ１１０、１１５、１２０、１２５、１３０、及び、１３５を備えることができる。一つ以上の実施例において、トランジスタ１１０、１２０と１１５、１２５は、データを記憶するフリップフロップを形成する２つの交差ラッチインバータとして構成可能である。トランジスタ１３０と１３５は、２つのパストランジスタ、アクセストランジスタ、又はパスゲートとして動作可能である。一つ以上の実施例において、トランジスタ１１０、１１５はプルアップトランジスタと呼ばれ、トランジスタ１２０、１２５はプルダウントランジスタと呼ぶことができる。プルアップトランジスタは、第一電圧ライン１５０に結合される電源Vddへ電位を引くように構成することができる。プルダウントランジスタは、第二電圧ライン１５５に結合される電源Vssへ電位を引くように構成することができる。
【００１６】
一つ以上の実施例において、トランジスタ１１０、１１５のソース端は、電源Vddに結合される第一電圧ライン１５０に電気的に結合することができる。トランジスタ１１０のドレインは、トランジスタ１３０のソース、トランジスタ１２０のドレイン、トランジスタ１１５のゲートに電気的に結合することができる。トランジスタ１１５のドレインは、トランジスタ１３５のソース、トランジスタ１２５のドレイン、トランジスタ１１０のゲートに電気的に結合することができる。トランジスタ１２０と１２５のソースは、例えば、接地、コモン、又は、電源Vddより低い電圧状態の電源Vssに結合される第二電圧ライン１５５に電気的に結合することができる。トランジスタ１１０とトランジスタ１２０のゲートと、トランジスタ１１５とトランジスタ１２５のゲートは、それぞれ、電気的に結合することができる。
【００１７】
トランジスタ１３０と１３５のドレインは、それぞれ、ビットラインBLとビットラインバーBLBに電気的に結合することができる。トランジスタ１３０と１３５のゲートは、ワードラインWLに電気的に結合することができる。ビットラインBLとBLB、ワードラインWLは、メモリアレイ１０１のほかのメモリセルに延伸することができる。注意すべきことは、トランジスタ１１０、１１５、１２０、１２５、１３０、及び、１３５の数、タイプ、配置は、単なる例にすぎないことである。当業者は、トランジスタの数、タイプ、配置を変更し、所望のメモリセルを達成することができる。
【００１８】
図２は、メモリセル内のビットライン、電圧ライン、及びワードラインの走行方向を示す概略図である。述べたように、メモリ回路１００（図１で示される）は、複数の導電層、例えば、ビットラインBL、BLB、電圧ライン１５０、１５５、及び、ワードラインWLに対して配線された金属層を備えることができる。例えば、複数の金属層は、金属１（M１）層、金属２（M２）層、及び金属３（M３）層を備えることができ、多層相互接続構造内部に順に形成される。M３層は、M１層の上となりうるM２層の上となることができる。図２において、M２層は、ビットラインBL、BLBと電圧ライン１５０、１５５に対して配線することができ、M３層は、ワードラインWLに対して配線することができる。メモリセル１０１ａ内で、M３層は、ビットラインBL、BLB、及び電圧ライン１５０、１５５に対して配線されることはない。一つ以上の実施例において、ワードラインWLに対して配線されたM３層は、メモリセル１０１ａ内のビットラインBL、BLB、第一電圧ライン１５０、及び第二電圧ライン１５５に対して配線されたM２層に対し実質的に直交することができる。一つ以上の実施例において、メモリセル１０１ａは、長さLcの長辺と、幅Wcの短辺を有することができる。Lc/Wcの比率は、約２．５以上とすることができる。他の実施例において、比率は３以上とすることができる。他の実施例において、メモリセル１０１ａ内で、ワードラインの長さのビットラインの長さに対する比率は、約２．５以上とすることができる。更に別の実施例においては、比率は３以上とすることができる。
【００１９】
一つ以上の実施例において、メモリセル１０１ａ内で、ビットラインBLに対して配線されたM２層は、M２層の第一電圧ライン１５０と第二電圧ライン１５５間に配置することができる。ビットラインバーBLBに対して配線されたM２層は、M２層の第一電圧ライン１５０と第二電圧ライン１５５間に配置することができる。他の実施例において、第二電圧ライン１５５に対して配線されたM２層は、M２層の第一電圧ライン１５０と第二電圧ライン１５５間に配置することができる。第二電圧ライン１５５に対して配線されたM２層は、M２層の第一電圧ライン１５０とビットラインバーBLB間に配置することができる。ビットラインBLとビットラインバーBLBは、第一電圧ライン１５０、及び/又は、第二電圧ライン１５５により望ましく遮蔽することができるのが分かった。ビットラインBLとビットラインバーBLB上の電圧は、他のポートのアクセスにより阻害されるのを防止することができるのが望ましい。
【００２０】
図３は、もう一つの代表的なメモリセル内のビットライン、電圧ライン、及びワードラインの走行方向を示す概略図である。図３において、M１層は、ビットラインBL及びBLBに対して配線することができる。M２層は、電圧ライン１５０及び１５５に対して配線することができる。M３層は、ワードラインWLに対して配線することができる。メモリセル１０１ａ内で、M３層は、ビットラインBL、BLB、及び、電圧ライン１５０、１５５に対して配線されることはない。
【００２１】
一つ以上の実施例において、メモリセル１０１ａ内で、第二電圧ライン１５５に対して配線されたM２層は、M２層の第一電圧ライン１５０とM１層のビットラインBL間に配置することができる。第二電圧ライン１５５に対して配線されたM２層は、M２層の第一電圧ライン１５０とM１層のビットラインバーBLB間に配置することができる。述べたように、ワードラインWLに対して配線されたM３層は、ビットラインBL、BLBに対して配線されたM１層と、電圧ライン１５０、１５５に対して配線されたM２層に対し実質的に直交することができる。
【００２２】
述べたように、電源Vssに結合される第二電圧ライン１５５は、M２層を用いることにより配線することができる。電圧ラインに対する金属４（M４）層を用いて、ローカル電圧ラインと電源Vssを結合するように論じた配線とは対照的に、第二電圧ライン１５５の配線は、電圧ラインに対して配線されたM４層の部分を節約することができる。M１層がビットラインBLとBLBを配線するために用いられるので、M２層を用いることにより配線される電圧ライン１５０と１５５の尺寸(dimension)は、より順応性のあるものとなりうることが分かる。注意すべきことは、ビットライン、電圧ライン、及び/又は、ワードラインに対して配線された金属層の数、及び/又は、順序は交換可能となりうることである。当業者は、金属層の配線を変更し、所望のメモリ回路を達成することができる。更に注意すべきことは、金属層の数は、図２と図３の記述に制限されないことである。
【００２３】
図４Ａは、メモリ回路の一部のウェル層、酸化定義（OD）層、ポリ層、コンタクト層、金属１（M1）層を含むレイアウトを示す概略図である。図４Ａにおいて、メモリ回路４００の部分は、メモリセル４０１ａ〜４０１ｄを含むことができる。メモリ回路４００と各メモリセル４０１ａ〜４０１ｄは、それぞれ、図１〜図３に関連して述べたように、メモリ回路１００とメモリセル１０１ａと同様にすることができる。
【００２４】
各メモリセル４０１ａ〜４０１ｄは、ウェル領域４０５、例えば、Ｎウェル領域を含むことができる。Ｎウェル領域４０５は、メモリセル４０１ａの短辺に実質的に平行とすることができる。OD領域４０７ａ〜４０７ｃは、メモリセル４０１ａ内を配線することができる。ポリ領域４０９ａ〜４０９ｆは、それぞれ、トランジスタ１１０、１１５、１２０、１２５、１３０、及び、１３５（図１で示される）のゲートノードとして役割を果たすことができる。
【００２５】
コンタクト４１１ａは、トランジスタ１１０のソースノードと電源Vddを結合することができる。M１層のノード４１３ａは、トランジスタ１１０のドレインノードと、トランジスタ１３０のソースノード、トランジスタ１２０のドレインノード、及びトランジスタ１１５のゲートノードを結合することができる。同様に、コンタクト４１１ｂは、トランジスタ１１５のソースノードと電源Vddを結合することができる。M１層のノード４１３ｂは、トランジスタ１１５のドレインノードと、トランジスタ１３５のソースノード、トランジスタ１２５のドレインノード、及びトランジスタ１１０のゲートノードを結合することができる。コンタクト４１１ｃと４１１ｄは、それぞれ、トランジスタ１２０と１２５のソースノードと、電源Vddを結合することができる。コンタクト４１１ｅと４１１ｆは、それぞれ、ビットラインBL、ビットラインバーBLBをトランジスタ１３０と１３５のドレインノードに結合することができる。コンタクト４１１ｇと４１１ｈは、それぞれ、トランジスタ１３０と１３５のゲートノードを、ワードラインWLに結合することができる。注意すべきことは、上述のウェル層、酸化定義（OD）層、ポリ層、コンタクト層、及び金属１（M1）層は単なる例に過ぎないことである。メモリ回路４００は、更に、Pウェル層やその他の半導体層のようなより多くの層を有することができる。他の配置は本発明の範囲内である。
【００２６】
図４Ｂは、図４Ａのレイアウト上に、第二導電層、例えば、金属２（M2）層、ビア２層、及び第三導電層、例えば、金属３（M3）層を含むレイアウトを示す概略図である。図４Ｂにおいて、M２層は、ビットラインBL、BLB、及び電圧ライン１５０、１５５に対して配線することができる。M３層は、ワードラインWLに対して配線することができる。一つ以上の実施例において、ワードラインWLに対するM３層は、メモリセル４０１ａの短辺の幅Wcの約５０％以上の幅Wwを有することができる。一つ以上の実施例において、M２層は、M２層がM３層に結合することができることにより、ビア２（表示されない）と結合するランディングパッド４１５ａ、４１５ｂを含むことができる。
【００２７】
メモリセル４０１ａ内で、M３層は、ワードラインWLに対して実質的に配線されることが分かる。ワードラインWLの幅は望ましく延伸することができる。ワードラインWLの幅を増加することにより、ワードラインWLの抵抗は減少することができる。ワードラインWLの抵抗の減少により、ワードラインWLを通過する信号のRC時間遅延は望ましく減少することができる。ワードラインWLが多数のメモリセル、例えば、１２８、２５６以上のメモリセルと結合する場合、RC時間遅延の減少が実質的に達成することができる。よって、メモリ回路４００の速度は望ましく高めることができる。注意すべきことは、メモリセル４０１ａは、M３層上に、追加の金属層、及び/又は、誘電層を備えることができることである。更に、注意すべきことは、金属層の層数とビアの数は、単なる例に過ぎないことである。当業者は、それらを変更し、所望のメモリ回路の配線を達成することができる。
【００２８】
図５Ａは、代表的なメモリ回路の一部のウェル層、酸化定義（OD）層、ポリ層、コンタクト層、及び第１導電層、例えば、金属１（M1）層を含むもう一つのレイアウトを示す概略図である。図５A中に参照番号によって示される素子は、１００を足した図４Aに示される参照番号の素子と同じものである。図５Ａにおいて、M１層は、ビットラインBLとビットラインバーBLBに対して配線することができる。ビットラインBLとビットラインバーBLBに対して配線されたM１層は、それぞれ、M１層のランディングパッド５２１ａと５２１ｂに隣接して配置することができる。一つ以上の実施例において、ビットラインBLに対して配線されたM１層は、ランディングパッド５２１ａとノード５１３ａのM１層間におくことができる。ビットラインバーBLBに対して配線されたM１層は、M１層のランディングパッド５２１ｂとノード５１３ａ間におくことができる。
【００２９】
図５Ｂは、金属１（M1）層、ビア１層、第二導電層、例えば、金属２（M2）層、ビア２層、及び第三導電層、例えば、金属３（M3）層を含むもう一つのレイアウトを示す概略図である。図５Ｂにおいて、M１層は、ビットラインBLとビットラインバーBLBに対して配線することができる。M２層は、電圧ライン１５０と１５５に対して配線することができる。M３層は、ワードラインWLに対して配線することができる。一つ以上の実施例において、ワードラインWLに対するM３層は、メモリセル５０１ａの短辺の幅Wcの約５０％以上の幅を有することができる。一つ以上の実施例において、M２層は、M２層がM３層に結合されることにより、ビア２（図示しない）と結合するランディングパッド５１５ａと５１５ｂを備えることができる。
【００３０】
メモリセル５０１ａ内のビットラインBLとビットラインバーBLBは、M１層を用いることにより配線されることが分かる。M１層内のビットラインBLとビットラインバーBLBの配置は、ビットラインの結合容量を望ましく減少することができる。注意すべきことは、メモリセル５０１ａは、M３層上に、追加の金属層、及び/又は、誘電層を備えることができることである。更に、注意すべきことは、金属層の層数とビアの数は、単なる例に過ぎないことである。当業者は、それらを変更し、メモリ回路の所望の配線を達成することができる。
【００３１】
図６は、代表的なメモリ回路を含むシステムを示す概略図である。図６において、システム６００は、メモリ回路１００に結合されるプロセッサ６１０を含むことができる。プロセッサ６１０は、メモリ回路１００のメモリセル１０１ａ（図１で示される）中に記憶されたデータにアクセスすることが可能である。一つ以上の実施例において、プロセッサ６１０は、処理ユニット、中央処理ユニット、デジタル信号プロセッサ、又は、メモリ回路のデータにアクセスするのに適した他のプロセッサとすることができる。
【００３２】
一つ以上の実施例において、プロセッサ６１０とメモリ回路１００は、プリント配線基板又はプリント回路基板（PCB）と物理的、電気的に結合することができるシステム中に形成されて、電気アセンブリを形成することができる。電気アセンブリは、コンピュータ、無線通信装置、コンピュータ関連周辺機器、娯楽装置などの電気システムの一部となることができる。
【００３３】
一つ以上の実施例において、メモリ回路１００を含むシステム６００は、システムオンチップ（SOC）、又は、システムオン集積回路（SOIC）装置と称される、１つのICでの全体システムを提供することができる。
【００３４】
これらのSOC装置は、単一の集積回路中に、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP３プレーヤーなどを実行するために、必要とされる回路の全てを提供する。
【００３５】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３６】
メモリ回路１００
メモリアレイ１０１
メモリセル１０１ａ
センスアンプ１０５
トランジスタ１１０、１１５、１２０、１２５、１３０、及び、１３５
第一電圧ライン１５０
第二電圧ライン１５５
ワードラインWL
ビットラインBL
ビットラインバーBLB
電源Vdd
電源Vss
メモリ回路４００
メモリセル４０１ａ〜４０１ｄ
Ｎウェル領域４０５
OD領域４０７ａ〜４０７ｃ
ポリ領域４０９ａ〜４０９ｆ
ランディングパッド４１５ａ、４１５ｂ、５２１ａ、５２１ｂ
メモリセル５０１ａ
ノード５１３ａ
システム６００
プロセッサ６１０
【図１】
2010166056.tif 000003
【図２】
2010166056.tif 000004
【図３】
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【図４Ａ】
2010166056.tif 000006
【図４Ｂ】
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【図５Ａ】
2010166056.tif 000008
【図５Ｂ】
2010166056.tif 000009
【図６】
2010166056.tif 000010