(57)【要約】【課題】歪みを含むバースト信号波形を入力しても、誤った位置でビット同期判定することのないＣＤＲ回路を含むバースト受信回路を提供する。【解決手段】バースト受信回路において、受信した信号からクロックとデータを再生するＣＤＲ回路７２０と、ＣＤＲ回路７２０が最適な位相にあるか否かを判定するビット同期判定回路７３０と、受信した信号から波形歪みがあるか否かを判定する波形歪み判定回路７４０と、ＣＤＲ回路７２０の出力が有効か無効かを判定するＣＤＲ出力有効判定回路７５０とを備え、ＣＤＲ出力有効判定回路７５０は、ビット同期判定結果と波形歪み判定結果とに基づいてＣＤＲ出力有効判定を行う。【選択図】図５
2010166404.tif 000002
【特許請求の範囲】
【請求項１】
受信した信号からクロックとデータを再生するＣＤＲ回路と、
前記ＣＤＲ回路が最適な位相にあるか否かを判定するビット同期判定回路と、
受信した信号から波形歪みがあるか否かを判定する波形歪み判定回路と、
前記ＣＤＲ回路の出力が有効か無効かを判定するＣＤＲ出力有効判定回路とを備え、
前記ＣＤＲ出力有効判定回路は、前記ビット同期判定回路からのビット同期判定結果と前記波形歪み判定回路からの波形歪み判定結果とに基づいてＣＤＲ出力有効判定を行うことを特徴とするバースト受信回路。
【請求項２】
請求項１に記載のバースト受信回路において、
受信した信号を増幅するリミッタ増幅回路と、
受信した信号からバースト信号の有信号期間か無信号期間かを判定する有信号判定回路と、
前記リミッタ増幅回路の出力を制御し、その出力を前記ＣＤＲ回路に入力するリミッタ用ゲート回路とをさらに備え、
前記リミッタ用ゲート回路は、前記有信号判定回路からの有信号判定結果に基づいてリミッタ用ゲート出力を制御することを特徴とするバースト受信回路。
【請求項３】
請求項１に記載のバースト受信回路において、
受信した信号を増幅するリミッタ増幅回路と、
受信した信号からバースト信号の有信号期間か無信号期間かを判定する有信号判定回路とをさらに備え、
前記ＣＤＲ出力有効判定回路は、前記ビット同期判定回路からのビット同期判定結果と前記波形歪み判定回路からの波形歪み判定結果と前記有信号判定回路からの有信号判定結果とに基づいてＣＤＲ出力有効判定を行うことを特徴とするバースト受信回路。
【請求項４】
請求項１に記載のバースト受信回路において、
前記ＣＤＲ回路に入力するリセット信号を生成するＣＤＲリセット制御回路をさらに備え、
前記ＣＤＲ回路は、前記リセット信号に基づいて該ＣＤＲ回路の動作を切り替えることを特徴とするバースト受信回路。
【請求項５】
請求項１に記載のバースト受信回路において、
前記ＣＤＲ回路からの出力からデリミタを検出するデリミタ同期回路をさらに備え、
前記デリミタ同期回路は、前記ＣＤＲ出力有効判定回路からのＣＤＲ出力有効判定結果に基づいてデリミタ同期判定を動作させるか否かを切り替えることを特徴とするバースト受信回路。
【請求項６】
請求項１に記載のバースト受信回路において、
前記ＣＤＲ回路の出力を制御するＣＤＲ用ゲート回路と、
デリミタを検出するデリミタ同期回路とをさらに備え、
前記ＣＤＲ用ゲート回路は、前記ＣＤＲ出力有効判定回路からのＣＤＲ出力有効判定結果に基づいてゲートの出力を制御することを特徴とするバースト受信回路。
【請求項７】
請求項２または３に記載のバースト受信回路において、
前記有信号判定回路は、
前記受信した信号の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力電圧と閾値電圧とを比較し、この比較結果に基づいて有信号か否かを判定する比較回路とを備えることを特徴とするバースト受信回路。
【請求項８】
請求項１に記載のバースト受信回路において、
前記ＣＤＲ回路は、位相比較回路を備え、
前記ビット同期判定回路は、前記位相比較回路が出力した位相差に基づいてビット同期判定を行うことを特徴とするバースト受信回路。
【請求項９】
請求項１に記載のバースト受信回路において、
前記ビット同期判定回路は、前記ＣＤＲ回路の出力したデータ信号とクロック信号に基づいて、あらかじめ設定されたＮビットのパターンと比較し、この比較の結果、ビット誤り数がＭビット以下のときにビット同期判定を行うことを特徴とするバースト受信回路。
【請求項１０】
請求項１に記載のバースト受信回路において、
前記波形歪み判定回路は、
前記受信した信号の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力から振幅の変動を検出する変動検出回路と、
前記変動検出回路からの振幅変動値に基づいて波形歪みありか否かを判定する比較回路とを備えることを特徴とするバースト受信回路。
【請求項１１】
請求項１に記載のバースト受信回路において、
前記波形歪み判定回路は、
前記受信した信号の振幅を検出する振幅検出回路と、
前記振幅検出回路からの出力値と閾値とを比較する比較回路と、
前記比較回路からの比較結果に基づいて波形歪みありか否かを判定し、波形歪みありと判定してから設定された時間経過後に波形歪みなしと判定する遅延信号生成回路とを備えることを特徴とするバースト受信回路。
【請求項１２】
請求項１に記載のバースト受信回路において、
前記ＣＤＲ出力有効判定回路は、
前記波形歪み判定回路からの波形歪み判定結果が波形歪みなしで、かつ、前記ビット同期判定回路からのビット同期判定結果がビット同期確立である場合に、ＣＤＲ出力を有効と判定し、
それ以外の場合には、ＣＤＲ出力を無効と判定することを特徴とするバースト受信回路。
【請求項１３】
請求項３に記載のバースト受信回路において、
前記ＣＤＲ出力有効判定回路は、
前記波形歪み判定回路からの波形歪み判定結果が波形歪みなしで、かつ、前記ビット同期判定回路からのビット同期判定結果がビット同期確立で、かつ、前記有信号判定回路からの有信号判定結果が信号ありである場合に、ＣＤＲ出力を有効と判定し、
それ以外の場合には、ＣＤＲ出力を無効と判定することを特徴とするバースト受信回路。
【請求項１４】
請求項４に記載のバースト受信回路において、
前記ＣＤＲリセット制御回路は、前記有信号判定回路からの出力信号の立上りを検出し、この立上りを検出してからあらかじめ設定された時間だけ遅れてＣＤＲリセット信号を出力することを特徴とするバースト受信回路。
【請求項１５】
請求項４に記載のバースト受信回路において、
前記ＣＤＲリセット制御回路は、前記有信号判定回路からの出力信号と前記波形歪み判定回路からの出力信号とに基づいてＣＤＲリセット信号を出力することを特徴とするバースト受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光アクセスシステムのＰＯＮ（Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ：受動光ネットワーク）に関し、特に、このＰＯＮの上りバースト信号を受信する回路に適用して有効な技術に関する。
【背景技術】
【０００２】
［ＰＯＮとは］
光アクセスシステムとして、局側に配置されるＯＬＴ（Ｏｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ：光回線装置）と加入者側に配置されるＯＮＵ（Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ：光ネットワーク装置）の間を光スプリッタ等の光信号の合分波を受動的に行う機器により１対ｎ（ｎは２以上の整数）で接続するＰＯＮが知られている。図１にＰＯＮでのネットワーク構成を示す。
［バースト信号］
複数のＯＮＵからＯＬＴへの上り光信号は、光スプリッタにて多重される。また、ＯＬＴと各ＯＮＵとの間の距離つまり光ファイバ長は必ずしも等しくない。そのため、ＯＬＴでは受信する光信号は強度が大きく変化するバースト信号となる。
［バースト信号の構成］
ＯＬＴの受信するバースト信号を図２に示す。バースト信号は有信号領域と無信号領域に分けることができ、有信号領域は、さらに、ＬａｓｅｒＯＮ領域、ＳｙｎｃＰａｔｔｅｒｎ領域、ＢｕｒｓｔＤｅｌｉｍｉｔｅｒ領域、Ｄａｔａ領域、ＢｕｒｓｔＴｅｒｍｉｎａｔｏｒ領域、ＬａｓｅｒＯＦＦ領域から構成される（例えば非特許文献１）。
［バースト信号受信動作］
ＯＬＴの受信機はＬａｓｅｒＯＮおよびＳｙｎｃＰａｔｔｅｒｎ受信時に、自動利得制御、自動閾値制御、クロック再生の動作を行う。また、ＢｕｒｓｔＤｅｌｉｍｉｔｅｒのビットパターン検出により、データの開始位置を検出し、ＢｕｒｓｔＴｅｒｍｉｎａｔｏｒにより、データの終了位置を検出する。
［波形歪みの説明］
ＯＬＴの受信機が正しいパターンを受信するのは、自動利得制御、自動閾値制御、クロック再生が完了してから、ＢｕｒｓｔＴｅｒｍｉｎａｔｏｒを受信するまでの間である。それ以外の、無信号領域、ＬａｓｅｒＯＮ領域、ＬａｓｅｒＯＦＦ領域、ＳｙｎｃＰａｔｔｅｒｎ領域の途中までに受信したビットパターンは送信側で送出したビットパターンと異なり、不定パターンとなる可能性がある。
【０００３】
そのため、これらの不定パターンを受信した際に後段の論理回路で誤動作するのを防ぐ必要がある。特に、ＢｕｒｓｔＤｅｌｉｍｉｔｅｒを誤った位置で検出することを防ぐ必要がある。
［誤動作防止の従来例］
これらの誤動作を防ぐ手段として、例えば特許文献１や特許文献２が知られている。
【０００４】
特許文献１においては、リミッタ増幅器の後段にゲート回路を設けており、前置増幅回路のピーク値が設定された値より小さい場合は無信号領域と判定し、ゲート回路の出力を遮断する。図４に本方式を含む受信回路を示す。この方式では、無信号期間に後段の論理回路に不定な信号出力を出さない。そのため、無信号期間での、後段の論理回路の誤動作を防止することが可能である。
【０００５】
特許文献２においては、特許文献１を拡張し、有信号判定回路とタイマ回路を備えており、有信号判定後マスク時間だけ待ってから、ゲート回路の出力を解放する。無信号領域およびデューティ歪みのある領域では出力を遮断するため、信号出力はその先頭から歪みの少ない出力を実現できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−３５２３５３号公報
【特許文献２】特開２００６−２５４０６１号公報
【非特許文献】
【０００７】
【非特許文献１】ＩＥＥＥ８０２．３ａｖ
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来例の方法ではＣＤＲ（クロックデータリカバリ）回路の動作開始は、歪みが少なくなるまで待つ必要がある。そのため、受信開始してからビット同期するまでの同期時間はＴｒｅｃｅｉｖｅｒ＋Ｔｃｄｒより短くすることができない。Ｔｒｅｃｅｉｖｅｒは自動利得制御や自動閾値制御を開始してから終了するまでの時間、ＴｃｄｒはＣＤＲ回路の動作開始から正しい位置でビット同期判定を出すまでの時間である。歪みを含む信号を入力しても、誤動作しないＣＤＲ回路があれば、同期時間をさらに短縮することが可能である。
【０００９】
従って、波形歪みがある領域でも動作可能であり、かつ、誤った位置でビット同期判定することのないＣＤＲ回路が望まれる。
【００１０】
本発明は、このような課題を鑑みてなされたものであり、その目的は、歪みを含むバースト信号波形を入力しても、誤った位置でビット同期判定することのないＣＤＲ回路を含むバースト受信回路を提供することである。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、代表的なものの概要は、バースト受信回路において、受信した信号からクロックとデータを再生するＣＤＲ回路と、ＣＤＲ回路が最適な位相にあるか否かを判定するビット同期判定回路と、受信した信号から波形歪みがあるか否かを判定する波形歪み判定回路と、ＣＤＲ回路の出力が有効か無効かを判定するＣＤＲ出力有効判定回路とを備え、ＣＤＲ出力有効判定回路は、ビット同期判定結果と波形歪み判定結果とに基づいてＣＤＲ出力有効判定を行うことを特徴とする。
【００１４】
具体的には、ＣＤＲ出力有効判定回路を設け、波形歪みなし、かつ、ビット同期確立した時にＣＤＲ出力を有効にする。すなわち、波形歪みなしのときのみビット同期判定を有効とし、波形歪みありのときのビット同期判定は無効とする。後段の論理回路は、ＣＤＲ出力有効判定に基づいて、受信信号が有効か無効か判定できるので誤動作しない。あるいは、ＣＤＲ出力の後段にゲート回路を設け、ＣＤＲ出力有効判定に基づいて、ゲート回路の出力を制御すればよい。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、代表的なものによって得られる効果は、歪みを含むバースト信号波形を入力しても、ＣＤＲ回路より後段の論理回路の誤動作を防止することができる。また、バースト信号の有信号領域で波形歪みを含む状態でＣＤＲ回路を動作させることで、同期時間を短縮することが可能である。
【図面の簡単な説明】
【００１７】
【図１】本発明を適用するＰＯＮを利用した光アクセスシステムの構成を説明する図である。
【図２】ＰＯＮにおける上りバースト信号を説明するブロック図である。
【図３】ＯＬＴのバースト信号受信部の構成を説明するブロック図である。
【図４】従来のバースト同期回路の構成を説明するブロック図である。
【図５】本発明の第１の実施形態におけるバースト同期回路の構成を説明するブロック図である。
【図６】本発明の第１の実施形態におけるバースト同期回路の動作を説明するタイミングチャートである。
【図７】本発明の第２の実施形態におけるバースト同期回路の構成を説明するブロック図である。
【図８】本発明の第２の実施形態におけるバースト同期回路の動作を説明するタイミングチャートである。
【図９】本発明の第３の実施形態におけるバースト同期回路の構成を説明するブロック図である。
【図１０】本発明の第３の実施形態におけるバースト同期回路の動作を説明するタイミングチャートである。
【図１１】本発明の第４の実施形態におけるバースト同期回路の構成を説明するブロック図である。
【図１２】本発明の第４の実施形態におけるバースト同期回路の動作を説明するタイミングチャートである。
【図１３】（ａ），（ｂ）は本発明における波形歪み判定回路の構成例を表すブロック図及びタイミングチャートである。
【図１４】（ａ），（ｂ）は本発明における波形歪み判定回路の別の構成例を表すブロック図及びタイミングチャートである。
【図１５】本発明における有信号判定回路の構成例を表すブロック図である。
【図１６】本発明におけるビット同期判定回路の構成例を表すブロック図である。
【図１７】本発明におけるビット同期判定回路の別の構成例を表すブロック図である。
【図１８】（ａ），（ｂ）は本発明におけるＣＤＲ出力有効判定回路の構成例を表すブロック図である。
【図１９】（ａ），（ｂ）は本発明の第３の実施形態におけるＣＤＲリセット制御回路の構成例を表すブロック図及びタイミングチャートである。
【図２０】（ａ），（ｂ）は本発明の第３の実施形態におけるＣＤＲリセット制御回路の別の構成例を表すブロック図及びタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各図において共通する部分には、同一の符号が付与されている。また、図１〜図３は、一般的な技術として背景技術の項目でも用いたが、本発明にも適用できるものであり、以下においてはこれらの図面も用いて本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について、図１〜図３、図５、図６、図１３〜図１８などを用いて説明する。
【００１９】
図１に本発明を適用するＰＯＮを利用した光アクセスシステムの構成を示す。光アクセスシステムは、複数のＯＮＵ１（１−１〜１−ｎ）、ＯＬＴ２、及び光スプリッタ３を備える。光スプリッタ３は、光ファイバ４−０を介してＯＬＴ２と接続される。また、ＯＮＵ１（１−１〜１−ｎ）は、各々、光ファイバ４（４−１〜４−ｎ）を介して光スプリッタ３に接続される。
【００２０】
各ＯＮＵ１（１−１〜１−ｎ）からＯＬＴ２への信号はバースト信号になる。また、ＯＮＵ１とＯＬＴ２の距離は様々であるため、各ＯＮＵ１の送信した上り光信号の減衰量も様々となる。そのため、強度が大きく変化するバースト信号をＯＬＴ２は受信する。
【００２１】
図２にＯＬＴ２が受信するバースト信号の構成を示す。バースト信号は、光出力がほぼ０である無信号領域５１と、光出力がある有信号領域５０に分けることができる。また、有信号領域５０は、ＬａｓｅｒＯＮ領域５０１、ＳｙｎｃＰａｔｔｅｒｎ（ＳＰ）領域５０２、ＢｕｒｓｔＤｅｌｉｍｉｔｅｒ（ＢＤ）領域５０３、Ｄａｔａ領域５０４、ＢｕｒｓｔＴｅｒｍｉｎａｔｏｒ（ＢＴ）領域５０５、ＬａｓｅｒＯＦＦ領域５０６から構成される。
【００２２】
図３にＯＬＴ２のバースト信号受信部の構成を示す。バースト信号受信部は、光・電気変換部（Ｏ／Ｅ）６０、バースト同期回路７０、デリミタ同期回路８０、データ処理部９０から構成される。
【００２３】
光・電気変換部（Ｏ／Ｅ）６０は、光ファイバ４−０から入力したバースト光信号を電気信号に変換する。一般的には、光信号を電流信号に変化するフォトダイオード、フォトダイオードの電流出力を電圧信号に変換するトランスインピーダンスアンプから構成される。大きなダイナミックレンジを確保するため、光・電気変換部６０では自動利得制御を行う。
【００２４】
バースト同期回路７０は、光・電気変換部６０から電気信号を入力し、自動閾値制御により閾値を設定し、その閾値を基準にディジタル信号化する。さらに、ディジタル化した信号からクロックとデータを再生し、受信信号の最適な位相で取り込むためのリタイミングを行う。
【００２５】
デリミタ同期回路８０は、受信したビットパターンとＢｕｒｓｔＤｅｌｉｍｉｔｅｒ領域５０３のビットパターンを比較する。一致した場合、あるいは、誤りビット数が規定した数より小さい場合には、ＢｕｒｓｔＤｅｌｉｍｉｔｅｒ検出を判定する。
【００２６】
データ処理部９０は、デリミタ同期後のＤａｔａ領域５０４のデータ信号に基づいて処理する。
【００２７】
図５に本発明の第１の実施形態におけるバースト同期回路の構成を示す。
【００２８】
バースト同期回路７０は、受信した信号を増幅するリミッタ増幅回路７１０、受信した信号からクロックとデータを再生するＣＤＲ回路７２０、ＣＤＲ回路７２０が最適な位相にあるか否かを判定するビット同期判定回路７３０、受信した信号から波形歪みがあるか否かを判定する波形歪み判定回路７４０、ＣＤＲ回路７２０の出力が有効か無効かを判定するＣＤＲ出力有効判定回路７５０、受信した信号からバースト信号の有信号期間か無信号期間かを判定する有信号判定回路７６０、リミッタ増幅回路７１０の出力を制御しその出力をＣＤＲ回路７２０に入力するゲート回路７７０から構成される。
【００２９】
このバースト同期回路７０には、ＣＤＲ回路７２０からの出力からデリミタを検出するデリミタ同期回路８１が接続され、このバースト同期回路７０およびデリミタ同期回路８１を含む部分が本発明の特徴となるバースト受信回路に相当する部分である。
【００３０】
リミッタ増幅回路７１０は、受信した信号Ｖｉｎから自動閾値判定を行い、判定した閾値を基に信号を一定の振幅まで増幅する。増幅した信号Ｖｌｉｍをゲート回路７７０に入力する。
【００３１】
有信号判定回路７６０は、受信した信号Ｖｉｎから振幅を検出して、バースト信号の有信号領域５０か無信号領域５１かを判定する。判定した結果に基づいて、信号Ｖｅｘｉｓｔを出力する。具体的には、有信号領域５０と判定する場合はＨレベルを、無信号領域５１と判定する場合はＬレベルを出力する。
【００３２】
ここで、図１５を用いて有信号判定回路７６０の構成例を説明する。有信号判定回路７６０は、振幅検出回路７６１、比較回路７６２から構成される。
【００３３】
振幅検出回路７６１は、受信した信号Ｖｉｎから振幅を検出し、振幅電圧Ｖａｍｐを比較回路７６２に入力する。比較回路７６２は、入力されたＶａｍｐと閾値電圧Ｖａｍｐ＿ｒｅｆを比較し、比較結果に基づいて、信号Ｖｅｘｉｓｔを出力する。Ｖａｍｐ＞Ｖａｍｐ＿ｒｅｆである場合にＶｅｘｉｓｔはＨレベル、Ｖａｍｐ＜Ｖａｍｐ＿ｒｅｆである場合にＶｅｘｉｓｔはＬレベルとなる。
【００３４】
図５に戻り、ゲート回路７７０は、リミッタ増幅回路７１０からの信号Ｖｌｉｍを入力して、ＣＤＲ回路７２０に信号Ｖｌｉｍ＿ｇａｔｅを出力する。また、有信号判定回路７６０からの信号ＶｅｘｉｓｔがＨレベルである場合は、Ｖｌｉｍ＿ｇａｔｅ＝Ｖｌｉｍとし、ＶｅｘｉｓｔがＬレベルである場合は、Ｖｌｉｍ＿ｇａｔｅ＝Ｌレベルとする。
【００３５】
ＣＤＲ回路７２０は、ゲート回路７７０からの信号Ｖｌｉｍ＿ｇａｔｅを入力し、その信号に基づいて最適なサンプリングクロックを生成し、データ信号Ｖｃｄｒ＿ｄａｔａとクロック信号Ｖｃｄｒ＿ｃｌｏｃｋを出力する。また、位相情報（またはデータ信号とクロック信号）をビット同期判定回路７３０に入力する。
【００３６】
ビット同期判定回路７３０は、ＣＤＲ回路７２０から入力された信号を元に、ビット同期を判定し、判定結果に基づいて、信号Ｖｌｏｃｋを出力する。なお、受信した信号に対して、最適な位相でサンプリングできる状態になった場合にビット同期確立したといい、それ以外の状態になった場合に、ビット同期はずれという。Ｖｌｏｃｋはビット同期確立している場合にＨレベル、ビット同期はずれの場合にＬレベルを出力する。
【００３７】
ここで、図１６、図１７を用いて、ビット同期判定回路７３０の構成例を説明する。
【００３８】
まず、図１６にビット同期判定回路７３０の第１の構成例を示す。このビット同期判定回路７３０は、位相比較回路を備えたＣＤＲ回路７２０の出力である位相情報φからビット同期を判定する。位相情報φは、受信したデータ信号に対してＣＤＲで生成したクロック信号の位相が進んでいるか遅れているかの位相差の情報を表す。ＣＤＲで生成したクロック信号の位相が安定した場合に、位相を合わせる動作が完了したと考え、ビット同期確立とする。
【００３９】
このビット同期判定回路７３０は、平均値算出回路７３１、変動量検出回路７３２、比較回路７３３から構成される。
【００４０】
平均値算出回路７３１は、入力した位相情報φからあらかじめ設定された回数または時間の平均φａｖｇを算出する。
【００４１】
変動量検出回路７３２は、一定期間のφａｖｇの変動量φａｖｇ＿ｄｉｆを出力する。
【００４２】
比較回路７３３は、φａｖｇ＿ｄｉｆと閾値φａｖｇ＿ｄｉｆ＿ｒｅｆを比較し、φａｖｇ＿ｄｉｆ＜φａｖｇ＿ｄｉｆ＿ｒｅｆである場合には、ビット同期確立と判定し、Ｖｌｏｃｋ＝Ｈレベルを出力する。それ以外の場合は、Ｖｌｏｃｋ＝Ｌレベルを出力する。
【００４３】
次に、図１７にビット同期判定回路７３０の第２の構成例を示す。第２の構成例においては、ＣＤＲ回路７２０の出力であるデータ信号Ｖｃｄｒ＿ｄａｔａとクロック信号Ｖｃｄｒ＿ｃｌｏｃｋを用いて、受信したビットパターンとＳｙｎｃパターンを比較してビット同期を判定する。すなわち、Ｖｃｄｒ＿ｄａｔａとＶｃｄｒ＿ｃｌｏｃｋに基づいて、あらかじめ設定されたＮビットのパターンと比較し、この比較の結果、ビット誤り数がＭビット以下のときにビット同期判定を行う。
【００４４】
このビット同期判定回路７３０は、ビットパターン検出回路７３４、比較回路７３５、ゲート回路７３６から構成される。
【００４５】
ビットパターン検出回路７３４は、Ｖｃｄｒ＿ｄａｔａとＶｃｄｒ＿ｃｌｏｃｋに基づいて０／１判定を行い、判定により得られたビットパターンとＳｙｎｃＰａｔｔｅｒｎを比較する。さらに、比較結果であるビット誤り数Ｎｅｒｒｏｒを出力する。なお、比較するビット数はあらかじめ決めておけばよい。
【００４６】
比較回路７３５では、Ｎｅｒｒｏｒとあらかじめ設定した閾値Ｎｅｒｒｏｒ＿ｒｅｆを比較し、Ｎｅｒｒｏｒ＜Ｎｅｒｒｏｒ＿ｒｅｆである場合にビット同期確立したと判定し、Ｈレベルを出力する。比較回路７３５の出力は、正しくＳｙｎｃＰａｔｔｅｒｎを受信しているときのみＨレベルとなり、ＢｕｒｓｔＤｅｌｉｍｉｔｔｅｒやＤａｔａ受信時にＬレベルとなる。
【００４７】
ゲート回路７３６は、有信号判定回路７６０からの信号ＶｅｘｉｓｔがＨレベルのときのみ、比較回路７３５からの出力レベルを出力し、ＶｅｘｉｓｔがＬレベルのときは、常にＬレベルを出力する。このゲート回路７３６を設けることにより、ＢｕｒｓｔＤｅｌｉｍｉｔｔｅｒやＤａｔａ受信時にＶｌｏｃｋをＨレベルにすることができる。
【００４８】
なお、ビット同期判定回路７３０として２つの構成例について説明したが、ビット同期判定においては、上記２つの構成を組み合わせてもよい。例えば、ＣＤＲが生成したクロックの位相が安定し、かつ、受信パターンが一致した場合にビット同期確立を判定してもよい。
【００４９】
図５に戻り、波形歪み判定回路７４０は、受信した信号Ｖｉｎから波形歪みがあるか否かを判定し、判定した結果に基づいて、信号Ｖｄｉｓｔを出力する。Ｖｄｉｓｔは波形歪みがないと判定した場合にＨレベルを、波形歪みありと判定した場合にＬレベルを出力する。
【００５０】
ここで、波形歪み判定回路７４０の構成例及びタイミングチャートを図１３、図１４を用いて説明する。
【００５１】
まず、波形歪み判定回路７４０の第１の構成例及びタイミングチャートを図１３（ａ）（ｂ）を用いて説明する。本構成例では、受信した信号の振幅変動に基づいて、波形歪みがあるか否かを判定する。この波形歪み判定回路７４０は、振幅検出回路７４１、変動検出回路７４２、比較回路７４３から構成される。
【００５２】
振幅検出回路７４１は、受信した信号Ｖｉｎから振幅電圧Ｖａｍｐを検出して出力する。変動検出回路７４２は、振幅電圧Ｖａｍｐの変動を検出し、Ｖａｍｐ＿ｄｉｆを出力する。比較回路７４３は、電圧Ｖａｍｐ＿ｄｉｆと閾値電圧Ｖａｍｐ＿ｄｉｆ＿ｒｅｆを比較して、Ｖａｍｐ＿ｄｉｆの絶対値がＶａｍｐ＿ｄｉｆ＿ｒｅｆより小さい場合にＶｄｉｓｔの出力をＨレベルにする。それ以外の場合には、Ｖｄｉｓｔの出力をＬレベルにする。
【００５３】
この構成でのタイミングチャートを、後述する図１２にも示しており、波形歪みが少ない領域でＶｄｉｓｔがＨレベルになっていることが確認できる。従って、以上の構成により、受信した信号から波形歪みあり・なしを判定することが可能である。
【００５４】
次に、波形歪み判定回路７４０の第２の構成例及びタイミングチャートを図１４（ａ）（ｂ）を用いて説明する。本構成例では、有信号期間を検出してから、一定時間Ｔｍａｓｋ＿ｄｉｓｔ後に波形歪みなしと判定し、有信号期間の終了を検出したら波形歪みありと判定する。この波形歪み判定回路７４０は、振幅検出回路７４１、比較回路７４５、遅延信号生成回路７４６から構成される。
【００５５】
振幅検出回路７４１は、受信した信号Ｖｉｎから振幅電圧Ｖａｍｐを検出して出力する。比較回路７４５は、電圧Ｖａｍｐと閾値電圧Ｖａｍｐ＿ｒｅｆを比較して、ＶａｍｐがＶａｍｐ＿ｒｅｆより大きい場合にＶｅｘｉｓｔの出力をＨレベルにする。それ以外の場合には、Ｖｅｘｉｓｔの出力をＬレベルにする。遅延信号生成回路７４６は、Ｖｅｘｉｓｔの立上りを検出してから、一定時間Ｔｍａｓｋ＿ｄｉｓｔだけ待ってからＶｄｉｓｔの出力をＨレベルにする。また、立下りを検出すると、Ｖｄｉｓｔの出力をＬレベルにする。
【００５６】
図５に戻り、ＣＤＲ出力有効判定回路７５０は、波形歪み判定回路７４０およびビット同期判定回路７３０の判定に基づいて、ＣＤＲ出力を有効にするか無効にするかを判定する。
【００５７】
ここで、ＣＤＲ出力有効判定回路７５０の構成例を図１８（ａ）に示す。なお、図１８（ｂ）の構成例については後述する。図１８（ａ）のＣＤＲ出力有効判定回路７５０は、論理積回路７５２のみで構成され、波形歪み判定回路７４０からの信号Ｖｄｉｓｔおよびビット同期判定回路７３０からの信号ＶｌｏｃｋがＨレベルのときのみ、Ｖ＿ｅｎａｂｌｅをＨレベルにする。それ以外の場合にはＬレベルにする。
【００５８】
図５に戻り、バースト同期回路７０に接続しているデリミタ同期回路８１は、ＣＤＲ出力有効判定回路７５０からの信号Ｖ＿ｅｎａｂｌｅに基づいて、デリミタ同期判定の結果の有効・無効を判定する。即ち、Ｖ＿ｅｎａｂｌｅがＨレベルのときのみ、デリミタ同期判定結果を有効にする。
【００５９】
次に、バースト同期回路７０の動作を図６のタイミングチャートを用いて説明する。
【００６０】
タイミングチャートは、受信光信号、バースト同期回路に入力する信号Ｖｉｎ、Ｖｉｎの振幅検出値Ｖａｍｐ、有信号判定結果Ｖｅｘｉｓｔ、波形歪み判定結果Ｖｄｉｓｔ、ゲート回路の出力Ｖｌｉｍ＿ｇａｔｅ、ＣＤＲの生成クロックの位相φａｖｇ、ビット同期判定結果Ｖｌｏｃｋ、ＣＤＲ出力有効判定結果Ｖ＿ｅｎａｂｌｅ、ＣＤＲ回路のデータ出力Ｖｃｄｒ＿ｄａｔａの各信号を示す。
【００６１】
なお、タイミングチャートにおける網掛けの部分は波形が歪んでいる、あるいは、不定出力であることを表している。
【００６２】
まず、バースト受信開始での動作を説明する。受信光信号を受信した光・電気変換部で自動利得調整を行うため、Ｖｉｎのバーストの開始位置では波形の振幅が大きく変動している。それを受けて、振幅検出回路の出力Ｖａｍｐは大きく変化する。一般に、振幅検出回路では、前に受信した振幅の影響を受けて変化するため、Ｖｉｎの振幅が安定すると、Ｖａｍｐの出力も一定期間遅れてから安定する。また、リミッタ増幅回路でも、自動閾値検出を行うため、閾値が安定するまでは歪みを多く含む波形を含む。そのため、Ｖｌｉｍの出力およびＶｌｉｍ＿ｇａｔｅの出力は受信開始直後（ｔ１〜ｔ３）に歪みを含むことになる。
【００６３】
ＣＤＲ回路は、受信波形のエッジを受けて動作するため、ＣＤＲ動作はｔ１から開始される。ｔ１〜ｔ３では、位相φａｖｇは歪みを含む領域では、誤った位相で一時的に安定する可能性があり、ビット同期判定回路は、時刻ｔ２で間違ってビット同期確立と判定することがありうる。波形歪みが少なくなると、ＣＤＲは位相を変化させる。位相が変化すると、ビット同期判定回路はビット同期はずれと判定する。さらに時間が経過するとＣＤＲは正しい位相位置にて安定する。ビット同期判定回路はｔ４で再度ビット同期確立する。このように、波形歪みがある状態でＣＤＲを動作させると誤ってビット同期確立してしまい、ビット同期確立に基づいて後段の論理回路が動作するため、論理回路での誤動作を引き起こす。
【００６４】
本発明の実施形態においては、波形歪み判定とビット同期判定を合わせてＣＤＲ出力有効を判定するため、ｔ２でのビット同期確立判定が誤りであり、ｔ４でのビット同期確立判定が正しいと識別することができる。そのため、ＣＤＲ出力有効判定を元に後段の論理回路を動作させることで、波形歪みがある領域でＣＤＲを動作させても、論理回路での誤動作を防止することができる。また、波形歪みがある状態からＣＤＲを動作させているので、波形歪みがなくなってからＣＤＲを動作させる場合に比べて、ビット同期確立するまでの時間は短くなる。
【００６５】
バースト信号終了での動作について説明する。ＬａｓｅｒＯｆｆ領域では、Ｖｉｎの振幅が変動するため、Ｖａｍｐが減少する。波形歪み判定回路は波形歪みありと判定する。そのため、Ｖ＿ｅｎａｂｌｅはｔ４〜ｔ７まで有効となる。また、無信号領域に入ると、振幅の変動がないため、ＶｄｉｓｔはＨレベルになる。また、ビット同期判定回路はＬａｓｅｒＯｆｆから無信号期間出力は不定であるため、Ｖ＿ｅｎａｂｌｅは不定出力となるが、本発明では、Ｖｌｉｍ＿ｇａｔｅの出力は常にＬレベルになるため、無信号期間で、後段の論理回路は誤動作しない。
【００６６】
従って、本実施形態においては、波形歪みがある状態でＣＤＲを動作させても、後段の論理回路は誤動作しない。すなわち、ビット同期判定回路７３０、波形歪み判定回路７４０、ＣＤＲ出力有効判定回路７５０などを設け、波形歪みなしのときのみビット同期判定を有効とし、波形歪みありのときのビット同期判定は無効とすることで、歪みを含む信号波形を入力しても、ＣＤＲ回路７２０より後段の論理回路の誤動作を防止することができる。
［第２の実施形態］
次に、本発明の第２の実施形態について、図７、図８、図１８を用いて説明する。第１の実施形態との差分を中心に説明する。
【００６７】
第２の実施形態における、バースト同期回路７０の構成について、図７を用いて説明する。第１の実施形態との違いは、リミッタ増幅回路７１０の後段のゲート回路を削除し、有信号判定回路７６０の出力をＣＤＲ出力有効判定回路７５１に入力している点が異なる。
【００６８】
また、ＣＤＲ出力有効判定回路７５１の構成例を図１８（ｂ）に示す。本構成では、論理積回路７５３で構成され、有信号判定回路７６０からの信号Ｖｅｘｉｓｔ、波形歪み判定回路７４０からの信号Ｖｄｉｓｔ、ビット同期判定回路７３０からの信号ＶｌｏｃｋがすべてＨレベルの時に、Ｖ＿ｅｎａｂｌｅをＨレベルにし、それ以外の場合ではＬレベルとする。
【００６９】
本構成での動作を図８のタイミングチャートを用いて説明する。動作は概ね第１の実施形態と同じであるが、Ｖ＿ｅｎａｂｌｅとＶｃｄｒ＿ｄａｔａの出力が第１の実施形態と異なる。
【００７０】
この構成では、リミッタ増幅回路７１０の後段にゲート回路を設けていないため、無信号期間ｔ８〜ｔ９の間にＶｃｄｒ＿ｄａｔａの不定出力が存在する。また、ＣＤＲ出力有効判定にＶｅｘｉｓｔを用いているため、無信号期間ｔ８〜ｔ９でＶ＿ｅｎａｂｌｅの不定出力はない。
【００７１】
従って、本実施形態においては、波形歪みがある期間および無信号期間でＣＤＲのデータ出力は不定となるが、ＣＤＲ有効判定は有信号期間の波形歪みがない期間に限られる。そのため、第１の実施形態と同様に、後段の論理回路での誤動作を防止することが可能である。
［第３の実施形態］
次に、本発明の第３の実施形態について、図９、図１０、図１９、図２０を用いて説明する。第１の実施形態との差分を中心に説明する。
【００７２】
第３の実施形態における、バースト同期回路７０の構成について、図９を用いて説明する。第１、第２の実施形態においては、ＣＤＲ回路については特に制限を設けていないが、本構成においては、リセット入力つきのＣＤＲ回路７２１を用いる。また、ＣＤＲのリセットタイミングを生成するＣＤＲリセット制御回路７８０を新たに設けている。
【００７３】
ＣＤＲ回路７２１は、ＣＤＲリセット制御回路７８０からのリセット入力ＣＤＲｒｅｓｅｔを受けると、バースト信号用に高速に位相を合わせる動作をし、その後で、高精度で位相を合わせる動作に切り替える。
【００７４】
ＣＤＲリセット制御回路７８０は、ＣＤＲ回路７２１に入力するリセット信号ＣＤＲｒｅｓｅｔを生成する。このリセット信号ＣＤＲｒｅｓｅｔは、Ｖｅｘｉｓｔの立上り、または、Ｖｄｉｓｔの立上りを用いて生成する。
【００７５】
ここで、ＣＤＲリセット制御回路７８０の第１の構成例及びタイミングチャートを図１９（ａ）（ｂ）を用いて説明する。ＣＤＲリセット制御回路７８０は、遅延信号発生回路７８１から構成される。遅延信号発生回路７８１は、入力信号Ｖｅｘｉｓｔの立上りを検出し、あらかじめ設定された遅延時間Ｔｍａｓｋ＿ＣＤＲｒｅｓｅｔだけ待ってから、リセット信号ＣＤＲｒｅｓｅｔを出力する。本説明では、ＣＤＲ回路７２１はリセット信号の立上りを検出するため、リセット信号のパルス幅は動作する範囲であればいくつでもよい。
【００７６】
ＣＤＲリセット制御回路７８０の第２の構成例及びタイミングチャートを図２０（ａ）（ｂ）を用いて説明する。ＣＤＲリセット制御回路７８０が論理積回路７８２を備える構成においては、ＶｅｘｉｓｔとＶｄｉｓｔの信号を用いてリセット信号ＣＤＲｒｅｓｅｔを生成する。本構成では、ＶｅｘｉｓｔがＨレベルであるときに、Ｖｄｉｓｔの立上りを検出した場合にリセット信号ＣＤＲｒｅｓｅｔを出力する。
【００７７】
第３の実施形態でのバースト同期回路７０の動作を図１０のタイミングチャートを用いて説明する。ここでは、ＣＤＲリセット制御回路として、第１の構成例の場合であるとして説明する。
【００７８】
第１の実施形態と異なり、ＣＤＲ回路の動作開始は、Ｖｌｉｍ＿ｇａｔｅの出力を受信し始めてからではなく、時刻ｔ１０でリセット信号ＣＤＲｒｅｓｅｔの立上りを検出してからとなる。このリセット信号ＣＤＲｒｅｓｅｔを受信した直後は高速に位相を合わせる動作をする。この場合においても、間違った位相でビット同期確立をする可能性がある。そのため、時刻ｔ２でＶｌｏｃｋがＨレベルとなる。その後で正しい位相に移動するため、ビット同期がはずれる。正しい位相で安定するとビット同期確立となる。第１の実施形態と同様に、ＣＤＲ出力有効判定は波形歪みが安定して、かつ、ビット同期確立した時刻ｔ４に有効になるため、後段の論理回路での誤動作を防止することができる。
【００７９】
従って、本実施形態においては、ＣＤＲのリセットタイミングを適切に制御することで、波形歪みがなくなったのとほぼ同時にビット同期確立できるようにすることが可能である。
【００８０】
また、ＣＤＲのリセットタイミングと同期時間については以下のとおりである。例えば、ＣＤＲのリセットタイミングが早いと、高速に位相を合わせる動作が波形歪みの大きい状態で終了する。そのため、位相が大きく異なっている状態で、高精度に位相を合わせる動作に移行する。従って、高精度に位相を合わせる動作時間が長くなり、波形歪みがなくなってからも位相を合わせるまでに時間がかかる可能性がある。結局、同期時間が長くなる可能性がある。一方、ＣＤＲのリセットタイミングが遅く、波形がほぼ安定した状態で始めると、ＣＤＲ動作の開始からビット同期するまでの時間は短いが、波形歪みがなくなるまで待つ時間が長くなるため、同期時間は長くなる。
【００８１】
最適なタイミングでリセットをかけると、波形歪みがある程度少ない状態で高速に位相を合わせ、その後、高精度で位相を合わせる動作に移行する。波形歪みがなくなったのと同時にビット同期確立できるようにすれば、同期時間を最小にすることが可能である。
【００８２】
従って、本実施形態においては、バースト信号の有信号領域で波形歪みを含む状態でＣＤＲ回路を動作させることで、同期時間を短縮することが可能である。
【００８３】
なお、本実施形態によれば、リセットタイミングに関係なく、誤ったビット同期判定を防止することができる。
［第４の実施形態］
次に、本発明の第４の実施形態について、図１１、図１２を用いて説明する。第１の実施形態との差分を中心に説明する。
【００８４】
第４の実施形態における、バースト同期回路７０の構成について、図１１を用いて説明する。第１の実施形態との違いは、ＣＤＲ回路７２０の後段に、ゲート回路７７１を備えており、ゲート回路７７１はＣＤＲ出力有効判定回路７５０の出力Ｖ＿ｅｎａｂｌｅに基づいて、出力を切り替える点である。また、第１の実施形態においてデリミタ同期回路８０は、ＣＤＲ出力有効判定回路７５０の出力Ｖ＿ｅｎａｂｌｅに基づいて動作を切り替える必要があったが、本実施形態においては、動作切替は不要で、常にデリミタ同期の動作を行えばよい。
【００８５】
ゲート回路７７１は、Ｖ＿ｅｎａｂｌｅがＨレベルである場合は、Ｖｃｄｒ＿ｄａｔａ＿ｇａｔｅ＝Ｖｃｄｒ＿ｄａｔａ、Ｖｃｄｒ＿ｃｌｏｃｋ＿ｇａｔｅ＝Ｖｃｄｒ＿ｃｌｏｃｋとなる。一方、Ｖ＿ｅｎａｂｌｅがＬレベルである場合は、Ｖｃｄｒ＿ｄａｔａ＿ｇａｔｅ＝Ｌレベル、Ｖｃｄｒ＿ｃｌｏｃｋ＿ｇａｔｅ＝Ｖｃｄｒ＿ｃｌｏｃｋとなる。
【００８６】
第４の実施形態における、バースト同期回路７０の動作を図１２のタイミングチャートを用いて説明する。第１の実施形態との違いは、デリミタ同期回路８０に入力する信号Ｖｃｄｒ＿ｄａｔａ＿ｇａｔｅが、無信号期間および波形歪みがあると判定された期間に、不定出力がない。そのため、デリミタ同期回路８０はＣＤＲ出力有効判定に関係なく動作させてよい。
【００８７】
従って、本実施形態においては、波形歪みがある状態でＣＤＲを動作させても、後段の論理回路は誤動作しない。また、後段の論理回路はＣＤＲ出力有効判定に関係なく、動作させることができるため、後段の論理回路をシンプルにすることが可能である。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８９】
例えば、前記実施形態の説明においては、１０ＧＥ−ＰＯＮ（ＩＥＥＥ８０２．３ａｖ）でのフレーム形式を用いて説明したが、ＧＥ−ＰＯＮ（ＩＥＥＥ８０２．３ａｈ）やＧ−ＰＯＮでのフレーム形式でも同様に適用が可能である。また、ＰＯＮでの上りバースト信号を前提に説明したが、光スイッチを用いた光アクセスでの下りバースト信号においても適用可能である。
【産業上の利用可能性】
【００９０】
本発明は、光アクセスシステムのＰＯＮの上りバースト信号を受信する回路に適用して有効であり、さらに光スイッチを用いた光アクセスでの下りバースト信号においても利用可能である。
【符号の説明】
【００９１】
１−１〜１−ｎ  ＯＮＵ
２  ＯＬＴ
３  光スプリッタ
４−０〜４−ｎ  光ファイバ
５０  有信号領域
５１  無信号領域
６０  光・電気変換部
７０  バースト同期回路
８０、８１  デリミタ同期回路
９０  データ処理部
５０１  ＬａｓｅｒＯＮ領域
５０２  ＳｙｎｃＰａｔｔｅｒｎ領域
５０３  ＢｕｒｓｔＤｅｌｉｍｉｔｅｒ領域
５０４  Ｄａｔａ領域
５０５  ＢｕｒｓｔＴｅｒｍｉｎａｔｏｒ領域
５０６  ＬａｓｅｒＯＦＦ領域
７１０  リミッタ増幅回路
７２０、７２１  ＣＤＲ回路
７３０  ビット同期判定回路
７３１  平均値算出回路
７３２  変動量検出回路
７３３  比較回路
７３４  ビットパターン検出回路
７３５  比較回路
７３６  ゲート回路
７４０  波形歪み判定回路
７４１  振幅検出回路
７４２  変動検出回路
７４３、７４５  比較回路
７４６  遅延信号生成回路
７５０、７５１  ＣＤＲ出力有効判定回路
７５２、７５３  論理積回路
７６０  有信号判定回路
７６１  振幅検出回路
７６２  比較回路
７７０、７７１  ゲート回路
７８０  ＣＤＲリセット制御回路
７８１  遅延信号発生回路
７８２  論理積回路
【図１】
2010166404.tif 000003
【図２】
2010166404.tif 000004
【図３】
2010166404.tif 000005
【図４】
2010166404.tif 000006
【図５】
2010166404.tif 000007
【図６】
2010166404.tif 000008
【図７】
2010166404.tif 000009
【図８】
2010166404.tif 000010
【図９】
2010166404.tif 000011
【図１０】
2010166404.tif 000012
【図１１】
2010166404.tif 000013
【図１２】
2010166404.tif 000014
【図１３】
2010166404.tif 000015
【図１４】
2010166404.tif 000016
【図１５】
2010166404.tif 000017
【図１６】
2010166404.tif 000018
【図１７】
2010166404.tif 000019
【図１８】
2010166404.tif 000020
【図１９】
2010166404.tif 000021
【図２０】
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