(57)【要約】【課題】キャパシタ用絶縁膜として、１０ｎｍ程度に薄膜化したチタン酸ストロンチウム（ＳＴＯ）膜においても、高い比誘電率を達成する。【解決手段】Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲のＳＴＯ膜を用い、このＳＴＯ膜は、酸化チタン（ＴｉＯｘ）膜を所定の膜厚に堆積した後に、非晶質状態のＳＴＯ膜の堆積を行い、非活性ガス雰囲気中で熱処理を行って結晶化した状態のＳＴＯ膜とすることで得られる。【選択図】図７
2010056392.tif 000002
【特許請求の範囲】
【請求項１】
ストロンチウム（Ｓｒ）、チタン（Ｔｉ）、酸素（Ｏ）の３元素を含み、
Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲であることを特徴とする、
キャパシタ用絶縁膜。
【請求項２】
膜厚が１ｎｍ以上、２５ｎｍ以下であることを特徴とする、請求項１に記載のキャパシタ用絶縁膜。
【請求項３】
請求項１または２に記載のキャパシタ用絶縁膜を２つの電極間に備えるキャパシタ素子。
【請求項４】
前記２つの電極は共に３次元構造を有することを特徴とする請求項３に記載のキャパシタ素子。
【請求項５】
請求項３または４に記載のキャパシタ素子を具備する半導体装置。
【請求項６】
請求項３または４に記載のキャパシタ素子をＤＲＡＭのメモリセルの容量素子として具備する半導体装置。
【請求項７】
前記キャパシタ用絶縁膜の膜厚が７ｎｍ以上、１２ｎｍ以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ストロンチウム（Ｓｒ）、チタン（Ｔｉ）、酸素（Ｏ）の３元素を含み、
Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲であるキャパシタ用絶縁膜の製造方法であって、
（１）酸化チタン膜を堆積する工程、
（２）該酸化チタン膜上に非晶質状態のチタン酸ストロンチウム膜を堆積する工程、
（３）不活性ガス雰囲気中で熱処理を行って、ストロンチウム（Ｓｒ）、チタン（Ｔｉ）、酸素（Ｏ）の３元素を含む膜を結晶化する工程
とを含むキャパシタ用絶縁膜の製造方法。
【請求項９】
最初に堆積する酸化チタン膜の膜厚が、２ｎｍ以下である請求項８に記載のキャパシタ用絶縁膜の製造方法。
【請求項１０】
最初に堆積する酸化チタン膜の膜厚を０．１ｎｍ〜１ｎｍの範囲で変化させることで、Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）を１．０〜２．３の範囲で変化させることを特徴する請求項８に記載のキャパシタ用絶縁膜の製造方法。
【請求項１１】
酸化チタン及び非晶質状態のチタン酸ストロンチウム膜の堆積が原子層成長法により行われることを特徴とする請求項８乃至１０のいずれか１項に記載のキャパシタ用絶縁膜の製造方法。
【請求項１２】
前記キャパシタ用絶縁膜の膜厚が７ｎｍ以上、１２ｎｍ以下の範囲であることを特徴とする請求項８乃至１１のいずれか１項に記載のキャパシタ用絶縁膜の製造方法。
【請求項１３】
前記工程（３）の後、酸化性雰囲気で熱処理する工程をさらに有する請求項８乃至１２のいずれか１項に記載のキャパシタ用絶縁膜の製造方法。
【請求項１４】
前記酸化性雰囲気での熱処理温度が４００℃〜５００℃の範囲であることを特徴とする請求項１３に記載のキャパシタ用絶縁膜の製造方法。
【請求項１５】
前記工程（３）の熱処理温度が５００℃〜７００℃の範囲であることを特徴とする請求項８乃至１４のいずれか１項に記載のキャパシタ用絶縁膜の製造方法。
【請求項１６】
少なくともルテニウムを主成分として含む膜をキャパシタの下部電極とし、該下部電極上に前記酸化チタン膜を堆積することを特徴とする請求項８乃至１５のいずれか１項に記載のキャパシタ用絶縁膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置におけるキャパシタを構成するキャパシタ用絶縁膜及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭの微細化及び高集積化の進展に伴い、メモリセルを構成しているキャパシタのサイズも縮小され、これに伴って十分な蓄積電荷量を確保することが困難となってきている。蓄積電荷量を確保するために、高い誘電率を有した絶縁膜をキャパシタに適用する開発が進められており、チタン酸ストロンチウム（ＳｒＴｉＯｘ；ｘは正の数、以下ＳＴＯと記載する）は有力なキャパシタ用絶縁膜の候補である（特許文献１）。
【特許文献１】特開２００４−１４６５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＳＴＯ膜は１００ｎｍ程度の厚さを有する状態では高い誘電率を示すが、薄膜化に伴い著しく誘電率が低下してしまうという問題があった。このため、ＳＴＯ膜の膜厚を薄くしてキャパシタの容量値を大きくすることが困難であった。
【０００４】
特許文献１では、多結晶Ｒｕからなる下部電極上に非晶質ＳＴＯ膜を２０ｎｍ堆積し、これを不活性ガス雰囲気下で５００〜６５０℃の温度で熱処理することにより１３０〜１７０程度の高い比誘電率が得られるとしている。しかしながら、非晶質ＳＴＯ膜を下部電極上に化学気相成長法（ＣＶＤ法）を用いて４２０℃の高温で成膜するため、下部電極のダメージによるリーク電流が懸念される。
【０００５】
昨今の高容量ＤＲＡＭにおいては、キャパシタ絶縁膜の更なる薄膜化が求められており、設計ルール４０ｎｍ世代のＤＲＡＭでは１０ｎｍ程度の膜厚まで薄膜化することが要求されているが、このような極めて薄い膜厚では誘電率の低下が著しく、更なる改良が望まれている。
【０００６】
本発明者らは、ＳＴＯ膜の誘電率が薄膜化に伴い低下する原因の解明に取り組んだ結果、ＳＴＯ膜は薄膜化に伴い結晶面方位（１１１）が配向しやすくなり、それに伴って誘電率の低下が起きていることを見出した。
【課題を解決するための手段】
【０００７】
本発明者らは、上記課題を解決するべく鋭意研究した結果、（１１１）面の配向を抑制してＳＴＯ膜を堆積することにより、ＳＴＯ膜を１０ｎｍ程度の膜厚まで薄膜化した状態においても誘電率の低下を抑制することを可能にした。
【０００８】
すなわち、本発明のキャパシタ用絶縁膜は、結晶面方位（２００）と（１１１）のＸ線回折法で測定したスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲となるように形成されたＳＴＯ膜を用いている。
【０００９】
このようなＳＴＯ膜を形成するために、まず酸化チタン（ＴｉＯｘ）膜を堆積した後に、非晶質状態のＳＴＯ膜の堆積を行い、非活性ガス雰囲気中で熱処理を行って結晶化した状態のＳＴＯ膜とすることで達成される。
【発明の効果】
【００１０】
キャパシタ用絶縁膜として、結晶化したチタン酸ストロンチウム（ＳＴＯ）膜を、Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲となるように形成した。これにより、ＳＴＯ膜を１０ｎｍ程度の膜厚まで薄膜化して用いる場合においても、比誘電率の低下を抑制し、大きな容量値を備えたキャパシタを容易に製造することが可能となる。
【００１１】
本発明のキャパシタ用絶縁膜を用いたキャパシタを搭載してＤＲＡＭのメモリセルを形成することにより、リフレッシュ特性に優れた高性能の半導体装置を容易に製造することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施例について、図面を参照して説明する。
本発明において、ＳＴＯ膜に含まれる各元素の組成比は、例えば一般的な化学量論組成であるＳｒＴｉＯ３（Ｓｒ：Ｔｉ：Ｏ＝１：１：３）に限定されるものではなく、ストロンチウム（Ｓｒ）、チタン（Ｔｉ）酸素（Ｏ）の３元素を含んでいれば非化学量論組成であっても良い。
【００１３】
［第１の実施例］
本実施例のキャパシタ用絶縁膜について図面を参照して説明する。
【００１４】
図１は、本実施例のキャパシタ用絶縁膜を用いて形成したキャパシタ素子の断面図である。このキャパシタ素子は、ルテニウム（Ｒｕ）からなる電極１、２の間に結晶化したＳＴＯ膜３を挟むことで形成されている。ＳＴＯ膜３は、Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲となるように形成されている。
【００１５】
なお、電極１、２の材料はルテニウムに特に限定されるものではなく、他の高融点金属膜（例えば白金；Ｐｔ、窒化チタン；ＴｉＮ等）や２種類以上の高融点金属を含む積層膜も使用可能である。
【００１６】
このキャパシタ用絶縁膜及びキャパシタ素子の製造方法について、以下に説明する。
図２は本発明のキャパシタ素子の形成の製造フロー、図３は各製造工程におけるキャパシタの断面図を示す。
キャパシタ素子は図２の工程Ｓ１〜Ｓ６を順次実施することにより形成される。
【００１７】
まず、図３（ａ）に示したように、半導体基板（図示せず）上に堆積したルテニウム膜のパターニングを行い、下部電極１を形成する（工程Ｓ１）。
【００１８】
次に、下部電極１上に酸化チタン（ＴｉＯｘ；ｘは正の数）膜４を原子層成長法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；以下、ＡＬＤ法と記す）により形成する（工程Ｓ２）。具体的には、半導体基板を３００℃程度に加熱した状態でチタン（Ｔｉ）原料ガスを所定の時間（１０秒程度）供給した後に、酸化原料ガスとして、Ｏ３（オゾン）を所定の時間供給することでチタンの酸化反応を起こす。これをＡＬＤ法の１サイクルとして、複数のサイクルを繰り返すことにより、０．１〜２．０ｎｍの膜厚となるように酸化チタン膜４を形成する。なお、チタン原料ガスとしては、テトラキス（イソプロポキシ）チタンＴｉ（ＯＣＨ（ＣＨ３）２）４、テトラキス（２−メトキシ−１−メチル−１−プロポキソ）チタン（Ｔｉ（ＭＭＰ）４）、ＴｉＯ（ｔｍｈｄ）２（ただし、ｔｍｈｄは２，２，６，６−テトラメチルへプタン−３，５−ジオンを示す）、Ｔｉ（ｄｅｐｄ）（ｔｍｈｄ）２（ただし、ｄｅｐｄはジエチルペンタジオールを示す）など公知のチタン原料ガスを用いることができるが、特にこれらのガスに限定はされない。また、酸化原料ガスとしても、オゾン以外にＨ２Ｏ（水蒸気）や、プラズマで励起したＯ２などを用いても良い。
【００１９】
次に、図３（ｂ）に示したように、酸化チタン膜４上に非晶質状態のＳＴＯ膜３ａをＡＬＤ法により形成する（工程Ｓ３）。
【００２０】
具体的には、半導体基板を３００℃程度に加熱した状態でストロンチウム（Ｓｒ）原料ガスを所定の時間（１０秒程度）供給した後に、酸化原料ガスとして、Ｏ３を所定の時間供給することでストロンチウムの酸化反応を起こす。引き続き、チタン原料ガスを所定の時間（１０秒程度）供給した後に、酸化原料ガスとして、Ｏ３を所定の時間供給することでチタンの酸化反応を起こす。これをＡＬＤ法の１サイクルとして、複数のサイクルを繰り返すことにより、所望の膜厚となるようにＳＴＯ膜３ａを形成する。通常、工程Ｓ２で形成する酸化チタンの膜厚よりも厚い膜厚、好ましくは最終的に形成されるＳＴＯ膜の膜厚が１ｎｍ以上となるように形成する。なお、ストロンチウム原料として、ビス（ペンタメチルシクロペンタジエニル）ストロンチウム（Ｓｒ（Ｃ５（ＣＨ３）５）２）、Ｓｒ（ＤＰＭ）２（ＤＰＭはジピバロイルメタナート）、Ｓｒ（ＭＥＴＨＤ）２（ＭＥＴＨＤはメトキシエトキシテトラメチルヘプタンジオネート）、Ｓｒ（ＯＣ２Ｈ５）２、Ｓｒ（ＯＣ３Ｈ７）２、Ｓｒ（ＨｆＡ）２（ＨｆＡはヘキサフルオロアセチルアセトナト）などを用いることができるが、特にこれらのガスに限定はされない。チタン原料ガスとしては、先に説明した酸化チタン膜形成時と同様のガスを使用することができる。
【００２１】
通常のＡＬＤシーケンスでは、高誘電率のＳＴＯ膜を得るために、上記のように最初に比誘電率の高い酸化ストロンチウムを成膜し、次いで、酸化チタン、酸化ストロンチウムの成膜を交互に行っている。また、１サイクル当たりの酸化チタンの膜厚は０．１ｎｍ未満である。したがって、ＡＬＤシーケンスを逆としても、本発明で規定するような膜厚の酸化チタンは成膜されない。
【００２２】
次に、図３（ｃ）に示したように、６００℃程度の窒素（Ｎ２）又はアルゴン（Ａｒ）等の不活性ガス雰囲気中でのＲＴＡ法（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により１分程度の熱処理を行い、結晶化したＳＴＯ膜３を形成する（工程Ｓ４）。なお、この工程における熱処理温度としては、５００℃以上であることにより非晶質のＳＴＯ膜の結晶化が進み、また、７００℃以下であることにより、ＳＴＯ膜から下部電極材料への酸素拡散が抑制され、見かけの比誘電率の低下を抑制することができる。
【００２３】
この後に、ＳＴＯ膜３をさらに緻密な膜質に転化するために、４５０℃程度の酸化性雰囲気中で熱処理を行う（工程Ｓ５）。酸化性雰囲気としては、酸素を含んだガスを使用することができる。酸化性雰囲気中での熱処理も、ＲＴＡ法により短時間で行うことが好ましい。熱処理温度としては、４００〜５００℃程度が好ましい。
【００２４】
なお、熱処理を行うことにより、先に形成した酸化チタン膜４とＳＴＯ膜３ａとの境界は明確では無くなり、一体化したＳＴＯ膜３となる。また、工程Ｓ５（酸化熱処理）は、最終的に形成されるＳＴＯ膜に要求される電気特性に応じて、省略することも可能である。
【００２５】
次に、図１に示したように、ルテニウム膜を用いてＳＴＯ膜３上に上部電極２を形成する（工程Ｓ６）。これによりキャパシタが完成する。
【００２６】
本発明では、非晶質状態のＳＴＯ膜を形成する前に酸化チタン膜を形成することで最終的に形成される結晶状態のＳＴＯ膜の結晶面方位（配向性）を制御することができる。
【００２７】
図４に、Ｘ線回折法で測定したＳＴＯ膜の結晶面方位（２００）と（１１１）のスペクトル強度比率（２００）／（１１１）と、工程Ｓ２で形成する酸化チタンの膜厚との関係を測定した結果を示す。図４〜図６の評価では、非晶質状態のＳＴＯ膜の膜厚を１０ｎｍとし、工程Ｓ２で形成する酸化チタンの膜厚を変化させている。
【００２８】
酸化チタンの膜厚が１ｎｍ程度になるまでは（２００）／（１１１）強度比は上昇し、その後は、ほぼ一定の強度比となる。これにより、酸化チタン膜を最初に形成することにより、ＳＴＯ膜の（２００）配向が増し、（１１１）配向を抑制できることが分かる。図４より明らかなように、最初に堆積する酸化チタン膜の膜厚を０．１〜１ｎｍの範囲で調整することにより、ＳＴＯ膜の（２００）／（１１１）強度比を１．０〜２．３の範囲で任意に形成することが可能となる。
【００２９】
図５に、形成したＳＴＯ膜の比誘電率（縦軸）と酸化チタンの膜厚（横軸）の関係を測定した結果を示す。酸化チタンの膜厚が１ｎｍ程度になるまでは、酸化チタン膜厚を増加させると比誘電率が増加する。また、酸化チタンの膜厚が２ｎｍ程度以上になるとＳＴＯ膜の比誘電率は徐々に減少している。これは、チタン酸ストロンチウムより比誘電率の低い酸化チタンの混合割合が増えることにより、最終的に形成されたＳＴＯ膜の比誘電率が減少したものと推測される。この結果から、酸化チタンの膜厚は２ｎｍ以下が好ましい。
【００３０】
図６に、ＳＴＯ膜の（２００）／（１１１）強度比（横軸）に対する比誘電率（縦軸）を測定した結果を示す。（１１１）配向を抑制して（２００）配向を増すことで、ＳＴＯ膜の比誘電率が増加していることが分かる。（２００）／（１１１）強度比を最大限（２．３）とした場合には、ＳＴＯ膜の比誘電率は約１２０となる。
【００３１】
図７に、最終的に形成されるＳＴＯ膜の膜厚（横軸）と比誘電率（縦軸）の関係を、最初に形成する酸化チタンの膜厚ｔをパラメータとして示す。酸化チタン膜を最初に設けない場合（グラフａ）ではＳＴＯ膜が約２５ｎｍ以下の膜厚になった場合に、著しく比誘電率が低下している。これに対して、酸化チタン膜を最初に設けることにより（グラフｂ、ｃ、ｄ）、ＳＴＯ膜の比誘電率の低下を抑制することができる。したがって、本発明では、ＳＴＯ膜が１ｎｍ以上、２５ｎｍ以下である場合に効果的である。
【００３２】
ＤＲＡＭ等の半導体装置にキャパシタ素子を搭載する場合には、キャパシタ用絶縁膜の実膜厚は１０ｎｍ程度とすることが一般的である。図７より、本発明のキャパシタ用絶縁膜は実膜厚１０ｎｍを含む領域（矢印Ｄで示した領域：７〜１２ｎｍの範囲）において、比誘電率の大きな改善効果が得られていることが分かる。キャパシタ用絶縁膜の膜厚が７ｎｍ以上であれば、トンネル電流の発生を効果的に防止することができ、また、１２ｎｍ以下であることにより、設計ルール４０ｎｍ世代のＤＲＡＭへの適用が可能となる。
【００３３】
以上説明したように、本発明ではチタン酸ストロンチウム（ＳＴＯ）を用いてキャパシタ用絶縁膜を形成する際に、最初に酸化チタン膜を形成することで、Ｘ線回折法で測定したＳＴＯ膜の結晶面方位の強度比（２００）／（１１１）を１．０〜２．３の範囲となるように形成することができる。これによりＳＴＯ膜を１０ｎｍ程度の膜厚で用いる場合にも、比誘電率が低下するのを抑制し、容量値の大きなキャパシタを容易に製造することができる。
【００３４】
また、特に下部電極として少なくともルテニウムを主成分として含む膜を酸化チタン膜の堆積面とする場合には、ＳＴＯ膜を下部電極上に直接堆積しようとすると、図２の工程Ｓ３にてストロンチウムの酸化反応を起こす際に、ルテニウムの表面にダメージ（ヒロックやブリスタ等の欠陥）が発生しやすかった。このため、ＳＴＯ膜堆積時の温度を下げる必要があり、緻密なＳＴＯ膜を形成するのが難しかった。これに対して本発明では、ＳＴＯ膜の堆積の前に酸化チタン（ＴｉＯｘ）膜を堆積している（工程Ｓ２）ため、ＳＴＯ膜堆積時のルテニウムを主成分として含む膜表面へのダメージを抑制することも可能となる。このためＳＴＯ膜の堆積を行う際に３００℃程度の高温条件とすることが可能となり、緻密なＳＴＯ膜を容易に形成することが可能となる。このため、従来の酸化チタンの堆積を行わない場合に比べて、容量絶縁膜のリーク電流を低減することが容易となる。
【００３５】
［第２の実施例］
本発明のキャパシタ用絶縁膜を用いたキャパシタ素子は、第１の実施例で説明した平面形状のみでなく、電極が３次元構造を有する場合にも適用可能である。
【００３６】
３次元構造を有するキャパシタ素子について図８を参照して説明する。
図８（ａ）は、円柱形状（ピラー形状）のキャパシタに適用した場合の縦断面図である。１０はルテニウム等の高融点金属を用いて、円柱形状（ピラー形状）に形成したキャパシタの下部電極を示す。１１は下部電極１０の上面及び側面部分を覆うように、先に説明した方法で形成した本発明のキャパシタ用絶縁膜（ＳＴＯ膜）を示す。このように立体構造を有する電極上においても、ＡＬＤ法による堆積を行い、原料ガス及び酸化反応ガスの供給時間等を調整することで、電極表面に均一な膜厚でＳＴＯ膜を形成することができる。１２はルテニウム等の高融点金属を用いて、絶縁膜１１の表面を覆うように形成したキャパシタの上部電極を示す。
【００３７】
図８（ｂ）は、円筒形状（シリンダー形状）のキャパシタに適用した場合の縦断面図である。１３はルテニウム等の高融点金属を用いて、中空の円筒形状に形成したキャパシタの下部電極を示す。１４は下部電極１３の内壁と上面部分を覆うように、先に説明した方法で形成した本発明のキャパシタ用絶縁膜（ＳＴＯ膜）を示す。１５はルテニウム等の高融点金属を用いて、絶縁膜１４を覆うように形成したキャパシタの上部電極を示す。
【００３８】
図８（ａ）（ｂ）に示したようにキャパシタの電極を３次元構造とすることで、同一の占有面積で容量値の大きなキャパシタ素子を形成することができる。
【００３９】
［第３の実施例］
本発明のキャパシタ用絶縁膜を用いた半導体装置の具体例として、ＤＲＡＭのメモリセル部のキャパシタ素子に適用した場合の実施例を説明する。
【００４０】
図９はＤＲＡＭのメモリセル部の平面図で、説明のためメモリセルの一部のみ記載している。
【００４１】
図９で、半導体基板（図示せず）上には、複数の活性領域（拡散層領域）１０３が規則正しく配置されている。活性領域１０３は素子分離領域１０２により区画されている。素子分離領域１０２は公知の手段を用いて、シリコン酸化膜等の絶縁膜を半導体基板中に埋め込むことで形成されている。活性領域１０３と交差するように複数のゲート電極１０６が配置されている。ゲート電極１０６はＤＲＡＭのワード線として機能する。活性領域１０３のゲート電極１０６で覆われていない領域にはリン等の不純物がイオン注入されており、Ｎ型の拡散層領域を形成している。このＮ型の拡散層領域はＭＯＳトランジスタのソース・ドレイン領域として機能する。
【００４２】
図９の破線Ｃで囲んだ部分が１つのＭＯＳトランジスタを形成している。
各活性領域１０３の中央部には、コンタクトプラグ１０７が設けられ、活性領域１０３表面のＮ型拡散層領域と接触している。また、各活性領域１０３の両端には、コンタクトプラグ１０８、１０９が設けられ、活性領域１０３表面のＮ型拡散層領域と接触している。コンタクトプラグ１０７、１０８、１０９については、説明のため異なる項目番号としたが、実際の製造に際しては同時に形成することが可能である。
【００４３】
このレイアウトでは、メモリセルを高密度に配置するために、隣接する２つのトランジスタにおいて、１つのコンタクトプラグ１０７を共有するように配置されている。
【００４４】
後の工程において、コンタクトプラグ１０７と接触しゲート電極１０６と直交するように、Ｂ−Ｂ’線で示した方向に複数の配線層（図示せず）が形成される。この配線層はＤＲＡＭのビット線として機能する。また、コンタクトプラグ１０８、１０９にはそれぞれ、本発明のキャパシタ用絶縁膜を用いて形成したキャパシタ素子（図示せず）が接続される。
【００４５】
完成したＤＲＡＭのメモリセル断面図を図１０に示す。図１０は、図９のＡ−Ａ’部における断面に対応している。図１０で、１００はＰ型シリコンからなる半導体基板、１０１は溝型ゲート電極を備えたＭＯＳトランジスタで、１０６はワード線として機能するゲート電極である。１０５はゲート絶縁膜である。活性領域１０３の表面部分にはＮ型拡散層領域１０４が形成されており、コンタクトプラグ１０７、１０８、１０９と接触している。コンタクトプラグ１０７、１０８、１０９の材料としては、リンを導入した多結晶シリコンを用いることができる。１１０はトランジスタ上に設けられた層間絶縁膜である。コンタクトプラグ１０７は、別に設けたコンタクトプラグ１１１を介して、ビット線として機能する配線層１１２に接続している。配線層１１２の材料としてはタングステンを用いることができる。またコンタクトプラグ１０８と１０９はそれぞれ、別に設けたコンタクトプラグ１１４、１１５を介して本発明のキャパシタ用絶縁膜を用いて形成したキャパシタ素子１１７と接続している。この実施例においては、キャパシタ素子は図８（ｂ）で説明した円筒型としたが、他の形状のキャパシタ素子を用いることも可能である。
【００４６】
１１３、１１６、１１８は各配線間を絶縁するための層間絶縁膜である。１１９はアルミニウムや銅等を用いて形成された、上層に位置する配線層で、１２０は表面保護膜である。
【００４７】
ＭＯＳトランジスタ１０１をオン状態にすることで、キャパシタ素子１１７に蓄積した電荷の有無の判定をビット線（配線層１１２）を介して行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
【００４８】
ＤＲＡＭメモリセルのキャパシタ素子に要求される特性としては、容量値が大きいことに加えて、リーク電流値が少ないこともあげられる。
【００４９】
図１１に本発明のキャパシタ用絶縁膜を用い、膜厚等を変更して形成した複数のキャパシタ素子のリーク電流値と容量値を評価した結果を示す。横軸はキャパシタ用絶縁膜の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）を測定した結果で、設計ルール４０ｎｍ世代のＤＲＡＭで必要とされるＥＯＴ値で規格化した値を示している。縦軸は印加電圧１Ｖのときに流れるリーク電流値を測定した結果で、設計ルール４０ｎｍ世代のＤＲＡＭで必要とされるリーク電流値で規格化した値を示している。
【００５０】
図１１に示したように、本発明のキャパシタ用絶縁膜を用いてキャパシタ素子を形成することにより、リーク電流、ＥＯＴ値共に許容範囲内（破線で囲んだ領域内）のキャパシタ素子を形成することができる。
【００５１】
本発明のキャパシタ用絶縁膜を用いることにより、電荷の保持特性（リフレッシュ特性）に優れたメモリセルを容易に形成することが可能となり、高性能なＤＲＡＭを容易に製造することができる。
【００５２】
なお、本発明のキャパシタ用絶縁膜はＤＲＡＭのメモリセル以外においても使用可能であり、例えばメモリセルを有しないロジック品等の半導体デバイス一般においても、キャパシタ素子を使用するデバイスであれば適用可能である。
【図面の簡単な説明】
【００５３】
【図１】実施例のキャパシタ用絶縁膜を用いて形成したキャパシタ素子の断面図である。
【図２】本発明のキャパシタ素子の形成の製造フローを示す。
【図３】各製造工程におけるキャパシタの断面図を示す。
【図４】Ｘ線回折法で測定したＳＴＯ膜の結晶面方位（２００）と（１１１）のスペクトル強度比率（２００）／（１１１）と、工程Ｓ２で形成する酸化チタンの膜厚との関係を測定した結果を示すグラフである。
【図５】形成したＳＴＯ膜の比誘電率（縦軸）と酸化チタンの膜厚（横軸）の関係を測定した結果を示すグラフである。
【図６】ＳＴＯ膜の（２００）／（１１１）強度比（横軸）に対する比誘電率（縦軸）を測定した結果を示すグラフである。
【図７】最終的に形成されるＳＴＯ膜の膜厚（横軸）と比誘電率（縦軸）の関係を、最初に形成する酸化チタンの膜厚ｔをパラメータとして示したグラフである。
【図８】図８（ａ）は、円柱形状（ピラー形状）のキャパシタに適用した場合の縦断面図、図８（ｂ）は、円筒形状（シリンダー形状）のキャパシタに適用した場合の縦断面図である。
【図９】ＤＲＡＭのメモリセル部の平面図である。
【図１０】図９のＡ−Ａ’部における断面図である。
【図１１】本発明のキャパシタ用絶縁膜を用い、膜厚等を変更して形成した複数のキャパシタ素子のリーク電流値と容量値を評価した結果を示すグラフである。
【符号の説明】
【００５４】
１      下部電極
２      上部電極
３      キャパシタ絶縁膜
３ａ  非晶質ＳＴＯ膜
４      酸化チタン膜
１０    下部電極
１１    容量絶縁膜
１２    上部電極
１３    下部電極
１４    容量絶縁膜
１５    上部電極
１００  半導体基板
１０１  ＭＯＳトランジスタ
１０２  素子分離領域
１０３  活性領域
１０４  Ｎ型拡散層領域
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  コンタクトプラグ
１０８  コンタクトプラグ
１０９  コンタクトプラグ
１１０  層間絶縁膜
１１１  コンタクトプラグ
１１２  配線層（ビット線）
１１３  層間絶縁膜
１１４  コンタクトプラグ
１１５  コンタクトプラグ
１１６  層間絶縁膜
１１７  キャパシタ素子
１１８  層間絶縁膜
１１９  配線層
１２０  表面保護膜
【図１】
2010056392.tif 000003
【図２】
2010056392.tif 000004
【図３】
2010056392.tif 000005
【図４】
2010056392.tif 000006
【図５】
2010056392.tif 000007
【図６】
2010056392.tif 000008
【図７】
2010056392.tif 000009
【図８】
2010056392.tif 000010
【図９】
2010056392.tif 000011
【図１０】
2010056392.tif 000012
【図１１】
2010056392.tif 000013