(57)【要約】【課題】ＭＯＮＯＳ型の半導体記憶装置で、メモリセルトランジスタ間の素子分離絶縁膜の上面の高さが、電荷蓄積膜の厚さの範囲に位置するように制御された半導体記憶装置を提供する。【解決手段】シリコン基板１上に、トンネル絶縁膜２１、電荷蓄積膜２２、ブロック絶縁膜２３および制御ゲート電極２４を順に積層したゲート電極部ＭＧと、ゲート電極部ＭＧの下部のチャネル領域を挟んだシリコン基板１の第１の方向の両側に形成されるソース／ドレイン領域３０と、を有するメモリセルトランジスタＴｒｍと、メモリセルトランジスタＴｒｍを隣接するメモリセルトランジスタと分離するシリコン基板１に形成された素子分離絶縁膜１２と、を備え、第１の方向に垂直な第２の方向に沿った断面での素子分離絶縁膜１２の上面は、端部で電荷蓄積膜２２の厚さの範囲内に存在し、中央部付近で最も高く、端部と中央部との間で極小となる形状を有する。【選択図】図４
2010206016.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、トンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜および制御ゲート電極が順に積層して形成されたゲート電極部と、前記ゲート電極部の下部のチャネル領域を挟んだ前記半導体基板の第１の方向に沿った両側に形成されるソース／ドレイン領域と、を有するメモリセルトランジスタと、
前記メモリセルトランジスタを前記第１の方向に交差する第２の方向に隣接するメモリセルトランジスタと電気的に分離し、前記半導体基板に形成された素子分離溝に埋め込まれる素子分離絶縁膜と、
を備え、
前記第２の方向に沿った断面での前記素子分離絶縁膜の上面は、端部で前記電荷蓄積膜の厚さの範囲内に存在し、中央部付近で最も高く、前記端部と前記中央部との間で極小となる形状を有することを特徴とする半導体記憶装置。
【請求項２】
前記素子分離絶縁膜は、
前記素子分離溝の内面形状に沿って形成される第１の素子分離絶縁膜と、
前記第１の素子分離絶縁膜上に形成され、前記素子分離溝を埋める第２の素子分離絶縁膜と、
で構成され、
前記第１の素子分離絶縁膜は、前記素子分離絶縁膜をウエットエッチングする際に使用されるエッチング液に対する耐性が、前記第２の素子分離絶縁膜よりも高い特性を有する材料によって構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板上に、トンネル絶縁膜、電荷蓄積膜、およびストッパ絶縁膜を順に形成する第１の工程と、
前記ストッパ絶縁膜から前記半導体基板の所定の深さに至る、第１の方向に形成された素子分離溝を形成する第２の工程と、
前記素子分離溝の内面形状に沿って第１の素子分離絶縁膜を形成し、前記第１の素子分離絶縁膜を形成した前記素子分離溝内に前記ストッパ絶縁膜よりも高くなるように第２の素子分離絶縁膜を埋め込んで、素子分離絶縁膜を形成する第３の工程と、
前記ストッパ絶縁膜の上面よりも上に存在する前記素子分離絶縁膜を除去する第４の工程と、
前記ストッパ絶縁膜を除去する第５の工程と、
前記ストッパ絶縁膜を除去した後、前記第１の素子分離絶縁膜よりも前記第２の素子分離絶縁膜のエッチングレートの方が大きいエッチング液を用いて、前記電荷蓄積膜よりも上に突出した前記素子分離絶縁膜のエッチングを行う第６の工程と、
前記エッチングの後に前記素子分離絶縁膜と前記電荷蓄積膜の上面にブロック絶縁膜と制御ゲート電極とを順に形成し、前記第１の方向に交差する第２の方向に前記ブロック絶縁膜と前記制御ゲート電極とが延在するようにパターニングする第７の工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記第５の工程で形成される前記電荷蓄積膜よりも上に突出した前記素子分離絶縁膜の高さは、前記第１の素子分離絶縁膜の膜厚をｔ１とし、前記第１および第２の素子分離絶縁膜の前記エッチング液に対するエッチングレートをそれぞれｅ１，ｅ２としたときに、次式によって求められる臨界高さＨより大きく、
Ｈ＝ｔ１×（ｅ２／ｅ１）
前記第６の工程では、前記第１の素子分離絶縁膜の端部の上面の位置が前記電荷蓄積膜の厚さの範囲内となるようにエッチング時間を制御することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記第３の工程で、前記第１の素子分離絶縁膜を熱ＣＶＤ法で形成し、前記第２の素子分離絶縁膜を塗布法で形成することを特徴とする請求項３または４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のフローティングゲート型メモリセルでは、コントロールゲートからの電界がフローティングゲートの上部および左右両側面から効果的に印加されるようにしている。そのため、このようなメモリセルトランジスタを形成するには、まず、シリコン基板上にトンネル絶縁膜、フローティングゲートを順に積層させた後、隣接するメモリセルトランジスタを分離するように素子分離溝を形成する。その後、この素子分離溝内に酸化シリコンを埋め込んで素子分離絶縁膜を形成した後、異方性エッチングによって、素子分離絶縁膜の上部が、フローティングゲートの厚さの範囲内となるようにエッチバックを行う。そして、ゲート間絶縁膜とコントロールゲートとを順に堆積させ、所定の形状にパターニングを行うことでメモリセルトランジスタが得られる。このとき、素子分離絶縁膜の上部をエッチバックする処理は、従来では異方性エッチングによって行っていたが、それまでの成膜や加工などのプロセスでのばらつきを内包しており、シリコン基板全体において素子分離絶縁膜の上部の高さを制御することは困難であった。
【０００３】
また、最近になって、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリセルが動作上フローティングゲート型メモリセルよりも微細化に有利なメモリセル構造として注目されている（たとえば、特許文献１参照）。しかしながら、ＭＯＮＯＳ型メモリセルでは、フローティングゲート型メモリセルのフローティングゲートに比べて電荷蓄積膜が非常に薄い。そのため、素子分離絶縁膜の上部の高さの位置を制御することが、フローティングゲート型メモリセルの場合に比してさらに困難であるという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２９４７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＭＯＮＯＳ型の半導体記憶装置において、メモリセルトランジスタ間に形成される素子分離絶縁膜の上面の高さが、適正に制御された半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に、トンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜および制御ゲート電極が順に積層して形成されたゲート電極部と、前記ゲート電極部の下部のチャネル領域を挟んだ前記半導体基板の第１の方向に沿った両側に形成されるソース／ドレイン領域と、を有するメモリセルトランジスタと、前記メモリセルトランジスタを前記第１の方向に交差する第２の方向に隣接するメモリセルトランジスタと電気的に分離し、前記半導体基板に形成された素子分離溝に埋め込まれる素子分離絶縁膜と、を備え、前記第２の方向に沿った断面での前記素子分離絶縁膜の上面は、端部で前記電荷蓄積膜の厚さの範囲内に存在し、中央部付近で最も高く、前記端部と前記中央部との間で極小となる形状を有することを特徴とする半導体記憶装置が提供される。
【０００７】
また、本願発明の一態様によれば、半導体基板上に、トンネル絶縁膜、電荷蓄積膜、およびストッパ絶縁膜を順に形成する第１の工程と、前記ストッパ絶縁膜から前記半導体基板の所定の深さに至る、第１の方向に形成された素子分離溝を形成する第２の工程と、前記素子分離溝の内面形状に沿って第１の素子分離絶縁膜を形成し、前記第１の素子分離絶縁膜を形成した前記素子分離溝内に前記ストッパ絶縁膜よりも高くなるように第２の素子分離絶縁膜を埋め込んで、素子分離絶縁膜を形成する第３の工程と、前記ストッパ絶縁膜の上面よりも上に存在する前記素子分離絶縁膜を除去する第４の工程と、前記ストッパ絶縁膜を除去する第５の工程と、前記ストッパ絶縁膜を除去した後、前記第１の素子分離絶縁膜よりも前記第２の素子分離絶縁膜のエッチングレートの方が大きいエッチング液を用いて、前記電荷蓄積膜よりも上に突出した前記素子分離絶縁膜のエッチングを行う第６の工程と、前記エッチングの後に前記素子分離絶縁膜と前記電荷蓄積膜の上面にブロック絶縁膜と制御ゲート電極とを順に形成し、前記第１の方向に交差する第２の方向に前記ブロック絶縁膜と前記制御ゲート電極とが延在するようにパターニングする第７の工程と、を含むことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ＭＯＮＯＳ型の半導体記憶装置において、メモリセルトランジスタ間に形成される素子分離絶縁膜の上面の高さが、適正に制御されるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【図２】図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。
【図３】図３は、図２のＡ−Ａ断面図である。
【図４】図４は、図２のＢ−Ｂ断面図である。
【図５−１】図５−１は、本実施の形態による半導体記憶装置の製造方法の一例を模式的に示すチャネル幅方向に沿った断面図である（その１）。
【図５−２】図５−２は、本実施の形態による半導体記憶装置の製造方法の一例を模式的に示すチャネル幅方向に沿った断面図である（その２）。
【図５−３】図５−３は、本実施の形態による半導体記憶装置の製造方法の一例を模式的に示すチャネル幅方向に沿った断面図である（その３）。
【図６−１】図６−１は、本実施の形態による半導体記憶装置の製造方法の一例を模式的に示すチャネル長方向に沿った断面図である（その１）。
【図６−２】図６−２は、本実施の形態による半導体記憶装置の製造方法の一例を模式的に示すチャネル長方向に沿った断面図である（その２）。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体記憶装置およびその製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
以下では、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の実施の形態について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２と、これらの選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２間に直列接続された複数個（たとえば、２n乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることによって構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中のＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢの一方の端は、図１中のＸ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、ソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離絶縁膜１２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域１３が図２中のＸ方向に分離した状態に形成されている。活性領域１３と交差する図２中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルトランジスタＴｒｍのワード線ＷＬが形成されている。
【００１４】
また、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ１が、隣接して並行に形成されている。隣接する２本の選択ゲート線ＳＧＬ１間の活性領域１３にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１５】
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、選択ゲート線ＳＧＬ１の場合と同様にして、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ２が並行して形成されている。そして、２本の選択ゲート線ＳＧＬ２間の活性領域１３にはソース線コンタクトＣＳが配置されている。
【００１６】
ワード線ＷＬと交差する活性領域１３上にはメモリセルトランジスタＴｒｍのゲート電極部ＭＧが形成され、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域１３上には選択ゲートトランジスタＴｒｓ１，Ｔｒｓ２のゲート電極部ＳＧ１，ＳＧ２が形成されている。
【００１７】
図３は、図２のＡ−Ａ断面図であり、図４は、図２のＢ−Ｂ断面図である。ここでは、メモリセルトランジスタＴｒｍの部分のみを示している。このメモリセルトランジスタＴｒｍは、ＭＯＮＯＳ構造を有する電界効果型トランジスタであり、図３の例では、チャネル長方向に沿った面で切断した場合の断面を示しており、図４の例では、メモリセルトランジスタＴｒｍをチャネル幅方向に沿った面で切断した場合の断面を示している。
【００１８】
このメモリセルトランジスタＴｒｍを構成する半導体記憶装置は、半導体基板としてのシリコン基板１上のＹ方向にストライプ状に形成された素子分離絶縁膜１２で区切られた素子形成領域Ｒ内に、トンネル絶縁膜２１、電荷蓄積膜２２、ブロック絶縁膜２３および制御ゲート電極２４が順に積層されたゲート電極部ＭＧと、ゲート電極部ＭＧの下方のチャネル領域を挟んだＹ方向に沿った両側に形成されるソース／ドレイン領域３０と、を備える。なお、ビット線方向（Ｙ方向）に隣接するメモリセルトランジスタＴｒｍ間で、ソース／ドレイン領域３０は共有される構造となっている。
【００１９】
トンネル絶縁膜２１は、シリコン基板１上面に形成され、シリコン基板１と上層の電荷蓄積膜２２とを電気的に分離するための絶縁膜であり、たとえばシリコン酸化（ＳｉＯ2）膜などで構成することができる。その膜厚は、たとえば４〜５ｎｍ程度とすることができる。
【００２０】
電荷蓄積膜２２は、トンネル絶縁膜２１上に形成され、電荷を蓄積する機能を有する膜であり、データの書き込み時にトンネル絶縁膜２１を通過して注入されたトンネル電子をトラップすることでデータを保持する膜である。電荷蓄積膜２２は、たとえばシリコン窒化（ＳｉＮ）膜で形成することができ、その膜厚はたとえば５ｎｍ程度とすることができる。
【００２１】
ブロック絶縁膜２３は、電荷蓄積膜２２上に形成され、電荷蓄積膜２２と上層の制御ゲート電極２４とを電気的に分離するための膜であり、たとえばハフニウム酸化物（ＨｆＯ）やハフニウム珪化酸化窒化物（ＨｆＳｉＯＮ）、アルミナ（Ａｌ2Ｏ3）、ジルコニウム酸化物（ＺｒＯ）など、トンネル絶縁膜２１に用いられているシリコン酸化物（ＳｉＯ2）よりも比誘電率の大きい高誘電率（Ｈｉｇｈ−ｋ）材料が用いられる。このように、電荷蓄積膜２２と制御ゲート電極２４との間にブロック絶縁膜２３を配置することで、従来のようにシリコン酸化膜を配置した場合よりも、電荷蓄積膜２２と制御ゲート電極２４との間の容量結合を増大させることが可能となる。この結果、シリコン酸化膜の膜厚に換算したときの膜厚薄膜化が可能となり、半導体記憶装置のさらなる微細化が可能となる。本実施の形態では、ブロック絶縁膜２３をたとえばアルミナで形成し、その膜厚をたとえば１０〜１７ｎｍ程度とする。
【００２２】
制御ゲート電極２４は、ブロック絶縁膜２３上に形成されるメタルゲート２４１と、メタルゲート２４１上に形成されるシリコンゲート２４２と、からなる。メタルゲート２４１は、ブロック絶縁膜２３と上層のシリコンゲート２４２とが直接接触することを防止するための膜である。本実施の形態によるシリコンゲート２４２はたとえば不純物を含むことで導電性を備えたポリシリコンなどで形成することができるが、一般的にポリシリコン膜と高誘電体膜とを接触させると、これらの界面で不具合が生じ、結果的に半導体記憶装置の動作電圧が上昇してしまう場合がある。そこで、本実施の形態のように、ブロック絶縁膜２３とシリコンゲート２４２（ポリシリコン膜）との間に金属製の膜であるメタルゲート２４１を設けることで、ブロック絶縁膜２３とシリコンゲート２４２（ポリシリコン膜）とが直接接触することを回避できる。この結果、ブロック絶縁膜２３の特性を十分に発揮させ、高性能の半導体記憶装置を実現することが可能となる。本実施の形態では、メタルゲート２４１をたとえばタンタル窒化物（ＴａＮ）で形成し、その膜厚をたとえば１０〜１３ｎｍ程度とする。ただし、本実施の形態ではこれに限定されず、たとえばチタン窒化物（ＴｉＮ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、銀（Ａｇ）もしくはタングステン（Ｗ）などで形成された単層膜、またはこれらのうちいずれかを含む多層膜など、メタルゲート２４１として使用可能な種々の膜を適用することができる。また、メタルゲート２４１上のシリコンゲート２４２は、上述したように、たとえば所定の不純物を含むことで導電性を備えた、厚さがたとえば１００ｎｍ程度のポリシリコン膜で形成される。
【００２３】
ソース／ドレイン領域３０は、シリコン基板１の表面に所定の不純物を注入し、これを拡散および活性化させることで低抵抗化された不純物拡散領域である。本実施の形態において、所定の不純物としては、たとえばリン（Ｐ）イオンやヒ素（Ａｓ）イオンなどのようなｎ型の導電性を有するドーパント、あるいは、ホウ素（Ｂ）イオンなどのようなｐ型の導電性を有するドーパントを適用することができる。なお、シリコン基板１上層におけるソース／ドレイン領域３０に挟まれた領域（ゲート電極部ＭＧ下の領域）は、書き込み時または動作時にチャネルが形成される、いわゆるチャネル領域として機能する。
【００２４】
素子分離絶縁膜１２は、ワード線方向（Ｘ方向）のメモリセルトランジスタＴｒｍ間を電気的に分離する機能を有し、素子形成領域Ｒ間に形成されたビット線方向（Ｙ方向）に延在する素子分離溝１１内に、第１の素子分離絶縁膜１２１と第２の素子分離絶縁膜１２２とが埋め込まれて形成される。第１の素子分離絶縁膜１２１は、たとえば素子分離溝１１の側面および底面を覆うように形成されるＨＴＯ（High  Temperature  Oxide）膜によって構成され、第２の素子分離絶縁膜１２２は、第１の素子分離絶縁膜１２１が形成された素子分離溝１１内を埋め込むようにたとえばポリシラザンなどの塗布系絶縁膜によって構成される。
【００２５】
また、図４に示されるように、Ｘ方向（幅方向）の断面における素子分離絶縁膜１２の上面は、メモリセルトランジスタＴｒｍと接する端部Ｐ１の高さは、電荷蓄積膜２２の厚さの範囲内に存在するとともに、中央部Ｐ２付近で高さが最大となり、端部Ｐ１と中央部Ｐ２との間の位置Ｐ３で高さが極小となる、略Ｗ字形状を有するように形成される。つまり、素子分離絶縁膜１２の上面は、端部Ｐ１では電荷蓄積膜２２の厚さの範囲内にあり、端部Ｐ１から中央部Ｐ２に向かうにつれて、素子分離絶縁膜１２の上面の高さは、減少して位置Ｐ３で極小点に達した後、増加し、中央部Ｐ２付近で最大となる。ここで、極小点となる位置Ｐ３は、第１と第２の素子分離絶縁膜１２１，１２２の境界部分である。また、中央部Ｐ２付近の素子分離絶縁膜１２の上面の高さは、電荷蓄積膜２２の厚さの範囲内に存在してもよいし、電荷蓄積膜２２の上面よりも高い位置にあってもよい。さらに、極小点の位置Ｐ３における素子分離絶縁膜１２の上面の高さは、電荷蓄積膜２２の厚さの範囲内に存在してもよいし、電荷蓄積膜２２の下面よりも低い位置にあってもよい。
【００２６】
この素子分離絶縁膜１２上には、ブロック絶縁膜２３とメタルゲート２４１とシリコンゲート２４２からなる制御ゲート電極２４が、Ｘ方向に隣接するメモリセルトランジスタＴｒｍ間を接続するように形成されており、制御ゲート電極２４はワード線ＷＬとして機能する。
【００２７】
この実施の形態の半導体記憶装置の構造では、隣接するメモリセルトランジスタＴｒｍの電荷蓄積膜２２間にブロック絶縁膜２３が入り込んでしまうが、隣接するメモリセルトランジスタＴｒｍ間の中心部Ｐ２付近で素子分離絶縁膜１２の高さが高くなっている分、ブロック絶縁膜２３の入り込む量を抑制している。つまり、ブロック絶縁膜２３よりも誘電率の低い素子分離絶縁膜１２が、隣接する電荷蓄積膜２２間の一部を満たしているので、隣接する電荷蓄積膜２２間がすべてブロック絶縁膜２３で満たされる場合に比して、近接効果の増大を抑制することが可能となる。
【００２８】
そして、図示していないが、上記のような構成を有するＭＯＮＯＳ構造のメモリセルトランジスタＴｒｍ間とその上部には、埋め込み性の良好な方法で形成されたシリコン酸化膜などによって構成される層間絶縁膜が形成される。また、層間絶縁膜上には、配線層などが形成される。これらの構造は従来知られているものを用いることができるので、その図示および説明を省略する。
【００２９】
つぎに、このような構成を有する半導体記憶装置の製造方法について説明する。図５−１〜図５−３は、本実施の形態による半導体記憶装置の製造方法の一例を模式的に示すチャネル幅方向に沿った断面図であり、図６−１〜図６−２は、本実施の形態による半導体記憶装置の製造方法の一例を模式的に示すチャネル長方向に沿った断面図である。
【００３０】
まず、シリコン基板１上に、シリコン酸化膜などからなるトンネル絶縁膜２１を熱酸化法などの方法によって形成し、トンネル絶縁膜２１上にシリコン窒化膜などからなる電荷蓄積膜２２をＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法で形成する。さらに、電荷蓄積膜２２上に酸化シリコンなどのパッド酸化膜５１と、シリコン窒化膜などのＣＭＰ（Chemical  Mechanical  Polishing）ストッパ膜５２と、をＣＶＤ法などの成膜法によって形成する（図５−１（ａ）、図６−１（ａ））。
【００３１】
パッド酸化膜５１は、ＣＭＰストッパ膜５２をエッチングする際のストッパとしての役割を有する膜であり、ＣＭＰストッパ膜５２は、後の工程でＣＭＰストッパ膜５２の上面に形成された素子分離絶縁膜１２を除去する際のストッパとしての役割を有する膜である。つまり、パッド酸化膜５１とＣＭＰストッパ膜５２とは、ストッパ絶縁膜に対応している。なお、これらストッパ絶縁膜は、その合計厚さが後に説明する臨界高さＨより大きくなるように形成しておく。
【００３２】
ついで、ＣＭＰストッパ膜５２上にレジスト５３を塗布し、フォトリソグラフィ技術によって、後に形成するワード線ＷＬの延在方向（Ｘ方向）に隣接するＮＡＮＤセルユニットＳｕ（メモリセルトランジスタＴｒｍ）間を分離する素子分離溝１１の形成場所以外にレジスト５３を残すようにパターニングを行ってマスクを形成する。そして、このマスクを用いて、ＲＩＥ（Reactive  Ion  Etching）法によってシリコン基板１まで到達する所定の深さの素子分離溝１１を形成する（図５−１（ｂ）、図６−１（ｂ））。あるいは、ＣＭＰストッパ膜５２とレジスト５３の間にＣＭＰの際に除去される犠牲膜としてのシリコン酸化膜を介在させてパターニングを行い、パターニングされたシリコン酸化膜をマスクとして素子分離溝１１を形成する。この素子分離溝１１は、メモリセルトランジスタＴｒｍがマトリックス状に形成されるメモリセル領域内においては、ビット線ＢＬに平行な方向（Ｙ方向）に延在して、Ｘ方向に所定の間隔で形成される。
【００３３】
レジスト５３（マスク）を除去した後、熱ＣＶＤ法によって、素子分離溝１１の側面および底面上にＨＴＯ膜を所定の厚さだけ堆積して第１の素子分離絶縁膜１２１を形成する。また、過水素化シラザン重合体溶液を塗布法などによってシリコン基板１表面に塗布し、熱処理することによってポリシラザン膜などの塗布系のシリコン酸化膜からなる第２の素子分離絶縁膜１２２を、第１の素子分離絶縁膜１２１が形成された素子分離溝１１内に埋め込む。このとき、ＣＭＰによって、ＣＭＰストッパ膜５２よりも上部に形成された第１と第２の素子分離絶縁膜１２１，１２２を除去し、平坦化する（図５−１（ｃ）、図６−１（ｃ））。
【００３４】
ここで、２つの素子分離絶縁膜１２の後の工程で行われるウエットエッチング時の耐性（以下、ウエット耐性という）は、第１の素子分離絶縁膜１２１＞第２の素子分離絶縁膜１２２となるように、第１の素子分離絶縁膜１２１と第２の素子分離絶縁膜１２２の材料が選択される。
【００３５】
ついで、必要に応じて素子分離絶縁膜１２をエッチバックして高さの調整を行った後、たとえばＨ3ＰＯ4などのエッチング液を用いたウエットエッチングによって、シリコン酸化膜（素子分離絶縁膜１２）よりもシリコン窒化膜（ＣＭＰストッパ膜５２）の選択比が大きくなる条件でＣＭＰストッパ膜５２を除去する（図５−２（ａ）、図６−２（ａ））。このとき、パッド酸化膜５１がエッチングストッパの役割を果たす。また、素子分離絶縁膜１２の上部は、電荷蓄積膜２２の上部よりも高く残り、これによって、Ｙ方向に延在する第２の素子分離絶縁膜１２２のＸ方向の両側側面に第１の素子分離絶縁膜１２１が形成された凸状の突出部１４が形成される。ここで、電荷蓄積膜２２よりも上部に残っている素子分離絶縁膜１２（突出部１４）の高さｈは、第１の素子分離絶縁膜１２１の膜厚をｔ１とし、第１と第２の素子分離絶縁膜１２１，１２２の後述するウエットエッチング工程でのエッチングレートをそれぞれｅ１，ｅ２としたときに、次式（１）で求められる臨界高さＨを越える高さとする。なお、エッチングレートは、上記した第１と第２の素子分離絶縁膜１２１，１２２の特性（ウエット耐性）からｅ１＜ｅ２の関係がある。この素子分離絶縁膜１２の高さｈは、たとえば、ＣＭＰストッパ膜５２の膜厚で調整したり、素子分離絶縁膜１２のエッチバックの時間で調整したりすることができる。
Ｈ＝ｔ１×（ｅ２／ｅ１）  ・・・（１）
【００３６】
その後、ＢＨＦ（バッファードフッ酸）などの第１と第２の素子分離絶縁膜１２１，１２２のエッチングレートがｅ１＜ｅ２となるエッチング液を用いて、パッド酸化膜５１と、素子分離絶縁膜１２（突出部１４）のエッチングを行う。このようなエッチング液を用いることで、このウエットエッチングは、突出部１４の側面を構成する第１の素子分離絶縁膜１２１が除去される第１のウエットエッチング工程と、電荷蓄積膜２２よりも上部に形成されている第２の素子分離絶縁膜１２２がエッチングされる第２のウエットエッチング工程と、に分けることができる。
【００３７】
まず、この第１のウエットエッチング工程では、パッド酸化膜５１が除去され、その後、図５−２（ａ）のチャネル幅方向の断面において、突出部１４の上面、および電荷蓄積膜２２と第１の素子分離絶縁膜１２１との交線部分Ｌ１を中心にして等方的にエッチングが進む。そして、突出部１４において、第２の素子分離絶縁膜１２２の両側に形成された第１の素子分離絶縁膜１２１がすべてエッチングされたときが、第１のウエットエッチング工程が終了する時点である（図５−２（ｂ））。
【００３８】
ここで、突出部１４の高さｈは（１）式で求められる臨界高さＨを越えるように調整されているので、第１の素子分離絶縁膜１２１がすべてエッチングされた時点においても電荷蓄積膜２２の上面よりも上に存在する第２の素子分離絶縁膜１２２はすべて除去されない。すなわち、電荷蓄積膜２２の上面から所定の高さを有する第２の素子分離絶縁膜１２２のみによって構成される突出部１５が残る。また、第１のウエットエッチング工程では、第１の素子分離絶縁膜１２１は、位置Ｌ１から等方的にエッチングが進行するので、第１の素子分離絶縁膜１２１の外側からエッチングされ、第２の素子分離絶縁膜１２２との境界側に比べて外側の方のエッチング量が多くなり、第１の素子分離絶縁膜１２１の上面は、位置Ｌ１を中心とする円弧状の面を有している。つまり、第１の素子分離絶縁膜１２１の上面の高さは、メモリセルトランジスタＴｒｍが形成される素子形成領域Ｒと接する端部Ｌ３では、電荷蓄積膜２２の厚さの範囲内に存在し、第２の素子分離絶縁膜１２２に向かうにつれて高くなるような曲面となっている。
【００３９】
つぎに、第２のウエットエッチング工程では、図５−２（ｂ）において、突出部１５を構成する第２の素子分離絶縁膜１２２の上部、および第１の素子分離絶縁膜１２１と第２の素子分離絶縁膜１２２との交線部分Ｌ２を中心にして等方的にエッチングが進行し、素子分離絶縁膜１２の上面が形成される（図５−２（ｃ））。突出部１５におけるエッチングは、ウエットエッチング前の高さｈが上記（１）式のＨよりも大きい素子分離絶縁膜１２であれば、突出部１５の両側面の位置Ｌ２から進行するエッチングによるエッチング面が、素子分離溝１１の幅方向（Ｘ方向）の略中央付近で重なることによって、第２の素子分離絶縁膜１２２の上面形状が形成される。
【００４０】
つまり、第２の素子分離絶縁膜１２２のエッチングにおいては、電荷蓄積膜２２よりも上部に残っている素子分離絶縁膜１２（突出部１４）の高さｈを、（１）式の臨界高さＨより大きくすることで、素子分離絶縁膜１２の上部からのエッチングをキャンセルし、突出部１５の側面の位置Ｌ２から進行するエッチングによって、素子分離絶縁膜１２の上面が規定されることになる。そのため、基板面内の各位置における電荷蓄積膜２２よりも上位に積層されるパッド酸化膜５１やＣＭＰストッパ膜５２の膜厚のばらつきや、ＣＭＰ処理のばらつきなどの影響を低減し、形成される素子分離絶縁膜１２の上面の位置のばらつきを低減することができる。
【００４１】
この第２の素子分離絶縁膜１２２のエッチングと同時に、第１の素子分離絶縁膜１２１のエッチングも、位置Ｌ２を中心にして進行する。つまり、第２のウエットエッチング工程では、エッチング面に現れた第２の素子分離絶縁膜１２２のエッチングレートの方が第１の素子分離絶縁膜１２１のエッチングレートよりも速いため、第１の素子分離絶縁膜１２１の内側（第２の素子分離絶縁膜１２２との境界側）からのエッチング量が増大する。これによって、内側に向かって傾斜を有するエッチング面が、第１の素子分離絶縁膜１２１の上面を形成する。このとき、第１の素子分離絶縁膜１２１の外側端部における上面の位置は、電荷蓄積膜２２の厚さの範囲内となるように、エッチング時間が制御され、第２のウエットエッチング工程が終了する。このエッチング時間は、実験によって予め求められるものである。
【００４２】
以上のように、第２のウエットエッチング工程の結果形成される素子分離絶縁膜１２のＸ方向の断面における上面は、素子形成領域Ｒに接する端部Ｐ１では、電荷蓄積膜２２の厚さの範囲内に存在し、中央部Ｐ２付近で最大となり、端部Ｐ１と中央部Ｐ２との間の位置Ｐ３で極小となる形状を有する。
【００４３】
ついで、素子分離絶縁膜１２と電荷蓄積膜２２の上面に、アルミナなどからなるブロック絶縁膜２３と、タンタル窒化物などからなるメタルゲート２４１および不純物を含むポリシリコン膜などからなるシリコンゲート２４２の積層膜からなる制御ゲート電極２４と、を順に形成し、さらにその上面にレジスト５４を塗布する（図５−３、図６−２（ｂ））。その後、フォトリソグラフィ技術によって、Ｘ方向に伸長するワード線ＷＬの形状にレジスト５４のパターニングを行ってマスクを形成し、このマスクを用いて、制御ゲート電極２４、ブロック絶縁膜２３および電荷蓄積膜２２をエッチングする（図６−２（ｃ））。これによって、Ｙ方向に隣接する各メモリセルトランジスタＴｒｍの電荷蓄積膜２２、ブロック絶縁膜２３および制御ゲート電極２４が分離され、各メモリセルトランジスタＴｒｍが形成される領域には、トンネル絶縁膜２１、電荷蓄積膜２２、ブロック絶縁膜２３、および制御ゲート電極２４が順に積層されたゲート電極部ＭＧが形成される。なお、ワード線ＷＬは、Ｘ方向に隣接する各メモリセルトランジスタＴｒｍの制御ゲート電極２４間で共通に接続されており、分離されていない。
【００４４】
そして、ゲート電極部ＭＧ（ワード線ＷＬ）をマスクとして、ゲート電極部ＭＧ間のシリコン基板１の表面の領域に、イオン注入法によって所定の導電型の不純物を注入し、熱処理によって活性化させて、ソース／ドレイン領域３０を形成する。以上のようにして、図３と図４に示される構造の半導体記憶装置が得られる。
【００４５】
この実施の形態によれば、ＭＯＮＯＳ型のメモリセルトランジスタＴｒｍの素子分離絶縁膜１２のワード線ＷＬ方向の断面における上面を、素子形成領域Ｒと接する端部Ｐ１で電荷蓄積膜２２の厚さの範囲内とし、中央部Ｐ２付近で最も高くし、端部Ｐ１と中央部Ｐ２との間の位置Ｐ３で極小となる、略Ｗ字形状とした。その結果、隣接するメモリセルトランジスタＴｒｍの電荷蓄積膜２２間に、素子分離絶縁膜１２よりも誘電率の高いブロック絶縁膜２３が入り込む体積を抑え、隣接するセルの電荷蓄積膜２２間がすべてブロック絶縁膜２３で満たされた場合に比して、近接効果を抑制できるという効果を有する。また、メモリセル上でのブロック絶縁膜２３の厚さを制御でき、電荷蓄積膜２２上に形成されるブロック絶縁膜２３の厚さが、素子分離絶縁膜１２とメモリセルトランジスタＴｒｍとの境界付近で厚くなることを防ぎ、メモリセルへの書込み電圧が高くなってしまうことを防止できるという効果も有する。
【００４６】
さらに、半導体基板上にトンネル絶縁膜２１、電荷蓄積膜２２、パッド酸化膜５１およびＣＭＰストッパ膜５２を順に形成した後、素子分離溝１１を形成し、素子分離溝１１の内面を被覆するように第１の素子分離絶縁膜１２１を形成し、その上に素子分離溝１１を埋め込むように第２の素子分離絶縁膜１２２を形成する。ついで、ＣＭＰストッパ膜５２を除去した後、時間を制御して（１）式で示される臨界高さＨを越える高さを有する素子分離絶縁膜１２の突出部１４をウエットエッチングしたので、素子分離絶縁膜１２の端部Ｐ１における上面の高さを電荷蓄積膜２２の高さの範囲内とすることができる。その結果、ウエットエッチング時に、トンネル絶縁膜２１が、隣接するメモリセルトランジスタＴｒｍ間で露出することがなく、エッチングされることがない。
【００４７】
特に、素子分離絶縁膜１２として、ウエットエッチングのエッチングレートが異なる第１と第２の素子分離絶縁膜１２１，１２２を素子分離溝１１内に形成して、ウエットエッチングを行ったので、ワード線ＷＬ方向の断面における上面が上記した略Ｗ字形状を有し、端部Ｐ１の上部が電荷蓄積膜２２の厚さの範囲内に存在する素子分離絶縁膜１２を制御性よく形成することができる。その結果、微細化に伴う素子分離絶縁膜１２の上面の高さの位置のばらつきによるセル特性の悪化を回避することができるという効果を有する。
【００４８】
また、素子分離絶縁膜１２の上面は、電荷蓄積膜２２の上面よりも突出した突出部１４の側面の第１の素子分離絶縁膜１２１がウエットエッチングで除去された後に残る突出部１５の第２の素子分離絶縁膜１２２と第１の素子分離絶縁膜１２１の上面との交線部分Ｌ２を基準としたエッチング面によって規定され、突出部１４（１５）での第２の素子分離絶縁膜１２２の上面からのエッチングはキャンセルされるので、半導体基板の面内におけるパッド酸化膜５１やＣＭＰストッパ膜５２の厚さのばらつきが存在しても、形成される素子分離絶縁膜１２の上面位置のばらつきを低減することができるという効果も有する。
【符号の説明】
【００４９】
１…シリコン基板、１１…素子分離溝、１２…素子分離絶縁膜、１３…活性領域、１４，１５…突出部、２１…トンネル絶縁膜、２２…電荷蓄積膜、２３…ブロック絶縁膜、２４…制御ゲート電極、３０…ソース／ドレイン領域、５１…パッド酸化膜、５２…ＣＭＰストッパ膜、５３，５４…レジスト、１２１，１２２…素子分離絶縁膜、２４１…メタルゲート、２４２…シリコンゲート。
【図１】
2010206016.tif 000003
【図２】
2010206016.tif 000004
【図３】
2010206016.tif 000005
【図４】
2010206016.tif 000006
【図５−１】
2010206016.tif 000007
【図５−２】
2010206016.tif 000008
【図５−３】
2010206016.tif 000009
【図６−１】
2010206016.tif 000010
【図６−２】
2010206016.tif 000011