(57)【要約】【課題】小型化すると共に、低オン抵抗、低損失特性を有し、ゲート絶縁膜にかかる電界集中を緩和して耐圧低下を抑制し、ターンオフ時のアバランシェ破壊耐量が大きいワイドバンドギャップ半導体装置の提供。【解決手段】ゲート電極部の第一トレンチ６aより、ソース電極部（ショットキーダイオード部）の第二トレンチ６bを同等以上の深さにすると共に、第一、第二トレンチ間の間隔を１０μｍ以下とする。前記第二トレンチ６b内にソース電極９を形成して第二トレンチ６b底部にショットキー接合を形成する。【選択図】    図７
2010206002.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体基板の一方の主面上に、それぞれ、炭化珪素半導体を主要な材料とする高濃度ｐ型層と低濃度ｐ型ベース層とｎ型ベース層とをこの順に備え、前記ｎ型ベース層の表層に選択的にｐ型ソース領域と、該ｐ型ソース領域の表面から前記ｎ型ベース層を貫通して、前記ｐ型ベース層に達する第一トレンチと、該第一トレンチの内表面に露出する前記ｐ型ベース層の表面にゲート絶縁膜を介して充填される制御電極と、前記ｎ型ベース層の表面から前記ｎ型ベース層を貫通して前記ｐ型ベース層に達する第二トレンチと、該第二トレンチの内表面に接触すると共に、該第二トレンチの開口部の周囲の前記基板表面にある前記ｎ型ベース層と前記ｐ型ソース層とをコンタクト領域として接触するソース電極とを備え、前記炭化珪素半導体基板の他方の主面に接触するドレイン電極を有するｐチャネル型炭化珪素ＭＯＳＦＥＴにおいて、前記第一トレンチの平面パターンが、前記第二トレンチと前記コンタクト領域とが前記第一トレンチ間に配置される広い間隔の第一トレンチパターン部分と、前記第二トレンチと前記コンタクト領域とが配置されない狭い間隔の第一トレンチパターン部分とを有し、前記第二トレンチが前記第一トレンチ以上の深さを有し、前記第一トレンチと前記第二トレンチの中心線間の距離が１０μｍ以下であり、前記ソース電極が前記第二トレンチ底部で、前記ｐ型ベース層表面との間にショットキー接合を備え、前記炭化珪素半導体基板の他方の主面から前記高濃度ｐ型層に至る第三トレンチを備え、該第三トレンチ底部の前記ｐ型層表面を含む内表面に前記ドレイン電極が接触していることを特徴とするｐチャネル型炭化珪素ＭＯＳＦＥＴ。
【請求項２】
炭化珪素半導体基板の一方の主面上に、それぞれ、炭化珪素半導体を主要な材料とする高濃度ｐ型層と低濃度ｐ型ベース層とｎ型ベース層とをこの順に備え、前記ｎ型ベース層の表層に選択的にｐ型ソース領域と、該ｐ型ソース領域の表面から前記ｎ型ベース層を貫通して、前記ｐ型ベース層に達する第一トレンチと、該第一トレンチの内表面に露出する前記ｐ型ベース層の表面にゲート絶縁膜を介して充填される制御電極と、前記ｎ型ベース層の表面から前記ｎ型ベース層を貫通して前記ｐ型ベース層に達する第二トレンチと、該第二トレンチの内表面に接触すると共に、該第二トレンチの開口部の周囲の前記基板表面にある前記ｎ型ベース層と前記ｐ型ソース層とをコンタクト領域として接触するソース電極とを備え、前記炭化珪素半導体基板の他方の主面に接触するドレイン電極を有するｐチャネル型炭化珪素ＭＯＳＦＥＴにおいて、前記第一トレンチの平面パターンが、前記第二トレンチと前記コンタクト領域とが前記第一トレンチ間に配置される広い間隔の第一トレンチパターン部分と、前記第二トレンチと前記コンタクト領域とが配置されない狭い間隔の第一トレンチパターン部分とを有し、前記第二トレンチが前記第一トレンチ以上の深さを有し、前記第一トレンチと前記第二トレンチの中心線間の距離が１０μｍ以下であり、前記ソース電極が前記第二トレンチ底部で、前記ｐ型ベース層表面との間にショットキー接合を備え、前記炭化珪素半導体基板の導電型がｐ型で比抵抗が０．１Ωｃｍ以下であることを特徴とするｐチャネル型炭化珪素ＭＯＳＦＥＴ。
【請求項３】
前記ドレイン電極を形成する前に、前記炭化珪素半導体基板の他方の主面を研磨して薄層化した後、研磨された他方の主面側から前記高濃度ｐ型層に達する第三トレンチを形成し、その後、前記ドレイン電極を被覆して接触させることを特徴とする請求項１記載のｐチャネル型炭化珪素ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ（ＷＢＧと略記）結晶材料の一種である炭化珪素を半導体結晶として用いた高耐圧ｐチャネル型ＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
代表的なパワー半導体モジュールである、三相インバータＩＧＢＴモジュールの回路を図１に示す。このインバータ回路では、ＩＧＢＴのコレクタ・エミッタ間にフリーホイーリングダイオード（以降ＦＷＤと記す）のカソード・アノードが逆並列に接続された回路を１ユニットとし、この１ユニットを直列に接続して１アームとし、更に１アームが並列に３つ設けられる。この３アームが主電流を通電する端子Ｐ、Ｎに共通に接続され、３アーム内の各ユニットの接続点がＵ、Ｖ、Ｗの出力端子となる。このようなインバータ回路を構成したＩＧＢＴモジュールを駆動させるために、アームの上側ＩＧＢＴをそれぞれ駆動するための３つの上アーム素子ゲート駆動回路とアームの下側ＩＧＢＴを駆動するための下アーム素子ゲート駆動回路が接続され、これら駆動回路は、さらに、各々図示しないフォトカプラーにより絶縁されて制御回路に接続される。このゲート駆動回路には、図示しない順バイアス電源と逆バイアス電源が必要である。図１に示すＩＧＢＴモジュールを駆動する場合、前記電源として、下アーム電源１個と上アーム電源３個の計４個を必要とする。その結果、ゲート駆動回路の構成が複雑で装置が大型化し、結果としてコスト高となる。このようにゲート駆動回路が大型化する原因は、ＩＧＢＴモジュールに搭載されるＩＧＢＴとして、すべて同極性のｎチャネル型ＩＧＢＴを使用していることにある。市場からは常にコスト低減の要請がある。前述のゲート駆動回路に必要な電源の数を減らして、前記コスト高を解消するためには、前記ＩＧＢＴモジュールをｎチャネル型ＩＧＢＴと反対極性のｐチャネル型ＩＧＢＴで構成される相補型のＩＧＢＴモジュールとすればよいこと自体はよく知られている（特許文献１、２）。
【０００３】
この相補型のＩＧＢＴモジュールは、たとえば、図２に示すように、下アームにｐチャネル型ＩＧＢＴを、上アームにｎチャネル型ＩＧＢＴを配置し、ＦＷＤはそれぞれ前記図１同様に逆並列に配置する回路構成である。このような回路構成とすることにより、ゲート駆動回路を４個から３個に低減でき、装置の小型化、さらには低コスト化が期待できる。さらに、インバータでは上アームと下アームが同時にオンして短絡することを避けるため、オンオフの切換えタイミングにデッドタイムを数μｓｅｃの長さで設定する仕様にされるが、図２に示す回路の相補型モジュールの場合はそのデッドタイムを短くできる。その結果、出力波形の歪が低減できるメリットもある。
【０００４】
しかし、前述の相補型ＩＧＢＴモジュールは現在市販されていない。その理由は、ｐチャネル型ＩＧＢＴの破壊耐量がｎチャネル型に比べて極めて小さく、実用的な使用に耐えられないからである。下記非特許文献１にも、ｐチャネル型ＩＧＢＴが動作上、原理的にアバランシェ耐量が弱いと記述されている。
一方、高耐圧、大電流を制御するパワー半導体素子の基板材料としては、現在は通常、シリコン半導体（以降Ｓｉと略記）が用いられている。市場では大電流と高速性を兼ね備えたパワーデバイスへの要求は強く、そのため、特にＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在では、ほぼＳｉ基板の材料限界に近いところまで改良が進んでいる。そこで、パワー半導体素子の大電流と高速性の改良という観点から、他の半導体結晶材料の検討も行われている。下記非特許文献２に記載されているように、シリコンカーバイト半導体（以下ＳｉＣと略す）が次世代のパワー半導体素子用材料として、特に低オン電圧、高速・高温特性に優れていることから、注目を集めている。さらに、ＳｉＣが化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できることが優れている点として挙げられる。
【０００５】
そして、前記ＳｉＣを半導体基板に用いたパワー半導体素子として、パワーＭＯＳＦＥＴが注目されている。図１４に、一般的なＳｉＣ製ｎチャネル型トレンチＭＯＳＦＥＴの要部断面図を示す。このＳｉＣ製ｎチャネル型トレンチＭＯＳＦＥＴは、ｎ+ドレイン基板（図１４内ではｎ++−ＳｉＣ基板と表記）２０とｎ型ドリフト層（図１４内ではｎ-−ＳｉＣ層３１と表記）３１とｐベース層（図１４内ではｐ−ＳｉＣ層２３と表記）２３と、このｐベース層２３の表層に選択的に形成されるｎ+ソース領域（図１４内ではｎ+−ＳｉＣ層２４と表記）２４を備える。このｎ+ソース領域２４の表面からｐベース層２３を貫通し、ｎ型ドリフト層３１に達するトレンチ２５を備える。さらに、このトレンチ２５内には、その内表面に形成されるゲート絶縁膜２６を介して導電性ポリシリコンなどからなるゲート電極２７が充填される。前記ｎとｐの右肩に付記される＋、−記号は相対的な不純物濃度の高、低を表す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−２５３７２０号公報
【特許文献２】特開２００１−８５６１２号公報
【特許文献３】特開平８−２０４１７９号公報
【特許文献４】米国特許第５，６９３，５６９号明細書
【特許文献５】米国特許第５，６１４，７４９号明細書
【非特許文献】
【０００７】
【非特許文献１】ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ（Ｖｏｌ．３８，  ｐ．３０３〜３０９，  １９９１）
【非特許文献２】ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ（Ｖｏｌ．３６，  ｐ．１８１１，  １９８９）
【非特許文献３】Ｍａｔｅｒｉａｌ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  ２００４，  ｐｐ．６７３−６７６，  ２００４．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述したＳｉＣ製ｎチャネル型トレンチＭＯＳＦＥＴの層構成の極性を反転させたｐチャネル型ＭＯＳＦＥＴは、同一電界印加時という条件下では、正孔のアバランシェイオン化率のほうが電子のそれに対し大きな値をとることが知られている（非特許文献３）。このことは、正孔を主要な電流のキャリアとするｐチャネル型ＭＯＳＦＥＴのほうが、電子を電流キャリアとするｎチャネル型ＭＯＳＦＥＴよりもアバランシェが発生しやすいことを意味する。その結果、前述のＳｉ製ＩＧＢＴの場合と同様、ＳｉＣ製ＭＯＳＦＥＴでもｎチャネル型よりもｐチャネル型ＭＯＳＦＥＴのほうがアバランシェ破壊耐量が小さいということである。従って、ＩＧＢＴと同様に、実用的なＳｉＣ製ｐチャネル型ＭＯＳＦＥＴは市販されていないのである。
【０００９】
さらに、前記図１４に示す、ＷＢＧ基板で製造されたｎチャネル型トレンチＭＯＳＦＥＴは、前述のようにＳｉよりＷＢＧの最大電界強度が強いため、ＭＯＳＦＥＴのソース・ドレイン間に高電圧が印加された場合、ＷＢＧがアバランシェ破壊電界に達する前に、ゲートトレンチ底部に加わる電界によって、シリコン酸化膜が先に絶縁破壊を起こす。この絶縁破壊を抑制するため、ＳｉＣ製ｎチャネル型トレンチＭＯＳＦＥＴではゲートトレンチの底部に、ｐ+型領域を設けることにより、ゲート酸化膜の許容電界以上の電界がかかることを防止している（非特許文献２）。同様のことはｐチャネル型ＭＯＳＦＥＴに対しても言える。前述のように、ゲートトレンチ底部に、絶縁破壊に対する保護領域を設けることは、ｎチャネル型と同様にｐチャネル型ＭＯＳＦＥＴにおいても、余分にプロセスが増加するだけでなく、位置精度よく保護領域を設けないと、オン抵抗が大きくなり易く、決して製造が容易とは言えない難しい作業である。できれば、前記保護領域を形成するプロセスを回避できることが望ましい。
【００１０】
しかし、ＳｉＣはＳｉの半導体特性における材料限界を超える可能性大であることから、パワー半導体装置用、特にＭＯＳＦＥＴ用の半導体材料として、今後の伸長が大きく期待されてよい。また、ＳｉＣで実用性の高いｐチャネル型ＭＯＳＦＥＴができれば、ｎチャネル型ＭＯＳＦＥＴと組み合わせることで、実用性の高い相補型ＭＯＳＦＥＴモジュールを構成することができることになり、そのメリットが大きい。
【００１１】
そこで、本発明では、アバランシェ破壊耐量が強く、十分低いオン抵抗特性を有して実用性の高いｐチャネル型炭化珪素ＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明では、炭化珪素半導体基板の一方の主面上に、それぞれ、炭化珪素半導体を主要な材料とする高濃度ｐ型層と低濃度ｐ型ベース層とｎ型ベース層とをこの順に備え、前記ｎ型ベース層の表層に選択的にｐ型ソース領域と、該ｐ型ソース領域の表面から前記ｎ型ベース層を貫通して、前記ｐ型ベース層に達する第一トレンチと、該第一トレンチの内表面に露出する前記ｐ型ベース層の表面にゲート絶縁膜を介して充填される制御電極と、前記ｎ型ベース層の表面から前記ｎ型ベース層を貫通して前記ｐ型ベース層に達する第二トレンチと、該第二トレンチの内表面に接触すると共に、該第二トレンチの開口部の周囲の前記基板表面にある前記ｎ型ベース層と前記ｐ型ソース層とをコンタクト領域として接触するソース電極とを備え、前記炭化珪素半導体基板の他方の主面に接触するドレイン電極を有するｐチャネル型炭化珪素ＭＯＳＦＥＴにおいて、前記第一トレンチの平面パターンが、前記第二トレンチと前記コンタクト領域とが前記第一トレンチ間に配置される広い間隔の第一トレンチパターン部分と、前記第二トレンチと前記コンタクト領域とが配置されない狭い間隔の第一トレンチパターン部分とを有し、前記第二トレンチが前記第一トレンチ以上の深さを有し、前記第一トレンチと前記第二トレンチの中心線間の距離が１０μｍ以下であり、前記ソース電極が前記第二トレンチ底部で、前記ｐ型ベース層表面との間にショットキー接合を備え、前記炭化珪素半導体基板の他方の主面から前記高濃度ｐ型層に至る第三トレンチを備え、該第三トレンチ底部の前記ｐ型層表面を含む内表面に前記ドレイン電極が接触しているｐチャネル型炭化珪素ＭＯＳＦＥＴとする。
【００１３】
また、前記ドレイン電極を形成する前に、前記炭化珪素半導体基板の他方の主面を研磨して薄層化した後、研磨された他方の主面側から前記高濃度ｐ型層に達する第三トレンチを形成し、その後、前記ドレイン電極を被覆して接触させる製造方法とすることにより、前記ｐチャネル型炭化珪素ＭＯＳＦＥＴを作製することができる。
さらに、前記炭化珪素半導体基板の導電型がｐ型であって、比抵抗が０．１Ωｃｍ以下の場合は、前記ｐ型の炭化珪素半導体基板に前記第三トレンチを形成せずに他方の主面側に接触するドレイン電極を有するｐチャネル型炭化珪素ＭＯＳＦＥＴとしてもよい。
【発明の効果】
【００１４】
本発明によれば、アバランシェ破壊耐量が強く、十分低いオン抵抗を有して実用性の高いｐチャネル型炭化珪素ＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】ｎチャネル型ＩＧＢＴとＦＷＤで構成したインバータ回路の一例を示す図
【図２】相補型ＩＧＢＴとＦＷＤで構成したインバータ回路の一例を示す図
【図３】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴの製造工程の要部断面図（その１）である。
【図４】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴの製造工程の要部断面図（その２）である。
【図５】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴの製造工程の要部断面図（その３）である。
【図６】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴの製造工程の要部断面図（その４）である。
【図７】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴ部の活性部の要部断面図である。
【図８】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴ活性部の要部平面図である。
【図９】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴのＩ−Ｖ特性図である。
【図１０】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴ内蔵ショットキーダイオードと同一耐圧・同一電流定格（１２００Ｖ／１０Ａ素子）のシリコンＰｉＮダイオードの逆回復特性比較図である。
【図１１】Ｌ負荷ターンオフ耐量測定回路図である。
【図１２】本発明の実施例１にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴターンオフ波形概略図である。
【図１３】本発明の実施例３にかかるｐチャネル型ＳｉＣ−トレンチＭＯＳＦＥＴ部の活性部の要部断面図である。
【図１４】従来の製造プロセスで作製したｎチャネル型ＭＯＳＦＥＴの要部断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明にかかるｐチャネル型炭化珪素ＭＯＳＦＥＴとその製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１７】
以下、本発明の実施例１について、図３〜図７を参照して説明する。なお、本実施例１では縦型ＳｉＣ製ｐチャネル型ＭＯＳＦＥＴとして、耐圧１２００ＶのトレンチＭＯＳＦＥＴを示す。
まず、厚さ４００μｍのｎ型ＳｉＣ半導体基板１（図３ではｎ−ＳｉＣ基板と表記）を用意する。実施例１では、不純物として窒素を２×１０14ｃｍ-3程度含む高抵抗ＳｉＣ半導体基板とした。このＳｉＣ半導体基板上に１．０×１０19ｃｍ-3程度含む高不純物濃度のｐ+型ＳｉＣ層２と１．０×１０16ｃｍ-3程度含むｐ型ベース層２１（以下説明する半導体層は特に断らない限り、すべてＳｉＣ層である。図３では、このｐ型ベース層２１をｐ−ＳｉＣ層２１と表記））をこの順にそれぞれ厚さ２μｍ、１０μｍ程度エピタキシャル成長させる。さらに、ｐ型ベース層２１の上に窒素を２．１×１０17ｃｍ-3程度含むｎ型ベース層３（図３ではｎ−ＳｉＣ層と表記）を厚さ２．５μｍエピタキシャル成長させる（図３）。次に、図４に示すように、活性部となる領域内に、ｐ+ソース層４をイオン注入法と熱処理で形成する。ｐ+ソース層４の不純物ソースとしてはアルミニウムを用いる。熱処理温度と時間は１７００℃で１分である。次に、前記ｐ+ソース層４の表面に厚さ１．６μｍのシリコン酸化膜（以下酸化膜と略す）を成長させ、フォトリソグラフィおよびエッチングにより２．０μｍおきに１．０μｍ幅の酸化膜マスクを形成した後、図５に示すように、開口部表面からのエッチングにより、ｐ+ソース層４およびｎ型ベース層３（ｎ−ＳｉＣ層）を貫通し、ｐ型ベース層２１に達するゲート用第一トレンチ６ａを形成する。なお、このときのゲート用第一トレンチ６ａの深さは３μｍである。その後、後工程でゲート電極８を形成することになるゲート用第一トレンチ６ａ内部に酸化膜を形成後除去してゲート用第一トレンチ６ａ内表面を平滑化する。ゲート用第一トレンチ６ａ内部に厚さ１００ｎｍのゲート酸化膜７の成長後、導電性ポリシリコンなどのゲート電極８を埋め込み、さらに、このゲート電極８上に酸化膜などの絶縁層５を形成する。
【００１８】
従来、複数のゲート用トレンチの間の基板表層にソース領域を設け、このソース領域表面にソース電極とのコンタクト領域を形成するのが普通であるが、実施例１では、図６に示すように、ソース電極９とのコンタクト領域を形成するための酸化膜開口部を、前記ゲート用第一トレンチ６ａ間の基板表面には設けず、酸化膜で覆ったままとする。その結果、前記ゲート用第一トレンチ６ａの間隔を極力狭くすることができるのである。
【００１９】
次に、図６に示すように、ソース電極９部に対応するように、前記同様ソース電極９とのコンタクト用第二トレンチ６ｂ（以降ソース用第二トレンチ６ｂと略記）を形成する。その際、ソース用第二トレンチ６ｂの幅は１．０μｍ、深さはゲート用第一トレンチ６ａの３μｍよりも２μｍ深い５μｍとする。また、ゲート用第一トレンチ６ａとの距離を、お互いのトレンチ中心線間隔でｄ＝３．８μｍとする。その後、ソース用第二トレンチ６ｂ内部と基板表面にニッケルとチタンをスパッタし、その後、アルミニウムをスパッタしてＮｉ／Ｔｉ／Ａｌの積層金属膜からなるソース電極９を形成する。この際、コンタクト抵抗を下げるために、ソース電極９とｎ型ベース層３（ｎ―ＳｉＣ層）の間に高不純物濃度のｎ+コンタクト層１０を設けている。また、前記ソース電極９はｎ型ベース層３に加えてｐ+ソース層４表面にもコンタクトしている（図６）。
【００２０】
次に、厚さ４００μｍあるｎ型ＳｉＣ半導体基板１を裏面からバックグラインドしトータル厚さ１００μｍにする。通常ＳｉＣ半導体基板１は４００μｍ程度と厚いため、本実施例１ではその後のトレンチエッチング工程を簡略化するためにバックグラインドをしたが、元のＳｉＣ基板が十分薄ければバックグラインド工程を省いても良い。その後、ｎ型ＳｉＣ半導体基板１の裏面に厚さ５．０μｍのニッケル膜を形成し、フォトリソグラフィおよびエッチングにより６μｍおきに６μｍ幅のニッケル膜マスクを形成した後、裏面からｎ型ＳｉＣ半導体基板１を貫通して高濃度ｐ+型ＳｉＣ層２に達する裏面トレンチ（第三トレンチ）エッチングを行う。形成された裏面トレンチ（第三トレンチ）１１の底面、側面ならびにｎ型ＳｉＣ半導体基板１の裏面全体を覆うようにＴｉ／Ｎｉ／Ａｕの積層金属膜からなるドレイン電極１３を積層して形成する。こうしてＳｉＣ製のｐチャネル型トレンチＭＯＳＦＥＴが完成する（図７）。
【００２１】
図８（ａ）は図７に示した実施例１のｐチャネル型トレンチＭＯＳＦＥＴチップの一部を上方から見た要部平面図である。ただし、第二トレンチ６ｂとＳＢＤを含むソース電極９のコンタクト領域１２のパターンを見易くするために、ソース電極９の金属膜は除かれている。ＳＢＤの文字を囲う外側の枠領域がショットキー接合部６ｂを含む、ソース電極９のコンタクト領域１２であり、このコンタクト領域１２で、図示しないソース電極はｎ+コンタクト層１０とｐ+ソース層４の両表面に接触する（図８（ａ）でｎ+コンタクト層１０はコンタクト領域１２内に破線で記されている）。図８（ａ）、（ｂ）のように、第二トレンチ６ｂを中心とするセル上にソース電極９とのコンタクト領域１２を形成することで、第二トレンチ６ｂを中心とするセルを間に有さないゲート用第一トレンチ６ａ間の部分については、その間隔を２．５μｍまで短縮化することが可能となった。図８（ｂ）は（ａ）のＡ−Ａ’線断面図である。この図８（ｂ）では、ゲート用第一トレンチ６ａと第二トレンチ６ｂの中心線間隔は３．８μｍであるが、第二トレンチ６ｂを中心とするセルを間に有さないゲート用第一トレンチ６ａの間隔を２．５μｍに狭くすることができることを示している。
【００２２】
このＳｉＣ製ｐチャネル型ＭＯＳＦＥＴの電気特性の測定結果を図９に示す。チップサイズは３ｍｍ角であり、活性部面積は７．８５ｍｍ2であり、定格電流は１０Ａである。なお、ｐチャネル型ＭＯＳＦＥＴなので、素子耐圧やドレイン電流値は負の値を示すが、わかりやすくするために本書では絶対値で記述する。図９からオン抵抗（ＲｏｎＡ）は２．４８ｍΩｃｍ2と十分低い値であることがわかる。初期の素子耐圧も１２５０Ｖと、１２００Ｖ素子として十分良好な特性であった。比較のために、ソース電極部に第二トレンチ６ｂを形成しない構造のトレンチＭＯＳＦＥＴを形成し耐圧を測定したところ、素子耐圧６１０Ｖであった。そしてその破壊点を観察したところ、ゲート用第一トレンチ６ａ底部であることを確認した。このことから、ソース電極部にゲート用第一トレンチ６ａより深い第二トレンチ６ｂを形成することで、ゲート用第一トレンチ６ａ底部への電界集中が緩和され、安定に耐圧特性が確保できることが分る。内蔵したショットキーダイオードのＩ−Ｖ特性（図示せず）を測定したところ良好な特性が得られ、たとえば、１０Ａ導通時のオン電圧は１．５８Ｖ（室温）とシリコンのＰＮダイオードの１．６２Ｖ（室温）よりも低い値を示した。さらに、内蔵ショットキーダイオードの逆回復特性を測定したところ、図１０に示すように、同一定格電圧・電流のシリコンＰｉＮダイオードに比べ、逆回復時間が極めて小さいことが分かる。その結果、ショットキーダイオードでの発生損失をシリコンＰｉＮダイオードの約１０分の１の低損失特性にすることが可能となる。図１０の横軸に示すＴｉｍｅ（ｓ）すなわち時間軸に記されている１Ｅ−７（Ｓ）などの表記はそれぞれ１×１０-7（秒）を意味する。
【００２３】
次に、ゲート電極部の第一トレンチ６ａの深さを３μｍとし、ソース電極部の第二トレンチ６ｂの深さを、少なくともｎ型ベース層３（ｎ−ＳｉＣ層）の厚さよりも深い条件の下で変化させて電気特性の評価を行った。具体的には、第二トレンチ６ｂの深さ２．７μｍ、２．８５μｍ、３μｍ、４μｍ、５μｍ、５．５μｍの６種類の素子を形成して特性を調べた。なお、ゲート電極部の第一トレンチ６ａとソース電極部の第二トレンチ６ｂの間隔ｄは３．８μｍで一定とした。その結果、下記表１から、前述したソース電極部に第二トレンチ６ｂを形成しない場合も含め、第二トレンチの深さを３μｍ以上にすると、素子耐圧が１２００Ｖ以上を示すことがわかる。つまり、ゲート電極部の第一トレンチ６ａの深さ３μｍ以上のトレンチ深さがソース電極部の第二トレンチ６ｂには必要であることがわかる。
【００２４】
【表１】
2010206002.tif 000003
次に、ソース電極部の第二トレンチ６ｂとゲート電極部の第一トレンチ６ａのトレンチ間隔ｄを変化させたトレンチＭＯＳＦＥＴを試作し、そのときの電気特性の変化を評価し、下記表２に示す。なお、このときのソース電極部の第二トレンチ６ｂの深さは５μｍ、ゲート電極部の第一トレンチ６ａの深さは３μｍとした。その結果、表２から、トレンチ間隔ｄを広げるに従い素子の初期耐圧が低下していくことがわかる。
【００２５】
【表２】
2010206002.tif 000004
前記表２に示す初期耐圧の低下は、前記トレンチ間隔ｄが広くなると、ソース・ドレイン間に高電圧が印加された時に、いわゆる空乏層のピンチオフ効果が弱まり、その結果、ゲート用第一トレンチ６ａ底部への電界が増大するためである。前述した表１の結果と同様、ゲート電極底部の電界強度が大きくなり、その結果、ゲート酸化膜が絶縁破壊するのである。
【００２６】
さらに、耐圧１２００Ｖ以上の条件のＭＯＳＦＥＴについて、高温印加試験を行った。この評価は１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続け、その後の素子耐圧を評価するという長期信頼性評価の一つである。その結果、トレンチ間隔ｄが１２μｍ、１５μｍの条件では、初期耐圧は１２００Ｖ以上あったものの、高温印加試験後の耐圧は１２００Ｖを大きく下回った。さらに、その破壊点を調査した結果、ゲート用第一トレンチ６ａ底部の酸化膜破壊であることを確認した。また、間隔ｄが１０μｍの場合は高温印加試験後の耐圧は１２００Ｖ以上であった。このことから、トレンチ間隔ｄが１０μｍ以下であれば初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることが分る。
【００２７】
次に、Ｌ負荷ターンオフ耐量試験を行った。耐量測定回路は図１１に示す一般的な測定回路である。電源電圧はＶｃｃ＝８００Ｖとした。また、測定温度は２５℃である。ターンオフ波形の概略図を図１２に示す。その結果、ターンオフ電流を素子定格の５倍である５０Ａとしても、ターンオフ時のソース・ドレイン間電圧は１２３０Ｖにクランプされ（図１２中のＶｄｓ（ｃｌａｍｐ））、破壊することなくオフできることを確認した。このことから、本発明にかかるＳｉＣ製ｐチャネル型ＭＯＳＦＥＴはアバランシェ耐量が極めて大きい素子であるということができる。
【００２８】
なお、以上説明した実施例１について、ｎ型ＳｉＣ半導体基板１として、より高濃度の２×１０18ｃｍ-3程度含む基板に換えて、前述の図７と同様のＳｉＣ製ｐチャネル型ＭＯＳＦＥＴを作製し、前述と同様の各種特性評価を行ったところ、前述した特性とほとんど同じ電気特性を示すことが分った。
前記特許文献３〜５に開示されているように、ＳｉＣ製トレンチＭＯＳＦＥＴにおいてもオン抵抗を小さくするために、内蔵ダイオードをショットキー接合タイプにする記述がある。この記述によれば、ショットキーダイオードを内蔵できれば、前記図１、２に示したインバータ回路で、ＩＧＢＴに代えてＭＯＳＦＥＴとした場合にＦＷＤとして利用でき、前記回路装置の小型化が実現できるメリットが得られる。さらに、内蔵したショットキーダイオードのあるソース電極部のトレンチ底部で、アバランシェ破壊を起こさせ、ゲート電極部のトレンチ底部のゲート酸化膜の絶縁破壊を抑制する記述もある。
【００２９】
しかしながら、この構成のＭＯＳＦＥＴによれば、ゲート電極部のトレンチ底部のゲート酸化膜での絶縁破壊は生じ難くなるが、ショットキーダイオードとゲート電極部の両トレンチ間隔を最適化しないと大きな電界強度がゲート電極部のトレンチ底部に印加されることになる。その結果、たとえば、初期的にはゲート電極部のトレンチ底部の酸化膜に絶縁破壊は生じなくても、長期間の素子動作後において、ゲート電極部のトレンチ底部の酸化膜が絶縁破壊を起こし易くなる惧れがある。
【００３０】
そこで、前記絶縁破壊を防ぐため、本発明の実施例１では、ゲート電極部の第一トレンチ６ａ（ゲート用第一トレンチ６ａ）とショットキー電極部の第二トレンチ６ｂ（ソース用第二トレンチ６ｂ）の距離を他の特性に影響を与えない範囲で十分近接させたのである。なぜなら、前記トレンチ間隔が十分短いと、ソース・ドレイン間に高電圧が印加された時に、いわゆる空乏層のピンチオフ効果によって、第一トレンチ６ａ底部への電界が急激に緩和されるからである。この結果、長期間の素子動作後にもゲート酸化膜の負荷は低減され、長期信頼性の向上が図れるというメリットが得られる。
【００３１】
さらに、ショットキー電極部とｐ+ソース層４とに、基板表面でソース電極の接触ができるようにそのコンタクト領域を配置する部分の第一トレンチ６ａ間の間隔を広くし、配置しない部分の基板表面には、ソース電極とのコンタクト領域を設けないことで、第一トレンチ６ａ間隔を極めて縮小することが可能となる。また、この構成により、第一トレンチ６ａ間隔を縮小した部分では、ピンチオフ効果によってアバランシェが最も発生しやすい、第一トレンチ６ａ近傍のｐ型ベース層２１内（図７の破線丸記号部分）の電界を低減することができ、アバランシェ破壊耐量が極めて大きくすることができる。
【００３２】
また、ＳｉＣは、低抵抗で欠陥密度の少ないｐ型基板を作成するのが困難と言われている。たとえば、ｐ型ＳｉＣ基板はｎ型ＳｉＣ基板に比べ抵抗率で１０倍以上高く、また、欠陥密度も１桁以上になることが多い。そのため、このｐ型ＳｉＣ基板を用いてｐチャネル型ＭＯＳＦＥＴを作成しても、ｐ型ＳｉＣ基板での電位降下が大きく、オン抵抗が十分小さくならないという課題があった。
【００３３】
これに対し、本発明の実施例１のＳｉＣ製ｐチャネル型ＭＯＳＦＥＴでは、前記ＳｉＣ半導体基板１の反対の面から前記ｐ型半導体層２に到達するまでの深い第三トレンチを複数掘り、その第三トレンチの底面と側面ならびに前記半導体基板１の裏面を覆うドレイン電極を設けたのである。ただし、前記第三トレンチを形成する際に工程を簡単にするために、前記ＳｉＣ半導体基板１の裏面から全体を研磨して薄くしてから前記第三トレンチを形成することも好ましい。
【実施例２】
【００３４】
本実施例２では、ＳｉＣ基板としてｐ型ＳｉＣ基板を用いた場合の、耐圧１２００ＶトレンチＭＯＳＦＥＴについて説明する。前記実施例１と異なるのはＳｉＣ基板の極性とその比抵抗である。まず、アルミニウムドープのｐ型ＳｉＣ基板を用意する。ここでは、不純物濃度は２×１０18ｃｍ-3程度含むｐ型ＳｉＣ基板とした。その比抵抗は前記実施例１に示したｎ型ＳｉＣ基板にくらべ各段に小さい７Ωｃｍである。その後の素子作成プロセスは前記実施例１と同様である。チップサイズは３ｍｍ角であり、活性部面積は７．８５ｍｍ2、定格電流は１０Ａである。オン抵抗（ＲｏｎＡ）は２．５６ｍΩｃｍ2と十分低い値を示し、初期の素子耐圧も１２５８Ｖと、１２００Ｖ素子として十分良好な特性を示している。内蔵したショットキーダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られ、たとえば、１０Ａ導通時のオン電圧は１．５８Ｖ（室温）とシリコンのＰＮダイオードの１．６２Ｖ（室温）よりも低い値を示した。さらに、内蔵ショットキーダイオードの逆回復特性を測定したところ、同一定格電圧・電流のシリコンＰｉＮダイオードに比べ、逆回復時間が極めて小さいことが分かった、その結果、ダイオードでの発生損失はシリコンＰＮダイオードの約１０分の１の低損失特性が可能となった。これは前記実施例１の特性と同一である。
【００３５】
さらに、実施例１と同様に、高温印加試験を行った。その結果、１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続けも耐圧変動はなく、初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかった。
【実施例３】
【００３６】
しかし、抵抗が小さくかつ結晶欠陥密度の小さいｐ型ＳｉＣ基板では、前述のように基板の反対方向から深い第三トレンチを掘る必要はなく、通常のＭＯＳＦＥＴのようにｐ型ＳｉＣ半導体基板１上に低不純物濃度のｐ型ベース層２１と、このｐ型ベース層２１の上に形成されるｎ型ベース層３という層構成でＭＯＳＦＥＴを作成してもよい。
本実施例３では、ＳｉＣ半導体基板１として低抵抗のｐ型ＳｉＣ基板を用いた場合の、耐圧１２００ＶのトレンチＭＯＳＦＥＴ（図１３）について説明する。前記実施例２とはｐ型ＳｉＣ基板の比抵抗が、さらに小さいことが異なる。その結果、前記実施例１と２では形成されるｐ型ＳｉＣ基板の裏面からの第三トレンチを本実施例３では必要としないことが異なる。まず、アルミニウムドープのｐ型ＳｉＣ半導体基板５１を用意する。その不純物濃度を２×１０20ｃｍ-3程度の高濃度に含む基板とする。その比抵抗は前記実施例１、２に示した基板にくらべ各段に小さい０．０７Ωｃｍである。その後の素子作成プロセスは前記実施例１に示す図６までは同様である。その後は、ｐ型ＳｉＣ半導体基板５１の比抵抗が充分に小さいので裏面から第三トレンチを掘ることなく裏面全体を覆うようにＴｉ／Ｎｉ／Ａｕ金属膜を積層して形成して実施例３にかかるｐチャネル型ＭＯＳＦＥＴは完成する（図１３）。チップサイズは３ｍｍ角であり、活性部面積は７．８５ｍｍ2、定格電流は１０Ａである。オン抵抗（ＲｏｎＡ）は２．９８ｍΩｃｍ2と十分低い値を示し、初期の素子耐圧も１２４９Ｖと、１２００Ｖ素子として十分良好な特性を示している。内蔵したショットキーダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られ、たとえば、１０Ａ導通時のオン電圧は１．６８Ｖ（室温）とシリコンのＰＮダイオードの１．６２Ｖ（室温）と同等の値を示した。さらに、内蔵ショットキーダイオードの逆回復特性を測定したところ、同一定格電圧・電流のシリコンＰｉＮダイオードに比べ、逆回復時間が極めて小さい値が得られた。その結果。ダイオードでの発生損失はシリコンＰｉＮダイオードの約１０分の１の低損失特性が可能となった。これは前記実施例１の特性と同一である。さらに、実施例１と同様に、高温印加試験を行った。その結果、１２５℃の条件下、ソース・ドレイン間に１２００Ｖを３０００時間印加し続けても耐圧変動はなく、初期耐圧だけでなく長期信頼性を考慮しても十分な高耐圧特性を確保できることがわかった。その後、下記表３に示すように、ｐ型ＳｉＣ基板の比抵抗値をいくつか変えたときのオン抵抗値を測定した結果、ｐ型ＳｉＣ基板の比抵抗値が０．１Ωｃｍ以下であれば、ｐ型ＳｉＣ半導体基板５１の裏面からの第三トレンチを形成しなくても、低オン抵抗特性が実現できることが分かる。
【００３７】
【表３】
2010206002.tif 000005
以上説明した実施例１〜３によれば、ゲート電極部の第一トレンチだけでなくソース電極部の第二トレンチにも、お互い近接するようにトレンチを形成し、かつソース用第二トレンチ６ｂをゲート用第一トレンチ６ａ以上に深く形成することを特徴とする。さらに、ソース用第二トレンチ６ｂの内表面にソース電極を形成してｐベース層とショットキー接合を形成することで、ワイドバンドギャップ半導体のｐチャネル型ＭＯＳＦＥＴにおいても低オン抵抗を有し、かつ逆回復時間の早い内蔵ショットキーダイオードを形成できる。このような素子構成とすることにより、半導体装置がより小型となり、かつ低損失化が可能となる。さらに、ゲート用第一トレンチ６ａ底部への電界強度が著しく緩和されるため、ゲート酸化膜への負荷が軽減され長期信頼性にも優れたｐチャネル型ＭＯＳＦＥＴとなる。また、前記ショットキー接合を含むソース電極部を、第二トレンチ内だけでなく、基板表面のセル上でｎベース層表面とｐソース領域表面とに接触させるようにコンタクト領域を形成させる。さらに、ソース電極部のないゲート用第一トレンチ６ａ間の距離を短縮することで、ピンチオフ効果によりアバランシェ発生率が最も高いゲート用第一トレンチ６ａ近傍のｐベース層（図７で○印で示す）での電界強度を緩和することができる。この結果、アバランシェイオン化率の大きい正孔を主電流キャリアとするｐチャネル型ＭＯＳＦＥＴにおいても、アバランシェ破壊耐量を大きく向上することができる。
【００３８】
また、ＳｉＣ基板の比抵抗の大きさによっては、裏面から基板を貫通する第三トレンチを形成して裏面のドレイン電極と高濃度ｐ+−ＳｉＣ層を直接接触させることで、半導体基板の抵抗率や欠陥密度に関係なく、アバランシェ破壊耐量が大きく、低オン抵抗のＳｉＣ製ｐチャネル型ＭＯＳＦＥＴが完成する。これにより、ｎチャネル型ＭＯＳＦＥＴと相補型構成をとるｐチャネル型ＭＯＳＦＥＴが形成でき、駆動電源回路の簡略化等が可能となる。
【００３９】
以上に説明したように本発明の炭化珪素ｐチャネル型ＭＯＳＦＥＴによれば、ＳｉＣ半導体基板の極性・比抵抗によらず、ショットキーダイオードを内蔵でき、かつ、ゲート用第一トレンチ底部にゲート酸化膜保護用のｐ+型領域を設けることなくアバランシェ破壊耐量が大きくかつ良好な電気特性と長期信頼特性を示す素子とすることができる。その結果、半導体装置をより小型化でき、かつ低損失化が可能となり、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを相補型に組み込んだＭＯＳＦＥＴモジュールを構成することが可能となる。
【符号の説明】
【００４０】
１        ＳｉＣ半導体基板
２        ｐ+ＳｉＣ層
３        ｎ型ベース層
４        ｐ+ソース層
５        絶縁層
６ａ      第一トレンチ
６ｂ      第二トレンチ
７        ゲート酸化膜
８        ゲート電極
９        ソース電極
１０      ｎ+コンタクト層
１１      第三トレンチ
２０      低抵抗ｎ型半導体基板
２１      ｐ型ベース層
２３      ｐベース層
２４      ｎ+ソース領域
２５      トレンチ
２６      ゲート絶縁膜
２７      ゲート電極
３１      高抵抗ｎベース層
５１      ｐ型ＳｉＣ半導体基板
【図１】
2010206002.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010206002.tif 000011
【図７】
2010206002.tif 000012
【図８】
2010206002.tif 000013
【図９】
2010206002.tif 000014
【図１１】
2010206002.tif 000015
【図１２】
2010206002.tif 000016
【図１３】
2010206002.tif 000017
【図１４】
2010206002.tif 000018
【図１０】
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