(57)【要約】【課題】消費電力を削減した回路構成により電源電圧監視を行う検出回路及びその検出回路を有するセンサ装置を提供する。【解決手段】検出回路１００は、入力された入力信号を検出して出力信号を出力する。割込条件生成回路１０ａは、供給される電源の電源電圧ＶＤＤを直接検出し、その電源電圧が定められた電圧範囲に遷移するまで割込信号を出力する。割込条件受付回路は、割込信号による割込みが解除されるまで入力信号Ｖｔｅｍｐの出力を許可せず所定の電圧を出力信号として出力し、割込信号による割込みが解除されると入力信号の出力を許可して出力信号として出力する。【選択図】図１
2010166183.tif 000002
【特許請求の範囲】
【請求項１】
入力された入力信号を検出して出力信号を出力する検出回路であって、
供給された電源電圧を直接検出し、該電源電圧が定められた電圧範囲に遷移するまで割込信号を出力する割込条件生成回路と、
前記割込信号による割込みが解除されるまで前記入力信号の出力を許可せず所定の電圧を出力信号として出力し、該割込信号による割込みが解除されると前記入力信号の出力を許可して出力信号として出力する割込条件受付回路と、
を備えることを特徴とする検出回路。
【請求項２】
前記割込条件生成回路は、
予め定められる電位差によって示されるオフセット電位を一方の入力に設定し、入力される２つの信号の電位差が該オフセット電位に満たない場合に前記割込信号を出力し、該電位差が該オフセット電位を満たす場合に前記割込信号を解除する判定回路
を備えることを特徴とする請求項１に記載の検出回路。
【請求項３】
前記割込条件生成回路は、
前記電源投入から予め定められる時間が経過するまで前記割込信号を出力し、該時間が経過した後に前記割込信号を解除する
ことを特徴とする請求項１または請求項２に記載の検出回路。
【請求項４】
前記割込条件生成回路は、
予め定められる閾値電位に基づいた比較によって、前記電源電圧が該閾値電位に満たない場合に前記割込信号を出力し、該電源電圧が該閾値電位を満たす場合に前記割込信号を解除する
ことを特徴とする請求項１または請求項２に記載の検出回路。
【請求項５】
前記予め定められる閾値電圧は、スイッチング動作を行う半導体素子によって設定された閾値電圧とする
ことを特徴とする請求項４に記載の検出回路。
【請求項６】
前記割込条件生成回路は、
前記割込信号の状態を保持する保持回路
を備えることを特徴とする請求項１から請求項５に記載の検出回路。
【請求項７】
前記割込条件生成回路は、
前記電源投入から予め定められる時間が経過するまで前記保持回路をリセットするリセット指示を出力し、該時間が経過した後に前記リセット指示を解除し、
前記電源電圧が予め定められる所定の電圧に達したことを検出した場合に前記保持回路をセットして前記割込信号を解除する
ことを特徴とする請求項１から請求項６に記載の検出回路。
【請求項８】
前記割込条件生成回路は、
予め定められる閾値電位に基づいた比較によって、前記電源電圧が該閾値電位に満たない場合に前記保持回路をリセットするリセット指示を出力し、該電源電圧が該閾値電位を満たす場合に前記リセット指示を解除し、
前記電源電圧が予め定められる所定の電圧に達したことを検出した場合に前記保持回路をセットして前記割込信号を解除する
ことを特徴とする請求項１から請求項６に記載の検出回路。
【請求項９】
前記割込条件受付回路は、
前記割込信号による割込みが解除されるまで前記入力信号の出力を許可せず所定の電圧を出力信号として出力する割込状態に設定される場合に所定の論理の信号を出力し、該割込状態が解除された解除状態の場合に前記入力信号に応じて出力する信号の論理を選択する
ことを特徴とする請求項１から請求項８のいずれかに記載の検出回路。
【請求項１０】
前記割込条件受付回路は、
前記割込信号による割込みが解除されるまで前記入力信号の出力を許可せず所定の電圧を出力信号として出力する割込状態に設定される場合に所定の電位の信号を出力し、該割込状態が解除された解除状態の場合に前記入力信号に応じて出力する信号の電位を選択する
ことを特徴とする請求項１から請求項８のいずれかに記載の検出回路。
【請求項１１】
前記入力信号を検出する比較器をさらに備え、
前記割込条件受付回路は、
前記比較器の出力信号が入力され、前記割込信号に応じて出力する出力信号を生成する
ことを特徴とする請求項１から請求項１０のいずれかに記載の検出回路。
【請求項１２】
前記入力信号を検出する比較器をさらに備え、
前記割込条件受付回路は、
前記割込信号に応じて出力する出力信号を生成し、前記比較器に出力信号を入力する
ことを特徴とする請求項１から請求項１０のいずれかに記載の検出回路。
【請求項１３】
請求項１から請求項１２のいずれかに記載の検出回路と、
検出された物理量に応じた情報を出力する検出部と
を備えることを特徴とするセンサ装置。
【請求項１４】
前記検出部は、
温度を検出する温度センサである
ことを特徴とする請求項１３に記載のセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入時に出力する信号の信頼度を確保する検出回路及びセンサ装置に関する。
【背景技術】
【０００２】
センサ装置などに用いられる検出回路では、その回路に適した動作可能電源電圧範囲が定められている。その動作可能電源電圧範囲においては、その回路の動作が補証され、その回路から出力される信号の信頼度を確保できる。
電源投入時においては、その電源電圧が動作可能電源電圧になるまで過度的に立ち上がることから、上記の動作可能電源電圧に到達するまでの状態遷移が生じることになる。検出回路には、この間に出力される信号の信頼度を確保するために、出力される信号を制御して確定させる処置が施されている（例えば、特許文献１参照）。
このような処置として、電源電圧監視回路を設けて、入力される電源電圧を監視して、低電源電圧状態を検出する処置がとられる場合がある。例えば、特許文献１の図１に示された電源電圧検出回路では、監視する電源電圧が所定の設定値以上になると、電子回路２０に対して動作許可信号を提供する。これにより、電子回路２０が誤動作することを防止することが可能となる。
また、状態を検出するセンサ装置は、低消費電力で動作することが望まれる。特に状態の温度を検出する温度センサでは、センサ装置の自己発熱により正確な測定の妨げになることもある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−２７９７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される電源電圧監視回路は、ブリーダ抵抗を含んでいる。そのため、電源電圧監視回路は、電源電圧の低下検出を目的とする回路であるが、電源電圧が動作可能電源電圧範囲であっても、電源電圧監視回路に設けられたブリーダ抵抗などによりむだな電力が消費されるという問題がある。
さらに、このようなブリーダ抵抗を含んだ構成で低消費電力化を行うには、ブリーダ抵抗のインピーダンスを高める必要がある。ブリーダ抵抗のインピーダンスを高めるにはチップ面積増大の原因になり、コスト増大を引き起こすという問題がある。
【０００５】
本発明は、上記問題を解決すべくなされたもので、その目的は、消費電力を削減した回路構成により電源電圧監視を行う検出回路及びその検出回路を有するセンサ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明は、入力された入力信号を検出して出力信号を出力する検出回路であって、供給された電源電圧を直接検出し、該電源電圧が、定められた電圧範囲に遷移するまで割込信号を出力する割込条件生成回路と、前記割込信号による割込みが解除されるまで前記入力信号の出力を許可せず所定の電圧を出力信号として出力し、該割込信号による割込みが解除されると前記入力信号の出力を許可して出力信号として出力する割込条件受付回路と、を備えることを特徴とする検出回路である。
【０００７】
また、本発明は、上記発明において、前記割込条件生成回路は、予め定められる電位差によって示されるオフセット電位を一方の入力に設定し、入力される２つの信号の電位差が該オフセット電位に満たない場合に前記割込信号を出力し、該電位差が該オフセット電位を満たす場合に前記割込信号を解除する判定回路を備えることを特徴とする。
【０００８】
また、本発明は、上記発明において、前記割込条件生成回路は、前記電源投入から予め定められる時間が経過するまで前記割込信号を出力し、該時間が経過した後に前記割込信号を解除することを特徴とする。
【０００９】
また、本発明は、上記発明において、予め定められる閾値電位に基づいた比較によって、前記電源電圧が該閾値電位に満たない場合に前記割込信号を出力し、該電源電圧が該閾値電位を満たす場合に前記割込信号を解除することを特徴とする。
また、本発明は、上記発明において、前記予め定められる閾値電圧は、スイッチング動作を行う半導体素子によって設定された閾値電圧とすることを特徴とする。
【００１０】
また、本発明は、上記発明において、前記割込条件生成回路は、前記割込信号の状態を保持する保持回路を備えることを特徴とする。
また、本発明は、上記発明において、前記割込条件生成回路は、前記電源投入から予め定められる時間が経過するまで前記保持回路をリセットするリセット指示を出力し、該時間が経過した後に前記リセット指示を解除し、前記電源電圧が予め定められる所定の電圧に達したことを検出した場合に前記保持回路をセットして前記割込信号を解除することを特徴とする。
【００１１】
また、本発明は、上記発明において、前記割込条件生成回路は、予め定められる閾値電位に基づいた比較によって、前記電源電圧が該閾値電位に満たない場合に前記保持回路をリセットするリセット指示を出力し、該電源電圧が該閾値電位を満たす場合に前記リセット指示を解除し、前記電源電圧が予め定められる所定の電圧に達したことを検出した場合に前記保持回路をセットして前記割込信号を解除することを特徴とする。
【００１２】
また、本発明は、上記発明において、前記割込条件受付回路は、前記割込信号による割込みが解除されるまで前記入力信号の出力を許可せず所定の電圧を出力信号として出力する割込状態に設定される場合に所定の論理の信号を出力し、該割込状態が解除された解除状態の場合に前記入力信号に応じて出力する信号の論理を選択することを特徴とする。
【００１３】
また、本発明は、上記発明において、前記割込条件受付回路は、前記割込信号による割込みが解除されるまで前記入力信号の出力を許可せず所定の電圧を出力信号として出力する割込状態に設定される場合に所定の電位の信号を出力し、該割込状態が解除された解除状態の場合に前記入力信号に応じて出力する信号の電位を選択することを特徴とする。
また、本発明は、上記発明において、前記入力信号を検出する比較器をさらに備え、前記割込条件受付回路は、前記比較器の出力信号が入力され、前記割込信号に応じて出力する出力信号を生成することを特徴とする。
また、本発明は、上記発明において、前記入力信号を検出する比較器をさらに備え、前記割込条件受付回路は、前記割込信号に応じて出力する出力信号を生成し、前記比較器に出力信号を入力することを特徴とする。
また、本発明は、上記発明のいずれかに記載の検出回路と、検出された物理量に応じた情報を出力する検出部とを備えることを特徴とするセンサ装置である。
また、本発明は、上記発明において、前記検出部は、温度を検出する温度センサであることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、検出回路は、入力された入力信号を検出して出力信号を出力する。割込条件生成回路は、供給された電源電圧を直接検出し、該電源電圧が定められた電圧範囲に遷移するまで割込信号を出力する。割込条件受付回路は、割込信号による割込みが解除されるまで入力信号の出力を許可せず所定の電圧を出力信号として出力し、該割込信号による割込みが解除されると入力信号の出力を許可して出力信号として出力する。
これにより、検出回路は、割込条件生成回路が、電源電圧を直接検出する。検出回路は、電源電圧を変換する回路を用いることなく電源電圧を検出することができる。また、電圧変換に必要とされる消費電力を抑えることができ、変換に必要とされる回路を省くことができる。すなわち、検出回路が電源投入直後に出力する出力信号が、割込条件検出回路によって電源電圧が定められた電圧範囲に遷移したことを検出し割込み信号を解除するまで割込受付検出回路により予め定められる所定の電圧を出力し、割込信号が解除されると入力信号の出力を許可して出力信号として出力できる。そして、電源投入直後に検出回路から出力されうる不安定な状態を示す信号の出力を回避することにより、出力される信号の信頼度を確保することも可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態による検出回路を示す概略構成図である。
【図２】第１実施形態における検出回路の動作を示すタイミングチャートである。
【図３】第２実施形態による検出回路を示す概略構成図である。
【図４】第２実施形態における検出回路の動作を示すタイミングチャートである。
【図５】第３実施形態による検出回路を示す概略構成図である。
【図６】第３実施形態における検出回路の動作を示すタイミングチャートである。
【図７】第４実施形態による検出回路を示す概略構成図である。
【図８】第４実施形態による低電源電圧検出回路を示す概略構成図である。
【図９】第４実施形態による低電源電圧検出回路の動作を示す図である。
【図１０】第４実施形態における検出回路の動作を示すタイミングチャートである。
【図１１】第５実施形態による低電源電圧検出回路を示す概略構成図である。
【図１２】第５実施形態による低電源電圧検出回路の動作を示す図である。
【図１３】第６実施形態による検出回路を示す概略構成図である。
【図１４】第６実施形態における検出回路の動作を示すタイミングチャートである。
【図１５】第７実施形態による検出回路を示す概略構成図である。
【図１６】第７実施形態における検出回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の一実施形態による検出回路について図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態による検出回路を示す概略構成図である。
検出回路１００は、割込条件生成回路１０ａ、割込条件受付回路２０ａ及びコンパレータ３０を備える。
検出回路１００における割込条件生成回路１０ａは、２つの入力端子（Ｔｉｐ、Ｔｉｎ）と出力端子Ｔｏを有する。割込条件生成回路１０ａは、入力される２つの信号の電位を比較し、その電位差が所定の値以上であるか否かを検出し、検出結果を２値化された論理信号によって出力する。
【００１７】
割込条件生成回路１０ａの一形態としてオフセットコンパレータ１１を示す。オフセットコンパレータ１１は、バイアス電圧源１１ｂ及びコンパレータ１１ｃを備える。バイアス電圧源１１ｂは、所定のバイアス電位Ｖｂを発生させて、入力される信号に発生させた電位分の電圧オフセットを設定する。コンパレータ１１ｃは、入力される２つの信号の電位差を検出する。
オフセットコンパレータ１１では、入力端子Ｔｉｎがバイアス電圧源１１ｂを介してコンパレータ１１ｃの反転入力端に接続され、入力端子Ｔｉｐがコンパレータ１１ｃの非反転入力端に接続され、コンパレータ１１ｃの出力端が出力端子Ｔｏに接続される。
入力端子Ｔｉｎに入力される信号は、バイアス電圧源１１ｂによりバイアス電位Ｖｂ分だけ高い電位に変換され、コンパレータ１１ｃに入力される。
このような構成をとることにより、オフセットコンパレータ１１は、入力端子Ｔｉｐに入力された信号の電圧が、入力端子Ｔｉｎに入力された信号の電圧より、所定の電圧（バイアス電位Ｖｂ）分だけ高くなった閾値電圧により比較される。入力端子Ｔｉｐに入力される信号の電位が、入力端子Ｔｉｎに入力される信号の電位にバイアス電位Ｖｂを加算した電圧より低い状態から高い状態に遷移すると出力信号が反転する。その出力信号は、前者の状態（バイアス電位Ｖｂを加算した電圧より低い状態）では、ローレベルを示す。
割込条件生成回路１０ａからは、オフセットコンパレータ１１の出力と同じ信号が出力される。
【００１８】
割込条件受付回路２０ａは、信号入力端子Ｉｎと制御入力端子Ｃｏｎｔと出力端子Ｏｕｔを有する。
割込条件受付回路２０ａの一形態として出力設定回路２１を示す。出力設定回路２１は、インバータ（反転回路）２１ａ及びＮＡＮＤ（反転論理積）ゲート２１ｂを備える。出力設定回路２１では、信号入力端子ＩｎがＮＡＮＤゲート２１ｂの一方の入力端に接続され、制御入力端子ＣｏｎｔがＮＡＮＤゲート２１ｂの他方の入力端に接続され、ＮＡＮＤゲート２１ｂの出力端がインバータ２１ａを介して出力端子Ｏｕｔに接続される。このような構成をとることにより、制御入力端子Ｃｏｎｔに入力される制御信号Ｓｃｏｎｔがローレベルの場合には、出力信号Ｖｏｕｔがローレベルに設定され、制御信号Ｓｃｏｎｔがローレベルの場合には、入力される信号Ｓｇと同じ論理を示す信号が出力信号Ｖｏｕｔに出力される。すなわち、割込条件受付回路２０ａは、制御信号として入力される割込信号による割込みが解除されるまで、入力される信号Ｓｇの出力を許可せずローレベルを示す所定の電圧を出力信号Ｖｏｕｔとして出力する。また、割込条件受付回路２０ａは、割込信号による割込みが解除されると、入力される信号Ｓｇの出力を許可して出力信号Ｖｏｕｔとして出力する。
コンパレータ３０は、入力される２つの信号の電位差を検出し、検出した電位差に基づいて判定した結果を２値化した論理信号で出力する。
【００１９】
次に、センサ回路を構成する検出回路１００の接続例を示す。検出回路１００には、検出回路１００を作動させる電源電圧ＶＤＤと、図示されないセンサ回路からの入力信号Ｖｔｅｍｐと、図示されない基準電源ＲＦから出力される基準電圧Ｖｒｅｆとが入力される。図示されないセンサ回路及び基準電源ＲＦは、電源に接続される電源端子に定電流源が接続され、その定電流源の負荷となるインピーダンス素子を介して接地電圧ＶＳＳに接続される。それぞれの出力は、定電流源とインピーダンス素子との接続点から出力される。よって、電源電圧ＶＤＤが低い状態では、これらの出力電圧は電流源の働きにより電源電圧になる。
割込条件生成回路１０ａにおける入力端子Ｔｉｐには、電源が接続され電源電圧ＶＤＤが入力される。また、入力端子Ｔｉｎには、図示されないセンサ回路の出力端が接続される。
コンパレータ３０における非反転入力端子には、基準電圧Ｖｒｅｆを出力する図示されない基準電源ＲＦが接続され、反転入力端子には、図示されないセンサ回路の出力端が接続される。
割込条件受付回路２０ａにおける入力端子Ｉｎにはコンパレータ３０の出力端が接続され、制御入力端子Ｃｏｎｔには割込条件生成回路１０ａの出力端子Ｔｏが接続され、出力端子Ｔｏが検出回路１００の出力端子に接続される。
【００２０】
このような構成による検出回路１００では、割込条件生成回路１０ａから出力される制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より低い場合にはローレベルを示す。また、割込条件生成回路１０ａから出力される制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より高い場合にはハイレベルを示す。
コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより低い場合にはハイレベルを示す。また、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより高い場合にはローレベルを示す。
割込条件受付回路２０ａの出力信号Ｖｏｕｔには、制御信号Ｓｃｏｎｔがローレベルの場合には、固定的にローレベルが出力され、制御信号Ｓｃｏｎｔがハイレベルの場合には、入力信号Ｖｔｅｍｐに応じて変化するコンパレータ３０からの出力信号Ｓｇが出力される。
【００２１】
図２は、第１実施形態における検出回路１００の動作を示すタイミングチャートの例である。図１のブロック図に示された点Ａ〜Ｈにしたがって、それらの点における各信号の遷移について説明する。
点Ａの波形は、センサ回路から入力され、検出回路１００が検出処理をする入力信号Ｖｔｅｍｐの電圧遷移を示す。点Ｂの波形は、検出回路１００に供給される電源電圧ＶＤＤの電圧遷移を示す。この電源電圧ＶＤＤは、検出回路１００並びに図１に図示されていない基準電源ＲＦ及びセンサ回路に供給されている電源電圧を示す。点Ｃの波形は、割込条件生成回路１０ａにおけるオフセットコンパレータ１１によって判定され、割込条件生成回路１０ａから出力された制御信号Ｓｃｏｎｔの電圧遷移を示す。この信号に基づいて、割込条件受付回路２０ａが制御される。点Ｆの波形は、基準電源ＲＦから出力される基準電圧Ｖｒｅｆの電圧遷移を示す。点Ｇの波形は、コンパレータ３０による判定結果である出力信号Ｓｇの電圧遷移を示す。この信号は、割込条件受付回路２０ａへの入力信号になる。点Ｈの波形は、割込条件受付回路２０ａの出力信号Ｖｏｕｔの電圧遷移を示す。このタイミングチャートに示される範囲では、センサ回路によって検出すべき事象は生じていない状態を示し、出力信号Ｖｏｕｔは、常時ローレベルを示す。
【００２２】
図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路１００並びに検出回路１００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。
その後、電源電圧ＶＤＤが徐々に上昇する。同じ電源から電力が供給されるセンサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧ＶＤＤになる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ａでは、入力される信号の判定に一方の信号にオフセット電位を印加して比較することにより、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから出力信号がハイレベルとローレベルを交互に出力してばたつくような不安定な状態となることはない。このため制御信号Ｓｃｏｎｔは、ローレベルを示す。
【００２３】
検出回路１００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態においては、コンパレータ３０の出力信号Ｓｇに不要な検出信号が出力されることがある。つまり、コンパレータ３０が備える入力信号判定回路が正常に動作するために必要な電源電圧に到達していないために、出力信号Ｓｇは、信号の状態を特定できない不定状態となる。
一方、割込条件受付回路２０ａは、電源電圧が所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、ローレベルが出力されていることにより、出力信号Ｖｏｕｔがローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００２４】
時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ａでは、入力信号Ｖｔｅｍｐは電源電圧ＶＤＤの上昇にしたがって上昇するため、その電位差が小さな状態にある。一方の信号にはオフセット電位が印加されていることにより、出力される制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔがローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００２５】
時刻ｔ３では、基準電源ＲＦから入力される基準電圧Ｖｒｅｆが所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇは、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００２６】
時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。
時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ａにおけるオフセット電位の電圧以上の電位差が生じることを、割込条件生成回路１０ａによって検出される。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。割込条件生成回路１０ａでは、制御信号Ｓｃｏｎｔの割込み状態（ローレベル）を解除することにより、制御信号Ｓｃｏｎｔの電圧が電源電圧ＶＤＤの電位上昇にともなって上昇する。
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、制御信号Ｓｃｏｎｔの電圧上昇も止まり一定値を示す状態に遷移する。
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００２７】
（第２実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図３は、第２実施形態による検出回路を示す概略構成図である。
検出回路２００は、割込条件生成回路１０ｂ、割込条件受付回路２０ａ及びコンパレータ３０を備える。図１と同じ構成には同じ符号を付し、異なる構成について説明する。
検出回路２００における割込条件生成回路１０ｂは、電源投入時に所定時間の間、初期状態を保持する信号を出力する。割込条件生成回路１０ｂは、ＰＯＣ（Power On Clear）回路１２からなる。ＰＯＣ回路１２は、いわゆる電源投入初期化回路である。
ＰＯＣ回路１２は、直列に接続されたコンデンサ１２Ｃと抵抗１２Ｒは、電源（電源電圧ＶＤＤ）にコンデンサ１２Ｃの一端が接続され、基準となる電源（接地電圧ＶＳＳ）に抵抗１２Ｒの一端が接続される。コンデンサ１２Ｃと抵抗１２Ｒの接続点は、インバータ（ＮＯＴ回路）１２ａの入力端に接続され、インバータ１２ａが割込条件生成回路１０ｂの制御信号Ｓｃｏｎｔを出力する。
この割込条件生成回路１０ｂの出力は、割込条件受付回路２０ａの制御入力端子Ｃｏｎｔに接続される。
【００２８】
このような構成による検出回路２００では、割込条件生成回路１０ｂから出力される制御信号Ｓｃｏｎｔは、電源の投入後、所定の時間経過するまでローレベルを示し、所定の時間経過するとハイレベルを示す。
コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより低い場合にはハイレベルを示す。また、コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより高い場合にはローレベルを示す。
割込条件受付回路２０ａの出力信号Ｖｏｕｔは、制御信号Ｓｃｏｎｔがローレベルの場合には固定的にローレベルが出力され、制御信号Ｓｃｏｎｔがハイレベルの場合には入力信号Ｖｔｅｍｐに応じて変化するコンパレータ３０の出力信号Ｓｇが出力される。
【００２９】
図４は、第２実施形態における検出回路の動作を示すタイミングチャートである。
図３のブロック図に示された点Ａ〜Ｈ、点Ｐ及び点Ｖｄにしたがって、それらの点における各信号の遷移について説明する。図２と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図２に示した検出回路１００は、検出回路２００と読み替える。
点の波形ＶＤＤは、ＰＯＣ回路１２の電源電圧ＶＤＤの電圧遷移を示す。点Ｖｄの波形は、ＰＯＣ回路１２におけるＣＲ回路の接合点Ｖｄの電圧遷移を示す。点Ｐの波形は、割込条件生成回路１０ｂにおけるＰＯＣ回路１２よって判定され、出力された制御信号Ｓｃｏｎｔの電圧遷移を示す。この信号に基づいて、割込条件受付回路２０ａが制御される。
【００３０】
図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路２００並びに検出回路２００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧になる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、電源電圧ＶＤＤを検出する。
コンデンサ１２Ｃと抵抗１２Ｒからなる時定数回路により、電源電圧ＶＤＤを入力としたステップ応答として同定される一次遅れの過度特性により点Ｖｄの電位が遷移する。電源投入に追従して点Ｖｄの電位が上昇するが、インバータ１２ａがまだ活性化されないことから制御信号Ｓｃｏｎｔはローレベルを示す。
【００３１】
検出回路２００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態にあり、コンパレータ３０の出力信号Ｓｇは、信号の状態を特定できない不定状態となる。
一方、割込条件受付回路２０ａは、電源電圧ＶＤＤが所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、ローレベルが出力されていることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００３２】
時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電位がインバータ１２ａにおける閾値電位より高い状態を示す。インバータ１２ａの電源電圧が過度的に上昇するにつれインバータ１２ａの閾値電位も電源電圧の上昇に応じて上昇する。これにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００３３】
時刻ｔ３では、基準電源ＲＦから入力される基準電圧Ｖｒｅｆが所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇは、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００３４】
時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスとによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、制御信号Ｓｃｏｎｔの電位の上昇も止まり一定値を示す状態に遷移する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、電源電圧ＶＤＤが定電圧制御に遷移したことから、点Ｖｄの電位上昇が止まり降下に転じる。
時刻ｔ７では、割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電位がインバータ１２ａの閾値電圧以下に低下したことにより制御信号Ｓｃｏｎｔがハイレベルに遷移する。割込条件生成回路１０ｂは、制御信号Ｓｃｏｎｔに出力していた制御信号の割込み状態（ローレベル）を解除する。これにより、検出回路２００は、検出信号の出力が行える通常状態に遷移する。
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００３５】
（第３実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図５は、第３実施形態による検出回路を示す概略構成図である。
検出回路３００は、割込条件生成回路１０ｃ、割込条件受付回路２０ａ及びコンパレータ３０を備える。図１及び図３と同じ構成には同じ符号を付し、異なる構成について説明する。
検出回路３００において割込条件生成回路１０ｃは、オフセットコンパレータ１１、ＰＯＣ回路１３及びＲＳフリップフロップ１４を備える。
ＰＯＣ回路１３は、いわゆる電源投入初期化回路である。
ＰＯＣ回路１３は、直列に接続されたコンデンサ１３Ｃと抵抗１３Ｒは、電源の正極（電源電圧ＶＤＤ）にコンデンサ１３Ｃの一端が接続され、電源の負極（接地電圧ＶＳＳ）に抵抗１３Ｒの一端が接続される。コンデンサ１３Ｃと抵抗１３Ｒの接続点は、バッファ１３ｂの入力端に接続される。バッファ１３ｂは、入力される電圧（点Ｖｄの電圧）がバッファ１３ｂの閾値電圧（反転電圧）以上になると、出力する信号Ｓｐ’が電源電圧ＶＤＤによって示されるハイレベルになり、閾値電圧（反転電圧）以下になると、信号Ｓｐ’が基準電圧ＶＳＳによって示されるローレベルになる。バッファ１３ｂから出力される信号は、ＰＯＣ回路１３の出力信号となる。Ｖｄがバッファ１３ｂの反転電圧以上になると、信号Ｓｐ’が電源電圧ＶＤＤになり、反転電圧以下になると、信号Ｓｐ’が基準電圧ＶＳＳになる。バッファ１３ｂの閾値電圧は、電源電圧ＶＤＤの半分の電圧になる。
オフセットコンパレータ１１は、信号Ｓｃを出力する。信号Ｓｃは、実施形態における制御信号Ｓｃｏｎｔに相当する。
ＲＳフリップフロップ１４は、ＲＳ型フリップフロップを示す。
【００３６】
オフセットコンパレータ１１の出力端がＲＳフリップフロップ１４のセット入力端（Ｓ）に接続され、ＰＯＣ回路１３の出力端がＲＳフリップフロップ１４のリセット入力端（Ｒ）に接続され、ＲＳフリップフロップ１４の出力端が割込条件生成回路１０ｃの制御信号Ｓｃｏｎｔを出力する。ＲＳフリップフロップ１４は、セット入力端（Ｓ）及びリセット入力端（Ｒ）にハイレベルが入力された場合は、それぞれ出力信号をハイレベル（セット）及びローレベル（リセット）に設定し、ともにハイレベルが入力されるとリセット要求を優先させてローレベル（リセット）を設定する。
【００３７】
このような構成による検出回路３００では、割込条件生成回路１０ｃから出力される制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より低い場合にはローレベルを示す。また、制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より高い場合にはハイレベルを示す。
割込条件生成回路１０ｃから出力される制御信号Ｓｃｏｎｔは、電源の投入後、所定の時間経過するまでハイレベルを示し、所定の時間経過するとローレベルを示す。
【００３８】
コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより低い場合にはハイレベルを示す。また、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより高い場合にはローレベルを示す。
割込条件受付回路２０ａの出力信号Ｖｏｕｔは、制御信号Ｓｃｏｎｔがローレベルの場合には固定的にローレベルが出力され、制御信号Ｓｃｏｎｔがハイレベルの場合には入力信号Ｖｔｅｍｐに応じて変化するコンパレータ３０の出力信号Ｓｇが出力される。
【００３９】
図６は、第３実施形態における検出回路の動作を示すタイミングチャートである。
図５のブロック図に示された点Ａ〜Ｈ及び点Ｐ’にしたがって、それらの点における各信号の遷移について説明する。図２及び図４と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図２に示した検出回路１００及び図４に示した検出回路２００は、検出回路３００と読み替える。
点Ｃの波形は、割込条件生成回路１０ｃにおけるオフセットコンパレータ１１から出力される信号Ｓｃの電圧遷移を示す。点Ｅの波形は、割込条件生成回路１０ｃにおけるＲＳフリップフロップ１４から出力される制御信号Ｓｃｏｎｔを示す。点Ｐ’の波形は、割込条件生成回路１０ｃにおけるＰＯＣ回路１３から出力される信号Ｓｐ’の電圧遷移を示す。
【００４０】
図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路３００並びに検出回路３００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧になる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
検出回路３００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態にあり、コンパレータ３０の出力信号Ｓｇは、信号の状態を特定できない不定状態となる。
【００４１】
割込条件生成回路１０ｃにおけるオフセットコンパレータ１１では、入力される信号の判定に一方の信号にオフセット電位を印加して比較することにより、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから不安定となることはない。このため信号Ｓｃは、ローレベルを示す。
ＰＯＣ回路１３では、電源電圧ＶＤＤを検出する。電源投入に追従して点Ｖｄの電位が上昇するが、バッファ１３ｂがまだ活性化されないことから信号Ｓｐ’はローレベルを示す。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にローレベルが入力されるが、まだ活性化されないことから制御信号Ｓｃｏｎｔは初期状態が保持されたローレベルが出力される。
【００４２】
一方、割込条件受付回路２０ａは、電源電圧が所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、ローレベルが出力されていることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００４３】
時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｃにおけるオフセットコンパレータ１１では、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、信号Ｓｃは、ローレベルに確定している。ＰＯＣ回路１３では、点Ｖｄにおける信号の電圧がバッファ１３ｂにおける閾値電位より高い状態を示す。バッファ１３ｂの電源電圧ＶＤＤが過度的に上昇するにつれバッファ１３ｂの閾値電位も電源電圧ＶＤＤの上昇に応じて上昇する。これにより、信号Ｓｐ’は、ハイレベルを出力する。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にハイレベルが入力され、出力（Ｑ）端子には制御信号Ｓｃｏｎｔとしてローレベルが出力される。
センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。
割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００４４】
時刻ｔ３では、によって示される基準電源ＲＦからの入力が所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇは、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００４５】
時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。
【００４６】
時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ｃにおけるオフセット電位の電圧以上の電位差が生じることを、割込条件生成回路１０ｃにおけるオフセットコンパレータ１１が検出する。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。
オフセットコンパレータ１１は、信号Ｓｃにハイレベルを出力し、その電位は電源電圧ＶＤＤの電位上昇にともなって上昇する。
ＲＳフリップフロップ１４は、セット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にハイレベルが入力され、出力（Ｑ）端子にローレベルを出力する。
また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００４７】
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、信号Ｓｃのほか、他の信号の上昇も止まり一定値を示す状態に遷移する。割込条件生成回路１０ｂにおけるＰＯＣ回路１３による点Ｖｄでは、点Ｖｄにおける信号の電位が低下する。点Ｖｄにおける信号は、電源電圧ＶＤＤの半分の電圧を閾値電圧としてバッファ１３ｂによって判定され、信号Ｓｐ’にハイレベルが出力される。
割込条件生成回路１０ｃにおけるＲＳフリップフロップ１４は、入力信号には状態の変更がなくセット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にハイレベルが入力され、出力（Ｑ）端子にローレベルの出力を継続する。割込条件生成回路１０ｃは、制御信号Ｓｃｏｎｔの割込み状態（ローレベル）を継続させる。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００４８】
時刻ｔ７では、割込条件生成回路１０ｂにおけるＰＯＣ回路１３による点Ｖｄでは、点Ｖｄにおける信号の電位がバッファ１３ｂの閾値電圧（電源電圧ＶＤＤの半分の電圧）以下に低下したことにより信号Ｓｐ’がローレベルに遷移する。
ＲＳフリップフロップ１４は、セット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にローレベルが入力され、出力（Ｑ）端子にはハイレベルが出力され、制御信号Ｓｃｏｎｔとして出力される。
【００４９】
割込条件生成回路１０ｃは、制御信号Ｓｃｏｎｔを割込み解除状態（ハイレベル）に設定する。これにより、検出回路３００は、検出信号の出力が行える通常状態に遷移し、割込条件受付回路２０ａの入力である出力信号Ｓｇが出力されるように切り換えられる。出力信号Ｓｇは、ローレベルであることから、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００５０】
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００５１】
（第４実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図７は、第４実施形態による検出回路を示す概略構成図である。
検出回路４００は、割込条件生成回路１０ｄ、割込条件受付回路２０ａ及びコンパレータ３０を備える。図１及び図５と同じ構成には同じ符号を付し、異なる構成について説明する。
【００５２】
検出回路４００において割込条件生成回路１０ｄは、オフセットコンパレータ１１、ＲＳフリップフロップ１４及び低電源電圧検出回路１５を備える。
低電源電圧検出回路１５は、電源電圧の低下検出を行う。
図８は、低電源電圧検出回路１５の一例を示す概略構成図である。
図８に示した低電源電圧検出回路１５は、トランジスタＱ１と定電流源Ｉ１を備える。
トランジスタＱ１は、Ｎチャネル電界効果型トランジスタ（ＮＭＯＳＦＥＴ）を示す。トランジスタＱ１は、ゲートが電源の正極（電源電圧ＶＤＤ）に接続され、ソースが電源の負極（接地電圧ＶＳＳ）に接続され、ドレインが片端が電源の正極に接続された定電流源Ｉ１に接続される。すなわち、トランジスタＱ１は、定電流源Ｉ１を負荷としたソース接地型増幅回路を構成する。
【００５３】
図９は、図８に示した低電源電圧検出回路１５の動作を示す図である。
図９（ａ）は、横軸にトランジスタＱ１におけるゲート・ソース間電圧（ＶＧＳ）を示し、縦軸にドレイン電流（ＩＤ）を示し、トランジスタＱ１の増幅特性を示すグラフである。グラフの横軸における切片になるＶｔｈは、トランジスタＱ１のゲート・ソース間電圧の閾値電圧を示す。このグラフに示されるように、トランジスタＱ１のゲート・ソース間電圧ＶＧＳが所定の電圧Ｖα以下の状態では、トランジスタＱ１は飽和状態にならずに、定電流源Ｉ１に設定された定電流ｉ１を流すことができない。また、ゲート・ソース間電圧ＶＧＳが所定の電圧Ｖαを越えた状態では、トランジスタＱ１は飽和状態になる。
【００５４】
図９（ｂ）は、この回路構成によって示される特性により、徐々に上昇する電源電圧ＶＤＤを印加したときの信号Ｓｄの変化を示すタイミングチャートである。
電源電圧ＶＤＤが、電圧Ｖαに到達するまで信号Ｓｄの電圧は、電圧ＶＤＤの変化にしたがって遷移する。電源電圧ＶＤＤが、電圧Ｖαに到達すると信号Ｓｄは、ローレベルを示す状態に遷移する。
【００５５】
図７に戻り、割込条件生成回路１０ｄの接続を示す。
オフセットコンパレータ１１の出力端がＲＳフリップフロップ１４のセット入力端（Ｓ）に接続され、低電源電圧検出回路１５の出力端がＲＳフリップフロップ１４のリセット入力端（Ｒ）に接続され、ＲＳフリップフロップ１４の出力端が割込条件生成回路１０ｄの出力信号を出力する。
【００５６】
図１０は、第４実施形態における検出回路の動作を示すタイミングチャートである。
図７のブロック図に示された点Ａ〜Ｈにしたがって、それらの点における各信号の遷移について説明する。図２、図４及び図６と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図２に示した検出回路１００、図４に示した検出回路２００及び図６に示した検出回路３００は、検出回路４００と読み替える。
点の波形Ｄは、低電源電圧検出回路１５から出力される信号Ｓｄを示す。
【００５７】
図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路４００並びに検出回路４００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧になる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
検出回路４００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態にあり、コンパレータ３０の出力信号Ｓｇは、信号の状態を特定できない不定状態となる。
【００５８】
割込条件生成回路１０ｄにおけるオフセットコンパレータ１１では、入力される信号の判定に一方の信号にオフセット電位を印加して比較することにより、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから不安定となることはない。このため信号Ｓｃは、ローレベルを示す。
低電源電圧検出回路１５では、電源電圧が回路を構成する半導体素子（例えば、トランジスタＱ１及びＱ２）における閾値電位よりも低い状態にあり、信号Ｓｄは電源電圧の上昇と共に上昇する。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にローレベルが入力されるが、まだ活性化されないことから制御信号Ｓｃｏｎｔは初期状態が保持されたローレベルが出力される。
【００５９】
一方、割込条件受付回路２０ａは、電源電圧が所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、制御信号Ｓｃｏｎｔとしてローレベルが出力されていることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００６０】
時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｄにおけるオフセットコンパレータ１１では、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、信号Ｓｃは、ローレベルに確定している。低電源電圧検出回路１５では、電源電圧が回路を構成する半導体素子（例えば、トランジスタＱ１及びＱ２）における閾値電位よりも高い状態になり、信号Ｓｄは電源電圧が所定の閾値電圧を超えたことから、ローレベルを出力する。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にローレベルが入力され、制御信号Ｓｃｏｎｔには、回路が活性化され入力信号の状態にしたがってローレベルが出力される。
センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。
割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００６１】
時刻ｔ３では、によって示される基準電源ＲＦからの入力が所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇの出力は、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００６２】
時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。
【００６３】
時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ｄにおけるオフセット電位の電圧以上の電位差が生じることを、割込条件生成回路１０ｄにおけるオフセットコンパレータ１１が検出する。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。
オフセットコンパレータ１１は、信号Ｓｃにハイレベルを出力し、電源電圧ＶＤＤの電位上昇にともなって上昇する。
ＲＳフリップフロップ１４は、セット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にローレベルが入力され、出力を反転させハイレベルを出力する。
割込条件生成回路１０ｄは、制御信号Ｓｃｏｎｔの割込み状態（ローレベル）を解除する。これにより、検出回路４００は、検出信号の出力が行える通常状態に遷移する。
【００６４】
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、信号Ｓｃ並びに他信号も電源電圧の上昇にともなう電圧の上昇も止まり一定値を示す状態に遷移する。
【００６５】
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００６６】
（第５実施形態）
図を参照し、形態の異なる低電源電圧検出回路の実施形態について示す。
図１１は、第５実施形態による低電源電圧検出回路を示す概略構成図である。
図１１に示した低電源電圧検出回路１５ｂは、トランジスタＱ１、Ｑ２と定電流源Ｉ１、Ｉ２を備える。
トランジスタＱ１とＱ２は、Ｎチャネル電界効果型トランジスタ（ＮＭＯＳＦＥＴ）を示す。トランジスタＱ２は、ゲートとドレインが電源の正極（電源電圧ＶＤＤ）に接続され、ソースが片端が電源の負極（設置電圧ＶＳＳ）に接続された定電流源Ｉ２に接続される。
トランジスタＱ１は、ゲートがトランジスタＱ２のソースに接続され、ソースが接地電圧ＶＳＳに接続され、ドレインが片端が電源の正極に接続された定電流源Ｉ１に接続される。すなわち、トランジスタＱ１とＱ２は、多段接続された増幅回路を形成し、定電流源Ｉ１を負荷としたソース接地型増幅回路を出力段とした構成になる。
【００６７】
図１２は、第５実施形態による低電源電圧検出回路の動作を示す図である。
図１２（ａ）は、横軸にトランジスタＱ１（Ｑ２）におけるゲート・ソース間電圧（ＶＧＳ）を示し、縦軸にドレイン電流（ＩＤ）を示し、トランジスタＱ１（Ｑ２）の増幅特性を示すグラフである。グラフ横軸の切片になるＶｔｈは、トランジスタＱ１（Ｑ２）のゲート・ソース間電圧ＶＧＳの閾値電圧を示す。このグラフに示されるように、トランジスタＱ１（Ｑ２）のゲート・ソース間電圧ＶＧＳが所定の電圧Ｖα以下の状態では、設定された定電流Ｉ１を流すことができないトランジスタＱ１（Ｑ２）はオフ（遮断）状態になる。また、ゲート・ソース間電圧ＶＧＳが所定の電圧Ｖαを越えた状態では、トランジスタＱ１（Ｑ２）はオン（導通）状態になる。なお、トランジスタＱ１とＱ２は、特性が異なるものを選定しても良い。
【００６８】
図１２（ｂ）は、この回路構成によって示される特性により、徐々に上昇する電源電圧ＶＤＤを印加したときの信号Ｓｄの変化を示すタイミングチャートである。
電源電圧ＶＤＤが、電圧（２×Ｖα）に到達するまで信号Ｓｄの電圧は、電源電圧ＶＤＤの変化にしたがって遷移する。電源電圧ＶＤＤが、電圧（２×Ｖα）に到達すると信号Ｓｄは、ローレベルを示す状態に遷移する。
トランジスタＱ１とＱ２を多段に接続された構成にしたことで、低電源検出電圧の閾値電圧をトランジスタ１段の場合の倍の電圧にすることができる。
【００６９】
（第６実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図１３は、第６実施形態による検出回路を示す概略構成図である。
検出回路５００は、割込条件生成回路１０ａ、割込条件受付回路２０ｂ及びコンパレータ３０を備える。図１と同じ構成には同じ符号を付し、異なる構成について説明する。
検出回路５００における割込条件受付回路２０ｂは、選択回路２２を備える。
選択回路２２は、入力される制御信号に連動するスイッチ２２ａ及び２２ｂを備える。
スイッチ２２ａ及びスイッチ２２ｂは、入力端（Ｉｎ１、Ｉｎ２）に対応して設けられる出力端（Ｏｕｔ１、Ｏｕｔ２）との間にそれぞれ接続され、制御信号入力端子Ｃｏｎｔに制御信号Ｓｃｏｎｔとして入力される割込み信号に応じて、所定の電圧を出力するか入力端に入力された入力信号を出力するかを選択し切り換える。スイッチ２２ａ及びスイッチ２２ｂから出力される所定の電圧は、スイッチ２２ｂから出力される電圧（Ｖ＋）よりスイッチ２２ａから出力される電圧（Ｖ−）のほうが低く設定される。すなわち、割込条件受付回路２０ｂは、制御信号として入力される割込信号による割込みが解除されるまで入力信号の出力を許可せず、スイッチ２２ａ及びスイッチ２２ｂを介して出力する所定の電圧を出力信号として出力する。また、割込条件受付回路２０ａは、割込信号による割込みが解除されると入力信号の出力を許可して出力信号として出力する。
【００７０】
次に、検出回路５００の接続を示す。
検出回路５００には、検出回路５００を作動させる電源と、図示されないセンサ回路からの入力信号Ｖｔｅｍｐと、図示されない基準電源ＲＦから出力される基準電圧Ｖｒｅｆとが入力される。
割込条件生成回路１０ａにおける入力端子Ｔｉｐには、電源の正極に接続され電圧ＶＤＤが印加される。また、入力端子Ｔｉｎには、図示されないセンサ回路の出力端が接続される。
割込条件受付回路２０ｂにおける入力端子Ｉｎ１には基準電圧Ｖｒｅｆを出力する図示されない基準電源ＲＦが接続され、入力端子Ｉｎ２には図示されないセンサ回路の出力端が接続され、制御入力端子Ｃｏｎｔには割込条件生成回路１０ａの出力端が接続される。
コンパレータ３０における非反転入力端子には、割込条件受付回路２０ｂにおける出力端子Ｏｏｔ１が接続され、反転入力端子には、割込条件受付回路２０ｂにおける出力端子Ｏｕｔ２が接続される。
【００７１】
図１４は、第６実施形態における検出回路の動作を示すタイミングチャートである。
図１３のブロック図に示された点Ａ〜Ｇ’にしたがって、それらの点における各信号の遷移について説明する。図２と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図２に示した検出回路１００は、検出回路５００と読み替える。
点の波形Ａ’は、割込条件受付回路２０ｂにおける点Ａ’に出力する信号Ｓａ’の電圧遷移を示す。信号Ｓａ’には、センサ回路から入力された入力信号Ｖｔｅｍｐと同じ信号、又は、予め定められた所定の電圧のいずれかが出力される。
点の波形Ｆ’は、割込条件受付回路２０ｂにおける点Ｆ’ に出力する信号Ｓｆ’の電圧遷移を示す。信号Ｓｆ’には、検出回路５００に供給される基準電源ＲＦから出力される基準電圧Ｖｒｅｆ、又は、予め定められた所定の電圧のいずれかが出力される。
点の波形Ｇ’は、コンパレータ３０によって判定され、検出回路５００の出力信号Ｖｏｕｔになる。このタイミングチャートに示される範囲では、センサ回路によって検出すべき事象は生じていない状態を示し、出力信号Ｖｏｕｔは、常時ローレベルを示す。
【００７２】
図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路５００並びに検出回路５００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧ＶＤＤになる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ａでは、入力される信号の判定に一方の信号にオフセット電位を印加して比較する。これにより、割込条件生成回路１０ａでは、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから不安定となることはない。このため制御信号Ｓｃｏｎｔは、ローレベルを示す。
【００７３】
一方、割込条件受付回路２０ｂの信号が入力されるコンパレータ３０では、電源電圧ＶＤＤが所定の電圧に達するまで出力信号Ｖｏｕｔを非検出状態（解除状態）を示すように確定させる処理が施される。解除状態を示すように確定させる処理は、制御信号Ｓｃｏｎｔによって制御される。制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂは、出力端（Ｏｕｔ１、Ｏｕｔ２）から信号Ｓｆ’と信号Ｓａ’によって示される所定の電圧を出力する。割込条件受付回路２０ｂは、信号Ｓｆ’には接地電位ＶＳＳ近傍の電圧（Ｖ-）を、信号Ｓａ’には電源電圧ＶＤＤに応じて上昇する電圧（Ｖ+）を出力する。
これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００７４】
時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ａでは、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００７５】
時刻ｔ３では、基準電圧Ｖｒｅｆによって示される基準電源ＲＦからの入力が所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すようになる。
前述の時刻ｔ２からの状態と同様に割込条件生成回路１０ａでは、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路の出力、すなわち入力信号Ｖｔｅｍｐは電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００７６】
時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。
【００７７】
時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ｂにおけるオフセット電位の電圧（バイアス電圧Ｖｂ）以上の電位差が生じることを、割込条件生成回路１０ｂによって検出される。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。割込条件生成回路１０ｂでは、制御信号Ｓｃｏｎｔが割込み解除状態（ハイレベル）に設定され、制御信号Ｓｃｏｎｔの電圧は電源電圧ＶＤＤの電位上昇にともなって上昇する。
制御信号Ｓｃｏｎｔが割込み解除状態（ハイレベル）に設定されたことにより、割込条件受付回路２０ｂは、入力端に入力された入力信号を出力するように切り換える。割込条件受付回路２０ｂは、信号Ｓａ’には入力された入力信号Ｖｔｅｍｐを出力し、信号Ｓｆ’には入力された基準電圧Ｖｒｅｆを出力する。
【００７８】
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、一定値を示すようになる。また、制御信号Ｓｃｏｎｔの電圧上昇も止まり一定値を示す状態に遷移する。
【００７９】
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔに不要な検出信号が出力されることなく、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００８０】
（第７実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図１５は、第７実施形態による検出回路を示す概略構成図である。
検出回路６００は、割込条件生成回路１０ｂ、割込条件受付回路２０ｂ及びコンパレータ３０を備える。図１、図３及び図１３と同じ構成には同じ符号を付している。
【００８１】
次に、検出回路６００の接続を示す。
検出回路６００には、検出回路６００を作動させる電源と、図示されないセンサ回路からの入力信号Ｖｔｅｍｐと、図示されない基準電源ＲＦから出力される基準電圧Ｖｒｅｆとが入力される。
割込条件受付回路２０ｂにおける入力端子Ｉｎ１には、基準電圧Ｖｒｅｆを出力する図示されない電源の正極（電源電圧ＶＤＤ）が接続され、入力端子Ｉｎ２には、図示されないセンサ回路の出力端が接続され、制御入力端子Ｃｏｎｔには、割込条件生成回路１０ｂの出力端が接続される。
コンパレータ３０における非反転入力端子には、割込条件受付回路２０ｂにおける出力端子ＯＵＴ１が接続され、反転入力端子には、割込条件受付回路２０ｂにおける出力端子ＯＵＴ１が接続される。
【００８２】
図１６は、第７実施形態における検出回路の動作を示すタイミングチャートである。
図１５のブロック図に示された点Ａ〜Ｇ’及び点Ｐにしたがって、それらの点における各信号の遷移について説明する。図２、図４及び図１４と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図１に示した検出回路１００、図３に示した検出回路２００及び図１３に示した検出回路５００は、検出回路６００と読み替える。
【００８３】
図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路６００並びに検出回路６００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧ＶＤＤになる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、電源電圧ＶＤＤを検出する。
コンデンサ１２Ｃと抵抗１２Ｒからなる時定数回路により、電源電圧ＶＤＤを入力としたステップ応答として同定される一次遅れの過度特性により点Ｖｄの電位が遷移する。電源投入に追従して電源電圧ＶＤＤが上昇するが、インバータ１２ａがまだ活性化されないことから制御信号Ｓｃｏｎｔはローレベルを示す。
【００８４】
一方、割込条件受付回路２０ｂの信号が入力されるコンパレータ３０では、電源電圧ＶＤＤが所定の電圧に達するまで出力信号Ｖｏｕｔを非検出状態（解除状態）を示すように確定させる処理が施される。解除状態を示すように確定させる処理は、制御信号Ｓｃｏｎｔによって制御される。制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂは、出力端（Ｏｕｔ１、Ｏｕｔ２）から信号Ｓｆ’と信号Ｓａ’によって示される所定の電圧を出力する。信号Ｓｆ’には接地電位ＶＳＳ近傍の電圧（Ｖ-）を、信号Ｓａ’には電源電圧ＶＤＤに応じて上昇する電圧（Ｖ+）を出力する。
これにより、コンパレータ３０の出力信号Ｖｏｕｔには、ローレベルが出力され、不要な検出状態を示す信号が出力されずに解除状態を示す信号を出力する。
【００８５】
時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電圧がインバータ１２ａにおける閾値電位より高い状態を示す。インバータ１２ａの電源電圧ＶＤＤが過度的に上昇するにつれインバータ１２ａの閾値電位も電源電圧ＶＤＤの上昇に応じて上昇する。これにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００８６】
時刻ｔ３では、基準電源ＲＦから入力される基準電圧Ｖｒｅｆが所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すようになる。
前述の時刻ｔ２からの状態と同様に割込条件生成回路１０ｂにおける状態の変化はなく、制御信号Ｓｃｏｎｔにはローレベルが出力されている。センサ回路の出力、すなわち入力信号Ｖｔｅｍｐは電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００８７】
時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。
【００８８】
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、一定値を示すようになる。また、制御信号Ｓｃｏｎｔの上昇も止まり一定値を示す状態に遷移する。割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電位上昇が止まり降下に転じる。
【００８９】
時刻ｔ７では、割込条件生成回路１０ｂにおけるＰＯＣ回路１２による点Ｖｄの電位がインバータ１２ａの閾値電圧以下に低下したことにより制御信号Ｓｃｏｎｔがハイレベルに遷移する。割込条件生成回路１０ｂは、制御信号Ｓｃｏｎｔに出力していた制御信号の割込み状態（ローレベル）を解除し、割込み解除状態を示すハイレベルを出力する。
割込条件受付回路２０ｂからの信号が入力されるコンパレータ３０では、割込条件受付回路２０ｂに入力された信号が、割込条件受付回路２０ｂを経由して入力される。電源電圧ＶＤＤが所定の電圧に達するまで出力信号Ｖｏｕｔを解除状態を示すように確定させる処理が施される。解除状態を示すように確定させる処理は、制御信号Ｓｃｏｎｔとして入力される制御信号Ｓｃｏｎｔによって制御される。
制御信号Ｓｃｏｎｔがハイレベルであることにより、割込条件受付回路２０ｂは、出力端（Ｏｕｔ１、Ｏｕｔ２）から信号Ｓｆ’と信号Ｓａ’を出力し、その信号は基準電圧Ｖｒｅｆと入力信号Ｖｔｅｍｐによる信号になる。
これにより、検出回路６００は、検出信号の出力が行える通常状態に遷移する。
【００９０】
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
【００９１】
（実施形態８）
実施形態１から実施形態７に示した検出回路（検出回路１００から検出回路６００）は、センサ９００と組み合わせることにより、所望のセンサ装置１を構成することができる。
センサ９００として適応できる各種センサの例として、温度センサ、ＭＲセンサ、ＢＧＲセンサなどを上げることができる。
センサ９００は、電源の正極（電源電圧ＶＤＤ）に接続された定電流回路と、定電流回路の負荷になるインピーダンス回路とを組み合わせて構成することができる。インピーダンス回路は、それぞれのセンサの目的により、検出した現象の大きさに応じてインピーダンスが変化する素子を選定する。
これにより、電源投入後の動作において、電源投入によって出力信号に誤った検出信号を送出することなく信頼性の高いセンサ装置を構成することが可能となる。
【００９２】
従来の検出回路及びセンサ装置では、自ら動作可能状態を外部に伝えられる構成を有していないものが一般的である。そのような検出回路及びセンサ装置が、有していた電源電圧監視回路では、電源電圧ＶＤＤを効率的に使用できず、最低動作電圧を低くすることを阻害するものであった。
本発明を適応することにより、上記の課題も解決することができる。
本発明によれば、検出回路１００、２００、３００、４００、５００及び６００は、入力された入力信号を検出して出力信号を出力する。割込条件生成回路１０ａ、１０ｂ、１０ｃ及び１０ｄは、供給される電源電圧ＶＤＤを直接検出し、電源電圧ＶＤＤが定められた電圧範囲に遷移するまで割込信号を出力する。割込条件受付回路２０ａ及び２０ｂは、その割込みが解除されるまで入力信号の出力を許可せず所定の電圧を出力信号として出力し、該割込信号による割込みが解除されると入力信号の出力を許可して出力信号として出力する。
【００９３】
これにより、検出回路１００、２００、３００、４００、５００及び６００は、割込条件生成回路１０ａ、１０ｂ、１０ｃ及び１０ｄが、電源電圧ＶＤＤを直接検出する。検出回路１００、２００、３００、４００、５００及び６００は、電源電圧ＶＤＤを変換する回路を用いることなく電源電圧ＶＤＤを検出することができる。これにより、電圧変換に必要とされる消費電力を抑えることができ、変換に必要とされる回路を省くことができる。すなわち、検出回路１００、２００、３００、４００、５００及び６００が電源投入直後に出力する出力信号において、割込条件生成回路１０ａ、１０ｂ、１０ｃ及び１０ｄによって電源電圧ＶＤＤが定められた電圧範囲に遷移したことを検出し割込み信号を解除する。それまで割込条件受付回路２０ａ及び２０ｂにより予め定められる所定の電圧を出力し、割込信号が解除されると入力された信号の出力を許可して出力信号として出力できる。そして、電源投入直後に検出回路から出力されうる不安定な状態を示す信号の出力を回避することにより、出力される信号の信頼度を確保することも可能となる。
【００９４】
また、本発明によれば、上記発明において、割込条件生成回路１０ａは、判定回路が、予め定められる電位差によって示されるオフセット電位に満たない場合に割込信号を出力し、該電位差が該オフセット電位を満たす場合に割込信号を解除する。
これにより、割込条件生成回路１０ａは、予め定められる所定の電位差を閾値として設定し、その閾値に基づいて入力される信号の電圧遷移を検出することができ、出力される信号を制御する割込み信号を正確に生成することができる。
【００９５】
また、本発明によれば、上記発明において、割込条件生成回路１０ｂは、電源投入から予め定められる時間が経過するまで割込信号を出力し、該時間が経過した後に割込信号を解除する。
これにより、割込条件生成回路１０ｂは、予め定められる所定の時間経過するまで割込条件受付回路２０ａ及び２０ｂの出力信号を確定させる割込み信号を出力することができ、出力される信号を制御する割込み信号を正確に生成することができる。
【００９６】
また、本発明によれば、上記発明において、割込条件生成回路１０ｃ及び１０ｄは、予め定められる閾値電位に基づいた比較によって、電源電圧ＶＤＤが該閾値電位に満たない場合に割込信号を出力し、該電源電圧が該閾値電位を満たす場合に割込信号を解除する。
また、本発明によれば、上記発明において、予め定められる閾値電圧は、スイッチング動作を行うトランジスタＱ１及びＱ２によって設定された閾値電圧とする。
これにより、割込条件生成回路１０ｃ及び１０ｄは、分圧回路等によって電圧設定を行うことなく電圧比較を行うことができる。電圧の比較は、半導体素子が有する閾値電圧に基づいて定める。入力された電源電圧ＶＤＤを判定することができ、出力される信号を制御する割込み信号を正確に生成することができる。
【００９７】
また、本発明によれば、上記発明において、割込条件生成回路１０ｃ及び１０ｄは、割込信号の状態を保持する保持回路を備える。
これにより、割込条件生成回路１０ｃ及び１０ｄから出力される割込信号は、ＲＳフリップフロップ１４によって保持されることにより、雑音などの影響による出力信号の状態反転を防ぎ、入力された割込信号に応じて出力する信号の論理を確定することにより、出力される信号の信頼度を確保することができる。
【００９８】
また、本発明によれば、上記発明において、割込条件生成回路１０ｃは、電源投入から予め定められる時間が経過するまでＲＳフリップフロップ１４をリセットするリセット指示を出力し、該時間が経過した後にＲＳフリップフロップ１４をリセットするリセット指示を解除し、電源電圧が予め定められる所定の電圧に達したことを検出した場合にＲＳフリップフロップ１４をセットして割込信号を解除する。
【００９９】
また、本発明によれば、上記発明において、割込条件生成回路１０ｄは、予め定められる閾値電位に基づいた比較によって、電源電圧が該閾値電位に満たない場合にＲＳフリップフロップ１４をリセットするリセット指示を出力し、該電源電圧が該閾値電位を満たす場合にＲＳフリップフロップ１４をリセットするリセット指示を解除し、電源電圧が予め定められる所定の電圧に達したことを検出した場合にＲＳフリップフロップ１４をセットして割込信号を解除する。
これにより、入力信号の判定結果を保持することができるため、雑音などの影響による出力信号の状態反転を防ぎ、入力された割込信号に応じて出力する信号の論理を確定することにより、出力される信号の信頼度を確保することができる。
【０１００】
また、本発明によれば、上記発明において、割込条件受付回路２０ａは、割込信号による割込みが解除されるまで入力信号の出力を許可せず所定の電圧を出力信号として出力する割込状態に設定される場合に所定の論理の信号を出力し、該割込状態が解除された解除状態の場合に入力信号に応じて出力する信号の電位を選択する。
これにより、割込条件受付回路２０ａは、入力信号によらず、入力された割込信号に応じて出力する信号の論理を確定することにより、出力される信号の信頼度を確保することができる。
【０１０１】
また、本発明によれば、上記発明において、割込条件受付回路２０ｂは、割込信号による割込みが解除されるまで入力信号の出力を許可せず所定の電圧を出力信号として出力する割込状態に設定される場合に所定の電位の信号を出力し、該割込状態が解除された解除状態の場合に入力信号に応じて出力する信号の電位を選択する。
これにより、割込条件受付回路２０ｂは、入力信号によらず、入力された割込信号に応じて出力する信号の電圧を確定することにより、出力される信号の信頼度を確保することができる。
【０１０２】
また、本発明によれば、上記発明において、コンパレータ３０は、入力された入力信号を検出する。割込条件受付回路２０ａは、コンパレータ３０の出力信号Ｓｇが入力され、割込条件生成回路１０ａ、１０ｂ、１０ｃ及び１０ｄから入力される割込信号に応じて出力する出力信号Ｖｏｕｔを生成する。
これにより、センサ回路からの入力信号をコンパレータ３０によって判定処理される。コンパレータ３０から出力される信号に含まれる電源投入時の誤検出信号は、割込条件受付回路２０ａによって遮断され、検出信号として出力させないことができる。
また、本発明によれば、上記発明において、コンパレータ３０は、入力された入力信号を検出する。割込条件受付回路２０ｂは、割込条件生成回路１０ａ及び１０ｂから入力される割込信号（制御信号Ｓｃｏｎｔ）に応じて出力する信号Ｓａ’及び信号Ｓｆ’を生成し、コンパレータ３０に出力信号を入力する
これにより、電源投入時の生じうる誤検出信号について、センサ回路からの入力信号を割込条件受付回路２０ａによって遮断することにより、後段に接続されるコンパレータ３０から出力される信号に誤判定信号を含ませないことができる。
【０１０３】
また、本発明によれば、センサ装置１は、上記の発明のいずれかに記載される検出回路１００、２００、３００、４００、５００及び６００により、センサ９００によって検出された物理量に応じた情報を出力し、その物理量を示す情報を検出する。
これにより、センサ装置１から出力される信号の電源投入過程における未確定状態を回避させることにより、出力される信号の信頼度を確保することができる。そして、センサ装置１は、それぞれの検出回路を用いて構成することにより、省電力化が可能となる。電源電圧を直接検出する検出回路を含んで構成することにより、検出回路の規模を削減しつつ、検出品質を確保することが可能となる。
また、本発明によれば、上記発明において、センサ９００は、温度を検出する温度センサである。
これにより、センサ装置１は、温度を検出する温度センサを形成することができ、センサ装置１から出力される信号の電源投入過程における未確定状態を回避させることにより、出力される信号の信頼度を確保することができる。そして、センサ装置１は、それぞれの検出回路を用いて構成することにより、省電力化が可能となる。電源電圧を直接検出する検出回路を含んで構成することにより、検出回路の規模を削減しつつ、検出品質を確保することが可能となる。
【０１０４】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。検出回路１００、２００、３００、４００、５００及び６００が備えるコンパレータ３０、オフセットコンパレータ１１の接続、入力される信号の電圧設定などにより出力される信号の極性を反転させることも可能である。
【０１０５】
なお、本発明の検出回路は、検出回路１００、２００、３００、４００、５００及び６００が相当する。また、本発明の割込条件生成回路は、割込条件生成回路１０ａ、１０ｂが相当する。また、本発明の割込条件受付回路と、割込条件受付回路２０ａ、２０ｂが相当する。また、本発明の判定回路は、オフセットコンパレータ１１が相当する。また、本発明の保持回路は、ＲＳフリップフロップ１４が相当する。また、本発明のセンサ装置は、センサ装置１が相当する。また、本発明の検出部は、センサ９００が相当する。
【符号の説明】
【０１０６】
１００  検出回路
１０ａ  割込条件生成回路
１１  オフセットコンパレータ
１１ｂ  バイアス電圧源
１１ｃ  コンパレータ
２０ａ  割込条件受付回路
２１  出力設定回路
２１ａ  インバータ
２１ｂ  ＮＡＮＤゲート
３０  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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