(57)【要約】【課題】閾値電圧値Vthの変動を抑制してフォワード電圧Vfを正の値に大きく設定可能であって、飽和出力電力Psatを増大させることが可能である。【解決手段】結晶基板110に、バッファ層112、チャネル層114、キャリア供給層116及びキャップ層118を順次エピタキシャル成長法で形成されたエピタキシャル成長基板に、ソース電極122、ゲート電極124及びドレイン電極126が形成されて構成されるGaN系HEMTである。キャップ層の厚みt1が最小でも11 nmより厚く設定されている。【選択図】図５
2010206125.tif 000002
【特許請求の範囲】
【請求項１】
キャリアを高速度で走行させるチャネル層と、
キャリアを発生させるキャリア供給層と、
前記キャリア供給層上に配置され、前記キャリア供給層を酸化から防ぎ、かつゲートリーク電流の低減及びゲート電圧の耐圧性を向上させる役割を果たすキャップ層とを具え、
前記キャップ層の厚みが、最小でも11 nmより厚く設定されていることを特徴とする窒化ガリウム系高電子移動度トランジスタ。
【請求項２】
前記キャリア供給層の厚みが、閾値電圧が正の値をとることが可能である範囲に設定されていることを特徴とする請求項1に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項３】
前記キャップ層が、AlInGaN結晶で形成されていることを特徴とする請求項1又は2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項４】
前記キャップ層が、AlxInyGa1-x-yN結晶層であって、0から5×1018cm-3の範囲でSiがドーピングされていることを特徴とする請求項1又は2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項５】
前記キャップ層が、AlxInyGa1-x-yN結晶層であって、混晶比を与えるx及びyの値が、0≦ｘ＜0.1、0≦y＜0.1を満たす範囲に設定されていることを特徴とする請求項1又は2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項６】
前記キャリア供給層が、AlGaN結晶で形成されていることを特徴とする請求項1又は2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項７】
前記キャリア供給層がAlxGa1-xN結晶で形成されており、当該AlxGa1-xN結晶の混晶比xの値が0.15に設定されており、前記キャリア供給層の厚みが15 nm以下の値に設定されていることを特徴とする請求項2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項８】
前記キャリア供給層がAlxGa1-xN結晶で形成されており、当該AlxGa1-xN結晶の混晶比xの値が0.20に設定されており、前記キャリア供給層の厚みが10 nm以下の値に設定されていることを特徴とする請求項2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項９】
前記キャリア供給層がAlxGa1-xN結晶で形成されており、当該AlxGa1-xN結晶の混晶比xの値が0.25に設定されており、前記キャリア供給層の厚みが4 nm以下の値に設定されていることを特徴とする請求項2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項１０】
前記キャリア供給層が、AlInGaN結晶で形成されていることを特徴とする請求項1又は2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項１１】
前記キャリア供給層が、AlInzGa1-zN結晶層であって、0から5×1018cm-3の範囲でSiがドーピングされていることを特徴とする請求項1又は2に記載の窒化ガリウム系高電子移動度トランジスタ。
【請求項１２】
前記キャリア供給層が、AlInzGa1-zN結晶層であって、混晶比を与えるｚの値が、0≦ｚ＜0.1を満たす範囲に設定されていることを特徴とする請求項1又は2に記載の窒化ガリウム系高電子移動度トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化ガリウム系高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor）に関し、特に、閾値電圧の変動を抑制してフォワード電圧値を高く設定することが可能であり、飽和出力電力を増大させることが可能である窒化ガリウム系HEMTに関する。
【背景技術】
【０００２】
窒化ガリウム系HEMT（以下、GaN系HEMTということもある。）は、高い絶縁破壊電圧、および高い飽和電子速度を有している。この特性を利用したAlGaN/GaNへテロ構造からなるHEMTは、高速デバイスとして注目されている（例えば、特許文献1及び2参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００４−２２８４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題を明確化するために、従来の構成のGaN系HEMTの動作特性について検討する。まず、図1を参照して従来の構成のGaN系HEMTの構成を説明する。
【０００５】
図1は、GaN系HEMTの構成の説明に供する概略的断面図である。結晶基板10にSiC結晶基板を利用してHEMTを形成する場合、バッファ層12はAlN層とされ、チャネル層14はGaN層とされる。また、キャリア供給層16は、10〜30 nmの厚さであってノンドープ又はSiがドーピングされたAl組成比が15〜30％であるi-AlGaN層とされ、キャップ層18は、0〜10 nmの厚さであってノンドープのi-GaN層とされる。実用上のGaN系HEMTでは、この他にキャップ層18の上に、SiNパッシベーション膜20を挟んで、ソース電極22、ドレイン電極26、及びゲート電極24が形成されている。図１に対するGaN系HEMTの動作時には、チャネル層14とキャリア供給層16の境界近傍でチャネル層14の破線で示す位置に2次元電子ガスチャネル28が形成される。
【０００６】
図2及び図3を参照して従来のGaN系HEMTの動作特性について説明する。図2はドレイン電圧Vdsに対するドレイン電流Idsの関係を与えるIds-Vds特性を示す図であり、図3はゲート電圧Vgsに対するゲート電流Igsの関係を与えるIgs-Vgs特性を示す図である。
【０００７】
図2において横軸にドレイン電圧Vdsの値をV単位で目盛って示してあり、縦軸にドレイン電流Idsの値をmA/mm単位で目盛って示してある。図2においては、ゲート電圧VgsがVgs＝-1 V、Vgs＝0 V、Vgs＝+1 V、Vgs＝+2 Vである場合について示してある。
【０００８】
また、図3において、横軸にゲート電圧Vgsの値をV単位で目盛って示してあり、縦軸にゲート電流Igsの値をmA/mm単位で対数目盛を以って示してある。図3の縦軸では、例えば、1.E+01(mA/mm)との表記は、101(mA/mm)すなわち10(mA/mm)を意味する。1.E+00(mA/mm)、1.E-01(mA/mm)等も同様に、それぞれ100(mA/mm)すなわち1 (mA/mm)、10-1(mA/mm)すなわち0.1(mA/mm)を意味する。
【０００９】
従来のGaN系HEMTでは、フォワード電圧Vfの値が0.8 V程度である。フォワード電圧Vfとは、Igs-Vgs特性において、順方向にゲート電圧を印加したときに流れるゲート電流Igsの値が1 mA/mmとなるゲート電圧Vgsの値として定義される。図3において、従来のGaN系HEMTおいてはフォワード電圧Vfの値が0.8 V程度であることを、右向きの矢印で示してある。
【００１０】
このため、図2に示すIds-Vds特性曲線において、ゲート電圧Vgsを+2 V以上に設定すると、ゲートに順方向電流が大量に流れ素子破壊に至るため、ゲート電圧値をこれ以上の値に設定することが困難であった。すなわち、従来のGaN系HEMTにおいては、フォワード電圧Vfの値が0.8 V程度と低いために、ゲート電圧Vgsを+2 V以上に設定することが困難であった。
【００１１】
しかしながら、フォワード電圧Vfを高くすることができれば、更にドレイン電流Idsを増大させることが可能である。図4を参照してこのことを説明する。図4は、図2と同様に、ドレイン電圧Vdsに対するドレイン電流Idsの関係を与えるIds-Vds特性を示す図であり、ゲート電圧VgsがVgs＝-1 V、Vgs＝0 V、Vgs＝+1 V、Vgs＝+2 V、Vgs＝+3 V、Vgs＝+4 Vである場合について示してある。図4に示すように、Vgs＝+4 Vにおける飽和電流値が800 mA/mm程度となっていることから、ゲート電圧Vgsの変化の振幅の大きさを大きく取れるようにすることによって、ドレイン電流Idsを増大させることが可能であることが分かる。
【００１２】
GaN系HEMTをパワーデバイスとして動作させるという観点から、その飽和出力電力をPsatとすると、Psatは次式(1)で近似的に与えられる。
Psat ≒ (ΔVds×ΔIds)/8          （1）
ここで、ΔVdsはドレイン電圧の変化の振幅の大きさ、ΔIdsはドレイン電流の変化の振幅の大きさを与える。式(1)において現れる定数1/8は、飽和出力電力Psatが、ドレイン電圧及びドレイン電流の値のそれぞれの実効値を用いて算出されるためである。すなわち、ドレイン電圧及びドレイン電流の実効値は、それぞれ交流振幅値の1/(2×21/2)であるから、定数1/8は、両者の積{1/(2×21/2)}×{1/(2×21/2)}＝1/8として現れたものである。
【００１３】
GaN系HEMTを高い周波数帯域でA級動作をさせることを前提として、例えば基準電圧値を50 Vであるとするならば、ΔVdsの値は基準電圧値50 Vのおよそ2倍の100 Vとなる。一方、ΔIdsの値は、ドレイン電流Idsの最大値であるIds-maxに等しい。上述したように、ドレイン電流Idsはフォワード電圧Vfによって制限され、フォワード電圧Vfが高い場合ほど、ドレイン電流Idsの最大値であるIds-maxを増大させることが可能となり、以って飽和出力電力Psatも増大させることが可能となる。飽和出力電力Psatを増大させることが可能となることは、ドレイン電流の電流密度を大きくすることにつながり、結果としてデバイスとしての小型化に寄与することとなる。
【００１４】
SiN膜を利用するMIS（Metal-Insulator-Semiconductor）構造（例えば、特開平６−３３４１７６号公報参照）を採用することによって、フォワード電圧Vfの絶対値を大きくとることが可能であるが、SiN膜を利用したこの手法では、負電位の閾値電圧値Vthの絶対値が大きくなってしまい、相互コンダクタンスgmが減少するという問題があった。相互コンダクタンスgmが減少すると素子の高周波特性の一つ、遮断周波数fTの大きさに影響を与える。
【００１５】
ここで、閾値電圧値Vthとは、ソース・ドレイン間電流が流れ始める（ノーマリーオフ形のHEMTの場合）か、あるいはソース・ドレイン間電流が遮断される（ノーマリーオン形のHEMTの場合）ための最小のゲート電圧値をいう。
【００１６】
遮断周波数fTとは、増幅率が1となるとき、すなわちこれ以上の周波数では増幅効果が得られない最小周波数として定義される周波数の値であって、次式（2）で与えられる。
fT＝gm/(2πCgs)          (2)
ここで、Cgsは、ゲート電極構造に起因するゲートとソース間の寄生容量（ゲート−ソース間寄生容量）の値である。式(2)から、相互コンダクタンスgmが減少すると遮断周波数fTも減少することが分かる。
【００１７】
上述した様に、従来とられた上述のSiN膜を利用してMIS構造を採用するという手法によっては、閾値電圧値Vthの変動を抑制して、フォワード電圧Vfの絶対値を大きくさせることは困難であることが分かる。
【００１８】
上述の問題の解決を図るため、この出願に係る発明者は研究を行った結果、キャップ層18の厚さを11 nmより厚くすることにより、フォワード電圧Vfを線形的に増大させることができ、かつ閾値電圧Vthはほとんど変化しないという特性を見出した。この特性を利用して、閾値電圧Vthを変えることなく、ドレイン電流Idsの最大値であるIds-maxを増大させ、飽和出力電力Psatも増加させることが可能となることが分かった。
【００１９】
従って、この発明は、このような問題点に鑑みなされたものであり、したがって、この発明の目的は、閾値電圧値Vthの変動を抑制してフォワード電圧Vfを正の値に大きく設定可能であって、飽和出力電力Psatを増大させることが可能なGaN系HEMTを提供することにある。
【課題を解決するための手段】
【００２０】
上述の目的を達成するため、この発明の要旨によれば、以下の構成のGaN系HEMTが提供される。
【００２１】
この発明のGaN系HEMTは、キャリアを高速度で走行させるチャネル層と、キャリアを発生させるキャリア供給層と、キャリア供給層上に配置され、キャリア供給層を酸化から防ぎ、かつゲートリーク電流の低減及びゲート電圧の耐圧性を向上させる役割を果たすキャップ層とを具え、キャップ層の厚みが、最小でも11 nmより厚く設定されているGaN系HEMTである。
【００２２】
この発明のGaN系HEMTにおいて、キャリア供給層の厚みを、閾値電圧が正の値をとることが可能である範囲に設定すれば、ノーマリーオフ動作が可能であるGaN系HEMTを実現するのに好適である。
【００２３】
更に、キャップ層を、Siを0から5×1018cm-3の範囲でドーピングされたAlxInyGa1-x-yN結晶層とするのが好適である。
【００２４】
また、さらに、キャップ層を、混晶比を与えるx及びyの値が、0＜x＜0.1、0＜y＜0.1を満たす範囲に設定されているAlxInyGa1-x-yN結晶層とするのが好適である。
【００２５】
また、更に、キャリア供給層がAlxGa1-xN結晶で形成されており、混晶比を与えるxの値が、0.15、0.20及び0.25である場合に対してそれぞれ当該キャリア供給層の厚みをそれぞれ15 nm以下、10 nm以下及び4 nm以下とするのが好適である。
【発明の効果】
【００２６】
上述の発明の要旨によるGaN系HEMTによれば、キャップ層の厚みの増大に対応して、フォワード電圧Vfは増大するのに対し閾値電圧Vthはほとんど影響されない。従って、キャップ層18の厚さを11 nmより厚くすることにより、閾値電圧値Vthの変動をできる限り抑制してフォワード電圧値を高く設定することが可能となり、飽和出力電力Psatを増大させることが可能なGaN系HEMTを実現することが可能となる。
【００２７】
また、GaN系HEMTにおいて、キャップ層の厚みを11 nmより厚くし、かつ閾値電圧が正の値をとることが可能であるキャリア供給層の厚みを設定することにより、フォワード電圧Vfを大きくさせることが可能であって飽和出力電力Psatを増大させることができるノーマリーオフ動作をするGaN系HEMTを実現することが可能となる。
【００２８】
また、キャップ層へのSiドープ量を0〜5×1018cm-3とすることにより、電流コラップス（current collapse）を低減する効果が期待される。
【００２９】
また、キャップ層を形成するAlxInyGa1-x-yN結晶層の混晶比x及びyの値を、それぞれ0≦ｘ＜0.1、0≦y＜0.1を満たすように設定すると、閾値電圧値Vthの大幅な変動を抑制することができる。
【図面の簡単な説明】
【００３０】
【図１】GaN系HEMTの構成の説明に供する概略的断面図である。
【図２】ドレイン電圧Vdsに対するドレイン電流Idsの関係を与えるIds-Vds特性を示す図である。
【図３】ゲート電圧Vgsに対するゲート電流Igsの関係を与えるIgs-Vgs特性を示す図である。
【図４】ドレイン電圧Vdsに対するドレイン電流Idsの関係を与えるIds-Vds特性を示す図である。
【図５】この発明の第1のGaN系HEMTの構成の説明に供する概略的断面図である。
【図６】ゲート電圧Vgsに対するゲート電流Igsの関係を与えるIgs-Vgs特性のキャップ層の厚み依存性を示す図である。
【図７】キャップ層の厚みに対する、フォワード電圧Vf及び閾値電圧Vthの関係を示す図である。
【図８】この発明のGaN系HEMTの製造工程の説明に供する概略的断面図である。(A)は、GaN系HEMTを形成するために使われるエピタキシャル成長基板の断面構造を示す図であり、（B)はフォトレジスト膜を形成した様子を示す図である。
【図９】この発明のGaN系HEMTの製造工程の説明に供する概略的断面図である。(A)は素子間分離層がイオン注入法を実施することによって形成された様子を示す図であり、(B)は保護膜上に再度フォトレジスト膜が形成された様子を示す図であり、(C)はレジスト開口部に露出したSiN膜をRIE法によって除去しチャネル層の一部までをドライエッチングしてリセス部が形成された様子を示す図である。
【図１０】この発明のGaN系HEMTの製造工程の説明に供する概略的断面図である。(A)は、電子ビーム蒸着法等によって金属薄膜を形成した様子を示す図であり、(B)はリフトオフ法によってフォトレジスト膜上に形成されている金属薄膜及び当該フォトレジスト膜が除去された様子を示す図であり、(C)はフォトレジスト膜が塗布されフォトリソグラフィーによってゲート電極が形成される箇所のフォトレジスト膜及び保護膜の一部が除去されキャップ層が露出した状態を示す図である。
【図１１】この発明のGaN系HEMTの製造工程の説明に供する概略的断面図である。(A)はゲート電極を形成するための金属薄膜が蒸着された状態を示す図であり、（B)はリフトオフ法によってゲート電極が形成された様子を示す図である。
【図１２】ドレイン電圧を10 Vとしたときの、キャリア供給層の厚みに対する閾値電圧の関係を示す図である。
【発明を実施するための形態】
【００３１】
図を参照して、この発明の実施の形態につき説明する。なお、図5及び図8〜図11は、この発明のHEMTの基本構成が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例に過ぎない。従って、この発明は、以下の実施の形態に何ら限定されない。
【００３２】
＜第1のGaN系HEMT＞
図5を参照してこの発明の実施形態の第1のGaN系MEMTの構成について説明する。図5は、この発明の第1のGaN系HEMTの構成の説明に供する概略的断面図である。
【００３３】
発明の実施形態の第1のGaN系MEMTは、結晶基板110に、バッファ層112、チャネル層114、キャリア供給層116及びキャップ層118を順次エピタキシャル成長法で形成されたエピタキシャル成長基板に、ソース電極122、ゲート電極124及びドレイン電極126が形成されて構成されている。
【００３４】
ソース電極122及びドレイン電極126に隣接させて素子間分離層134が設けられており、またソース電極122とゲート電極124間、及びドレイン電極126とゲート電極124間にはSiN結晶膜で構成される電極間被覆膜として機能するパッシベーション膜120が設けられている。
【００３５】
ソース電極122とドレイン電極126との関係は、どちらを高電位側に選択するかによって決まる関係、すなわちキャリアの供給側がソース電極でありキャリアの行き先がドレイン電極であるという関係であり、電極構造としては同一の構造である。GaN系HEMTにおいては、キャリアは電子であるので、高電位側として選択された電極がドレイン電極となる。キャリア供給層とは電子を供給する層であるので、電子供給層と呼ばれることもある。また、チャネル層とは、キャリアである電子を高移動度で走行させる層であるので、キャリア走行層あるいは電子走行層と呼ばれることもある。
【００３６】
バッファ層112（AlN層）は、チャネル層114（GaN層）がエピタキシャル成長される際の成長核形成としての役割をもっている。一般に単結晶基板にエピタキシャル成長層を形成するには、基板結晶の格子定数とエピタキシャル成長結晶の格子定数とが近い値であることが望ましい。また、エピタキシャル成長される結晶基板面は結晶格子が欠陥なく規則正しい配列を成していることが望まれるが、研磨されて形成される結晶基板面は、結晶格子が十分に規則正しい配列をしていることを期待することが難しい。
【００３７】
そこで、バッファ層112（AlN層）を、結晶基板110（SiC結晶基板）面に形成することによって、チャネル層114（GaN層）をエピタキシャル成長される好適な条件である、結晶基板の結晶格子が欠陥なく規則正しい配列を成しており、かつ格子定数の大きさの差を小さくするという状態を実現させている。
【００３８】
チャネル層114（GaN層）には、キャリアである電子を高移動度で通過させることが可能であるGaN層が用いられる。
【００３９】
キャリア供給層116（i-AlGaN層）においては、GaN系HEMTが動作中、ピエゾ分極及び自発分極によって、下層に形成されているチャネル層114（GaN層）の上部に、電子を溜め、高速度で電子を移動させることが可能である2次元電子ガスチャネル128が形成される。2次元電子ガスチャネル128は、図5に破線で示す位置、すなわち、チャネル層114とキャリア供給層116の境界近傍でチャネル層114の内部に形成される。尚、キャリア供給層は、キャリアを供給する目的であるため、Inを低組成含んだAlInzGa1-zNであっても良い（0≦z＜0.1)。
【００４０】
キャップ層118（i-GaN層）は、Al元素を含み酸化されやすいキャリア供給層116（i-AlGaN層）を酸化から防ぎ、ゲートリーク電流の低減、及びゲート電圧に対する耐圧性を向上させる効果を持っている。
【００４１】
結晶基板110は、SiC結晶基板が利用される。バッファ層112、チャネル層114、キャリア供給層116及びキャップ層118は、順次有機金属気相成長（MOCVD: Metal Organic Chemical Vapor Deposition）法等によって形成される。バッファ層112は厚みが10〜200 nmであるAlNエピタキシャル成長層であり、チャネル層114はGaNエピタキシャル成長層であり、キャリア供給層116は厚みが10〜30 nmであるAlxGa1-xNエピタキシャル成長層である。
【００４２】
キャリア供給層116は、ノンドープであるAlxGa1-xNエピタキシャル成長層であって、混晶比xは0.15〜0.30の範囲の値に設定されている。また、キャップ層118は厚みが最小でも11 nmより厚く設定されているGaNエピタキシャル成長層である。キャップ層118には意図的にドーピングをしない(UID: Un-Intentionally doped)GaNエピタキシャル成長層である。
【００４３】
キャップ層118は、上述のようにエピタキシャル結晶成長方法によって形成される層であることから、その厚みの実用上の上限値は数十nmである。すなわち、キャップ層118は、これ以上の厚みを確保しても技術上積極的な利点が少なく、産業上の利用可能性から要請されるキャップ層118の厚みの上限値は数十nm程度である。
【００４４】
UID-GaNエピタキシャル成長層は、意図的にSiドーピングを行わなくともn型の導電タイプとして形成される。しかしながら、電子トラップの影響により大電力動作時にドレイン電流が低下してしまうといういわゆる電流コラプス現象を低減する効果が期待できるので、意図的にSiをドーピングしてもよい。ただし、Siのドーピング量を5×1018cm-3以上にすると、ソース電極122とゲート電極124間、及びドレイン電極126ゲート電極124間にリーク電流が無視できない程度発生する。また、フォワード電圧値Vfも低下するという問題が発生するので、キャップ層118であるGaNエピタキシャル成長層にSiをドーピングするにしても、5×1018cm-3以下とするのが望ましい。
【００４５】
この発明の発明者が、実験的に検証したところ、キャップ層118に1×1019 cm-3のSiドーピングを行うと、ソース電極122とゲート電極124間、及びドレイン電極126ゲート電極124間にリーク電流が大きすぎ実用にすることができなかった。また、同様にキャップ層118に2×1018cm-3のSiドーピングを行った場合は、リーク電流値は十分に小さく、またフォワード電圧値Vfも問題となるほど低下することがなかった。この実験の検証結果から、キャップ層118へのSiドーピング量は5×1018cm-3以下とするのが望ましい。
【００４６】
また、キャップ層118は、GaNエピタキシャル成長層に代えて、AlxInyGa1-x-yNエピタキシャル成長層（AlxInyGa1-x-yN結晶層）とすることも可能である。ただし、実験的に検証した結果、Al混晶比x及びIn混晶比yの値を、それぞれ0.1以上に設定すると、閾値電圧値Vthの大幅な変動を抑制することが困難であった。
【００４７】
この発明の実施形態の第1のGaN系HEMTの特徴は、図5に示すキャップ層118の厚みt1が最小でも11 nmより厚く設定されていることである。
【００４８】
図6を参照して、キャップ層118の厚みt1の変化に対応して、ゲート電圧Vgsに対するゲート電流Igsの関係を与えるIgs-Vgs特性がどのように変化するかについて実験を行った結果を説明する。図6は、キャップ層118の厚みt1が0 nm、5 nm及び10 nmである場合のそれぞれにおけるゲート電圧Vgsに対するゲート電流Igsの関係を与えるIgs-Vgs特性を示す図である。図6の横軸にゲート電圧VgsをV単位で目盛って示してあり、縦軸にゲート電流IgsをmA/mm単位で対数目盛を以って示してある。図6の縦軸では、例えば、1.E+01(mA/mm)との表記は、101(mA/mm)すなわち10(mA/mm)を意味する。1.E+00(mA/mm)、1.E-01(mA/mm)等も同様に、それぞれ100(mA/mm)すなわち1 (mA/mm)、10-1(mA/mm)すなわち0.1(mA/mm)を意味する。
【００４９】
図6に示すIgs-Vgs特性の測定においては、UID-GaNエピタキシャル成長層をキャップ層118に用いている。図6に示すように、キャップ層118の厚みt1が厚くなるのに対応して、順方向のゲート電流Igs特性を与えるIgs-Vgs特性曲線が、ゲート電圧Vgsの高電圧側にシフトしていることが分かる。すなわち、キャップ層118の厚みt1を厚くするに従って、ゲート電圧Vgsの上昇に対して、ゲート電流Igsが増大しにくくなることを意味している。
【００５０】
図7を参照して、フォワード電圧Vf及び閾値電圧Vthの関係についての実験結果の説明をする。図7は、キャップ層の厚みに対する、フォワード電圧Vf及び閾値電圧Vthの関係を示す図である。図7の横軸にはキャップ層118の厚みt1をnm単位で目盛って示してあり、左側の縦軸は順方向のゲート電流Igsが1 mA/mmに等しい値をとるときのフォワード電圧Vfの値をV単位で目盛って示してあり、右側の縦軸は順方向のゲート電流Igsが1 mA/mmに等しい値をとるときの閾値電圧Vthの値をV単位で目盛って示してある。図7では、フォワード電圧Vfを黒の菱形で示してあり、閾値電圧Vthを白丸で示してある。
【００５１】
図7によれば、キャップ層118の厚みt1が0 nm、5 nm、10 nmと厚くなるにつれて、フォワード電圧Vfは0.9 Vから2.8 Vへと直線的に増大していることが分かる。また、一方閾値電圧Vthは、-4.2 Vから-4.6 Vへ減少するが、キャップ層118の厚みt1が5 nm及び10 nmである場合を比較すると、その大きさはほとんど変わっていないことが分かる。すなわち、キャップ層118の厚みt1が0 nm、5 nm、10 nmと厚くなると、フォワード電圧Vfは増大するが閾値電圧Vthはほとんど変化しないことが分かる。
【００５２】
HEMTの応用上フォワード電圧Vfは高いほど好ましく、特に、閾値電圧Vthが正の値で動作させる、ノーマリーオフ動作のHEMTを設計する際、閾値電圧Vthは+1.5 V以上確保できることが望ましいとされている。十分な大きさのドレイン電流Idsを確保するためにも、フォワード電圧Vfと閾値電圧Vthとの差が大きいことが望ましく、フォワード電圧Vfは、+3 V以上確保できることが望ましいとされている。このため、図7に示すように、キャップ層118の厚みt1は、11 nm以上であることが必要となる。また、キャップ層118にSiをドーピングした場合は、キャップ層118の厚みt1は、ノンドープである場合と比較して更に厚くする必要がある。
【００５３】
＜第1のGaN系HEMTの製造方法＞
図8〜図11を参照して、この発明の実施形態の第1のGaN系HEMTの製造方法について説明する。図8〜図11は、この発明の実施形態の第1のGaN系HEMTの製造工程の説明に供する概略的断面図である。後述するこの発明の実施形態の第2のGaN系HEMTも、構成するエピタキシャル成長膜の膜厚及び組成が異なるだけであり、製造方法には両者差異がないので、図8〜図11を参照して、の発明の実施形態の第1及び第2のGaN系HEMTの製造方法を一括して説明する。
【００５４】
図8(A)は、GaN系HEMTを形成するために使われるエピタキシャル成長基板の断面構造を示す図である。GaN系HEMTは、図8(A)に示す結晶基板110に、バッファ層112、チャネル層114、キャリア供給層116及びキャップ層118を順次エピタキシャル成長法で形成されたエピタキシャル成長基板に、プラズマCVD（plasma CVDあるいは、PECVD: Plasma-Enhanced Chemical Vapor Depositionと呼ばれることもある。）法、又は熱CVD（thermal Chemical Vapor Deposition）法等によって、厚みが50 nm〜200 nmである保護膜130が形成された基板を用いて形成される。
【００５５】
保護膜130は、GaN系HEMTが完成された際には、図5に示すパッシベーション膜（電極間被覆膜）120となる絶縁膜であり、SiN膜、SiO2膜あるいはSiON膜が使われる。以下の説明では、保護膜130としてSiN膜を利用する場合を想定する。
【００５６】
図8(B)は、後述する素子間分離層134をイオン注入（Ion Implantation）法によって形成する際のフォトレジスト膜132を形成した様子を示す図である。フォトレジスト膜132は、イオン注入法におけるイオンを透過させない性質を有するフォトレジスト材料と膜厚を適宜選択して、通常のフォトリソグラフィー技術によって形成することが可能である。フォトレジスト膜132を形成するレジスト材料はポジティブタイプを選択するのが好ましい。
【００５７】
図9(A)は、素子間分離層134がアルゴンイオンあるいは窒素イオンをイオン種としてイオン注入法を実施することによって形成された様子を示す図である。イオン種の注入を阻止するために形成されたフォトレジスト膜132が除去されている。
【００５８】
図9(B)は、保護膜130上に再度フォトレジスト膜を形成し、後述するソース電極122及びドレイン電極126を形成する予定箇所のフォトレジスト膜を除去して、レジスト開口部140が通常のフォトリソグラフィー技術によって形成された様子を示す図である。レジスト開口部140が設けられたことによって、フォトレジスト膜が分離されてフォトレジスト膜138とフォトレジスト膜136とが形成される。フォトレジスト膜136及び138を形成するレジスト材料はネガティブタイプを選択するのが好ましい。
【００５９】
図9(C)は、レジスト開口部140に露出した保護膜130であるSiN膜を、SF6ガス等を用いた反応性イオンエッチング(RIE: Reactive Ion Etching)法によって除去し、続いてBCl3ガス等を用いたRIE法によって、チャネル層114の一部までをドライエッチングしてリセス部142が形成された様子を示す図である。
【００６０】
GaN結晶で形成されたキャップ層118は非常に高抵抗であるので、このキャップ層118にソース電極及びドレイン電極を形成しても、コンタクト抵抗が非常に高い非オーミック特性を持つ電極となる。そのため、ソース電極及びドレイン電極を形成する箇所は、キャップ層118及びキャリア供給層116を全て除去し、チャネル層114の一部に及ぶ位置までドライエッチングしてリセス部142を形成するのが好適である。なお、キャップ表面に電極を形成しても抵抗は高いがコンタクトは取れる。また、チャネルまで掘り込まなくても、キャップのみを除去してもコンタクト抵抗は高いが、オーミック性を有するコンタクトが取れるので、チャネルまでをリセスすることに限定されるものではない。
【００６１】
このように、リセス部142を形成することによって、リセス部142に電極を埋め込んでソース電極及びドレイン電極を形成するオーミックリセス構造を実現することが可能である。オーミックリセス構造によれば、ソース電極及びドレイン電極とチャネル層114とのオーミックコンタクト界面と2次元電子ガスチャネル128とが直接接触することとなる。この結果、ソース電極及びドレイン電極とチャネル層114とのオーミックコンタクト界面のコンタクト抵抗を小さくすることが可能であり、HEMTとしての電気的特性を向上させることができる。
【００６２】
図10(A)は、電子ビーム蒸着法等によってチタン薄膜あるいはアルミニウム薄膜（以下の説明では金属薄膜ということもある。）を形成した様子を示す図である。金属薄膜148はリセス部142に、及び、金属薄膜144はフォトレジスト膜136及び138上に形成される。
【００６３】
図10(B)は、リフトオフ法によって、フォトレジスト膜136及び138上に形成されている金属薄膜144が除去された様子を示す図である。フォトレジスト膜136及び138上に形成されている金属薄膜144はフォトレジスト膜136及び138と共に除去され、リセス部142に形成された金属薄膜148が残され、この残された金属薄膜148が、素子が完成された際に、図5に示したソース電極122及びドレイン電極126となる。
【００６４】
リフトオフ法によって、フォトレジスト膜136及び138と金属薄膜144とを除去した後に、窒素ガス雰囲気中で600℃のアニール処理を行う。このアニール処理によって、ソース電極122及びドレイン電極126となる金属薄膜148のオーミックコンタクトが形成される。
【００６５】
図10(C)は、フォトレジスト膜150を塗布し、通常のフォトリソグラフィーによって、ゲート電極が形成される箇所のフォトレジスト膜150と保護膜130の一部が除去され、キャップ層118が露出した状態を示す図である。キャップ層118が露出した箇所がレジスト開口部152である。
【００６６】
図11(A)は、電子ビーム蒸着法等によって、ゲート電極を形成するための金属薄膜154及び158が蒸着された状態を示す図である。レジスト開口部152に形成される金属薄膜を金属薄膜158と表し、フォトレジスト膜150上に形成される金属薄膜を金属薄膜154と表してある。金属薄膜154及び158は、ニッケル、白金、あるいは金を用いて形成するのが好適である。
【００６７】
図11(B)は、リフトオフ法によって、金属薄膜158が残され金属薄膜154及びフォトレジスト膜150が除去された様子を示す図である。このリフトオフ工程によって、ゲート電極158（図5に示したゲート電極124）が形成される。リフトオフ工程終了後、窒素ガス雰囲気中で400℃のアニール処理を行う。このアニール処理によって、ゲート電極158とキャップ層118との密着性が向上され素子特性の向上が図られる。
【００６８】
＜第2のGaN系HEMT＞
この発明の実施形態の第2のGaN系HEMTは、その基本的な構造は、図5を参照して説明した第1のGaN系HEMTと同様であるので、重複する説明を省略する。第1のGaN系HEMTと第2のGaN系HEMTとの相違点は、第2のGaN系HEMTがノーマリーオフ動作するHEMTとして設計されている点である。このために、構造上キャップ層118の厚みt1が最小でも11 nmより厚く設定されている点は共通するが、これに加えて更に、図5に示すキャリア供給層116の厚みt2を、閾値電圧Vthの値が正の値をとる範囲に設定してあることが特徴である。
【００６９】
RFの周波数帯域の増幅器等において利用されるHEMTにおいては、制御回路が故障した際にも、ソースとドレイン間を短絡させることなく、すなわち、ゲート電圧Vgs＝0 Vとなってもソースとドレイン間に電流が流れない状態を確保し、機器の安全性を確保するため、ノーマリーオフ型のHEMTが求められている。しかしながら、従来のGaN系HEMTにおいては、基本的にノーマリーオン型が製造しやすいことと、フォワード電圧Vfの値が0.8〜1.8 V程度であることから、ゲート電圧Vgsの値を正の値の範囲で大きくすることができないという事情がある。このため、ドレイン電流Idsの最大値であるIds-maxをあまり大きく取れないことを前提として、ノーマリーオフ型のHEMTを設計していた。
【００７０】
図5を参照して説明したように、キャリア供給層116は、ノンドープ又はSiドープされたAlxGa1-xN層であり、この発明の実施形態の第1のGaN系HEMTにあっては、その厚みが10〜30 nmであった。そしてAl混晶比xは0.15〜0.30であった。
【００７１】
第1のGaN系HEMTと基本構造を同一とし、ノーマリーオフ動作させる、すなわち閾値電圧Vthの値が0 V以上である、HEMTを設計するには、キャリア供給層116の厚みを制限する必要がある。このことを、図12を参照して説明する。
【００７２】
図12は、ドレイン電圧Vdsを10 Vとしたときの、キャリア供給層116の厚みt2に対する閾値電圧Vthの関係を示す図である。図12では、ゲート長が1.0μmに設定された場合を示してある。図12の横軸はキャリア供給層116（AlxGa1-xN層）の厚みをnm単位で目盛って示してあり、縦軸は閾値電圧Vthの値をV単位で目盛って示してある。図12では、AlxGa1-xN層の混晶比xの値が0.15、0.20及び0.25である場合に対して示してある。また、キャリア供給層116（AlxGa1-xN層）にはドーピングを行っていない。
【００７３】
AlxGa1-xN層の混晶比xの値が0.25である場合を例にして説明すると、ノーマリーオフ動作（閾値電圧Vthが正の値の範囲での動作）をさせるためには、キャリア供給層116の厚みt2を4 nm以下にすることが求められる（図12中で左側の上向きの矢印の箇所を参照）。同様にAlxGa1-xN層の混晶比xの値が0.20及び0.15である場合は、キャリア供給層116の厚みt2をそれぞれ10 nm及び15 nm以下とする必要があることが分かる（図12中央及び右側の上向きの矢印の箇所を参照）。
【００７４】
以上説明した様に、閾値電圧Vthの値が正の値をとる、キャリア供給層116の厚みt2とは、キャリア供給層116を形成するAlxGa1-xN結晶の混晶比xが0.15、0.20及び0.25である場合において、それぞれ15 nm以下、10 nm以下及び4 nm以下の厚みを意味する。
【００７５】
なお、キャリア供給層116（AlxGa1-xN層）にはドーピングを行っていない場合について、キャリア供給層116の厚みt2に関する説明を行ったが、キャリア供給層116にSiをドープした場合は、キャリア供給層116を同一の厚みで比較すると、閾値電圧Vthが低下する傾向にあることを確かめている。すなわち、キャリア供給層116にSiをドープした場合、キャリア供給層116の厚みt2は、ドーピングを行っていない場合に比べて薄くする必要がある。ちなみに、ゲート長が短くなるとAlGaNの厚さを厚くする方向に増加する。例えばLgが0.1μmなら、Al組成25％ではAlGaN厚を6nmとすればよい。
【符号の説明】
【００７６】
10、110：結晶基板
12、112：バッファ層
14、114：チャネル層
16、116：キャリア供給層
18、118：キャップ層
20、120：SiNパッシベーション膜（電極間被覆膜）
22、122：ソース電極
24、124：ゲート電極
26、126：ドレイン電極
28、128：2次元電子ガスチャネル
130：保護膜
132、136、138、150：フォトレジスト膜
134：素子間分離層
140、152：レジスト開口部
142：リセス部
144、148、154、158：金属薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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