(57)【要約】【課題】効率的に演算部相互のデータのやりとりが可能であり、かつ各演算部の独立性を確保し、いずれか１つの演算部が故障したとしても他の演算部には全く影響を及ぼさない保護リレー装置を提供する。【解決手段】メイン制御演算部１をマスタバスとし他の制御演算部２〜４をスレーブとして、アクセスされる第１のパラレルシングルマスタバスＲで接続し、外部インタフェース制御演算部２をマスタバスとし他の制御演算部１，３及び４をスレーブとして、アクセスされる第２のパラレルシングルマスタバスＮで接続する、という２つのパラレルシングルマスタバスで接続する。【選択図】図１
2010068700.tif 000002
【特許請求の範囲】
【請求項１】
電力系統から電圧・電流信号を取り込むアナログ入力手段と、機器の接点情報を取り込むと共に機器に対し操作出力信号を与えるデータ入出力手段と、からの入力を受付け、電力系統から取り込んだ電圧・電流信号をサンプリングし、サンプリングによって得られたディジタルデータにしたがってディジタルフィルタ演算を実行するメイン制御演算手段と、装置の整定、設定操作及び状態表示を行う外部インタフェース制御演算手段と、系統情報を入力してリレー演算や各種の制御演算を行う他の制御演算手段と、を備え、
前記各制御演算手段は、それぞれデュアルポートメモリを備え、
前記各制御演算手段の間を、
前記メイン制御演算手段をマスタバスとし、前記他の制御演算手段をスレーブとして、前記デュアルポートメモリを介してアクセスされる第１のパラレルシングルマスタバスと、
前記外部インタフェース制御演算手段をマスタバスとし、前記メイン制御演算手段を含むそれ以外の制御演算手段をスレーブとして、前記デュアルポートメモリを介してアクセスされる第２のパラレルシングルマスタバスと、によって接続したことを特徴とする保護リレー装置。
【請求項２】
前記他の制御演算手段には、系統情報を入力してリレー演算を実行するフェールセーフ制御演算手段が含まれ、
前記メイン制御演算手段と、前記フェールセーフ制御演算手段の間を、メイン制御演算手段からフェールセーフ制御演算手段への専用シリアル信号線と、フェールセーフ制御演算手段からメイン制御演算手段への専用シリアル信号線とからなるフェールセーフシリアル信号線群で接続したことを特徴とする請求項１記載の保護リレー装置。
【請求項３】
前記フェールセーフシリアル信号線群は、高頻度の定周期にデータをやりとりする高速のシリアル信号線群と、低周期又は随時データをやりとりする低速のシリアル信号線群とからなることを特徴とする請求項２記載の保護リレー装置。
【請求項４】
前記メイン制御演算手段から前記アナログ入力手段への専用シリアル信号線と、前記アナログ入力手段からメイン制御演算手段への専用シリアル信号線と、からなるアナログ入力用シリアル信号線群を備え、
前記アナログ入力用シリアル信号線群を、前記メイン制御演算手段以外の他の制御演算手段に対して分岐接続させ、当該他の制御演算手段に前記アナログ入力手段のデータを直接入力することを特徴とする請求項１〜３のいずれか１項に記載の保護リレー装置。
【請求項５】
前記メイン制御演算部からデータ入出力手段への専用シリアル信号線と、前記データ入出力手段から前記メイン制御演算部への専用シリアル信号線と、からなるデータ入出力シリアル信号線群を備え、
前記データ入出力シリアル信号線群を、前記メイン制御演算手段以外の他の制御演算手段に対して分岐接続させ、当該他の制御演算手段に前記データ入出力手段のデータを直接入力することを特徴とする請求項１〜４のいずれか１項に記載の保護リレー装置。
【請求項６】
電力系統から電圧・電流信号を取り込むフェールセーフ用アナログ入力手段を備え、
前記フェールセーフ制御演算手段は、フェールセーフ用アナログ入力手段を制御し、
前記フェールセーフ制御演算手段からフェールセーフ用アナログ入力手段への専用シリアル信号線と、フェールセーフ用アナログ入力手段からフェールセーフ制御演算部への専用シリアル信号線と、からなるフェールセーフ用アナログ入力シリアル信号線群を備え、
前記フェールセーフ用アナログ入力シリアル信号線群を、前記フェールセーフ用制御演算手段以外の他の制御演算手段に対して分岐接続させ、当該他の制御演算手段に前記フェールセーフ用アナログ入力手段のデータを直接入力することを特徴とする請求項２〜５のいずれか１項に記載の保護リレー装置。
【請求項７】
機器の接点情報を取り込むと共に機器に対し操作出力信号を与えるフェールセーフ用データ入出力手段を備え、
前記フェールセーフ制御演算手段は、フェールセーフ用データ入出力手段を制御し、
前記フェールセーフ制御演算手段から前記フェールセーフ用データ入出力手段への専用シリアル信号線と、前記フェールセーフ用データ入出力手段から前記フェールセーフ制御演算手段への専用シリアル信号線と、からなるフェールセーフ用データ入出力シリアル信号線群を備え、
前記フェールセーフ用データ入出力シリアル信号線群を、前記フェールセーフ用制御演算手段以外の他の制御演算手段に対して分岐接続させ、当該他の制御演算手段に前記フェールセーフ用データ入出力手段のデータを直接入力することを特徴とする請求項２〜６のいずれか１項に記載の保護リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護リレー装置に係り、特に効率的に演算部相互のデータのやりとりが可能な保護リレー装置に関する。
【背景技術】
【０００２】
保護リレー装置において、演算部をいくつかのユニットで構成する場合、ユニット間でデータをやりとりすることが必要である。一例として図９に示すように、従来は、複数のユニット間を共通のパラレルバスで接続し、このパラレルバスを介して、データのやりとりをしていた。
【０００３】
他の例としては、図１０に示すように複数のユニット間を共通のシリアルバスで接続するものが従来より提案されている。シリアルバスを用いた場合、図９で示したパラレルバスと比較して、基板間の信号線が少なくて済む利点がある。
【特許文献１】特開２００５−２１８２２０号公報
【特許文献２】特開２００６−１４１１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来のパラレルバス伝送では、一般的には、複数のユニット間にマルチマスタバスを使用するため、各ユニットは任意のタイミングで任意の相手ユニットとデータのやり取りが可能である一方で、同時にシステムバスを使用することを回避するためのバス調停が必要となっていた。このとき、バス調停によって同時アクセス要求した一方のユニットは待たされることになるため、アクセス時間の変動が生じていた。また、あるユニットがバスアクセス中に故障した場合には、他ユニットはバスを使用することができなくなるという課題が存在した。
【０００５】
また、シリアルバス伝送において、同時にシリアルバスを使用することを回避するための方法としては、（１）パラレルバスと同様に別途バス調停信号線を設ける、（２）バスが空いているときに送信が必要なユニットにおいて送信を開始し、他ユニットが同時に送信した場合は衝突を検出して適当な時間経過後に再送する、（３）１台のユニットがバス使用権を与えるトークンを送出し、トークンを受けたユニットが必要な送信を行なう、の３種類が考えられる。
【０００６】
このうち、（１）のバス調停はパラレルバスと同様、バス調停によって同時アクセス要求した一方のユニットは待たされることになるため、アクセス時間の変動が生じるという課題があった。（２）の衝突検出の場合は、バス使用率が上がってくると、バスが使用できなくなる可能性が高くなるという課題があった。イーサネット（登録商標）を用いた場合で、バスが使用できなくなる可能性は４０％といわれている。（３）のトークンを受けたユニットが必要な送信を行なう態様では、トークン巡回のために臨時に送信する必要が出たというような場合でも、ユニットがトークンを取得するまで送信できないという課題があった。
【０００７】
また、（１）〜（３）に共通して、パラレルバス伝送と同様、あるユニットがバスアクセス中に故障した場合には、他ユニットはバスを使用することができなくなるという課題があった。
【０００８】
このように、複数のユニット間を共通のパラレルバスで接続する方法であっても、複数のユニット間を共通のシリアルバスで接続する方法であっても、（１）複数のユニットが同時にバスを使用することを回避するためバス調停などの手段が必要である、（２）１台のユニットがバス使用中に故障発生した場合に、他ユニットはバスを使用することができなくなる、すなわち、ユニット相互でのデータのやりとりが不可能となる、という課題が存在した。
【０００９】
本発明は、上記の従来技術の課題を解決するためになされたものであり、その目的は、効率的に演算部相互のデータのやりとりが可能であり、かつ各演算部の独立性を確保し、いずれか１つの演算部が故障したとしても他の演算部には全く影響を及ぼさない保護リレー装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、電力系統から電圧・電流信号を取り込むアナログ入力手段と、機器の接点情報を取り込むと共に機器に対し操作出力信号を与えるデータ入出力手段と、からの入力を受付け、電力系統から取り込んだ電圧・電流信号をサンプリングし、サンプリングによって得られたディジタルデータにしたがってディジタルフィルタ演算を実行するメイン制御演算手段と、装置の整定、設定操作及び状態表示を行う外部インタフェース制御演算手段と、系統情報を入力してリレー演算や各種の制御演算を行う他の制御演算手段と、を備え、前記各制御演算手段は、それぞれデュアルポートメモリを備え、前記制各制御演算手段の間を、前記メイン制御演算手段をマスタバスとし、前記他の制御演算手段をスレーブとして、前記デュアルポートメモリを介してアクセスされる第１のパラレルシングルマスタバスと、前記外部インタフェース制御演算手段をマスタバスとし、前記メイン制御演算手段を含むそれ以外の制御演算手段をスレーブとして、前記デュアルポートメモリを介してアクセスされる第２のパラレルシングルマスタバスと、によって接続したことを特徴とする。
【００１１】
以上のような本発明では、メイン制御演算手段は、第１のパラレルシングルマスタバスを介して、マスタとしてアクセスし、他の演算手段はデュアルポートメモリを介してスレーブとしてアクセスされる。一方、外部インタフェース制御演算手段は、第２のパラレルシングルマスタバスを介して、マスタとしてアクセスし、メイン制御演算手段を含むそれ以外の演算手段はデュアルポートメモリを介してスレーブとしてアクセスされる。
【００１２】
このように、２つのパラレルシングルマスタバスで、保護リレー装置の内部構成間を接続する。いずれのバスもデュアルポートメモリを介しているので各制御演算手段は独立して動作する。また、１つの制御演算手段が故障しても他の制御演算手段は故障した制御演算手段のデータを得られない以外は全く影響なく制御演算を続けることができる。
【００１３】
以上のような本実施形態における保護リレー装置では、その内部構成である制御演算手段を、２つのパラレルシングルマスタバスで接続する構成とし、それぞれの制御演算手段にデュアルポートメモリを設けたことにより、複数のユニットが同時にバスを使用することを回避するためのバス調停などの手段が不要になる。また、１台のユニットがバス使用中に故障発生した場合であっても、他ユニットはバスを継続的に使用することができる。
【発明の効果】
【００１４】
以上のような本発明によれば、効率的に演算部相互のデータのやりとりが可能であり、かつ各演算部の独立性を確保し、いずれか１つの演算部が故障したとしても他の演算部には全く影響を及ぼさない保護リレー装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明を実施するための最良の形態（以下、各項において「本実施形態」という。）について、図面を参照して具体的に説明する。
【００１６】
［１．第１の実施形態］
［１−１．構成］
本実施形態における保護リレー装置は、図１に示すように、大別して、メイン制御演算部１と、装置の整定・設定操作及び状態表示を行う外部インタフェース制御演算部２と、系統情報を入力してリレー演算を実行するフェールセーフ制御演算部３と、その他の制御演算部４とからなり、この保護リレー装置の外部に、アナログ入力部５、データ入出力部６並びに、フェールセーフ用アナログ入力部７及びフェールセーフ用データ入出力部８とを備える。なお、保護リレー装置内部の大別した構成要素である各演算部１〜４と、外部入力又は入出力部５〜８及びその接続構成については、従来と同様であるので、説明を適宜省略する。
【００１７】
本実施形態では、保護リレー装置の内部構成要素を、メイン制御演算部１をマスタバスとし他の制御演算部４をスレーブとして、アクセスされる第１のパラレルシングルマスタバス（以下、「Ｒバス」という。）で接続し、外部インタフェース制御演算部２をマスタバスとし他の制御演算部１，３及び４をスレーブとして、アクセスされる第２のパラレルシングルマスタバス（以下、「Ｎバス」という。）で接続する、という２つのパラレルシングルマスタバスで接続した点に構成上の特徴を有する。
【００１８】
メイン制御演算部１は、電力系統から電圧・電流信号を取り込むアナログ入力部５、及び機器の接点情報を取り込むと共に機器に対し操作出力信号を与えるデータ入出力部６からの入力をアナログ制御回路１３及びＩ／Ｏ制御回路１４において受付け、電力系統から取り込んだ電圧・電流信号をサンプリングし、サンプリングによって得られたディジタルデータにしたがってディジタルフィルタ演算を実行するものである。そして、この演算結果に基づいて、メイン制御演算部１はバスマスタとして、Ｒバスマスタ回路１２を通じて、スレーブとなるその他の制御演算部４は、Ｒバススレーブポートメモリ４２により制御信号を受信し、制御されるものである。
【００１９】
メイン制御演算部１と、その他の制御演算部４を接続する内部バスとして、それぞれＮバススレーブデュアルポートメモリを介してアクセスされるＲバスが設けられている。なお、保護リレー装置の内部を構成する構成要素が、それぞれデュアルポートメモリを備えることにより、第１のメモリから転送されるデータの受け取りと、その記憶したデータを出力とを並列に行うことができるようになっている。
【００２０】
また、外部インタフェース制御演算部２は、装置の整定・設定操作及び状態表示を行うものである。この外部インタフェース制御演算部２をバスマスタとし、Ｎバスマスタ回路２１を通じ、一方、その他の制御部１，３及び４をスレーブとし、Ｎバススレーブデュアルポートメモリ１１，３１，４１を介してアクセスされるＮバスが設けられている。このように、本実施形態の保護リレー装置においては、各制御演算部間を２つのパラレルシングルマスタバスで接続するように構成している。
【００２１】
メイン制御演算部１とアナログ入力部５とは、メイン制御演算部１がアナログ入力部５を制御し、かつメイン制御演算部１からアナログ入力部５への専用シリアル信号線と、アナログ入力部５からメイン制御演算部１への専用シリアル信号線とからなるシリアル信号線群ＭＡによって接続されている。
【００２２】
また、メイン制御演算部１とデータ入出力部６とは、メイン制御演算部１がデータ入出力部６を制御し、かつメイン制御演算部１からデータ入出力部６への専用シリアル信号線と、データ入出力部６からメイン制御演算部１への専用シリアル信号線とからなるシリアル信号線群ＭＩＯによって接続されている。
【００２３】
一方、フェールセーフ制御演算部３とフェールセーフ用アナログ入力部７とは、フェールセーフ制御演算部３が、フェールセーフ用アナログ制御回路３２を通じて、フェールセーフ用アナログ入力部７を制御し、かつフェールセーフ制御演算部３からフェールセーフ用アナログ入力部７への専用シリアル信号線と、アナログ入力部５からメイン制御演算部１への専用シリアル信号線とからなるシリアル信号線群ＦＡによって接続されている。
【００２４】
また、フェールセーフ制御演算部３とフェールセーフ用データ入出力部８とは、フェールセーフ制御演算部３が、フェールセーフ用Ｉ／Ｏ制御回路３３を通じて、フェールセーフ用データ入出力部８を制御し、かつフェールセーフ制御演算部３からフェールセーフ用データ入出力部８への専用シリアル信号線とフェールセーフ用データ入出力部８からフェールセーフ制御演算部３への専用シリアル信号線とからなるシリアル信号線群ＦＩＯによって接続されている。
【００２５】
［１−２．作用効果］
保護リレー装置の内部構成要素の間でのデータのやりとりは、以下の４態様がその大半を占める。
（１）メイン制御演算部１と、その他の制御演算部４（外部インタフェース制御演算部２を除く）との間の保護制御情報のやりとり
（２）外部インタフェース制御演算部２と、メイン制御演算部１との間の設定値とステータス情報のやりとり
（３）外部インタフェース制御演算部２と、その他の制御演算部４との間の設定値とステータス情報のやりとり
（４）外部インタフェース制御演算部２と、フェールセーフ制御演算部３との間の設定値とステータス情報のやりとり
このとき、バスマスタとしてバスを制御するのは、上述の通り、メイン制御演算部１と外部インタフェース制御演算部２である。
【００２６】
このため、メイン制御演算部１は、Ｒバスマスタ回路１２からＲバスを介して、マスタとしてアクセスし、その他の制御演算部４はＲバススレーブデュアルポートメモリ４２を介してスレーブとしてアクセスされる。一方、外部インタフェース制御演算部２は、Ｎバスマスタ回路２１からＮバスを介して、マスタとしてアクセスし、メイン制御演算部１を含む他の演算部はＮバススレーブデュアルポートメモリ１１，３１，４１を介してスレーブとしてアクセスされる。
【００２７】
このように、ＲバスとＮバスの２つのパラレルシングルマスタバスで、保護リレー装置の内部構成間を接続する。いずれのバスもデュアルポートメモリを介しているので各制御演算部は独立して動作する。また、１つの制御演算部が故障しても他の制御演算部は故障した制御演算部のデータを得られない以外は全く影響なく制御演算を続けることができる。
【００２８】
以上のような本実施形態における保護リレー装置では、その内部構成である制御演算部１〜４を、ＲバスとＮバスの２つのパラレルシングルマスタバスで接続する構成とし、それぞれの制御演算部１〜４にデュアルポートメモリを設けたことにより、複数のユニットが同時にバスを使用することを回避するためのバス調停などの手段が不要になる。また、１台のユニットがバス使用中に故障発生した場合であっても、他ユニットは継続的にバスを使用することができる。
【００２９】
このように、本実施形態によれば、効率的に演算部相互のデータのやりとりが可能であり、かつ各演算部の独立性を確保し、いずれか１つの演算部が故障したとしても他の演算部には全く影響を及ぼさない保護リレー装置を提供することができる。
【００３０】
［２．第２の実施形態］
本発明の第２の実施形態における保護リレー装置は、図２に示すように、第１の実施形態（図１）の構成に加えて、メイン制御演算部１とフェールセーフ制御演算部３との間を、メイン制御演算部１からフェールセーフ制御演算部３への専用シリアル信号線とフェールセーフ制御演算部３からメイン制御演算部１への専用シリアル信号線とによるシリアル信号線群Ｆで接続したものである。
【００３１】
ここで、メイン制御演算部１とフェールセーフ制御演算部３の間は少量のデータであるが相互のデータのやりとりが存在する。しかしながら、データ量的にはパラレルシングルマスタバスを使用するほどではない。そのため、メイン制御演算部１及びフェールセーフ制御演算部３のそれぞれにシリアル信号線群回路１５，３４を設け、メイン制御演算部１からフェールセーフ制御演算部３への専用シリアル信号線とフェールセーフ制御演算部３からメイン制御演算部１への専用シリアル信号線とによるシリアル信号線群Ｆで接続してデータのやりとりを行なう。
【００３２】
この専用シリアル信号線のデータのやり取りは、インタフェースハードウェア上に設けられた小容量のメモリまたはラッチを介して一定の周期で自動的に行なわれる。このため、各制御演算部は、互いに相手の制御演算部を意識せずに独立に制御演算を行なうことができる。また、一方の制御演算部に故障が発生してもデータが得られないだけで、他方の制御演算部は、制御演算をそのまま継続することが可能である。
【００３３】
以上のような本実施形態によれば、第１の実施形態の効果に加えて、メイン制御演算部１とフェールセーフ制御演算部３の間のデータのやりとりを効率的に行なうことができ、かつ一方の制御演算部が故障しても、他の制御演算部に一切影響を及ぼさずに他方の制御演算を継続することができる。
【００３４】
［３．第３の実施形態］
本発明の第３の実施形態における保護リレー装置は、図３に示すように、第２の実施形態（図２）の構成に加えて、メイン制御演算部１とフェールセーフ制御演算部３の間を、高頻度で定周期にデータをやりとりする高速のシリアル信号線群ＦＨと、低周期あるいは随時データをやりとりする低速のシリアル信号線群ＦＬとで接続した構成である。
【００３５】
第２の実施形態に加えてメイン制御演算部１とフェールセーフ制御演算部３の間を、高速のシリアル信号線群ＦＨによって高頻度（１ｍｓ程度の頻度）の定周期にデータをやりとし、低速のシリアル信号線群ＦＬによって低周期（数ｍｓ以上の低周期）あるいは随時にデータをやりとりを行う。データは、用途により早い周期に転送が必要なものと、遅い周期でよいものがあるが、２種類のシリアル信号線群によって最適に周期でデータのやりとりが可能となる。
【００３６】
以上のような本実施形態によれば、第２の実施形態の効果に加えて、メイン制御演算部１とフェールセーフ制御演算部３の間を、最適なテータ更新頻度にて任意のデータのやりとりが可能となる。また、一方の制御演算部が故障しても一切他の制御演算部に影響させずに他方の制御演算を継続できる効果がある。
【００３７】
［４．第４の実施形態］
本発明の第４の実施形態における保護リレー装置は、図４に示すように、第１の実施形態（図１）の構成に加え、シリアル信号線群ＭＡにおいて、アナログ入力部５からメイン制御演算部１への専用シリアル信号線を保護リレー装置の内部において分岐させ外部インタフェース制御演算部２、及びその他の制御演算部４に、それぞれアナログ受信回路２２，４３を設け、これらの制御演算部に直接アナログ入力部５のデータを入力するようにした構成である。
【００３８】
このような本実施形態の構成では、アナログ入力部５に対する制御はメイン制御演算部１が行なう。アナログ入力部５からのデータを他の制御演算部に直接入力できるようにしたため、メイン制御演算部１の一切の処理なしに他の制御演算部はアナログ入力部５のデータを処理する。
【００３９】
直接入力インタフェースは、すべてハードウェア処理をしており、入力されたデータはハードウェア内の小容量のメモリに格納されるため、サンプリング周期内の制御演算部は任意のタイミングでデータを使用することができる。
【００４０】
以上のような本実施形態によれば、第１の実施形態の効果に加えて、アナログ入力部５とその他の制御演算部４の間をメイン制御演算部１の一切の処理なしにデータ受信が可能となる。このためその他の制御演算部４のデータを転送する必要がなくメイン制御演算部１の演算負担は全く増えない。また、アナログ入力部５に対する制御機能以外の部分でメイン制御演算部１に故障が発生しても他の制御演算部に影響させずに他方の制御演算を継続できる。逆に他の制御演算部に故障が発生してもメイン制御演算部１には全く影響させずに制御演算を継続できる。
【００４１】
［５．第５の実施形態］
本発明の第５の実施形態における保護リレー装置は、図５に示すように、図１の構成に加えて、シリアル信号線群ＭＩＯにおいて、データ入出力部６からメイン制御演算部１への専用シリアル信号線を保護リレー装置の内部において分岐させ外部インタフェース制御演算部２などの他の制御演算部に接続して、他の制御演算部に直接データ入出力部６のデータを入力させた構成である。
【００４２】
以上の構成の本実施形態では、第１の実施形態に加えて以下の作用を有する。データ入出力部６に対する制御は、メイン制御演算部１が、Ｉ／Ｏ制御回路１４を通じて行なう。一方で、データ入出力部６からメイン制御演算部１への専用シリアル信号線を、外部インタフェース制御演算部２などの他の制御演算部に、Ｉ／Ｏ受信回路２３，４４を通じて接続して、他の制御演算部に直接データ入出力部６のデータを入力させた構成とすることにより、データ入出力部６からのデータを、他の制御演算部に直接入力できるようにしたため、他の制御演算部は、メイン制御演算部１の一切の処理なしにデータ入出力部６の入力データを処理する。
【００４３】
また、直接入力インタフェースは、すべてハードウェア処理をしており、入力されたデータはハードウェア内の小容量のメモリに格納されるため、サンプリング周期内の制御演算部は任意のタイミングでデータを使用することができる。
【００４４】
以上のような本実施形態によれば、第１の実施形態の効果に加えて、データ入出力部６とその他の制御演算部４の間をメイン制御演算部１の一切の処理なしにデータ受信が可能となる。このためその他の制御演算部４のデータを転送する必要がなくメイン制御演算部１の演算負担は全く増えない。また、データ入出力部６に対する制御機能以外の部分でメイン制御演算部１に故障が発生しても他の制御演算部に影響させずに他方の制御演算を継続できる。逆に他の制御演算部に故障が発生してもメイン制御演算部１には全く影響させずに制御演算を継続できる。
【００４５】
［６．第６の実施形態］
本発明の第６の実施形態における保護リレー装置は、図６に示すように、図１の構成に加えて、シリアル信号線群ＦＡにおいて、フェールセーフ用アナログ入力部７からフェールセーフ制御演算部３への専用シリアル信号線を保護リレー装置の内部において分岐させ外部インタフェース制御演算部２などの他の制御演算部に接続して、他の制御演算部のフェールセーフ用アナログ受信回路２４，３２を通じて、他の制御演算部に直接フェールセーフ用アナログ入力部７のデータを入力させた構成である。
【００４６】
以上の構成の本実施形態では、第１の実施形態に加えて以下の作用を有する。フェールセーフ用アナログ入力部７に対する制御はフェールセーフ制御演算部３が行なう。一方で、シリアル信号線群ＦＡにより、フェールセーフ用アナログ入力部７からフェールセーフ制御演算部３への専用シリアル信号線を、他の制御演算部に接続して、他の制御演算部に直接フェールセーフ用アナログ入力部７のデータを入力させるようにし、フェールセーフ用アナログ入力部７からのデータを他の制御演算部に直接入力できるようにした。これにより、フェールセーフ制御演算部３の一切の処理なしに、他の制御演算部はフェールセーフ用アナログ入力部７のデータを処理することができる。
【００４７】
また、直接入力インタフェースは、すべてハードウェア処理をしており、入力されたデータはハードウェア内の小容量のメモリに格納されるため、サンプリング周期内の制御演算部は任意のタイミングでデータを使用することができる。
【００４８】
以上のような本実施形態によれば、第１の実施形態の効果に加えて、フェールセーフ用アナログ入力部７と、その他の制御演算部４の間をフェールセーフ制御演算部３の一切の処理なしにデータの受信が可能となる。このため、その他の制御演算部４のデータを転送する必要がなくフェールセーフ制御演算部３の演算負担は全く増えない。
【００４９】
また、フェールセーフ用アナログ入力部７に対する制御機能以外の部分でフェールセーフ制御演算部３に故障が発生しても他の制御演算部に影響させずに他方の制御演算を継続できる。逆に他の制御演算部に故障が発生してもフェールセーフ制御演算部３には全く影響させずに制御演算を継続できる。
【００５０】
［７．第７の実施形態］
本発明の第７の実施形態における保護リレー装置は、図７に示すように、図１の構成に加えて、シリアル信号線群ＦＩＯにおいて、フェールセーフ用データ入出力部８からフェールセーフ制御演算部３への専用シリアル信号線を保護リレー装置の内部において分岐させ外部インタフェース制御演算部２などの他の制御演算部に接続して、他の制御演算部のフェールセーフ用Ｉ／Ｏ受信回路２５，３３に直接フェールセーフ用データ入出力部８のデータを入力させた構成である。
【００５１】
以上の構成の本実施形態では、第１の実施形態に加えて、以下の作用を有する。フェールセーフ用データ入出力部８に対する制御はフェールセーフ制御演算部３が行なう。一方で、シリアル信号線群ＦＩＯによって、フェールセーフ用データ入出力部８からフェールセーフ制御演算部３への専用シリアル信号線を外部インタフェース制御演算部２などの他の制御演算部に接続して、他の制御演算部に直接フェールセーフ用データ入出力部８のデータを入力させた構成とし、フェールセーフ用データ入出力部８からのデータを他の制御演算部に直接入力できるようにした。これにより、フェールセーフ制御演算部３の一切の処理なしに他の制御演算部はフェールセーフ用データ入出力部８の入力データを処理する。
【００５２】
直接入力インタフェースは、すべてハードウェア処理をしており、入力されたデータはハードウェア内の小容量のメモリに格納されるため、サンプリング周期内の制御演算部は、任意のタイミングでデータを使用することができる。
【００５３】
以上のような本実施形態によれば、第１の実施形態の効果に加えて、フェールセーフ用データ入出力部８とその他の制御演算部４の間をフェールセーフ制御演算部３の一切の処理なしにデータ受信が可能となる。このため、その他の制御演算部４のデータを転送する必要がなくフェールセーフ制御演算部３の演算負担は全く増えない。
【００５４】
また、フェールセーフ用データ入出力部８に対する制御機能以外の部分でフェールセーフ制御演算部３に故障が発生しても他の制御演算部に影響させずに他方の制御演算を継続できる。逆に他の制御演算部に故障が発生してもフェールセーフ制御演算部３には全く影響させずに制御演算を継続できる。
【００５５】
［８．第８の実施形態］
本発明の第８の実施形態における保護リレー装置は、図８に示すように、第１の実施形態、第３の実施形態から第６の実施形態において示した構成を組み合わせたものである。このような本実施形態では、第１の実施形態、第３の実施形態から第６の実施形態において示した作用を有する。
【００５６】
以上のような本実施形態によれば、メイン制御演算部１、フェールセーフ制御演算部３、外部インタフェース制御演算部２などの他の制御演算部の間で効率的なデータ転送が可能となり、かつある制御演算部が故障しても他の制御演算部の動作には影響を及ぼさない。
【００５７】
また、メイン制御演算部１およびフェールセーフ制御演算部３と独立に外部インタフェース制御演算部２などの他の制御演算部がアナログ入力部５、データ入出力部６、フェールセーフ用アナログ入力部７の入力データを使用することが可能となる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態における保護リレー装置のブロック構成図
【図２】本発明の第２の実施形態における保護リレー装置のブロック構成図
【図３】本発明の第３の実施形態における保護リレー装置のブロック構成図
【図４】本発明の第４の実施形態における保護リレー装置のブロック構成図
【図５】本発明の第５の実施形態における保護リレー装置のブロック構成図
【図６】本発明の第６の実施形態における保護リレー装置のブロック構成図
【図７】本発明の第７の実施形態における保護リレー装置のブロック構成図
【図８】本発明の第８の実施形態における保護リレー装置のブロック構成図
【図９】従来の保護リレー装置におけるマルチマスタパラレルバスのブロック構成図
【図１０】従来の保護リレー装置におけるマルチマスタシリアルバスのブロック構成図
【符号の説明】
【００５９】
１…メイン制御演算部
２…外部インタフェース制御演算部
３…フェールセーフ制御演算部
４…その他の制御演算部
５…アナログ入力部５
６…データ入出力部６
７…フェールセーフ用アナログ入力部
８…フェールセーフ用データ入出力部
Ｒ…パラレルシングルマスタバス（Ｒバス）
Ｎ…パラレルシングルマスタバス（Ｎバス）
Ｆ…シリアル信号線群
ＦＨ…高速シリアル信号線群
ＦＬ…低速シリアル信号線群
ＭＡ…シリアル信号線群
ＭＩＯ…シリアル信号線群
ＦＡ…シリアル信号線群
ＦＩＯ…シリアル信号線群
Ｒ１…メイン制御演算部上のＲバスマスタ回路
Ｒ４…その他の制御演算部上のＲバスデュアルポートメモリ
Ｎ１…メイン制御演算部上のＮバスデュアルポートメモリ
Ｎ２…外部インタフェース制御演算部上のＮバスマスタ回路
Ｎ３…フェールセーフ制御演算部上のＮバスデュアルポートメモリ
Ｎ４…その他の制御演算部上のＮバスデュアルポートメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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