(57)【要約】【課題】素子特性の劣化を抑制する。【解決手段】本発明の例に関わる不揮発性半導体メモリは、メモリセルアレイ１００内にｘ方向に沿って並んで設けられ、露光による加工限界より小さい寸法を有する複数の第１アクティブ領域ＡＡと、複数のアクティブ領域ＡＡ内の各々に設けられ、ｙ方向に沿って電流経路が直列接続されるメモリセルＭＣ及び選択トランジスタＳＴＳを備えるメモリセルユニットと、メモリセルユニットの一端に接続され、ｘ方向に延在する直線状のコンタクトＬＩとを具備し、直線状のコンタクトＬＩが設けられる領域ＳＡは、第２アクティブ領域によって複数の第１アクティブ領域ＡＡが接続された１つの半導体領域であり、直線状のコンタクトＬＩの底面は平坦である、ことを特徴とする不揮発性半導体メモリ。【選択図】図８
2010056443.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられるメモリセルアレイと、
前記メモリセルアレイ内に第１方向に沿って並んで設けられ、露光による加工限界より小さい寸法を有する複数の第１アクティブ領域と、
前記複数のアクティブ領域内の各々に設けられ、第１方向と交差する第２方向に沿って電流経路が直列接続されるメモリセル及び選択トランジスタを備えるメモリセルユニットと、
前記メモリセルユニットの一端に接続され、前記第１方向に延在する直線状のコンタクトと、を具備し、
前記直線状のコンタクトが設けられる領域は、複数の第２アクティブ領域によって、前記複数の第１アクティブ領域が接続された１つの半導体領域であり、
前記直線状のコンタクトの底面は平坦である、
ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記複数の第１アクティブ領域の前記第２方向の終端部は、前記複数の第１アクティブ領域に繋がった延在部が設けられていることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記メモリセルアレイ内の前記第１方向の端部に設けられるダミーアクティブ領域をさらに具備し、
前記直線状のコンタクトの前記第１方向の端部は、前記ダミーアクティブ領域上にあることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記半導体基板上方に、マスク層を形成する工程と、
前記マスク層上に第１方向に並んで配置され、前記第１方向と直交する第２方向に延在するライン状の複数の芯材を形成する工程と、
前記複数の芯材の線幅を露光による加工限界寸法よりも小さくした後、これらの芯材の各々の側面上に側壁マスクを形成する工程と、
前記芯材を除去した後、コンタクト領域上方を覆う前記第１方向に延在する第１レジストマスクを、前記マスク層上及び前記複数の側壁マスク上に形成する工程と、
前記側壁マスク及び前記第１レジストマスクを用いて、前記マスク層にパターニングする工程と、
前記パターニングされたマスク層をマスクとして、前記半導体基板内に、第１方向に並んで配置され、露光による加工限界寸法よりも小さな線幅を有する複数のアクティブ領域と、前記複数のアクティブ領域で共有される前記第１方向に延在するコンタクト領域とを形成する工程と、
を具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項５】
前記側壁マスクの前記第２方向の終端を覆う第２レジストマスクを、前記マスク層上及び前記複数の側壁マスク上に形成する工程と、
前記第２レジストマスクを用いて、前記側壁マスク及び前記第１レジストマスクのパターニングと同時に、前記マスク層にパターニングする工程と、
前記パターニングされたマスク層をマスクとして、前記アクティブ領域及びコンタクト領域の形成と同時に、前記複数のアクティブ領域の第２方向の終端部に繋がった延設部を形成する工程と、
をさらに具備することを特徴とする請求項４に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその製造方法に係り、特に、フラッシュメモリの構造及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、フラッシュメモリは、記憶装置として様々な電子機器に搭載されている。  
フラッシュメモリは、記憶容量の増大が求められているため、素子サイズの微細化が推し進められている。近年では、リソグラフィ（露光）の加工限界寸法よりも小さな寸法を実現するため、例えば、側壁加工技術が提案されている（例えば、特許文献１参照）。
【０００３】
また、フラッシュメモリの配線のレイアウト及び構造を工夫することによっても、記憶容量の増大が図られている。この一例としては、メモリセル或いは複数のメモリセルを含むメモリセルユニットをソース線に接続するためのコンタクトの形状が挙げられる。フラッシュメモリにおいて、その動作を考慮した場合、メモリセル（メモリセルユニット）に接続されるソース線は、ソース線の延在方向に並んで配置されている複数のメモリセルで一括して制御されているため、共有できる。そのため、フラッシュメモリでは、複数のメモリセルで共有できるライン状のコンタクトが用いられる。このようなライン状（ＬＩ構造と呼ぶ）のコンタクトを採用することで、コンタクトの寸法を小さくできる。
【０００４】
上記の側壁加工技術を用いてメモリセルアレイ内にアクティブ領域を形成した場合、メモリセルアレイは、ＬＩ構造のコンタクトの延在方向に、アクティブ領域と素子分離領域（素子分離絶縁膜）とが交互に配列された構造となる。この場合、ＬＩ構造のコンタクト底部は、アクティブ領域及び素子分離絶縁膜に接触する。
【０００５】
ＬＩ構造のコンタクトを形成するために、アクティブ領域上及び素子分離絶縁膜上の層間絶縁膜内にコンタクトを埋め込むライン上の溝を形成する際、アクティブ領域上面及び素子分離絶縁膜上面は、層間絶縁膜に対するエッチング条件下にさらされる。この際、層間絶縁膜のエッチング条件に対して、素子分離絶縁膜は、アクティブ領域と比較して十分な大きさのエッチング選択比を確保できない場合が多く、素子分離絶縁膜に対するエッチングが生じ、素子分離絶縁膜上端がアクティブ領域上端よりも半導体基板側に落ち込む。
【０００６】
このため、コンタクト領域の半導体基板表面は凸凹を有した構造になり、ＬＩ構造のコンタクト底部は、アクティブ領域上面だけでなく、アクティブ領域側面とも接触する構造となってしまう。  
これに起因して、素子分離絶縁膜の絶縁耐圧が低下し、リーク電流の増大など、素子特性の劣化が生じてしまう。
【特許文献１】特開２００６−１５６６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、素子特性の劣化を抑制する技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に関わる不揮発性半導体メモリは、半導体基板内に設けられるメモリセルアレイと、前記メモリセルアレイ内に第１方向に沿って並んで設けられ、露光による加工限界より小さい寸法を有する複数の第１アクティブ領域と、前記複数のアクティブ領域内の各々に設けられ、第１方向と交差する第２方向に沿って電流経路が直列接続されるメモリセル及び選択トランジスタを備えるメモリセルユニットと、前記メモリセルユニットの一端に接続され、前記第１方向に延在する直線状のコンタクトと、を具備し、前記直線状のコンタクトが設けられる領域は、複数の第２アクティブ領域によって前記複数の第１アクティブ領域が接続された１つの半導体領域であり、前記直線状のコンタクトの底面は平坦である、ことを備える。
【０００９】
本発明の例に関わる不揮発性半導体メモリの製造方法は、前記半導体基板上方に、マスク層を形成する工程と、前記マスク層上に第１方向に並んで配置され、前記第１方向と直交する第２方向に延在するライン状の複数の芯材を形成する工程と、前記複数の芯材の線幅を露光による加工限界寸法よりも小さくした後、これらの芯材の各々の側面上に側壁マスクを形成する工程と、前記芯材を除去した後、コンタクト領域上方を覆う前記第１方向に延在する第１レジストマスクを、前記マスク層上及び前記複数の側壁マスク上に形成する工程と、前記側壁マスク及び前記第１レジストマスクを用いて、前記マスク層にパターニングする工程と、前記パターニングされたマスク層をマスクとして、前記半導体基板内に、第１方向に並んで配置され、露光による加工限界寸法よりも小さな線幅を有する複数のアクティブ領域と、前記複数のアクティブ領域で共有される前記第１方向に延在するコンタクト領域とを形成する工程と、を備える。
【発明の効果】
【００１０】
本発明によれば、素子特性の劣化を抑制できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【００１２】
１．  概要  
本発明の実施形態に不揮発性半導体メモリは、例えば、フラッシュメモリに関する。本発明の実施形態に係るフラッシュメモリにおいて、メモリセルアレイ内に第１方向に並んで配置される複数のアクティブ領域は、側壁加工技術を用いて形成される。それゆえ、アクティブ領域の第１方向の寸法は、露光による加工限界寸法（最小加工寸法）よりも小さな寸法を有している。
【００１３】
複数のアクティブ領域の各々には、メモリセルユニットが設けられ、メモリセルユニットの一端（ソース側）には、ソース線コンタクトが接続される。このソース線コンタクトは、例えば、第１方向に延びるライン状（ＬＩ構造）のコンタクトである。このソース線コンタクトが設けられる領域（ソース線コンタクト領域）内には、素子分離絶縁膜は設けられず、ソース線コンタクト領域は第１方向に延在する。
【００１４】
このように、本実施形態では、ソース線コンタクト領域が、第１方向に並んだ複数のアクティブ領域で共有される１つの半導体領域であって、この領域内に設けられるソース線コンタクトの底部が平坦になっていることを特徴とする。
【００１５】
本発明の実施形態のフラッシュメモリにおいて、その製造方法は、側壁マスクによるアクティブ領域形成工程において、ソース線コンタクト領域上方をレジストマスクで覆い、その領域内の半導体基板が、側壁マスクのパターンによってエッチングされないようにする。これによって、ソース線コンタクト領域は、素子分離領域によって分離されない１つの半導体基板領域となって、第１方向に沿って並んだ複数のアクティブ領域で共有される。この素子分離絶縁膜が設けられない半導体基板領域上にソース線コンタクトを形成するため、ソース線コンタクト形成領域は層間絶縁膜に対するエッチング条件下にさらされても、平坦性を確保できるため、この後、形成されるＬＩ構造のソース線コンタクトは、表面が平坦なコンタクト領域上に形成できるため、コンタクト底面は平坦となる。
【００１６】
以上のように、本発明の実施形態によれば、フラッシュメモリの素子特性の劣化を抑制できる。
【００１７】
２．  実施形態  
図１乃至図４４を用いて、本発明の第１乃至第３の実施形態について、説明する。
【００１８】
（１）  第１の実施形態  
（ａ）  構造  
図１を用いて、本発明の実施形態に係る不揮発性半導体メモリの全体構成について、説明する。本実施形態においては、不揮発性半導体メモリとして、フラッシュメモリを例に説明する。
【００１９】
図１は、フラッシュメモリの構成を示す概略図である。図１に示すように、フラッシュメモリは、メモリセルアレイ１００と、ワード線・セレクトゲート線ドライバ１２０、センスアンプ回路１１０及び制御回路１３０などの、メモリセルアレイ１００の動作を制御する周辺回路から構成されている。
【００２０】
図２は、メモリセルアレイ１００の構造の一例を示す平面図である。
【００２１】
図２に示すように、メモリセルアレイ１００は、ｙ方向（第１方向）に延在し、ｘ方向（第２方向）に沿って並んで配置された複数のアクティブ領域（第１アクティブ領域）ＡＡを備えている。ｘ方向に隣接する２つのアクティブ領域ＡＡ間には、素子分離領域ＳＴＩが設けられ、この素子分離領域ＳＴＩは、ｘ方向に隣接するアクティブ領域ＡＡを電気的に分離している。アクティブ領域ＡＡは、例えば、露光による加工限界寸法よりも小さな寸法を形成できる側壁加工技術を用いて、形成される。このため、アクティブ領域ＡＡのｘ方向の寸法（線幅）は、露光による加工限界寸法である最小加工寸法Ｆ(feature size)より小さい寸法を有している。
【００２２】
メモリセルアレイ１００内において、複数のアクティブ領域ＡＡのｘ方向の一端及び他端に隣接して、ダミーアクティブ領域ＤＡＡが設けられている。ダミーアクティブ領域ＡＡのｘ方向の寸法は、アクティブ領域ＡＡのｘ方向の寸法以上であって、例えば、３Ｆ程度である。
【００２３】
アクティブ領域ＡＡ上には、ｘ方向に延在する複数のワード線ＷＬ及びセレクトゲート線ＳＧＳ，ＳＧＤが設けられている。ｙ方向に延在する複数のビット線（図示せず）は、アクティブ領域ＡＡ上方に設けられている。  
アクティブ領域ＡＡ内には、電流経路が直列接続された複数のメモリセル及び選択トランジスタから構成されるメモリセルユニット（図示せず）が設けられている。メモリセル及び選択トランジスタは、ｙ方向（第１方向）に沿って、ｙ方向に延在しているアクティブ領域ＡＡ内に配置されている。メモリセルは、ワード線ＷＬとアクティブ領域ＡＡとの交差位置にそれぞれ設けられている。選択トランジスタは、セレクトゲート線ＳＧＤ，ＳＧＳとアクティブ領域ＡＡとの交差位置にそれぞれ設けられている。
【００２４】
また、ｙ方向に並んで配置されたセレクトゲート線ＳＧＤ，ＳＧＳ及びワード線ＷＬに隣接して、メモリセルアレイ１００内のｙ方向の端部には、ダミー線ＤＣＧが設けられている。
【００２５】
フラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１００は、複数（本例では、ｎ個）のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎを有する。ブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎは、ｙ方向に並んで配置される。１つのブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎは、ｘ方向に並んだ複数のメモリセルユニットから構成されている。ＮＡＮＤ型フラッシュメモリにおいて、ブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎとは、消去の最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。
【００２６】
図３は、メモリセルアレイ１００内において、互いに隣接する２つのブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の等価回路を示している。
【００２７】
図３に示すように、ＮＡＮＤ型フラッシュメモリのメモリセルユニット（以下、ＮＡＮＤセルユニットと呼ぶ）は、メモリセルＭＣとしての複数のスタックゲート構造のＭＩＳ（Metal-Insulator-Semiconductor）トランジスタが、ソース／ドレインを共有して直列接続されている。メモリセルＭＣのゲートには、ｘ方向に延在するワード線ＷＬが接続されている。
【００２８】
また、直列接続された複数のメモリセルＭＣ（以下、ＮＡＮＤストリングと呼ぶ）の一端（ソース側）及び他端（ドレイン側）には、選択トランジスタＳＴＳ，ＳＴＤが、メモリセルＭＣとソース／ドレインを共有して直列接続されている。  
ＮＡＮＤストリングのドレイン側に接続された選択トランジスタ（以下、ドレイン側選択トランジスタと呼ぶ）ＳＴＤのゲートには、ｘ方向に延在するドレイン側セレクトゲート線ＳＧＤＬが接続されている。ドレイン側選択トランジスタＳＴＤのドレインには、ｙ方向に延在するビット線ＢＬが接続されている。ビット線ＢＬは、ｙ方向に隣接した２つのブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）によって共有される。
【００２９】
ＮＡＮＤストリングのソース側に接続された選択トランジスタ（以下、ソース側選択トランジスタと呼ぶ）ＳＴＳのゲートには、ｘ方向に延在するソース側セレクトゲート線ＳＧＳＬが接続されている。ソース側選択トランジスタＳＴＳのソースには、ソース線ＳＬが接続されている。このソース線ＳＬは、ｙ方向に隣接する２つのブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）によって共有されるとともに、ｘ方向に沿って配列された複数のＮＡＮＤセルユニットで共有されている。
【００３０】
ビット線ＢＬとＮＡＮＤセルユニットとを電気的に接続するために、ビット線コンタクト（図示せず）が用いられ、ビット線コンタクトは、図２に示されるアクティブ領域ＡＡ内の所定の領域に設けられる。また、ソース線ＳＬとＮＡＮＤセルユニットとを電気的に接続するためには、ソース線コンタクトが用いられ、ソース線コンタクトは、図２に示されるアクティブ領域ＡＡ内の所定の領域に設けられる。以下、図３中の破線で囲まれた領域ＩＶ，ＶＩＩＩに対応する箇所の構造について、図４乃至図１０を用いて、詳細に説明する。
【００３１】
図４乃至図７を用いて、図３に示される領域ＩＶに対応する箇所の平面及び断面構造について、説明する。図４は、図３の領域ＩＶに対応する平面構造を示している。図５は、図４のＶ−Ｖ線に沿う断面構造を示している。また、図６は図４のＶＩ−ＶＩ線に沿う断面構造を示し、図７は図４のＶＩＩ−ＶＩＩ線に沿う断面構造を示している。図４乃至図７に示されるメモリセルアレイの箇所は、ＮＡＮＤセルユニットのドレイン側の構成の一例を示している。
【００３２】
図４乃至図７に示すように、メモリセルアレイ内の半導体基板１表面は、アクティブ領域ＡＡと素子分離領域ＳＴＩから構成されている。このアクティブエリアＡＡは、側壁加工技術を用いて形成され、そのｘ方向の寸法（線幅）は、露光による加工限界寸法（最小加工寸法）よりも小さな寸法を有している。
【００３３】
このアクティブ領域ＡＡ内に、メモリセルＭＣとドレイン側選択トランジスタＳＴＤが配置されている。また、素子分離領域ＳＴＩ内には、素子分離絶縁膜９が埋め込まれている。
【００３４】
メモリセルＭＣは、上述のようにスタックゲート構造を有するＭＩＳトランジスタである。つまり、メモリセルＭＣは、フローティングゲート電極３Ａ上にコントロールゲート電極５Ａが積層された構造を有している。
【００３５】
フローティングゲート電極３Ａは、半導体基板１（アクティブ領域）表面のゲート絶縁膜（トンネル絶縁膜）２Ａ上に設けられている。フローティングゲート電極３Ａは、データ（電子）を保持する電荷蓄積層として機能する。フローティングゲート電極３Ａには、例えば、ポリシリコン膜が用いられる。
【００３６】
コントロールゲート電極５Ａは、ゲート間絶縁膜４Ａを介して、フローティングゲート電極３Ａ上に設けられる。コントロールゲート電極５Ａは、ワード線ＷＬとして機能し、ｘ方向に並んで配列されている複数のメモリセルＭＣに共有される。このコントロールゲート電極５Ａは、フローティングゲート電極３Ａの上面及び側面を覆っている。これによって、メモリセルＭＣのカップリング比の向上が図られている。コントロールゲート電極５Ａには、例えば、ニッケル（Ｎｉ）やコバルト（Ｃｏ）、チタニウム（Ｔｉ）等のいずれか１つを含むシリサイド膜が用いられる。但し、コントロールゲート電極５Ａは、ポリシリコン膜の単層構造や、ポリシリコン膜上にシリサイド膜が積層されたポリサイド構造となってもよい。  
また、ゲート間絶縁膜４Ａには、例えば、ＯＮＯ（Oxide-Nitride-Oxide）膜や、ハフニウム（Ｈｆ）やアルミニウム（Ａｌ）などの酸化物からなる高誘電体絶縁膜が用いられている。
【００３７】
尚、本発明の実施形態においては、フローティングゲート電極３Ａを電荷蓄積層とするメモリセルを例に述べるが、これに限定されない。例えば、シリコン窒化膜などの絶縁膜を電荷蓄積層とした、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のメモリセルであってもよいのは、もちろんである。
【００３８】
半導体基板１内には、メモリセルＭＣのソース／ドレイン領域として機能する拡散層６Ａ（以下、ソース／ドレイン拡散層）が設けられている。１つのＮＡＮＤストリング（ＮＡＮＤセルユニット）を構成している複数のメモリセルＭＣは、これらのソース／ドレイン拡散層６Ａを共有することによって、電流経路が直列接続されている。
【００３９】
ＮＡＮＤストリングのドレイン側に設けられるドレイン側選択トランジスタＳＴＤは、メモリセルＭＣと同時に形成される。このため、選択トランジスタＳＴＤもメモリセルＭＣと同様にスタックゲート構造を有する。但し、選択トランジスタＳＴＤにおいては、ゲート間絶縁膜４Ｂが開口部を有しており、下部ゲート電極３Ｂと上部ゲート電極５Ａとがその開口部を経由して、直接接続されている。尚、ゲート絶縁膜２Ｂ上の下部ゲート電極３Ｂはフローティングゲート電極３Ａと同じ材料から構成され、上部ゲート電極５Ａはコントロールゲート電極５Ｂと同じ材料から構成される。ドレイン側選択トランジスタＳＴＤのゲート電極３Ｂ，５Ｂはｘ方向に並んで配列された複数のドレイン側選択トランジスタＳＴＤで共有され、ドレイン側セレクトゲート線ＳＧＤＬとして機能する。
【００４０】
ドレイン側選択トランジスタＳＴＤは、ソース／ドレイン拡散層６Ａ，６Ｄのうち、一方の拡散層６Ａを隣接するメモリセルＭＣと共有している。また、ドレイン側選択トランジスタＳＴＤの他方（ドレイン側）のソース／ドレイン拡散層６Ｄには、ｙ方向に延在しているビット線ＢＬが接続される。
【００４１】
ビット線ＢＬとソース／ドレイン拡散層６Ｄとは、ソース／ドレイン拡散層６Ｄ上に設けられたビット線コンタクトＢＣと、層間絶縁膜１１内に設けられたメタル配線層Ｍ０及びビアコンタクトＶ１とを経由して、接続されている。このように、ビット線コンタクトＢＣは、アクティブ領域ＡＡ内において、１つのＮＡＮＤセルユニットのドレイン側に配置されている。ビット線コンタクトが配置されたアクティブ領域ＡＡの領域のことを、以下では、ビット線コンタクト領域と呼ぶ。尚、ビット線ＢＬは、層間絶縁膜１２内に形成された溝内に設けられている。
【００４２】
ＮＡＮＤ型フラッシュメモリにおいて、１つのＮＡＮＤセルユニットに対するデータの転送は、ビット線単位で実行される。このため、アクティブ領域ＡＡ内のビット線コンタクト領域は、ＮＡＮＤセルユニット（メモリセルＭＣ）と同じく素子分離絶縁膜９によってｘ方向に分離されている。つまり、ビット線コンタクトＢＣは、それぞれ独立した円（楕円）又は角柱状のコンタクトプラグとして、ビット線コンタクト領域（アクティブ領域ＡＡ）内の各々に設けられている。但し、ビット線コンタクトＢＣは、ｙ方向に隣接する２つのＮＡＮＤセルユニットで共有され、２つのＮＡＮＤセルユニットに対して１つのビット線コンタクトＢＣが用いられた構成になっている。  
また、本実施形態のように、側壁加工技術を用いてアクティブ領域を形成した場合には、ｘ方向の間隔は小さい。それゆえ、ｘ方向に隣接するビット線コンタクトＢＣ間のショートを回避するため、ビット線コンタクトＢＣは、コンタクトＢＣの配置箇所をｙ方向に交互にずらしたレイアウトによって、ビット線コンタクト領域としてのアクティブ領域ＡＡ内に配置されている。
【００４３】
図８乃至図１０を用いて、図３に示される領域ＶＩＩＩに対応する箇所の平面及び断面構造について、説明する。図８は、図３の領域ＶＩＩＩに対応する平面構造を示している。図９は、図８のＩＸ−ＩＸ線に沿う断面構造を示している。また、図１０は図８のＸ−Ｘ線に沿う断面構造を示している。図８乃至図１０に示されるメモリセルアレイの箇所は、ＮＡＮＤセルユニットのソース側の構成を示している。尚、図４乃至図７に示した構成部材と同じ部材に関しては、同じ符号を付し、その説明は必要に応じて行う。
【００４４】
ＮＡＮＤストリングのソース側に設けられるソース側選択トランジスタＳＴＳも、ドレイン側選択トランジスタＳＴＤと同様に、メモリセルＭＣと同時に形成されるため、選択トランジスタＳＴＳのゲート電極３Ｂ，５Ｂは、ゲート間絶縁膜４Ｂの開口部を経由して、下部ゲート電極３Ｂと上部電極５Ａとが直接接続された構造となっている。ソース側選択トランジスタＳＴＳのゲート電極３Ｂ，５Ｂは、ｘ方向に沿って並んでいる複数のソース側選択トランジスタＳＴＳで共有され、ソース側セレクトゲート線ＳＧＳＬとして機能する。
【００４５】
ソース側選択トランジスタＳＴＳは、ソース／ドレイン拡散層６Ａ，６Ｓのうち、一方の拡散層６ＡをメモリセルＭＣと共有している。また、ソース側選択トランジスタＳＴＳの他方（ソース側）のソース／ドレイン拡散層６Ｓ上には、ソース線コンタクトＬＩが設けられている。ソース線コンタクトＬＩは層間絶縁膜１０の溝Ｚ内に埋め込まれている。このコンタクトＬＩを経由して、メモリセルユニットの一端は、ｘ方向に延在するソース線ＳＬに接続される。このソース線コンタクトＬＩの構造は、ＬＩ構造と呼ばれるｘ方向に延在したライン状の構造を有している。以下では、ソース／ドレイン拡散層６Ｓ内のソース線コンタクトが配置された領域のことを、ソース線コンタクト領域ＳＡとも呼ぶ。
【００４６】
アクティブ領域ＡＡ内のソース線コンタクト領域ＳＡ（ソース側選択トランジスタＳＴＳのソース／ドレイン拡散層６Ｓ）は、ｘ方向に隣接する複数のアクティブ領域ＡＡを接続するアクティブ領域（第２アクティブ領域）によって、ｘ方向に延在する１つの半導体領域（拡散層領域）となっており、このソース／ドレイン拡散層６Ｓ及びＬＩ構造のソース線コンタクトＬＩは、ｘ方向に隣接する複数のアクティブ領域ＡＡによって共有されている。尚、第２アクティブ領域とは、ソース線コンタクト領域ＳＡ内において、ｙ方向に隣り合う素子分離領域ＳＴＩ間に位置する半導体領域のことである。
【００４７】
このように、ソース線コンタクト領域ＳＡが素子分離絶縁膜９によって分離されない１つの繋がった領域となるため、ソース線コンタクトＬＩは表面が平坦なソース／ドレイン拡散層６Ｃ上に形成される。それゆえ、ソース線コンタクトＬＩの底面は平坦になる。  
尚、ソース／ドレイン拡散層６Ｓ及びＬＩ構造のソース線コンタクトＳＣは、隣接する２つのブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）で共有されている。
【００４８】
このように、ビット線コンタクト領域及びビット線コンタクトＢＣとは異なって、ソース線コンタクト領域ＳＡ及びソース線コンタクトＬＩは、ｘ方向に沿って配列された複数のアクティブ領域ＡＡ（ＮＡＮＤセルユニット）によって共有できるのは、ソース線ＳＬが１つのブロックＢＬＯＣＫｉに対して一括して制御されるためである。
【００４９】
尚、図１１は、メモリセルアレイのｙ方向の終端の平面構造を示している。図１１に示すように、ソース線コンタクトＬＩのｘ方向の終端部は、ダミーアクティブ領域ＡＡ内に設けられている。尚、ダミーアクティブ領域ＤＡＡにおいて、そのｘ方向の寸法はアクティブ領域ＡＡのｘ方向の寸法より大きくなっているが、ダミーアクティブ領域ＤＡＡのｙ方向の構造はアクティブ領域ＡＡのｙ方向の構造とほぼ同じである。つまり、ダミーアクティブエリアＤＡＡ内においても、メモリセルＭＣと同一構造の素子が形成されているが、これらの素子はダミー素子として、記憶素子としては機能しない。
【００５０】
本発明の第１の実施形態に係る不揮発性半導体メモリは、側壁加工技術によって最小加工寸法Ｆよりも小さな寸法を有するアクティブ領域内にメモリセルユニットが設けられたフラッシュメモリであって、このフラッシュメモリは、ｘ方向に延在するライン状（ＬＩ構造）のソース線コンタクトＬＩがメモリセルユニットに接続されている。
【００５１】
そして、本発明の第１の実施形態のフラッシュメモリは、このライン状のソース線コンタクトＬＩが配置される領域ＳＡが、その領域ＳＡ内に設けられた複数のアクティブ領域（第２アクティブ領域）によってｘ方向に並んで設けられた複数のアクティブ領域（第１アクティブ領域）ＡＡが接続された１つの半導体領域であって、ＬＩ構造のソース線コンタクトＬＩ底部は平坦な構造を有していることを特徴とする。
【００５２】
このように、本実施形態のソース線コンタクト領域ＳＡは、素子分離領域（素子分離絶縁膜）によって、分離されていない。つまり、ソース線コンタクト領域ＳＡは、１つの繋がった半導体領域（拡散層）であって、このソース線コンタクト領域ＳＡ内には、素子分離絶縁膜９は設けられていない。
【００５３】
そのため、本実施形態では、ソース線コンタクトＬＩ形成工程時における層間絶縁膜１０のエッチングの際に、そのエッチング条件下にソース線コンタクト領域ＳＡ表面がさらされても、素子分離絶縁膜がエッチングされて薄くなることはない。また、そのエッチングによって、素子分離絶縁膜９上端が、アクティブ領域ＡＡ上端よりも半導体基板側へ後退し、アクティブ領域ＡＡの側面が露出することもない。
【００５４】
それゆえ、本実施形態においては、ソース線コンタクト領域ＬＩ表面は平坦であり、ｘ方向に延在するＬＩ構造のソース線コンタクトＬＩを、表面が平坦なソース線コンタクト領域ＳＡ上に設けることができる。即ち、ソース線コンタクトＬＩの底面は平坦であり、ＬＩ構造のソース線コンタクトＬＩ底部がアクティブ領域ＡＡの側面と接触することはない。
【００５５】
また、ソース線コンタクト領域ＳＡ内に、素子分離膜９が設けられていないため、ｘ方向に延在するＬＩ構造のソース線コンタクトＬＩと素子分離絶縁膜９が交差することはない。
【００５６】
このように、本実施形態のフラッシュメモリは、素子分離絶縁膜の耐圧の低下は生じず、また、リーク電流も発生しない。
【００５７】
さらには、ソース線コンタクトＬＩのｘ方向の終端部は、ダミーアクティブ領域ＡＡに設けられることにより、ソース線コンタクトＬＩのｘ方向に対する合わせずれを回避することができる。これは、ダミーアクティブ領域ＤＡＡのｘ方向の寸法が、アクティブ領域ＡＡのｘ方向の寸法よりも大きいからである。
【００５８】
したがって、本発明の第１の実施形態に係る不揮発性半導体メモリによれば、素子特性の劣化を抑制できる。
【００５９】
（ｂ）  製造方法  
図４乃至図４０を参照して、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造工程について説明する。
【００６０】
はじめに、図１２乃至図１４を用いて、本実施形態のフラッシュメモリの製造工程の一工程について説明する。図１２は、メモリセルアレイ全体の平面構造を模式的に示している。図１３は図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面構造を模式的に示し、図１４は図１２のＸＩＶ−ＸＩＶ線に沿う断面構造を模式的に示している。
【００６１】
図１２乃至図１４に示すように、ウェル領域（図示せず）が形成された半導体基板１表面上に、絶縁膜２が、例えば熱酸化法を用いて形成される。そして、この絶縁膜２上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いてポリシリコン膜３が形成される。形成された絶縁膜２は、メモリセルのトンネル絶縁膜及び選択トランジスタのゲート絶縁膜となる。また、ポリシリコン膜３はメモリセルのフローティングゲート電極となる。尚、メモリセルの構造をＭＯＮＯＳ構造とする場合には、ポリシリコン膜３の代わりに、シリコン窒化膜などの絶縁膜が形成される。
【００６２】
続いて、第１マスク層４０（例えば、シリコン窒化膜）が、例えば、ＣＶＤ法を用いて、ポリシリコン膜３上に堆積される。そして、マスク層４０上に、ｙ方向（第２方向）に延在するライン状の芯材４１が、例えばＣＶＤ法、フォトリソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法等を用いて、形成される。芯材４１は、マスク層４０上に複数個形成され、これらの芯材４１は、例えば、加工限界寸法（最小加工寸法）Ｆの間隔を有してｘ方向に沿って並んで設けられる。この芯材４１に用いられる材料は、例えば、マスク層と異なる材料であって、芯材とマスク層との間のエッチング選択比が十分に確保できる材料が用いられる。  
そして、芯材４１に対して、エッチングを用いたスリミング処理が施される。このスリミング処理によって、芯材４１のｘ方向の寸法（線幅）Ｗ１は、フォトリソグラフィー（露光）技術による加工限界寸法（最小加工寸法）Ｆ（図１３中破線）から、その最小加工寸法Ｆよりも小さな寸法（線幅）Ｗ１にされる。
【００６３】
図１５乃至図１７を用いて、本実施形態のフラッシュメモリの製造工程の一工程について説明する。図１５は、メモリセルアレイ全体の平面構造を模式的に示している。図１５は図１６のＸＶＩ−ＸＶＩ線に沿う断面構造を模式的に示し、図１７は図１５のＸＶＩＩ−ＸＶＩＩ線に沿う断面構造を模式的に示している。
【００６４】
図１５乃至図１７に示すように、第１マスク層４０及び芯材４１上に、マスク材が形成される。そして、マスク材を、例えば、ＲＩＥ法等の異方性エッチングにより、芯材の側面上のみに自己整合的に残存させる。これによって、芯材４１周囲を取り囲むループ状の側壁マスク４３が形成される。側壁マスク４３のｘ方向の寸法（線幅）Ｗ２は、最小加工寸法Ｆよりも小さな寸法を有している。  
この側壁マスク４３に用いられる材料（マスク材）は、第１マスク層４０及び芯材４１とは異なる材料であって、第１マスク層４０及び芯材４１に対して、十分なエッチング選択比を確保できる材料が用いられる。これらの組み合わせの一例としては、第１マスク層４０にシリコン窒化膜が用いられた場合、芯材４１には、例えば、ポリシリコン膜が用いられ、側壁マスク４３には、例えば、シリコン酸化膜が用いられる。
【００６５】
ここで、芯材４１及び側壁マスク４３が設けられていないスペース部分の寸法（間隔）をＷ３とした場合、これらの寸法Ｗ１，Ｗ２，Ｗ３はＷ１＝Ｗ２＝Ｗ３の関係を有することが好ましい。この場合、加工限界寸法（最小加工寸法）Ｆとの関係は、Ｗ１＝Ｗ２＝Ｗ３＝（１／２）Ｆとなる。
【００６６】
図１８乃至図２１を用いて、本実施形態のフラッシュメモリの製造工程の一工程について説明する。図１８は、メモリセルアレイ全体の平面構造を模式的に示している。図１９は図１８のＸＩＸ−ＸＩＸ線に沿う断面構造を模式的に示し、図２０は図１８のＸＸ−ＸＸ線に沿う断面構造を模式的に示している。また、図２１は、図１８のＸＸＩ−ＸＸＩ線に沿う断面構造を模式的に示している。
【００６７】
図１８乃至図２１に示すように、芯材４１が選択的に除去され、側壁マスク４３のみが残存される。そして、例えば、側壁マスク４３のｙ方向の終端部分（ループ部分）をエッチングにより除去し、ｙ方向に延在するライン状の側壁マスク４３が形成される。このように、ループ状の側壁マスクのループ部分を除去し、それぞれ独立したライン状の側壁マスク４３を形成することを、以下では、ループカットと呼ぶ。
【００６８】
これによって、複数のライン状の側壁マスク４３が、ｘ方向に並んで第１マスク層４０上に配列される。後述の工程によって、この側壁マスク４３下方の半導体基板１が、最小加工寸法Ｆより小さな寸法（線幅）Ｗ２を有するアクティブ領域となる。  
また、例えば、メモリセルアレイ１００内のｘ方向の一端及び他端には、アクティブ領域のｘ方向の寸法よりも大きな寸法のダミーアクティブ領域ＤＡＡが設けられるため、図２０に示すように、メモリセルアレイ１００内のｘ方向の一端及び他端に設けられた芯材４１は除去せずに、残存させても良い。  
このように、芯材４１及びその両側面上それぞれ形成された側壁マスク４３を１つのマスク４５とすることによって、そのマスク４５下方の半導体基板１内にダミーアクティブ領域ＤＡＡを形成できる。
【００６９】
図２２乃至図２６を用いて、本実施形態のフラッシュメモリの製造工程の一工程について説明する。図２２は、メモリセルアレイ全体の平面構造を模式的に示している。また、図２３は、メモリセルアレイ内の一部分ＸＸＩＩＩを抽出した平面図である。図２４は図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面構造を示し、図２５は図２３のＸＸＶ−ＸＸＶ線に沿う断面構造を示している。また、図２６は、図２２のＸＸＶＩ−ＸＸＶＩ線に沿う断面構造を示している。
【００７０】
図２２乃至図２６に示すように、メモリセルアレイ１００内に、例えば、ｘ方向に延在するライン状の複数のレジストマスク４７が、ｙ方向に延在している側壁マスク４３と交差するように、第１マスク層４０上及び側壁マスク４３上に形成される。このレジストマス４７は、例えば、図２３に示されるようなメモリセルアレイ１００内の２つのソース線側セレクトゲート線形成予定領域ＳＧＳＬの間、より具体的には、ソース線コンタクト領域ＳＡ上方を覆うようにそれぞれ形成される。尚、このとき、ビット線側セレクトゲート線形成領域間、より具体的には、ビット線コンタクト領域上方には、レジストマスクは形成されない。
【００７１】
即ち、複数のアクティブ領域が形成される１つのブロック形成領域内において、ブロック形成領域の一端（ソース線コンタクト領域ＳＡ）上方に、ｘ方向（第１方向）に延在するライン状のレジストマスク４７が形成される。一方、１つのブロック形成領域の他端（ビット線コンタクト領域）上方には、レジストマスクは形成されない。
【００７２】
レジストマスク４７のｘ方向の終端部は、例えば、マスク４５上に位置する。レジストマスク４７のｙ方向の寸法（線幅）は、例えば、最小加工寸法Ｆ以上である。但し、レジストマスク４７に対して、スリミング処理を施して、最小加工寸法Ｆより小さい寸法（線幅）にしても良い。  
尚、メモリセルアレイ１００内において、レジストマスク４７が形成されない部分は、図１９乃至図２１に示す構造と同じ構造になっている。
【００７３】
図２７乃至図３２を用いて、本実施形態のフラッシュメモリの製造工程の一工程について説明する。図２７は、メモリセルアレイの一部分を示す平面構造を模式的に示す図であって、図２３に対応する領域を示す図である。図２８は図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面構造を示し、図２９は図２７のＸＸＩＸ−ＸＸＩＸ線に沿う断面構造を示している。また、図３０は図２７のＸＸＸ−ＸＸＸ線に沿う断面構造を示し、図３１は図２７のＸＸＸＩ−ＸＸＸＩ線に沿う断面構造を示している。尚、図３３は、図２６に対応した断面工程図である。
【００７４】
図２２乃至図２６に示される側壁マスク４３及びレジストマスク４７に基づいて、第１マスク層４０が、例えば、ＲＩＥ法を用いてエッチングされる。エッチングの後、側壁マスク４３及びレジストマスク４７が除去される。これによって、側壁マスク４３及びレジストマスク４７に基づくマスクパターンが、第１マスク層４０Ａ，４０Ｂに転写される。
【００７５】
図２７乃至図３２に示すように、パターニングされた第１マスク層４０Ａ，４０Ｂにおいて、ｙ方向に延在する部分４０Ａは、側壁マスクのパターンが転写された部分であって、例えば、側壁マスクの寸法Ｗ２とほぼ同じ寸法を有している。
【００７６】
パターニングされた第１マスク層４０Ａ，４０Ｂにおいて、ｘ方向に延在する部分４０Ｂは、レジストマスクのパターンが転写された部分である。この第１マスク層４０Ｂは、ソース線コンタクト領域ＳＡ上方を覆っている。第１マスク層４０Ｂのｙ方向の寸法は、例えば、最小加工寸法Ｆ以上の寸法を有している。
【００７７】
また、図３２は、ｘ方向に沿うダミーアクティブ領域ＤＡＡ近傍の断面を示している。この領域においては、芯材及びその両側面上の側壁マスクからなるパターンが、第１マスク層４０Ｃに転写され、このマスク４０Ｃ下方はダミーアクティブ領域となる。このマスク層４０Ｃのｘ方向の寸法は、２つの側壁マスクの寸法２×Ｗ２と芯材の寸法Ｗ１の和となっている。
【００７８】
尚、図１８乃至図２１を用いて説明した工程において実行したループカットは、その工程中の側壁マスクに対して実行せずに、ループ状の側壁マスクのパターンを第１マスク層４０に転写した後、本工程（図２７乃至図３２）において、第１マスク層４０Ａ，４Ｂに対してループカットを行っても良い。
【００７９】
図３３乃至図３６を用いて、本実施形態のフラッシュメモリの製造工程の一工程について説明する。図３３は、メモリセルアレイの一部分の平面構造を模式的に示す図であって、図２３に対応する図である。図３４は図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面構造を示し、図３５は図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面構造を示している。尚、図３６は、図３２に対応した断面工程図である。
【００８０】
図３３乃至図３６に示すように、パターニングされた第１マスク層４０Ａ，４０Ｂをマスクとして、ポリシリコン膜３及び半導体基板１がエッチングされ、半導体基板１内に、トレンチＴが形成される。
【００８１】
側壁加工技術を用いてポリシリコン膜３及び半導体基板１に対してエッチングを行う場合、トレンチＴの深さが、浅い溝と深い溝が交互に半導体基板１内に配置された構造になることが多い。これは、側壁マスク４３の上部の形状が左右非対称であることや、図１２乃至図１４を用いて説明したフォトリソグラフィー工程／スリミング工程における芯材の加工ばらつき及びそれに起因した側壁マスク４３の形状・寸法のばらつきによって、発生する。
【００８２】
そして、形成されたトレンチＴ内に、素子分離絶縁膜９が埋め込まれる。この後、例えば、素子分離絶縁膜９の上面はエッチングされ、素子分離絶縁膜９の上端がポリシリコン膜３の上端よりも、半導体基板１側へ後退される。
【００８３】
これによって、ｘ方向に並ぶ２つの素子分離領域ＳＴＩ（素子分離絶縁膜９）に挟まれたアクティブ領域ＡＡが、半導体基板１内に形成される。このアクティブ領域ＡＡは、図２９に示す工程で説明したように、最小加工寸法Ｆより小さな線幅Ｗ２を有するマスク層４０Ａをマスクとして形成されるため、最小加工寸法Ｆよりも小さな寸法を有している。
【００８４】
ここで、本実施形態のトレンチ形成工程の際に、ソース線コンタクト領域ＳＡの表面は、マスク層４０Ｂによって覆われているため、このソース線コンタクト領域ＳＡ内には、トレンチが形成されない。  
それゆえ、メモリセルユニット形成領域（アクティブ領域ＡＡ）の一端のソース線コンタクト領域ＳＡは、素子分離絶縁膜９によって分離されず、ｘ方向に延在する１つの半導体領域となって、ｘ方向に隣接する複数のアクティブ領域ＡＡの一端に共通に繋がっている。このアクティブ領域ＡＡの他端としてのビット線コンタクト領域は、素子分離絶縁膜９によって分離されている。
【００８５】
また、これと同時にメモリセルアレイ内のｘ方向の端部においては、図３６に示すように、マスク層４０Ｃをマスクとして、ダミーアクティブ領域ＤＡＡが、半導体基板１内に形成される。このように、本実施形態では、それぞれ異なる寸法（線幅）を有するアクティブ領域ＡＡとダミーアクティブ領域ＤＡＡとを同時に形成でき、製造工程の簡略化を図ることができる。
【００８６】
図３７乃至図４０を用いて、本実施形態のフラッシュメモリの製造工程の一工程について説明する。図３７は、メモリセルアレイの一部分の平面構造を模式的に示す図であって、図２３に対応する図である。図３８は図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面構造を示し、図３９は図３７のＸＬＩＸ−ＸＬＩＸ線に沿う断面構造を示している。また、図４０は、図３７のＸＬ−ＸＬ線に沿う断面構造を示している。
【００８７】
図３３乃至図３６に示されている第１マスク層４０Ａ，４０Ｂが除去された後、ポリシリコン膜３上に、ゲート間絶縁膜材及びポリシリコン膜（コントロールゲート電極材）が、例えば、ＣＶＤ法を用いて、順次形成される。
【００８８】
そして、例えば、図１２乃至図２１に示す工程とほぼ同様の工程によって、ポリシリコン膜５Ａ，５Ｂ上に第２マスク層５０が形成され、第２マスク層５０上に芯材（図示せず）及び側壁マスク５３が形成される。そして、例えば、側壁マスク５３をマスクとした側壁加工技術を用いて、メモリセルＭＣのゲート加工が実行される。これによって、側壁マスク５３下方に、フローティングゲート電極３Ａとコントロールゲート電極５Ａとから構成されるスタックゲート構造が、形成される。
【００８９】
また、選択トランジスタＳＴＳのゲート電極のｙ方向の寸法は、メモリセルＭＣのゲート電極のｙ方向の寸法よりも大きいため、例えば、図３８中のように、レジストマスク５７を用いた露光技術によって、ゲート電極３Ｂ，５Ｂを形成しても良い。但し、これに限定されず、側壁加工技術を用いて、選択トランジスタのゲート加工を実行しても良い。側壁加工技術を用いた場合、例えば、ダミーアクティブ領域ＤＡＡの形成工程とほぼ同様に、選択トランジスタ形成領域の芯材は除去せずに第２マスク層５０上に残存させ、芯材とその側面上に形成された側壁を１つのマスクとして、選択トランジスタのゲート加工が実行される。
【００９０】
ゲート加工の後、形成されたゲート電極５Ａ，５Ｂをマスクとして、メモリセル及び選択トランジスタのソース／ドレイン拡散層６Ａ，６Ｓが、半導体基板１（アクティブ領域ＡＡ）内に形成される。上述のように、ソース線コンタクト領域ＳＡはｘ方向に延在しているため、ソース側選択トランジスタＳＴＳのソース／ドレイン拡散層６Ｓは、ｘ方向に隣接している複数のソース側選択トランジスタＳＴＳで共有される。このソース／ドレイン拡散層６Ｓは、ｙ方向に隣接する２つの選択トランジスタＳＴＳによっても共有される。
【００９１】
ゲート加工に用いたマスク５０，５３，５７が除去された後、図４乃至図１１に示されるように、層間絶縁膜１０の形成及びコントロールゲート電極（ワード線）のシリサイド化が、周知の技術を用いて実行される。
【００９２】
ソース線コンタクト領域ＳＡ上の層間絶縁膜１０内に、ｘ方向に延在するライン状の溝Ｚが形成される。この溝Ｚに、タングステン（Ｗ）やモリブデン（Ｍｏ）などのプラグ材が埋め込まれ、ライン状（ＬＩ構造）のソース線コンタクトＬＩが、ソース／ドレイン拡散層６Ｓ上に形成される。本実施形態においては、ソース線コンタクト領域ＳＡ内には、素子分離絶縁膜９が形成されておらず、１つの半導体領域（ソース／ドレイン拡散層６Ｓ）となっている。
【００９３】
そのため、溝Ｚを層間絶縁膜１０内に形成する際に、ソース線コンタクト領域ＳＡ表面が層間絶縁膜１０のエッチング条件下にさらされても、ソース線コンタクト領域ＳＡとしてのソース／ドレイン拡散層６Ｓの平坦性は確保される。それゆえ、ソースドレイン拡散層６Ｓ上に形成されたソース線コンタクトＬＩの底面は、平坦になる。
【００９４】
ビット線コンタクトＢＣは、ソース線コンタクトの形成工程に、ソース線コンタクトＬＩと同時に、素子分離絶縁膜９によって分離されているアクティブ領域ＡＡ（ビット線コンタクト領域）内の各々に、層間絶縁膜１０内に形成されたコンタクトホールを経由して、接続される。但し、ビット線コンタクトＢＣは、ソース線コンタクトＬＩとは形状が異なるため、ビット線コンタクトＢＣは、ソース線コンタクトＬＩとは別途の工程で形成しても良い。
【００９５】
そして、層間絶縁膜１０上に、第１メタル配線層Ｍ０が形成される。ソース線コンタクトＬＩに接続されるメタル配線層Ｍ０は、ソース線ＳＬとして機能する。また、ビット線コンタクトＢＣに接続されるメタル配線層Ｍ０は、後の工程で形成されるビット線に対する中間層として機能する。メタル配線層Ｍ０及び層間絶縁膜１０上に、層間絶縁膜１１が形成される。
【００９６】
この後、層間絶縁膜１２及びビット線ＢＬが形成される。ビット線ＢＬの形成工程は、例えば、アクティブ領域及びワード線（コントロールゲート電極）の形成工程と同じく、側壁加工技術を用いられる。但し、側壁加工技術をビット線ＢＬの形成工程に用いる場合、アクティブ領域の形成工程及びワード線の形成工程とは異なり、側壁マスクをマスクとして、層間絶縁膜１２内にｙ方向に延在する溝が形成される。そして、この形成された溝にメタル材を埋め込むダマシン技術が用いられて、ビット線ＢＬが形成される。尚、フォトリソグラフィー技術を用いて、ビット線ＢＬを形成しても良い。
【００９７】
また、ビット線ＢＬとメタル配線層Ｍ０を接続するためのビアコンタクトは、層間絶縁膜１２が堆積される前に、層間絶縁膜１１内に形成しても良いし、ビット線ＢＬの形成と同時に、層間絶縁膜１１内に別途形成したコンタクトホール内に、ダマシン技術を用いて埋め込んでも良い。
【００９８】
以上のように、本実施形態に係る不揮発性半導体メモリであるフラッシュメモリが作製される。
【００９９】
本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法においては、側壁加工技術による側壁マスク４３を用いたアクティブ領域ＡＡの形成工程の前に、ソース線コンタクト領域ＳＡ上に、ｘ方向に延在するライン状のレジストマスク４７が形成される。そして、側壁マスク４３とレジストマスク４７に基づくパターンを用いて、半導体基板１に対してエッチングを行い、露光による加工限界寸法よりも小さな寸法の複数のアクティブ領域が形成される。
【０１００】
この際、ｘ方向に延在するレジストマスク４７によってパターニングされた部分、つまり、ソース線コンタクト領域ＳＡ内においては、側壁マスクをマスクとしたエッチングは実行されない。それゆえ、ソース線コンタクト領域ＳＡ内にトレンチ及び素子分離絶縁膜９は形成されず、ソース線コンタクト領域ＳＡは、ｘ方向に並んで配置されている複数のアクティブ領域（メモリセルユニット形成領域）ＡＡで共有されたｘ方向に延在する１つの半導体領域（拡散層領域）となる。
【０１０１】
本実施形態では、ソース線コンタクト領域ＳＡ上の層間絶縁膜１０内に、ＬＩ構造のソース線コンタクトを埋め込む溝Ｚを形成する際に、ソース線コンタクト領域ＳＡが層間絶縁膜１０に対するエッチング条件にさらされても、この領域ＳＡ内には素子分離絶縁膜が設けられていないので、ソース線コンタクト領域ＳＡ表面の平坦性は確保される。これによって、ＬＩ構造のソース線コンタクトＬＩの底面は平坦になる。
【０１０２】
このように、本実施形態では、ソース線コンタクト領域ＳＡ内において、素子分離絶縁膜が、コンタクト形成時にエッチングにされて膜厚が小さくなり、素子分離絶縁膜上端がアクティブ領域上端より半導体基板側に後退することはない。また、本実施形態では、ＬＩ構造のソース線コンタクトＬＩの底面が、アクティブ領域ＡＡのｘ方向の側面と接触することはない。
【０１０３】
それゆえ、上述の製造方法によって作製されたフラッシュメモリは、素子分離絶縁膜の耐圧の低下や、リーク電流の増加は生じない。
【０１０４】
したがって、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、素子特性の劣化を防止できる。
【０１０５】
（２）  第２の実施形態  
図４１乃至図４３を用いて、本発明の第２の実施形態に係る不揮発性半導体メモリについて、説明する。尚、第１の実施形態で述べた部材と同一の部材については、同じ符号を付し、詳細な説明は省略する。
【０１０６】
本実施形態と第１の実施形態との相違点は、ソース線コンタクトの形状である。第１の実施形態においては、ｘ方向に延在するライン状のソース線コンタクトＬＩが用いられていた。  
これに対して、本実施形態においては、ソース線コンタクトＳＣは、それぞれ独立して、ｘ方向に配列されたコンタクトプラグである。本実施形態のソース線コンタクトＳＣは、例えば、ｘ方向に配列された１つのアクティブ領域（ＮＡＮＤセルユニット）おきに、ソース線コンタクト領域ＳＡ内に、配置される。
【０１０７】
本実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法は、第１の実施形態に述べた製造方法と実質的に同じである。但し、本実施形態においては、ソース線コンタクト領域ＳＡ上の層間絶縁膜１０にライン状の溝が形成されるのではなく、ソース線コンタクト領域ＳＡ内の所定箇所に、コンタクトホールが層間絶縁膜１０内にそれぞれ形成される。そして、このコンタクトホール内に、ソース線コンタクトＳＣが埋め込まれる。これらのソース線コンタクトＳＣは、例えば、ビット線コンタクトＢＣと同時に形成される。
【０１０８】
本実施形態においても、第１の実施形態と同様に、ソース線コンタクトＳＣが設けられるソース線コンタクト領域ＳＡは、ｘ方向に延在する１つの半導体領域（ソース／ドレイン拡散層６Ｓ）であり、ｘ方向に並んで配列されているアクティブ領域（第２アクティブ領域）によって接続されている。  
本実施形態においては、このソースコンタクト領域ＳＡ内に、それぞれ独立した複数のソース線コンタクトＳＣが設けられる。
【０１０９】
第１の実施形態のように、ライン状のソース線コンタクトＬＩを用いた場合には、ビット線コンタクトＢＣとソース線コンタクトＬＩはそれらの形状が異なるため、底部の面積が異なる。これに起因して、層間絶縁膜１０に対するエッチング速度に、ビット線コンタクト側とソース線コンタクト側とで差異が生じ、ビット線コンタクトＢＣとソース線コンタクトＬＩとの半導体基板１に対するエッチングの終点を同一とすることは困難である。
【０１１０】
これに対して、本実施形態のように、ソース線コンタクトＳＣの形状がビット線コンタクトＢＣの形状と同じであれば、ビット線コンタクトＢＣとソース線コンタクトＳＣとを同じ工程、且つ、同一の終点で加工できる。
【０１１１】
また、側壁加工技術を用いて形成され、素子分離絶縁膜によって分離されたアクティブ領域において、アクティブ領域のそれぞれに独立したコンタクトプラグを接続する場合、コンタクトプラグとアクティブ領域（コンタクト領域）との合わせずれが生じると、それらの接触面積が低減し、接触部分の寄生抵抗が増大する。  
しかし、本実施形態によれば、ソース線コンタクト領域ＳＡは、ｘ方向に沿って配置される複数のアクティブ領域（第２アクティブ領域）によって接続された１つの半導体領域であるため、コンタクトプラグＳＣとコンタクト領域ＳＡとの合わせずれが発生することはない。それゆえ、寄生抵抗による素子特性の劣化も生じない。
【０１１２】
したがって、本発明の第２の実施形態によれば、不揮発性半導体メモリ（フラッシュメモリ）の特性の劣化を抑制できる。さらに、本発明の第２の実施形態に係る不揮発性半導体メモリによれば、不揮発性半導体メモリの製造工程を削減できる。
【０１１３】
（３）  第３の実施形態  
図４４乃至図４６を用いて、本発明の第３の実施形態について説明する。尚、第１及び第２の実施形態と同一部材に関しては、同一符号を付し、詳細な発明は省略する。
【０１１４】
（ａ）  構造  
図４４及び図４５を用いて、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の構造について、説明する。図４４はメモリセルアレイの全体構成を示し、図４５は図４４のＸＬＶ−ＸＬＶ線に沿う断面構造を示している。尚、本実施形態において、メモリセルＭＣ及び選択トランジスタＳＴＳ，ＳＴＤの構造、ソース線コンタクトＬＩ，ＳＣの形状は、第１又は第２の実施形態と同様であるため、ここでの説明は省略する。
【０１１５】
第１及び第２の実施形態で述べたフラッシュメモリのように、ループカットを行ったマスクパターンでは、アクティブ領域のｙ方向の終端部は、先細りや欠けが発生し、これによりダストが発生する。その結果、フラッシュメモリにダスト不良が発生するという問題がある。また、このダスト不良によって、製造歩留まりが低下するという問題もある。
【０１１６】
それらの問題を防止するため、本実施形態のフラッシュメモリは、アクティブ領域ＡＡのｙ方向の終端部に、ｙ方向に延在する延設部７０Ａ，７０Ｂが設けられている。この延設部７０Ａ，７０Ｂは、例えば、半導体基板１上に導電層３Ｚが形成され、導電層３Ｚが２つの絶縁膜２Ｚ，４Ｚに挟まれた構造を有している。導電層３Ｚは、フローティングゲート電極３Ａと同じ材料から構成される。また、半導体基板１上の絶縁膜２Ｚは、ゲート絶縁膜２Ａと同じ材料から構成され、導電層３Ｚ上の絶縁膜４Ｚはゲート間絶縁膜４Ａと同じ材料から構成される。
【０１１７】
このように、延設部７０Ａ，７０Ｂを設けることで、アクティブ領域のｙ方向の終端部が独立したパターンとならないので、アクティブ領域の終端部の先細りや欠けを防止できる。それゆえ、アクティブ領域ＡＡの終端部からのダスト不良を防止でき、このダスト不良による製造歩留まりの低下も抑制できる。
【０１１８】
また、本発明の実施形態においては、後述の製造方法によって、延設部７０Ａ，７０Ｂを形成するための工程とｘ方向に延在するソース線コンタクト領域を形成するための工程を同時に実行できる。
【０１１９】
尚、延設部７０Ａ，７０Ｂを介して、ｘ方向に隣接する複数のアクティブ領域ＡＡが電気的に接続されてしまう。しかし、フラッシュメモリの動作時において、ダミー線ＤＣＧをオフ又はフローティング状態にすることで、延設部７０Ａ，７０Ｂはメモリセル等が設けられたブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎと電気的に分離され、回路動作上の問題は生じない。
【０１２０】
したがって、本発明の第３の実施形態に係る不揮発性半導体メモリによれば、素子特性の劣化を抑制できると共に、製造歩留まりの低下を抑制できる。さらには、本実施形態に係る不揮発性半導体メモリによれば、製造工程を簡略化できる
（ｂ）  製造方法  
以下、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、第１の実施形態で述べた製造方法と同様の工程においては、詳細な説明は省略する。
【０１２１】
図１２乃至図２６に示す工程と同様の工程を用いて、第１マスク層４０上に、側壁マスク４３が形成される。そして、ソース線コンタクト領域ＳＡ上方を覆うように、第１レジストマスク４７Ａが、第１マスク層４０上及び複数の側壁マスク４３上に形成される。
【０１２２】
これと同時に、本実施形態では、図２２に示すレジストマスク４７（図４６中では、レジストマスク４７Ａと図示）に加え、図４６に示すように、複数の側壁マスク４３のｙ方向の終端部を覆うように、ｘ方向に延在するライン状の第２レジストマスク４７Ｂが形成される。この際、複数の側壁マスク４３のｙ方向の終端部のｘ方向に沿う断面は、図２４に示す断面図と同様になっている。
【０１２３】
レジストマスク４７Ｂはｘ方向に延在したライン状にパターニングされており、このｘ方向に延在したライン状のレジストマスク４７Ｂが、ｙ方向に延在している側壁マスク４３のｙ方向の終端部と交差するように、第１マスク層４０上および側壁マスク４３上に形成される。
【０１２４】
レジストマスク４７Ｂのｘ方向の終端部は、例えば、マスク４５上に位置する。また、レジストマスク４７Ｂのｙ方向における一方向（メモリセルアレイの外側）の側面は、例えば、マスク４５のｙ方向の終端部とほぼ一致、又は、マスク層４５の終端部よりも外側に位置する。このようにレジストマスク４７Ｂを形成するのは、アクティブ領域のｙ方向の終端部における欠けを効果的に防止できるからである。尚、レジストマスク４７Ｂのｙ方向の寸法（線幅）は、例えば、最小加工寸法Ｆ以上である。但し、レジストマスク４７Ｂに対して、スリミング処理を施して、最小加工寸法Ｆより小さい寸法（線幅）にしても良い。
【０１２５】
この後、図２７乃至図３６に示す工程と同様の工程を用いて、第１マスク層４０に対するパターニング及びアクティブ領域の形成が実行される。  
第１マスク層４０に、側壁マスク４３及び第１レジストマスク４７Ａのパターンに加え、第２レジストマスク４７Ｂのパターンが転写され、メモリセルアレイ１００内のｙ方向の終端部に、ｘ方向に延在する第１マスク層が残存する。
【０１２６】
この第１マスクのパターンに基づいて、アクティブ領域ＡＡ及びソース線コンタクト領域ＳＡの形成と同時に、メモリセルアレイ１００内に設けられた複数のアクティブ領域のｙ方向の終端に、ｘ方向に延在する延設部となる導電層３Ｚが形成される。
【０１２７】
この後、図３７乃至図４０を用いて説明した工程と同様の工程によって、ゲート間絶縁膜４Ａ，４Ｂが形成され、導電層３Ｚ上に、ゲート絶縁膜４Ａと同じ材料からなる絶縁膜４Ｚが形成される。これによって、２つの絶縁膜２Ｚ，４Ｚと導電層３Ｚとから構成される延設部７０Ａ，７０Ｂが形成される。そして、コントロールゲート電極材の堆積の後、ゲート加工によって、メモリセルＭＣのゲート電極３Ａ，５Ａが形成される。これに続いて、ソース／ドレイン拡散層６Ａが形成される。但し、延設部７０Ａ，７０Ｂが設けられた領域においては、延設部３Ｚ上の導電材（コントロールゲート電極材）が除去される。
【０１２８】
この後、図４乃至図１１に示す工程と同様の工程を用いて、コンタクトＬＩ，ＳＣ，ＢＣ、ソース線ＳＬ及びビット線ＢＬが形成される。  
以上の工程によって、本実施形態に係るフラッシュメモリが作製される。
【０１２９】
本実施形では、アクティブ領域のｙ方向の終端部に、ｘ方向に並んで配置される複数のアクティブ領域ＡＡで共有される延設部７０Ａ，７０Ｂが設けられている。これによって、アクティブ領域のｙ方向の終端部が独立したパターンとならないので、アクティブ領域の終端部の先細りや欠けを防止でき、ダストの発生が防止される。
【０１３０】
また、本実施形態では、延設部の形成工程をソース線コンタクト領域に対するパターニング及び加工と同時に実行できるため、製造工程が増加するのを防止できる。
【０１３１】
したがって、本発明の第３の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造方法によれば、素子特性の劣化を防止できる不揮発性半導体メモリを提供できると共に、製造工程の簡略化を図ることができる。
【０１３２】
３．  その他  
本発明の実施形態によれば、素子特性の劣化を防止できる。
【０１３３】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３４】
【図１】本発明の実施形態に係る不揮発性半導体メモリの全体構成を示す図。
【図２】メモリセルアレイの構造を模式的に示す平面図。
【図３】メモリセルアレイの内部構成を示す等価回路図。
【図４】図３の領域ＶＩに対応する構造を示す平面図。
【図５】図４のＶ−Ｖ線に沿う構造を示す断面図。
【図６】図４のＶＩ−ＶＩ線に沿う構造を示す断面図。
【図７】図４のＶＩＩ−ＶＩＩ線に沿う構造を示す断面図。
【図８】図３の領域ＶＩＩＩに対応する構造を示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う構造を示す断面図。
【図１０】図８のＸ−Ｘ線に沿う構造を示す断面図。
【図１１】メモリセルアレイ端部の構造を示す平面図。
【図１２】第１の実施形態の製造工程の一工程を模式的に示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】図１２のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】第１の実施形態の製造工程の一工程の平面構造を模式的に示す図。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】図１５のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】第１の実施形態の製造工程の一工程の平面構造を模式的に示す図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】図１８のＸＸ−ＸＸ線に沿う断面図。
【図２１】図１８のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】第１の実施形態の製造工程の一工程の平面構造を模式的に示す図。
【図２３】図２２の領域ＸＸＩＩＩを抽出した平面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】図２３のＸＸＶ−ＸＸＶ線に沿う断面図。
【図２６】図２２のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。
【図２７】第１の実施形態の製造方法の一工程の平面構造を模式的に示す図。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。
【図３０】図２７のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】図２７のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。
【図３２】第１の実施形態の製造方法の一工程を説明するための断面図。
【図３３】第１の実施形態の製造方法の一工程を説明するための平面図。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。
【図３５】図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図３６】第１の実施形態の製造方法の一工程を説明するための断面図。
【図３７】第１の実施形態の製造方法の一工程を説明するための平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図。
【図４０】図３７のＸＬ−ＸＬ線に沿う断面図。
【図４１】第２の実施形態の不揮発性半導体メモリの構造を示す平面図。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。
【図４４】第３の実施形態の不揮発性半導体メモリの構造を示す平面図。
【図４５】図４４のＸＬＶ−ＸＬＶ線に沿う断面図。
【図４６】第３の実施形態の不揮発性半導体メモリの製造工程の一工程を説明するための平面図。
【符号の説明】
【０１３５】
１：半導体基板、２Ａ：トンネル絶縁膜、２Ｂ：ゲート絶縁膜、３Ａ：フローティングゲート電極、４Ａ：ゲート間絶縁膜、５Ａ：コントロールゲート電極、６Ａ，６Ｄ，６Ｓ：ソース／ドレイン拡散層、３Ｂ，５Ｂ：ゲート電極、９：素子分離絶縁膜、１０，１１，１２：層間絶縁膜、ＬＩ，ＳＣ：ソース線コンタクト、ＳＬ：ソース線、ＢＣ：ビット線コンタクト、ＢＬ：ビット線、Ｍ０：メタル配線層、Ｖ１：ビアコンタクト、４０，４０Ａ，４０Ｂ：第１マスク層、４１：芯材、４３，５３：側壁マスク、４７，４７Ａ，４７Ｂ，５７：レジストマスク、５０：第２マスク層、７０Ａ，７０Ｂ：延設部、ＭＣ：メモリセル、ＳＴＳ，ＳＴＤ：選択トランジスタ、ＡＡ：アクティブ領域、ＳＴＩ：素子分離領域、ＳＡ：ソース線コンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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