(57)【要約】【課題】複数のアナログ信号をＡ／Ｄ変換する制御装置において、Ａ／Ｄ変換に要する処理時間を低減するＡ／Ｄ変換制御装置を提供する。【解決手段】Ａ／Ｄ変換にかかる時間が同一性能であり、かつ複数の独立したＡ／Ｄ変換器を実装したマイコンにおいて、あるタイミングで複数のアナログ信号を同時にＡ／Ｄ変換する場合、そのアナログ信号を、それぞれ別のＡ／Ｄ変換器に割付けを行い、同時に複数のＡ／Ｄ変換器を起動させることによって、１回分のＡ／Ｄ変換時間で複数個のＡ／Ｄ変換を行うことが可能となり、処理時間の低減を図ることができる。【選択図】図１
2010068419.tif 000002
【特許請求の範囲】
【請求項１】
互いに独立に動作する複数のＡ／Ｄ変換器を有し、前記複数のＡ／Ｄ変換器の動作を制御するＡ／Ｄ変換制御装置において、
前記複数のＡ／Ｄ変換器は、Ａ／Ｄ変換に要する時間が互いに同一になる性能を有し、
前記複数のアナログ信号が前記複数のＡ／Ｄ変換器に分配して入力されると、複数のＡ／Ｄ変換器を同時に起動させて各アナログ信号を並列にＡ／Ｄ変換処理する構成としたことを特徴とする内燃機関用のＡ／Ｄ変換制御装置。
【請求項２】
請求項１記載のＡ／Ｄ変換制御装置において、前記複数のＡ／Ｄ変換器には、同一種の複数のセンサからのアナログ信号を分配して入力されることを特徴とする内燃機関用のＡ／Ｄ変換制御装置。
【請求項３】
請求項２記載のＡ／Ｄ変換制御装置において、前記複数のセンサは、互いに同一機能を有するスロットルポジションセンサであることを特徴とする内燃機関用のＡ／Ｄ変換制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内燃機関の制御装置に設けられ、Ａ／Ｄ変換器によりアナログ信号をデジタル信号へ変換を行うＡ／Ｄ変換制御装置に関する。
【背景技術】
【０００２】
内燃機関の制御装置において、制御信号等をデータ転送する際には、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器が用いられる。Ａ／Ｄ変換器において、アナログ信号をデジタル信号に変換するステップは、Ａ／Ｄ変換を開始してからＡ／Ｄ変換が終了するまでに所定の時間を必要とする。この時間は、マイクロコンピュータに内蔵されている一般的な逐次比較型Ａ／Ｄ変換器の場合、サンプルホールドの時間と、アナログ信号電圧と内部基準電圧との比較処理に要する時間との合計である。Ａ／Ｄ変換時間は、一般的に他のソフトウェアの実行時間と比較しても非常に大きく、またハードウェアの性能に依存する部分であるため、単純に短縮することは困難である。実際に、Ａ／Ｄ変換時間が制御全体の処理時間に多大な影響を及ぼしている場合が多い。よって、このＡ／Ｄ変換時間を減らすことが制御全体の処理時間を低減させるための重要な項目となっている。
【０００３】
制御全体の処理時間を低減させるべく、例えば、Ａ／Ｄ変換終了時に、自動的にデータ転送を開始し、所定のメモリにＡ／Ｄ変換値を格納する制御装置が提案されている。この制御装置によれば、ソフトウェアは最初のＡ／Ｄ変換器の起動だけでよく、前述したＡ／Ｄ変換時間を待つ必要がない（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平２−１５３２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の制御装置で用いられている制御方式には、Ａ／Ｄ変換処理時間を低減するために、Ａ／Ｄ変換の終了時に割込みを発生させる手段やデータ転送手段などが必要である。内燃機関用の制御装置（マイコン）によっては、それらの手段を装備していない場合、また装備されていても他の目的のためにそれらの手段を使用できない場合、上述の方式を採用することができない。
【０００６】
このような場合、一連のＡ／Ｄ変換手順をソフトウェアにより実現する方式が用いられている。具体的な変換処理方式としては、制御装置は、Ａ／Ｄ変換途中で上位レベルの割込み処理が発生しないように割込みマスクをし、Ａ／Ｄ変換が終了するまでの時間を無限ループなどで待ち、Ａ／Ｄ変換が終了するとループ処理から抜け、割込みマスクを解除し、その後Ａ／Ｄ変換値を読み取りにいく。この変換処理方式では、Ａ／Ｄ変換にかかる時間を待つ必要がある。さらに、複数のアナログ信号をあるタイミングでＡ／Ｄ変換する場合には、Ａ／Ｄ変換時間にアナログ信号本数分を掛けた時間を待つことになる。特に、内燃機関の制御においては、Ａ／Ｄ変換にかかる時間が全体の処理時間に直接的に影響する。
【０００７】
本発明の目的は、上記課題を解決すべく、割込み発生手段やデータ転送手段等の特別な手段を必要とせずに、Ａ／Ｄ変換にかかる時間を低減し、内燃機関の制御プログラム全体の処理時間を低減させることができる内燃機関用のＡ／Ｄ変換制御装置を提供する。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく本発明に係るＡ／Ｄ変換制御装置は、互いに独立に動作する複数のＡ／Ｄ変換器を有し、複数のＡ／Ｄ変換器の動作を制御するＡ／Ｄ変換制御装置において、複数のＡ／Ｄ変換器は、Ａ／Ｄ変換に要する時間が互いに同一になる性能を有し、複数のアナログ信号が前記複数のＡ／Ｄ変換器に分配して入力されると、複数のＡ／Ｄ変換器を同時に起動させて各アナログ信号を並列にＡ／Ｄ変換処理する構成とすることにより、１回のＡ／Ｄ変換にかかる時間のみで複数のアナログ信号を同時にＡ／Ｄ変換するものである。
【発明の効果】
【０００９】
本発明によれば、割込み発生手段やデータ転送手段等の特別な手段を必要とせずに、Ａ／Ｄ変換にかかる時間を低減し、内燃機関の制御プログラム全体の処理時間を低減させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。
【００１１】
図２は、本実施形態のＡ／Ｄ変換制御装置の構成の要部を示すブロック図である。図２に示すように、本実施形態では、Ａ／Ｄ変換制御装置（マイクロコンピュータ：マイコン）２０は複数のＡ／Ｄ変換器２１、２２（本実施形態では２個）と、Ａ／Ｄ変換器２１，２２の制御を司る制御部（コントローラ）２５と、２つのＡ／Ｄ変換器２１，２２に内部バス２３を介して接続されるＲＡＭ２４とを備える。
【００１２】
Ａ／Ｄ変換制御装置２０は、内燃機関システムが備えるＥＣＵの一部を構成し、内燃機関システムが備えるセンサからの検出信号をアナログ信号として取得し、アナログ信号をＡ／Ｄ変換するものである。具体的には、センサは、内燃機関のスロットル開度を示すスロットルポジションセンサである。スロットルポジションセンサは、フェイルセーフ用として、１つのセンサが故障した場合、もう１つのセンサがバックアップできるように（或いは、一方が故障であることを判別できるように）、互いに同一の機能を有する２つのセンサで構成される。
【００１３】
Ａ／Ｄ変換器２１，２２には、上記のスロットルポジションセンサからアナログ信号が入力される複数のポートが設けられている。本実施形態では、第１のＡ／Ｄ変換器２１には第１〜第４のアナログ信号が入力され（図中、ポート番号１〜４）、第２のＡ／Ｄ変換器２２には第５〜第８のアナログ信号が入力されるように（図中、ポート番号５〜８）入力ポートが割付けられている。第１及び第２のＡ／Ｄ変換器２１，２２は互いに独立した動作を行い、Ａ／Ｄ変換に関する処理性能は同一である（同じアナログデータをＡ／Ｄ変換するのに要する処理時間が同じ）。制御部２５は、Ａ／Ｄ変換器２１，２２の制御を行う演算手段及び制御プログラム（ソフトウェア）を有するＲＯＭ等で構成される。各Ａ／Ｄ変換器２１，２２でＡ／Ｄ変換処理されたデジタル値は、内部バス２３を介してＲＡＭ２４に送信され、ＲＡＭ２４に格納される。
【００１４】
本Ａ／Ｄ変換処理装置では、例えば、所定のタイミング（スロットルポジションセンサの故障検出時等）において、同時に２つのアナログ信号のＡ／Ｄ変換処理が必要な場合、アナログ信号は第１のＡ／Ｄ変換器２１と第２のＡ／Ｄ変換器２２とに分配して入力される。例えば、２つのスロットルポジションセンサからそれぞれ得られるアナログ信号を同時タイミングでＡ／Ｄ変換する場合、一方（通常検出用）のスロットルポジションセンサからのアナログ信号を入力ポート１に割付けることによって第１のＡ／Ｄ変換器２１で処理を行い、他方（バックアップ用）のスロットルポジションセンサからのアナログ信号をアナログ信号５の入力ポートに割付けることによって第２のＡ／Ｄ変換器２で処理を行うものである。
【００１５】
本実施形態のＡ／Ｄ変換処理方法を、図１のフローチャートを用いて説明する。
【００１６】
図１に示すように、第１のアナログ信号が第１のＡ／Ｄ変換器２１に入力され、第２のアナログ信号が第２のＡ／Ｄ変換器２２に入力されると、制御部２５は第１のＡ／Ｄ変換器２１及び第２のＡ／Ｄ変換器２２を同時に起動し、Ａ／Ｄ変換処理を開始する（ステップＳ１０１，Ｓ１０２）。
【００１７】
Ａ／Ｄ変換処理が開始されると、制御部２５は、両Ａ／Ｄ変換器２１，２２の動作を監視し、変換処理が実行されている場合は、２つのＡ／Ｄ変換処理が終了するまで待ち（ステップＳ１０３→“Ｎ”判定：無限ループ処理）、２つのＡ／Ｄ変換処理が終了したと判定した場合は、次ステップへ移行する（ステップＳ１０３→“Ｙ”判定）。すなわち、ステップＳ１０３は、第１のＡ／Ｄ変換器２１と第２のＡ／Ｄ変換器２２のそれぞれのＡ／Ｄ変換処理が終了するのを待つステップであり、このステップＳ１０３の時間がＡ／Ｄ変換時間となる。一般には、このＡ／Ｄ変換時間がソフトウェアの他の処理と比較して非常に大きいため、内燃機関の制御プログラム全体の処理時間に大きく影響している。
【００１８】
本実施形態では、２つのＡ／Ｄ変換器２１，２２は互いに同一の処理性能を有し、両Ａ／Ｄ変換器２１，２２は、同時に変換処理を開始しているので、Ａ／Ｄ変換終了タイミングも同じとなる。制御部２５は、Ａ／Ｄ変換終了と判定（“Ｙ”）すると、第１のＡ／Ｄ変換器２１のＡ／Ｄ変換処理を終了させる共に、第２のＡ／Ｄ変換器２２のＡ／Ｄ変換処理を終了させることによって、同時Ａ／Ｄ変換処理が終了する（ステップＳ１０４，Ｓ１０５）。
【００１９】
その後、Ａ／Ｄ変換器１で確定したＡ／Ｄ値を読み出し、ＲＡＭ２４に格納する（ステップＳ１０６）と共に、Ａ／Ｄ変換器２で確定したＡ／Ｄ値を読み出し、ＲＡＭ２４に格納し（ステップＳ１０７）、ソフトウェア制御によるＡ／Ｄ変換処理は終了する。
【００２０】
次に、Ａ／Ｄ変換処理を図３のタイミングチャートを用いて説明する。
【００２１】
図３に示すように、Ａ／Ｄ変換器２１，２２は、Ａ／Ｄ変換を開始していない時は、「待機中」の状態にある。図１のフローチャートのステップＳ１０１、Ｓ１０２により、第１のＡ／Ｄ変換器２１と第２のＡ／Ｄ変換器２２が同時にＡ／Ｄ変換を開始（３０）すると、Ａ／Ｄ変換器２１，２２の状態は、「Ａ／Ｄ変換中」となり、Ａ／Ｄ変換が終了するのを待つ。この変換開始から変換終了まで時間ｔ１がＡ／Ｄ変換時間となる。Ａ／Ｄ変換が終了（３１）すると、それぞれのＡ／Ｄ変換値が確定する（３２，３３）。上述したように、２つのＡ／Ｄ変換値（３２，３３）が確定するのは同時である。つまり、１回のＡ／Ｄ変換開始処理により、２つの独立したＡ／Ｄ変換器２１，２２が同時に起動し、同時に終了するので、Ａ／Ｄ変換時間はｔ１のままであり、２つのアナログ信号のＡ／Ｄ変換を行う場合であっても、Ａ／Ｄ変換時間はｔ１の２倍にはならない。Ａ／Ｄ変換値が確定した後は、それぞれのＡ／Ｄ変換値を読み取り、所定のＲＡＭアドレスへ格納する（３４，３５）。
【００２２】
本実施形態のＡ／Ｄ変換制御装置によれば、Ａ／Ｄ変換時間が同一性能かつ２つのＡ／Ｄ変換器２１，２２を実装し、２つのＡ／Ｄ変換器２１，２２を同時に起動することにより、Ａ／Ｄ変換時間の短縮化に要する特別な手段を必要とせずに（データ移送手段等を別途設けることなく）、１回分のＡ／Ｄ変換にかかる時間のみで、複数のアナログ信号のＡ／Ｄ変換を行うことが可能となる。従って、内燃機関の制御装置において、アナログ信号入力が多く、また高負荷時に処理時間の増大が無視できないＡ／Ｄ変換処理に要する時間を、ソフトウェア制御のみで低減させることが可能となる。
【００２３】
次に、本発明の第２の実施形態を図４に基づいて説明する。
【００２４】
本実施形態のＡ／Ｄ変換制御装置の基本的な構成部分は、前実施形態のＡ／Ｄ変換制御装置と同様であるが、本実施形態のＡ／Ｄ変換制御装置は、３つ以上のＡ／Ｄ変換器を備えた点において前実施形態と異なる。
【００２５】
図４は、３つ以上（以下、ｎ個を記す）のアナログ信号の同時Ａ／Ｄ変換処理を行う場合のフローチャートである。
【００２６】
図４に示すように、ｎ個のアナログ信号は、ｎ個のＡ／Ｄ変換器にそれぞれ入力され（ただし、１つのＡ／Ｄ変換器に対して入力されるアナログ信号は１つ）、ｎ個分のＡ／Ｄ変換を同時に開始させる（ステップＳ４０１，Ｓ４０２）。Ａ／Ｄ変換処理が開始されると、制御部は、ｎ個全てのＡ／Ｄ変換が終了するまで監視し（ステップＳ４０３→判定“Ｎ”）、ｎ個全てのＡ／Ｄ変換が終了したと判定すると（ステップＳ４０３→判定“Ｙ”）、各Ａ／Ｄ変換器はそれぞれ終了処理を行う（ステップＳ４０４，Ｓ４０５）。その後、ｎ個分のＡ／Ｄ変換値を読み出しＲＡＭ２４へ格納する（ステップＳ４０６，Ｓ４０７）。
【００２７】
本実施形態においても、上述したようにＡ／Ｄ変換にかかる時間は全て同じであるので、Ａ／Ｄ変換の個数がｎ個であっても、Ａ／Ｄ変換にかかる時間は１回分の時間である。つまり、変換時間は、図３におけるｔ１の時間だけである。このように、独立に動作する複数のＡ／Ｄ変換器を備え、かつ全てのＡ／Ｄ変換器が、Ａ／Ｄ変換時間が同一である性能を有する場合は、１回のＡ／Ｄ変換時間でｎ個分のＡ／Ｄ変換が可能となる。
【００２８】
以上、本発明は、上述した実施の形態に限定されるものではなく、他にも種々のものが想定される。
【００２９】
上述の実施形態では、Ａ／Ｄ変換制御装置に入力されるアナログ信号として、同一機能を有する２つのスロットルポジションセンサで検出されたアナログ信号について説明したが、複数のセンサは、複数のエアフローセンサ、Ｏ２センサ、水温センサ、バッテリ電圧センサ等、互いに同一種のセンサから入力される他のものであってもよい。
【図面の簡単な説明】
【００３０】
【図１】第１の実施形態のＡ／Ｄ変換制御装置におけるＡ／Ｄ変換処理のフローチャートである。
【図２】第１の実施形態のＡ／Ｄ変換制御装置の要部構成を示すブロック図である。
【図３】第１の実施形態のＡ／Ｄ変換制御装置の動作を示すタイムチャートである。
【図４】第２の実施形態のＡ／Ｄ変換制御装置におけるＡ／Ｄ変換処理のフローチャートである。
【符号の説明】
【００３１】
２０  Ａ／Ｄ変換制御装置（マイクロコンピュータ：マイコン）
２１  第１のＡ／Ｄ変換器
２２  第２のＡ／Ｄ変換器
２３  内部バス
２４  ＲＡＭ
２５  制御部
Ｓ１０１，Ｓ１０２  変換開始処理
Ｓ１０３  Ａ／Ｄ変換処理
Ｓ１０４，Ｓ１０５  終了処理
Ｓ１０６，Ｓ１０７  デジタル値格納ステップ
【図１】
2010068419.tif 000003
【図２】
2010068419.tif 000004
【図３】
2010068419.tif 000005
【図４】
2010068419.tif 000006