(57)【要約】 【課題】金属微粒子と半導体基板の反応を利用して電極を形成する、高性能な半導体装置の製造方法およびグレイン粒径の小さい電極を有する高性能な半導体装置を提供する。【解決手段】直径２０ｎｍ以下の金属微粒子を溶媒中に分散した溶液を、半導体基板上に塗布する工程と、溶媒を蒸発させる工程と、金属微粒子と半導体基板を反応させ、半導体基板表面に金属半導体化合物薄膜を形成する工程とを有することを特徴とする半導体装置の製造方法。半導体基板上に金属半導体化合物薄膜を有する半導体装置であって、金属半導体化合物薄膜は膜厚方向に単グレインで形成され、単グレインの粒径が４０ｎｍ以下であることを特徴とする半導体装置。【選択図】図１Ｄ
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【特許請求の範囲】
【請求項１】
直径２０ｎｍ以下の金属微粒子を溶媒中に分散した溶液を、半導体基板上に塗布する工程と、
前記溶媒を蒸発させる工程と、
前記金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に金属半導体化合物薄膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板が、ＳｉまたはＧｅを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板がＳｉを含み、
前記金属微粒子がＮｉを含有することを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記金属半導体化合物薄膜を形成する工程の後に、
前記金属半導体化合物薄膜上に第２金属を堆積する工程と、
前記金属半導体化合物薄膜を通して前記第２金属を拡散させ、前記金属半導体化合物薄膜と前記半導体基板との界面に前記第２金属を偏析させる工程と、
前記半導体基板化合物薄膜上に残存する前記第２金属を除去する工程と、
を有することを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項５】
前記半導体基板がＳｉを含み、
前記金属微粒子がＮｉを含有し、
前記第２金属が希土類金属またはＰｔであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置がＭＩＳＦＥＴを有し、
前記金属半導体化合物薄膜が前記ＭＩＳＦＥＴのソース・ドレイン電極であることを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置がｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを有し、
前記金属半導体化合物薄膜が前記ｎＭＩＳＦＥＴおよび前記ｐＭＩＳＦＥＴのソース・ドレイン電極であって、
前記金属微粒子がＰｔを含有するＮｉ微粒子であり、
前記第２金属が希土類金属であり、
前記ｎＭＩＳＦＥＴが形成される領域の前記金属半導体化合物薄膜上に前記第２金属を堆積することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記半導体装置がｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを有し、
前記金属半導体化合物薄膜が前記ｎＭＩＳＦＥＴおよび前記ｐＭＩＳＦＥＴのソース・ドレイン電極であって、
前記ｎＭＩＳＦＥＴが形成される領域の前記第２金属を希土類金属とし、
前記ｐＭＩＳＦＥＴが形成される領域の前記第２金属をＰｔとすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
直径２０ｎｍ以下の第１の金属微粒子と、直径２０ｎｍ以下の第２の金属微粒子とを混合して溶媒中に分散した溶液を、半導体基板上に塗布する工程と、
前記溶媒を蒸発させる工程と、
前記第１の金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に第１の金属半導体化合物粒子を形成する工程と、
前記第２の金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に第２の金属半導体化合物粒子を形成することで、前記半導体基板上に金属半導体化合物薄膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
直径２０ｎｍ以下の金属微粒子と、直径２０ｎｍ以下のＡｓ、Ｓｂ、Ｍｇのうち少なくとも１種の元素の微粒子とを混合して溶媒中に分散した溶液を、半導体基板上に塗布する工程と、
前記溶媒を蒸発させる工程と、
前記金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に金属半導体化合物薄膜を形成する工程と、
前記微粒子を前記半導体基板中に拡散させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に金属半導体化合物薄膜を有する半導体装置であって、
前記金属半導体化合物薄膜は膜厚方向に単グレインで形成され、
前記単グレインの粒径が４０ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
前記金属半導体化合物薄膜が２種の異なる金属グレインで形成されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記金属半導体化合物薄膜と前記半導体基板の界面にＡｓ、Ｓｂ、Ｍｇのうち少なくとも１種の元素の偏析層が形成されていることを特徴とする請求項１１または請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、半導体基板に形成する電極部分の改良を図った半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必須である。これまで、素子性能の向上は、微細化によって進められてきた。
【０００３】
電解効果トランジスタが微細化されると、ソース電極・ドレイン電極における金属と半導体との接合の精度も向上されなければならない。ソース・ドレイン電極は通常、金属とシリコンを反応させて生成したシリサイドと呼ばれる合金薄膜によって形成される。現在、電極材料としてはニッケルモノシリサイド（以下、ニッケルシリサイドあるいはＮｉＳｉとも表記する）が使われている。
【０００４】
ＮｉＳｉ薄膜はグレインと呼ばれる、横方向に１００ｎｍ程度の大きさを持つシリサイド粒から成り立っている。トランジスタの微細化が進むと、ソース・ドレイン電極のサイズがグレインのサイズと同等もしくはそれ以下となる。こうなると、素子間でシリサイド電極の大きさや厚さにばらつきが生じ、素子性能ばらつきの要因となり、また、シリサイドが異常成長して電極間のショートやジャンクションの突き抜けを引き起こしたりする。
【０００５】
一方、電界効果トランジスタのチャネル長が微細化により短くなるに従って、チャネルの抵抗は減少していく。したがって、チャネル以外の部分、すなわちソース・ドレイン電極における抵抗、いわゆる寄生抵抗が素子性能を大きく左右するようになる。よって、微細化を推し進めていくためには、寄生抵抗の低減は必須課題である。例えば、シリコン（以下、Ｓｉとも記述する）上に形成される電界効果トランジスタにおいては、寄生抵抗の成分のうち、約半分はシリコンと電極の金属の接合部分における接触抵抗に起因する。したがって、寄生対抗を低減するためには、接触抵抗を低減させることが有効である。電極の金属と半導体、例えばシリコンとの界面には、いわゆるショットキー障壁が生じ、このショットキー障壁が接触抵抗の起源となる。
【０００６】
そこで、電極の金属材料として電流を担うキャリアに対するショットキー障壁高さの低い材料を用いることで接触抵抗を低減させることが可能である。次世代の電極材料のひとつとして考えられているニッケルモノシリサイドとＳｉ界面の間の電子に対するショットキー障壁は、０．６５ｅＶという比較的高い値を持つ。ＮｉＳｉの耐熱性を上げるために白金（以下、Ｐｔとも記述する）を添加した場合、電子に対するショットキー障壁はさらに高くなる。
【０００７】
これに対し、電極の金属材料を、例えばエルビウム（以下、Ｅｒとも記述する）等の希土類金属シリサイドに置き換えると、電子に対するショットキー障壁はおよそ０．３ｅＶ程度にまで低減する。一般的なショットキー障壁の理論によれば、ショットキー障壁を流れる電流は、ショットキー障壁高さに対して指数関数的に変化する。このため、ショットキー障壁高さを低減することにより、電極と半導体間の接触抵抗は大幅に改善されることになる。
【０００８】
上記の観点から、現在ＮｉＳｉに代わる金属シリサイド材料の研究が進められている。特に、ｎＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属絶縁物半導体電界効果トランジスタ）に対しては、電子に対するショットキー障壁高さの低い希土類金属シリサイドに注目が集まっている。しかしながら、希土類金属シリサイドを電極に用いた場合、シリコンとの界面モホロジーが著しく劣化し、寄生抵抗や接合リークの増大、素子性能のばらつきといった深刻な問題が生じる。
【０００９】
このような観点から、ｎＭＩＳＦＥＴの電極は、バルクの性質はＮｉＳｉあるいはＰｔ添加ＮｉＳｉであり、シリコンとの界面のみが電子に対するショットキー障壁が低い構造を持つことが望ましい。このような電極構造および製造方法は特許文献１に開示されている。すなわち、ＮｉＳｉとシリコンの界面に希土類金属等の電子に対するショットキー障壁の低い第２の金属層を有する電極構造により、バルクＮｉＳｉの性質を保ったままショットキー障壁のみを変調することが可能である。
【００１０】
この電極構造は、ＮｉＳｉ電極を形成後、ＮｉＳｉ電極上に希土類金属等の第２の金属を堆積し、熱処理を施すことで第２の金属がＮｉＳｉの粒界を拡散し、シリコン界面に達することを利用して作成することができる。この構造および方法はｐＭＩＳＦＥＴに対しても有効である。すなわち、第２の金属として正孔に対するショットキー障壁の低い例えばＰｔを採用することで、ＮｉＳｉとシリコンの界面にＰｔが偏析し、正孔に対するショットキー障壁を下げることができる。
【００１１】
これらの技術を組み合わせることで、ｎ型およびｐ型の両方の寄生抵抗を低減することができ、ＣＭＩＳにおけるＤｕａｌ  Ｓａｌｉｃｉｄｅ技術として応用することが可能である。この構造におけるショットキー障壁の高さは、ＮｉＳｉとシリコンの界面に偏析した第２の金属の量に比例するが、ＮｉＳｉシリコン界面における第２の金属の偏析は、ＮｉＳｉの粒界に第２の金属を拡散させることによって実現されるため、ＮｉＳｉの粒の密度によって第２金属の偏析量が決まってしまう。それゆえ、変調可能なショットキー障壁の大きさが制限されてしまうおそれがある。
【特許文献１】特開２００８−６０１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、金属微粒子と半導体基板の反応を利用して電極を形成する、高性能な半導体装置の製造方法およびグレイン粒径の小さい電極を有する高性能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様の半導体装置の製造方法は、直径２０ｎｍ以下の金属微粒子を溶媒中に分散した溶液を、半導体基板上に塗布する工程と、前記溶媒を蒸発させる工程と、前記金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に金属半導体化合物薄膜を形成する工程と、を有することを特徴とする。
【００１４】
ここで、前記半導体基板が、ＳｉまたはＧｅを含むことを特徴とすることが望ましい。
【００１５】
ここで、前記半導体基板がＳｉを含み、前記金属微粒子がＮｉを含有することが望ましい。
【００１６】
ここで、前記金属半導体化合物薄膜を形成する工程の後に、前記金属半導体化合物薄膜上に第２金属を堆積する工程と、前記金属半導体化合物薄膜を通して前記第２金属を拡散させ、前記金属半導体化合物薄膜と前記半導体基板との界面に前記第２金属を偏析させる工程と、前記半導体基板化合物薄膜上に残存する前記第２金属を除去する工程と、を有することが望ましい。
【００１７】
ここで、前記半導体基板がＳｉを含み、前記金属微粒子がＮｉを含有し、前記第２金属が希土類金属またはＰｔであることが望ましい。
【００１８】
ここで、前記半導体装置がＭＩＳＦＥＴを有し、前記金属半導体化合物薄膜が前記ＭＩＳＦＥＴのソース・ドレイン電極であることが望ましい。
【００１９】
ここで、前記半導体装置がｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを有し、前記金属半導体化合物薄膜が前記ｎＭＩＳＦＥＴおよび前記ｐＭＩＳＦＥＴのソース・ドレイン電極であって、前記金属微粒子がＰｔを含有するＮｉ微粒子であり、前記第２金属が希土類金属であり、前記ｎＭＩＳＦＥＴが形成される領域の前記金属半導体化合物薄膜上に前記第２金属を堆積することが望ましい。
【００２０】
ここで、前記半導体装置がｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを有し、前記金属半導体化合物薄膜が前記ｎＭＩＳＦＥＴおよび前記ｐＭＩＳＦＥＴのソース・ドレイン電極であって、前記ｎＭＩＳＦＥＴが形成される領域の前記第２金属を希土類金属とし、前記ｐＭＩＳＦＥＴが形成される領域の前記第２金属をＰｔとすることが望ましい。
【００２１】
また、本発明の第２の態様の半導体装置の製造方法は、直径２０ｎｍ以下の第１の金属微粒子と、直径２０ｎｍ以下の第２の金属微粒子とを混合して溶媒中に分散した溶液を、半導体基板上に塗布する工程と、前記溶媒を蒸発させる工程と、前記第１の金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に第１の金属半導体化合物粒子を形成する工程と、前記第２の金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に第２の金属半導体化合物粒子を形成することで、前記半導体基板上に金属半導体化合物薄膜を形成する工程と、を有することを特徴とする。
【００２２】
また、本発明の第２の態様の半導体装置の製造方法は、直径２０ｎｍ以下の金属微粒子と、直径２０ｎｍ以下のＡｓ、Ｓｂ、Ｍｇのうち少なくとも１種の元素の微粒子とを混合して溶媒中に分散した溶液を、半導体基板上に塗布する工程と、前記溶媒を蒸発させる工程と、前記金属微粒子と前記半導体基板を反応させ、前記半導体基板表面に金属半導体化合物薄膜を形成する工程と、前記微粒子を前記半導体基板中に拡散させる工程と、を有することを特徴とする。
【００２３】
また、本発明の一態様の半導体装置は、半導体基板上に金属半導体化合物薄膜を有する半導体装置であって、前記金属半導体化合物薄膜は膜厚方向に単グレインで形成され、前記単グレインの粒径が４０ｎｍ以下であることを特徴とする。
【００２４】
ここで、前記態様の半導体装置において、前記金属半導体化合物薄膜が２種の異なる金属グレインで形成されていることが望ましい。
【００２５】
ここで、前記態様の半導体装置において、前記金属半導体化合物薄膜と前記半導体基板の界面にＡｓ、Ｓｂ、Ｍｇのうち少なくとも１種の元素の偏析層が形成されていることが望ましい。
【発明の効果】
【００２６】
本発明によれば、金属微粒子と半導体基板の反応を利用して電極を形成する、高性能な半導体装置の製造方法およびグレイン粒径の小さい電極を有する高性能な半導体装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を用いて本発明の実施の形態について説明する。
【００２８】
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置の製造方法は、直径２０ｎｍ以下の金属微粒子を溶媒中に分散した溶液を、半導体基板上に塗布する工程と、溶媒を蒸発させる工程と、金属微粒子と半導体基板を反応させ、半導体基板表面に金属半導体化合物薄膜を形成する工程とを有する。
【００２９】
図１Ａ〜図１Ｄは、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図１Ａに示すように、Ｓｉである半導体基板１０上に、直径２０ｎｍ以下の金属微粒子２０を溶媒中に分散した溶液３０を塗布する。ここでは、金属微粒子２０として直径１０ｎｍ程度のＮｉ微粒子２０ａを用いる場合を例に説明する。Ｎｉ微粒子２０ａと、例えばポリアクリル酸あるいはチオールの分散剤を、例えばトルエン溶液である有機溶媒に溶かした溶液３０を、スピンコーターによって半導体基板１０上に塗布する。
【００３０】
スピンコーターによる溶液３０の塗布により、図１Ｂに示すように、半導体基板１０上にＮｉ微粒子２０ａが配列した溶液膜が形成される。なお、溶液３０の作成方法としては、例えば、Ｎｉ微粒子２０ａをヘキサン、あるいはエチレングリコール等その他の有機溶媒中に分散させて作成することも可能である。
【００３１】
その後、図１Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。例えば、２００℃程度の温度で有機溶媒を蒸発させる。その際、必要に応じて真空引きしながら、有機溶媒を蒸発させる。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子２０ａの配列膜が半導体基板１０上に形成される。
【００３２】
その後、図１Ｄに示すように、熱処理を加えることで、Ｎｉ微粒子２０ａをＳｉの半導体基板１０と反応させて、ＮｉＳｉ（ニッケルシリサイド）薄膜４０ａを形成する。熱処理は、Ｎｉ微粒子２０ａが酸化されないように、真空中もしくは窒素あるいはアルゴンなどの不活性ガス雰囲気中で行うことが望ましい。
【００３３】
また、熱処理は、３５０〜６００℃程度の温度でＮｉＳｉを形成する一段階アニールであっても良い。また、最初に３００℃程度の熱処理を例えば３０秒程度ほどこしてＮｉ２Ｓｉを形成し、その後に３５０〜６００℃程度の熱処理を施す、いわゆる二段階アニールであっても構わない。
【００３４】
本実施の形態の製造方法によれば、各々のＮｉ微粒子２０ａとＳｉとの接点からＮｉがＳｉの半導体基板１０中へと拡散し、ＮｉＳｉグレインが形成される。ＮｉＳｉはもとのＮｉよりも体積が大きくなり、Ｎｉ微粒子２０ａの粒径が１０ｎｍ程度の場合には、グレイン粒径がおよそ２０ｎｍ程度のＮｉＳｉが形成される。したがって、図１Ｄに示すように半導体基板１０上に厚さが約２０ｎｍ程度のＮｉＳｉ薄膜４０ａが形成される。このＮｉＳｉ薄膜４０ａは、膜厚方向にはＮｉＳｉの単グレインで形成される。
【００３５】
なお、本実施の形態においては、直径２０ｎｍ以下のＮｉ微粒子２０ａを用いるため、形成されるＮｉＳｉ薄膜４０ａのグレインの粒径が４０ｎｍ以下となる。
【００３６】
本実施の形態によれば、ＮｉＳｉ薄膜４０ａのグレイン粒径はＮｉ微粒子２０ａの粒径に依存して小さくなる。したがって、ＮｉＳｉ薄膜４０ａの膜厚ばらつきが抑えられる。よって、抵抗のばらつきが抑制され、微細デバイスに適用する電極、例えば、コンタクト電極やＭＩＳＦＥＴのソース・ドレイン電極として好適である。
【００３７】
通常ＮｉＳｉ薄膜電極は、Ｓｉ上にＮｉ薄膜をスパッタリング法や蒸着法で成膜し、熱処理を加えることにより形成する。この場合、ＮｉＳｉグレイン径は１００ｎｍ程度に成長し、デバイスの微細化に際し、抵抗等のばらつきの要因となる。本実施の形態によればこのような問題を回避することができる。
【００３８】
また、シリサイド化反応に寄与するＮｉの供給源が、半導体基板表面に単層配列したＮｉ微粒子２０ａに限られる。したがって、シリサイド形成時にＮｉＳｉが異常成長して電極間のショートやジャンクションの突き抜けが生ずることも抑制することが可能となる。この点においても、従来のＮｉ膜から、Ｎｉを供給する方法に対して優れている。
【００３９】
さらに、図１Ｄに示すような、膜厚方向に単グレインで、かつ、単グレインの粒径が４０ｎｍ以下と小さい金属半導体化合物薄膜は、膜のストレスが分散かつ軽減されるため、結晶欠陥の抑制効果や、膜自体の信頼性向上効果が得られるという利点がある。
【００４０】
なお、本実施の形態において、金属微粒子の直径を２０ｎｍ以下とするのは、この範囲を超えると本実施の形態の上記作用・効果が顕在化しなくなるからである。また、直径２０ｎｍより大きい金属微粒子の製造が困難であることにもよる。  
【００４１】
ここでは、半導体基板としてＳｉを例に説明したが、半導体基板１０は、ＳｉまたはＧｅを含む例えばＳｉＣやＳｉＧｅ基板、あるいはその他の半導体基板であっても構わない。また、金属微粒子もＮｉ微粒子に限らず、例えばＰｔ微粒子など用いられる半導体基板と金属半導体化合物を形成する金属微粒子であれば、いかなる金属微粒子をも適用することが可能である。
【００４２】
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の製造方法をＭＩＳＦＥＴのソース・ドレイン電極に適用するものである。したがって、第１の実施の形態と重複する内容については記載を省略する。
【００４３】
図２Ａ〜図２Ｅは、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図２Ａに示すように公地のプロセス技術を用いて、例えばＳｉの半導体基板１０上に、素子分離領域１２、ＭＩＳＦＥＴのゲート絶縁膜１４、ゲート電極１６、ゲート側壁絶縁膜１８、ソース・ドレイン拡散層５０等を形成する。そして、半導体基板１０上に、直径２０ｎｍ以下の金属微粒子２０を溶媒中に分散した溶液３０を塗布する。ここでは、金属微粒子２０として直径１０ｎｍ程度のＮｉ微粒子２０ａを用いる場合を例に説明する。
【００４４】
溶液３０の塗布により、図２Ｂに示すように、半導体基板１０表面にＮｉ微粒子２０ａが配列した溶液膜が形成される。溶液３０中のＮｉ微粒子濃度や塗布条件等を最適化することで、このように表面形状に沿った溶液膜の形成が可能である。
【００４５】
その後、図２Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子２０ａの配列膜が半導体基板１０表面に形成される。
【００４６】
その後、図２Ｄに示すように、熱処理を加えることで、ＭＩＳＦＥＴのソース・ドレイン領域のＮｉ微粒子２０ａをＳｉの半導体基板１０と反応させて、ＮｉＳｉ（ニッケルシリサイド）薄膜４０ａを形成する。このとき、ソース・ドレイン領域のＮｉ微粒子はシリサイド化してＮｉＳｉ薄膜４０ａを形成するが、例えばＳｉＮで形成されるゲート側壁絶縁膜１８のように、Ｓｉ以外の領域と接しているＮｉ微粒子２０ａは、反応せずにそのまま残る。
【００４７】
反応せずに残ったＮｉ微粒子２０ａは、例えば硫酸と過酸化水素水の混合溶液で選択的に除去する。硫酸と過酸化水素水の混合溶液のような酸性の溶液に浸すとＮｉ微粒子２０ａは溶解してなくなり、図２Ｅに示すように、ＮｉＳｉ薄膜４０ａのみが残る。
【００４８】
本実施の形態によれば、ソース・ドレイン電極のＮｉＳｉ薄膜のグレイン粒径のばらつきを抑制することが可能となる。したがって、特に微細ＭＩＳＥＴにおいて問題となるソース・ドレイン電極抵抗の素子間ばらつきを低減することが可能となる。また、従来、特にゲート側壁絶縁膜に沿って厚く堆積するＮｉ膜を供給源とするＮｉの異常拡散がＭＩＳＦＥＴでは問題となっていた。本実施の形態によれば、このような、Ｎｉの異常拡散による電極間のショートやジャンクションの突き抜け、あるいはチャネル領域でのＮｉＳｉの形成等も抑制できる。
【００４９】
また、図２Ｅに示すように、ソース・ドレイン電極が、膜厚方向に単グレインで形成され、単グレインの粒径が４０ｎｍ以下であるＮｉＳｉ薄膜のＭＩＳＦＥＴは、結晶欠陥の抑制効果や、電極膜の信頼性向上効果を有し、高性能な微細ＭＩＳＦＥＴを実現できる。
【００５０】
なお、ここでは、ソース・ドレイン拡散層５０を形成する場合を例に説明したが、ソース・ドレイン拡散層５０を省略したいわゆるショットキーＭＩＳＦＥＴにも本実施の形態を適用することが可能である。また、例えばエレベーテッドソース・ドレイン構造を有するＭＩＳＦＥＴにも提供することが可能である。
【００５１】
図３Ａ〜図３Ｅは、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。本変形例は、いわゆる偏析ショットキーＭＩＳＦＥＴである。最初に図３Ａで形成される例えばＡｓドーパントのソース・ドレイン拡散層５０が、最終的に図３Ｄで形成されるＮｉＳｉ薄膜４０ａの膜厚よりも浅い以外は、図２Ａ〜図２Ｅと同様であるので製造方法の記載を省略する。本変形例によれば、ドーパントの偏析により上記作用・効果に加え、ソース・ドレイン電極と半導体基板の界面に浅い高濃度のソース・ドレイン拡散層５０が形成されるため、寄生抵抗が低減されるとともによりショートチャネル耐性の高い、微細ＭＩＳＦＥＴの実現が可能となる。
【００５２】
図４は、本実施の形態の別の変形例の半導体装置の断面図である。本変形例は、いわゆるＳＯＩＭＩＳＦＥＴである。埋め込み酸化膜５２を有するＳＯＩ基板上に形成される以外は、図２ＥのＭＩＳＦＥＴと製造方法および構造は同様であるので重複する記載は省略する。
【００５３】
この変形例のように、半導体膜厚の薄い、すなわちＳｉ量の限られたソース・ドレイン領域にＮｉＳｉ層を形成する場合、膜厚方向のシリサイドの成長に限度がある。したがって、Ｎｉのチャネル方向への異常拡散が生じやすく、ＭＩＳＦＥＴ特性が劣化するおそれがバルクＳｉ基板のＭＩＳＦＥＴに対して高くなる。よって、本実施の形態を適用すればＮｉの供給量が限定されるため、チャネル方向への異常拡散が抑制されＳＯＩＭＩＳＦＥＴの特性劣化を抑制できる。
【００５４】
図５Ａ〜図５Ｃは、本実施の形態のさらに別の変形例の半導体装置の断面図である。本変形例は、ＳＯＩ基板上に設けられたいわゆるＦｉｎＭＩＳＦＥＴである。図５Ａが上面図、図５Ｂが図５ＡのＡ−Ａ’断面図、図５Ｃが図５ＡのＢ−Ｂ’断面図である。
【００５５】
埋め込み酸化膜５２上に設けられたＦｉｎ型のＳｉ領域に、チャネル領域５４、ソース・ドレイン拡散層５０、ゲート電極１６、ゲート側壁絶縁膜１８等が設けられＦｉｎＭＩＳＦＥＴを形成している。そして、ソース・ドレイン領域には、Ｎｉ金属微粒子とＳｉを反応させることにより形成されるＮｉＳｉ薄膜４０ａがソース・ドレイン電極として形成されている。ＦｉｎＭＩＳＦＥＴは、上述のＳＯＩＭＩＳＦＥＴ同様、ソース・ドレイン領域のＳｉ量が限られている。したがって、ＳＯＩＭＩＳＦＥＴ同様、本変形例のようにＦｉｎＭＩＳＦＥＴに対しても特に本実施の形態は有効である。
【００５６】
また、本実施の形態のＭＩＳＦＥＴを、例えばＮＡＮＤ型のフラッシュメモリやＤＲＡＭ等のメモリセルトランジスタに適用することも可能である。
【００５７】
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置の製造方法は、直径２０ｎｍ以下の金属微粒子を溶媒中に分散した溶液を、半導体基板上に塗布する工程と、溶媒を蒸発させる工程と、金属微粒子と半導体基板を反応させ、半導体基板表面に金属半導体化合物薄膜を形成する工程と、金属半導体化合物薄膜を形成する工程の後に、金属半導体化合物薄膜上に第２金属を堆積する工程と、金属半導体化合物薄膜を通して第２金属を拡散させ、金属半導体化合物薄膜と半導体基板との界面に第２金属を偏析させる工程と、半導体基板化合物薄膜上に残存する第２金属を除去する工程を有する。
【００５８】
図６Ａ〜図６Ｃは、本実施の形態の半導体装置の製造方法を示す工程断面図である。ここでは、半導体基板としてＳｉ、金属微粒子としてＮｉ微粒子、第２金属として例えば希土類金属を用いる場合を例に説明する。
【００５９】
なお、ＮｉＳｉ薄膜４０ａを形成する工程までは、第１の実施の形態の図１Ａ〜図１Ｄと同様であるので記載を省略する。半導体基板１０上にＮｉＳｉ薄膜４０ａを形成した後、図６Ａに示すように、ＮｉＳｉ薄膜４０ａ上に、希土類金属４２を堆積する。
【００６０】
その後、熱処理を施すことで、図６Ｂに示すように、ＮｉＳｉ薄膜４０ａ上に堆積されていた希土類金属４２がＮｉＳｉ薄膜４０ａの粒界を拡散し、ＮｉＳｉ薄膜４０ａと半導体基板１０との界面に偏析する。その後、図６Ｃに示すように、拡散せずにＮｉＳｉ薄膜４０ａ表面に残存する希土類金属４２は、例えば硫酸と過酸化水素水の混合溶液で選択的に除去する。
【００６１】
本実施の形態によれば、Ｎｉ微粒子２０ａのサイズを適切に選ぶことで、ＮｉＳｉ薄膜４０ａのグレイン粒径を制御できる。このため、膜厚方向に単グレインで、膜厚４０ｎｍ以下のＮｉＳｉ薄膜４０ａ中に均一にグレイン粒界を形成できる。よって、希土類元素の偏析量を増大させ、かつ、そのばらつきを抑制することが可能となる。
【００６２】
本実施の形態によれば、第１の実施の形態同様、ＮｉＳｉ薄膜４０ａのグレイン粒径はＮｉ微粒子２０ａの粒径に依存して小さくなる。したがって、ＮｉＳｉ薄膜４０ａの膜厚ばらつきが抑えられる。また、第２の金属である希土類元素の編析層のばらつきも抑制される。したがって、抵抗のばらつきが抑制され、微細デバイスに適用する電極、例えば、コンタクト電極やＭＩＳＦＥＴのソース・ドレイン電極として好適である。
【００６３】
さらに、図６Ｃに示すような、膜厚方向に単グレインで、かつ、単グレインの粒径が４０ｎｍ以下と小さい金属半導体化合物薄膜に第２の金属の編析層を有する構造は、膜のストレスが分散かつ軽減されるため、結晶欠陥の抑制効果や、膜自体の信頼性向上効果が得られるという利点がある。
【００６４】
（第４の実施の形態）
本発明の第４の実施の形態の半導体装置の製造方法は、第３の実施の形態の製造方法をＭＩＳＦＥＴのソース・ドレイン電極に適用するものである。したがって、第３の実施の形態と重複する内容については記載を省略する。
【００６５】
図７Ａ〜図７Ｃは、本実施の形態の半導体装置の製造方法を示す工程断面図である。ここでは、ｎＭＩＳＦＥＴに適用する場合を例に説明する。また、半導体基板としてＳｉ、金属微粒子としてＮｉ微粒子、第２金属として例えば希土類金属を用いる場合を例に説明する。
【００６６】
なお、ソース・ドレイン領域にＮｉＳｉ薄膜４０ａを形成する工程までは、第２の実施の形態の図２Ａ〜図２Ｅまでの工程と同様であるので記載を省略する。ソース・ドレイン領域の半導体基板１０上にＮｉＳｉ薄膜４０ａを形成した後、図７Ａに示すように、半導体基板１０に、希土類金属４２を堆積する。
【００６７】
その後、熱処理を施すことで、図７Ｂに示すように、ＮｉＳｉ薄膜４０ａ上に堆積されていた希土類金属４２がＮｉＳｉ薄膜４０ａの粒界を拡散し、ＮｉＳｉ薄膜４０ａと半導体基板１０との界面に偏析する。その後、図７Ｃに示すように、拡散せずに半導体基板１０表面に残存する希土類金属４２は、例えば硫酸と過酸化水素水の混合溶液で選択的に除去する。このようにして、ソース・ドレイン領域にＮｉＳｉ薄膜４０ａと半導体基板１０との界面に希土類金属４２が編析したｎＭＩＳＭＥＴが形成される。
【００６８】
ＮｉＳｉとＳｉの界面に希土類元素が編析した構造では、希土類金属はＮｉＳｉよりも電子に対して低いショットキー障壁を有するため、ソース・ドレイン電極における寄生抵抗の低いｎＭＩＳＦＥＴが得られる。本実施の形態によれば、希土類金属の偏析量を均一性よく増大することが可能である。したがって、より寄生抵抗が小さくかつばらつきも小さい高性能な微細ｎＭＩＳＦＥＴを提供することが可能となる。また、その偏析量を金属微粒子のサイズや溶液中の濃度を適切に選択することで制御が可能になる。
【００６９】
なお、ここでは、ｎＭＩＳＦＥＴを例に説明した。ｐＭＩＳＦＥＴの場合には、上記第２の金属をたとえばＰｔやＰｄとすることで、正孔に対するショットキー障壁を下げることが可能となり、ｐＭＩＳＦＥＴの寄生抵抗およびそのばらつきを低減することが可能である。
【００７０】
図８Ａ〜図８Ｈは本実施の形態の変形例の半導体装置の工程断面図である。この変形例は、Ｓｉ基板上にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有するＣＭＩＳＦＥＴであり、ｎＭＩＳＦＥＴには第２の金属として希土類金属、ｐＭＩＳＦＥＴには第２の金属としてＰｔを用いている。いわゆる、デュアルシリサイドプロセスである。
【００７１】
図８Ａに示すように公地のプロセス技術を用いて、例えばＳｉの半導体基板１０上に、素子分離領域１２、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴのゲート絶縁膜１４、ゲート電極１６、ゲート側壁絶縁膜１８、ソース・ドレイン拡散層５０等を形成する。そして、半導体基板１０上に、直径２０ｎｍ以下の金属微粒子２０を溶媒中に分散した溶液３０を塗布する。ここでは、金属微粒子３０として直径１０ｎｍ程度のＮｉ微粒子２０ａを用いる場合を例に説明する。
【００７２】
溶液３０の塗布により、図８Ｂに示すように、半導体基板１０表面にＮｉ微粒子２０ａが配列した溶液膜が形成される。溶液３０中のＮｉ微粒子濃度や塗布条件等を最適化することで、このように表面形状に沿った溶液膜の形成が可能である。
【００７３】
その後、図８Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子配列膜が半導体基板１０表面に形成される。
【００７４】
その後、熱処理を加えることで、ＭＩＳＦＥＴのソース・ドレイン領域のＮｉ微粒子２０ａをＳｉの半導体基板１０と反応させて、ＮｉＳｉ（ニッケルシリサイド）薄膜４０ａを形成する。このとき、ソース・ドレイン領域のＮｉ微粒子はシリサイド化してＮｉＳｉ薄膜４０ａを形成するがＳｉ以外の領域と接しているＮｉ微粒子２０ａは、反応せずにそのまま残る。
【００７５】
反応せずに残ったＮｉ微粒子２０ａは、例えば硫酸と過酸化水素水の混合溶液で選択的に除去する。硫酸と過酸化水素水の混合溶液のような酸性の溶液に浸すとＮｉ微粒子２０ａは溶解してなくなり、図８Ｄに示すように、ＮｉＳｉ薄膜４０ａのみが残る。
【００７６】
次に、図８Ｅに示すように、ｐＭＩＳＦＥＴ領域のみをマスク材５６でマスクし、ｎＭＩＳＦＥＴ領域に第２の金属として希土類金属４２を堆積する。その後、熱処理を行い、図８Ｆに示すように、ｎＭＩＳＦＥＴのＮｉＳｉ薄膜４０ａとＳｉ基板との界面に希土類金属４２を偏析させる。表面に残存した希土類金属４２およびマスク材５６はエッチングにより除去する。
【００７７】
次に、図８Ｇに示すように、ｎＭＩＳＦＥＴ領域のみをマスク材５６でマスクし、ｐＭＩＳＦＥＴ領域に第２の金属としてＰｔ４４を堆積する。その後、熱処理を行い、図８Ｈに示すように、ｐＭＩＳＦＥＴのＮｉＳｉ薄膜４０ａとＳｉ基板との界面にＰｔ４４を偏析させる。表面に残存したＰｔ４４およびマスク材５６はエッチングにより除去する。
【００７８】
このようにして、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴがともに寄生抵抗およびそのばらつきが低減されるＣＭＩＳＦＥＴを有する半導体装置が製造可能となる。
【００７９】
図９Ａ〜図９Ｄは本実施の形態の別の変形例の半導体装置の製造方法を示す工程断面図である。この変形例は、Ｓｉ基板上にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有するＣＭＩＳＦＥＴである。そして、金属微粒子として例えばＰｔを５％程度の少量含有するＮｉ微粒子を用いて製造するデュアルシリサイドプロセスである。
【００８０】
ここで、金属微粒子にＰｔを含有したＮｉ微粒子を用いる以外は、図８Ａ〜図８Ｃと同様であるので記載を省略する。図９Ａに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。例えば、２００℃程度の温度で有機溶媒を蒸発させる。その際、必要に応じて真空引きしながら、有機溶媒を蒸発させる。溶液３０中の有機溶媒を蒸発させることで、Ｐｔ含有Ｎｉ微粒子２０ｂの配列膜が半導体基板１０表面に形成される。
【００８１】
その後、熱処理を加えることで、ＭＩＳＦＥＴのソース・ドレイン領域のＰｔ含有Ｎｉ微粒子２０ｂをＳｉの半導体基板１０と反応させる。そうすると、Ｐｔがシリサイド界面に偏析した、Ｐｔ含有ＮｉＳｉ薄膜４０ｂが形成される。
【００８２】
反応せずに残ったＰｔ含有Ｎｉ微粒子２０ｂは、例えば硫酸と過酸化水素水の混合溶液で選択的に除去する。
【００８３】
次に、図９Ｃに示すように、ｐＭＩＳＦＥＴ領域のみをマスク材５６でマスクし、ｎＭＩＳＦＥＴ領域のみに第２の金属として希土類金属４２を堆積する。その後、熱処理を行い、図９Ｄに示すように、ｎＭＩＳＦＥＴのＰｔ含有ＮｉＳｉ薄膜４０ｂとＳｉ基板との界面に希土類金属４２を偏析させる。表面に残存した希土類金属４２およびマスク材５６はエッチングにより除去する。
【００８４】
このようにして、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴがともに寄生抵抗およびそのばらつきが低減されるＣＭＩＳＦＥＴを有する半導体装置が簡易に製造可能となる。なお、ここでは金属微粒子がＰｔ含有Ｎｉ微粒子の場合を例に説明したが、Ｐｔ１００％のＰｔ微粒子を適用することも可能である。
【００８５】
（第５の実施の形態）
本発明の第５の実施の形態の半導体装置の製造方法は、直径２０ｎｍ以下の第１の金属微粒子と、直径２０ｎｍ以下の第２の金属微粒子とを混合して溶媒中に分散した溶液を、半導体基板上に塗布する工程と、溶媒を蒸発させる工程と、第１の金属微粒子と半導体基板を反応させ、半導体基板表面に第１の金属半導体化合物粒子を形成する工程と、第２の金属微粒子と半導体基板を反応させ、半導体基板表面に第２の金属半導体化合物粒子を形成することで、半導体基板上に金属半導体化合物薄膜を形成する工程と、を有することを特徴とする。
【００８６】
図１０Ａ〜図１０Ｄは、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図１０Ａに示すように、Ｓｉである半導体基板１０上に、直径２０ｎｍ以下の第１と第２の金属微粒子を溶媒中に分散した溶液３０を塗布する。ここでは、第１の金属微粒子として直径１０ｎｍ程度のＮｉ微粒子２０ａを用い、第２の金属微粒子として直径１０ｎｍ程度のＰｔ微粒子２０ｃを用いる場合を例に説明する。Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃを例えば１：１に混合し、例えばポリアクリル酸の分散剤を、例えばトルエン溶液である有機溶媒に溶かした溶液３０を、スピンコーターによって半導体基板１０上に塗布する。
【００８７】
スピンコーターによる溶液３０の塗布により、図１０Ｂに示すように、半導体基板１０上にＮｉ微粒子２０ａとＰｔ微粒子２０ｃが、もともと１：１の比率であるため、ほぼ交互に配列した溶液膜が形成される。
【００８８】
その後、図１０Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。例えば、２００℃程度の温度で真空引きしながら、有機溶媒を揮発させる。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃの配列膜が半導体基板１０上に形成される。
【００８９】
その後、図１０Ｄに示すように、例えば４００℃程度の熱処理を加えることで、Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃのそれぞれをＳｉの半導体基板１０と反応させる。そうすると、ＮｉＳｉ（ニッケルシリサイド）とＰｔＳｉ（プラチナシリサイド）のグレインが熱処理前のＮｉ微粒子２０ａとＰｔ微粒子２０ｃの配列を保存したシリサイド薄膜４０ｄを形成する。熱処理は、Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃが酸化されないように、真空中もしくは窒素あるいはアルゴンなどの不活性ガス雰囲気中で行うことが望ましい。
【００９０】
ここで、一般に金属がシリサイド化するときには体積が増加するため、Ｎｉ微粒子２０ａおよびＰｔ微粒子２０ｃをＳｉ基板表面上に被覆率５０％以上で敷き詰めておくとＮｉＳｉおよびＰｔＳｉがＳｉ基板表面を完全に覆うように形成される。ＰｔはＮｉＳｉ中に入っても粒の表面側へ押し出される性質があるため、隣り合うＮｉＳｉグレインとＰｔＳｉグレインは混ざりにくく、２０ｎｍ程度の粒径を持つＮｉＳｉとＰｔＳｉのグレインから成るシリサイド薄膜４０ｄが形成される。
【００９１】
本実施の形態のシリサイド薄膜によれば、ＮｉＳｉとＰｔＳｉのグレインから形成されているため、電子あるいは正孔に対する実効的なショットキー障壁高さは、ＮｉＳｉとＰｔＳｉの割合によって決定される。特にＰｔＳｉの割合を増加させれば、正孔に対するショットキー障壁を低減することができる。
【００９２】
ＮｉにＰｔを添加して正孔に対するショットキー障壁を低減するという方法は、従来技術ではＮｉとＰｔの合金薄膜をスパッタリング法あるいは蒸着法によってＳｉ上に形成し、シリサイド化することでＮｉＰｔＳｉ薄膜を形成するという方法で行われる。この場合、ＮｉＰｔＳｉ粒径は１００ｎｍ程度になり、デバイスの微細化に際してバラつきの要因となる。
【００９３】
本実施の形態によれば、ＮｉＰｔ薄膜からＮｉＰｔＳｉを成長する場合は、ＮｉＰｔ薄膜から過剰に供給されるＮｉあるいはＰｔの異常拡散によって電極間にショートが発生するという問題が生じるが、本実施の形態によれば、ＮｉＳｉおよびＰｔＳｉの成長はＮｉあるいはＰｔ微粒子から供給されるＮｉあるいはＰｔのみによって起こるため、ＮｉおよびＰｔの過剰供給が抑制され、ＮｉおよびＰｔの異常拡散が抑えられて電極間のショートを低減することができる。
【００９４】
また、ＮｉＳｉおよびＰｔＳｉグレインの粒径はＮｉおよびＰｔ微粒子サイズに依存して小さくなるため、微細デバイスにおいてもバラつきが生じにくい。したがって、シリサイド薄膜４０ｄの膜厚ばらつきが抑えられる。したがって、抵抗のばらつきが抑制され、微細デバイスに適用する電極、例えば、コンタクト電極やＭＩＳＦＥＴのソース・ドレイン電極として好適である。
【００９５】
図１１Ａ、図１１Ｂは本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃの配列膜の形成までは、図１０Ａ〜図１０Ｃと同様であるので記載を省略する。
【００９６】
Ｎｉはおよそ３００℃でシリサイド化が始まるのに対し、Ｐｔはおよそ２５０℃でシリサイド化反応が始まる。このため、図１１Ａに示すように、Ｎｉ微粒子２０ａおよびＰｔ微粒子２０ｃの配列膜を形成したのち、まず２５０℃で熱処理を施してＰｔのみをシリサイド化する。
【００９７】
その後に、図１１Ｂに示すように４００℃で熱処理を施してＮｉをシリサイド化することでシリサイド薄膜４０ｄができる。このようにシリサイド化開始温度の違いを利用してＰｔ，Ｎｉのシリサイド化を別々に行うことで、ＮｉＳｉグレインとＰｔＳｉグレインの混ざり合いをより抑制することができる。
【００９８】
（第６の実施の形態）
本発明の第６の実施の形態の半導体装置の製造方法は、第５の実施の形態の製造方法をＭＩＳＦＥＴのソース・ドレイン電極に適用するものである。したがって、第５の実施の形態と重複する内容については記載を省略する。
【００９９】
図１２Ａ〜図１２Ｅは、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図１２Ａに示すように公地のプロセス技術を用いて、例えばＳｉの半導体基板１０上に、素子分離領域１２、ＭＩＳＦＥＴのゲート絶縁膜１４、ゲート電極１６、ゲート側壁絶縁膜１８、ソース・ドレイン拡散層５０等を形成する。そして、半導体基板１０上に、直径２０ｎｍ以下の第１および第２の金属微粒子を溶媒中に分散した溶液３０を塗布する。ここでは、第１の金属微粒子として直径１０ｎｍ程度のＮｉ微粒子２０ａを用い、第２の金属微粒子として直径１０ｎｍ程度のＰｔ微粒子２０ｃを用いる場合を例に説明する。
【０１００】
溶液３０の塗布により、図１２Ｂに示すように、半導体基板１０表面にＮｉ微粒子２０ａ、Ｐｔ微粒子２０ｃが配列した溶液膜が形成される。
【０１０１】
その後、図１２Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃの配列膜が半導体基板１０上に形成される。
【０１０２】
その後、図１２Ｄに示すように、例えば４００℃程度の熱処理を加えることで、Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃのそれぞれをＳｉの半導体基板１０と反応させる。そうすると、ＮｉＳｉ（ニッケルシリサイド）とＰｔＳｉ（プラチナシリサイド）のグレインが熱処理前のＮｉ微粒子２０ａとＰｔ微粒子２０ｃの配列を保存したシリサイド薄膜４０ｄを形成する。ここで、２５０℃でＰｔのみをシリサイド化した後に４００℃でＮｉをシリサイド化してもよい。
【０１０３】
反応せずに残ったＮｉ微粒子２０ａ、Ｐｔ微粒子２０ｃは、例えば７０℃に熱した王水で選択的に除去する。これにより、図１２Ｅに示すように、ＮｉＳｉ薄膜４０ａのみが残る。
【０１０４】
本実施の形態によれば、ＮｉＳｉとＰｔＳｉのグレインから形成されているため、電子あるいは正孔に対する実効的なショットキー障壁高さは、ＮｉＳｉとＰｔＳｉの割合によって決定される。特にＰｔＳｉの割合を増加させれば、正孔に対するショットキー障壁を低減することができる。
【０１０５】
また、ソース・ドレイン電極のシリサイド薄膜のグレイン粒径のばらつきを抑制することが可能となる。したがって、特に微細ＭＩＳＥＴにおいて問題となるソース・ドレイン電極抵抗の素子間ばらつきを低減することが可能となる。また、従来、特にゲート側壁絶縁膜に沿って厚く堆積するＮｉ膜を供給減とするＮｉの異常拡散がＭＩＳＦＥＴでは問題となっていた。本実施の形態によれば、このような、Ｎｉの異常拡散による電極間のショートやジャンクションの突き抜け、あるいはチャネル領域でのＮｉＳｉの形成等も抑制できる。
【０１０６】
また、図１２Ｅに示すように、ソース・ドレイン電極が、膜厚方向に単グレインで形成され、単グレインの粒径が４０ｎｍ以下であるシリサイド薄膜のＭＩＳＦＥＴは、結晶欠陥の抑制効果や、電極膜の信頼性向上効果を有し、高性能な微細ＭＩＳＦＥＴを実現できる。
【０１０７】
図１３Ａ〜図１３Ｆは本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。この変形例は、Ｓｉ基板上にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有するＣＭＩＳＦＥＴであり、ｎＭＩＳＦＥＴには第２の金属として希土類金属、ｐＭＩＳＦＥＴにはＮｉＳｉとＰｔＳｉのシリサイド膜を用いている。いわゆる、デュアルシリサイドプロセスである。
【０１０８】
図１３Ａに示すように公地のプロセス技術を用いて、例えばＳｉの半導体基板１０上に、素子分離領域１２、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴのゲート絶縁膜１４、ゲート電極１６、ゲート側壁絶縁膜１８、ソース・ドレイン拡散層５０等を形成する。そして、半導体基板１０上に、直径２０ｎｍ以下の第１および第２の金属微粒子を溶媒中に分散した溶液３０を塗布する。ここでは、第１の金属微粒子として直径１０ｎｍ程度のＮｉ微粒子２０ａを用い、第２の金属微粒子として直径１０ｎｍ程度のＰｔ微粒子２０ｃを用いる場合を例に説明する。
【０１０９】
溶液３０の塗布により、図１３Ｂに示すように、半導体基板１０表面にＮｉ微粒子２０ａ、Ｐｔ微粒子２０ｃが配列した溶液膜が形成される。
【０１１０】
その後、図１３Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。例えば、２００℃程度の温度で有機溶媒を蒸発させる。その際、必要に応じて真空引きしながら、有機溶媒を蒸発させる。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃの配列膜が半導体基板１０上に形成される。
【０１１１】
その後、図１３Ｄに示すように、例えば４００℃程度の熱処理を加えることで、Ｎｉ微粒子２０ａとＰｔ微粒子２０ｃのそれぞれをＳｉの半導体基板１０と反応させる。そうすると、ＮｉＳｉ（ニッケルシリサイド）とＰｔＳｉ（プラチナシリサイド）のグレインが熱処理前のＮｉ微粒子２０ａとＰｔ微粒子２０ｃの配列を保存したシリサイド薄膜４０ｄを形成する。ここで、２５０℃でＰｔのみをシリサイド化した後に４００℃でＮｉをシリサイド化してもよい。このとき、反応せずに残ったＮｉ微粒子２０ａ、Ｐｔ微粒子２０ｃは、エッチングにより選択的に除去する。これにより、図１３Ｄに示すように、シリサイド薄膜４０ｄのみが残る。
【０１１２】
次に、図１３Ｅに示すように、ｐＭＩＳＦＥＴ領域のみをマスク材５６でマスクし、ｎＭＩＳＦＥＴ領域のみに第２の金属として希土類金属４２を堆積する。その後、熱処理を行い、図１３Ｆに示すように、ｎＭＩＳＦＥＴのシリサイド薄膜４０ｄとＳｉ基板との界面に希土類金属４２を偏析させる。表面に残存した希土類金属４２およびマスク材５６はエッチングにより除去する。
【０１１３】
このようにして、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴがともに寄生抵抗およびそのばらつきが低減されるＣＭＩＳＦＥＴを有する半導体装置が製造可能となる。
【０１１４】
（第７の実施の形態）
本発明の第７の実施の形態の半導体装置の製造方法は、直径２０ｎｍ以下の金属微粒子と、直径２０ｎｍ以下のＡｓ、Ｓｂ、Ｍｇのうち少なくとも１種の元素の微粒子とを混合して溶媒中に分散した溶液を、半導体基板上に塗布する工程と、溶媒を蒸発させる工程と、金属微粒子と半導体基板を反応させ、半導体基板表面に金属半導体化合物薄膜を形成する工程と、微粒子を半導体基板中に拡散させる工程とを有する。
【０１１５】
図１４Ａ〜図１４Ｄは、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図１４Ａに示すように、Ｓｉである半導体基板１０上に、直径２０ｎｍ以下の金属微粒子２０と直径２０ｎｍ以下のＡs、Ｓｂ、Ｍｇのうち少なくとも１種の元素の微粒子とを溶媒中に分散した溶液３０を塗布する。ここでは、金属微粒子２０として直径１０ｎｍ程度のＮｉ微粒子２０ａを用い、直径５ｎｍ程度のＡｓ微粒子２２を用いる場合を例に説明する。Ｎｉ微粒子２０ａとＡｓ微粒子２２を、例えばエチレングリコール等の有機溶媒に溶かした溶液３０を、スピンコーターによって半導体基板１０上に塗布する。
【０１１６】
スピンコーターによる溶液３０の塗布により、図１４Ｂに示すように、半導体基板１０上にＮｉ微粒子２０ａとＡｓ微粒子２２が配列した溶液膜が形成される。
【０１１７】
その後、図１４Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。例えば、２００℃程度の温度で真空引きしながら、有機溶媒を揮発させる。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子２０ａとＡｓ微粒子２２の配列膜が半導体基板１０上に形成される。ここでＡｓ微粒子２２は極めて微量であるため、Ｎｉ微粒子２０ａはＳｉの半導体基板１０条にほぼ一様に存在する。
【０１１８】
その後、図１４Ｄに示すように、熱処理を加えることで、Ｎｉ微粒子２０ａをＳｉの半導体基板１０と反応させて、ＮｉＳｉ（ニッケルシリサイド）薄膜４０ａを形成する。このとき、Ａｓ微粒子２２は、Ｓｉ中に拡散する。シリサイド化によるＮｉの拡散は、Ａｓの拡散に比べて早い。したがって、ＡｓはＮｉＳｉ薄膜４０ａとＳｉの半導体基板１０との界面にＡｓ偏析層２４を形成する。
【０１１９】
一般に金属がシリサイド化するときには体積が増加するため、Ｎｉ微粒子２０ａをＳｉ基板表面上にほぼ隙間なく敷き詰めておくとＮｉＳｉが基板表面を完全に覆うように形成される。このように、Ａｓのイオン注入することなしに、ＮｉＳｉとＳｉ界面にＡｓが偏析した、いわゆる偏析ショットキー電極を形成することができ、偏析ショットキー形成プロセスを簡便化することができる。また、Ａｓイオン注入を必要としないため、デバイスに対するダメージを低減できる。
【０１２０】
なお、ここでは金属微粒子と混合する微粒子としてＡｓを例に説明したが、Ａｓの他にもＳｂやＭｇによっても偏析層の形成が可能であり、ショットキー障壁低減効果が得られる。したがって、本実施の形態においては、Ａｓ、Ｓｂ、Ｍｇのうち少なくとも１種の元素の微粒子を用いることが可能である。
【０１２１】
（第８の実施の形態）
本発明の第８の実施の形態の半導体装置の製造方法は、第７の実施の形態の製造方法をＭＩＳＦＥＴのソース・ドレイン電極に適用するものである。したがって、第７の実施の形態と重複する内容については記載を省略する。
【０１２２】
図１５Ａ〜図１５Ｅは、本実施の形態半導体装置の製造方法を示す工程断面図である。まず、図１５Ａに示すように公地のプロセス技術を用いて、例えばＳｉの半導体基板１０上に、素子分離領域１２、ＭＩＳＦＥＴのゲート絶縁膜１４、ゲート電極１６、ゲート側壁絶縁膜１８等を形成する。金属微粒子２０として直径１０ｎｍ程度のＮｉ微粒子２０ａを用い、直径５ｎｍ程度のＡｓ微粒子２２を用いる。
【０１２３】
溶液３０の塗布により、図１５Ｂに示すように、半導体基板１０表面にＮｉ微粒子２０ａ、Ａｓ微粒子２２が配列した溶液膜が形成される。
【０１２４】
その後、図１５Ｃに示すように、溶液３０中の有機溶媒を蒸発させることで除去する。溶液３０中の有機溶媒を蒸発させることで、Ｎｉ微粒子２０ａとＡｓ微粒子２２の配列膜が半導体基板１０上に形成される。
【０１２５】
その後、図１５Ｄに示すように、熱処理を加えることで、Ｎｉ微粒子２０ａをＳｉの半導体基板１０と反応させて、ＮｉＳｉ（ニッケルシリサイド）薄膜４０ａを形成する。このとき、Ａｓ微粒子２２は、Ｓｉ中に拡散し、ＮｉＳｉ薄膜４０ａとＳｉの半導体基板１０との界面にＡｓ偏析層２４を形成する。
【０１２６】
反応せずに残ったＮｉ微粒子２０ａ、Ａｓ微粒子２２は、例えば硫酸と過酸化水素水との混合液で選択的に除去する。これにより、図１５Ｅに示すように、ＮｉＳｉ薄膜４０ａのみが残る。
【０１２７】
本実施の形態によれば、ソース・ドレイン電極のＮｉＳｉ薄膜４０ａのグレイン粒径のばらつきを抑制することが可能となる。したがって、特に微細ＭＩＳＥＴにおいて問題となるソース・ドレイン電極抵抗の素子間ばらつきを低減することが可能となる。また、従来、特にゲート側壁絶縁膜に沿って厚く堆積するＮｉ膜を供給減とするＮｉの異常拡散がＭＩＳＦＥＴでは問題となっていた。本実施の形態によれば、このような、Ｎｉの異常拡散による電極間のショートやジャンクションの突き抜け、あるいはチャネル領域でのＮｉＳｉの形成等も抑制できる。さらに、従来に比べ、より簡便なプロセスで偏析ショットキーＭＩＳＦＥＴの形成が可能となり、寄生抵抗の低減を図ることが可能となる。
【０１２８】
また、図１５Ｅに示すように、ソース・ドレイン電極が、膜厚方向に単グレインで形成され、単グレインの粒径が４０ｎｍ以下であるシリサイド薄膜のＭＩＳＦＥＴは、結晶欠陥の抑制効果や、電極膜の信頼性向上効果を有し、高性能な微細ＭＩＳＦＥＴを実現できる。
【０１２９】
図１６Ａ、図１６Ｂは本実施の形態の変形例の半導体装置の製造方法の工程断面図である。ＮｉＳｉ薄膜４０ａとＳｉの半導体基板１０との界面にＡｓ偏析層２４を形成するまでは、図１５Ａ〜図１５Ｅと同様であるので記載を省略する。
【０１３０】
図１６Ａに示すように、ＮｉＳｉ薄膜４０ａとＡｓ偏析層２４を形成後に、希土類金属４２を堆積する。そして、その後の熱処理により、図１６Ｂに示すように、ＮｉＳｉ薄膜４０ａとＳｉの半導体基板１０との界面に、ＮｉＳｉ薄膜４０ａを通して希土類金属を拡散させ偏析させる。このように、偏析ショットキートランジスタの偏析層にさらにショットキー障壁の低い金属を導入することで寄生抵抗をより一層低減することが可能となる。
【０１３１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１３２】
例えば、実施の形態においては、半導体基板の材料が主にＳｉ（シリコン）ある場合について記述したが、本発明をその他の半導体材料とする半導体基板、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ等を材料とする半導体基板についても適用することが可能である。また、金属微粒子も主にＮｉ微粒子を例に説明したが、Ｎｉ微粒子に限らず、用いられる半導体基板と金属半導体化合物を形成する金属微粒子であれば、いかなる金属微粒子をも適用することが可能である。
【０１３３】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１３４】
【図１Ａ】第１の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１Ｂ】第１の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１Ｃ】第１の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１Ｄ】第１の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２Ａ】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２Ｂ】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２Ｃ】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２Ｄ】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図２Ｅ】第２の実施の形態の半導体装置の製造方法を示す工程断面図。
【図３Ａ】第２の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図３Ｂ】第２の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図３Ｃ】第２の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図３Ｄ】第２の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図３Ｅ】第２の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図４】第２の実施の形態の別の変形例の半導体装置の断面図。
【図５Ａ】第２の実施の形態のさらに別の変形例の半導体装置の断面図。
【図５Ｂ】第２の実施の形態のさらに別の変形例の半導体装置の断面図。
【図５Ｃ】第２の実施の形態のさらに別の変形例の半導体装置の断面図。
【図６Ａ】第３の実施の形態の半導体装置の製造方法を示す工程断面図。
【図６Ｂ】第３の実施の形態の半導体装置の製造方法を示す工程断面図。
【図６Ｃ】第３の実施の形態の半導体装置の製造方法を示す工程断面図。
【図７Ａ】第４の実施の形態の半導体装置の製造方法を示す工程断面図。
【図７Ｂ】第４の実施の形態の半導体装置の製造方法を示す工程断面図。
【図７Ｃ】第４の実施の形態の半導体装置の製造方法を示す工程断面図。
【図８Ａ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図８Ｂ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図８Ｃ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図８Ｄ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図８Ｅ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図８Ｆ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図８Ｇ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図８Ｈ】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図９Ａ】第４の実施の形態の別の変形例の半導体装置の製造方法を示す工程断面図。
【図９Ｂ】第４の実施の形態の別の変形例の半導体装置の製造方法を示す工程断面図。
【図９Ｃ】第４の実施の形態の別の変形例の半導体装置の製造方法を示す工程断面図。
【図９Ｄ】第４の実施の形態の別の変形例の半導体装置の製造方法を示す工程断面図。
【図１０Ａ】第５の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１０Ｂ】第５の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１０Ｃ】第５の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１０Ｄ】第５の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１１Ａ】第５の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１１Ｂ】第５の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１２Ａ】第６の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１２Ｂ】第６の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１２Ｃ】第６の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１２Ｄ】第６の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１２Ｅ】第６の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１３Ａ】第６の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１３Ｂ】第６の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１３Ｃ】第６の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１３Ｄ】第６の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１３Ｅ】第６の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１３Ｆ】第６の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１４Ａ】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１４Ｂ】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１４Ｃ】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１４Ｄ】第７の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１５Ａ】第８の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１５Ｂ】第８の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１５Ｃ】第８の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１５Ｄ】第８の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１５Ｅ】第８の実施の形態の半導体装置の製造方法を示す工程断面図。
【図１６Ａ】第８の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【図１６Ｂ】第８の実施の形態の変形例の半導体装置の製造方法を示す工程断面図。
【符号の説明】
【０１３５】
１０          半導体基板
１２          素子分離領域
１４          ゲート絶縁膜
１６          ゲート電極
１８          ゲート側壁絶縁膜
２０          金属微粒子
２０ａ        Ｎｉ微粒子
２０ｂ        Ｐｔ含有Ｎｉ微粒子
２０ｃ        Ｐｔ微粒子
２２          Ａｓ微粒子
２４          Ａｓ偏析層
３０          溶液
４０ａ        ＮｉＳｉ薄膜
４０ｂ        Ｐｔ含有ＮｉＳｉ薄膜
４０ｄ        シリサイド薄膜
４２          希土類金属
４４          Ｐｔ
５０          ソース・ドレイン拡散層
５２          埋め込み酸化膜
５４          チャネル領域
５６          マスク材
【図１Ａ】
2010056437.tif 000003
【図１Ｂ】
2010056437.tif 000004
【図１Ｃ】
2010056437.tif 000005
【図１Ｄ】
2010056437.tif 000006
【図２Ａ】
2010056437.tif 000007
【図２Ｂ】
2010056437.tif 000008
【図２Ｃ】
2010056437.tif 000009
【図２Ｄ】
2010056437.tif 000010
【図２Ｅ】
2010056437.tif 000011
【図３Ａ】
2010056437.tif 000012
【図３Ｂ】
2010056437.tif 000013
【図３Ｃ】
2010056437.tif 000014
【図３Ｄ】
2010056437.tif 000015
【図３Ｅ】
2010056437.tif 000016
【図４】
2010056437.tif 000017
【図５Ａ】
2010056437.tif 000018
【図５Ｂ】
2010056437.tif 000019
【図５Ｃ】
2010056437.tif 000020
【図６Ａ】
2010056437.tif 000021
【図６Ｂ】
2010056437.tif 000022
【図６Ｃ】
2010056437.tif 000023
【図７Ａ】
2010056437.tif 000024
【図７Ｂ】
2010056437.tif 000025
【図７Ｃ】
2010056437.tif 000026
【図８Ａ】
2010056437.tif 000027
【図８Ｂ】
2010056437.tif 000028
【図８Ｃ】
2010056437.tif 000029
【図８Ｄ】
2010056437.tif 000030
【図８Ｅ】
2010056437.tif 000031
【図８Ｆ】
2010056437.tif 000032
【図８Ｇ】
2010056437.tif 000033
【図８Ｈ】
2010056437.tif 000034
【図９Ａ】
2010056437.tif 000035
【図９Ｂ】
2010056437.tif 000036
【図９Ｃ】
2010056437.tif 000037
【図９Ｄ】
2010056437.tif 000038
【図１０Ａ】
2010056437.tif 000039
【図１０Ｂ】
2010056437.tif 000040
【図１０Ｃ】
2010056437.tif 000041
【図１０Ｄ】
2010056437.tif 000042
【図１１Ａ】
2010056437.tif 000043
【図１１Ｂ】
2010056437.tif 000044
【図１２Ａ】
2010056437.tif 000045
【図１２Ｂ】
2010056437.tif 000046
【図１２Ｃ】
2010056437.tif 000047
【図１２Ｄ】
2010056437.tif 000048
【図１２Ｅ】
2010056437.tif 000049
【図１３Ａ】
2010056437.tif 000050
【図１３Ｂ】
2010056437.tif 000051
【図１３Ｃ】
2010056437.tif 000052
【図１３Ｄ】
2010056437.tif 000053
【図１３Ｅ】
2010056437.tif 000054
【図１３Ｆ】
2010056437.tif 000055
【図１４Ａ】
2010056437.tif 000056
【図１４Ｂ】
2010056437.tif 000057
【図１４Ｃ】
2010056437.tif 000058
【図１４Ｄ】
2010056437.tif 000059
【図１５Ａ】
2010056437.tif 000060
【図１５Ｂ】
2010056437.tif 000061
【図１５Ｃ】
2010056437.tif 000062
【図１５Ｄ】
2010056437.tif 000063
【図１５Ｅ】
2010056437.tif 000064
【図１６Ａ】
2010056437.tif 000065
【図１６Ｂ】
2010056437.tif 000066