(57)【要約】【課題】簡単な構成で、耐圧を保持しつつ小型化を図ることができる半導体装置を提供する。【解決手段】ドレイン側拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われている。酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。【選択図】図１
2010056216.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
この半導体基板に設けられたソース領域に相当する第２導電型のソース側拡散層と、
上記半導体基板に設けられたドレイン領域に相当する第２導電型のドレイン側拡散層と、
上記半導体基板に設けられると共にソース領域とドレイン領域との間に形成されたチャネル領域と、
このチャネル領域の上側に絶縁膜を介して設けられたゲート電極と
を備え、
上記ドレイン側拡散層における上記チャネル領域側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１導電型の半導体基板には、深さの異なる浅溝部および深溝部が、隣接して設けられ、
上記深溝部には、上記ドレイン側拡散層が設けられ、このドレイン側拡散層は、高濃度不純物が注入された高濃度不純物拡散層であり、
上記浅溝部には、上記高濃度不純物拡散層よりも濃度の低い不純物が注入されたドリフト領域に相当する第２導電型の低濃度不純物拡散層が設けられ、
上記低濃度不純物拡散層の底面が、絶縁膜により、覆われていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記半導体基板は、シリコンを含み、
上記高濃度不純物拡散層および上記低濃度不純物拡散層は、ポリシリコンを含むことを特徴とする半導体装置。
【請求項４】
請求項１から３の何れか一つに記載の半導体装置において、
上記ドレイン側拡散層を覆う上記絶縁膜の厚みは、１００〜２００ｎｍであることを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板をエッチングして溝を形成する工程と、
上記溝の底面の一部に絶縁膜としてのサイドウォールを形成する工程と、
上記溝をさらにエッチングして、上記サイドウォールに覆われた部分に浅溝部を形成すると共に、上記サイドウォールに覆われていない部分に深溝部を形成する工程と、
上記溝内を酸化して、上記深溝部に、絶縁膜としての酸化膜を形成する工程と、
上記溝内に埋込層を埋め込んで、この埋込層に低濃度の不純物を注入する工程と、
上記深溝部に対応する部分に、高濃度の不純物を注入して、この深溝部の上記酸化膜上には、ドレイン領域に相当する第２導電型の高濃度不純物拡散層を形成すると共に、上記浅溝部の上記サイドウォール上には、ドリフト領域に相当する第２導電型の低濃度不純物拡散層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば高耐圧用途のＭＯＳ型トランジスタ等の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、高耐圧トランジスタとして、LDMOS（Lateral Double Diffused Metal Oxide Semiconductor）トランジスタ等が提案されているが、近年、高い耐圧と低いオン抵抗の両立、また、素子縮小といった要求がますます強くなってきている。そのため、これまでにも、様々な解決手段が提案されてきた。
【０００３】
たとえば、耐圧を上げるために電界制御用の補助ゲートを用いるといった提案は、特開2006-108208、特開平9-74190等に見られる。また、オン抵抗を下げる手法として、ゲート、ソース、ドレイン領域を深くし電流経路を広げるといった提案は、多少の差はあるものの、特開平6-97450、特開平7-74352、特開2005-136150等に見られる。さらに、ラッチアップ耐性を低下させずに素子縮小する提案として、ソース領域下にドリフト領域にも延在するような埋め込み拡散層を設ける提案が、特許第3642768号に、開示されている。
【０００４】
ここでは、上記特許第3642768号を従来例として、図３を用いて詳細に説明する。
【０００５】
図３は、従来例における高耐圧半導体装置２００の一構造例を示す断面図である。この半導体装置２００は、アクティブ領域２０３をｐ型半導体基板２０１の他の領域から隔てるフィールド絶縁膜２０４と、LDMOS電界効果トランジスタとを備える。
【０００６】
このLDMOSトランジスタは、第２導電型の拡散層としてｎ型拡散層２０２と、第１導電型のボディ部としてｐ型ボディ部２０９とを有する。
【０００７】
アクティブ領域２０３内のｎ型拡散層２０２の領域部分は、基板２０１の表面に接した領域を有する。そして、ｎ型拡散層２０２は、p型半導体基板２０１においてアクティブ領域２０３のフィールド絶縁膜２０４と接する側の基板部分からフィールド絶縁膜２０４下限へと、アクティブ領域２０３外に相当する基板部分に延長して設けられている。
【０００８】
さらに、ｐ型ボディ部２０９は、その領域内に、第２導電型の高濃度拡散層であるｎ型高濃度拡散層２１２と、第１導電型の高濃度拡散層であるｐ型高濃度拡散層２１３とを有する。
【０００９】
図３に示す構成によれば、ｐ型ボディ部２０９の基板２０１表面に接した領域に、アクティブ領域２０３内のｎ型拡散層２０２の領域部分と対向して、順次にｎ型高濃度拡散層２１２とｐ型高濃度拡散層２１３とが設けられている。ｐ型高濃度拡散層２１３の、ｎ型高濃度拡散層２１２と反対の領域は、フィールド絶縁膜２０４と境界を接している。
【００１０】
さらに、図３に示す構成例では、ｎ型高濃度拡散層２１２は、ｐ型高濃度拡散層２１３よりも基板表面からの深さが浅く形成されている。
【００１１】
さらに、この横型高耐圧半導体装置２００の構成によれば、アクティブ領域２０３内のｎ型拡散層２０２の領域部分は、基板２０１の表面に接した領域でドリフト領域として作用する。
【００１２】
そして、横型高耐圧半導体装置２００には、第１導電型の高濃度埋め込み拡散層としてｐ型高濃度埋め込み拡散層２１０が、ｐ型ボディ部２０９の底部２１１と連続して、この底部２１１の下側に設けてある。ｐ型高濃度埋め込み拡散層２１０は、ｎ型拡散層２０２の内部へと延在して設けられている。
【００１３】
ｎ型拡散層２０２中に延在する埋め込み拡散層２１０の領域は、アクティブ領域２０３内の領域、すなわちｎ型拡散層２０２の上述したドリフト領域内に設けられている。さらに、ｐ型高濃度埋め込み拡散層２１０の不純物濃度を、ｐ型高濃度拡散層２１３より低濃度とするとともに、ｎ型拡散層２０２より高濃度としてある。
【００１４】
図３に示すLDMOSトランジスタの構成では、上述したように、ｎ型拡散層２０２のドリフト領域には、該拡散層２０２より高い不純物濃度を有するｐ型高濃度埋め込み拡散層２１０が埋め込まれている。よって、ドレイン電圧が印加された場合、該ｎ型拡散層２０２とｐ型高濃度埋め込み拡散層２１０との接合面の空乏層は容易に伸び、当該拡散層２０２のドリフト領域の全域を実質的に空乏化する。従って、従来に比べてｎ型拡散層２０２を高濃度とすることが可能となる。その結果、横型高耐圧半導体装置２００の構成では、デバイス耐圧を低下させることなく、LDMOSトランジスタの駆動電流を向上させることができる。
【００１５】
さらに、図３に示す横型高耐圧半導体装置２００のLDMOSトランジスタの構成において、ソース領域となるｎ型高濃度拡散層２１２とドレイン領域となるｎ型拡散層２０２との間の、ｐ型ボディ部２０９（及びｐ型半導体基板２０１）のｐ型の領域には、寄生のベース抵抗が存在するが、この形態では、不純物濃度をｐ型高濃度拡散層２１３より低濃度としたｐ型高濃度埋め込み拡散層２１０をｐ型ボディ部２０９の底部と連続して設けることにより、前述したベース抵抗及びｐ型高濃度拡散層２１３の抵抗を低下させる。このため、ｐ型高濃度拡散層２１３は浅く形成することができる。
【００１６】
従って、この形態の横型高耐圧半導体装置２００では、ラッチアップ耐性を低下させることなく、LDMOSトランジスタの素子領域を縮小することができる。
【００１７】
次に、以上説明したような構成を有する、図３に示す横型高耐圧半導体装置２００の製造方法の一例について図４Ａ〜図４Ｄを参照して説明する。図４Ａ〜図４Ｄは、横型高耐圧半導体装置２００の製造方法に供する製造工程図である。
【００１８】
まず、図４Ａに示すように、ボロン（B）をドープしたシリコン（Si）基板を用いて構成されるｐ型半導体基板２０１に、公知のホトリソグラフィ技術及びイオン注入技術により、窒素（N２）等の不活性ガスを用いて１２００℃で３００分間、熱処理を行い、ｎ型拡散層２０２を形成する。
【００１９】
次に、図４Ｂに示すように、ｎ型拡散層２０２形成済みのｐ型半導体基板２０１に、公知のLOCOS（Local  Oxidation  of  Silicon）技術により、ｎ型拡散層２０２の一部をドレイン領域として含むアクティブ領域２０３と、該領域２０３を当該ｐ型半導体基板２０１の他の領域から隔てる、８０００Å程度の厚さのフィールド絶縁膜２０４とを形成する。この際、アクティブ領域２０３外のｎ型拡散層２０２に形成されたフィールド絶縁膜２０４に、開口部２０５も形成される。その後、イオン注入領域２０６に、公知のホトリソグラフィ技術及び公知のイオン注入技術により、ボロン（B）を１．５MeVで５E１３／ｃｍ２程度注入する。
【００２０】
次に、アクティブ領域に相当するｐ型半導体基板２０１の表面に、公知の酸化技術により、厚さが２００Å程度のゲート絶縁膜２０７を形成する。続いて、該ゲート絶縁膜２０７上に、公知のCVD（Chemical Vapor Deposition）法、公知のホトリソグラフィ技術及び公知のエッチング技術により、ゲート電極２０８を形成する。
【００２１】
その後、図４Ｃに示すように、ゲート電極２０８及びフィールド絶縁膜２０４をイオン注入時のマスクとして用いて、公知のイオン注入技術によりボロン（B）を４０KeVでE13／ｃｍ２程度注入し、公知の拡散技術により、窒素（Ｎ２）等の不活性ガスを用いて１１００℃で１２０分程度熱処理を行い、ｐ型ボディ部２０９を形成する。この際、前述したイオン注入領域２０６には、ｐ型高濃度埋め込み拡散層２１０も形成される。
【００２２】
続いて、図４Ｄに示すように、公知のホトリソグラフィ技術及びイオン注入技術により、ソース領域にヒ素（Ａｓ）を４０ＫｅＶで５Ｅ５／ｃｍ２程度注入するとともに、当該ｐ型ボディ部２０９のソース領域を含まない領域に、フッ化ホウ素（ＢＦ２）を４０ＫｅＶでＥ１５／ｃｍ２程度注入する。ソース領域にイオン注入を行う際、開口部２０５のｎ型拡散層２０２が露出した部分にも、ヒ素（As）が注入される。その後、公知の拡散技術により、窒素（N2）等の不活性ガスを用いて１０００℃で２０分程度熱処理を行い、ｎ型高濃度拡散層２１２及びｐ型高濃度拡散層２１３を形成する。
【特許文献１】特許第3642768号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記従来の半導体装置では、ｐ型高濃度埋め込み拡散層の形成が最重要であり、精度よく形成できないと、逆に耐圧の低下、閾値電圧の変動、駆動電流低下等の悪影響が出てしまうことになる。さらに、ドリフト領域上にフィールド絶縁膜を用いている限り、素子縮小も限界があることが容易に分る。
【００２４】
そこで、この発明の課題は、簡単な構成で、耐圧を保持しつつ小型化を図ることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記課題を解決するため、この発明の半導体装置は、
第１導電型の半導体基板と、
この半導体基板に設けられたソース領域に相当する第２導電型のソース側拡散層と、
上記半導体基板に設けられたドレイン領域に相当する第２導電型のドレイン側拡散層と、
上記半導体基板に設けられると共にソース領域とドレイン領域との間に形成されたチャネル領域と、
このチャネル領域の上側に絶縁膜を介して設けられたゲート電極と
を備え、
上記ドレイン側拡散層における上記チャネル領域側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われていることを特徴としている。
【００２６】
この発明の半導体装置によれば、上記ドレイン側拡散層における上記チャネル領域側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われているので、絶縁膜は、ドレイン側拡散層と半導体基板との間の短絡を防止する。このため、絶縁膜の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。
【００２７】
したがって、絶縁膜を設けるという簡単な構成で、耐圧を保持しつつ小型化を図ることができる。
【００２８】
また、一実施形態の半導体装置では、
上記第１導電型の半導体基板には、深さの異なる浅溝部および深溝部が、隣接して設けられ、
上記深溝部には、上記ドレイン側拡散層が設けられ、このドレイン側拡散層は、高濃度不純物が注入された高濃度不純物拡散層であり、
上記浅溝部には、上記高濃度不純物拡散層よりも濃度の低い不純物が注入されたドリフト領域に相当する第２導電型の低濃度不純物拡散層が設けられ、
上記低濃度不純物拡散層の底面が、絶縁膜により、覆われている。
【００２９】
この実施形態の半導体装置によれば、上記第２導電型の低濃度不純物拡散層を設けているので、この低濃度不純物拡散層により電界を緩和できる。
【００３０】
また、一実施形態の半導体装置では、
上記半導体基板は、シリコンを含み、
上記高濃度不純物拡散層および上記低濃度不純物拡散層は、ポリシリコンを含む。
【００３１】
この実施形態の半導体装置によれば、上記半導体基板は、シリコンを含み、上記高濃度不純物拡散層および上記低濃度不純物拡散層は、ポリシリコンを含むので、ポリシリコン内の不純物の拡散速度は、単結晶シリコンに比べて、若干速いため、同一熱処理で、半導体基板の溝内のみ効果的に不純物拡散を行うことができて、作成が容易になる。
【００３２】
また、一実施形態の半導体装置では、上記ドレイン側拡散層を覆う上記絶縁膜の厚みは、１００〜２００ｎｍである。
【００３３】
この実施形態の半導体装置によれば、上記ドレイン側拡散層を覆う上記絶縁膜の厚みは、１００〜２００ｎｍであるので、装置を一層小型にできる。
【００３４】
また、この発明の半導体装置の製造方法は、
第１導電型の半導体基板をエッチングして溝を形成する工程と、
上記溝の底面の一部に絶縁膜としてのサイドウォールを形成する工程と、
上記溝をさらにエッチングして、上記サイドウォールに覆われた部分に浅溝部を形成すると共に、上記サイドウォールに覆われていない部分に深溝部を形成する工程と、
上記溝内を酸化して、上記深溝部に、絶縁膜としての酸化膜を形成する工程と、
上記溝内に埋込層を埋め込んで、この埋込層に低濃度の不純物を注入する工程と、
上記深溝部に対応する部分に、高濃度の不純物を注入して、この深溝部の上記酸化膜上には、ドレイン領域に相当する第２導電型の高濃度不純物拡散層を形成すると共に、上記浅溝部の上記サイドウォール上には、ドリフト領域に相当する第２導電型の低濃度不純物拡散層を形成する工程と
を備えることを特徴としている。
【００３５】
この発明の半導体装置の製造方法によれば、上記深溝部の上記酸化膜上には、上記高濃度不純物拡散層を形成すると共に、上記浅溝部の上記サイドウォール上には、上記低濃度不純物拡散層を形成するので、上記高濃度不純物拡散層における上記低濃度不純物拡散層側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われることになって、絶縁膜は、拡散層と半導体基板との間の短絡を防止する。このため、絶縁膜の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。また、低濃度不純物拡散層を設けているので、この低濃度不純物拡散層により電界を緩和できる。
【００３６】
したがって、絶縁膜を設けるという簡単な構成で、耐圧を保持しつつ小型化を図ることができる。
【発明の効果】
【００３７】
この発明の半導体装置によれば、上記ドレイン側拡散層における上記チャネル領域側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われているので、簡単な構成で、耐圧を保持しつつ小型化を図ることができる。
【００３８】
この発明の半導体装置の製造方法によれば、上記深溝部の上記酸化膜上には、上記高濃度不純物拡散層を形成すると共に、上記浅溝部の上記サイドウォール上には、上記低濃度不純物拡散層を形成するので、簡単な構成で、耐圧を保持しつつ小型化を図ることができる。
【発明を実施するための最良の形態】
【００３９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４０】
図１は、この発明の半導体装置の一実施形態である縦断面図を示している。この半導体装置は、高耐圧MOS型トランジスタである。
【００４１】
この半導体装置は、第１導電型の半導体基板としてのｐ型シリコン基板１０１を有する。このシリコン基板１０１には、第２導電型のドレイン側拡散層としてのｎ型のドレイン側高濃度不純物拡散層１１２”Ａが設けられ、このドレイン側高濃度不純物拡散層１１２”Ａは、ドレイン領域に相当する。
【００４２】
シリコン基板１０１には、第２導電型のソース側拡散層としてのｎ型のソース側高濃度不純物拡散層１１２”Ｂが設けられ、このソース側高濃度不純物拡散層１１２”Ｂは、ソース領域に相当する。
【００４３】
シリコン基板１０１には、ソース領域とドレイン領域との間に形成されたチャネル領域１１６が設けられている。このチャネル領域１１６の上側に、絶縁膜としての酸化膜１１０を介して、ゲート電極１１１が設けられている。
【００４４】
ドレイン側高濃度不純物拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、絶縁膜としての酸化膜１０７により、覆われている。
【００４５】
シリコン基板１０１には、深さの異なる浅溝部１０１ａおよび深溝部１０１ｂが、隣接して設けられている。
【００４６】
深溝部１０１ｂには、ドレイン側高濃度不純物拡散層１１２”Ａが設けられている。酸化膜１０７は、ドレイン側高濃度不純物拡散層１１２”Ａの底面および側面とシリコン基板１０１との間に配置されている。酸化膜１０７の厚みは、１００〜２００ｎｍである。
【００４７】
浅溝部１０１ａには、ドレイン側高濃度不純物拡散層１１２”Ａよりも濃度の低い不純物が注入された第２導電型の低濃度不純物拡散層１０９”が設けられ、この低濃度不純物拡散層１０９”は、ドリフト領域に相当する。低濃度不純物拡散層１０９”の底面は、絶縁膜としてのサイドウォール１０５’により、覆われている。低濃度不純物拡散層１０９”の一方の側面は、ドレイン側高濃度不純物拡散層１１２”Ａの側面に接触し、低濃度不純物拡散層１０９”の他方の側面は、チャネル領域１１６に接触している。
【００４８】
低濃度不純物拡散層１０９”および高濃度不純物拡散層１１２”Ａ，１１２”Ｂは、ポリシリコンを含む。
【００４９】
酸化膜１１０は、シリコン基板１０１上に、設けられている。この酸化膜１１０上には、チャネル領域１１６および低濃度不純物拡散層１０９”に対応するように、ゲート電極１１１が設けられている。酸化膜１１０およびゲート電極１１１を覆うように、絶縁膜１１３が設けられている。
【００５０】
酸化膜１１０および絶縁膜１１３には、ドレイン側高濃度不純物拡散層１１２”Ａおよびソース側高濃度不純物拡散層１１２”Ｂに対応する位置のそれぞれに、穴が設けられ、この穴に、コンタクト１１４が埋め込まれている。絶縁膜１１３上には、このコンタクト１１４に接続する金属配線１１５，１１７が設けられている。ドレイン側高濃度不純物拡散層１１２”Ａに接続する金属配線１１５は、ドレイン電極に相当する。ソース側高濃度不純物拡散層１１２”Ｂに接続する金属配線１１７は、ソース電極に相当する。
【００５１】
次に、上記構成の半導体装置の製造方法を説明する。
【００５２】
まず、図２Ａに示すように、ｐ型シリコン基板１０１（不純物濃度２〜８Ｅ１６／ｃｍ３程度、ｐ型不純物をイオン注入してのウェルでも構わない）に、酸化膜１０２を２０〜４０ｎｍ、ＣＶＤシリコン窒化膜１０３を１００〜２５０ｎｍ、ＣＶＤ酸化膜１０４を５０〜１５０ｎｍ順次形成する。
【００５３】
その後、図２Ｂに示すように、ドリフト領域とコンタクト領域になる部分（溝形成領域α）に、既知のフォトリソ、エッチング技術を用い、シリコン基板１０１に溝を形成する。溝の幅は、必要な耐圧にもよるが、本実施形態では、３〜５μｍとしている。また、溝の深さは、５０〜１００ｎｍとしている。
【００５４】
そして、図２Ｃに示すように、ＣＶＤ酸化膜１０５を、５００〜２０００ｎｍ堆積し、既知のエッチバック法にてエッチングを施すことにより、絶縁膜としてのサイドウォール１０５’を得る。このサイドウォール１０５’の幅ｂは、０．５〜１．５μｍ程度となる。
【００５５】
その後、図２Ｄに示すように、レジスト１０６を、溝の中間に端が来るようにパターニングし、露出している部分のサイドウォール１０５’を既知のエッチング法で除去する。
【００５６】
そして、図２Ｅに示すように、シリコン基板１０１を上述した同様な方法でエッチングして、深溝形成領域βを形成し、その後、絶縁膜としての酸化膜１０７を３００〜５００ｎｍ形成する。なお、深溝形成領域βの幅は、サイドウォールの幅ｂにより決定され、本実施例では１〜３μｍ程度となった。また、溝の深さｃは、０．３〜０．６μｍとした。
【００５７】
その後、図２Ｆに示すように、既知のドライ方式のエッチング法でサイドウォールをエッチバックする。その際、シリコン基板１０１における露出部ｄが、０．０５〜０．１μｍとなるように調整する。この露出部ｄが、チャネル領域１１６への開口部に相当する。なお、同時に酸化膜１０７もエッチングされるが、酸化膜１０７とサイドウォール１０５’（ＣＶＤ酸化膜）とのエッチングレートに差があり、本発明の実施例では、酸化膜１０７は、１００〜２００ｎｍとなった。
【００５８】
そして、図２Ｇに示すように、埋込層としてのポリシリコン膜１０８を、１０００〜２０００ｎｍ程度体積した後、既知のＣＭＰ法にて研磨処理をすることにより、ポリシリコン膜１０８を、溝内に埋め込む。その後、ｎ型低濃度不純物としてのリン（３１Ｐ＋）１０９を、５〜１０ＫｅＶで１Ｅ１２〜１Ｅ１３／ｃｍ３注入して、ポリシリコン膜１０８に、リン注入領域１０９’を形成する。
【００５９】
その後、図２Ｈに示すように、９００℃程度で３０〜６０分の熱処理を施すことにより、浅い溝の部分の全体に、不純物を拡散させて、ｎ型の低濃度不純物拡散層１０９”を形成する。
【００６０】
そして、図２Ｉに示すように、酸化膜１０２を除去した後、本発明のトランジスタのゲート酸化膜を形成するため、８００〜９００℃程度で酸化膜１１０を３０〜５０ｎｍで形成する。その際、溝部（溝形成領域α）では、ｎ型不純物を含んだポリシリコンのため、酸化されやすく、５０〜１００ｎｍの膜厚となった。
【００６１】
その後、ゲート電極用のポリシリコンを、既知のＣＶＤ法にて、１００〜２００ｎｍ堆積し、パターニングすることによりゲート電極１１１を得た。
【００６２】
そして、ｎ型高濃度不純物としてのヒ素（７５Ａｓ＋）１１２を、２０〜４０ＫｅＶ、１〜５Ｅ１５／ｃｍ２の条件でイオン注入して、シリコン基板１０１にヒ素注入領域１１２’を形成する。このヒ素注入領域１１２’が、ソースドレイン領域に相当する。
【００６３】
その後、図２Ｊに示すように、８５０〜９５０℃程度の熱処理を加えることにより、活性化及び不純物拡散を行って、ｎ型のドレイン側高濃度不純物拡散層１１２”Ａおよびソース側高濃度不純物拡散層１１２”Ｂを形成する。高濃度不純物拡散層１１２”Ａ，１１２”Ｂの深さは、０．１〜０，２μｍとなった。ポリシリコン中の拡散速度は速いため、不純物が深い位置まで拡散された。
【００６４】
そして、図２Ｋに示すように、絶縁膜１１３を形成し、コンタクト１１４を形成し、金属配線１１５，１１７を施すことにより、本発明のトランジスタ形成の主要部分が終了する。実際の工程ではその後、必要により配線層の追加、もしくはパッシベーション膜の形成へと続くが説明は省略する。
【００６５】
要するに、上記構成の半導体装置（特にドレイン側）の製造方法は、図１に示すように、
シリコン基板１０１をエッチングして溝を形成する工程と、
上記溝の底面の一部に絶縁膜としてのサイドウォール１０５’を形成する工程と、
上記溝をさらにエッチングして、上記サイドウォール１０５’に覆われた部分に浅溝部１０１ａを形成すると共に、上記サイドウォール１０５’に覆われていない部分に深溝部１０１ｂを形成する工程と、
上記溝内を酸化して、上記深溝部１０１ｂに、絶縁膜としての酸化膜１０７を形成する工程と、
上記溝内に埋込層としてのポリシリコン膜１０８を埋め込んで、この埋込層に低濃度の不純物を注入する工程と、
上記深溝部１０１ｂに対応する部分に、高濃度の不純物を注入して、この深溝部１０１ｂの上記酸化膜１０７上には、ドレイン領域に相当するｎ型のドレイン側高濃度不純物拡散層１１２”Ａを形成すると共に、上記浅溝部１０１ａの上記サイドウォール１０５’上には、ドリフト領域に相当するｎ型の低濃度不純物拡散層１０９”を形成する工程と
を備える。
【００６６】
上記構成の半導体装置によれば、ドレイン側拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われているので、酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。したがって、酸化膜１０７を設けるという簡単な構成で、耐圧を保持しつつ小型化を図ることができる。
【００６７】
具体的に述べると、接合容量の低下、ラッチアップ特性の向上、サイズの縮小等に効果があり、接合容量、ラッチアップについては原理的に存在せず、サイズ縮小については、従来接合耐圧を確保するために、例えば５Ｅ１６／ｃｍ３程度の濃度領域を確保するとなると、５０〜６０Ｖで２μｍ以上の距離必要になるが、本発明では、酸化膜１０７が１００ｎｍ（＝０．１μｍ）でも、５０〜６０Ｖ以上の耐圧が確保できるため、厚みサイズを１／１０以下にすることができる。
【００６８】
また、ｎ型の低濃度不純物拡散層１０９”を設けているので、この低濃度不純物拡散層１０９”により電界を緩和できる。
【００６９】
また、高濃度不純物拡散層１１２”Ａ，１１２”Ｂおよび低濃度不純物拡散層１０９”は、ポリシリコンを含むので、ポリシリコン内の不純物の拡散速度は、単結晶シリコンに比べて、若干速いため、同一熱処理で、シリコン基板１０１の溝内のみ効果的に不純物拡散を行うことができて、作成が容易になる。
【００７０】
また、酸化膜１０７の厚みは、１００〜２００ｎｍであるので、装置を一層小型にできる。
【００７１】
上記構成の半導体装置の製造方法によれば、深溝部１０１ｂの酸化膜１０７上には、ドレイン側高濃度不純物拡散層１１２”Ａを形成すると共に、浅溝部１０１ａのサイドウォール１０５’上には、低濃度不純物拡散層１０９”を形成するので、ドレイン側高濃度不純物拡散層１１２”Ａにおける上記低濃度不純物拡散層１０９”側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われることになって、酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。また、低濃度不純物拡散層１０９”を設けているので、この低濃度不純物拡散層１０９”により電界を緩和できる。したがって、酸化膜１０７を設けるという簡単な構成で、耐圧を保持しつつ小型化を図ることができる。
【００７２】
なお、この発明は上述の実施形態に限定されない。例えば、ｎ型トランジスタを例に説明を行ったが、ｐ型トランジスタも同様に形成できることは言うまでもない。つまり、第１導電型をｎ型とし、第２導電型をｐ型としてもよい。また、本願のドレイン領域の構造は、高速、低電圧（０．５〜５Ｖ動作）動作のｎ型トランジスタまたはｐ型トランジスタにも適用が可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体装置の一実施形態を示す断面図である。
【図２Ａ】本発明の半導体装置の製造方法の第１工程を説明する説明図である。
【図２Ｂ】本発明の半導体装置の製造方法の第２工程を説明する説明図である。
【図２Ｃ】本発明の半導体装置の製造方法の第３工程を説明する説明図である。
【図２Ｄ】本発明の半導体装置の製造方法の第４工程を説明する説明図である。
【図２Ｅ】本発明の半導体装置の製造方法の第５工程を説明する説明図である。
【図２Ｆ】本発明の半導体装置の製造方法の第６工程を説明する説明図である。
【図２Ｇ】本発明の半導体装置の製造方法の第７工程を説明する説明図である。
【図２Ｈ】本発明の半導体装置の製造方法の第８工程を説明する説明図である。
【図２Ｉ】本発明の半導体装置の製造方法の第９工程を説明する説明図である。
【図２Ｊ】本発明の半導体装置の製造方法の第10工程を説明する説明図である。
【図２Ｋ】本発明の半導体装置の製造方法の第11工程を説明する説明図である。
【図３】従来の半導体装置を示す断面図である。
【図４Ａ】従来の半導体装置の製造方法の第１工程を説明する説明図である。
【図４Ｂ】従来の半導体装置の製造方法の第２工程を説明する説明図である。
【図４Ｃ】従来の半導体装置の製造方法の第３工程を説明する説明図である。
【図４Ｄ】従来の半導体装置の製造方法の第４工程を説明する説明図である。
【符号の説明】
【００７４】
１０１  ｐ型シリコン基板（第１導電型の半導体基板）
１０１ａ  浅溝部
１０１ｂ  深溝部
１０２  酸化膜
１０３  ＣＶＤシリコン窒化膜
１０４  ＣＶＤ酸化膜
１０５  ＣＶＤ酸化膜
１０５’  サイドウォール（絶縁膜）
１０６  レジスト
１０７  酸化膜（絶縁膜）
１０８  ポリシリコン膜（埋込層）
１０９  リン（ｎ型低濃度不純物）
１０９’  リン注入領域
１０９”  ｎ型（第２導電型）の低濃度不純物拡散層（拡散後のリン注入領域）
１１０  酸化膜（絶縁膜）
１１１  ゲート電極
１１２  ヒ素（ｎ型高濃度不純物）
１１２’  ヒ素注入領域
１１２”Ａ  ｎ型（第２導電型）のドレイン側高濃度不純物拡散層（拡散後のヒ素注入領域）
１１２”Ｂ  ｎ型（第２導電型）のソース側高濃度不純物拡散層（拡散後のヒ素注入領域）
１１３  絶縁膜
１１４  コンタクト
１１５，１１７  金属配線
１１６  チャネル領域
α  溝形成領域
β  深溝形成領域
ａ  溝の深さ
ｂ  サイドウォールの幅
ｃ  溝の深さ
ｄ  露出部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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