(57)【要約】【課題】 不揮発性半導体記憶装置の高速化を実現すること。【解決手段】 本発明の不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、複数のメモリブロックは、それぞれ、第１の領域及び第２の領域からなり、複数のメモリブロックのうちの選択したメモリブロックの第２の領域にあるメモリセルのうちの特定のメモリセルのデータが第１の値であれば、選択したメモリブロックへのデータの書込又は消去が許容され、特定のメモリセルのデータが第２の値であれば、選択したメモリブロックへのデータの書込又は消去が禁止され、メモリブロックへのデータの書込又は消去が許容される場合、選択したメモリブロックにおける全てのメモリセルのデータを消去する前に、選択したメモリブロックにおける第１の領域の全てのメモリセルのしきい値を正とする。【選択図】 図７
2010238360.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記複数のメモリブロックは、それぞれ、第１の領域及び第２の領域からなり、
前記複数のメモリブロックのうちの選択したメモリブロックの前記第２の領域にある前記メモリセルのうちの特定のメモリセルのデータが第１の値であれば、前記選択したメモリブロックへのデータの書込又は消去が許容され、前記特定のメモリセルのデータが第２の値であれば、前記選択したメモリブロックへのデータの書込又は消去が禁止され、
前記前記メモリブロックへのデータの書込又は消去が許容される場合、前記選択したメモリブロックにおける全ての前記メモリセルのデータを消去する前に、前記選択したメモリブロックにおける前記第１の領域の全ての前記メモリセルのしきい値を正とすることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記特定のメモリセルは複数のメモリセルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去方法であって、
前記複数のメモリブロックは、それぞれ、第１の領域及び第２の領域からなり、
前記複数のメモリブロックのうちの選択したメモリブロックの前記第２の領域にある前記メモリセルのうちの特定のメモリセルのデータが第１の値であれば、前記選択したメモリブロックへのデータの書込又は消去が許容され、前記特定のメモリセルのデータが第２の値であれば、前記選択したメモリブロックへのデータの書込又は消去が禁止され、
前記前記メモリブロックへのデータの書込又は消去が許容される場合、前記選択したメモリブロックにおける全ての前記メモリセルのデータを消去する前に、前記選択したメモリブロックにおける前記第１の領域の全ての前記メモリセルのしきい値を正とすることを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【請求項４】
前記特定のメモリセルは複数のメモリセルであることを特徴とする請求項３に記載の不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に書き換え可能な不揮発性半導体記憶装置に関する。不揮発性半導体記憶装置の中でも、特に、NANDセル型、NORセル型、DINORセル型、ANDセル型EEPROM等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROMは、他のメモリと比較して高集積化ができるものとして注目されている。NANDセル型EEPROMのデータ書き込み動作・データ消去動作は、次の通りである。
【０００３】
データ書込みの動作は、主にビット線から最も離れた位置のメモリセルから順に行う。まず、データ書込み動作が開始されると、書込みデータに応じてビット線には0V(“０”データ書き込み)又は電源電圧Vcc(“１”データ書き込み)を与え、選択されたビット線側選択ゲート線にはVccが与えられる。この場合、ビット線が0Vの時、接続された選択NANDセルでは、選択ゲートトランジスタを介してNANDセル内のチャネル部が0Vに固定される。ビット線がVcc時、接続された選択NANDセルでは、NANDセル内のチャネル部は、選択ゲートトランジスタを介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタの閾値電圧)まで充電された後、フローティング状態となる。
【０００４】
続いて、選択NANDセル内の選択メモリセルの制御ゲート線を0VからVpp(=20V程度：書き込み用高電圧)とし、選択NANDセル内の非選択メモリセルの制御ゲート線を0VからVmg(=10V程度：中間電圧)とする。
【０００５】
ここで、ビット線が0V時、接続された選択NANDセルでは、NANDセル内のチャネル部が0Vに固定されているため、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝0V)に大きな電位差(＝20V程度)が発生し、チャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルのしきい値は正方向にシフトし、“０”データの書込みが完了する。
【０００６】
一方、ビット線がVcc時、接続された選択NANDセルでは、NANDセル内のチャネル部がフローティング状態にあるため、選択NANDセル内の制御ゲート線とチャネル部の間の容量カップリングの影響による制御ゲート線の電圧上昇(0V→Vpp、Vmg)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch(＝8V程度)に上昇する。この時には、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝Vmch)の間の電位差が12V程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルのしきい値は変化せず、負の状態に維持され、“１”データの書込みが完了する。
【０００７】
次に、NANDセル型EEPROMのデータ消去動作について説明する。NANDセル型EEPROMの消去動作のフローチャートを図１１に示す。NANDセル型EEPROMのデータ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲートを0Vとし、ビット線、ソース線、p型ウェル(もしくはp型基板)、非選択NANDセルブロック中の制御ゲート及び全ての選択ゲートに20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルにおいて浮遊ゲートの電子がp型ウェル(もしくはp型基板)に放出され、しきい値電圧は負方向にシフトする。このように、NANDセル型EEPROMにおいては、データ消去動作はブロック単位で一括して行われることになる。
【０００８】
次に、図１１に示すように、上述のデータ消去動作が行われた後、選択したブロックにおける全てのメモリセルのデータが完全に消去されたかどうかの検証を行う。この検証によって、選択したブロックにおける全てのメモリセルのデータが完全に消去されていると判断された場合は、データの消去が完了する。一方、選択したブロックにおける全てのメモリセルのデータの一部が消去されていないと判断された場合、再度上述のデータ消去動作を行う。このようにして、NANDセル型EEPROMのデータ消去が行われる。NANDセル型EEPROMのデータ消去に関する技術としては、以下の特許文献１に記載されているものがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−３４８４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、図１２を参照して、データの消去動作前後におけるメモリセルのしきい値分布について説明する。図１２には、消去動作前のしきい値分布（ａ）（点線）及び消去動作後のしきい値分布（ｂ）（点線）が示されている。
【００１１】
上述したように、NANDセル型EEPROMにおいては、データ消去動作はブロック単位で一括して行われるが、データ消去前のメモリセルはデータが”０”又は”１”であるもの（しきい値が正又は負であるもの）が混在しているため、データ消去した後のしきい値分布は、図１２（ｂ）に示すとおり大きく広がってしまう。それ故、次に続くデータの書き込みの際には、各メモリセルにおける書き込みのばらつきが生じ、各メモリセルの書き込み完了までの時間のばらつきが発生してしま、その結果、書き込み時間が長くなるという問題が発生していた。
【００１２】
そこで、本発明は、上述の問題を解決するためになされたものであり、従来、データの消去動作及びそれに続くデータの書き込みによって生じていた書き込みのばらつきを抑制し、書き込み時間の短縮化を図り、また書き込み不良を無くすことを目的とする。
【課題を解決するための手段】
【００１３】
本発明によると、電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記複数のメモリブロックは、それぞれ、第１の領域及び第２の領域からなり、前記複数のメモリブロックのうちの選択したメモリブロックの前記第２の領域にある前記メモリセルのうちの特定のメモリセルのデータが第１の値であれば、前記選択したメモリブロックへのデータの書込又は消去が許容され、前記特定のメモリセルのデータが第２の値であれば、前記選択したメモリブロックへのデータの書込又は消去が禁止され、前記前記メモリブロックへのデータの書込又は消去が許容される場合、前記選択したメモリブロックにおける全ての前記メモリセルのデータを消去する前に、前記選択したメモリブロックにおける前記第１の領域の全ての前記メモリセルのしきい値を正とすることを特徴とする不揮発性半導体記憶装置が提供される。
【００１４】
前記特定のメモリセルは複数のメモリセルで構成してもよい。
【００１５】
また、本発明によると、電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去方法であって、前記複数のメモリブロックは、それぞれ、第１の領域及び第２の領域からなり、前記複数のメモリブロックのうちの選択したメモリブロックの前記第２の領域にある前記メモリセルのうちの特定のメモリセルのデータが第１の値であれば、前記選択したメモリブロックへのデータの書込又は消去が許容され、前記特定のメモリセルのデータが第２の値であれば、前記選択したメモリブロックへのデータの書込又は消去が禁止され、前記前記メモリブロックへのデータの書込又は消去が許容される場合、前記選択したメモリブロックにおける全ての前記メモリセルのデータを消去する前に、前記選択したメモリブロックにおける前記第１の領域の全ての前記メモリセルのしきい値を正とすることを特徴とする不揮発性半導体記憶装置のデータ消去方法が提供される。
【００１６】
前記特定のメモリセルは複数のメモリセルで構成されるようにしてもよい。
【発明の効果】
【００１７】
本発明の半導体記憶装置によると、データ消去動作前にブロック単位で“０”データの書き込みを行い、選択ブロック内のメモリセルのしきい値分布を正にする。その後、引き続きデータ消去動作を行うことによって、消去動作後のしきい値分布をより狭くすることができる。よって、データ消去動作後に引き続き行うデータ書き込み時における各メモリセルの書き込み完了までの時間のばらつきを小さくすることができる。
【００１８】
また、本発明の半導体記憶装置によると、データ消去動作前に、識別フラグ等が記憶されている領域以外のメモリセルに対して“０”データの書き込みを行うことによって、識別フラグの誤消去を防止しつつ、データ消去動作後のしきい値分布をより狭くすることができ、データ消去動作後に引き続き行うデータ書き込み時における各メモリセルの書き込み完了までの時間のばらつきを小さくすることができる。また、データ書き込み不良を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の不揮発性半導体記憶装置の一実施形態の概略構成図を示す。
【図２】本発明の不揮発性半導体記憶装置の一実施形態のメモリセルアレイの構成例を示す回路図である。
【図３】本発明の不揮発性半導体記憶装置の一実施形態のデータ消去時のフローチャートである。
【図４】本発明の不揮発性半導体記憶装置の一実施形態におけるデータ消去を行う前及びデータ消去を行った後の選択ブロック中のメモリセルのしきい値分布を示す図である。
【図５】本発明の不揮発性半導体記憶装置の一実施例におけるメモリセルアレイの構成例を示す回路図である。
【図６】本発明の不揮発性半導体記憶装置の一実施例におけるメモリセルをアレイの一つのブロックのイメージ図である。
【図７】本発明の不揮発性半導体記憶装置の一実施例における消去動作のフローチャートである。
【図８】本発明の不揮発性半導体記憶装置の一実施例におけるメモリセルをアレイの一つのブロックのイメージ図である。
【図９】本発明の不揮発性半導体記憶装置の一実施例において、仮に第１の領域と第２の領域における全てのメモリセルにプリプログラムをした場合のイメージ図である。
【図１０】本発明の不揮発性半導体記憶装置の一実施例におけるメモリセルをアレイの一つのブロックのイメージ図である。
【図１１】従来のNANDセル型EEPROMの消去動作のフローチャートを示す。
【図１２】従来のNANDセル型EEPROMにおけるデータの消去動作前後におけるメモリセルのしきい値分布を示した図である。
【発明を実施するための形態】
【００２０】
本実施形態においては、本発明の不揮発性半導体記憶装置として、NANDセル型の不揮発性半導体記憶装置を例にとって説明する。
【００２１】
図１を参照する。図１に、本実施形態に係る不揮発性半導体記憶装置１０の概略構成図を示す。本実施形態に係る不揮発性半導体記憶装置１０は、メモリセルアレイ１１、カラム制御回路（カラムデコーダ）１２、ロウ制御回路（ロウデコーダ）１３、ソース線制御回路１４、Pウェル制御回路１５、データ入出力バッファ１６、コマンド・インターフェイス１７及びステートマシン１８を有している。本実施形態に係る本発明の不揮発性半導体記憶装置１０は、外部I/Oパッド１９とデータ及び制御信号（コマンド）の送受信を行う。
【００２２】
本実施形態に係る不揮発性半導体記憶装置１０においては、外部I/Oパッド１９から、データ及び制御信号がデータ入出力バッファ１６を通してコマンド・インターフェイス１７及びカラム制御回路１２に入力される。ステートマシン１８は、制御信号及びデータに基づき、カラム制御回路１２、ロウ制御回路１３、ソース線制御回路１４及びPウェル制御回路１５を制御する。ステートマシン１８は、カラム制御回路１２及びロウ制御回路１３に対してメモリセルアレイ１１のメモリセルに対するアクセス情報を出力する。カラム制御回路１２及びロウ制御回路１３は、当該アクセス情報及びデータに基づき、メモリセルをアクティブにし、データの読み出し、書き込み、又は消去を行う。カラム制御回路１２は、センスアンプ及びデータ・キャッシュを含み、メモリセルアレイ１１の各ビット線に接続されたセンスアンプは、ビット線へデータをロードし、またビット線の電位を検出しデータ・キャッシュで保持する。また、カラム制御回路１２によって制御されたセンスアンプによりメモリセルから読み出したデータは、データ入出力バッファ１６を通して外部I/Oパッド１９へ出力される。
【００２３】
次に、図２を参照する。図２は、本実施形態に係る不揮発性半導体記憶装置１０におけるメモリセルアレイ１１の構成例の回路図である。本実施形態においては、メモリセルアレイ１１は、複数のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３（合計１０２４個）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。また、本実施形態においては、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３は、ブロックＢＬＯＣＫｉで代表的に示すように、８５１２個のNAND型メモリユニットで構成される。
【００２４】
本実施形態では、各NAND型メモリユニットは、４つのメモリセルＭが直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに繋がる選択ゲートＳを介してビット線ＢＬ（ＢＬｅ０〜ＢＬｅ４２５５、ＢＬｏ０〜ＢＬｏ４２５５）に、他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳを介して共通ソース線Ｃ-sourceに接続される。各々のメモリセルＭの制御ゲートはワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ３_ｉ）に繋がっている。０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏは、お互いに独立にデータの書き込みと読み出しが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータが、４２５６個のメモリセル分となってページという単位を構成する。
【００２５】
同様に、奇数番目のビット線ＢＬｏに接続される４２５６個のメモリセルで別の１ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。１ページの４２５６個のメモリセルで５３２バイトの記憶容量を持つことになる。
【００２６】
なお、本実施形態では、メモリセルを構成するブロックの数を１０２４個とし、且つ１つのブロックが８５１２個である４つのメモリセルでなるＮＡＮＤ型メモリユニットを含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びメモリユニットの数を変更すればよい。
【００２７】
次に、図３を参照する。図３には、本実施形態に係る本発明の不揮発性半導体記憶装置１０のデータ消去時のフローチャートが示されている。本実施形態に係る本発明の不揮発性半導体記憶装置１０においては、データ消去時に、データ消去動作を行う前に、選択したブロックに対しブロック単位で“０”データの書き込み動作をし、選択したブロック内のメモリセルを全て正のしきい値（“０”データ）にした後、データ消去動作を行うようにする。ここでは、このデータ消去動作前に行われるブロック単位での“０”データの書き込み動作を「プリプログラム」と呼ぶ。なお、データ消去動作時に制御ゲート、ビット線、ソース線、p型ウェル(又はp型基板)等に印加する電圧は、上述した従来の方法を用いることができる。
【００２８】
データ消去動作が行われた後、選択したブロックにおける全てのメモリセルのデータが完全に消去されたかどうかの検証を行う。この検証によって、選択したブロックにおける全てのメモリセルのデータが完全に消去されていると判断された場合は、データの消去が完了する。一方、選択したブロックにおける全てのメモリセルのデータの一部が消去されていないと判断された場合、再度データ消去動作を行う。このようにして、選択されたブロックのデータ消去が行われる。
【００２９】
図４に本実施形態におけるデータ消去を行う前及びデータ消去を行った後の選択ブロック中のメモリセルのしきい値分布を示す。図４において、（ａ）がデータ消去前のしきい値分布（点線）を示し、（ｂ）がデータ消去後のしきい値分布（実線）を示している。図４に示すとおり、本実施形態におけるデータ消去を行うことによって、図１２に示す従来のデータ消去と比較して、データ消去後のしきい値分布をより狭くすることができる。よって、データ消去動作後に引き続き行うデータ書き込み時における各メモリセルの書き込み完了までの時間のばらつきを小さくすることができる。また、データ書き込み不良を抑制することができる。
【実施例１】
【００３０】
本実施例においては、本発明の半導体記憶装置の別の例について説明する。本実施例の不揮発性半導体記憶装置１０の概略の構成は、上述の実施形態、図１で説明したものと同様である。
【００３１】
図５を参照する。図５には、本実施例に係る不揮発性半導体記憶装置１０のメモリセルアレイ１１の構成例の回路図が示されている。本実施例においては、メモリセルアレイ１１は、複数のブロックＢＬＯＣＫ０〜ＢＬＯＣＫｊ（合計ｊ個）に分割されている。また、本実施例においては、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｊは、ブロックＢＬＯＣＫｉで代表的に示すように、２ｎ個のＮＡＮＤ型メモリユニットで構成される。
【００３２】
本実施例では、各ＮＡＮＤ型メモリユニットは、ｍ個のメモリセルＭが直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに繋がる選択ゲートＳを介してビット線ＢＬ（ＢＬｅ０〜ＢＬｅ（ｎ−１）、ＢＬｏ０〜ＢＬｏ（ｎ−１））に、他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳを介して共通ソース線Ｃ-sourceに接続される。各々のメモリセルＭの制御ゲートはワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ（ｍ−１）_ｉ）に繋がっている。
【００３３】
ここで、図６を参照する。図６は、本実施例のメモリセルをアレイ１１のｊ個のメモリブロックのうち一つのブロックのイメージ図を示している。図６においては、一つの四角記号が一つのメモリセルを示している。本実施形態においては、ワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ（ｍ−１）_ｉ）の本数は、ｍ本であり、ビット線（ＢＬｅ０〜ＢＬｅ（ｎ−１）、ＢＬｏ０〜ＢＬｏ（ｎ−１））が偶数ビット線と奇数ビット線とがそれぞれ別ページを構成しているので、１ブロックのページ数は２ｍである。本実施例においては、図６に示すとおり、各ページにおける４ビット分のメモリセルの集合を第２の領域と定義し、各ページの（ｎ−４）ビット分のメモリセルの集合を第１の領域と定義している。従って、本実施例においては、第１の領域は、２ｍ×（ｎ−４）／８＝（ｍｎ／４−１）バイトの記憶容量を持ち、また第２の領域は、２ｍ×４／８＝ｍバイトの記憶容量を持つことになる。なお、第１の領域及び第２の領域の記憶容量は、本実施例のものに限定されるわけではない。また、本実施例においては、偶数ビット線と奇数ビット線とがそれぞれ別ページを構成するメモリブロックについて説明しているが、本実施例の本発明に係る不揮発性半導体記憶装置は、これに限定されるわけではなく、偶数ビット線、奇数ビット線の区別を行わないＡＢＬ（All Bit Line）方式のメモリブロックを有する不揮発性半導体記憶装置であるようにしてもよい。この場合、ワード線の本数がページ数と一致することになる。
【００３４】
本実施例においては、第１の領域及び第２の領域は、それぞれ、ユーザー領域、非ユーザー領域として用いられる。ユーザー領域とは、一般ユーザーに公開しているコマンドによってデータの書き込み、消去、読み出しを制御できるメモリセル領域を言い、非ユーザー領域とは、一般ユーザーには公開せず、ある特定のユーザーに対してのみ公開している又は全てのユーザーに対して公開していないコマンドによってデータの書き込み、消去、読み出しを制御できるメモリセル領域を言う。
【００３５】
本実施例においては、図６の第２の領域（非ユーザー領域）の「Ａ」及び「Ｂ」で示したメモリセルは「プロテクトフラグ」を記憶する「プロテクトセル」とする。ここで、「プロテクトフラグ」は、データの書込又は消去を禁止するために用いられる。「書込動作プロテクトフラグ」とは、特定のプロテクトセルのデータが”０”データとなっているときフラグが立っていると認識し、そのブロック全体の書込動作を禁止するものである。「消去動作プロテクトフラグ」とは、特定のプロテクトセルのデータが”０”データとなっているときフラグが立っていると認識し、そのブロック全体の消去動作を禁止するものである。本実施例においては、メモリセル「Ａ」を書込動作プロテクトフラグとしているので、メモリセル「Ａ」のデータが”０”データとなっているときフラグが立っていると認識し、そのブロック全体の書込動作を禁止する。また、メモリセル「Ｂ」を消去動作プロテクトフラグとしているので、メモリセル「Ｂ」のデータが”０”データとなっているときフラグが立っていると認識し、そのブロック全体の消去動作を禁止する。
【００３６】
なお、プロテクトフラグに関しては、本出願人による特許出願（特願２００３−３３６０５８）に詳細が記載されているので、参照されたい。
【００３７】
次に、図７を参照する。図７には、本実施例に係る不揮発性半導体記憶装置のデータ消去時のフローチャートが示されている。本実施例においても、上述の実施形態及び図３で説明した「プリプログラム」動作を行う。上述の実施形態においては、データ消去動作前の書込み動作（プリプログラム）を行う際、選択したブロック内すべてのメモリセルを正のしきい値（”０”データ）にしている。一方、本実施例においては、データ消去時に、ユーザーが使用しない（又は特定のユーザには使用できない）非ユーザー領域（例えば、NAND内識別フラグ領域）については、プリプログラムを行なわず、データ消去動作のみを行う。
【００３８】
図７に示すとおり、本実施例の不揮発性半導体記憶装置１０のデータ消去時には、書込動作プロテクトフラグ及び消去動作プロテクトフラグの読み出し、即ち、図６に示すメモリセル「Ａ」及び「Ｂ」のデータの読み出しが行われる。メモリセル「Ａ」及び「Ｂ」のうち何れかのデータが“０”である場合は、書込プロテクトフラグ又は消去動作プロテクトフラグが立っているので、消去動作を行わずに終了する。一方、例えば、図８に示すように、メモリセル「Ａ」及び「Ｂ」の両方のデータが“１”である場合は、消去動作プロテクトフラグが立っておらず、消去動作は禁止されないので、次のステップに進む。
【００３９】
次に、第１の領域のプリプログラムを行う。このプリプログラムにより、第１の領域のメモリセルを全て正のしきい値（“０”データ）にする。その後、データ消去動作を行うようにする。
【００４０】
このようなフローによりメモリセルのデータ消去動作を行うことで、第２の領域におけるプロテクトメモリセル「Ａ」及び「Ｂ」の誤書き込み、誤消去を防止することができる。詳しく説明すると、仮に、第１の及び第２の領域における全てのメモリセルに対してプリプログラムを行うとすると、プリプログラム終了後、データ消去動作が始まる間にリセット動作が行われると、そのブロック内のメモリセルデータはすべて正のしきい値（”０”データ）のままで終了してしまう。その時のブロック内データのイメージ図を図９に表す。図９に示すとおり、第１の領域及び第２の領域の全てのメモリセルに対してプリプログラムを行うことによって、書込動作及び消去動作プロテクトフラグも“０”データとなるため、その後、そのブロックは書込動作及び消去動作が禁止された状態となってしまうのである。
【００４１】
本実施例のように、第１の領域のみをプリプログラムし、第２の領域をプリプログラムしないようにすることにより、第２の領域のデータは“１”データのままで（その時のブロック内データのイメージ図を図１０に表す）、その後、そのブロックは書込動作及び消去動作が禁止されることなく通常通り使用することができる。プリプログラムの具体的な動作は、第１の領域のカラムのビット線をVssにし、第２の領域のカラムのビット線をVccにした後に、選択NANDセル内の選択メモリセルの制御ゲート線を0VからVpp(=20V程度：書込み用高電圧)とし、且つ選択NANDセル内の他の制御ゲート線を0VからVmg(=10V程度：中間電圧)とすることにより、第１の領域のメモリセルのみにプリプログラムを行う。
【００４２】
再度図７を参照する。データ消去動作が行われた後、選択したブロックにおける全てのメモリセルのデータが完全に消去されたかどうかの検証を行う。この検証によって、選択したブロックにおける全てのメモリセルのデータが完全に消去されていると判断された場合は、データの消去が完了する。一方、選択したブロックにおける全てのメモリセルのデータの一部が消去されていないと判断された場合、再度データ消去動作を行う。このようにして、選択されたブロックのデータ消去が行われる。
【００４３】
本実施例に係る不揮発性半導体記憶装置においては、消去動作を行う前のプリプログラムを識別フラグ等が記憶されている領域以外に行うことによって、識別フラグの誤消去を防止しつつ、データ消去後のしきい値分布をより狭くすることができ、データ消去後に引き続き行うデータ書き込み時における各メモリセルの書き込み完了までの時間のばらつきを小さくすることができる。また、データ書き込み不良を抑制することができる。
【実施例２】
【００４４】
上述の実施例１においては、第２の領域における２つのメモリセル「Ａ」及び「Ｂ」を、それぞれ、書込動作プロテクトフラグセル、消去動作プロテクトフラグセルとしたが、本実施例においては、複数のメモリセルの組合せをプロテクトフラグセルとする。つまり、複数のメモリセルのデータの“０”、“１”の組み合わせにより、プロテクトフラグが立つようにする。
【００４５】
例えば、第２の領域の４つのメモリセルを用いて、”０１０１”といったデータパターンが記憶されているときに、プロテクトフラグが立つようにしておく。このよに、少なくとも２ビット以上のデータパターンによってプロテクトフラグが立つようにすることにより、仮に、プリプログラム終了後データ消去動作が始まる間にリセット動作が行われたときであっても、プロテクトフラグが立っていると認識されないようにすることができる。なお、プロテクトフラグセルは、２ビットに限定されるわけではなく、所望のビット数のメモリセルによって構成するようにすればよい。
【実施例３】
【００４６】
上述の実施形態、実施例１及び実施例２においては、本発明の不揮発性半導体記憶装置としてNANDセル型不揮発性半導体記憶装置を例にとって説明したが、本発明の半導体記憶装置をNORセル型、DINORセル型、ANDセル型EEPROM等の不揮発性半導体記憶装置としてもよい。
【産業上の利用可能性】
【００４７】
本発明の不揮発性半導体記憶装置は、データ消去後に引き続き行うデータ書き込み時における各メモリセルの書き込み完了までの時間のばらつきを小さくすることができる。よって、本発明によると、高速の不揮発性半導体記憶装置が実現できる。本発明の不揮発性半導体記憶装置は、コンピュータを始めとし、ディジタルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
【符号の説明】
【００４８】
１０ 不揮発性半導体記憶装置
１１ メモリセルアレイ
１２ カラム制御回路
１３ ロウ制御回路
１４ ソース線制御回路
１５ Pウェル制御回路
１６ データ入出力バッファ
１７ コマンド・インターフェイス
１８ ステートマシン
１９ 外部I/Oパッド
【図１】
2010238360.tif 000003
【図２】
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【図３】
2010238360.tif 000005
【図４】
2010238360.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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