(57)【要約】【課題】ＬＳＩ等を実装したデジタル処理回路上の論理回路のロジックテストの回数を最小化してデジタル処理回路ごとのテストコストを削減する。【解決手段】本発明のデジタル処理回路２０は、テスト信号に基づき所定のロジック処理を行ってｎビットの第１の処理結果を出力するＤＳＰ２２と、ＤＳＰ２２に縦続して接続され、第１の処理結果を入力し、入力した第１の処理結果に基づき所定のロジック処理を行ってｍビットの第２の処理結果を出力するＤＳＭ２３と、第２の処理結果のうちの特定のｍ１ビットを順次取り込み、所定のタイミングで出力するＳＲ２４と、セレクト信号により、第１のテストモードのときには、第１の処理結果及びＳＲ２４の出力を選択し、第２のテストモードのときには、第２の処理結果のうちのｍ２ビット（ｍ２＝ｍ-ｍ１）を選択し、テスト結果を出力するセレクタ２５とを有する。【選択図】図１
2010117299.tif 000002
【特許請求の範囲】
【請求項１】
テスト信号を入力し、前記テスト信号に基づき所定のロジック処理を行ってｎビット（ｎ；正の整数）の第１の処理結果を出力する第１のロジック部と、
前記第１のロジック部に縦続して接続され、前記第１の処理結果を入力し、前記第１の処理結果に基づき所定のロジック処理を行ってｍビット（ｍ；正の整数）の第２の処理結果を出力する第２のロジック部と、
前記第２の処理結果のうちの特定のｍ１ビットを順次取り込み、所定のタイミングで出力するシフトレジスタと、
セレクト信号により、第１のテストモードのときには、前記第１の処理結果及び前記シフトレジスタの出力を選択し、第２のテストモードのときには、前記第２の処理結果のうちの残りのｍ２ビット（ｍ２＝ｍ-ｍ１）を選択し、テスト結果を出力するセレクタと、
を有することを特徴とするデジタル処理回路。
【請求項２】
請求項１記載のデジタル処理回路は、
更に、前記セレクタから出力されたパラレル信号の前記テスト結果をシリアル信号に変換して出力するパラレルシリアル変換器を有することを特徴とする請求項１記載のデジタル処理回路。
【請求項３】
前記第１のロジック部は、デジタルシグナルプロセッサであることを特徴とする請求項１又は２記載のデジタル処理回路。
【請求項４】
前記第２のロジック部は、デルタシグマ変調器を有することを特徴とする請求項１〜３のいずれか１項に記載のデジタル処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、デジタルシグナルプロセサ（以下「ＤＳＰ」という。）と、デルタシグマ変調器（以下「ＤＳＭ」という。）等の論理回路を有するテスト機能付きのデジタル処理回路に関するものである。
【背景技術】
【０００２】
図４は、従来のデジタル処理回路１０を示す構成図である。
このテスト機能付きのデジタル処理回路１０は、シリアルオーディオインタフェース（以下「ＳＡＩ」という。）１１と、ＤＳＰ１２と、ＤＳＭ１３と、パラレルシリアル変換器（以下「Ｐ／Ｓ変換器」という。）１４とを備えている。
【０００３】
ＳＡＩ１１は、外部からシリアルに入力されるパルス符号変調（以下「ＰＣＭ」という。）データをシリアルパラレル変換して出力する機能を有しており、ＳＡＩ１１の入力側には、テスタを接続するためのテスト端子ＰＩＮ1が設けられている。ＳＡＩ１１の出力側には、ＤＳＰ１２が接続され、ＤＳＰ１２の出力側には、ＤＳＭ１３とＰ／Ｓ変換器１４が接続されている。Ｐ／Ｓ変換器１４の出力側には、テスタを接続してテスト結果を出力するためのテスト端子ＰＩＮ２が設けられている。
【０００４】
従来、このようなデジタル処理回路１０では、テストパターンをシリアルに入力し、ロジック部が正常に動作するか否かをテストすることが行われている。例えば、図示しないテスタを用い、テスト端子ＰＩＮ1からテストデータがシリアルに入力されてＳＡＩ１１でパラレルに変換される。このデータは、ＤＳＰ１２に入力され、ＤＳＰ１２で２５６クロックごとに１６ビットのデータが８倍にオーバーサンプリングされ、１９ビットのデータが処理結果として出力される。
【０００５】
その処理結果は、更に、ＤＳＭ１３で６４倍にオーバーサンプリングされて５ビットのデータが処理結果として出力される。一方、ＤＳＰ１２の処理結果は、テスト端子ＰＩＮ２にも出力され、テスタで基準値と照合されることによりＤＳＰ１２が正常に動作するか否かがテストされる。しかし、ＤＳＭ１３の処理結果については、５ビットのデータを４クロックでシリアル転送しなければならないがシリアル転送能力の限界のためＤＳＭ１３のロジックテストは不可能となる。
【０００６】
このような、論理回路のテストに関する技術は、例えば、次のような文献に記載されている。
【０００７】
【特許文献１】特開２００１−２２９０４６号公報
【０００８】
特許文献１には、論理ＬＳＩチップにテスト回路を設け、指定されたブレイクポイントに対してＤＳＰの内部状態を一時、記憶装置に転送し、更に、パーソナルコンピュータ等の上位装置に転送することにより、ＤＳＰのリアルタイム処理における内部状態の検証が容易になる事例が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のデジタル処理回路１０では、先に述べたように、ＤＳＭ１３で６４倍にオーバーサンプリングして５ビットのデータを出力した場合には、５ビットのシリアルデータを４クロック（２５６クロック／６４倍）で転送しなければならない。この場合は、シリアル転送能力の限界のため、デジタル処理回路１０上に実装されたＤＳＭ１３のテストは、不可能になるという課題があった。
【００１０】
そこで、このような課題を解決するために例えば、図５のようなテスト機能付きのデジタル処理回路１０Ａが提案されている。
【００１１】
図５は、従来の他のデジタル処理回路１０Ａを示す構成図であり、従来のデジタル処理回路１０を示す図４中の要素と共通の要素には共通の符号が付されている。
【００１２】
図５のデジタル処理回路１０Ａでは、図４のデジタル処理回路１０にセレクタ１５が付加されている。セレクタ１５の入力側には、ＤＳＰ１２と、ＤＳＭ１３が接続され、出力側には、Ｐ／Ｓ変換器１４が接続されている。セレクタ１５は、セレクト信号ｓｔにより入力信号を選択してＰ／Ｓ変換器１４へ出力する。
【００１３】
デジタル処理回路１０Ａをテストする場合は、次の通りである。例えば、図示しないテスタを用い、テスト端子ＰＩＮ1からテストデータがシリアルに入力されてＳＡＩ１１でパラレルに変換される。このデータは、ＤＳＰ１２に入力され、ＤＳＰ１２で２５６クロックごとに１６ビットのデータが８倍にオーバーサンプリングされ、１９ビットのデータが処理結果として出力される。
【００１４】
その処理結果は、更に、ＤＳＭ１３で６４倍にオーバーサンプリングされて５ビットのデータが処理結果として出力される。ここで、５ビットのデータを４クロックでシリアル転送しなければならないがシリアル転送能力の限界のためそのままでは転送ができない。そこで、ＤＳＭ１３の５ビットの出力データを上位１ビットと下位４ビットに分けてセレクタ１５に入力し、セレクタ１５の切り替えにより上位１ビットのテストと下位４ビットのテストとの２回に分けてテストを行う構成となっている。
【００１５】
その結果、セレクト信号ｓｔによりＤＳＰ１２の処理結果を選択して行うＤＳＰ１２のテストと、ＤＳＭ１３の処理結果のうちの上位ビットを選択して行うＤＳＭ１３の上位ビットのテストと、ＤＳＭ１３の処理結果のうちの下位ビットを選択して行うＤＳＭ１３の下位ビットのテストとの都合３回のテストを行うことになる。
【００１６】
結局、図５のデジタル処理回路１０Ａでは、図４のデジタル処理回路１０では実施できなかったＤＳＭ１３のテストは可能になったが、テストの回数が３回となり、デジタル処理回路１０Ａ当たりのテストコストの増大をもたらすという課題があった。
【課題を解決するための手段】
【００１７】
本発明のデジタル処理回路は、テスト信号を入力し、前記テスト信号に基づき所定のロジック処理を行ってｎビット（ｎ；正の整数）の第１の処理結果を出力する第１のロジック部と、前記第１のロジック部に縦続して接続され、前記第１の処理結果を入力し、前記第１の処理結果に基づきロジック処理を行ってｍビット（ｍ；正の整数）の第２の処理結果を出力する第２のロジック部と、前記第２の処理結果のうちの特定のｍ１ビットを順次取り込み、所定のタイミングで出力するシフトレジスタと、セレクト信号により、第１のテストモードのときには、前記第１の処理結果及び前記シフトレジスタの出力を選択し、第２のテストモードのときには、前記第２の処理結果のうちの残りのｍ２ビット（ｍ２＝ｍ-ｍ１）を選択し、テスト結果を出力するセレクタとを有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、次のような効果がある。
本発明のデジタル処理回路は、第２のロジック部の第２の処理結果のうちの特定のｍ１ビットを順次取り込み、所定のタイミングで出力するシフトレジスタと、セレクト信号により、第１のテストモードのときには、前記第１の処理結果及び前記シフトレジスタの出力を選択し、第２のテストモードのときには、前記第２の処理結果のうちの残りのｍ２ビット（ｍ２＝ｍ-ｍ１）を選択するセレクタとを有しているので、都合２回のテストでロジック部のテストが可能となる。このため、従来、３回のテストが必要であったことに比べテスト時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１９】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２０】
（実施例１の構成）
図１は、本発明の実施例１におけるデジタル処理回路２０を示す構成図である。
【００２１】
このデジタル処理回路２０は、ＤＳＰ２２、ＤＳＭ２３等の大規模集積回路を有しているテスト機能付きの回路である。デジタル処理回路２０では、図示しないテスタにより、ロジックテスト開始を知らせるスタート信号ｓｔａｒｔと、回路全体の同期をとるためのクロック信号ｃｌｋと、音声等のＰＣＭデータを入力するためのテスト端子ＰＩＮ１が、ＳＡＩ２１に接続されている。ＳＡＩ２１は、シリアルに入力されたテストデータをパラレルデータに変換しその出力側は、第１のロジック部（例えば、ＤＳＰ）２２に接続されている。
【００２２】
ＤＳＰ２２は、デジタル信号処理を高速で行って第１の処理結果ｄｓｐ（ｏｕｔ）を出力し、その出力側は、デジタル信号を十分に高い周波数でオーバーサンプリングし再量子化雑音整形して第２の処理結果ｄｓｍ（ｏｕｔ）を出力する第２のロジック部（例えば、ＤＳＭ）２３と、セレクタ２５の一方の端子に接続されている。
【００２３】
ＤＳＭ２３の出力側は、シフトレジスタ２４（例えば、ＳＲ）とセレクタ２５の他の端子に接続されている。ＳＲ２４の出力側は、セレクタ２５の一方の端子に接続されている。
【００２４】
セレクタ２５は、セレクト信号ｓｔにより、入力信号を選択して出力する。セレクタ２５の出力側は、パラレルデータをシリアルデータに変換するＰ／Ｓ変換器２６に接続され、更にその先にテスト端子ＰＩＮ２が接続されている。テスト端子ＰＩＮ２は図示しないテスタに接続され、テスト結果データｔ（ｏｕｔ）が出力される。出力されたテスト結果データは、図示しないテスタで期待値と比較され、テスト対象の論理回路が正常化か否かが判定される。
【００２５】
（実施例１のテスト方法）
本実施例１のテストには、第１のテストモードと第２のテストモードがある。第１のテストモードは、ＤＳＰ２２と、ＤＳＭ２３の上位ビットとをテストするモードで、第２のテストモードは、ＤＳＭ２３の下位ビットをテストするモードである。
【００２６】
図２は、図１のデジタル処理回路２０における第１のテストモードのタイミングチャートである。
【００２７】
図１のデジタル処理回路２０において、ＤＳＰ２２と、ＤＳＭ２３をテストする場合には次のように行われる。
【００２８】
テスト端子ＰＩＮ１を介して、テスタからロジックテスト開始を知らせるスタート信号ｓｔａｒｔと、回路全体の同期をとるためのクロック信号ｃｌｋとが入力される。クロック信号ｃｌｋに同期して音声等のＰＣＭデータがシリアルにＳＡＩ２１に入力され、ＳＡＩ２１では、これをパラレルデータに変換してＤＳＰ２２に出力する。ＤＳＰ２２では、入力されたテストデータに基づき、所定のデジタル信号処理を実行し、３２クロックごとにｎビット（例えば、１９ビット）の第１の結果ｄｓｐ（ｏｕｔ）を出力する。
【００２９】
ＤＳＭ２３は、ＤＳＰ２２の出力したｎビット（例えば、１９ビット）の第１の処理結果ｄｓｐ（ｏｕｔ）を取り込み、オーバーサンプリング処理を実施して、ｍビット（例えば、５ビット）の第２の処理結果ｄｓｍ（ｏｕｔ）を出力する。第２の処理結果ｄｓｍ（ｏｕｔ）は、例えば、４クロックごとに５ビットの８個のデータである。第２の処理結果ｄｓｍ（ｏｕｔ）をテスタにシリアルに出力しようとするとｍビット（例えば、５ビット）を４クロックで転送しなければならないことになり、転送不可能になる。
【００３０】
そこで、ｍビット（例えば、５ビット）の第２の処理結果ｄｓｍ（ｏｕｔ）のうち、ｍ１ビット（例えば１ビット）は、４クロックごとにＳＲ２４に順次取り込まれ、シフトと格納を繰り返して保持され、３２クロックごとにＰ／Ｓ変換器２６からのトリガ信号により出力されて第１の処理結果と共にセレクタ２５の一方の端子に入力される。残りのｍ２ビット（例えば、４ビット）は、セレクタ２５の他の端子に入力される。
【００３１】
セレクタ２５とＰ／Ｓ変換器２６は、セレクト信号により第１のテストモードが設定されているので、ＳＲ２４の出力と第１の処理結果とが選択され、Ｐ／Ｓ変換器２６に出力される（図１のｔｒ１の経路）。Ｐ／Ｓ変換器２６で、パラレルデータがシリアルデータに変換されテスト端子ＰＩＮ２に出力される。出力されたテスト結果データは、図示しないテスタで期待値と比較され、テスト対象の論理回路が正常化か否かが判定される。
【００３２】
図３は、図１のデジタル処理回路２０における第２のテストモードのタイミングチャートである。
【００３３】
テストモード２では、テスト端子ＰＩＮ１を介して、テスタから音声等のＰＣＭデータがシリアルにＳＡＩ２１に入力され、ＳＡＩ２１では、これをパラレルデータに変換してＤＳＰ２２に出力し、ＤＳＰ２２では、入力されたテストデータに基づき、所定のデジタル信号処理を実行し、３２クロックごとにｎビット（例えば、１９ビット）の第１の処理結果ｄｓｐ（ｏｕｔ）を出力する。
【００３４】
ＤＳＭ２３は、ＤＳＰ２２の出力したｎビットの第１の処理結果ｄｓｐ（ｏｕｔ）を取り込み、オーバーサンプリング処理を実施して、４クロックごとにｍビット（例えば５ビット）の８個の第２の処理結果ｄｓｍ（ｏｕｔ）を出力する。
【００３５】
次に、ｍビット（例えば、５ビット）の出力データｄｓｍ（ｏｕｔ）のうち、ｍ１ビット（例えば、１ビット）は、第２の処理結果としてＳＲ２４に入力され、残りのｍ２（例えば、４ビット）は、セレクタ２５の他の端子に入力される。
【００３６】
セレクタ２５と、Ｐ／Ｓ変換器２６とには、セレクト信号ｓｔが入力され、第２のテストモードが設定される。第２のテストモードが設定されたときは、セレクタ２５は、第２の処理結果のうちの残りのｍ２ビットを選択し、これをＰ／Ｓ変換器２６に送る（図１のｔｒ２の経路）。Ｐ／Ｓ変換器２６では、パラレルデータをシリアルデータに変換してテスト端子ＰＩＮ２に出力する。出力されたテスト結果データは、図示しないテスタで期待値と比較され、テスト対象の論理回路が正常化か否かが判定される。
【００３７】
（実施例１の効果）
本実施例１によれば、デジタル処理回路２０は、第１の処理結果ｄｐｓ（ｏｕｔ）を出力するＤＳＰ２２と、第２の処理結果ｄｓｍ（ｏｕｔ）を出力するＤＳＭ２３と、第２の処理結果ｄｓｍ（ｏｕｔ）のうちの特定のｍ１ビットを順次取り込み、所定のタイミングで出力するＳＲ２４と、セレクト信号により、第１のテストモードのときには、第１の処理結果ｄｐｓ（ｏｕｔ）及びＳＲ２４の出力を選択し、第２のテストモードのときには、第２の処理結果ｄｓｍ（ｏｕｔ）のうちのｍ２ビット（ｍ２＝ｍ-ｍ１）を選択するセレクタ２５により構成されているので、都合２回のテストでロジック部のテストが可能となる。このため、従来、３回のテストが必要であったことに比べテスト時間の短縮を図ることができる。
【００３８】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００３９】
（ａ）  第１のロジック部及び第２のロジック部は、それぞれ、ＤＳＰ２２及びＤＳＭ２３に限定されない。他のロジック回路でもよい。
【００４０】
（ｂ）  実施例１では、入力データを音声等のＰＣＭデータの例で説明したが、画像処理データ等であってもよい。
【００４１】
（ｃ）  実施例１では、ＳＲ２４へは、１ビットのデータを順次入力したが、１ビットには限定されず、複数ビットでもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１におけるデジタル処理回路２０を示す構成図である。
【図２】図１のデジタル処理回路２０における第１のテストモードのタイミングチャートである。
【図３】図１のデジタル処理回路２０における第２のテストモードのタイミングチャートである。
【図４】従来のデジタル処理回路１０を示す構成図である。
【図５】従来の他のデジタル処理回路１０Ａを示す構成図である。
【符号の説明】
【００４３】
１０、１０Ａ      デジタル処理回路
１１              ＳＡＩ
１２              ＤＳＰ
１３              ＤＳＭ
１４              Ｐ／Ｓ変換器
１５              セレクタ
２０              デジタル処理回路
２１              ＳＡＩ
２２              ＤＳＰ
２３              ＤＳＭ
２４              ＳＲ
２５              セレクタ
２６              Ｐ／Ｓ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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