(57)【要約】【課題】画素信号の読み出し中に、走査回路のウエル拡散層の電位が揺れる領域を小さくすることで、当該電位の揺れに起因するノイズの発生を低減する。【解決手段】固体撮像装置は、複数の光電変換素子が配列されたセンサアレイと、センサアレイを順に選択するための走査回路とを有する。走査回路は、互いに直列に接続された複数のシフトレジスタを含む。複数のシフトレジスタのそれぞれは、電界効果トランジスタを有する。電界効果トランジスタは、半導体基板内に形成されたウエル拡散層に配される。ウエル拡散層は、複数のシフトレジスタ毎に電気的に分離して形成されている。【選択図】図４
2010056401.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子が配列されたセンサアレイと、
前記センサアレイを順に選択するための走査回路とを有する固体撮像装置において、
前記走査回路は、互いに直列に接続された複数のシフトレジスタを含み、
前記複数のシフトレジスタのそれぞれは、電界効果トランジスタを有し、
前記電界効果トランジスタは、半導体基板内に形成されたウエル拡散層に配され、
前記ウエル拡散層は、前記複数のシフトレジスタ毎に電気的に分離して形成されていることを特徴とする固体撮像装置。
【請求項２】
前記半導体基板は第１導電型であり、
前記複数のシフトレジスタのそれぞれの前記ウエル拡散層は、第２導電型の第１ウエル拡散層と、第１導電型の第２ウエル拡散層とを有し、
前記第１ウエル拡散層は前記第２ウエル拡散層を囲んでいることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第２ウエル拡散層は、前記第１ウエル拡散層を介して前記半導体基板と電気的に分離されていることを特徴とする請求項２記載の固体撮像装置。
【請求項４】
複数の光電変換素子が配列されたセンサアレイと、
前記センサアレイからの信号が出力される共通信号線と、
前記センサアレイからの信号を前記共通信号線に読み出すための複数のスイッチと、
前記複数のスイッチを順に選択するための走査回路とを有する固体撮像装置において、
前記走査回路は、互いに直列に接続された複数のシフトレジスタを含み、
前記複数のシフトレジスタのそれぞれは、電界効果トランジスタを有し、
前記電界効果トランジスタは、半導体基板内に形成されたウエル拡散層に配され、
前記ウエル拡散層は、前記複数のシフトレジスタ毎に電気的に分離して形成されていることを特徴とする固体撮像装置。
【請求項５】
請求項１から４のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置へ光を結像する光学系と、
前記固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の光電変換素子が配列されたセンサアレイの複数のラインを順に選択するための走査回路を有する固体撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
近年、デジタルカメラやデジタルビデオカメラ等の撮像部にＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳ型固体撮像装置（以下、ＣＭＯＳイメージセンサと記す）が用いられている。このＣＭＯＳイメージセンサは、ＣＭＯＳプロセスに付随した微細化技術により、画素毎に増幅機能を持つアクティブ型の構造を容易に作ることができる。また、画素アレイ部を駆動する駆動回路や当該画素アレイ部の各画素から出力される信号を処理する信号処理回路などを、画素アレイ部と同一チップ（半導体基板）上に集積できるという特長も有している。
【０００３】
しかしながら、画素アレイ部と周辺回路部を同一チップに集積した場合、周辺回路部で発生したノイズが画素信号に重畳しやすいという課題がある。こうしたＣＭＯＳイメージセンサの周辺回路部で発生するノイズを低減する技術として、特許文献１に開示されるＣＭＯＳイメージセンサが知られている。
【０００４】
特許文献１に開示されるＣＭＯＳイメージセンサは、走査回路を構成するシフトレジスタを複数の部分シフトレジスタに分割し、複数の部分シフトレジスタに対して、走査回路のシフトクロックを各部分シフトレジスタごとに個別に制御するものである。これによると、複数の部分シフトレジスタに対するシフトクロックを各部分シフトレジスタごとに個別に制御することで、走査回路の配線層に関して、ノイズの要因となる電位の揺れを低減している。
【特許文献１】特開２００３−２３４９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ＣＭＯＳイメージセンサの周辺回路部で発生するノイズを低減する技術として、走査回路の配線層の電位のゆれについては検討がなされているものの、ウエル拡散層の変動については検討がなされていなかった。ここで、本発明者らは、走査回路からのノイズはウエル拡散層からも伝達することを見出した。
【０００６】
すなわち、特許文献１では、走査回路のウエル拡散層は各部分シフトレジスタ間で共通となっており、一部の部分シフトレジスタが動作している場合、他の部分シフトレジスタを構成するウエル拡散層の電位も同時に揺れてしまう。その結果、ウエル拡散層の電位の揺れが、画素信号に影響をあたえてしまう。
【０００７】
本発明は、上記課題に鑑みてなされたものであって、画素信号の読み出し中に、走査回路のウエル拡散層の電位が揺れる領域を小さくすることで、当該電位の揺れに起因するノイズの発生を低減することを可能とした固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の固体撮像装置は、複数の光電変換素子が配列されたセンサアレイと、前記センサアレイを順に選択するための走査回路とを有する固体撮像装置において、前記走査回路は、互いに直列に接続された複数のシフトレジスタを含み、前記複数のシフトレジスタのそれぞれは、電界効果トランジスタを有し、前記電界効果トランジスタは、半導体基板内に形成されたウエル拡散領域に配され、前記ウエル拡散領域は、前記複数のシフトレジスタ毎に電気的に分離して形成されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、走査回路のウエル拡散層の電位の揺れに起因するノイズの発生を低減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態に係る固体撮像装置について、添付図面を参照しながら説明する。
【００１１】
図１は、本実施の形態に係る固体撮像装置であるＣＭＯＳイメージセンサ（以下、イメージセンサ）１００の概略構成を示すブロック図である。図１に示すイメージセンサ１００は、センサアレイ１０１、垂直走査回路１０２、垂直出力回路１１１、水平走査回路１０５、及びメインアンプ１０４を有し、これらが全て同一の半導体基板（チップ）上に集積されている。このうち、水平走査回路１０５は、本発明の走査回路に対応している。
【００１２】
センサアレイ１０１には、フォトダイオード（ＰＤ）からなる光電変換素子１０３を単位画素（単位セル）とする画素部（光電変換部）が、センサアレイ１０１の行及び列方向に沿って２次元に複数配列されている。このセンサアレイ１０１には、光電変換素子１０３の９行９列の画素配置に対して行毎に行制御線（行選択線）１０１ａが配線され、列毎に垂直信号線１０１ｂが配線されている。本実施の形態では、センサアレイ１０１の画素配置は２次元であるが１次元に配列された構成でもよい。
【００１３】
光電変換素子１０３には、例えば３トランジスタ構成や４トランジスタ構成のものが用いられる。３トランジスタ構成の場合は、増幅トランジスタと、垂直走査回路１０２からの制御パルスによりオンオフの動作タイミングが制御されるスイッチング素子としての転送トランジスタ及びリセットトランジスタとを含む。４トランジスタ構成の場合は、スイッチング素子としてさらに選択トランジスタを含む。転送トランジスタは、ＰＤで光電変換して得られる信号電荷をフローティングディフュージョン（ＦＤ）に転送する。リセットトランジスタは、ＦＤの電位を制御する。増幅トランジスタは、ＦＤの電位に応じた信号（電圧）を垂直信号線１０１ｂに出力する。選択トランジスタは、画素選択を行う。
【００１４】
垂直走査回路１０２は、垂直走査用シフトクロックＶＣＬＫに従い、垂直走査用シフトデータＶＤをシフトさせることにより、センサアレイ１０１の複数の行を順に選択（活性化）する。すなわち、この垂直走査回路１０２は、センサアレイ１０１の各光電変換素子１０３を行単位で順次選択し、その選択行の各光電変換素子１０３に対して行制御線１０１ａを通して必要なパルスを供給する。
【００１５】
垂直出力回路１１１は、センサアレイ１０１の垂直信号線１０１ｂに列毎に接続される増幅素子及び保持容量を有し、垂直走査回路１０２により選択された行の画素信号を増幅し、その増幅信号を垂直出力信号として一時的に保持する。なおこの増幅素子はなくてもよく、保持容量についても任意に設けることが可能である。
【００１６】
列選択ＳＷ１０９は、垂直出力回路１１１と共通信号線１１０との間に接続される複数のスイッチング素子を有する。各スイッチング素子は、水平走査回路１０５からの列毎の列選択信号によりオンオフの動作タイミングが制御され、垂直出力回路１１１と共通信号線１１０との間の導通状態を列毎にオンオフする。これにより、水平走査回路１０５の列選択信号により選択された列の垂直出力信号を、垂直出力回路１１１から共通信号線１１０へ転送させる。
【００１７】
水平走査回路１０５は、列毎の列選択信号により列選択ＳＷ１０９の各スイッチング素子を順に選択（活性化）してセンサアレイ１０１の複数の垂直信号線１０１ｂを順に共通信号線１１０に接続する。これにより、共通信号線１１０上に現れる信号は、メインアンプ１０４により増幅され、その増幅信号がイメージセンサ１００の出力（ＯＵＴ）となる。
【００１８】
水平走査回路１０５は、本実施の形態では、互いに直列に接続された複数（図中の例では３個）のシフトレジスタ１０６〜１０８と、シフトクロック制御回路１１２とを有する。以下、直列に接続された複数のシフトレジスタをそれぞれ第１〜第３部分シフトレジスタ１０６〜１０８とする。
【００１９】
シフトクロック制御回路１１２は、水平走査用シフトクロック（以下、ＨＣＬＫ）の供給タイミングを各部分シフトレジスタ１０６〜１０８毎にあらかじめ設定されたタイミングで個別に制御する。シフトクロック制御回路１１２は、一方の入力をＨＣＬＫとして、他方の入力を接地電位とする複数（図中の例では３個）のマルチプレクサ（以下、第１〜第３マルチプレクサ（ＭＵＸ１〜ＭＵＸ３））２４９〜２５１を有する。各マルチプレクサ２４９〜２５１は、シフトクロック制御回路１１２により生成される切り替え制御信号により、あらかじめ所定のタイミングで切り替え動作を行うように予め設定されている。
【００２０】
第１〜第３部分シフトレジスタ１０６〜１０８は、シフトクロック制御回路１１２からのＨＣＬＫを各マルチプレクサ２４９〜２５１を介して個別の部分シフトクロック（以下、ｈｃｌｋ１〜ｈｃｌｋ３）として入力する。そして、第１〜第３部分シフトレジスタ１０６〜１０８は、ｈｃｌｋ１〜ｈｃｌｋ３に従い、水平走査用シフトデータ（以下、ＨＤ）をシフトさせる。
【００２１】
図２に、水平走査回路１０５の回路構成の詳細を示す。
【００２２】
第１部分シフトレジスタ１０６は、例えば３段構成のレジスタで構成される。３段構成のレジスタは、本実施形態では、入力にＤ端子とクロック端子、出力にＱ端子を有するＤタイプのフリップフロップ（以下、ＦＦ）２１９〜２２１を直列に３段接続して構成される。
【００２３】
各ＦＦ２１９〜２２１のクロック端子には、それぞれ組み合わせ回路２２８〜２３０が接続され、各組み合わせ回路２２８〜２３０の入力側がそれぞれバッファ回路２３７〜２３９の出力側に接続される。各バッファ回路２３７〜２３９の入力側は、バッファ回路２４６の出力側に並列接続され、バッファ回路２４６の入力側は第１マルチプレクサ２４９に接続される。各ＦＦ２１９〜２２１のクロック端子には、バッファ回路２４６、各バッファ回路２３７〜２３９、及び各組み合わせ回路２２８〜２３０を介して、ｈｃｌｋ１に基づく信号が入力される。初段のＦＦ２１９は、Ｄ端子がＨＤの入力端子に接続され、Ｑ端子が中間段のＦＦ２２０のＤ端子に接続される。中間段のＦＦ２２０は、Ｑ端子が最終段のＦＦ２２１のＤ端子に接続される。最終段のＦＦ２２１は、Ｑ端子が第２部分シフトレジスタ１０７に接続される。この時、各Ｑ端子からの出力は次段のＤ端子以外に列選択信号として出力として列選択信号線２１０〜２１２に供給される。
【００２４】
各ＦＦ２１９〜２２１は、入力されるｈｃｌｋ１に従ってパルス状のＨＤをシフトさせながら、列選択信号線２１０〜２１２に供給される列選択信号（以下、ｈ１１〜ｈ１３）を順に活性化する。列選択ＳＷ１０９は、列選択信号線２１０〜２１２上のｈ１１、ｈ１２、ｈ１３が活性化されるタイミングで、垂直出力回路１１１と、共通信号線１１０との間を電気的に導通状態にする。これにより、垂直出力回路１１１からの垂直出力信号を共通信号線１１０へ転送する。
【００２５】
第２部分シフトレジスタ１０７も、上記と同様に３段構成のレジスタを構成するＦＦ２２２〜２２４と、バッファ回路２４７、各バッファ回路２４０〜２４２、及び各組み合わせ回路２２８〜２３０とを有する。
【００２６】
各ＦＦ２２２〜２２４には、バッファ回路２４７、各バッファ回路２４０〜２４２及び組み合わせ回路２３１〜２３３を介して、ｈｃｌｋ２が入力される。各ＦＦ２２２〜２２４は、入力されるｈｃｌｋ２に従い、第１部分シフトレジスタ１０６の最終段のＦＦ２２１からのパルス状のＨＤをシフトさせながら、列選択信号線２１３〜２１５に供給される列選択信号（以下、ｈ２１〜ｈ２３）を順に活性化する。列選択ＳＷ１０９は、列選択信号線２１３〜２１５に供給されるｈ２１〜ｈ２３が活性化されるタイミングで、垂直出力回路１１１と、共通信号線１１０との間を電気的に導通状態にする。これにより、垂直出力回路１１１からの垂直出力信号を共通信号線１１０へ転送する。
【００２７】
第３部分シフトレジスタ１０８も、上記と同様に３段構成のレジスタを構成するＦＦ２２５〜２２７と、バッファ回路２４８、各バッファ回路２４３〜２４５、及び各組み合わせ回路２３４〜２３６とを有する。
【００２８】
各ＦＦ２２５〜２２７には、バッファ回路２４８、各バッファ回路２４３〜２４５及び組み合わせ回路２３４〜２３６を介して、ｈｃｌｋ３が入力される。各ＦＦ２２５〜２２７は、入力されるｈｃｌｋ３に従い、第２部分シフトレジスタ１０７の最終段のＦＦ２２４からのパルス状のＨＤをシフトさせながら、列選択信号線２１６〜２１８に供給される列選択信号（以下、ｈ３１〜ｈ３３）を順に活性化する。列選択ＳＷ１０９は、列選択信号線２１６〜２１８に供給されるｈ３１〜ｈ３３が活性化されるタイミングで、垂直出力回路１１１と、共通信号線１１０との間を電気的に導通状態にする。これにより、垂直出力回路１１１からの垂直出力信号を共通信号線１１０へ転送する。
【００２９】
図２に示すように、水平走査回路１０５に供給されるＨＣＬＫは、各マルチプレクサ２４９〜２５１を介して、各部分シフトレジスタ１０６〜１０８に供給される。各マルチプレクサ２４９〜２５１は、所定のタイミングで切り替え動作を行うように予め設定されている。
【００３０】
各マルチプレクサ２４９〜２５１は、オンのとき、ｈｃｌｋ１〜ｈｃｌｋ３の各部分シフトクロック配線とＨＣＬＫのシフトクロック配線とを導通状態にする。また、オフのとき、ｈｃｌｋ１〜ｈｃｌｋ３の各部分シフトクロック配線と各ＧＮＤ（接地）配線２５２〜２５４とを導通状態にする。各マルチプレクサ２４９〜２５１がオンしている期間、各部分シフトレジスタ１０６〜１０８にはＨＣＬＫが入力される。これに対応する各ｈｃｌｋ１〜ｈｃｌｋ３に同期して、組み合わせ回路２２８〜２３６およびＦＦ２１９〜２２７はそれぞれ動作を開始する。この動作中、各部分シフトレジスタ１０６〜１０８は、水平走査回路１０５にＨＤが入力されると、各ｈｃｌｋ１〜ｈｃｌｋ３に同期してＨＤを順次後段のＦＦに転送するとともに、列選択ＳＷ１０９を活性化するための列選択信号ｈ１１〜ｈ３３を出力する。
【００３１】
一方、各マルチプレクサ２４９〜２５１がオフすると、各部分シフトレジスタ１０６〜１０８へ供給されるｈｃｌｋ１〜ｈｃｌｋ３は、ＧＮＤレベルに固定される。そうすると、各部分シフトレジスタ１０６〜１０８の内部のＦＦ２１９〜２２７、組み合わせ回路２２８〜２３６、及びバッファ回路２３７〜２４８の各回路動作は、全て停止状態となる。
【００３２】
図３は、水平走査回路１０５の代表的な信号を示すタイミングチャートである。なお、図３においては、図２に対応して、各部分シフトレジスタ１０６〜１０８がそれぞれ３つの列選択ＳＷ１０９に対して割り当てられている。
【００３３】
まず、動作開始に際し、ｔ１〜ｔ２の期間、ＨＣＬＫに同期して、ＨＤが第１部分シフトレジスタ１０６に入力される。そうすると、ｔ２〜ｔ６の期間、第１マルチプレクサ２４９の切り換え制御信号がオン（ＭＵＸ１  ＯＮ）となり、ＨＣＬＫと同一のパルスであるｈｃｌｋ１が第１部分シフトレジスタ１０６に出力される。第１部分シフトレジスタ１０６の各ＦＦ２１９〜２２１では、ｈｃｌｋ１に従ってＨＤをシフトさせながら、ｈ１１〜ｈ１３を順に活性化する。これにより、列選択ＳＷ１０９は、ｈ１１〜ｈ１３が活性化されるタイミングで、垂直出力回路１１１と、共通信号線１１０との間を電気的に導通状態にし、垂直出力信号を共通信号線１１０へ転送する。そして、ｔ５のタイミングで、最終段のＦＦ２２１は、ｈｃｌｋ１の最後の立ち上がりエッジに同期して出力をクリアする。
【００３４】
次いで、ｔ５〜ｔ９の期間、第２マルチプレクサ２５０の切り換え制御信号がオン（ＭＵＸ２  ＯＮ）となり、ＨＣＬＫと同一のパルスであるｈｃｌｋ２が第２部分シフトレジスタ１０７に出力される。第２部分シフトレジスタ１０７の各ＦＦ２２２〜２２４では、第１部分シフトレジスタ１０６の出力パルスを入力とし、そのパルスをｈｃｌｋ２に従ってシフトさせながら、ｈ２１〜ｈ２３を順に活性化する。これにより、列選択ＳＷ１０９は、ｈ２１〜ｈ２３が活性化されるタイミングで、垂直出力回路１１１と、共通信号線１１０との間を電気的に導通状態にし、垂直出力信号を共通信号線１１０へ転送する。そして、ｔ８のタイミングで、最終段のＦＦ２２４は、ｈｃｌｋ２の最後の立ち上がりエッジに同期して出力をクリアする。
【００３５】
次いで、ｔ８〜ｔ１２の期間、第３マルチプレクサ２５１の切り換え制御信号がオン（ＭＵＸ３  ＯＮ）となり、ＨＣＬＫと同一のパルスであるｈｃｌｋ３が第３部分シフトレジスタ１０８に出力される。第３部分シフトレジスタ１０８の各ＦＦ２２５〜２２７では、第２部分シフトレジスタ１０７の出力パルスを入力とし、そのパルスをｈｃｌｋ３に従ってシフトさせながら、ｈ３１〜ｈ３３を順に活性化する。これにより、列選択ＳＷ１０９は、ｈ２１〜ｈ３３が活性化されるタイミングで、垂直出力回路１１１と、共通信号線１１０との間を電気的に導通状態にし、垂直出力信号を共通信号線１１０へ転送する。そして、ｔ１１のタイミングで、最終段のＦＦ２２７は、ｈｃｌｋ３の最後の立ち上がりエッジに同期して出力をクリアする。
【００３６】
なお、図３に示す例では、例えばｈｃｌｋ１の最終パルスとｈｃｌｋ２の最初のパルスとが同一のタイミング（ｔ５〜ｔ６）でそれぞれ第１、第２部分シフトレジスタ１０６、１０７に供給されている。その他の例として、例えば、各部分シフトレジスタ１０６〜１０８の最終段のＦＦ２２１、ＦＦ２２４、ＦＦ２２７をリセット端子付きＦＦで構成した場合を考える。この場合は、最後の列選択信号線２１０〜２１８上のｈ１３〜ｈ３３を活性化した後に、該リセット端子にリセット信号を与えることにより最終段のＦＦ２２１〜２２７をリセットしてもよい。
【００３７】
この場合、部分シフトレジスタ１０６〜１０８には、排他的なタイミングでｈｃｌｋ１〜ｈｃｌｋ３を供給することができる。すなわち、同一のタイミングでは、１つの部分シフトレジスタ１０６〜１０８にのみｈｃｌｋ１〜ｈｃｌｋ３が供給される。これにより、第１〜第３部分シフトレジスタ１０６〜１０８で構成される一連のシフトレジスタにおいてシフトクロックが供給されるレジスタの個数を常に一定に維持することができるようになっている。
【００３８】
また、次段の部分シフトレジスタ１０７、１０８にｈｃｌｋ２、ｈｃｌｋ３を供給するタイミングは、次段の部分シフトレジスタｈｃｌｋ２、ｈｃｌｋ３へＨＤが渡されるタイミングより前の任意のタイミングであればよい。
【００３９】
次に、上記構成のイメージセンサ１００のウエル構造について、具体的に説明する。
【００４０】
図４は、水平走査回路１０５、共通信号線１１０および列選択ＳＷ１０９を含む平面模式図を表している。図５は、水平走査回路１０５の共通信号線１１０に平行な断面縦構造、すなわち図４のＣ点とＤ点を結ぶ断面構造を表している。なお、図４、図５は、半導体基板内に形成されたウエル拡散層の領域（ウエル拡散領域）と、そのウエル拡散層の領域内に形成される電界効果トランジスタ（ＦＥＴ）の存在を模式的に表している。同図では、列選択ＳＷ１０９に接続される配線層等は省略している。
【００４１】
同図に示す電界効果トランジスタは、水平走査回路１０５の複数の部分シフトレジスタ１０６〜１０８を構成するトランジスタに対応する。このトランジスタは、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）トランジスタと、ＮＭＯＳ（negative channel MOS）トランジスタとから構成される。同図に示す部分シフトレジスタ毎のウエル拡散層の領域内の電界効果トランジスタの数及びその配置構造は、模式的なものであり、本発明はこれに限定されない。
【００４２】
図４中、４１３〜４１５は、各部分シフトレジスタ１０６〜１０８と共通信号線１１０間における配線層や半導体基板、ウエル拡散層を介した寄生容量を表している。各部分シフトレジスタ１０６〜１０８が駆動することによって発生した電位の揺れは、ノイズとして寄生容量４１３〜４１５を介して共通信号線１１０に重畳する。
【００４３】
共通信号線１１０は、列選択ＳＷ１０９を順次オンすることによって垂直出力回路１１１に一時的に保持されている信号が読み出される配線である。周辺回路やその他の配線層から共通信号線１１０へのノイズの影響を低減するためにシールド効果を有するＧＮＤ配線４０９、４１０が両側に配線されている。
【００４４】
本実施の形態では、第１導電型の半導体基板としてＮ型基板４０１が用いられている。Ｎ型基板４０１の表層部には、センサアレイ１０１、垂直出力回路１１１、列選択ＳＷ１０９等を形成するためのＰウエル１領域４０２と、水平走査回路１０５を形成するためのＰウエル２領域４０３〜４０５とが形成されている。Ｐウエル２領域４０３〜４０５の下層側には、図５に示すようにＰウエル３領域５０３〜５０５が形成されている。Ｐウエル２領域４０３〜４０５及びＰウエル３領域５０３〜５０５は、第１ウエル拡散層を構成する。
【００４５】
Ｎウエル領域４０６〜４０８は、Ｐウエル２領域４０３〜４０５と、Ｐウエル３領域５０３〜５０５で囲われた状態で形成されている。このＮウエル領域４０６〜４０８は、Ｐウエル２領域４０３〜４０５を介してＮ型基板４０１と電気的に分離されている領域である。Ｎウエル領域４０６〜４０８は、第２ウエル拡散層とも呼べる。
【００４６】
なお、Ｐウエル３領域５０３〜５０５と、Ｐウエル２領域４０３〜４０５は、電気的に導通状態となっている。Ｐウエル２領域４０３〜４０５には、水平走査回路１０５内のトランジスタを構成するＮＭＯＳトランジスタ６０４、６０５、６０７が形成されている。Ｐウエル２領域４０３〜４０５及びＰウエル３領域５０３〜５０５で囲われたＮウエル領域４０６〜４０８には、水平走査回路１０５内のトランジスタを構成するＰＭＯＳトランジスタ６０３、６０６が形成されている。
【００４７】
第１〜第３部分シフトレジスタ１０６〜１０８の各Ｐウエル２領域４０３〜４０５は、Ｎ型基板４０１を介しているため、それぞれ電気的に分離された状態となっている。各部分シフトレジスタ１０６〜１０８のＰウエル２領域４０３〜４０５で囲われたＮウエル領域４０６〜４０８についても同様に各部分シフトレジスタ１０６〜１０８間で電気的に分離された状態となっている。このため、本実施の形態における水平走査回路１０５のウエル構成は、各部分シフトレジスタ１０６〜１０８毎に独立して形成されている。よって、走査回路のウエル拡散層の電位の揺れを低減することが可能となるため、ノイズの発生を低減することが可能となる。
【００４８】
本実施の形態では、Ｐウエル２領域４０３〜４０５とＰウエル３領域５０３〜５０５とによって、Ｎウエル領域４０６〜４０８を、Ｎ型基板４０１の領域と電気的に分離している。この構成によって、例えば、ある部分シフトレジスタの各ウエル領域の電位の揺れが異なる部分シフトレジスタの各ウエル領域に伝播することを抑制することが可能となる。また、これに対し、Ｐウエル３領域５０３〜５０５を省略し、Ｎ型基板４０１と電気的に導通状態とした場合においても、ウエル領域の電位の揺れを低減することが可能である。
【００４９】
ここで、課題について説明する。もし、水平走査回路１０５を構成するウエル拡散層が、各部分シフトレジスタ１０６〜１０８間で共通で電気的に導通状態となっている場合を考える。この場合には、一部の部分シフトレジスタ１０６〜１０８が動作していると、他の部分シフトレジスタ１０６〜１０８を構成するウエル拡散層の電位も同時に揺れていることになる。つまり、一部の部分シフトレジスタ１０６〜１０８を構成するウエルの電位の揺れが、水平走査回路１０５全体のウエル拡散層の電位を揺らすことになる。水平走査回路１０５のウエル拡散層の電位の揺れは、共通信号線にノイズとして重畳されてしまう。特に、固体撮像素子では、共通信号線と、水平走査回路１０５は、長い距離にわたり近接して配置されているため、水平走査回路１０５のウエル拡散層の電位の揺れは共通信号線１１０に影響しやすい。信号読み出し中に共通信号線１１０の電位が揺れると、その電位の揺れが画素信号にのり、ノイズの発生要因となってしまう。
【００５０】
図６は、第１部分シフトレジスタ１０６と共通信号線１１０、列選択ＳＷ１０９を含む断面構造、すなわち図４のＡ点とＢ点を結ぶ断面の模式図である。なお、図６は、ウエル拡散層の構成、ＮＭＯＳトランジスタ６０４、６０５、６０７およびＰＭＯＳトランジスタ６０３、６０６を模式的に表しているものである。列選択ＳＷ１０９と第１部分シフトレジスタ１０６とを接続する配線層や、列選択ＳＷ１０９と共通信号線１１０とを列毎に接続する配線層は省略している。また、第２および第３部分シフトレジスタ１０７、１０８を含む断面構造は、第１部分シフトレジスタ１０６の場合と同様であるため説明を省略する。
【００５１】
第１部分シフトレジスタ１０６には、Ｐウエル２領域４０３と、Ｐウエル２領域４０３およびＰウエル３領域５０３で囲われたＮウエル領域４０６とが形成されている。Ｐウエル２領域４０３は異なる部分シフトレジスタのＰウエル２領域４０４、４０５とは分離されており、Ｎウエル領域４０６は異なるシフトレジスタのＮウエル４０７、４０８とは分離されている。このような構成において、例えば、動作中の部分シフトレジスタ１０６〜１０８のｈｃｌｋ１〜ｈｃｌｋ３のパルスによって、動作中の部分シフトレジスタ１０６〜１０８のＮウエル領域４０６〜４０８の電位が変動する。このとき、本実施の形態によれば、電位が揺れるウエル拡散層は、動作中の部分シフトレジスタ１０６〜１０８のみとなる。すなわち、走査回路全体のウエル拡散層の電位が揺れる場合に比べて、共通信号線１１０に対する寄生容量も小さくなり、信号読み出し中に共通信号線１１０へ重畳するノイズを低減することが可能となる。更に、Ｐウエル領域５０３を有することでＮウエル領域４０６は、当該基板４０１に対しても電気的に分離された状態で形成されている。すなわち、Ｎウエル領域４０６で発生した電位の揺れがＮ型基板４０１に伝播することを抑制し、基板を介して共通信号線１１０の信号にノイズが重畳することを抑制することが可能となる。
【００５２】
更に、本実施の形態では、同時に動作する部分シフトレジスタ１０６〜１０８の数を水平走査回路１０５を構成する部分シフトレジスタの総数より少なくしている。この駆動によって、水平走査回路１０５の動作に起因して電源線、ＧＮＤ線上等、配線層で発生するノイズをより低減することが可能である。
【００５３】
以上のように、本実施の形態によれば、水平走査回路の複数の部分シフトレジスタを構成する電界効果トランジスタが半導体基板上のウエル拡散層に形成され、そのウエル拡散層が複数の部分シフトレジスタ毎に分離して形成されている。このため、本実施の形態では、ウエル拡散層の電位の揺れを抑えることができ、当該電位の揺れに起因するノイズの発生を低減できる。
【００５４】
なお、上記実施の形態では、Ｎ型の半導体基板（第１導電型の半導体基板）上のＰウエル２、３領域（第２導電型の第１ウエル拡散層）とＮウエル領域（第１導電型の第２ウエル拡散層）とを用いた場合を説明している。しかし、本発明はこれに限定されず、全てを逆極性し、Ｐ型基板を用いてもよい。また、半導体基板の上部にエピタキシャル層など半導体領域を設け、半導体領域にウエル拡散層を設けた構成でもよい。
【００５５】
（応用例）
図７は、上記実施形態において説明した固体撮像装置を用いた撮像システムの構成図である。図７において、７０１は、レンズのプロテクトとメインスイッチを兼ねるバリア、７０２は被写体の光学像を固体撮像装置に結像させる光学系をなすレンズ、７０３は、レンズ７０２を通った光量を可変するための絞りである。７０４は、レンズ７０２で結像された被写体を画像信号として取り込むための固体撮像装置、７０５は、固体撮像装置７０４から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路である。７０６は、固体撮像装置７０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、７０７は、Ａ／Ｄ変換器７０６より出力された画像データに各種の補正を行ったりデータを圧縮したりする信号処理部である。７０８は、固体撮像装置７０４、撮像信号処理回路７０５、Ａ／Ｄ変換器７０６、信号処理部７０７に各種タイミング信号を出力するタイミング発生部である。７０９は、各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、７１０は、画像データを一時的に記憶するためのメモリ部、７１１は、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部である。７１２は、画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体、７１３は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部である。
【００５６】
次に、図７の動作について説明する。
【００５７】
バリア７０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器７０６などの撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部７０９は絞り７０３を開放にし、固体撮像装置７０４から出力された信号は、撮像信号処理回路７０５をスルーしてＡ／Ｄ変換器７０６へ出力される。Ａ／Ｄ変換器７０６は、その信号をＡ／Ｄ変換して、信号処理部７０７に出力する。信号処理部７０７は、そのデータを基に露出の演算を全体制御・演算部７０９で行う。
【００５８】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部７０９は絞りを制御する。次に、固体撮像装置７０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部７０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００５９】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置７０４から出力された画像信号は、撮像信号処理回路７０５において補正等がされ、さらにＡ／Ｄ変換器７０６でＡ／Ｄ変換され、信号処理部７０７を通り全体制御・演算部７０９によりメモリ部７１０に蓄積される。その後、メモリ部７１０に蓄積されたデータは、全体制御・演算部７０９の制御により記録媒体制御Ｉ／Ｆ部７１１を通り半導体メモリ等の着脱可能な記録媒体７１２に記録される。また、外部Ｉ／Ｆ部７１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【産業上の利用可能性】
【００６０】
本発明は、複数の光電変換素子が配列されたセンサアレイの複数のラインを順に選択するための走査回路を有する固体撮像装置及びこれを用いた撮像システムに利用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態に係る固体撮像装置であるＣＭＯＳイメージセンサの全体構成を示す模式図である。
【図２】図１に示す固体撮像装置の水平走査回路および垂直出力回路を含む要部構成を示す回路図である。
【図３】図１および図２に示す固体撮像装置の水平走査回路の動作を示すタイミングチャートである。
【図４】図１に示す固体撮像装置の水平走査回路および垂直出力回路を含む要部構成を示す平面模式図である。
【図５】図４のＣ−Ｄ線に沿った共通信号線に並行な水平走査回路の断面図である。
【図６】図４のＡ−Ｂ線に沿った水平走査回路、垂直出力回路および列選択ＳＷを含む断面図である。
【図７】本発明の実施の形態に係る固体撮像装置を用いた撮像システムの構成図である。
【符号の説明】
【００６２】
１００  ＣＭＯＳイメージセンサ（固体撮像装置）
１０１  センサアレイ
１０１ａ  行制御線
１０１ｂ  垂直信号線
１０２  垂直走査回路
１０３  光電変換素子
１０５  水平走査回路
１０６  第１部分シフトレジスタ
１０７  第２部分シフトレジスタ
１０８  第３部分シフトレジスタ
１０９  列選択ＳＷ
１１０  共通信号線
１１１  垂直出力回路
１１２  シフトクロック制御回路
２１０〜２１８  列選択信号線
２１９〜２２７  フリップフロップ（ＦＦ）
２２８〜２３６  組み合わせ回路
２３７〜２４８  バッファ回路
２４９  第１マルチプレクサ（ＭＵＸ１）
２５０  第２マルチプレクサ（ＭＵＸ２）
２５１  第３マルチプレクサ（ＭＵＸ３）
２５２〜２５４  ＧＮＤ配線
４０１  Ｎ型基板
４０２  Ｐウエル１領域
４０３〜４０５  Ｐウエル２領域
４０６〜４０８  Ｎウエル領域
４０９〜４１０  ＧＮＤ配線
５０３〜５０５  Ｐウエル３領域
６０３、６０６  ＰＭＯＳトランジスタ
６０４、６０５、６０７  ＮＭＯＳトランジスタ
７０１  バリア
７０２  レンズ
７０３  絞り
７０４  固体撮像装置
７０５  撮像信号処理回路
７０６  Ａ／Ｄ変換器
７０７  信号処理部
７０８  タイミング発生部
７０９  全体制御・演算部
７１０  メモリ部
７１１  記録媒体制御インターフェース（Ｉ／Ｆ）部
７１２  記録媒体
７１３  外部インターフェース（Ｉ／Ｆ）部
【図４】
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【図５】
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【図６】
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【図１】
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【図２】
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【図３】
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【図７】
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