(57)【要約】【課題】    大容量メモリを使用せずとも均等化されたパルスを出力し得るパルスレート変換器を提供する。【解決手段】    入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、前記入力パルスのパルス数を保持する入力パルス数レジスタと、前記出力パルスのパルス数を保持する出力パルス数レジスタと、（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路とを備える。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。
【請求項２】
入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
前記パルスレート設定値を保持するパルスレート設定値レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。
【請求項３】
前記制御回路は、パルスが入力されたとき（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレートを比較し、
前記パルスレート設定値が大きい場合には前記出力パルスを送信し、前記パルスレート設定値が小さい場合には前記出力パルスを送信しないことを特徴とする請求項１又は２に記載のパルスレート変換器。
【請求項４】
前記パルスレート設定値が入力される通信ポートと、
この通信ポートを介して入力された前記パルスレート設定値を記憶するイーイーピーロムを備え、
前記制御回路は、前記イーイーピーロムに記憶された前記パルスレート設定値を直接参照し、又は前記パルスレート設定値を前記パルスレート設定値レジスタに設定してから参照することを特徴とする請求項２又は３に記載のパルスレート変換器。
【請求項５】
前記パルスレート設定値を設定するスイッチを備えたことを特徴とする請求項１乃至３のいずれかに記載のパルスレート変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望のパルスレート設定値に対応した数の出力パルスを送信するパルスレート変換器に関し、特に大容量メモリを使用せずとも均等化された出力パルスを送信し得るパルスレート変換器に関する。
【背景技術】
【０００２】
パルスレート変換器は主として工場のプロセス制御に用いられ、入力パルスのパルス数に対しユーザーが設定した所望のパルスレート設定値（たとえば、０．３）に対応した数の出力パルスを送信するものである。たとえば、パルスレート設定値を０．３に設定した場合、１０個のパルスが入力されると３個の出力パルスが送信される。
【０００３】
また、このようなパルスレート変換器には複数の実現方式がある。これらの中でも特にパルスレート設定値に対応した出力パルス列のパターンテーブルを予めメモリに記憶しておき、このテーブルから、入力されたパルス数に対応した出力パルス列のパターンを呼び出す方式については、出力パルスの不均一性を回避できるため広く利用されている。入力に応じて出力パルスを調整する機器の先行技術文献としては、例えば特許文献１が知られている。
【０００４】
【特許文献１】特開平０５―１６７２５号公報
【０００５】
以下、図７を参照して従来のパルスレート変換器を説明する。通信ターミナル１００は、後述するパルスレート値を設定する外部機器であり、例えばハンディターミナル・パーソナルコンピュータ等からなる。
【０００６】
パルスレート変換器２００は、パルス入力端子２１０，パルス入力回路２２０，マイクロプロセッサ２３０，メモリ２４０、パルス出力回路２５０，パルス出力端子２６０，ＥＥＰＲＯＭ（以下、「イーイーピーロム」という。）２７０，通信ポート２８０を備える。
【０００７】
パルス入力端子２１０は、パルス信号が入力される端子である。パルス入力回路２２０には、パルス入力信号のフィルタ（図示せず）が設けられ、この入力パルスのレベルを後段のマイクロプロセッサに適したレベルに変換する。
【０００８】
マイクロプロセッサ２３０は、後述する通信ポート２８０から入力されたパルスレート設定値をイーイーピーロム２７０に書き込む。また、パルス入力回路２２０からパルス信号が入力される度にメモリ２４０に記憶された参照先のテーブルのナンバーのインクリメントを繰り返し、出力パルスを送信するかしないか決定する。
【０００９】
メモリ２４０は、パルスレート設定値に対応した出力パルス列のパターンテーブルが記憶されている。具体的には０．０００１〜１．００００の範囲でパルスレートを設定できるよう、１００００パルス分の出力パターン列を内容とするテーブルを保持する。
【００１０】
パルス出力回路２５０は、出力パルスのパルス幅及びレベルをこのパルスレート変換器２００の仕様に基づいた所定の値に変換して出力する。
【００１１】
パルス出力端子２６０は、パルス出力回路２５０が出力した信号を外部に出力する端子である。イーイーピーロム２７０は、パルスレート変換器２００のパルスレート設定値等を保存する不揮発性メモリであり、電気的に内容を書き換えることができる。
【００１２】
通信ポート２８０は、パルスレート設定値の設定時に利用されるものであり、具体的には通信ターミナル１００で指定されたパルスレート設定値をマイクロプロセッサ２３０に転送する。
【００１３】
このように、従来のパルスレート変換器では、メモリ２４０に多数の出力パルス列を記憶したパターンテーブルを設けていた。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、メモリ２４０に１００００通りもの出力パルス列を記憶する図７の方式では、送信される出力パルスの均等化は保たれるものの、大容量のメモリ２４０が必要となる。
【００１５】
また、このメモリ２４０とマイクロプロセッサ２３０を接続するアドレスバスＡＢの配線スペースが必要となり、さらに電磁環境適合性（以下、「ＥＭＣ」という。) の対策が必要となり、コストが高くなる。
【００１６】
なお、図７で説明した全ての出力パルス列を記憶する方式の他、レートマルチプライヤーなどの論理回路でパルスレート変換器を構成する方式がある。しかし、この方式では大容量のメモリ２４０は不要になるものの、出力パルスが不均一になる問題がある。
【００１７】
本発明は、これらの問題点に鑑みてなされたものであり、大容量メモリを使用せずとも均等化されたパルスを出力し得るパルスレート変換器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
この様な課題を達成するために本発明は次の構成を備える。
（１）入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。
（２）入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
前記パルスレート設定値を保持するパルスレート設定値レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。
（３）前記制御回路は、パルスが入力されたとき（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレートを比較し、
前記パルスレート設定値が大きい場合には前記出力パルスを送信し、前記パルスレート設定値が小さい場合には前記出力パルスを送信しないことを特徴とする請求項１又は２に記載のパルスレート変換器。
（４）前記パルスレート設定値が入力される通信ポートと、
この通信ポートを介して入力された前記パルスレート設定値を記憶するイーイーピーロムを備え、
前記制御回路は、前記イーイーピーロムに記憶された前記パルスレート設定値を直接参照し、又は前記パルスレート設定値を前記パルスレート設定値レジスタに設定してから参照することを特徴とする請求項２又は３に記載のパルスレート変換器。
（５）前記パルスレート設定値を設定するスイッチを備えたことを特徴とする請求項１乃至３のいずれかに記載のパルスレート変換器。
【発明の効果】
【００１９】
本発明では次のような効果がある。過去に送信した出力パルスのパルス数を踏まえて出力パルスの送信を行うので、出力パルスの間隔が均等化され、さらに、大容量メモリが不要となる。
【発明を実施するための最良の形態】
【００２０】
以下、図１を参照して本発明によるパルスレート変換器の構成例を説明する。ただし、図７と同様の構成については同一の符号を付して説明を省略する。
【００２１】
マイクロプロセッサ２３５は、入力パルス数レジスタ２３１，出力パルス数レジスタ２３２，パルスレート設定値レジスタ２３３を備える。入力パルス数レジスタ２３１は、入力パルスのパルス数（以下、「Ｎｐｉｎ」という。）を保持するレジスタであり、初期値は「０」に設定される。
【００２２】
出力パルス数レジスタ２３２は、出力パルスのパルス数（以下、「Ｎｐｏｕｔ」という。）を保持するレジスタであり、初期値はゼロに設定される。パルスレート設定値レジスタ２３３は、パルスレート設定値（以下、「Ｒｐ」という。）を保持するレジスタであり、通信ターミナル１００を介して任意の値に設定される。
【００２３】
次に、図１の動作を説明する。まず、電源オン時の動作を図２のフローチャートを参照して説明する。マイクロプロセッサ２３５は、所望のパルスレート設定値をイーイーピーロム２７０から読み出し（ＳＡ１）、パルスレート設定値レジスタ２３３に設定する（ＳＡ２）。
【００２４】
また、マイクロプロセッサ２３５は、入力パルス数レジスタ２３１及び出力パルス数レジスタ２３２に初期値に「０」を設定する（ＳＡ３，ＳＡ４）。
【００２５】
続いて、パルスレート変更時の動作を図３のフローチャートを参照して説明する。ユーザーは、通信ターミナル１００を利用して所望のＲｐを入力する。このＲｐはマイクロプロセッサ２３５によりイーイーピーロム２７０に書き込まれる（ＳＢ１）。
【００２６】
マイクロプロセッサ２３５は、イーイーピーロム２７０に記憶されたＲｐを読み込んで、パルスレート設定値レジスタ２３３に設定する（ＳＢ２）。また、入力パルス数レジスタ２３１、出力パルス数レジスタ２３２の内容は初期化される（ＳＢ３、ＳＢ４）。
【００２７】
次に、通常の動作を図４に示すフローチャートを参照して説明する。入力パルスを受信するとマイクロプロセッサ２３５は、入力パルス数レジスタ（Ｎｐｉｎ）の内容にＮｐｉｎ＋１を代入する（ＳＣ１）。
【００２８】
マイクロプロセッサ２３５は、パルスレート設定値レジスタ２３３に記憶されたパルスレート設定値Ｒｐと比較して（ＳＣ２）、過去に出力したパルスレート結果Ｎｐｏｕｔ／Ｎｐｉｎが小さい場合、１パルス出力する（ＳＣ３）。
【００２９】
１パルス出力されると、マイクロプロセッサ２３５は出力パルスレジスタ（Ｎｐｏｕｔ）の内容にＮｐｏｕｔ＋１を代入する（ＳＣ４）。なお、入力パルスの数が１００００以上となったら（ＳＣ５）、入力パルス数レジスタ２３１及び出力パルス数レジスタをクリアする（ＳＣ６，ＳＣ７）
【００３０】
次に、図５を参照して具体例を説明する。図５はパルスレート設定値が０．６に設定された場合のタイミングチャートである。入力パルス５００は、図５のように例えば一定の間隔で入力される。
【００３１】
入力パルス数（Ｎｐｉｎ）５１０は、その時点における入力パルス５００の合計値である。出力パルス数（Ｎｐｏｕｔ）５２０はその時点における出力パルスの合計値である。
【００３２】
例えば、入力パルス５００が与えられると、Ｎｐｏｕｔ／Ｎｐｉｎは０／１＝０（符号５５０）で０．６より小さいので出力パルス５３０が出力される。
【００３３】
また、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）が１／２＝０．５（符号５５１）の場合、パルスレート設定値（Ｒｐ）０．６と比較すると、パルスレート設定値（Ｒｐ）の方が大きいので、１パルス出力する。
【００３４】
このとき、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）の値は２／３＝０．６６６７（符号５５２）となる。この値をパルスレート設定値（Ｒｐ）０．６と比較すると、パルスレート設定値（Ｒｐ）の方が小さいのでパルスは出力されず、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）の値は２／４＝０．５（符合５５３）となる。
【００３５】
この値０．５（符合５４３）をパルスレート設定値（Ｒｐ）０．６と比較すると、パルスレート設定値（Ｒｐ）の方が大きいので、１パルス出力する。そうすると、Ｎｐｏｕｔ／Ｒｐｉｎ（符号５４０）の値は３／５＝０．６（符合５５４）となる。以下、これらの動作を繰り返す。
【００３６】
このように、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）とパルスレート設定値（Ｒｐ）を比較してパルスを出力するかしないか判定するので、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）は、パルスレート設定値を基準に変動する。
【００３７】
従って、出力パルスの間隔が均等化され、かつ、大容量メモリが不要となる。さらに、大容量メモリが不要となるので、マイクロプロセッサ２３５に接続されていたアドレスバスも不要となり、配線スペース及びＥＭＣ対策が有利となる。
【００３８】
尚、本実施例では、マイクロプロセッサ２３５に内蔵されている入力パルス数レジスタ２３１，出力パルス数レジスタ２３２，パルスレート設定値レジスタ２３３を用いて説明したが、これらの代わりに図示しないＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いても差し支えない。
【００３９】
また、本実施例では、マイクロプロセッサ２３５は、イーイーピーロム２７０からパルスレート設定値レジスタ２３３に移動したＲｐを参照しているが、イーイーピーロム２７０を直接参照することにより、パルスの出力の判断を行っても良い。
【００４０】
さらに、本実施例では、マイクロプロセッサ２３５の判断によりパルスを出力するかしないか決定しているが、マイクロプロセッサ２３５が行っていた判断を、図示しないロジック回路で行っても差し支えない。尚、このようなロジック回路とマイクロプロセッサ２３５を総称して制御回路と呼ぶものとする。
【００４１】
次に、図６を参照して本発明の応用例を説明する。ただし、図１と同様の構成については同一の符号を付して説明を省略する。パルスレートの設定を通信ターミナル１００ではなく、パルスレート変換器２３６に備えたスイッチ（ＢＣＤ（二進化十進数）コードロータリースイッチ等）で設定し、マイクロプロセッサの入力ポートで読み込む方法である。
【００４２】
このように、スイッチで直接パルスレート設定値を指定することにより、図１で使用していたイーイーピーロム２７０が不要となる。
【００４３】
さらに、図６のように、入力パルス及び出力パルスを、それぞれマイクロプロセッサに内蔵された入力パルス数カウンタ２３８及び出力パルス数カウンタ２３９で代用してもよい。
【００４４】
このように、カウンタを用いることにより図１の入力パルス数レジスタ２３１、出力パルス数レジスタ２３２によるインクリメントを代替できる。
【図面の簡単な説明】
【００４５】
【図１】本発明のパルスレート変換器の構成図である。
【図２】電源オン時のフローチャートである。
【図３】パルスレート設定変更時のフローチャートである。
【図４】割込み発生時のフローチャートである。
【図５】図１の動作を説明するタイミングチャートである。
【図６】本発明の応用例の説明図である。
【図７】従来のパルスレート変換器の構成図である。
【符号の説明】
【００４６】
１００      通信ターミナル
２０１      パルスレート変換器
２１０      パルス入力端子
２２０      パルス入力回路
２３５      マイクロプロセッサ
２３１      入力パルス数レジスタ
２３２      出力パルス数レジスタ
２３３      パルスレート設定値レジスタ
２５０      パルス出力回路
２６０      パルス出力端子
２７０      イーイーピーロム
２８０      通信ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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