(57)【要約】【課題】ディジタル信号送受信システムにおいて、簡単に元データを論理値「１」と「０」の数が等しい伝送データにエンコードし、且つ元データにデコードする。【解決手段】送信されるべきパラレルな元データのビット数と同じビット数を有し、各ビットの論理値が、それぞれ元データの各ビットの論理値とは反転した論理値を有する調整データを作成し、調整データを元データの前又は後に結合して、実際に伝送される新たな伝送データを作成するエンコーダ１１と、パラレルな伝送データをシリアルデータに変換して送信するシリアルデータ送信部１２を備えた送信機１０と、受信したシリアルデータをパラレルな伝送データに変換するシリアルデータ受信部２１と、伝送データのうち、その伝送データのビット数の１／２のビット数のデータを、伝送データの前から又は後から削除することにより、元データを抽出して出力するデコーダ２２を備えた受信機２０とからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
送信されるべき元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成し、前記ＤＣバランス調整データを前記元のディジタルデータの前又は後に結合して、実際に伝送される新たな伝送ディジタルデータを作成することを特徴とするディジタル信号変換装置。
【請求項２】
受信したディジタルデータのうち、前記受信したディジタルデータのビット数の１／２のビット数のデータを、前記受信したディジタルデータの前から又は後から削除することにより、元のディジタルデータを抽出することを特徴とするディジタル信号変換装置。
【請求項３】
送信されるべき元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成し、前記ＤＣバランス調整データを前記元のディジタルデータの前又は後に結合して、実際に伝送される新たな伝送ディジタルデータを作成して送信する送信機と、
受信したディジタルデータのうち、前記受信したディジタルデータのビット数の１／２のビット数のデータを、前記受信したディジタルデータの前から又は後から削除することにより、元のディジタルデータを抽出して出力する受信機を備えたことを特徴とするディジタル信号送受信システム。
【請求項４】
送信されるべき所定ビット数のパラレルな元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成する調整データ作成部と、
前記ＤＣバランス調整データを前記元のディジタルデータの前又は後に結合して、実際に伝送される新たな伝送ディジタルデータを作成する伝送データ作成部と、
前記伝送ディジタルデータをシリアルなディジタル信号に変換して送信するシリアルデータ送信部を備えたことを特徴とするディジタル信号送信装置。
【請求項５】
前記ＤＣバランス調整データ作成部は、前記所定ビット数だけ並列に配列されたインバータ回路で構成されていることを特徴とする請求項４に記載のディジタル信号送信装置。
【請求項６】
シリアルなディジタル信号を受信し、パラレルなディジタルデータに変換するシリアルデータ受信部と、
シリアルデータ受信部により変換されたパラレルなディジタルデータのうち、前記ディジタルデータのビット数の１／２のビット数のデータを、前記ディジタルデータの前から又は後から削除することにより、元のディジタルデータを抽出する元データ抽出部を備えたことを特徴とするディジタル信号受信装置。
【請求項７】
送信されるべき元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの対応する各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成し、前記ＤＣバランス調整データの個々のビットデータを所定のパターンで前記元のディジタルデータに結合して、実際に伝送される新たな伝送ディジタルデータを作成して送信する送信機と、
受信したディジタルデータの各ビットデータから、前記所定のパターンで結合されたＤＣバランス調整データを削除することにより、元のディジタルデータを抽出して出力する受信機を備えたことを特徴とするディジタル信号送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルデータを含む信号（以下、「ディジタル信号」と称する）を送受信する際に、送信されるべきディジタルデータ（以下、「元データ」とする）をＤＣバランスのとれた他のディジタルデータ（以下、「伝送データ」とする）に変換（エンコード）し、受信した伝送データを元データに再変換（デコード）するディジタル信号変換装置及びそれを用いたディジタル信号送信装置、受信装置及び送受信システムに関する。
【背景技術】
【０００２】
伝送路（有線及び無線）を介して伝送されたディジタルデータから論理値「１」及び「０」を識別するために、受信したデータの信号強度（電圧）の平均値を閾値として、閾値よりも高い部分を論理値「１」と認識し、低い部分を論理値「０」と認識する方法がとられることがある。この方法によれば、論理値識別のための閾値信号を送信する必要がなく、元データのみを伝送すれば足りる。
【０００３】
ところで、ディジタルデータでは、論理値「１」と「０」の数（論理値「１」と「０」を示すビット数）が、いずれかが多くなるように偏る場合もあり、単純に信号強度の平均値を閾値として使用すると論理値の認識に誤りが生じ、データエラーが発生する可能性がある。特に、PCI-Expressでは、送信側と受信側の電源電圧の違いに起因するＤＣ成分を除去するために、伝送線上にコンデンサが直列に挿入されたＡＣ結合を採用しているため、伝送されるディジタル信号のハイレベル（論理値「１」）とローレベル（論理値「０」）の数を常にほぼ同数に維持すること、すなわちＤＣバランスをとることが重要である。そこで、例えば非特許文献１では、８ｂ／１０ｂ変換と呼ばれるように、データ変換テーブルを用いて８ビットの元データを論理値「１」の数と論理値「０」の数が同数である全く別の１０ビットの伝送データに変換して伝送し、受信した伝送データを、そのデータ変換テーブルを用いて元データに再変換することが提案されている。
【０００４】
あるいは、特許文献１では、所定ビット（例えば６ビット）のシリアルデータを３ビットずつ複数の部分に分割し、各部分に含まれる論理値「１」の数をカウントし、論理値「１」の数が０又は１の場合に論理値「１」の調整ビットを各部分に付加して伝送することが提案されている。
【０００５】
ところが、非特許文献１に示された８ｂ／１０ｂ変換によれば、送信機側及び受信機側の双方に変換テーブルを記憶するためのメモリが必要であり、回路規模が大きくなるという問題を有している。また、特許文献１に示すような調整ビットを付加する方法によれば、単純に信号強度の平均値を閾値として使用する場合に比べて閾値のばらつきは小さくなるが、伝送データ中の論理値「１」と「０」の数は完全に等しくはならない場合があるので、論理値の認識に誤りが生じる可能性は残る。さらに、データ変換が複雑であり、且つ、調整ビットを付加する場合と付加しない場合とでは伝送データのビット数が変わるため、データの再変換（デコード）エラーを生じる可能性がある。
【特許文献１】特開２００４−８０３００号公報
【非特許文献１】"A DC-Balanced Partitioned-Block, 8B/10B Transmission Code (IBM Journal of Research and Development, Vol. 27, 1983, pp. 440-pp. 445)"
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来例の問題を解決するためになされたものであり、データ変換テーブルを用いることなく、簡単に元データを論理値「１」と「０」の数が等しい伝送データに変換し、伝送データを元データに再変換しうるディジタル信号変換装置及びそれを用いたディジタル信号送信装置、受信装置及び送受信システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１の発明は、ディジタル信号変換装置であって、送信されるべき元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成し、前記ＤＣバランス調整データを前記元のディジタルデータの前又は後に結合して、実際に伝送される新たな伝送ディジタルデータを作成することを特徴とする。
【０００８】
請求項２の発明は、ディジタル信号変換装置であって、受信したディジタルデータのうち、前記受信したディジタルデータのビット数の１／２のビット数のデータを、前記受信したディジタルデータの前から又は後から削除することにより、元のディジタルデータを抽出することを特徴とする。
【０００９】
請求項３の発明は、ディジタル信号送受信システムであって、送信されるべき元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成し、前記ＤＣバランス調整データを前記元のディジタルデータの前又は後に結合して、実際に伝送される新たな伝送ディジタルデータを作成して送信する送信機と、受信したディジタルデータのうち、前記受信したディジタルデータのビット数の１／２のビット数のデータを、前記受信したディジタルデータの前から又は後から削除することにより、元のディジタルデータを抽出して出力する受信機を備えたことを特徴とする。
【００１０】
請求項４の発明は、ディジタル信号送信装置であって、送信されるべき所定ビット数のパラレルな元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成する調整データ作成部と、前記ＤＣバランス調整データを前記元のディジタルデータの前又は後に結合して、実際に伝送される新たな伝送ディジタルデータを作成する伝送データ作成部と、前記伝送ディジタルデータをシリアルなディジタル信号に変換して送信するシリアルデータ送信部を備えたことを特徴とする。
【００１１】
請求項５の発明は、請求項４に記載のディジタル信号送信装置において、前記ＤＣバランス調整データ作成部は、前記所定ビット数だけ並列に配列されたインバータ回路で構成されていることを特徴とする。
【００１２】
請求項６の発明は、ディジタル信号受信装置であって、シリアルなディジタル信号を受信し、パラレルなディジタルデータに変換するシリアルデータ受信部と、シリアルデータ受信部により変換されたパラレルなディジタルデータのうち、前記ディジタルデータのビット数の１／２のビット数のデータを、前記ディジタルデータの前から又は後から削除することにより、元のディジタルデータを抽出する元データ抽出部を備えたことを特徴とする。
【００１３】
請求項７の発明は、ディジタル信号送受信システムであって、送信されるべき元のディジタルデータのビット数と同じビット数を有し、各ビットの論理値が、それぞれ前記元のディジタルデータの対応する各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成し、前記ＤＣバランス調整データの個々のビットデータを所定のパターンで前記元のディジタルデータに結合して、実際に伝送される新たな伝送ディジタルデータを作成して送信する送信機と、受信したディジタルデータの各ビットデータから、前記所定のパターンで結合されたＤＣバランス調整データを削除することにより、元のディジタルデータを抽出して出力する受信機を備えたことを特徴とする。
【発明の効果】
【００１４】
請求項１又は４の発明は、ディジタル信号を送信する送信機側のエンコーダに関するものであり、それらによれば、送信用の伝送ディジタルデータ（伝送データ）として、送信されるべき所定ビット数の元のディジタルデータ（元データ）と同じビット数であって、各ビットの論理値が、それぞれ元データの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データ（以下、「調整データ」と称する）が結合されるので、元データの論理値「１」と「０」の数にかかわらず、伝送データの論理値「１」と「０」の数は必ず同数となる。そのため、論理値「１」及び「０」を識別するための閾値として、単純に信号強度の平均値を使用しても、そのことを原因とする論理値の認識の誤りは生ぜず、データエラーが発生する可能性を排除することができる。また、８ｂ／１０ｂ変換のような変換テーブルを記憶するためのメモリが不要であり、送信機側及び受信機側の回路規模を縮小することができる。さらに、送受信される伝送データは単純に元データのビット数の２倍であり、場合によって伝送データのビット数が変わることもなく、そのことを原因とするデータの再変換（デコード）エラーを生じることもない。
【００１５】
請求項５の発明によれば、論理値認識部及びＤＣバランス調整データ作成部は、所定ビット数だけ並列に配列されたインバータ回路であるので、複雑な変換プログラムを組むことなく、きわめて簡単な回路構成で調整データを作成することができる。
【００１６】
請求項２又は６の発明はディジタル信号を受信する受信機側のデコーダに関するものであり、それらによれば、受信した伝送データのうち、その伝送データのビット数の１／２のビット数のデータを、伝送データの前から又は後から削除することにより、元データを抽出することができ、元データ抽出部における元データ抽出処理（デコード処理）をきわめてシンプルにすることができる。
【００１７】
請求項３又は７の発明によれば、ディジタル信号の送受信を行う送信機のエンコーダ及び受信機のデコーダに関するものであり、それらによれば、伝送データとして、元データと同じビット数であって、各ビットの論理値が、それぞれ元データの各ビットの論理値とは反転した論理値を有する調整データが元データの前又は後、あるいはあらかじめ決められたパターン（例えば、１つ置きなど）で結合されるので、元データの論理値「１」と「０」の数にかかわらず、伝送データの論理値「１」と「０」の数は必ず同数となる。そのため、論理値「１」及び「０」を識別するための閾値として、単純に信号強度の平均値を使用しても、そのことを原因とする論理値の認識の誤りは生ぜず、データエラーが発生する可能性を排除することができる。また、受信したディジタルデータの各ビットデータから、前記所定のパターンで結合されたＤＣバランス調整データを削除することにより、元のディジタルデータを抽出することができ、元データ抽出部における元データ抽出処理（デコード処理）をきわめてシンプルにすることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の一実施形態に係るディジタル信号変換装置及びそれを用いたディジタル信号送信装置、受信装置及び送受信システムについて説明する。図１は、本実施形態に係るディジタル信号送信装置を用いたディジタル信号送受信システム１の構成を示す。ディジタル信号送受信システム１は、送信機１０と受信機２０で構成される。送信機１０は、送信されるべき所定ビット数のパラレルな元のディジタルデータ（元データ）を実際に伝送される新たな伝送ディジタルデータ（伝送データ）に変換するエンコーダ（ディジタル信号変換装置）１１と、伝送データをシリアルなディジタル信号に変換して送信するシリアルデータ送信部１２等で構成されている。一方、受信機２０は、シリアルデータ送信部１２から送信されたシリアルなディジタル信号である伝送データを受信し、パラレルなディジタルデータに変換するシリアルデータ受信部２１と、変換されたパラレルなディジタルデータから元データを抽出する（デコードする）デコーダ（ディジタル信号変換装置又は元データ抽出部）２２等で構成されている。
【００１９】
図２は、送信機１０のエンコーダ（ディジタル信号変換装置）１１をソフトウエア的に構成した場合のブロック構成を示す。エンコーダ１１は、送信されるべき所定ビット数の元データの各ビットの論理値を認識する論理値認識部１１１と、元データのビット数と同じビット数を有し、各ビットの論理値が、それぞれ元データの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成するＤＣバランス調整データ作成部１１２と、調整データを元データの前又は後に結合して、実際に伝送される新たな伝送データを作成する伝送データ作成部１１３等で構成されている。
【００２０】
これら論理値認識部１１１、ＤＣバランス調整データ作成部１１２及び伝送データ作成部１１３は、ＣＰＵ及びＣＰＵ上で実行される変換処理プログラムなどで構成される。具体的には、ＣＰＵに入力された元データのビット数をカウントし、各ビットの論理値が「１」であるか「０」であるかを個別に認識し、一時的にメモリに記憶しておく。そして、元データのビット数と同じビット数で、各ビットの論理値が、それぞれ元データの各ビットの論理値とは反転した論理値を有するＤＣバランス調整データを作成し、記憶しておいた元データの前又は後に結合して、元データのビット数の２倍のビット数を有する伝送データを作成する。
【００２１】
図３は、エンコーダ１１をハードウエア的に構成した場合の回路構成を示す。エンコーダ１１は、元データのビット数の２倍のビット数を有するレジスタ１３と、インバータ回路１４で構成されている。インバータ回路１４は、元データのビット数と同じビット数だけ並列に配列され、例えばレジスタ１３の後半分のゲートに接続されている。レジスタ１３の前半分のゲートには元データが直接入力され、後半分のゲートにはインバータ回路１４を介して元データが入力される。そうすることによって、レジスタ１３により、元データのビット数の２倍のビット数を有し、前半分が元データであり、後半分が調整データである伝送データが作成され、出力される。なお、インバータ回路１４は、レジスタ１３の後半分のゲートにされていてもよく、その場合は、伝送データのうち前半分が調整データとなり、後半分が元データとなる。また、調整データの論理値の配列は特に限定されず、元データの各ビットの論理値とは反転した論理値が同じ順に並んでいてもよく、あるいは逆順に並んでいてもよい。さらにはランダムに並んでいてもよい。この場合、インバータ回路１４が、直接的にＤＣバランス調整データ作成部１１２として機能し、レジスタ１３が伝送データ作成部１１３として機能する。元データの各ビットの論理値が「１」であるか「０」であるかは認識されないので、論理値認識部１１１を省略していることになる。
【００２２】
ここで、ビット数が奇数のデータでは、論理値「１」と「０」が同数になることはないので、例えば３ビットデータ「１０１」を元データの例にして、具体的に説明する。入力された元データ「１０１」の第１、第２及び第３ビットの論理値が、それぞれ「１」、「０」、「１」と認識される。次に、元データの各ビットの論理値「１」、「０」、「１」とは反転した論理値「０」、「１」、「０」を有する調整データ「０１０」が作成される。そして、調整データ「０１０」が元データ「１０１」の後に結合され、６ビットの伝送データ「１０１０１０」が作成される。この伝送データでは、必ず論理値「１」の数と論理値「０」の数が一致し、ＤＣバランスの優れた伝送データとなる。
【００２３】
送信機１０のシリアルデータ送信部１２は、エンコーダ１１の伝送データ作成部１１３から出力されたパラレルなディジタル信号である伝送データをシリアルなディジタル信号に変換し、公知のパケット通信技術などを用いて受信機２０のシリアルデータ受信部２１に送信する。受信機２０のシリアルデータ受信部２１は、送信機１０のシリアルデータ送信部１２から受信したシリアルなディジタル信号をパラレルなディジタルデータ、すなわち伝送データに変換して、出力する。
【００２４】
受信機２０のデコーダ（ディジタル信号変換装置）２２の主要部は、図４に示すように、シリアルデータ受信部２１から出力された伝送データのうち、伝送データのビット数の１／２のビット数のデータを、その伝送データの前から又は後から削除することにより、元データを抽出する元データ抽出部２１１のみで構成されている。
【００２５】
元データ抽出部２１１は、例えば図５に示すように、上記レジスタ１３と同様に元データのビット数の２倍のビット数を有するレジスタ２３である。レジスタ２３の各ゲートには、シリアルデータ受信部２１から伝送データがパラレルに入力される。上記図３の例に倣えば、伝送データのうち前半分が元データであり、後半分が調整データである。従って、レジスタ２３の前半分のゲートからのみパラレルな元データが出力され、後半分のゲートの調整データは廃棄される。上記具体例に倣えば、６ビットの伝送データ「１０１０１０」から後３ビット分の調整データ「０１０」が削除されることにより、元データ「１０１」が抽出される。なお、伝送データのうち前半分が調整データである場合は、伝送データから前半分のデータが削除される。このように、デコーダ２２では、伝送データから調整データを削除するだけであり、調整データの各ビットの論理値は認識されないので、上記のように調整データの論理値の配列は限定されない。
【００２６】
以上のように、本発明の構成によれば、変換テーブルを用いることなく、簡単に元データを論理値「１」と「０」の数が等しい伝送データに変換し、伝送データを元データに再変換しうるディジタル信号変換装置及びそれを用いたディジタル信号送信装置、受信装置及び送受信システムを得ることができる。また、本発明は、例えば８ビットや１６ビット等、送信されるべき元データのビット数が比較的少ない場合に特に有効である。
【００２７】
なお、本発明は、上記実施形態の構成に限定されず、様々な変形が可能である。例えば、送信機１０のエンコーダ１１では、論理値認識部１１１において、入力された元データの１つのビットの論理値が「１」であるか、あるいは「０」であるかを認識するとほぼ同時に、ＤＣバランス調整データ作成部１１２により、その論理値とは反転した論理値を有するＤＣバランス調整ビットを作成し、各ビットの直前又は直後に調整ビットを挿入するようにしてもよい。上記具体例に倣うと、元データが「１０１」で構成されていたとすると、元データを構成する個々のビットデータ「１」、「０」、「１」の直後に反転した論理値「０」、「１」、「０」を有する調整データを挿入する。その場合、伝送データは「１００１１０」となる。あるいは、元データの個々のビットデータの直前に反転した論理値を有する調整データを挿入する場合は、伝送データは「０１１００１」となる。受信機２０のデコーダ２２では、受信した伝送データの各ビットデータを前から順に又は後ろから順に１つ置きに取り出せばよい。このような方法によっても、上記と同様に、変換テーブルを用いることなく、簡単に元データを論理値「１」と「０」の数が等しい伝送データに変換し、伝送データを元データに再変換しうるディジタル信号変換装置及びそれを用いたディジタル信号送信装置、受信装置及び送受信システムを得ることができる。また、送信されるべき元データのビット数は、上記具体例に限定されるものではなく、任意のビット数に適応することができる。また、元データのビット数は既知である必要はなく、エンコーダ及びデコーダに入力された元データのヘッダからビット数情報を読み出して、取得したビット数情報に基づいて調整データを作成し、取得したビット数の１／２のビット数のデータを削除するように構成してもよい。それによって、１組のエンコーダ及びデコーダにより、任意のビット数のデータの送受信に対応することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係るディジタル信号送信装置、受信装置及び送受信システムの構成を示す図。
【図２】上記一実施形態におけるエンコーダ（ディジタル信号変換装置）のブロック構成図。
【図３】上記一実施形態におけるエンコーダ（ディジタル信号変換装置）をハードウエア的に構成した具体例を示す図。
【図４】上記一実施形態におけるデコーダ（ディジタル信号変換装置）のブロック構成図。
【図５】上記一実施形態におけるデコーダ（ディジタル信号変換装置）をハードウエア的に構成した具体例を示す図。
【符号の説明】
【００２９】
１  ディジタル信号送受信システム
１０  送信機
１１  エンコーダ（ディジタル信号変換装置）
１２  シリアルデータ送信部
１３  レジスタ
１４  インバータ回路
２０  受信機
２１  シリアルデータ受信部
２２  デコーダ（ディジタル信号変換装置）
２３  レジスタ
１１１  論理値認識部
１１２  ＤＣバランス調整データ作成部
１１３  伝送データ作成部
２１１  元データ抽出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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