(57)【要約】【課題】ＡＤ変換において回路が占有する領域を拡大させず、かつ信号に含まれるノイズを増大させずに変換可能な固体撮像装置、ＡＤコンバータ及びＡＤ変換方法を提供する。【解決手段】受光した光量に応じてアナログ信号を生成する画素が集積された受光面と画素に接続して設けられたアナログデジタル変換部とを有し、アナログデジタル変換部は、アナログ信号の信号強度に応じてアナログ信号の信号範囲を複数個の領域に区分する領域区分部（ＧＤＣ）、各領域にそれぞれ対応する上位ビットデジタル信号を生成し、領域ごとに異なるゲインでアナログ信号を増幅する増幅部（ＰＧＡ）、領域ごとに異なるゲインで増幅されたアナログ信号をデジタル化して下位ビットデジタル信号を生成する下位ビットデジタル信号生成部（ＡＤＣ）、上位ビットデジタル信号と下位ビットデジタル信号から全体デジタル信号を生成する全体デジタル信号生成部（ＯＤＢ）を有する構成である。【選択図】図３
2010041221.tif 000002
【特許請求の範囲】
【請求項１】
受光した光量に応じてアナログ信号を生成する受光部を有する複数個の画素がアレイ状に集積された受光面と、
前記画素に接続して設けられ、前記アナログ信号をデジタル化するアナログデジタル変換部と
を有し、
前記アナログデジタル変換部は、
前記アナログ信号の信号強度に応じて前記アナログ信号の信号範囲を複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する領域区分部と、
区分された前記領域ごとに異なるゲインで前記アナログ信号を増幅する増幅部と、
前記領域ごとに異なるゲインで増幅された前記アナログ信号をデジタル化して下位ビットデジタル信号を生成する下位ビットデジタル信号生成部と、
前記上位ビットデジタル信号と前記下位ビットデジタル信号が入力されて前記アナログ信号の全体に対する全体デジタル信号を生成する全体デジタル信号生成部と
を有する
固体撮像装置。
【請求項２】
前記領域区分部において前記アナログ信号を２の累乗個の領域に区分する
請求項１に記載の固体撮像装置。
【請求項３】
前記増幅部において、前記信号強度が小さい領域ほど大きいゲインで、前記信号強度が大きい領域ほど小さいゲインで、前記アナログ信号を増幅する
請求項１または２に記載の固体撮像装置。
【請求項４】
前記アナログデジタル変換部が、前記アレイ状に集積された前記画素の列ごとに設けられている
請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記画素からのアナログ信号が前記領域区分部に入力され、
前記領域区分部において区分された各領域に対応するゲインが設定され、
前記ゲインが前記増幅部に入力されて前記増幅部で前記アナログ信号が増幅される
請求項１〜４のいずれかに記載の固体撮像装置。
【請求項６】
前記領域区分部と前記増幅部を含む回路において、
前記画素からのアナログ信号が前記増幅部に入力されて所定のゲインで増幅され、
前記所定のゲインで増幅されたアナログ信号が所定の閾値と比較され、
前記所定のゲインで増幅されたアナログ信号が前記所定の閾値を超えていない場合には、前記アナログ信号が所定のゲインで増幅され、増幅されたアナログ信号が所定の閾値と比較される工程が、前記所定の閾値を超えるまで、または、所定の回数繰り返すまで、繰り返され、
前記所定のゲインで増幅されたアナログ信号が前記所定の閾値を超えたとき、または、は前記所定の回数を繰り返したとき、前記繰り返しの回数から上位ビットデジタル信号が生成され、また、下位ビットデジタル信号生成部に入力するための前記増幅されたアナログ信号が出力される
請求項１〜４のいずれかに記載の固体撮像装置。
【請求項７】
前記領域区分部において前記アナログ信号がどの領域に区分されても、前記下位ビットデジタル信号生成部において、前記領域ごとに異なるゲインで増幅された前記アナログ信号を共通のランプ信号と比較してデジタル化し、前記下位ビットデジタル信号を生成する
請求項１〜６のいずれかに記載の固体撮像装置。
【請求項８】
アナログ信号をデジタル信号に変換するアナログデジタルコンバータであって、
前記アナログ信号の信号強度に応じて前記アナログ信号の信号範囲を複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する領域区分部と、
区分された前記領域ごとに異なるゲインで前記アナログ信号を増幅する増幅部と、
前記領域ごとに異なるゲインで増幅された前記アナログ信号をデジタル化して下位ビットデジタル信号を生成する下位ビットデジタル信号生成部と、
前記上位ビットデジタル信号と前記下位ビットデジタル信号が入力されて前記アナログ信号の全体に対する全体デジタル信号を生成する全体デジタル信号生成部と
を有する
アナログデジタルコンバータ。
【請求項９】
前記領域区分部において前記アナログ信号を２の累乗個の領域に区分する
請求項８に記載のアナログデジタルコンバータ。
【請求項１０】
前記増幅部において、前記信号強度が小さい領域ほど大きいゲインで、前記信号強度が大きい領域ほど小さいゲインで、前記アナログ信号を増幅する
請求項８または９に記載のアナログデジタルコンバータ。
【請求項１１】
アナログ信号をデジタル信号に変換するアナログデジタル変換方法であって、
前記アナログ信号の信号強度に応じて前記アナログ信号の信号範囲を複数個の領域に区分する工程と、
区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する工程と、
区分された前記領域ごとに異なるゲインで前記アナログ信号を増幅する工程と、
前記領域ごとに異なるゲインで増幅された前記アナログ信号をデジタル化して下位ビットデジタル信号を生成する工程と、
前記上位ビットデジタル信号と前記下位ビットデジタル信号から前記アナログ信号の全体に対する全体デジタル信号を生成する工程と
を有する
アナログデジタル変換方法。
【請求項１２】
前記アナログ信号の信号強度に応じて複数個の領域に区分する工程において前記アナログ信号を２の累乗個の領域に区分する
請求項１１に記載のアナログデジタル変換方法。
【請求項１３】
前記アナログ信号を増幅する工程において、前記信号強度が小さい領域ほど大きいゲインで、前記信号強度が大きい領域ほど小さいゲインで、前記アナログ信号を増幅する
請求項１１または１２に記載のアナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、アナログデジタルコンバータ及びアナログデジタル変換方法に関し、特にＣＭＯＳセンサあるいはＣＣＤセンサなどにおいて光入力信号に対するアナログデジタルコンバータ及びアナログデジタル変換方法と、それを組み込まれてなる固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
【０００３】
図１はＣＭＯＳイメージセンサを構成する１つの画素（ピクセル）ＰＸの等価回路図である。
各画素は、光を受光して光電荷を生成及び蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴ、転送トランジスタＴを通じて光電荷が転送されるフローティングディフュージョンＦＤ、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＲＳ、ゲート電極がフローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワ）ＳＦ、及び、増幅トランジスタに直列に接続して形成され、画素を選択するための選択トランジスタＸを有して構成されており、いわゆる４トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の４つのトランジスタはいずれもｎチャネルＭＯＳトランジスタである。
【０００４】
上記のＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴ、リセットトランジスタＲＳのゲート電極に、φT、φＲの各駆動ラインが接続され、また、選択トランジスタＸのゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続される。また、リセットトランジスタＲＳと選択トランジスタＸの一方の（出力側）ソース・ドレインに所定の電源電圧ＶＲが印加され、さらに、増幅トランジスタＳＦの出力側ソース・ドレインが電流源ＣＳに接続されており、さらに出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて電圧信号が出力される。
【０００５】
図２は上記のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
受光面において複数個の画素がアレイ状に配置されている。図面上は代表して４個の画素（ＰＸ１〜ＰＸ４）を示しており、この構成の画素の組が行（ロー）方向及び列（カラム）方向に繰り返されて構成されている。
各画素ＰＸには行シフトレジスタＳＲVで制御された駆動ライン（φT，φＲ，φX）と、電源電圧ＶＲ及びグラウンドＧＮＤなどが接続されている。
各画素は列シフトレジスタＳＲH及び駆動ライン（φNS，φN）で制御されて、後述のようにして、各画素から、駆動ラインφXCLRによってメモリをクリア可能に構成されたアナログメモリＡＭを経て、電荷信号（Ｓ）とＣＦＤノイズ（Ｎ）の差分の信号Ｎ−Ｓ（以下信号ＮＳと表記する）とＣＦＤノイズ（Ｎ）（以下信号Ｎとする）の各信号がそれぞれのタイミングで各出力ラインに出力される。
【０００６】
図１３は画素ＰＸから出力される信号に対する信号処理回路図である。
画素ＰＸから出力された信号ＮＳと信号Ｎに対して、差分回路Σで信号Ｎと信号ＮＳの差分として、Ｎ−（Ｎ−Ｓ）＝Ｓの演算処理がなされ、信号Ｓが算出される。
上記の信号Ｎと信号ＮＳの差分を演算処理して信号Ｓを算出する回路を相関二重サンプリング回路（ＣＤＳ回路）と称し、この回路による信号処理をＣＤＳ処理と称する。
上記のようにして得られた信号Ｓは、アナログ−デジタル（ＡＤ）コンバータＡＤＣに入力され、デジタル信号ＤＳに変換される。ＡＤコンバータによる信号処理をＡＤ変換処理と称する。
【０００７】
画素からの信号ＮＳと信号Ｎの読み出しは、パラレルまたはシーケンシャルに行われる。例えば、マトリクス状に配置された画素の列についてパラレルに読み出し、行についてシーケンシャルに読み出す。その後のＣＤＳ処理、得られた信号Ｓに対する設定されたゲインでの増幅処理及びＡＤ変換処理については、パラレル化の程度に応じて、列ごとのパラレル処理あるいはシリアル処理がなされる。パラレル化の程度が高まる程、消費電力を抑制しながら処理能力を高めることができる。これがイメージセンサの分解能が高められる場合に列レベルで要素を集積することが強く推進される理由である。近年、列（カラム）においてＡＤ変換を行うようにしたＣＭＯＳイメージセンサの開発が進められた。
【０００８】
列ＡＤコンバータのデザインはありふれた問題ではない。最も大変なのは、ＡＤコンバータを５μｍより小さい画素ピッチに適合させること、分解能を１０ビットより多くすること、面積、電力、である。
【０００９】
上記の問題を解決するために、ランプＡＤコンバータとサイクリックＡＤコンバータが多く用いられている。
図１４はランプＡＤコンバータを用いた画素ＰＸから出力される信号に対する信号処理回路図である。
画素ＰＸからの信号Ｎと信号ＮＳがＣＤＳ回路に入力され、ＣＤＳ回路から信号Ｓが出力される。信号Ｓは、比較器ＣＰで電圧ランプＲＰと比較される。比較結果とクロックがカウンタＣＴに入力され、デジタルに変換されたデジタル信号ＤＳとして出力される。
ランプＡＤコンバータは、変換される電圧と電圧ランプをアナログ的に比較するものである。ランプの傾きはよく制御され、ランプ電圧がいつ入力を超えるか知ることは、入力レベルを知ることと同値となる。ＡＤ変換は、ランプの開始からランプと入力が一致するまでのクロックサイクルの数を数えることでなされる。
上記のＡＤコンバータは、占有する領域とアナログ回路の複雑性の点から優れた回路となっており、例えば非特許文献１にその実施例が開示されている。
【００１０】
上記のランプＡＤコンバータでは、１ビット分解能を高めるためにはカウンタの周波数を倍増させなければならない。この結果、分解能を高めるにつれて消費電力が高くなってしまう。また、アナログ信号を１２ビット化すること自体非常に困難なことである。
【００１１】
分解能問題に取り組むランプＡＤコンバータの１つのバリエーションは、多段ランプＡＤコンバータと称せられるＡＤコンバータである。
図１５は、多段ランプＡＤコンバータで用いられる多段のランプを示すグラフであり、光強度について複数の領域に分け、光強度が強い領域ほど光強度に対する出力電圧の傾きが大きくなるように設定されている。即ち、比較に用いられるランプ電圧が、傾きの異なる複数のランプからなる。図１５においては、光強度に対して弱い領域Ａ、中程度の領域Ｂ、強い領域Ｃの３つに分け、領域Ａから領域Ｃへと光強度が大きくなるにつれて、出力電圧の光強度に対する傾きが大きくなる構成となっている。
【００１２】
上記の多段ランプＡＤコンバータは、領域ごとに異なる分解能を有することになる。また、この方法では、画素信号の基本的な特性であるショットノイズについて利点がある。
元々の信号はディスクリートなエネルギーのパケット（光子）からなる光であり、この事実は、信号がポアソン確立分布に従う重ねあわされたノイズ、いわゆるショットノイズを持つことを意味する。光子が光検出器の半導体（ＣＭＯＳセンサのシリコン）に吸収されると、電子をバレンス帯から伝導帯に押し上げるのに十分なエネルギーを持つような光子に一対一で対応して、信号は光子から電子に変換される。光子の一部分のみが電子に変換され、これらの一部分のみが実際に検出され、即ち、センサで捕獲される。両部分とも量子効率というパラメータで表される。このように、検出された電子の数は、量子効率と入射した光子の数の積に等しい。
【００１３】
いずれにしても、電子もまたディスクリートであり、同じ種類のノイズ（ショットノイズ）を有する。これは、フォトダイオードで見られる平均でＮ個の電子を含む信号に対して、√Ｎ個の電子に等しい実効的な不確定さ、即ち、ＲＭＳノイズが存在する。信号が大きくなるほど、フロアノイズも大きくなる。即ち、ＳＮＲ（信号ノイズ比）は信号とともに、信号を超えないように、だんだんと大きくなる。実際、信号／ノイズ＝Ｎ／√Ｎ＝√Ｎとの式から、ＳＮＲは√Ｎにも等しい。大変暗いイメージに対して、ショットノイズは小さく、電気的ノイズが問題になりやすい。明るいイメージに対して、ショットノイズは全ての電気的ノイズを隠すくらいに大きくなる。従って、定量時ノイズや他の形態の読み出しノイズは明らかとはならないので、明るいイメージに対してより低い分解能、即ち、より少ないビットを用いることができる。
【００１４】
多段ランプＡＤコンバータ、ランプが１つしかない場合の問題を一部解決するが、全てのランプの傾きにフィット可能であり、暗いイメージに対してノイズを全く供しない、より高速な比較器を必用とする。
【００１５】
列ＡＤ変換に対する他の一般的な手法は、サイクリックＡＤコンバータである。
図１６はサイクリックＡＤの信号処理回路図である。
例えば、入力信号Ｖｉｎに対して、２ビットＡＤコンバータＡＤＣにより２ビットにデジタル化して２ビットの出力ＯＰを出力し、その出力をＤＡコンバータＤＡＣによりアナログ化し、得られたアナログ値を入力信号Ｖｉｎから差し引き、得られた差分をアンプで２倍に増幅し、これを新たな入力信号Ｖｉｎとして上記の変換を繰り返す。上記で途中出力される２ビットの出力ＯＰを順次蓄えることで、ＡＤ変換の結果のデジタル値とする。
サイクリックＡＤコンバータは基本的には、出力を再び入力として回転させるパイプラインＡＤコンバータであり、全ての変換段階において同じ回路を再利用する。サイクリックＡＤコンバータにおいては変換スループットと回路に必用な領域がトレードオフとなる。列変換を行う際に列変換に必要な領域の縮小が重要である場合には、サイクリックＡＤコンバータは有用である。
【００１６】
しかしながら、信号を増幅して回路をサイクルさせるプロセスの一部として、ノイズもサイクルの中に入ってくる。それに加えて、増幅がスイッチされたキャパシタの回路で行われているので、ＫＴ／Ｃノイズも画像の中に入ってくる。ＫＴ／Ｃノイズが低く保持されるように、キャパシタを十分大きく設計しなければならない。このように、列ごとのＡＤ変換において、回路が占有する領域と信号に含まれるノイズに対する要求は相反する問題となっている。
【非特許文献１】ＩＳＳＣＣ  ２００６，ｐａｐｅｒ２７．５
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする問題点は、アナログデジタル変換のための回路が占有する領域を拡大させず、また、信号に含まれるノイズを増大させずに、光信号であるアナログ信号をデジタル変換することが困難である点である。
【課題を解決するための手段】
【００１８】
本発明の固体撮像装置は、受光した光量に応じてアナログ信号を生成する受光部を有する複数個の画素がアレイ状に集積された受光面と、前記画素に接続して設けられ、前記アナログ信号をデジタル化するアナログデジタル変換部とを有し、前記アナログデジタル変換部は、前記アナログ信号の信号強度に応じて前記アナログ信号の信号範囲を複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する領域区分部と、区分された前記領域ごとに異なるゲインで前記アナログ信号を増幅する増幅部と、前記領域ごとに異なるゲインで増幅された前記アナログ信号をデジタル化して下位ビットデジタル信号を生成する下位ビットデジタル信号生成部と、前記上位ビットデジタル信号と前記下位ビットデジタル信号が入力されて前記アナログ信号の全体に対する全体デジタル信号を生成する全体デジタル信号生成部とを有する。
【００１９】
上記の本発明の固体撮像装置は、受光した光量に応じてアナログ信号を生成する受光部を有する複数個の画素がアレイ状に集積された受光面と、画素に接続して設けられ、アナログ信号をデジタル化するアナログデジタル変換部とを有する。
ここで、アナログデジタル変換部は、領域区分部、増幅部、下位ビットデジタル信号生成部、及び、全体デジタル信号生成部を有する。
領域区分部は、アナログ信号の信号強度に応じてアナログ信号の信号範囲を複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する。
増幅部は、区分された領域ごとに異なるゲインでアナログ信号を増幅する。
下位ビットデジタル信号生成部は、領域ごとに異なるゲインで増幅されたアナログ信号をデジタル化して下位ビットデジタル信号を生成する。
全体デジタル信号生成部は、上位ビットデジタル信号と下位ビットデジタル信号が入力されてアナログ信号の全体に対する全体デジタル信号を生成する。
【００２０】
上記の本発明の固体撮像装置は、好適には、前記領域区分部において前記アナログ信号を２の累乗個の領域に区分する。
【００２１】
上記の本発明の固体撮像装置は、好適には、前記増幅部において、前記信号強度が小さい領域ほど大きいゲインで、前記信号強度が大きい領域ほど小さいゲインで、前記アナログ信号を増幅する。
【００２２】
上記の本発明の固体撮像装置は、好適には、前記アナログデジタル変換部が、前記アレイ状に集積された前記画素の列ごとに設けられている。
【００２３】
上記の本発明の固体撮像装置は、好適には、前記画素からのアナログ信号が前記領域区分部に入力され、前記領域区分部において区分された各領域に対応するゲインが設定され、前記ゲインが前記増幅部に入力されて前記増幅部で前記アナログ信号が増幅される。
【００２４】
上記の本発明の固体撮像装置は、好適には、前記領域区分部と前記増幅部を含む回路において、前記画素からのアナログ信号が前記増幅部に入力されて所定のゲインで増幅され、前記所定のゲインで増幅されたアナログ信号が所定の閾値と比較され、前記所定のゲインで増幅されたアナログ信号が前記所定の閾値を超えていない場合には、前記アナログ信号が所定のゲインで増幅され、増幅されたアナログ信号が所定の閾値と比較される工程が、前記所定の閾値を超えるまで、または、所定の回数繰り返すまで、繰り返され、前記所定のゲインで増幅されたアナログ信号が前記所定の閾値を超えたとき、または、は前記所定の回数を繰り返したとき、前記繰り返しの回数から上位ビットデジタル信号が生成され、また、下位ビットデジタル信号生成部に入力するための前記増幅されたアナログ信号が出力される。
【００２５】
上記の本発明の固体撮像装置は、好適には、前記領域区分部において前記アナログ信号がどの領域に区分されても、前記下位ビットデジタル信号生成部において、前記領域ごとに異なるゲインで増幅された前記アナログ信号を共通のランプ信号と比較してデジタル化し、前記下位ビットデジタル信号を生成する。
【００２６】
また、本発明のアナログデジタルコンバータは、アナログ信号をデジタル信号に変換するアナログデジタルコンバータであって、前記アナログ信号の信号強度に応じて前記アナログ信号の信号範囲を複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する領域区分部と、区分された前記領域ごとに異なるゲインで前記アナログ信号を増幅する増幅部と、前記領域ごとに異なるゲインで増幅された前記アナログ信号をデジタル化して下位ビットデジタル信号を生成する下位ビットデジタル信号生成部と、前記上位ビットデジタル信号と前記下位ビットデジタル信号が入力されて前記アナログ信号の全体に対する全体デジタル信号を生成する全体デジタル信号生成部とを有する。
【００２７】
上記の本発明のアナログデジタルコンバータは、アナログ信号をデジタル信号に変換するアナログデジタルコンバータであって、領域区分部、増幅部、下位ビットデジタル信号生成部、及び、全体デジタル信号生成部を有する。
領域区分部は、アナログ信号の信号強度に応じてアナログ信号の信号範囲を複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する。
増幅部は、区分された前記領域ごとに異なるゲインでアナログ信号を増幅する。
下位ビットデジタル信号生成部は、領域ごとに異なるゲインで増幅されたアナログ信号をデジタル化して下位ビットデジタル信号を生成する。
全体デジタル信号生成部は、上位ビットデジタル信号と下位ビットデジタル信号が入力されてアナログ信号の全体に対する全体デジタル信号を生成する。
【００２８】
上記の本発明のアナログデジタルコンバータは、好適には、前記領域区分部において前記アナログ信号を２の累乗個の領域に区分する。
【００２９】
上記の本発明のアナログデジタルコンバータは、好適には、前記増幅部において、前記信号強度が小さい領域ほど大きいゲインで、前記信号強度が大きい領域ほど小さいゲインで、前記アナログ信号を増幅する。
【００３０】
また、本発明のアナログデジタル変換方法は、アナログ信号をデジタル信号に変換するアナログデジタル変換方法であって、前記アナログ信号の信号強度に応じて前記アナログ信号の信号範囲を複数個の領域に区分する工程と、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する工程と、区分された前記領域ごとに異なるゲインで前記アナログ信号を増幅する工程と、前記領域ごとに異なるゲインで増幅された前記アナログ信号をデジタル化して下位ビットデジタル信号を生成する工程と、前記上位ビットデジタル信号と前記下位ビットデジタル信号から前記アナログ信号の全体に対する全体デジタル信号を生成する工程とを有する。
【００３１】
上記の本発明のアナログデジタル変換方法は、アナログ信号をデジタル信号に変換するアナログデジタル変換方法であって、アナログ信号の信号強度に応じてアナログ信号の信号範囲を複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する。
次に、区分された前記領域ごとに異なるゲインでアナログ信号を増幅する。
次に、記領域ごとに異なるゲインで増幅されたアナログ信号をデジタル化して下位ビットデジタル信号を生成する。
次に、上位ビットデジタル信号と下位ビットデジタル信号からアナログ信号の全体に対する全体デジタル信号を生成する。
【００３２】
上記の本発明のアナログデジタル変換方法は、好適には、前記アナログ信号の信号強度に応じて複数個の領域に区分する工程において前記アナログ信号を２の累乗個の領域に区分する。
【００３３】
上記の本発明のアナログデジタル変換方法は、好適には、前記アナログ信号を増幅する工程において、前記信号強度が小さい領域ほど大きいゲインで、前記信号強度が大きい領域ほど小さいゲインで、前記アナログ信号を増幅する。
【発明の効果】
【００３４】
本発明の固体撮像装置は、光量に応じて生成される光信号であるアナログ信号をデジタル信号に変換するときに、アナログデジタル変換のための回路が占有する領域を拡大させず、また、信号に含まれるノイズを増大させずに、変換することができる。
【００３５】
本発明のアナログデジタルコンバータは、光量に応じて生成される光信号であるアナログ信号をデジタル信号に変換するときに、アナログデジタル変換のための回路が占有する領域を拡大させず、また、信号に含まれるノイズを増大させずに、変換することができる。
【００３６】
本発明のアナログデジタル変換方法は、光量に応じて生成される光信号であるアナログ信号をデジタル信号に変換するときに、アナログデジタル変換のための回路が占有する領域を拡大させず、また、信号に含まれるノイズを増大させずに、変換することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の固体撮像装置の実施の形態について図面を参照して説明する。
【００３８】
従来方法において、ショットノイズがなく、最大信号がＱＳＡＴ個の電子であり、全てのレベルを識別しようとすると、ＡＤ変換時に必要となる実行ビット数ＥＮＯＢ１は、ＥＮＯＢ１＝ｌｏｇ２（ＱＳＡＴ／√１２）で表される。
例えば、ＱＳＡＴが１０５電子である場合、ＥＮＯＢ１＝ｌｏｇ２（１０５／√１２）＝１４．８２ビットとなり、１電子の最小信号を識別するためには１５ビット必要となる。
【００３９】
ここで、ＡＤ変換されるデータが予め増幅されており、最大の信号ノイズ比ＳＮＲｍａｘをコード化するのに必要な最大の実行ビット数ＥＮＯＢ２は、ＥＮＯＢ２＝ｌｏｇ２（ＳＮＲｍａｘ／√１２）で表される。
ここで、最大でＮ個の電子を蓄積する場合、ＳＮＲｍａｘ＝Ｎ／√Ｎ＝√Ｎとなり、従ってＮが１０５電子である場合、ＥＮＯＢ２＝ｌｏｇ２（√１０５／√１２）＝６．５ビットとなり、７ビットで十分なビット数となることがわかる。
ここで、信号を復元するためには、適用されたゲインについての情報を保持しておくことが必要である。
上記を構成するために、信号の範囲をいくつかの領域に分割して、各領域内では全てのデータが同じゲインで増幅されるようにする。
ゲインが適切に選択されると、ゲインの領域をコード化するのに必要なビット数も少なくすることが可能で、２また３ビットでゲインをコード化することが可能である。これらのビットはゲインそのものをコード化するものではなく、領域をコード化するものである。
上述のように、本実施形態に係る固体撮像装置のＡＤ変換では、信号の領域をコード化する２〜３ビットと、増幅した信号に対する信号ノイズ比ＳＮＲｍａｘを考慮ときに必要な７ビットの計９〜１０ビットで高精度にＡＤ変換を処理することが可能である。
【００４０】
本実施形態に係る固体撮像装置はＣＭＯＳイメージセンサである。
図１はＣＭＯＳイメージセンサを構成する１つの画素（ピクセル）ＰＸの等価回路図である。
各画素は、光を受光して光電荷を生成及び蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴ、転送トランジスタＴを通じて光電荷が転送されるフローティングディフュージョンＦＤ、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＲＳ、ゲート電極がフローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワ）ＳＦ、及び、増幅トランジスタに直列に接続して形成され、画素を選択するための選択トランジスタＸを有して構成されており、いわゆる４トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の４つのトランジスタはいずれもｎチャネルＭＯＳトランジスタである。
【００４１】
上記のＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴ、リセットトランジスタＲＳのゲート電極に、φT、φＲの各駆動ラインが接続され、また、選択トランジスタＸのゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続される。また、リセットトランジスタＲＳと選択トランジスタＸの一方の（出力側）ソース・ドレインに所定の電源電圧ＶＲが印加され、さらに、増幅トランジスタＳＦの出力側ソース・ドレインが電流源ＣＳに接続されており、さらに出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて電圧信号が出力される。
選択トランジスタＸ、駆動ラインφＸについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。また、選択トランジスタＸについては、増幅トランジスタＳＦと出力ラインＶｏｕｔとの間に配置することも可能である。
【００４２】
図２は上記のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
受光面において複数個の画素がアレイ状に配置されている。図面上は代表して４個の画素（ＰＸ１〜ＰＸ４）を示しており、この構成の画素の組が行（ロー）方向及び列（カラム）方向に繰り返されて構成されている。
各画素ＰＸには行シフトレジスタＳＲVで制御された駆動ライン（φT，φＲ，φX）と、電源電圧ＶＲ及びグラウンドＧＮＤなどが接続されている。
各画素は列シフトレジスタＳＲH及び駆動ライン（φNS，φN）で制御されて、後述のようにして、各画素から、駆動ラインφXCLRによってメモリをクリア可能に構成されたアナログメモリＡＭを経て、電荷信号（Ｓ）とＣＦＤノイズ（Ｎ）の差分の信号Ｎ−Ｓ（以下信号ＮＳと表記する）とＣＦＤノイズ（Ｎ）（以下信号Ｎとする）の各信号がそれぞれのタイミングで各出力ラインに出力される。
【００４３】
上記のように、受光面においてアレイ状に集積されている画素は、受光した光量に応じてアナログ信号（信号ＮＳ）を生成する。また、ノイズである信号Ｎを生成する。
上記の信号Ｎと信号ＮＳとから、差分を取って信号Ｓが算出され、得られた信号Ｓがアナログデジタル（ＡＤ）変換部によりデジタル数値化される。
本実施形態においては、ＡＤ変換部は、領域区分部、増幅部、下位ビットデジタル信号生成部、及び、全体デジタル信号生成部を有する。
領域区分部は、アナログ信号の信号強度に応じて複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成する。
増幅部は、区分された領域ごとに異なるゲインでアナログ信号を増幅する。
下位ビットデジタル信号生成部は、領域ごとに異なるゲインで増幅されたアナログ信号をデジタル化して下位ビットデジタル信号を生成する。
全体デジタル信号生成部は、上位ビットデジタル信号と下位ビットデジタル信号が入力されてアナログ信号の全体に対する全体デジタル信号を生成する。
【００４４】
図３は、本実施形態に係る固体撮像装置における上記の信号Ｎと信号ＮＳの差分を演算処理して信号Ｓを算出する相関二重サンプリング回路（ＣＤＳ回路）と、それに接続されているＡＤ変換部の回路構成を示すブロック図である。
デジタルアナログ変換部は、上述の領域区分部と増幅部に対応する信号依存ゲイン増幅器ＳＤＧＡと、下位ビットデジタル信号生成部に対応するＡＤコンバータＡＤＣと、全体デジタル信号生成部に対応する出力データ構築部ＯＤＢを有する。
【００４５】
信号依存ゲイン増幅器（Signal Dependent Gain Amplifier）ＳＤＧＡは、例えば、外部入力によるゲイン可変の増幅器（programmable gain amplifier）ＰＧＡと、ゲイン設定コード化部ＧＤＣを有する。
例えば、ゲイン設定コード化部ＧＤＣは、上記の領域区分部として機能し、入力されたアナログ信号（信号Ｓ）の信号強度に応じて複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号ＵＢを生成（コード化）する。また、区分された領域ごとに異なるゲインＧａｉｎを設定する。
外部入力によるゲイン可変の増幅器ＰＧＡは、上記で設定された、区分された領域ごとに異なるゲインが入力され、このゲインＧａｉｎでアナログ信号（信号Ｓ）を増幅する。
【００４６】
ＡＤコンバータＡＤＣは、上記の下位ビットデジタル信号生成部として機能し、領域ごとに異なるゲインＧａｉｎで増幅されたアナログ信号（Ｇａｉｎ＊Ｓ）をデジタル化して下位ビットデジタル信号ＬＢを生成する。
【００４７】
出力データ構築部ＯＤＢは、上記の全体デジタル信号生成部として機能し、ゲイン設定コード化部ＧＤＣからの上位ビットデジタル信号ＵＢとＡＤコンバータＡＤＣからの下位ビットデジタル信号ＬＢがそれぞれ入力されて、アナログ信号（信号Ｓ）の全体に対する全体デジタル信号ＤＳを生成する。
【００４８】
図３に示すブロック回路においては、信号Ｓの増幅処理の前にＣＤＳ回路による差分の演算処理が行われる。これは、信号Ｎと信号ＮＳが一般的に大きい（数ボルト、代表的には１〜３Ｖである）場合に必要である。しかし、ＣＤＳ回路での演算の差分処理で得られる信号Ｓは、暗い場面を撮像した場合では数１００μＶ程度の非常に小さいものとなりうる。従って、増幅器の飽和を避けるために、上記のＣＤＳ回路による差分の演算処理は増幅処理の前に行わなければならない。
【００４９】
重要なのは、信号依存ゲイン増幅器ＳＤＧＡにおいて、信号Ｓに適用するゲインＧａｉｎをＣＤＳブロックからどのようにして得るかということである。ここでは、信号の経路に依存する２つの方法がある。
１つはフィードフォワード方式であり、もう１つはフィードバック方式である。これについては、後述する。
【００５０】
領域区分部（ゲイン設定コード化部ＧＤＣ）において、アナログ信号（信号Ｓ）を２の累乗個の領域に区分することが好ましく、例えば、２２＝４個に区分する。
２の累乗個の領域に区分した場合、区分された各領域にそれぞれ対応する上位ビットデジタル信号を生成（コード化）するときのビット数を累乗の数のビットに対応させることができ、４個、即ち２２個に区分した場合には、区分された各領域にそれぞれ対応する上位ビットデジタル信号ＵＢを２ビットで示すことができる。
【００５１】
本実施形態の固体撮像装置においては、外部入力によるゲイン可変の増幅器ＰＧＡにおいて、信号Ｓの信号強度が小さい領域ほど大きいゲインで、信号強度が大きい領域ほど小さいゲインで、アナログ信号を増幅することが好ましい。
信号Ｓの信号強度が小さい領域ほど大きいゲインで、信号強度が大きい領域ほど小さいゲインで増幅すると、増幅して得られたアナログ信号のデジタル化において、共通のランプ信号と比較してデジタル化することが可能となり、また、分割した各領域において、デジタル化可能なアナログ信号のレンジを最大に用いることが可能となるなどの利点がある。
【００５２】
例えば、信号Ｓの信号強度範囲が０〜０．９Ｖであるとき、第１領域として０〜０．０２５Ｖ、第２領域として０．０２５〜０．１Ｖ、第３領域として０．１〜０．４Ｖ、第４領域として０．４〜０．９Ｖの４つの領域に区分する。
上記ように４つの領域に区分した信号Ｓに対して、例えば、第１領域〜第４領域の上位ビットデジタル信号をそれぞれ、００、０１、１０、１１として、出力データ構築部ＯＤＢに出力する。
また、上記ように４つの領域に区分した信号Ｓに対して、第１領域は６４倍、第２領域は１６倍、第３領域は４倍、第４領域は２倍として、区分された領域ごとに異なるゲインを設定する。
【００５３】
上記のように設定されたゲインが外部入力によるゲイン可変の増幅器ＰＧＡに入力されると、上記のゲインに従ってアナログ信号（信号Ｓ）が増幅され、Ｇａｉｎ＊Ｓが生成される。
上記の結果、第１領域の信号が増幅されて得られる信号（Ｇａｉｎ＊Ｓ）の範囲は０〜１．６Ｖとなり、第２領域は０．４〜１．６Ｖ、第３領域は０．４〜１．６Ｖ、第４領域は０．８〜１．８Ｖとなる。
【００５４】
図４は、受光部に入射する光の照度に対する信号Ｓの出力（Ａで示す）と、信号Ｓを信号強度に応じて第１〜第４領域に区分し、第１領域は６４倍、第２領域は１６倍、第３領域は４倍、第４領域は２倍として増幅して得られた出力（Ｂ〜Ｅで示す）をそれぞれ示すグラフである。
【００５５】
光強度が低い領域において、増幅された出力は増幅していない場合より大幅に大きくなっている。これは、増幅後に電子的ノイズが寄与する成分は無視できることを示す。例えば、ＡＤコンバータの量子化ノイズは、光入力に帰せられるとき、適用されたゲインで除されることになり、これは、精度の低いコンバータをも使用できることを示す。
【００５６】
上記のことは、さらに図５にも示されている。図５は、電子的ノイズとショットノイズ比較を等価な電子に換算して示したグラフである。
図５中、Ａは電子的ノイズ、Ｂはショットノイズ、Ｃはノイズの総計を示す。
図５では、ノイズが入力に帰せられ、等価な電子で表されている。まず、ショットノイズは信号に依存することがわかる。本実施形態においては、ＡＤコンバータの量子化ノイズを含む電子的ノイズも信号に依存し、信号とともに増大する。しかし、常時ショットノイズより小さい値となっている。この条件においては、電子的ノイズはショットノイズと比べて無視できるものであり、情報は全く失われていない。さらに、信号範囲の大幅な部分において電子的ノイズを増大しうることが、面積と電力消費の点でシステムの効率を高める。
【００５７】
上記のフィードフォワード方式について説明する。
図６（Ａ）は、フィードフォワード方式における固体撮像装置のＣＤＳ回路とＡＤ変換部の回路構成を示すブロック図である。図６（Ｂ）は、図６（Ａ）中のゲイン設定コード化部ＧＤＣの構成を示すブロック図である。
【００５８】
フィードフォワード方式の構成では、図６（Ｂ）に示すように、ＣＤＳ回路を経て得られた信号Ｓがいくつかの参照レベルと比較される。ＣＤＳ演算後の信号Ｓは、いずれのブロックでも飽和しないように増幅していないか、または最小限の増幅がなされている。上記の参照レベルとは、各ゲインを設定するための領域を区分する閾値である。
【００５９】
図６（Ａ）に示すように、アナログ信号（信号Ｓ）が領域区分部（ゲイン設定コード化部ＧＤＣ）に入力され、領域区分部において区分された各領域に対応するゲインＧａｉｎが設定され、ゲインＧａｉｎが増幅部（外部入力によるゲイン可変の増幅器ＰＧＡ）に入力され、増幅部でアナログ信号（信号Ｓ）が増幅される。上記以外は、図３と同様である。
【００６０】
図６（Ａ）及び（Ｂ）の構成についてより詳細に説明する。
図６（Ｂ）に示すように、複数個（図面上はＮ−１個）の比較器ＣＰ１〜ＣＰＮ−１と領域コード化部ＲＣを有する。Ｎ個に区分する場合にはＮ−１個の比較器を有するものであり、例えば４個の領域に区分する場合は、通常は３個の比較器を有する。
【００６１】
信号Ｓが複数個（図面上はＮ−１個）の比較器ＣＰ１〜ＣＰＮ−１に入力される。ここで、各比較器には閾値（Ｔｈ.R1-R2，Ｔｈ.R2-R3，・・・Ｔｈ.RN-1-RN）が設定されている。信号Ｓと各閾値との比較結果が領域コード化部ＲＣに入力される。
【００６２】
領域コード化部ＲＣは、上記の比較器ＣＰ１〜ＣＰＮ−１の出力が入力され、信号Ｓの信号強度に応じて複数個の領域に区分し、区分された各領域にそれぞれ対応する上位ビットデジタル信号ＵＢを生成（コード化）して、出力データ構築部ＯＤＢに出力する。
また、区分された領域ごとに異なるゲインＧａｉｎを設定して、外部入力によるゲイン可変の増幅器ＰＧＡに出力する。
【００６３】
図６（Ａ）のブロック図は、非常に概念的であり、特定の実施例には対応していない。これを実現するために、いくつかの実施例が存在し、例えばフラッシュ（ＦＬＡＳＨ）ＡＤコンバータを用いることができる。フラッシュＡＤコンバータでは、隣接する比較器の閾値の間隔は一定であるが、本実施形態においてはこれに限定されず、一定でなくてもよい。図４及び５などの場合のように、例えば、領域の数が少なくて、全信号領域に対して不均一な区分となる場合には、隣接する比較器の閾値の間隔は一定ではない。領域の幅は、小さい信号に対しては狭く、大きい信号に対しては広くなる。
【００６４】
他の可能な実施形態は、１つの比較器を用いて参照する閾値を変化させる構成である。この形態のほうが占有面積の点で安価となり、単一ランプのＡＤコンバータと同一ではないが似たような構成となり、違いは上記の場合で説明されたものに類似している。
【００６５】
一般的に、上記の処理を行うためにはどのような種類のＡＤコンバータでも使用することが可能である。しかし、本願の特別な特徴は、通常の実施形態と比較したときに利点がある、変更されたＡＤコンバータを用いることを可能とする。
【００６６】
実用的な理由のため、パラレル化の程度を高める場合には、非常に適した方法は１つの比較器を用いて閾値を変えることである。この方法は占有面積の点で最も経済的である。さらに、全てのゲイン領域を分割することは、同じアナログ回路、即ち、比較器を用いることから導かれる利点を有する。例えば、比較器にオフセットがある場合、このことは全ての場合に同じであり、その効果はデジタルドメインではキャンセルされる。また、それを補償するために閾値信号を変化させることでもキャンセル可能である。
この方法は、増幅を行う前に、即ち、入力される信号Ｓのみを用いてその増幅されたものを用いずに、ゲインの設定がなされるので、フィードフォワードと称せられる。
【００６７】
反対に、フィードバック方式では、ゲインを決めるのに用いられる情報は増幅後の信号を用いて得ることが可能である。この構成では、ゲインの設定と増幅が１つのユニットを形成する。これは、増幅が連続的なステップで行われる場合に有意となる。
【００６８】
図７（Ａ）は、フィードバック方式における固体撮像装置のＣＤＳ回路とＡＤ変換部の回路構成を示すブロック図である。図７（Ｂ）は、図７（Ａ）の構成におけるデータ処理の手順を示すダイヤグラムである。
【００６９】
図７（Ａ）及び（Ｂ）に示す構成では、領域区分部と前記増幅部を含む回路において、画素からのアナログ信号（信号Ｓ）が、増幅部（外部入力によるゲイン可変の増幅器ＰＧＡ）に入力されて所定のゲインＧａｉｎで増幅され、所定のゲインで増幅されたアナログ信号（Ｇａｉｎ＊Ｓ）が所定の閾値と比較される。
ここで、所定のゲインで増幅されたアナログ信号が所定の閾値を超えていない場合には、アナログ信号が上記の所定のゲインより大きなゲインで増幅され、増幅されたアナログ信号が所定の閾値と比較される工程が、所定の閾値を超えるまで、または、所定の回数繰り返すまで、繰り返される。
所定のゲインで増幅されたアナログ信号（Ｇａｉｎ＊Ｓ）が所定の閾値を超えたとき、または、所定の回数を繰り返したとき、繰り返しの回数から上位ビットデジタル信号ＵＢが生成される、また、下位ビットデジタル信号生成部に入力するための増幅されたアナログ信号（Ｇａｉｎ＊Ｓ）が出力される。
【００７０】
上記のフィードバック方式の回路動作について説明する。
ＣＤＳ回路を経て得られた画素からのアナログ信号（信号Ｓ）が、信号依存ゲイン増幅器ＳＤＧＡに入力される。信号依存ゲイン増幅器ＳＤＧＡにおいて、信号Ｓが増幅部（外部入力によるゲイン可変の増幅器ＰＧＡ）に入力され、その出力が領域区分部（ゲイン設定コード化部ＧＤＣ）に入力され、後述のプロセスを行うことで、領域区分部において区分された各領域に対応するゲインが設定される。
【００７１】
ここで、図７（Ｂ）の手順に従ってデータ処理が行われる。
新しいデータ処理を始めるにあたり、図７（Ｂ）に示すように、増幅部（外部入力によるゲイン可変の増幅器ＰＧＡ）に信号Ｓが入力され、ｉ＝１とする（ＳＴ１）。
次に、外部入力によるゲイン可変の増幅器ＰＧＡにおいて最小のゲインＧａｉｎが設定され、これに対応する閾値が設定され、増幅部（外部入力によるゲイン可変の増幅器ＰＧＡ）の入力（信号Ｓ）に対して上記で設定されたゲインが乗算されて信号Ｇａｉｎ＊Ｓが得られる（ＳＴ２）。
次に、上記の出力（Ｇａｉｎ＊Ｓ）が領域１と領域２の境界を指す第１の閾値と比較される（ＳＴ３）。比較の結果、出力が閾値より大きい場合（Ｙｅｓ）、それ以上の増幅は適用されず、外部入力によるゲイン可変の増幅器ＰＧＡの出力である信号（Ｇａｉｎ＊Ｓ）が、分解能のより低いＡＤコンバータＡＤＣに出力される（ＳＴ４）。
出力が閾値より小さい場合（Ｎｏ）、外部入力によるゲイン可変の増幅器ＰＧＡの出力はまだ十分に小さいことを意味し、続く読み出しチャネルにおける回路ブロック、主にはＡＤコンバータの非理想性の影響を小さくするために、さらなるゲインが適用される。そのとき、ゲインは元のステップ（ｉ）から次のステップ（ｉ＋１）へと増大され（ＳＴ５）、ＳＴ２以降の工程が繰り返され、新たな増幅されたデータが閾値と比較される。この閾値としては、最も単純な場合には一定の閾値であるが、各ステップで異なっていてもよい。
【００７２】
増幅及び比較のステップは、増幅された信号（Ｇａｉｎ＊Ｓ）が対応する閾値を超えるまで続けられる。その後、増幅された信号（Ｇａｉｎ＊Ｓ）が分解能のより低いＡＤコンバータへと出力され、また、最後のゲインが適用された領域がデジタルにコード化される（ＳＴ４）。コード化された領域は、当初の入力を表す最終的なデジタル信号の一部を形成し、即ち、上位ビットデジタル信号ＵＢとなる。
【００７３】
また、図７（Ａ）に示すように、ＡＤコンバータＡＤＣは、外部入力によるゲイン可変の増幅器ＰＧＡの出力（Ｇａｉｎ＊Ｓ）が入力され、下位ビットデジタル信号ＬＢを生成する。
また、出力データ構築部ＯＤＢは、上位ビットデジタル信号ＵＢと下位ビットデジタル信号ＬＢがそれぞれ入力されて、アナログ信号（信号Ｓ）の全体に対する全体デジタル信号ＤＳを生成する。
【００７４】
最終的なデジタル出力である全体デジタル信号ＤＳは、２つの部分を有する。
１つは、数ビット（通常２または３ビット）で、上述のように信号Ｓに対して区分された領域からコード化された上位ビットデジタル信号ＵＢである。
【００７５】
もう１つはより微細な変換であり、上記の区分された領域内でのアナログ−デジタル変換を示す。これは、外部入力によるゲイン可変の増幅器ＰＧＡの出力（Ｇａｉｎ＊Ｓ）をＡＤコンバータＡＤＣでデジタルに変換した出力である下位ビットデジタル信号ＬＢであり、適度なビット数（代表的には７ビット）を有する。
【００７６】
図８は、出力データ構築部ＯＤＢの構成を示すブロック図である。
出力データ構築部ＯＤＢは、信号依存ゲイン増幅器ＳＤＧＡからの上位ビットデジタル信号ＵＢと、ＡＤコンバータＡＤＣからの下位ビットデジタル信号ＬＢを受け取り、これらの信号から、データコード部ＤＣにおいて全体デジタル信号ＤＳを生成し、外部に出力する。
上記のように、上位ビットデジタル信号ＵＢと下位ビットデジタル信号ＬＢは、本来異なる性質の情報を示すものであり、従来のアナログデジタル変換とは異なるものとなっている。
【００７７】
本実施形態に係るアナログデジタル変換により上記のようにして生成されるデジタル信号は、本実施形態と同じ最大及び最小の信号を検出する従来の単一のＡＤコンバータによりアナログデジタル変換して得られるデジタル信号のビット数より、少ないビット数で表される。本実施形態に係る上記のデジタル信号は、ビット数を増やせば、従来のアナログデジタル変換で得られるデジタル信号に変換することもできる。
上記のように、出力データ構築部ＯＤＢは、従来技術より少ないビット数で表すことができる全体デジタル信号ＤＳを固体撮像装置の外部に出力することができる。
【００７８】
上述のフィードバック方式では、フィードフォワード方式より入り組んでいるが、以下のような利点がある。
（１）比較される信号が明らかに増幅されているので、比較器の非理想性からの影響がより小さい。
（２）比較及び増幅を同時に行うことができる。
（３）上記の理由から、より低速の比較器及び増幅器を用いることができ、回路の占有面積及び消費電力の点でコストを削減できる。
【００７９】
上記の機能のいくつかは、同じ回路を再び用いるような構成とすることができる。
【００８０】
本実施形態の固体撮像装置において、上記のアナログデジタル変換部が、アレイ状に集積された画素の列（カラム）ごとに設けられていることが好ましい。このように、列（アレイ）などの複数個の画素ごとにアナログデジタル変換部を含む出力系統などをまとめることをパラレル化すると称する。
固体撮像装置の受光面に画素がアレイ状に複数個集積されている場合に、画素の列（カラム）ごとに上記の構成のアナログデジタル変換部が設けられている場合、各回路ブロックは非常に単純で、小さく、低消費電力となる。パラレル化の程度が高くなると、パラレル化していない場合より、各演算処理にかけられる時間を長くとることができる。
【００８１】
上記の本実施形態の固体撮像装置において、領域区分部においてアナログ信号がどの領域に区分されても、下位ビットデジタル信号生成部において、領域ごとに異なるゲインで増幅された前記アナログ信号を共通のランプ信号と比較してデジタル化し、下位ビットデジタル信号を生成する構成とすることができる。
ランプ信号を生成する回路を小さくでき、占有面積と消費電力の点で有利である。
【００８２】
さらに具体的な実施例について説明する。
図９（Ａ）は、本実施形態に係る固体撮像装置のＣＤＳ回路とＡＤ変換部の回路構成を示すブロック図であり、図９（Ｂ）は図９（Ａ）の回路ブロックを実施するための実施例に係るブロック図である。
【００８３】
信号（信号Ｎまたは信号ＭＳ）を読み出すのにかけられる時間には限りがあるので、信号は記憶素子、通常はキャパシタに蓄積しておかなければならない。このため、サンプリングノイズＫＴ／Ｃのために基本フロアノイズが限定される。この占有領域はほとんど調整できないが、残りの部分を実施するための領域は回路技術に大きく依存する。
【００８４】
図９（Ａ）におけるＣＤＳ回路とＳＤＧＡ回路に相当する部分Ｘと、ＡＤコンバータＡＤＣに相当する部分Ｙを、図９（Ｂ）に示す回路構成で実施することができる。
図９（Ｂ）に示すように、ＣＤＳ回路とＳＤＧＡ回路が結合された回路構成となっている。
上述のように画素からの信号Ｎと信号ＮＳの出力は、バッファＢｕｆなどを介して差分積分器ＤＩＮに入力され、差分（信号Ｓ）が演算され、また、所定の増幅率（Ｇａｉｎ）で増幅される。これは、差分積分器ＤＩＮの出力が、信号Ｎと信号ＮＳの差分に比例することを意味する。
得られた差分増幅信号（Ｇａｉｎ＊Ｓ）は、比較器ＣＰＡに入力され、所定の閾値Ｖｔｈと比較される。
比較の結果、差分信号がＶｔｈを超えていなけれれば、その結果を積算停止及びコード化部ＳＩＣに入力し、差分を前回より高い増幅率（Ｇａｉｎ）で増幅するように積算が演算処理される。積算増幅された信号（Ｇａｉｎ＊Ｓ）が閾値Ｖｔｈを超えるまで、上記の工程が繰り返し行われる。
また、上記の比較の結果、差分増幅信号がＶｔｈを超えていれば、その結果を積算停止及びコード化部ＳＩＣに入力してそれ以上の積算増幅を停止し、上記の積算増幅された信号（Ｇａｉｎ＊Ｓ）をＡＤコンバータＡＤＣに入力し、また、そのときの区分された各領域にそれぞれ対応する上位ビットデジタル信号ＵＢを生成（コード化）して、上位ビットデジタル信号を出力データ構築部ＯＤＢに出力する。
【００８５】
図１０（Ａ）は上記の差分積分器ＤＩＮの詳細な回路構成を具体的に示す回路図であり、図１０（Ｂ）及び（Ｃ）は、図１０（Ａ）の相駆動に対応して実際に形成される回路を示す。
図１０（Ａ）に示すように、相駆動されるスイッチ素子とキャパシタを組み合わせて実施することができる。
例えば、第１相（φ１）でｏｎとなり、第２相（φ２）でｏｆｆとなるスイッチＳＷ１と、第２相（φ２）でｏｎとなり、第１相（φ１）でｏｆｆとなるスイッチＳＷ２及びキャパシタＣ１，Ｃ２が差分演算部ＤＩＦに接続された構成である。
まず、図１０（Ｂ）に示す第１相（φ１）の回路構成となる。第１相（φ１）ではスイッチＳＷ１がｏｎとなり、スイッチＳＷ２とがｏｆｆとなる。このとき、信号Ｓの電位Ｖｓに対応する電荷がキャパシタＣ１に蓄積される。キャパシタＣ２には電荷が蓄積されておらず、０Ｖが差分演算部ＤＩＦにフィードバックされている。
次に、図１０（Ｃ）に示す第２相（φ２）の回路構成となる。第２相（φ２）ではスイッチＳＷ２がｏｎとなり、スイッチＳＷ１とがｏｆｆとなる。このとき、信号Ｓに対応する電荷が蓄積されたキャパシタＣ１中の電荷がキャパシタＣ２に移動し、差分演算部ＤＩＦの出力がＶｓとなる。
上記の第１第１相（φ１）と第２相（φ２）の駆動サイクルを繰り返すと、繰り返した回数分積算増幅された出力（Ｖｓ＊ｎ）が得られる。
【００８６】
また、ＡＤコンバータＡＤＣに入力された積算増幅された信号（Ｇａｉｎ＊Ｓ）は、比較器ＣＰＢに入力され、アナログランプ信号ＡＲＰを比較される。比較器ＣＰＢの出力とデジタルランプ信号ＤＲＰからデジタルレジスタＤＲＧにより下位ビットデジタル信号ＬＢを生成して、下位ビットデジタル信号を出力データ構築部ＯＤＢに出力する。
上記の構成は、本質的にノイズに対して鈍感な回路であり、高分解能ＡＤコンバータを用いることが可能である。また、低分解能ＡＤコンバータでも可能である。低分解能ＡＤコンバータを採用する場合、コストが削減可能である。
【００８７】
比較器の消費電力は、比較速度に比例する。１サイクルごとに１つの差分入力を分解する比較器は相当の電力を消費する。しかし、上述の構成においては、固定された１つの比較ランプしか持たない。従って、比較器で見られる波形は入力信号に常時関係がない。異なるのは、比較器が停止する時刻のみである。この特性のため、比較器が入力を分解するのに１サイクル以上をかけることができ、消費電力に対する要求が低減可能である。
【００８８】
比較器は、開ループで演算する増幅器であるので、バンド幅は小さく、ノイズへの寄与も大変小さい。さらに、このノイズは増幅された信号に付加されるものであるので、入力に帰せられる等価なノイズは、適用されたゲインで除されたものとなる。これは、比較器のノイズを、より早い段階の信号経路を含めて、他のノイズ源に比べて無視しうるものにする。
【００８９】
デジタル化したイメージに人工的なものを生成する非理想的な効果は、オフセット（ｏｆｆｓｅｔ）と異なるチャンネルの比較器間のダイナミックな応答の不釣合いである。しかし、これらは、デジタル領域でキャンセル可能な一定のオフセットエラーを生成する。
【００９０】
上記のキャンセル化は、次のように行われる。
まず、入力信号なしで１つまたはいくつかのダミーの変換を処理し、対応するオフセットをデジタル的に保持する。それから、通常の変換において、上記のオフセットを入力から減じ、全てのシステム的な非理想的効果をキャンセルする。
【００９１】
上記の方法で、信号経路における全てのシステム的なオフセットが補償される。このように、この効果は低分解能ＡＤコンバータの比較器に限定されるものではない。しかし、多段ランプ方式には適用できない。その理由は、多段ランプ方式では、オフセットは入力信号の１つの機能となっており、入力なしで得た値で補償することができないためである。
【００９２】
図１１は、上記の回路ブロックを用いて構成したイメージセンサの一例のレイアウト図である。
センサ部１０、ラインメモリ部１１、ゲイン設定部１２、ゲインレジスタ部１３、ＡＤコンバータ部１４、ＡＤコンバータレジスタ部１５、デジタル補正及びシリアル化部１６からなる。
センサ部１０は、ＣＭＯＳセンサ画素がアレイ状に集積されて構成されている。
ラインメモリ部１１は、画素からの出力信号である信号Ｎと信号ＮＳを画素の列（カラム）ごとに一時保持するメモリであり、画素の列（カラム）ごとに設けられている。
ゲイン設定部１２は、上記の実施形態におけるゲイン設定コード化部ＧＤＣであり、画素の列（カラム）ごとに設けられている。
ゲインレジスタ部１３は、ゲイン設定コード化部ＧＤＣでコード化された上位ビットデジタル信号を保持するレジスタで、画素の列（カラム）ごとに設けられている。
ＡＤコンバータ部１４は、設定されたゲインで増幅された信号ＳをＡＤ変換する回路で、画素の列（カラム）ごとに設けられている。
ＡＤコンバータ部１４の隣接部に、ＡＤコンバータで用いるランプ信号を生成するランプ信号生成部１４ａが設けられている。
ＡＤコンバータレジスタ部１５は、ＡＤコンバータ部１４で生成された下位ビットデジタル信号を保持するレジスタで、画素の列（カラム）ごとに設けられている。
デジタル補正及びシリアル化部１６は、上位ビットデジタル信号と下位ビットデジタル信号から全体デジタル信号を生成し、また、デジタル補正及びシリアル化を行う。
【００９３】
上記のゲインレジスタ部とＡＤ変換レジスタ部を有するデジタルブロックについて説明する。
図１２は、上記のデジタルブロックの回路ブロック図である。ゲインレジスタ部１３、ＡＤ変換レジスタ部１５、ＦＰＮメモリ１７、ＡＬＵ／シリアル化部１８を有する。
デジタルブロックは、いくつかのシフトレジスタ、メモリ及びＡＬＵから構成される。ＡＬＵは非常に単純な回路であり、加算、減算及びシフトの演算が可能であればよい。
センサ部の画素から、ゲイン設定部でコード化された上位ビットデジタル信号がゲインレジスタ部１３に、ＡＤコンバータ部で変換された下位ビットデジタル信号がＡＤコンバータレジスタ部１５に、画素の行（ｒｏｗ）ごとにパラレル転送ＰＴで転送される。
ＦＰＮメモリはＦＰＮを補正するのに必要なデータを記憶する。このメモリは、補正段階においてＡＬＵによってデータ補充される。
上位ビットデジタル信号が下位ビットデジタル信号は、ゲインレジスタ部１３とＡＤコンバータレジスタ部１５に画素の行（ｒｏｗ）ごとにそれぞれパラレル転送ＰＴで転送された後、続く行（ｒｏｗ）処理時間でシリアル化される。この回路は、パイプラインＡＤコンバータと同様に動作する。ＦＰＮメモリのデータでの補正は、シリアル化処理中に、ＡＬＵにおいて行われる。
上記のようにゲインレジスタ部１３、ＡＤ変換レジスタ部１５及びＦＰＮメモリ１７からシリアル処理（ＳＰ）でＡＬＵ／シリアル化部１８へと信号処理がなされ、ＡＬＵ／シリアル化部１８からシリアル出力ＳＯで外部への信号出力がなされる。
【００９４】
図１２のブロック図は、１つの実施例であり、シリアル化は必ずしも必用ではない。パラレル的な信号処理も可能であり、パラレル化の程度も、全カラムに対する１つのブロックから、カラムごとのブロック処理までの範囲で可能である。その中間のいくつかのカラムが処理されるような構成も可能であり、シリアル化ブロックの数を縮小できる。
【００９５】
上記の選択肢において、それぞれの場合の最適な構成は、処理とデータ処理速度の複合により決められる。
【００９６】
補正処理は、例えば、以下のように行う。補正中において、いくつかの暗状態の画素の行（ｒｏｗ）が読み出され、ＡＬＵブロックがＦＰＮメモリに格納するデータを演算処理する。例えば、この操作はフレームごとに１回行う。
【００９７】
また、ＦＰＮ補正及びシリアル化は、以下のようにして行う。
ＦＰＮが演算され、ＦＰＮメモリに格納されたら、光が照射された画素からの信号に対応する最初の信号が行（ｒｏｗ）ごとにデジタルブロックに転送される。
この場合、ＡＬＵの処理は、ＦＰＮメモリに格納されたデータを用いてＦＰＮを除去（減算）することである。ＦＰＮが減算されて得られるデータは、システムの外部に出力される。最後の行（ｒｏｗ）が補正され、シリアル化されたら、直ちに次のフレームのデータ処理を開始する。
【００９８】
本実施形態の固体撮像装置は、光量に応じて生成される光信号であるアナログ信号をデジタル信号に変換するときに、アナログデジタル変換のための回路が占有する領域を拡大させず、また、信号に含まれるノイズを増大させずに、変換することができる。
【００９９】
上記の実施形態においては、画素が複数個アレイ状に集積された固体撮像装置に適用したものであるが、画素が複数個アレイ状に集積されていない光センサにも適用可能である。
【０１００】
また、上記の実施形態においては、画素が設けられた固体撮像装置について説明しているが、画素を有さず、アナログの光信号を外部から入力されてデジタル変換するアナログデジタルコンバータ及びアナログデジタル変換方法に適用することも可能である。
【０１０１】
また、ＡＤコンバータＡＤＣにおいて用いられるアナログランプ信号は、単一の傾きを有するランプ信号でもよく、多段のランプを有するランプ信号であってもよい。
さらに、ＡＤコンバータとしては、ランプ信号を用いたランプＡＤコンバータのほか、サイクリックＡＤコンバータを採用してもよい。
【０１０２】
本発明は上記の説明に限定されない。
例えば、実施形態ではＣＭＯＳイメージセンサについて説明したが、これに限らず、光を受光して生成されたアナログの光信号をデジタル化する装置及び方法に適用可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
【産業上の利用可能性】
【０１０３】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
【０１０４】
本発明のアナログデジタルコンバータは、イメージセンサなどにおいてアナログの光信号をデジタル信号に変換する装置に適用できる。
【０１０５】
本発明のアナログデジタル変換方法は、イメージセンサなどにおいてアナログの光信号をデジタル信号に変換する装置に方法できる。
【図面の簡単な説明】
【０１０６】
【図１】図１はＣＭＯＳイメージセンサを構成する１つの画素（ピクセル）ＰＸの等価回路図である。
【図２】図２は図１のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
【図３】図３は本発明の実施形態に係る固体撮像装置における上記の信号Ｎと信号ＮＳの差分を演算処理して信号Ｓを算出する相関二重サンプリング回路（ＣＤＳ回路）と、それに接続されているＡＤ変換部の回路構成を示すブロック図である。
【図４】図４は本発明の実施形態において、受光部に入射する光の照度に対する増幅して得られた出力を示すグラフである。
【図５】図５は本発明の実施形態において電子的ノイズとショットノイズ比較を等価な電子に換算して示したグラフである。
【図６】図６（Ａ）は本発明の実施形態のフィードフォワード方式における固体撮像装置のＣＤＳ回路とＡＤ変換部の回路構成を示すブロック図であり、図６（Ｂ）は、図６（Ａ）中のゲイン設定コード化部ＧＤＣの構成を示すブロック図である。
【図７】図７（Ａ）は本発明の実施形態のフィードバック方式における固体撮像装置のＣＤＳ回路とＡＤ変換部の回路構成を示すブロック図であり、図７（Ｂ）は、図７（Ａ）の構成におけるデータ処理の手順を示すダイヤグラムである。
【図８】図８は本発明の実施形態の出力データ構築部の構成を示すブロック図である。
【図９】図９（Ａ）は本発明の実施形態に係る固体撮像装置のＣＤＳ回路とＡＤ変換部の回路構成を示すブロック図であり、図９（Ｂ）は図９（Ａ）の回路ブロックを実施するための実施例に係るブロック図である。
【図１０】図１０（Ａ）は本発明の実施形態の差分積分器の詳細な回路構成を具体的に示す回路図であり、図１０（Ｂ）及び（Ｃ）は、図１０（Ａ）の相駆動に対応して実際に形成される回路を示す。
【図１１】図１１は本発明の実施形態の回路ブロックを用いて構成したイメージセンサの一例のレイアウト図である。
【図１２】図１２は本発明の実施形態のデジタルブロックの回路ブロック図である。
【図１３】図１３は従来例に係る画素から出力される信号に対する信号処理回路図である。
【図１４】図１４は従来例に係るランプＡＤコンバータを用いた画素から出力される信号に対する信号処理回路図である。
【図１５】図１５は従来例に係る多段ランプＡＤコンバータで用いられる多段のランプを示すグラフである。
【図１６】図１６は従来例に係るサイクリックＡＤの信号処理回路図である。
【符号の説明】
【０１０７】
１０…センサ部１０、１１…ラインメモリ部、１２…ゲイン設定部、１３…ゲインレジスタ部、１４…ＡＤコンバータ部、１４ａ…ＡＤコンバータで用いるランプ信号を生成する、１５…ＡＤコンバータレジスタ部、１６…デジタル補正及びシリアル化部、１７…ＦＰＮメモリ、１８…ＡＬＵ／シリアル化部、ＡＤＣ…アナログデジタルコンバータ（ＡＤコンバータ）、ＡＭ…アナログメモリ、ＡＲＰ…アナログランプ信号、Ｂｕｆ…バッファ、Ｃ１，Ｃ２…キャパシタ、ＣＰＡ，ＣＰＢ，ＣＰ１〜ＣＰ４…比較器、ＣＤＳ…相関二重サンプリング回路、ＤＣ…データコード部、ＤＩＦ…差分演算部、ＤＩＮ…差分積分器、ＤＲＧ…デジタルレジスタ、ＤＲＰ…デジタルランプ信号、ＤＳ…全体デジタル信号、ＦＤ…フローティングディフュージョン、ＧＤＣ…ゲイン設定コード化部、ＬＢ…下位ビットデジタル信号、ＯＤＢ…出力データ構築部、ＰＤ…フォトダイオード、ＰＧＡ…外部入力によるゲイン可変の増幅器、ＰＸ１〜ＰＸ４…画素、ＲＣ…領域コード化部、ＲＳ…リセットトランジスタ、ＳＤＧＡ…信号依存ゲイン増幅器、ＳＩＣ…積算停止及びコード化部、ＳＬ…選択ライン、ＳＲH…列シフトレジスタ、ＳＲV…行シフトレジスタ、ＳＦ…増幅トランジスタ、ＳＷ１，ＳＷ２…スイッチＴ…転送トランジスタ、ＵＢ…上位ビットデジタル信号、ＶＯＵＴ…出力（ライン）、ＶＲ…電源電圧、Ｘ…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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