(57)【要約】【課題】ＣＶＤ装置への出し入れ回数を減らした表示装置の製造方法および表示装置を提供すること。【解決手段】本発明にかかる表示装置の製造方法は、絶縁基板上に第１の電極膜と第２の電極膜とを含む導電層、第１の絶縁層、半導体膜、第２の絶縁層および保護層を形成する工程と、半導体膜の上方の第１の領域に配置される所定の厚さの第１のレジスト膜と、第２の電極膜の上方の第２の領域に配置される開口部と、それら以外の領域に配置される厚い第２のレジスト膜と、を保護層上に形成する工程と、第２の領域下をエッチングする工程と、第１のレジスト膜をアッシングにより除去する工程と、第１の領域下に半導体膜に達する第１の孔を形成し、かつ第２の領域下に第２の電極膜に達する第２の孔を形成する工程と、第２のレジスト膜を除去する工程と、半導体膜および第２の電極膜と接続される配線を形成する工程と、を含む。【選択図】図３
2010097077.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に第１の電極膜と前記第１の電極膜と離間して設けられた第２の電極膜とを含む導電層を形成する工程と、
前記導電層が形成された前記絶縁基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層の上層に、前記第１の電極膜の少なくとも一部と平面的に重なる半導体膜を形成する工程と、
前記半導体膜が形成された前記絶縁基板上に第２の絶縁層を形成する工程と、
前記第２の絶縁層が形成された前記絶縁基板上に保護層を形成する工程と、
前記保護膜上に、前記半導体膜の少なくとも一部と平面的に重なる第１の領域に所定の厚さの第１のレジスト膜を形成し、前記第２の電極膜の少なくとも一部と平面的に重なる領域にレジスト膜が形成されない第２の領域を有し、前記第１の領域および第２の領域以外の領域に前記第１のレジスト膜より厚い第２のレジスト膜を形成する工程と、
前記第２の領域下の前記保護層、前記第１の絶縁層および前記第２の絶縁層のうち少なくとも一部をエッチングにより除去する第１エッチング工程と、
前記第１のレジスト膜をアッシングにより除去する工程と、
前記第１の領域下の前記半導体膜をエッチングにより露出させ前記半導体膜に達する第１の孔を形成し、かつ前記第２の領域下の前記第２の電極膜に達する第２の孔を形成する第２エッチング工程と、
前記第２のレジスト膜を除去する工程と、
前記第１の孔を通じて前記半導体膜と電気的に接続される配線と、前記第２の孔を通じて前記第２の電極膜と電気的に接続される配線と、を形成する工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項２】
前記第１の領域は、前記半導体膜と重なる領域に互いに離間して２つ形成されていることを特徴とする請求項１記載の表示装置の製造方法。
【請求項３】
前記第１の電極膜は、前記半導体膜とともに薄膜トランジスタを構成する、
ことを特徴とする請求項１又は請求項２に記載の表示装置の製造方法。
【請求項４】
前記保護層は窒化シリコンを含む、
ことを特徴とする請求項１から請求項３の何れか１項に記載の表示装置の製造方法。
【請求項５】
前記第１の絶縁層は酸化シリコンを含む、
ことを特徴とする請求項１から請求項４の何れか１項に記載の表示装置の製造方法。
【請求項６】
前記第１エッチング工程は、前記第２の領域下の前記第２の電極膜を露出させる、
ことを特徴とする請求項１から請求項5の何れか１項に記載の表示装置の製造方法。
【請求項７】
前記第１エッチング工程は、前記第２の領域下の前記第２の電極膜を露出させない、
ことを特徴とする請求項１から請求項5の何れか１項に記載の表示装置の製造方法。
【請求項８】
前記第１の電極膜と前記第２の電極膜は、同一の材料で形成されていることを特徴とする請求項１から請求項７に何れか１項に記載の表示装置の製造方法。
【請求項９】
前記第１の電極膜と前記第２の電極膜は、Ｍｏ、Ｗ、ＭｏＷ合金の何れかで形成されていることを特徴とする請求項８に記載の表示装置の製造方法。
【請求項１０】
絶縁基板上に設けられ第１の電極膜と前記第１の電極膜と離間して設けられた第２の電極膜とが形成される第１の導電層と、
前記第１の導電層上に設けられる第１の絶縁層と、
前記第１の絶縁層上に設けられ、前記第１の電極膜の少なくとも一部と平面的に重なる半導体層と、
前記半導体層上に設けられる第２の絶縁層と、
前記第２の絶縁層上に設けられた保護層と、
前記保護層および前記第２の絶縁層を貫通して前記半導体膜に至る複数の第１の孔と、
前記保護層、前記第２の絶縁層および前記第１の絶縁層を貫通して前記第２の電極膜に至る１または複数の第２の孔と、
前記第１の孔を通じて前記半導体膜と電気的に接続される配線と、前記第２の孔を通じて前記第２の電極膜と電気的に接続される配線と、を含み、
前記第２の孔は、段差部を内部に備える、
ことを特徴とする表示装置。
【請求項１１】
前記段差部は、前記第２の絶縁層に形成されていることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記第１の電極膜と前記第２の電極膜は、同一の材料で形成されていることを特徴とする請求項１０又は請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記第１の電極膜と前記第２の電極膜は、Ｍｏ、Ｗ、ＭｏＷ合金の何れかで形成されていることを特徴とする請求項１２に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば液晶表示装置を代表とする表示装置で使用されるアレイ基板は、一般的に薄膜トランジスタと配線用電極ＣＭ、配線用電極ＣＭと配線を接続するコンタクトホールとを含んで形成される。
【０００３】
図１５は、従来の液晶表示装置のアレイ基板における薄膜トランジスタとコンタクトホールの断面を示す図である。従来のアレイ基板は、絶縁基板であるガラス基板ＳＵＢと、ガラス基板ＳＵＢ上に設けられ、ゲート電極ＧＭと配線用電極ＣＭとが形成される第１の導電層と、第１の導電層上に設けられる第１の絶縁層ＧＩと、第１の絶縁層上に設けられ第１の電極膜の上方に半導体膜ＰＳが形成される半導体層と、半導体層上に設けられる第２の絶縁層ＳＩと、第２の絶縁層を貫通して半導体膜に至る複数のコンタクトホールＣＨ１，ＣＨ２と、第２の絶縁層および第１の絶縁層を貫通して第２の電極膜に至るコンタクトホールＣＨ３と、コンタクトホールＣＨ１，ＣＨ２を通じて半導体膜ＰＳと電気的に接続される配線であるドレイン電極ＤＴおよびソース電極ＳＴと、コンタクトホールＣＨ３を通じて第２の電極膜と電気的に接続される配線ＣＥと、それらの配線の層の上に形成される保護層ＰＩと、を含んでいる。ゲート電極ＧＭ、半導体膜ＰＳ、ドレイン電極ＤＴおよびソース電極ＳＴは薄膜トランジスタを構成している。
【０００４】
図１６から図２１は、従来の表示装置の特にアレイ基板に関する製造方法を示す図である。従来の表示装置のアレイ基板は、以下に示すような製造方法で製造される。はじめにガラス基板ＳＵＢ上にゲート電極ＧＭおよび配線用電極ＣＭを含む導電層の形成およびパターニングと、第１の絶縁層ＧＩの形成と、半導体膜ＰＳの形成およびパターニング（図１６参照）とが行われ、各層が形成される。上記パターニングには例えば公知のフォトリソグラフィ技術を用いる。
【０００５】
そしてＣＶＤ装置を用いて第２の絶縁層ＳＩ（図１７参照）を形成する。次にガラス基板ＳＵＢはＣＶＤ装置から取り出され、レジスト膜ＲＥが塗布された後（図１８参照）フォトリソグラフィによりレジストパターンが生成される（図１９参照）。それに対し例えばフッ化水素酸等を用いた１回のウェットエッチングにより半導体膜ＰＳと配線用電極ＣＭとのそれぞれと接するコンタクトホールＣＨ１，ＣＨ２，ＣＨ３が形成される（図２０参照）。その後導電層の形成やフォトリソグラフィによりコンタクトホールＣＨ１，ＣＨ２，ＣＨ３を充填しかつその周りを覆うように配線が形成され（図２１参照）、その上方にＣＶＤ装置により保護層ＰＩが形成される（図１５参照）。さらに保護層ＰＩの上方に画素電極等の透明電極が形成されて従来のアレイ基板および液晶表示装置が製造される。上記従来技術は例えば下記特許文献１に開示されている。
【特許文献１】特開平１１−１０１９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の従来の表示装置の製造方法では、絶縁基板に対しＣＶＤ装置を用いて第２の絶縁層ＳＩを形成した後、ＣＶＤ装置を用いて保護層ＰＩを形成する前に、ＣＶＤ装置の外でコンタクトホールＣＨ１，ＣＨ２，ＣＨ３の形成および配線の形成を行う必要があった。すると、ＣＶＤ装置へ絶縁基板を出し入れする回数が多くなり、結果として全体の製造工程も煩雑になっていた。
【０００７】
本発明は上記課題に鑑みてなされたものであって、その目的は、製造工程を簡略化した表示装置の製造方法およびそれにより製造された表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００９】
本発明にかかる表示装置の製造方法は、絶縁基板上に第１の電極膜と前記第１の電極膜と離間して設けられた第２の電極膜とを含む導電層を形成する工程と、前記導電層が形成された前記絶縁基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層の上層に、前記第１の電極膜の少なくとも一部と平面的に重なる半導体膜を形成する工程と、前記半導体膜が形成された前記絶縁基板上に第２の絶縁層を形成する工程と、前記第２の絶縁層が形成された前記絶縁基板上に保護層を形成する工程と、前記保護膜上に、前記半導体膜の少なくとも一部と平面的に重なる第１の領域に所定の厚さの第１のレジスト膜を形成し、前記第２の電極膜の少なくとも一部と平面的に重なる領域にレジスト膜が形成されない第２の領域を有し、前記第１の領域および第２の領域以外の領域に前記第１のレジスト膜より厚い第２のレジスト膜を形成する工程と、前記第２の領域下の前記保護層、前記第１の絶縁層および前記第２の絶縁層のうち少なくとも一部をエッチングにより除去する第１エッチング工程と、前記第１のレジスト膜をアッシングにより除去する工程と、前記第１の領域下の前記半導体膜をエッチングにより露出させ前記半導体膜に達する第１の孔を形成し、かつ前記第２の領域下の前記第２の電極膜に達する第２の孔を形成する第２エッチング工程と、前記第２のレジスト膜を除去する工程と、前記第１の孔を通じて前記半導体膜と電気的に接続される配線と、前記第２の孔を通じて前記第２の電極膜と電気的に接続される配線と、を形成する工程と、を含むことを特徴とする。
【００１０】
また、本発明の一態様では、前記第1の領域は、前記半導体膜と重なる領域に互いに離間して２つ形成されてもよい。
【００１１】
また、本発明の一態様では、前記第１の電極膜は、前記半導体膜とともに薄膜トランジスタを構成してもよい。
【００１２】
また、本発明の一態様では、前記保護層は窒化シリコンを含んでもよい。
【００１３】
また、本発明の一態様では、前記第１の絶縁層は酸化シリコンを含んでもよい。
【００１４】
また、本発明の一態様では、前記第１エッチング工程は、前記第２の領域下の前記第２の電極膜を露出させてもよい。
【００１５】
また、本発明の一態様では、前記第１エッチング工程は、前記第２の領域下の前記第２の電極膜を露出させなくてもよい。
【００１６】
また、本発明の一態様では、前記第１の電極膜と前記第２の電極膜は、同一の材料で形成されてもよい。
【００１７】
また、本発明の一態様では、前記第１の電極膜と前記第２の電極膜は、Ｍｏ、Ｗ、ＭｏＷ合金の何れかで形成されてもよい。
【００１８】
本発明にかかる表示装置は、絶縁基板上に設けられ第１の電極膜と前記第１の電極膜と離間して設けられた第２の電極膜とが形成される第１の導電層と、前記第１の導電層上に設けられる第１の絶縁層と、前記第１の絶縁層上に設けられ、前記第１の電極膜の少なくとも一部と平面的に重なる半導体層と、前記半導体層上に設けられる第２の絶縁層と、前記第２の絶縁層上に設けられた保護層と、前記保護層および前記第２の絶縁層を貫通して前記半導体膜に至る複数の第１の孔と、前記保護層、前記第２の絶縁層および前記第１の絶縁層を貫通して前記第２の電極膜に至る１または複数の第２の孔と、前記第１の孔を通じて前記半導体膜と電気的に接続される配線と、前記第２の孔を通じて前記第２の電極膜と電気的に接続される配線と、を含み、前記第２の孔は、段差部を内部に備える、ことを特徴とする。
【００１９】
また、本発明の一態様では、前記段差部は、前記第２の絶縁層に形成されていてもよい。
【００２０】
また、本発明の一態様では、前記第１の電極膜と前記第２の電極膜は、同一の材料で形成されてもよい。
【００２１】
また、本発明の一態様では、前記第１の電極膜と前記第２の電極膜は、Ｍｏ、Ｗ、ＭｏＷ合金の何れかで形成されてもよい。
【発明の効果】
【００２２】
本発明によれば、表示装置の製造工程において絶縁基板をＣＶＤ装置に出し入れする回数を減らし製造工程を簡略化した表示装置の製造方法およびその製造方法により製造された表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。なお、以下で説明する実施形態は、ＩＰＳ（In-Plane-Switching）方式の液晶表示装置に本発明を適用した場合の例である。
【００２４】
［第１の実施形態］
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバＩＣと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などの絶縁基板に加工などがされたものである。
【００２５】
図１は、上述の液晶表示装置のアレイ基板における表示領域の一部の等価回路を示す図である。アレイ基板では、多数のゲート信号線ＧＬが互いに平行に横方向に延びており、また、多数の映像信号線ＤＬが互いに平行に縦方向に延びている。そして、これらゲート信号線ＧＬ及び映像信号線ＤＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となる。また、各ゲート信号線ＧＬに対応してコモン信号線ＣＬが横方向に延びている。
【００２６】
ゲート信号線ＧＬ及び映像信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＭはゲート信号線ＧＬに接続され、ドレイン電極ＤＴは映像信号線ＤＬにつながっている。また、各画素領域には画素電極ＰＸ及びコモン電極ＣＴが対になって形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、コモン電極ＣＴはコモン信号線ＣＬに接続されている。
【００２７】
図２は、アレイ基板の１つの画素領域を拡大した平面図である。図２に示すように、ゲート信号線ＧＬと映像信号線ＤＬとが交差する箇所に薄膜トランジスタＴＦＴが存在する。薄膜トランジスタＴＦＴには、半導体膜ＰＳが設けられている。本実施形態における半導体膜ＰＳは、ゲート信号線ＧＬと接続するゲート電極ＧＭの上側の層に位置して、映像信号線ＤＬにつながるドレイン電極ＤＴと、画素電極ＰＸと接続するソース電極ＳＴの下側の層に位置している。そして半導体膜ＰＳは、ドレイン電極ＤＴとソース電極ＳＴに接続されている。なお本図の例では、ドレイン電極ＤＴは映像信号線ＤＬに含まれている。
【００２８】
以上の回路構成において、各画素のコモン電極ＣＴにコモン信号線ＣＬを介してコモン電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸとコモン電極ＣＴの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００２９】
図３は、図２のIII−III断面および画素領域外に存在するコンタクトホールＣＨ３の断面を示す図である。薄膜トランジスタＴＦＴと画素領域外のコンタクトホールＣＨ３を含むアレイ基板は、具体的には、絶縁基板であるガラス基板ＳＵＢ上に、導電層と、導電層上に設けられる第１の絶縁層ＧＩと、第１の絶縁層上に設けられる半導体層と、半導体層上に設けられる第２の絶縁層ＳＩと、その上に設けられた保護層ＰＩとが積層されて構成されている。導電層には、ゲート電極ＧＭとゲート電極ＧＭと離れて設けられる配線用電極ＣＭとが形成されている。半導体層には、ゲート電極ＧＭの上方に半導体膜ＰＳが形成されている。そして、保護層ＰＩおよび第２の絶縁層ＳＩを貫通して半導体膜ＰＳに至る複数のコンタクトホールＣＨ１，ＣＨ２と、保護層ＰＩ、第２の絶縁層ＳＩおよび第１の絶縁層ＧＩを貫通して配線用電極ＣＭに至るコンタクトホールＣＨ３が形成されている。さらにコンタクトホールＣＨ１，ＣＨ２を通じて半導体膜ＰＳと電気的に接続される配線であるドレイン電極ＤＴおよびソース電極ＳＴと、コンタクトホールＣＨ３を通じて配線用電極ＣＭと電気的に接続される配線であるコンタクト配線ＣＥとが形成されている。従来と異なり第２の絶縁層ＳＩと保護層ＰＩとの間にコンタクト配線ＣＥが存在しない。
【００３０】
ゲート電極ＧＭおよび配線用電極ＣＭは、例えばモリブデン、タングステン、或いはモリブデン・タングステン合金（ＭｏＷ）の単層によって形成されている。第１の絶縁層ＧＩおよび第２の絶縁層ＳＩは、酸化シリコンによって形成されている。保護層ＰＩは窒化シリコンによって形成されており、外部からの水分等に弱い酸化シリコンの層を保護している。また、酸化シリコンは窒化シリコンに比べ誘電率が低い。また例えばドレイン電極ＤＴ、ソース電極ＳＴおよびコンタクト配線ＣＥは、ＡｌＳｉなどのＡｌ合金がＭｏＷまたはＴｉによってサンドイッチされた構造をしている。
【００３１】
ゲート電極ＧＭと、半導体膜ＰＳは、薄膜トランジスタＴＦＴを構成している。本実施形態では半導体膜ＰＳの素材は、低温ポリシリコンである。トランジスタの特性を得るために、例えばリン等の不純物が半導体膜ＰＳのＬＤＤ領域、ｎ＋領域等に様々な濃度で打ち込まれている。
【００３２】
ここで、コンタクトホールＣＨ３の内部には段差部があり、コンタクトホールＣＨ３の内部および周縁部にＡｌＳｉなどのＡｌ合金やＭｏＷまたはＴｉ等の層が形成されたコンタクト配線ＣＥは、従来のコンタクトホールに形成された配線と比べると、段差部より上の部分で配線が太くなる。これにより、電気抵抗が少なくなっている。
【００３３】
以下ではこれまでに説明した構造を有するアレイ基板を製造する方法について説明する。はじめに、ガラス基板ＳＵＢ上にＭｏＷ等を成膜し、フォトリソグラフィによりゲート電極ＧＭおよび配線用電極ＣＭのパターンを形成する。そして酸化シリコンをＣＶＤ装置により成膜し第１の絶縁層ＧＩを形成する。続いて低温ポリシリコン（ＬＴＰＳ）などの材料を含む半導体層を成膜後、トランジスタの動作に必要な不純物を添加しつつフォトリソグラフィによりこの層をパターニングし半導体膜ＰＳを形成する。図４は、この段階におけるアレイ基板を示す図である。そしてＣＶＤ装置で酸化シリコンおよび窒化シリコンを連続して成膜すると、図５に示すようにガラス基板ＳＵＢにそれぞれ第２の絶縁層ＳＩと保護層ＰＩが成膜された状態になる。
【００３４】
ここからは、図３におけるコンタクトホールＣＨ１，ＣＨ２，ＣＨ３を形成するための工程である。保護層ＰＩまで形成されたガラス基板ＳＵＢにフォトレジストを塗布する。図６は、この段階におけるアレイ基板を示す図である。次に、ハーフトーン露光を用いて、レジスト膜ＲＥのパターンを形成する。レジスト膜ＲＥは、コンタクトホールＣＨ３を形成するための領域では膜厚がない、つまりレジスト膜ＲＥが存在しない開口部であり、コンタクトホールＣＨ１，ＣＨ２を形成するための領域はハーフトーン露光により膜厚は薄く、それら以外の領域はハーフトーン露光を用いない、より厚い膜厚となっている。図７はこの段階におけるアレイ基板を示す図である。ここで、レジスト膜ＲＥの開口部もしくはレジスト膜の膜厚が薄い領域は、後のアッシング工程によって平面的に拡大することを見込んでその大きさを予め決めておく。
【００３５】
次に、第１のエッチング工程を行う。より具体的には本工程で例えばフルオロカーボン系または六フッ化硫黄のガスを用いたドライエッチングにより、コンタクトホールＣＨ３の領域に保護層ＰＩ、第２の絶縁膜ＳＩ、第１の絶縁膜ＧＩを貫通し、配線用電極ＣＭまで達する孔ＨＩを形成する。図８はこの段階におけるアレイ基板を示す図である。この工程により孔ＨＩの底で配線用電極ＣＭが露出する。一方、コンタクトホールＣＨ１，ＣＨ２の領域はレジスト膜ＲＥによりマスクされているため、本工程によって保護層ＰＩには孔は形成されない。
【００３６】
次にアッシングによりコンタクトホールＣＨ１，ＣＨ２の領域のレジスト膜ＲＥを除去する。図９はこの段階におけるアレイ基板を示す図である。なお、アッシングによりレジスト膜ＲＥの厚さが薄くなるだけでなく、開口部の大きさが大きくなる。孔ＨＩの上方のレジスト膜ＲＥも後退し、レジスト膜ＲＥの開口部には保護層ＰＩの上面が露出する。
【００３７】
次に、第２のエッチング工程を行う。具体的には、例えばフルオロカーボン系または六フッ化硫黄のガスなどを用いたドライエッチングを行い、コンタクトホールＣＨ１，ＣＨ２領域の孔が半導体膜ＰＳに達した時点でそれ以上エッチングをしないよう調整する。図１０はこの段階におけるアレイ基板を示す図である。この工程により、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３が形成される。コンタクトホールＣＨ３の部分は、アッシングでレジスト膜ＲＥが後退した部分をエッチングすることで形成される段差部を内部に備える。
【００３８】
第２のエッチング工程の後は、レジスト膜ＲＥを除去し、ＡｌＳｉなどのＡｌ合金やＭｏＷまたはＴｉ等を積層する。本実施形態では、ＭｏＷ、ＡｌＳｉ、ＭｏＷが順に積層された３層構造としている。積層によって、上記の金属層はコンタクトホールＣＨ１，ＣＨ２，ＣＨ３内部にも形成される。そしてそれらのコンタクトホールを通じた配線を形成するようにパターニングする。そうすることにより、図３に示すような配線であるドレイン電極ＤＴ、ソース電極ＳＴおよびコンタクト配線ＣＥ、そして図示しない映像信号線ＤＬ等が形成される。その後はコモン電極ＣＴや画素電極ＰＸなどの形成を行い、アレイ基板が完成する。
【００３９】
上述の製造方法では、従来と異なり第２の絶縁層ＳＩを構成する酸化シリコンを含む膜と保護層ＰＩを構成する窒化シリコンを含む膜とが連続して形成される。つまり、ＣＶＤ装置からの出し入れを行わずに第２の絶縁層ＳＩと保護層ＰＩが成膜されるため、従来よりガラス基板ＳＵＢをＣＶＤ装置から出し入れする回数が減る。それによりＣＶＤ装置へのガラス基板ＳＵＢの出し入れ操作や再加熱などの工程を省略できる。結果、全体の工程を簡略化し、コスト削減が可能となる。
【００４０】
また、本実施形態ではコンタクトホールＣＨ１，ＣＨ２，ＣＨ３を形成する際に、窒化シリコンと酸化シリコンの両方を一度にエッチング可能とするため、フルオロカーボン系または六フッ化硫黄のガスによるドライエッチングを用いている。このエッチング手法は、保護層ＰＩおよび第２の絶縁層ＳＩと半導体膜ＰＳと第１の絶縁層ＧＩとの間で選択比が確保できないため、１回のエッチングで半導体膜ＰＳの上面に達するコンタクトホールＣＨ１，ＣＨ２と配線用電極ＣＭに達するコンタクトホールＣＨ３を形成することは難しい。例えば配線用電極に達するようにエッチングすると、半導体膜ＰＳを貫通してしまう。また他の方法としてコンタクトホールＣＨ１，ＣＨ２とコンタクトホールＣＨ３とを別々のフォトリソグラフィとエッチングで形成することも可能であるが、フォトリソグラフィの回数が増えると全体としての工程は簡略化されない。しかし上述の第１のエッチング、アッシング、第２のエッチングの工程を行うことにより、フォトリソグラフィの回数を増加させなくても半導体膜ＰＳと配線用電極ＣＭの両方に達する孔を形成することが可能となる。これにより、全体としての工程を簡略化することができる。
【００４１】
［第２の実施形態］
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板等からなる構成は第１の実施形態と同様である。さらに、アレイ基板自体の構造も同様である。さらに製造工程における第１の実施形態との相違は、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３を形成する工程である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００４２】
コンタクトホールＣＨ１，ＣＨ２，ＣＨ３を形成するため、図５に示すような第２の絶縁層ＳＩと保護層ＰＩが成膜されたガラス基板ＳＵＢに、フォトレジストを塗布する。次に、ハーフトーン露光を用いて、レジスト膜ＲＥのパターンを形成する。ここまでの工程は第１の実施形態と同様である（図６および図７参照）。
【００４３】
次に、第１のエッチング工程を行う。より具体的には例えばフルオロカーボン系または六フッ化硫黄のガスを用いたドライエッチングにより、コンタクトホールＣＨ３の領域に保護層ＰＩを貫通し、予め定められた深さに達する孔ＨＩを形成する。図１１はこの段階におけるアレイ基板を示す図である。孔ＨＩの深さは、本工程では配線用電極ＣＭに達せず、かつ第２のエッチング工程で配線用電極ＣＭが露出するように調整する。理想的には第２のエッチングが終わる直前に配線用電極ＣＭに達するよう孔ＨＩの深さを調整するとよい。一方、コンタクトホールＣＨ１，ＣＨ２の領域はレジスト膜ＲＥによりマスクされているため、本工程によって保護層ＰＩには孔は形成されない。
【００４４】
次にアッシングによりコンタクトホールＣＨ１，ＣＨ２の領域のレジスト膜ＲＥを除去する。図１２はこの段階におけるアレイ基板を示す図である。孔ＨＩの上方のレジスト膜ＲＥも後退し、レジスト膜ＲＥの開口部には保護層ＰＩの上面が露出する。
【００４５】
次に、第２のエッチング工程を行う。具体的には、例えばフルオロカーボン系または六フッ化硫黄のガスなどを用いたドライエッチングを行い、コンタクトホールＣＨ１，ＣＨ２領域の孔が半導体膜ＰＳに達した時点でそれ以上エッチングをしないよう調整する。図１３はこの段階におけるアレイ基板を示す図である。この工程により、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３が形成される。コンタクトホールＣＨ３の部分は、アッシングでレジスト膜ＲＥが後退した部分と孔ＨＩをエッチングすることで形成される段差部を内部に備える。
【００４６】
第２のエッチング工程後は、レジスト膜ＲＥを除去し、ＡｌＳｉなどのＡｌ合金やＭｏＷまたはＴｉ等を積層する。本実施形態でも第１の実施形態と同様に、ＭｏＷ、ＡｌＳｉ、ＭｏＷが順に積層された３層構造としている。積層によって、上記の金属層はコンタクトホールＣＨ１，ＣＨ２，ＣＨ３内部にも形成される。そしてそれらのコンタクトホールを通じた配線を形成するようにパターニングする。そうすることにより、図１４に示すような配線であるドレイン電極ＤＴ、ソース電極ＳＴおよびコンタクト配線ＣＥ、そして図示しない映像信号線ＤＬ等が形成される。その後はコモン電極ＣＴや画素電極ＰＸなどの形成を行い、アレイ基板が完成する。
【００４７】
第２の実施形態に係る液晶表示装置の製造方法では、配線用電極ＣＭがアッシング工程や第２のエッチング工程で外部に露出する時間を減らすことができる。それにより、例えばドライエッチングのガスと接触する時間を抑え、結果、配線用電極ＣＭの酸化等のダメージを抑えることができる。
【００４８】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等の他の駆動方式であってもよい。図２２は、ＶＡ方式及びＴＮ方式の表示装置を構成するアレイ基板の等価回路の一例を示す図であり、図２３は、これらの方式の表示装置のアレイ基板の画素領域の一例を示す拡大平面図である。ＶＡ方式及びＴＮ方式の場合には、アレイ基板にコモン電極ＣＴ及びコモン信号線ＣＬを設けずに、アレイ基板に対向する図示しない対向基板（或いはカラーフィルタ基板）に、コモン電極を設けている。これらの方式であっても、コモン電極ＣＴを除く本質的な部分である薄膜トランジスタＴＦＴおよびコンタクトホールＣＨ３の構造は第１の実施形態や第２の実施形態と同様のものとなる。
【００４９】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、同様の絶縁層や導電層の積層構造を有していれば、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいうまでもない。
【図面の簡単な説明】
【００５０】
【図１】ＩＰＳ方式の液晶表示装置を構成するアレイ基板における表示領域の一部の等価回路を示す図である。
【図２】本発明の実施形態に係るアレイ基板の１つの画素領域の拡大平面図である。
【図３】図２のIII−III断面および画素領域外に存在するコンタクトホールの断面を示す図である。
【図４】第１の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図５】第１の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図６】第１の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図７】第１の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図８】第１の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図９】第１の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図１０】第１の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図１１】第２の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図１２】第２の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図１３】第２の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図１４】第２の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図１５】従来の液晶表示装置のアレイ基板における薄膜トランジスタとコンタクトホールの断面を示す図である。
【図１６】従来のアレイ基板の製造工程を説明するための図である。
【図１７】従来のアレイ基板の製造工程を説明するための図である。
【図１８】従来のアレイ基板の製造工程を説明するための図である。
【図１９】従来のアレイ基板の製造工程を説明するための図である。
【図２０】従来のアレイ基板の製造工程を説明するための図である。
【図２１】従来のアレイ基板の製造工程を説明するための図である。
【図２２】ＶＡ方式及びＴＮ方式の液晶表示装置を構成するアレイ基板の等価回路の一例を示す図である。
【図２３】ＶＡ方式及びＴＮ方式のアレイ基板の画素領域の一例を示す拡大平面図である。
【符号の説明】
【００５１】
ＣＬ  コモン信号線、ＧＬ  ゲート信号線、ＤＬ  映像信号線、ＴＦＴ  薄膜トランジスタ、ＧＭ  ゲート電極、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＰＸ  画素電極、ＣＴ  コモン電極、ＰＳ  半導体膜、ＳＵＢ  ガラス基板、ＣＭ  配線用電極、ＧＩ  第１の絶縁層、ＳＩ  第２の絶縁層、ＰＩ  保護層、ＣＨ１，ＣＨ２，ＣＨ３  コンタクトホール、ＣＥ  配線、ＲＥ  レジスト膜、ＨＩ  孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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