(57)【要約】      （修正有）【課題】低温増速拡散を抑制して低電圧で充分な飽和電荷を得る急速熱加熱技術の提供。【解決手段】光電変換部を配すべき領域を露出する第１のレジストパターンＲＰ２をマスクとして前記半導体基板にＮ型の不純物のイオン注入を行うことにより、前記光電変換部における電荷蓄積領域５１１ｉを形成する第１の工程と、前記光電変換部を配すべき領域を露出する第２のレジストパターンＲＰ３をマスクとして前記半導体基板にＰ型の不純物のイオン注入を行うことにより、前記光電変換部における前記電荷蓄積領域５１１ｉの上に配されるべき表面領域を形成する第２の工程と、前記第１の工程及び前記第２の工程の後に、ＲＴＡ法による８００℃以上１２００℃以下での前記半導体基板の加熱を行う第３の工程と、８００℃未満での前記半導体基板の加熱を伴う方法により、前記半導体基板を覆うように反射防止膜６０を形成する第４の工程とを備える。【選択図】図３
2010206180.tif 000002
【特許請求の範囲】
【請求項１】
第１のレジストパターンをマスクとして半導体基板に第１導電型の不純物をイオン注入することで、固体撮像装置の光電変換部の電荷蓄積領域を形成する工程と、
ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により前記半導体基板を８００℃以上１２００℃以下の温度で加熱する第１の加熱工程と、
第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することで、前記電荷蓄積領域の上に表面領域を形成する工程と、
ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により前記半導体基板を８００℃以上１２００℃以下で加熱する第２の加熱工程と、
前記表面領域を形成する工程の後に、８００℃未満の温度で前記光電変換部を覆う反射防止膜を形成する工程と、
を備えたことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記第１及び第２の加熱工程では、常温から８００℃以上１２００℃以下の温度まで６０秒以内で昇温し、８００℃以上１２００℃以下の温度で保持した後に、８００℃以上１２００℃以下の温度から４００℃の温度まで３０秒以内で降温するように、前記半導体基板の温度を制御することを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記第１及び第２の加熱工程では、８００℃以上１２００℃以下の温度で１０秒以上３００秒以下の時間保持するように、前記半導体基板の温度を制御することを特徴とする請求項２に記載の固体撮像装置の製造方法。
【請求項４】
前記反射防止膜を形成する工程は、
ＣＶＤ法により前記半導体基板を覆うように窒化膜を形成する工程と、
ＣＶＤ法により前記窒化膜を覆うように酸化膜を形成する工程と、
を含む
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項５】
前記表面領域を形成する工程における前記第２導電型の不純物のドーズ量は、前記電荷蓄積領域を形成する工程における前記第１導電型の不純物のドーズ量より大きいことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項６】
前記第１及び第２の加熱工程より前に、前記第１のレジストパターン又は前記第２のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物のイオン注入を行うことにより、前記光電変換部における前記表面領域に側方に配されるべき転送領域を形成する工程をさらに備えた
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項７】
前記転送領域を形成する工程では、前記半導体基板の法線に対して前記電荷蓄積領域を形成する工程又は前記表面領域を形成する工程より大きな注入角度で前記半導体基板に前記第１導電型の不純物をイオン注入することを特徴とする請求項６に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
特開平１１−１２６８９３号公報には、固体撮像装置を構成するフォトダイオードが、Ｐ型電荷蓄積層とその上に配されたＮ型空乏化防止層とを含むことが記載されている。上記Ｐ型電荷蓄積層を形成するためにボロンをＰ型半導体基板に注入した後に、窒素雰囲気中で約３０分間８００〜１０００℃の温度で熱処理を行う。Ｎ型空乏化防止層を形成するためにリンイオンをＰ型半導体基板に注入した後に、窒素雰囲気中で約３０分間８００〜１０００℃の温度で熱処理を行う。上記ボロンを注入した後の熱処理およびリンを注入した後の熱処理は、急速熱加熱（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法によりおこなってもよいことが記載されている。
特開２００１−２５７３３９号公報には、固体撮像装置の製造方法において、各不純物イオン注入工程が完了するたびに、不純物を活性化するためのＲＴＡ処理を行うことが記載されている。特許文献２では、信号電荷のキャリアとして電子を用いている。
特開２００８−６０３５６号公報には、固体撮像装置において、第１導電型の半導体領域と第２導電型の半導体領域とを積層した埋め込みフォトダイオードの受光面に反射防止層を配することが記載されている。反射防止層は、ＳｉＮ及びＳｉＯを含む積層構造で形成することが可能である。
イオン注入によりフォトダイオード(ＰＤ)の電荷蓄積領域を形成し、その表面の表面領域に逆導電型の次のイオン注入工程を行うことにより、表面領域内および電荷蓄積領域内に結晶欠陥が発生する。
更にＰＤ表面にＣＶＤ法で反射防止膜を形成すると、ＣＶＤ法を適用する際に半導体基板を８００℃未満の温度で長時間加熱することになるので、表面領域を形成する不純物イオンが、表面領域および電荷蓄積領域中の結晶欠陥との相互作用で増速拡散する。この現象は低温で顕著に現われることが知られている。これは低温では、高温下と比較して結晶欠陥の回復速度が遅いため、増速拡散する時間が長いからである。
固体撮像装置の電荷蓄積領域は、所望の個数以上の電子あるいはホールを蓄積する必要がある。増速拡散により高濃度の表面領域が半導体基板内部に向かって拡散すると、電荷蓄積領域の濃度が急速に低下し、電子あるいはホールを蓄積する能力が極端に低下する。固体撮像装置ではこの能力低下は飽和特性の劣化となる。
特開平１１−１２６８９３号公報では、ボロンを注入した後の熱処理やリンを注入した後の熱処理を、場合によってはＲＴＡにより行ってもよいことが記載されているが、ＲＴＡを行う場合の具体的条件の記載がない。
また、特開２００１−２５７３３９号公報には、各導電性不純物のイオン注入工程が完了するたびにＲＴＡ処理を行うことが記載されているが、同様に、ＲＴＡを行う場合の条件について具体的な記載がない。
さらに上記異常拡散に対し、電荷蓄積領域の濃度をイオン注入の時点で高くするという別対策が考えられる。しかしながら、この手法では、ＰＤに隣接するＭＯＳトランジスタにより蓄積された電荷を転送する際にＭＯＳトランジスタのゲートに印加する電圧が上昇してしまう。  特にＣＣＤより低電圧で駆動されるＣＭＯＳ型固体撮像装置では、電荷転送のための電圧が上昇することは致命的である。低電圧駆動と充分な飽和特性の両立はCMOS型固体撮像装置の重要な課題であり、画素寸法が縮小するにつれ課題はより顕著になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１２６８９３号公報
【特許文献２】特開２００１−２５７３３９号公報
【特許文献３】特開２００８−６０３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、固体撮像装置の製造方法において、小さい熱負荷で結晶欠陥を回復することで、暗電流を低減する。また低温増速拡散を抑制してより低電圧で充分な飽和電荷を得ることのできるＲＴＡ技術についてより具体的な製造条件を提供するものである。
【課題を解決するための手段】
【０００５】
上記課題に鑑み、本発明は、第１のレジストパターンをマスクとして半導体基板に第１導電型の不純物をイオン注入することで、固体撮像装置の光電変換部の電荷蓄積領域を形成する工程と、
ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により前記半導体基板を８００℃以上１２００℃以下の温度で加熱する第１の加熱工程と、
第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することで、前記電荷蓄積領域の上に表面領域を形成する工程と、
ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により前記半導体基板を８００℃以上１２００℃以下で加熱する第２の加熱工程と、
前記表面領域を形成する工程の後に、８００℃未満の温度で前記光電変換部を覆う反射防止膜を形成する工程と、
を備えたことを特徴とする固体撮像装置の製造方法。
【発明の効果】
【０００６】
本発明によれば、フォトダイオードの結晶欠陥を小さい熱負荷で回復するＲＴＡ法の具体的な条件が提供できる。この方法によれば、フォトダイオードの暗電流を低減できるとともに、表面領域の低温増速拡散が抑制されることにより、より半導体の浅い領域に電荷蓄積層を形成することができる。その結果、暗電流が小さく、低電圧で良好な飽和特性を有する固体撮像装置を提供することができる。この効果はＣＭＯＳ型固体撮像装置でより顕著に活用することができる。
【図面の簡単な説明】
【０００７】
【図１（ａ）】本発明に係る固体撮像装置の全体構成を示す図である。
【図１（ｂ）】図１（a）の画素配列ＰＡの1画素の回路図である。
【図１（ｃ）】図１（b）のフォトダイオードと転送ＭＯＳトランジスタの断面図である。
【図２】図１（c）の断面の製造工程を説明する図である。
【図３】図１（c）の断面の製造工程を説明する図である。
【図４】図１（c）の断面の製造工程を説明する図である。
【図５】図１（b）のフォトダイオードと転送MOSトランジスタの別の実施例の断面図である。
【図６】図５の断面の製造工程を説明する図である。
【図７】図５の断面の別の製造工程を説明する図である。
【発明を実施するための形態】
【０００８】
本発明の製造方法が適用される固体撮像装置の構成を図１（a）−図１（c）を用いて説明する。
【０００９】
図１（a）は固体撮像装置の全体構成図である。
【００１０】
固体撮像装置１は、画素配列ＰＡ、垂直走査回路１０、保持回路２０、水平走査回路３０、及び出力アンプ４０を備える。
【００１１】
画素配列ＰＡには、複数の画素Ｐが１次元状又は２次元状に配列されている。
垂直走査回路１０は、画素配列ＰＡを垂直方向に走査することにより、画素配列ＰＡにおける信号を読み出すべき読み出し行を選択し、読み出し行から複数の信号線ＳＬへ信号が出力される回路である。
【００１２】
保持回路２０は、列方向の複数の信号線を介して読み出し行から出力されたノイズ信号、光信号を一時的に保持する回路である。
水平走査回路３０は、保持回路２０を水平方向に走査することにより、保持回路２０に保持された信号を順次に出力アンプ４０へ転送する回路である。
出力アンプ４０は、転送された信号に応じて画像信号を生成する。例えば、出力アンプは、ノイズ信号と光信号との差分をとることにより画像信号を生成する。出力アンプ４０は、生成した画像信号を後段の信号処理回路へ出力する。
図１（b）は図１（a）の各画素Pの回路図である。
画素Pは、光電変換部５１、転送部５２、電荷電圧変換部５３、リセット部５４、及び出力部５５を含む。
【００１３】
光電変換部５１は、光に応じた電荷を発生させて蓄積する。図１（b）の回路構成では、電荷のキャリアは、電子である。光電変換部５１は、例えば、アノードがグランド電位に接続されカソードが転送部５２に接続されたフォトダイオードである。
転送部５２は、光電変換部５１で発生した電荷を電荷電圧変換部５３へ転送する。転送部５２は、例えば、Ｎ型ＭＯＳトランジスタであり、垂直走査回路１０からアクティブレベルの転送制御信号が供給された際にオンすることにより、光電変換部５１で発生した電荷を電荷電圧変換部５３へ転送する。
【００１４】
電荷電圧変換部５３は、転送された電荷を電圧に変換する。電荷電圧変換部５３は、例えば、Ｎ型のフローティングディフュージョンである。
【００１５】
リセット部５４は、電荷電圧変換部５３をリセットするとともに、供給されたリセット電位に応じて画素Ｐを選択状態あるいは非選択状態にする。リセット部５４は、例えば、Ｎ型ＭＯＳトランジスタであり、垂直走査回路１０からアクティブレベルのリセット制御信号が供給された際にオンすることにより、電荷電圧変換部５３をリセットする。リセット部５４は、ドレインに供給されたリセット電位で電荷電圧変換部５３の電位を第１の電位にリセットすることにより画素を選択状態にする。またリセット部５４は、ドレインに供給されたリセット電位で電荷電圧変換部５３の電位を第２の電位にリセットすることにより、画素を非選択状態にする。
【００１６】
出力部５５は、電荷電圧変換部５３の電圧に応じた信号を信号線ＳＬへ出力する。出力部５５は、例えば、Ｎ型ＭＯＳトランジスタであり、信号線ＳＬに接続された定電流源ＣＳとでソースフォロワ回路形成している。すなわち、出力部５５は、ノイズ信号を信号線ＳＬへ出力した後、転送部５２により光電変換部５１の電荷が電荷電圧変換部５３へ転送された状態で電荷電圧変換部５３の電圧に応じた光信号を信号線ＳＬへ出力する。
【００１７】
なお、各画素Ｐは、不図示の選択トランジスタを含む構成でもよい。この場合、選択部は、増幅トランジスタと出力線ＳＬの間に直列に挿入される。選択トランジスタは、例えば、Ｎ型ＭＯＳトランジスタであり、垂直走査回路１０からアクティブレベルの選択制御信号でオンすることにより、画素Ｐを選択状態あるいは非選択状態にする。
【００１８】
図１（c）は図１（b）の光電変換部および転送MOSトランジスタの断面図である。
【００１９】
光電変換部５１は、半導体基板ＳＢに配されている。半導体基板ＳＢは、例えば、シリコンで形成されている。光電変換部５１は、不図示の隣接する光電変換部と素子分離部ＥＩにより分離されている。素子分離部ＥＩは、例えば、シリコン酸化物などの絶縁物で形成されている。素子分離部ＥＩは、ＬＯＣＯＳ型の構造であっても良いし、ＳＴＩ型の構造であっても良い。光電変換部５１の周りには、Ｐ型の半導体領域であるウエル２が配されている。光電変換部５１は、電荷蓄積領域５１１及び表面領域５１２を含む。
電荷蓄積領域５１１は、電荷を蓄積する半導体領域であり、ウエル２におけるＰ型の不純物の濃度より高い濃度でＮ型の不純物を含む。電荷蓄積領域５１１は、例えば、５X1016〜５X1018/cm3の濃度でＮ型の不純物を含む。電荷蓄積領域５１１におけるＮ型の不純物は、例えば、砒素または燐などを主成分としている。
【００２０】
表面領域５１２は、電荷蓄積領域５１１が半導体基板ＳＢの表面ＳＢａに露出することを防止し電荷蓄積領域５１１を保護するように、電荷蓄積領域５１１の上に配されている。表面領域５１２は、電荷蓄積領域５１１におけるＮ型の不純物の濃度より高い濃度であってウエル２より高い濃度でＰ型の不純物を含む。表面領域５１２は、例えば、５X1017〜５X1019/cm3の濃度でＰ型の不純物を含む。表面領域５１２のＰ型不純物は、例えば、ボロンを主成分としている。電荷蓄積領域５１１が所望の空乏化電圧で充分な電荷を蓄積するためには、電荷蓄積領域が基板ＳＢのできるだけ浅い位置に形成されている必要がある。そのために、表面領域も表面の浅い位置だけに高い濃度の領域を形成することが必要となる。
【００２１】
転送部５２におけるゲート電極５２１は、酸化膜５２２を介して半導体基板ＳＢの上に配されている。酸化膜５２２は、半導体基板ＳＢの表面ＳＢａを覆うように配されている。酸化膜５２２は、半導体基板ＳＢとゲート電極５２１との間に配されており、転送部５２におけるゲート酸化膜として機能する。ゲート電極５２１は、例えば、ポリシリコンで形成されている。
【００２２】
反射防止膜６０は、半導体基板ＳＢ及びゲート電極５２１を覆うように配されている。反射防止膜６０は、窒化膜６１及び酸化膜６２を含む。窒化膜６１は、半導体基板ＳＢ及びゲート電極５２１を覆うように配されている。窒化膜６１は、例えば、シリコン窒化物で形成されている。酸化膜６２は、窒化膜６１を覆うように配されている。酸化膜６２は、例えば、シリコン酸化物で形成されている。
【００２３】
これまでの説明では、電荷蓄積領域５１１に蓄積される電荷は電子の場合であったが、蓄積する電荷がホールである場合にも本発明を適用できる。その場合には、図１（b）の回路においてトランジスタの極性を全てP型とする。フォトダイオードの一端が接続される電源はグランドではなく、VDDとする。また、リセットトランジスタ、増幅トランジスタのドレイン端子が接続されている電源をグランドとする。図１（c)の断面は不純物領域の極性を逆にすることでそのまま適用できる。図１（c）において電荷蓄積領域５１１は、例えば、5X1016〜5X1018/cm3の濃度でＰ型の不純物を含む。電荷蓄積領域５１１におけるＰ型の不純物は、例えば、ボロンを主成分とする。表面領域５１２は、電荷蓄積領域５１１におけるＰ型の不純物の濃度より高い濃度であってウエル２より高い濃度でＮ型の不純物を含む。表面領域５１２は、例えば、5X1017〜5X1019/cm3の濃度でＮ型の不純物を含む。表面領域５１２におけるＮ型の不純物は、例えば、砒素または燐などを主成分とする。他の構成、動作は全て電子の場合と同じ説明が適用できる。
【実施例１】
【００２４】
本発明の製造方法を図２（a）−図４（b）を用いて説明する。
【００２５】
本実施例では、電荷蓄積領域をN型としている。
【００２６】
図２（a）に示す工程では、半導体基板ＳＢの上に、素子分離部ＥＩ及び酸化膜５２２ｉを形成する。酸化膜５２２ｉは、例えば、５０〜１５０Åの厚さで形成される。酸化膜５２２ｉの上に、ポリシリコン層５２１ｉを形成する。
図２（b）に示す工程では、ゲート電極を形成すべき位置を覆ったレジストパターンＲＰ１を形成する。
【００２７】
図２（c）に示す工程では、レジストパターンＲＰ１をマスクとしてポリシリコン層５２１ｉのエッチングを行うことにより、ゲート電極５２１を形成する。さらに、レジストパターンＲＰ１をマスクとして酸化膜５２２ｉの一部（表面から所定の深さまでの部分）のエッチングを行うことにより、酸化膜５２２を形成する。
図３（a）に示す工程では、光電変換部５１を配すべき領域を露出する第１のレジストパターンＲＰ２を形成する。
【００２８】
図３（a）に示す工程では、レジストパターンＲＰ２をマスクとして半導体基板ＳＢに第１導電型、すなわちＮ型の不純物のイオン注入を行うことにより、光電変換部５１における電荷蓄積領域５１１ｉを形成する。この工程におけるＮ型の不純物は、砒素を主成分としている。この工程のＮ型不純物ドーズ量は、例えば5X1011〜5X1013/cm2である。この工程のＮ型不純物の加速エネルギーは、例えば３００〜６００ＫｅＶである。不純物注入角度は、例えば、半導体基板の法線に対して0度近傍のある角度αである。
【００２９】
図３（c）に示す工程では、まずレジストパターンＲＰ１及びレジストパターンＲＰ２を除去する。
【００３０】
次に、（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による８００℃以上１２００℃以下の温度での半導体基板ＳＢの第１の加熱工程での加熱を行う。これにより、電荷蓄積領域５１１ｉにおける欠陥が除去されるように電荷蓄積領域５１１ｉにおける原子が再配列することにより、電荷蓄積領域５１１ｉ内の結晶配列が安定化する。
【００３１】
ＲＴＡ法による加熱温度を８００℃未満とすると、電荷蓄積領域の欠陥が残る可能性がある。また加熱温度を１２００℃より高くすると、電荷蓄積領域のN型不純物の熱拡散が大きくなり所望の濃度プロファイルが得られない。
【００３２】
より具体的には、ＲＴＡ装置により次のように半導体基板ＳＢの温度を制御する。常温から８００℃以上１２００℃以下の温度まで１秒以上６０秒以内で昇温する。そして、８００℃以上１２００℃以下の温度で１０秒以上３００秒以下の時間保持する。その後、８００℃以上１２００℃以下の温度から４００℃の温度まで１秒以上３０秒以内で降温する。４００℃の温度まで降温されればイオンの拡散はほとんど起こらない。
【００３３】
図４（b）に示す工程では、光電変換部５１を配すべき領域を露出するレジストパターンＲＰ３を形成する。この第２のレジストパターンＲＰ３をマスクとして半導体基板ＳＢに第２導電型、すなわちＰ型の不純物のイオン注入を行うことにより、光電変換部５１における電荷蓄積領域５１１の上に配されるべき表面領域５１２を形成する。この工程のＰ型の不純物は、ボロンを主成分としている。この工程のＰ型不純物ドーズ量は、図３（b）のＮ型不純物ドーズ量より大きい。Ｐ型不純物加速エネルギーは、例えば５〜１００ＫｅＶである。Ｐ型不純物の注入角度は、例えば、半導体基板の法線に対して0度近傍の角度βである。その後、レジストパターンＲＰ３を除去する。
【００３４】
Ｐ型不純物ドーズ量は、例えば5X1012〜5X1014/cm2である。本発明者の検討によれば、注入によるダメージの発生は、ドーズ量が5X1012/cm2程度以上特に1013/cm2以上になると顕著に出る。ダメージは、加速エネルギーが大きい程大きいが、主にドーズ量により決まる。このことから、電荷蓄積領域５１１より表面領域５１２中により多くの欠陥が発生する。
【００３５】
また、図４（a）に示す工程のＰ型の不純物（例えば、ボロン）の拡散係数は、図４（b）に示す工程のＮ型の不純物（例えば、砒素）の拡散係数より大きい。注入によるダメージを介した拡散（ＴＥＤ）は、拡散係数の大きな元素（ボロン）にて特に影響が大きい。
【００３６】
図４（a）に示す工程では、まずＲＴＡ法による８００℃以上１２００℃以下の温度での半導体基板ＳＢの第２の加熱工程での加熱を行う。これにより、表面領域５１２における欠陥が除去されるように表面領域５１２における原子が再配列することにより、表面領域５１２の結晶が安定化する。
【００３７】
８００℃未満の温度での加熱や１２００℃以上の温度での加熱が不適切である理由は、上述の電荷蓄積領域形成後のＲＴＡ工程と同じである。
【００３８】
ＲＴＡ工程の具体的な条件は以下の通りである。常温から８００℃以上１２００℃以下まで１秒以上６０秒以内で昇温する。そして、８００℃以上１２００℃以下の温度で１０秒以上３００秒以下の時間保持する。その後、８００℃以上１２００℃以下の温度から４００℃まで１秒以上３０秒以内で降温する。４００℃まで降温されればイオンの拡散はほとんど起こらない。
【００３９】
ここで、昇温時間及び降温時間は、８００℃未満の温度での加熱時間を短くするためになるべく短いことが好ましいが、ＲＴＡ装置の性能から１秒より短くすることが困難である。また、昇温時間及び降温時間をそれぞれ６０秒より長くすると、８００℃未満の温度における加熱時間が長くなるので、増速拡散が顕著に発生する。
【００４０】
また、ＲＴＡ法による加熱の保持時間を１０秒未満とすると、表面領域５１２における欠陥を十分に除去できないので、後の低温加熱を伴う工程で低温増速拡散が顕著に発生する。またＲＴＡ法による加熱の保持時間を３００秒より長くすると、表面領域におけるＰ型の不純物の熱拡散が大きくなる。
【００４１】
次に、８００℃未満の温度での半導体基板ＳＢの加熱を伴う方法により、半導体基板ＳＢを覆うように反射防止膜６０を形成する。具体的には、ＣＶＤ法により７００℃以上８００℃未満の温度で半導体基板ＳＢの加熱を行いながら、半導体基板ＳＢを覆うように窒化膜６１を形成する。窒化膜６１は、半導体基板ＳＢと酸化膜６２との界面における光の反射を防止するように、例えば、４００〜６００Åの厚さで形成される。そして、ＣＶＤ法により、６００℃以上８００℃未満の温度で半導体基板ＳＢの加熱を行いながら、窒化膜６１を覆うように酸化膜６２を形成する。酸化膜６２は、例えば、５００〜３０００Åの厚さで形成される。
【００４２】
このように、Ｐ型の不純物のイオン注入を行い、また、Ｎ型の不純物のイオン注入を行った後であって、８００℃未満の低温における熱処理が行われる前に、ＲＴＡ法による８００℃以上１２００℃以下の温度で加熱を行っている。これにより、注入による表面領域における欠陥を、８００℃未満の温度での熱処理が長時間行われる前に低減することができるので、増速拡散を抑制することができる。注入及び拡散による所望の濃度プロファイルを得ることができる。この結果、電荷蓄積領域の濃度プロファイルを急峻にすることが可能となり、飽和の確保と低電圧駆動が両立できる。
【００４３】
結晶欠陥回復によりフォトダイオードの暗電流は効果的に低減する。また、増速拡散を抑制できることから、光電変換部における電荷蓄積領域／表面領域の界面、及び電荷蓄積領域／転送部のチャネル領域の界面を設計どおりの位置に形成することが容易になる。その結果、フォトダイオードの飽和電荷量を向上でき、空乏化電圧ウエハ間、ウエハ面内ばらつきを低減できる。
【実施例２】
【００４４】
次に、電荷がホール（正孔）である場合の固体撮像装置の製造方法を、図２（a）−図４（c）を用いて説明する。
【００４５】
図２（a）−図３（a）は電子の場合と全く同じであるので説明を割愛する。
図３（b）に示す工程では、レジストパターンＲＰ２をマスクとして半導体基板ＳＢにＰ型不純物イオン注入を行うことにより、光電変換部５１の電荷蓄積領域５１１ｉを形成する。この工程のＰ型不純物は、ボロンを主成分としている。Ｐ型不純物のドーズ量は、例えば、5X1011〜5X1013/cm2である。Ｐ型不純物の加速エネルギーは、例えば５０〜１５０ＫｅＶである。Ｐ型不純物の注入角度は、例えば半導体基板の法線に対して0度近傍の角度αである。
【００４６】
図３（c）に示す工程はRTA工程の条件を含め、実施例１と全く同じである。
【００４７】
図４（a）に示す工程では、光電変換部５１を配すべき領域を露出するレジストパターンＲＰ３を形成する。レジストパターンＲＰ３をマスクとして半導体基板ＳＢにＮ型の不純物のイオン注入を行うことにより、光電変換部５１の表面領域５１２を形成する。この工程のＮ型の不純物は、砒素を主成分としている。Ｎ型不純物のドーズ量は、図３（b）に示す工程でのＰ型不純物のドーズ量より大きい。Ｎ型不純物の加速エネルギーは、例えば５０〜１００ＫｅＶである。Ｎ型不純物の注入角度は、例えば半導体基板の法線に対して0度近傍の角度βである。その後、レジストパターンＲＰ３を除去する。
【００４８】
Ｎ型の不純物のドーズ量は、例えば5X1012〜5X1014/cm2である。本発明者の検討によれば、注入によるダメージ（欠陥）の発生は、ドーズ量が5X1012/cm2程度以上、特に1013/cm2以上になると顕著に出る。ダメージは、加速エネルギーが大きい程大きいが、主にドーズ量により決まる。このことから、電荷蓄積領域５１１より表面領域５１２中に、注入による結晶欠陥が顕著に発生している。
【００４９】
図３（b）に示す工程でのＰ型不純物（例えば、ボロン）の拡散係数は、図４（a）の工程でのＮ型不純物（例えば、砒素）の拡散係数より大きい。ダメージによる増速拡散は、拡散係数の大きな元素（ボロン）にて特に顕著である。
【００５０】
図３（c）に示す工程のRTA法の熱処理条件については、上述の電荷蓄積領域511形成後のRTAと同じことが言えるので、説明を割愛する。反射防止膜の形成方法は第一実施例と同じである。
【００５１】
このように、Ｐ型不純物のイオン注入を行い、また、Ｎ型不純物のイオン注入を行った後であって低温（８００℃未満）での熱処理が行われる前に、ＲＴＡ法による８００℃以上１２００℃以下の温度で加熱を行っている。これにより、注入による表面領域での欠陥を、８００℃未満の温度での熱処理が長時間行われる前に低減することができるので、増速拡散を抑制でき、注入及び拡散による所望の濃度プロファイルを得ることができる。この結果、電荷蓄積領域の濃度プロファイルを急峻にすることが可能となり、飽和電荷量と低電圧駆動を両立できる。
【００５２】
表面領域５１２の結晶欠陥が効果的に回復するのでフォトダイオードの暗電流は低減する。また、増速拡散を抑制できることから、光電変換部における電荷蓄積領域／表面領域の界面、及び電荷蓄積領域／転送部のチャネル領域の界面を設計どおりの位置に形成することが容易になる。その結果、フォトダイオードの飽和電荷量を向上でき、空乏化電圧ウエハ間、ウエハ面内ばらつきを低減できる。
【実施例３】
【００５３】
本発明の製造方法が適用できるフォトダイオードの別の断面構造を図５に示す。
【００５４】
以下では、第１実施例と異なる点を中心に説明する。
【００５５】
光電変換装置１ｊは、画素配列ＰＡｊを備える。画素配列ＰＡｊにおける各画素Ｐｊは、光電変換部５１ｊを含む。光電変換部５１ｊは、転送領域５１３ｊをさらに備える。転送領域５１３ｊは、表面領域５１２に側方に配されている。転送領域５１３ｊは、電荷蓄積領域５１１と表面領域５１２との間から電荷電圧変換部５３へ向かうように延びている。これにより、転送トランジスタ５２がオンした際に、電荷蓄積領域５１１に蓄積された電荷を電荷電圧変換部５３へ転送することが容易になる。すなわち、光電変換部５１ｊから電荷電圧変換部５３への電荷の転送効率を向上できる。
【００５６】
図６（a）−図６（b）は光電変換装置１ｊの製造方法を示す図である。第一実施例とは以下の点で異なる。図６（a）に示す工程は、第１実施例の図２（a）−図３（b）の工程を経た次に行われる。図６（a）に示す工程では、レジストパターンＲＰ２をマスクとして半導体基板ＳＢにＮ型の不純物のイオン注入を行うことにより、光電変換部５１ｊにおける表面領域５１２に側方に配されるべき転送領域５１３ｊを形成する。この工程におけるＮ型の不純物は、例えば、砒素を主成分としている。Ｎ型不純物イオン注入の加速エネルギーは、例えば、１００〜５００ＫｅＶである。この工程では、半導体基板ＳＢの法線に対して図３（b）に示す工程より大きな注入角度で半導体基板ＳＢにＮ型の不純物のイオン注入を行う。イオン注入角度は、例えば、半導体基板の法線に対してγ（＞α）の角度である。
【００５７】
本実施形態のように電荷転送領域を２段階の注入で形成することにより、低電圧での転送と充分な飽和電荷量の確保をより容易に実現できる。
図６（b）に示す工程では、まずレジストパターンＲＰ１及びレジストパターンＲＰ２を除去する。次に、レジストパターンＲＰ１及びレジストパターンＲＰ２を除去後に、ＲＴＡ法による８００℃以上１２００℃以下での半導体基板ＳＢの加熱を行う。これにより、電荷蓄積領域５１１と転送領域５１３ｊにおける欠陥が除去されるように電荷蓄積領域５１１における原子が再配列することにより、電荷蓄積領域５１１と転送領域５１３ｊが安定化する。これにより浅い転送領域５１３ｊにおいても急峻な濃度プロファイルを実現することができる。
【００５８】
図６（b）に示す工程が行われた後、第１実施例の図４（a）、図４（b）に示す工程と同じ工程が行われる。
【００５９】
電荷をホール（正孔）とした製造方法も本発明の適用対象である。基本的には、図５の構成でP型とN型を入れ替えればよい。製造方法の違いは、注入する不純物イオンの導電型である。
【００６０】
図６（a）に示す工程は、第２実施例の図３（b）に示す工程の次に行われる。図６（a）に示す工程では、レジストパターンＲＰ２をマスクとして半導体基板ＳＢにＰ型の不純物のイオン注入を行うことにより、光電変換部５１ｊにおける表面領域５１２に側方に配されるべき転送領域５１３ｊを形成する。Ｐ型不純物は、例えば、フッ化ボロンを主成分としている。Ｐ型不純物の加速エネルギーは、例えば、１００〜３００ＫｅＶである。イオン注入機で打ち込むイオンとしては、ボロンまたはフッ化ボロンを用いることができる。
【００６１】
注入角度は 半導体基板ＳＢの法線に対して図３（b）に示す工程より大きな角度で行う。
【００６２】
図６（b）に示す工程では、まずレジストパターンＲＰ１及びレジストパターンＲＰ２を除去する。次に、レジストパターンＲＰ１及びレジストパターンＲＰ２を除去後に、ＲＴＡ法による８００℃以上１２００℃以下での半導体基板ＳＢの加熱を行う。これにより、電荷蓄積領域５１１と転送領域５１３ｊにおける欠陥が除去されるように電荷蓄積領域５１１における原子が再配列することにより、電荷蓄積領域５１１と転送領域５１３ｊが安定化する。これにより浅い転送領域５１３ｊにおいてもシャープな濃度プロファイルを実現することができる。
【００６３】
図６（b）に示す工程が行われた後、第２実施例における図４（a）、図４（b）に示す工程と同じ工程が行われる。
【００６４】
本実施例により、より低電圧で電荷転送を行うことが可能となる。
【実施例４】
【００６５】
図７（a）−図７（c）は、図５の断面の別の製造方法を示す図である。
【００６６】
図７（a）に示す工程は、図６（b）の次工程として行われる。
【００６７】
図７（a）に示す工程では、８００℃未満での半導体基板ＳＢの加熱を伴う方法により、半導体基板ＳＢを覆うようにＣＶＤ法により、７００℃以上８００℃未満の温度で半導体基板ＳＢの加熱を行いながら、窒化膜６１を形成する。窒化膜６１は、半導体基板ＳＢと酸化膜６２との界面における光の反射を防止するように、例えば、４００〜６００Åの厚さで形成される。
【００６８】
図７（b）に示す工程では、光電変換部５１jを配すべき領域を露出するレジストパターンＲＰ３を形成する。レジストパターンＲＰ３をマスクとして半導体基板ＳＢにＰ型の不純物のイオン注入を行うことにより、光電変換部５１ｊにおける電荷蓄積領域５１１の上に配されるべき表面領域５１２を形成する。Ｐ型の不純物イオン注入時のイオン種、ドーズ量、加速電圧、注入角度については実施例3と同じ範囲が適用される。
【００６９】
図５（c）に示す工程では、まずＲＴＡ法による８００℃以上１２００℃以下の温度での半導体基板ＳＢの加熱を行う。これにより、表面領域５１２における欠陥が除去されるように表面領域５１２における原子が再配列することにより、表面領域５１２が安定化する。
【００７０】
次に、８００℃未満の温度での半導体基板ＳＢの加熱を伴う方法により、ＣＶＤ法により、６００℃以上８００℃未満の温度で半導体基板ＳＢの加熱を行いながら、窒化膜６１を覆うように酸化膜６２を形成する。酸化膜６２は、例えば、５００〜３０００Åの厚さで形成される。
【００７１】
図７（a）−図７（c）は、半導体および不純物イオン種のP型、N型の導電型を全て入れ替えることも可能である。詳細なRTA条件については、本実施例の上記記述内容と同じことが言えるので説明を割愛する。
【図１（ａ）】
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【図１（ｂ）】
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【図１（ｃ）】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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