(57)【要約】      （修正有）【課題】必要なＳＮ比に応じて電力を最適な値に設定することができ、時間平均で見た時の電力を削減することができ、入力容量の低減を図ることが可能なパイプライン型ＡＤ変換器および信号処理システムを提供する。【解決手段】パイプライン型ＡＤ変換器１００は、カスケード接続された複数の残差演算ステージ１１０、および一つの最終段の残差演算ステージ１２０のうち、最終段を除く１つ以上の残差演算ステージ１１０が、分解能が可変な分解能可変残差演算ステージとして形成される。これにより、必要なＳＮ比に応じて電力を最適な値に設定することができ、時間平均で見た時の電力を削減することができ、入力容量の低減を図ることが可能なパイプライン型ＡＤ変換器および信号処理システムを実現する。【選択図】図７
2010166447.tif 000002
【特許請求の範囲】
【請求項１】
カスケード接続された複数の残差演算ステージを有し、
上記カスケード接続された複数の残差演算ステージのうち、少なくとも最終段を除く１つ以上の残差演算ステージが、分解能が可変な分解能残差演算ステージとして形成され、
上記分解能残差演算ステージは、
入力信号をアナログ信号からデジタル信号にＡＤ変換する分解能が可変な分解能可変ＡＤ変換器と、
上記分解能可変ＡＤ変換器によるデジタル信号をアナログ信号に変換する分解能可変ＤＡ変換器と、
入力信号と上記分解能可変ＤＡ変換器によるアナログ信号の演算結果を所定のゲインをもって増幅するゲインが可変な演算増幅器と、を含む
パイプライン型ＡＤ変換器。
【請求項２】
上記分解能可変残差演算ステージは、
分解能を変更しても該当ステージの出力信号振幅範囲を一定となるように、上記分解能可変サブＡＤ変換器と上記分解能可変サブＤＡ変換器の分解能および上記演算増幅器が制御される
請求項１記載のパイプライン型ＡＤ変換器
【請求項３】
上記最終段の残差演算ステージが、
分解能が可変な分解能残差演算ステージとして形成されている
請求項１または２記載のパイプライン型ＡＤ変換器。
【請求項４】
上記分解能可変残差演算ステージは、
上記演算増幅器と、
上記演算増幅器の入力側ノードに対して並列に接続された複数の入力容量が複数にグループ分けされた複数の入力容量アレイと、
上記分解能可変サブＡＤ変換器と、
上記各入力容量に参照電圧スイッチを通じて供給する参照電圧を、上記分解能可変サブＡＤ変換器の変換結果に合わせて選択するマルチプレクサと、
上記複数の入力容量アレイに対応して形成され、入力信号を対応する入力容量アレイの入力容量に選択的に入力させるスイッチを含む複数の入力信号スイッチアレイと、
上記複数の入力容量アレイに対応して形成され、上記参照電圧を対応する入力容量アレイの入力容量に選択的に入力させるスイッチを含む複数の参照電圧スイッチアレイと、
を含む
請求項１から３のいずれか一に記載のパイプライン型ＡＤ変換器。
【請求項５】
上記分解能可変残差演算ステージは、
上記演算増幅器の駆動力が分解能に合わせて可変である
請求項１から４のいずれか一に記載のパイプライン型ＡＤ変換器。
【請求項６】
分解能に合わせて分解能可変残差演算ステージの前段に接続されるステージの演算増幅器の駆動力が可変である
請求項１から４のいずれか一に記載のパイプライン型ＡＤ変換器。
【請求項７】
上記演算増幅器は、
バイアス電流の切り替えにより駆動力が可変である
請求項５または６記載のパイプライン型ＡＤ変換器。
【請求項８】
上記演算増幅器は、
バイアス電流の切り替えおよび回路定数の変更により駆動力が可変である
請求項５または６記載のパイプライン型ＡＤ変換器。
【請求項９】
上記演算増幅器は、
バイアス電流の切り替えおよび回路構成の変更により駆動力が可変である
請求項５または６記載のパイプライン型ＡＤ変換器。
【請求項１０】
上記演算増幅器は、
並列度の切り替えにより駆動力が可変である
請求項５または６記載のパイプライン型ＡＤ変換器。
【請求項１１】
カスケード接続された複数の残差演算ステージの入力段の第１ステージにサンプルホールド回路が接続され、
上記サンプルホールド回路は、
上記第１ステージの分解能にあわせて駆動力を切り替える
請求項１から１０のいずれか一に記載のパイプライン型ＡＤ変換器。
【請求項１２】
上記サンプルホールド回路は、
演算増幅器を含み、当該演算増幅器のバイアス電流の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路定数の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路構成の切り替えにより駆動力が可変であり、または、演算増幅器の並列度の切り替えにより駆動力が可変である
請求項１１記載のパイプライン型ＡＤ変換器。
【請求項１３】
カスケード接続された複数の残差演算ステージの入力段の第１ステージに相関２重サンプリング回路が接続され、
上記相関２重サンプリング回路は、
上記分解能可変残差演算ステージの分解能にあわせて駆動力を切り替える
請求項１から１０のいずれか一に記載のパイプライン型ＡＤ変換器。
【請求項１４】
上記相関２重サンプリング回路は、
演算増幅器を含み、当該演算増幅器のバイアス電流の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路定数の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路構成の切り替えにより駆動力が可変であり、または、演算増幅器の並列度の切り替えにより駆動力が可変である
請求項１３記載のパイプライン型ＡＤ変換器。
【請求項１５】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型ＡＤ変換器を有し、
上記パイプライン型ＡＤ変換器は、
カスケード接続された複数の残差演算ステージを有し、
上記カスケード接続された複数の残差演算ステージのうち、少なくとも最終段を除く１つ以上の残差演算ステージが、分解能が可変な分解能残差演算ステージとして形成され、
上記分解能残差演算ステージは、
入力信号をアナログ信号からデジタル信号にＡＤ変換する分解能が可変な分解能可変ＡＤ変換器と、
上記分解能可変ＡＤ変換器によるデジタル信号をアナログ信号に変換する分解能可変ＤＡ変換器と、
入力信号と上記分解能可変ＤＡ変換器によるアナログ信号の演算結果を所定のゲインをもって増幅するゲインが可変な演算増幅器と、を含む
信号処理システム。
【請求項１６】
上記パイプライン型ＡＤ変換器によるデジタル信号を処理するデジタル回路を有し、
上記デジタル回路は、
信号の振幅を検出し、当該検出結果に応じて分解能可変残差演算ステージの上記分解能を制御する
請求項１５記載の信号処理システム。
【請求項１７】
上記パイプライン型ＡＤ変換器によるデジタル信号を処理するデジタル回路を有し、
上記デジタル回路は、
信号のＳＮ比を検出し、当該検出結果に応じて分解能可変残差演算ステージの上記分解能を制御する
請求項１５記載の信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡＤ(アナログ‐デジタル)変換器およびこれを用いた信号処理システムに関するものである。
【背景技術】
【０００２】
デジタル信号処理およびデジタル回路の製造技術の進歩により、アナログ回路のみで構成されていた信号処理システムを、アナログ・デジタル回路を組み合わせて実現することが一般的になっている。
【０００３】
図１は、アナログ・デジタル混載信号処理システムの概念図である。
図１の信号処理システム１は、アナログ信号処理回路２、ＡＤ変換器３、およびデジタル信号処理回路４を有する。
図１の信号処理システム１では、信号処理をできるだけデジタル信号処理回路４で行い、アナログ信号処理回路の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路２で行っていた信号処理をデジタル信号処理回路で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【０００４】
より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは単位時間に扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器の方式として、パイプライン型ＡＤ変換器がある。
【０００５】
図２は、一般的なパイプライン型ＡＤ変換器の構成を示すブロック図である。
このパイプライン型ＡＤ変換器１０は、複数段カスケード接続された残差演算ステージ１１、最終ステージのサブＡＤ変換器１２、およびデジタル合成回路１３を有する。
このうち、残差演算ステージ１１は、低分解能（一般に１〜４bit程度）のサブＡＤ変換器１１ａと、サブＤＡ(デジタル・アナログ)変換器１１ｂ、減算器１１ｃ、および演算増幅器である残差アンプ１１ｄにより構成される。図２において、各ステージの有効bit数はMi、冗長bit数はriである。
【０００６】
残差演算ステージ１１において、入力されたアナログ信号ＩＡＮは、それぞれのサブＡＤ変換器１１ａによりデジタル信号に変換される。
その後、変換結果をサブＤＡ変換器１１ｂにより再びアナログ信号に変換したものと、入力信号との差分を取り、これを残差アンプ１１ｄで増幅する。この一連の演算動作を複数段繰り返し、最後にデジタル合成回路１３で各ステージの出力を演算することで、全体としてΣMi bitの分解能の出力を得ることができる。
パイプライン型ＡＤ変換器１０では、このように粗い分解能のＡＤ変換器を複数段接続することで、全体として高い分解能を実現することができる。また、他の高い分解能をもつ方式、たとえば、逐次比較方式などのように、１変換に対して複数のクロックサイクルを必要としないため、原理的に変換速度を高くすることができる。すなわち、高い分解能と高い変換速度を双方実現しうる方式である。
【０００７】
各残差演算ステージ１１はスイッチドキャパシタ回路を用いて実現するのが一般的である。
図３は、有効bit数M、冗長bit数rの残差演算ステージの構成例（ＭＤＡＣ）を示す図である。
この回路の動作概要は次のようになる。
まず、スイッチＳ０とＳ２を閉じることにより、入力容量アレイに入力信号をサンプリングする。
これと並行して、スイッチＳ４を閉じることでフィードバック容量に蓄積された電荷のリセットを行う。さらにこのとき、サブＡＤ変換器１１ａにより、入力信号がデジタル信号に変換される（サンプリング期間）。その後、スイッチＳ１とＳ３を閉じることにより、フィードバック容量に電荷の転送を行う。このとき、各容量にスイッチＳ１を通じて供給する参照電圧は、サブＡＤ変換器１１ａの変換結果に合わせてマルチプレクサＭＵＸで選択する。
入力信号電圧をＶｉ、出力電圧をＶｏ、サブＡＤ変換結果のコードをＫ、参照電圧を±ＶＲとすると、この一連の動作により出力に次式で与えられる電圧が出力される（ホールド期間）。
【０００８】
［数１］
Vo = 2M*Vin + 1/2r*K*VR - 1/2r*(2M+r - K)*VR  (1)
【０００９】
図４は、入力容量をＣｓ、フィードバック容量をＣｆ、次段の負荷容量をＣLとした時の、ホールド期間におけるＭＤＡＣの高周波等価回路を示す図である。
この回路の応答特性はおおよそ次の帯域幅ωpから見積もることができる。
【００１０】
【数２】
2010166447.tif 000003
【００１１】
図３において、Cs = C, Cf = 1/2Mであるので、次の関係が得られる。
【００１２】
【数３】
2010166447.tif 000004
【００１３】
式(3)から、より高いＳＮ比を実現する場合に必要な条件＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という双方が電力の増大を招くことが予測できる。これについて以下に述べる。
条件＜１＞について、(3)式から、Ｍをより大きくした場合に、同じ帯域幅ωpを維持するにはより高いトランスコンダクタンスｇｍが必要となることがわかる。よってより高い分解能を実現するためには、より多くの電力を必要とする。
条件＜２＞について、スイッチドキャパシタ回路（図３）では一般に回路の雑音を抑えるためにはＣを大きくする必要がある。これは回路の雑音がｋＴ/Ｃの形の依存性をもっているからである。(3)式から、この場合も同じ帯域幅ωpを維持するにはより高いトランスコンダクタンスｇｍが必要となることがわかる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−３５４１７０号公報
【特許文献２】特開２００３−１７４３６４号公報
【特許文献３】特開２００４−２１４９０５号公報
【特許文献４】特開２００５−３５４６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したように、一般的な構成のパイプライン型ＡＤ変換器では電力とＳＮ比の間にトレードオフが存在する。また、パイプラインＡＤ変換器以外の一般のＡＤ変換器においても同様の関係がある。
一方で、一般的にほとんどのシステムではＡＤ変換器に常に高いＳＮ比が要求されるわけではない。
このような例として、デジタル変調の無線信号処理システムが挙げられる。このシステムでは最終的なエラー率をある一定以下にするのに必要なレベルよりも、ＳＮ比を高くする必要はない。
別のシステムの例として、デジタルカメラの信号処理システムが挙げられる。このシステムでは、実際に撮像する前に、構図を確認するための画像を表示し続けることが一般的である。
このとき、確認用の画像表示は撮像時ほど高精細である必要はないので、この表示中はＳＮ比は低くとも構わない。
そこで、システムの動作状況に合わせて必要とされるＳＮ比が変わる場合に、許容される範囲でＡＤ変換器のＳＮ比を下げて、代わりに電力を低減する技術が提案されている。特許文献１にＡＤ変換器一般についてこの技術を適用した例が記載されている。
【００１６】
上記技術について、さらにパイプライン型ＡＤ変換器に限定した場合、その実現方法についていくつかの提案がなされている（たとえば特許文献２〜４）。以下、これらの技術の概要とその問題点について述べる。
【００１７】
特許文献２に開示された技術は、図５（Ａ）および（Ｂ）に示すように、下位のステージに接続されているアナログ信号を、最終ステージのＡＤ変換器にバイパスする。そして、この技術では、バイパスした出力を受け取るステージおよびその下位のステージの動作を止めることで、分解能と消費電力を適応的に制御する。
この構成の問題点として、必ず下位のステージからしか動作を止めることができないことが挙げられる。一般にパイプラインＡＤ変換器において、入力換算雑音に支配的なのは上位のステージであり、このため消費電力において支配的なのも上位のステージである。したがってこの方法で得られる電力削減効果は上位のステージの電力を削減できる構成に比べて小さくなってしまう。
【００１８】
特許文献３には、２つ構成が示されている。
１つめはサンプルホールド回路および第１ステージの入力容量、フィードバック容量、およびアンプの並列度を変更する構成である。
この場合並列度を小さくすることにより、回路雑音および出力誤差を大きくする代わりに低電力化が実現できる。
この構成の問題点は、(ａ)分割されたユニット毎に出力ノードにスイッチが必要になること、（ｂ）容量が分割するユニット数倍で細分化されること、の２点である。
（ａ）について、一般に出力ノードの電圧は大きく変動するため、特に大きなサイズのスイッチもしくはブートストラップスイッチが必要となる。これにより、回路の面積の増大を招く。
(b)については容量の細分化により寄生容量が増大することと、細分化された容量ひとつあたりの大きさが製造上許容される限界を下回る可能性があることが問題である。
特にＭＤＡＣが多bitの構成のときにこの問題は顕著である。たとえばM=3, r=1で、参照電圧が２値のＭＤＡＣの場合、入力のＣは分割しない状態ですでに１６個に分割されている。
これをたとえば４分割するとユニット容量数は６４個となってしまう。製造上は許容される最小配線幅には限界があるため、この場合各ユニット容量につく寄生容量は分割前の１/１６にはならない場合が多い。このため寄生容量が増大する。
【００１９】
２つめの構成は高いＳＮ比が不要な時に上位のステージをバイパスする。
この方法は回路雑音に支配的な第１ステージをバイパスするため、構成を切り替えた時のＳＮ比の劣化がとても大きい。
この劣化がシステム上許容されないレベルである場合はこの技術を適用するのが難しい。この問題についても特に第１ステージが他bitである時に問題は顕著である。
【００２０】
特許文献４には、入力容量およびフィードバック容量のペアを複数個用意し、使用するペアを切り替えることで回路ノイズを大きくする代わりに低電力化を実現する構成が開示されている。
この構成は、図４の回路においてＣｓおよびＣｆの値を変えることに相当する。したがって式(2)から、応答速度を見積もることができる。
これらの容量値を切り替える場合、入力容量ＣｓとＣｆの比を保ったまま容量値を切り替える方法と、ＣｓとＣｆの比も切り替える方法の２通りが考えられる。
容量の比を保ったまま容量値を小さくした場合、(2)式から分かるように、小さくなるのは分母の直列容量成分のみである。次段の負荷容量をＣLがこの直列容量成分に対して大きい場合、トランスコンダクタンスｇｍはほとんど小さくすることができない。
一方、ＣｓとＣｆの比率も変更する場合、(3)式のCs/(Cs+Cf)の部分も小さくなるため、ＣLによらずｇｍを小さくすることができる。
しかしながら、ＣｓとＣｆの比が変わると、ステージの出力信号振幅範囲が変わってしまう。
【００２１】
図６（Ａ）および（Ｂ）は、ＣｓとＣｆの比を1/2倍で切り替えた時の３ｓｅｇ. ＭＤＡＣの入出力特性を示す図である。
この場合、次段に入力される信号振幅が1/2となる。このため、次ステージの入力可能信号レンジの半分が全く使用されないことになり無駄な電力が発生する。たとえば、次ステージで不要な動作上不要な比較器が発生する。
さらに、この両者の場合について、特許文献３に開示された第１の技術と同様に容量の細分化の問題が発生する。
たとえば、容量の大きさを、高分解能のモードに対して低分解能のモードを1/2とした場合、同じ容量のペアを２組用意して、高分解能モードでは２つ同時に使い低分解能モードでは１つのみを使うという構成が考えられる。
該当特許文献ではサブＡＤ変換器の分解能が一定であるので、Csのユニット数はどちらの場合も同じ数が必要であるので、結果的に高分解能モードだけの構成に比べてユニット容量の大きさが小さくなってしまう。これにより先述の場合と同様の問題を招く。
【００２２】
本発明は、必要なＳＮ比に応じて電力を最適な値に設定することができ、時間平均で見た時の電力を削減することができ、入力容量の低減を図ることが可能なパイプライン型ＡＤ変換器および信号処理システムを提供することにある。
【課題を解決するための手段】
【００２３】
本発明の第１の観点のパイプライン型ＡＤ変換器は、カスケード接続された複数の残差演算ステージを有し、上記カスケード接続された複数の残差演算ステージのうち、少なくとも最終段を除く１つ以上の残差演算ステージが、分解能が可変な分解能残差演算ステージとして形成され、上記分解能残差演算ステージは、入力信号をアナログ信号からデジタル信号にＡＤ変換する分解能が可変な分解能可変ＡＤ変換器と、上記分解能可変ＡＤ変換器によるデジタル信号をアナログ信号に変換する分解能可変ＤＡ変換器と、入力信号と上記分解能可変ＤＡ変換器によるアナログ信号の演算結果を所定のゲインをもって増幅するゲインが可変な演算増幅器と、を含む。
【００２４】
本発明の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型ＡＤ変換器を有し、上記パイプライン型ＡＤ変換器は、カスケード接続された複数の残差演算ステージを有し、上記カスケード接続された複数の残差演算ステージのうち、少なくとも最終段を除く１つ以上の残差演算ステージが、分解能が可変な分解能残差演算ステージとして形成され、上記分解能残差演算ステージは、入力信号をアナログ信号からデジタル信号にＡＤ変換する分解能が可変な分解能可変ＡＤ変換器と、上記分解能可変ＡＤ変換器によるデジタル信号をアナログ信号に変換する分解能可変ＤＡ変換器と、入力信号と上記分解能可変ＤＡ変換器によるアナログ信号の演算結果を所定のゲインをもって増幅するゲインが可変な演算増幅器と、を含む。
【発明の効果】
【００２５】
本発明によれば、必要なＳＮ比に応じて電力を最適な値に設定することができ、時間平均で見た時の電力を削減することができ、入力容量の低減を図ることができる。
【図面の簡単な説明】
【００２６】
【図１】アナログ・デジタル混載信号処理システムの概念図である。
【図２】一般的なパイプライン型ＡＤ変換器の構成を示すブロック図である。
【図３】有効bit数M、冗長bit数rの残差演算ステージの構成例（ＭＤＡＣ）を示す図である。
【図４】入力容量をＣｓ、フィードバック容量をＣｆ、次段の負荷容量をＣLとした時の、ホールド期間におけるＭＤＡＣの高周波等価回路を示す図である。
【図５】特許文献２に開示された技術を説明するための図である。
【図６】ＣｓとＣｆの比を1/2倍で切り替えた時の３ｓｅｇ. ＭＤＡＣの入出力特性を示す図である。
【図７】本発明の第１の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【図８】本発明の実施形態に係る分解能可変残差演算ステージの基本的な構成例を示す図である。
【図９】図８の分解能残差演算ステージの具体的な構成例を示す図である。
【図１０】図９の分解能残差演算ステージの８閾値および４閾値モード時の入出力特性を示す図である。
【図１１】図９の分解能可変サブＡＤ変換器およびマルチプレクサの構成例を示す図である。
【図１２】分解能可変サブＡＤ変換器において１bit分解能を可変した場合の高分解能モード（９セグメント）と低分解能モード（５セグメント）での動作状態を示す図である。
【図１３】本発明の第２の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【図１４】本実施形態に係る分解能残差演算ステージの第１の変形例を示す図である。
【図１５】本実施形態に係る分解能残差演算ステージの第２の変形例を示す図である。
【図１６】本実施形態に係る分解能残差演算ステージの第３の変形例を示す図である。
【図１７】本実施形態に係る分解能残差演算ステージの第４の変形例を示す図である。
【図１８】駆動力を可変する演算増幅器の第１の構成例を示す図である。
【図１９】駆動力を可変する演算増幅器の第２の構成例を示す図である。
【図２０】駆動力を可変する演算増幅器の第３の構成例を示す図である。
【図２１】本発明の第３の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【図２２】本実施形態に係る駆動力可変サンプルホールド回路の第１の構成例を示す図である。
【図２３】本実施形態に係る駆動力可変サンプルホールド回路の第２の構成例を示す図である。
【図２４】本実施形態に係る駆動力可変サンプルホールド回路の第３の構成例を示す図である。
【図２５】本実施形態に係る駆動力可変サンプルホールド回路の第４の構成例を示す図である。
【図２６】本発明の第４の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【図２７】本実施形態に係る駆動力可変相関２重サンプルホールド回路の第１の構成例を示す図である。
【図２８】図２７の駆動力可変相関２重サンプルホールド回路におけるＣＣＤ出力波形およびサンプリングタイミングを示す図である。
【図２９】本実施形態に係る駆動力可変相関２重サンプルホールド回路の第２の構成例を示す図である。
【図３０】図２９の駆動力可変相関２重サンプルホールド回路におけるＣＣＤ出力波形およびサンプリングタイミングを示す図である。
【図３１】本実施形態に係る駆動力可変相関２重サンプルホールド回路の第３の構成例を示す図である。
【図３２】本実施形態に係る駆動力可変相関２重サンプルホールド回路の第４の構成例を示す図である。
【図３３】本実施形態に係るパイプライン型ＡＤ変換器を採用したＣＣＤカメラシステムである信号処理システムの第１の構成例を示す図である。
【図３４】本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの第２の構成例を示す図である。
【図３５】本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの第３の構成例を示す図である。
【図３６】本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの第４の構成例を示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（パイプライン型ＡＤ変換器の第１の構成例）
２．第２の実施形態（パイプライン型ＡＤ変換器の第２の構成例）
３．第３の実施形態（パイプライン型ＡＤ変換器の第３の構成例）
４．第４の実施形態（パイプライン型ＡＤ変換器の第４の構成例）
５．第５の実施形態（信号処理システムの第１の構成例）
６．第６の実施形態（信号処理システムの第２の構成例）
７．第７の実施形態（信号処理システムの第３の構成例）
８．第８の実施形態（信号処理システムの第４の構成例）
【００２８】
＜１．第１の実施形態＞
図７は、本発明の第１の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【００２９】
本第１の実施形態に係るパイプライン型ＡＤ変換器１００は、図７に示すように、カスケード接続された複数残差演算ステージ１１０、一つの最終段の残差演算ステージ１２０、およびデジタル合成回路１３０を有する。
【００３０】
そして、パイプライン型ＡＤ変換器１００は、カスケード接続された複数の残差演算ステージ１１０、および一つの最終段の残差演算ステージ１２０のうち、最終段を除く１つ以上の残差演算ステージ１１０が分解能可変残差演算ステージとして構成される。
【００３１】
分解能可変残差演算ステージ１１０は、分解能可変サブＡＤ変換器１１１、分解能可変サブＤＡ変換器１１２、減算器１１３、および可変ゲインアンプ（演算増幅器）１１４により構成される。
分解能可変残差演算ステージ１１０は、分解能を変更しても該当ステージの出力信号振幅範囲を一定となるように、サブＡＤ変換器１１１とサブＤＡ変換器１１２の分解能および可変ゲインアンプ１１４のゲインが適切に制御される。
分解能可変残差演算ステージ１１０は、高いＳＮ比が要求されるときは各ステージの分解能を高くするように制御される。
一方、ＳＮ比を犠牲にして電力を下げる場合は、程度に応じて分解能可変残差演算ステージ１１０の分解能下げるように制御される。図７の例ではDi bit下げている。
【００３２】
分解能可変残差演算ステージ１１０において、入力されたアナログ信号ＩＡＮは、それぞれの分解能可変サブＡＤ変換器１１１によりデジタル信号に変換される。
その後、変換結果を分解能可変サブＤＡ変換器１１２により再びアナログ信号に変換したものと、入力信号との差分を減算器１１３で取り、これを可変ゲインアンプ１１４で増幅する。
この一連の演算動作を複数段繰り返し、デジタル合成回路１３０で各ステージの出力を演算することで、全体として［ΣMi bit−Di］の分解能の出力を得ることができる。
【００３３】
［分解能可変残差演算ステージの基本的な構成例］
図８は、本発明の実施形態に係る分解能可変残差演算ステージの基本的な構成例を示す図である。
【００３４】
図８の分解能可変残差演算ステージ２００は、図７に示す可変残差演算ステージ１１０の構成をいわゆるスイッチドキャパシタ回路により構成した例である。
【００３５】
図８の分解能可変残差演算ステージ２００は、分解能可変ＡＤ変換器２０１、マルチプレクサ(ＭＵＸ)２０２、第１入力容量アレイ２０３、第２入力容量アレイ２０４、第１の入力信号スイッチアレイ２０５、および第２の入力信号スイッチアレイ２０６を有する。
さらに、分解能可変残差演算ステージ２００は、第１参照電圧スイッチアレイ２０７、第２の参照電圧スイッチアレイ２０８、演算増幅器２０９、スイッチ２１０（Ｓ２ａ)，２１１(Ｓ３ａ)、およびフィードバック容量２１２を有する。
また、分解能可変残差演算ステージ２００は、信号の入力側ノードＮＤ２０１、演算増幅器２０９の入力側ＮＤ２０２および出力側ノードＮＤ２０３を有する。
【００３６】
この分解能可変残差演算ステージ２００は、入力容量アレイを複数のグループに分け、入力容量アレイのうち入力信号のサンプリングに使用する容量の個数を変更すること、およびサブＡＤ変換器２０１の分解能を可変することで分解能が切り替えられる。
【００３７】
第１入力容量アレイ２０３は、２Ｍ＋ｒ−Ｄ個の入力容量ＣＩが演算増幅器２１０の入力側ノードＮＤ２０２に対して並列に接続されている。各入力容量ＣＩの第１電極がノードＮＤ２０２に接続されている。
第２入力容量アレイ２０４は、２Ｍ＋ｒ（１−２−Ｄ）個の入力容量ＣＩが演算増幅器２１０の入力側ノードＮＤ２０２に対して並列に接続されている。各入力容量ＣＩの第１電極がノードＮＤ２０２に接続されている。
このように、本実施形態の分解能可変残差演算ステージ２００は、入力容量アレイを２つのグループに分けて、入力容量アレイのうち入力信号のサンプリングに使用する容量の個数を変更するように構成されている。
なお、この入力容量アレイのグループ分けは２に限定されず、さらに多くのグループに分けて入力容量アレイのうち入力信号のサンプリングに使用する容量の個数を変更するように構成することも可能である。
【００３８】
マルチプレクサ２０２は、各入力容量ＣＩに参照電圧スイッチを通じて供給する参照電圧を、サブＡＤ変換器１１１の変換結果に合わせて選択する。
【００３９】
第１の入力信号スイッチアレイ２０５は、第１入力容量アレイ２０３の各入力容量ＣＩと入力ノード側ノードＮＤ２０１との間に、並列に接続された複数のスイッチＳ０ａを有する。
第１の入力信号スイッチアレイ２０５の各スイッチＳ０ａは、固定端子がノードＮＤ２０１に接続され、作動端子が第１入力容量アレイ２０３の対応する入力容量ＣＩの第２電極に接続されている。
第１の入力信号スイッチアレイ２０５の各スイッＳ０ａは、制御信号ＣＴＬ１によりオン、オフが制御される。
【００４０】
第２の入力信号スイッチアレイ２０６は、第２入力容量アレイ２０４の各入力容量ＣＩと入力ノード側ノードＮＤ２０１との間に、並列に接続された複数のスイッチＳ０ｂを有する。
第２の入力信号スイッチアレイ２０６の各スイッチＳ０ｂは、固定端子がノードＮＤ２０１に接続され、作動端子が第２入力容量アレイ２０４の対応する入力容量ＣＩの第２電極に接続されている。
第２の入力信号スイッチアレイ２０６の各スイッＳ０ｂは、制御信号ＣＴＬ２によりオン、オフが制御される。
【００４１】
第１参照電圧スイッチアレイ２０７は、第１入力容量アレイ２０３の各入力容量ＣＩとマルチプレクサ２０２の複数の参照電圧供給端子との間に、複数のスイッチＳ１ａを有する。
第１参照電圧スイッチアレイ２０７の各スイッチＳ１ａは、固定端子が参照電圧供給端子に接続され、作動端子が第１入力容量アレイ２０３の対応する入力容量ＣＩの第２電極に接続されている。
第１参照電圧スイッチアレイ２０７の各スイッチＳ１ａは、制御信号ＣＴＬ３によりオン、オフが制御される。
【００４２】
第２の参照電圧スイッチアレイ２０８は、第２入力容量アレイ２０４の各入力容量ＣＩとマルチプレクサ２０２の複数の参照電圧供給端子との間に、複数のスイッチＳ１ｂを有する。
第２の参照電圧スイッチアレイ２０８の各スイッＳ１ｂは、固定端子が参照電圧供給端子に接続され、作動端子が第２入力容量アレイ２０４の対応する入力容量ＣＩの第２電極に接続されている。
第２の参照電圧スイッチアレイ２０８の各スイッＳ１ｂは、制御信号ＣＴＬ４によりオン、オフが制御される。
【００４３】
スイッチ２１０（Ｓ２ａ）は、ノードＮＤ２０２と基準電位ＶＳＳ（たとえば接地電位）との間に接続されている。
スイッチ２１０は、制御信号ＣＴＬ５によりオン、オフが制御される。
【００４４】
スイッチ２１１（Ｓ３ａ）とフィードバック容量（ＣＦ）２１２は、演算増幅器２０９の入力側ノードＮＤ２０２と出力側ノードＮＤ２０３との間に直列に接続されている。
フィードバック容量２１２の第１電極がノードＮＤ２０２に接続され、第２電極がスイッチ２１１の固定端子に接続され、スイッチ２１１の作動端子がノードＮＤ２０３に接続されている。
【００４５】
［図８の分解能可変残差演算ステージの動作］
高いＳＮ比が要求されるときは、第１および第２入力容量アレイ２０３，２０４の全ての容量ＣＩを用いて入力信号をサンプリングする。
具体的には、制御信号ＣＴＬ１により第１の入力信号スイッチアレイ２０５の各スイッチＳ０ａをオンさせ（閉じ）、制御信号ＣＴＬ２により第２の入力信号スイッチアレイ２０６の各スイッチＳ０ｂをオンさせる（閉じる）。
【００４６】
一方、ＳＮ比を犠牲にして電力を低減するときは、2M+r-D個の容量ＣＩのみを用いて入力信号をサンプリングする。
具体的には、制御信号ＣＴＬ１により第１の入力信号スイッチアレイ２０５のスイッチＳ０ａをオンさせ（閉じ）、制御信号ＣＴＬ２により第２の入力信号スイッチアレイ２０６の各スイッチＳ０ｂをオフさせる（開放状態とする）。
【００４７】
このとき同時並列的に、サブＡＤ変換器１１１でＡＤ変換を行う。このとき、このサブＡＤ変換器１１１の分解能は高ＳＮ比が要求されるときの（M+r）bitに対してD bitだけ粗い（M+r-D）bitに変更する。
この変換結果をもとにマルチプレクサ２０２において参照電圧をつなぎかえ、電荷をフィードバック容量２１２に転送することで、残差を2Mi-Di倍に増幅する。
【００４８】
このとき、制御信号ＣＴＬ３により第１参照電圧スイッチアレイ２０７の各スイッチＳ１ｂのみをオンさせ、制御信号ＣＴＬ４により第２の参照電圧スイッチアレイ２０８のスイッチＳ１ｂはオフさせる（開放状態とする）。
これにより、先に信号をサンプリングした2M+r-D個のCIに蓄積された電荷のみがフィードバック容量２１２に転送され、結果として、次の出力結果が得られる。
【００４９】
［数４］
Vo = 2M-D*Vin + 1/2r*K*VR - 1/2r*(2M+r-D - K)*VR  (4)
【００５０】
以上の構成を採用することで、アンプの低電力化について特許文献４（特開2005-354627号広報）で入力容量Ｃｓとフィードバック容量Ｃｆとの比Ｃｓ/Ｃｆを切り替えた場合と同等の効果を得ることができる。
【００５１】
図９は、図８の分解能残差演算ステージの具体的な構成例を示す図である。
【００５２】
図９の分解能可変残差演算ステージ２００Ａは、入力容量ＣＩの数が８個、これらを２つのグループに分けた構成である。
したがって、第１入力容量アレイ２０３の入力容量ＣＩの数は４、第２入力容量アレイ２０４の入力容量の数は４である。
同様にして、第１の入力信号スイッチアレイ２０５のスイッチＳ０ａの数は４、第２の入力信号スイッチアレイ２０６のスイッチＳ０ｂの数は４である。
また、第１参照電圧スイッチアレイ２０７のスイッチＳ１ａの数は４、第２の参照電圧スイッチアレイ２０８のスイッチＳ１ｂの数は４である。
【００５３】
図９の分解能可変残差演算ステージ２００Ａは、分解能可変ＡＤ変換器２０１Ａは、４閾値モードと８閾値モードで動作する可変ＡＤ変換器として構成される。
【００５４】
また、フィードバック容量２１２の第２電極と基準電位ＶＳＳとの間にスイッチ２１３（Ｓ４ａ）が接続されている。
スイッチ２１３（Ｓ４ａ）は、制御信号ＣＴＬ６でオン、オフが制御される。
なお、以上の説明では、制御信号をＣＴＬ１〜ＣＴＬ６とスイッチごとに個別に設けるように構成されているが、同タイミングでオン、オフされるスイッチは共通の制御信号でオン、オフするように構成することも可能である。
【００５５】
この図９の分解能可変残差演算ステージ２００Ａは、高分解能時に有効3bit/冗長1bitの変換特性、低分解能時に有効2bit/冗長1bitの変換特性を実現する。
【００５６】
高分解能時は、入力容量アレイ８個全てを用いてサンプリングおよび電荷転送動作を行う。このとき、サブＡＤ変換器２０１Ａは８閾値モードで動作する。
一方、ＳＮ比を犠牲にして低消費電力で動作する時は、入力容量アレイのうち４個を用いてサンプリングおよび電荷転送動作を行う。
このとき、サブＡＤ変換器は４閾値のモードで動作する。
【００５７】
この分解能可変残差演算ステージ２００Ａのそれぞれのモードでの入出力特性を図１０に示す。
図１０（Ａ）および（Ｂ）は、図９の分解能残差演算ステージの８閾値および４閾値モード時の入出力特性を示す図である。
図１０（Ａ）は高分解能時（９セグメント、８閾値モード時）の特性を示し、図１０（Ｂ）は低分解能時（５セグメント、４閾値モード時）の特性を示している。
【００５８】
本実施形態においては、特許文献４（特開2005-354627号公報）では固定であったサブＡＤ変換器の分解能も可変しているため、図１０（Ａ）および（Ｂ）からわかるように、分解能を切り替えても出力信号振幅範囲を一定に保つことができる。
このため、次のステージに無駄が発生することがない。容量についても既に分割していた容量をサンプリングに使用する、しないを切り替えているため、容量が細分化される問題やスイッチの増加によって寄生容量が増大する問題を回避できる。
さらに、この構成ではサブＡＤ変換器２０１Ａの電力も減らすことが可能である。
【００５９】
図１１は、図９の分解能可変サブＡＤ変換器およびマルチプレクサの構成例を示す図である。
図１２（Ａ）および（Ｂ）は、分解能可変サブＡＤ変換器において１bit分解能を可変した場合の（Ａ）高分解能時（９セグメント、８閾値モード）と（Ｂ）低分解能時（５セグメント、４閾値モード）での動作状態を示す図である。
【００６０】
分解能可変サブＡＤ変換器２０１Ａは、基準電圧生成部ＲＶＧ、スイッチＳＷ１〜ＳＷ１２、および比較器ＣＰ１〜ＣＰ８を有する。
マルチプレクサ２０２は、スイッチＳＷ２１〜ＳＷ２８、電圧ＶＲの供給ラインＬＶＲ、および電圧−ＶＲの供給ラインＬ−ＶＲを有する。
【００６１】
分解能可変サブＡＤ変換器２０１Ａの基準電圧生成部ＲＶＧは、電圧−ＶＲの供給ラインと電圧ＶＲの供給ラインとの間に抵抗Ｒ１〜Ｒ８が直列に接続されている。
そして、基準電圧生成部ＲＶＧは、抵抗Ｒ１と抵抗Ｒ２の接続点に基準電圧Ｖｒ１（−７／８Ｖ）を発生し、抵抗Ｒ２の中点に基準電圧Ｖｒ２（−３／４Ｖ）を発生し、抵抗Ｒ２と抵抗Ｒ３の接続点に基準電圧Ｖｒ３（−５／８Ｖ）を発生する。
基準電圧生成部ＲＶＧは、抵抗Ｒ３と抵抗Ｒ４の接続点に基準電圧Ｖｒ４（−３／８Ｖ）を発生し、抵抗Ｒ４の中点に基準電圧Ｖｒ５（−１／４Ｖ）を発生し、抵抗Ｒ４と抵抗Ｒ５の接続点に基準電圧Ｖｒ６（−１／８Ｖ）を発生する。
基準電圧生成部ＲＶＧは、抵抗Ｒ５と抵抗Ｒ６の接続点に基準電圧Ｖｒ７（１／８Ｖ）を発生し、抵抗Ｒ６の中点に基準電圧Ｖｒ８（１／４Ｖ）を発生し、抵抗Ｒ６と抵抗Ｒ７の接続点に基準電圧Ｖｒ９（３／８Ｖ）を発生する。
基準電圧生成部ＲＶＧは、抵抗Ｒ７と抵抗Ｒ８の接続点に基準電圧Ｖｒ１０（５／８Ｖ）を発生し、抵抗Ｒ８の中点に基準電圧Ｖｒ１１（３／４Ｖ）を発生し、抵抗Ｒ８と電圧ＶＲの供給ラインとの接続点に基準電圧Ｖｒ１２（７／８Ｖ）を発生する。
【００６２】
比較器ＣＰ１は、入力信号ＶｉｎとスイッチＳＷ１を介して供給される基準電圧Ｖｒ１（−７／８Ｖ）またはスイッチＳＷ２を介して供給される基準電圧Ｖｒ２（−３／４Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ１をスイッチＳＷ２１に出力する。
比較器ＣＰ２は、入力信号ＶｉｎとスイッチＳＷ３を介して供給される基準電圧Ｖｒ３（−３／８Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ２をスイッチＳＷ２２に出力する。
比較器ＣＰ３は、入力信号ＶｉｎとスイッチＳＷ４を介して供給される基準電圧Ｖｒ４（−５／８Ｖ）またはスイッチＳＷ５を介して供給される基準電圧Ｖｒ５（−１／４Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ３をスイッチＳＷ２３に出力する。
比較器ＣＰ４は、入力信号ＶｉｎとスイッチＳＷ６を介して供給される基準電圧Ｖｒ６（−１／８Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ４をスイッチＳＷ２４に出力する。
比較器ＣＰ５は、入力信号ＶｉｎとスイッチＳＷ７を介して供給される基準電圧Ｖｒ７（１／８Ｖ）またはスイッチＳＷ８を介して供給される基準電圧Ｖｒ８（１／４Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ５をスイッチＳＷ２５に出力する。
比較器ＣＰ６は、入力信号ＶｉｎとスイッチＳＷ９を介して供給される基準電圧Ｖｒ９（３／８Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ６をスイッチＳＷ２６に出力する。
比較器ＣＰ７は、入力信号ＶｉｎとスイッチＳＷ１０を介して供給される基準電圧Ｖｒ１０（５／８Ｖ）またはスイッチＳＷ１１を介して供給される基準電圧Ｖｒ１１（３／４Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ７をスイッチＳＷ２７に出力する。
比較器ＣＰ８は、入力信号ＶｉｎとスイッチＳＷ１２を介して供給される基準電圧Ｖｒ１２（７／８Ｖ）とを比較し、ハイまたはローレベル比較信号ＳＣＰ８をスイッチＳＷ２８に出力する。
【００６３】
各スイッチＳＷ２１〜ＳＷ２８は、端子ａが電圧ＶＲの供給ラインＬＶＲに接続され、端子ｂが電圧−ＶＲの供給ラインＬ−ＶＲに接続され、出力が入力容量ＣＩへの参照電圧供給ラインに接続されている。
各スイッチＳＷ２１〜ＳＷ２８は、比較信号ＳＣＰ１〜８のレベルに応じて入力容量ＣＩへの参照電圧供給ラインと電圧ＶＲの供給ラインＬＶＲまたは電圧−ＶＲの供給ラインＬ−ＶＲとを選択的に接続する。
【００６４】
上述したように、各比較器ＣＰ１〜ＣＰ８は、電圧ＶＲと電圧−ＶＲの間に抵抗分圧で発生した電圧と、入力信号Ｖｉｎとの大小関係の比較を行う。
このとき、スイッチＳＷ１〜ＳＷ１２により抵抗のどのタップを選択するかにより、それぞれのモードに併せて閾値を変更することができる。
このとき、比較対象の閾値が半数であるので使用する比較器は半分でよい。この状態を図１２（Ｂ）に示す。この例では、比較器ＣＰ１，ＣＰ３，ＣＰ５，ＣＰ７が使用され、比較器ＣＰ２，ＣＰ４，ＣＰ６，ＣＰ８は未使用となっている。
そこで、これらの使用しない比較器ＣＰ２，ＣＰ４，ＣＰ６，ＣＰ８が制御するＳＷ２２，ＳＷ２４，ＳＷ２６，ＳＷ２８はオフ（開放）とし、判定動作は行わないようにする。
これにより、１bit分解能を落とす毎にサブＡＤ変換器の電力を半分にすることができる。
この動作を実現するために、追加のスイッチが必要となるが、抵抗のタップの電圧は固定値であるので、このスイッチサイズは非常に小さくすることができる。
また、この部分の寄生容量が増大したとしても前のステージのアンプの負荷ではないので、電力を増大させることはない。
【００６５】
ところで、分解能可変残差演算ステージにおいて分解能を落としたとき、高分解能のときに比べて入力容量アレイの中で信号をサンプリングするのに使用される容量の数が少なくなる。言い換えると入力容量の容量値Ｃｓが小さくなっていることに相当する。
したがって、そのステージの前に接続される回路に着目すると分解能を下げることにより負荷容量の低減が見込める。
すなわち、分解能を落としたステージに加えて、この入力容量を駆動する前に接続された回路の電力削減も可能となる。
さらに、本第２の実施形態として、最終ステージのＡＤ変換器を分解能可変とする構成とすることもできる。
【００６６】
＜２．第２の実施形態＞
図１３は、本発明の第２の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【００６７】
本第２の実施形態に係るパイプライン型ＡＤ変換器１００Ａが上述した第１の実施形態のパイプライン型ＡＤ変換器１００と異なる点は、最終ステージの残差演算ステージ１２０Ａも分解能可変としていることにある。
【００６８】
たとえば、図８の可変残差演算ステージ１１０の構成で分解能を低減した場合、ＳＮ比の劣化は、＜１＞分解能低下による量子化雑音の増加分、＜２＞Ｃの値が小さくなったことによる回路雑音の増加分の２つの要因によるものである。
しかし、最終段の残差演算ステージ１２０Ａを分解能可変とすることで、全体としての分解能をモードの切り替え前後で一定にすることができる。このため、＜１＞によるＳＮ比の劣化を抑えることが可能となる。
一般的に、演算増幅器の電力は最終段の残差演算ステージのサブＡＤ変換器に比べて大きい。
また前述のように分解能を落とすことで、可変残差演算ステージ内のサブＡＤ変換器の電力も低減される。
以上のことから、最終段の残差演算ステージ１２０Ａの分解能をΣDi bit上げても全体として電力を削減できる。
【００６９】
図８に、分解能可変残差演算ステージ１１０の基本的な構成例を示した。
ここで、この分解能残差演算ステージの変形例について説明する。
【００７０】
［分解能残差演算ステージの第１の変形例］
図１４は、本実施形態に係る分解能残差演算ステージの第１の変形例を示す図である。
【００７１】
本分解能可変残差演算ステージ２００Ａが、図８の分解能残差演算ステージ２００と異なる点は、可変ゲインアンプ１１４の出力側のスイッチ２１１（Ｓ３ａ）が、アンプ出力側のノードＮＤ２０３と基準電位ＶＳＳとの間に接続されていることにある。
このような構成においても、図８の分解能残差演算ステージ１１０と同様の機能を有する。
【００７２】
［分解能残差演算ステージの第２の変形例］
図１５は、本実施形態に係る分解能残差演算ステージの第２の変形例を示す図である。
【００７３】
本分解能残差演算ステージ２００Ｂが、図８の分解能残差演算ステージ２００と異なる点は、スイッチ２１０が演算増幅器２０９の入力側ノードＮＤ２０２と出力側ノードＮＤ２０３との間に接続されていることにある。
本分解能残差演算ステージ２００Ｂでは、入力容量ＣＩに信号をサンプリングする際に、容量ＣＩの第１電極（図の右側の端子）を固定容量ではなく、全帰還構成とした演算増幅器２０９の入力に対して行う。
【００７４】
［分解能残差演算ステージの第３の変形例］
図１６は、本実施形態に係る分解能残差演算ステージの第３の変形例を示す図である。
【００７５】
本分解能残差演算ステージ２００Ｃが、図８の分解能残差演算ステージ２００と異なる点は、入力信号をサンプリングする容量のうち一つをフィードバック容量２１２としても使用することにある。
そのため、フィードバック容量としての入力容量ＣＩＦがノードＮＤ２０２に対してさらに一つ接続され、この入力容量ＣＩＦとノードＮＤ２０１との間に制御信号ＣＴＬ１でオン、オフが制御されるスイッチＳ０ａがさらに一つ接続されている。
そして、スイッチ２１１が可変ゲインアンプ１１４の出力側ノードＮＤ２０３と、入力容量ＣＩＦとスイッチＳ０ａとの接続ノードＮＤ２０４との間に接続されている。
すなわち、本分解能残差演算ステージ２００Ｃは、１bit冗長構成の例を示している。
【００７６】
［分解能残差演算ステージの第４の変形例］
図１７は、本実施形態に係る分解能残差演算ステージの第４の変形例を示す図である。
【００７７】
本分解能残差演算ステージ２００Ｄが、図１６の分解能残差演算ステージ２００Ｃと異なる点は、スイッチ２１０が演算増幅器２０９の入力側ノードＮＤ２０２と出力側ノードＮＤ２０３との間に接続されていることにある。
本分解能残差演算ステージ２００Ｄでは、入力容量ＣＩに信号をサンプリングする際に、容量ＣＩの第１電極（図の右側の端子）を固定容量ではなく、全帰還構成とした演算増幅器２０９の入力に対して行う。
【００７８】
なお、以上に説明した構成を有する分解能可変残差演算ステージ(ＭＤＡＣ)の前段に接続される回路はＭＤＡＣ以外の場合も考えられる。
それらの構成については後で説明する。
【００７９】
本実施形態に係る方法により分解能を切り替えることで低電力化を実現するために必要となるトランスコンダクタンスｇｍが可変可能な演算増幅器の構成について、以下に具体的構成例を示す。
【００８０】
［駆動力可変演算増幅器の第１の構成例］
図１８は、駆動力を可変する演算増幅器の第１の構成例を示す図である。
【００８１】
図１８の駆動力可変演算増幅器３００は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１〜ＰＴ４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ６、可変電流源ＩＶ１、およびノードＮＤ３０１、ＮＤ３０２を有する。
【００８２】
ＰＭＯＳトランジスタＰＴ１のソースおよびＰＭＯＳトランジスタＰＴ２のソースが電源電圧ＶＤＤの供給源に接続されている。
ＰＭＯＳトランジスタＰＴ１のゲートおよびＰＭＯＳトランジスタＰＴ２のゲートがバイアス電圧ＶＢ３の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインがＰＭＯＳトランジスタＰＴ３のソースに接続され、ＰＭＯＳトランジスタＰＴ３のドレインがＮＭＯＳトランジスタＮＴ１のドレインに接続され、その接続点によりノードＮＤ３０１が形成されている。
ＰＭＯＳトランジスタＰＴ２のドレインがＰＭＯＳトランジスタＰＴ４のソースに接続され、ＰＭＯＳトランジスタＰＴ２のドレインがＮＭＯＳトランジスタＮＴ２のドレインに接続され、その接続点によりノードＮＤ３０２が形成されている。
ＰＭＯＳトランジスタＰＴ３のゲートおよびＰＭＯＳトランジスタＰＴ４のゲートがバイアス電圧ＶＢ２の供給ラインに接続されている。
ＭＭＯＳトランジスタＮＴ１のゲートおよびＮＭＯＳトランジスタＮＴ２のゲートがバイアス電圧Ｖ１の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１のソースがＮＭＯＳトランジスタＮＴ３のドレインに接続され、ＮＭＯＳトランジスタＮＴ２のソースがＮＭＯＳトランジスタＮＴ４のドレインに接続されている。
そして、ＮＭＯＳトランジスタＮＴ３のソースおよびＮＭＯＳトランジスタＮＴ４のソースがＮＭＯＳトランジスタＮＴ５のドレインに接続され、ＮＭＯＳトランジスタＮＴ５のソースが基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ５のゲートがＮＭＯＳトランジスタＮＴ６のゲートおよびドレインに接続され、ＮＭＯＳトランジスタＮＴ６のソースが基準電位ＶＳＳに接続され、ドレインが可変電流源ＩＶ１に接続されている。
すなわち、ＮＭＯＳトランジスタＮＴ６およびＮＴ５によりカレントミラー回路が形成されている。
【００８３】
この回路では、バイアス回路の電流を可変電流とすることで、トランスコンダクタンスの可変を実現している。
【００８４】
［駆動力可変演算増幅器の第２の構成例］
図１９は、駆動力を可変する演算増幅器の第２の構成例を示す図である。
【００８５】
図１９の演算増幅器３００Ａは、ｇｍ１のアンプＡＭＰ３０１と−ｇｍ２のＡＭＰ３０２をカスケード接続した２段アンプでの駆動力可変の例を示す。アンプＡＭＰ３０２の入出力間に位相補償容量Ｃｃが接続されている。
この回路は、ミラー補償を用いた構成である。
また、図１９において、ＩＶ２，ＩＶ３は可変電流源を示している。
【００８６】
図１９の演算増幅器３００Ａは、図１８の演算増幅器３００と同様にバイアス電流を可変するのと同時並列的に、位相補償容量Ｃｃの値を可変することにより、駆動力の可変を実現している。
このことにより、スルーレートや位相余裕を含めて、電力に合わせてアンプの特性を最適化することができる。
さらに、アンプの構成やバイアス電流などを変えずとも、並列度を切り替えることでも駆動力を可変することができる。
【００８７】
［駆動力可変演算増幅器の第３の構成例］
図２０は、駆動力を可変する演算増幅器の第３の構成例を示す図である。
【００８８】
図２０の演算増幅器３００Ｂは、ｇｍ１のアンプＡＭＰ３０１とｇｍ２のＡＭＰ３０２をスイッチＳＷ３０１，ＳＷ３０２を介して選択的に並列に接続可能に構成されている。
また、ｇｍ２のアンプＡＭＰ３０２はスイッチＳＷ３０３を介して電力に供給を停止可能に構成されている。
【００８９】
図２０の演算増幅器３００Ｂは、ｇｍ２のアンプＡＭＰ３０３は、高分解能時のみ使用し、低分解能時はスイッチＳＷ３０３をオフして電力の供給を止め、スイッチＳＷ３０１，ＳＷ３０２により信号経路から切り離す。
これにより駆動力を可変することができる。
先述のように、本発明の実施形態は分解能可変残差演算ステージ自身だけでなく、その前段に接続される回路の電力も低減することができる。
この場合、前段は残差演算ステージでもよいが、それ以外の回路でもよい。
前段に接続される回路の残差演算ステージ以外の例として、サンプルホールド回路と相関２重サンプリング回路(ＣＤＳ)を挙げる。
以下、分解能可変残差演算ステージの前段にサンプルホールド回路を接続するパイプライン型ＡＤ変換器を第３の実施形態として、相関２重サンプリング回路を接続するパイプライン型ＡＤ変換器を第４の実施形態として説明する。
【００９０】
＜３．第３の実施形態＞
図２１は、本発明の第３の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【００９１】
本第３の実施形態に係るパイプライン型ＡＤ変換器１００Ｂが上述した第２の実施形態のパイプライン型ＡＤ変換器１００Ａと異なる点は、分解能可変残差演算ステージの前段に駆動力可変のサンプルホールド回路４００が接続されている点にある。
【００９２】
第３の実施形態に係るパイプライン型ＡＤ変換器１００Ｂは、初段の残差演算ステージを分解能可変としているため、サンプルホールド回路４００の駆動力を可変することにより、分解能を落としたときに電力を低減することが可能となる。
【００９３】
以下、サンプルホールド回路４００の構成例について説明する。
【００９４】
［駆動力可変サンプルホールド回路の第１の構成例］
図２２は、本実施形態に係る駆動力可変サンプルホールド回路の第１の構成例を示す図である。
【００９５】
図２２の駆動力可変サンプルホールド回路４００Ａは、駆動力可変演算増幅器４０１、サンプリング４０２（Ｃｓ）、フィードバック容量(Ｃｆ)４０３、およびスイッチ４０４（Ｓ１０）、４０５（Ｓ１１）、４０６（Ｓ１２）、スイッチ４０７（Ｓ１３）を有する。
【００９６】
図２２の駆動力可変サンプルホールド回路４００Ａは、サンプリング容量４０２（Ｃｓ）でサンプリングした信号電荷をフィードバック容量４０３(Ｃｆ)に転送することにより、サンプルホールド動作を実現するものである。
なお、駆動力可変演算増幅器４０１は、図１８〜図２０の構成の回路が適用可能である。
【００９７】
［駆動力可変サンプルホールド回路の第２の構成例］
図２３は、本実施形態に係る駆動力可変サンプルホールド回路の第２の構成例を示す図である。
【００９８】
図２３の駆動力可変サンプルホールド回路４００Ｂは、フィードバック容量４０３の電荷をリセットするスイッチ４０８(Ｓ１４)をフィードバック容量４０３の両端に設けた構成である。
【００９９】
［駆動力可変サンプルホールド回路の第３の構成例］
図２４は、本実施形態に係る駆動力可変サンプルホールド回路の第３の構成例を示す図である。
【０１００】
図２４の駆動力可変サンプルホールド回路４００Ｃは、スイッチ４０４と演算増幅器４０１の入力との間にスイッチ４０９が接続され、サンプリング容量４０２（Ｃｓ）の第１電極がスイッチ４０４と４０９間の信号ラインと基準電位ＶＳＳ間に接続されている。
図２３の駆動力可変サンプルホールド回路４００Ｂは、サンプリング容量４０２（Ｃｓ）の第１電極が基準電位ＶＳＳ（接地電位）に接続され、第２電極を使ってサンプリングおよび電荷の転送を行う。
【０１０１】
［駆動力可変サンプルホールド回路の第４の構成例］
図２５は、本実施形態に係る駆動力可変サンプルホールド回路の第４の構成例を示す図である。
【０１０２】
図２５の駆動力可変サンプルホールド回路４００Ｄは、演算増幅器４０１の出力とサンプリング容量４０２（Ｃｓ）の入力側との間にスイッチ４１０が接続されている。
図２５の駆動力可変サンプルホールド回路４００Ｄは、サンプリング容量４０２(Ｃｓ)に溜まった電荷を、演算増幅器４０１を用いて保持する構成である。
【０１０３】
これらのいずれの構成に対しても、演算増幅器を駆動力可変とすることで、駆動力可変サンプルホールド回路が構成可能である。
また、駆動力可変演算増幅器については、図１８〜図２０の構成の回路が適用可能である。
【０１０４】
＜４．第４の実施形態＞
図２６は、本発明の第４の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
【０１０５】
本第４の実施形態に係るパイプライン型ＡＤ変換器１００Ｃが上述した第２の実施形態のパイプライン型ＡＤ変換器１００Ａと異なる点は、分解能可変残差演算ステージの前段に駆動力可変の相関２重サンプルホールド回路５００が接続されている点にある。
【０１０６】
第４の実施形態に係るパイプライン型ＡＤ変換器１００Ｃは、初段の残差演算ステージを分解能可変としているため、相関２重サンプルホールド回路５００の駆動力を可変することにより、分解能を落としたときに電力を低減することが可能となる。
【０１０７】
以下、相関２重サンプルホールド回路５００の構成例について説明する。
【０１０８】
［駆動力可変相関２重サンプルホールド回路の第１の構成例］
図２７は、本実施形態に係る駆動力可変相関２重サンプルホールド回路の第１の構成例を示す図である。
図２８は、図２７の駆動力可変相関２重サンプルホールド回路における撮像素子としてのＣＣＤの出力波形およびサンプリングタイミングを示す図である。
【０１０９】
図２７の駆動力可変相関２重サンプルホールド回路５００Ａは、駆動力可変演算増幅器５０１、サンプルホールド回路５０２，５０３，５０４を有する。
このように、図２７の駆動力可変相関２重サンプルホールド回路５００Ａは、１つの駆動力可変の差動演算増幅器５１０と３つのサンプルホールド回路５０２〜５０４により構成される。
【０１１０】
図２７の駆動力可変相関２重サンプルホールド回路５００Ａは、フィードスルーレベルとデータレベルには時間的に差があるので、サンプルホールド回路を用いてこれを時間的にシフトすることで、タイミングを合わせる。
これにより、差動演算増幅器５０１を使ってフィードスルーレベルとデータレベルの差分を検出することができる。
この構成では差動増幅器を駆動力可変とすることで、信号を入力しているＡＤ変換器の分解能を下げた際に電力を削減することが可能となる。
【０１１１】
［駆動力可変相関２重サンプルホールド回路の第２の構成例］
図２９は、本実施形態に係る駆動力可変相関２重サンプルホールド回路の第２の構成例を示す図である。
図３０は、図２９の駆動力可変相関２重サンプルホールド回路における撮像素子であるＣＣＤの出力波形およびサンプリングタイミングを示す図である。
【０１１２】
図２９の駆動力可変相関２重サンプルホールド回路５００Ｂは、駆動力可変演算増幅器５０１、サンプルホールド回路５０２，５０３を有する。
このように、図２９の駆動力可変相関２重サンプルホールド回路５００Ｂは、１つの駆動力可変の差動演算増幅器５１０と２つのサンプルホールド回路５０２，５０３により構成される。
【０１１３】
通常、ＣＣＤ波形にはリセット動作に伴ってフィードスルーが発生するため、フィードスルーレベルをサンプリングする期間は半周期に対して短い。
したがって、信号ＳＨＤが立ち下がってから信号ＳＨＰが立ち上がるまでの間は所望のフィードスルーレベルおよびデータレベルがそれぞれのサンプルホールド回路５０２，５０３により保持されている。このため、差動増幅器５０１によって両者の差分を検出することが可能となる。
この場合も差動増幅器５０１を駆動力可変とすることで、図２７と同様の電力削減効果を得ることができる。
【０１１４】
［駆動力可変相関２重サンプルホールド回路の第３の構成例］
図３１は、本実施形態に係る駆動力可変相関２重サンプルホールド回路の第３の構成例を示す図である。
【０１１５】
図３１の駆動力可変相関２重サンプルホールド回路５００Ｃは、図２９の構成に対して、演算増幅器５０１の出力側にＰＧＡ(プログラマブルゲインアンプ）５０５が接続されている。
この場合、ＰＧＡ５０５を駆動力可変とすることで、図２９と同じ電力削減効果が得られる。
【０１１６】
［駆動力可変相関２重サンプルホールド回路の第３の構成例］
図３２は、本実施形態に係る駆動力可変相関２重サンプルホールド回路の第４の構成例を示す図である。
【０１１７】
図３２の駆動力可変相関２重サンプルホールド回路５００Ｄは、駆動力可変演算増幅器５０１、サンプリング５０６（Ｃｓ）、フィードバック容量(Ｃｆ)５０７、およびスイッチ５０７（Ｓ２１）、５０８（Ｓ２２）を有する。
【０１１８】
図３２の駆動力可変相関２重サンプルホールド回路５００Ｄは、これまで述べた構成のようにサンプルホールド回路をもちいることなく、駆動力可変演算増幅器５０１を１つだけでフィードスルーレベルとデータレベルの差分の演算を実現するものである。
この場合も演算増幅器５０１を駆動力可変とすることで、これまで述べてきたような電力削減効果を得ることができる。
【０１１９】
次に、上記した本実施形態に係るパイプライン型ＡＤ変換器を採用したカメラ等の信号処理システムの構成例について第５〜第８の実施形態として説明する。
【０１２０】
＜５．第５の実施形態＞
図３３は、本実施形態に係るパイプライン型ＡＤ変換器を採用したＣＣＤカメラシステムである信号処理システムの第１の構成例を示す図である。
【０１２１】
図３３のＣＣＳカメラシステム６００は、撮像素子であるＣＣＤ６０１、バッファ６０２、容量６０３、相関２重サンプリング回路（ＣＤＳ）６０４、パイプライン型ＡＤ変換器（ＡＤＣ）１００，１００Ａ〜１００Ｃ、およびモード選択回路６０５を有する。
【０１２２】
図３３のＣＣＤカメラシステム６００は、モード選択回路６０５に高画質に撮像するモード（高ＳＮモード）か構図決めようの粗い画像を出力するモードか（低ＳＮモード）を切り替えるモード切替信号ＳＭＯＤを入力する。
これにより、ＡＤ変換器１００を制御するbit選択信号Ｓ６０５を変更する。
これにより、構図を決める際には電力の消費を低減することが可能となる。
【０１２３】
＜６．第６の実施形態＞
図３４は、本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの第２の構成例を示す図である。
【０１２４】
図３４の信号処理システム６００Ａは、アナログ信号処理回路６１０、パイプライン型ＡＤ変換器（ＡＤＣ）１００（１００Ａ〜１００Ｃ）、および振幅検出回路６２１を含むデジタル信号処理回路６２０を有する。
【０１２５】
図３４の信号処理システム６００Ａは、デジタル処理を行う振幅検出回路６２１と組み合わせた実施例を示す。
図３４の信号処理システム６００Ａは、振幅検出回路６２１により分解能制御信号Ｓ６２１を生成し、分解能制御信号Ｓ６２１によりパイプライン型ＡＤ変換器（ＡＤＣ）１００（１００Ａ〜１００Ｃ）を制御する。
【０１２６】
＜７．第７の実施形態＞
図３５は、本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの第３の構成例を示す図である。
【０１２７】
図３５の信号処理システム６００Ｂは、パイプライン型ＡＤ変換器（ＡＤＣ）１００（１００Ａ〜１００Ｃ）、直交検波回路６３０、信号補正回路６４０、ＦＦＴ回路６５０、振幅検出回路６６０、および分解能制御回路６７０を有する。
【０１２８】
図３５の信号処理システム６００Ｂは、より具体的な例として、地上デジタル放送におけるＯＦＤＭ復調回路内に振幅検出回路６６０を設けた例を示している。
【０１２９】
ＯＦＤＭ復調回路ではＦＦＴ処理を行うため、各周波数の信号成分の強度をダイレクトにデジタルコードとして得ることができる。
ここから振幅検出回路６６０で信号の強度を測定し、十分な信号強度が得られている場合にはＡＤ変換器の分解能を落とすことで電力を削減することができる。
【０１３０】
＜８．第８の実施形態＞
図３６は、本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの第４の構成例を示す図である。
【０１３１】
図３６の信号処理システム６００Ｃは、図３４の信号処理システム６００Ａの振幅検出回路の代わりにＳＮ比検出回路６２２が設けられている。
図３６の信号処理システム６００Ｃは、ＳＮ比検出回路６２２により分解能制御信号Ｓ６２２を生成し、分解能制御信号Ｓ６２２によりパイプライン型ＡＤ変換器（ＡＤＣ）１００（１００Ａ〜１００Ｃ）を制御する。
この場合も、図３５と同様に、ＦＦＴを用いたシステムで実現することができる。
【０１３２】
以上説明した本実施形態によれば、次のような効果が得られる。
第１にシステムに必要なＳＮ比に応じてＡＤ変換器の電力を最適な値に設定することができ、時間平均で見た時の電力を削減することができる。
第２に、ＡＤ変換器の入力容量の低減である。これは特にＡＤ変換器の第１ステージに本発明を適用した場合にあてはまる。これにより、前に接続される回路の応答特性を損なうことなくシステム全体としての消費電力を低減することが可能となる。
【符号の説明】
【０１３３】
１００，１００Ａ〜１００Ｃ・・・パイプライン型ＡＤ変換器、１１０・・・分解能可変残差演算ステージ、１１１・・・分解能可変サブＡＤ変換器、１１２・・・分解能可変サブＤＡ変換器、１１３・・・減算器、１１４・・・可変ゲインアンプ、１２０，１２０Ａ・・・最終段の残差演算ステージ、１３０・・・デジタル合成回路、２００，２００，２００Ａ〜２００Ｄ・・・分解能可変残差演算ステージ、３００，３００Ａ，３３０Ｂ・・・駆動力可変演算増幅器、４００，４００Ａ〜４００Ｄ・・・サンプルホールド回路、５００，５００Ａ〜５００Ｄ・・・相関２重サンプリング回路、６００，６００Ａ〜６００Ｃ・・・信号処理システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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