(57)【要約】【課題】還流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。【解決手段】半導体装置は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタと抵抗を有する半導体スナバ回路２００と、から構成され、半導体スナバ回路中２００のキャパシタが、還流ダイオードＤの遮断状態において、還流ダイオードＤにより空乏層が形成される前記半導体基体中の領域とは異なる位置に形成されるので、還流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。【選択図】図１
2010206109.tif 000002
【特許請求の範囲】
【請求項１】
ユニポーラ動作をする還流ダイオードと、
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記還流ダイオードに並列接続するように、前記還流ダイオードと同一半導体基体に集積化した半導体スナバ回路とを備え、
前記還流ダイオードが遮断状態となるバイアス条件において、前記キャパシタを構成するキャパシタ誘電体領域が、前記還流ダイオードの空乏層が形成される前記半導体基体中の領域とは異なる位置に形成されることを特徴とする半導体装置。
【請求項２】
前記還流ダイオードに、スイッチング素子が更に並列接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ユニポーラ動作をする還流ダイオードと、
前記還流ダイオードに並列接続されたスイッチング素子と、
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記スイッチング素子に並列接続するように、前記スイッチング素子と同一半導体基体に集積化した半導体スナバ回路とを備え、
前記スイッチング素子が遮断状態となるバイアス条件において、前記キャパシタを構成するキャパシタ誘電体領域が、前記スイッチング素子の空乏層が形成される前記半導体基体中の領域とは異なる位置に形成されることを特徴とする半導体装置。
【請求項４】
ユニポーラ動作をする還流ダイオードと、
キャパシタと抵抗との直列接続を有する回路を有し、該回路を前記還流ダイオードに並列接続するように、前記還流ダイオードと同一半導体基体に集積化した半導体スナバ回路と、
前記還流ダイオードに、更に並列接続して前記同一半導体基体に集積化されたスイッチング素子とを備え、
前記還流ダイオード及び前記スイッチング素子が共に遮断状態となるバイアス条件において、前記還流ダイオード及び前記スイッチング素子のそれぞれの空乏層が形成される前記半導体基体中の領域とは異なる位置に、前記キャパシタを構成するキャパシタ誘電体領域が形成されることを特徴とする半導体装置。
【請求項５】
前記空乏層が形成される位置の、前記半導体基体の主面上に、直接又は間接的に第１誘電体層が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体スナバ回路が、少なくとも直列接続された前記キャパシタと前記抵抗を有する２端子素子であり、
前記還流ダイオードのアノード電極及び前記スイッチング素子の一方の主電極端子の少なくともいずれかと、前記半導体スナバ回路の一方の端子が、前記第１誘電体層の少なくとも一部に接する共通の表面電極で接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記共通の表面電極と前記第１誘電体層と前記半導体基体で形成される領域の単位面積あたりの静電容量値が、前記キャパシタ誘電体領域の単位面積あたりの静電容量値より低いことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１誘電体層上の前記共通の表面電極が、前記還流ダイオード及び前記スイッチング素子の少なくともいずれかの耐圧に影響を及ぼさないことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記キャパシタの少なくとも一部が、前記半導体基体の一主面上に直接又は間接的に設けられた第２誘電体層によって構成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２誘電体層が、シリコン酸化膜であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２誘電体層を形成する誘電体材料の絶縁破壊電界強度と比誘電率の積の値が、シリコン酸化膜の値よりも大きいことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第２誘電体層がＳｉ３Ｎ４であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２誘電体層が強誘電体であることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記強誘電体がＴｉＢａＯ３であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２誘電体層が、複数の誘電体層の積層構造を備えることを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１誘電体層の誘電率が、前記第２誘電体層の誘電率より低いことを特徴とする請求項９〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１誘電体層の厚さが、前記第２誘電体層の厚さより厚いことを特徴とする請求項９〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記キャパシタ誘電体領域の少なくとも一部が、前記半導体基体に形成された空乏領域を備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１９】
前記還流ダイオードが、ショットキーバリアダイオードからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記還流ダイオードが、ヘテロ接合ダイオードからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
【請求項２１】
前記還流ダイオードが、少なくともゼロ電流状態から逆バイアス状態に過渡動作する際に、ユニポーラ動作と同等の動作をするｐｎ接合ダイオードからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
【請求項２２】
前記ｐｎ接合ダイオードが、ソフトリカバリダイオードからなることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記半導体基体が、少なくともシリコン材料より禁制帯幅が広い半導体材料からなることを特徴とする請求項１〜２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記半導体材料は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記抵抗の少なくとも一部が、前記半導体基体によって構成されていることを特徴とする請求項１〜２４のいずれか１項に記載の半導体装置。
【請求項２６】
前記抵抗の少なくとも一部が、前記半導体基体の一主面上に直接又は間接的に設けられた導電体層によって構成されていることを特徴とする請求項１〜２５のいずれか１項に記載の半導体装置。
【請求項２７】
前記導電体層が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記導電体層が、シリコンの絶縁破壊電界強度よりも大きな絶縁破壊電界強度を持つことを特徴とする請求項２６に記載の半導体装置。
【請求項２９】
前記導電体層が、炭化珪素、窒化ガリウム、ダイヤモンドの単結晶体、アモルファス体もしくは多結晶体であることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記抵抗の大きさは、少なくとも前記還流ダイオードの抵抗成分よりも大きいこと特徴とする請求項１〜２９のいずれか１項に記載の半導体装置。
【請求項３１】
前記キャパシタは、並列接続されている前記還流ダイオードもしくは前記還流ダイオードとスイッチング素子とが遮断状態に有するキャパシタ容量の総和に対して、少なくとも１／１０倍から１０倍の範囲の値を有することを特徴とする請求項１〜３０のいずれか１項に記載の半導体装置。
【請求項３２】
前記スイッチング素子は、絶縁ゲート電極を有する３端子素子からなることを特徴とする請求項２〜３１のいずれか１項に記載の半導体装置。
【請求項３３】
前記絶縁ゲート電極を有する３端子素子が、ＩＧＢＴであることを特徴とする請求項３２に記載の半導体装置。
【請求項３４】
前記絶縁ゲート電極を有する３端子素子が、ＭＯＳＦＥＴであることを特徴とする請求項３２に記載の半導体装置。
【請求項３５】
前記絶縁ゲート電極を有する３端子素子が、
第１の半導体領域と、
前記第１の半導体領域の一主面に接して前記第１の半導体領域とは禁制帯幅が異なった第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、
前記第１の半導体領域とオーミック接続された第１電極と、
前記第２の半導体領域とオーミック接続された第２の電極
とを備えることを特徴とする請求項３２に記載の半導体装置。
【請求項３６】
前記スイッチング素子は、ＪＦＥＴであることを特徴とする請求項２〜３１のいずれか１項に記載の半導体装置。
【請求項３７】
前記スイッチング素子を構成する半導体基体が、少なくともシリコン材料より禁制帯幅が広い半導体材料からなることを特徴とする請求項２〜３６のいずれか１項に記載の半導体装置。
【請求項３８】
前記半導体材料は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項３７に記載の半導体装置。
【請求項３９】
前記キャパシタ誘電体領域は、前記半導体基体の一主面に接するように形成されたフィールド絶縁膜を少なくとも利用していることを特徴とする請求項１〜３８のいずれか１項に記載の半導体装置。
【請求項４０】
前記抵抗の少なくとも一部が、前記ヘテロ接合ダイオードを構成する半導体材料を少なくとも利用していることを特徴とする請求項２０に記載の半導体装置。
【請求項４１】
前記抵抗の少なくとも一部が、前記絶縁ゲート電極を有する３端子素子のゲート電極材料を少なくとも利用していることを特徴とする請求項３２〜３５のいずれか１項に記載の半導体装置。
【請求項４２】
少なくとも第１の主電極リードと第２の主電極リードとを有する半導体パッケージを更に備え、
前記還流ダイオードと前記半導体スナバ回路の並列接続により形成される２つの端子のうち一方の端子が前記第１の主電極リードに接続するように、前記還流ダイオード及び前記半導体スナバ回路が前記第１の主電極リード上に配設され、且つ、他方の端子が金属配線を介して前記第２の主電極リードに接続されていることを特徴とする請求項１〜４１のいずれか１項に記載の半導体装置。
【請求項４３】
少なくとも第１の主電極リードと第２の主電極リードとを有する半導体パッケージを更に備え、
前記還流ダイオードと前記半導体スナバ回路の並列接続により形成される２つの端子のうち一方の端子が前記第１の主電極リードに接続するように、前記還流ダイオード及び前記半導体スナバ回路が前記第１の主電極リード上に配設され、且つ、他方の端子が前記第２の主電極リードに接続されるように、前記還流ダイオード及び前記半導体スナバ回路が前記第２の主電極リード上もしくは前記第２の主電極リード下に配設されていることを特徴とする請求項１〜４１のいずれか１項に記載の半導体装置。
【請求項４４】
前記半導体基体となる半導体材料がシリコン、炭化珪素、シリコンゲルマニュウム、窒化ガリウム、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項２５〜４３のいずれか１項に記載の半導体装置。
【請求項４５】
請求項１〜４４のいずれか１項に記載の前記還流ダイオードと前記半導体スナバ回路とを備えることを特徴とする電力変換装置。
【請求項４６】
請求項２〜４４のいずれか１項に記載の前記還流ダイオード、前記半導体スナバ回路及び前記スイッチング素子とを備えることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置の受動回路として用いるに好適な半導体装置と、この半導体装置を用いた電力変換装置に関する。
【背景技術】
【０００２】
従来、還流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを還流ダイオードに対し並列に接続させた半導体装置が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８１４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊，振動動作中の損失の増大，周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。
【０００５】
本発明は上記課題に鑑みてなされたものであり、その目的は環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置と半導体装置を用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、ユニポーラ動作をする還流ダイオードと、還流ダイオードに並列接続され、キャパシタＣ及び抵抗Ｒを含む半導体スナバ回路とを備える半導体装置であって、キャパシタＣ及び抵抗Ｒを有する半導体スナバ回路と還流ダイオードとが、同一の半導体基体に形成され、キャパシタＣを構成するキャパシタ誘電体領域が還流ダイオードの遮断状態における空乏層が形成される半導体基体中の領域とは異なる位置に形成される。
【発明の効果】
【０００７】
本発明によれば、還流ダイオードに並列に、少なくともキャパシタ及び抵抗を有する半導体スナバを接続しているので、還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体装置（受動半導体素子）の構成を示す回路図である。
【図２】図１に示す半導体装置（受動半導体素子）の変形例の構成を示す回路図である。
【図３】図１に示す半導体装置（受動半導体素子）の上面図である。
【図４】図１に示す半導体装置（受動半導体素子）の構成を示す断面図である。
【図５】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図６】コンバータ回路の一例を示す回路図である。
【図７】３相交流インバータブリッジの一例を示す回路図である。
【図８】図３に示す半導体装置（受動半導体素子）の変形例の構成を示す上面図である。
【図９】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１０】図４に示す半導体装置（受動半導体素子）（受動半導体素子）の変形例の構成を示す断面図である。
【図１１】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１２】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１３】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１４】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１５】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１６】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１７】図４に示す半導体装置（受動半導体素子）の変形例の構成を示す断面図である。
【図１８】振動現象の減衰波形のシミュレーション結果を示す図である。
【図１９】容量比と振動現象収束時間比及び過渡損失の増加しろの関係を示す図である。
【図２０】本発明の第２の実施形態に係る半導体装置の構成を示す回路図である。
【図２１】本発明の第２の実施形態に係る半導体装置の構成を示す上面図である。
【図２２】図２０に示すスイッチング素子の構成を示す断面図である。
【図２３】ハーフブリッジ回路の一例を示す回路図である。
【図２４】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【図２５】本発明の第３の実施形態に係る半導体装置におけるスイッチング素子の構成を示す断面図である。
【図２６】本発明の第３の実施形態に係る半導体装置における還流ダイオードの構成を示す断面図である。
【図２７】本発明の第３の実施形態に係る半導体装置におけるスイッチング素子の構成を示す断面図である。
【図２８】図２７に示すスイッチング素子の変形例の構成を示す断面図である。
【図２９】本発明の第４の実施形態に係る半導体装置の構成を示す上面図である。
【図３０】本発明の第４の実施形態に係る半導体装置における半導体スナバ回路内蔵スイッチング素子の構成を示す断面図である。
【図３１】図３０に示す半導体スナバ回路内蔵スイッチング素子の変形例の構成を示す断面図である。
【図３２】図３０に示す半導体スナバ回路内蔵スイッチング素子の変形例の構成を示す断面図である。
【図３３】図３０に示す半導体スナバ回路内蔵スイッチング素子の変形例の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
又、以下に示す第１〜第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１１】
〔第１の実施形態〕
〔半導体装置の回路構成〕
本発明の第１の実施形態に係る半導体装置は、図１に示すように、ユニポーラ動作をする還流ダイオードＤ１と、キャパシタＣ１と抵抗Ｒ１との直列接続を有する回路を有し、この回路を還流ダイオードＤ１に並列接続するように、還流ダイオードＤ１と同一半導体基体に集積化した半導体スナバ回路２００−１とを備えた受動半導体素子（半導体集積回路）である。還流ダイオードＤ１は、アノード端子３００とカソード端子４００とを備え、半導体スナバ回路２００−１は、還流ダイオードＤ１のアノード端子３００とカソード端子４００との間に並列接続されている。
【００１２】
なお、図１においては、半導体スナバ回路２００−１の構成として、アノード端子３００側にキャパシタＣ１が、カソード端子側に抵抗Ｒ１が接続するような場合を示しているが、図２に示すように、アノード端子３００側に抵抗Ｒ１が、カソード端子側にキャパシタＣ１が接続した半導体スナバ回路２０１−１としても良い。又、キャパシタＣ１と抵抗Ｒ１は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。第１の実施形態では、一例として、還流ダイオードＤ１と半導体スナバ回路２００−１を同一の半導体チップ上に集積化した場合について説明する。
【００１３】
また、詳細は後述するが、例えば、還流ダイオードＤ１は、ソフトリカバリダイオードのように、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行う。このように、ユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。
【００１４】
半導体スナバ回路２００−１の構成としては、例えばキャパシタＣ１と抵抗Ｒ１が直列接続した所謂ＲＣスナバの構成とした場合について説明する。又、半導体スナバ回路２００−１は、例えば炭化珪素を半導体基体材料とし、且つ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型の半導体チップからなる場合について説明する。
【００１５】
還流ダイオードＤ１に関しては、ショットキーバリアダイオードの場合について説明する。第１の実施形態では、ショットキーバリアダイオードについても、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型のショットキーバリアダイオードを一例として説明する。
【００１６】
〔半導体装置の実装構造〕
図３は、図１で示した還流ダイオードＤ１（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００−１（例えばシリコン半導体ＲＣスナバ）からなる半導体装置（受動半導体素子）について具体的な装置として実施形態を示した実装図である。
【００１７】
図３においては、半導体パッケージの一例として、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する絶縁基板５００ａ上に、例えば銅やアルミなどの金属材料からなるアノード側金属膜３１０ａとカソード側金属膜４１０ａが形成されたセラミック基板を用いた場合について説明する。
【００１８】
カソード側金属膜４１０ａ上には、同一半導体チップ内に集積化された還流ダイオードＤ１と半導体スナバ回路２００−１のカソード端子４００が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオードＤ１と半導体スナバ回路２００−１のそれぞれのアノード端子３００は、例えばアルミワイヤやアルミリボンなどの金属配線３２０ａ，３３０ａを介して、共にアノード側金属膜３１０ａに接続された構成となっている。
【００１９】
〔半導体装置の断面構造〕
本発明の第１の実施形態に係る半導体装置（受動半導体素子）は、図４に断面構造を示すように、還流ダイオードＤ１と半導体スナバ回路２００−１が同一チップ内に形成され、還流ダイオードＤ１が遮断状態となるバイアス条件において、キャパシタＣ１の一部をなすキャパシタ誘電体領域１２ａが、還流ダイオードＤ１の空乏層が形成される半導体基体（１ａ，２ａ）中の領域とは異なる位置に形成されている。
【００２０】
図４の右側部に示すように、還流ダイオードＤ１は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１ａ上にｎ−型のドリフト領域２ａが形成された基板材料を半導体基体（１ａ，２ａ）としている。基板領域１ａとしては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みが小さい方が導通時の損失を低減できるため、可能な限り小さい方が望ましい。ドリフト領域２ａとしては、例えばｎ型の不純物密度が１０１５〜１０１８ｃｍ−３、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２ａに関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となっても勿論良い。第１の実施形態では例えば不純物密度が１０１６ｃｍ−３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。
【００２１】
なお、第１の実施形態では、半導体基体（１ａ，２ａ）が、基板領域１ａとドリフト領域２ａの二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域１ａのみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第１の実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。又、第１の実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
【００２２】
ドリフト領域２ａの基板領域１ａとの接合面に対向する主面に接するように表面電極３ａが、更には表面電極３ａに対向し、且つ基板領域１ａと接するように裏面電極４ａが形成されている。表面電極３ａは、ドリフト領域２ａとの間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。又、表面電極３ａはアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。又、還流ダイオードＤ１のドリフト領域２ａ中には、点線で囲まれた空乏層１００１ａが図示されている。この空乏層１００１ａは、還流ダイオードＤが遮断状態となるバイアス条件において形成される空乏層を示している。一方、裏面電極４ａは基板領域１ａとオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４ａはカソード端子４００として外部電極と接続をする。このように、図４右側部に示す還流ダイオードＤ１は、表面電極３ａがアノード電極、裏面電極４ａがカソード電極としたダイオードとして機能する。
【００２３】
次に図４の左側部は、半導体スナバ回路２００−１の断面構造図の一例である。図４の左側部中、ｎ−−型の低濃度ドリフト領域８ａ上に、例えばシリコン酸化膜などの誘電体薄膜を備えるキャパシタ誘電体領域１２ａが形成されている。第１の実施形態は、例えば基板領域１ａと低濃度ドリフト領域８ａからなる半導体材料を用いて、ドリフト領域２ａを不純物導入と不純物の活性化によって形成することで容易に実現できる。第１の実施形態では、低濃度ドリフト領域８ａは抵抗Ｒ１として機能し、キャパシタ誘電体領域１２ａはキャパシタＣ１の一部として機能する。つまり、低濃度ドリフト領域８ａは必要な抵抗値の大きさに応じて、基板の抵抗率を決めることができる。又、キャパシタ誘電体領域１２ａについては、必要な耐圧並びに必要なキャパシタＣ１の容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、キャパシタ誘電体領域１２ａの破壊防止のため、還流ダイオードＤ１よりも高いことが望ましい。又、キャパシタＣ１の容量については、還流ダイオードＤ１が遮断状態時（高電圧印加時）に生じる空乏層１００１ａのキャパシタ容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
【００２４】
第１の実施形態においては、例えば還流ダイオードＤ１よりも耐圧が高くなるように例えば厚みは１μｍとし、キャパシタＣ１の容量が還流ダイオードＤ１の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、キャパシタ誘電体領域１２ａは、シリコン酸化膜以外の誘電体薄膜でも、所定の耐圧を有し、且つキャパシタＣ１として機能する誘電体薄膜であればどのような材料でも良いが絶縁破壊電界強度と比誘電率との積の値がシリコン酸化膜の値よりも大きい誘電体薄膜であれば、更に良い。そのような誘電体薄膜を用いた場合には、キャパシタ誘電体領域１２ａの絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界強度を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合の１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界強度を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の単位面積１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量は約２倍程度大きくなり、誘電体領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電体材料の絶縁破壊電界強度と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。更に、キャパシタ誘電体領域１２ａの材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界強度と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでも良い。又、キャパシタ誘電体領域は単一の誘電体材料とは限らず複数の誘電体材料を積層したものを用いても良い。例えば、図５に示すようなＳｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造１２ｂでは、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
【００２５】
又、図５に示すように、還流ダイオードＤ２の表面電極３ｂの端部にｐ型の電界緩和領域１００５ｂを形成しても良い。
【００２６】
本発明においては、後述するように、還流ダイオードＤ１として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタＣ１と抵抗Ｒ１を有する半導体スナバ回路２００−１を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、第１の実施形態においては、その式を満たすように、小容量の半導体スナバ回路２００−１を用いたキャパシタＣ１と抵抗Ｒ１を容易に設定することができることを特徴としている。
【００２７】
更に、キャパシタ誘電体領域１２ａに接するように表面電極１３ａが形成されている。表面電極１３ａはアノード端子３００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図４の左側部に示す半導体スナバ回路２００は、表面電極１３ａが還流ダイオードＤ１のアノード電極に、裏面電極４ａによって還流ダイオードＤ１のカソード電極に、接続する半導体ＲＣスナバとして機能する。
【００２８】
〔動作〕
図１〜図５を用いて例示した第１の実施形態に係る半導体装置（受動半導体素子）は、例えば図６及び図７に示すような電力エネルギーの変換手段の１つとして、一般的に使用されるコンバータ（図６）や３相交流インバータブリッジ（図７）等の電力変換装置において、電源電圧（＋Ｖ）（例えば第１の実施形態では４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する。
【００２９】
第１の実施形態に係る受動半導体素子の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動半導体素子に対しても、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。
【００３０】
まず、図６に示すコンバータ回路の動作を例示的に説明する。なお、図６中のスイッチング素子Ｔｒ１は例えばＩＧＢＴで構成されている場合で説明する。スイッチング素子Ｔｒ１がオンし、スイッチング素子Ｔｒ１に電流が流れている状態においては、受動半導体素子Ｂ１は逆バイアス状態となり遮断状態になる。図４右側部に示す還流ダイオードＤ１（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが生じ遮断状態が維持される。又、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタＣ１の容量を規定するキャパシタ誘電体領域１２ａが高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【００３１】
次に、スイッチング素子Ｔｒ１がオフし、スイッチング素子Ｔｒ１がオフ状態に移行するのに連動して、受動半導体素子Ｂ１は順バイアス状態となり導通状態に移行する。図４右側部に示す還流ダイオードＤ１のドリフト領域２ａ中に広がっていた空乏層１００１ａが後退し、表面電極３ａとドリフト領域２ａとの間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤ１は導通状態となる。このとき、還流ダイオードＤ１に流れる電流は、ドリフト領域２ａ中をほぼ裏面電極４ａ側から供給される電子電流のみで構成されており、ユニポーラ動作をする。又、図４左側部に示す半導体スナバ回路２００−１においても、還流ダイオードＤ１と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体領域１２ａに充電されていた電荷は放電され、過渡電流が流れる。しかしながら第１の実施形態に係る受動半導体素子Ｂ１では、キャパシタ誘電体領域１２ａのキャパシタ容量を、還流ダイオードＤ１の遮断時に形成される空乏容量と同程度以下の、非常に小容量にすることが可能なため、放電によって流れる過渡電流の大きさは、並列する還流ダイオードＤ１に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００−１は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードＤ１のみが導通状態となる。
【００３２】
このとき第１の実施形態においては、還流ダイオードＤ１が炭化珪素材料の半導体基体（１ａ，２ａ）からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２ａの抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、第１の実施形態は、導通状態においても受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００３３】
次に、スイッチング素子Ｔｒ１がターンオンし、スイッチング素子Ｔｒ１がオン状態に移行するのに連動して、受動半導体素子Ｂ１は逆バイアス状態となり遮断状態に移行する。図４右側部に示すように、ショットキーバリアダイオードにおいては、裏面電極４ａ側からドリフト領域２ａ中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加され始めると、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが広がり遮断状態へと移行する。
【００３４】
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動半導体素子Ｂ１並びにスイッチング素子Ｔｒ１に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さい方が良い。  
第１の実施形態に係る受動半導体素子では、還流ダイオードＤ１を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【００３５】
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。
【００３６】
まず、一般的なシリコンで形成されたｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、且つ、不純物濃度を低く形成するのが一般的である。そして、例えば６００Ｖクラスのｐｎ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度が１０１４ｃｍ−３程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０１７ｃｍ−３台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
【００３７】
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオードＤ１に空乏層１００１ａが形成される際に空乏層１００１ａ中から排出されるキャリアの量のみしか発生しない。つまり、例えば６００Ｖクラスとして不純物密度が１０１６ｃｍ−３、厚みが５μｍのドリフト領域２ａが全域空乏化した場合にも、上記ｐｎ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオードＤをユニポーラ動作する素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００３８】
更に、第１の実施形態に係る半導体装置（受動半導体素子）においては、従来技術である受動半導体素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
【００３９】
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ／ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
【００４０】
しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層１００１ａの形成速度でほぼ決まる逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
【００４１】
１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないためｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。
【００４２】
もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ｐｎ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。
【００４３】
これに対して、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１と半導体スナバ回路２００−１を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、且つ、振動現象を抑制することができる。
【００４４】
すなわち、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２ａ中に逆バイアス電圧による空乏層１００１ａが形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ回路２００−１中のキャパシタ誘電体領域１２ａを備えるキャパシタＣ１にも同等の逆バイアス電圧が印加され、半導体スナバ回路２００−１中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００−１に流れる過渡電流は、キャパシタ誘電体領域１２ａを備えるキャパシタＣ１の大きさと低濃度ドリフト領域８ａの抵抗Ｒ１成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路２００−１の効果は３つある。
【００４５】
１つ目は、半導体スナバ回路２００−１は電圧の過渡変動がないと動作しないため、スイッチング素子Ｔｒ１のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードＤ１に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
【００４６】
２つ目は、還流ダイオードＤ１が逆回復動作に入ったときに、還流ダイオードＤ１に並列接続された半導体スナバ回路２００−１のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
【００４７】
更に３つ目は、半導体スナバ回路２００−１に流れた電流を低濃度ドリフト領域８ａの抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【００４８】
このように、本発明においては、還流ダイオードＤ１が有する過渡損失並びに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ回路２００−１を用いることで解決することができるという特徴を有する。
【００４９】
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ回路２００−１は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオードＤと組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるｐｎ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、且つ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ｐｎ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度が更に大きくなったり、又耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアは更に増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。又、抵抗Ｒに関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
【００５０】
本発明の第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１に流れる過渡電流が高々ドリフト領域２ａに空乏層１００１ａが形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ回路２００−１で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【００５１】
１つは、ユニポーラ動作をする還流ダイオードＤ１に所定のキャパシタ容量及び抵抗値を持つ半導体スナバ回路２００−１を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層１００１ａが生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。
【００５２】
もう１つは、図３に示すようにスナバ回路を半導体スナバ回路２００−１で形成することで、還流ダイオードＤ１の直近に低インダクタンスで実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオードＤ１にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第１の実施形態に係る半導体装置（受動半導体素子）においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【００５３】
又、スナバ回路を還流ダイオードＤ１の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオードＤ１で発生した振動電流はこれらの部品を通り、還流ダイオードＤ１に戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００−１で形成した場合には、還流ダイオードＤ１の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【００５４】
更に、第１の実施形態に係る半導体装置（受動半導体素子）においては、スナバ回路を半導体スナバ回路２００−１で形成することで、還流ダイオードＤ１と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【００５５】
又、半導体スナバ回路２００−１の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【００５６】
又、第１の実施形態に係る半導体装置（受動半導体素子）で一例としてあげたように、例えば還流ダイオードＤ１を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層１００１ａの厚みを小さくできるほど、還流ダイオードＤ１自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。例えば、還流ダイオードＤ１としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２ａの不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオードＤ１が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
【００５７】
なお、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
【００５８】
更に第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１が遮断状態にドリフト領域２ａに空乏層１００１ａが形成されている領域ｄ１とは異なる領域に半導体スナバ回路２００−１が形成されている。一般的に還流ダイオードの耐圧は、空乏層１００１ａ中の電界分布により決まり、還流ダイオードＤ１が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１と半導体スナバ回路２００−１を同一チップ上に形成した場合、半導体スナバ回路２００−１の電界が、還流ダイオードＤ１の空乏層１００１ａ内の電界分布に影響を及ぼし、還流ダイオードＤ１の耐圧を低下させるおそれがある。第１の実施形態においては、還流ダイオードＤ１が遮断状態において空乏層１００１ａが形成されている領域ｄ１とは異なる領域に半導体スナバ回路２００−１を形成することで、半導体スナバ回路２００−１の電界が、空乏層１００１ａ内の電界分布に影響を与え、還流ダイオードＤ１の耐圧が低下するのを抑制する効果がある。
【００５９】
又、実装形態の一例として示した図３のセラミック基板を用いた半導体パッケージ以外にも、例えば図８に示すように、金属基材４２０ｃを支持基材及びカソード端子とし、アノード端子３４０ｃとモールド樹脂５１０ｃからなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第１の実施形態に係る半導体装置（受動半導体素子）においては、還流ダイオードＤ１と半導体スナバ回路２００−１が形成されたチップが１チップの場合を示しているが、複数のチップで構成されていても勿論良い。又、図３及び図８はカソード端子側の裏面電極４のみを半田等で実装し、アノード端子側は金属配線３２０ｃ、３３０ｃを配線する場合を一例として挙げているが、カソード端子及びアノード端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオードＤ３の放熱性及び半導体スナバ回路２００−３の抵抗の放熱性が増すため、より高密度に実装することができる。
【００６０】
又、第１の実施形態に係る半導体装置（受動半導体素子）を説明するに当たって、還流ダイオードＤ１及び半導体スナバ回路２００の構造の一例として図４を用いて説明していたが、図９〜図１４に示すように、キャパシタＣ４〜Ｃ７（図９〜図１２）並びに抵抗Ｒ８，Ｒ９（図１３、図１４）を別の構成で形成していても勿論良い。
【００６１】
本発明の「キャパシタ誘電体領域」は、図４や図５等で示した誘電体薄膜である必要はない。例えば、図４で示したシリコン酸化膜１２ａや、図５で示したＯＮＯ構造１２ｂでキャパシタ誘電体領域を実現する代わりに、図９に示すように、空乏層１００３ｄでキャパシタＣ４を実現しても良い。
【００６２】
図９では、ｎ型の低濃度ドリフト領域８ｄの上に、ｐ型の反対導電型領域１５ｄを形成してｐｎ接合の空乏層１００３ｄを「キャパシタ誘電体領域」として実現する場合を示している。図４の場合には、還流ダイオードＤ１が逆回復動作する際に印加される電圧を、キャパシタ誘電体領域１２ａのキャパシタＣ１に充電することで振動現象を抑制していたのに対し、図９においては、ｐ型の反対導電型領域１５ｄとｎ型の低濃度ドリフト領域８ｄとの間に形成される空乏層１００３ｄを、キャパシタＣ４をなすキャパシタ誘電体領域として使用する。
【００６３】
空乏層を、キャパシタＣ４のキャパシタ誘電体領域として用いる利点としては、シリコン酸化膜等の誘電体薄膜からなるキャパシタ誘電体領域１２ａに比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。又、低濃度ドリフト領域８ｄに空乏層１００３ｄを形成する他の構成として、例えば図１０に示すように、低濃度ドリフト領域８ｅ上に、低濃度ドリフト領域８ｅとショットキー接合を形成する金属材料からなる表面電極１３ｅを形成する方法も用いることができる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
【００６４】
なお図９及び図１０の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図９及び図１０の基板領域１ｄ，１ｅ、低濃度ドリフト領域８ｄ，８ｅの抵抗値は還流ダイオードＤ４のドリフト領域２ｄ、還流ダイオードＤ５のドリフト領域２ｅの抵抗に比べて大きいことから、電流の大部分は低抵抗の還流ダイオードＤ４，Ｄ５に流れるため順バイアス時の導通損失にはほとんど影響しない。
【００６５】
図１１及び図１２に示すように、キャパシタＣ６，Ｃ７を、複数のキャパシタ成分の直列もしくは並列回路で実現しても良い。図１１は、図４で説明したキャパシタ誘電体領域１２ａによるキャパシタＣ１の成分と図９で説明したｐｎ接合の空乏層を利用したキャパシタＣ４の成分を直列に接続した場合である。又、図１２は、誘電体領域１２ｇによるキャパシタＣ７の成分と、図１０で説明した空乏層１００３ｅによるキャパシタＣ５の成分とを直・並列に接続した場合を示している。いずれにしても、キャパシタＣの成分を抵抗Ｒと直列接続するように形成されていれば、どのような領域で構成しても良い。
【００６６】
更に図９〜図１２に示す構造例においては、半導体スナバ回路２００−４の低濃度ドリフト領域８ｄ中の空乏層１００３ｄ，１００３ｅ，１００３ｆ，１００３ｇが形成された領域ｆ４と、還流ダイオードＤ４のドリフト領域２ｄ中の空乏層１００１ｄ，１００１ｅ，１００１ｆ，１００１ｇが形成された領域ｄ４が、互いに異なる位置に配置されるように形成してある。このような構成にすることによって、半導体スナバ回路２００−４の電界が、空乏層１００１ｄ，１００１ｅ，１００１ｆ，１００１ｇ内の電界分布に影響を与え、還流ダイオードＤ４の耐圧が低下するのを抑制する効果がある。
【００６７】
又、図１３は、図４で示した低濃度ドリフト領域８ａからなる抵抗Ｒ１の成分を、低濃度ドリフト領域８ａ以外の、半導体基体の一主面上に直接又は間接的に設けられた導電体層で形成した場合を示している。図１３中、図４で用いた低濃度ドリフト領域８ａの代わりに、ｎ＋型の基板領域１ｈで形成し、抵抗Ｒ８の成分を誘電体領域１２ｈ上に例えば多結晶シリコンからなる導電体層を抵抗領域１７ｈとして形成している。多結晶シリコンからなる抵抗領域１７ｈは、厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体としてどのような半導体基体を用いても、半導体基体の一主面上に直接又は間接的に導電体層を設けることにより、半導体スナバ回路２００−８の抵抗Ｒ１の成分を形成できるため、半導体スナバ回路２００−８の実現性の自由度をあげることが可能となる。
【００６８】
なお、抵抗領域１７ｈは多結晶シリコン以外でも、どのような導電体層を用いても良いが、抵抗領域１７ｈをシリコンよりも高い絶縁破壊電界強度を持つ導電体層で構成するとなお良く、抵抗領域１７ｈの製作プロセスを更に容易にする効果がある。例えば、逆回復時に還流ダイオードＤ８の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ回路２００−８においては、キャパシタＣ８には過渡電流が流れるため、概ね抵抗領域の両端に、サージ電圧と同等の１００Ｖが印加される。このとき、抵抗領域１７ｈには、その材料に応じた絶縁破壊電界強度と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。１００Ｖの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界強度が約０．３ＭＶ／ｃｍであるので、３μｍ程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界強度を持つポリ炭化珪素を用いると、絶縁破壊電界強度が約３．６ＭＶ／ｃｍであるので、厚みを１／１０程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。又、炭化珪素の方がシリコンよりも熱伝導率が３倍程度良いため、抵抗領域１７ｈの放熱性を良くする効果もある。
【００６９】
図１４は抵抗Ｒ９の成分として、図４で説明した低濃度ドリフト領域８ａと図１３で説明した抵抗領域１７ｈを直列に接続した場合を示している。このように、抵抗Ｒ９の成分についても、キャパシタＣ９の成分と直列接続するように形成されていれば、どのような領域で構成しても良い。
【００７０】
又、第１の実施形態に係る半導体装置（受動半導体素子）を説明するに当たって、還流ダイオードＤ１及び半導体スナバ回路２００−１の構造の一例として図４を用いて説明していたが、図１５〜図１７に示すように、還流ダイオードＤ１０と半導体スナバ回路２００−１０の表面電極を共通の電極として形成しても良い。
【００７１】
図１５においては、還流ダイオードと半導体スナバ回路２００−１０の表面電極を、共通の表面電極３ｊにより形成している。このように、表面電極を共通にすることによって、電極材料の成膜コストを低減することができる。又、還流ダイオードＤ１０が遮断状態にドリフト領域２ｊ中に形成される空乏層１００１ｊの上には、半導体スナバ回路２００−１０のキャパシタＣ１０を形成する誘電体薄膜が形成されている。このように、空乏層１００１ｊの上に、誘電体薄膜を形成することによって、共通の表面電極３ｊの電界が、空乏層１００１ｊに影響を与え、還流ダイオードＤ１０の耐圧が低下するのを抑制することができる。
【００７２】
図１６においては、還流ダイオードＤ１１が遮断状態にドリフト領域２ｋ中に形成される空乏層１００１ｋの上に、半導体スナバ回路２００−１１のキャパシタＣ１１を形成するキャパシタ誘電体領域（第２誘電体層）１２ｋより低誘電率の誘電体薄膜（第１誘電体層）１００６が形成されている。「第１誘電体層」となる低誘電率の誘電体薄膜１００６としては、一般的にＬＳＩの配線層に使われているような低誘電率膜を使用することができる。このような構成にすることによって、図１５に示した構造例に比べて、誘電体薄膜（第１誘電体層）１００６部分の単位面積あたりの容量値を低減することができ、共通の表面電極３ｋの電界が、空乏層１００１ｋに影響を与え、還流ダイオードＤ１１の耐圧が低下するのを更に抑制することができる。
【００７３】
図１７においては、誘電体薄膜１２ｍの厚さが、還流ダイオードＤ１２が遮断状態にドリフト領域２ｍ中に形成される空乏層１００１ｍの直上に定義される第１誘電体層部分の厚さが、半導体スナバ回路２００−１２のキャパシタＣ１２を形成するキャパシタ誘電体領域（第２誘電体層）となる部分より厚くなるように形成されている。このような構成にすることによって、図１５に示した均一の厚さを有する誘電体薄膜１２ｊの構造例に比べて、空乏層１００１ｍ上の誘電体薄膜（第１誘電体層）の単位面積あたりの容量値を低減することができ、共通の表面電極３ｍの電界が、空乏層１００１ｍに影響を与え、還流ダイオードＤ１２の耐圧が低下するのを更に抑制することができる。
【００７４】
又、図１８及び図１９はスナバ回路に用いるキャパシタ容量Ｃの大きさによって、振動現象の抑制効果との関係とキャパシタ容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオードのキャパシタ容量成分Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Ｃと抵抗Ｒで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量Ｃ０は例えば１５０ｐＦとした。まず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。図１９の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図１８から、Ｃ／Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、図１９の右軸に示すように、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。なお、Ｅ０は還流ダイオードに流れる過渡電流で発生する損失である。
【００７５】
このことから、第１の実施形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤの遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施形態に係る半導体装置（受動半導体素子）で説明したどの構造例においても得ることができる。
【００７６】
（第２の実施形態）
〔半導体装置の回路構成〕
本発明の第２の実施形態に係る半導体装置は、図２０に示すように、第１の実施形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードＤ１３と、少なくともキャパシタＣ１３と抵抗Ｒ１３を含むように構成された半導体スナバ回路２００−１３に加え、スイッチング素子Ｔｒ１３が、それぞれエミッタ端子（第１主電極端子）３０１並びにコレクタ端子（第２主電極端子）４０１に接続するように、並列接続され、且つ同一の半導体チップ上に集積化された半導体装置（半導体集積回路）である。
【００７７】
第２の実施形態では、一例として、還流ダイオードＤ１３と半導体スナバ回路２００−１３が同一の半導体チップにモノリシックに集積化され、スイッチング素子Ｔｒ１３が別の半導体チップとして形成したハイブリッド集積回路について説明する。半導体スナバ回路２００−１３の構成並びに還流ダイオードＤ１３の構成は、例えば第１の実施形態と同じ構成とした場合について説明する。スイッチング素子Ｔｒ１３に関しては、例えばシリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、第２の実施形態に係る半導体装置では、エミッタ端子（第１主電極端子）３０１とコレクタ端子（第２主電極端子）４０１が互いに対面するように電極形成された、所謂縦型のＩＧＢＴを一例として説明する。
【００７８】
〔半導体装置の実装構造〕
図２１は、図２０で示した還流ダイオードＤ１３（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００−１３（例えばシリコン半導体ＲＣスナバ）更にはスイッチング素子Ｔｒ１３（例えばシリコンＩＧＢＴ）からなる半導体装置について具体的な装置として実施形態を示した実装図である。
【００７９】
図２１においては、図３と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１１上には、同一半導体チップ上に形成された還流ダイオードＤ及び半導体スナバ回路２００−１３、更にはスイッチング素子Ｔｒ１３のそれぞれの半導体チップのコレクタ端子４０１側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオードＤ１３、半導体スナバ回路２００−１３及びスイッチング素子Ｔｒ１３のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミワイヤやアルミリボンなどの金属配線３２１、３３１、３５１を介して、共にアノード側金属膜３１１に接続された構成となっている。更に、第２の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ１３のゲート端子から金属配線７１１を介して、ゲート側金属膜７０１に接続された構成となっている。
【００８０】
スイッチング素子Ｔｒ１３、還流ダイオードＤ１３及び半導体スナバ回路２００−１３を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図２２、図４に示す断面構造図である。
【００８１】
〔スイッチング素子の断面構造〕
スイッチング素子Ｔｒ１３は、図２２に示すように、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ＋型の基板領域２１ａ上に、ｎ型のバッファ領域２２ａを介して、ｎ−型のドリフト領域２３ａが形成された基板材料を用いた場合で説明する。基板領域２１ａとしては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域２３ａとしては、例えばｎ型の不純物密度が１０１３〜１０１６ｃｍ−３、厚みが数１０〜数１００μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第２の実施形態に係る半導体装置では例えば不純物密度が１０１４ｃｍ−３、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。バッファ領域２２ａはドリフト領域２３ａに高電界が印加された際に、基板領域２１ａとパンチスルーするのを防止するために形成される。第２の実施形態に係る半導体装置では一例として、基板領域２１ａを支持基材とした場合を説明しているが、バッファ領域２２ａやドリフト領域２３ａを支持基材としても良い。バッファ領域２２ａは基板領域と２１ａとドリフト領域２３ａとがパンチスルーしない構造であれば、特になくても良い。
【００８２】
ドリフト領域２３ａ中の表層部にｐ型のウェル領域２４ａが、更にウェル領域２４ａ中の表層部にｎ＋型エミッタ領域（第１主電極領域）２５ａが形成されている。そして、ドリフト領域２３ａ、ウェル領域２４ａ及びエミッタ領域２５ａの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６ａを介して、例えばｎ型の多結晶シリコンからなるゲート電極（制御電極）２７ａが配設されている。更に、エミッタ領域２５ａ並びにウェル領域２４ａに接するように例えばアルミ材料からなるエミッタ電極２８ａが形成されている。エミッタ電極２８ａとゲート電極２７ａとの間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９ａが形成されている。又、基板領域（第２主電極領域）２１ａにオーミック接続するようにコレクタ電極（第２主電極）３０ａが形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７ａが半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【００８３】
図４右側部に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は第１の実施形態で説明したものと同様とする。
【００８４】
ただし、図４左側部に示す半導体スナバ回路２００−１については、基本的な構成は第１の実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子Ｔｒ１３を考慮したキャパシタＣ１３の設定と低濃度ドリフト領域による抵抗Ｒ１３の設定が望ましい。ただし後述するように、還流ダイオードＤ１３に逆回復電流が流れる場合においては、並列されたスイッチング素子Ｔｒ１３は必ず遮断状態にあるため、半導体スナバ回路２００−１３のキャパシタＣ１３及び抵抗Ｒ１３の設定は、第１の実施形態で説明した場合と同じように、還流ダイオードＤ１３とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、低濃度ドリフト領域は必要な抵抗値の大きさに応じて、基板の抵抗率を決めることができる。又、キャパシタＣ１３の容量についても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電体領域の厚みや面積を変えることで対応可能である。
【００８５】
第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３並びにスイッチング素子Ｔｒ１３が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。第２の実施形態に係る半導体装置においては、例えば還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣ１３の容量が還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
【００８６】
スイッチング素子Ｔｒ１３が並列に接続された第２の実施形態に係る半導体装置においても、後述するように、還流ダイオードＤ１３として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタＣ１３と抵抗Ｒ１３を有する半導体スナバ回路２００−１３を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、第２の実施形態に係る半導体装置においては、その式を満たすように、小容量の半導体スナバ回路２００−１３を用いたキャパシタＣ１３と抵抗Ｒ１３を容易に設定することができることを特徴としている。
【００８７】
〔動作〕
第２の実施形態に係る半導体装置の構成は、電力エネルギーの変換手段の１つとして、図７に示す３相交流インバータブリッジや、図２３に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。
【００８８】
図７に示す３相交流インバータブリッジにおいては、電源電圧（＋Ｖ）（例えば第２の実施形態に係る半導体装置では４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１と、下アームを形成する並列接続されたスイッチング素子Ｔｒ０２と受動半導体素子Ｂ０２とを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相交流インバータブリッジを構成する。
【００８９】
第２の実施形態に係る電力変換装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子Ｔｒ０１，Ｔｒ０２がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動半導体素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。
【００９０】
ここでは、図７中の３相のうちの１相の動作を用いて第２の実施形態に係る電力変換装置の動作を説明し、更に、一例として下アームのスイッチング素子Ｔｒ０２がスイッチング動作をし、上アームの受動半導体素子Ｂ０１が還流動作をする場合について説明する。
【００９１】
まず、スイッチング素子Ｔｒ０２がオンし、スイッチング素子Ｔｒ０２に電流が流れている状態においては、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１は逆バイアス状態となり遮断状態になる。
【００９２】
下アームの導通状態にあるスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２においては、還流ダイオードＤ０２及び半導体スナバ回路２００−０２は遮断状態を維持する。すなわち、還流ダイオードであるショットキーバリアダイオード（図４右側部）については、その両端に印加されている電圧がスイッチング素子Ｔｒ０２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタＣ１を構成するキャパシタ誘電体領域１２ａが電圧が変化するときのみ動作するため、スイッチング素子Ｔｒ０２のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【００９３】
一方、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２２に示すスイッチング素子Ｔｒ０１であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３ａ中にはウェル領域２４ａとのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図４右側部に示す還流ダイオードＤ１であるショットキーバリアダイオードにおいては、表面電極３ａと裏面電極４ａ間に逆バイアス電圧が印加されるため、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが生じ遮断状態が維持される。又、図４左側部に示す半導体スナバ回路２００−１においても、キャパシタＣ１を構成するキャパシタ誘電体領域１２ａが高電圧により充電された状態になり、遮断状態を維持する。
【００９４】
このように、下アームのスイッチング素子Ｔｒ０２が導通状態のときには、上下アーム共に受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【００９５】
次に、下アームのスイッチング素子Ｔｒ１４がターンオフして遮断状態に移行する場合について説明する。
【００９６】
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０２がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｔｒ０２の電圧上昇が起こる。
【００９７】
まず、下アームのターンオフするスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２については、還流ダイオードＤ０２及び半導体スナバ回路２００−０２共に、スイッチング素子Ｔｒ０２がの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図４右側部に示す還流ダイオードＤ１においては、電圧の上昇に伴ってドリフト領域２ａ中に表面電極３ａ側から空乏層１００１ａが広がる際に、電子が裏面電極４ａ側に過渡電流として流れ、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ａが印加電圧に応じて充電されるため過渡電流が流れる。
【００９８】
このとき、半導体スナバ回路２００−１のキャパシタ誘電体領域１２ａのキャパシタ容量の充電作用によって、スイッチング素子Ｔｒ０２のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、スイッチング素子Ｔｒ０２とも並列接続することで、スイッチング素子Ｔｒ０２自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
【００９９】
そして、スイッチング素子Ｔｒ０２の電圧上昇後、電流は所定の速度で遮断する。このとき、第２の実施形態に係る電力変換装置で一例として挙げたＩＧＢＴでは、導通時に基板領域２１ａから注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子Ｔｒ０２の電流が遮断した後は、下アームのスイッチング素子Ｔｒ０２及び受動半導体素子Ｂ０２は定常オフ状態となり、遮断状態を維持する。
【０１００】
一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図４右側部に示す還流ダイオードＤ１のドリフト領域２ａ中に広がっていた空乏層１００１ａが後退し、表面電極３ａとドリフト領域２ａとの間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤ１は導通状態となる。このとき、還流ダイオードＤ１に流れる電流は、ドリフト領域２ａ中をほぼ裏面電極４ａ側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
【０１０１】
又、図４左側部に示す半導体スナバ回路２００−１においても、還流ダイオードＤ１と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体領域１２ａに充電されていた電荷は放電され、過渡電流が流れる。しかしながら第２の実施形態に係る受動半導体素子Ｂ０１では、キャパシタ誘電体領域１２ａのキャパシタ容量が還流ダイオードＤ０１及びスイッチング素子Ｔｒ０１の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオードＤ０１に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。
【０１０２】
又、並列接続されているスイッチング素子Ｔｒ０１についても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１ａとバッファ領域２２ａとの間のｐｎ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子Ｔｒ０１中のドリフト領域２３ａ中に生じていた空乏層１００１ａの容量変化に伴うキャパシタＣ０１としての放電による過渡電流は流れるが、半導体スナバ回路２００−０１と同様に、並列する還流ダイオードＤ０１に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００−０１及びスイッチング素子Ｔｒ０１は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオードＤ０１のみが導通状態となる。
【０１０３】
第２の実施形態に係る受動半導体素子Ｂ０１においては、還流ダイオードＤ０１が炭化珪素材料の半導体基体（１ａ，２ａ）からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２ａの抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動半導体素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【０１０４】
次に、下アームのスイッチング素子Ｔｒ０２がターンオンし、再びスイッチング素子Ｔｒ０２がオン状態に移行する動作について説明する。
【０１０５】
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｔｒ０２に電流が流れ始める。下アームのターンオフするスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２については、還流ダイオードＤ０２及び半導体スナバ回路２００−０２共に、スイッチング素子Ｔｒ０２に電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図４右側部に示す還流ダイオードＤ０２においては、電圧の減少に伴ってドリフト領域２ａ中に広がっていた空乏層１００１ａは表面電極３ａ側に徐々に狭まり、裏面電極４ａ側からドリフト領域２ａ中に電子が過渡電流として流れる。又、図４左側部に示す半導体スナバ回路２００−１においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ａが印加電圧の減少と共に放電されるため過渡電流が流れる。
【０１０６】
この過渡電流は、並列するスイッチング素子Ｔｒ０２に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００−０２及び還流ダイオードＤ０２は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｔｒ０２のみが導通状態となる。
【０１０７】
一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図４右側部に示すように、ショットキーバリアダイオードにおいては、裏面電極４ａ側からドリフト領域２ａ中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加され始めると、ドリフト領域２ａ中には表面電極３ａとのショットキー接合部から伸びた空乏層１００１ａが広がり遮断状態へと移行する。
【０１０８】
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動半導体素子Ｂ０２並びに下アームのスイッチング素子Ｔｒ０２に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さい方が良い。
【０１０９】
第２の実施形態に係る半導体装置では、還流ダイオードＤ１３を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１１０】
更に、第２の実施形態に係る半導体装置においては、従来技術である受動半導体素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２ａ中に逆バイアス電圧による空乏層１００１ａが形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子Ｔｒ１３及び半導体スナバ回路２００−１３中のキャパシタＣ１３にも同等の逆バイアス電圧が印加され、スイッチング素子Ｔｒ１３及び半導体スナバ回路２００−１３中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００−１３に流れる過渡電流は、キャパシタ誘電体領域１２ａにより規定されるキャパシタＣ１３の大きさと低濃度ドリフト領域８ａの抵抗Ｒ１３成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路２００−１３の効果は３つある。
【０１１１】
１つ目は、半導体スナバ回路２００−１３は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｔｒ１４のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオードＤ１３に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
【０１１２】
２つ目は、還流ダイオードＤ１３が逆回復動作に入ったときに、還流ダイオードＤ１３に並列接続された半導体スナバ回路２００−１３のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
【０１１３】
更に３つ目は、半導体スナバ回路２００−１３に流れた電流を低濃度ドリフト領域８ａの抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【０１１４】
このように、本発明においては、還流ダイオードＤ１３が有する過渡損失並びに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ回路２００−１３を用いることで解決することができるという特徴を有する。
【０１１５】
本発明においては、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３に流れる過渡電流が高々ドリフト領域２ａ及び２３ａに空乏層１００１ａが形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ回路２００−１３で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【０１１６】
１つは、ユニポーラ動作をする還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３に所定のキャパシタ容量及び抵抗値を持つ半導体スナバ回路２００−１３を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。
【０１１７】
もう１つは、図２１に示すようにスナバ回路を半導体スナバ回路２００−１３で形成することで、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３の直近に低インダクタンスで実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第２の実施形態に係る半導体装置においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【０１１８】
又、スナバ回路を還流ダイオードＤ１３の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣ１３とメタルクラッド抵抗などからなる抵抗Ｒ１３とを用いるスナバ回路の場合では、還流ダイオードＤ１３で発生した振動電流はこれらの部品を通り、還流ダイオードＤ１３に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００−１３で形成した場合には、還流ダイオードＤ１３の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【０１１９】
更に、第２の実施形態に係る半導体装置においては、スナバ回路を半導体スナバ回路２００−１３で形成することで、還流ダイオードＤ１３及びスイッチング素子Ｔｒ１３と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【０１２０】
又、本発明の第１の実施形態のように、半導体スナバ回路２００−１３の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【０１２１】
又、第１の実施形態で例示したように、還流ダイオードＤ１３を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオードＤ１３自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオードＤ１３が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
【０１２２】
なお、第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
【０１２３】
又、実装形態についても、第１の実施形態と同様に、図８に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３と半導体スナバ回路２００−１３が形成されたチップ、及びスイッチング素子Ｔｒ１３が形成されたチップとがそれぞれ１チップずつハイブリッドに集積化された場合を示しているが、一方もしくは両方が複数のチップで構成されていても勿論良い。又、第１の実施形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオードＤ１３の放熱性及び半導体スナバ回路２００−１３の抵抗Ｒ１３の放熱性が増すため、より高密度に実装することができる。
【０１２４】
又、第２の実施形態に係る半導体装置を説明するに当たって、半導体スナバ回路２００−１３の構造の一例として図４左側部を用いて説明していたが、第１の実施形態と同様に、図９〜図１４に示すように、キャパシタＣ４，Ｃ５，Ｃ６，Ｃ７（図９〜図１２）並びに抵抗Ｒ８，Ｒ９（図１３、図１４）を半導体基体上に別の構成で形成していても勿論良い。
【０１２５】
第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３が遮断状態において、ドリフト領域２ａに空乏層１００１ａが形成されている領域ｄ１とは異なる位置に半導体スナバ回路２００−１３が形成されている。一般的に還流ダイオードの耐圧は、空乏層１００１ａ中の電界分布により決まり、還流ダイオードＤ１３が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１３と半導体スナバ回路２００−１３を同一チップ上に形成した場合、半導体スナバ回路２００−１３の電界が、還流ダイオードＤ１３の空乏層１００１ａ内の電界分布に影響を及ぼし、還流ダイオードＤ１３の耐圧を低下させるおそれがある。第２の実施形態に係る半導体装置においては、還流ダイオードＤ１３が遮断状態において空乏層１００１ａが形成されている領域ｄ１とは異なる位置に半導体スナバ回路２００−１３を形成することで、半導体スナバ回路２００−１３の電界が、空乏層１００１内の電界分布に影響を与え、還流ダイオードＤ１３の耐圧が低下するのを抑制する効果がある。
【０１２６】
又、図１５〜図１７に示すように、還流ダイオードＤ１０，Ｄ１１，Ｄ１２と半導体スナバ回路２００−１０，２００−１１，２００−１２を共通の表面電極３ｊ，３ｋ，３ｍで接続しても良い。その場合、ドリフト領域２ｊ，２ｋ，２ｍ上の誘電体領域１２ｊ，１２ｋ，１２ｍもしくは１００６によって、共通の表面電極３ｊ，３ｋ，３ｍが空乏層１００１に及ぼす影響を低減することができ、還流ダイオードＤ１０，Ｄ１１，Ｄ１２の耐圧が低下するのを抑制することができる。
【０１２７】
又、第１の実施形態で図１８及び図１９を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。
【０１２８】
このことから、第２の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤ及びスイッチング素子Ｔｒの遮断状態におけるキャパシタ成分の容量の総和に比べて、1０分の１倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施形態に係る半導体装置で説明したどの構造例においても得ることができる。
【０１２９】
（第３の実施形態）
〔半導体装置の断面構造〕
第３の実施形態に係る半導体装置は、図２４に断面構造を示すように、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードＤ１５と、キャパシタＣ１5と抵抗Ｒ１5との直列接続を有する半導体スナバ回路とが、同一チップ内にモノリシックに集積化されている。そして、還流ダイオードＤ１５が遮断状態となるバイアス条件において、キャパシタＣ１5の一部をなすキャパシタ誘電体領域１２oが、還流ダイオードの空乏層が形成される半導体基体（４１，４２）中の領域とは異なる位置に形成されている。
【０１３０】
図２４の右側部に示すように、還流ダイオードＤ１５は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域４１上にｎ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばｎ型の不純物密度が１０１５〜１０１８ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。
【０１３１】
第３の実施形態に係る半導体装置では、例えば不純物密度が１０１６ｃｍ−３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、第３の実施形態に係る半導体装置では、半導体基体（４１，４２）が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第３の実施形態に係る半導体装置では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
【０１３２】
ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりも禁制帯幅の小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンの禁制帯幅が異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてｐ型で不純物密度が１０１９ｃｍ−３、厚みが０．５μｍとした場合で説明する。
【０１３３】
又、第３の実施形態に係る半導体装置においてはヘテロ半導体領域４３に接するように表面電極４４が、基板領域４１に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４００として外部電極と接続をする。このように、図２４右側部に示す還流ダイオードＤ１５は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。
【０１３４】
〔スイッチング素子の断面構造〕
一方、図２５に示すように、スイッチング素子Ｔｒ１６は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図２５中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域５１上にｎ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばｎ型の不純物密度が１０１４〜１０１７ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第３の実施形態に係る半導体装置では例えば不純物密度が２×１０１６ｃｍ−３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。第３の実施形態に係る半導体装置では一例として、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としても良い。
【０１３５】
ドリフト領域５２中の表層部にｐ型のウェル領域５３が、更にウェル領域５３中の表層部にｎ＋型ソース領域（第１主電極領域）５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極（制御電極）５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するように例えばアルミ材料からなるソース電極（第１主電極）５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８が形成されている。又、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴはゲート電極５６が半導体基体（４１，４２）に対して平面上に形成されている所謂プレーナ型をしている。
【０１３６】
第３の実施形態に係る半導体装置においても、図２４右側部で示した還流ダイオードＤ１５と図２５で示したスイッチング素子Ｔｒ１６とを、図２４左側部で示した半導体スナバ回路２００−１５と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオードＤ１５とスイッチング素子Ｔｒ１６の遮断状態におけるキャパシタ容量を考慮した誘電体領域１２ｏによるキャパシタＣ１５の設定と、低濃度ドリフト領域８ｏによる抵抗Ｒ１５の設定をすることが望ましい。第１の実施形態及び第２の実施形態に係る半導体装置と同様に、第３の実施形態に係る半導体装置においては、例えば還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣ１５の容量が還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
【０１３７】
〔動作〕
次に、第３の実施形態に係る半導体装置の動作について、第２の実施形態に係る半導体装置と同様に、例えば図７に示す３相交流インバータブリッジの動作に対応させて説明する。
【０１３８】
まず、図７中のスイッチング素子Ｔｒ０２がオンし、スイッチング素子Ｔｒ０２に電流が流れている状態においては、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１は逆バイアス状態となり遮断状態になる。
【０１３９】
まず、下アームの導通状態にあるスイッチング素子Ｔｒ０２は、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施形態に係る半導体装置で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料の禁制帯幅がシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さく且つ不純物濃度を大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
【０１４０】
又、下アームの導通状態にあるスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２においては、還流ダイオードＤ０２及び半導体スナバ回路２００−０２は遮断状態を維持する。すなわち、還流ダイオードＤ０２であるヘテロ接合ダイオード（図２４右側部）については、その両端に印加されている電圧がスイッチング素子Ｔｒ０２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図２４左側部に示す半導体スナバ回路２００−１５においては、キャパシタＣ１５の容量を規定するキャパシタ誘電体領域１２ｏが、電圧の変化するときのみ動作するため、スイッチング素子Ｔｒ０２のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【０１４１】
一方、上アームのスイッチング素子Ｔｒ０１と受動半導体素子Ｂ０１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２５に示すスイッチング素子Ｔｒ１６であるＭＯＳＦＥＴについては、ソース端子（第１主電極端子）３０２とドレイン端子（第２主電極端子）４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図２４右側部に示す還流ダイオードＤ１５であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層１００１ｏが生じ遮断状態が維持される。又、図２４左側部に示す半導体スナバ回路２００−１５においても、キャパシタＣ１５の容量を規定するキャパシタ誘電体領域１２ｏが高電圧により充電された状態になり、遮断状態を維持する。
【０１４２】
このように、下アームのスイッチング素子Ｔｒ０２が導通状態のときには、上下アーム共に受動半導体素子は従来技術とほぼ同様の機能を有する。
【０１４３】
次に、下アームのスイッチング素子Ｔｒ０２がターンオフして遮断状態に移行する場合について説明する。
【０１４４】
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０１がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｔｒ０１の電圧上昇が起こる。
【０１４５】
まず、下アームのターンオフするスイッチング素子Ｔｒ０１に並列に接続されている受動半導体素子Ｂ０１については、還流ダイオードＤ０１及び半導体スナバ回路２００−０１共に、スイッチング素子Ｔｒ０１の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図２４右側部に示す還流ダイオードＤ１５においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層１００１ｏが広がる際に、電子が裏面電極４５側に過渡電流として流れ、図２４左側部に示す半導体スナバ回路２００においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ｏが印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ回路２００−１５のキャパシタ誘電体領域１２ｏのキャパシタ容量の充電作用によって、スイッチング素子Ｔｒ０１のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、第３の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ０１とも並列接続することで、スイッチング素子Ｔｒ０１自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
【０１４６】
そして、第３の実施形態に係る半導体装置で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施形態に係る半導体装置で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Ｔｒ０１が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子Ｔｒ０１自体のターンオフ時に振動現象が生じやすく、更に抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第３の実施形態に係る半導体装置においては、並列に半導体スナバ回路２００−０１が形成されているため、効果的に振動現象を緩和することができる。
【０１４７】
すなわち、第３の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ０１の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ回路２００−０１中のキャパシタ誘電体領域１２ｏを備えるキャパシタＣ０１にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタＣ０１及び抵抗Ｒ０１によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、低濃度ドリフト領域８の抵抗成分によって、寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、第３の実施形態に係る半導体装置のように、スイッチング素子Ｔｒ０１がユニポーラ型で高速遮断性能を有している場合にも、本発明は振動現象を抑制することができる。又、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本発明においては、スイッチング素子Ｔｒ０１においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、更に高い効果を引き出すことができる。  
そして、スイッチング素子Ｔｒ０１の電流が遮断した後は、下アームのスイッチング素子Ｔｒ０２及び受動半導体素子Ｂ０２は定常オフ状態となり、遮断状態を維持する。
【０１４８】
一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図２４右側部に示す還流ダイオードＤ１５のドリフト領域４２中に広がっていた空乏層１００１ｏが後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオードＤ１５は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ裏面電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域２３の不純物濃度や厚みが制限されるのに対して、第３の実施形態に係る半導体装置においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
【０１４９】
又、図２４左側部に示す半導体スナバ回路２００−１５においては、還流ダイオードＤ１５が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２ｏに充電されていた電荷が過渡電流として放電される。第３の実施形態に係る半導体装置では、キャパシタ誘電体領域１２ｏのキャパシタＣ１５としての容量が還流ダイオードＤ１５及びスイッチング素子Ｔｒ１５に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオードＤ１５に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００−１５は、過渡電流が流れた後は定常状態に移行し電流は遮断される。
【０１５０】
又、並列接続されているスイッチング素子Ｔｒ１６についても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のｐｎ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子Ｔｒ１６中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタＣ１５としての放電による過渡電流は流れるが、半導体スナバ回路２００−１５と同様に、並列する還流ダイオードＤ１５に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路２００−０１及びスイッチング素子Ｔｒ０１は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオードＤ０１のみが導通状態となる。
【０１５１】
次に、下アームのスイッチング素子Ｔｒ０２がターンオンし、再びスイッチング素子Ｔｒ０２がオン状態に移行する動作について説明する。
【０１５２】
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｔｒ０２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｔｒ０２に電流が流れ始める。下アームのターンオンするスイッチング素子Ｔｒ０２に並列に接続されている受動半導体素子Ｂ０２については、還流ダイオードＤ０２及び半導体スナバ回路２００−０２共に、スイッチング素子Ｔｒ０２に電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図２４右側部に示す還流ダイオードＤ１５においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層１００１ｏはヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。
【０１５３】
又、図２４左側部に示す半導体スナバ回路２００−１５においては、キャパシタ容量を規定するキャパシタ誘電体領域１２ｏが印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｔｒ０２に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００−０２及び還流ダイオードＤ０２は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｔｒ０２のみが導通状態となる。
【０１５４】
一方、上アームのスイッチング素子Ｔｒ０１と並列に接続されている受動半導体素子Ｂ０１は、下アームのスイッチング素子Ｔｒ０２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図２４右側部に示す還流ダイオードＤ１５であるヘテロ接合ダイオードにおいては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
【０１５５】
第３の実施形態に係る半導体装置では、第１の実施形態及び第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１５６】
更に、第３の実施形態に係る半導体装置においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ回路２００−１５を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、第３の実施形態に係る半導体装置においては、還流ダイオードＤ１５が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｔｒ１６及び半導体スナバ回路２００−１５中のキャパシタ誘電体領域１２ｏを備えるキャパシタＣ１５にも同等の逆バイアス電圧が印加され、スイッチング素子Ｔｒ１６及び半導体スナバ回路２００−１５中にも相応の過渡電流が流れ始める。第３の実施形態に係る半導体装置においては、キャパシタＣ１５の大きさを、還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｔｒ１５のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００−１５に流れる電流を低濃度ドリフト領域８ｏの抵抗Ｒ１５成分で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオードＤ１５がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ回路２００−１５で解決することができる。
【０１５７】
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、更に高い効果を引き出すことができる。  
第３の実施形態に係る半導体装置においても、還流ダイオードＤ１５及びスイッチング素子Ｔｒ１６に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００−１５で形成しているところが従来技術と異なる点である。
【０１５８】
又、本発明の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオードＤ１５が逆回復動作をする場合に加えて、スイッチング素子Ｔｒ１６がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
【０１５９】
又第３の実施形態に係る半導体装置においては、還流ダイオードＤ１５が遮断状態にドリフト領域４２に空乏層１００１ｏが形成されている領域ｄ１５とは異なる位置に半導体スナバ回路２００−１５が形成されている。一般的に還流ダイオードの耐圧は、空乏層１００１ｏ中の電界分布により決まり、還流ダイオードＤ１５が単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１５と半導体スナバ回路２００−１５を同一チップ上に形成した場合、半導体スナバ回路２００−１５の電界が、還流ダイオードＤ１５の空乏層１００１ｏ内の電界分布に影響を及ぼし、還流ダイオードＤ１５の耐圧を低下させるおそれがある。第３の実施形態に係る半導体装置においては、還流ダイオードＤ１５が遮断状態において空乏層１００１ｏが形成されている領域ｄ１５とは異なる位置に半導体スナバ回路２００−１５を形成することで、半導体スナバ回路２００−１５の電界が、空乏層１００１ｏ内の電界分布に影響を与え、還流ダイオードＤ１５の耐圧が低下するのを抑制する効果がある。
【０１６０】
このようにスイッチング素子Ｔｒ１６はＭＯＳＦＥＴ以外にも例えば図２６及び図２７に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
【０１６１】
図２６に示すように、スイッチング素子Ｔｒ１７は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域６１上にｎ−型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンとのヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４が形成されている。又、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域６１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。
【０１６２】
次に図２６のスイッチング素子Ｔｒ１７の動作について説明する。図２６のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極（第１主電極）６６を接地しドレイン電極（第２主電極）６８に正電位が印加されるようにして使用する。
【０１６３】
まず、ゲート電極（制御電極）６５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
【０１６４】
次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図２６に示すスイッチング素子Ｔｒ１７においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ回路２００によって導通損失と過渡損失を更に高いレベルで両立することができる。
【０１６５】
次に第３の実施形態に係る半導体装置において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、更にドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
【０１６６】
又、図２６のスイッチング素子Ｔｒ１７においては、例えばソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。
【０１６７】
例えばソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図２６のスイッチング素子Ｔｒ１７においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオードＤを図２６のスイッチング素子Ｔｒ１７で共用することができる。すなわち、図２６に示すスイッチング素子Ｔｒ１７では還流ダイオードＤを別チップで形成する以外にも、還流ダイオードＤとスイッチング素子Ｔｒ１７を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００による振動現象を更に低減することができる。又、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオードＤとスイッチング素子Ｔｒ１７とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
【０１６８】
以上、図２６においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニュウムやシリコンゲルマニュウム等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でも構わない。又、一例として、ドリフト領域６２としてｎ型の炭化珪素を、ヘテロ半導体領域６３としてｐ型の多結晶シリコンを用いて説明しているが、それぞれｎ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｎ型の多結晶シリコンの如何なる組み合わせでも良い。
【０１６９】
次に図２７は、スイッチング素子Ｔｒ１８としてＪＦＥＴと呼ばれる接合型のＦＥＴを用いた場合について説明する。
【０１７０】
図２７中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域７１上にｎ−型のドリフト領域７２が形成され、ｎ＋型のソース領域（第１主電極領域）７３とｐ型のゲート領域（制御電極領域）７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極（第１主電極）７６に接続されており、基板領域（第２主電極領域）７１はドレイン電極（第２主電極）７８に接続されている。なお、符号７７は層間絶縁膜である。
【０１７１】
図２７のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。更に、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ回路２００においても、例えば図９、図１０などキャパシタ容量としてシリコン酸化膜を用いない空乏容量を用いる構成の方が、信頼性を確保しつつ、効果を発揮することができる。
【０１７２】
このように、スイッチング素子についてＭＯＳＦＥＴ以外のスイッチング素子Ｔｒ１７，Ｔｒ１８を用いた場合の効果について説明してきたが、還流ダイオードＤについても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
【０１７３】
例えば、図２８に示すようなｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の第３の実施形態に係る半導体装置として説明してきた種々の構造例の効果を同じように得ることができる。
【０１７４】
例えば、図２８右側部に示すｐｎ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図２８に示すように、還流ダイオードＤ１９は、例えばシリコンからなるｎ＋型の基板領域８１上にｎ−型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、例えばｎ型の不純物密度が１０１３〜１０１７ｃｍ−３、厚みが数〜数１００μｍのものを用いることができる。
【０１７５】
第３の実施形態に係る半導体装置の構造例としては、例えば不純物密度が１０１４ｃｍ−３、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、第３の実施形態に係る半導体装置では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。又、第３の実施形態に係る半導体装置では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
【０１７６】
ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにｐ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図２８で示した還流ダイオードはｐｎ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。
【０１７７】
図２８に示すｐｎ接合ダイオードがソフトリカバリダイオードとして働くようにする１つの手法として、例えば導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
【０１７８】
しかしながら、少数キャリアのライフタイムを制御したｐｎ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図２８に示すダイオードに流れる過渡電流は図４右側部などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ回路２００がない状態だと振動現象が生じる。しかし、第３の実施形態に係る半導体装置のように、半導体スナバ回路２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバ回路との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。又、例えば炭化珪素からなるｐｎ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってｐ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。又、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でｐｎ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。
【０１７９】
又第３の実施形態に係る半導体装置においては、還流ダイオードＤ１９が遮断状態にドリフト領域８２に空乏層１００１ｐが形成されている領域ｄ１９とは異なる位置に半導体スナバ回路２００−１９が形成されている。一般的に還流ダイオードの耐圧は、空乏層中の電界分布により決まり、還流ダイオードが単体で存在した場合に最適になるように設計されている場合が多い。しかしながら還流ダイオードＤ１９と半導体スナバ回路２００−１９を同一チップ上に形成した場合、半導体スナバ回路２００−１９の電界が、還流ダイオードＤ１９の空乏層１００１ｐ内の電界分布に影響を及ぼし、還流ダイオードＤ１９の耐圧を低下させるおそれがある。第３の実施形態に係る半導体装置においては、還流ダイオードＤ１９が遮断状態において空乏層１００１ｐが形成されている領域ｄ１９とは異なる位置に半導体スナバ回路２００−１９を形成することで、半導体スナバ回路２００−１９の電界が、空乏層１００１ｐ内の電界分布に影響を与え、還流ダイオードＤ１９の耐圧が低下するのを抑制する効果がある。
【０１８０】
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
【０１８１】
なお、図２８に示した還流ダイオードＤ１９は第１の実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオードＤ１９と半導体スナバ回路２００−１９のみの並列接続としても良い。
【０１８２】
更に、第３に実施形態においては、第２の実施形態に係る半導体装置で説明した還流ダイオードＤとスイッチング素子Ｔｒが共に異なる組み合わせで説明してきたが、還流ダイオードＤとスイッチング素子Ｔｒの組み合わせはどれを組み合わせても良い。すなわち、例えば還流ダイオードＤは第２の実施形態に係る半導体装置で説明したショットキーバリアダイオードを用いて、スイッチング素子Ｔｒは第３に実施形態で説明したＭＯＳＦＥＴを組み合わせても良い。又、還流ダイオードＤとスイッチング素子Ｔｒとを同一チップ上に形成していても良い。
【０１８３】
又、第１の実施形態で図１８と図１９を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。
【０１８４】
このことから、第３の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤ及びスイッチング素子Ｔｒの遮断状態におけるキャパシタ成分の容量の総和に比べて、１／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施形態に係る半導体装置で説明したどの構造においても得ることができる。
【０１８５】
（第４の実施形態）
〔半導体装置の実装構造〕
第４の実施形態に係る半導体装置においては、図２９に示すように、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する絶縁基板５０１ｑ上に、例えば銅やアルミなどの金属材料からなるカソード側金属膜４１１ｑ、エミッタ側金属膜（アノード側金属膜）３１１ｑ及びゲート側金属膜７０１ｑが形成されている。カソード側金属膜４１１ｑ上には、半導体スナバ回路内蔵スイッチング素子９−２０のコレクタ端子側が、還流ダイオードＤ２０のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている（半導体スナバ回路内蔵スイッチング素子９−２０の断面構造は、図３０に示す。）。そして、半導体スナバ回路内蔵スイッチング素子９−２０の半導体チップのエミッタ端子（第１主電極端子）側は、還流ダイオードＤのアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線３５０を介して、共にエミッタ側金属膜（アノード側金属膜）３１１ｑに接続された構成となっている。  
〔スイッチング素子の断面構造〕
図３０に示すように、半導体スナバ回路内蔵スイッチング素子９−２０は、右側破線の右側に形成されるスイッチング素子Ｔｒ２０の部分と、左側破線の左側に形成される半導体スナバ回路２００−２０の部分を、同一半導体基体（２１ｑ，２２ｑ，２３ｑ）にモノリシックに集積化している。
【０１８６】
まず、スイッチング素子Ｔｒ２０の部分は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ＋型の基板領域２１ｑ上に、ｎ型のバッファ領域２２ｑを介して、ｎ−型のドリフト領域２３ｑが形成された基板材料で構成されている。ドリフト領域２３ｑ中の表層部にｐ型のウェル領域２４ｑが、更にウェル領域２４ｑ中の表層部にｎ＋型エミッタ領域（第１主電極領域）２５ｑが形成されている。そして、ドリフト領域２３ｑ、ウェル領域２４ｑ及びエミッタ領域２５ｑの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６ｑを介して、例えばｎ型の多結晶シリコンからなるゲート電極（制御電極）２７ｑが配設されている。更に、エミッタ領域２５ｑ並びにウェル領域２４ｑに接するように例えばアルミ材料からなるエミッタ電極（第１主電極）２８ｑが形成されている。又、基板領域（第２主電極領域）２１ｑにオーミック接続するようにコレクタ電極（第２主電極）３０ｑが形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７ｑが半導体基体（２１ｑ，２２ｑ，２３ｑ）に対して平面上に形成されている所謂プレーナ型をしている。
【０１８７】
更に、図３０においては、ドリフト領域２３ｑもしくはウェル領域２４ｑの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｑが形成されている。フィールド絶縁膜３１ｑは、スイッチング素子Ｔｒ２０を半導体スナバ回路２００−２０とともにモノリシックに集積化する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。第４の実施形態に係る半導体装置においては、図３０に一例としてフィールド絶縁膜３１ｑの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｑが形成される外周端部の構成として、ウェル領域２４ｑの外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０１８８】
次に図３０中の左側破線の左側に形成される半導体スナバ回路２００−２０の部分について構成を説明する。上記スイッチング素子Ｔｒ２０の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子Ｔｒ２０のゲート絶縁膜２６ｑや層間絶縁膜（図示なし）などを形成する際に形成される絶縁膜３２ｑを介して、多結晶シリコンからなる抵抗領域３３ｑが形成されている。なお、第４の実施形態に係る半導体装置においては絶縁膜３２ｑが形成された場合について例示しているが、絶縁膜３２ｑを介さずフィールド絶縁膜３１ｑ上に抵抗領域３３ｑが形成されていても勿論良い。そして、抵抗領域３３ｑに接するようにエミッタ電極（第１主電極）２８ｑが形成され、スイッチング素子Ｔｒ２０のエミッタ端子（第１主電極端子）３０１と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２０は、抵抗領域３３ｑは抵抗Ｒとして機能し、フィールド絶縁膜３１ｑ及び絶縁膜３２ｑはキャパシタＣのキャパシタ誘電体領域として機能する。抵抗領域３３ｑは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
【０１８９】
又、フィールド絶縁膜３１ｑについても、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ回路２００−２０の機能としてだけではなく、スイッチング素子Ｔｒ２０の電界緩和という機能を満たすためのフィールド絶縁膜３１ｑの破壊防止のため、スイッチング素子Ｔｒ２０の耐圧よりも高いことが望ましい。又、キャパシタＣの容量については、同一チップ上のスイッチング素子Ｔｒ２０とともに並列に接続される還流ダイオードＤがそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
【０１９０】
第４の実施形態に係る半導体装置においては、例えばスイッチング素子Ｔｒ２０の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣの容量がスイッチング素子Ｔｒ２０と還流ダイオードＤの遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１ｑは、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタＣとして機能する誘電体材料であればどのような材料でも良い。
【０１９１】
又、抵抗領域３３ｑの抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
【０１９２】
このように、１チップ（同一半導体基体）にスイッチング素子Ｔｒ２０と半導体スナバ回路２００−２０がモノリシックに集積化された場合にも、第１の実施形態で説明した動作及び効果を得ることができる。
【０１９３】
更に、第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２０と半導体スナバ回路２００−２０が支持基体（同一半導体基体）としての基板領域２１ｑ及びバッファ領域２２ｑ及びドリフト領域２３ｑを共用し、且つ、電極材としてエミッタ電極（第１主電極）２８ｑ及びコレクタ電極（第２主電極）３０ｑを共用している。更に、スイッチング素子Ｔｒ２０の電界緩和機能として働くフィールド絶縁膜３１ｑもキャパシタＣの機能として共用することができる。更に、更に、スイッチング素子Ｔｒ２０のゲート電極２７ｑとして働く多結晶シリコン膜を抵抗Ｒ成分として抵抗領域３３ｑとして同様に作成することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。又、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。又、スイッチング素子Ｔｒ２０及び半導体スナバ回路２００−２０のエミッタ電極２８ｑが共通の電極となり、第２の実施形態に係る半導体装置では金属配線３５１、３３１で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、並列接続している還流ダイオードＤの逆回復時における振動現象を更に低減することができる。更に、第４の実施形態に係る半導体装置を例えば図７に示すようなインバータ回路に用いた場合には、スイッチング素子Ｔｒ１３と半導体スナバ回路２００−１３とを１チップ化した新たな効果を生むことができる。すなわち、第２の実施形態に係る半導体装置から第３の実施形態に係る半導体装置を通して説明してきたように、還流ダイオードＤが逆回復動作をする場合においては、半導体スナバ回路２００は振動現象を緩和するべく、還流ダイオードＤ、スイッチング素子Ｔｒの空乏容量並びに半導体スナバ回路２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗Ｒ成分で発熱する。一方、還流ダイオードＤが逆回復動作をする場合においては、それに並列接続されているスイッチング素子Ｔｒは導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ回路２００−２０の部分が発熱している際にはスイッチング素子Ｔｒ２０の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、発熱による抵抗領域３３ｑの高集積化が期待できる。
【０１９４】
以上のように、第４の実施形態に係る半導体装置では、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
【０１９５】
又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２０が遮断状態にドリフト領域２３ｑに空乏層１００１ｑが形成されている領域ｄ２０とは異なる位置に半導体スナバ回路２００−２０が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｑ中の電界分布により決まり、スイッチング素子Ｔｒ２０が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２０と半導体スナバ回路２００−２０を同一チップ上に形成した場合、半導体スナバ回路２００−２０の電界が、スイッチング素子Ｔｒ２０の空乏層１００１ｑ内の電界分布に影響を及ぼし、スイッチング素子Ｔｒ２０の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２０が遮断状態において空乏層１００１ｑが形成されている領域ｄ２０とは異なる位置に半導体スナバ回路２００−２０を形成することで、半導体スナバ回路２００−２０の電界が、空乏層１００１ｑ内の電界分布に影響を与え、スイッチング素子Ｔｒ２０の耐圧が低下するのを抑制する効果がある。
【０１９６】
以上、図２９、３１ではスイッチング素子Ｔｒ２０がＩＧＢＴの場合を説明してきたが、例えば第２の実施形態に係る半導体装置及び第３の実施形態に係る半導体装置で説明した様々なスイッチング素子と１チップ化した場合でも同様に容易に実現することができる。図３１〜図３３はその一例である。
【０１９７】
図３１は図３０のスイッチング素子Ｔｒ２０としてＩＧＢＴを用いる代わりに、ＭＯＳＦＥＴを用いた場合を示している。なお、図３１のＭＯＳＦＥＴは例えば炭化珪素半導体基体からなる場合を示している。例えばｎ＋型である基板領域５１上にｎ−型のドリフト領域５２ｒが形成された基板材料を用いており、ドリフト領域５２ｒ中の表層部にｐ型のウェル領域５３ｒが、更にウェル領域５３ｒ中の表層部にｎ＋型ソース領域５４ｒが形成されている。そして、ドリフト領域５２ｒ、ウェル領域５３ｒ及びソース領域５４ｒの表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５ｒを介して、例えばｎ型の多結晶シリコンからなるゲート電極５６ｒが配設されている。更に、ソース領域５４ｒ並びにウェル領域５３ｒに接するようにソース電極５７ｒが形成され、基板領域５１ｒにオーミック接続するようにドレイン電極５９ｒが形成されている。
【０１９８】
更に、図３１においては、ドリフト領域５２ｒもしくはウェル領域５３ｒの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｒが形成されている。フィールド絶縁膜３１ｒは、スイッチング素子Ｔｒ２１を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。第４の実施形態に係る半導体装置においては、図３１に一例としてフィールド絶縁膜３１ｒの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｒが形成される外周端部の構成として、ウェル領域５３ｒの外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０１９９】
次に図３１中の左側破線の左側に形成される半導体スナバ回路２００−２１の部分について構成を説明する。上記スイッチング素子Ｔｒ２１の外周端部の電界緩和に用いられているフィールド絶縁膜３１ｒの所定領域上に、例えばスイッチング素子Ｔｒ２１のゲート絶縁膜５５ｒを形成する際に形成される絶縁膜３２ｒや層間絶縁膜（図示なし）などを介して、多結晶シリコンからなる抵抗領域３３ｒが形成されている。なお、第４の実施形態に係る半導体装置においては絶縁膜３２ｒが形成された場合について例示しているが、絶縁膜３２ｒを介さずフィールド絶縁膜３１ｒ上に抵抗領域３３ｒが形成されていても勿論良い。そして、抵抗領域３３ｒに接するようにソース電極５７ｒが形成され、スイッチング素子Ｔｒ２１のソース端子３０２と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２１は、抵抗領域３３ｒは抵抗Ｒとして機能し、フィールド絶縁膜３１ｒ及び絶縁膜３２ｒはキャパシタＣとして機能する。抵抗領域３３ｒは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
【０２００】
図３１に示す半導体装置の動作については、第３の実施形態に係る半導体装置で説明した固有の効果と、第４の実施形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。更に、図３１の特徴としては、図３０と同様に、抵抗領域３３ｒをスイッチング素子Ｔｒ２１のゲート電極５６ｒと同一材料で形成している点にある。このような構成することによって、スイッチング素子Ｔｒ２１としてＭＯＳＦＥＴを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
【０２０１】
又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２１が遮断状態にドリフト領域５２ｒに空乏層１００１ｒが形成されている領域ｄ２１とは異なる位置に半導体スナバ回路２００−２１が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｒ中の電界分布により決まり、スイッチング素子Ｔｒ２１が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２１と半導体スナバ回路２００−２１を同一チップ上に形成した場合、半導体スナバ回路２００−２１の電界が、スイッチング素子Ｔｒ２１の空乏層１００１ｒ内の電界分布に影響を及ぼし、スイッチング素子ｔｒ２１の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２１が遮断状態において空乏層１００１ｒが形成されている領域ｄ２１とは異なる位置に半導体スナバ回路２００−２１を形成することで、半導体スナバ回路２００−２１の電界が、空乏層１００１ｄ内の電界分布に影響を与え、スイッチング素子Ｔｒ２１の耐圧が低下するのを抑制する効果がある。
【０２０２】
図３２は図３０のスイッチング素子Ｔｒ２０としてＩＧＢＴを用いる代わりに、図２７で示したＪＦＥＴを用いた場合を示している。図３２中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域７１ｓ上にｎ−型のドリフト領域７２ｓが形成され、ｎ＋型のソース領域（第１主電極領域）７３ｓとｐ型のゲート領域７４ｓが形成されており、ゲート領域７４ｓはゲート電極（制御電極）７５ｓに接続されており、ソース領域７３ｓはソース電極（第１主電極）７６ｓに接続されており、基板領域（第２主電極領域）７１ｓはドレイン電極（第２主電極）７８ｓに接続されている。
【０２０３】
更に、図３２においては、ドリフト領域７２ｓの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｓが形成されている。フィールド絶縁膜３１ｓは、スイッチング素子Ｔｒ２２を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。第４の実施形態に係る半導体装置においては、図３２に一例としてフィールド絶縁膜３１ｓの端部の形状として直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｓが形成される外周端部の構成として、ゲート領域７４ｓの外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２０４】
次に図３２中の左側破線の左側に形成される半導体スナバ回路２００−２２の部分について構成を説明する。上記スイッチング素子Ｔｒ２２の外周端部の電界緩和に用いられているフィールド絶縁膜３１ｓの所定領域上に、例えばスイッチング素子Ｔｒ２２の絶縁膜７７ｓを形成する際に形成される絶縁膜３２ｓや層間絶縁膜（図示なし）などを介して、多結晶シリコンからなる抵抗領域３３ｓが形成されている。なお、第４の実施形態に係る半導体装置においては絶縁膜３２ｓが形成された場合について例示しているが、絶縁膜３２ｓを介さずフィールド絶縁膜３１ｓ上に抵抗領域３３ｓが形成されていても勿論良い。そして、抵抗領域３３ｓに接するようにソース電極７６ｓが形成され、スイッチング素子Ｔｒ２２のソース端子３０２と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２２は、抵抗領域３３ｓは抵抗Ｒとして機能し、フィールド絶縁膜３１ｓ及び絶縁膜３２ｓはキャパシタＣのキャパシタ誘電体領域として機能する。抵抗領域３３ｓは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
【０２０５】
図３２に示す半導体装置の動作については、第３の実施形態に係る半導体装置で説明した固有の効果と、第４の実施形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。このような構成することによって、製造工程を更に簡略化し、低コストで実現することができる。
【０２０６】
又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２２が遮断状態にドリフト領域７２ｓに空乏層１００１ｓが形成されている領域ｄ２２とは異なる位置に半導体スナバ回路２００−２２が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｓ中の電界分布により決まり、スイッチング素子Ｔｒ２２が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２２と半導体スナバ回路２００−２２を同一チップ上に形成した場合、半導体スナバ回路２００−２２の電界が、スイッチング素子Ｔｒ２２の空乏層１００１ｓ内の電界分布に影響を及ぼし、スイッチング素子Ｔｒ２２の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２２が遮断状態において空乏層１００１ｓが形成されている領域ｄ２２とは異なる位置に半導体スナバ回路２００−２２を形成することで、半導体スナバ回路２００−２２の電界が、空乏層１００１ｓ内の電界分布に影響を与え、スイッチング素子Ｔｒ２２の耐圧が低下するのを抑制する効果がある。
【０２０７】
図３３は図３０のスイッチング素子Ｔｒ２３としてＩＧＢＴを用いる代わりに、図２６で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
【０２０８】
例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域６１ｓ上にｎ−型のドリフト領域６２ｓが形成され、ドリフト領域６２ｓの基板領域６１ｓとの接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３ｓが形成されている。そして、ヘテロ半導体領域６３ｓとドリフト領域６２ｓとの接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４ｓが形成されている。又、ゲート絶縁膜６４ｓ上にはゲート電極（制御電極）６５ｓが、ヘテロ半導体領域６３ｓのドリフト領域６２ｓとの接合面に対向する対面にはソース電極（第１主電極）６６ｓが、基板領域６１ｓにはドレイン電極（第２主電極）６８ｓが接続するように形成されている。
【０２０９】
更に、図３３においては、ドリフト領域６２ｓの表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｓが形成されている。フィールド絶縁膜３１ｓは、スイッチング素子Ｔｒ２３を半導体チップとして製造する際に、例えばチップ外周部の電界集中を緩和するために用いられる構造である。第４の実施形態に係る半導体装置においては、図３３に一例としてフィールド絶縁膜３１ｓの端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１ｓが形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０２１０】
次に図３３中の左側破線の左側に形成される半導体スナバ回路２００−２３の部分について構成を説明する。上記スイッチング素子Ｔｒ２３の外周端部の電界緩和に用いられているフィールド絶縁膜３１ｓの所定領域上に、多結晶シリコンからなる抵抗領域３３ｓが形成されている。そして、抵抗領域３３ｓに接するようにソース電極６６ｓが形成され、スイッチング素子Ｔｒ２３のソース端子３０２と同電位となっている。つまり、第４の実施形態に係る半導体装置における半導体スナバ回路２００−２３は、抵抗領域３３ｓは抵抗Ｒとして機能し、フィールド絶縁膜３１ｓ及び絶縁膜３２ｓはキャパシタＣのキャパシタ誘電体領域として機能する。抵抗領域３３ｓは必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
【０２１１】
図３３に示す半導体装置の動作については、第３の実施形態に係る半導体装置で説明した固有の効果と、第４の実施形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。更に、図３３の特徴としては、抵抗領域３３ｓをスイッチング素子Ｔｒ２３のヘテロ半導体領域６３ｓと同一材料で形成している点にある。又、図３０、図３１のスイッチング素子Ｔｒ２３の場合と同じように、抵抗領域３３ｓをスイッチング素子Ｔｒ２３のゲート電極６５ｓと同一材料でも形成できる。
【０２１２】
更に、第３の実施形態に係る半導体装置で説明したように、第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２３をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオードＤについても図３３で示した半導体装置で共用することができる。すなわち、第４の実施形態に係る半導体装置においては、還流ダイオードＤを別チップで形成する以外にも、還流ダイオードＤとスイッチング素子Ｔｒ２３と半導体スナバ回路２００−２３とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００−２３による振動現象を更に低減することができる。又、配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオードＤとスイッチング素子Ｔｒ２３とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００−２３に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
【０２１３】
又第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２３が遮断状態にドリフト領域６２ｔに空乏層１００１ｔが形成されている領域ｄ２３とは異なる位置に半導体スナバ回路２００−２３が形成されている。一般的にスイッチングデバイスの耐圧は、空乏層１００１ｔ中の電界分布により決まり、スイッチング素子Ｔｒ２３が単体で存在した場合に最適になるように設計されている場合が多い。しかしながらスイッチング素子Ｔｒ２３と半導体スナバ回路２００−２３を同一チップ上に形成した場合、半導体スナバ回路２００−２３の電界が、スイッチング素子Ｔｒ２３の空乏層１００１ｔ内の電界分布に影響を及ぼし、スイッチング素子Ｔｒ２３の耐圧を低下させるおそれがある。第４の実施形態に係る半導体装置においては、スイッチング素子Ｔｒ２３が遮断状態において空乏層１００１ｔが形成されている領域ｄ２３とは異なる位置に半導体スナバ回路２００−２３を形成することで、半導体スナバ回路２００−２３の電界が、空乏層１００１ｔ内の電界分布に影響を与え、スイッチング素子Ｔｒ２３の耐圧が低下するのを抑制する効果がある。
【０２１４】
以上、スイッチング素子Ｔｒ２３と半導体スナバ回路２００−２３とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ回路２００−２３の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域３３ｔ以外にも、半導体基体中の基板領域やドリフト領域を用いても良い。又、半導体スナバ回路２００−２３のキャパシタ容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜３１ｔ以外にも、ｐｎ接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。又、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子Ｔｒ２３中に還流ダイオードＤを内蔵する構成とし、半導体スナバ回路２００−２３と共に１チップ化しても良い。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
【０２１５】
又、第１の実施形態で図１８と図１９を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さい方が望ましい。
【０２１６】
このことから、第４の実施形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオードＤ及びスイッチング素子Ｔｒの遮断状態におけるキャパシタ成分の容量の総和に比べて、１／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施形態に係る半導体装置で説明したどの構造例においても得ることができる。
【０２１７】
（その他の実施形態）
上記のように、本発明は第１〜第４の実施形態に係る半導体装置によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０２１８】
既に述べた第１〜第４の実施形態に係る半導体装置の説明において、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ回路２００は、少なくとも還流ダイオードＤと並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
【０２１９】
又、全ての実施形態において、還流ダイオードＤ、スイッチング素子Ｔｒ、半導体スナバ回路２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマニュウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。又、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。又、スイッチング素子Ｔｒ及び還流ダイオードＤのドリフト領域としてｎ型の場合で説明してきたが、ｐ型で構成されていても勿論良い。
【０２２０】
又、本発明の半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータブリッジなどを一例として説明してきたが、図２３に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、入力直流電圧の出力電圧を変えるＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
【０２２１】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０２２２】
Ｂ…受動半導体素子
Ｃ…キャパシタ
Ｄ…還流ダイオード
Ｒ…抵抗
Ｔｒ…スイッチング素子
ｄ…領域
ｓ…領域
１…基板領域
２…ドリフト領域
３，１３，４４，８４…表面電極
４，４５，８５…裏面電極
８…低濃度ドリフト領域
９…半導体スナバ回路内蔵スイッチング素子
１２…誘電体領域
１５…反対導電型領域
１７，３３…抵抗領域
２１，４１，５１，６１，７１，８１…基板領域
２２…バッファ領域
２３，４２，５２，６２，７２，８２…ドリフト領域
２４，５３…ウェル領域
２５…エミッタ領域
２６…ゲート絶縁膜
２７，５６，６５，７５…ゲート電極
２８…エミッタ電極
２９，５８，６７…層間絶縁膜
３０…コレクタ電極
３１…フィールド絶縁膜
３２，７７…絶縁膜
４３，６３…ヘテロ半導体領域
５４，７３…ソース領域
５５，６４…ゲート絶縁膜
５７，６６，７６…ソース電極
５９，６８，７８…ドレイン電極
７４…ゲート領域
８３…反対導電型領域
２００，２０１…半導体スナバ回路
３００，３４０…アノード端子
３０１…エミッタ端子
３０２…ソース端子
３１０，３１１…アノード側金属膜
３２０，３２１，３３０，３５０，３５１，７１１…金属配線
４００…カソード端子
４０１…コレクタ端子
４０２…ドレイン端子
４１０，４１１…カソード側金属膜
４２０…金属基材
５００…絶縁基板
５１０…モールド樹脂
７００…ゲート側金属膜
１００１，１００３…空乏層
１００５…電界緩和領域
１００６…誘電体薄膜
【図１】
2010206109.tif 000003
【図２】
2010206109.tif 000004
【図３】
2010206109.tif 000005
【図４】
2010206109.tif 000006
【図５】
2010206109.tif 000007
【図６】
2010206109.tif 000008
【図７】
2010206109.tif 000009
【図８】
2010206109.tif 000010
【図９】
2010206109.tif 000011
【図１０】
2010206109.tif 000012
【図１１】
2010206109.tif 000013
【図１２】
2010206109.tif 000014
【図１３】
2010206109.tif 000015
【図１４】
2010206109.tif 000016
【図１５】
2010206109.tif 000017
【図１６】
2010206109.tif 000018
【図１７】
2010206109.tif 000019
【図１８】
2010206109.tif 000020
【図１９】
2010206109.tif 000021
【図２０】
2010206109.tif 000022
【図２１】
2010206109.tif 000023
【図２２】
2010206109.tif 000024
【図２３】
2010206109.tif 000025
【図２４】
2010206109.tif 000026
【図２５】
2010206109.tif 000027
【図２６】
2010206109.tif 000028
【図２７】
2010206109.tif 000029
【図２８】
2010206109.tif 000030
【図２９】
2010206109.tif 000031
【図３０】
2010206109.tif 000032
【図３１】
2010206109.tif 000033
【図３２】
2010206109.tif 000034
【図３３】
2010206109.tif 000035