(57)【要約】【課題】飽和動作時のゲート電圧が高電圧であっても素子が破壊しにくい高耐圧ＭＯＳトランジスタを提供する。【解決手段】Ｎチャネル型の高耐圧ＭＯＳトランジスタの低濃度不純物領域上のＬＯＣＯＳプロセスなどで形成される酸化膜と、ドレイン領域となる高濃度不純物領域との境界部の上をドレイン領域と接続している金属配線で覆うことで、境界部の低濃度不純物領域と高濃度不純物領域の接続部の電界集中を、金属配線から半導体基板に向かう電界で緩和させることができ、ＮＭＯＳトランジスタの飽和動作の高ゲート電圧時の衝突電離を抑制し、素子破壊の抑制と高耐圧化を図ることが可能となる。【選択図】図１
2010206163.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に配置された多結晶シリコンからなるゲート電極と、
前記ゲート電極から離れて配置されたＮ型の高濃度不純物領域、及び、前記ゲート絶縁膜と前記高濃度不純物領域との間に形成されたＮ型の低濃度不純物領域とからなるドレイン領域と、
前記低濃度不純物領域の上に形成され、かつ前記高濃度不純物領域に接して配置された、その膜厚が前記ゲート絶縁膜よりも厚い絶縁膜と、からなるＮチャネル型の高耐圧ＭＯＳトランジスタを含む半導体装置であって、
前記ドレイン領域の前記高濃度不純物領域に接続孔を介し接続されている金属配線薄膜が、前記絶縁膜と前記高濃度不純物領域とが接する領域の上を覆い、さらに前記低濃度不純物領域の上にまで延伸されて配置されていることを特徴とする半導体装置。
【請求項２】
前記高濃度不純物領域に接している前記絶縁膜の一部にバーズビーク部を有し、前記金属配線薄膜が、前記バーズビーク部の上に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属配線薄膜が、前記絶縁膜と前記高濃度不純物領域とが接する領域の上より０．５μｍ以上前記低濃度不純物領域の上にまで延伸されて配置されていることを特徴とする請求項１および請求項２記載の半導体装置。
【請求項４】
前記高濃度不純物領域に接している前記絶縁膜の一部にバーズビーク部を有し、前記接続孔とは異なる第２の接続孔が前記バーズビーク部の上にさらに配置され、前記金属配線薄膜が前記第２の接続孔に埋め込まれていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎチャネル型の高耐圧ＭＯＳトランジスタなどの半導体素子を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置に使用される個別素子において、用途に応じ動作電圧が低い低耐圧用の素子と電源電圧が高くても使用が可能な高耐圧用の素子をそれぞれ用意する場合がある。例えば、半導体装置に与えられる電圧や出力する電圧に直接関わる部分のみ高耐圧の素子を用い、内部的な信号処理を行う部分は低耐圧の素子を使うといった方法である。低耐圧の素子は高耐圧の素子に比べて占有面積が少ないため、外部とのやりとりの電圧など、集積回路の仕様に属するもので変更が難しい部分のみに高耐圧素子を使い、内部的な処理部分には低耐圧の素子を使うことにより、半導体装置の面積を少なくしコストを低減させることができる。
【０００３】
図２は、このような低耐圧用のＭＯＳトランジスタと高耐圧用のＭＯＳトランジスタを有する半導体装置の一例を示す模式断面図である。
【０００４】
低耐圧用のＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳと称す）２０２は、ゲート絶縁膜５とその直上のゲート電極７及び両端に配置するソースおよびドレイン領域からなる。このソースおよびドレイン領域は、金属配線と接続するための低抵抗で高濃度な第２のＮ型不純物領域９と電界緩和のための第２のＮ型低濃度不純物領域１０とで構成される。
【０００５】
一方高耐圧用のＮチャネルＭＯＳトランジスタ２０１はゲート絶縁膜５とその直上のゲート電極７及び両端に配置するソースおよびドレイン領域からなる。このソースおよびドレイン領域は第１のＮ型高濃度不純物領域２および３と第１のＮ型低濃度不純物領域４からなり、さらに第１のＮ型低濃度不純物領域４上にはゲート絶縁膜よりも厚い酸化膜６を形成してある。この厚い酸化膜はゲート電極とドレイン間の電界緩和効果に対して有効である。このようなドレイン構造は２０V以上のドレイン耐圧が必要とされる場合に採用され、主にドレインのＮ型低濃度不純物領域の長さと濃度によって耐圧調整がなされ、アバランシェブレークダウンを起因とする表面ブレークダウンや、寄生バイポーラトランジスタによるブレークダウン（寄生バイポーラブレークダウン）を抑制している。また、この高耐圧ＮＭＯＳのゲートにも低耐圧ＮＭＯＳよりも過大な電圧が印加される場合は、一般に、その電圧に応じて高耐圧ＮＭＯＳのみゲート絶縁膜を厚くするといった方法を取る。
【０００６】
この高耐圧ＮＭＯＳの第１のＮ型高濃度不純物２および３は、一般にプロセスコスト削減のために低耐圧ＮＭＯＳのＮ型高濃度不純物領域９と工程を共有し、ヒ素やアンチモンを使用する。
【０００７】
また、しばしばこの第１の低濃度不純物領域４は、素子分離領域のチャネルストップ構造と併用する事でプロセスコストの削減が図られる。このため第１の低濃度不純物領域４の上には、ＬＯＣＯＳプロセスで形成される酸化膜などが配置され、低濃度不純物領域の濃度はＬＯＣＯＳ酸化膜上の金属配線の電位による反転防止のための濃度に合わせられる。一般に半導体集積回路の中で高耐圧ＮＭＯＳが使用される頻度が低い場合には、これらのような低コスト化のための構造制約が高耐圧ＮＭＯＳに課せられ、この制約の中で素子設計をすることになる。
【０００８】
このような高耐圧ＮＭＯＳの構造については、例えば特許文献１などに開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−３５００８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、高耐圧ＭＯＳトランジスタにおいては、前述の表面ブレークダウンや寄生バイポーラブレークダウンのような従来から知られている降伏・破壊とは別に、ドレイン電圧とゲート電圧を高電圧にした飽和動作時でゲート電圧を徐々に上げていくとドレイン近傍で破壊する現象が起こる。
【００１１】
そこで本発明は、より簡単な方法で飽和動作時の、特にゲート電極の電圧を高くしたときの素子の破壊を抑制し、素子を高耐圧化することを目的とする。
【課題を解決するための手段】
【００１２】
この目的を達成するための手段として以下の構成をとるものとした。即ち、半導体基板上に、ゲート絶縁膜と、多結晶シリコンからなるゲート電極と、Ｎ型の高濃度不純物領域及びゲート絶縁膜と高濃度不純物領域の間に形成された低濃度不純物領域とからなるソース・ドレイン領域と、低濃度不純物領域上に形成され、かつ前記高濃度不純物領域に接して配置されたゲート絶縁膜より厚い絶縁膜とで構成するＮチャネル型の高耐圧ＭＯＳトランジスタを含む半導体装置において、ドレイン領域の第１の高濃度不純物領域に接続孔を介し接続されている金属配線薄膜が、ゲート絶縁膜より厚い絶縁膜と第１の高濃度不純物領域の境界部を覆い、第１の低濃度不純物領域まで配置されていることを特徴とする半導体装置とした。
【００１３】
また、上記半導体装置において、高濃度不純物領域に接している絶縁膜の一部にバーズビーク部を有し、金属配線薄膜が、バーズビーク部の上に配置されていることを特徴とする半導体装置とした。
【００１４】
また、上記半導体装置において、金属配線薄膜が、ゲート絶縁膜より厚い絶縁膜と高濃度不純物領域の境界部より0.5μm以上低濃度不純物領域の上にまで延伸されて配置されていることを特徴とする半導体装置とした。
【００１５】
また、上記半導体装置において、高濃度不純物領域に接している絶縁膜の一部にバーズビーク部を有し、上記接続孔とは異なる第2の接続孔が、バーズビーク部の上にさらに配置され、金属配線薄膜が第2の接続孔に埋め込まれていることを特徴とする半導体装置とした。
【発明の効果】
【００１６】
本発明によれば、Ｎチャネル型の高耐圧ＭＯＳトランジスタの低濃度不純物領域上のＬＯＣＯＳプロセスなどで形成される酸化膜と、ドレイン領域となる高濃度不純物領域との境界部の上をドレイン領域と接続している金属配線で覆うことで、境界部の低濃度不純物領域と高濃度不純物領域の接続部の電界集中を、金属配線から半導体基板に向かう電界で緩和させることができ、ＮＭＯＳトランジスタの飽和動作の高ゲート電圧時の衝突電離を抑制し素子破壊の抑制、高耐圧化することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の高耐圧ＮＭＯＳトランジスタの模式断面図（ａ）および平面図（ｂ）。
【図２】従来の低耐圧ＮＭＯＳトランジスタおよび高耐圧ＮＭＯＳトランジスタの一例を示す模式平面図。
【図３】一般的な高耐圧ＮＭＯＳトランジスタの飽和動作時のゲート電圧−基板電流特性を表す図。
【図４】本発明の高耐圧ＮＭＯＳトランジスタの飽和動作時のドレイン電圧−ドレイン電流特性
【図５】従来構造の高耐圧ＮＭＯＳトランジスタの模式断面図および平面図。
【図６】従来構造の高耐圧ＮＭＯＳトランジスタの飽和動作時のドレイン電圧−ドレイン電流特性を表す図。
【図７】本発明の高耐圧ＮＭＯＳトランジスタの別の形態を示す模式断面図および平面図。
【発明を実施するための形態】
【００１８】
以下に、この発明の実施の形態を図面に基づいて説明する。
図１に、本発明に係る高耐圧ＮＭＯＳトランジスタの第一の実施例の模式断面図（ａ）および平面図（ｂ）を示す。Ｐ型の半導体基板１あるいはＰ型のウェルの表面に配置されたゲート絶縁膜５と、ゲート絶縁膜５に連続して設けられたゲート絶縁膜よりも厚い絶縁膜であるＬＯＣＯＳ酸化膜６と、ゲート絶縁膜５およびＬＯＣＯＳ酸化膜６のゲート絶縁膜に近い部分にまたがって配置されたゲート電極７と、ＬＯＣＯＳ酸化膜６の下に設けられたＮ型の低濃度不純物領域４と、Ｎ型の低濃度不純物領域４に連なるＮ型の高濃度不純物領域２、３と、層間絶縁膜に設けられた接続孔１２を介して高濃度不純物領域２、３に接続された金属配線８とからなる。
【００１９】
本実施例では高耐圧ＮＭＯＳトランジスタのドレイン領域となる高濃度不純物領域３と低濃度不純物領域４との境界部から始まる、ＬＯＣＯＳ酸化膜６の厚さが変化する領域であるバーズビーク部分の上を、ドレイン領域と接続している金属配線が覆い、さらには低濃度領域の上にまで張り出して覆う構造となっている。一方ソース側の高濃度不純物拡散領域２については、対応する領域を覆うことは本発明の効果を得るためには必要ではない。また、本実施例ではゲート電極のソース領域側の下にもＬＯＣＯＳ酸化膜６が存在するが、これは必須ではない。素子の占有面積の縮小のために省かれることがある。
【００２０】
ここで比較のため、従来の構造を有する高耐圧ＮＭＯＳトランジスタの模式断面図および平面図の一例を図５に示す。図５においてはソースおよびドレイン領域である第１の高濃度不純物拡散領域と第１の低濃度不純物拡散領域の境界部を金属配線が覆っていない。金属配線は不可避的にＬＯＣＯＳ酸化膜６と高濃度不純物拡散領域２との境界部の一部分にかかることはあるものの、特にＭＯＳトランジスタのチャネル側の境界部に金属配線がオーバーラップすることは、通常行われていない。
【００２１】
ここに示した従来構造の高耐圧ＮＭＯＳトランジスタにおいては、ドレイン電極およびゲート電極に高い電圧を印加して飽和動作をさせたときに、従来から知られているドレイン近傍の高電界によって起こるアバランシェブレークダウン（表面ブレークダウン）やＭＯＳトランジスタの動作時に起こる寄生バイポーラブレークダウンとは異なる降伏現象が現れる。
【００２２】
例えば寄生バイポーラブレークダウンであれば、飽和動作時にゲート電圧を低い状態から電圧を上げていくとあるゲート電圧で起こるが、さらにゲート電圧を上昇させていくと寄生バイポーラブレークダウンは発生しなくなっていく。これはＮＭＯＳトランジスタの飽和動作時にチャネルのキャリアである電子がドレイン近傍のＳｉ原子に衝突することで起こる衝突電離によって発生した基板電流があるゲート電圧のところでピークを持ち、このとき寄生バイポーラブレークダウンに寄与するためで、ピークを過ぎると寄生バイポーラブレークダウンは起こらなくなってくる。
【００２３】
図３は一般的な高耐圧ＮＭＯＳトランジスタの飽和動作時のゲート電圧（Vg）と、動作時に発生する基板電流（Isub）の関係を示したものである。図３のAのところのゲート電圧で１度ピークをもち、このとき基板電位が上昇することで寄生バイポーラ動作に入りやすくなる。ところが、高耐圧ＮＭＯＳトランジスタにおいては、ゲート電圧をさらに上昇させていくと１度低下した基板電流が再上昇していき、この基板電流の増加を伴う高ゲート電圧時において素子の破壊が起こってしまう。
【００２４】
これは以下に示す過程により起こる。まず、ドレイン領域の低濃度不純物拡散領域と高濃度不純物拡散領域の接続部分において、ドレイン電圧が高くなることで横方向の電界がかかり、低濃度不純物拡散領域は空乏化し、かつ高濃度不純物拡散領域の空乏化は進まないことにより、この接続部分(境界部分)が高電界化する。これにより第２の衝突電離が起こり、基板電流が上昇することで、第２の寄生バイポーラブレークダウンが発生するのである。
【００２５】
本実施例では低濃度不純物拡散領域と高濃度不純物拡散領域の境界部分の上部をドレインに接続している金属配線が覆うように配置することで、金属配線と半導体基板の間で深さ方向（縦方向）にドレイン電圧分の電界が印加されることになる。これによって境界部の電界集中が緩和され、第２の寄生バイポーラブレークダウンの発生を抑制することが可能となる。
【００２６】
図４および図６は、本実施例による高耐圧ＮＭＯＳトランジスタの飽和動作時のドレイン電流−ドレイン電圧特性、および従来構造の高耐圧ＮＭＯＳトランジスタの飽和動作時のドレイン電流−ドレイン電圧特性を示したものである。どちらもドレイン電圧は同じところでドレイン降伏が起きているが、ゲート電圧は本実施例による構造の方が高いゲート電圧まで降伏していないことがわかる。尚、金属配線の境界部分の低濃度領域まで覆うオーバーラップ幅は、その素子に求められる仕様によって異なるが、ＬＯＣＯＳ酸化膜のバーズビーク部分を覆うためには０．５μm以上あることが望ましく、２μm以内で電界緩和の効果が得られる。また２μmを超えるオーバーラップ幅では効果は飽和する傾向を示すことが分かった。
【００２７】
図７は、本発明に係る高耐圧ＮＭＯＳトランジスタの別の実施の形態を示す模式断面図および平面図である。図７においては、トランジスタのドレイン領域のコンタクトとは別に、電界緩和を目的としたコンタクトホール１１を形成し、金属配線を埋め込んでいる。これにより深さ方向（縦方向）の電界を強めることで、低濃度領域の境界部の横方向の電界緩和をより効果的なものとしている。
【００２８】
以上のような方法をとることで、高耐圧ＮＭＯＳトランジスタの高耐圧化と、高電圧印加時の素子破壊の抑制が図られ、信頼性の高い半導体装置を実現できる。さらに本発明は半導体装置の所要面積を増加させること無く、新たなプロセス工程を付加する必要もないため、低コスト化と製品ＴＡＴの削減を両立させる事が可能となる。
【符号の説明】
【００２９】
１      半導体基板
２      ソース領域となるＮ型高濃度不純物領域
３      ドレイン領域となるＮ型高濃度不純物領域
４      Ｎ型低濃度不純物領域
５      ゲート絶縁膜
６      厚い絶縁膜
７      ゲート電極
８      金属配線
１１    電界緩和のためのコンタクトホール
２０１  Ｎチャネル型高耐圧ＭＯＳトランジスタ
２０２  Ｎチャネル型低耐圧ＭＯＳトランジスタ
【図１】
2010206163.tif 000003
【図２】
2010206163.tif 000004
【図３】
2010206163.tif 000005
【図４】
2010206163.tif 000006
【図５】
2010206163.tif 000007
【図６】
2010206163.tif 000008
【図７】
2010206163.tif 000009