(57)【要約】【課題】信頼性よく、かつ高速にメモリセルにデータを書き込むことができる。【解決手段】ＮＯＲ型フラッシュメモリは、第１〜第４の電源切替部１３５〜１３８を備える。第１の電源切替部１３５は、ロウデコーダ１１５内の第１のプリデコーダ１３１に対して専用の電源電圧ＶＳＷｉを供給するため、電源電圧ＶＳＷｉの負荷容量が小さくなり、選択ワード線ＷＬ電圧の遷移速度が向上する。また、第２の電源切替部１３６は、第２のプリデコーダ１３２、ロウメインデコーダ１３３およびロウサブデコーダ１３４に対して、書き込み時とベリファイ読み出し時で電圧レベルが変化しない電源電圧ＶＳＷ２ｉを供給するため、電源電圧ＶＳＷ２ｉの負荷容量が大きくても書き込み時間には大きく影響しない。これにより、書き込みとベリファイ読み出し間の選択ワード線ＷＬ電圧の切替を迅速に行うことができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
閾値電圧を調整することにより多値状態を保持可能な複数のメモリセルを備え、前記複数のメモリセルのそれぞれに、前記多値状態に応じた複数の書き込み電圧のいずれかを印加して書き込みを行うことが可能な不揮発性半導体記憶装置であって、
２以上の前記メモリセルに共通接続される複数のワード線と、
第１の電源電圧を駆動電源として用いて、ロウアドレスを構成するビット列のうち一部のビット列をデコードする第１のロウアドレスデコーダと、
第２の電源電圧を駆動電源として用いて、前記ロウアドレスを構成するビット列のうち、前記一部のビット列を除いた残りのビット列をデコードする第２のロウアドレスデコーダと、
前記第２の電源電圧を駆動電源として用いて、前記第１および第２のロウアドレスデコーダのデコード結果に基づいて、前記複数のワード線のうちの一つを駆動する第３のロウアドレスデコーダと、
書き込みを行う前記メモリセルを含むメモリセル群を選択する際に第１の電圧レベルになり、他のメモリセル群を選択する際に第２の電圧レベルになる前記第１の電源電圧を生成する第１の電圧切替部と、
書き込みを行う前記メモリセルを含むメモリセル群を選択する際に第３の電圧レベルになり、他のメモリセル群を選択する際に前記第２の電圧レベルになる前記第２の電源電圧を生成する第２の電圧切替部と、を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
第３の電源電圧を駆動電源として用いて、カラムアドレスをデコードするカラムアドレスデコーダと、
書き込みを行う前記メモリセルを含むメモリセル群を選択する際に第４の電圧レベルになり、他のメモリセル群を選択する際に前記第２の電圧レベルになる前記第２の電源電圧を生成する第３の電圧切替部と、を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルの書き込み時およびベリファイ読み出し時に、ビット遷移数が最小になるようにカラムアドレスを生成するカラムアドレス生成器を備えることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
閾値電圧を調整することにより多値状態を保持可能な複数のメモリセルのそれぞれに、前記多値状態に応じた複数の書き込み電圧のいずれかを印加して書き込みを行うことが可能な不揮発性半導体記憶装置の閾値制御方法であって、
前記多値状態のうち、消去状態とは異なる第１の状態に調整される前記メモリセルに対して、第１の目標閾値に対応する電圧を必要最小回数だけ印加して書き込みを行うステップと、
前記多値状態のうち、前記消去状態および前記第１の状態とは異なり、前記第１の目標閾値より低い第２の目標閾値を持つ第２の状態に調整される前記メモリセルに対して、前記第２の目標閾値に対応する電圧未満の電圧を初期電圧として書き込みを行い、前記第２の目標閾値より低い所定の中間レベルに達しない場合には、過書き込みが生じないように電圧を上げて再書き込みを行うステップと、
前記多値状態のうち、前記消去状態、前記第１の状態および前記第２の状態とは異なり、前記第１および第２の目標閾値より低い第３の目標閾値を持つ第３の状態に調整される前記メモリセルと前記中間レベルまで書き上げた前記第２の状態に調整される前記メモリセルとに対して、前記第３の目標閾値に対応する電圧未満の電圧を初期電圧として書き込みを行い、前記第２および第３の目標閾値に達しない場合には、過書き込みが生じないように電圧を上げて再書き込みを行うステップと、を備えることを特徴とする閾値制御方法。
【請求項５】
前記メモリセルの書き込みおよびベリファイ読み出し時に、書き込みを行わない非選択の前記メモリセルのゲート電圧を所定の負電圧に固定化することを特徴とする請求項４に記載の閾値制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに多値状態での書き込みが可能な不揮発性半導体記憶装置およびその閾値制御方法に関する。
【背景技術】
【０００２】
近年、集積度を上げるために、ＭＬＣ（Multi Level Cell）技術を用いたフラッシュメモリが量産化されている。ＮＯＲ型フラッシュメモリでも同様であるが、デザインルールの微細化が進む中でＭＬＣ技術を適用するには、データの信頼性を確保するために高度な技術を要する。
【０００３】
例えば、メモリセルに多値状態でデータを書き込むには、各状態ごとに書き込み電圧を変えて、メモリセルの閾値を精度よく制御しなければならない。また、データを書き込んだ後には、ベリファイ読み出しを行って、メモリセルの閾値が所望の範囲に収まったか否かを確認する必要がある。ベリファイ読み出し時には、書き込み時とは異なる電圧を与える必要があり、ワード線電圧を頻繁に切替えなければならない。
【０００４】
従来は、ワード線電圧を生成するロウアドレスデコーダの電源電圧を、書き込み時、ベリファイ読み出し時および読み出し時でそれぞれ切替えていた。しかしながら、メモリ容量が増えると、アドレス線の数も増えて、ロウアドレスデコーダの回路が複雑になり、電源電圧ラインの負荷が大きくなることから、電源電圧の電圧レベルを迅速に切替えることが困難であり、高速書き込みができなくなるという問題があった。
【０００５】
この問題への対策として、特許文献１では、高速書き込み用に外部電源端子を設けて、高速書き込みが要求される場合は、通常の電源電圧とは別に、外部電源端子に印加された電源電圧を用いてワード線電圧を生成している。しかしながら、ロウデコーダ全体に共通の電源電圧を与えるため、ロウデコーダ内の回路構成が複雑な場合には、ロウデコーダの電源ラインの負荷が重くなるが、これに対する対策は特に取られていない。
【０００６】
一方、書き込み電圧を制御してメモリセルに多値状態を形成する場合、各状態ごとに、閾値電圧のばらつき分布を持つため、このばらつき分布はできるだけ狭い方が望ましい。このため、複数回の書き込みとベリファイ読み出しを繰り返して、閾値の分布の絞り込みを行うのが一般的である。
【０００７】
メモリセルの微細化が進むと、あるメモリセルの閾値の変動によって、隣接する他のメモリセルの閾値が影響を受ける隣接メモリセル間の相互作用（以下、隣接効果）が問題になっている。その一方で、高速書き込みを実現するには、できるだけ書き込み回数を削減するのが望ましい。
【０００８】
例えば、特許文献１は、状態（０１）の書き込みを行った後に、状態（００）と状態（１０）の書き込みを同タイミングで行う技術を開示している。しかしながら、特許文献１は隣接メモリセル間の相互作用を特に考慮に入れていないため、状態（１０）のメモリセルの閾値が隣接メモリセル間の相互作用により状態（００）のメモリセルの閾値に影響を与える可能性がある。
【特許文献１】特開２００３−２７２３９６号公報
【特許文献２】特開２００１−８４７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、信頼性よく、かつ高速にメモリセルにデータを書き込むことが可能な不揮発性半導体記憶装置およびその閾値制御方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、閾値電圧を調整することにより多値状態を保持可能な複数のメモリセルを備え、前記複数のメモリセルのそれぞれに、前記多値状態に応じた複数の書き込み電圧のいずれかを印加して書き込みを行うことが可能な不揮発性半導体記憶装置であって、
２以上の前記メモリセルに共通接続される複数のワード線と、
第１の電源電圧を駆動電源として用いて、ロウアドレスを構成するビット列のうち一部のビット列をデコードする第１のロウアドレスデコーダと、
第２の電源電圧を駆動電源として用いて、前記ロウアドレスを構成するビット列のうち、前記一部のビット列を除いた残りのビット列をデコードする第２のロウアドレスデコーダと、
前記第２の電源電圧を駆動電源として用いて、前記第１および第２のロウアドレスデコーダのデコード結果に基づいて、前記複数のワード線のうちの一つを駆動する第３のロウアドレスデコーダと、
書き込みを行う前記メモリセルを含むメモリセル群を選択する際に第１の電圧レベルになり、他のメモリセル群を選択する際に第２の電圧レベルになる前記第１の電源電圧を生成する第１の電圧切替部と、
書き込みを行う前記メモリセルを含むメモリセル群を選択する際に第３の電圧レベルになり、他のメモリセル群を選択する際に前記第２の電圧レベルになる前記第２の電源電圧を生成する第２の電圧切替部とを備えることを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
また、本発明の一態様によれば、閾値電圧を調整することにより多値状態を保持可能な複数のメモリセルのそれぞれに、前記多値状態に応じた複数の書き込み電圧のいずれかを印加して書き込みを行うことが可能な不揮発性半導体記憶装置の閾値制御方法であって、
前記多値状態のうち、消去状態とは異なる第１の状態に調整される前記メモリセルに対して、第１の目標閾値に対応する電圧を必要最小回数だけ印加して書き込みを行うステップと、
前記多値状態のうち、前記消去状態および前記第１の状態とは異なり、前記第１の目標閾値より低い第２の目標閾値を持つ第２の状態に調整される前記メモリセルに対して、前記第２の目標閾値に対応する電圧未満の電圧を初期電圧として書き込みを行い、前記第２の目標閾値より低い所定の中間レベルに達しない場合には、過書き込みが生じないように電圧を上げて再書き込みを行うステップと、
前記多値状態のうち、前記消去状態、前記第１の状態および前記第２の状態とは異なり、前記第１および第２の目標閾値より低い第３の目標閾値を持つ第３の状態に調整される前記メモリセルと前記中間レベルまで書き上げた前記第２の状態に調整される前記メモリセルとに対して、前記第３の目標閾値に対応する電圧未満の電圧を初期電圧として書き込みを行い、前記第２および第３の目標閾値に達しない場合には、過書き込みが生じないように電圧を上げて再書き込みを行うステップと、を備えることを特徴とする閾値制御方法が提供される。
【発明の効果】
【００１２】
本発明によれば、信頼性よく、かつ高速にメモリセルにデータを書き込むことができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施形態について説明する。以下では、本発明をＮＯＲ型フラッシュメモリに適用した場合について主に説明する。
【００１４】
（第１の実施形態）
図１は本発明の第１の実施形態に係るＮＯＲ型不揮発性半導体記憶装置の概略構成を示すブロック図である。不揮発性半導体記憶装置の一例として、ＮＯＲ型フラッシュメモリの概略構成を示している。図２はＮＯＲ型フラッシュメモリ内のメモリセルの接続形態の一例を示す図、図３はＮＯＲ型フラッシュメモリのデータ構造の一例を示す図である。
【００１５】
まず図３を用いて、ＮＯＲ型フラッシュメモリのデータ構造を説明する。図３のＮＯＲ型フラッシュメモリは例えば１Ｇビットの容量を持ち、８つのバンク（各１２８Ｍビット）に分かれている。各バンクは、６４個のブロックに分かれている。データの消去はブロック単位で行われる。各ブロックは、２Ｍビット＝１２８ｋワードのデータサイズである。
【００１６】
各ブロックは、５１２ページに分かれており、データの書き込みはページ単位で行われる。各ページは、各４ｋビット＝２５６ワードのデータサイズである。
【００１７】
各ブロックには、図２に示すように、ロウ方向に配置された５１２本のワード線ＷＬ０〜ＷＬ５１１と、隣接するワード線間にそれぞれ配置された５１２本のソース線ＳＬと、カラム方向に配置された２０４８本のビット線ＬＢＬ０〜ＬＢＬ２０４７と、ワード線およびビット線の各交差点付近に配置された２０４８×５１２＝１，０４８，５７６個のメモリセルＭＣとが設けられている。
【００１８】
各メモリセルＭＣは、４つの範囲の閾値状態からなる多値データを記憶するため、各メモリセルＭＣが２ビット分のデータを記憶することになり、１ブロックは、上述したように、１，０４８，５７６個×２＝２Ｍビットの記憶容量を持っている。
【００１９】
各メモリセルＭＣのゲートはワード線に、ドレインはビット線に、ソースはソース線ＳＬにそれぞれ接続されている。ロウ方向に隣接するメモリセルＭＣはドレイン同士が接続されて、同一のビット線に接続されている。同様に、カラム方向に隣接するメモリセルＭＣはソース同士が接続されて、同一のソース線ＳＬに接続されている。
【００２０】
各メモリセルＭＣはＮＭＯＳで構成されており、メモリセルＭＣの底面がＰウェル９０となっており、そのＰウェル９０の底面を覆うようにディープＮウェル９１が配置され、さらにその底面を図示しないＰ基板で覆っている。上述したソース線ＳＬ、Ｐウェル９０、ディープＮウェル９１、Ｐ基板ともに、消去バイアス印加時以外は接地電位に固定される。本実施形態では、消去時の説明は省略し、ソース線ＳＬ、Ｐウェル９０、ディープＮウェル９１、Ｐ基板がいずれも接地電位固定として説明する。
【００２１】
カラム方向に隣接するメモリセルＭＣは制御ゲートＣＧ同士が共通のワード線に接続されている。各ワード線には２０４８個のメモリセルＭＣが接続されており、この単位（ページ単位）でメモリセルＭＣの書き込みが行われる。実際には、２０４８個のメモリセルＭＣに同タイミングでデータを書き込むわけではなく、例えば６４個ずつ順に書き込む。メモリセルＭＣの書き込みは、ワード線を介して制御ゲートＣＧに、およびビット線を介してドレインに、それぞれ所定の高電圧を印加し、ソース−ドレイン間のチャネルを走行する大多数の電子のうち、散乱されずに高エネルギーを獲得した、ホットエレクトロンをフローティングゲートＦＧに注入することで行われる。
【００２２】
図１のＮＯＲ型フラッシュメモリは、アドレスラッチ１０１、アドレスカウンタ１０２、アドレスバッファ１０３、Ｉ／Ｏバッファ１０４、メモリセルアレイ１０６、センスアンプ１０７、カラムゲート回路１０８、ページバッファ１０９、多値圧縮回路１１０、書き込み回路１１１、コマンドレジスタ１１３、内部コントローラ１１４、ロウデコーダ１１５、カラムデコーダ１１６、チャージポンプ＆レギュレータ１２１、バンク内電源切替回路（バンク内ＳＷ）１２２を有する。
【００２３】
図１において、アドレスラッチ１０１は、外部のアドレスバスからアドレスを受けてラッチする。アドレスカウンタ１０２は、アドレスラッチ１０１のラッチアドレスを受けてアドレスの更新を行う。アドレスバッファ１０３は、アドレスカウンタ１０２から出力されたアドレスを受けて、書き込み、読み出し、または消去するメモリセルＭＣに対応した内部アドレスを出力する。
【００２４】
Ｉ／Ｏバッファ１０４は、外部のデータバスと内部のデータバスとの間でデータの授受を行う。メモリセルアレイ１０６は、図２および図３で説明した構成になっており、ワード線ＷＬとビット線ＢＬの電圧を切替えることで、データの書き込み、ベリファイおよび読み出しを行う。
【００２５】
センスアンプ１０７は、データのベリファイおよび読み出しのときに利用される。以下では、書き込みパルス印加後の書き込みレベル確認のための読み出し動作をベリファイ読み出しと呼び、通常のデータ読み出し動作を通常読み出しと呼ぶ。センスアンプ１０７は、ベリファイ読み出しまたは通常読み出しを行うべきメモリセルＭＣにアクセスして、同メモリセルＭＣからビット線に流れる電流とリファレンスビット線に流れる電流とを比較して、同メモリセルＭＣのデータをセンスする。センスされたデータは、ページバッファ１０９でラッチされる。
【００２６】
ベリファイ読み出し時には、所望の閾値電圧以上まで書き込みが行われたか否かを確認するために、メモリセルＭＣのデータを読み出す。ベリファイ読み出し時に読み出したデータは、ページバッファ１０９に供給されて、ベリファイ判定が行われる。内部コントローラ１１４は、ベリファイ判定に成功した場合にはページバッファ１０９のデータを更新して、次のメモリセル群の書き込みを行い、ベリファイに失敗した場合には、ベリファイに失敗したメモリセルMCへの追加書き込みを行うべく、書き込みデータを更新し、追加書き込みを指示する。
【００２７】
ベリファイ用のセンスアンプと通常読み出し用のセンスアンプを分けてもよいが、余計にチップ面積を必要とすることや、両者のセンスアンプのばらつき差により、読み出し余裕度を悪化させるおそれがある。そこで、本実施形態では、ベリファイ読み出しと通常読み出しの両方で同一のセンスアンプ１０７を利用してセンス動作を行っている。
【００２８】
メモリセルＭＣは、フローティングゲートＦＧに注入される電子の量を細分化して制御することにより、４値データを記憶する。本実施形態では、各メモリセルＭＣの多値分布を、図４に示すように、消去状態を（１１）、残りの３状態を閾値電圧の低い方から（１０）、（００）、（０１）と定義する。なお、多値分布に対するデータビットの割付は、必ずしも図４に限定されない。また、メモリセルＭＣが記憶可能なデータも４値に限らず、例えば、ｎ値データ（ｎは４以上の正の整数）の記憶が可能な構成としてもよい。
【００２９】
ページバッファ１０９は、Ｉ／Ｏバッファ１０４を介して供給される書き込みデータをラッチする。ページバッファ１０９は、少なくとも１本の選択ワード線ＷＬに接続されるメモリセル群の書き込みデータを確定するのに必要な数だけのデータラッチを内蔵する。
【００３０】
多値圧縮回路１１０は、書き込み時にページバッファ１０９から供給される多値書き込みデータを圧縮し、書き込み回路１１１に出力する。書き込み回路１１１は、多値書き込みデータに応じた書き込み電圧を生成して、カラムゲート回路１０８を介して、対応するビット線ＢＬに供給する。
【００３１】
コマンドレジスタ１１３は、外部のコントロールバスから入力されるコマンド（書き込みコマンド、読み出しコマンド、或いは消去コマンド等）を保持する。内部コントローラ１１４は、コマンドレジスタ１１３で保持されているコマンドを受けて、ＮＯＲ型フラッシュメモリ１００内の各回路を制御するための各種制御信号を発生する。
【００３２】
ロウデコーダ１１５は、アドレスバッファ１０３から出力されるロウアドレスを受けて、メモリセルアレイ１０６内の対応するワード線ＷＬを選択する信号を生成する。ロウデコーダ１１５により選択されたワード線ＷＬには、書き込み、読み出し、消去等の各動作に応じて、書き込み電圧、読み出し電圧、消去電圧等が印加される。
【００３３】
カラムデコーダ１１６は、アドレスバッファ１０３から出力されるカラムアドレスを受け、カラムアドレスに応じてカラムゲート回路１０８内のカラムゲートを選択駆動する。これにより、読み出し時には、メモリセルアレイ１０６内の選択されたビット線ＢＬに接続されたメモリセルＭＣのデータをセンスアンプ１０７に読み出すことが可能となる。また、書き込み時には、書き込み回路１１１で指定したメモリセルＭＣにビット線ＢＬのデータを書き込む。
【００３４】
昇圧回路であるチャージポンプ＆レギュレータ１２１は、外部電源電圧を昇圧して書き込み、読み出し、消去等の各動作に必要な高電圧（書き込み用電圧、消去用電圧等）を発生し、メモリセルアレイ１０６、書き込み回路１１１、ロウデコーダ１１５、カラムデコーダ１１６等に供給する。チャージポンプ＆レギュレータ１２１で発生された電圧はロウデコーダ１１５を経由してメモリセルアレイ１０６内の選択ワード線ＷＬに供給される。
【００３５】
バンク内電源切替回路１２２は、書き込み時、読み出し時および消去時の内部電源電圧を切替制御するものであり、第１〜第４の電圧切替部を有する。第１〜第４の電圧切替部の詳細内容については後述する。
【００３６】
本実施形態は、書き込み時にワード線の電圧レベルを迅速に決定できるという特徴を持っている。図５は図１のカラムゲート回路１０８、書き込み回路１１１およびロウデコーダ１１５の内部構成の一例を示すブロック図である。図５では、ページバッファ１０９と多値圧縮回路１１０を１つのブロック１２３で図示している。
【００３７】
図５において、書き込み回路１１１は、レベルシフタ１２４と、トランジスタＣＧＰとを有する。レベルシフタ１２４は、多値圧縮回路１１０の出力電圧（ＶＤＤ／ＶＳＳ）の電圧レベルを（ＶＰＧ／ＶＳＳ）にシフトする。トランジスタＣＧＰは書き込み負荷であり、レベルシフタ１２４の出力電圧に応じてオン／オフする。トランジスタＣＧＰのゲート電圧は書き込み時に電圧ＶＰＧとなり、トランジスタＣＧＰの閾値分だけ低下した電位がメモリセルＭＣのドレインに印加される。より具体的には、メモリセルＭＣのドレイン端で５Vになるよう、レベルシフタ１２４の電源電圧ＶＰＧの電圧レベルは調整される。
【００３８】
カラムゲート回路１０８は、トランジスタＣＧＰのソースとセンスアンプ１０７との間に縦続接続される４つのトランジスタＣＧＰ、ＣＧＡ、ＣＧＢ，およびＣＧＤと、メモリセルＭＣのドレインとトランジスタＣＧＤのドレインの間に接続されるトランジスタＣＧＣとを有する。
【００３９】
図５では、トランジスタＣＧＰ、ＣＧＡ、ＣＧＢ、ＣＧＤ、ＣＧＣをそれぞれ１つずつ図示しているが、実際には複数個ずつ設けられている。より具体的には、各ブロックごとに、６４個のトランジスタＣＧＰと、６４個のトランジスタＣＧＡと、２５６個のトランジスタＣＧＢと、６４個のＣＧＤと、２０４８個のＣＧＣとが設けられる。
【００４０】
図６はこれらトランジスタＣＧＰ、ＣＧＡ、ＣＧＢ、ＣＧＤ、ＣＧＣの接続関係をより詳細に示す図である。図６では、簡略化のために、各ブロック内に、４個のトランジスタＣＧＰと、４個のトランジスタＣＧＡと、８個のトランジスタＣＧＢと、１６個のトランジスタＣＧＤと、１６個のトランジスタＣＧＤとを設ける例を示している。
【００４１】
図６では、メモリセルアレイ１０６内のメモリセルＭＣの配置とセンスアンプ１０７の内部構成をそれぞれ矢印線で示す位置に拡大図示している。
【００４２】
図６に示すように、トランジスタＣＧＡはバンク選択用のトランジスタであり、そのドレインは書き込み負荷であるトランジスタＣＧＰに接続されている。図６の場合、トランジスタＣＧＰ、ＣＧＡが４個ずつ存在するため、同時に書き込めるビット数は４ビットである。実際には、図４に示すように、６４個のトランジスタＣＧＰ、ＣＧＡが存在するため、６４ビットの同時書き込みが可能である。
【００４３】
図５に示すように、トランジスタＣＧＰはすべてのバンクで共通して設けられ、トランジスタＣＧＡ、ＣＧＢ、ＣＧＤは各バンクごとに設けられ、トランジスタＣＧＣは各ブロックごとに設けられる。
【００４４】
トランジスタＣＧＤは、センスアンプ１０７の入力線に接続されるトランジスタであり、カラムアドレスＡ２、Ａ４の論理に応じてオン・オフする。トランジスタＣＧＣは、メモリセルＭＣに接続されるトランジスタであり、カラムアドレスＡ０〜Ａ７の論理に応じてオン・オフする。トランジスタＣＧＣのドレインにはメインビット線ＭＢＬが接続され、ソースにはローカルビット線ＬＢＬが接続される。図６では、８本のメインビット線ＭＢＬと１６本のローカルビット線ＬＢＬが設けられているが、実際には、図５に示すように、２５６本のメインビット線ＭＢＬと２０４８本のローカルビット線ＬＢＬが設けられている。
【００４５】
図６に示すように、センスアンプ１０７はバンクの略中央部に配置され、その両側に等しい数のブロックが配置されている。図６では１つのバンク内に８つのブロックがあるが、実際には、図３に示すように、１つのバンク内に６４個のブロックがあるため、センスアンプ１０７の両側にそれぞれ３２個ずつブロックが配置されている。トランジスタＣＧＤもセンスアンプ１０７の両側に配置されている。
【００４６】
データの通常読み出し時と書き込み時には、非選択のビット線ＭＢＬは、接地電位ＶＳＳにリセットされてシールド線の役割を果たす。センスアンプ１０７は、データの通常読み出し時とベリファイ読み出し時に、図６の拡大図に示すように、トランジスタＣＧＤのドレイン電圧ＨＯＮを不図示のリファレンスセル側の基準電圧ＲＥＦと比較する。
【００４７】
図６を用いて書き込み時の動作を説明すると、ビット線ＭＢＬＬ＜７，５，３，１＞とＭＢＬＵ＜７，５，３，１＞がトランジスタＣＧＤを介して互いに接続されるか、あるいはビット線ＭＢＬＬ＜６，４，２，０＞とＭＢＬＵ＜６，４，２，０＞がトランジスタＣＧＤを介して互いに接続される。これにより、センスアンプ１０７の両側のいずれのブロック内のメモリセルＭＣにも、書き込みドレイン電圧が供給される。
【００４８】
図６を用いて通常読み出し時またはベリファイ読み出し時の動作を説明すると、例えばブロックＢＬＫ０のビット線ＬＢＬ＜１４，１０，６，２＞に接続されたメモリセルＭＣを読み出す場合は、ビット線ＭＢＬＬ＜７，５，３，１＞とＨＯＮ＜３：０＞がトランジスタＣＧＤを介して接続される。この場合、ビット線ＭＢＬＬ＜６，４，２，０＞は接地電位固定となり、シールド線となる。また、ビット線ＭＢＬＬ＜７，５，３，１＞とＲＥＦ＜３：０＞がトランジスタＣＧＤを介して接続される。これにより、ビット線ＭＢＬＬ＜７，５，３，１＞のダミー容量に応じた電圧がセンスアンプ１０７に供給されるとともに、ビット線ＭＢＬＵ＜６，４，２，０＞は接地電位固定になり、シールド線として機能する。
【００４９】
ロウデコーダ１１５は、図５に示すように、ロウアドレスの下位側ビット列ＲＡＤ＜２：０＞をデコードする第１のプリデコーダ１３１と、ロウアドレスの上位側ビット列ＲＡＤ＜８：６＞のデコードと中位側ビット列ＲＡＤ＜５：３＞のプリデコードを行う第２のプリデコーダ１３２と、第２のプリデコーダ１３２のプリデコード結果に基づいて上位側ビット列ＲＡＤ＜８：３＞をデコードするロウメインデコーダ１３３と、ロウメインデコーダ１３３のデコード結果と第１のプリデコーダ１３１のデコード結果に基づいて、ワード線電位ＷＬ＜５１１：０＞を生成するロウサブデコーダ１３４とを有する。
【００５０】
第１のプリデコーダ１３１は第１のロウアドレスデコーダに対応し、第２のプリデコーダ１３２およびロウメインデコーダ１３３は第２のロウアドレスデコーダに対応し、ロウサブデコーダ１３４は第３のロウアドレスデコーダに対応する。
【００５１】
第１のプリデコーダ１３１と第２のプリデコーダ１３２は、各バンクごとに設けられるが、ロウメインデコーダ１３３とロウサブデコーダ１３４は、各ブロックごとに設けられる。
【００５２】
第１のプリデコーダ１３１の電源電圧はＶＳＷｉであり、その電圧レベルは第１の電圧切替部１３５により切替制御される。第２のプリデコーダ１３２、メインロウデコーダ１３３およびロウサブデコーダ１３４の電源電圧はＶＳＷ２ｉであり、その電圧レベルは第２の電圧切替部１３６により切替制御される。カラムデコーダ１１６用の電源電圧ＶＳＣｉの電圧レベルは、第３の電圧切替部１３７により切替制御される。第１のプリデコーダ１３１と第２のプリデコーダ１３２の接地電圧はＶＢＢｉであり、その電圧レベルは第４の電圧切替部１３８により切替制御される。
【００５３】
第１の電圧切替部１３５は、プログラムバンク選択信号ABANKSELmがハイ（書き込みを行うバンク）であれば、ＶＳＷｉ＝ＶＳＷとし、ロウ（書き込みを行わないバンク）であれば、ＶＳＷｉ＝ＶＤＤＲとする。
【００５４】
第２の電圧切替部１３６は、プログラムバンク選択信号ABANKSELmがハイであれば、ＶＳＷ２ｉ＝ＶＳＷ２とし、ロウであれば、ＶＳＷ２ｉ＝ＶＤＤＲとする。
【００５５】
第３の電圧切替部１３７は、プログラムバンク選択信号ABANKSELmがハイであれば、ＶＳＣｉ＝ＶＤＤＨとし、ロウであれば、ＶＳＣｉ＝ＶＤＤＲとする。
【００５６】
第４の電圧切替部１３８は、プログラムバンク選択信号ABANKSELmがハイであれば、ＶＢＢｉ＝ＶＢＢとし、ロウであれば、ＶＢＢｉ＝ＶＳＳとする。
【００５７】
このように、第１〜第４の電圧切替部１３５〜１３８は、書き込みを行うバンクか否かで、４種類のバンク内電源電圧ＶＳＷｉ、ＶＳＷ２ｉ、ＶＢＢｉ、ＶＳＣｉの電圧レベルを切替えており、本実施形態では書き込み時とベリファイ時では電圧切替えが起きないようにしている。
【００５８】
カラムデコーダ１１６により制御されるカラムゲート回路１０８、より具体的にはトランジスタＣＧＡ、ＣＧＢ、ＣＧＣ、およびＣＧＤの各ゲート電圧は、カラムデコーダ１１６で生成されるため、カラムデコーダ１１６の電源電圧ＶＳＣｉの電圧レベルにより変化する。より具体的には、書き込みを行わないバンクに対応したトランジスタＣＧＡ、ＣＧＢ、ＣＧＣおよびＣＧＤのゲート電圧はＶＤＤＲまたは０Vである。したがって、データの通常読み出し時やベリファイ読み出し時も、カラムゲート回路１０８は電源電圧ＶＤＤＲ（例えば５Ｖ）により駆動される。
【００５９】
書き込みを行うバンクのカラムデコーダ１１６には、電源電圧ＶＳＣｉ＝ＶＤＤＨ（例えば１０Ｖ）が供給される。したがって、書き込みを行う際には、カラムゲート回路１０８は電源電圧ＶＤＤＨにより駆動される。
【００６０】
書き込み時に、カラムゲート回路１０８の駆動電圧を高くしている理由は、書き込み時には、メモリセルＭＣのドレインに約５Ｖを供給し、かつドレイン−ソース間に約５０μＡ以上の大きな電流を流す必要があることから、各トランジスタのゲート電圧を５Ｖよりも十分に大きな電圧に設定して、カラムゲート回路１０８内のトランジスタＣＧＡ、ＣＧＢ、ＣＧＣおよびＣＧＤでの電圧降下の影響を軽減する必要があるためである。
【００６１】
ＶＤＤＲは、通常読み出し時のカラムデコーダ１１６の電源電圧として用いられるだけでなく、ロウデコーダ１１５用の電源電圧としても用いられる。ＶＤＤＲの電圧レベルは例えば５Ｖに設定される。
【００６２】
メモリセルＭＣへの多値書き込みでは、読み出し方式により複数の読み出し用電圧を用意し、各読み出し用電圧をメモリセルＭＣのゲートに順に印加することもあるが、本実施形態では、説明の簡略化のために単一制御ゲート電圧での読み出し方式を採用するものとする。この方式では、読み出し時の閾値判定用のリファレンス電流が３種類必要になる。
【００６３】
読み出し時のメモリセルＭＣのドレイン電圧は、誤書き込み防止のため、１Ｖ以下にする必要があり、この場合の読み出し電流は２０ｕＡ以下と低い。したがって、カラムゲート回路１０８の選択電圧は、書き込み時より低くすることができる。そこで、読み出し時のカラムデコーダ１１６の電源電圧は書き込み時のＶＤＤＨよりも低いＶＤＤＲに設定される。これは消費電流低減にもつながる。
【００６４】
第１の電圧切替部１３５は、書き込みを行うバンクに対しては、書き込みシーケンス中継続して電圧ＶＳＷｉ＝ＶＳＷにしている。これにより、書き込み中だけでなく、ベリファイ読み出し中も、電圧ＶＳＷｉ＝ＶＳＷとなる。
【００６５】
電圧ＶＳＷｉは従来技術ではロウデコーダ１１５全体の電源電圧として用いていたが、本実施形態では、あえて第１のプリデコーダ１３１専用の電源電圧として用いて、ＶＳＷｉの負荷容量を格段に小さくしている。
【００６６】
書き込みとベリファイ読み出しを繰り返す期間内において、チャージポンプ＆レギュレータ１２１は、電圧ＶＳＷの電圧レベルを書き込み時とベリファイ読み出し時で変化させる。したがって、選択ワード線ＷＬの電圧も追従して変化することになるが、本実施形態では、電圧ＶＳＷに設定される電圧ＶＳＷｉは第１のプリデコーダ１３１のみで利用されるため、電圧ＶＳＷｉのラインの負荷容量が小さくなり、電圧ＶＳＷｉの電圧レベルを迅速に安定化させることができる。
【００６７】
例えば、従来技術として電圧ＶＳＷｉをロウデコーダ１１５全体の電源電圧として用いる場合と比較して、電圧ＶＳＷｉを第１のプリデコーダ１３１のみの電源電圧とした場合は、電圧ＶＳＷｉの安定待ち時間を数１０分の１まで小さくすることが可能である。
【００６８】
第１のプリデコーダ１３１以外のロウデコーダ１１５内の各部には、第２の電圧切替部１３６で切替制御される電源電圧ＶＳＷ２ｉが供給される。この電源電圧ＶＳＷ２ｉは、書き込みを行うバンクでは、ＶＳＷ２に設定される。電圧ＶＳＷ２は、書き込みおよびベリファイ読み出し時のワード線電圧の最大値に合わせて設定され、例えば９Ｖ固定である。
【００６９】
図７は図５の各部の電圧波形を示すタイミング図である。図７の上から順に、プログラムバンク選択信号ABANKSELmと、書き込み期間を示すＰＲＧＩＮ信号と、第３の電圧切替部１３７で切替制御される電圧ＶＳＣｉと、第２の電圧切替部１３６で切替制御される電圧ＶＳＷ２ｉと、第１の電圧切替部１３５で切替制御される電圧ＶＳＷｉと、第４の電圧切替部１３８で切替制御される電圧ＶＢＢｉと、選択ワード線ＷＬ電圧と、書き込み負荷用のトランジスタＣＧＰをオンすることを許可するＰＲＧＥＮ信号と、ページバッファ１０９で生成されるカラムアドレス信号ＣＡＤ＜７：４，２＞と、書き込み負荷用のトランジスタＣＧＰのゲート電圧ＰＲＧＨ＜６３：０＞と、トランジスタＣＧＡのゲート電圧ＣＳＬＡと、トランジスタＣＧＢのゲート電圧ＣＳＬＢ＜３：０＞と、トランジスタＣＧＣのゲート電圧ＣＳＬＣ＜７：０＞と、トランジスタＣＧＤのゲート電圧ＣＳＬＤ＜３：０＞と、メモリセルＭＣのドレイン電圧CellDrainとを示している。
【００７０】
図７に示すように、プログラムバンク選択信号ABANKSELmは、バンク選択中は常にハイである。ＰＲＧＩＮ信号は、書き込み時にハイ、ベリファイ読み出し時にロウになる。電圧ＶＳＣｉは、書き込みを行うバンクが選択されて書き込みシーケンスに入ると、ＶＤＤＲからＶＤＤＨ固定になる。すなわち、書き込み時でもベリファイ読み出し時でも、ＶＳＣｉは常に固定である。
【００７１】
電圧ＶＳＷ２ｉは、書き込みシーケンスに入ると、ＶＤＤＲからＶＳＷ２固定になる。ＶＳＷ２は例えば９Ｖである。電圧ＶＳＷ２ｉは、ロウデコーダ１１５内の第１のプリデコーダ１３１以外で電源電圧として用いられる。このため、電圧ＶＳＷ２ｉの負荷容量は比較的大きいが、書き込み時とベリファイ読み出し時で電圧レベルは変わらないため、書き込み時間に対して大きな影響は与えない。
【００７２】
電圧ＶＳＷｉは、書き込みシーケンスに入ると、書き込み時には、書き込み回数に応じたプログラム電圧に設定され、ベリファイ読み出し時にはベリファイ電圧になる。書き込みシーケンス以外ではＶＤＤＲになる。電圧ＶＳＷｉは、第１のプリデコーダ１３１専用の電源電圧であるため、電圧ＶＳＷｉの負荷容量を抑制でき、結果的に選択ワード線WL電圧の遷移速度を向上できる。
【００７３】
電圧ＶＢＢｉは、書き込みシーケンスに入ると負電圧（例えば、−１Ｖ固定）になり、書き込みシーケンス以外では０Ｖ固定になる。
【００７４】
選択ワード線WL電圧は、 電源電圧ＶＳＷに追従して変化し、書き込み時には、書き込み回数に応じたプログラム電圧に設定され、ベリファイ読み出し時にはベリファイ電圧になる。書き込みシーケンス以外ではＶＤＤＲになる。また、非選択ワード線に関しては、書き込みシーケンス中はＶＢＢｉ電圧（例えば、−１Ｖ）になり、書き込みシーケンス以外では０Ｖ固定になる。
【００７５】
ＰＲＧＥＮ信号は、書き込みシーケンス中の書き込みパルス印加時にハイになり、それ以外ではロウになる。カラムアドレスＣＡＤ＜７：４，２＞は、書き込みを行うタイミングに合わせて順次更新される。ＰＲＧＨ信号は、カラムアドレスＣＡＤ＜７：４，２＞で選択される同時書き込みセル群における書き込み対象セルのドレインに書き込み電圧を印加することを指示する。
【００７６】
トランジスタＣＧＡのゲート電圧ＣＳＬＡは、書き込みシーケンスに入ると、例えば１０Ｖ固定になり、それ以外では例えば０Ｖになる。トランジスタＣＧＢのゲート電圧ＣＳＬＢ＜３：０＞は、書き込みを行うタイミングに合わせてハイ（例えば１０Ｖ）になる。トランジスタＣＧＣのゲート電圧ＣＳＬＣ＜７：０＞とトランジスタＣＧＤのゲート電圧ＣＳＬＤ＜３：０＞は、従来技術では、書き込み時には例えば１０Ｖ、ベリファイ読み出し時と通常読み出し時には例えば５Ｖ、それ以外では０Ｖに設定されていた。これに対して、本実施形態では、書き込み時とベリファイ読み出し時には例えば１０Ｖ、通常読み出し時には例えば５Ｖ、それ以外では０Ｖに設定される。
【００７７】
メモリセルＭＣ内の書き込み対象セルのドレインには例えば５Ｖのパルスが供給され、ベリファイ読み出し時には例えば１Ｖが供給され、それ以外では例えば０Ｖに設定される。
【００７８】
図５および図７に示したように、本実施形態では、書き込みシーケンスに入ると、書き込み時でもベリファイ読み出し時でも、カラムデコーダ１１６の電源電圧ＶＳＣｉをＶＤＤＨ固定（例えば１０Ｖ）にしている。従来は、カラムデコーダ１１６の電源電圧ＶＳＣｉを、書き込み時には例えば１０Ｖ、ベリファイ読み出し時には例えば５Ｖにしていた。そこで、本発明者は、ベリファイ読み出し時の電源電圧ＶＳＣｉが１０Ｖの場合と５Ｖの場合のセンスアンプ１０７の特性をシミュレーションにより調べた。
【００７９】
図８（ａ）はセンスアンプ１０７内に設けられる負荷回路の等価回路図である。図８（ａ）において、縦続接続されたトランジスタＱ１〜Ｑ３はセンスアンプ１０７内のトランジスタであり、トランジスタＱ３のソースとメモリセルＭＣとの間に、トランジスタＣＧＣ，ＣＧＤが縦続接続されている。シミュレーションによりトランジスタＣＧＣ，ＣＧＤのゲート電圧を５Ｖにした場合と１０Ｖにした場合とで、トランジスタＣＧＣのソース電圧−ソース電流の特性を調べた。
【００８０】
図８（ｂ）はトランジスタＣＧＣのソース電圧とドレイン−ソース間を流れる電圧−電流特性のシミュレーション結果を示す図である。図示のように、トランジスタＣＧＣ，ＣＧＤのゲート電圧が５Ｖであっても１０Ｖであっても、ほぼ同じ特性になることがわかる。図８（ｂ）の破線は、メモリセルＭＣのドレイン電圧Ｖｄ−ドレイン電流Ｉｄの特性を示すグラフである。通常読み出し時はメモリセルＭＣの制御ゲートが５Ｖ程度に固定されるため、このＩｄ特性は個々のメモリセルＭＣの閾値により上下する。この破線と前述の２曲線との交点の電流値がベリファイ読み出し時と通常読み出し時にメモリセルＭＣが流す電流となる。
【００８１】
図８（ｂ）からわかるように、カラムデコーダ１１６の電源電圧ＶＳＣｉをベリファイ読み出し時に５Ｖから１０Ｖに変更しても、動作特性上の問題はない。したがって、本実施形態のように、書き込みシーケンス中に、カラムデコーダ１１６の電源電圧ＶＳＣｉをＶＤＤＨ固定にしても、動作上の問題はないことになる。
【００８２】
本実施形態では、ロウデコーダ１１５内の第１のプリデコーダ１３１用に専用の電源電圧ＶＳＷｉを設け、第２のプリデコーダ１３２、ロウメインデコーダ１３３およびロウサブデコーダ１３４には電源電圧ＶＳＷ２ｉを供給し、電源電圧ＶＳＷ２ｉは書き込みシーケンス中、固定の電圧ＶＳＷ２（例えば９Ｖ）に設定している。本発明者は、ワード線ＷＬに印加される可能性のある最低電圧レベルを、電圧ＶＳＷｉにて問題なく印加できるか否かをシミュレーションにより検証した。
【００８３】
図９（ａ）はロウサブデコーダ１３４内のPMOSトランジスタの各端子の電圧を示す図、図９（ｂ）は選択ワード線ＷＬ電圧の変化を示すグラフである。図９（ｂ）の横軸は時間、縦軸は電圧であり、電源電圧ＶＳＷと選択ワード線ＷＬ電圧の波形が図示されている。
【００８４】
図９（ａ）に示すように、本実施形態では、書き込みシーケンスに入ると、電源電圧ＶＳＷ２ｉを固定電圧ＶＳＷ２（例えば９Ｖとする）に設定する。この電源電圧ＶＳＷ２ｉは、ロウサブデコーダ１３４内のＰＭＯＳトランジスタ１３４ａのウェルにも供給されており、この状態のまま電圧ＶＳＷを直接下げて、選択ワード線ＷＬ電圧を下げようとすると、基板バイアス効果が発生し、ＰＭＯＳトランジスタ１３４ａの閾値が上昇していき、ワード線ＷＬがある電圧レベル以下には下がらなくなる懸念がある。
【００８５】
図９（ｂ）は、電圧ＶＳＷを９Ｖから−１Ｖに変化させた場合に、選択ワード線ＷＬ電圧が変化する様子を図示している。ＰＭＯＳトランジスタ１３４ａのソース電圧が９Ｖから−１Ｖまで下がる間に、選択ワード線ＷＬ電圧は９Ｖから１．３Ｖ程度までは追従するが、それ以下には下がらないことが分かる。ところが、NOR型フラッシュメモリでは、書き込み時およびベリファイ読み出し時に必要な選択ワード線ＷＬ電圧の最低電圧は１．８Ｖ程度であり、図９（ｂ）の特性であれば、動作上の問題ないということが確認できた。
【００８６】
なお、図５に示したロウサブデコーダ１３４は、図示のＰＭＯＳトランジスタ１３４ａの他にＮＭＯＳトランジスタ１３４ｂを有する２Ｔｒ構成であるが、さらに別のＮＭＯＳトランジスタを追加した３Ｔｒ構成とすることで、選択ワード線ＷＬ電圧が基板バイアス効果の影響を受けなくすることも可能である。
【００８７】
このように、第１の実施形態では、ロウデコーダ１１５内の第１のプリデコーダ１３１に対して専用の電源電圧ＶＳＷｉを設けるため、電源電圧ＶＳＷｉの負荷容量が小さくなり、選択ワード線ＷＬ電圧の遷移速度が向上する。また、第２のプリデコーダ１３２、ロウメインデコーダ１３３およびロウサブデコーダ１３４には、書き込み時とベリファイ読み出し時で電圧レベルが変化しない電源電圧ＶＳＷ２ｉを供給するため、電源電圧ＶＳＷ２ｉの負荷容量が大きくても動作速度には影響しない。したがって、選択ワード線ＷＬの電圧を迅速に確定させることができる。さらに、カラムデコーダ１１６の電源電圧ＶＳＣｉを書き込み時とベリファイ読み出し時で同一の電圧レベルにすることで、書き込みとベリファイ読み出し間の電源電圧遷移時間を短縮でき、高速書き込みが可能となる。
【００８８】
（第２の実施形態）
第２の実施形態は、図５のページバッファ１０９の内部構成に特徴があり、カラムアドレス信号のビット遷移をできるだけ少なくして消費電力の削減を図ったものである。
【００８９】
図１０は図５のページバッファ１０９内に設けられるカラムアドレス生成器１４０の一例を示すブロック図である。図１０のカラムアドレス生成器１４０は、６ビットカウンタ１４１と、このカウンタの出力信号の隣接ビット同士の排他的論理和を演算する５つのＥＯＲ（Exclusive OR）回路１４２と、これらＥＯＲ回路１４２の出力信号をラッチするＤ型フリップフロップ（以下、Ｄ−Ｆ／Ｆ）１４３とを有する。
【００９０】
ＥＯＲ回路１４２のそれぞれは、２つの入力信号の論理が異なる場合にハイを出力し、論理が同じ場合はロウを出力する。
【００９１】
図１１は図１０のカラムアドレス生成器１４０の動作を説明する図である。例えば、カウンタは、000000から１ずつインクリメントして、000001、000010、000011、000100、…の順に出力する。このとき、５つのＥＯＲ回路１４２はそれぞれ、隣接するビット同士の排他的論理和を演算するため、これらＥＯＲ回路１４２の出力は順に、00000、00001、00011、00010、00110、…になる。
【００９２】
このように、５つのＥＯＲ回路１４２の出力は、次のアドレス状態に遷移するときに、必ずアドレス線の１ビットのみが変化する。すなわち、図１０のカラムアドレス生成器１４０によれば、アドレスが遷移する際のアドレスビットの変化する回数を最小限に抑えることができる。
【００９３】
Ｄ−Ｆ／Ｆ１４３は、５つのＥＯＲ回路１４２の出力の順序を入れ替えて、カラムアドレスＣＡＤ＜７：４，２＞に供給する。
【００９４】
図１２（ａ）は書き込み時およびベリファイ読み出し時のカラムアドレスＣＡＤ＜７：０＞のビット変化を示す図である。図示のように、書き込み時もベリファイ読み出し時も、カラムアドレスは１ビットずつ変化していく。
【００９５】
図１２（ａ）では、ＣＡＤ＜２＞の論理を切替えたことによるトランジスタＣＧＢのゲート電圧の変化に対応する消費電荷量を例えば４とし、同様に、ＣＡＤ＜４＞〜ＣＡＤ＜７＞のそれぞれに対応する消費電荷量を例えば５、１、２、３と重み付けている。これらの重み付けに対して、カラムアドレスが一巡するまでの各アドレスビットの変化回数との積を取ってその総和を求めると、図１２（ｂ）のようにカラムアドレスを単純に１ずつインクリメントした場合の総和と比べて、消費電荷量は約１／４になる。
【００９６】
このように、第２の実施形態では、ページバッファ１０９内のカラムアドレス生成器１４０にて、アドレスの遷移本数が１本になるようにカラムアドレスを生成するため、カラムデコーダ１１６およびカラムゲート回路１０８の消費電力を大幅に削減でき、その分、チャージポンプ＆レギュレータ１２１内でＶＤＤＨを生成する電源回路を縮小することができる。
【００９７】
なお、実際にカラムアドレスを生成する場合は、ベリファイを繰り返した後は書き込むべきメモリセルＭＣの数が減少することにより、生成しなければならないカラムアドレスの数も減るため、書き込みパルスが発生しないカラムアドレスをスキップさせる回路や、書き込みのフェーズによってはメモリセルＭＣに流す電流が多くなるために６４ビット単位ではなく、それよりも少ない単位（例えば３２ビット単位）で分割書き込みを行う回路が具備されている。このため、これらの回路と組合わせて、アドレス生成回路を構成する必要がある。
【００９８】
（第３の実施形態）
フラッシュメモリ内のあるメモリセルＭＣのフローティングゲートＦＧに電子が注入されると、図１３に示すように、隣接するメモリセルＭＣのフローティングゲートＦＧとの間で容量結合が生じて、隣接するメモリセルＭＣの閾値電圧が変化する隣接メモリセル間の相互作用が生じる。
【００９９】
フラッシュメモリにおいて、上述した隣接メモリセル間の相互作用を防止するには、書き込み対象のメモリセルＭＣの閾値を調整し終わった後に、隣接するメモリセルＭＣの閾値変動を極力抑制する必要がある。そのためには、相互作用が発生する関係にあるメモリセル群の閾値調整を同時に行う必要がある。
【０１００】
また、一般にＮＯＲ型フラッシュメモリは、ページ単位で行われる書き込みよりも、ブロック単位で行われる消去の方がメモリ容量が大きく、過書き込みをしたメモリセルＭＣのみを消去することはできないため、書き込み時にメモリセルＭＣの閾値制御を行う場合は過書き込みに十分に注意する必要がある。
【０１０１】
以下に説明する本発明の第３の実施形態は、ＮＯＲ型フラッシュメモリにおけるメモリセルＭＣの閾値制御手法に特徴があるものである。
【０１０２】
図１４はＮＯＲ型フラッシュメモリにおけるメモリセルＭＣの閾値制御を説明する図である。メモリセルＭＣは、消去状態（１１）と、３つの書き込み状態（１０）、（００）、（０１）とを有する。図１４では、３つの書き込み状態（１０）、（００）、（０１）の目標閾値（ベリファイ電圧）をそれぞれ、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３とし、それぞれの閾値分布の目標幅ＷｔｈをＷｔｈ１、Ｗｔｈ２、Ｗｔｈ３としている。
【０１０３】
状態（１０）のメモリセルＭＣの閾値は、Ｖｔｈ１〜（Ｖｔｈ１＋Ｗｔｈ１）の範囲内にあり、状態（００）のメモリセルＭＣの閾値は、Ｖｔｈ２〜（Ｖｔｈ２＋Ｗｔｈ２）の範囲内にあり、状態（０１）のメモリセルＭＣの閾値は、Ｖｔｈ３〜（Ｖｔｈ３＋Ｗｔｈ３）の範囲内にある。また、データの通常読み出し時にセンスアンプ１０７が各状態を判別するためには、Ｖｔｈ２＞Ｖｔｈ１＋Ｗｔｈ１とＶｔｈ３＞Ｖｔｈ２＋Ｗｔｈ２の関係を満たす必要がある。
【０１０４】
書き込み時にメモリセルＭＣの閾値制御を行う前は、すべてのメモリセルＭＣが消去状態（１１）にあるものとする。消去状態では、メモリセルＭＣの閾値の上限がＶｔｈ０（＜Ｖｔｈ１）以下であり、下限が０Ｖ以上に設定される。このように設定する理由は、メモリセルＭＣの閾値が０Ｖより低い過消去状態では、選択ワード線ＷＬ電圧が０Ｖのときにビット線から電流がリークしてしまうためである。データ消去後に弱い書き込みとベリファイ読み出しを繰り返すことで、消去状態（１１）にあるメモリセルＭＣの閾値は０〜Ｖｔｈ０の間に設定される。
【０１０５】
図１５は本実施形態におけるメモリセルＭＣの閾値制御を模式的に説明する図、図１６はメモリセルＭＣの閾値制御の処理手順の一例を示すフローチャートである。本実施形態では、フェーズ１〜３までの３段階に分けて書き込みを行う。以下、図１５を参照しながら、図１６のフローチャートに沿って、本実施形態における閾値制御の処理手順を順に説明する。
【０１０６】
まず、フェーズ１では、状態（０１）の閾値制御を行う。図１４に示すように、状態（０１）は最も閾値が高い状態であり、過書き込みを行っても他の状態と重なってしまうおそれはなく、隣接メモリセル間の相互作用も考慮しなくてよいため、最初から高い電圧を選択ワード線ＷＬを介してメモリセルＭＣのゲートに供給して、必要最小限の書き込み回数で状態（０１）の閾値分布を形成する。
【０１０７】
より具体的には、状態（０１）の目標閾値Ｖｔｈ３に対応したゲート電圧をメモリセルＭＣに供給して、閾値を一気に上昇させる（ステップＳ７１）。好ましくは、１回の書き込みのみで、状態（０１）の閾値分布を形成する。書き込みを行った後は、ベリファイ読み出しを行って（ステップＳ７２）、目標閾値に到達したか否かを確認し（ステップＳ７３）、閾値が目標閾値に達していなければ、より高い電圧を選択ワード線ＷＬを介してメモリセルＭＣのゲートに供給して（ステップＳ７４）、再書き込みを行う（ステップＳ７５）。このフェーズ１で、状態（０１）の閾値分布を最終的に確定するのが本実施形態の特徴の一つである。フェーズ１で状態（０１）の閾値調整が終了するため、状態（０１）の閾値調整の影響で、隣接メモリセル間の相互作用により状態（１０）や（００）の閾値が変動するおそれがなくなる。
【０１０８】
上述したステップＳ７３で閾値が目標閾値に達したと判断されると、フェーズ２に移行する。フェーズ２では、状態（００）の閾値制御を行う。図１４に示すように、状態（００）は２番目に閾値が高い状態であり、最初から高い電圧をメモリセルＭＣのゲートに供給して書き込みを行うのは危険である。そこで、フェーズ２では、最終的な目標閾値Ｖｔｈ２よりも低い閾値（Ｖｔｈ２とＶｔｈ３の中間くらい）に対応した初期電圧をメモリセルＭＣのゲートに供給して（ステップＳ７６）、中間レベルまで粗く書き上げる。
【０１０９】
フェーズ２では、フェーズ１のような最小の書き込み回数で書き上げることをせずに、初期電圧を少し低めにして書き込みを行い、徐々に電圧を上げながら書き込みとベリファイ読み出しを繰り返して、最終的に中間レベルまで閾値を上昇させる（ステップＳ７７〜Ｓ８０）。
【０１１０】
後述するように、フェーズ３では、状態（１０）の書き込みを行うが、その影響で状態（００）の閾値が上昇することから、その上昇分ＧＢを見込んで中間レベルの閾値を設定する。
【０１１１】
ステップＳ７８にて、閾値が目標閾値Ｖｔｈ２’に達したと判断されると、フェーズ３に移行する。フェーズ３では、状態（００）と（１０）の書き込みを行う。このフェーズ３でも、閾値が図１４の範囲内に収まるように、最初は低めの初期電圧を設定して状態（１０）の書き込みとベリファイ読み出しを行い、その後徐々に電圧を引き上げながら書き込みとベリファイを繰り返して、（１０）分布を絞り込む。徐々に引き上げられる電圧が、状態（００）の書き込みの初期電圧レベルに達すると、状態（００）への書き込みが開始される。状態（１０）分布がベリファイレベルに達していない場合は、両分布に対して書き込みが同時に行われる。このようにして、状態（００）と（１０）の各閾値分布を絞り込んで、最終的に図１４のような閾値分布にする（ステップＳ８１〜Ｓ８５）。
【０１１２】
フェーズ２で状態（００）のみを中間レベルまで書き上げて、その後にフェーズ３で状態（００）と（１０）の書き上げを行うため、隣接メモリセル間の相互作用の影響を受けるおそれがなくなり、閾値変動を抑制できる。また、フェーズ２で状態（１０）の書き込みを先に行う場合、書き込み特性の悪いセルに対して階段上に電圧を高く上げていく途中で、状態（００）の書き込みの初期電圧と同じになるポイントがある。その場合は、状態（１０）と状態（００）の書き込みを同時に行うことで、短時間のプログラムが可能になる。
【０１１３】
このように、本実施形態では、フェーズ１で最も高い閾値分布である状態（０１）の書き込みを行って、状態（０１）の閾値分布を最終的に確定させるため、その後のフェーズで状態（０１）の閾値調整を行わなくて済み、状態（０１）の閾値調整による隣接メモリセル間の相互作用を考えなくて済む。また、フェーズ２では、状態（００）を中間レベルまで書き上げて、フェーズ３で状態（００）と（１０）の最終的な閾値分布を形成するため、状態（００）と（１０）相互間での隣接メモリセル間の相互作用も起きなくなって、精度よく閾値調整を行うことができる。
【０１１４】
本実施形態によれば、最初に状態（０１）のみの書き込み、次に状態（００）のみの書き込み、最後に状態（００）と（１０）の書き込みを行うだけで、書き込みを完了でき、書き込みを指示するコマンドの数が少なくて済む。したがって、コマンドレジスタ１１３を介して内部コントローラ１１４に供給されるプログラムコード数を削減でき、内部コントローラ１１４の処理負担が軽減されるとともに、プログラムの作成も容易になって、プログラマの手間を省くことができる。
【０１１５】
（第４の実施形態）
第４の実施形態は、書き込み時に非選択のメモリセルＭＣの選択ワード線ＷＬ電圧を一定の負電圧に固定化するものである。
【０１１６】
ＮＯＲ型フラッシュメモリでは、図２に示すように、同一のビット線に接続される複数のメモリセルＭＣがいずれも異なる選択ワード線ＷＬに接続されている。書き込み時には、いずれか一つの選択ワード線ＷＬが選択されて、その選択ワード線ＷＬ上の複数のメモリセルＭＣに書き込みが行われるが、本来は非選択の選択ワード線ＷＬに接続されたメモリセルＭＣにリーク電流が流れた場合には、ビット線の電圧が変動してしまい、選択メモリセルＭＣの書き込み特性に悪影響を与えてしまう。
【０１１７】
このため、非選択メモリセルＭＣの選択ワード線ＷＬの電圧を、負側（例えば、−１Ｖ）に下げて、リーク電流を抑制する手法が取られる。ところが、書き込み時には、選択メモリセルＭＣに接続された選択ワード線ＷＬがかなりの高電圧（例えば、９Ｖ）になる場合があり、この場合、隣接した非選択メモリセルＭＣの選択ワード線ＷＬの電圧との電位差（上記の場合は１０Ｖ）が大きくなり、図５に示す選択バンク内のロウデコーダ１１５が耐圧を超えてしまい、信頼性上の問題が生じうる。
【０１１８】
上記の問題を解決するための一手法として、書き込み時の選択メモリセルＭＣの選択ワード線ＷＬの電圧に応じて、非選択メモリセルＭＣの非選択ワード線ＷＬの電圧を制御することが考えられる。例えば、図１７（ａ）は、非選択メモリセルＭＣの非選択ワード線ＷＬの電圧を、選択メモリセルＭＣの選択ワード線ＷＬの電圧に応じて、２種類の負電圧に切替える例を示している。
【０１１９】
図１７（ａ）のように非選択メモリセルＭＣの非選択ワード線ＷＬの電圧を細かく制御すると、選択―非選択ワード線ＷＬ間の電位差が耐圧を超えることを回避できるが、ワード線ＷＬの電圧制御が複雑になり、コマンドレジスタ１１３から内部コントローラ１１４に与えられるプログラムコード数が増えてしまう。また、図１７（ａ）の矢印線で示すように、非選択ワード線ＷＬの電圧が安定するまでの待ち時間が長くなり、書き込みとベリファイ読み出しを迅速に切替えることができなくなる。
【０１２０】
そこで、本実施形態では、図１７（ｂ）のように、書き込み時およびベリファイ読み出し時には、非選択メモリセルＭＣの非選択ワード線ＷＬの電圧を所定の負電圧に固定化させる。負電圧を例えば−１Ｖ以下にすると、選択―非選択ワード線ＷＬ間の電位差が耐圧を超える可能性があるため、例えば、０Ｖ未満で−１Ｖより大きい負電圧に設定するのが望ましい。設定する負電圧レベルはメモリセルＭＣの特性等に応じて最適な値を設定すればよい。
【０１２１】
NOR型フラッシュメモリでは、書き込みを行った後に、メモリセルＭＣの閾値が所望の電圧レベルまで上がったか否かを確認するためにベリファイ読み出しを行う。ベリファイ読み出しでは、書き込みを行ったメモリセルＭＣに対して、所望の閾値に合わせて設定してゲート電圧を与えて、ベリファイ読み出し動作を行う。書き込みからベリファイ読み出しに切替える際には、メモリセルＭＣのゲートに接続される選択ワード線ＷＬの電圧も、ベリファイ用の電圧レベルに切替える必要がある。
【０１２２】
ワード線ＷＬを書き込み用の電圧レベルに設定するには、チャージポンプ＆レギュレータ１２１で昇圧等を行う時間的な余裕が必要となる。従来は、選択メモリセルＭＣの選択ワード線ＷＬの電圧レベルを設定するタイミングに合わせて、非選択メモリセルＭＣの非選択ワード線ＷＬの電圧レベルの調整も行っていた。図１８（ａ）は選択メモリセルＭＣと非選択メモリセルＭＣの非選択ワード線ＷＬの電圧制御を同期して行う例を示す電圧波形図である。図１８（ａ）の場合、選択メモリセルＭＣと非選択メモリセルＭＣのワード線ＷＬの電圧レベルの切替を並行して行うため、両方のワード線ＷＬの電圧変更が完了した後でないと、書き込み動作を開始できない。チャージポンプ＆レギュレータ１２１にて電圧の昇降圧を同時に行うことは、容量カップリングの影響により、昇圧と降圧を別個に行うよりも時間がかかるため、余裕を見て例えば３ｎｓ程度の切替期間を設定していた。
【０１２３】
これに対して、本実施形態では、図１８（ｂ）に示すように、選択メモリセルＭＣのワード線ＷＬの電圧調整タイミングと、非選択メモリセルＭＣのワード線ＷＬの電圧調整タイミングとを分離して設定するようにした。書き込みを行う場合は、選択メモリセルＭＣの閾値分布が確定するまでに、書き込みとベリファイ読み出しを繰り返し行う必要がある。この過程では、書き込みのたびに新たな書き込み電圧が生成される。本実施形態では、図１７（ｂ）で説明したように、非選択メモリセルＭＣの非選択ワード線ＷＬ電圧を固定化するため、選択メモリセルＭＣについて書き込みとベリファイ読み出しを繰り返している間は、非選択メモリセルＭＣの非選択ワード線ＷＬを変化させる必要がなく、したがって、選択メモリセルＭＣのワード線選択ＷＬ電圧の切替期間をより短く設定できる。図１８（ｂ）の例では、２μｓに設定している。
【０１２４】
すなわち、本実施形態では、非選択メモリセルＭＣの非選択ワード線ＷＬの電圧切替期間を考慮せずに、選択メモリセルＭＣの選択ワード線ＷＬの電圧切替期間を設定できるため、同期間をより短く設定できる。
【０１２５】
図１８（ｂ）では、非選択メモリセルＭＣの非選択ワード線ＷＬ電圧の切替期間も２μｓの余裕を持たせており、書き込みシーケンスに入った最初のタイミングでは、選択メモリセルＭＣと非選択メモリセルＭＣの両方のワード線ＷＬ電圧の切替期間として、２ｎｓ＋２ｎｓ＝４ｎｓの時間が必要であるが、その後は選択メモリセルＭＣの選択ワード線ＷＬ電圧の切替期間２ｎｓだけでよく、書き込みおよびベリファイ読み出し時の選択ワード線ＷＬ電圧を高速に切替えることができる。
【０１２６】
このように、第４の実施形態では、書き込み時およびベリファイ読み出し時に、非選択メモリセルＭＣの非選択ワード線ＷＬの電圧を所定の負電圧に固定化するため、選択ワード線ＷＬの電圧制御が容易になり、内部コントローラ１１４を制御するプログラムコード数を削減でき、プログラマの負担を軽減できるとともに、内部コントローラ１１４の処理速度も速くなる。
【０１２７】
また、書き込みを行う選択メモリセルＭＣの選択ワード線ＷＬ電圧の切替タイミングと非選択メモリセルＭＣの非選択ワード線ＷＬ電圧の切替タイミングを分離して設定するため、選択メモリセルＭＣの選択ワード線ＷＬ電圧の切替タイミングを高速化でき、書き込みおよびベリファイ読み出しを高速化できる。
【０１２８】
（その他の実施形態）
上述した第１〜第４の実施形態で説明したＮＯＲ型フラッシュメモリの用途は特に問わず、種々の電気機器や電子機器の記憶装置として用いることができる。また、ＮＯＲ型フラッシュメモリをＮＡＮＤ型フラッシュメモリ等の他のメモリと同一のパッケージに収納してもよい。
【０１２９】
図１９は第１〜第４の実施形態で説明したＮＯＲ型フラッシュメモリと他のメモリを内蔵した半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））２０の一例を示す断面図である。
【０１３０】
図１９に示すように、半導体チップ２０は、基板２１上に順次積層されたＮＡＮＤ型フラッシュメモリ２２、スペーサ２３、ＮＯＲ型フラッシュメモリ１００、スペーサ２４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）２５、およびコントローラ２６を同一パッケージ内に搭載している。
【０１３１】
ＮＡＮＤ型フラッシュメモリ２２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ２０において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。
【０１３２】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ２２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ２５は、例えば、ワーク用メモリとして使用される。
【０１３３】
コントローラ２６は、主としてＮＡＮＤ型フラッシュメモリ２２に対するデータ入出力制御、データ管理を行う。コントローラ２６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１３４】
ＮＡＮＤ型フラッシュメモリ２２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ２５、およびコントローラ２６は、ワイヤ２７により基板２１にボンディングされている。
【０１３５】
基板２１の裏面に設けられた各半田ボール２８は、それぞれワイヤ２７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール２８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。
【０１３６】
次に、上記半導体チップ２０を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１３７】
図２０はこの種の携帯電話の内部構成の一例を示すブロック図である。図２０の携帯電話は、アンテナ３１と、送受信信号の切替を行うアンテナ共用器３２と、無線信号をベースバンド信号に変換する受信回路３３と、送受信用の局部発振信号を生成する周波数シンセサイザ３４と、送信信号を変調処理して無線信号を生成する送信回路３５と、ベースバンド信号に基づいて所定の伝送フォーマットの受信信号を生成するベースバンド処理部３６と、受信信号を音声、ビデオおよびテキストデータに分離する多重分離処理部３７と、音声データをディジタル音声信号に復号する音声コーディック３８と、ディジタル音声信号をＰＣＭ復号してアナログ音声信号を生成するＰＣＭコーディック３９と、スピーカ４０と、マイクロホン４１と、ビデオデータをディジタルビデオ信号に復号するビデオコーディック４２と、カメラ４３と、カメラ制御部４４と、携帯電話全体を制御する制御部４５と、表示部４６と、キー入力部４７と、ＲＡＭ４８と、ＲＯＭ４９と、プログラム格納用フラッシュメモリ５０と、データ格納用フラッシュメモリ５１と、電源回路５２とを備えている。
【０１３８】
図２０において、プログラム格納用フラッシュメモリ５０には第１〜第３の実施形態で説明されたＮＯＲ型フラッシュメモリ１００が用いられ、データ格納用フラッシュメモリ５１にはＮＡＮＤ型フラッシュメモリ２２が用いられる。
【０１３９】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【０１４０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】ＮＯＲ型フラッシュメモリ内のメモリセルの接続形態の一例を示す図。
【図３】ＮＯＲ型フラッシュメモリのデータ構造の一例を示す図。
【図４】多値状態を説明する図。
【図５】図１のカラムゲート回路１０８、書き込み回路１１１およびロウデコーダ１１５の内部構成の一例を示すブロック図。
【図６】トランジスタＣＧＰ、ＣＧＡ、ＣＧＢ、ＣＧＤ、ＣＧＣの接続関係をより詳細に示す図。
【図７】図５の各部の電圧波形を示すタイミング図。
【図８】（ａ）はセンスアンプ１０７周辺の電流経路を示す等価回路図、（ｂ）はトランジスタＣＧＤのドレイン−ソース間を流れる電圧−電流特性のシミュレーション結果を示す図。
【図９】（ａ）はロウサブデコーダ１３４内のトランジスタの各端子の電圧を示す図、（ｂ）は選択ワード線ＷＬ電圧の変化を示すグラフ。
【図１０】図５のページバッファ１０９内に設けられるカラムアドレス生成器１４０の一例を示すブロック図。
【図１１】図１０のカラムアドレス生成器１４０の動作を説明する図。
【図１２】（ａ）は書き込み時およびベリファイ読み出し時のカラムアドレスＣＡＤ＜７−０＞のビット変化を示す図、（ｂ）はカラムアドレスを１ずつインクリメントした場合のビット変化を示す図。
【図１３】隣接メモリセル間の相互作用を説明する図。
【図１４】ＮＯＲ型フラッシュメモリにおけるメモリセルＭＣの閾値制御を説明する図。
【図１５】本実施形態におけるメモリセルＭＣの閾値制御を模式的に説明する図。
【図１６】メモリセルＭＣの閾値制御の処理手順の一例を示すフローチャート。
【図１７】（ａ）は非選択メモリセルＭＣの非選択ワード線ＷＬの電圧を２種類の負電圧に切替える例を示す図、（ｂ）は非選択ワード線ＷＬの電圧を所定の負電圧に固定化する図。
【図１８】（ａ）は選択メモリセルＭＣと非選択メモリセルＭＣのワード線ＷＬの電圧制御を同期して行う例を示す電圧波形図、（ｂ）は選択メモリセルＭＣと非選択メモリセルＭＣのワード線ＷＬの電圧制御を分離して行う例を示す電圧波形図。
【図１９】第１〜第４の実施形態で説明したＮＯＲ型フラッシュメモリと他のメモリを内蔵した半導体チップ２０の一例を示す断面図。
【図２０】携帯電話の内部構成の一例を示すブロック図。
【符号の説明】
【０１４１】
１１４  内部コントローラ
１１５  ロウデコーダ
１１６  カラムデコーダ
１２２  バンク内電源切替回路
１３１  第１のプリデコーダ
１３２  第２のプリデコーダ
１３３  ロウメインデコーダ
１３４  ロウサブデコーダ
１３５  第１の電圧切替部
１３６  第２の電圧切替部
１３７  第３の電圧切替部
１３８  第４の電圧切替部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２（ａ）】
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【図１２（ｂ）】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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