(57)【要約】【課題】読み出しディスターブを低減する磁気抵抗効果メモリを提供する。【解決手段】本発明の例に関わる磁気抵抗効果メモリは、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、第１の磁性層と第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子１と、磁気抵抗効果素子１にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路２と、を具備し、読み出し電流のパルス幅は、第２の磁性層内に含まれる磁化が、初期状態から共動してコヒーレントに歳差運動するまでの期間より短い。【選択図】図１
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【特許請求の範囲】
【請求項１】
磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１の磁性層と前記第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、
を具備し、
前記読み出し電流のパルス幅は、前記第２の磁性層内に含まれる磁化が、初期状態から共動してコヒーレントに歳差運動するまでの期間より短いことを特徴とする磁気抵抗効果メモリ。
【請求項２】
磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１の磁性層と前記第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、
を具備し、
前記読み出し電流の電流密度が、１０ｎｓｅｃのパルス幅を有する書き込み電流を用いて前記磁気抵抗効果素子にデータを書き込んだ場合に前記磁気抵抗効果素子の磁化反転確率が０．５以下になる電流密度の０．９倍以下であり、かつ、前記読み出し電流のパルス幅が８ｎｓｅｃ以下であることを特徴とする磁気抵抗効果メモリ。
【請求項３】
磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１の磁性層と前記第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、
を具備し、
前記読み出し電流のパルス幅をＴＰ、前記読み出し電流の電流密度をＪｒｅａｄ、前記第１の電流の電流密度をＪＣ(10ns,midpoint)、読み出しディスターブの発生確率をパラメータとする第１の値をＡ、前記読み出しディスターブの発生確率をパラメータとする第２の値をＢとした場合に、前記パルス幅ＴＰが以下の条件式（ｉ）を満たすことを特徴とする磁気抵抗効果メモリ。
【数２２】
2010238288.tif 000024
【請求項４】
前記第１の値Ａは、前記読み出しディスターブの発生確率をｑとした場合に、以下の条件式（ｉｉ）を満たすことを特徴とする請求項３に記載の磁気抵抗効果メモリ。
【数２３】
2010238288.tif 000025
【請求項５】
前記第１の値Ａは、前記読み出しディスターブの発生確率をｑ、前記第２の磁性層の減衰定数をαｄａｍｐ、前記第２の磁性層の飽和磁化をＭｓとした場合に、以下の条件式（ｉｉｉ）を満たすことを特徴とする請求項３に記載の磁気抵抗効果メモリ。
【数２４】
2010238288.tif 000026
【請求項６】
前記第２の値Ｂは、前記読み出しディスターブの発生確率をｑとした場合に、以下の条件式（ｉｖ）を満たすことを特徴とする請求項３乃至５のいずれか１項に記載の磁気抵抗効果メモリ。
【数２５】
2010238288.tif 000027
【請求項７】
前記読み出し回路は、
前記磁気抵抗効果素子に記憶されたデータに対応する読み出し信号を増幅するセンスアンプと、
前記センスアンプによって増幅された読み出し信号を保持するラッチ回路を具備し、
前記ラッチ回路がオフされた後に、前記センスアンプが前記読み出し信号を増幅することを特徴とする請求項１乃至６のいずれか１項に記載の磁気抵抗効果メモリ。
【請求項８】
前記磁気抵抗効果素子に前記読み出し電流を供給する前に、前記磁気抵抗効果素子と前記読み出し回路とを接続する配線を充電するプリチャージ回路を、さらに備えることを特徴とする請求項１乃至７のいずれか１項に記載の磁気抵抗効果メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果素子を用いた磁気抵抗効果メモリに関する。
【背景技術】
【０００２】
これまで、様々のタイプの磁気抵抗効果メモリが提案されている。近年では、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）のような、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を示す強磁性トンネル接合素子を用いた磁気抵抗効果メモリが注目されている。ＴＭＲ効果素子としては、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。ＭＴＪ素子は、２枚の強磁性層の相対的な磁化配列によって、低抵抗状態と高抵抗状態とを取り、それらの抵抗状態に“０”又は“１”を対応させて、データを記憶する。
【０００３】
磁気抵抗効果メモリのデータの書き込み方式の１つとして、電流（電子）のスピントルクによって磁性層の磁化の向きを変化させるスピン注入書き込み方式がある。スピン注入書き込み方式では、ＭＴＪ素子にある電流値以上の書き込み電流を直接流す。そして、書き込み電流がＭＴＪ素子を流れる向きによって、ＭＴＪ素子を構成する２枚の強磁性層の相対的な磁化配列を、平行状態から反平行状態、或いは反平行状態から平行状態に変化させて、データを書き込み。磁気抵抗効果メモリのデータの読み出しは、ＭＴＪ素子の高抵抗状態と低抵抗状態の抵抗差を利用して、データを判別する。データの読み出しにおいても、データの書き込みと同様に、ＭＴＪ素子に電流（読み出し電流）を直接流す。
【０００４】
従来は、スピン注入によるＭＴＪ素子の磁化の反転確率は、（式１）で表されような、単純な熱活性過程で示すことができると考えられてきた（例えば、非特許文献１参照）。
【数１】
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【０００５】
（式１）で示される磁化反転モデルは、ＭＴＪ素子に対する電流の供給時間τに対して、スピン注入によって磁化が反転しない確率（１−Ｐ（τ））は指数関数的に減少する。また、（式１）に示されるモデルでは、パルス電流を供給した直後、つまり、電流のパルス幅τが０に向かう極限の場合であってもスピン注入による磁化の反転が有限の確率で起こることになる。
【０００６】
一方、非特許文献２においては、以下の（式２）及び（式３）に示されるように、ＭＴＪ素子に対する電流の供給を開始した直後は、反転確率がほぼゼロである時間が存在し、その一定時間を経過した後で反転確率が増加することが、記載されている。  
【数２】
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【０００７】
【数３】
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【０００８】
スピン注入型ＭＲＡＭにおいて、書き込み電流の電流値は、スピン注入によって磁化反転が生じるしきい値（以下、反転しきい値とよぶ）よりも大きな電流値に設定され、読み出し電流の電流値は、その反転しきい値よりも小さな電流値に設定される。  
しかし、メモリセルアレイを構成するＭＴＪ素子の特性ばらつきに起因して、反転しきい値もばらつく。また、同じ素子に対して、データを繰り返して書き込んだ場合においても、その素子に対する反転しきい値が揺らぐ現象がある。
【０００９】
そのため、読み出し電流の電流値を、メモリセルアレイ内の反転しきい値の平均値近くに設定した場合、反転しきい値の小さいＭＴＪ素子が、読み出し電流によって誤って反転し、読み出しディスターブが発生する可能性がある。
【００１０】
読み出しディスターブの発生を防ぐためには、読み出し電流を反転しきい値電流よりも十分小さくする必要がある。しかし、読み出し電流を小さくすると、読み出し信号（ビット線の電位変動）が小さくなり、十分な読み出し感度が得られない。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Z. Li and S. Zhang, Physical Review B, Vol. 69, 134416 (2004)
【非特許文献２】H. Tomita et al., Applied Physics Express, Vol. 1 (2008) 061303
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、読み出しディスターブを低減する磁気抵抗効果メモリを提案する。
【課題を解決するための手段】
【００１３】
本発明の実施形態に係る磁気抵抗効果メモリは、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１の磁性層と前記第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、を具備し、前記読み出し電流のパルス幅は、前記第２の磁性層内に含まれる磁化が、初期状態から共動してコヒーレントに歳差運動するまでの期間より短い。
【００１４】
本発明の実施形態に係る磁気抵抗効果メモリは、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１の磁性層と前記第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、を具備し、前記読み出し電流の電流密度が、１０ｎｓｅｃのパルス幅を有する書き込み電流を用いて前記磁気抵抗効果素子にデータを書き込んだ場合に前記磁気抵抗効果素子の磁化反転確率が０．５以下になる電流密度の０．９倍以下であり、かつ、前記読み出し電流のパルス幅が８ｎｓｅｃ以下である。
【００１５】
本発明の実施形態に係る磁気抵抗効果メモリは、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１の磁性層と前記第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、を具備し、前記読み出し電流のパルス幅をＴＰ、前記読み出し電流の電流密度をＪｒｅａｄ、前記第１の電流の電流密度をＪＣ(10ns,midpoint)、読み出しディスターブの発生確率をパラメータとする第１の値をＡ、前記読み出しディスターブの発生確率をパラメータとする第２の値をＢとした場合に、前記パルス幅ＴＰは以下の条件式（ｉ）を満たす。
【数４】
2010238288.tif 000006
【発明の効果】
【００１６】
本発明によれば、読み出しディスターブを低減する磁気抵抗効果メモリを提供できる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係る磁気抵抗効果メモリを説明するための図。
【図２】磁気抵抗効果素子の構造の一例を示す図。
【図３】本実施形態で述べるスピン注入磁化反転モデルを説明するための図。
【図４】本実施形態で述べるスピン注入磁化反転モデルを説明するための図。
【図５】本実施形態で述べるスピン注入磁化反転モデルを説明するための図。
【図６】本実施形態で述べるスピン注入磁化反転モデルを説明するための図。
【図７Ａ】本実施形態に係る磁気抵抗効果メモリの具体例を説明するための図。
【図７Ｂ】本実施形態に係る磁気抵抗効果メモリの具体例を説明するための図。
【図８】本実施形態に係る磁気抵抗効果メモリの具体例を説明するための図。
【図９】電流密度に対する磁化反転時間の特性を示す図。
【図１０】電流密度に対する磁化反転時間の特性を示す図。
【図１１】電流密度に対する磁化反転時間の特性を示す図。
【図１２】電流密度に対する磁化反転時間の特性を示す図。
【図１３】磁化反転時間が含むパラメータの読み出しディスターブの依存性を示す図。
【図１４】磁化反転時間に対する磁性層の減衰定数の依存性を示す図。
【図１５】本実施形態に係る磁気抵抗効果メモリの適用例を示す図。
【図１６】メモリセルの構造の一例を示す図。
【図１７】適用例に係るメモリに用いられる読み出し回路の構成例を示す図。
【図１８】適用例に係るメモリに用いられる読み出し回路の構成例を示す図。
【図１９】適用例に係るメモリに用いられる読み出し回路の構成例を示す図。
【図２０】図１８及び図１９に示されるメモリの読み出し動作を示す波形図。
【図２１】適用例に係るメモリに用いられる読み出し回路の構成例を示す図。
【図２２】図２１に示されるメモリの読み出し動作を示す波形図。
【図２３】配線をプリチャージした場合における読み出し電圧の時間変化を示す図。
【図２４】読み出し電流とメモリセルの個数との相関関係を説明するための図。
【図２５】読み出し電流とメモリセルの個数との相関関係を説明するための図。
【発明を実施するための形態】
【００１８】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【００１９】
［実施形態］  
図１乃至図６を用いて、本発明の実施形態に係る磁気抵抗効果メモリについて、説明する。
【００２０】
図１の（ａ）は、本実施形態に係る磁気抵抗効果メモリの構成例を示している。
【００２１】
図１の（ａ）に示すように、磁気抵抗効果素子１は、２つのビット線ＢＬに接続される。磁気抵抗効果素子１の一端は、ビット線ＢＬに接続され、磁気抵抗効果素子１の他端は、スイッチＴｒを経由して、ビット線ｂＢＬに接続される。
【００２２】
スイッチＴｒは、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。以下、スイッチＴｒのことを、選択トランジスタＴｒとよぶ。選択トランジスタＴｒの電流経路の一端（ソース／ドレイン）は、磁気抵抗効果素子１の他端に接続され、選択トランジスタＴｒの電流経路の他端（ソース／ドレイン）は、ビット線ｂＢＬに接続される。選択トランジスタＴｒの制御端子（ゲート）は、ワード線ＷＬに接続される。ワード線ＷＬは、例えば、ビット線ＢＬ，ｂＢＬの延在方向と交差する方向に延在している。
【００２３】
図２は、本実施形態に係る磁気抵抗効果メモリに含まれる１個の磁気抵抗効果素子１の構成を示す断面図である。磁気抵抗効果素子１は、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子が使用される。以下では、磁気抵抗効果素子１のことを、ＭＴＪ素子１とよぶ。
【００２４】
ＭＴＪ素子１は、参照層（磁化不変層ともいう）１１Ａ，１１Ｂ、中間層（非磁性層）１２Ａ，１２Ｂ、記憶層（磁化自由層ともいう）１３Ａ，１３Ｂ、が順に積層された積層構造を有する。尚、参照層１１Ａ，１１Ｂと記憶層１３Ａ，１３Ｂとは、積層順序が逆であってもよい。
【００２５】
図２の（ａ）に示されるＭＴＪ素子１は、参照層１１Ａ及び記憶層１３Ａの容易磁化方向が、膜面に対して平行になっている。図２の（ａ）に示されるＭＴＪ素子１は、面内磁化型ＭＴＪ素子とよばれる。  
図２の（ｂ）に示されるＭＴＪ素子１は、参照層１１Ｂ及び記憶層１３Ｂの容易磁化方向が、膜面（或いは積層面）に対して垂直になっている。図２の（ｂ）に示されるＭＴＪ素子は、垂直磁化型ＭＴＪ素子と呼ばれる。  
面内磁化の磁性層は、面内方向の磁気異方性を有し、垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有している。ＭＴＪ素子１に垂直磁化型を用いた場合は、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００２６】
記憶層１３Ａ，１３Ｂは、磁化（或いはスピン）の方向が可変である（反転する）。参照層１１Ａ，１１Ｂは、磁化の方向が不変である（固着している）。「参照層１１Ａ，１１Ｂの磁化方向が不変である」とは、記憶層１３Ａ，１３Ｂの磁化方向を反転させるために使用される磁化反転電流（反転しきい値）を、参照層１１Ａ，１１Ｂに流した場合に、参照層１１Ａ，１１Ｂの磁化方向が変化しないことを意味する。したがって、ＭＴＪ素子１において、参照層１１Ａ，１１Ｂとして反転しきい値の大きな磁性層を用い、記憶層１３Ａ，１３Ｂとして参照層１１Ａ，１１Ｂよりも反転しきい値の小さい磁性層を用いることによって、磁化方向が可変の記憶層１３Ａ，１３Ｂと磁化方向が不変の参照層１１Ａ，１１Ｂとを備えたＭＴＪ素子１を実現することができる。
【００２７】
また、参照層１１Ａ，１１Ｂの磁化を固定する方法としては、参照層１１Ａ，１１Ｂに隣接して反強磁性層（図示せず）を設け、参照層１１Ａ，１１Ｂと反強磁性層との交換結合によって、参照層１１Ａ，１１Ｂの磁化方向を固定することができる。但し、垂直磁化型のＭＴＪ素子においては、参照層１１Ａに隣接して反強磁性層（図示せず）を設けずともよい。ＭＴＪ素子１の平面形状については特に制限がなく、円、楕円、正方形、長方形等のいずれを用いてもよい。また、正方形或いは長方形の角が丸くなった形状、或いは角が欠けた形状であってもよい。
【００２８】
参照層１１Ａ，１１Ｂ及び記憶層１３Ａ，１３Ｂは、高い保磁力を持つ磁性材料から構成され、例えば、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。
【００２９】
中間層１２Ａ，１２Ｂは、非磁性体からなり、例えば、絶縁体、半導体、金属などを用いることが可能である。中間層１３は、これに絶縁体或いは半導体を用いた場合はトンネルバリア層と呼ばれる。
【００３０】
尚、参照層１１Ａ，１１Ｂ及び記憶層１３Ａ，１３Ｂの各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、参照層１１Ａ，１１Ｂ及び記憶層１３Ａ，１３Ｂの各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（交換結合）した強磁性結合構造であってもよい。
【００３１】
また、ＭＴＪ素子１は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子１は、第１の参照層、第１の中間層、記憶層、第２の中間層、第２の参照層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による記憶層１３Ａ，１３Ｂの磁化反転を制御しやすいという利点がある。
【００３２】
ビット線ＢＬには、例えば、読み出し回路２が接続される。読み出し回路２は、電流源又は電圧源やセンスアンプを備える。読み出し回路２は、読み出し動作時、読み出し電流ＩＲＥＡＤを出力する。  
読み出し回路２は、スイッチ３０がオフしたときに、ビット線ＢＬから電気的に分離される。スイッチ３０がオンしたときに、ビット線ＢＬと電気的に接続される。ＭＴＪ素子１からデータの読み出す際に、スイッチ３０がオンし、読み出し回路２とＭＴＪ素子１が、電気的に接続される。
【００３３】
以下、ＭＴＪ素子１の低抵抗状態及び高抵抗状態、及び、スピン注入によるデータの書き込みについて説明する。
【００３４】
参照層１１Ａ，１１Ｂと記憶層１３Ａ，１３Ｂとの磁化方向が平行となる平行状態（低抵抗状態）について説明する。
【００３５】
参照層１１Ａ，１１Ｂを通過した電子のうちマジョリティーな電子は、参照層１１Ａ，１１Ｂの磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１３Ａ，１３Ｂに移動することにより、スピントルクが記憶層１３Ａ，１３Ｂに印加され、記憶層１３Ａ，１３Ｂの磁化方向は、参照層１１Ａ，１１Ｂの磁化方向と平行に揃えられる。この平行配列のとき、ＭＴＪ素子１の抵抗値は最も小さくなる。この場合が、例えば、“０”データとして扱われる。
【００３６】
次に、参照層１１Ａ，１１Ｂと記憶層１３Ａ，１３Ｂとの磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。
【００３７】
参照層１１Ａ，１１Ｂによって反射された電子のうちマジョリティーな電子は、参照層１１Ａ，１１Ｂの磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１３Ａ，１３Ｂに移動することにより、スピントルクが記憶層１３Ａ，１３Ｂに印加され、記憶層１３Ａ，１３Ｂの磁化方向は、参照層１１Ａ，１１Ｂの磁化方向と反平行に揃えられる。この反平行配列のとき、ＭＴＪ素子１の抵抗値は最も大きくなる。この場合が、例えば、“１”データとして扱われる。
【００３８】
データの読み出しは、ＭＴＪ素子１に読み出し電流ＩＲＥＡＤを供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とすると、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）とよぶ。磁気抵抗比はＭＴＪ素子１を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。
【００３９】
このＭＲ比に起因する読み出し電流（ビット線の電位）の変動量を、検知することで、ＭＴＪ素子１に記憶された情報の読み出しを行なう。
【００４０】
読み出し回路２は、ＭＴＪ素子１に記憶されたデータを読み出す際に、例えば、図１の（ｂ）に示されるようなパルス形状の読み出し電流ＩＲＥＡＤを、ＭＴＪ素子１に流す。
【００４１】
本実施形態の磁気抵抗効果メモリにおいて、読み出し電流ＩＲＥＡＤのパルス幅ＴＰは、初期状態から記憶層の磁化が共動してコヒーレントな歳差運動をするまでの期間よりも短い、ことを特徴とする。
【００４２】
また、読み出し電流ＩＲＥＡＤの電流値ｉRの最大値は、例えば、磁化が反転する反転しきい値ｉｔｈよりも小さい値に設定される。読み出し電流ＩＲＥＡＤの電流値ｉRは、例えば、パルス電流の立ち上がりが終了する時間ｔ２から立ち下がりが開始する時間ｔ３までの期間に、一定に出力される。
【００４３】
尚、本実施形態では、読み出し電流ＩＲＥＡＤのパルス幅ＴＰは、パルスの半値全幅（ＦＷＨＭ：Full width at half maximum）で規定される。具体的には、パルス幅ＴＰは、最大電流値ｉＲの１／２の値ｉＲ／２を基準としたパルス幅であって、パルス電流の立ち上がりが開始する時間ｔ１と立ち上がりが終了する時間ｔ２の中間の時間と立ち下がりが開始する時間ｔ３と立ち下がりが終了する時間ｔ４の中間の時間との間の期間である。
【００４４】
これによって、本実施形態の磁気抵抗効果メモリは、読み出しディスターブが発生するのを低減する。
【００４５】
このように、読み出し電流ＩＲＥＡＤのパルス幅ＴＰが、記憶層の磁化が共動してコヒーレントな歳差運動を始めるまでの時間よりも短く設定されることで、読み出しディスターブが防止されるのは、以下に述べるスピン注入磁化反転モデルに基づく。
【００４６】
図３は、本実施形態で述べるスピン注入磁化反転モデルにおける、磁化反転確率の時間依存性を示している。図３の横軸は時間（単位：ｎｓｅｃ（ナノ秒））を示している。図３の縦軸は、磁化反転確率に対応する。但し、磁化反転確率が“Ｐ”で示された場合、図３の縦軸では、Ｌｏｇ（１−Ｐ）が示されている。“１−Ｐ”は、磁化が反転しない（データが書き込まれない）確率を示す。尚、磁化反転確率とは、あるＭＴＪ素子に一定の電流を流した場合に、記憶層の磁化方向が反転する確率である。
【００４７】
図３に示される各特性曲線は、ＬＬＧ(Landau-Liftshitz-Gilbert)方程式を用いたマイクロマグネティックシミュレーション（micromagnetic simulation）によって得られた結果である。このシミュレーションに用いた各パラメータは、以下のとおりである。  
シミュレーションに用いられたＭＴＪ素子は、垂直磁化型のＭＴＪ素子である。ＭＴＪ素子の膜厚は、２．２ｎｍ、ＭＴＪ素子の直径は、３０ｎｍに設定されている。記憶層の磁化は、膜面に対して垂直方向に向いており、記憶層の磁気異方性エネルギーＫｕは、３．５Ｍｅｒｇ／ｃｃ、記憶層の飽和磁化Ｍｓは、５００ｅｍｕ／ｃｃである。エネルギーバリアΔＥａは、８６ｋＢＴ（ｋＢ：ボルツマン定数）である。“Ｔ”は絶対温度を示している。エネルギーバリアΔＥａはＭＴＪ素子が平行状態から反平行状態、あるいは反平行状態から平行状態に反転する過程で超えなければいけないエネルギーバリアの大きさを示している。温度（絶対温度）Ｔは３００Ｋに設定される。また、ＭＴＪ素子に流れる電流密度Ｊの範囲は、２．８〜４ＭＡ／ｃｍ２に設定される。そして、０．９３４〜１．４３６の範囲内における電流密度比Ｊ／ＪＣ（22nsec,midpoint）を用いて、シミュレーションが実行されている。尚、“Ｊ”は、パルス電流の電流密度を示し、“ＪＣ（22nsec,midpoint）”は、パルス幅が２２ｎｓｅｃの書き込み電流を用いてＭＴＪ素子にデータを書き込んだ場合に、そのＭＴＪ素子の記憶層の磁化反転確率が０．５になる電流密度を示している。
【００４８】
図３においては、各電流密度比０．９３４〜１．４３６を用いたシミュレーションから得られた特性曲線に対する１次近似特性線も示されている。
【００４９】
図３に示される各特性曲線に基づいて、スピン注入磁化反転確率Ｐ（ｔ）は、（式４）のように近似的に表すことができる。
【数５】
2010238288.tif 000007
【００５０】
“Ｐ（ｔ）”はパルス幅ｔの電流パルスが、ＭＴＪ素子に流されることにより反転する確率を示している。“ｆ０”は、ＭＴＪ素子が単位時間に熱エネルギー（フォノン）を受け取る頻度である。“ｆ０”は１×１０９Ｈｚ程度である。“Ｉ”はパルス電流の電流値を示し、“ＩＣ０”は、１個のフォノンを受け取る時間（〜１ｎｓ程度）にパルス幅が設定された場合における０Ｋ（絶対温度）での磁化反転電流の電流値である。（式４）において、“ｎ”は、１．５〜２の定数である。
【００５１】
図３に示されるように、確率Ｌｏｇ（１−Ｐ）は、時間の変化に対して、負の値を示す。非特許文献２及び（式２）に示されるのと同様に、パルス電流がＭＴＪ素子に与えられた直後は、記憶層の磁化の反転は起こらず、時間ｔ０を経過した後に磁化の反転が開始される。
【００５２】
そして、本実施形態においては、パルス電流の印加を開始してから磁化反転が開始するまでの時間は、ＭＴＪ素子の記憶層内において、記憶層を構成する磁性粒（結晶粒）内でそれぞれ歳差運動している磁化の位相が揃わない状態であり、磁化の位相が揃ったコヒーレントな歳差運動が実現してから、熱活性過程により磁化反転が開始される。このような磁化反転モデルが、図３及び以下の実験及びシミュレーションによって実証された。
【００５３】
図４の（ａ）は、図３で用いた垂直磁化型ＭＴＪ素子のスピン注入磁化反転のＬＬＧ方程式によるシミュレーション結果の１つを解析したグラフである。  
そのシミュレーションは、例えば、記憶層（磁性層）内の３２個の磁化を示すセルを用いて、実行された。セルは、磁性層内に含まれる磁性粒に対応する。図４の（ａ）において、横軸は時間（単位：ｎｓｅｃ）を示している。図４の（ａ）において、破線で示される特性線は、左側の軸Ｍｚ−ａｖｅに対応している。図４の（ａ）の左側の軸Ｍｚ−ａｖｅは、磁化のｚ成分（垂直成分）の平均値Ｍｚ−ａｖｅ（単位：ａ．ｕ．（arbitrary unit））を示している。尚、磁化のｚ成分のＭｚ−ａｖｅにおいて、“１”は磁化が記憶層の膜面に対して上側を向いている状態を示し、“−１”は磁化が記憶層の膜面に対して下側を向いている状態を示している。  
図４の（ａ）に示されるシミュレーションでは、初期状態（０ｎｓｅｃ）において、磁化の平均値Ｍｚ−ａｖｅは、ほぼ１を示し、磁化はＭＴＪ素子の膜面に対して垂直上向き方向を向いている。そして、０ｎｓｅｃにおいて、記憶層に対して磁化反転電流の供給を開始し、スピン注入によって磁化が反転して、平均値Ｍｚ−ａｖｅがほぼ−１になるまでの過程が、検証された。
【００５４】
図４の（ａ）に示すように、０ｎｓｅｃから３ｎｓｅｃまでの期間は、磁化の平均値Ｍｚ−ａｖｅの値は、ほとんど変化しない。これは、記憶層の磁化（スピン）が、反転していない期間とみなすことができる。
【００５５】
図４の（ａ）において、実線で示される特性曲線は、右側の軸σΦに対応し、記憶層内の３２個の磁化の歳差運動の位相ばらつきを示している。  
図４の（ｂ）に示されるように、磁化の向きは２つの偏角θ及び偏角Φを用いた極座標で表わすことができる。垂直磁化膜の磁化は、膜面垂直方向（ｚ軸）を回転軸として、歳差運動を行う。赤道面ｃにおける、歳差運動の位相を、偏角Φと定義する。また、歳差運動を行っている際に、磁化Ｍの傾きとｚ軸とがなす角を、偏角θと定義する。  
歳差運動の位相ばらつきは、偏角Φのばらつきを調べることで得られる。しかし、極座標で示される偏角Φは、＋π又は−πの周期で不連続になるか、あるいは多値になる。そのため、偏角Φを単に用いて位相の分散（位相のばらつき）を計算すると、数値が不連続な部分において正確な計算結果が得られない。  
そこで、本実施形態では、偏角Φの代わりに、歳差運動の位相を複素数、つまり、“Φ＝ｃｏｓφ＋ｉｓｉｎφ”で表わすことによって、位相の分散σΦを計算し、位相のばらつきを求めた。このように、複素数を用いて偏角Φを表現することで、数値の不連続に起因する問題は解消され、簡単に位相ばらつきを計算することができる。位相の分散σΦは以下の（式５）及び（式６）式で表わされる。
【数６】
2010238288.tif 000008
【００５６】
【数７】
2010238288.tif 000009
【００５７】
（式５）及び（式６）中の“ｎ”は、記憶層が含む磁化の個数（セル数）を示し、本例では３２個である。（式５）及び（式６）中の“Σ”は、記憶層が含む全ての磁化（本例では、３２個）の和（合計値）を計算することを示している。（式５）中の“＊”は共役複素数を示している。（式５）及び（式６）中の“ ￣ ”は、記憶層内の全ての磁化のセル（本例では、３２個）の平均値であることを示している。よって、（式５）中の“μ”は、記憶層内の全ての磁化の“Φ”の平均値を示している。
【００５８】
図５は、記憶層１７内に配置された磁化のセルを模式的に示している。尚、図５においては、複数のセル１８が２次元に配置されている例を示しているが、これは、説明の簡単化のためであって、これに限定されないのはもちろんである。
【００５９】
例えば、図５の（ａ）に示すように、記憶層１７内の各セル１８の磁化１９の位相が、全てランダムである場合には、位相の分散σΦは、“１”を示す。一方、図５の（ｂ）に示すように、記憶層１４内の全ての磁化１９の位相が完全に揃い、且つ、偏角“Φ”の値が同じになる場合には、位相の分散σΦは“０”を示す。  
本実施形態においては、磁性層内の各磁性粒の磁化の位相が揃い、共動して歳差運動することを、“コヒーレントな歳差運動”と呼ぶ。  
図４の（ａ）に示すように、記憶層内の磁化の位相の分散σΦが減少し、磁化がコヒーレントな歳差運動になると、磁化の運動が熱活性過程に移行して、磁化が反転し始める。そして、磁化の平均値Ｍｚ−ａｖｅは減少を始める。  
図４の（ａ）中の期間ｔ’は、コヒーレントな歳差運動になるまでの時間に相当する。但し、同一条件でシミュレーションを繰り返して行った場合においても、初期状態からコヒーレントな歳差運動が実現するまでの期間ｔ’は変動する。しかし、記憶層内の磁化の位相が揃い、コヒーレントな歳差運動が実現した時に、磁化の反転が開始される現象は再現される。
【００６０】
以上のことより、スピン注入磁化反転における時間ｔ’は、記憶層１７内において、磁化１８の歳差運動の位相がそろわない状態（図５の（ａ）参照）から磁化１８の歳差運動の位相がそろったコヒーレントな状態（図５の（ｂ）参照）へ遷移するまでの時間であるとみなすことができる。したがって、コヒーレントな歳差運動になるまでの時間を経過することよって、熱活性過程に移行し、ＭＴＪ素子の記憶層のスピン反転が開始されるといえる。  
尚、位相の分散σΦが、０．５程度になると、磁化の平均値Ｍｚ−ａｖｅは、初期状態（１）の９５％程度に減少する。典型的な例としては、位相の分散σΦが０．５になるまでの時間を、磁化がコヒーレントな歳差運動を始めるまでの時間とみなすことができる。
【００６１】
この磁化の歳差運動がコヒーレントな運動になるまでの時間は、電流Ｉの大きさに依存し、電流Ｉの大きさが減少すると、磁化の歳差運動がコヒーレントな運動になるまでの時間は増加する。
【００６２】
このコヒーレントな歳差運動が実現するまでの時間ｔ’が存在し、且つ、コヒーレントな歳差運動が実現した後、スピン反転が開始してからスピン反転が完了するまでに有限な時間が存在する。そのため、それらの時間ｔ’を考慮して、（式４）内の時間ｔ０が、本実施形態で述べるスピン注入磁化反転モデルのパラメータに含まれている。  
尚、ここでは、スピン注入磁化反転が完了する条件は、電流（パルス電流）をオフしても記憶層のスピンが元の状態にもどらず、最後まで反転することとする。これは、図４の（ｂ）において、磁化の向きが赤道面ｃまで回転し、磁化の垂直成分Ｍｚが、“０”になることを意味する。
【００６３】
図６は、磁化反転確率の時間依存性を示しており、図４の（ａ）と同一条件のＭＴＪ素子の磁化反転確率の時間依存性を示している。尚、図６に示される結果は、ＬＬＧ方程式を用いたマイクロマグネティックシミュレーションによって、演算されている。図６の横軸は、時間を示し、図６の縦軸は、図３と同様に、Ｌｏｇ（１−Ｐ）を示している。
【００６４】
図６においても、記憶層の磁化がコヒーレントな歳差運動となった後、磁化の運動が熱活性過程に遷移して、記憶層の磁化が反転することが、示されている。尚、図６に示される特性線Ａは、熱活性過程における磁化反転モデルを示す近似直線であり、（式４）で示される直線である。
【００６５】
このように、ＭＴＪ素子１の記憶層１３Ａ，１３Ｂ内に存在する磁化が共動してコヒーレントに歳差運動し、その後、記憶層１３Ａ，１３Ｂ内の磁化の方向が反転する。
【００６６】
本実施形態に係る磁気抵抗効果メモリにおいて、ＭＴＪ素子に供給する読み出し電流ＩＲＥＡＤのパルス幅ＴＰは、記憶層内の磁化が共動してコヒーレントな歳差運動し始めるまでの時間より短くされる。  
これによれば、ＭＴＪ素子に読み出し電流が供給されている時間が、磁化が反転するのに要する時間より短くなり、記憶層内の磁化がコヒーレントな歳差運動をする前に、読み出し電流の供給が停止される。その結果として、読み出し電流によって磁化が反転する、すなわち、読み出し電流によってデータが書き込まれるのを抑制できる。
【００６７】
したがって、本実施形態の磁気抵抗効果メモリによれば、読み出しディスターブが発生するのを低減できる。
【００６８】
［具体例］
以下、図７Ａ及び図１４を用いて、本発明の実施形態に係る磁気抵抗効果メモリの具体例について、説明する。
【００６９】
（式４）の近似式では表せていないが、上記のように、図４の（ａ）に示されるコヒーレントな歳差運動が実際に実現するまでの時間ｔ’は、ＭＴＪ素子の動作状況、記憶層の膜質、記憶層内の磁化の位相のばらつきの度合いなどによって、変動する。
【００７０】
そのため、読み出し電流ＩＲＥＡＤのパルス幅ＴＰがある一定の時間ｔ０以下に設定されても、反転確率がゼロになるとは、必ずしも言えない。
【００７１】
すなわち、ある一定の電流ＩをＭＴＪ素子に供給した時に、磁化が反転するのに要する時間（以下、磁化反転時間又はスイッチング時間と呼ぶ）ｔｓｗは、同一のＭＴＪ素子であっても揺らぐ。この磁化反転時間ｔｓｗは、（式４）中の時間ｔ０或いはコヒーレントな歳差運動になるまでの時間ｔ’に近い値を示す。
【００７２】
図７Ａは、ＭＴＪ素子の磁化反転時間ｔｓｗの揺らぎの分布を説明するための図である。図７Ａの（ａ），（ｂ）の縦軸は、Ｚ値（標準化係数）を示し、図７Ａの（ａ），（ｂ）の横軸は、磁化反転時間ｔｓｗを示している。尚、図７Ａの分布を得るのに用いたＭＴＪ素子の条件は、図４の（ａ）に示した条件と同じである。
【００７３】
図７Ａに示されるように、磁化反転時間ｔｓｗの揺らぎの分布は、図７Ａの（ａ）に示される正規分布よりも、図７Ａの（ｂ）に示される対数正規分布に近似する。換言すると、自然対数（Ｌｎ）を用いて磁化反転時間ｔｓｗの分布を表現したＬｎ（ｔｓｗ）が、正規分布を示す。
【００７４】
磁化反転時間ｔｓｗの分布Ｌｎ（ｔｓｗ）におけるＺ値は、以下の式で表される。
【数８】
2010238288.tif 000010
【００７５】
ここで、（式７）中の“Ｅ（Ｉ）”と“Ｆ（Ｉ）”は電流Ｉに依存する定数である。また、（式７）を変形すると、（式８）のようになる。
【数９】
2010238288.tif 000011
【００７６】
図７Ａの（ｂ）に示すように、磁化反転時間ｔｓｗの分布Ｌｎ（ｔｓｗ）は、正規分布を有する。そのため、図７ＢのＺ値に対する確率密度の分布に示されるように、−∞（マイナス無限大）から所定のＺ値になるまでの範囲における累積確率を求めることができる。換言すると、累積確率をある値に設定することで、Ｚ値を決めることができる。  
ここで、（式８）中の電流Ｉを、読み出し電流とする。そして、ある読み出し電流Ｉを１つのＭＴＪ素子に供給した時、読み出しディスターブが発生する確率を、読み出しディスターブ発生確率ｑとする。この場合、図７Ｂに示される磁化反転時間の分布Ｌｎ（ｔｓｗ）において、累積確率は、１ビット（１つのＭＴＪ素子）の読み出しディスターブ発生確率に相当する。
【００７７】
それゆえ、図７Ｂに示されるように、例えば、読み出しディスターブ発生確率ｑが０．００１（＝１×１０−３）に設定された場合、そのＺ値は、−３．０９となる。このＺ値（−３．０９）を、（式８）の係数Ｚに代入することで、読み出しディスターブ発生確率ｑが０．００１になる磁化反転時間ｔｓｗ（q=1×10-3）を算出できる。そして、この得られた磁化反転時間ｔｓｗ（q=1×10-3）以下に読み出し電流のパルス幅ＴＰを設定する。これによって、その読み出し電流を用いた磁気抵抗効果メモリにおいて、読み出しディスターブ発生確率を０．００１以下にできる。
【００７８】
ある読み出し電流における読み出しディスターブ発生確率ｑを１×１０−９以下にする場合には、図７Ｂ中から、Ｚ値＝−６．００を求める。そして、このＺ値を（式８）中の係数Ｚに代入して、磁化反転時間ｔｓｗ（q=1×10-9）を算出する。そして、読み出し電流のパルス幅ＴＰを時間ｔｓｗ（q=1×10-9）以下に設定することで、その読み出し電流を用いた磁気抵抗効果メモリにおいて、読み出しディスターブ発生確率を１×１０−９以下にできる。
【００７９】
これと同様に、読み出しディスターブ発生確率ｑを１×１０−１２以下にする場合には、（式８）の係数Ｚに、Ｚ値＝−７．０３を代入して、時間ｔｓｗ（q=1×10-12）を算出し、この時間ｔｓｗ（q=1×10-12）以下に、読み出し電流のパルス幅ＴＰを設定すればよい。また、読み出しディスターブ発生確率ｑを４×１０−１４以下にする場合には、（式８）の係数Ｚに、Ｚ値＝−７．４７を代入して、時間ｔｓｗ（q=4×10-14）を算出し、この時間ｔｓｗ（q=4×10-1４）以下に、読み出し電流のパルス幅ＴＰを設定すればよい。
【００８０】
尚、Ｚ値は、平均値からの標準偏差を表す値であって、ＭＴＪ素子の構成部材などの条件に依存しない。
【００８１】
以下、磁気抵抗効果メモリの使用形態に応じたより具体的な例を提示して、許容される読み出しディスターブ発生確率、及び、要求される読み出し電流ＩＲＥＡＤのパルス幅ＴＰ（ｔｓｗ又は）について、説明する。
【００８２】
尚、読み出し電流のパルス幅に要求される条件を求めるにあたって、基準となる電流（電流密度）が必要になる。基準となる電流として、ここでは、“電流密度ＪＣ(10nsec,midpoint)”を用いる。  
図８を用いて、この電流密度ＪＣ(10nsec,midpoint)について説明する。図８は、磁化反転確率Ｐの電流密度比Ｊ／ＪＣ０に対する依存性を示している。“Ｊ”は、パルス電流の電流密度を示し、“ＪＣ０”は、１個のフォノンを受け取る時間にパルス幅が設定された場合における反転しきい値の電流密度である。
【００８３】
ＭＴＪ素子に一定のパルス幅を有する電流を流して、ＭＴＪ素子の磁化を反転させる場合、ＭＴＪ素子に供給した磁化反転電流の電流密度に応じて、磁化反転確率Ｐは、一意に決まる。
【００８４】
（式２）に示される磁化反転確率Ｐ（ｔ）を、電流密度を用いて表現すると、次式（式９）になる。
【数１０】
2010238288.tif 000012
【００８５】
図８及び（式９）に示すように、あるＭＴＪ素子に対して、複数の電流密度を用いて磁化反転確率Ｐ（ｔ）を演算することによって、ある磁化反転確率になる電流密度を求めることができる。
【００８６】
磁化反転確率Ｐ（ｔ）が０．５になる電流密度は、磁化反転確率Ｐ（ｔ）を示す特性曲線の縦軸の中点（ｍｉｄｐｏｉｎｔ）であり、他の電流密度を用いた磁化反転確率の算出より比較的少ない実験回数でより正確な値を求めることができる。
【００８７】
よって、以下、本具体例では、基準となる電流（電流密度）は、磁化反転確率が０．５になる電流とする。
【００８８】
基準となるパルス幅については、以下のとおりである。  
例えば、電流のパルス幅が１ｎｓｅｃ程度になると、磁性層の磁化反転は、ダイナミック領域或いはプリセッション領域と呼ばれる領域における磁化反転となる。その領域における磁化反転は、１０ｎｓｅｃ以上のパルス幅を有する電流を用いた場合とは、異なる磁化反転過程を示し、磁化反転過程が断熱的な過程となる。それゆえ、１ｎｓｅｃ程度のパルス幅の電流を読み出し電流として用いた場合には、熱擾乱によって読み出しディスターブが支配される状況とは異なる。また、磁気抵抗効果メモリに用いられる書き込み電流の典型例としては、１０ｎｓｅｃのパルス幅が用いられている。よって、１０ｎｓｅｃのパルス幅の書き込み電流を基準として用いることは、実用的で、検証しやすい。
【００８９】
それゆえ、以下の各具体例においては、１０ｎｓｅｃのパルス幅を有し、磁化反転確率Ｐが０．５になる電流密度ＪＣ(10nsec,midpoint)を用いて、読み出し電流のパルス幅に要求される条件を求める。すなわち、電流密度ＪＣ(10nsec,midpoint)が、（式８）の“Ｉ”のパラメータとなる。
【００９０】
以下、この電流密度ＪＣ(10nsec,midpoint)を用いて、磁気抵抗効果メモリの使用形態に応じて要求される条件について説明する。
【００９１】
（ａ）  具体例１  
以下、図９を用いて、本実施系形態に係る磁気抵抗効果メモリを、電力使用量メータに用いた例について、説明する。
【００９２】
電力使用量メータに用いられた磁気抵抗効果メモリ（例えば、ＭＲＡＭ）は、例えば、５１２ｋｂｉｔ程度の記憶容量を有する。
【００９３】
本具体例１の磁気抵抗効果メモリは、電力使用量記録を記憶するデータとし、そのデータが高速且つ頻繁に書き込まれる。その一方で、データの読み出し頻度は非常に少なく、その磁気抵抗効果メモリは、例えば、電力使用量の記録が１ヶ月に１回、読み出される。すなわち、データの読み出しは、１年間で１２回行われる。
【００９４】
このように、電力使用量メータに磁気抵抗効果メモリを用いた場合には、１ビットの読み出しディスターブ発生確率が０．００１以下になっていれば、２０年間の使用期間において、読み出しディスターブが発生しないで使用できる。
【００９５】
また、読み出しディスターブ発生確率ｑを０．００１以下にするには、上述のように、図７Ｂにおいて、−３．０９が、Ｚ値として用いられる。
【００９６】
図９は、読み出しディスターブ発生確率ｑが０．００１になる場合における、電流密度比Ｊ／ＪＣ(10nsec,midpoint)に対する磁化反転時間ｔｓｗ(q=1×10-3)を求めた結果を実線で示している。図９の縦軸は、磁化反転時間ｔｓｗを示し、図９の横軸は、ＭＴＪ素子に供給する電流の電流密度Ｊと電流密度ＪＣ(10nsec,midpoint)との比を示している。尚、図９中の破線で示される特性線は、同じ電流密度比Ｊ／ＪＣ(10nsec,midpoint)が用いられた場合における（式１）に示される磁化反転モデルに基づいている。
【００９７】
図９内の実線で示された値以下の磁化反転時間ｔｓｗを、読み出し電流ＩＲＥＡＤのパルス幅ＴＰに用いて、メモリに対する読み出しを行うことによって、読み出しディスターブ発生確率が０．００１以下になる。  
これによって、電力使用量メータとして使用される磁気抵抗効果メモリとして、動作が保証され、実用に耐えることができる。また、得られた特性線の形状の違いから、本発明の実施形態で述べた磁化反転モデル（（式４）参照）が、（式１）に示される磁化反転モデルと異なることが分かる。
【００９８】
これを鑑みて、読み出し電流のパルス幅ＴＰ（＝ｔｓｗ）（単位：ｎｓｅｃ）として許容される条件を、読み出し電流の電流密度Ｊｒｅａｄの関数として表すと、（式１０）のようになる。
【数１１】
2010238288.tif 000013
【００９９】
回路のばらつきによる読み出し電流のビット間ばらつきが数％程度見込まれるので、電流密度比Ｊ／ＪＣ(10nsec,midpoint)は０．９倍以下、つまり、読み出し電流の電流密度が電流密度ＪＣ(10nsec,midpoint)の０．９倍以下に設定される必要がある。図９に示すように、電流密度比Ｊ／ＪＣ(10nsec,midpoint)が０．９の場合、読み出し電流のパルス幅が８ｎｓｅｃ以下になることが分かる。
【０１００】
尚、本具体例では、本実施形態の磁気抵抗効果メモリを電力使用量メータに用いた場合について述べたが、これに限定されず、ガスや水道の使用量メータに用いてもよい。
【０１０１】
（ｂ）  具体例２  
以下、図１０を用いて、本実施形態に係る磁気抵抗効果メモリの具体例２について説明する。ここでは、磁気抵抗効果メモリを、コンピュータのワークメモリとして用いた場合について説明する。  
コンピュータのワークメモリは、読み出し頻度が高いため、読み出しディスターブの影響を受けやすい。  
以下では、１Ｇｂｉｔの磁気抵抗効果メモリ（例えば、ＭＲＡＭ）を例として、説明するが、メモリ容量には依存しないのはもちろんである。ここで、ワークメモリとしての磁気抵抗効果メモリの使用形態は、１回の書き込みサイクルが５０ｎｓｅｃに設定され、１回の読み出しサイクルが５０ｎｓｅｃに設定され、１０年間使用する場合を例にして説明する。そして、読み出しディスターブが発生した場合、読み出しディスターブに起因するエラー（誤書き込み）は、例えば、ＥＣＣ（Error checking and correcting）によって、訂正される。書き込み／読み出しデータは、例えば、３２ｂｉｔを１単位とし、ハミングコードで誤り訂正するためにさらに６ｂｉｔを付加し、３８ｂｉｔのデータを１ブロックとする。そして、この１ブロックのデータに対して、書き込み／読み出しデータ内のエラーが訂正される。そして、読み出されたデータは、ＥＣＣによって毎回エラーの検知及び訂正が実行された後、メモリに再び書き込まれる。
【０１０２】
本具体例２では、１回の読み出しサイクルにおいて、読み出しディスターブが発生して、読み出しディスターブに起因するエラー（誤書き込み）が１ブロック内に２ｂｉｔ以上同時に発生する確率ｐ２＋を、１．５９×１０−１６未満に抑制することを要求する。この場合、ワークメモリとして磁気抵抗効果メモリを、１０年間使用した場合の読み出しディスターブに起因するエラーは、０．５回未満になる。
【０１０３】
１ビット（１つのＭＴＪ素子）の読み出しディスターブ発生確率ｑと１ブロックに２ビット以上同時にエラーが発生する確率ｐ２＋との関係式は、（式１１）乃至（式１３）を用いて、以下のように示される。
【０１０４】
まず、１回の読み出しサイクルで、読み出しディスターブに起因するエラーが発生しない確率ｐ０は、（式１１）のように表せる。
【数１２】
2010238288.tif 000014
【０１０５】
ここで、（式１１）において、“ｊ”は１ブロック内のビット数を示し、本具体例２では、３８である。
【０１０６】
１回の読み出しサイクルで、１ブロック内に１ビットの読み出しディスターブに起因するエラーが発生する確率ｐ１は、（式１２）のように表せる。
【数１３】
2010238288.tif 000015
【０１０７】
１ブロック内に２ビット以上同時に読み出しディスターブに起因するエラーが発生する確率ｐ２＋は、（式１１）と（式１２）とを用いて、（式１３）のように示される。  
【数１４】
2010238288.tif 000016
【０１０８】
上記のように、本具体例２では、２ビット以上同時に読み出しディスターブが発生する確率ｐ２＋は、１．５９×１０−１６未満であることが要求される。  
（式１３）に基づくと、１ビットの読み出しディスターブ発生確率ｑが１×１０−９未満にされることで、２ビット以上同時に読み出しディスターブに起因するエラーが発生する確率ｐ２＋が１．５９×１０−１６未満になる。
【０１０９】
よって、コンピュータのワークメモリとして使用し、１０年間使用する場合において読み出しディスターブに起因するエラーの発生を０．５回未満にするには、１ビットの読み出しディスターブ発生確率ｑを、１×１０−９未満に設定すればよい。
【０１１０】
図１０は、読み出しディスターブ発生確率ｑが１×１０−9になる場合における電流密度比Ｊ／ＪＣ(10nsec,midpoint)に対する磁化反転時間ｔｓｗ(q=1×10-9)を求めた結果を実線で示している。図１０内の破線で示される特性線は、（式１）に示される磁化反転モデルに基づいている。
【０１１１】
尚、読み出しディスターブ発生確率ｑが１×１０−9になるＺ値は、上記のように、−６．００である。
【０１１２】
実線で示された値以下の磁化反転時間ｔｓｗを、読み出し電流ＩＲＥＡＤのパルス幅ＴＰに用いて、メモリに対する読み出しを行うことによって、読み出しディスターブ発生確率ｑが、１×１０−９以下になる。  
これによって、ワークメモリとして使用される磁気抵抗効果メモリとして、動作が保証され、実用に耐えることができる。また、図１０中に示されるように、得られた特性線が示す傾向の違いから、本発明の実施形態で述べた磁化反転モデル（（式４））が、（式１）に示される磁化反転モデルと異なることが分かる。
【０１１３】
また、図９に示された例と同様に、読み出し電流のパルス幅ＴＰとして許容される条件を、読み出し電流の電流密度Ｊｒｅａｄの関数として表すと（式１４）のように表せる。
【数１５】
2010238288.tif 000017
【０１１４】
（ｃ）具体例３  
図１１を用いて、本実施形態に係る磁気抵抗効果メモリの具体例３について、説明する。  
ここでは、具体例２と同様に、コンピュータのワークメモリとして使用した場合について述べる。具体例３においては、１０年間の使用期間において、読み出しディスターブに起因するエラーが０．５回程度起きる不良の発生頻度を、１ｐｐｍ（１×１０−６）以下にする場合を考える。この場合、１ビットのリードディスターブ発生確率ｑは１×１０−１２未満になればよい。
【０１１５】
図１１は、読み出しディスターブ発生確率ｑが１×１０−１２になる場合における電流密度比Ｊ／ＪＣ(10nsec,midpoint)に対する磁化反転時間ｔｓｗ(q=1×10-12)を求めた結果を実線で示している。図１１内の破線で示される特性線は、（式１）に示される磁化反転モデルに基づいている。尚、読み出しディスターブ発生確率ｑが１×１０−１２になるＺ値は、上記のように、−７．０３である。
【０１１６】
図９及び図１０で述べたのと同様に、実線で示された値以下の磁化反転時間ｔｓｗを、読み出し電流ＩＲＥＡＤのパルス幅ＴＰに用いて、メモリに対する読み出しを行うことによって、読み出しディスターブ発生確率ｑが、１×１０−１２以下になる。  
これによって、１０年間の使用期間において、読み出しディスターブに起因するエラーを０．５回程度起こす不良の発生頻度が、１ｐｐｍ以下になり、ワークメモリとして使用される磁気抵抗効果メモリとして、動作が保証され、実用に耐えることができる。また、図１１に示すように、得られた特性線が示す傾向の違いから、本発明の実施形態で述べた磁化反転モデル（（式４）参照）が、（式１）に示される磁化反転モデルと異なることが分かる。
【０１１７】
また、図９及び図１０に示された例と同様に、本具体例３において、読み出し電流のパルス幅ＴＰとして許容される条件を、読み出し電流の電流密度Ｊｒｅａｄの関数として表すと、（式１５）のように表せる。
【数１６】
2010238288.tif 000018
【０１１８】
（ｄ）具体例４  
図１２を用いて、本実施形態に係る磁気抵抗効果メモリの具体例４について、説明する。具体例４においては、具体例２及び具体例３と同様に、コンピュータのワークメモリとして使用する場合について述べる。  
具体例４では、データを読み出すたびにＥＣＣを毎回行って、データを検証及び訂正するのではなく、１０００回の読み出し動作に対して、１回程度データを訂正し、訂正したデータをメモリに書き戻す場合について考える。  
そして、１０年間の使用期間において、読み出しディスターブに起因するエラーが０．５回程度起きる不良の発生頻度を、１ｐｐｍ以下にする。この場合、１ビットの読み出しディスターブ発生確率ｑは４×１０−１４未満になればよい。
【０１１９】
図１２において、読み出しディスターブ発生確率ｑが４×１０−14になる場合における電流密度比Ｊ／ＪＣ(10nsec,midpoint)に対する磁化反転時間ｔｓｗ(q=4×10-14)を求めた結果を実線で示している。尚、図１２内の破線で示される特性線は、（式１）に示される磁化反転モデルに基づいている。尚、読み出しディスターブ発生確率ｑが４×１０−14になるＺ値は、上記のように、−７．４７である。
【０１２０】
他の例と同様に、実線で示された値以下の磁化反転時間ｔｓｗを、読み出し電流ＩＲＥＡＤのパルス幅ＴＰに用いて、メモリに対する読み出しを行うことによって、読み出しディスターブ発生確率ｑが、４×１０−1４以下になる。  
これによって、１０年間の使用期間内で、１０００回の読み出し動作に対して１回データを訂正する場合に、読み出しディスターブに起因するエラーが０．５回程度起きる不良の発生頻度を、１ｐｐｍ以下になる。尚、図１２に示す例においても、本発明の実施形態で述べた磁化反転モデル（（式４）参照）が、（式１）に示される磁化反転モデルと異なることが分かる。
【０１２１】
本具体例４においても、他の例と同様に、読み出し電流のパルス幅ＴＰとして許容される条件を、読み出し電流の電流密度Ｊｒｅａｄの関数として表すと、（式１６）のように表せる。
【数１７】
2010238288.tif 000019
【０１２２】
（ｅ）まとめ  
（読み出し電流のパルス幅について）  
具体例１乃至具体例４で述べたように、メモリチップにおいて、１ビット（１つのＭＴＪ素子）に対する読み出しディスターブ発生確率ｑとして許容される値は、不良発生の頻度の保証値、読み出し回数の動作条件、ＥＣＣなどの誤り訂正技術の適用など、メモリチップの使用状況によって、一意的に求めることができる。
【０１２３】
読み出しディスターブ発生確率qを使用形態に応じた許容値以下にするためには、他の条件が一定とした場合、読み出し電流のパルス幅ＴＰをある一定値以下にしなければならない。  
（式１０）、（式１４）、（式１５）及び（式１６）のような読み出し電流ＩＲＥＡＤのパルス幅ＴＰ（磁化反転時間ｔｓｗ）として許容される条件に基づいて、読み出し電流ＩＲＥＡＤのパルス幅ＴＰについて規格化を行うと、以下の式で表される。
【数１８】
2010238288.tif 000020
【０１２４】
（式１７）中の係数“Ａ”及び係数“Ｂ”は、１ビット、つまり、１つのＭＴＪ素子に対する読み出しディスターブ発生確率ｑに依存するパラメータである。係数“Ａ”及び係数“Ｂ”は、記憶層の材料特性や寸法に依存するパラメータである。特に、係数“Ａ”は、記憶層の減衰定数や飽和磁化に強く依存する。記憶層の他の材料特性及び寸法に対する係数“Ａ”及び“Ｂ”の依存性は、小さい。
【０１２５】
図１３は、シミュレーションや実験から、（式１６）に含まれるパラメータ“Ａ”及び“Ｂ”の読み出しディスターブ発生確率ｑに対する依存性を示している。尚、シミュレーション及び実験に用いられた記憶層の減衰定数αｄａｍｐは０．０１、記憶層の飽和磁化Ｍｓは５００ｅｍｕ／ｃｃに設定されている。
【０１２６】
図１３において、横軸は、読み出しディスターブ発生確率ｑを示している。図１３において、左側の縦軸はパラメータＡの値を示し、右側の縦軸はパラメータＢの値を示している。また、実線はパラメータＡの特性線を示し、破線は係数Ｂの特性線を示している。図１３に示されるパラメータＡ，Ｂの特性線は、例えば、以下の（式１８）及び（式１９）のように表せる。尚、（式１８）及び（式１９）において、“Ｌｎ”は、自然対数を表している。
【数１９】
2010238288.tif 000021
【０１２７】
【数２０】
2010238288.tif 000022
【０１２８】
上記の（式１７）乃至（式１９）を用いて、読み出し電流のパルス幅をより精細に設定することで、読み出しディスターブを低減する磁気抵抗効果メモリを提供できる。
【０１２９】
（磁化反転時間の減衰定数の依存性について）  
ここでは、ＭＴＪ素子の磁化反転時間（読み出し電流のパルス幅）に対する記憶層の減衰定数依存性について、述べる。  
ＭＴＪ素子の磁化反転時間は、記憶層の飽和磁化が大きいほど長くなり、記憶層の減衰定数が小さいほど長くなる。
【０１３０】
図１４は、記憶層の減衰定数をαｄａｍｐ＝０．０１とαｄａｍｐ＝０．０３とに、それぞれ設定した場合における、電流密度比Ｊ／ＪＣ(10nsec,midpoint)対する磁化反転時間ｔｓｗの変化を示している。尚、図１４においては、読み出しディスターブ発生確率ｑは、１×１０−３に設定される。図１４の横軸は電流密度比Ｊ／ＪＣ(10nsec,midpoint)を示し、図１４の縦軸は磁化反転時間ｔｓｗ（＝パルス幅ＴＰ）を示している。
【０１３１】
図１４に示すように、記憶層の減衰定数αｄａｍｐを０．０１とした場合、その磁化反転速度ｔｓｗは、減衰定数αｄａｍｐを０．０３とした場合の磁化反転速度に比較して、２．３倍程度大きくなる。
【０１３２】
図１４から得られる磁化反転時間の記憶層の依存性に基づいて、パラメータＡは、以下の（式２０）で示すことができる。
【数２１】
2010238288.tif 000023
【０１３３】
（式２０）内で示される各定数は、以下のとおりである。“αｄａｍｐ”は記憶層の減衰定数を示し、例えば、０．０５〜０．０１の値である。“ＭＳ”は記憶層の飽和磁化を示し、単位はｅｍｕ／ｃｃである。記憶層の飽和磁化Ｍｓは、例えば、５００〜１０００ｅｍｕ／ｃｃである。“Ｌｎ”は自然対数を示す。“ｑ”は、１ビット（１つのＭＴＪ素子）の読み出しディスターブ発生確率である。
【０１３４】
このように、（式２０）に示される係数Ａは、記憶層の減衰定数及び飽和磁化を用いて示すことができる。よって、（式２０）に示される読み出し電流のパルス幅ＴＰは、記憶層の減衰定数及び飽和磁化に依存した値である。
【０１３５】
以上のように、ＭＴＪ素子を構成する記憶層の減衰定数及び飽和磁化を考慮することで、より好ましい読み出し電流のパルス幅ＴＰを設定できる。
【０１３６】
以上、本実施形態の具体例で述べたように、（式１７）乃至（式２０）を用いて読み出し電流のパルス幅ＴＰを設定することによって、磁気抵抗効果メモリ（例えば、ＭＲＡＭ）の使用形態に応じた好ましいパルス幅ＴＰを設定できる。  
したがって、磁気抵抗効果メモリの読み出しディスターブを低減できる。
【０１３７】
［適用例］
本発明の実施形態の適用例について説明する。  
本発明の実施形態に係る磁気抵抗効果メモリは、スピン注入型磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）に用いられる。以下、図１５乃至図２５を用いて、ＭＲＡＭの構成について、説明する。
【０１３８】
（１）  全体構成  
図１５は、ＭＲＡＭのメモリセルアレイ近傍の回路構成を示す図である。
【０１３９】
複数のメモリセルＭＣは、メモリセルアレイ２０内にアレイ状に配置される。
【０１４０】
図１６は、メモリセルアレイ２０内に設けられるメモリセルＭＣの構造の一例を示す図である。ＭＴＪ素子１の上端は、上部電極３１を介して上部ビット線３２に接続される。また、ＭＴＪ素子１の下端は、下部電極３３、引き出し配線３４及びプラグ３５を介して、選択トランジスタＳＴのソース／ドレイン拡散層３７ａに接続される。選択トランジスタＳＴのソース／ドレイン拡散層３７ｂは、プラグ４１を介して下部ビット線４２に接続される。
【０１４１】
ソース／ドレイン拡散層３７ａ及びソース／ドレイン拡散層３７ｂ間の半導体基板（チャネル領域）３６上には、ゲート絶縁膜３８を介してゲート電極（ワード線）３９が形成される。  
尚、下部電極３３及び引き出し電極３４の少なくとも１つを省略してもよい。例えば、下部電極３３を省略する場合には、ＭＴＪ素子１は、引き出し配線３４上に形成される。また、引き出し配線３４を省略する場合には、下部電極３３は、プラグ３５上に形成される。さらに、下部電極３３及び引き出し電極３４を省略する場合には、磁気抵抗効果素子１は、プラグ３５上に形成される。
【０１４２】
ワード線ＷＬは、ロウ方向に延び、メモリセルＭＣを構成する選択トランジスタＴｒのゲートに接続される。
【０１４３】
ワード線ＷＬの一端は、ロウ制御回路４に接続される。ロウ制御回路４は、ワード線ＷＬに対する選択動作を行う。
【０１４４】
ビット線ＢＬ，ｂＢＬは、カラム方向に延在している。ビット線ＢＬには、ＭＴＪ素子１の一端が接続され、ビット線ｂＢＬは、選択トランジスタＴｒの電流経路の一端に接続されている。２本のビット線ＢＬ，ｂＢＬが、ビット線対を構成している。
【０１４５】
ビット線ＢＬ，ｂＢＬの一端及び他端には、カラム制御回路３Ａ，３Ｂが接続される。書き込み回路５Ａ，５Ｂは、カラム制御回路３Ａ，３Ｂを介して、ビット線の一端及び他端に接続される。書き込み回路５Ａ，５Ｂは、書き込み電流を生成するための電流源や電圧源などのソース回路、書き込み電流を吸収するためのシンク回路を、それぞれ備える。
【０１４６】
また、読み出し回路２Ａ，２Ｂは、ビット線ＢＬ，ｂＢＬの一端及び他端には、カラム制御回路３Ａ，３Ｂを介して、接続される。読み出し回路２Ａ，２Ｂは、読み出し電流を発生する電圧源又は電流源や、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッチ回路などを含んでいる。
【０１４７】
カラム制御回路３Ａ，３Ｂ内には、ビット線ＢＬ，ｂＢＬと書き込み回路５Ａ，５Ｂとの導通状態を制御するスイッチ回路や、ビット線ＢＬ，ｂＢＬと読み出し回路２Ａ，２Ｂとの導通状態を制御するスイッチ回路が設けられている。
【０１４８】
書き込み動作時、カラム制御回路３Ａ，３Ｂ内において、書き込み対象となるメモリセルＭＣに接続されたスイッチ回路がオンになり、その他のスイッチ回路がオフになる。また、ロウ制御回路２によって、選択されたメモリセルＭＣ内の選択トランジスタＳＴがオンされる。そして、書き込みデータに応じた向きの書き込み電流が、選択されたメモリセルＭＣに供給される。データの書き込み時、電流を流す向きに応じて、いずれか一方の書き込み回路５Ａ，５Ｂはソース側となり、他方の書き込み回路５Ａ，５Ｂはシンク側となる。
【０１４９】
以下、ＭＲＡＭの読み出し回路の構成例及び読み出し動作例について、詳細に述べる。
【０１５０】
（２）  読み出し回路  
（ａ）  基本構成  
図１７は、読み出し回路２Ａ，２Ｂが備えるセンスアンプ２１及びラッチ回路２２の構成例を示す図である。  
図１７の（ａ）に示されるように、センスアンプ２１は、制御信号（以下、Ｓ／Ａ駆動信号とよぶ）ＥＮ，ｂＥＮによって、その動作が制御される。センスアンプ２１の２つの入力端子には、参照信号ＲＥＦ及び入力信号（読み出し信号）ＩＮが、それぞれ入力される。読み出し信号ＩＮは、読み出し電流ＩＲＥＡＤがＭＴＪ素子を流れたときに、ＭＴＪ素子のＭＲ比（データ）に応じて変動するビット線の電位の値である。参照信号ＲＥＦは、読み出し信号の電位レベルを判定するための基準となる一定の電位である。
【０１５１】
センスアンプ２１の出力端子は、ラッチ回路２２の入力端子に接続される。  
ラッチ回路２２は、制御信号（以下、データ取り込み信号とよぶ）ＬＣＨによって、その動作が制御される。ラッチ回路２２は、センスアンプ２１から出力された信号を一時的に保持し、その保持した信号を、出力信号ＯＵＴとして出力する。出力信号ＯＵＴが、メモリセルから読み出されたデータに対応する。
【０１５２】
図１７の（ｂ）は、センスアンプ２１とラッチ回路２２とを組み合わせた回路の一例を示している。
【０１５３】
図１７の（ｂ）に示される例では、２つのＣＭＯＳインバータから構成されるフリップフロップ回路ＦＦが設けられている。フリップフロップ回路ＦＦには、Ｐチャネル型電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）２４Ｂを経由して、電源電位Ｖｄｄが供給される。Ｐチャネル型ＦＥＴ２４Ｂのゲートには、制御信号ｂＥＮが入力され、その制御信号ｂＥＮによって、ＦＥＴ２４Ｂのオン／オフが制御される。  
また、フリップフロップ回路ＦＦには、Ｎチャネル型ＦＥＴ２４Ａを経由して、グランド電位Ｖｓｓ（ＧＮＤ）が供給される。ＦＥＴ２４Ａのゲートには、制御信号ＥＮが入力され、その制御信号ＥＮによって、ＦＥＴ２４Ａのオン／オフが制御される。  
制御信号ＥＮと制御信号ｂＥＮは互いに相補の関係を有しており、制御信号ＥＮが“Ｈ（high）”レベルのとき、制御信号ｂＥＮは“Ｌ（low）”レベルを示す。制御信号ＥＮが“Ｌ”レベルの時には、制御信号ｂＥＮは“Ｈ”レベルを示す。
【０１５４】
フリップフロップ回路ＦＦの２つのノードｎ１，ｎ２には、Ｎチャネル型ＦＥＴ２３Ａ，２３Ｂがそれぞれ接続される。
【０１５５】
ノードｎ１には、Ｎチャネル型ＦＥＴ２３Ａの電流経路の一端が接続される。Ｎチャネル型ＦＥＴ２３Ａの電流経路の他端には、参照信号ＲＥＦが入力される。Ｎチャネル型ＦＥＴ２３Ａのゲートには、データ取り込み信号ＬＣＨが入力され、データ取り込み信号ＬＣＨによって、ＦＥＴ２３Ａのオン／オフが制御される。  
ノードｎ２には、Ｎチャネル型ＦＥＴ２３Ｂの電流経路の一端が接続される。Ｎチャネル型ＦＥＴ２３Ｂの電流経路の他端には、読み出し信号ＩＮが入力される。Ｎチャネル型ＦＥＴ２３Ｂのゲートには、データ取り込み信号ＬＣＨが入力され、データ取り込み信号ＬＣＨによって、ＦＥＴ２３Ｂのオン／オフが制御される。  
２つのＦＥＴ２３Ａ，２３Ｂにそれぞれ入力されるデータ取り込み信号ＬＣＨは、同じ信号レベルを有して、ＦＥＴ２３Ａ，２３Ｂにそれぞれ入力される。
【０１５６】
ノードｎ１とＦＥＴ２３Ａとの間には、ノードｎ３が設けられ、このノードｎ３に出力端子ｂＯＵＴが接続される。また、ノードｎ２とＦＥＴ２３Ｂとの間には、ノードｎ４が設けられ、このノードｎ４に出力端子ＯＵＴが接続される。
【０１５７】
（ｂ）  構成例１  
（回路構成）
図１８乃至図２０を用いて、本適用例に係るＭＲＡＭに用いられる読み出し回路及び読み出し動作の一例について説明する。ここでは、読み出し回路及び読み出し動作を説明するのに必要な構成要素を抽出して説明し、他の構成要素に関しては図示及び説明を省略する。尚、図１５及び図１７を用いて説明した構成要素と同じ要素については、同じ符号を付し、その説明は必要に応じて行う。
【０１５８】
図１８及び図１９は、本適用例に係るＭＲＡＭの読み出し回路及び読み出し動作を説明するための構成要素を示した模式図である。図１８及び図１９においては、説明の簡単化のため、４個のメモリセルがロウ方向及びカラム方向に沿ってマトリクス状に配置された２×２のメモリセルアレイを図示している。
【０１５９】
以下では、図１８及び図１９において、破線で囲まれたメモリセルＳｅｌｅｃｔｅｄ＿ＭＣが選択され、そのメモリセル（以下、選択セルとよぶ）内のＭＴＪ素子に記憶されたデータの読み出す場合について説明する。
【０１６０】
メモリセルアレイ内には、４本のビット線ＢＬ＜０＞，ｂＢＬ＜０＞，ＢＬ＜１＞，ｂＢＬ＜１＞が設けられている。２本のビット線ＢＬ＜０＞，ｂＢＬ＜０＞は一対のビット線対をなしている。これと同様に、２本のビット線ＢＬ＜１＞，ｂＢＬ＜１＞が、一対のビット線対をなしている。また、メモリセルアレイ内には、２本のワード線ＷＬ＜０＞，ＷＬ＜１＞が設けられている。
【０１６１】
選択セルＳｅｌｅｃｔｅｄ＿ＭＣは、ビット線対ＢＬ＜０＞、ｂＢＬ＜０＞間に接続されている。ビット線ＢＬ＜０＞には、ＭＴＪ素子１の一端が接続される。ＭＴＪ素子１の他端は、選択トランジスタＴｒの電流経路の一端に接続される。選択トランジスタＴｒの電流経路の他端は、ビット線ｂＢＬ＜０＞に接続されている。
【０１６２】
図１８及び図１９に示す例では、ＭＴＪ素子１の記憶層１３Ｂがビット線ＢＬ＜０＞に接続され、ＭＴＪ素子１の参照層１１Ｂが選択トランジスタＴｒを経由してビット線ｂＢＬ＜０＞に接続されている。尚、ＭＴＪ素子１は、垂直磁化型であってもよいし、面内磁化型であってもよい。また、ビット線に対する参照層／記憶層の接続関係は、図１８及び図１９に示される例と反対であってもよい。
【０１６３】
選択セルＳｅｌｅｃｔｅｄ＿ＭＣ内の選択トランジスタＴｒのゲートには、ワード線ＷＬ＜１＞が接続されている。つまり、ワード線ＷＬ＜１＞が、選択されたワード線（以下、選択ワード線）となる。他のワード線ＷＬ＜０＞は、非選択ワード線となる。
【０１６４】
読み出し回路２Ａは、カラム制御スイッチ（例えば、ＦＥＴ）３０Ａ，３１Ａをそれぞれ経由して、ビット線ＢＬ＜０＞，ＢＬ＜１＞に接続される。読み出し回路２Ｂは、カラム制御スイッチ３０Ｂ，３１Ｂをそれぞれ経由して、ビット線ｂＢＬ＜０＞，ｂＢＬ＜１＞に接続される。
【０１６５】
カラム制御スイッチ３０Ａ，３０Ｂ，３１Ａ，３１Ｂは、例えば、カラム制御回路３Ａ，３Ｂ内に、設けられている。  
ビット線対ＢＬ＜０＞，ｂＢＬ＜０＞の一端及び他端に接続されたカラム制御スイッチ３０Ａ，３０Ｂは、カラム制御信号ＣＳ＜０＞によって、動作（オン／オフ）が制御される。カラム制御スイッチ３０Ａ及びカラム制御スイッチ３０Ｂには、同じ信号レベルのカラム制御信号ＣＳ＜０＞が入力される。
【０１６６】
ビット線対ＢＬ＜１＞，ｂＢＬ＜１＞の一端及び他端に接続されたカラム制御スイッチ３１Ａ，３１Ｂは、カラム制御信号ＣＳ＜１＞によって、動作が制御される。カラム制御スイッチ３１Ａ及びカラム制御スイッチ３１Ｂには、同じ信号レベルのカラム制御信号ＣＳ＜１＞が入力される。
【０１６７】
カラム制御信号ＣＳ＜０＞，ＣＳ＜１＞が“Ｈ（high）”レベル（Ｖｄｄレベル）のとき、カラム制御スイッチはオンし、カラム制御信号ＣＳ＜０＞，ＣＳ＜１＞が“Ｌ（low）”レベル（Ｖｓｓレベル）のとき、カラム制御スイッチはオフする。  
選択されたビット線（以下、選択ビット線とよぶ）に接続されたカラム制御スイッチはオンされ、選択ビット線以外のビット線（以下、非選択ビット線とよぶ）に接続されたカラム制御スイッチは、オフにされる。
【０１６８】
カラム制御スイッチがオンされることによって、選択セルＳｅｌｅｃｔｅｄ＿ＭＣと読み出し回路２Ａ，２Ｂが電気的に接続される。  
ここでは、選択ビット線はビット線ＢＬ＜０＞とビット線ｂＢＬ＜０＞であり、オン状態にされるカラム制御スイッチは、スイッチ３０Ａとスイッチ３０Ｂである。
【０１６９】
読み出し回路２Ａ，２Ｂ内には、図１７に示されるセンスアンプ２１及びラッチ回路２２のほかに、読み出し電流ＩＲＥＡＤを生成するための電源（電圧源）Ｖｄｄ，Ｖｓｓ（ＧＮＤ）やスイッチ２５Ａ，２５Ｂ，２６を備える。図１８及び図１９において、センスアンプ２１及びラッチ回路２２は、一方の読み出し回路２Ｂ内に設けられる。但し、センスアンプ２１及びラッチ回路２２は、ビット線の配線長に起因した読み出し感度の低減を抑制するため、読み出し回路２Ａ及び読み出し回路２Ｂの両方に、設けられてもよい。
【０１７０】
スイッチ２５Ａは、例えば、Ｐチャネル型電界効果トランジスタ（ＦＥＴ）である。スイッチ２５Ａの電流経路の一端には、電源電圧Ｖｄｄが供給される。スイッチ２５Ａの電流経路の他端は、共通配線ＤＱ１に接続される。スイッチ２５Ａは、制御信号（以下、読み出し電流駆動信号とよぶ）ｂＲＢによって、その動作が制御される。
【０１７１】
スイッチ２５Ｂは、例えば、Ｎチャネル型電界効果トランジスタ（ＦＥＴ）である。スイッチ２５Ｂの電流経路の一端には、グランド電位Ｖｓｓ（ＧＮＤ）が供給される。スイッチ２５Ｂの電流経路の他端は、共通配線ＤＱ２に接続される。スイッチ２５Ｂは、制御信号ＲＢによって、その動作が制御される。
【０１７２】
尚、本構成例１においては、読み出し電流駆動信号ｂＲＢは、制御信号ＲＢと個別に制御される信号として述べるが、読み出し電流駆動信号ｂＲＢと制御信号ＲＢは、互いに相補の信号レベルを示してもよい。つまり、互いに相補の信号レベルを示す場合、読み出し電流駆動信号ｂＲＢが“Ｌ”レベルのとき、制御信号ＲＢが読み出し電流駆動信号ｂＲＢの反転信号（“Ｈ”レベル）を示す。これによって、Ｐチャネル型ＦＥＴのスイッチ２５Ａがオンするのと同時に、Ｎチャネル型ＦＥＴであるスイッチ２５Ｂがオンするように、制御できる。
【０１７３】
図１８及び図１９においては、読み出し回路２Ａ及び読み出し回路２Ｂのそれぞれに、スイッチ２５Ａ，２５Ｂを１つずつ図示しているが、読み出し回路２Ａ，２Ｂ内には、スイッチ２５Ａとスイッチ２５Ｂの両方が設けられ、それぞれ、共通配線ＤＱ１，ＤＱ２に接続されてもよい。
【０１７４】
読み出し回路２Ｂ内には、スイッチ２６が、設けられている。スイッチ２６は、例えば、Ｎチャネル型電界効果トランジスタ（ＦＥＴ）である。スイッチ２６の電流経路の一端は、センスアンプ２１の入力端子に接続され、スイッチ２６の電流経路の他端は、共通配線ＤＱ１に接続される。スイッチ２６のゲートには、制御信号Ｖｃｌが入力され、その信号Ｖｃｌによって、スイッチ２６の動作（オン／オフ）が制御される。このスイッチ２６は、読み出し時に、ＭＴＪ素子に印加される電位が所定の値になるように、調整する。
【０１７５】
図１８に示されるように、読み出し電流ＩＲＥＡＤが、読み出し回路２Ｂから読み出し回路２Ａへ向かって流される場合、読み出し回路２Ｂ内のスイッチ２５Ａがオンされ、共通配線ＤＱ１に電源電位Ｖｄｄが供給される。また、読み出し回路２Ａ内のスイッチ２５Ｂがオンされ、共通配線ＤＱ２にグランド電位Ｖｓｓが供給される。図１８に示される例では、読み出し電流ＩＲＥＡＤは、ＭＴＪ素子１の参照層１１Ｂから記憶層１３Ｂへ流れる。尚、電子の移動方向は、読み出し電流ＩＲＥＡＤが流れる方向と反対方向であるのはもちろんである。
【０１７６】
図１９に示されるように、読み出し電流ＩＲＥＡＤが、読み出し回路２Ａから読み出し回路２Ｂへ向かって流される場合、読み出し回路２Ａ内のスイッチ２５Ａがオンされ、共通配線ＤＱ２に電源電位Ｖｄｄが供給される。また、読み出し回路２Ｂ内のスイッチ２５Ｂがオンされ、共通配線ＤＱ１にグランド電位Ｖｓｓが供給される。図１９に示される例では、読み出し電流ＩＲＥＡＤは、ＭＴＪ素子１の記憶層１３Ｂから参照層１１Ｂへ流れる。
【０１７７】
尚、図１８及び図１９では、読み出し電流ＩＲＥＡＤが電源電位（電圧源）Ｖｄｄを用いて生成される例を示しているが、電圧源の代わりに、定電流源をスイッチ２５Ａの電流経路の一端に接続して、読み出し電流ＩＲＥＡＤを生成してもよいのは、もちろんである。
【０１７８】
図１８及び図１９に示されるＭＲＡＭにおいて、読み出し回路２Ａ，２Ｂによって生成される読み出し電流ＩＲＥＡＤのパルス幅ＴＰは、記憶層１３Ｂ内の磁化がコヒーレントな歳差運動を開始するまでの時間よりも短くなるように、スイッチ２５Ａ，２５Ｂの動作が制御される。より具体的には、読み出し電流ＩＲＥＡＤのパルス幅ＴＰは、（式１７）乃至（式２０）に示される条件を満たすように、設定及び制御される。
【０１７９】
（動作）  
図２０を用いて、図１８及び図１９に示される回路（ＭＲＡＭ）の読み出し動作について、説明する。図２０は、図１８及び図１９に示される回路の読み出し動作のタイミングチャートを示している。ここでは、図１８又は図１９も用いる。図１８及び図１９に示す回路において、ＭＴＪ素子を流れる読み出し電流の向きが異なるのみで、その動作は実質的に同じである。尚、上述したように、読み出しの対象となる選択セルは、図１８及び図１９中において、破線で囲まれたセルＳｅｌｅｃｔｅｄ＿ＭＣであり、選択ワード線はワード線ＷＬ＜１＞、選択ビット線はビット線ＢＬ＜０＞とビット線ｂＢＬ＜０＞である。
【０１８０】
はじめに、選択ワード線ＷＬ＜１＞に電位Ｖｄｄ（“Ｈ”レベル）が供給され、選択ワード線ＷＬ＜１＞が活性化される。これと同時に、選択ビット線ＢＬ＜０＞，ｂＢＬ＜０＞に対するカラム制御信号ＳｅｌｅｃｔｅｄＣＳ（ここでは、ＣＳ＜０＞）の電位が、電位Ｖｓｓ（“Ｌ”レベル）から電位Ｖｄｄ（“Ｈ”レベル）に遷移される。これによって、選択ビット線ＢＬ＜０＞，ｂＢＬ＜０＞に接続されたカラム制御スイッチ３０Ａ，３０Ｂがオンし、ビット線ＢＬ＜０＞，ｂＢＬ＜０＞が活性化される。但し、選択ワード線ＷＬ＜１＞と選択ビット線ＢＬ＜０＞，ｂＢＬ＜０＞は、同時に活性化せずともよい。
【０１８１】
尚、選択セルに対する読み出し動作中、スイッチ２６の制御信号Ｖｃｌは一定の信号レベル（電位）に設定され、オン状態にされている。また、読み出し動作中、非選択ワード線ＷＬ＜０＞には、電位Ｖｓｓが供給され、非選択ビット線に対するカラム制御信号ＯｔｈｅｒＣＳ（ここでは、ＣＳ＜１＞）には電位Ｖｓｓが供給される。すなわち、非選択ワード線ＷＬ＜０＞及び非選択ビット線ＢＬ＜１＞，ｂＢＬ＜１＞は、読み出し動作中、非活性化されている。
【０１８２】
選択ワード線ＷＬ＜１＞及び選択ビット線ＢＬ＜０＞，ｂＢＬ＜０＞が活性化されてから所定の期間Ｔ１，Ｔ２が経過した後、読み出し電流駆動信号ｂＲＢの信号レベルが、電位Ｖｄｄから電位Ｖｓｓに遷移される。これによって、読み出し電流駆動信号ｂＲＢによって制御されるスイッチ（Ｐチャネル型ＦＥＴ）２５Ａがオンし、ビット線ｂＢＬ＜０＞（又は、ＢＬ＜０＞）に電位Ｖｄｄが印加される。また、読み出し動作中、例えば、制御信号ＲＢの信号レベルは、電位Ｖｄｄに一定に設定され、スイッチ（Ｎチャネル型ＦＥＴ）２５Ｂはオンされている。よって、ビット線ＢＬ＜０＞（又は、ｂＢＬ＜０＞）に電位Ｖｓｓが印加される。尚、上述したように、制御信号ＲＢが、読み出し電流駆動信号ｂＲＢの反転信号となってもよい。この場合、読み出し動作において、制御信号ＲＢの信号レベルが、電位Ｖｄｄに一定に設定され、読み出し電流駆動信号ｂＲＢの信号レベルが、電位Ｖｓｓに一定に設定される。
【０１８３】
これによって、読み出し電流ＩＲＥＡＤが、選択セルＳｅｌｅｃｔｅｄ＿ＭＣ内のＭＴＪ素子１に供給される。
【０１８４】
読み出し電流駆動信号ｂＲＢの信号レベルが電位Ｖｓｓに遷移されてから所定の期間Ｔ３が経過した後、データ取り込み信号ＬＣＨの信号レベルが、電位Ｖｓｓから電位Ｖｄｄへ遷移される。  
このように、読み出し電流駆動信号ｂＲＢが駆動されて、読み出し電流ＩＲＥＡＤが出力された後、データ取り込み信号ＬＣＨが駆動されて、ラッチ回路２２がオンされるのは、読み出し電流ＩＲＥＡＤがＭＴＪ素子１を流れることによって生じるビット線の電位変動、すなわち、読み出し信号が、ＭＴＪ素子１の抵抗状態（ＭＲ比）を十分に反映した信号となる前に、ラッチ回路２２が、その不十分な信号をデータとして誤って取り込むのを防ぐためである。
【０１８５】
所定の期間を経過した後、データ取り込み信号ＬＣＨの信号レベルが電位Ｖｄｄから電位Ｖｓｓにされ、ラッチ回路２２はデータの取り込みを停止する。  
この後、期間Ｔ４を経過してから、読み出し電流駆動信号ｂＲＢの信号レベルが、電位Ｖｓｓから電位Ｖｄｄにされる。読み出し電流ＩＲＥＡＤは、読み出し電流駆動信号ｂＲＢの信号レベルが、電位Ｖｓｓになっている期間ＴＲＥＡＤの間、選択セル内のＭＴＪ素子に供給されている。  
ラッチ回路２２が停止されてから読み出し電流ＩＲＥＡＤの供給が停止されるのは、上記と同様に、ラッチ回路２２が誤ったデータを取り込むのを防止するためである。
【０１８６】
データ取り込み信号ＬＣＨの信号レベルが電位Ｖｓｓにされてから所定の期間Ｔ５を経過した後、Ｓ／Ａ駆動信号ＥＮの信号レベルが電位Ｖｓｓから電位Ｖｄｄにされる。これによって、センスアンプ２１が駆動し、センスアンプ２１は、読み出し信号（入力信号）ＩＮと参照信号ＲＥＦとを比較して、ＭＴＪ素子１の抵抗状態（ＭＲ比）に対応したビット線の電位変動を検知する。ラッチ回路２２が停止された後に、センスアンプ２１が駆動されることによって、センスアンプ２１はビット線ＢＬ＜０＞，ｂＢＬ＜０＞の変動電位（データ）の増幅を高速に行える。
【０１８７】
ここで、図１７を用いて、センスアンプ２１及びラッチ回路２２の動作について、より具体的に説明する。  
読み出し電流ＩＲＥＡＤが、選択セルＳｅｌｅｃｔｅｄ＿ＭＣ内のＭＴＪ素子１に供給されている状態で、センスアンプ２１は、ＭＴＪ素子１のＭＲ比の影響を受けたビット線ＢＬ＜０＞，ｂＢＬ＜１＞の電位を読み出し信号ＩＮとして、検知する。センスアンプ２１は、検知した読み出し信号ＩＮと参照信号ＲＥＦとの比較結果（電位差）をラッチ回路２２へ出力する。センスアンプ２１の出力をラッチ回路２２が保持し、データとして外部へ出力する。  
図１７の（ｂ）において、読み出し電流ＩＲＥＡＤが出力され、センスアンプ２１の入力となる読み出し信号ＩＮと参照信号ＲＥＦとの間の電位差が検知するのに十分な値（大きさ）になったときに、データ取り込み信号ＬＣＨの信号レベルが“Ｈ（Ｖｄｄ）”レベルであれば、読み出し信号ＩＮと参照信号ＲＥＦに対応する電位は、出力端子ＯＵＴ，ｂＯＵＴに転送される。
【０１８８】
この後、データ取り込み信号ＬＣＨが“Ｈ”レベルから“Ｌ（Ｖｓｓ）”レベルに遷移れても、出力端子ＯＵＴ，ｂＯＵＴ（ノードｎ３，ｎ４）に存在する容量によって、出力端子ＯＵＴ，ｂＯＵＴの電位は保持される。  
この保持状態で、Ｓ／Ａ駆動信号ＥＮが“Ｈ”レベルにされ、それと相補の関係にある制御信号ｂＥＮが“Ｌ”レベルに設定されることによって、出力端子ＯＵＴ，ｂＯＵＴの電位が、電位Ｖｄｄのレベルと電位Ｖｓｓのレベルにそれぞれ増幅される。尚、電位レベルの増幅を高速化するために、出力端子ＯＵＴ，ｂＯＵＴの容量が等しくされることが好ましい。
【０１８９】
そして、読み出し電流駆動信号ｂＲＢの信号レベルが電位Ｖｄｄにされてから所定の期間Ｔ６を経過した後、選択ワード線ＷＬ＜１＞の信号レベルが、電位Ｖｄｄから電位Ｖｓｓにされ、選択ワード線ＷＬ＜１＞が非活性化される。
【０１９０】
また、読み出し電流駆動信号ｂＲＢの信号レベルが電位Ｖｓｓにされてから所定の期間Ｔ７を経過した後、選択されたカラム制御信号ＣＳ＜０＞の信号レベルが、電位Ｖｄｄから電位Ｖｓｓにされ、選択ビット線ＢＬ＜０＞，ｂＢＬ＜０＞が非活性化される。これによって、選択セルｓｅｌｅｃｔｅｄ＿ＭＣと読み出し回路２Ａ，２Ｂが電気的に分離される。  
以上によって、ＭＲＡＭの読み出し動作が終了する。
【０１９１】
上記のように、ＭＴＪ素子に読み出し電流ＩＲＥＡＤが供給されているのは、信号ｂＲＢの信号レベルが、電位Ｖｓｓになっている期間ＴＲＥＡＤである。それゆえ、この期間ＴＲＥＡＤが、記憶層１３Ｂ内の磁化がコヒーレントな歳差運動するまでの時間より短くされる。より具体的には、期間ＴＲＥＡＤが、（式１７）乃至（式２０）を満たすＭＴＪ素子１の磁化反転時間（スイッチング時間）ｔｓｗに、設定される。  
これによって、パルス幅ＴＰが磁化反転時間ｔｓｗ以下の読み出し電流ＩＲＥＡＤを、選択セル内のＭＴＪ素子に供給できる。
【０１９２】
したがって、本構成例１に係るＭＲＡＭによれば、読み出しディスターブが低減されたＭＲＡＭを提供できる。
【０１９３】
（ｃ）  構成例２  
（回路構成）
図２１及び図２２を用いて、本実施形態の適用例であるＭＲＡＭの構成例２について、説明する。ここでは、構成例１で述べた構成例との相違点を主に説明し、共通する構成要素についての説明は、必要に応じて行う。
【０１９４】
図２１に示されるＭＲＡＭは、プリチャージ回路２９Ａ〜２９Ｃを、さらに備えることが、図１８及び図１９に示されるＭＲＡＭと相違している。
【０１９５】
プリチャージ回路２９Ａ〜２９Ｃは、例えば、カラム制御回路３Ａ，３Ｂや読み出し回路２Ａ，２Ｂ内に設けられる。
【０１９６】
図２１に示すように、プリチャージ回路２９Ａ〜２９Ｃは、共通配線ＤＱ１やビット線ｂＢＬ＜０＞，ｂＢＬ＜１＞に接続される。プリチャージ回路２９Ａ〜２９Ｃは、スイッチと電源Ｖｐｒｅから、構成される。スイッチは、例えば、Ｎチャネル型ＦＥＴである。スイッチの電流経路の一端が、電源Ｖｐｒｅに接続され、スイッチの電流経路の他端がビット線ｂＢＬ＜０＞，ｂＢＬ＜１＞又は共通配線ＤＱ１に接続される。スイッチのゲートには、プリチャージ駆動信号ＰＲＥが入力される。この駆動信号ＰＲＥによって、プリチャージ回路２９Ａ〜２９Ｃ内のスイッチの動作（オン／オフ）が制御され、配線に対するプリチャージが制御される。
【０１９７】
プリチャージに用いる電位（以下、プリチャージ電位とよぶ）Ｖｐｒｅの大きさは、読み出し電流ＩＲＥＡＤ及びスイッチ２６に対する供給電位によってビット線／共通配線に印加される電位と、ほぼ同じ大きさ（例えば、電位Ｖｄｄ）に設定される。
【０１９８】
読み出し動作を実行する際、プリチャージ回路２９Ａ〜２９Ｃは、読み出し電流ＩＲＥＡＤをＭＴＪ素子に供給する前に、共通配線ＤＱ１やビット線ｂＢＬ＜０＞，ｂＢＬ＜１＞に、プリチャージ電位Ｖｐｒｅをあらかじめ印加する。尚、読み出し動作時において、プリチャージされるビット線は、高電位に設定されるビット線及び共通配線であって、低電位（Ｖｓｓ）に設定されるビット線はプリチャージされない。また、非選択ビット線は、プリチャージせずともよい。
【０１９９】
図２２は、図２１に示されるＭＲＡＭの読み出し動作を示すタイミングチャートである。  
図２２に示すように、本構成例２においては、はじめに、プリチャージ駆動信号ＰＲＥの信号レベルが電位Ｖｓｓから電位Ｖｄｄにされ、プリチャージ回路２９Ａ〜２９Ｃが駆動する。これによって、ビット線及び共通配線に、プリチャージ電位Ｖｐｒｅが印加される。
【０２００】
そして、所定の期間が経過した後、プリチャージ駆動信号ＰＲＥの信号レベルが、電位Ｖｄｄから電位Ｖｓｓにされ、プリチャージ回路２９Ａ〜２９Ｃ内のスイッチがオフする。これによって、プリチャージ回路２９Ａ〜２９Ｃが、各配線から電気的に分離され、各配線のプリチャージが終了する。
【０２０１】
プリチャージ駆動信号ＰＲＥの信号レベルが電位Ｖｓｓにされてから所定の期間Ｔ０が経過した後、選択ワード線ＷＬ＜１＞に電位Ｖｄｄが供給され、カラム制御信号ＣＳ＜０＞の信号レベルが、電位Ｖｄｄにされる。これによって、選択ワード線ＷＬ＜１＞及び選択ビット線ＢＬ＜０＞，ｂＢＬ＜０＞が活性化される。これ以降の動作は、図２０に示される動作と同様である。
【０２０２】
このように、プリチャージ回路２９Ａ〜２９Ｃは、選択ワード線ＷＬ＜１＞や選択ビット線ＢＬ＜０＞，ＢＬ＜１＞が活性化される前に、ビット線及び共通配線に対してプリチャージ電位Ｖｐｒｅを供給し、各配線をプリチャージする。
【０２０３】
図１８及び図１９に示すＭＲＡＭにおいては、ビット線や共通配線は、読み出し電流ＩＲＥＡＤ及びスイッチ２６の供給電位によって、充電される。この場合では、配線の充電の開始と読み出し電流の供給の開始が実質的に同時に実行されるので、読み出し電流駆動信号ｂＲＢ（スイッチ２５Ａ）の応答速度やビット線／共通配線の配線容量に起因して、読み出し電流ＩＲＥＡＤの電流値が所定の値に達するまでの時間が長くなる。すなわち、図１の（ｂ）に示される読み出し電流の立ち上がり期間ｔ１〜ｔ２が長くなり、読み出し電流ＩＲＥＡＤのパルス幅ＴＰが大きくなる。
【０２０４】
一方、図２１に示すように、プリチャージ回路２９Ａ〜２９Ｃがビット線及び共通配線をプリチャージすることによって、読み出し電流ＩＲＥＡＤの立ち上がり時間ｔ１〜ｔ２において、ビット線や共通配線の寄生容量に充電される読み出し電流の電荷量が小さくなる。その結果として、配線遅延の影響を緩和でき、より短いパルス幅ＴＰの読み出し電流ＩＲＥＡＤを用いて、読み出し動作を実行できる。  
図２３は、ビット線の配線容量が２００ｆＦ、ＭＴＪ素子１と選択トランジスタＴｒとの抵抗値の合計が１５ｋΩに設定された場合における読み出し信号の時間変化のシミュレーション結果を示している。図２３の横軸は時間（単位：ｎｓｅｃ）を示し、図２３の縦軸は読み出し信号に対応する電圧（単位：ａ．ｕ．）を示している。図２３に示すように、プリチャージを行わなかった場合においては、読み出し信号が立ち上がって飽和するまでに、７ｎｓｅｃ程度を要している。一方、本例のように、各配線のプリチャージが実行された場合には、読み出し信号が、２ｎｓｅｃ程度で所定のレベルに達している。
【０２０５】
このように、配線を充電する時間が短くなり、選択セル内のＭＴＪ素子に記憶されたデータを、高速に読み出すことができる。また、配線容量の影響を低減されるので、読み出し電流のパルス幅ＴＰをより短くできる。さらに、配線に起因するパルス幅ＴＰの変動が小さくなるので、ＭＲＡＭの動作が安定化される。
【０２０６】
したがって、図２１に示される本構成例２のＭＲＡＭによれば、読み出しディスターブを低減できると共に、プリチャージ回路２９Ａ〜２０Ｃをさらに備えることによって、読み出し動作の高速化を図ることができる。
【０２０７】
（ｄ）  読み出す電流に対するメモリセル数の影響  
図２４及び図２５を用いて、ビット線に接続されたメモリセルの個数が、読み出し電流に及ぼす影響について、検討する。
【０２０８】
図１５に示すＭＲＡＭのように大規模なメモリセルアレイが構成された場合、読み出し電流ＩＲＥＡＤのパルス幅ＴＰを、どの程度まで小さくできるかは、センスアンプ２１によって検知される読み出し信号の大きさや、図１の（ｂ）に示される読み出し電流ＩＲＥＡＤの立ち上がりの遅延時間ｔ１〜ｔ２も影響する。
【０２０９】
例えば、センスアンプ２１は、ＭＴＪ素子１のＭＲ比の大きさに相関して、より大きな読み出し信号を検知する。例えば、ＭＴＪ素子の抵抗値が数ｋΩの場合、１００％以上のＭＲ比が得られることが望ましい。
【０２１０】
また、読み出し電流のパルスの立ち上がり時間ｔ１〜ｔ２は、ビット線や共通配線など、読み出し電流ＩＲＥＡＤが流れる配線の抵抗値及び容量の影響を受ける。  
但し、ビット線や共通配線の抵抗値は、メモリセルＭＣを構成するＭＴＪ素子１及び選択トランジスタＴｒの抵抗値に比べて、十分に小さい。よって、ここでは、読み出し電流ＩＲＥＡＤが流れる配線経路において、ＭＴＪ素子１と選択トランジスタの抵抗値を考慮し、配線の抵抗値は実質的に０として、検討する。
【０２１１】
図２４は、ＭＴＪ素子１と選択トランジスタＴｒの抵抗値の合計が１５ｋΩの場合において、読み出し電流ＩＲＥＡＤによって生じる電圧（読み出し信号）の経時変化のシミュレーション結果を、示している。図２４の横軸は、時間（単位：ｎｓｅｃ）を示し、図２４の縦軸は、電圧（単位：ａ．ｕ．）を示している。図２４に示されるシミュレーションにおいて、ビット線ＢＬの配線容量は、２０ｆＦ、５０ｆＦ、１００ｆＦ、２００ｆＦ及び５００ｆＦにそれぞれ設定されている。尚、図２４においては、読み出し電流駆動信号ｂＲＢの信号の立ち上がり時間を１ｎｓｅｃに設定している。
【０２１２】
図２４に示されるように、配線の容量が大きくなると、電圧（読み出し電流）の立ち上がり時間が長くなる。これは、ビット線などの配線容量によって、データの読み出しが可能な最小なパルス幅が規定されることを意味する。
【０２１３】
配線容量は、配線の長さや幅、隣接する配線間の間隔などに依存する。例えば、配線の幅が１００ｎｍ、隣接する配線間のスペースが１００ｎｍ、酸化シリコンを用いた層間絶縁膜の厚さを２０００ｎｍと設定した場合、１μｍの配線長に対する配線容量は、約０．２ｆＦになる。
【０２１４】
図２５は、１本のビット線に接続されるメモリセルの個数と読み出し電流ＩＲＥＡＤの最小パルス幅との関係を示している。図２５の横軸は、１本のビット線に接続されるメモリセルの個数を示し、図２５の縦軸は、読み出し電流の最小パルス幅を示している。図２５においては、１つのメモリセル（図１６参照）のビット線の延在方向のサイズを、２００ｎｍと設定して、検証している。ここでは、図２３において、あるパルス幅の範囲内で、特性線がカーブして飽和していれば、そのパルス幅を有する読み出し電流を用いて、正常にデータの読み出しが可能であるとした。
【０２１５】
読み出し電流のパルス幅ＴＰは、ビット線に接続されたメモリセルの個数に応じて、図２５中の実線が示す値以下にする必要がある。  
図２５に示される傾向から、１本のビット線ＢＬに接続されるメモリセル数が、５０００個以下であれば、読み出し電流ＩＲＥＡＤのパルス幅ＴＰを、８ｎｓｅｃ以下にできる。
【０２１６】
よって、メモリセルアレイの規模が大きいＭＲＡＭを構成した場合において、メモリセルの個数を考慮することで、読み出し電流のパルス幅ＴＰを設定することができる。  
したがって、本発明の実施形態によれば、読み出しディスターブを低減した磁気抵抗効果メモリを提供できる。
【０２１７】
４．その他  
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０２１８】
１：ＭＴＪ素子（磁気抵抗効果素子）、２，２Ａ，２Ｂ：読み出し回路、Ｔｒ：選択トランジスタ、ＢＬ，ｂＢＬ：ビット線、ＷＬ：ワード線、３０：スイッチ（カラム制御スイッチ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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