(57)【要約】【課題】窒化物半導体装置の表面安定化を実現し、これにより、電流コラプスを抑制した窒化物半導体装置を提供する。【解決手段】第１の窒化物半導体からなるキャリア走行層１０３と、キャリア走行層１０３の上方に設けられた第２の窒化物半導体からなるキャリア供給層１０４と、キャリア走行層１０３とオーミック接触するソース電極１０６及びドレイン電極１０７と、キャリア供給層１０４の上方に設けられたゲート電極１１０とを備え、ゲート電極１１０とドレイン電極１０７との間において、キャリア供給層１０４の表面の少なくとも一部が、構成元素として窒素元素を含む窒化物絶縁膜で覆われ、窒化物絶縁膜において、窒素元素の含有量が他の構成元素の含有量の合計よりも多い。【選択図】図１
2010206110.tif 000002
【特許請求の範囲】
【請求項１】
第１の窒化物半導体からなるキャリア走行層と、
前記キャリア走行層の上方に設けられた、第２の窒化物半導体からなるキャリア供給層と、
前記キャリア走行層とオーミック接触するソース電極及びドレイン電極と、
前記キャリア供給層の上方に設けられたゲート電極とを備え、
前記ゲート電極と前記ドレイン電極との間において、前記キャリア供給層の表面の少なくとも一部が、構成元素として窒素元素を含む窒化物絶縁膜で覆われ、
前記窒化物絶縁膜において、窒素元素の含有量が他の構成元素の含有量の合計よりも多い
窒化物半導体装置。
【請求項２】
前記キャリア供給層における前記ゲート電極の直下の領域であって、ゲート領域より前記ドレイン電極側の領域とゲート領域との表面が、前記窒化物絶縁膜で完全に覆われている
請求項１に記載の窒化物半導体装置。
【請求項３】
前記キャリア供給層における前記ゲート領域と前記ドレイン電極との間の領域の表面が、前記窒化物絶縁膜で完全に覆われている
請求項１に記載の窒化物半導体装置。
【請求項４】
前記キャリア供給層における前記ソース電極と前記ドレイン電極との間の領域の表面が、前記窒化物絶縁膜で完全に覆われている
請求項１に記載の窒化物半導体装置。
【請求項５】
前記窒化物絶縁膜は、シリコン窒化膜である
請求項１に記載の窒化物半導体装置。
【請求項６】
前記窒化物絶縁膜は、窒化アルミニウム膜である
請求項１に記載の窒化物半導体装置。
【請求項７】
前記窒化物絶縁膜は、窒化アルミニウムガリウム膜である
請求項１に記載の窒化物半導体装置。
【請求項８】
前記窒化物絶縁膜は、ゲート絶縁膜である
請求項１に記載の窒化物半導体装置。
【請求項９】
前記キャリア供給層には、該キャリア供給層のゲート領域の一部が除去されることにより凹部が形成され、
前記凹部内に前記窒化物絶縁膜及び前記ゲート電極が形成される
請求項８に記載の窒化物半導体装置。
【請求項１０】
前記窒化物絶縁膜は、前記ゲート電極の脇に設けられた第１の窒化物絶縁膜と、前記ゲート電極と前記キャリア供給層との間に設けられたゲート絶縁膜としての第２の窒化物絶縁膜とからなる
請求項１に記載の窒化物半導体装置。
【請求項１１】
前記第１の窒化物絶縁膜には、該第１の窒化物絶縁膜のゲート領域の一部が除去されることにより凹部が形成され、
該凹部内に前記第２の窒化物絶縁膜及び前記ゲート電極が形成される
請求項１０に記載の窒化物半導体装置。
【請求項１２】
前記キャリア供給層には、該キャリア供給層の前記ゲート領域の一部が除去されることにより凹部が形成される
請求項１１に記載の窒化物半導体装置。
【請求項１３】
前記凹部内における前記窒化物絶縁膜の膜厚は、該凹部内以外の領域における前記窒化物絶縁膜の膜厚より薄い
請求項９、１１及び１２の何れか１項に記載の窒化物半導体装置。
【請求項１４】
前記凹部内の前記窒化物絶縁膜の膜厚と、前記凹部の底部を構成する前記キャリア供給層の膜厚との合計が１５ｎｍ以下である
請求項９又は１２に記載の窒化物半導体装置。
【請求項１５】
前記第１の窒化物半導体はアンドープ窒化ガリウムであり、
前記第２の窒化物半導体はｎ型窒化アルミニウムガリウムである
請求項１０〜１２の何れか１項に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体装置に関し、特に、電流コラプス現象を低減し、かつ高電圧動作が可能であり、高出力を実現できる窒化物半導体装置に関する。
【背景技術】
【０００２】
III−Ｖ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の、一般式がＡｌxＧａ1-x-yＩｎyＮ（但し、０≦ｘ≦１、０≦ｙ≦１）で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用して短波長光学素子へ応用することのみならず、高い破壊電界と飽和電子速度という特徴から、電子デバイスへ応用することも検討されている。
【０００３】
例えばIII−Ｖ族窒化物半導体、特にＧａＮ系の窒化物半導体（例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ又はこれら以外のＧａＮを含む混晶若しくは積層体）を用いたデバイス（窒化物半導体装置）としてトランジスタがある。特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌxＧａ1-xＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現われる二次元電子ガス（２Dimensional Electron Gas：以下、２ＤＥＧと呼称）を利用するヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor：以下、ＨＦＥＴと呼称）は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴでは、キャリア供給層（ｎ型ＡｌＧａＮショットキー層）からの電子の供給に加え、自発分極及びピエゾ分極からなる分極効果による電子の供給がある。その電子密度は１０13ｃｍ-2を超え、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴと比べて１桁程度も大きい。このように、III−Ｖ族窒化物半導体を用いたＨＦＥＴでは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が実現可能である。さらに、III−Ｖ族窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）を有するため、III−Ｖ族窒化物半導体を用いたＨＦＥＴは高い耐圧特性をも示す。従って、III−Ｖ族窒化物半導体を用いたＨＦＥＴではゲート・ドレイン電極間の耐圧を１００Ｖ以上とすることが可能である。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、III−Ｖ族窒化物半導体を用いたＨＦＥＴを中心とする電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されており、耐圧の向上、電流コラプスの抑制、及び高出力を実現可能なＨＦＥＴが報告されている（特許文献１参照）。
【０００４】
図１２は、特許文献１に開示された絶縁ゲートＨＦＥＴの構造を模式的に示す断面図である。
【０００５】
このＨＦＥＴでは、図１２に示すように、基板１００１上にバッファ層１００２としてのＡｌＮ層、キャリア走行層１００３としてのＧａＮ層、及びキャリア供給層１００４としてのＡｌＧａＮ層が順次形成されている。また、キャリア供給層１００４上には、ソース電極１００５及びドレイン電極１００６が形成され、更に、第１の絶縁膜１００７が成膜されている。ソース電極１００５及びドレイン電極１００６の間の第１の絶縁膜１００７及びキャリア供給層１００４の一部は除去され、リセス構造が形成されている。また、第１の絶縁膜１００７及びキャリア供給層１００４上には、ゲート絶縁膜１００９が成膜されている。また、第１の絶縁膜１００７及びキャリア供給層１００４のリセス部分１００８を埋め込み、かつソース電極１００５側と比較してドレイン電極１００６側が長くなるようにゲート電極１０１０が形成されている。また、ゲート電極１０１０及びゲート絶縁膜１００９上には、保護膜１０１１が成膜されている。以上の構成により、高電圧動作可能な高出力のＨＦＥＴが得られる。
【０００６】
ところで、III−Ｖ族窒化物半導体を用いたＨＦＥＴの課題のひとつとして、電流コラプスがある。電流コラプスの発生メカニズムに関しては、様々なモデルが提起されている。例えばゲートストレス印加時にゲート電極よりＡｌＧａＮ層（キャリア供給層）の表面準位に電子が注入されてゲート端において仮想ゲートが生じることによるとするモデルがある。また、結晶成長終了時あるいはデバイスプロセス中にＡｌＧａＮ層（キャリア供給層）表面で生じる窒素空孔やダングリングボンド等に起因した表面欠陥が表面準位を形成することによるとするモデルがある。さらにはバッファ層中の深い準位へのホットエレクトロン注入やゲートバイアスに誘起された歪が電流コラプスの原因であるとするモデルがある。しかし、ＳｉＮ膜等による表面パッシベーション膜で電流コラプスが抑制されるという事実から、表面欠陥準位の荷電状態の変化に起因するとのモデルが有力と考えられる。
【０００７】
このように、III−Ｖ窒化物半導体を用いたＨＦＥＴの表面に関連した主要な問題である電流コラプスは、ＨＦＥＴの表面あるいはその近傍に存在する欠陥準位と深く関係した現象であるため、ＨＦＥＴの表面安定手法が求められている。
【０００８】
上述したように、窒化物半導体装置の特性はその表面状態に極めて敏感である。従って、窒化物半導体装置の表面安定化のために、例えば窒化物半導体層の積層体の最表面層上にシリコン窒化（ＳｉＮ）保護膜を形成する手法がとられる（特許文献２参照）。ＳｉＮ保護膜を設けることで、ゲート電極にバイアス印加した際に生じる電流コラプスをある程度抑制することができる。
【特許文献１】国際公開第２００６／００１３６９号
【特許文献２】特開２００５−２８６１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のＳｉＮ保護膜を設ける手法では、電流コラプスの発生をある程度抑制することは可能であるが、必ずしも十分であるとはいえない。また、窒化物半導体装置を高周波動作させるためには、特許文献１で用いられているような利得を低下させるゲートフィールドプレートは排除することが望ましいが、ゲートフィールドプレートを用いない場合、更に電流コラプスの抑制が求められる。そこで、更なる微細化要求に伴って高電圧化と高電力密度化への要求が高まってくると、窒化物半導体装置の表面安定化をより高レベルでかつ確実なものとする必要がある。
【００１０】
そこで本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、窒化物半導体装置の表面安定化を実現し、これにより、電流コラプスを抑制した窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
かかる課題を解決するために、本発明に係る窒化物半導体装置は、窒化物半導体層表面を、構成元素として窒素を含み、且つ窒素元素の含有量が他の構成元素の含有量の合計よりも多い（窒素リッチな）窒化物絶縁膜で覆う構成を有する。
【００１２】
具体的には、本発明の窒化物半導体装置は、第１の窒化物半導体からなるキャリア走行層と、前記キャリア走行層の上方に設けられた、第２の窒化物半導体からなるキャリア供給層と、前記キャリア走行層とオーミック接触するソース電極及びドレイン電極と、前記キャリア供給層の上方に設けられたゲート電極とを備え、前記ゲート電極と前記ドレイン電極との間において、前記キャリア供給層の表面の少なくとも一部が、構成元素として窒素元素を含む窒化物絶縁膜で覆われ、前記窒化物絶縁膜において、窒素元素の含有量が他の構成元素の含有量の合計よりも多い。ここでいうゲート電極とドレイン電極との間の領域とは、ゲート電極直下の領域も含む。
【００１３】
このような構成により、電流コラプス現象を抑制し、さらに高周波利得を改善することが可能となる。
【００１４】
本発明の窒化物半導体装置では、前記キャリア供給層における前記ゲート電極の直下の領域であって、ゲート領域より前記ドレイン電極側の領域と前記ゲート領域との表面が、前記窒化物絶縁膜で完全に覆われていることが好ましい。
【００１５】
本発明の窒化物半導体装置では、前記キャリア供給層における前記ゲート領域と前記ドレイン電極との間の領域の表面が、前記窒化物絶縁膜で完全に覆われていることが好ましい。
【００１６】
本発明の窒化物半導体装置では、前記キャリア供給層における前記ソース電極と前記ドレイン電極との間の領域の表面が、前記窒化物絶縁膜で完全に覆われていることが好ましい。
【００１７】
本発明の窒化物半導体装置では、前記窒化物絶縁膜は、シリコン窒化膜とすることができる。
【００１８】
本発明の窒化物半導体装置では、前記窒化物絶縁膜は、窒化アルミニウム膜とすることができる。
【００１９】
本発明の窒化物半導体装置では、前記窒化物絶縁膜は、窒化アルミニウムガリウム膜とすることができる。
【００２０】
本発明の窒化物半導体装置では、前記窒化物絶縁膜は、ゲート絶縁膜とすることができる。
【００２１】
本発明の窒化物半導体装置では、前記キャリア供給層には、該キャリア供給層の前記ゲート領域の一部が除去されることにより凹部が形成され、該凹部内に前記窒化物絶縁膜及び前記ゲート電極が形成されることが好ましい。
【００２２】
本発明の窒化物半導体装置では、前記窒化物絶縁膜は、前記ゲート電極の脇に設けられた第１の窒化物絶縁膜と、前記ゲート電極と前記キャリア供給層との間に設けられたゲート絶縁膜としての第２の窒化物絶縁膜とからなることが好ましい。
【００２３】
本発明の窒化物半導体装置は、前記第１の窒化物絶縁膜には、該第１の窒化物絶縁膜のゲート領域の一部が除去されることにより凹部が形成され、該凹部内に前記第２の窒化物絶縁膜及び前記ゲート電極が形成されることが好ましい。
【００２４】
本発明の窒化物半導体装置では、前記キャリア供給層には、該キャリア供給層のゲート領域の一部が除去されることにより凹部が形成されることが好ましい。
【００２５】
本発明の窒化物半導体装置では、前記凹部内における前記窒化物絶縁膜の膜厚は、前記凹部内以外の領域における前記窒化物絶縁膜の膜厚より薄いことが好ましい。
【００２６】
本発明の窒化物半導体装置では、前記凹部内の前記窒化物絶縁膜の膜厚と、前記凹部の底部を構成する前記キャリア供給層の膜厚との合計が１５ｎｍ以下であることが好ましい。
【００２７】
本発明の窒化物半導体装置では、前記第１の窒化物半導体はアンドープ窒化ガリウムであり、前記第２の窒化物半導体はｎ型窒化アルミニウムガリウムであることが好ましい。
【発明の効果】
【００２８】
本発明により、窒化物半導体装置において、電流コラプスやゲートリーク電流を抑制することが可能となり、高出力特性を有する窒化物半導体装置を実現することができる。また、窒化物半導体装置の高周波利得を改善することが可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお本願では窒化物絶縁膜について、例えばシリコン窒化膜（ＳｉＮｘ）を単にＳｉＮと表記するが、これはシリコン窒化膜のＳｉとＮとの組成比が１：１である場合のみを意味するものではない。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるＨＦＥＴの構造を模式的に示す断面図である。
【００３１】
図１に示すように、本実施形態のＨＦＥＴでは、例えば、シリコン（Ｓｉ）からなる高抵抗の基板１０１の上に、高抵抗の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ（０＜ｘ≦１））からなる厚さ２００〜２０００ｎｍのバッファ層１０２と、アンドープの窒化ガリウム（ＧａＮ）からなる厚さ１０００ｎｍ(５００〜３０００ｎｍ)のキャリア走行層１０３と、ｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ（０＜ｙ≦１））からなる厚さ５〜５０ｎｍのキャリア供給層１０４とが順次積層されてなる積層体が形成されている。そして、この積層体の上には、ＳｉＮからなる厚さ９０ｎｍ（３０〜２００ｎｍ）の第１の窒化物絶縁膜１０５が形成されている。ここで、「高抵抗」とは、ＨＦＥＴの通常動作時に電流が流れないという意味で用いられ、いわゆる半絶縁性層も高抵抗層と呼ぶ。
【００３２】
第１の窒化物絶縁膜１０５及びキャリア供給層１０４は、Ｔｉ／Ａｌ系のソース電極（以下、ソースと呼称）１０６及びドレイン電極（以下、ドレインと呼称）１０７がキャリア走行層１０３とオーミック接触するように、ソース１０６及びドレイン１０７が形成される部分において一部ないし全部が除去されており、オーミックリセス構造が形成されている。そして、第１の窒化物絶縁膜１０５及びキャリア供給層１０４は、ゲート電極（以下、ゲートと呼称）１１０が形成される部分において一部が除去されており、ゲートリセス構造１０９が形成されている。つまり、キャリア供給層１０４はキャリア供給層１０４のゲート領域の一部が除去されることによりリセス（凹部）が形成され、第１の窒化物絶縁膜１０５は第１の窒化物絶縁膜１０５のゲート領域の一部が除去されることによりリセスが形成されている。このゲートリセス構造１０９により露出するキャリア供給層１０４を覆うように、ゲート絶縁膜として、厚さ１〜１０ｎｍのＳｉＮ膜（シリコン窒化物）が第２の窒化物絶縁膜１０８として形成され、その上にゲート１１０が形成されている。
【００３３】
キャリア供給層１０４の表面のゲート１１０脇（両側）に設けられている第１の窒化物絶縁膜１０５の組成、及びゲート１１０とキャリア供給層１０４との間に設けられた第２の窒化物絶縁膜１０８の組成では、窒素元素の含有量がシリコン元素の含有量よりも多くなっている。
【００３４】
ゲートリセス構造１０９のリセス内の第２の窒化物絶縁膜１０８の膜厚と、ゲートリセス構造１０９のリセスの底部を構成するキャリア供給層１０４の膜厚との合計は１５ｎｍ以下である。これにより、相互コンダクタンスを高めることが可能となる。
【００３５】
本実施形態のＨＦＥＴは、第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８から構成される窒化物絶縁膜がその表面を覆い、ゲートリセス構造１０９のリセス内の窒化物絶縁膜の膜厚が該リセス内以外の領域における窒化物絶縁膜の膜厚より薄い構造を有する。
【００３６】
図２は、本実施形態のＨＦＥＴの作製プロセスの一例を説明するための図である。
まず、基板１０１上に、バッファ層１０２と、キャリア走行層１０３と、キャリア供給層１０４とが順次エピタキシャル成長されてなる積層体を形成し、その積層体の上面の全面に第１の窒化物絶縁膜１０５としてＳｉＮ膜を形成する（図２（ａ））。
【００３７】
ここで、第１の窒化物絶縁膜１０５であるＳｉＮ膜の成膜条件は、ＳｉＮ膜中の窒素とシリコンとの組成比が窒素リッチとなる条件が望ましく、さらにはＳｉＮ膜中の水素含有量が１０％以下となる条件が望ましい。ＳｉＮ膜の成膜方法に特に制限は無いが、減圧ＣＶＤ（化学気相成長法）装置、スパッタ装置、平行平板型ＰＥＣＶＤ（プラズマＣＶＤ）装置、ＥＣＲＣＶＤ（有磁場マイクロ波プラズマ）装置、又はＩＣＰＣＶＤ（誘導結合プラズマ）装置等によりＳｉＮ膜を成膜することができる。特に、減圧ＣＶＤ装置を用いてＳｉＮ膜を成膜する場合、アンモニア（ＮＨ3）に対してシラン（ＳｉＨ4）の分圧を抑制した条件でＳｉＮ膜を成膜することができ、窒素リッチな組成かつ水素含有量を低減する条件が得やすいため、減圧ＣＶＤ装置を用いる成膜は好ましい成膜方法である。例えば、本実施形態におけるＳｉＮ膜は、減圧ＣＶＤ装置を用いて成膜され、モノシランガス流量をアンモニアガス流量よりも抑制し、窒素ガスを混合して、成膜速度を０．０５〜５ｎｍ／ｍｉｎとして成膜されている。
【００３８】
次に、成膜された第１の窒化物絶縁膜１０５上にフォトレジスト２１０を塗布して、フォトレジスト２１０のゲートリセス構造１０９が形成される領域の上方の部分を窓開けする（図２（ｂ））。そして、第１の窒化物絶縁膜１０５とキャリア供給層１０４とをドライエッチングすることで、第１の窒化物絶縁膜１０５を貫通してキャリア供給層１０４内部に達するリセスを形成し、リセス底部のキャリア供給層１０４を例えば５〜１５ｎｍまで薄層化することによりゲートリセス構造１０９を形成した後、フォトレジスト２１０を除去する（図２（ｃ））。
【００３９】
次に、ゲート絶縁膜としての第２の窒化物絶縁膜１０８を第１の窒化物絶縁膜１０５の全面及びリセス内のキャリア供給層１０４に形成する（図２（ｄ））。
【００４０】
ここで、第２の窒化物絶縁膜１０８は、第１の窒化物絶縁膜１０５と同様の物質で構成するのが好ましいが、異なっていても良い。
【００４１】
次に、ソース１０６及びドレイン１０７を形成する（図２（ｅ）及び図２（ｆ））。すなわち、ソース１０６及びドレイン１０７がキャリア供給層１０４とキャリア走行層１０３との界面に形成される２次元電子ガス（以下、２ＤＥＧと呼称）と電気的な接続を取るため、オーミックリセス構造がまず形成される（図２（ｅ））。そして、ソース１０６及びドレイン１０７がオーミックリセス構造のリセス内に形成された後、アニールによりソース１０６及びドレイン１０７と２ＤＥＧとのオーミック接触が形成される（図２（ｆ））。
【００４２】
このとき、オーミックリセス構造は、ゲートリセス構造１０９と同様にフォトレジスト（図示せず）を第２の窒化物絶縁膜１０８上に塗布後、フォトレジストのオーミックリセス構造が形成される領域の上方の部分を窓開けし、ドライエッチングにより第２の窒化物絶縁膜１０８、第１の窒化物絶縁膜１０５及びキャリア供給層１０４を除去し、さらにキャリア走行層１０３を例えば表面から１０〜５０ｎｍの深さまで除去することにより形成される（図２（ｅ））。
【００４３】
なお、ソース１０６及びドレイン１０７と２ＤＥＧとのオーミックコンタクトがとれていれば、オーミックリセス構造は形成されず、ソース１０６及びドレイン１０７はキャリア供給層１０４表面に形成されてもよい。また、オーミックリセス構造を形成する場合も、必ずしもキャリア供給層１０４を貫通するリセスが形成される必要はなく、薄層化された５〜１０ｎｍの厚みのキャリア供給層１０４がリセス底部に残るようにキャリア供給層１０４内部で止まる深さのリセスが形成されてもよい。
【００４４】
また、キャリア供給層１０４とキャリア走行層１０３との間に高抵抗の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ（０．５＜ｘ≦１））からなる厚さ０．５〜２ｎｍの障壁層が設けられてもよい。その場合のオーミックリセス構造は、第１の窒化物絶縁膜１０５及びキャリア供給層１０４を除去し、さらにキャリア走行層１０３を例えば表面から１０〜５０ｎｍの深さまで除去することで形成され、それにより形成されるリセス内にソース１０６及びドレイン１０７が形成され、ソース１０６及びドレイン１０７と２ＤＥＧとのオーミック接触が形成される。
【００４５】
最後に、第２の窒化物絶縁膜１０８上にフォトレジスト（図示せず）を塗布し、フォトレジストをパターニングした後、パターニングされたフォトレジストをマスクとして、ゲートリセス構造１０９のリセス内にゲート１１０を形成し、フォトレジストを除去する（図２（ｇ））。
【００４６】
なお、基板１０１は高抵抗基板であればＳｉ基板に限られず、例えば、サファイア基板、炭化シリコン基板、ＧａＮ基板、及びＡｌＮ基板等であってもよい。
【００４７】
また、バッファ層１０２は、例えばＧａＮ、ＩｎＮ、及びＡｌＮ等のIII族窒化物半導体、並びにＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶で構成されてもよいし、また、組成の異なる層を何層かに積層した構造であってもよい。また、バッファ層１０２中に、ｎ型不純物として、例えばＳｉ、Ｓ、及びＳｅ等、ｐ型不純物として、例えばＢｅ、Ｃ、及びＭｇ等が添加されてもよい。
【００４８】
また、バッファ層１０２は必ずしも必要ではなく、基板１０１の上にキャリア走行層１０３が結晶成長する場合には設けられなくてもよい。
【００４９】
また、キャリア走行層１０３は、例えばＧａＮ、ＩｎＮ、及びＡｌＮ等のIII族窒化物半導体、並びにＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶のいずれかで構成されてもよい。その中でも特に、クーロン散乱の影響を低減することが可能な結晶性に優れたアンドープＧａＮで構成されることが望ましい。
【００５０】
また、キャリア供給層１０４は、例えばＧａＮ、ＩｎＮ、及びＡｌＮ等のIII族窒化物半導体、並びにＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶のいずれかで構成されてもよい。例えば、キャリア供給層１０４が厚さ５〜５０ｎｍのｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ（０．１＜ｙ≦０．３５））で構成される場合、高周波領域での利得向上のため、キャリア供給層１０４にゲートリセス構造１０９を形成する必要がある。
【００５１】
また、ゲートリセス構造１０９のリセス底部のキャリア供給層１０４は５〜１５ｎｍ程度まで薄層化されることが好ましい。これにより、相互コンダクタンスを高めることが可能となる。
【００５２】
また、ゲートリセス構造１０９においてキャリア供給層１０４は必ずしも薄膜化されなくても良い。例えばキャリア供給層１０４のｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ（０＜ｙ≦１））のＡｌ組成が０．３５＜ｙ≦０．４５の場合、キャリア供給層１０４の膜厚が１５ｎｍ以下となる。従ってこの場合には、ゲートリセス構造１０９形成のために、キャリア供給層１０４の薄層化は実施されず、第１の窒化物絶縁膜１０５のみが除去されても良い。
【００５３】
また、キャリア供給層１０４は、アンドープの窒化物半導体層であってもよいが、２ＤＥＧに形成される電子濃度を大きくするため、Ｎドープの窒化物半導体層であることが好ましい。
【００５４】
また、キャリア走行層１０３とキャリア供給層１０４との界面には、ヘテロ接合が形成される。本実施形態では、キャリア走行層１０３を走行するキャリアに電子を選択しているため、キャリア走行層１０３の伝導帯エネルギーＥｃを、キャリア供給層１０４の伝導帯エネルギーＥｃより低くし、バンド不連続ΔＥｃが存在する態様とすることが好ましい。キャリア走行層１０３を走行するキャリアには正孔を選択することもでき、その際には、キャリア走行層１０３の価電子帯エネルギーＥｖを、キャリア供給層１０４の価電子帯エネルギーＥｖより高くし、バンド不連続ΔＥｖが存在する態様とすることが好ましく、さらに、キャリア供給層１０３にはＢｅ、Ｃ、及びＭｇ等のｐ型不純物を添加することが好ましい。
【００５５】
また、キャリア供給層１０４とキャリア走行層１０３との間に高抵抗の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ（０．５＜ｘ≦１））からなる厚さ０．５〜２ｎｍの障壁層が設けられてもよい。障壁層を設けることで、２ＤＥＧの電子濃度が高められ、最大ドレイン電流を増加させることが可能となり、パワーデバイスの出力を増大させることが可能となる。
【００５６】
また、ソース１０６及びドレイン１０７は、Ｔｉ／Ａｌ系の材料により構成されるとした。しかし、ソース１０６及びドレイン１０７を構成する材料は、２ＤＥＧとオーミック接触する金属種であれば、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、及びＡｕ等の金属であってもよい。また、ソース１０６及びドレイン１０７は、これら金属を積層した構造とすることもできる。
【００５７】
また、ソース１０６及びドレイン１０７は、キャリア供給層１０４を貫通するオーミックリセス構造のリセス内に形成され、キャリア走行層１０３の２ＤＥＧとオーミック接触を形成しているが、２ＤＥＧとオーミック接触が形成できるならば、キャリア供給層１０４にはオーミックリセス構造のリセスが形成されなくてもよい。
【００５８】
また、図１では、ソース１０６とゲート１１０との間、及びドレイン１０７とゲート１１０との間が等間隔に表示されているが、ＨＦＥＴの耐圧向上を実現するためには、ドレイン１０７とゲート１１０との間をソース１０６とゲート１１０との間より広くすることが望ましい。
【００５９】
また、第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８はＳｉＮからなるとしたが、窒化物半導体層（キャリア供給層１０４）表面上に設けられる第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８の組成において、シリコンの含有量より窒素元素の含有量を多くすることが好ましい。これにより、窒化物半導体表面の窒素空孔を低減し、電流コラプスを低減することが可能となる。
【００６０】
図３ＡはＳｉ基板上に減圧ＣＶＤ法により成膜したＳｉＮ膜の組成をオージェ電子分光法により解析した結果を示す図である。図３ＢはＳｉ基板上にプラズマＣＶＤ法により成膜したＳｉＮ膜の組成をオージェ電子分光法により解析した結果を示す図である。
【００６１】
図３Ａに示すように、減圧ＣＶＤ法により成膜したＳｉＮ膜は、シリコン含有率より窒素含有率の多い（窒素リッチな）膜となっていることが分かる。一方、図３Ｂに示すように、プラズマＣＶＤにより成膜したＳｉＮ膜は、窒素含有率よりシリコン含有率の多い（シリコンリッチ）膜となっていることが分かる。
【００６２】
図４Ａ及び図４Ｂは、図１に示すＨＦＥＴの電流コラプスの測定結果を示す図である。図４Ａの測定サンプルとしてのＨＦＥＴにおいては、減圧ＣＶＤ法により成膜したＳｉＮ膜（窒素リッチな組成のＳｉＮ膜）が第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８として用いられている。一方、図４Ｂの測定サンプルとしてのＨＦＥＴにおいては、プラズマＣＶＤ法により成膜したＳｉＮ膜（シリコンリッチなＳｉＮ膜）が第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８として用いられている。
【００６３】
図４Ａ及び図４Ｂより明らかなように、窒素リッチなＳｉＮ膜を用いたＨＦＥＴは、電流コラプスを大幅に抑制することができているのに対して、シリコンリッチなＳｉＮ膜を用いたＨＦＥＴでは、電流コラプスが抑制されているものの、改善の余地が大きい。このように、電流コラプスの原因は、上述したように窒化物半導体層（キャリア供給層１０４）表面の窒素空孔等の欠陥に起因して発生すると考えられることから、減圧ＣＶＤ法により成膜した窒素成分の多いＳｉＮ膜は、窒化物半導体層の窒素空孔の発生を抑制し、結果として欠陥準位を抑制することで電流コラプスを抑制することが可能となる。さらに、減圧ＣＶＤ法による成膜では、成膜速度が遅くプラズマが使用されないことから、プロセス中に発生するダメージがＳｉＮ膜に導入されづらい。従って、減圧ＣＶＤ法により成膜したＳｉＮ膜は電流コラプス抑制に適しているといえる。
【００６４】
図５は、図１に示すＨＦＥＴのゲートリーク電流特性を説明するための図である。
図５より、ＨＦＥＴを絶縁ゲート型のデバイスとすることで、負バイアス側５０Ｖにおけるリーク電流がｎＡオーダーとなっており、ショットキー電極を用いたデバイスと比較して、一桁以上のリーク電流の低減が確認できる。さらに、正バイアス側でのリーク電流もｎＡオーダーとなっていることからゲート１１０に正バイアスを印加でき、ショットキー電極を用いたデバイスと比較して、高出力化が期待できる。
【００６５】
図６は、図１のＨＦＥＴにおいて、ゲート幅を４５０μｍとしたときのＨＦＥＴによる２６．５ＧＨｚでのパワー測定の出力結果を示す図である。
【００６６】
図６より、ＨＦＥＴの飽和出力は実測値３２ｄＢｍ（１．６Ｗ、３．６Ｗ／ｍｍ）となっており、高出力化を実現することができていることがわかる。ＨＦＥＴを実際にパワーデバイスとして使用する場合には、図７に示すような構造とすることが望ましい。すなわち、図７に示すように、保護膜１１１、配線１１３及び裏面電極１１４を図１の構造にさらに備える構造とすることが好ましい。このようなＨＦＥＴは、図１に示したＨＦＥＴを覆う保護膜１１１を形成し、ソース１０６及びドレイン１０７表面の保護膜１１１を開口し、さらに高周波特性を改善するため基板１０１にビアホール１１２を形成し、保護膜１１１の開口内に配線１１３を形成した後、基板１０１裏面に裏面電極１１４を形成することにより作製される。なお、図７に示すＨＦＥＴには、さらに保護膜が形成され、該保護膜には外部とコンタクトを形成する部分について開口が設けられてもよい。このように、ゲート幅を増加させることで、デバイス全体での出力を増加させることができ、ビアホール１１２を形成することで、ソース部分に付加されるインダクタンス成分を低減することができるため、高周波特性を改善することができる。
【００６７】
なお、本実施形態では、第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８として、シリコン元素の含有量より窒素元素の含有量の多いＳｉＮ膜を例示したが、これに限られず、構成元素として窒素を含み、窒素元素の含有量が他の構成元素の含有量の合計よりも多い窒化物絶縁膜であれば、同様の効果が得られる。窒化物半導体層（キャリア供給層１０４）表面に形成される窒化物絶縁膜の組成を窒素リッチとすることにより、窒化物半導体層表面の窒素空孔を低減し、電流コラプスを低減することが可能となる。ＳｉＮ膜のほかに、例えばアルミニウムの含有率よりも窒素含有率の多い窒化アルミニウム膜（ＡｌＮ膜）、アルミニウムとガリウムとの合計の含有率より窒素含有率の多い窒化アルミニウムガリウム膜（ＡｌＧａＮ膜）、及びシリコンと酸素との合計含有率よりも窒素含有率の多いＳｉＯＮ膜等、種々の窒化物絶縁膜を第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８として用いることができる。
【００６８】
また、本実施形態では、ソース１０６とドレイン１０７との間におけるキャリア供給層１０４の表面が、窒素リッチな窒化物絶縁膜（第１の窒化物絶縁膜１０５及び第２の窒化物絶縁膜１０８）で完全に覆われるとした。しかし、ゲート１１０とドレイン１０７との間において、キャリア供給層１０４の表面の少なくとも一部が、構成元素として窒素元素を含む窒素リッチな（窒素元素の含有量が他の構成元素の含有量の合計よりも多い）窒化物絶縁膜で覆われていれば、これに限られない。このとき、キャリア供給層１０４におけるゲート１１０直下の領域であって、ゲート領域よりドレイン１０７側の領域とゲート領域との表面が、窒素リッチな窒化物絶縁膜で完全に覆われていることが好ましい。また、キャリア供給層１０４におけるゲート領域とドレイン１０７との間の領域の表面が、窒素リッチな窒化物絶縁膜で完全に覆われていることがより好ましい。また、キャリア供給層１０４におけるソース１０６とドレイン１０７との間の領域の表面が、窒素リッチな窒化物絶縁膜で完全に覆われていることがさらに好ましい。ここで、窒化物絶縁膜は膜厚方向において全て窒素リッチである必要はなく、少なくともキャリア供給層１０４と窒化物絶縁膜との界面近傍において、窒化物絶縁膜が窒素リッチであればよい。
【００６９】
（第２の実施形態）
図８は、本発明の第２の実施形態におけるＨＦＥＴの構造を模式的に示す断面図である。なお、図１と同様の要素については同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００７０】
本実施形態のＨＦＥＴは、ゲートリセス構造１０９において、キャリア供給層１０４の薄膜化が行われていないという点で第１の実施形態のＨＦＥＴと異なる。キャリア供給層１０４の組成、及び膜厚によっては、キャリア供給層１０４の薄膜化を行わずとも良好な特性を得ることができる。本実施形態のＨＦＥＴでは、キャリア供給層１０４のｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ（０＜ｙ≦１））のＡｌ組成を０．３５＜ｙ≦０．４５とし、キャリア供給層１０４の膜厚を１５ｎｍ以下としている。よってゲートリセス構造１０９においてキャリア供給層１０４が薄層化されていなくとも、高周波利得の劣化を小さく抑えることができる。そのため、ゲートリセス構造１０９において、キャリア供給層１０４は薄層化されず、第１の窒化物絶縁膜１０５のみが除去されている。キャリア供給層１０４を薄層化する場合、数ｎｍオーダーでのエッチング制御が必要となるため、デバイス特性のばらつきを抑えるためには、キャリア供給層１０４の薄層化は避けることが望ましい。
【００７１】
図９は、図８のＨＦＥＴにおける電流コラプスの特性を示す図である。
図９より、キャリア供給層１０４を薄膜化しなくとも、上述した理由により電流コラプスが抑制できていることが分かる。
【００７２】
（第３の実施形態）
図１０は、本発明の第３の実施形態におけるＨＦＥＴの構造を模式的に示す断面図である。なお、図１と同様の要素については同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００７３】
本実施形態のＨＦＥＴは、ゲート絶縁膜である第２の窒化物絶縁膜が形成されていないという点で第１の実施形態のＨＦＥＴと異なる。すなわち、第１の実施形態のＨＦＥＴはＭＩＳ型のＨＦＥＴであったのに対し、本実施形態のＨＦＥＴはショットキー型のＨＦＥＴであるという点で異なる。このように、本発明がＭＩＳ型のＨＦＥＴだけでなくショットキー型のＨＦＥＴにも適用できることは、本発明の原理から明らかである。なぜならば、ゲート１１０脇のキャリア供給層１０４の表面上に形成された第１の窒化物絶縁膜１０５により、電流コラプスが抑制されるからである。
【００７４】
なお、本実施形態においても、第２の実施形態で述べたように、ゲートリセス構造１０９においてキャリア供給層１０４の薄膜化は行われなくてもよい。すなわち、ゲートリセス構造１０９は形成されなくてもよい。
【００７５】
（第４の実施形態）
図１１は、本発明の第４の実施形態におけるＨＦＥＴの構造を模式的に示す断面図である。なお、図１と同様の要素については同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００７６】
本実施形態のＨＦＥＴは、第１の窒化物絶縁膜１０５が形成されず、ゲート絶縁膜としての第２の窒化物絶縁膜１０８が直接キャリア供給層１０４の表面に形成されているという点で第１の実施形態のＨＦＥＴと異なる。すなわち、本実施形態のＨＦＥＴは、本発明の窒化物絶縁膜が第２の窒化物絶縁膜１０８のみにより構成されるという点で第１の実施形態のＨＦＥＴと異なる。このような場合でも、第２の窒化物絶縁膜１０８を窒素リッチとすることにより、電流コラプスを抑制することができる。但し、ゲートリセス構造１０９部分以外のゲート電極１１０におけるゲート容量が増加し、高周波特性が劣化するのを抑制するため、第１の窒化物絶縁膜１０５が形成されることが好ましい。
【００７７】
なお、本実施形態においても、第２の実施形態で述べたように、ゲートリセス構造１０９においてキャリア供給層１０４の薄膜化は行なわなくてもよい。すなわち、ゲートリセス構造１０９は形成されなくてもよい。
【００７８】
本発明でいうゲート領域とは、ゲート電極の下方の領域であって、ＦＥＴにおいて実際にチャネルのＯＮ、ＯＦＦに寄与する部分を意味する。例えば、ゲートリセス構造を設ける場合は、リセス底面部分を意味し、リセスを設けない場合は、ゲート電極と、その下方にある絶縁膜または半導体層が接する部分を意味する。
【００７９】
以上に述べた実施形態は、本発明の実施形態の一例に過ぎず、本発明の技術思想の範囲で適宜変更することができる。各実施形態における基板、半導体層及び電極の膜厚、及び組成は、本発明の効果を損なわない範囲で、適宜変更することができる。
【産業上の利用可能性】
【００８０】
本発明は、窒化物半導体装置に有用であり、特にＨＦＥＴ等に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図２】本発明の第１の実施形態に係るＨＦＥＴの作製プロセスの一例を説明するための図である。
【図３Ａ】減圧ＣＶＤ法により成膜したシリコン窒化膜の組成比を示す図である。
【図３Ｂ】プラズマＣＶＤ法により成膜したシリコン窒化膜の組成比を示す図である。
【図４Ａ】窒素リッチなシリコン窒化膜を用いたＨＦＥＴの電流コラプスの測定結果を示す図である。
【図４Ｂ】シリコンリッチなシリコン窒化膜を用いたＨＦＥＴの電流コラプスの測定結果を示す図である。
【図５】本発明の第１の実施形態に係るＨＦＥＴのゲートリーク電流特性を説明するための図である。
【図６】本発明の第１の実施形態に係るＨＦＥＴのパワー特性を示す図である。
【図７】本発明の第１の実施形態に係るＨＦＥＴを実際のパワーデバイスへ応用する際の構造を示す図である。
【図８】本発明の第２の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図９】本発明の第２の実施形態に係るＨＦＥＴの電流コラプスの測定結果を示す図である。
【図１０】本発明の第３の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図１１】本発明の第４の実施形態に係るＨＦＥＴの構造を模式的に示す断面図である。
【図１２】従来技術におけるＨＦＥＴの構造を模式的に示す断面図である。
【符号の説明】
【００８２】
１０１、１００１    基板
１０２、１００２    バッファ層
１０３、１００３    キャリア走行層
１０４、１００４    キャリア供給層
１０５    第１の窒化物絶縁膜
１０６、１００５    ソース電極
１０７、１００６    ドレイン電極
１０８    第２の窒化物絶縁膜
１０９    ゲートリセス構造
１１０、１０１０    ゲート電極
１１１、１０１１    保護膜
１１２    ビアホール
１１３    配線
１１４    裏面電極
２１０    フォトレジスト
１００７    第１の絶縁膜
１００８    リセス部分
１００９    ゲート絶縁膜
【図１】
2010206110.tif 000003
【図２】
2010206110.tif 000004
【図３Ａ】
2010206110.tif 000005
【図３Ｂ】
2010206110.tif 000006
【図４Ａ】
2010206110.tif 000007
【図４Ｂ】
2010206110.tif 000008
【図５】
2010206110.tif 000009
【図６】
2010206110.tif 000010
【図７】
2010206110.tif 000011
【図８】
2010206110.tif 000012
【図９】
2010206110.tif 000013
【図１０】
2010206110.tif 000014
【図１１】
2010206110.tif 000015
【図１２】
2010206110.tif 000016