(57)【要約】【課題】オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置を提供する。【解決手段】凹凸構造が形成された第１主面を有する第１導電型の半導体基体１０と、半導体基体１０と異なるバンドギャップを有し、半導体基体１０の第１主面１０１上にヘテロ接合を形成して配置されたヘテロ半導体層２０と、ヘテロ半導体層２０が配置された領域に隣接して、半導体基体１０の第１主面上に配置されたゲート絶縁膜３０と、ゲート絶縁膜３０上に配置されたゲート電極４０と、ヘテロ半導体層２０上に配置されたソース電極５０と、半導体基体１０の第２主面１０２上に配置されたドレイン電極６０とを備え、電流駆動部が凹凸構造に沿って形成され、ヘテロ接合の界面における半導体基体１０中の多数キャリアに対するエネルギー障壁の高さが、凹凸構造の凹部底面において凸部上端よりも高く設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
凹凸構造が形成された第１主面を有する第１導電型の半導体基体と、
前記半導体基体と異なるバンドギャップを有し、前記半導体基体の前記第１主面上にヘテロ接合を形成して配置されたヘテロ半導体層と、
前記ヘテロ半導体層が配置された領域に隣接して、前記半導体基体の前記第１主面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ヘテロ半導体層上に配置されたソース電極と、
前記半導体基体の第２主面上に配置されたドレイン電極と
を備え、前記半導体基体、前記ヘテロ半導体層及び前記ゲート絶縁膜が互いに接する電流駆動部が前記凹凸構造に沿って形成され、前記ヘテロ接合の界面における前記半導体基体中の多数キャリアに対するエネルギー障壁の高さが、前記凹凸構造の凹部底面の少なくとも一部において前記凸部上端よりも高いことを特徴とする半導体装置。
【請求項２】
前記ヘテロ半導体層が第１導電型であり、前記ヘテロ半導体層において、前記凹部底面において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凸部上端において前記半導体基体とヘテロ接合する領域の不純物濃度より低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ヘテロ半導体層が第２導電型であり、前記ヘテロ半導体層において、前記凹部底面において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凸部上端において前記半導体基体とヘテロ接合する領域の不純物濃度より高いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ヘテロ半導体層において、前記凹部底面において前記半導体基体とヘテロ接合する領域が第２導電型であり、前記凸部上端において前記半導体基体とヘテロ接合する領域が第１導電型であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記凹部底面の端部の前記ヘテロ接合の界面における前記エネルギー障壁が、前記凹部底面の中央部の前記へテロ接合界面における前記エネルギー障壁より高いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ヘテロ半導体層が第１導電型であり、前記ヘテロ半導体層において、
前記凹部底面の中央部において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凸部上端において前記半導体基体とヘテロ接合する領域の不純物濃度より低く、
前記凹部底面の端部において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凹部底面の中央部において前記半導体基体とヘテロ接合する領域の不純物濃度より低い
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ヘテロ半導体層において、
前記凸部上端及び前記凹部底面の中央部において前記半導体基体とヘテロ接合する領域が第１導電型であり、且つ、前記凹部底面の中央部において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凸部上端において前記半導体基体とヘテロ接合する領域の不純物濃度より低く、
前記凹部底面の端部において前記半導体基体とヘテロ接合する領域が第２導電型である
ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ヘテロ半導体層が第２導電型であり、前記ヘテロ半導体層において、
前記凹部底面の中央部において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凸部上端において前記半導体基体とヘテロ接合する領域の不純物濃度より高く、
前記凹部底面の端部において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凹部底面の中央部において前記半導体基体とヘテロ接合する領域の不純物濃度より高い
ことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記ヘテロ半導体層において、
前記凸部上端において前記半導体基体とヘテロ接合する領域が第１導電型であり、
前記凹部底面の中央部及び前記凹部底面の端部において前記半導体基体とヘテロ接合する領域が第２導電型であり、且つ、前記凹部底面の中央部において前記半導体基体とヘテロ接合する領域の不純物濃度が、前記凹部底面の端部において前記半導体基体とヘテロ接合する領域の不純物濃度より低い
ことを特徴とする請求項５に記載の半導体装置。
【請求項１０】
第１導電型がＮ型であり、第２導電型がＰ型であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体基体が、炭化珪素、窒化ガリウム、及びダイヤモンドのいずれかからなることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ヘテロ半導体層が、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、及びガリウム砒素のいずれかからなることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合を用いて電流制御を行う半導体装置に関する。
【背景技術】
【０００２】
炭化珪素エピタキシャル層と、炭化珪素エピタキシャル層と異なるバンドギャップを有する半導体層（例えば、多結晶シリコン層）とのヘテロ接合を有するトランジスタが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、上記トランジスタのオン抵抗を低減するための一例として、単位面積あたりの「電流駆動部」の長さを長くすることが考えられる。なお、「電流駆動部」とは、炭化珪素エピタキシャル層と多結晶シリコン層、及びゲート絶縁膜が互いに接する領域であり、電流の遮断・導通を制御する部分である。
【０００５】
しかしながら、例えば炭化珪素を用いた縦型半導体装置に上記の凹凸構造を採用した場合、縦型半導体装置の裏面に形成されたドレイン電極からの距離は、凸部までの距離より凹部までの距離の方が短くなる。このため、凸部より凹部にドレイン電界が強くかかり、オフ時にリーク電流が発生しやすくなる。
【０００６】
上記問題点を鑑み、本発明の目的は、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、（イ）凹凸構造が形成された第１主面を有する第１導電型の半導体基体と、（ロ）半導体基体と異なるバンドギャップを有し、半導体基体の第１主面上にヘテロ接合を形成して配置されたヘテロ半導体層と、（ハ）ヘテロ半導体層が配置された領域に隣接して、半導体基体の第１主面上に配置されたゲート絶縁膜と、（ニ）ゲート絶縁膜上に配置されたゲート電極と、（ホ）ヘテロ半導体層上に配置されたソース電極と、（ヘ）半導体基体の第２主面上に配置されたドレイン電極とを備え、半導体基体、ヘテロ半導体層及びゲート絶縁膜が互いに接する電流駆動部が凹凸構造に沿って形成され、ヘテロ接合の界面における半導体基体中の多数キャリアに対するエネルギー障壁の高さが、凹凸構造の凹部底面の少なくとも一部において凸部上端よりも高く設定されている。
【発明の効果】
【０００８】
本発明によれば、炭化珪素エピタキシャル層表面に形成された凹凸構造に沿って電流駆動部が形成され、且つ、凹凸構造の凹部底面のエネルギー障壁高さが凸部上端のエネルギー障壁高さより高いので、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】関連技術の半導体装置の構成を示す模式的な断面図斜視図である。
【図３】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面斜視図である。
【図４】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図５】本発明の第１の実施形態に係る半導体装置のヘテロ接合界面のエネルギーバンド図であり、図５（ａ）は凹部底面におけるエネルギーバンド図であり、図５（ｂ）は凸部上端におけるエネルギーバンド図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図１１】本発明の第１の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図１２】本発明の第１の実施形態の他の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図１３】本発明の第１の実施形態の他の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図１４】本発明の第１の実施形態の他の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図１７】本発明の第４の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１９】本発明の第４の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図２０】本発明の第５の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２１】本発明の第６の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２２】本発明の第７の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１乃至第７の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す第１乃至第７の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、凹凸構造が形成された第１主面１０１を有する第１導電型の半導体基体１０と、半導体基体１０と異なるバンドギャップを有し、半導体基体１０の第１主面１０１上にヘテロ接合を形成して配置されたヘテロ半導体層２０と、ヘテロ半導体層２０が配置された領域に隣接して、半導体基体１０の第１主面１０１上に配置されたゲート絶縁膜３０と、ゲート絶縁膜３０上に配置されたゲート電極４０と、ヘテロ半導体層２０上に配置されたソース電極５０と、半導体基体１０の第２主面１０２上に配置されたドレイン電極６０とを備える。そして、半導体基体１０、ヘテロ半導体層２０及びゲート絶縁膜３０が互いに接する電流駆動部が凹凸構造に沿って形成され、ヘテロ接合の界面における半導体基体１０中の多数キャリアに対するエネルギー障壁の高さが、凹凸構造の凹部底面の少なくとも一部において凸部上端よりも高くなるように、半導体装置１は形成される。なお、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下では、第１導電型がＮ型である場合について例示的に説明する。
【００１３】
半導体装置１のゲート電極４０、ソース電極５０及びドレイン電極６０は、それぞれゲート端子Ｔ１、ソース端子Ｔ２及びドレイン端子Ｔ３に接続される。ゲート端子Ｔ１、ソース端子Ｔ２及びドレイン端子Ｔ３には、半導体装置１を動作させるために所定の電圧が印加される。
【００１４】
図１に示す半導体基体１０は、ドレイン電極６０に接するＮ+型の炭化珪素基板１１とＮ-型の炭化珪素エピタキシャル層１２とが積層された構造である。ここでは半導体基体１０が炭化珪素である場合を説明するが、第１の実施形態では窒化ガリウムやダイヤモンドからなる半導体基体１０も採用可能である。
【００１５】
炭化珪素エピタキシャル層１２の上面の所定領域にヘテロ半導体層２０が配置されている。互いにバンドギャップの異なる炭化珪素エピタキシャル層１２とヘテロ半導体層２０とはヘテロ接合しており、接合界面にエネルギー障壁が存在する。
【００１６】
ゲート絶縁膜３０上に配置されたゲート電極４０は、層間絶縁膜７０によって覆われている。ゲート電極４０とソース電極５０は、層間絶縁膜７０によって電気的に分離されている。ゲート電極４０とヘテロ半導体層２０は、ゲート絶縁膜３０によって電気的に分離されている。また、ドレイン電極６０は、炭化珪素エピタキシャル層１２と接する主面に対向する炭化珪素基板１１の主面にオーミック接続している。
【００１７】
図１は、半導体装置１の基本セルを２つ並べた断面を示している。基本セル毎にヘテロ半導体層２０が形成され、半導体装置１は、複数の基本セルが並列接続された構成で使用されるのが一般的である。以下では図１に示した断面構造を用いて、本発明の第１の実施形態を説明する。なお、基本セルが複数並列接続されたチップの最外周部には、電界効果トランジスタのオフ時における周辺での電界集中を緩和して高耐圧を実現するためのガードリング等の終端構造（図示せず）を含め、パワーデバイス分野で用いられる一般的な終端構造が適用可能である。
【００１８】
以下に、第１の実施形態に係る半導体装置１の基本的な動作について説明する。ここでは、半導体基体１０と異なるバンドギャップを有するヘテロ半導体層２０が多結晶シリコン（Poly-Si）膜である場合について例示的に説明する。以下に示すように、ソース電極５０を接地し、ドレイン電極６０に所定の正のドレイン電圧Ｖｄを印加した状態で、ゲート電極４０の電位を制御することにより、半導体装置１はスイッチング素子として機能する。
【００１９】
ゲート電極４０を接地した状態では、半導体基体１０とヘテロ半導体層２０間のヘテロ接合には逆バイアスが印加される。このため、ヘテロ接合界面に形成されたエネルギー障壁によって、半導体基体１０中の多数キャリアである電子の流れが遮断され、半導体装置１はオフ状態である。
【００２０】
一方、ゲート電極４０に正のゲート電圧Ｖｇが印加されると、半導体基体１０とヘテロ半導体層２０間のヘテロ接合界面にゲート電界が作用し、電界集中によりヘテロ接合界面におけるエネルギー障壁の厚さが薄くなる。そのため、ヘテロ接合を通過するトンネル電流が生じて、半導体装置１はオン状態になる。
【００２１】
上記のように、図１に示した半導体装置１は、ゲート電極４０に印加する電位によってヘテロ接合界面におけるエネルギー障壁の厚さを制御して、ソース電極５０とドレイン電極６０間に流れる電流を制御する。つまり、半導体装置１は、一般的なＭＯＳＦＥＴのような反転型チャネル領域を形成せず、チャネル長がヘテロ障壁の厚さ程度であるためオン抵抗が低い。
【００２２】
既に述べたように、電流の遮断・導通を制御する部分である電流駆動部の長さはＭＯＳＦＥＴのゲート幅に相当し、電流駆動部の単位面積あたりの長さを長くすることにより、半導体装置１のオン抵抗を低減できる。
【００２３】
図２に、半導体基体１０の第１主面１０１に凹凸構造が形成されない関連技術に係る炭化珪素半導体装置の斜視図を示す。図２は、図１に示した半導体装置１からゲート絶縁膜３０、ゲート電極４０及び層間絶縁膜７０を除いた左半分の斜視図に対応する。図２に示したように、半導体基体１０の第１主面１０１に凹凸構造を形成しない関連技術では、炭化珪素エピタキシャル層１２の平坦な表面上にヘテロ半導体層２０が形成され、電流駆動部９０は直線的に形成される。図２中で、電流駆動部９０は太線で示した（以下において同様。）。
【００２４】
一方、本発明の第１の実施形態に係る半導体装置１では、図３に示すように、凹凸構造が形成された半導体基体１０の第１主面１０１上にヘテロ半導体層２０を形成する。図３は、図２と同様に半導体装置１からゲート絶縁膜３０、ゲート電極４０及び層間絶縁膜７０を除いた左半分の斜視図であり、図１は、図３のＸ軸方向、即ちゲート電極４０やソース電極５０が延伸する方向から見た断面図である。図３に示すように、半導体装置１では、半導体基体１０、ヘテロ半導体層２０及びゲート絶縁膜３０が互いに接する電流駆動部９０が、半導体基体１０の第１主面１０１に形成された凹凸構造に沿って形成される。その結果、第１主面１０１に凹凸構造が形成されない場合よりも電流駆動部９０が長くなり、オン抵抗が低くなる。
【００２５】
なお、図３に例示したように、半導体装置１のヘテロ半導体層２０は、低濃度Ｎ型多結晶シリコン膜２１と、低濃度Ｎ型多結晶シリコン膜２１上に配置され、低濃度Ｎ型多結晶シリコン膜２１より不純物濃度の高い高濃度Ｎ型多結晶シリコン膜２２とで構成される。低濃度Ｎ型多結晶シリコン膜２１は、半導体基体１０の第１主面１０１に形成された凹凸構造の凹部底面に接し、高濃度Ｎ型多結晶シリコン膜２２は、凹凸構造の凸部上端に接する。これは、以下の理由による。
【００２６】
単位面積あたりの電流駆動部９０の長さを長くするだけであれば、炭化珪素エピタキシャル層１２の表面に凹凸構造を形成するだけで可能である。しかしながら、炭化珪素エピタキシャル層１２の表面に凹凸構造を形成した場合、凹部底面部は凸部上端部に比べて、（１）ドレイン電極６０までの距離が短い（空乏層幅が狭い）や、（２）電界集中が発生しやすい、等の理由により、凹部底面部におけるヘテロ接合界面での電界が大きくなり、オフ時のリーク電流が発生しやすい。この場合、ヘテロ接合界面の電子に対するエネルギー障壁を全体的に高くすると、オフ時のリーク電流は低減できるが、オン抵抗が高くなってしまう。
【００２７】
しかし、図３に示す半導体装置１では、ヘテロ半導体層２０を、凹部底面において半導体基体１０とヘテロ接合する低濃度Ｎ型多結晶シリコン膜２１と、凸部上端において半導体基体１０とヘテロ接合する高濃度Ｎ型多結晶シリコン膜２２とを積層した構造にすることにより、凹部底面におけるヘテロ接合界面の電子に対するエネルギー障壁が、凸部上端におけるエネルギー障壁より高くなる。このため、ヘテロ接合界面の電界が凹部底面部において大きいことによるオフ時のリーク電流を抑制することができる。
【００２８】
図４は図３をＹ軸方向、即ち半導体装置１の基本セルが配列される方向から見た断面図である。図４において、半導体基体１０とヘテロ半導体層２０との接合部が電流駆動部９０である。ヘテロ半導体層２０の、凹部底面において半導体基体１０とヘテロ接合する領域（領域Ａ）に、低濃度Ｎ型多結晶シリコン膜２１が形成されている。ヘテロ半導体層２０の、凸部上端において半導体基体１０とヘテロ接合する領域（領域Ｂ）に、高濃度Ｎ型多結晶シリコン膜２２が形成されている。
【００２９】
Ｎ-型の炭化珪素エピタキシャル層上に多結晶シリコンを堆積してヘテロ接合を形成した場合、このヘテロ接合における電子に対するエネルギー障壁ΦＢｎは、多結晶シリコンの不純物濃度に依存する。エネルギー障壁ΦＢｎが以下の式（１）に示す関係にあることが、実験的に確かめられている：
ΦＢｎ（高濃度Ｎ型多結晶シリコン）＜ΦＢｎ（低濃度Ｎ型多結晶シリコン）
＜ΦＢｎ（低濃度Ｐ型多結晶シリコン）＜ΦＢｎ（高濃度Ｐ型多結晶シリコン）  ・・・（１）
ここでの「高濃度」、「低濃度」は、多結晶シリコン中の不純物濃度の相対的な差を表している。
【００３０】
したがって、ヘテロ半導体層２０が多結晶シリコンからなる場合、図４に示すように、低濃度Ｎ型多結晶シリコン膜２１上に高濃度Ｎ型多結晶シリコン膜２２を積層する構成を採用することによって、領域Ａのヘテロ接合のエネルギー障壁ΦＢｎ（Ａ）を、領域Ｂのヘテロ接合のエネルギー障壁ΦＢｎ（Ｂ）より高くすることができる。
【００３１】
図５（ａ）及び図５（ｂ）は、図４に示した領域Ａ及び領域Ｂの伝導帯端（Ｅｃ）のオフ時のエネルギーバンド図を模式的に示したものである。図５（ａ）は領域ＡにおけるＮ-型の炭化珪素エピタキシャル層１２と低濃度Ｎ型多結晶シリコン膜２１との界面のエネルギーバンド図を示し、図５（ｂ）は領域ＢにおけるＮ-型の炭化珪素エピタキシャル層１２と高濃度Ｎ型多結晶シリコン膜２２との界面のエネルギーバンド図を示す。
【００３２】
図５（ａ）と図５（ｂ）を比較すると、炭化珪素エピタキシャル層１２中のポテンシャルの傾き（電界）については、領域Ａでの傾きｄＡが領域Ｂでの傾きｄＢより急峻である。一方、領域Ａのエネルギー障壁ΦＢｎ（Ａ）が領域Ｂのエネルギー障壁ΦＢｎ（Ｂ）より高い。したがって、ドレイン電界が領域Ａにおいて領域Ｂより大きくても、ヘテロ半導体層２０中の電子が熱的にエネルギー障壁を越えたり、エネルギー障壁をトンネリングしたりしてオフ時にリーク電流が発生することを抑制できる。
【００３３】
次に、半導体装置１に図４に示した構造を採用した場合の、オン抵抗への影響について説明する。図４に示したように、高濃度Ｎ型多結晶シリコン膜２２とＮ-型の炭化珪素エピタキシャル層１２がなすヘテロ接合界面の垂直部分の長さをＳ、凸部上端部の長さをＵとし、低濃度Ｎ型多結晶シリコン膜２１と炭化珪素エピタキシャル層１２がなすヘテロ接合界面の凹部底面部の長さをＴとする。
【００３４】
既に述べたように、領域Ａでのエネルギー障壁ΦＢｎ（Ａ）は領域Ｂでのエネルギー障壁ΦＢｎ（Ｂ）より高いため、領域Ａのオン抵抗ＲONAは領域Ｂのオン抵抗ＲONBよりも高くなる。仮にオン抵抗ＲONAがオン抵抗ＲONBに比べて非常に高く、オン時にも領域Ａにほとんど電流が流れない場合を仮定すると、凹凸の１周期のうちで電流駆動に寄与する部分の長さは２×Ｓ＋Ｕである。
【００３５】
一方、図２に示した凹凸構造のない平坦な炭化珪素エピタキシャル層１２上にヘテロ半導体層２０を堆積してヘテロ接合界面を形成した関連技術の場合には、上記の凹凸の１周期と同じ幅での電流駆動に寄与する部分の長さは、Ｔ＋Ｕである。
【００３６】
したがって、電流駆動に寄与する電流駆動部９０の長さが、図４に示した凹凸構造が形成された場合に凹凸構造のない場合より長くなる条件は、以下の式（２）で表される：
２×Ｓ＋Ｕ＞Ｔ＋Ｕ  ・・・（２）
式（２）から、以下の式（３）が得られる：
２×Ｓ＞Ｔ  ・・・（３）
式（３）の条件を満たすとき、半導体装置１は、電流駆動部９０が凹凸構造に沿って形成されない半導体装置よりもオン抵抗が低くなる。
【００３７】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１によれば、半導体基体１０の第１主面１０１上に形成した凹凸構造に沿って電流駆動部９０を形成することで、単位面積あたりの電流駆動部９０の長さを長くすることができる。更に、凹部底面部のエネルギー障壁高さを凸部上端部のエネルギー障壁高さより高くすることで、単位面積あたりの電流駆動部９０の長さを長くしつつ、オフ時のリーク電流の発生を抑制することができる。その結果、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置１を実現できる。
【００３８】
図６〜図１０及び図１を参照して、本発明の第１の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることはもちろんである。
【００３９】
（イ）図６に示すように、Ｎ+型の炭化珪素基板１１とＮ-型の炭化珪素エピタキシャル層１２が積層された半導体基体１０を用意する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは半導体基体１０に用いられる炭化珪素が代表的な４Ｈとして説明する。炭化珪素基板１１の厚さは数十〜数百μｍ程度である。炭化珪素エピタキシャル層１２は、例えば不純物濃度が１０14〜１０18ｃｍ-3、厚さが数μｍ〜数十μｍである。
【００４０】
（ロ）炭化珪素エピタキシャル層１２上にフォトレジスト膜１１１を形成し、フォトリソグラフィ技術によってフォトレジスト膜１１１をパターニングする。そして、図７に示すように、フォトレジスト膜１１１をマスクにしたドライエッチングにより、炭化珪素エピタキシャル層１２の第１主面１０１に凹凸構造を形成する。その後、フォトレジスト膜１１１を剥離する。凹凸構造の深さは数百ｎｍ〜数μｍ程度、ピッチは数百ｎｍ〜数μｍ程度である。例えば、深さ５００ｎｍ、ピッチ１μｍ（凸部の幅５００ｎｍ、凹部の幅５００ｎｍ）の凹凸構造を形成すると、炭化珪素エピタキシャル層１２の第１主面１０１が平坦である場合に比べて、電流駆動部９０の長さが２倍になる。
【００４１】
（ハ）次に、図８に示すように、凹部を埋め込みように低濃度Ｎ型多結晶シリコン膜２１を炭化珪素エピタキシャル層１２上に堆積する。堆積方法としては、一般的な低圧化学気相成長（ＣＶＤ）法を用いることができる。Ｎ型不純物は、低圧ＣＶＤ法での堆積中に導入してもよいし、堆積後にイオン注入法等を用いて導入してもよい。Ｎ型不純物としては、ヒ素（Ａｓ）やリン（Ｐ）等を用いる。イオン注入法を用いてＮ型不純物を低濃度Ｎ型多結晶シリコン膜２１に導入した場合には、不純物の活性化と不純物濃度均一化のために、１０００℃で２０分間程度の熱処理を行ってもよい。
【００４２】
（ニ）図９に示すように、炭化珪素エピタキシャル層１２の第１主面１０１の凹部に低濃度Ｎ型多結晶シリコン膜２１が残るように、低濃度Ｎ型多結晶シリコン膜２１の上部をエッチングする。エッチング方法としては、ウエットエッチングやドライエッチングを用いることができる。この場合、多結晶シリコンと炭化珪素の選択比が高いエッチング条件を用いることで、炭化珪素エピタキシャル層１２の凸部をエッチングせずに、低濃度Ｎ型多結晶シリコン膜２１を主にエッチングすることができる。
【００４３】
（ホ）図１０に示すように、高濃度Ｎ型多結晶シリコン膜２２を、炭化珪素エピタキシャル層１２及び低濃度Ｎ型多結晶シリコン膜２１上に堆積する。堆積方法としては、一般的な低圧ＣＶＤ法を用いることができる。Ｎ型不純物の導入方法としては、低圧ＣＶＤ法での堆積中に導入してもよいし、堆積後にイオン注入法等を用いて導入してもよい。Ｎ型不純物としては、ヒ素やリン等を用いる。このとき、高濃度Ｎ型多結晶シリコン膜２２のＮ型不純物の濃度を、低濃度Ｎ型多結晶シリコン膜２１よりも高くする。Ｎ型不純物の導入にイオン注入法を用いた場合には、不純物の活性化と不純物濃度均一化のために熱処理を行ってもよいが、不純物の拡散によって高濃度Ｎ型多結晶シリコン膜２２と低濃度Ｎ型多結晶シリコン膜２１のＮ型不純物濃度が同等にならないように熱処理条件を設定する。このような製造方法を用いることにより、高濃度Ｎ型多結晶シリコン膜２２と低濃度Ｎ型多結晶シリコン膜２１との間に結晶粒界が生じ、不純物の拡散を抑制することができる。
【００４４】
図１０以降の半導体装置１の製造方法を、図１を参照して説明する。なお、図１においては、図１０に示した低濃度Ｎ型多結晶シリコン膜２１と高濃度Ｎ型多結晶シリコン膜２２の積層体をヘテロ半導体層２０として示している。
【００４５】
（へ）ヘテロ半導体層２０上にフォトレジスト膜を形成し、フォトリソグラフィ技術等によってフォトレジスト膜をパターニングする。このフォトレジスト膜をエッチングマスクにして、ドライエッチングによりヘテロ半導体層２０を所望のパターンになるようにエッチングする。ここで、ゲート絶縁膜３０と炭化珪素エピタキシャル層１２とが接触する領域のヘテロ半導体層２０が除去され、炭化珪素エピタキシャル層１２の第１主面１０１の一部が露出される。その後、フォトレジスト膜を剥離する。
【００４６】
（ト）ヘテロ半導体層２０上、及びヘテロ半導体層２０がエッチング除去されて露出した炭化珪素エピタキシャル層１２の第１主面１０１上に、ゲート絶縁膜３０を例えば１００ｎｍ程度堆積させる。ゲート絶縁膜３０としては、シリコン酸化膜が好適に用いられ、堆積方法としては熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等が採用可能である。次いで、ゲート絶縁膜３０上にゲート電極４０を堆積する。ゲート電極４０としては、例えば不純物を導入した多結晶シリコン等が用いられる。
【００４７】
（チ）ゲート電極４０上にフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜をパターニングする。このフォトレジスト膜をマスクにして図１に示すようにゲート電極４０をパターニングし、その後フォトレジスト膜を剥離する。次いで、ゲート電極４０を覆って層間絶縁膜７０を成膜する。層間絶縁膜７０にコンタクトホールを開口し、そのコンタクトホールを介してヘテロ半導体層２０と接するソース電極５０を層間絶縁膜７０上に形成する。
【００４８】
（リ）半導体基体１０の第２主面１０２上にドレイン電極６０を形成し、図１に示す半導体装置１が完成する。
【００４９】
上記のような本発明の第１の実施形態に係る半導体装置１の製造方法によれば、半導体基体１０の第１主面１０１上に形成した凹凸構造に沿って電流駆動部９０が形成され、更に、凹部底面部でのヘテロ接合界面のエネルギー障壁を、凸部上端部でのヘテロ接合界面のエネルギー障壁より高くすることができる。その結果、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置１を提供することができる。
【００５０】
＜変形例＞
以上においては、炭化珪素エピタキシャル層１２の第１主面１０１上に、図４に示したような矩形形状の凹部を形成する場合について説明した。しかし、図１１に示すように、凹部の底部が円形形状であってもかまわない。また、図１２に示すように、凹部の底面端部が丸くなっていてもかまわない。
【００５１】
或いは、図１３に示すように、ヘテロ半導体層２０のＮ型不純物濃度が連続的に変化するように分布していてもよい。この場合には、イオン注入法によってヘテロ半導体層２０に浅くＮ型不純物を注入し、熱処理により不純物の拡散を制御したり、イオン注入法の注入エネルギーを制御したりすることで、凹部底面付近の不純物濃度が低く、凸部上端付近の不純物濃度が高い不純物濃度分布を有する図１３に示したヘテロ半導体層２０を実現できる。
【００５２】
また、図１４のように凹部底面の各位置が同一平面レベルになくても、ドレイン電極６０からの距離や電界集中の程度に応じてヘテロ半導体層２０中のＮ型不純物濃度を調整することで、上記と同様にオフ時におけるリーク電流の発生を抑制する効果を得ることができる。
【００５３】
（第２の実施形態）
図１５に、本発明の第２の実施形態に係る半導体装置１の断面構造を示す。図１５は、第１の実施形態の図４に示した構造図に対応する構造図である。
【００５４】
第１の実施形態と異なる点は、ヘテロ半導体層２０の導電型がＰ型である点である。図１５に示すように、Ｎ-型の炭化珪素エピタキシャル層１２の凹部底面において炭化珪素エピタキシャル層１２とヘテロ接合する高濃度Ｐ型多結晶シリコン膜２３、及び凸部上端において炭化珪素エピタキシャル層１２とヘテロ接合する低濃度Ｐ型多結晶シリコン膜２４が形成されている。
【００５５】
ここでの高濃度、低濃度は、ヘテロ半導体層２０中の不純物濃度の相対的な差を表している。つまり、ヘテロ半導体層２０は、高濃度Ｐ型多結晶シリコン膜２３上に、高濃度Ｐ型多結晶シリコン膜２３より不純物濃度の低い低濃度Ｐ型多結晶シリコン膜２４が積層された積層体である。その他の構成については、図１に示す第１の実施形態と同様である。
【００５６】
図１５に示した構成を採用することによって、凹部底面部（領域Ａ）のヘテロ接合界面の電子に対するエネルギー障壁ΦＢｎ（Ａ）を、凸部上端部（領域Ｂ）のエネルギー障壁ΦＢｎ（Ｂ）より高くできる。その結果、半導体装置１のオフ時のリーク電流の発生を抑制できる。
【００５７】
上記のように、本発明の第２の実施形態に係る半導体装置１によれば、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置１を実現することができる。更に、ヘテロ半導体層２０の導電型をＰ型にすることにより、式（１）に示したように、ヘテロ半導体層２０の導電型がＮ型である第１の実施形態に係る半導体装置１に比べて、ヘテロ接合界面のエネルギー障壁が全体に高くなる。このため、オフ時のリーク電流を更に低減することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００５８】
本発明の第２の実施形態に係る半導体装置１の製造方法は、既に説明した第１の実施形態の製造方法と同様であるため、説明を省略する。
【００５９】
（第３の実施形態）
図１６に、本発明の第３の実施形態に係る半導体装置１の断面構造を示す。図１６は、第１の実施形態の図４に示した構造図に対応する構造図である。
【００６０】
第１の実施形態と異なる点は、ヘテロ半導体層２０が、Ｐ型多結晶シリコン膜２５とＮ型多結晶シリコン膜２６の積層体である点である。つまり、凹部底面において炭化珪素エピタキシャル層１２とヘテロ接合するＰ型多結晶シリコン膜２５、及び凸部上端において炭化珪素エピタキシャル層１２とヘテロ接合するＮ型多結晶シリコン膜２６が形成されている。
【００６１】
式（１）に示したように、Ｎ-型の炭化珪素エピタキシャル層１２上に多結晶シリコンを堆積してヘテロ接合を形成した場合、Ｐ型の多結晶シリコンにおけるエネルギー障壁は、Ｎ型の多結晶シリコンにおけるエネルギー障壁より高い。このため、図１６に示した構成を採用することによって、凹部底面部（領域Ａ）のヘテロ接合界面の電子に対するエネルギー障壁ΦＢｎ（Ａ）を、凸部上端部（領域Ｂ）のエネルギー障壁ΦＢｎ（Ｂ）より高くできる。その結果、半導体装置１のオフ時のリーク電流の発生を抑制できる。
【００６２】
上記のように、本発明の第３の実施形態に係る半導体装置１によれば、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置１を実現することができる。更に、図１６に示した半導体装置１では凹部底面において炭化珪素エピタキシャル層１２とヘテロ接合する結晶シリコン膜がＰ型であるため、第１の実施形態に比べて、炭化珪素エピタキシャル層１２の凹部底面部のヘテロ接合界面のエネルギー障壁をより高くすることができる。このため、オフ時のリーク電流を更に低減することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００６３】
本発明の第３の実施形態に係る半導体装置１の製造方法は、既に説明した第１の実施形態の製造方法と同様であるため、説明を省略する。
【００６４】
（第４の実施形態）
図１７に、本発明の第４の実施形態に係る半導体装置１の断面構造を示す。図１７は、第１の実施形態の図４に示した構造図に対応する構造図である。
【００６５】
第１の実施形態と異なる点は、凹部底面において炭化珪素エピタキシャル層１２とヘテロ接合するヘテロ半導体層２０の領域Ａが、低濃度Ｎ型多結晶シリコン膜２１と中濃度Ｎ型多結晶シリコン膜２７からなる点である。図１７に示すように、垂直部分と水平部分とが接する凹部底面の端部において炭化珪素エピタキシャル層１２と接するヘテロ半導体層２０の領域Ｃに、低濃度Ｎ型多結晶シリコン膜２１が形成されている。そして、凹部底面の中央部において炭化珪素エピタキシャル層１２と接するヘテロ半導体層２０の領域Ｄに、中濃度Ｎ型多結晶シリコン膜２７が形成されている。また、凸部上端において半導体基体１０とヘテロ接合する領域Ｂに、高濃度Ｎ型多結晶シリコン膜２２が形成されている。
【００６６】
ここでの高濃度、中濃度、低濃度は、ヘテロ半導体層２０中の不純物濃度の相対的な差を表している。つまり、Ｎ型のヘテロ半導体層２０の凹部底面部（領域Ａ）の不純物濃度が、端部（領域Ｃ）より中央部（領域Ｄ）で高くなるように調整され、更に凹部底面部（領域Ａ）より凸部上端部（領域Ｂ）の不純物濃度が高くなるように調整される。
【００６７】
図１７に示した構成を採用することにより、凹部底面の中央部（領域Ｄ）のヘテロ接合界面の電子に対するエネルギー障壁ΦＢｎ（Ｄ）を、凸部上端部（領域Ｂ）のエネルギー障壁ΦＢｎ（Ｂ）より高くできる。更に、凹部底面の端部（領域Ｃ）のエネルギー障壁ΦＢｎ（Ｃ）を、凹部底面の中央部（領域Ｄ）のエネルギー障壁ΦＢｎ（Ｄ）より高くできる。
【００６８】
凹部底面の端部（領域Ｃ）は、凹部底面の中央部（領域Ｄ）に比べてドレイン電界が集中しやすく、オフ時のリーク電流が発生しやすい。しかし、本発明の第４の実施形態に係る半導体装置１によれば、ヘテロ接合界面における電子に対するエネルギー障壁高さを、凹部底面の端部において凹部底面の中央部より高くすることで、単位面積あたりの電流駆動部９０の長さを長くしつつ、オフ時のリーク電流の発生を抑制することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００６９】
図１８〜図１９を参照して、本発明の第４の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることはもちろんである。
【００７０】
（イ）第１の実施形態で図６〜図７を参照して説明した方法と同様にして、半導体基体１０の第１主面１０１に凹凸構造を形成する。
【００７１】
（ロ）炭化珪素エピタキシャル層１２上に低濃度Ｎ型多結晶シリコン膜２１を堆積する。堆積方法としては、一般的な低圧ＣＶＤ法を用いることができる。Ｎ型不純物は、低圧ＣＶＤ法での堆積中に導入してもよいし、堆積後にイオン注入法等を用いて導入してもよい。Ｎ型不純物としては、ヒ素やリン等を用いる。イオン注入法を用いてＮ型不純物を低濃度Ｎ型多結晶シリコン膜２１に導入した場合には、不純物の活性化と不純物濃度均一化のために１０００℃２０分程度の熱処理を行ってもよい。フォトリソグラフィ技術やエッチング技術を用いて、低濃度Ｎ型多結晶シリコン膜２１の上部をエッチングして、図１８に示すように、炭化珪素エピタキシャル層１２の第１主面１０１に形成された凹凸構造に沿った形状に低濃度Ｎ型多結晶シリコン膜２１を形成する。
【００７２】
（ハ）図１９に示すように、凹部底面の端部のみに低濃度Ｎ型多結晶シリコン膜２１が残るように、低濃度Ｎ型多結晶シリコン膜２１を異方性ドライエッチングする。このとき、多結晶シリコンと炭化珪素の選択比が高いエッチング条件を採用することで、低濃度Ｎ型多結晶シリコン膜２１を主にエッチングすることができる。
【００７３】
図１９以降の製造方法に関しては、第１の実施形態の図８〜図１０及び図１を参照して説明した方法と同様であるので説明を省略する。
【００７４】
（第５の実施形態）
図２０に、本発明の第５の実施形態に係る半導体装置１の断面構造を示す。図２０は、第１の実施形態の図４に示した構造図に対応する構造図である。
【００７５】
図１７に示した第４の実施形態と異なる点は、凹部底面の端部で炭化珪素エピタキシャル層１２と接する領域Ｃに低濃度Ｎ型多結晶シリコン膜２１ではなくＰ型多結晶シリコン膜２５が形成され、凹部底面の中央部で炭化珪素エピタキシャル層１２と接する領域Ｄに中濃度Ｎ型多結晶シリコン膜２７ではなく低濃度Ｎ型多結晶シリコン膜２１が形成されている点である。
【００７６】
つまり、凹部底面において半導体基体１０とヘテロ接合するヘテロ半導体層２０の領域Ａには、Ｐ型多結晶シリコン膜２５と低濃度Ｎ型多結晶シリコン膜２１が形成されており、凸部上端において半導体基体１０とヘテロ接合するヘテロ半導体層２０の領域Ｂには、高濃度Ｎ型多結晶シリコン膜２２が形成されている。ここでの高濃度、低濃度は、ヘテロ半導体層２０中の不純物濃度の相対的な差を表している。
【００７７】
式（１）に示したように、領域ＣをＰ型多結晶シリコン膜で形成し、領域ＤをＮ型のシリコン膜で形成することによって、領域Ｃのヘテロ接合界面の電子に対するエネルギー障壁ΦＢｎ（Ｃ）を領域Ｄのエネルギー障壁ΦＢｎ（Ｄ）より高くすることができる。
【００７８】
したがって、図２０に示した構成を採用することで、凹部底面の中央部（領域Ｄ）のエネルギー障壁ΦＢｎ（Ｄ）を、凸部上端部（領域Ｂ）のエネルギー障壁ΦＢｎ（Ｂ）より高くし、且つ、凹部底面の端部（領域Ｃ）のエネルギー障壁ΦＢｎ（Ｃ）を、凹部底面の中央部（領域Ｄ）のエネルギー障壁ΦＢｎ（Ｄ）より高くすることができる。
【００７９】
上記のように、本発明の第５の実施形態に係る半導体装置１によれば、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置１を実現することができる。更に、第４の実施形態に比べて、領域Ｃでのエネルギー障壁を高くすることができる。このため、電界集中が発生しやすいＣ領域でのオフ時のリーク電流をより低減することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００８０】
本発明の第５の実施形態に係る半導体装置１の製造方法は、既に説明した第４の実施形態の製造方法と同様であるため、説明を省略する。
【００８１】
（第６の実施形態）
図２１に、本発明の第６の実施形態に係る半導体装置１の断面構造を示す。図２１は、第１の実施形態の図４に示した構造図に対応する構造図である。
【００８２】
図１７に示した第４の実施形態と異なる点は、ヘテロ半導体層２０の導電型がＰ型であることである。図２１に示すように、凹部底面の端部でＮ-型の炭化珪素エピタキシャル層１２と接する領域Ｃに高濃度Ｐ型多結晶シリコン膜２３が形成され、凹部底面の中央部でＮ-型の炭化珪素エピタキシャル層１２と接する領域Ｄに中濃度Ｐ型多結晶シリコン膜２８が形成されている。また、凸部上端でＮ-型の炭化珪素エピタキシャル層１２と接する領域Ｂに、低濃度Ｐ型多結晶シリコン膜２４が形成されている。
【００８３】
ここでの高濃度、中濃度、低濃度は、ヘテロ半導体層２０中の不純物濃度の相対的な差を表している。つまり、Ｐ型のヘテロ半導体層２０の凹部底面部（領域Ａ）の不純物濃度は、端部（領域Ｃ）より中央部（領域Ｄ）で低くなるように調整され、更に凹部底面部（領域Ａ）より凸部上端部（領域Ｂ）の不純物濃度が低くなるように調整される。
【００８４】
上記のような構成を採用することで、凹部底面の中央部（領域Ｄ）のヘテロ接合界面の電子に対するエネルギー障壁ΦＢｎ（Ｄ）を、凸部上端部（領域Ｂ）のエネルギー障壁ΦＢｎ（Ｂ）より高くし、更に、凹部底面の端部（領域Ｃ）のエネルギー障壁ΦＢｎ（Ｃ）を、凹部底面の中央部（領域Ｄ）のエネルギー障壁ΦＢｎ（Ｄ）より高くすることができる。このため、電界集中が発生しやすいＣ領域でのオフ時のリーク電流を低減することができる。また、ヘテロ半導体層２０の導電型をＰ型にすることにより、式（１）に示したように、ヘテロ半導体層２０の導電型がＮ型である第４の実施形態に比べて、ヘテロ接合界面のエネルギー障壁が全体に高くなる。
【００８５】
以上に説明したように、第６の実施形態に係る半導体装置１によれば、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置１を実現することができる。更に、第４の実施形態に比べてヘテロ接合界面のエネルギー障壁が全体に高いため、オフ時のリーク電流をより低減することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００８６】
本発明の第６の実施形態に係る半導体装置１の製造方法は、既に説明した第４の実施形態の製造方法と同様であるため、説明を省略する。
【００８７】
（第７の実施形態）
図２２に、本発明の第７の実施形態に係る半導体装置１の断面構造を示す。図２２は、第１の実施形態の図４に示した構造図に対応する構造図である。
【００８８】
図１７に示した第４の実施形態と異なる点は、凹部底面の端部で炭化珪素エピタキシャル層１２と接する領域Ｃに高濃度Ｐ型多結晶シリコン膜２３が形成され、凹部底面の中央部で炭化珪素エピタキシャル層１２と接する領域Ｄに低濃度Ｐ型多結晶シリコン膜２４が形成され、凸部上端で炭化珪素エピタキシャル層１２と接する領域ＢにＮ型多結晶シリコン膜２６が形成されていることである。ここでの高濃度、低濃度は、ヘテロ半導体層２０中の不純物濃度の相対的な差を表している。
【００８９】
式（１）に示したように、領域ＣをＰ型多結晶シリコン膜で形成し、領域ＤをＮ型のシリコン膜で形成することによって、ヘテロ接合界面の電子に対する領域Ｃのエネルギー障壁ΦＢｎ（Ｃ）を領域Ｄのエネルギー障壁ΦＢｎ（Ｄ）より高くすることができる。
【００９０】
図２２に示した構成を採用することで、凹部底面の中央部（領域Ｄ）のヘテロ接合の電子に対するエネルギー障壁ΦＢｎ（Ｄ）を、凸部上端部（領域Ｂ）のエネルギー障壁ΦＢｎ（Ｂ）より高くし、更に、凹部底面の端部（領域Ｃ）のエネルギー障壁ΦＢｎ（Ｃ）を、凹部底面の中央部（領域Ｄ）のエネルギー障壁ΦＢｎ（Ｄ）より高くすることができる。
【００９１】
上記のように、本発明の第７の実施形態に係る半導体装置１によれば、オン抵抗が低く、且つオフ時におけるリーク電流の発生が抑制された半導体装置１を実現することができる。更に、第４の実施形態に比べて、領域Ｄでのエネルギー障壁をより高くすることができる。このため、オフ時のリーク電流を更に低減することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００９２】
本発明の第７の実施形態に係る半導体装置１の製造方法は、既に説明した第４の実施形態の製造方法と同様であるため、説明を省略する。
【００９３】
（その他の実施形態）
上記のように、本発明は第１乃至第７の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００９４】
既に述べた第１乃至第７の実施形態の説明においては、炭化珪素基板１１及び炭化珪素エピタキシャル層１２の導電型をＮ型としたが、Ｐ型としてもよい。ただし、半導体基体１０の多数キャリアが電子である場合の方が、多数キャリアがホール（正孔）の場合よりも半導体基体１０でのキャリア移動度が高くなり、オン抵抗を低くすることができる。
【００９５】
第１乃至第７の実施形態では、図３に示したＹ軸方向に沿って溝が形成されている場合について示したが、電流駆動部９０が凹凸に沿って形成されていれば、穴状の凹凸であってもかまわない。
【００９６】
また、半導体基体１０に用いられる炭化珪素のポリタイプとして４Ｈを用いたが、３Ｈや６Ｈ及び他のポリタイプの炭化珪素を用いることもできる。更に、半導体基体１０として炭化珪素を用いたが、窒化ガリウムやダイヤモンドを用いることもできる。
【００９７】
第１乃至第７の実施形態では、ヘテロ半導体層２０に多結晶シリコンを用いる例を説明したが、シリコンゲルマニウム（ＳｉＧｅ）やゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等をヘテロ半導体層２０に用いることができる。また、結晶の種類としては、単結晶、多結晶、アモルファス等を用いることができる。
【００９８】
このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００９９】
本発明の半導体装置は、ヘテロ接合を用いた電流制御を行うスイッチング素子に利用可能である。
【符号の説明】
【０１００】
１…半導体装置
１０…半導体基体
１１…炭化珪素基板
１２…炭化珪素エピタキシャル層
２０…ヘテロ半導体層
２１…低濃度Ｎ型多結晶シリコン膜
２２…高濃度Ｎ型多結晶シリコン膜
２３…高濃度Ｐ型多結晶シリコン膜
２４…低濃度Ｐ型多結晶シリコン膜
２５…Ｐ型多結晶シリコン膜
２６…Ｎ型多結晶シリコン膜
２７…中濃度Ｎ型多結晶シリコン膜
２８…中濃度Ｐ型多結晶シリコン膜
３０…ゲート絶縁膜
４０…ゲート電極
５０…ソース電極
６０…ドレイン電極
７０…層間絶縁膜
９０…電流駆動部
１０１…第１主面
１０２…第２主面
１１１…フォトレジスト膜
【図１】
2010206011.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010206011.tif 000011
【図１０】
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【図１１】
2010206011.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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