(57)【要約】【課題】外部クロックに依存しないキャリブレーション動作が可能なキャリブレーション回路を提供する。【解決手段】出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファ１１０，１２０，１３０と、キャリブレーションコマンドＺＱＣの発行に応答して内部クロックＺＱＣＬＫを生成するオシレータ回路１５１と、内部クロックＺＱＣＬＫに同期してレプリカバッファ１１０，１２０，１３０のインピーダンスを制御する制御回路１４０とを備える。本発明によれば、外部クロックに依存しないキャリブレーション動作が行われることから、動作モードなどによって外部クロックの周波数が変化する場合であっても、１回の調整ステップに割り当てられる期間や、一連のキャリブレーション動作に要する時間を一定とすることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力バッファのインピーダンスを調整するキャリブレーション回路であって、
前記出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファと、
キャリブレーションコマンドの発行に応答して内部クロックを生成するオシレータ回路と、
前記内部クロックに同期して前記レプリカバッファのインピーダンスを制御する制御回路と、を備えることを特徴とするキャリブレーション回路。
【請求項２】
前記オシレータ回路がリングオシレータであることを特徴とする請求項１に記載のキャリブレーション回路。
【請求項３】
前記制御回路は、前記レプリカバッファの出力電圧と基準電圧とを比較するコンパレータと、前記コンパレータによる比較の結果に基づいてカウントアップ又はカウントダウンされるカウンタ回路とを少なくとも含み、
前記レプリカバッファのインピーダンスは、前記カウンタ回路のカウント値によって制御されることを特徴とする請求項１又は２に記載のキャリブレーション回路。
【請求項４】
前記制御回路は、前記キャリブレーションコマンドの発行から所定期間経過後に、キャリブレーション動作の終了を指示する終了信号を生成する終了信号生成回路をさらに含むことを特徴とする請求項３に記載のキャリブレーション回路。
【請求項５】
前記終了信号生成回路は、前記内部クロックを所定数カウントしたことに応答して、前記終了信号を生成することを特徴とする請求項４に記載のキャリブレーション回路。
【請求項６】
前記オシレータ回路は、前記終了信号に基づいて動作停止することを特徴とする請求項４又は５に記載のキャリブレーション回路。
【請求項７】
前記オシレータ回路は、前記終了信号が活性化してから所定期間経過後に動作停止することを特徴とする請求項６に記載のキャリブレーション回路。
【請求項８】
一対の電源配線間に接続され、前記オシレータ回路に定電流を供給する定電流回路をさらに備え、
前記定電流回路は、前記電源配線間の電圧に基づいて前記定電流の量を調整するフィードバック回路を有していることを特徴とする請求項１乃至７のいずれか一項に記載のキャリブレーション回路。
【請求項９】
前記オシレータ回路は、位相の異なる複数の中間クロックを生成するクロック生成部と、前記複数の中間クロックに基づき、前記複数の中間クロックよりも周波数の高い前記内部クロックを生成するクロック合成部とを含んでいることを特徴とする請求項１乃至８のいずれか一項に記載のキャリブレーション回路。
【請求項１０】
外部クロックに同期してデータの入出力を行う半導体装置に含まれる出力バッファのインピーダンスを調整するキャリブレーション回路であって、
前記出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファと、
前記外部クロックとは非同期の内部クロックに同期して、前記レプリカバッファのインピーダンスを制御する制御回路と、を備えることを特徴とするキャリブレーション回路。
【請求項１１】
出力バッファのインピーダンスを調整するキャリブレーション方法であって、
キャリブレーションコマンドの発行に応答して、内部クロックを生成するオシレータ回路の動作を開始させるステップと、
前記内部クロックに同期して、前記出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファのインピーダンスを調整するステップと、を備えることを特徴とするキャリブレーション方法。
【請求項１２】
前記キャリブレーションコマンドの発行から所定期間経過後に、前記オシレータ回路の動作を停止させるステップをさらに備えることを特徴とする請求項１１に記載のキャリブレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャリブレーション回路及びキャリブレーション方法に関し、より詳細には、半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路及びキャリブレーション方法に関する。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファに対するインピーダンスの要求精度は非常に厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１参照）。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。
【０００４】
特許文献１に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。
【０００５】
一連のキャリブレーション動作においては、電圧比較やレプリカバッファのインピーダンス更新を含む調整ステップが複数回実行され、これによって、レプリカバッファのインピーダンスを所望の値に近づける。
【０００６】
しかしながら、キャリブレーション動作における電圧比較や、レプリカバッファのインピーダンス変更などには、ある程度の時間がかかることから、外部クロックの周波数が高い場合には、外部クロックの１周期ごとに調整ステップを実行することは不可能である。このため、従来のキャリブレーション回路では、外部クロックを分周することによって、より周波数の低い内部クロックを生成し、これに同期して調整ステップを実行していた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１３５９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、一部の半導体装置、例えばＤＲＡＭ（Dynamic Random Access Memory）においては、外部クロックの周波数は必ずしも固定されておらず、動作モードなどによって異なる周波数に対応している場合がある。このような場合、従来のように外部クロックを分周することによって内部クロックを生成する方法では、内部クロックの周波数も動作モードなどによって異なってしまう。このため、外部クロックの周波数が高い場合には、１回の調整ステップに割り当てられる期間が短くなることから、動作マージンが厳しくなる。逆に、外部クロックの周波数が低い場合には、１回の調整ステップに割り当てられる期間が長くなることから、一連のキャリブレーション動作に要する時間が長くなってしまう。したがって、外部クロックに依存しないキャリブレーション動作が可能なキャリブレーション回路が望まれている。
【課題を解決するための手段】
【０００９】
本発明の一側面によるキャリブレーション回路は、出力バッファのインピーダンスを調整するキャリブレーション回路であって、出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファと、キャリブレーションコマンドの発行に応答して内部クロックを生成するオシレータ回路と、内部クロックに同期してレプリカバッファのインピーダンスを制御する制御回路とを備えることを特徴とする。
【００１０】
また、本発明の他の側面によるキャリブレーション回路は、外部クロックに同期してデータの入出力を行う半導体装置に含まれる出力バッファのインピーダンスを調整するキャリブレーション回路であって、出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファと、外部クロックとは非同期の内部クロックに同期して、レプリカバッファのインピーダンスを制御する制御回路とを備えることを特徴とする。
【００１１】
さらに、本発明によるキャリブレーション方法は、出力バッファのインピーダンスを調整するキャリブレーション方法であって、キャリブレーションコマンドの発行に応答して、内部クロックを生成するオシレータ回路の動作を開始させるステップと、内部クロックに同期して、出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファのインピーダンスを調整するステップとを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、外部クロックに依存しないキャリブレーション動作が行われることから、動作モードなどによって外部クロックの周波数が変化する場合であっても、１回の調整ステップに割り当てられる期間や、一連のキャリブレーション動作に要する時間を一定とすることが可能となる。したがって、本発明は、ＤＲＡＭのように動作モードによって外部クロックの周波数が異なる半導体装置に対して適用することが好適である。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態によるキャリブレーション回路１００の構成を示すブロック図である。
【図２】内部クロック生成回路１５０の回路図である。
【図３】内部クロック生成回路１５０をより詳細に示す回路図である。
【図４】変形例による内部クロック生成回路１６０の回路図である。
【図５】オシレータ回路１５１に定電流を供給する定電流回路１７０の回路図である。
【図６】変形例によるオシレータ回路１８０の回路図である。
【図７】キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態によるキャリブレーション回路１００の構成を示すブロック図である。
【００１６】
図１に示すように、本実施形態によるキャリブレーション回路１００は、レプリカバッファ１１０，１２０，１３０と、内部クロックＺＱＣＬＫに同期してレプリカバッファ１１０，１２０，１３０のインピーダンスを制御する制御回路１４０と、内部クロックＺＱＣＬＫを生成する内部クロック生成回路１５０とを備えている。制御回路１４０は、主制御部１４１、カウンタ回路１４２、コンパレータ１４３及び基準電圧生成回路１４４を含んでいる。
【００１７】
レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。これがキャリブレーション回路１００の役割である。
【００１８】
レプリカバッファ１１０，１２０は、電源配線ＶＤＤＱに対して並列接続された６つのＰチャンネルＭＯＳトランジスタ１１１〜１１６，１２１〜１２６と、一端がこれらトランジスタのドレインに接続された抵抗１１７，１２７によって構成されている。抵抗１１７の他端はキャリブレーション端子ＺＱに接続されており、抵抗１２７の他端は内部接点Ａに接続されている。レプリカバッファ１１０，１２０はプルアップ機能のみを有し、プルダウン機能は有していない。
【００１９】
トランジスタ１１１〜１１５，１２１〜１２５のゲートには、カウンタ回路１４２より５ビットのインピーダンス制御信号ＤＲＺＱＰがそれぞれ供給されている。これにより、レプリカバッファ１１０，１２０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。また、トランジスタ１１６，１２６のゲートには、主制御部１４１よりドライバイネーブル信号ＰＵＥが共通に供給されている。
【００２０】
レプリカバッファ１１０，１２０に含まれる並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。
【００２１】
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１，１２１のＷ／Ｌ比をＰとした場合、トランジスタ１１２〜１１５，１２１〜１２５のＷ／Ｌ比をそれぞれ２Ｐ、４Ｐ、８Ｐ、１６Ｐに設定している。
【００２２】
これにより、インピーダンス制御信号ＤＲＺＱＰによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。
【００２３】
また、抵抗１１７，１２７の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１６からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは２４０Ωとなる。また、トランジスタ１２１〜１２６からなる並列回路がオン状態となれば、内部接点Ａからみたレプリカバッファ１２０のインピーダンスも２４０Ωとなる。抵抗１１７，１２７としては、例えばタングステン（Ｗ）抵抗を用いることができる。
【００２４】
一方、レプリカバッファ１３０は、接地電位に対して並列接続された６つのＮチャンネルＭＯＳトランジスタ１３１〜１３６と、一端がこれらトランジスタのドレインに接続された抵抗１３７によって構成されている。抵抗１３７の他端は、内部接点Ａに接続されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。
【００２５】
トランジスタ１３１〜１３５のゲートには、カウンタ回路１４２より５ビットのインピーダンス制御信号ＤＲＺＱＮがそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。また、トランジスタ１３６のゲートには、主制御部１４１よりドライバイネーブル信号ＰＤＥが供給されている。
【００２６】
レプリカバッファ１３０に含まれる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３７の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３６からなる並列回路がオン状態となれば、内部接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０，１２０と同様、２４０Ωとなる。
【００２７】
トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５，１２１〜１２５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比をＮとした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ２Ｎ、４Ｎ、８Ｎ、１６Ｎに設定すればよい。
【００２８】
上述の通り、制御回路１４０は主制御部１４１、カウンタ回路１４２、コンパレータ１４３及び基準電圧生成回路１４４を含んでいる。
【００２９】
主制御部１４１は、キャリブレーションフラグＺＱＦによって活性化される回路であり、主制御部１４１が活性状態となると、ドライバイネーブル信号ＰＵＥ，ＰＤＥ及び基準電圧イネーブル信号ＶＥが活性化される。ドライバイネーブル信号ＰＵＥ，ＰＤＥは、レプリカバッファ１１０，１２０，１３０を活性化させる信号であり、上述の通りトランジスタ１１６，１２６，１３６のゲート電極に供給される。また、基準電圧イネーブル信号ＶＥは基準電圧生成回路１４４に供給され、これを受けて基準電圧生成回路１４４は基準電圧Ｖｒｅｆを生成する。生成された基準電圧Ｖｒｅｆは、コンパレータ１４３に供給される。
【００３０】
また、主制御部１４１が活性状態である場合、内部クロック生成回路１５０より供給される内部クロックＺＱＣＬＫに同期してコンパレータイネーブル信号ＣＥを逐次活性化させる。これにより、コンパレータ１４３は、内部クロックＺＱＣＬＫに同期して比較動作を行う。
【００３１】
コンパレータ１４３は、レプリカバッファ１１０，１２０，１３０の出力電圧（キャリブレーション端子ＺＱ及び内部接点Ａの電圧）と基準電圧Ｖｒｅｆとを比較する回路である。具体的には、キャリブレーション端子ＺＱの電圧と基準電圧Ｖｒｅｆとの比較結果に基づいてヒット信号ＰＵＨの論理レベルを定め、内部接点Ａの電圧と基準電圧Ｖｒｅｆとの比較結果に基づいてヒット信号ＰＤＨの論理レベルを定める。これらヒット信号ＰＵＨ，ＰＤＨは、カウンタ回路１４２に供給される。
【００３２】
カウンタ回路１４２は、ヒット信号ＰＵＨ，ＰＤＨの論理レベルに基づき、カウントアップ又はカウントダウンを行う回路である。より具体的には、ヒット信号ＰＵＨの論理レベルに基づいてカウントアップ又はカウントダウンされる第１のカウンタ１４２ａと、ヒット信号ＰＤＨの論理レベルに基づいてカウントアップ又はカウントダウンされる第２のカウンタ１４２ｂを有しており、第１のカウンタ１４２ａのカウント値がインピーダンス制御信号ＤＲＺＱＰとして用いられ、第２のカウンタ１４２ｂのカウント値がインピーダンス制御信号ＤＲＺＱＮとして用いられる。したがって、第１のカウンタ１４２ａのカウント値によってレプリカバッファ１１０，１２０のインピーダンスが指定され、第２のカウンタ１４２ｂのカウント値によってレプリカバッファ１３０のインピーダンスが指定されることになる。
【００３３】
カウンタ回路１４２は、まず第１のカウンタ１４２ａのカウント値を決定し、その後に、第１のカウンタ回路１４２ａのカウント値を用いて第２のカウンタ回路１４２ｂのカウント値を決定する。すなわち、キャリブレーション端子ＺＱに現れる電圧を参照することによってプルアップ側であるレプリカバッファ１１０，１２０のインピーダンスを決定し、次に、内部接点Ａに現れる電圧を参照することによってプルダウン側であるレプリカバッファ１３０のインピーダンスを決定する。
【００３４】
図１に示すように、内部クロック生成回路１５０は、キャリブレーションコマンドＺＱＣの発行に応答して内部クロックＺＱＣＬＫを生成するオシレータ回路１５１を備えている。
【００３５】
図２は、内部クロック生成回路１５０の回路図である。
【００３６】
図２に示すように、内部クロック生成回路１５０は、セット端子（Ｓ）にキャリブレーションコマンドＺＱＣを受け、リセット端子（Ｒ）に終了信号ＥＮＤを受けるＳＲラッチ１５２と、ＳＲラッチ１５２の出力であるキャリブレーションフラグＺＱＦに基づいて活性化されるオシレータ回路１５１によって構成されている。終了信号ＥＮＤは、キャリブレーションコマンドＺＱＣの発行から所定期間経過後に、キャリブレーション動作の終了を指示する信号である。特に限定されるものではないが、本実施形態では内部クロックＺＱＣＬＫを所定数カウントしたことに応答して終了信号ＥＮＤが生成される。
【００３７】
このような回路構成により、ワンショットパルスであるキャリブレーションコマンドＺＱＣが活性化すると、ＳＲラッチ１５２がセットされ、キャリブレーションフラグＺＱＦがハイレベルに活性化される。これにより、オシレータ回路１５１は内部クロックＺＱＣＬＫの生成を開始するとともに、主制御部１４１が活性化される。その後、ワンショットパルスである終了信号ＥＮＤが活性化すると、ＳＲラッチ１５２がリセットされ、キャリブレーションフラグＺＱＦがローレベルに非活性化される。これにより、オシレータ回路１５１は動作停止するとともに、主制御部１４１が非活性化される。
【００３８】
図３は、内部クロック生成回路１５０をより詳細に示す回路図である。
【００３９】
図３に示すように、内部クロック生成回路１５０に含まれるオシレータ回路１５１は、複数のインバータが循環接続されたリングオシレータからなる。したがって、オシレータ回路１５１によって生成される内部クロックＺＱＣＬＫの周波数は、循環接続されたインバータの数や能力によって決まる。つまり、内部クロックＺＱＣＬＫの周波数は、外部クロックとは無関係であり、両者は非同期である。特に限定されるものではないが、外部クロックはＤＲＡＭなどの半導体メモリにおいてデータの入出力タイミングを規定するクロックであり、動作モードなどによって異なる周波数が用いられる。
【００４０】
また、図３に示す終了信号生成回路１４１ａは、図１に示した主制御部１４１に含まれる回路であり、内部クロックＺＱＣＬＫを所定数カウントしたことに応答して、終了信号ＥＮＤを生成する。図３に示す例では、従属接続された６個のラッチ回路Ｌ１〜Ｌ６を含んでおり、これにより、内部クロックＺＱＣＬＫを６４カウント（＝２６）すると終了信号ＥＮＤが活性化する。
【００４１】
そして、上述の通り、主制御部１４１は、内部クロックＺＱＣＬＫに同期してコンパレータイネーブル信号ＣＥを活性化させることから、キャリブレーションコマンドＺＱＣが活性化すると、カウンタ回路１４２及びコンパレータ１４３を用いた６４回の調整ステップが実行され、これによって一連のキャリブレーション動作が完了する。
【００４２】
このように、本実施形態によるキャリブレーション回路１００では、外部クロックの周波数とは無関係な内部クロックＺＱＣＬＫをオシレータ回路１５１によって生成し、これに同期して一連のキャリブレーション動作を行っていることから、外部クロックの周波数にかかわらず、１回の調整ステップに割り当てられる期間や、一連のキャリブレーション動作に要する期間が一定となる。
【００４３】
したがって、外部クロックの周波数が高い場合であっても、１回の調整ステップに割り当てられる期間が短くなることはないし、逆に、外部クロックの周波数が低い場合であっても、一連のキャリブレーション動作に要する時間が長くなることはない。このため、動作モードによって外部クロックの周波数がことなるＤＲＡＭなどの半導体装置において、外部クロックにかかわらずキャリブレーション条件を一定とすることが可能となる。
【００４４】
図４は、変形例による内部クロック生成回路１６０の回路図である。内部クロック生成回路１６０は、上述した内部クロック生成回路１５０の代わりに使用することが可能な回路である。
【００４５】
図４に示す内部クロック生成回路１６０は、ＳＲラッチ１５２とオシレータ回路１５１との間に従属接続された２つのラッチ回路１６１，１６２と、ＮＯＲ回路１６３が追加された構成を有している。ラッチ回路１６１，１６２は、オシレータ回路１５１の出力である内部クロックＺＱＣＬＫに同期して入力信号を取り込む回路である。ＮＯＲ回路１６３は、ラッチ回路１６２の出力信号とキャリブレーションフラグＺＱＦを受けて、オシレータイネーブル信号ＯＳＣＥを出力する回路である。生成されたオシレータイネーブル信号ＯＳＣＥはオシレータ回路１５１に供給され、オシレータ回路１５１はこれに基づいて活性化される。
【００４６】
かかる構成により、終了信号ＥＮＤが活性化した後も内部クロックＺＱＣＬＫが２サイクル分出力される。これにより、例えば内部クロックＺＱＣＬＫをトリガとして終了信号ＥＮＤをラッチする回路などがキャリブレーション回路１００に含まれている場合であっても、このような回路を正しく動作させることが可能となる。
【００４７】
図５は、オシレータ回路１５１に定電流を供給する定電流回路１７０の回路図である。
【００４８】
図５に示す定電流回路１７０は一対の電源配線ＶＤＤ，ＶＳＳ間に接続された回路であり、直列接続されたイネーブルトランジスタＴＥ、抵抗Ｒ１，Ｒ２及びトランジスタＮ１と、トランジスタＮ１とカレントミラー回路を構成するトランジスタＮ２，Ｎ３と、トランジスタＮ２と直列接続されたトランジスタＰ１と、トランジスタＰ１とカレントミラー回路を構成するトランジスタＰ２とを有している。そして、トランジスタＰ２とトランジスタＮ３との間にオシレータ回路１５１が接続されており、これによってオシレータ回路１５１には定電流が供給されることになる。
【００４９】
また、定電流回路１７０は、トランジスタＮ１と並列接続されたトランジスタＮ４をさらに備えている。トランジスタＮ４のゲートは抵抗Ｒ１，Ｒ２の接点に接続されている。これにより、トランジスタＮ４は、電源配線ＶＤＤ，ＶＳＳ間の電圧に基づいて定電流の量を調整するフィードバック回路を構成する。具体的には、電源配線ＶＤＤ，ＶＳＳ間の電圧が低下した場合にはトランジスタＮ４のオン抵抗が増大するため、カレントミラー回路の入力電圧が高められ、その結果、定電流の量が増大する方向に補正される。逆に、電源配線ＶＤＤ，ＶＳＳ間の電圧が高まった場合にはトランジスタＮ４のオン抵抗が低下するため、カレントミラー回路の入力電圧が低下し、その結果、定電流の量が減少する方向に補正される。
【００５０】
これにより、内部クロックＺＱＣＬＫの周期の電源電圧依存性が緩和されるため、内部クロックＺＱＣＬＫの周期をより安定させることが可能となる。
【００５１】
図６は、変形例によるオシレータ回路１８０の回路図である。オシレータ回路１８０は、上述したオシレータ回路１５１の代わりに使用することが可能な回路である。
【００５２】
図６に示すようオシレータ回路１８０は、位相の異なる２つの中間クロックＣＬＫ１，ＣＬＫ２を生成するクロック生成部１８１と、中間クロックＣＬＫ１，ＣＬＫ２に基づき、これら中間クロックＣＬＫ１，ＣＬＫ２よりも周波数の高い内部クロックＺＱＣＬＫを生成するクロック合成部１８２によって構成されている。
【００５３】
これによれば、より周波数の低い中間クロックＣＬＫ１，ＣＬＫ２を生成していることから、中間クロックＣＬＫ１，ＣＬＫ２の水準差を小さくすることができる。その結果、最終的に得られる内部クロックＺＱＣＬＫの周期についてもより高い精度が得られることになる。
【００５４】
次に、本実施形態によるキャリブレーション回路１００を備える半導体装置の主要部について説明する。
【００５５】
図７は、キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。
【００５６】
図７に示す半導体装置２００は、キャリブレーション回路１００の他、データ入出力端子ＤＱに接続された出力バッファ２１０及び入力バッファ２２０を備えている。
【００５７】
出力バッファ２１０の動作は、前段回路２３０より供給される動作信号２３０Ｐ，２３０Ｎによって制御される。図７に示すように、前段回路２３０には、キャリブレーション回路１００より供給されるインピーダンス制御信号ＤＲＺＱＰ，ＤＲＺＱＮが供給されている。また、キャリブレーション端子ＺＱには外部抵抗Ｒが接続されている。
【００５８】
図示しないが、出力バッファ２１０は、並列接続された６つのＰチャンネルＭＯＳトランジスタを含むプルアップ回路と、並列接続された６つのＮチャンネルＭＯＳトランジスタを含むプルダウン回路とを備えている。プルアップ回路は、レプリカバッファ１１０，１２０と実質的に同じ回路構成を有しており、プルダウン回路は、レプリカバッファ１３０と実質的に同じ回路構成を有している。そして、プルアップ回路は動作信号２３０Ｐによって制御され、プルダウン回路は動作信号２３０Ｎによって制御される。動作信号２３０Ｐは、出力制御回路２４０より供給される選択信号２４０Ｐによって活性化され、インピーダンス制御信号ＤＲＺＱＰに基づいてその値が決まる信号である。また、動作信号２３０Ｎは、出力制御回路２４０より供給される選択信号２４０Ｎによって活性化され、インピーダンス制御信号ＤＲＺＱＮに基づいてその値が決まる信号である。
【００５９】
これにより、出力バッファ２１０のインピーダンスは、キャリブレーション回路１００によって得られた調整後のインピーダンスと同じ値となる。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、レプリカバッファ１１０，１２０，１３０を構成するトランジスタのサイズとしては、出力バッファ２１０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。すなわち、レプリカバッファが出力バッファと完全に同じ回路構成を有している必要はなく、出力バッファの少なくとも一部と実質的に同じ回路構成を有していれば足りる。
【符号の説明】
【００６２】
１００      キャリブレーション回路
１１０，１２０，１３０    レプリカバッファ
１４０      制御回路
１４１      主制御部
１４１ａ    終了信号生成回路
１４２      カウンタ回路
１４３      コンパレータ
１４４      基準電圧生成回路
１５０      内部クロック生成回路
１５１      オシレータ回路
１６０      内部クロック生成回路
１７０      定電流回路
１８０      オシレータ回路
１８１      クロック生成部
１８２      クロック合成部
２００      半導体装置
２１０      出力バッファ
２２０      入力バッファ
２３０      前段回路
２４０      出力制御回路
ＥＮＤ      終了信号
ＺＱＣ      キャリブレーションコマンド
ＺＱＣＬＫ  内部クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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