(57)【要約】      （修正有）【課題】水素バリア膜の成膜時に生じるダストを効果的に除去することができる半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板１０上に設けられたトランジスタＳＴと、トランジスタＳＴ上に形成された第１の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１内に設けられ、トランジスタＳＴの拡散層ＤＬ１に接続された下部コンタクトプラグＣＰ１と、下部コンタクトプラグＣＰ１および第１の層間絶縁膜ＩＬＤ１上に形成された下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタＦＣの周辺に設けられた第２の層間絶縁膜ＩＬＤ２と、強誘電体キャパシタＦＣの側面と第２の層間絶縁膜ＩＬＤ２との間に形成されたトレンチ５０の内部を充填し、強誘電体キャパシタＦＣの側面を被覆し、水素の透過を抑制する第１のバリア膜ＢＭ１とを備えている。【選択図】図２
2010206065.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたトランジスタと、
前記トランジスタ上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜内に設けられ、前記トランジスタの拡散層に接続された下部コンタクトプラグと、
前記下部コンタクトプラグおよび前記第１の層間絶縁膜上に形成された下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
前記強誘電体キャパシタの周辺に設けられた第２の層間絶縁膜と、
前記強誘電体キャパシタの側面と前記第２の層間絶縁膜との間に形成されたトレンチの内部を充填し、前記強誘電体キャパシタの側面を被覆し、水素の透過を抑制する第１のバリア膜とを備えた半導体記憶装置。
【請求項２】
前記強誘電体キャパシタの下方に設けられ、水素の透過を抑制する第２のバリア膜と、
前記上部電極に接続された上部コンタクトプラグとをさらに備え、
前記第１のバリア膜および前記第２のバリア膜は、互いに接触しており、前記上部コンタクトプラグおよび前記下部コンタクトプラグ以外の領域において前記強誘電体キャパシタの周囲を取り囲んでいることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のバリア膜は、前記第２の層間絶縁膜上に残置されていることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体記憶装置。
【請求項４】
前記第１のバリア膜は、互いに絶縁された隣接する複数の前記強誘電体キャパシタ間に充填されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
上部電極、強誘電体膜および下部電極からなる強誘電体キャパシタを備えた半導体装置の製造方法であって、
半導体基板上にトランジスタを形成し、
前記トランジスタ上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜内に前記トランジスタの拡散層と接続された下部コンタクトプラグを形成し、
前記下部コンタクトプラグ上に前記強誘電体キャパシタを形成し、
前記強誘電体キャパシタおよび前記第１の層間絶縁膜上に第２の層間絶縁膜を堆積し、
前記強誘電体キャパシタの周囲にある前記第２の層間絶縁膜をエッチングすることによって、前記強誘電体キャパシタの側面と前記第２の層間絶縁膜との間にトレンチを形成し、
前記トレンチ内に、水素の透過を抑制するバリア膜を充填し、
前記バリア膜の表面に形成されたダストを除去することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタは、水素に晒されると還元されて分極特性の劣化を引き起こす。そのため、従来は、強誘電体キャパシタの形成後に強誘電体キャパシタを被覆するように水素バリア膜を堆積していた。スパッタ法を用いて水素バリア膜としてのアルミナを強誘電体キャパシタの側面に堆積すると、成膜時に水素バリア膜のダストが水素バリア膜の表面に発生する。水素バリア膜のダストは、ピンポールの原因となり、製品歩留りの低下に繋がる。そこで、水素バリア膜のダストを除去するために、水洗浄を用いることが考えられる。しかし、水洗浄では、水素バリア膜のダストを充分に除去することができない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２１０７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
水素バリア膜の成膜時に生じるダストを効果的に除去することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられたトランジスタと、前記トランジスタ上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜内に設けられ、前記トランジスタの拡散層に接続された下部コンタクトプラグと、前記下部コンタクトプラグおよび前記第１の層間絶縁膜上に形成された下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、前記強誘電体キャパシタの周辺に設けられた第２の層間絶縁膜と、前記強誘電体キャパシタの側面と前記第２の層間絶縁膜との間に形成されたトレンチの内部を充填し、前記強誘電体キャパシタの側面を被覆し、水素の透過を抑制する第１のバリア膜とを備えている。
【０００６】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、上部電極、強誘電体膜および下部電極からなる強誘電体キャパシタを備えた半導体装置の製造方法であって、半導体基板上にトランジスタを形成し、前記トランジスタ上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜内に前記トランジスタの拡散層と接続された下部コンタクトプラグを形成し、前記下部コンタクトプラグ上に前記強誘電体キャパシタを形成し、前記強誘電体キャパシタおよび前記第１の層間絶縁膜上に第２の層間絶縁膜を堆積し、前記強誘電体キャパシタの周囲にある前記第２の層間絶縁膜をエッチングすることによって、前記強誘電体キャパシタの側面と前記第２の層間絶縁膜との間にトレンチを形成し、前記トレンチ内に、水素の透過を抑制するバリア膜を充填し、前記バリア膜の表面に形成されたダストを除去することを具備する。
【発明の効果】
【０００７】
本発明による半導体記憶装置およびその製造方法は、水素バリア膜の成膜時に生じるダストを効果的に除去することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す断面図。
【図２】１つのユニットセルＵＣを示す概略的な断面図。
【図３】第１の実施形態による強誘電体メモリの製造方法を示す断面図。
【図４】図３に続く、強誘電体メモリの製造方法を示す断面図。
【図５】図４に続く、強誘電体メモリの製造方法を示す断面図。
【図６】図５に続く、強誘電体メモリの製造方法を示す断面図。
【図７】図６に続く、強誘電体メモリの製造方法を示す断面図。
【図８】図７に続く、強誘電体メモリの製造方法を示す断面図。
【図９】図８に続く、強誘電体メモリの製造方法を示す断面図。
【図１０】本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す断面図。
【図１１】本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図。
【図１２】本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す断面図。
【図１３】本発明に係る第５の実施形態に従った強誘電体メモリの構成を示す断面図。
【図１４】本発明に係る第６の実施形態に従った強誘電体メモリの構成を示す断面図。
【図１５】第６の実施形態による強誘電体メモリの製造方法を示す断面図。
【図１６】図１５に続く、強誘電体メモリの製造方法を示す断面図。
【図１７】図１６に続く、強誘電体メモリの製造方法を示す断面図。
【図１８】図１７に続く、強誘電体メモリの製造方法を示す断面図。
【図１９】従来の構造を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す断面図である。図１は、複数のユニットセルＵＣが直列接続される第１の方向（ビット線１３０の延伸方向）に沿った断面図である。図１には、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルＵＣとし、このユニットセルＵＣを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を示している。勿論、本実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリに限らず、強誘電体キャパシタを備えた任意のメモリに適用可能である。
【００１１】
スイッチングトランジスタＳＴのゲートがワード線ＷＬとして機能する。ビット線１３０とワード線ＷＬとは互いに直交している。配線１４０は、ワード線ＷＬに接続されており、ワード線ＷＬを低抵抗化している。
【００１２】
図２は、１つのユニットセルＵＣを示す概略的な断面図である。図２では強誘電体キャパシタＦＣの側面は、ほぼ垂直にエッチングされているが、実際には、図１のように順テーパー状に形成される。また、図２では、隣接するユニットセルは省略されている。
【００１３】
本実施形態による強誘電体メモリは、シリコン基板１０と、シリコン基板１０上に設けられたスイッチングトランジスタＳＴと、スイッチングトランジスタＳＴ上に形成された層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ１上に設けられた強誘電体キャパシタＦＣとを備えている。強誘電体キャパシタＦＣは、シリコン基板１０の上方にマトリクス状に二次元配置されている。
【００１４】
強誘電体キャパシタＦＣは、層間絶縁膜ＩＬＤ１上に設けられた下部電極ＬＥと、下部電極ＬＥ上に設けられた強誘電体膜ＦＥと、強誘電体膜ＦＥ上に設けられた上部電極ＵＥとを含む。スイッチングトランジスタＳＴは、ソースおよびドレインの拡散層ＤＬ１、ＤＬ２を含む。下部電極ＬＥの下の層間絶縁膜ＩＬＤ１には、下部コンタクトプラグＣＰ１が埋め込まれている。下部コンタクトプラグＣＰ１は、下部電極ＬＥと拡散層ＤＬ１との間を接続している。これにより、スイッチングトランジスタＳＴは、下部コンタクトプラグＣＰ１を介して下部電極ＬＥに電気的に接続されている。下部電極ＬＥの材料は、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳｒＲｕＯ３（以下、ＳＲＯともいう）、Ｒｕ、ＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。強誘電体材料４０は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒｘＢｉｙＴａｚＯａ）、ＢＬＴ（ＢｉｘＬａｙＯｚ）からなる。ここで、ｘ、ｙ、ｚ、ａは、正数である。本実施形態では、強誘電体ＦＥの材料はＰＺＴからなる。上部電極ＵＥの材料は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。
【００１５】
層間絶縁膜ＩＬＤ１および下部コンタクトプラグＣＰ１上には、層間絶縁膜ＩＬＤ２が設けられている。層間絶縁膜ＩＬＤ２は、強誘電体キャパシタＦＣの周辺に設けられている。層間絶縁膜ＩＬＤ２と強誘電体キャパシタＦＣとの間にトレンチ５０が形成されている。第１のバリア膜ＢＭ１がトレンチ５０内に充填され、強誘電体キャパシタＦＣの側面を被覆している。第１のバリア膜ＢＭ１は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜からなる。このような材料から成るバリア膜ＢＭ１は、水素の透過を抑制し、水素を遮断する性質を有する。
【００１６】
また、第２のバリア膜ＢＭ２が強誘電体キャパシタＦＣの下方の層間絶縁膜ＩＬＤ１中に設けられている。層間絶縁膜ＩＬＤ２は、強誘電体キャパシタＦＣの底面よりも下へ突き出ている。層間絶縁膜ＩＬＤ２の突出部が層間絶縁膜ＩＬＤ１と接触している。層間絶縁膜ＩＬＤ１およびＩＬＤ２は、強誘電体キャパシタＦＣを取り囲むように形成されている。ただし、底部コンタクトプラグＣＰ１および上部コンタクトプラグＣＰ２は、下部電極ＬＥおよび上部電極ＵＥのそれぞれに直接接続されている。よって、層間絶縁膜ＩＬＤ１およびＩＬＤ２は、底部コンタクトプラグＣＰ１および上部コンタクトプラグＣＰ２の接続部以外の領域において、強誘電体キャパシタＦＣを取り囲んでいる。
【００１７】
層間絶縁膜ＩＬＤ２は、例えば、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＯＧ、Ｌｏｗ‐ｋ膜（ＳｉＯＦ、ＳｉＯＣ）等からなる。層間絶縁膜ＩＬＤ１は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）等からなる。
【００１８】
上部コンタクトプラグＣＰ２およびＣＰ３は層間絶縁膜ＩＬＤ２内に埋め込まれている。上部コンタクトプラグＣＰ２は、上部電極ＵＥとローカル配線ＬＩＣとの間を接続している。ローカル配線ＬＩＣは、上部コンタクトプラグＣＰ２とコンタクトプラグＣＰ３との間を接続し、コンタクトプラグＣＰ３およびＣＰ１を介して拡散層ＤＬ２に電気的に接続されている。コンタクトプラグＣＰ１は、例えば、タングステンまたはドープトポリシリコン等からなる。コンタクトプラグＣＰ２およびＣＰ３は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮ等の材料を含む。
【００１９】
図３から図９を参照して、第１の実施形態による強誘電体メモリの製造方法を説明する。図面では、キャパシタ領域および周辺回路領域を並べて表示している。まず、図３に示すように、素子分離部２０としてＳＴＩ（Shallow Trench Isolation）をシリコン基板１０に形成する。シリコン基板１０の表面上にゲート絶縁膜２５を形成し、ゲート絶縁膜２５上にゲート電極３２を形成する。ゲート電極３２をマスクとして用いて不純物を導入し、ソース・ドレイン層ＤＬ１、ＤＬ２をチャネル領域の両側に形成する。これにより、キャパシタ領域には、スイッチングトランジスタＳＴが形成され、周辺回路領域には、回路を構成する素子としてのトランジスタＴｒが形成される。
【００２０】
次に、シリコン基板１０、スイッチングトランジスタＳＴおよびトランジスタＴｒ上に層間絶縁膜ＩＬＤ１を堆積する。ＣＭＰ（Chemical Mechanical Polishing）を用いて、層間絶縁膜ＩＬＤ１の表面を平坦に研磨する。続いて、第２のバリア膜ＢＭ２を層間絶縁膜ＩＬＤ１上に堆積する。第２のバリア膜ＢＭ２は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。
【００２１】
次に、バリア膜ＢＭ２の堆積後のダストを除去するために、洗浄工程を実行する。洗浄工程は、例えば、リンス処理、ブラシ処理などである。さらに、層間絶縁膜ＩＬＤ１の材料を第２のバリア膜ＢＭ２上に再度堆積する。このとき堆積される層間絶縁膜の材料は、層間絶縁膜ＩＬＤ１の材料と異なってもよい。これにより、図３に示す構造が得られる。尚、ゲート絶縁膜、ゲート電極および／またはソース・ドレイン層は、キャパシタ領域と周辺回路領域とで同時に形成してもよく、あるいは、個別の工程で形成してもよい。
【００２２】
リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、拡散層ＤＬ１、ＤＬ２に通じるコンタクトホールを層間絶縁膜ＩＬＤ１内に形成する。さらに、金属またはドープトポリシリコンをコンタクトホール内に埋め込み、ＣＭＰを用いて金属またはドープトポリシリコンを平坦化する。これにより、図４に示すように、下部コンタクトプラグＣＰ１が形成される。尚、キャパシタ領域における下部コンタクトプラグＣＰ１と周辺回路領域における下部コンタクトプラグＣＰ１は、同時に形成してもよく、あるいは、個別の工程で形成してもよい。
【００２３】
次に、図４に示すように、下部電極ＬＥ、強誘電体ＦＥおよび上部電極ＵＥの各材料が、層間絶縁膜ＩＬＤ１およびコンタクトプラグＣＰ１上に堆積される。上述の通り、下部電極ＬＥの材料は、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、ＲｕまたはＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。強誘電体ＦＥの材料は、例えば、ＰＺＴ、ＳＢＴまたはＢＬＴからなる。上部電極ＵＥの材料は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、ＲｕまたはＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。
【００２４】
次に、マスク材料（図示せず）を上部電極ＵＥの材料上に堆積する。マスク材料は、例えば、Ｐ−ＴＥＯＳ膜、Ｏ３−ＴＥＯＳ膜またはＡｌ２Ｏ３等からなる。リソグラフィおよびＲＩＥを用いて、マスク材料を強誘電体キャパシタＦＣのパターンに加工する。加工後のマスク材料をマスクとして用いて、ＲＩＥで上部電極ＵＥ、強誘電体ＦＥおよび下部電極ＬＥの材料をエッチングする。これにより、図５に示すように、下部コンタクトプラグＣＰ１上に強誘電体キャパシタＣＰ１が形成される。
【００２５】
次に、強誘電体キャパシタＦＣおよび層間絶縁膜ＩＬＤ１上に層間絶縁膜ＩＬＤ２を堆積する。層間絶縁膜ＩＬＤ２の材料は、例えば、Ｏ３−ＴＥＯＳ等である。Ｏ３−ＴＥＯＳの成膜工程では雰囲気中の水素濃度が低い。このため、強誘電体キャパシタＦＣに直接堆積しても水素ダメージは生じない。ＣＭＰを用いて層間絶縁膜ＩＬＤ２を平坦化する。
【００２６】
次に、図６に示すように、リソグラフィおよびＲＩＥを用いて、強誘電体キャパシタＦＣの周囲の層間絶縁膜ＩＬＤ２および下部コンタクトプラグＣＰ１上の層間絶縁膜ＩＬＤ２をエッチングする。これにより、トレンチ５０が強誘電体キャパシタＦＣの周囲に形成される。このエッチング工程において、トレンチ５０の底部にある層間絶縁膜ＩＬＤ１が除去され、トレンチ５０は、第２のバリア膜ＢＭ２に達する。トレンチ５０の下にある第２のバリア膜ＢＭ２は、エッチングストッパとして機能する。従って、トレンチ５０の形成が容易になる。トレンチ５０は、シリコン基板１０の表面上方から見た平面において、強誘電体キャパシタＦＣの周囲を取り囲むように形成される。トレンチ５０は、強誘電体キャパシタＦＣと層間絶縁膜ＩＬＤ２との間に空間を空けるように設けられる。
【００２７】
次に、図７に示すように、トレンチ５０内にバリア膜ＢＭ１を充填する。バリア膜ＢＭ１は、例えば、Ａｌ２Ｏ３、ＳｉＮまたはＴｉＯ２からなる。バリア膜ＢＭ２は、周辺回路領域の層間絶縁膜ＩＬＤ２上にも堆積される。上述のように、バリア膜ＢＭ２の成膜時に、ダストＤＳＴがバリア膜ＢＭ２の表面に形成される。ダストＤＳＴの除去のために、例えば、水洗浄、スプレー処理、ブラシ処理、ＣＭＰ処理などが考えられる。しかし、ダストの除去のためには、ＣＭＰ処理が最も効果的である。
【００２８】
図１９に示す従来の構造では、強誘電体キャパシタＦＣの側面を被覆するバリア膜ＢＭ０上に形成されたダストＤＳＴをＣＭＰで除去することができなかった。バリア膜ＢＭ０は、強誘電体キャパシタＦＣの加工後、層間絶縁膜ＩＬＤ２の堆積前に、強誘電体キャパシタＦＣの上面および側面に堆積されていた。もし、このような状態の構造にＣＭＰを用いた場合、強誘電体キャパシタＦＣもダストＤＳＴと同時に除去されてしまう。
【００２９】
これに対し、本実施形態による強誘電体メモリの構成では、バリア膜ＢＭ１は、層間絶縁膜ＩＬＤ２の堆積後、強誘電体キャパシタＦＣの周囲に形成されたトレンチ５０に埋め込まれるように形成される。従って、図７に示すように、ダストＤＳＴは、強誘電体キャパシタＦＣの上面よりも高い位置に形成される。よって、本実施形態では、バリア膜ＢＭ１の成膜時に形成されたダストＤＳＴを、ＣＭＰで効果的に除去することができる。例えば、水洗浄はダストＤＳＴを５０％ほどしか除去できないが、ＣＭＰはダストＤＳＴを９０以上除去することができる。ＣＭＰによって、図８に示すように、層間絶縁膜ＩＬＤ２の表面が露出するまでバリア膜ＢＭ１を研磨する。
【００３０】
次に、図９に示すように、バリア膜ＢＭ２および層間絶縁膜ＩＬＤ２上にさらに層間絶縁膜を堆積する。この層間絶縁膜は、ＩＬＤ２と同材料でよいので、ＩＬＤ２と一体として示す。
【００３１】
次に、リソグラフィおよびＲＩＥを用いて、層間絶縁膜ＩＬＤ２およびバリア膜ＢＭ１を加工して、強誘電体キャパシタＦＣ上に上部電極ＵＥに達するコンタクトホールを形成する。このコンタクトホールに金属材料を埋め込むことによって、図２に示すコンタクトプラグＣＰ２が形成される。金属材料としては、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、ＴａまたはＴａＮ等のいずれかを含む材料で構成されている。金属材料は、ＭＯＣＶＤ、スパッタ、メッキ、スパッタリフローなどコンタクトホール内に埋め込まれ得る。
【００３２】
次に、リソグラフィおよびＲＩＥを用いて、層間絶縁膜ＩＬＤ２を加工して、コンタクトプラグＣＰ１上にコンタクトプラグＣＰ１に達するコンタクトホールを形成する。このコンタクトホールに金属材料を埋め込むことによって、図２に示すコンタクトプラグＣＰ３が形成される。金属材料およびその堆積方法は、コンタクトプラグＣＰ３のそれらと同様でよい。
【００３３】
コンタクトプラグＣＰ２、ＣＰ３および層間絶縁膜ＩＬＤ２上に、ローカル配線ＬＩＣが形成される。ローカル配線ＬＩＣの材料は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔａ、ＴａＮなどのいずれかを含む材料である。
【００３４】
本実施形態によれば、バリア膜ＢＭ１は、層間絶縁膜ＩＬＤ２の堆積後、強誘電体キャパシタＦＣの周囲に形成されたトレンチ５０に埋め込まれるように形成される。これにより、ダストＤＳＴが強誘電体キャパシタＦＣの上面よりも高い位置に生じるので、このダストＤＳＴをＣＭＰで効果的に除去することができる。その結果、ダストＤＳＴによるピンホールがバリア膜ＢＭ１に発生することを抑制することができる。
【００３５】
もし、バリア膜ＢＭ１にピンホールが発生すると、そのピンホールから水素が侵入し、強誘電体キャパシタを劣化させる。メモリセルの高密度化によって、１つのピンホールによって劣化する強誘電体キャパシタ数が多くなる。強誘電体キャパシタの劣化によってセンスアンプがデータ“０”とデータ“１”とを識別できなくなった場合、そのビットは不良品となる。不良になる強誘電体キャパシタ数が多くなると、即ち、不良ビット数が多くなると、ＥＣＣ（Error Correction Coding）等の手法を用いてもそのメモリを救済することができなくなる。
【００３６】
本実施形態は、ダストＤＳＴによるピンホールを抑制することによって、強誘電体キャパシタの劣化を抑制し、歩留まり向上に資する。
【００３７】
また、センスアンプがデータ“０”とデータ“１”とを辛うじて識別できたとしても、データ“０”と“１”との信号差が充分に大きくなければ、その強誘電体キャパシタは、信頼性の観点から不良品となる可能性が高い。例えば、８５度の温度環境において、１０年間の動作保証を確保するためには、データ“０”と“１”との信号差は、或る程度大きくなければならない。
【００３８】
本実施形態は、ダストＤＳＴによるピンホールを抑制することによって、データ“０”と“１”との信号差の大きさを確保し、信頼性の向上にも資する。
【００３９】
（第２の実施形態）
図１０は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す断面図である。第２の実施形態は、第２のバリア膜ＢＭ２が強誘電体キャパシタＦＣの下方にのみ設けられている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４０】
第２の実施形態では、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥの材料を加工するエッチング工程において、層間絶縁膜ＩＬＤ１の上部および第２のバリア膜ＢＭ２をエッチングする。その後、層間絶縁膜ＩＬＤ２を強誘電体キャパシタＦＣおよびコンタクトプラグＣＰ１上に堆積する。
【００４１】
次に、トレンチ５０を強誘電体キャパシタＦＣの周囲に形成する。このとき、層間絶縁膜ＩＬＤ２が強誘電体キャパシタＦＣの側面に沿ってエッチングされるので、トレンチ５０は、第２のバリア膜ＢＭ２まで達することができる。ただし、第２のバリア膜ＢＭ２は、エッチングストッパとしては機能しない。
【００４２】
その後、図７〜図９を参照して説明した工程を経て、図１０に示す構造が得られる。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４３】
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図である。第３の実施形態は、第３のバリア膜ＢＭ３がバリア膜ＢＭ１および層間絶縁膜ＩＬＤ２上の全体を覆うように設けられている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４４】
第３の実施形態では、図３〜図８を参照して説明した工程を経た後、第３のバリア膜ＢＭ３を第１のバリア膜ＢＭ１および層間絶縁膜ＩＬＤ２上に堆積する。第３のバリア膜ＢＭ３の材料は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。
【００４５】
次に、ＡＬＤ（Atomic Layer Deposition）法を用いて、層間絶縁膜ＩＬＤ３を第３のバリア膜ＢＭ３上に堆積する。続いて、第３のバリア膜ＢＭ３の表面に形成されたダストを除去する。このダスト除去工程は、第１のバリア膜ＢＭ２の表面に形成されたダスト除去工程と同様でよい。
【００４６】
次に、層間絶縁膜ＩＬＤ３、第３のバリア膜ＢＭ３および第１のバリア膜ＢＭ１を貫通するコンタクトプラグＣＰ２を形成する。さらに、層間絶縁膜ＩＬＤ３、第３のバリア膜ＢＭ３および層間絶縁膜ＩＬＤ２を貫通するコンタクトプラグＣＰ３を形成する。
【００４７】
その後、ローカル配線ＬＩＣ等を形成することによって、第３の実施形態による強誘電体メモリが完成する。
【００４８】
第３の実施形態は、ＡＬＤ法を用いて第３のバリア膜ＢＭ３を第１のバリア膜ＢＭ１上に堆積することによって、第１のバリア膜ＢＭ１に形成されたピンホールを埋めることができる。また、第３のバリア膜ＢＭ３によって水素が強誘電体キャパシタＣへ侵入することをさらに抑制することができる。さらに、第３の実施形態は、第１の実施形態と同様の効果をも得ることができる。
【００４９】
（第４の実施形態）
図１２は、本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す断面図である。第４の実施形態は、第２の実施形態と第３の実施形態との組合せである。従って、第４の実施形態では、第２のバリア膜ＢＭ２が強誘電体キャパシタＦＣの下方にのみ設けられており、かつ、第３のバリア膜ＢＭ３がバリア膜ＢＭ１および層間絶縁膜ＩＬＤ２上に設けられている。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５０】
第４の実施形態の製造方法は、第２および第３の実施形態で説明した製造方法を組み合わせればよい。従って、ここでは第４の実施形態の製造方法の詳細な説明は省略する。
【００５１】
第４の実施形態は、第１から第３の実施形態の効果を得ることができる。
【００５２】
（第５の実施形態）
図１３は、本発明に係る第５の実施形態に従った強誘電体メモリの構成を示す断面図である。第５の実施形態は、層間絶縁膜ＩＬＤ２上にバリア膜ＢＭ１を残置させている点で第３の実施形態と異なる。第５の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。
【００５３】
第５の実施形態では、バリア膜ＢＭ１の堆積後、ＣＭＰを用いてバリア膜ＢＭ１を研磨するときに、層間絶縁膜ＩＬＤ２を露出させることなく、バリア膜ＢＭ１を層間絶縁膜ＩＬＤ２上に残置させる。次に、バリア膜ＢＭ１上にバリア膜ＢＭ３を堆積する。第５の実施形態のその他の工程は、第３の実施形態の製造方法における工程と同様でよい。
【００５４】
第５の実施形態によれば、バリア膜ＢＭ１およびＢＭ３が外部からの水素の侵入をより効果的に抑制する。例えば、バックエンドプロセスにおいて、バリア膜ＢＭ１およびＢＭ３は、メモリチップの表面から侵入する水素を効果的に阻止することができる。第５の実施形態は、さらに第３の実施形態と同様の効果をも得ることができる。
【００５５】
尚、第５の実施形態は、第１、第２、または、第４の実施形態のいずれとも組み合わせることもできる。この場合、第１、第２、または、第４の実施形態の層間絶縁膜ＩＬＤ２上にバリア膜ＢＭ１を残置させればよい。これによって、第５の実施形態は、第１、第２、または、第４の実施形態のいずれかの効果をも得ることができる。第１および第２の実施形態において、層間絶縁膜ＩＬＤ２上にバリア膜ＢＭ１を残置させた場合、バリア膜ＢＭ１が第３および第４の実施形態におけるバリア膜ＢＭ３の役割を果たすことができる。
【００５６】
（第６の実施形態）
図１４は、本発明に係る第６の実施形態に従った強誘電体メモリの構成を示す断面図である。図１４は、ワード線ＷＬ（スイッチングトランジスタＳＴのゲート電極）の延伸方向に沿った断面図を示している。
【００５７】
第６の実施形態では、第１のバリア膜ＢＭ１がワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣ間に充填されている。これらの複数の強誘電体キャパシタＦＣは、互いに異なるカラムに配置され、互いに絶縁されている。従って、ＳＴＩが、これらの複数の強誘電体キャパシタＦＣ間に設けられている。
【００５８】
尚、ビット線ＢＬの延伸方向の断面は、第１から第５の実施形態のいずれの構成であってもよい。図１４では、ビット線ＢＬの延伸方向の断面は、第１の実施形態の構成と同じである。
【００５９】
強誘電体キャパシタＦＣの断面において、ワード線ＷＬは実際には現れない。このため、図１４では、ワード線ＷＬおよびワード線ＷＬに接続するコンタクトプラグＣＰ１、ＣＰ３を破線で示している。また、図１４では、３つの強誘電体キャパシタＦＣを示しているが、隣接する強誘電体キャパシタＦＣの数は３つに限定されない。
【００６０】
図１５から図１８は、第６の実施形態による強誘電体メモリの製造方法を示す断面図である。図３から図５に示す工程を経た後、層間絶縁膜ＩＬＤ２を強誘電体キャパシタＦＣ上に堆積する。次に、図１５に示すように、マスク材６０を層間絶縁膜ＩＬＤ２上に形成する。尚、図１５から図１８は、図５の１５−１５線（ワード線ＷＬの延伸方向）に沿った断面図である。図１５に示すように、ワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣの上方全体にあるマスク材６０を除去する。
【００６１】
次に、マスク材６０および強誘電体キャパシタＦＣをマスクとして用いて、ＲＩＥで層間絶縁膜ＩＬＤ２をエッチングする。これにより、図１６に示すように、トレンチ５０が、ワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣ間に形成される。このとき、トレンチ５０は、強誘電体キャパシタＦＣをマスクとして自己整合的に形成される。
【００６２】
このように、第６の実施形態では、ワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに沿って、該複数の強誘電体キャパシタＦＣに共通のトレンチ５０を形成する。これにより、ワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに亘って連続したトレンチ５０が形成される。
【００６３】
次に、図１７に示すように、トレンチ５０内に第１のバリア膜ＭＢ１が充填される。第１のバリア膜ＭＢ１は、互いに絶縁された隣接する複数の強誘電体キャパシタＦＣ間に充填される。第１のバリア膜ＢＭ１は、該複数の強誘電体キャパシタＦＣに亘って連続的に繋がった状態に形成される。このとき、ダストＤＳＴが第１のバリア膜ＢＭ１の表面上に形成される。
【００６４】
次に、図１８に示すように、ＣＭＰを用いて、層間絶縁膜ＩＬＤ２が露出されるまでバリア膜ＢＭ１を研磨する。これにより、ダストＤＳＴも除去される。
【００６５】
その後、図９および図２を参照して説明した工程を経て、第６の実施形態による強誘電体メモリが完成する。第６の実施形態の製造工程は、第１の実施形態の製造工程と同様でよい。第６の実施形態の製造方法は、第１の実施形態の製造方法におけるマスク材６０の加工パターンを変更すれば足りる。
【００６６】
第６の実施形態によれば、微細化によって、隣接する複数の強誘電体キャパシタＦＣ間の間隔が狭くなった場合であっても、該複数の強誘電体キャパシタＦＣ間に第１のバリア膜ＢＭ１を埋め込むことができる。これにより、微細化されセル密度の高い強誘電体メモリであっても、第１の実施形態と同様の効果を得ることができる。
【００６７】
第６の実施形態は、第２から第５の実施形態に組み合わせることができる。これにより、第６の実施形態は、第２から第５の実施形態のいずれかの効果をも得ることができる。
【符号の説明】
【００６８】
ＳＴ…スイッチングトランジスタ、ＦＣ…強誘電体キャパシタ、ＢＭ１〜ＢＭ３…バリア膜、ＣＰ１〜ＣＰ３…コンタクトプラグ、５０…トレンチ、ＬＩＣ…ローカル配線、ＩＬＤ１〜ＩＬＤ３…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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