(57)【要約】【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。【解決手段】シリコン酸化膜６で覆われたゲート電極４にポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４上にポリシリコン膜８ａを形成し、ポリシリコン膜８ａ上にＷＦ６とＳｉＨ４を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、ＷＦ６中の弗素はＳｉＨ４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。その後、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。【選択図】図３
2010056384.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜の表面にゲート電極を形成する工程と、
前記ゲート電極上に、絶縁膜を介して、弗素を含んだ弗素含有膜を形成する工程と、
前記弗素含有膜の弗素を前記ゲート酸化膜中に熱拡散させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記弗素含有膜を形成する工程は、６弗化タングステンガスとモノシランガスを原料ガスとしてタングステンシリサイド膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の表面に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート酸化膜上に絶縁膜を介して形成された弗素を含んだ弗素含有膜と、を有し、
前記ゲート酸化膜は、前記弗素含有膜からの弗素が熱拡散されることにより、弗素を含んでいることを特徴とする半導体装置。
【請求項４】
前記弗素含有膜は、タングステンシリサイド膜を含むことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴのゲート酸化膜と半導体基板の界面に生ずる界面準位が低減された半導体装置及びその製造方法を提供するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴのゲート電極と半導体基板の界面には熱酸化時に界面の酸化膜側に生ずる過剰シリコンによる陽イオンである固定表面準位電荷やシリコンとシリコン酸化膜の界面に存在する未結合手であるシリコンのダングリングボンドに基づく速い表面準位または界面トラップ電荷と言われるものが存在する。
【０００３】
これらはＭＯＳＦＥＴのキャリアをトラップする事によりその電界効果移動度を低下させ、当該ＭＯＳＦＥＴの動作速度や雑音特性に大きく影響する。これらの界面準位のうち界面の酸化膜側に存在する過剰シリコンによる陽イオンは適正な酸化速度で酸化する等により実用的レベルまで低減することができる。
【０００４】
それに対して、シリコンのダングリングボンドに基づくものについては水素や水素を含むガス中で低温処理を行うことにより低減する方法が採用されてきたが、近年弗素をゲート電極にイオン注入し、当該弗素を熱拡散することによりゲート酸化膜と半導体基板の界面までドライブインして弗素によりダングリングボンドを終端し界面準位の低減を図る技術が以下の特許文献１に記載されている。
【特許文献１】特開２００７−４８８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
イオン注入された弗素は熱拡散によりゲート酸化膜と半導体基板との界面に到達するとその電気陰性度が高いためシリコンダングリングボンドの電子を奪い弗素の陰イオンになるとともに電子を奪われ陽イオンとなったシリコンと結びつく。またはシリコンダングリングボンドと弗素が共有結合する。
【０００６】
このようにしてダングリングボンドを弗素で終端することにより界面準位を低減する。弗素をイオン注入する場合、上記特許文献１にも記載されているように、イオン注入のダメージがゲート酸化膜と半導体基板との界面等に影響しないようにイオン注入された弗素が、ゲート酸化膜と半導体基板の界面に到達しないようイオン注入時の加速電圧を制御している。
【０００７】
しかしながら、ゲート電極の厚みのバラツキ等により、充分制御したイオン注入条件で弗素をイオン注入した場合にもイオン注入時のダメージがゲート酸化膜そのものやゲート酸化膜と半導体基板との界面に影響を与える場合がある。本発明は、ゲート酸化膜がダメージを受けることなく、界面準位の改善を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板の表面にゲート酸化膜を形成する工程と、前記ゲート酸化膜の表面にゲート電極を形成する工程と、前記ゲート電極上に、絶縁膜を介して、弗素を含んだ弗素含有膜を形成する工程と、前記弗素含有膜の弗素を前記ゲート酸化膜中に熱拡散させる工程と、を有することを特徴とする。
【０００９】
また、本発明の半導体装置は、半導体基板の表面に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ゲート酸化膜上に絶縁膜を介して形成された弗素を含んだ弗素含有膜と、を有し、前記ゲート酸化膜は、前記弗素含有膜からの弗素が熱拡散されることにより、弗素を含んでいることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図ることができる。そのためＭＯＳＦＥＴのノイズ特性を改善することができ、アナログ回路への利用が可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態について以下に図面に従って説明する。なお、本発明の実施形態については代表的な例として、Ｎチャネル型ＭＯＳＦＥＴであるＮＭＯＳＦＥＴを採用し説明を進める。
【００１２】
先ず、図１に示すように、Ｐ型半導体基板１（例えば、Ｐ型シリコン基板）の表面に、ＬＯＣＯＳ法等の工程を経ることにより、素子分離絶縁膜２を形成する。次に熱酸化により、素子分離絶縁膜２により素子分離された素子形成領域に、ゲート酸化膜３を形成する。ゲート酸化膜３は、Ｐ型半導体基板１がシリコン基板の場合は、シリコン酸化膜になる。
【００１３】
その後、ゲート酸化膜３上に、例えばポリシリコン膜からなるゲート電極４を形成する。この場合、Ｐ型半導体基板１の表面全面にＬＰＣＶＤ法によりポリシリコン膜を形成し、ポリシリコン膜の表面全面にリン等を拡散してポリシリコンを低抵抗化した後に、ポリシリコン膜をパターニングすることにより、ゲート電極４を形成する。そして、ゲート電極４をマスクとしたＮ型不純物（例えば、リン）のイオン注入により、Ｎ−型のソース層５ａ、Ｎ−型のドレイン層５ｂを形成する。
【００１４】
次に、図２に示すように、ゲート電極４が形成されたＰ型半導体基板１上に、ゲート電極４を覆うように、ＬＰＣＶＤ法等によりシリコン酸化膜６を形成する。その後、シリコン酸化膜６で覆われたゲート電極４をマスクとしたＮ型不純物（例えば、ヒ素）のイオン注入により、Ｎ＋型のソース層７ａ、Ｎ＋型のドレイン層７ｂを形成する。この時、ゲート電極４の側壁を覆ったシリコン酸化膜６の部分がスペーサとして働く。シリコン酸化膜６が薄くてスペーサの機能が不十分の場合には、シリコン酸化膜６で覆われたゲート電極４の側壁に更にスペーサ膜を形成するようにしてもよい。
【００１５】
次に、図３に示すように、シリコン酸化膜６で覆われたゲート電極４上に、ポリシリコン膜８ａとタングステンシリサイド膜８ｂ（ＷＳｉｘ）の積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４にＬＰＣＶＤ法等によりポリシリコン膜８ａを形成し、このポリシリコン膜８ａの表面全面に6フッ化タングステンガス（ＷＦ６）とモノシランガス（ＳｉＨ４）を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、原料ガスであるＷＦ６中の弗素は原料ガスＳｉＨ４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。
【００１６】
そして、ポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜をフォトリソグラフィ工程によりパターニングして、シリコン酸化膜６で覆われたゲート電極４上に、弗素を含んだ弗素含有膜８を形成する。
【００１７】
その後、Ｎ−型のソース層５ａ、ドレイン層５ｂ及びＮ＋型のソース層７ａ、ドレイン層７ｂ中のＮ型不純物を活性化すると共に、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。これにより、ゲート酸化膜３やゲート酸化膜３とＰ型半導体基板１の界面にイオン注入のダメージを与えることなく、界面準位の低減を図ることができる。
【００１８】
この場合、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に、界面準位を低減させるのに十分な量を熱拡散させるために高温の熱処理が必要な場合には、Ｎ−型のソース層５ａ、ドレイン層５ｂ及びＮ＋型のソース層７ａ、ドレイン層７ｂの不純物分布に大きな影響を与えてしまうおそれがある。例えば、Ｎ型不純物の再分布により実効チャネル長が短くなってしまう等の影響である。
【００１９】
そこで、そのような場合には、弗素含有膜８を先に形成し、弗素の拡散のための高温熱処理（例えば、９５０℃以上）を行った後に、Ｎ−型のソース層５ａ、ドレイン層５ｂ及びＮ＋型のソース層７ａ、ドレイン層７ｂを形成して、より低温のアニール（例えば、８００℃）を行うようにすることが好ましい。
【００２０】
次に、図４に示すように、Ｐ型半導体基板１の表面全面にＬＰＣＶＤ法により、ＢＰＳＧ等からなる層間絶縁膜９を堆積する。
【００２１】
そして、図５に示すように、所定のフォトリソグラフィ工程等を経ることにより層間絶縁膜９にコンタクトホールを形成する。その後、コンタクトホールを含むＰ型半導体基板１の表面全体に所定のスパッタ法によりアルミニウム等の金属膜を堆積し、所定のフォトリソグラフィ工程等を経ることによりＮ＋型のソース層７ａ、ドレイン層７ｂ等にそれぞれ接続されるソース電極１０ａ、ドレイン電極１０ｂを形成する。
【００２２】
最後に、スパッタ等で受けたゲート酸化膜３とＰ型半導体基板１の界面等に対するダメージを回復するため並びに弗素で完全に終端し切れなかったシリコンダングリングボンドを水素で終端するため、水素または水素を含んだ雰囲気中で所定の低温処理を行うことにより界面準位密度の低いＮＭＯＳＦＥＴが完成する。
【００２３】
なお、本発明の実施形態では、ゲート電極４上にシリコン酸化膜６を介して弗素含有膜８を形成しているが、ゲート電極４上に弗素含有膜８を直接形成しても良く、この場合、ゲート電極４を構成するポリシリコン膜上にタングステンシリサイド膜を形成する。
【００２４】
また、本発明の実施形態として、横型のＮＭＯＳＦＥＴについて説明してきたが、横型ＰＭＯＳＦＥＴや横型ＣＭＯＳＦＥＴに加え、トレンチ型各種ＭＯＳＦＥＴに於いても発明思想が同一である限り適用できることは言うまでもない。
【００２５】
更に、本発明に実施形態として、ＬＤＤ構造のＭＯＳＦＥＴについて説明したが、これに限らず、Ｎ＋型のソース層７ａ、ドレイン層７ｂだけを持ったシングルドレイン型のＭＯＳＦＥＴや他のソースドレイン構造を有したＭＯＳＦＥＴにも適用することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態における半導体装置及びその製造方法を示す断面図である。
【図２】本発明の実施形態における半導体装置及びその製造方法を示す断面図である。
【図３】本発明の実施形態における半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態における半導体装置及びその製造方法を示す断面図である。
【図５】本発明の実施形態における半導体装置及びその製造方法を示す断面図である。
【符号の説明】
【００２７】
１  Ｐ型半導体基板      ２  素子分離絶縁膜      ３  ゲート酸化膜
４  ゲート電極      ５ａ  Ｎ−型のソース層      ５ｂ  Ｎ−型のドレイン層
６  シリコン酸化膜      ７ａ  Ｎ＋型のソース層      ７ｂ  Ｎ＋型のドレイン層
８ａ  ポリシリコン膜      ８ｂ  タングステンシリサイド膜
８  弗素含有膜      ９  層間絶縁膜    １０ａ  ソース電極
１０ｂ  ドレイン電極
【図１】
2010056384.tif 000003
【図２】
2010056384.tif 000004
【図３】
2010056384.tif 000005
【図４】
2010056384.tif 000006
【図５】
2010056384.tif 000007