(57)【要約】【課題】周辺回路を誤動作させないスイッチ回路を提供する。【解決手段】第一端子Ｐ１が内部回路への負の入力電圧を入力される時、ＮＭＯＳトランジスタ１２はオフするよう制御されているが、入力電圧が負であるので、この時のＮＭＯＳトランジスタ１２のゲート・ソース間電圧に基づき、ＮＭＯＳトランジスタ１２が完全にオフしないで例えば弱反転領域で動作する。すると、接地端子ＶＳＳから第一端子Ｐ１にＮＭＯＳトランジスタ１２、１３を介して電流が流れる。よって、電源端子ＶＣＣでなくて接地端子ＶＳＳからこの電流は流れるので、この電流が流れることにより、電源電圧が低くならず、その電源電圧を使用する周辺回路が誤動作しない。【選択図】図１
2010206779.tif 000002
【特許請求の範囲】
【請求項１】
第一、第二端子を有し、第一入力時に内部回路からの正または負の入力電圧を入力される、または、第二入力時に前記第二端子への正または負の入力電圧を入力される前記第一端子に設けられるスイッチ回路において、
前記第一入力時にオフして前記第二入力時にオンするようゲート電圧を制御され、ドレインを前記第二端子に接続される第一トランジスタと、
前記第一入力時にオフして前記第二入力時にオンするようゲート電圧を制御され、ソースを前記第一端子に接続される第二トランジスタと、
前記第一入力時にオンして前記第二入力時にオフするようゲート電圧を制御され、ソースを接地端子に接続され、ドレインを前記第一トランジスタのソースと前記第二トランジスタのドレインとの接続点に接続される第三トランジスタと、
を備えることを特徴とするスイッチ回路。
【請求項２】
入力端子を前記第一、第二トランジスタのゲートに接続され、出力端子を前記第三トランジスタのゲートに接続されるインバータ、
をさらに備えることを特徴とする請求項１記載のスイッチ回路。
【請求項３】
前記第一〜第三トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１記載のスイッチ回路。
【請求項４】
前記スイッチ回路は、前記第一端子を不揮発性素子に接続することを特徴とする請求項１記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正または負の入力電圧を入力される第一端子に設けられるスイッチ回路に関する。
【背景技術】
【０００２】
従来のスイッチ回路について説明する。図２は、従来のスイッチ回路を示す図である。
【０００３】
端子ＩＯに図示しない内部回路への入力電圧が入力される時、端子ＶＧの電圧は接地電圧になるよう制御され、端子ＶＥＮＢの電圧は電源端子ＶＣＣの電源電圧になるよう制御される。よって、ＮＭＯＳトランジスタ６１、６２はオフし、端子ＶＰＰの高電圧が端子ＩＯから出力せず、ＮＭＯＳトランジスタ６３はオンし、ＮＭＯＳトランジスタ６１のソースとＮＭＯＳトランジスタ６２のドレインとの接続点の電圧が電源電圧になる。
【０００４】
なお、端子ＩＯから高電圧を出力する時、端子ＶＧの電圧は電源電圧になるよう制御され、端子ＶＥＮＢの電圧は接地電圧になるよう制御される。よって、ＮＭＯＳトランジスタ６１〜６２はオンし、高電圧が端子ＩＯから出力し、ＮＭＯＳトランジスタ６３はオフする（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３１９７１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の技術では、端子ＩＯに内部回路への入力電圧が入力される時、ＮＭＯＳトランジスタ６１〜６２はオフするよう制御されているが、その入力電圧が負であると、この時のＮＭＯＳトランジスタ６２のゲート・ソース間電圧に基づき、ＮＭＯＳトランジスタ６２は完全にオフしないで例えば弱反転領域で動作してしまう。すると、電源端子ＶＣＣから端子ＩＯにＮＭＯＳトランジスタ６２、６３を介して電流が流れてしまうので、その電流に基づいて電源電圧が低くなる危険性があり、その電源電圧を使用する周辺回路が誤動作する危険性がある。
【０００７】
本発明は、上記課題に鑑みてなされ、周辺回路を誤動作させないスイッチ回路を提供する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するため、第一、第二端子を有し、第一入力時に内部回路への正または負の入力電圧が入力される、または、第二入力時に前記第二端子の入力電圧が出力される前記第一端子に設けられるスイッチ回路において、前記第一入力時にオフして前記第二入力時にオンするようゲート電圧を制御され、ドレインを前記第二端子に接続される第一トランジスタと、前記第一入力時にオフして前記第二入力時にオンするようゲート電圧を制御され、ソースを前記第一端子に接続される第二トランジスタと、前記第一入力時にオンして前記第二入力時にオフするようゲート電圧を制御され、ソースを接地端子に接続され、ドレインを前記第一トランジスタのソースと前記第二トランジスタのドレインとの接続点に接続される第三トランジスタと、を備えることを特徴とするスイッチ回路を提供する。
【発明の効果】
【０００９】
本発明では、第一端子が内部回路への負の入力電圧を入力される時、第二トランジスタはオフするよう制御されているが、入力電圧が負であるので、この時の第二トランジスタのゲート・ソース間電圧に基づき、第二トランジスタが完全にオフしない。すると、接地端子から第一端子に第二及び第三トランジスタを介して電流が流れる。よって、電源端子でなくて接地端子からこの電流は流れるので、この電流が流れることにより、電源電圧が低くならず、その電源電圧を使用する周辺回路が誤動作しない。
【図面の簡単な説明】
【００１０】
【図１】第一の実施例形態のスイッチ回路を示す回路図である。
【図２】従来のスイッチ回路を示す図である。
【図３】第二の実施例形態のスイッチ回路を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
＜第一の実施形態＞
まず、正または負の入力電圧を入力される第一端子に設けられるスイッチ回路の構成について説明する。図１は、スイッチ回路を示す図である。
【００１３】
スイッチ回路は、ＮＭＯＳトランジスタ１１、１２、１３、インバータ２１、及び、内部回路３１を備える。また、スイッチ回路は、イネイブル端子ＥＮ、第一端子Ｐ１、第二端子Ｐ２、電源端子ＶＣＣ、及び、接地端子ＶＳＳを備える。
【００１４】
ＮＭＯＳトランジスタ１１のゲートは、イネイブル端子ＥＮに接続し、ドレインは、第二端子Ｐ２に接続する。ＮＭＯＳトランジスタ１２のゲートは、イネイブル端子ＥＮに接続し、ソースは、第一端子Ｐ１に接続する。インバータ２１は、電源端子ＶＣＣと接地端子ＶＳＳとの間に設けられ、インバータ２１の入力端子は、イネイブル端子ＥＮに接続し、出力端子は、ＮＭＯＳトランジスタ１３のゲートに接続する。ＮＭＯＳトランジスタ１３のソースは、接地端子ＶＳＳに接続し、ドレインは、ＮＭＯＳトランジスタ１１のソースとＮＭＯＳトランジスタ１２のドレインとの接続点に接続する。なお、図示しないが、ＮＭＯＳトランジスタ１１、１２、１３の基板は、接地端子ＶＳＳに接続する。
【００１５】
また、内部回路３１は、第一端子Ｐ１にスイッチ３２を介して接続する。
【００１６】
第一端子Ｐ１は、第一入力時に内部回路３１への正または負の入力電圧が入力される。または、第一端子Ｐ１は、第二入力時に第二端子Ｐ２の入力電圧を出力する。
【００１７】
ＮＭＯＳトランジスタ１１は、第一入力時にオフして第二入力時及び出力時にオンするようゲート電圧を制御される。ＮＭＯＳトランジスタ１２は、第一入力時にオフして第二入力時及び出力時にオンするようゲート電圧を制御される。ＮＭＯＳトランジスタ１３は、第一入力時にオンして第二入力時及び出力時にオフするようゲート電圧を制御される。
【００１８】
次に、スイッチ回路の動作について説明する。
第一端子Ｐ１が内部回路３１への負の入力電圧を入力される時（第一入力時）、イネイブル端子ＥＮの電圧は接地端子ＶＳＳの接地電圧になるよう制御される。すると、インバータ２１の出力電圧は電源端子ＶＣＣの電源電圧になる。よって、ＮＭＯＳトランジスタ１１、１２はオフし、第二端子Ｐ２の電圧が第一端子Ｐ１から出力せず、ＮＭＯＳトランジスタ１３はオンし、ＮＭＯＳトランジスタ１１のソースとＮＭＯＳトランジスタ１２のドレインとの接続点の電圧が接地電圧になる。また、スイッチ３２がオンし、内部回路３１は負の入力電圧が印加される。
【００１９】
この時、ＮＭＯＳトランジスタ１１のゲート電圧及びソース電圧が接地電圧であるので、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧が０Ｖであり、ＮＭＯＳトランジスタ１１のリーク電流が少なくなる。よって、第二端子Ｐ２の電圧が低くなりにくくなる。
【００２０】
また、第一端子Ｐ１の入力電圧が負であるので、この時のＮＭＯＳトランジスタ１２のゲート・ソース間電圧に基づき、ＮＭＯＳトランジスタ１２が完全にオフしないで例えば弱反転領域で動作する。すると、接地端子ＶＳＳから第一端子Ｐ１にＮＭＯＳトランジスタ１２、１３を介して電流が流れる。よって、電源端子ＶＣＣでなくて接地端子ＶＳＳからこの電流は流れるので、この電流が流れることにより、電源電圧が低くならない。
【００２１】
第一端子Ｐ１に内部回路３１への正の入力電圧が入力される時（第一入力時）、上記と同様に、ＮＭＯＳトランジスタ１１、１２はオフし、第二端子Ｐ２の電圧は第一端子Ｐ１から出力せず、ＮＭＯＳトランジスタ１３はオンし、ＮＭＯＳトランジスタ１１のソースとＮＭＯＳトランジスタ１２のドレインとの接続点の電圧が接地電圧になる。また、スイッチ３２がオンし、内部回路３１は正の入力電圧が印加される。
【００２２】
この時、ＮＭＯＳトランジスタ１１のゲート電圧及びソース電圧が接地電圧であるので、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧が０Ｖであり、ＮＭＯＳトランジスタ１１のリーク電流が少なくなる。よって、第二端子Ｐ２の電圧が低くなりにくくなる。
【００２３】
また、入力電圧が正であるので、この時のＮＭＯＳトランジスタ１２のゲート・ソース間電圧に基づき、ＮＭＯＳトランジスタ１２が完全にオフし、ＮＭＯＳトランジスタ１２のリーク電流が少なくなる。
【００２４】
第一端子Ｐ１に第二端子Ｐ２の入力電圧を入力される時（第二入力時）、イネイブル端子ＥＮの電圧は電源電圧になるよう制御される。すると、インバータ２１の出力電圧は接地電圧になる。よって、ＮＭＯＳトランジスタ１１、１２はオンし、第二端子Ｐ２の電圧が第一端子Ｐ１から出力し、ＮＭＯＳトランジスタ１３はオフする。また、スイッチ３２がオフし、内部回路３１の入力端子は第二端子Ｐ２の電圧を印加されない。
【００２５】
このようにすると、第一端子Ｐ１に内部回路への負の入力電圧が入力される時、ＮＭＯＳトランジスタ１２はオフするよう制御されているが、入力電圧が負であるので、この時のＮＭＯＳトランジスタ１２のゲート・ソース間電圧に基づき、ＮＭＯＳトランジスタ１２が完全にオフしないで例えば弱反転領域で動作する。すると、接地端子ＶＳＳから第一端子Ｐ１にＮＭＯＳトランジスタ１２、１３を介して電流が流れる。よって、電源端子ＶＣＣでなくて接地端子ＶＳＳからこの電流は流れるので、この電流が流れることにより、電源電圧が低くならず、その電源電圧を使用する周辺回路が誤動作しない。
【００２６】
また、ＮＭＯＳトランジスタ１１、１２のゲート及びＮＭＯＳトランジスタ１３のゲートが１つの信号（イネイブル端子ＥＮの電圧）で制御されるので、動作制御が容易になる。
【００２７】
＜第二の実施形態＞
図３に、第二の実施形態のスイッチ回路の回路図を示す。図1との違いは不揮発性メモリのテスト回路として用いている点である。構成としては、NＭＯＳトランジスタ３０１と、NＭＯＳトランジスタ３０３と、メモリセルトランジスタ３０２と、センスアンプ３０４と、出力ドライバ３０６と、プルアップ素子３０７を追加して構成している。また、第二端子Ｐ２を出力端子３１３として名前を変更している。
【００２８】
接続としては、メモリセルトランジスタ３０２は、ゲートはノード３１２に接続し、ドレインはＮＭＯＳランジスタ３０１のソースに接続し、ソースは接地端子ＶＳＳに接続する。ＮＭＯＳトランジスタ３０１は、ゲートはノード３１１に接続し、ドレインはＮＭＯＳトランジスタ３０３のソースとＮＭＯＳトランジスタ１２のソースに接続する。ＮＭＯＳトランジスタ３０３は、ゲートはノード３１４に接続し、ドレインはプルアップ素子３０７とセンスアンプ３０４の非反転入力端子に接続する。プルアップ素子３０７は、一方はＮＭＯＳトランジスタ３０３のドレインに接続し、もう一方は電源端子ＶＣＣに接続する。センスアンプ３０４は、反転入力端子は基準電圧回路３０５に接続し、出力は出力バッファー回路３０６に接続する。基準電圧回路３０５は、一方は接地端子ＶＳＳに接続し、もう一方はセンスアンプ３０４の反転入力端子に接続する。出力バッファー回路３０６は、出力は出力端子３１３に接続する。
【００２９】
次に第二の実施形態のスイッチ回路の動作について説明する。
【００３０】
ＮＭＯＳトランジスタ３０１はイネーブルトランジスタとして動作する。メモリセルトランジスタ３０２はＥＥＰＲＯＭまたはＯＴＰなどの不揮発性素子で構成されている。第二の実施形態のスイッチ回路は、不揮発性メモリのテスト時に用いられ、ノード３１４に“Ｌ”の信号を入力することでテスト状態にすることができる。
【００３１】
テスト時、イネイブル端子ＥＮは“Ｈ”が入力するように制御する。また、ノード３１１、ノード３１２に“Ｈ”が入力するように制御しテストが行われる。この状態では、ＮＭＯＳトランジスタ１１、１２、３０１がオンのため、出力端子３１３に電圧を印加することでメモリセルトランジスタ３０２に流れる電流を測定することができる。
【００３２】
通常動作時、ノード３１４に“Ｈ”の信号を入力してＮＭＯＳトランジスタ３０６をオンさせる。また、イネイブル端子ＥＮは“Ｌ” の信号を入力してＮＭＯＳ１１、１２をオフさせる。この状態で、出力端子３１３から出力信号を出力していく。ここで、出力端子３１３からマイナスの電圧の信号を出力した場合、ＮＭＯＳトランジスタ１１が弱オンしノード３１６にノイズが発生する。しかし、ＮＭＯＳトランジスタ１２はオフしているため、このノイズはノード３１５に伝えることなく遮断することができる。このようにして、通常動作時、出力端子３１３の電圧がマイナスになってもノイズを遮断し誤動作を防いでいる。
【００３３】
なお図示はしないが、メモリセルトランジスタ３０２に直接ＮＭＯＳトランジスタ１２のソースを接続しても良い。
【００３４】
以上に説明したように、第二の実施形態のスイッチ回路は、スイッチ回路をメモリセルトランジスタ３０２のテスト回路に用いることで、テスト時に正常にメモリセルトランジスタの電流を測定することができるようになる。また、通常動作時に出力端子３１３の電圧がマイナスになってもノイズをノード３１５に伝えることなく正常に動作させることができる。
【符号の説明】
【００３５】
ＥＮ  イネイブル端子
Ｐ１  第一端子
Ｐ２  第二端子
ＶＣＣ  電源端子
ＶＳＳ  接地端子
１１〜１３  ＮＭＯＳトランジスタ
２１  インバータ
３１  内部回路
３２  スイッチ
３０４  センスアンプ回路
３０５  基準電圧回路
３０６  出力バッファー回路
３０７  プルアップ素子
３１１  ノード３１１
３１２  ノード３１２
３１３  出力端子
３１４  ノード３１４
【図１】
2010206779.tif 000003
【図２】
2010206779.tif 000004
【図３】
2010206779.tif 000005