(57)【要約】【課題】本発明は、画素部のＭＯＳトランジスタ上で異なる２層のシリサイドブロック膜の一部が重なるように形成して、白傷、暗電流を低減することを可能にする。【解決手段】半導体基板１１に、光電変換部２１を備えた画素部１２とその周辺に形成された周辺回路部１３を有し、画素部１２のゲート電極３２の側壁にサイドウォール形成膜で形成された第１サイドウォール３３と、周辺回路部１３のゲート電極５２の側壁にサイドウォール形成膜で形成された第２サイドウォール５３と、光電変換部２１上および画素部１２のＭＯＳトランジスタ３０の一部上にサイドウォール形成膜で形成された第１シリサイドブロック膜７１と、画素部１２のＭＯＳトランジスタ３０上に、第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有し、第１、第２シリサイドブロック膜７１、７２で画素部１２のＭＯＳトランジスタ３０上が被覆されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている
固体撮像装置。
【請求項２】
前記半導体基板に前記光電変換部に隣接してフローティングディフュージョン部を有し、
前記フローティングディフュージョン部は前記第１シリサイドブロック膜で被覆されている
請求項１記載の固体撮像装置。
【請求項３】
前記半導体基板に前記光電変換部に隣接してフローティングディフュージョン部を有し、
前記画素部のＭＯＳトランジスタの一つがリセットトランジスタであり、
前記フローティングディフュージョン部と、前記フローティングディフュージョン部が接続される前記リセットトランジスタの拡散層は前記第１シリサイドブロック膜で被覆されている
請求項１記載の固体撮像装置。
【請求項４】
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜の重なり部分が前記画素部内に形成されている
請求項１または請求項２記載の固体撮像装置。
【請求項５】
前記半導体基板に形成された前記画素部内の第１素子分離領域と、前記周辺回路部内の第２素子分離領域を有し、
前記第１素子分離領域および前記第２素子分離領域はともにＳＴＩ構造を有し、
前記第１素子分離領域は、前記第２素子分離領域よりも浅く、かつ前記半導体基板上への突き出し高さが前記第１素子分離領域と前記第２素子分離領域が同じとなる
請求項１または請求項２記載の固体撮像装置。
【請求項６】
前記第１シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造を有し、
前記第２シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造を有する
請求項１または請求項２記載の固体撮像装置。
【請求項７】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記画素部と前記周辺回路部上を被覆するサイドウォール形成膜を形成する工程と、
前記画素部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第１サイドウォールを形成し、前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第２サイドウォールを形成し、前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜で第１シリサイドブロック膜を形成する工程と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を形成する工程を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上を被覆する
固体撮像装置の製造方法。
【請求項８】
前記第１シリサイドブロック膜で前記光電変換部に隣接して形成されているフローティングディフュージョン部を覆う
請求項７記載の固体撮像装置の製造方法。
【請求項９】
前記第１シリサイドブロック膜で前記光電変換部に隣接して形成されているフローティングディフュージョン部を覆い、かつ前記第１シリサイドブロック膜で覆われる前記ＭＯＳトランジスタの一部はリセットトランジスタの拡散層である
請求項８記載の固体撮像装置の製造方法。
【請求項１０】
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜の重なり部分を前記画素部内に形成する
請求項８または請求項９記載の固体撮像装置の製造方法。
【請求項１１】
前記半導体基板に形成された前記画素部内の第１素子分離領域と、前記周辺回路部内の第２素子分離領域を形成する際に、
前記第１素子分離領域および前記第２素子分離領域はともにＳＴＩ構造に形成し、
前記第１素子分離領域は、前記第２素子分離領域よりも浅く、かつ前記半導体基板上への突き出し高さが前記第１素子分離領域と前記第２素子分離領域が同じとなる
請求項７、請求項８または請求項９記載の固体撮像装置の製造方法。
【請求項１２】
前記第１シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造に形成し、
前記第２シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造に形成する
請求項７、請求項８または請求項９記載の固体撮像装置の製造方法。
【請求項１３】
入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
前記固体撮像装置で光電変換されて出力された電気信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、その製造方法および撮像装置に関するものである。
【背景技術】
【０００２】
固体撮像装置のＭＯＳトランジスタのゲート電極に３層構造のサイドウォールを形成し、その３層構造のサイドウォールと同一層の膜（以下、サイドウォール形成膜という）を固体撮像装置のセンサー部上に形成し、それをセンサー部にシリサイドが形成されないようにするシリサイドブロックに用いる製造方法が開示されている（例えば、特許文献１（特にＦｉｇ６４およびその関連記載）参照。）。
【０００３】
しかしながら、特許文献１に記載された製造方法では、ＭＯＳトランジスタのソース・ドレイン領域を形成するには、上記３層構造のサイドウォール形成膜越しに、ソース・ドレイン領域を形成するためのイオン注入を行う。そのため、寄生抵抗を抑制したまま短チャネル効果を改善するのが困難であった。
また、３層構造のサイドウォール形成膜で完全に被覆された状態でソース・ドレイン領域のアニールを実施するため、このサイドウォール形成膜によるストレス（Ｓｔｒｅｓｓ）が大きくなる（ＳＭＴ：Stress Memorization Technique（例えば、非特許文献１参照））。
さらに、ロジック部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入と、画素部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入の条件を変える必要が生じると考えられる。その理由は、画素部のＭＯＳトランジスタはサイドウォール膜越しにイオン注入となり、ロジック部のＭＯＳトランジスタはスルー膜なしのイオン注入になるためである。そのため、ロジック部のＭＯＳトランジスタの拡散層深さと画素部のＭＯＳトランジスタの拡散層深さが異なる。したがって、ロジック部のＭＯＳトランジスタは、画素部のＭＯＳトランジスタと比較してゲート長が短いため、接合リークを抑制しながら短チャネル効果を改善し、また寄生抵抗の増加の抑制を同時に実現することが難しくなる。上記特許文献１には記載されていないものの、ロジック部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入と、画素部のＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入は、別々に行うのが自然である。
【０００４】
また、ゲート電極上を完全に被覆する１層のカバー膜（被覆膜）が形成された状態で、ソース・ドレイン領域のアニールを行うと、カバー膜に引張応力（Tensile応力）がかかる（ＳＭＴ）。この膜応力（Stress）によりセンサー部のシリコン層に結晶欠陥が入り、ランダムノイズ増加、白傷・暗電流の増加を引き起こすことが懸念される。
【０００５】
上記説明したように、ソース・ドレイン領域を形成するイオン注入は、サイドウォール形成膜越しのイオン注入になるため、シリコン（Ｓｉ）表面の濃度を濃くしたまま、所望の拡散層深さに設定するのが困難である。そのため、ソース・ドレイン領域の寄生抵抗が増加し、画素トランジスタの駆動力が落ちる。
【０００６】
また、上記サイドウォール形成膜を、シリサイドブロック膜として使わず、別途、シリサイドブロック用の膜を新たに設ける製造方法が開示されている（例えば、特許文献２参照。)。
この製造方法では、ゲート電極の側壁にサイドウォールを形成する際に行うサイドウォール膜のエッチバックで、シリコン基板にダメージが入りやすい。この結果、暗電流が増加するという問題が生じる。
また、この製造方法では、ソース・ドレイン領域を形成するイオン注入の前に、フォトダイオード上の酸化膜を除去するため、フォトダイオード上では、レジストマスクが直付け状態になる。このため、フォトダイオードがレジストにより汚染され、暗電流が増加する。
さらに、フォトダイオード上のウエットエッチングによる表面領域のＰ型不純物の不純物損失の結果、暗電流が悪化する。
上記フォトダイオード上の酸化膜を除去するウエットエッチングの際に、ロジック部の素子分離領域（ＳＴＩ）上部のエッチングによる削れ量が大きくなることから、ロジック部の素子分離領域のエッジにおいて、ソース・ドレイン領域上にシリサイドを形成した際に、シリサイド起因の接合リークが悪化する。
上記フォトダイオード上の酸化膜を除去した歳に、サイドウォール膜の一部がリフトオフされる問題が増加する。この結果、歩留まりの低下を引き起こす。
【０００７】
固体撮像装置のＭＯＳトランジスタにおいて、ゲート電極の側壁に２層構造のサイドウォールを形成する場合、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する。
次いで、シリコン基板上にゲート電極を被覆する酸化シリコン膜を形成する。さらに上記酸化シリコン膜上に窒化シリコン膜を形成する。
その後、上記窒化シリコン膜を全面エッチバックして、ゲート電極の側壁に酸化シリコン膜を介して窒化シリコン膜を残す。このエッチバックでは、上記酸化シリコン膜がエッチングストッパとなる。
次に、酸化シリコン膜をエッチングする。この結果、ゲート電極上が露出され、またシリコン基板が露出される。このとき、固体撮像装置のフォトダイオード上の酸化シリコン膜も除去される。
【０００８】
上記製造方法では、画素サイズおよびトランジスタサイズを微細化していくと、上記酸化シリコン膜の膜厚が薄くなっていく。そのため、窒化シリコン膜のエッチバック時において、下地のシリコン基板にダメージを与えないない状態でエッチングを停止させることが困難になる。一般的に窒化シリコン膜のエッチング時の酸化シリコン膜止めは、選択比をとるのが難しい。
【０００９】
また、酸化シリコン膜の除去時において、窒化シリコン膜で形成されたサイドウォール下まで、酸化シリコン膜の一部がウエットエッチングされる。このため、その後の熱処理等の応力（Stress）により、サイドウォールがいわゆるリフトオフされた状態になり、ごみの原因となる危険性がある。これは歩留まりを落とす原因の一つにもなる。
【００１０】
上記酸化シリコン膜をエッチングするとき、固体撮像装置のフォトダイオード上の酸化シリコン膜も除去される。その後、ｎＦＥＴ、ｐＦＥＴのソース・ドレインを形成するためのイオン注入を行うが、そのイオン注入時に用いるレジストマスクが、フォトダイオード上で直付けになる。このため、フォトダイオード中へのレジスト中に含まれているナトリウム（Ｎａ）等の汚染が懸念され、白傷悪化の問題が生じる。
【００１１】
図９５にＣＭＯＳセンサーのレイアウト図を示す。
図９５に示すように、シリコン基板１１に、フォトダイオードＰＤとこのフォトダイオードに接合するアクティブ領域１５が形成されている。このアクティブ領域１５に、転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に配置されている。また、転送ゲートＴＲＧとリセットトランジスタＲＳＴとの間にフローティングディフュージョン部ＦＤが形成されている。
また、上記平面レイアウトの等価回路を図９６に示す。図９６に示すレイアウトでは、画素は、１つのフォトダイオードＰＤと、転送ゲートＴＲＧ、フローティングディフュージョン部ＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの４つのトランジスタから構成されている。これは、フォトダイオードＰＤを共有しないタイプであるが、もちろん共有するタイプや、４トランジスタ構成の部分が３トランジスタ構成のものもある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】再公表特許ＷＯ２００３／０９６４２号公報
【特許文献２】特開２００８-８６１０４号公報
【非特許文献】
【００１３】
【非特許文献１】K.Ota, et al.,“Novel Locally Strained Channel Technique forHigh Performance 55nm CMOS” IEDM Tech. Dig., pp27-30, ２００２年
【発明の概要】
【発明が解決しようとする課題】
【００１４】
解決しようとする問題点は、ランダムノイズ、白傷・暗電流を低減することが困難な点である。
【００１５】
本発明は、画素部のＭＯＳトランジスタ上にて、異なる２層のシリサイドブロック膜の一部が重なるように形成して、ランダムノイズ、白傷・暗電流が低減することを可能にする。
【課題を解決するための手段】
【００１６】
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された前記第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている。
【００１７】
本発明の固体撮像装置では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、第１シリサイドブロック膜とは別の膜で形成された第２シリサイドブロック膜の２層で被覆されている。このため、画素部のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。
【００１８】
本発明の固体撮像装置の製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記画素部と前記周辺回路部上を被覆するサイドウォール形成膜を形成する工程と、
前記画素部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第１サイドウォールを形成し、前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第２サイドウォールを形成し、前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜で第１シリサイドブロック膜を形成する工程と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を形成する工程を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上を被覆する。
【００１９】
本発明の固体撮像装置の製造方法では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、第１シリサイドブロック膜とは別の膜で形成された第２シリサイドブロック膜の２層で被覆される。このため、画素部のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。
【００２０】
本発明の撮像装置では、入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第１サイドウォールと、
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第２サイドウォールと、
前記光電変換部上および前記画素部のＭＯＳトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、
前記画素部のＭＯＳトランジスタ上に、前記第１シリサイドブロック膜の一部上に重なる第２シリサイドブロック膜を有し、
前記第１シリサイドブロック膜と前記第２シリサイドブロック膜とで前記画素部のＭＯＳトランジスタ上が被覆されている。
【００２１】
本発明の撮像装置では、本願発明の固体撮像装置を用いることから、ランダムノイズが低減され、白傷・暗電流が低減される。
【発明の効果】
【００２２】
本発明の固体撮像装置は、ランダムノイズが低減でき、白傷・暗電流が低減できるという利点がある。
【００２３】
本発明の固体撮像装置の製造方法は、ランダムノイズが低減でき、白傷・暗電流が低減できるという利点がある。
【００２４】
本発明の撮像装置は、本願発明の固体撮像装置を用いることから、各画素のランダムノイズが低減でき、白傷・暗電流が低減できる。よって、画質の向上が図れる。
【図面の簡単な説明】
【００２５】
【図１】本発明の固体撮像装置に係る一実施の形態の構成の第１例を示した概略構成断面図である。
【図２】本発明の固体撮像装置に係る一実施の形態の構成の第１例を示した概略構成断面図である。
【図３】本発明の固体撮像装置に係る一実施の形態の構成の第２例を示した概略構成断面図である。
【図４】本発明の固体撮像装置に係る一実施の形態の構成の第２例を示した概略構成断面図である。
【図５】本発明の固体撮像装置に係る一実施の形態の第１例と第２例を示した平面レイアウト図である。
【図６】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１）である。
【図７】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２）である。
【図８】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（３）である。
【図９】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（４）である。
【図１０】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（５）である。
【図１１】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（６）である。
【図１２】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（７）である。
【図１３】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（８）である。
【図１４】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（９）である。
【図１５】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１０）である。
【図１６】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１１）である。
【図１７】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１２）である。
【図１８】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１３）である。
【図１９】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１４）である。
【図２０】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１５）である。
【図２１】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１６）である。
【図２２】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１７）である。
【図２３】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１８）である。
【図２４】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（１９）である。
【図２５】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２０）である。
【図２６】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２１）である。
【図２７】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２２）である。
【図２８】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２３）である。
【図２９】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２４）である。
【図３０】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２５）である。
【図３１】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２６）である。
【図３２】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２７）である。
【図３３】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２８）である。
【図３４】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（２９）である。
【図３５】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（３０）である。
【図３６】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（３１）である。
【図３７】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（３２）である。
【図３８】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（３３）である。
【図３９】本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図（３４）である。
【図４０】一つの画素トランジスタが４画素を共有する構成の一例を示した平面レイアウト図である。
【図４１】本発明の固体撮像装置の製造方法に係る一実施の形態の第２例を示した平面レイアウト図である。
【図４２】本発明の固体撮像装置の製造方法に係る一実施の形態の第２例を示した部分断面図である。
【図４３】本発明の固体撮像装置の製造方法に係る一実施の形態の第２例を示した部分断面図である。
【図４４】本発明の固体撮像装置の製造方法に係る一実施の形態の第２例を示した平面レイアウト図である。
【図４５】本発明の固体撮像装置の製造方法に係る一実施の形態の第２例を示した部分断面図である。
【図４６】本発明の固体撮像装置の製造方法に係る一実施の形態の第２例を示した部分断面図である。
【図４７】エッチングダメージの影響を示した該略構成断面図である。
【図４８】本発明の固体撮像装置に係る一実施の形態の第３例を示した平面レイアウト図である。
【図４９】本発明の固体撮像装置に係る一実施の形態の第３例を示した部分断面図である。
【図５０】本発明の固体撮像装置に係る一実施の形態の第３例を示した部分断面図である。
【図５１】本発明の固体撮像装置に係る一実施の形態の第４例を示した平面レイアウト図である。
【図５２】本発明の固体撮像装置に係る一実施の形態の第４例を示した部分断面図である。
【図５３】本発明の固体撮像装置に係る一実施の形態の第４例を示した部分断面図である。
【図５４】本発明の固体撮像装置の製造方法に係る一実施の形態の第３例を示した平面レイアウト図である。
【図５５】本発明の固体撮像装置の製造方法に係る一実施の形態の第３例を示した部分断面図である。
【図５６】本発明の固体撮像装置の製造方法に係る一実施の形態の第３例を示した部分断面図である。
【図５７】本発明の固体撮像装置の製造方法に係る一実施の形態の第３例を示した平面レイアウト図である。
【図５８】本発明の固体撮像装置の製造方法に係る一実施の形態の第３例を示した部分断面図である。
【図５９】本発明の固体撮像装置の製造方法に係る一実施の形態の第３例を示した部分断面図である。
【図６０】本発明の固体撮像装置の製造方法に係る一実施の形態の第４例を示した平面レイアウト図である。
【図６１】本発明の固体撮像装置の製造方法に係る一実施の形態の第４例を示した部分断面図である。
【図６２】本発明の固体撮像装置の製造方法に係る一実施の形態の第４例を示した部分断面図である。
【図６３】本発明の固体撮像装置の製造方法に係る一実施の形態の第４例を示した平面レイアウト図である。
【図６４】本発明の固体撮像装置の製造方法に係る一実施の形態の第４例を示した部分断面図である。
【図６５】本発明の固体撮像装置の製造方法に係る一実施の形態の第４例を示した部分断面図である。
【図６６】固体撮像装置およびその製造方法の第３、第４例の変形例を示した平面レイアウト図である。
【図６７】固体撮像装置およびその製造方法の第１例の変形例を示した平面レイアウト図である。
【図６８】固体撮像装置およびその製造方法の第１例の変形例を示した部分断面図である。
【図６９】固体撮像装置およびその製造方法の第１例の変形例を示した部分断面図である。
【図７０】一つの画素トランジスタが４画素を共有する構成（４画素共有構成）の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７１】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７２】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７３】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７４】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７５】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７６】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７７】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７８】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図７９】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８０】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８１】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８２】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８３】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８４】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８５】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８６】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８７】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８８】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図８９】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図９０】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図９１】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図９２】画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図９３】４画素共有構成の固体撮像装置の製造方法の詳細例を示した製造工程断面図である。
【図９４】本発明の撮像装置に係る一実施の形態を示したブロック図である。
【図９５】従来のＣＭＯＳセンサーのレイアウト図である。
【図９６】従来のＣＭＯＳセンサーの平面レイアウトの等価回路図である。
【発明を実施するための形態】
【００２６】
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
【００２７】
＜１．第１の実施の形態＞
本発明の第１の実施の形態に係る固体撮像装置の構成の第１例を、図１の画素部の概略構成断面図、図２の周辺回路部の概略構成断面図および図５（１）の画素部の平面レイアウト図によって説明する。この図５（１）は、転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの活性領域でつながっている場合である。なお、図１に示した画素部および図２に示した周辺回路部は同一の半導体基板に形成されているものである。また、図１は図５（１）中のＡ−Ａ線断面を示す。
さらに、第１の実施の形態に係る固体撮像装置の構成の第２例を、図３の画素部の概略構成断面図、図４の周辺回路部の概略構成断面図および図５（２）の画素部の平面レイアウト図によって説明する。この図５（２）は、転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの活性領域がＳＴＩによって分離されている場合である。なお、図３に示した画素部および図４に示した周辺回路部は同一の半導体基板に形成されているものである。また、図３は図５（２）中のＢ−Ｂ線断面を示す。
同飽和電荷量Ｑｓで画素サイズを小さくするためには、図５（１）のレイアウトが望ましい。
【００２８】
［固体撮像装置の構成の第１例］
図１、図２および図５（１）に示すように、半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部２１を備えた画素部１２と、この画素部１２の周辺に形成された周辺回路部１３を有する。
上記画素部１２の半導体基板１１には、光電変換部２１が形成され、この光電変換部２１に接続して転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に直列に形成されている。上記光電変換部２１は例えばフォトダイオードで構成されている。
【００２９】
上記画素部１２のＭＯＳトランジスタ３０（転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬ）の各ゲート電極３２の側壁には、サイドウォール形成膜で第１サイドウォール３３が形成されている。
また上記周辺回路部１３の各ＭＯＳトランジスタ５０のゲート電極５２の側壁に配線上記サイドウォール形成膜と同一層の膜で第２サイドウォール５３が形成されている。
さらに上記光電変換部２１上には、上記サイドウォール形成膜と同一層の膜で第１シリサイドブロック膜７１が形成されている。
また、上記画素部１２の各ＭＯＳトランジスタ３０上には、上記第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有する。
上記第１シリサイドブロック膜７１は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
また、第２シリサイドブロック膜７２は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
そして、上記第１シリサイドブロック膜７１を上記第２シリサイドブロック膜７２とで上記画素部１２上が被覆されている。この上記第１シリサイドブロック膜７１と上記第２シリサイドブロック膜７２の重なり部分は上記画素部１２内に形成されている。
【００３０】
上記周辺回路部１３の各ＭＯＳトランジスタ５０は、例えばゲート電極５２上、ソース・ドレイン領域５４、５５上にシリサイド層５６、５７が形成されている。このように、上記周辺回路１３の各ＭＯＳトランジスタ５０は、寄生抵抗を減らし高速動作させるため、シリサイド化されている。
【００３１】
また、上記半導体基板１１には、上記画素部１２を分離する第１素子分離領域１４が形成され、上記周辺回路部１３内の各ＭＯＳトランジスタの形成領域を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４および上記第２素子分離領域１５はともにＳＴＩ構造を有し、上記第１素子分離領域１４は、上記第２素子分離領域１５よりも浅く、かつ上記半導体基板１１上への突き出し高さが低く形成されている。
【００３２】
このように、上記固体撮像装置１（１Ａ）では、サイドウォール形成膜を使って第１シリサイドブロック膜７１が形成された領域と、別途にシリサイドブロック用の絶縁膜を設けて形成した第２シリサイドブロック膜７２が形成された領域と、周辺回路部１３のＭＯＳトランジスタ５０のように、シリサイド層５６、５７が存在する領域が混在する。また光電変換部２１上は、サイドウォール形成膜を利用して第１シリサイドブロック膜７１が形成されている。
【００３３】
［固体撮像装置の構成の第２例］
また、図３、図４および図５（２）に示すように、半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部２１を備えた画素部１２と、この画素部１２の周辺に形成された周辺回路部１３を有する。
上記画素部１２の半導体基板１１には、光電変換部２１が形成され、この光電変換部２１に接続して転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に直列に形成されている。上記光電変換部２１は例えばフォトダイオードで構成されている。
【００３４】
上記画素部１２のＭＯＳトランジスタ３０（転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬ）の各ゲート電極３２の側壁には、サイドウォール形成膜で第１サイドウォール３３が形成されている。
また上記周辺回路部１３の各ＭＯＳトランジスタ５０のゲート電極５２の側壁に配線上記サイドウォール形成膜と同一層の膜で第２サイドウォール５３が形成されている。
さらに上記光電変換部２１上には、上記サイドウォール形成膜と同一層の膜で第１シリサイドブロック膜７１が形成されている。
また、上記画素部１２の各ＭＯＳトランジスタ３０上には、上記第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有する。
上記第１シリサイドブロック膜７１は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
また、第２シリサイドブロック膜７２は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
そして、上記第１シリサイドブロック膜７１を上記第２シリサイドブロック膜７２とで上記画素部１２上が被覆されている。この上記第１シリサイドブロック膜７１と上記第２シリサイドブロック膜７２の重なり部分は上記画素部１２内に形成されている。
【００３５】
上記周辺回路部１３の各ＭＯＳトランジスタ５０は、例えばゲート電極５２上、ソース・ドレイン領域５４、５５上にシリサイド層５６、５７が形成されている。このように、上記周辺回路１３の各ＭＯＳトランジスタ５０は、寄生抵抗を減らし高速動作させるため、シリサイド化されている。
【００３６】
また、上記半導体基板１１には、上記画素部１２内の各ＭＯＳトランジスタの形成領域を分離する第１素子分離領域１４が形成され、上記周辺回路部１３内の各ＭＯＳトランジスタの形成領域を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４および上記第２素子分離領域１５はともにＳＴＩ構造を有し、上記第１素子分離領域１４は、上記第２素子分離領域１５よりも浅く、かつ上記半導体基板１１上への突き出し高さが低く形成されている。
【００３７】
このように、上記固体撮像装置１（１Ｂ）では、サイドウォール形成膜を使って第１シリサイドブロック膜７１が形成された領域と、別途にシリサイドブロック用の絶縁膜を設けて形成した第２シリサイドブロック膜７２が形成された領域と、周辺回路部１３のＭＯＳトランジスタ５０のように、シリサイド層５６、５７が存在する領域が混在する。また光電変換部２１上は、サイドウォール形成膜を利用して第１シリサイドブロック膜７１が形成されている。
【００３８】
上記固体撮像装置１（１Ａ、１Ｂ）では、画素部１２内は、シリサイド起因の不純物汚染、欠陥の発生を抑制するために、望ましくは、完全に第１シリサイドブロック膜７１と第２シリサイドブロック膜７２とで被覆されていることが望ましい。また、素子分離領域１４、１５上は、上記第１、第２シリサイドブロック膜７１、７２が形成されていなくてもよい。しかしながら、同画素サイズで光電変換部２１の受光面積をできるだけ大きくして、飽和電荷量（Ｑｓ）を多くし、ノイズの影響を小さくする必要がある。したがって、素子分離領域上での合わせ余裕を考慮する必要がないように、素子分離領域上も第１シリサイドブロック膜７１と第２シリサイドブロック膜７２とで被覆されていることが望ましい。このようにすることで、素子分離領域の面積が削減でき、光電変換部２１の受光面積を大きくとることが可能になる。
【００３９】
そこで、上記固体撮像装置１のレイアウトでは、素子分離領域の分離幅を狭くしてフォトダイオードの占める割合を大きくするために、第１、第２シリサイドブロック膜７１、７２が重なった部分を設けている。そのため、画素部１２の各ゲート電極３２上の段差が大きくなり、層間絶縁膜の平坦性が厳しくなる。
例えば、特開２００５-３４７３２５号公報に記載されている分離技術では、画素内の酸化膜分離のシリコン（Ｓｉ）表面からの突き出し量が高くなり、平坦性の難易度が高くなる。
本発明では、ＳＴＩ（Shallow Trench Isolation）構造の第１素子分離領域１４を用い、半導体基板１１上に突き出す高さを低くしている。ただし、第１素子分離領域１４は、ＳＴＩ深さが周辺回路部１３の第２素子分離領域１５のＳＴＩと同等の深さであると、光電変換部２１を構成するフォトダイオードに対するストレスやエッチングダメージが多くなり、白傷の増加を招く。そのため、第１素子分離領域１４は、周辺回路部１３の第２素子分離領域１５よりも浅く形成している。高速動作を実現するために周辺回路部１３の第２素子分離領域１５はＳＴＩ深さを深くして、配線・基板間の寄生容量を低減させている。
【００４０】
本発明の固体撮像装置１（１Ａ）では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜７１と、第１シリサイドブロック膜７１とは別の膜で形成された第２シリサイドブロック膜７２の２層で画素部１２が被覆されている。このため、画素部１２のＭＯＳトランジスタ３０上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減できるという利点がある。
【００４１】
＜２．第２の実施の形態＞
［固体撮像装置の製造方法の第１例］
次に、本発明の固体撮像装置の製造方法に係る一実施の形態の第１例を、図６〜図３９の製造工程断面図によって説明する。
【００４２】
図６（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。
上記半導体基板１１上にパッド酸化膜１１１、窒化シリコン膜１１２を形成する。
上記パッド酸化膜１１１は、例えば熱酸化法により、半導体基板１１表面を酸化して形成する。このパッド酸化膜１１１は、例えば１５ｎｍの厚さに形成する。
次に、例えばＬＰ−ＣＶＤ（Low Pressure CVD）法により、上記パッド酸化膜１１１条に窒化シリコン膜１１２を形成する。この窒化シリコン膜１１２は、例えば１６０ｎｍの厚さに形成される。
上記説明した構成では、窒化シリコン膜／パッド酸化膜の構造であるが、窒化シリコン膜／ポリシリコン膜またはアモルファスシリコン膜／パッド酸化膜の構造であっても良い。
【００４３】
次に、図７（２）に示すように、上記窒化シリコン膜１１２上に素子分離領域を形成する領域上に開口部を設けたレジストマスク（図示せず）を形成した後、エッチングによって上記窒化シリコン膜１１２および上記パッド酸化膜１１１に開口部１１３を形成する。
上記エッチングでは、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）装置または電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）エッチング装置などを用いることができる。加工後、アッシング装置などにより上記レジストマスクの除去を行う。
【００４４】
次に、図８（３）に示すように、上記窒化シリコン膜１１２をエッチングマスクに用いて、上記半導体基板１１に素子分離溝１１４を形成する。このエッチングには、例えばＲＩＥ装置またはＥＣＲエッチング装置などを用いる。
まず、周辺回路部１３（および画素部１２）の第２素子分離溝１１５（および第１素子分離溝１１４）の第１エッチングを行う。このとき、周辺回路部１３（および画素部１２）の各第１、第２素子分離溝１１４、１１５の深さは５０ｎｍ〜１６０ｎｍである。
図示はしないが画素部１２上にレジストマスクを形成し、さらに周辺回路部１３のみ素子分離溝１１５を延長形成する第２エッチングを行い、周辺回路部１３のみ第２素子分離溝１１５の深さを、例えば０．３μｍに形成する。その後、レジストマスクを除去する。
【００４５】
このように、画素部１２の素子分離溝１１４を浅くすることにより、エッチングダメージによる白傷を抑制する効果がある。素子分離溝１１４を浅くすることで、実効的な光電変換部の面積が増えるため、飽和電荷量（Ｑs）が大きくなる効果がある。
【００４６】
次に、図示はしないが、ライナー膜を形成する。このライナー膜は、例えば約８００℃〜９００℃の熱酸化で形成される。上記ライナー膜は、酸化シリコン膜、窒素を含んだ酸化シリコン膜またはＣＶＤ窒化シリコン膜でもよい。その膜厚は、約４ｎｍ〜１０ｎｍとする。
また図示はしないが、レジストマスクを用いて画素部１２に暗電流抑制するためのホウ素（Ｂ）をイオン注入する。そのイオン注入条件は、一例として、打ち込みエネルギーを１０ｋｅＶ程度に設定し、ドーズ量を１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定して行う。画素部１２内の素子分離領域が形成される第１素子分離溝１１４の周りは、ホウ素濃度が高いほど、暗電流が抑制され、寄生トランジスタ動作が抑制される。しかし、ホウ素の濃度を高くしすぎると、光電変換部を形成するフォトダイオードの面積が小さくなり、飽和電荷量（Ｑｓ）が小さくなるので、上記ドーズ量としている。
【００４７】
次に、図９（４）に示すように、上記第２素子分離溝１１５（および第１素子分離溝１１４）の内部を埋め込むように、上記窒化シリコン膜１１２上に絶縁膜を形成する。この絶縁膜は、例えば高密度プラズマＣＶＤ法によって酸化シリコンを堆積して形成する。
次いで、上記窒化シリコン膜１１２上の余剰な上記絶縁膜を、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって除去し、第２素子分離溝１１５（第１素子分離溝１１４）の内部に残して上記絶縁膜で第２素子分離領域１５（第１素子分離領域１４）を形成する。上記ＣＭＰでは、窒化シリコン膜１１２がストッパとなって、ＣＭＰを停止させる。
第１素子分離領域１４は、周辺回路部１３の第２素子分離領域１５よりも浅く形成しているが、窒化シリコン膜１１２のストッパが同じであるため、素子分離の突き出し量は、同じに設定される。ここで、第１素子分離領域１４と第２素子分離領域１５の突出高さが同じ突出高さとは、製造加工精度に基づく加工ばらつきの範囲内であれば、同じ突出高さであると定義する。すなわち、溝（トレンチ）加工でのマスクとして用いる窒化シリコン膜１１２の膜厚は、一般的に１６０ｎｍ程度の窒化シリコン膜でウエハの面内ばらつきが±１０％程度ある。ＣＭＰ（化学機械研磨）による研磨ばらつきについても、±２０〜３０ｎｍ程度ある。したがって、画素部１２と周辺回路部１３が同じになるように工夫しても、２０ｎｍ〜３０ｎｍ程度変動する可能性がある。厳密に観察してチップ面内のどこかで画素部１２と周辺回路部１３を比較した場合、完全に同じ突出高さでないとしても、画素部と周辺回路部において両突出高さとの差が３０ｎｍ以内に入っていれば、本発明でいう「同じ高さ」の範疇に入ることは言うまでもない。
最終的には、第１素子分離領域１４と第２素子分離領域１５の突き出し量の高さは、一例としてシリコン表面から０〜２０ｎｍ程度にセンター条件が低く設定される。
【００４８】
次に、図１０（５）に示すように、半導体基板１１表面からの第１素子分離領域１４の高さを調整するために、酸化膜のウエットエッチを行う。酸化膜のエッチング量は例えば４０ｎｍ〜１００ｎｍとする。
本発明では、ＳＴＩ（Shallow Trench Isolation）構造の第１素子分離領域１４を用い、半導体基板１１上に突き出す高さを低くしている。ただし、第１素子分離領域１４は、ＳＴＩ深さが周辺回路部１３の第２素子分離領域１５のＳＴＩと同等の同じ深さであると、光電変換部２１を構成するフォトダイオードに対するストレスやエッチダメージが多くなり、白傷の増加を招く。そのため、第１素子分離領域１４は、周辺回路部１３の第２素子分離領域１５よりも浅く形成している。高速動作を実現するために周辺回路部１３の第２素子分離領域１５はＳＴＩ深さを深くして、配線・基板間の寄生容量を低減させている。
次いで上記窒化シリコン膜１１２（前記図７（４）参照）を除去し、パッド酸化膜１１１を露出させる。上記窒化シリコン膜１１２は、例えば熱リン酸によるウエットエッチングにより除去される。
【００４９】
次に、図１１（６）に示すように、ｐウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｐウエル１２１を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
また、ｎウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｎウエル１２３を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
上記ｐウエル１２１は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｐウエル１２１のチャネルイオン注入は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
上記ｎウエル１２３は、イオン注入種に例えばリン（Ｐ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｎウエル１２３のチャネルイオン注入は、イオン注入種に例えばヒ素（Ａｓ）を用い、打ち込みエネルギーを例えば１００ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
また、図示はしないが、次に、光電変換部にフォトダイオードを形成するイオン注入を行い、ｐ型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素（Ｂ）のイオン注入を行い、深い領域にヒ素（Ａｓ）もしくはリン（Ｐ）を用いてイオン注入を行い、上記ｐ型領域の下部に接合するｎ型領域を形成する。このようにして、ｐｎ接合の光電変換部を形成する。
【００５０】
次に、図１２（７）に示すように、パッド酸化膜１１１（前記図１１（６）参照）を、例えばウエットエッチングにより除去する。
次に、半導体基板１１上に、高電圧用の厚膜のゲート絶縁膜５１Ｈを形成する。膜厚は、電源電圧３．３Ｖ用トランジスタで約７．５ｎｍ、２．５Ｖ用トランジスタで約５.５ｎｍとする。次いで、高電圧用の厚膜のゲート絶縁膜５１Ｈ上にレジストマスク（図示せず）を形成し、低電圧用トランジスタ領域に形成された厚膜のゲート絶縁膜５１Ｈを除去する。
上記レジストマスクを除去した後、半導体基板１１上に、低電圧用トランジスタ領域に薄膜のゲート絶縁膜５１Ｌを形成する。膜厚は、電源電圧１.０Ｖ用トランジスタで約１．２ｎｍ〜１．８ｎｍとする。同時に画素部のトランジスタ形成領域にも、薄膜のゲート絶縁膜３１（図示せず）が形成される。
上記ゲート絶縁膜５１Ｈ、５１Ｌ、３１は、例えば熱酸化シリコン膜で形成されている。もしくは、ＲＴＯ（Rapid Thermal Oxidation）を用いた酸窒化シリコン膜でも良い。また、ゲートリークをさらに低減するために、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）などの酸化膜、酸窒化膜等の高誘電体膜を用いてもよい。
以後、図示では、便宜上、厚膜のゲート絶縁膜５１Ｈと薄膜のゲート絶縁膜５１Ｌとを同等の膜厚に描いている。
【００５１】
次に、図１３（８）の画素部の断面図および図１４（９）の周辺回路部の断面図に示すように、ゲート絶縁膜５１（５１Ｈ、５１Ｌ）、ゲート絶縁膜３１上にゲート電極形成膜１３１を形成する。上記ゲート電極形成膜１３１は、例えばＬＰ−ＣＶＤ法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
【００５２】
次に、図１５（１０）の画素部の断面図および図１６（１１）の周辺回路部の断面図に示すように、ゲート空乏化対策を行う。まず、ｐＭＯＳトランジスタの形成領域上にレジストマスク１３２を形成し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｎ型不純物をドーピングする。このドーピングは、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１３２を除去する。
次いで、図示はしていないが、ｎＭＯＳトランジスタの形成領域上にレジストマスク（図示せず）を形成し、ｐＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｐ型不純物をドーピングする。このドーピングは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスクを除去する。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素（Ｎ2）のイオン注入を組み合わせても良い。
【００５３】
次に、図１７（１２）の画素部の断面図および図１８（１３）の周辺回路部の断面図に示すように、上記ゲート電極形成膜１３１上に各ゲート電極を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクに用いた反応性イオンエッチングによって、上記ゲート電極形成膜１３１上をエッチング加工して画素部１２の各ＭＯＳトランジスタのゲート電極３２、周辺回路部１３の各ＭＯＳトランジスタのゲート電極５２を形成する。
次いで、上記各ゲート電極３２、５２の表面を酸化して酸化膜１３３を形成する。
上記酸化膜１３３の膜厚は、例えば１ｎｍ〜１０ｎｍとする。また、上記酸化膜１３３は、上記ゲート電極３２、５２の側壁とともに上面にも形成されている。
さらに、上記酸化工程によって、上記ゲート電極３２、５２のエッジ部分を丸めることによって、酸化膜耐圧を改善することができる効果がある。
また、上記熱処理が行われることによって、エッチダメージを低減することができる。
また、上記ゲート電極加工において、光電変換部２１上に形成されていた上記ゲート絶縁膜が除去されたとしても、光電変換部２１上にも上記酸化膜１３３が形成される。このため、次工程のリソグラフィー技術においてレジスト膜を形成した際に、シリコン表面に直付けではなくなるために、このレジストによる汚染を防止できる。よって、画素部１２の光電変換部２１にとっては、白傷防止対策になる。
【００５４】
次に、図１９（１４）の画素部の断面図および図２０（１５）の周辺回路部の断面図に示すように、画素部１２の各ＭＯＳトランジスタのＬＤＤ領域３８、３９等を形成するとともに、周辺回路部１３の各ＭＯＳトランジスタのＬＤＤ領域６１、６２、６３、６４等を形成する。
【００５５】
まず、周辺回路部１３に形成されるＮＭＯＳトランジスタに関しては、各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にポケット拡散層６５、６６を形成する。このポケット拡散層６５、６６は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にＬＤＤ領域６１、６２を形成する。ＬＤＤ領域６１、６２は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
【００５６】
上記画素部１２に形成されるＭＯＳトランジスタに関しては、各ゲート電極３２の両側における半導体基板１１にＬＤＤ領域３８、３９を形成する。ＬＤＤ領域３８、３９は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。また、ポケット拡散層を形成してもよい。
上記画素部１２に形成されるＭＯＳトランジスタに関しては、工程削減の観点から、ＬＤＤ領域を形成しなくてもよい。もしくは、周辺回路部１３に形成されるＭＯＳトランジスタのＬＤＤイオン注入と兼ねてもよい。
【００５７】
周辺回路部１３のＰＭＯＳトランジスタの形成領域に関しては、各ゲート電極５２の両側における半導体基板１１にポケット拡散層６７、６８を形成する。このポケット拡散層６７、６８は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｐ）の両側における半導体基板１１にＬＤＤ領域６３、６４を形成する。ＬＤＤ領域６３、６４は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
【００５８】
また、周辺回路部のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのポケットイオン注入前に、注入のチャネリング抑制技術として、ゲルマニウム（Ｇｅ）をイオン注入することなどでプリアモルファス化を行ってもよい。また、ＬＤＤ領域形成後、ＴＥＤ（Transient Enhanced Diffusion）などを引き起こす注入欠陥を小さくするために、８００℃〜９００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を追加してもよい。
【００５９】
次に、図２１（１６）の画素部の断面図および図２２（１７）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３の全面に酸化シリコン（ＳｉＯ2）膜１３４を形成する。この酸化シリコン膜１３４は、ノンドープトシリケートガラス(ＮＳＧ)またはＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）または高温酸化（ＨＴＯ）膜等の堆積膜で形成される。上記酸化シリコン膜１３４は、例えば５ｎｍ〜２０ｎｍの膜厚に形成される。
次に、上記酸化シリコン膜１３４上に窒化シリコン膜１３５を形成する。この窒化シリコン膜１３５は、例えばＬＰＣＶＤにて形成された窒化シリコン膜を用いる。その膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜１３５は、低温で成膜できる原子層蒸着法により成膜されたＡＬＤ窒化シリコン膜でもよい。
上記窒化シリコン膜１３５の直下の上記酸化シリコン膜１３４は、画素部１２の光電変換部２１上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部２１の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜１３５上に３層目の酸化シリコン（ＳｉＯ2）膜１３６を堆積する。この酸化シリコン膜１３６は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。この酸化シリコン膜１３６は、例えば１０ｎｍ〜１００ｎｍの膜厚に形成される。
【００６０】
したがって、サイドウォール形成膜１３７は、酸化シリコン膜１３６／窒化シリコン膜１３５／酸化シリコン膜１３４の３層構造膜となる。なお、このサイドウォール形成膜１３７は、窒化シリコン膜／酸化シリコン膜の２層構造膜であってもよい。以下、３層構造膜のサイドウォール形成膜１３７で説明する。
【００６１】
次に、図２３（１８）の画素部の断面図および図２４（１９）の周辺回路部の断面図に示すように、最上層に形成されている上記酸化シリコン膜１３６をエッチバックして、各ゲート電極３２、５２等の側部側にのみ残す。上記エッチバックは、例えば反応性イオンエッチング（ＲＩＥ）によって行う。このエッチバックでは、上記窒化シリコン膜１３５でエッチングを停止する。このように、窒化シリコン膜１３５でエッチングを停止するため、画素部１２の光電変換部２１へのエッチダメージを低減することができるので、白傷を低減することができる。
【００６２】
次に、図２５（２０）の画素部の断面図および図２６（２１）の周辺回路部の断面図に示すように、画素部１２の光電変換部２１上の全面および転送ゲートＴＲＧ上の一部にかかるように、レジストマスク１３８を形成する。
その後、上記窒化シリコン膜１３５、上記酸化シリコン膜１３４をエッチバックして、各ゲート電極３２、５２の側壁部に酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３６からなる第１サイドウォール３３、第２サイドウォール５３を形成する。このとき、光電変換部２１上の窒化シリコン膜１３５、酸化シリコン膜１３４は、レジストマスク１３８で被覆されているので、エッチングされない。
【００６３】
次に、図２７（２２）の画素部の断面図および図２８（２３）の周辺回路部の断面図に示すように、周辺回路部１３のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｎ）、５５（５５Ｎ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域５８、５９等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｎ、５５Ｎが形成される。上記ソース・ドレイン領域５４Ｎ、５５Ｎは、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
【００６４】
次に、画素部１２のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、画素部１２のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域３４、３５を形成する。すなわち、各ゲート電極３２の両側に、上記ＬＤＤ領域３８．３９等を介して、半導体基板１１に上記ソース・ドレイン領域３４、３５が形成される。ここで、転送ゲートＴＲＧに隣接するソース・ドレイン領域３５はフローティングディフュージョンとして機能する。上記ソース・ドレイン領域３４、３５は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
このイオン注入は、上記周辺回路部のＮＭＯＳトランジスタの上記ソース・ドレイン領域５４Ｎ、５５Ｎを形成するイオン注入と兼ねることができる。
従来技術で説明した国際公開ＷＯ２００３/０９６４２１号公報に記載されたソース・ドレイン領域の形成では、３層の膜越しのイオン注入と膜が形成されていない状態でのイオン注入となるため、兼ねることは困難である。
【００６５】
次に、周辺回路部１３のＰＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＰＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｐ）、５５（５５Ｐ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域６０、６１等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｐ、５５Ｐが形成される。上記ソース・ドレイン領域５４Ｐ、５５Ｐは、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
次に、各ソース・ドレイン領域の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。
【００６６】
上記ソース・ドレイン領域の活性化アニール前においては、光電変換部２１上を被覆するサイドウォール形成膜１３７が画素部１２のＭＯＳトランジスタのゲート電極３２上で、サイドウォール形成膜１３７にて形成されるサイドウォール３３と分断されている。このため、上記従来技術で説明したＳＭＴ（Stress Memorization Technique）に起因した応力（Stress）による悪化がない。
よって、白傷、ランダムノイズ等を改善できる。
また、光電変換部２１上は、サイドウォール形成膜１３７で覆われており、ソース・ドレイン領域を形成するイオン注入時のレジストマスクは、サイドウォール形成膜１３７を介して光電変換部２１上に形成されるため、光電変換部２１表面に直付けにならない。このため、光電変換部２１は、レジスト中の汚染物質により汚染されることがないので、白傷、暗電流等の増加を抑えることができる。
また、ソース・ドレイン領域を形成するイオン注入では、膜越しのイオン注入ではないため、表面の濃度を高くした状態で深さを設定できる。このため、ソース・ドレイン領域の直列抵抗の増加を抑制できる。
また、上記光電変換部２１上を被覆している上記サイドウォール形成膜１３７は、その後の工程で、第１シリサイドブロック膜７１として用いられる。
【００６７】
次に、図２９（２４）の画素部の断面図および図３０（２５）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３上の全面に第２シリサイドブロック膜７２を形成する。第２シリサイドブロック膜７２は、酸化シリコン（ＳｉＯ2）膜１３８と窒化シリコン（Ｓｉ3Ｎ4）膜１３９の積層膜からなる。例えば、上記酸化シリコン膜１３８は、例えば５ｎｍ〜４０ｎｍの膜厚に形成されていて、上記窒化シリコン膜１３９は、例えば５ｎｍ〜６０ｎｍの膜厚に形成されている。
上記酸化シリコン膜１３８は、ＮＳＧ、ＬＰ−ＴＥＯＳ、ＨＴＯ膜等を用いる。上記窒化シリコン膜１３９は、ＡＬＤ−ＳｉＮ、プラズマ窒化膜、ＬＰ−ＳｉＮ等を用いる。この２層の膜の成膜温度が高いと、ＰＭＯＳＦＥＴのゲート電極において、ボロンの不活性化が起こり、ゲート空乏化により、ＰＭＯＳＦＥＴの電流駆動能力が低下する。したがって、相対的にサイドウォール形成膜１３７より成膜温度が低いことが望ましい。成膜温度は例えば７００℃以下が望ましい。
【００６８】
次に、図３１（２６）の画素部の断面図および図３２（２７）の周辺回路部の断面図に示すように、画素部１２のＭＯＳトランジスタの形成領域上をほぼ被覆するように、レジストマスク１４１を形成する。このレジストマスク１４１をエッチングマスクに用いて、上記画素部１２の光電変換部２１上（転送ゲートＴＲＧ上の一部も含む）および周辺回路部１３上の上記第２シリサイドブロック膜７２をエッチングにより除去する。
この結果、光電変換部２１上は、上層より窒化シリコン膜１３５、酸化シリコン膜１３４となり、分光のリップルを防ぐことができる。一方、上記エッチングを行わない場合には、光電変換部２１上が、上層より窒化シリコン膜１３９、酸化シリコン膜１３８、窒化シリコン膜１３５、酸化シリコン膜１３４の構造になり、入射光は多重反射し、分光のリップル特性が悪化する。リップル特性が悪くなるので、Chip to Chipの分光のばらつきが大きくなる。そのため、本実施例では、光電変換部２１上の第２シリサイドブロック膜７２を故意に剥離している。
【００６９】
次に、図３３（２８）の画素部の断面図および図３４（２９）の周辺回路部の断面図に示すように、周辺回路部１３の各ＭＯＳトランジスタ５０のソース・ドレイン領域５４、５５上およびゲート電極５２上にシリサイド層５６、５７、５８を形成する。
上記シリサイド層５６、５７、５８には、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ2）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ2）などを用いる。
シリサイド層５６、５７、５８の形成例として、ニッケルシリサイドを形成する一例を以下に説明する。
まず全面にニッケル（Ｎｉ）膜を形成する。このニッケル膜は、例えばスパッタ装置を用いて、例えば１０ｎｍの厚さに形成される。次いで、３００℃〜４００℃程度でアニール処理を行って、ニッケル膜と下地にシリコンとを反応させて、ニッケルシリサイド層を形成する。その後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイド層５６、５７、５８が形成される。
その後、５００℃〜６００℃程度で再度、アニール処理を行い、ニッケルシリサイド層を安定化させる。
上記シリサイド化工程では、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５、ゲート電極３２上にはシリサイド層が形成されない。これは、シリサイドの金属が光電変換部２１上まで拡散することによる白傷や暗電流の増加をなくすためである。
したがって、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５表面の不純物濃度を濃くしないと、コンタクト抵抗が激増することになる。本実施例では、上記ソース・ドレイン領域３４、３５表面の不純物濃度を高くすることができるので、コンタクト抵抗増加を比較的抑制できるという利点がある。
【００７０】
次に、図３５（３０）の画素部の断面図および図３６（３１）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３上の全面にエッチングストッパ膜７４を形成する。上記エッチバックストッパ膜７４は、例えば窒化シリコン膜で形成される。この窒化シリコン膜としては、例えば、減圧ＣＶＤ法により成膜される窒化シリコン膜もしくはプラズマＣＶＤ法により成膜される窒化シリコン膜を用いる。窒化シリコン膜の膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜は、コンタクトホールを形成するエッチング時のオーバーエッチングを最小限にするという効果がある。またエッチングダメージによる接合リーク増加を抑制する効果を有する。
【００７１】
次に、図３７（３２）の画素部の断面図および図３８（３３）の周辺回路部の断面図に示すように、上記エッチバックストッパ膜７４上に層間絶縁膜７６を形成する。上記層間絶縁膜７６は、例えば酸化シリコン膜で形成され、例えば１００ｎｍ〜１０００ｎｍの厚さに形成される。上記酸化シリコン膜は、例えばＣＶＤ法により形成される。この酸化シリコン膜としては、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ等を用いる。また、窒化シリコン膜などを用いることもできる。
次に、上記層間絶縁膜７６の表面を平坦化する。この平坦化は、例えば化学的機械研磨（ＣＭＰ）により行う。
次いで、コンタクトホールを形成するためのレジストマスク（図示せず）を形成した後、例えば画素部１２の上記層間絶縁膜７６、エッチングストッパ膜７４、第２シリサイドブロック膜７２等をエッチングして、コンタクトホール７７、７８、７９を形成する。また同様にして、周辺回路部１３にもコンタクトホール８１、８２を形成する。
図面では一例として、画素部１２では、転送ゲートＴＲＧ、選択トランジスタＳＥＬのゲート電極３２、増幅トランジスタＡｍｐのゲート電極３２に達するコンタクトホール７７、７８、７９を示した。また周辺回路部１３では、Ｎチャネル（Ｎｃｈ）低耐圧トランジスタソース・ドレイン領域５５、Ｐチャネル（Ｐｃｈ）低耐圧トランジスタのソース・ドレイン領域５５に達するコンタクトホール８１、８２を示した。しかしながら、その他のトランジスタのゲート電極、ソース・ドレイン領域に達するコンタクトホールも図示はしていないが、同時に形成される。
上記コンタクトホール７７〜７９、８１，８２を形成するときには、第１ステップとして層間絶縁膜７６をエッチングする。そして、エッチングストッパ膜７４上でエッチングを一旦停止する。これによって、層間絶縁膜７６の膜厚ばらつき、エッチングばらつき等が吸収される。第２ステップとして、窒化シリコンからなるエッチングストッパ膜７４をエッチングし、さらにエッチングを進めて、コンタクトホール７７〜７９、８１，８２を完成させる。
上記コンタクトホールのエッチングには、例えば反応性イオンエッチング装置を用いる。
【００７２】
次に、各コンタクトホール７７〜７９、８１、８２の内部に密着層（図示せず）とバリアメタル層８４を介してプラグ８５を形成する。
上記密着層には、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜等を用い、上記バリアメタル層８４には例えば窒化チタン膜、窒化タンタル膜等を用いる。これらの膜は、例えばスパッタリング法もしくＣＶＤ法によって成膜される。
また、上記プラグ８５は、タングステン（Ｗ）を用いる。例えば、タングステン膜を上記コンタクトホール７７〜７９、８１、８２内に埋め込むように、上記層間絶縁膜７６上に形成する。その後、層間絶縁膜７６上のタングステン膜を除去して、各コンタクトホール７７〜７９、８１、８２内にタングステン膜からなるプラグ８５を形成する。このプラグ８５は、タングステンのほかに、より低抵抗であるアルミニウム（Ａｌ）、銅（Ｃｕ）等で形成することもできる。例えば銅（Ｃｕ）を用いた場合には、例えば、密着層にタンタル膜を用い、バリアメタル層８４に窒化タンタル膜を用いる。
その後、図示はしないが、多層配線を形成する。多層配線は必要に応じて、２層、３層、４層・・・と多層化してもよい。
【００７３】
次に、図３９（３４）の画素部の断面図に示すように、光電変換部２１上に導波路２３形成してもよい。また、光電変換部２１に入射光を集光するために、集光レンズ２５を形成しても良い。
また、上記導波路２３と集光レンズとの間に、光を分光するためのカラーフィルタ２７を形成しても良い。
【００７４】
上記固体撮像装置の製造方法（第１例）では、サイドウォール形成膜と同一層の膜で形成された第１シリサイドブロック膜と、第１シリサイドブロック膜とは別の膜で形成された第２シリサイドブロック膜の２層で画素部１２が被覆される。このため、画素部１２のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。
【００７５】
上記製造方法では、前記図３、図４および図５（２）によって説明した固体撮像装置１（１Ｂ）が形成される。上記製造方法で、画素部１２の転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬ間の素子分離領域１４を形成しない場合には、前記説明した固体撮像装置１（１Ａ）が形成されることになる。この場合、フローティングディフュージョン部ＦＤはリセットトランジスタＲＳＴの一方の拡散層であるソース・ドレイン領域３４と共通となる。
【００７６】
また、上記固体撮像装置およびその製造方法の説明では、１画素当たり一つの画素トランジスタ（例えば、リセットトランジスタ、増幅トランジスタ、選択トランジスタ）が形成されている構成で説明した。本発明は、１画素・１画素トランジスタの構成のみならず、２画素を一つの画素トランジスタで共有している構成の固体撮像装置、４画素を一つの画素トランジスタで共有している構成の固体撮像装置およびその製造方法にも同様に適用することができる。
【００７７】
［固体撮像装置の製造方法の第２例］
例えば、一つの画素トランジスタが４画素を共有する構成の場合の製造方法の要部を説明する。
まず、一つの画素トランジスタが４画素を共有する構成の一例を、図４０の平面レイアウト図によって説明する。
【００７８】
図４０に示すように、４画素の各光電変換部２１（２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ）が２行２列に配列されている。各光電変換部２１の配列の中央には、各光電変換部２１に連続するアクティブ領域にフローティングディフュージョン部ＦＤが形成されている。また、各光電変換部２１とフローティングディフュージョン部ＦＤとの境界上にはゲート絶縁膜（図示せず）を介して転送ゲートＴＧＧ（ＴＲＧ−Ａ、ＴＲＧ−Ｂ、ＴＲＧ−Ｃ、ＴＲＧ−Ｄ）がそれぞれに形成されている。上記各光電変換部２１の周囲は、上記転送ゲートＴＲＧ下部の領域を除いて、拡散層からなる素子分離領域１６によって電気的に分離されている。また、上記各光電変換部２１に隣接した領域には、素子分離領域１４を介して画素トランジスタ部１７が形成されている。この画素トランジスタ部１７は、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが直列に配置されて構成されている。
【００７９】
上記固体撮像装置の製造方法の第１例を、一つの画素トランジスタ部１７を４画素で共有する固体撮像装置の製造方法に適用した場合の要部を以下に説明する。
画素トランジスタが４画素で共有される場合、前記第１例と異なるのは、光電変換部２１の配列の中央にフローティングディフュージョン部ＦＤが形成される点と、その各光電変換部２１とフローティングディフュージョン部ＦＤとの間上に転送ゲートＴＧＧが形成される点である。
しかしながら、製造工程としては、光電変換部２１、フローティングディフュージョン部ＦＤ、転送ゲートＴＧＧの配置が異なるのみで、工程の作業内容は前記第１例と同一である。したがって、周辺回路部の製造方法は第１例と同じになる。以下、その一部を説明する。
【００８０】
まず、サイドウォール形成工程について、図４１の画素部の平面レイアウト図および図４２（１）のＢ１−Ｂ１’線断面図、図４２（２）のＢ２−Ｂ２’線断面図、図４３（３）のＢ３−Ｂ３’線断面図、図４３（４）のＢ４−Ｂ４’線断面図等を参照して説明する。サイドウォール形成膜１３７（第１シリサイドブロック膜７１）を形成した後、サイドウォール形成膜１３７をエッチバックして、画素トランジスタ部１７の各ゲート電極３２、周辺回路部のゲート電極（図示せず）の各側壁にサイドウォール（図示せず）を形成する。その際、光電変換部２１上はサイドウォール形成膜１３７が残される。これは、サイドウォールを形成する際のエッチングダメージが光電変換部２１に入らないように、光電変換部２１上をレジストマスク（図示せず）により被覆しておくためである。また、フローティングディフュージョン部ＦＤが形成される領域上のサイドウォール形成膜１３７には開口部１３７Ｈが形成されていて、フローティングディフュージョン部ＦＤの形成領域が露出されている。この開口部１３７Ｈの一部は転送ゲートＴＧＲ上にある。
【００８１】
その後、画素部や周辺回路部の各トランジスタのソース・ドレイン領域３４、３５が形成される。
【００８２】
次に、次工程を、図４４の画素部の平面レイアウト図および図４５（１）のＢ１−Ｂ１’線断面図、図４５（２）のＢ２−Ｂ２’線断面図、図４６（３）のＢ３−Ｂ３’線断面図、図４６（４）のＢ４−Ｂ４’線断面等を参照して説明する。画素部および周辺回路部の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ、光電変換部２１等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部１７を被覆する第２シリサイドブロック膜７２を形成する。その際、第２シリサイドブロック膜７２は、素子分離領域１４上で上記第１シリサイドブロック膜７１にオーバーラップするように形成される。
このとき、フローティングディフュージョン部ＦＤ上も上記第１シリサイドブロック膜７１の開口部１３７Ｈ周辺部にオーバーラップする状態に第２シリサイドブロック膜７２が被覆される。
その後、前記第１例と同様に、周辺回路部のＭＯＳトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
【００８３】
上記製造方法の第１例、第２例では、画素部１２および周辺回路部１３の各ゲート電極３２、５２の側壁にサイドウォール３３、５３を形成するとき、フローティングディフュージョン部ＦＤ上のサイドウォール形成膜１３７上はレジストマスクによって被覆されていない。この状態で、エッチングにより、各ゲート電極３２、５２の側壁にサイドウォール３３、５３を形成した場合、フローティングディフュージョン部ＦＤにエッチングダメージを生じる懸念がある。
【００８４】
上記エッチングダメージの懸念について、以下に説明する。
例えば、図４７に示すように、エッチングにより、各ゲート電極（図示せず）の側壁にサイドウォール（図示せず）を形成した時、フローティングディフュージョン部ＦＤにエッチングダメージを生じる可能性がる。
フローティングディフュージョン部ＦＤにエッチングダメージが生じた場合、フローティングディフュージョン部ＦＤの持つＰ／Ｎ接合にリークパスを発生させ、ＦＤ白傷を悪化させることになる。
【００８５】
ここで、ＦＤ白傷について説明する。光電変換部で光電変換した電子は、フローティングディフュージョン部ＦＤに転送され電圧に変換される。この時、フローティングディフュージョン部ＦＤにリークパスがあると、フローティングディフュージョン部ＦＤに光電変換した電子がなくても、リークしてきた電子が出力されて白く見える。これをＦＤ白傷と呼ぶ。
【００８６】
また、光電変換部（図示せず）およびフローティングディフュージョン部ＦＤの分離にＰ型拡散層からなる素子分離領域１６を用いている場合がある。このように、画素間分離にＰ型拡散層を用いた場合に、特にＦＤ白傷を大きく悪化させることになる。これは、例えば、ソース・ドレイン領域の活性化のため１０００℃以上の熱処理時に、不純物の外方拡散の影響が考えられる。例えば、上記熱処理の際に外方拡散で飛散した不純物が、フローティングディフュージョン部ＦＤとＰ型の拡散層からなる素子分離領域１６の間に付着し、大きなリークパスを形成しＦＤ白傷の発生の不具合を起す。
つまり、フローティングディフュージョン部ＦＤへリーク電流が流れると、暗時(ダーク状態)であっても信号があるように見えるので、白傷が発生してしまう。
また、信号があるように見えるのは、フローティングディフュージョン部ＦＤの電位をリセットした状態から信号電位を検出するまでの間に上記リークが発生すると、リセット電位にリーク電流による電圧変動分が重畳されるためである。
【００８７】
上記一例では、一つの画素トランジスタが４画素を共有する構成の場合を示したが、２画素を共有する場合、１画素のみの場合も同様に、フローティングディフュージョン部ＦＤにエッチングダメージを生じる可能性がある。
【００８８】
＜３．第３の実施の形態＞
［固体撮像装置の構成の一例］
そこで、上記フローティングディフュージョン部ＦＤにエッチングダメージを生じさせないようにする構成について、前記図１および図２、もしくは前記図３および図４によって説明した固体撮像装置１について説明する。
例えば、第１シリサイドブロック膜７１は、光電変換部２１上から、転送ゲートＴＧＲ上、フローティングディフュージョン部ＦＤ上、さらにリセットトランジスタＲＳＴのゲート電極３２の一部上を被覆するように形成される。この場合、第２シリサイドブロック膜７２は、リセットトランジスタＲＳＴのゲート電極３２上で、第１シリサイドブロック膜７１と重なるように形成される。
【００８９】
上記第１、第２シリサイドブロック膜７１、７２を上記構成とすることで、サイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。したがって、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。
【００９０】
［固体撮像装置の構成の第３例］
次に、前記図４０で説明した一つの画素トランジスタで４画素を共有する構成の固体撮像装置についての第３例を説明する。以下、図４８の画素部の平面レイアウト図および図４９（１）のＢ１−Ｂ１’線断面図、図４９（２）のＣ２−Ｃ２’線断面図、図５０（３）のＣ３−Ｃ３’線断面図、図５０（４）のＣ４−Ｃ４’線断面等を参照して説明する。
【００９１】
第１シリサイドブロック膜７１は、光電変換部２１上から、転送ゲートＴＧＲ上、フローティングディフュージョン部ＦＤ上を被覆して形成されている。この場合、第２シリサイドブロック膜７２は、第１シリサイドブロック膜７１と例えば素子分離領域１４上で重なるように、第１シリサイドブロック膜７１が形成されていない画素トランジスタ部１７を被覆して形成されている。
【００９２】
したがって、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能になる。
【００９３】
［固体撮像装置の構成の第４例］
次に、前記図４０で説明した一つの画素トランジスタで４画素を共有する構成の固体撮像装置についての第４例を説明する。以下、図５１の画素部の平面レイアウト図および図５２（１）のＤ１−Ｄ１’線断面図、図５２（２）のＤ２−Ｄ２’線断面図、図５３（３）のＤ３−Ｄ３’線断面図、図５３（４）のＤ４−Ｄ４’線断面等を参照して説明する。
【００９４】
第１シリサイドブロック膜７１は、光電変換部２１上から、転送ゲートＴＧＲ上、フローティングディフュージョン部ＦＤ上、さらにリセットトランジスタＲＳＴのソース・ドレイン領域３４上を被覆して形成されている。この場合、第２シリサイドブロック膜７２は、第１シリサイドブロック膜７１と例えば素子分離領域１４とリセットトランジスタＲＳＴのゲート電極３２上で重なるように、第１シリサイドブロック膜７１が形成されていない領域を被覆して形成されている。
【００９５】
したがって、フローティングディフュージョン部ＦＤ上およびこのフローティングディフュージョン部ＦＤに接続されるリセットトランジスタＲＳＴのソース・ドレイン領域３４上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。したがって、画素トランジスタ部、周辺回路部（図示せず）にサイドウォールを形成する時、フローティングディフュージョン部ＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４にエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４が外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能になる。
【００９６】
なお、上記固体撮像装置の第３例、第４例ともに、周辺回路部の構成は前記図２、図４によって説明したのと同様になる。
【００９７】
＜４．第４の実施の形態＞
［固体撮像装置の製造方法の第３例］
次に、フローティングディフュージョン部ＦＤのエッチングダメージを回避する製造方法（第３例）について、一つの画素トランジスタが４画素を共有する構成の場合の製造方法を一例にして、その要部を説明する。
【００９８】
画素トランジスタが４画素で共有される場合、前記第１例と異なるのは、光電変換部の配列の中央にフローティングディフュージョン部が形成される点と、その各光電変換部とフローティングディフュージョン部との間上に転送ゲートが形成される点である。
しかしながら、製造工程としては、光電変換部、フローティングディフュージョン部、転送ゲートの配置と、サイドウォール形成膜と第２シリサイドブロック膜のパターン形状が異なるのみで、工程の作業内容は前記第１例と同一である。以下、その一部を説明する。
【００９９】
まず、サイドウォール形成工程について、図５４の画素部の平面レイアウト図および図５５（１）のＣ１−Ｃ１’線断面図、図５５（２）のＣ２−Ｃ２’線断面図、図５６（３）のＣ３−Ｃ３’線断面図、図５６（４）のＣ４−Ｃ４’線断面図等を参照して説明する。サイドウォール形成膜１３７（第１シリサイドブロック膜７１）を形成した後、サイドウォール形成膜１３７をエッチバックして、画素トランジスタ部１７の各ゲート電極３２、周辺回路部のゲート電極（図示せず）の各側壁にサイドウォール（図示せず）を形成する。その際、光電変換部２１上およびフローティングディフュージョン部ＦＤ上（転送ゲートＴＲＧ上も含む）はサイドウォール形成膜１３７が残される。これは、サイドウォールを形成する際のエッチングダメージが光電変換部２１およびフローティングディフュージョン部ＦＤに入らないように、光電変換部２１上およびフローティングディフュージョン部ＦＤ上をレジストマスク（図示せず）により被覆しておくためである。
すなわち、前記説明した製造方法の第１例において、レジストマスク１３８（前記図２５参照）をフローティングディフュージョン部ＦＤまで延長して形成する点が異なるのみで、ここまでのその他の工程は第１例と同様な工程となる。
なお、上記フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４等は、この段階では、まだ形成されていない。図面上、位置関係をわかりやすくするために、フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４を記載したものである。
【０１００】
その後、画素部や周辺回路部の各トランジスタのソース・ドレイン領域３４、３５が形成される。その際、フローティングディフュージョンＦＤ上はサイドウォール形成膜１３７に被覆されているため、画素部や周辺回路部の各トランジスタのソース・ドレイン領域を形成するイオン注入とは別途にイオン注入を行うことが望ましい。
【０１０１】
次に、次工程を、図５７の画素部の平面レイアウト図および図５８（１）のＣ１−Ｃ１’線断面図、図５８（２）のＣ２−Ｃ２’線断面図、図５９（３）のＣ３−Ｃ３’線断面図、図５９（４）のＣ４−Ｃ４’線断面等を参照して説明する。
画素部１２および周辺回路部（図示せず）の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ部１７、光電変換部２１等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部１７を被覆する第２シリサイドブロック膜７２を形成する。その際、第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１にオーバーラップするように形成される。また、その他の部分では、素子分離領域１４上で第１シリサイドブロック膜７１とオーバーラップさせればよい。
その後、前記第１例と同様に、周辺回路部のＭＯＳトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
【０１０２】
したがって、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能な固体撮像装置を製造することが可能になる。さらにシリサイド層を形成する前に画素トランジスタ部１７を第２シリサイドブロック膜７２で被覆することができる。
【０１０３】
［固体撮像装置の製造方法の第４例］
次に、フローティングディフュージョン部ＦＤのエッチングダメージを回避する製造方法（第４例）について、一つの画素トランジスタが４画素を共有する構成の場合の製造方法を一例にして、その要部を説明する。
【０１０４】
画素トランジスタが４画素で共有される場合、前記第１例と異なるのは、光電変換部の配列の中央にフローティングディフュージョン部が形成される点と、その各光電変換部とフローティングディフュージョン部との間上に転送ゲートが形成される点である。
しかしながら、製造工程としては、光電変換部、フローティングディフュージョン部、転送ゲートの配置と、サイドウォール形成膜と第２シリサイドブロック膜のパターン形状が異なるのみで、工程の作業内容は前記第１例と同一である。以下、その一部を説明する。
【０１０５】
まず、サイドウォール形成工程について、図６０の画素部の平面レイアウト図および図６１（１）のＤ１−Ｄ１’線断面図、図６１（２）のＤ２−Ｄ２’線断面図、図６２（３）のＤ３−Ｄ３’線断面図、図６２（４）のＤ４−Ｄ４’線断面図等を参照して説明する。
サイドウォール形成膜１３７（第１シリサイドブロック膜７１）を形成した後、サイドウォール形成膜１３７をエッチバックして、画素トランジスタ部１７の各ゲート電極３２、周辺回路部のゲート電極（図示せず）の各側壁にサイドウォール（図示せず）を形成する。その際、光電変換部２１上、フローティングディフュージョン部ＦＤ上（転送ゲートＴＲＧ上も含む）およびリセットトランジスタＲＳＴのソース・ドレイン領域３４上はサイドウォール形成膜１３７が残される。これは、サイドウォールを形成する際のエッチングダメージが、光電変換部２１、フローティングディフュージョン部ＦＤ（転送ゲートＴＲＧ上も含む）およびリセットトランジスタＲＳＴのソース・ドレイン領域３４に入らないように、光電変換部２１上、フローティングディフュージョン部ＦＤ上、およびリセットトランジスタＲＳＴのソース・ドレイン領域３４上をレジストマスク（図示せず）により被覆しておくためである。
すなわち、前記説明した製造方法の第１例において、レジストマスク１３８（前記図２５参照）をフローティングディフュージョン部ＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４、さらにリセットトランジスタＲＳＴのゲート電極３２の一部上まで延長して形成する点が異なるのみで、ここまでのその他の工程は第１例と同様な工程となる。
なお、上記フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４等は、この段階では、まだ形成されていない。図面上、位置関係をわかりやすくするために、フローティングディフュージョン部ＦＤ、ソース・ドレイン領域３４を記載したものである。
【０１０６】
その後、画素部や周辺回路部の各トランジスタのソース・ドレイン領域３４、３５が形成される。その際、フローティングディフュージョンＦＤおよびリセットトランジスタＲＳＴのソース・ドレイン領域３４上はサイドウォール形成膜１３７に被覆されているため、画素部や周辺回路部の各トランジスタのソース・ドレイン領域を形成するイオン注入とは別途にイオン注入を行うことが望ましい。
【０１０７】
次に、次工程を、図６３の画素部の平面レイアウト図および図６４（１）のＤ１−Ｄ１’線断面図、図６４（２）のＤ２−Ｄ２’線断面図、図６５（３）のＤ３−Ｄ３’線断面図、図６５（４）のＤ４−Ｄ４’線断面等を参照して説明する。
画素部および周辺回路部の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ部１７、光電変換部２１等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部１７を被覆する第２シリサイドブロック膜７２を形成する。その際、第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１にオーバーラップするように形成される。このとき、リセットトランジスタＲＳＴのゲート電極３２の一部上まで第１シリサイドブロック膜７１が形成されているので、第２シリサイドブロック膜７２はリセットトランジスタＲＳＴのゲート電極３２上で第１シリサイドブロック膜７１とオーバーラップさせればよい。また、その他の部分では、素子分離領域１４上で第１シリサイドブロック膜７１とオーバーラップさせればよい。
その後、前記第１例と同様に、周辺回路部のＭＯＳトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
【０１０８】
したがって、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール（図示せず）を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜である第１シリサイドブロック膜７１で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これによりリークパスの発生を抑制し、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能な固体撮像装置を製造することが可能になる。さらにシリサイド層を形成する前に画素トランジスタ部１７を第２シリサイドブロック膜７２で被覆することができる。
【０１０９】
［固体撮像装置およびその製造方法の第３、第４例の変形例］
上記第３例、第４例の４画素を一つの画素トランジスタ部１７で共有する構成では、光電変換部２１周囲の素子分離は拡散層（Ｐ+型拡散層）分離であり、画素トランジスタ部１７周囲の素子分離はＳＴＩ（Shallow Trench Isolation）構造の素子分離を用いた。例えば、図６６に示すように、光電変換部２１周囲の素子分離および画素トランジスタ部１７周囲の素子分離を拡散層（Ｐ+型拡散層）からなる素子分離領域１６で形成することもできる。
この場合、前記第１シリサイドブロック膜７１は、前記第３例、第４例等で説明したのと同様に形成することができる。また前記第２シリサイドブロック膜７２は、前記第３例、第４例等で説明したのと同様に形成することができる。
【０１１０】
［固体撮像装置およびその製造方法の第１例の変形例］
また、前記図５（１）に示した構成では、光電変換部２１、画素トランジスタ部周囲の素子分離はＳＴＩ（Shallow Trench Isolation）構造の素子分離を用いた。例えば、図６７〜図６９に示すように、光電変換部２１周囲の素子分離および画素トランジスタ部１７周囲の素子分離を拡散層（Ｐ+型拡散層）からなる素子分離領域１６で形成することもできる。
この場合、前記第１シリサイドブロック膜７１は、光電変換部２１上、転送ゲートＴＲＧ上、フローティングディフュージョン部ＦＤ上、リセットトランジスタＲＳＴのソース・ドレイン領域３４上を被覆し、さらにリセットトランジスタＲＳＴのゲート電極３２の一部上を被覆するように形成される。また前記第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１にオーバーラップするように形成される。このとき、リセットトランジスタＲＳＴのゲート電極３２の一部上まで第１シリサイドブロック膜７１が形成されているので、第２シリサイドブロック膜７２はリセットトランジスタＲＳＴのゲート電極３２上で第１シリサイドブロック膜７１とオーバーラップさせればよい。また、その他の部分では、素子分離領域１６上で第１シリサイドブロック膜７１とオーバーラップさせればよい。
なお、図６８は図６７中のＡ−Ａ’線断面図であり、図６９は図６７中のＥ−Ｅ’線断面図である。
【０１１１】
なお、上記固体撮像装置の製造方法の第３例、第４例ともに、周辺回路部の構成は前記製造方法の第１例と同様になる。
【０１１２】
［固体撮像装置の製造方法の詳細例］
次に、一つの画素トランジスタが４画素を共有する構成の場合の製造方法の一詳細例を図７０〜図９３の製造工程断面図によって説明する。この製造方法は、前記図５１の画素部の平面レイアウト図によって説明した構成を形成する製造方法である。
また、それぞれの図面の（１）にＤ１−Ｄ１’線位置に相当する断面図、（２）のＤ２−Ｄ２’線位置に相当する断面図、（３）のＤ３−Ｄ３’線位置に相当する断面図、（４）のＤ４−Ｄ４’線位置に相当する断面図を示す。
【０１１３】
まず、前記図６〜図１２によって説明した工程を行う。
半導体基板１１には例えばシリコン基板を用いる。そして、画素トランジスタの周辺に素子分離領域１４を形成し、周辺回路部１３の第２素子分離領域１５を形成する。
次に、前記図６〜図１２には図示していないが、半導体基板１１にｐウエル、ｎウエルを形成する。さらに、チャネルイオン注入を行う。さらに、光電変換部にフォトダイオードを形成するイオン注入を行い、ｐ型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素（Ｂ）のイオン注入を行い、深い領域にヒ素（Ａｓ）もしくはリン（Ｐ）を用いてイオン注入を行い、上記ｐ型領域の下部に接合するｎ型領域を形成する。このようにして、ｐｎ接合の光電変換部を形成する。
【０１１４】
次に、図７０（１）のＤ１−Ｄ１’線位置に相当する断面図、図７０（２）のＤ２−Ｄ２’線位置に相当する断面図、図７１（３）のＤ３−Ｄ３’線位置に相当する断面図、図７１（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
半導体基板１１上に犠牲酸化膜１５１を形成する。次いで、上記犠牲酸化膜１５１上に、レジストマスク１５２を形成する。このレジストマスク１５２は、上記光電変換部２１の周囲に形成される素子分離領域上に開口部１５３が設けられている。つまり、レジストマスク１５２によって、光電変換部２１上、および転送ゲート、フローティングディフュージョン部、画素トランジスタの各形成領域上が被覆される。
次いで、上記レジストマスク１５２をイオン注入マスクに用いて、上記半導体基板１１にイオン注入を行い、Ｐ+型の素子分離領域１６を形成する。このイオン注入は、例えばイオン種にホウ素（Ｂ）を用い、ドーズ量を１×１０12／ｃｍ2〜１×１０13／ｃｍ2に設定する。また、注入エネルギーを１０ｋｅＶ〜３０ｋｅＶに設定する。また、深さに応じてイオン注入を多段階に行ってもよい。
これによって、各光電変換部２１は、素子分離領域１６で分離され、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等が形成される画素トランジスタの形成領域とは素子分離領域１４によって分離される。また、図示はしていないが、周辺回路部は、前記説明したように、素子分離領域（１５）によって分離されている。
【０１１５】
その後、上記レジストマスク１５２を除去し、さらに上記犠牲酸化膜１５１を除去する。図面は、レジストマスク１５２を除去する直前の状態を示した。
【０１１６】
次に、図７２（１）のＤ１−Ｄ１’線位置に相当する断面図、図７２（２）のＤ２−Ｄ２’線位置に相当する断面図、図７３（３）のＤ３−Ｄ３’線位置に相当する断面図、図７３（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７２および図７３に示すように、半導体基板１１上にゲート絶縁膜３１を形成し、さらにゲート絶縁膜３１上にゲート電極形成膜１３１を形成する。このとき、図示はしていないが、前記図１４に示すように、周辺回路部１３の半導体基板１１上にもゲート絶縁膜５１を形成し、ゲート絶縁膜５１上に上記ゲート電極形成膜１３１を形成する。
上記ゲート電極形成膜１３１は、例えばＬＰ−ＣＶＤ法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
【０１１７】
次に、図７４（１）のＤ１−Ｄ１’線位置に相当する断面図、図７４（２）のＤ２−Ｄ２’線位置に相当する断面図、図７５（３）のＤ３−Ｄ３’線位置に相当する断面図、図７５（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７４および図７５に示すように、ゲート空乏化対策を行う。まず、周辺回路部１３のｐＭＯＳトランジスタの形成領域上にレジストマスク１３２を形成（前記図１６参照）し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｎ型不純物をドーピングする。このドーピングは、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１３２を除去する。
次いで、図示はしていないが、ｎＭＯＳトランジスタの形成領域上にレジストマスク（図示せず）を形成し、周辺回路部１３（前記図１６参照）のｐＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｐ型不純物をドーピングする。このドーピングは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスクを除去する。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素（Ｎ2）のイオン注入を組み合わせても良い。
【０１１８】
次に、図７６（１）のＤ１−Ｄ１’線位置に相当する断面図、図７６（２）のＤ２−Ｄ２’線位置に相当する断面図、図７７（３）のＤ３−Ｄ３’線位置に相当する断面図、図７７（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７６および図７７に示すように、上記ゲート電極形成膜１３１上に各ゲート電極を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクに用いた反応性イオンエッチングによって、上記ゲート電極形成膜１３１上をエッチング加工して画素部１２の各ＭＯＳトランジスタのゲート電極３２、転送ゲートＴＲＧ、周辺回路部１３の各ＭＯＳトランジスタのゲート電極５２を形成（前記図１８参照）する。
次いで、上記各ゲート電極３２、ゲート電極５２（前記図１８参照）の表面を酸化して酸化膜１３３を形成する。
上記酸化膜１３３の膜厚は、例えば１ｎｍ〜１０ｎｍとする。また、上記酸化膜１３３は、上記ゲート電極３２、５２の側壁とともに上面にも形成されている。
さらに、上記酸化工程によって、上記ゲート電極３２、５２のエッジ部分を丸めることによって、酸化膜耐圧を改善することができる効果がある。
また、上記熱処理が行われることによって、エッチダメージを低減することができる。
また、上記ゲート電極加工において、光電変換部２１上に形成されていた上記ゲート絶縁膜が除去されたとしても、光電変換部２１上にも上記酸化膜１３３が形成される。このため、次工程のリソグラフィー技術においてレジスト膜を形成した際に、シリコン表面に直付けではなくなるために、このレジストによる汚染を防止できる。よって、画素部１２の光電変換部２１にとっては、白傷防止対策になる。
【０１１９】
次に、図７８（１）のＤ１−Ｄ１’線位置に相当する断面図、図７８（２）のＤ２−Ｄ２’線位置に相当する断面図、図７９（３）のＤ３−Ｄ３’線位置に相当する断面図、図７９（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図７８および図７９に示すように、画素部１２の各ＭＯＳトランジスタのＬＤＤ領域３８、３９等を形成するとともに、周辺回路部１３の各ＭＯＳトランジスタのＬＤＤ領域６１、６２、６３、６４等を形成（前記図２０参照）する。
【０１２０】
まず、周辺回路部１３に形成されるＮＭＯＳトランジスタに関しては、各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にポケット拡散層６５、６６を形成（前記図２０参照）する。このポケット拡散層６５、６６は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にＬＤＤ領域６１、６２を形成する。ＬＤＤ領域６１、６２は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
【０１２１】
上記画素部１２に形成されるＭＯＳトランジスタに関しては、各ゲート電極３２の両側における半導体基板１１にＬＤＤ領域３８、３９を形成する。ＬＤＤ領域３８、３９は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。また、ポケット拡散層を形成してもよい。
上記画素部１２に形成されるＭＯＳトランジスタに関しては、工程削減の観点から、ＬＤＤ領域を形成しなくてもよい。もしくは、周辺回路部１３に形成されるＭＯＳトランジスタのＬＤＤイオン注入と兼ねてもよい。
【０１２２】
周辺回路部１３のＰＭＯＳトランジスタの形成領域に関しては、各ゲート電極５２の両側における半導体基板１１にポケット拡散層６７、６８を形成（前記図２０参照）する。このポケット拡散層６７、６８は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｐ）の両側における半導体基板１１にＬＤＤ領域６３、６４を形成する。ＬＤＤ領域６３、６４は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
【０１２３】
また、周辺回路部のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのポケットイオン注入前に、注入のチャネリング抑制技術として、ゲルマニウム（Ｇｅ）をイオン注入することなどでプリアモルファス化を行ってもよい。また、ＬＤＤ領域形成後、ＴＥＤ（Transient Enhanced Diffusion）などを引き起こす注入欠陥を小さくするために、８００℃〜９００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を追加してもよい。
【０１２４】
次に、図８０（１）のＤ１−Ｄ１’線位置に相当する断面図、図８０（２）のＤ２−Ｄ２’線位置に相当する断面図、図８１（３）のＤ３−Ｄ３’線位置に相当する断面図、図８１（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図８０および図８１に示すように、画素部１２および周辺回路部１３（前記図２２参照）の全面に酸化シリコン（ＳｉＯ2）膜１３４を形成する。この酸化シリコン膜１３４は、ノンドープトシリケートガラス(ＮＳＧ)またはＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）または高温酸化（ＨＴＯ）膜等の堆積膜で形成される。上記酸化シリコン膜１３４は、例えば５ｎｍ〜２０ｎｍの膜厚に形成される。
次に、上記酸化シリコン膜１３４上に窒化シリコン膜１３５を形成する。この窒化シリコン膜１３５は、例えばＬＰＣＶＤにて形成された窒化シリコン膜を用いる。その膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜１３５は、低温で成膜できる原子層蒸着法により成膜されたＡＬＤ窒化シリコン膜でもよい。
上記窒化シリコン膜１３５の直下の上記酸化シリコン膜１３４は、画素部１２の光電変換部２１上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部２１の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜１３５上に３層目の酸化シリコン（ＳｉＯ2）膜１３６を堆積する。この酸化シリコン膜１３６は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。この酸化シリコン膜１３６は、例えば１０ｎｍ〜１００ｎｍの膜厚に形成される。
【０１２５】
したがって、サイドウォール形成膜１３７は、酸化シリコン膜１３６／窒化シリコン膜１３５／酸化シリコン膜１３４の３層構造膜となる。なお、このサイドウォール形成膜１３７は、窒化シリコン膜／酸化シリコン膜の２層構造膜であってもよい。以下、３層構造膜のサイドウォール形成膜１３７で説明する。
【０１２６】
次に、図８２（１）のＤ１−Ｄ１’線位置に相当する断面図、図８２（２）のＤ２−Ｄ２’線位置に相当する断面図、図８３（３）のＤ３−Ｄ３’線位置に相当する断面図、図８３（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図８２および図８３に示すように、最上層に形成されている上記酸化シリコン膜１３６をエッチバックして、各ゲート電極３２、５２（前記図２４参照）、転送ゲートＴＲＧ等の側部側にのみ残す。上記エッチバックは、例えば反応性イオンエッチング（ＲＩＥ）によって行う。このエッチバックでは、上記窒化シリコン膜１３５でエッチングを停止する。このように、窒化シリコン膜１３５でエッチングを停止するため、画素部１２の光電変換部２１へのエッチダメージを低減することができるので、白傷を低減することができる。
【０１２７】
次に、図８４（１）のＤ１−Ｄ１’線位置に相当する断面図、図８４（２）のＤ２−Ｄ２’線位置に相当する断面図、図８５（３）のＤ３−Ｄ３’線位置に相当する断面図、図８５（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
図８４および図８５に示すように、画素部１２の光電変換部２１上の全面、転送ゲートＴＲＧ上、フローティングディフュージョン部が形成される領域上、リセットトランジスタのＬＤＤ領域３８上およびリセットトランジスタのゲート電極３２上の一部にかかるように、レジストマスク１３８を形成する。
その後、上記窒化シリコン膜１３５、上記酸化シリコン膜１３４をエッチバックして、各ゲート電極３２、５２（前記図２６参照）の側壁部に酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３６からなる第１サイドウォール３３、第２サイドウォール５３（前記図２６参照）を形成する。このとき、光電変換部２１上、フローティングディフュージョン部を形成する領域上、リセットトランジスタのソース・ドレイン領域を形成する領域上の窒化シリコン膜１３５、酸化シリコン膜１３４は、レジストマスク１３８で被覆されているので、エッチングされない。したがって、光電変換部２１、フローティングディフュージョン部を形成する領域、リセットトランジスタのソース・ドレイン領域を形成する領域にエッチングダメージが生じることはない。
【０１２８】
次に、図８６（１）のＤ１−Ｄ１’線位置に相当する断面図、図８６（２）のＤ２−Ｄ２’線位置に相当する断面図、図８７（３）のＤ３−Ｄ３’線位置に相当する断面図、図８７（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、前記図２８に示すように、周辺回路部１３のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｎ）、５５（５５Ｎ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域５８、５９等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｎ、５５Ｎが形成される。上記ソース・ドレイン領域５４Ｎ、５５Ｎは、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
【０１２９】
次に、図８６および図８７に示すように、画素部１２のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、画素部１２のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域３４、３５およびフローティングディフュージョン部ＦＤを形成する。すなわち、各ゲート電極３２の両側に、上記ＬＤＤ領域３８、３９等を介して、半導体基板１１に上記ソース・ドレイン領域３４、３５が形成される。上記ソース・ドレイン領域３４、３５は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
このイオン注入は、上記周辺回路部のＮＭＯＳトランジスタの上記ソース・ドレイン領域５４Ｎ、５５Ｎを形成するイオン注入と兼ねることができる。
また、リセットトランジスタのソース・ドレイン領域３４は、酸化シリコン膜１３４と窒化シリコン膜１３５を通過させるイオン注入となるので、この部分のイオン注入を別途行うこともできる。
【０１３０】
次に、前記図２８に示すように、周辺回路部１３のＰＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＰＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｐ）、５５（５５Ｐ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ領域６０、６１等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｐ、５５Ｐが形成される。上記ソース・ドレイン領域５４Ｐ、５５Ｐは、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
【０１３１】
次に、各ソース・ドレイン領域の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。
【０１３２】
上記ソース・ドレイン領域の活性化アニール前においては、光電変換部２１上を被覆するサイドウォール形成膜１３７が画素部１２のＭＯＳトランジスタのゲート電極３２上で、サイドウォール形成膜１３７にて形成されるサイドウォール３３と分断されている。このため、上記従来技術で説明したＳＭＴ（Stress Memorization Technique）に起因した応力（Stress）による悪化がない。
よって、白傷、ランダムノイズ等を改善できる。
また、光電変換部２１上は、サイドウォール形成膜１３７で覆われており、ソース・ドレイン領域を形成するイオン注入時のレジストマスクは、サイドウォール形成膜１３７を介して光電変換部２１上に形成されるため、光電変換部２１表面に直付けにならない。このため、光電変換部２１は、レジスト中の汚染物質により汚染されることがないので、白傷、暗電流等の増加を抑えることができる。
また、ソース・ドレイン領域を形成するイオン注入では、膜越しのイオン注入ではないため、表面の濃度を高くした状態で深さを設定できる。このため、ソース・ドレイン領域の直列抵抗の増加を抑制できる。
また、上記光電変換部２１上、フローティングディフュージョン部ＦＤ上、このフローティングディフュージョン部ＦＤに配線（図示せず）等で接続されるリセットトランジスタのソース・ドレイン領域３４上を被覆している上記サイドウォール形成膜１３７は、その後の工程で、第１シリサイドブロック膜７１として用いられる。
【０１３３】
次に、図８８（１）のＤ１−Ｄ１’線位置に相当する断面図、図８８（２）のＤ２−Ｄ２’線位置に相当する断面図、図８９（３）のＤ３−Ｄ３’線位置に相当する断面図、図８９（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、図８８および図８９に示すように、画素部１２および周辺回路部１３（前記図３０参照）上の全面に第２シリサイドブロック膜７２を形成する。第２シリサイドブロック膜７２は、酸化シリコン（ＳｉＯ2）膜１３８と窒化シリコン（Ｓｉ3Ｎ4）膜１３９の積層膜からなる。例えば、上記酸化シリコン膜１３８は、例えば５ｎｍ〜４０ｎｍの膜厚に形成されていて、上記窒化シリコン膜１３９は、例えば５ｎｍ〜６０ｎｍの膜厚に形成されている。
上記酸化シリコン膜１３８は、ＮＳＧ、ＬＰ−ＴＥＯＳ、ＨＴＯ膜等を用いる。上記窒化シリコン膜１３９は、ＡＬＤ−ＳｉＮ、プラズマ窒化膜、ＬＰ−ＳｉＮ等を用いる。この２層の膜の成膜温度が高いと、ＰＭＯＳＦＥＴのゲート電極において、ボロンの不活性化が起こり、ゲート空乏化により、ＰＭＯＳＦＥＴの電流駆動能力が低下する。したがって、相対的にサイドウォール形成膜１３７より成膜温度が低いことが望ましい。成膜温度は例えば７００℃以下が望ましい。
【０１３４】
次に、図９０（１）のＤ１−Ｄ１’線位置に相当する断面図、図９０（２）のＤ２−Ｄ２’線位置に相当する断面図、図９１（３）のＤ３−Ｄ３’線位置に相当する断面図、図９１（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、図９０および図９１に示すように、画素部１２のＭＯＳトランジスタの形成領域上をほぼ被覆するように、レジストマスク１４１を形成する。このレジストマスク１４１をエッチングマスクに用いて、上記画素部１２の光電変換部２１上、フローティングディフュージョン部ＦＤ上（転送ゲートＴＲＧ上も含む）、リセットトランジスタのソース・ドレイン領域３４上、リセットトランジスタのゲート電極３２上の一部、および周辺回路部１３（前記図３２参照）上の上記第２シリサイドブロック膜７２をエッチングにより除去する。したがって、第２シリサイドブロック膜７２は、上記第１シリサイドブロック膜７１に対してリセットトランジスタのゲート電極３２上および図示した素子分離領域１４の図面奥側上でオーバーラップする状態に形成される。
この結果、光電変換部２１上は、上層より窒化シリコン膜１３５、酸化シリコン膜１３４となり、分光のリップルを防ぐことができる。一方、上記エッチングを行わない場合には、光電変換部２１上が、上層より窒化シリコン膜１３９、酸化シリコン膜１３８、窒化シリコン膜１３５、酸化シリコン膜１３４の構造になり、入射光は多重反射し、分光のリップル特性が悪化する。リップル特性が悪くなるので、Chip to Chipの分光のばらつきが大きくなる。そのため、本実施例では、光電変換部２１上の第２シリサイドブロック膜７２を故意に剥離している。
【０１３５】
次に、図９２（１）のＤ１−Ｄ１’線位置に相当する断面図、図９２（２）のＤ２−Ｄ２’線位置に相当する断面図、図９３（３）のＤ３−Ｄ３’線位置に相当する断面図、図９３（４）のＤ４−Ｄ４’線位置に相当する断面等を参照して説明する。
まず、前記図３４に示すように、周辺回路部１３の各ＭＯＳトランジスタ５０のソース・ドレイン領域５４、５５上およびゲート電極５２上にシリサイド層５６、５７、５８を形成する。
上記シリサイド層５６、５７、５８には、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ2）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ2）などを用いる。
シリサイド層５６、５７、５８の形成例として、ニッケルシリサイドを形成する一例を以下に説明する。
まず全面にニッケル（Ｎｉ）膜を形成する。このニッケル膜は、例えばスパッタ装置を用いて、例えば１０ｎｍの厚さに形成される。次いで、３００℃〜４００℃程度でアニール処理を行って、ニッケル膜と下地にシリコンとを反応させて、ニッケルシリサイド層を形成する。その後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイド層５６、５７、５８が形成される。
その後、５００℃〜６００℃程度で再度、アニール処理を行い、ニッケルシリサイド層を安定化させる。
上記シリサイド化工程では、図９２および図９３に示すように、画素部１２は、第１シリサイドブロック膜７１および第１シリサイドブロック膜７２に被覆されているので、シリサイドは形成されない。これは、シリサイドの金属が光電変換部２１上まで拡散することによる白傷や暗電流の増加をなくすためである。
したがって、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５表面の不純物濃度を濃くしないと、コンタクト抵抗が激増することになる。本実施例では、上記ソース・ドレイン領域３４、３５表面の不純物濃度を高くすることができるので、コンタクト抵抗増加を比較的抑制できるという利点がある。
【０１３６】
その後、前記図３５および図３６によって説明したのと同様に、画素部１２および周辺回路部１３上の全面にエッチングストッパ膜７４を形成する。上記エッチバックストッパ膜７４は、例えば窒化シリコン膜で形成される。上記窒化シリコン膜は、コンタクトホールを形成するエッチング時のオーバーエッチングを最小限にするという効果がある。またエッチングダメージによる接合リーク増加を抑制する効果を有する。
【０１３７】
次に、前記図３７および図３８によって説明したのと同様に、上記エッチバックストッパ膜７４上に層間絶縁膜７６を形成する。上記層間絶縁膜７６は、例えば酸化シリコン膜で形成され、例えば１００ｎｍ〜１０００ｎｍの厚さに形成される。
次に、上記層間絶縁膜７６の表面を平坦化する。この平坦化は、例えば化学的機械研磨（ＣＭＰ）により行う。
次いで、コンタクトホールを形成するためのレジストマスク（図示せず）を形成した後、例えば画素部１２の上記層間絶縁膜７６、エッチングストッパ膜７４、第２シリサイドブロック膜７２等をエッチングして、コンタクトホール７７、７８、７９を形成する。また同様にして、周辺回路部１３にもコンタクトホール８１、８２を形成する。
図面では一例として、画素部１２では、転送ゲートＴＲＧ、選択トランジスタＳＥＬのゲート電極３２、増幅トランジスタＡｍｐのゲート電極３２に達するコンタクトホール７７、７８、７９を示した。また周辺回路部１３では、Ｎチャネル（Ｎｃｈ）低耐圧トランジスタソース・ドレイン領域５５、Ｐチャネル（Ｐｃｈ）低耐圧トランジスタのソース・ドレイン領域５５に達するコンタクトホール８１、８２を示した。しかしながら、その他のトランジスタのゲート電極、ソース・ドレイン領域に達するコンタクトホールも図示はしていないが、同時に形成される。
【０１３８】
次に、各コンタクトホール７７〜７９、８１、８２の内部に密着層（図示せず）とバリアメタル層８４を介してプラグ８５を形成する。
上記密着層には、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜等を用い、上記バリアメタル層８４には例えば窒化チタン膜、窒化タンタル膜等を用いる。
また、上記プラグ８５は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成することができる。例えば銅（Ｃｕ）を用いた場合には、例えば、密着層にタンタル膜を用い、バリアメタル層８４に窒化タンタル膜を用いる。
その後、図示はしないが、多層配線を形成する。多層配線は必要に応じて、２層、３層、４層・・・と多層化してもよい。
【０１３９】
次に、前記図３９の画素部の断面図に示すように、光電変換部２１上に導波路２３形成してもよい。また、光電変換部２１に入射光を集光するために、集光レンズ２５を形成しても良い。
また、上記導波路２３と集光レンズとの間に、光を分光するためのカラーフィルタ２７を形成しても良い。
【０１４０】
上記固体撮像装置の製造方法（第４例）では、画素トランジスタ部１７のサイドウォール３３、周辺回路部のサイドウォール５３を形成するとき、フローティングディフュージョン部ＦＤ上もサイドウォール形成膜１３７（第１シリサイドブロック膜７１）で被覆される。このため、フローティングディフュージョン部ＦＤにサイドウォール形成時のエッチングダメージが生じないようにすることができる。また、フローティングディフュージョン部ＦＤが外方拡散の影響を受けないようにすることができる。これにより、素子分離領域１６とフローティングディフュージョン部ＦＤ間のリークパスの発生が抑制され、ＦＤ白傷の発生を抑えることができるので、高画質は撮像が可能な固体撮像装置を製造することが可能になる。
また、サイドウォール形成膜１３７と同一層の膜で形成された第１シリサイドブロック膜７１と、第１シリサイドブロック膜７１とは別の膜で形成された第２シリサイドブロック膜７２の２層で画素部１２が被覆される。このため、画素部１２のＭＯＳトランジスタ上が１層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。
【０１４１】
上記各実施例の説明ではＮ型基板にＰウエルを形成し、光電変換部２１のフォトダイオードを上層よりＰ+層とＮ+層とで形成したが、Ｐ型基板にＮウエルを形成し、光電変換部２１のフォトダイオードを上層よりＮ+層とＰ+層とで形成することもできる。
【０１４２】
ここで、上記固体撮像装置の画素トランジスタ部１７のリセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬについて説明する。
【０１４３】
リセットトランジスタＲＳＴは、リセット線（図示せず）にドレイン電極（ソース・ドレイン領域３５）が、フローティングディフュージョン部ＦＤにソース電極（ソース・ドレイン領域３４）がそれぞれ接続され、光電変換部２１からフローティングディフュージョン部ＦＤへの信号電荷の転送に先立って、ゲート電極にリセットパルスが与えられることによってフローティングディフュージョン部ＦＤの電位をリセット電圧にリセットする。
【０１４４】
増幅トランジスタＡｍｐは、フローティングディフュージョン部ＦＤにゲート電極３２が、画素電源Ｖｄｄにドレイン電極（ソース・ドレイン領域３４）がそれぞれ接続され、リセットトランジスタＲＳＴによってリセットされた後のフローティングディフュージョン部ＦＤの電位をリセットレベルとして出力し、さらに転送トランジスタＴＲＧによって信号電荷が転送された後のフローティングディフュージョン部ＦＤの電位を信号レベルとして出力する。
【０１４５】
選択トランジスタＳＥＬは、例えば、ドレイン電極（ソース・ドレイン領域３４）が増幅トランジスタＡｍｐのソース電極（ソース・ドレイン領域３５）に接続され、ソース電極（ソース・ドレイン領域３５）が出力信号線（図示せず）に接続されている。そしてゲート電極３２に選択パルスが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタＡｍｐから出力される信号を出力信号線（図示せず）に出力する。なお、選択トランジスタＳＥＬについては、画素電源Ｖｄｄと増幅トランジスタ２３４のドレイン電極との間に接続した構成を採ることも可能である。
【０１４６】
＜５．第５の実施の形態＞
［撮像装置の構成の一例］
次に、本発明の撮像装置に係る一実施の形態を、図９４のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
【０１４７】
図９４に示すように、撮像装置２００は、撮像部２０１に固体撮像装置（図示せず）を備えている。この撮像部２０１の集光側には像を結像させる結像光学系２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像素子には、前記実施の形態で説明した固体撮像装置１を用いることができる。
【０１４８】
本発明の撮像装置２００では、本願発明の固体撮像装置１を用いることから、上記説明したのと同様に、各画素の光電変換部の感度が十分に確保される。よって、画素特性、例えばランダムノイズ、白傷、暗電流等の低減が可能になるという利点がある。
【０１４９】
なお、本発明の撮像装置２００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
【０１５０】
上記固体撮像装置２００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明の固体撮像装置は、このような撮像装置にも適用可能である。この場合、撮像装置として、高画質化の効果が得られる。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【符号の説明】
【０１５１】
１…固体撮像装置、１１…半導体基板、１２…画素部、１３…周辺回路部、２１…光電変換部、３０…ＭＯＳトランジスタ、３２…ゲート電極、３３…第１サイドウォール、５０…ＭＯＳトランジスタ、５２…ゲート電極、５３…第２サイドウォール、７１…第１シリサイドブロック膜、７２…第２シリサイドブロック膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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