(57)【要約】【課題】過電流検出値の誤差が小さい過電流検出回路を提供すること。【解決手段】本発明にかかる過電流検出回路は、負荷への電源供給を制御するトランジスタＱ１の制御電圧に応じて電流値が制御されるトランジスタＱ２と、Ｑ２の電流値に応じて電位差が制御される電位差設定部と、電位差設定部により制御されるゲート−ソース間の電位差に応じて電流値が制御されるトランジスタＱ４を備える。さらに電位差設定部は、電源電圧がドレインに印加され、ゲート及びソースがＱ４のゲートに接続されたデプレション型トランジスタＱ６と、ドレイン及びゲートがＱ６のゲート及びソースとＱ４のゲートとの接続点に接続されたトランジスタＱ３と、Ｑ４のソースとＱ３のソースの電流経路上に設けられ、ゲート及びドレインがＱ２のソースに接続され、ソースが外部出力端子に接続されたデプレション型トランジスタＱ５を有する。それにより過電流検出値の誤差を小さくできる。【選択図】図１
2010068400.tif 000002
【特許請求の範囲】
【請求項１】
負荷への電源供給を制御する出力トランジスタのゲート端子に印加される制御電圧に応じて電流値が制御される検出用トランジスタと、
前記検出用トランジスタの電流値に応じて出力電圧の電位差が制御される電位差設定部と、
前記電位差設定部によって制御されるゲート端子−ソース端子間の電位差に応じて電流値が制御される第１のトランジスタを備え、当該第１のトランジスタの電流値に基づいて過電流を検出する過電流検出回路であって、
前記電位差設定部は、
供給電圧がドレイン端子に印加され、ゲート端子及びソース端子が前記第１のトランジスタのゲート端子に接続された第１のデプレション型トランジスタと、
ドレイン端子及びゲート端子が前記第１のデプレション型トランジスタのゲート端子及びソース端子と前記第１のトランジスタのゲート端子との接続点に接続された第２のトランジスタと、
前記第１のトランジスタのソース端子と前記第２のトランジスタのソース端子の電流経路上に設けられ、ゲート端子及びドレイン端子が前記検出用トランジスタのソース端子に接続され、ソース端子が前記負荷への出力端子に接続された第２のデプレション型トランジスタを有する過電流検出回路。
【請求項２】
前記第１のデプレション型トランジスタは、当該第１のデプレション型トランジスタのゲート端子とソース端子を接続することにより、ドレイン端子−ソース端子間の電流について定電流特性を有し、
前記第２のデプレション型トランジスタは、当該第２のデプレション型トランジスタのゲート端子とドレイン端子を接続することにより、ドレイン端子−ソース端子間に抵抗特性を有し、
前記第１のデプレション型トランジスタと前記第２のデプレション型トランジスタとは、相互に構造相似な素子より構成されていることを特徴とする請求項１記載の過電流検出回路。
【請求項３】
前記過電流検出回路はさらにしきい値電流出力部を備え、このしきい値電流出力部は、
前記供給電圧がドレイン端子に印加され、ゲート端子及びソース端子が前記第１のトランジスタのドレイン端子に接続された第３のデプレション型トランジスタを備え、
前記第１のデプレション型トランジスタと前記第３のデプレション型トランジスタは、
それぞれドレイン端子−ソース端子間の電流を前記供給電圧に基づいて、それぞれ生成し出力するとともに、相互に構造相似な素子より構成されていることを特徴とする請求項２記載の過電流検出回路。
【請求項４】
前記過電流検出回路はさらにしきい値電流出力部を備え、このしきい値電流出力部は、
前記供給電圧がソース端子に印加され、ドレイン端子が前記第１のトランジスタのドレイン端子に接続された第３のトランジスタと、
前記供給電圧がソース端子に印加され、ゲート端子及びドレイン端子が接地電圧端子と抵抗を介して接続されるとともに、前記第３のトランジスタのゲート端子に接続された第４のトランジスタとを備え、
前記第３のトランジスタのソース端子−ドレイン端子間の電流が、前記供給電圧と接地電圧の電位差に基づいて決定される前記第４のトランジスタのソース端子−ドレイン端子間の電流によって制御されることを特徴とする請求項２記載の過電流検出回路。
【請求項５】
前記供給電圧は、電源電圧が入力端子を介して供給される電圧であることを特徴とする請求項２〜４記載の過電流検出回路。
【請求項６】
前記供給電圧は、電源電圧が入力端子を介して供給される電圧であって、
前記電位差設定部への電圧の供給を制御するスイッチ素子をさらに備え、
前記制御電圧に基づいて前記供給電圧の供給をＯＮ／ＯＦＦ切替制御することを特徴とする請求項２〜４記載の過電流検出回路。
【請求項７】
前記供給電圧は、電源電圧が入力端子を介して供給される電圧であって、
前記電位差設定部及び前記しきい値電流出力部への電圧の供給を制御するスイッチ素子をさらに備え、
前記制御電圧に基づいて前記供給電圧の供給をＯＮ／ＯＦＦ切替制御することを特徴とする請求項３又は４記載の過電流検出回路。
【請求項８】
前記電位差設定部への前記供給電圧は、前記制御電圧が供給される電圧であって、
前記制御電圧に基づいて前記供給電圧の供給をＯＮ／ＯＦＦ切替制御することを特徴とする請求項２〜４記載の過電流検出回路。
【請求項９】
前記電位差設定部及び前記しきい値電流出力部への供給電圧は、前記制御電圧が供給される電圧であって、
前記制御電圧に基づいて前記供給電圧の供給をＯＮ／ＯＦＦ切替制御することを特徴とする請求項３又は４記載の過電流検出回路。
【請求項１０】
請求項１〜９のいずれか一項に記載の過電流検出回路と、
前記出力トランジスタと、
前記出力トランジスタのゲート端子に前記制御電圧を印加することによって、当該出力トランジスタのドレイン端子−ソース端子間の電流をＯＮ／ＯＦＦ切替制御する制御回路と、
を備えることを特徴とする負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流検出回路に関するものであり、特に電流検出の精度を高める技術に関する。
【背景技術】
【０００２】
近年、自動車等の車両では、高信頼性・低オン抵抗・低コストのために、ランプ負荷やモーター負荷の駆動スイッチ素子として、従来の機械式リレーから、制御回路を備えたパワーＭＯＳＦＥＴ、つまりＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ）への置き換えが進んでいる。これらの負荷とＩＰＤとを備えたシステムにおいて、例えば、配線ショートや負荷ショートなどの異常が発生し、負荷に過電流が流れた場合には、負荷、及びＩＰＤを構成するパワーＭＯＳＦＥＴが損傷を受ける可能性がある。これらが損傷を受ける前に過電流を検出し、パワーＭＯＳＦＥＴをオフする回路、即ち過電流検出回路を、ＩＰＤの制御回路に設けることが一般的である。そして、負荷及びパワーＭＯＳＦＥＴをより安全に保護するために、過電流検出回路の電流検出値特性は高精度であることが要求されている。つまり各素子の特性ばらつきによる誤差を小さくすることが要求されている。
【０００３】
その解決策が特許文献１に提案されている。図９は、特許文献１に記載された負荷駆動回路（過電流検出回路）を示す。図９に示す回路は、電源電圧端子１、負荷２、入力端子３、出力端子４、制御回路５、接地電圧端子６、定電流出力手段９、しきい値電流出力手段１０、出力ＭＯＳトランジスタＱ１、電流検出用ＭＯＳトランジスタＱ２、検出電圧伝達用ＭＯＳトランジスタＱ３、検出信号出力用ＭＯＳトランジスタＱ４、検出用抵抗Ｒｓを有する。ここで、図９の回路は、電源電圧端子１から負荷２に電源電圧を供給する際、Ｑ１のソース−ドレイン間における過電流を検出する機能を有する。特に、出力端子４の電位が接地電圧端子の電位より低くても過電流検出可能であることを特徴とする。
【０００４】
図９に示す回路の構成を簡単に説明する。電源電圧端子１は、入力端子３を経由して、Ｑ１のドレインと、Ｑ２のドレインと、定電流出力手段９の入力端子と、しきい値電流出力手段１０の入力端子に接続される。負荷２の高電位側の電源電圧端子は、出力端子４を経由して、ノード８に接続される。ノード８は、さらに、Ｑ１のソースと、検出用抵抗Ｒｓの一方の端子と、Ｑ４のソースに接続される。また、負荷２の低電位側の電源電圧端子は、接地電圧端子６に接続される。
【０００５】
制御回路５の出力端子は、Ｑ１のゲートと、Ｑ２のゲートに接続される。Ｑ２のソースは、ノード７に接続される。ノード７は、さらに、検出用抵抗Ｒｓの他方の端子と、Ｑ３のソースに接続される。定電流出力手段９の出力端子は、ノード１１に接続される。ノード１１は、さらに、Ｑ３のドレインと、Ｑ３のゲートと、Ｑ４のゲートに接続される。しきい値電流出力手段１０の出力端子は、ノード１２に接続される。ノード１２は、さらに、Ｑ４のドレインと、過電流検出信号を出力する出力端子に接続される。
【０００６】
次に、図９の回路の動作について説明する。電源電圧端子１から負荷２に供給される電源電圧は、Ｑ１によりＯＮ／ＯＦＦ切替制御される。つまり、制御回路５から出力された制御信号によって、Ｑ１のソース−ドレイン間の接続が制御される。
【０００７】
ここで、Ｑ１とＱ２は構造相似（ディメンジョンのみが異なり、単位チャネル幅当たりの特性が同等）であるため、出力ＭＯＳトランジスタＱ１に流れる電流が大きくなると（例えば１０Ａ）、Ｑ１とＱ２の相似比（例えば、１００００：１）に基づいて、Ｑ２に流れる電流も大きくなる(例えば１０Ａ／１００００＝１ｍＡ）。それにより、ノード７の電位Ｖｓ及びノード１１の電位Ｖ１は上昇し、Ｑ４がオンして流れる電流は大きくなる。なお、Ｑ３とＱ４は構造相似である。
【０００８】
このＱ４のソース−ドレイン間を流れる電流が、しきい値電流出力手段１０によって設定されたしきい値電流Ｉｒｅｆ２（例えば５０ｕＡ）を越える場合には、ノード１２を経由して出力される過電流検出信号がハイレベルからロウレベルに反転するため、過電流状態であると判定することができる。
【０００９】
他方、Ｑ１に流れる電流が小さい場合には、Ｑ４がオンして流す電流はしきい値電流Ｉｒｅｆ２よりも小さくなる。このとき、ノード１２を経由して出力される過電流検出信号はハイレベルの状態を維持するため、過電流状態ではないと判定することができる。
【００１０】
なお、特許文献１に示すように、Ｑ１とＱ２の関係、Ｑ３とＱ４の関係のほか、さらにＩｒｅｆ１を出力する定電流出力手段９とＩｒｅｆ２を出力するしきい値電流出力手段１０の関係も構造相似である。
【００１１】
ここで、図９の回路を説明するために、Ｑ１を流れる電流＝Ｉｏｃ、Ｑ２を流れる電流＝Ｉｓｅｎｓｅ、Ｑ１とＱ２の相似比＝Ａ：１、Ｑ３のチャネル長＝Ｌ１、Ｑ３のチャネル幅＝ｗ１、Ｑ４のチャネル長＝Ｌ２、Ｑ４のチャネル幅＝ｗ２、Ｑ３とＱ４のしきい値電圧＝Ｖｔ、電子の移動度＝μ、単位面積当たりの酸化膜容量＝Ｃｏｘ、とする。なお、ＩｓｅｎｓｅはＩｒｅｆ１に比べて十分に大きいものとする。図９の回路において、過電流を検出した場合のＩｏｃを、次の第（１）式のように表すことができる。
【数１】
2010068400.tif 000003
ここで、Ｉｏｃ＝Ａ・Ｉｓｅｎｓｅより、
【数２】
2010068400.tif 000004
【００１２】
第（１）式において、Ｉｒｅｆ１のばらつき係数をｘ、Ｉｒｅｆ２のばらつき係数をｙ、Ｒｓのばらつき係数をｚとすると、以下の第（２）式のように表すことができる。なお、ばらつき係数とは、係数＝１のときをその特性の標準値とした場合の係数と定義する。
【数３】
2010068400.tif 000005
ここで、従来技術において、Ｉｒｅｆ１とＩｒｅｆ２の関係は構造相似であるため、ばらつき係数が等しくなる。つまり、ｘ＝ｙが成り立つ。したがって、第（２）式は以下のように表すことができる。
【数４】
2010068400.tif 000006
したがって、Ｉｏｃのばらつき係数を以下のように表すことができる。
【数５】
2010068400.tif 000007
【００１３】
ここで、各素子が±２０％の範囲でばらついた場合、つまり、ｘ＝０．８〜１．２、ｚ＝０．８〜１．２の範囲でばらついた場合、Ｉｏｃのばらつき係数の最大値、最小値は以下のように表すことができる。
【数６】
2010068400.tif 000008
つまり、Ｑ１の過電流検出値Ｉｏｃは＋３６．９％〜−２５．５％の範囲で大きなばらつきを示す（ばらつき幅＝６２．４％）。このように、従来技術の回路では、各素子の特性ばらつきによる過電流検出値の誤差が大きいという問題があった。
【特許文献１】特開２００５−０３９５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述のように、従来技術の過電流検出回路では、各素子の特性ばらつきにより、過電流検出値の誤差が大きくなるという問題があった。
【課題を解決するための手段】
【００１５】
本発明にかかる過電流検出回路は、負荷への電源供給を制御する出力トランジスタ（例えば、本発明の実施の形態１における出力ＭＯＳトランジスタＱ１）のゲート端子に印加される制御電圧に応じて電流値が制御される検出用トランジスタ（例えば、本発明の実施の形態１における電流検出用ＭＯＳトランジスタＱ２）と、前記検出用トランジスタの電流値に応じて出力電圧の電位差が制御される電位差設定部と、前記電位差設定部によって制御されるゲート端子−ソース端子間の電位差に応じて電流値が制御される第１のトランジスタ（例えば、本発明の実施の形態１における検出信号出力用ＭＯＳトランジスタＱ４）を備え、当該第１のトランジスタの電流値に基づいて過電流を検出する過電流検出回路であって、前記電位差設定部は、供給電圧（例えば、本発明の実施の形態１における電源電圧）がドレイン端子に印加され、ゲート端子及びソース端子が前記第１のトランジスタのゲート端子に接続された第１のデプレション型トランジスタ（例えば、本発明の実施の形態１におけるＧＳショートデプレションＭＯＳトランジスタＱ６）と、ドレイン端子及びゲート端子が前記第１のデプレション型トランジスタのゲート端子及びソース端子と前記第１のトランジスタのゲート端子との接続点に接続された第２のトランジスタ（例えば、本発明の実施の形態１における検出電圧伝達用ＭＯＳトランジスタＱ３）と、前記第１のトランジスタのソース端子と前記第２のトランジスタのソース端子の電流経路上に設けられ、ゲート端子及びドレイン端子が前記検出用トランジスタのソース端子に接続され、ソース端子が前記負荷への出力端子に接続された第２のデプレション型トランジスタ（例えば、本発明の実施の形態１におけるＧＤショートデプレションＭＯＳトランジスタＱ５）を有する。
【００１６】
上述のような構成により、各素子の特性ばらつきによる過電流検出値の誤差を小さくすることが可能である。
【発明の効果】
【００１７】
本発明により、各素子の特性ばらつきによる過電流検出値の誤差を小さくすることが可能な、過電流検出回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
発明の実施の形態１
図１に本発明の実施の形態１にかかる過電流検出回路を示す。図１に示す回路は、図９に示す従来技術の回路と比較して、定電流出力手段９として、定電流特性を示すＧＳショートデプレションＭＯＳトランジスタＱ６を備えている。また、検出用抵抗Ｒｓの代わりに、Ｑ６と構造相似なトランジスタであって、抵抗特性を示すＧＤショートデプレションＭＯＳトランジスタＱ５を備えている。なお、Ｑ５は、ゲート−ドレイン間が接続されたデプレション型ＭＯＳトランジスタを示す。また、Ｑ６は、ゲート−ソース間が接続されたデプレション型ＭＯＳトランジスタを示す。
【００１９】
したがって、図１に示す回路は、電源電圧端子（電源）１、負荷２、入力端子３、出力端子４、制御回路５、接地電圧端子６、ＧＳショートデプレションＭＯＳトランジスタＱ６、しきい値電流出力手段（しきい値電流出力部）１０、出力ＭＯＳトランジスタ（出力トランジスタ）Ｑ１、電流検出用ＭＯＳトランジスタ（検出用トランジスタ）Ｑ２、検出電圧伝達用ＭＯＳトランジスタＱ３、検出信号出力用ＭＯＳトランジスタＱ４、ＧＤショートデプレションＭＯＳトランジスタＱ５を有する。ここで、図１の回路は、図９の従来技術の回路と同様に、電源電圧端子１から負荷２に電源電圧を供給する際、Ｑ１のソース−ドレイン間に流れる電流を検出する機能を有する。
【００２０】
まず、図１に示す回路の構成を説明する。電源電圧端子１は、入力端子３を経由して、Ｑ１のドレインと、Ｑ２のドレインと、Ｑ６のドレインと、しきい値電流出力手段１０の入力端子に接続される。負荷２の高電位側の電源電圧端子は、出力端子４を経由して、ノード８に接続される。ノード８は、さらに、Ｑ１のソースと、Ｑ５のソースと、Ｑ４のソースに接続される。また、負荷２の低電位側の電源電圧端子には、接地電圧端子６が接続される。
【００２１】
制御回路５の出力端子は、Ｑ１のゲートと、Ｑ２のゲートに接続される。Ｑ２のソースは、ノード７に接続される。ノード７は、さらに、Ｑ３のソースと、Ｑ５のドレインと、Ｑ５のゲートに接続される。Ｑ６のソースは、ノード１１に接続される。ノード１１は、さらに、Ｑ３のドレインと、Ｑ３のゲートと、Ｑ４のゲートと、Ｑ６のゲートに接続される。しきい値電流出力手段１０の出力端子は、ノード１２に接続される。ノード１２は、さらに、Ｑ４のドレインと、過電流検出信号を出力する出力端子に接続される。
【００２２】
次に、図１の回路の動作について説明する。電源電圧端子１から負荷２に供給される電源電圧は、Ｑ１によりＯＮ／ＯＦＦ切替制御される。つまり、制御回路５から出力された制御信号によって、Ｑ１のソース−ドレイン間の接続が制御される。
【００２３】
ここで、Ｑ１とＱ２は構造相似であるため、出力ＭＯＳトランジスタＱ１に流れる電流が大きくなると（例えば１０Ａ）、Ｑ１とＱ２の相似比（例えば、１００００：１）に基づいて、Ｑ２に流れる電流も大きくなる(例えば１０Ａ／１００００＝１ｍＡ）。それにより、ノード７の電位Ｖｓ及びノード１１の電位Ｖ１は上昇し、Ｑ４がオンして流れる電流は大きくなる。なお、Ｑ３とＱ４は構造相似である。
【００２４】
このＱ４のソース−ドレイン間を流れる電流が、しきい値電流出力手段１０によって設定されたしきい値電流Ｉｒｅｆ２（例えば５０ｕＡ）を越える場合には、ノード１２を経由して出力される過電流検出信号がハイレベルからロウレベルに反転するため、過電流状態であると判定することができる。
【００２５】
他方、Ｑ１に流れる電流が小さい場合には、Ｑ４がオンして流す電流はしきい値電流Ｉｒｅｆ２よりも小さくなる。このとき、ノード１２を経由して出力される過電流検出信号はハイレベルの状態を維持するため、過電流状態ではないと判定することができる。
【００２６】
ここで、デプレション型ＭＯＳトランジスタの特性について説明する。図２にＧＳショートデプレションＭＯＳトランジスタのＶＩ特性の例を示す。また、図３にＧＤショートデプレションＭＯＳトランジスタのＶＩ特性の例を示す。図２に示すように、ＧＳショートデプレションＭＯＳトランジスタは定電流特性を示すことがわかる。また、図３に示すように、ＧＤショートデプレションＭＯＳトランジスタは抵抗特性を示すことがわかる。それぞれの特性を式で表すと次のようになる。
【００２７】
まず、ＧＳショートデプレションＭＯＳトランジスタの定電流特性について考える。飽和領域におけるソース−ドレイン間を流れる電流Ｉｄｓは、一般的に、次式のように表すことができる。なお、ＧＳショートデプレションＭＯＳトランジスタのチャネル長をＬ、チャネル幅をｗ、しきい値電圧をＶｔ、ゲート−ソース間電圧をＶｇｓ、電子の移動度をμ、単位面積当たりの酸化膜容量をＣｏｘとする。
【数７】
2010068400.tif 000009
とすると、
【数８】
2010068400.tif 000010
が成り立つ。Ｖｇｓ＝０より、
【数９】
2010068400.tif 000011
と示すことができる。つまり、ＧＳショートデプレションＭＯＳトランジスタの定電流特性はＶｔの２乗に比例する。
【００２８】
次に、ＧＤショートデプレションＭＯＳトランジスタの抵抗特性について考える。線形領域におけるソース−ドレイン間を流れるＩｄｓは、一般的に、次式のように表すことができる。なお、ＧＤショートデプレションＭＯＳトランジスタのチャネル長をＬ、チャネル幅をｗ、しきい値電圧をＶｔ、ゲート−ソース間電圧をＶｇｓ、ドレイン−ソース間電圧をＶｄｓ、ドレイン−ソース間の抵抗成分をＲ、電子の移動度をμ、単位面積当たりの酸化膜容量をＣｏｘとする。
【数１０】
2010068400.tif 000012
とすると、
【数１１】
2010068400.tif 000013
が成り立つ。Ｖｇｓ＝Ｖｄｓより、
【数１２】
2010068400.tif 000014
と表すことができるので、以下の式が成り立つ。
【数１３】
2010068400.tif 000015
ここで、例えば、Ｖｔ＝−５Ｖ、Ｖｄｓ動作点＝０．１Ｖのように、デプレションＭＯＳトランジスタの特性、及び動作条件により、−Ｖｔ＞＞Ｖｄｓが成り立つ場合、
【数１４】
2010068400.tif 000016
と示すことができる。つまり、ＧＤショートデプレションＭＯＳトランジスタの抵抗特性はＶｔに反比例する。このとき、例えば、ＶｔのばらつきによってＧＳショートデプレションＭＯＳトランジスタのソース−ドレイン電流Ｉｄｓが１．４４倍になったとき、構造相似なＧＤショートデプレションＭＯＳトランジスタの抵抗成分Ｒは１／１．２倍になるということである。
【００２９】
次に、図１に示す回路について、過電流を検出した場合の電流値Ｉｏｃを求める。Ｉｒｅｆ１のばらつき係数をｘ、Ｑ５の抵抗成分Ｒｓのばらつき係数をｚとした場合、上記に示す、構造相似なＧＳショートデプレションＭＯＳトランジスタとＧＤショートデプレションＭＯＳトランジスタの関係から、Ｒｓのばらつき係数ｚについて次式が成り立つ。なお、Ｑ１を流れる電流＝Ｉｏｃ、Ｑ２を流れる電流＝Ｉｓｅｎｓｅ、Ｑ１とＱ２の相似比＝Ａ：１、Ｑ３のチャネル長＝Ｌ１、Ｑ３のチャネル幅＝ｗ１、Ｑ４のチャネル長＝Ｌ２、Ｑ４のチャネル幅＝ｗ２、Ｑ３とＱ４のしきい値電圧＝Ｖｔ、電子の移動度＝μ、単位面積当たりの酸化膜容量＝Ｃｏｘ、とする。なお、ＩｓｅｎｓｅはＩｒｅｆ１に比べて十分に大きいものとする。
【数１５】
2010068400.tif 000017
【００３０】
したがって、過電流検出になるときのＩｏｃを表した第（２）式は次のように表すことができる。
【数１６】
2010068400.tif 000018
ここで、
【数１７】
2010068400.tif 000019
とすると、以下の式が成り立つ。
【数１８】
2010068400.tif 000020
したがって、Ｉｏｃのばらつき係数は以下のように表すことができる。
【数１９】
2010068400.tif 000021
【００３１】
ここで、α／β＝ｍとした場合、
【数２０】
2010068400.tif 000022
と表すことができるので、α＞＞β、即ち、ｍを十分大きくした場合、
【数２１】
2010068400.tif 000023
と、近似することができる。ここで、各素子が±２０％の範囲でばらついた場合、つまり、ｘ＝０．８〜１．２、ｙ＝０．８〜１．２の範囲でばらついた場合、Ｉｏｃのばらつき係数の最大値、最小値は以下のように表すことができる。
【数２２】
2010068400.tif 000024
つまり、Ｑ１の過電流検出値Ｉｏｃは＋２０．０％〜−２０．０％の範囲でばらつきを示す（ばらつき幅＝４０．０％）。前述の通り、図９に示す従来技術の回路において、同様の条件で比較した場合、ばらつき幅は６２．４％である。従って、本発明の実施の形態１のばらつき幅は、従来技術に比べて２２．４％の精度改善が得られている。
【００３２】
なお、図１に示す本発明の実施の形態１の回路が、図９に示す従来技術の回路に対して精度改善を示す前提条件について以下にまとめる。Ｉｒｅｆ１のばらつき共通係数ｘについて、最小値＝ｘｍｉｎ、最大値＝ｘｍａｘとする。Ｉｒｅｆ２のばらつき共通係数ｙについて、最小値＝ｙｍｉｎ、最大値＝ｙｍａｘとする。Ｒｓのばらつき係数ｚについて、最小値＝ｚｍｉｎ、最大値＝ｚｍａｘとする。このとき、図９に示す従来技術の回路における、Ｉｏｃのばらつき係数の最大値、最小値、及びばらつき幅は、以下のように表すことができる。
【数２３】
2010068400.tif 000025
【００３３】
また、図１に示す本発明の実施の形態１の回路における、Ｉｏｃのばらつき係数の最大値、最小値、及びばらつき幅は、以下のように表すことができる。
【数２４】
2010068400.tif 000026
したがって、本発明の実施の形態１が従来技術に対して精度改善を示す前提条件は、
【数２５】
2010068400.tif 000027
である。つまり、この条件を満たす場合に、本発明の実施の形態１が従来技術に対して精度改善を示すことができる。
【００３４】
なお、図１に示す回路において、Ｑ１によって負荷２への電源供給がオフに制御された場合でも、電源電圧端子１からＱ６、Ｑ３、Ｑ５を介して負荷２の経路上に電流が流れてしまう。このような電流の漏れを防ぐために、例えば、図４に示すように、前述の電流経路上にＰＭＯＳトランジスタＳＷ１をさらに備えることにより解決することができる。ＳＷ１のソースは、入力端子３を経由して電源電圧端子１に接続される。ＳＷ１のドレインは、Ｑ６のドレインに接続される。ＳＷ１のゲートは、電圧制御信号Ｓ１に接続される。その他の回路構成は図１に示す回路と同様である。
【００３５】
電圧制御信号Ｓ１は、制御回路５から出力される制御信号に応じて電圧レベルが切り替わる。例えば、Ｑ１がオフに制御された場合、ＳＷ１のソース−ドレイン間に流れる電流もオフに制御される。このような回路構成により、負荷２への電源供給がＱ１によってＯＮ／ＯＦＦ切替制御されると同時に、ＳＷ１を流れる電流もＯＮ／ＯＦＦ切替制御される。なお、図４に示す回路では、ＳＷ１にＰＭＯＳトランジスタを用いているが、これに限られず、電流のＯＮ／ＯＦＦ切替制御可能な他のスイッチ素子を用いても良い。
【００３６】
また、図４に示す回路では、ＳＷ１が入力端子３とＱ６のドレインとの間に備えられた例について示しているが、これに限られず、電源電圧端子１からＱ６、Ｑ３、Ｑ５を介して負荷２を流れる電流経路上であれば、いずれの箇所に備えても良い。ただし、その場合は、ＳＷ１の特性を考慮して過電流検出回路を構成する必要がある。
【００３７】
さらに、図１に示す回路において、Ｑ１によって負荷２への電源供給がオフに制御された場合に、電源電圧端子１からＱ６、Ｑ３、Ｑ５を介して負荷２に電流が流れてしまう問題は、図５に示すように、Ｑ６のドレインに電源電圧を入力する代わりに、制御回路５から出力される制御信号を入力することにより解決することができる。このような回路構成により、制御回路５から出力される制御信号に応じてＱ１がオフに制御されると同時に、Ｑ６を流れる電流もオフに制御される。以上のような、電源電圧端子１からＱ６、Ｑ３、Ｑ５を介して負荷２に流れる電流をＯＮ／ＯＦＦ切替制御するための対策は、以下に説明する実施の形態においても同様に適用可能である。また、しきい値電流出力手段１０についても同様の対応が可能であり、以下に説明する実施の形態においても同様に適用可能である。
【００３８】
発明の実施の形態２
図６に本発明の実施の形態２にかかる過電流検出回路を示す。図１に示す回路において、Ｑ５のドレイン及びゲートがＱ３のソースに接続され、Ｑ５のソースがＱ４のソースに接続されていたが、図６に示す回路においては、Ｑ５のドレイン及びゲートがＱ４のソースに接続され、Ｑ５のソースがＱ３のソースに接続されている。その他の回路構成は、実施の形態１における図１に示す回路と同様である。
【００３９】
ここで、Ｑ１とＱ２は構造相似であるため、出力ＭＯＳトランジスタＱ１に流れる電流が大きくなると（例えば１０Ａ）、Ｑ１とＱ２の相似比（例えば、１００００：１）に基づいて、Ｑ２に流れる電流も大きくなる(例えば１０Ａ／１００００＝１ｍＡ）。それにより、ノード７の電位Ｖｓは上昇し、Ｑ４がオンして流れる電流は小さくなる。なお、Ｑ３とＱ４は構造相似である。
【００４０】
このＱ４のソース−ドレイン間を流れる電流が、しきい値電流出力手段１０によって設定されたしきい値電流Ｉｒｅｆ２（例えば５０ｕＡ）を下回る場合には、ノード１２を経由して出力される過電流検出信号がロウレベルからハイレベルに反転するため、過電流状態であると判定することができる。
【００４１】
他方、Ｑ１に流れる電流が小さい場合には、Ｑ４がオンして流す電流はしきい値電流Ｉｒｅｆ２よりも大きくなる。このとき、ノード１２を経由して出力される過電流検出信号はロウレベルの状態を維持するため、過電流状態ではないと判定することができる。その他の動作については、実施の形態１における図１に示す回路と同様である。
【００４２】
ここで、図６に示す回路において、定電流出力手段９としてＧＳショートデプレションＭＯＳトランジスタＱ６を備えた場合の、ばらつき幅の改善状況について説明する。Ｑ１を流れる電流＝Ｉｏｃ、Ｑ２を流れる電流＝Ｉｓｅｎｓｅ、Ｑ１とＱ２の相似比＝Ａ：１、Ｑ３のチャネル長＝Ｌ１、Ｑ３のチャネル幅＝ｗ１、Ｑ４のチャネル長＝Ｌ２、Ｑ４のチャネル幅＝ｗ２、Ｑ３とＱ４のしきい値電圧＝Ｖｔ、電子の移動度＝μ、単位面積当たりの酸化膜容量＝Ｃｏｘ、とする。なお、ＩｓｅｎｓｅはＩｒｅｆ１に比べて十分に大きいものとする。図６に示す回路において、過電流を検出した場合のＩｏｃを、次の第（１−ｂ）式のように表すことができる。
【数２６】
2010068400.tif 000028
ここで、Ｉｏｃ＝Ａ・Ｉｓｅｎｓｅより、
【数２７】
2010068400.tif 000029
【００４３】
第（１−ｂ）式において、Ｉｒｅｆ１のばらつき係数をｘ、Ｉｒｅｆ２のばらつき係数をｙ、Ｒｓのばらつき係数をｚとすると、以下の第（２−ｂ）式のように表すことができる。
【数２８】
2010068400.tif 000030
【００４４】
ここで、実施の形態１で示したように、Ｑ５とＱ６の関係により、
【数２９】
2010068400.tif 000031
が成り立つ。したがって、過電流検出になるときのＩｏｃを表した第（２−ｂ）式は次のように示すことができる。
【数３０】
2010068400.tif 000032
ここで、
【数３１】
2010068400.tif 000033
とすると、以下の式が成り立つ。
【数３２】
2010068400.tif 000034
したがって、Ｉｏｃのばらつき係数は以下のように表すことができる。
【数３３】
2010068400.tif 000035
【００４５】
ここで、β／α＝ｎとした場合、
【数３４】
2010068400.tif 000036
と表すことができるので、β＞＞α、即ち、ｎを十分大きくした場合、
【数３５】
2010068400.tif 000037
と、近似することができる。ここで、各素子が±２０％の範囲でばらついた場合、つまり、ｘ＝０．８〜１．２、ｙ＝０．８〜１．２の範囲でばらついた場合、Ｉｏｃのばらつき係数の最大値、最小値は以下のように表すことができる。
【数３６】
2010068400.tif 000038
つまり、Ｑ１の過電流検出値Ｉｏｃは＋２０．０％〜−２０．０％の範囲でばらつきを示す（ばらつき幅＝４０．０％）。前述の通り、図９に示す従来技術の回路において、同様の条件で比較した場合、ばらつき幅は６２．４％である。従って、本発明の実施の形態１のばらつき幅は、従来技術に比べて２２．４％の精度改善が得られている。
【００４６】
なお、図６に示す本発明の実施の形態２の回路が、図９に示す従来技術の回路に対して精度改善を示す前提条件について以下にまとめる。Ｉｒｅｆ１のばらつき共通係数ｘについて、最小値＝ｘｍｉｎ、最大値＝ｘｍａｘとする。Ｉｒｅｆ２のばらつき共通係数ｙについて、最小値＝ｙｍｉｎ、最大値＝ｙｍａｘとする。Ｒｓのばらつき係数ｚについて、最小値＝ｚｍｉｎ、最大値＝ｚｍａｘとする。このとき、図９に示す従来技術の回路における、Ｉｏｃのばらつき係数の最大値、最小値、及びばらつき幅は、以下のように表すことができる。
【数３７】
2010068400.tif 000039
【００４７】
また、図６に示す本発明の実施の形態２の回路における、Ｉｏｃのばらつき係数の最大値、最小値、及びばらつき幅は、以下のように表すことができる。
【数３８】
2010068400.tif 000040
したがって、本発明の実施の形態２が従来技術に対して精度改善を示す前提条件は、
【数３９】
2010068400.tif 000041
である。つまり、この条件を満たす場合に、本発明の実施の形態２が従来技術に対して精度改善を示すことができる。
【００４８】
なお、図１に示す回路と図６に示す回路の関係のように、ＧＤショートデプレションＭＯＳトランジスタＱ５の接続を変えても、ばらつき幅を改善することが可能であり、以下の実施の形態の説明においても同様に適用可能である。
【００４９】
発明の実施の形態３
図７に本発明の実施の形態３にかかる過電流検出回路を示す。図７に示す回路は、図１に示す本発明の実施の形態１の回路と比較して、しきい値電流出力手段１０として、Ｑ６と構造相似であって、定電流特性を示すＧＳショートデプレションＭＯＳトランジスタＱ７を備えている。電源電圧端子１は、入力端子３を経由して、Ｑ７のドレインに接続される。Ｑ７のゲート及びソースは、ノード１２に接続される。その他の回路構成及び動作は、実施の形態１における図１に示す回路と同様である。
【００５０】
本発明の実施の形態３では、しきい値電流出力手段１０として、Ｑ６と構造相似なＧＳショートデプレションＭＯＳトランジスタＱ７を備えているため、本発明の実施の形態１で示したＩｏｃのばらつき係数を表す第（４）式において、ｘ＝ｙが成り立つ。したがって、本発明の実施の形態３におけるＩｏｃのばらつき係数は、次式のように表すことができる。
【数４０】
2010068400.tif 000042
ここで、各素子が±２０％の範囲でばらついた場合、つまり、ｘ＝０．８〜１．２の範囲でばらついた場合、Ｉｏｃのばらつき係数の最大値は１．２、最小値は０．８になる。つまり、Ｑ１の過電流検出値Ｉｏｃは＋２０．０％〜−２０．０％の範囲でばらつきを示す（ばらつき幅＝４０．０％）。前述の通り、図９に示す従来技術の回路において、同様の条件で比較した場合、ばらつき幅は６２．４％である。したがって、本発明の実施の形態３のばらつき幅は、従来技術に比べて２２．４％の精度改善が得られている。
【００５１】
なお、図７に示す本発明の実施の形態３の回路が、図９に示す従来技術に回路に対して精度改善を示す前提条件について以下にまとめる。Ｉｒｅｆ１のばらつき共通係数ｘについて、最小値＝ｘｍｉｎ、最大値＝ｘｍａｘとする。Ｉｒｅｆ２のばらつき共通係数ｙについて、最小値＝ｙｍｉｎ、最大値＝ｙｍａｘとする。Ｒｓのばらつき係数ｚについて、最小値＝ｚｍｉｎ、最大値＝ｚｍａｘとする。このとき、図９に示す従来技術の回路における、Ｉｏｃのばらつき係数の最大値、最小値、及びばらつき幅は、以下のように表すことができる。
【数４１】
2010068400.tif 000043
【００５２】
また、図７に示す本発明の実施の形態３の回路における、Ｉｏｃのばらつき係数の最大値、最小値、及びばらつき幅は、以下のように表すことができる。
【数４２】
2010068400.tif 000044
したがって、本発明の実施の形態３が従来技術に対して精度改善を示す前提条件は、
【数４３】
2010068400.tif 000045
である。つまり、この条件を満たす場合に、本発明の実施の形態３が従来技術に対して精度改善を示すことができる。
【００５３】
発明の実施の形態４
図８は本発明の実施の形態４にかかる過電流検出回路を示す。図８に示す回路は、図１に示す本発明の実施の形態１の回路と比較して、しきい値電流出力手段１０として、ＰＭＯＳトランジスタＱ８を備えている。図８に示す回路は、さらに、ＰＭＯＳトランジスタＱ９と、抵抗素子Ｒ１を備えている。
【００５４】
電源電圧端子１は、入力端子３を経由して、Ｑ８のソースと、Ｑ９のソースに接続される。Ｑ８のドレインは、ノード１２に接続される。Ｑ９のドレインは、Ｑ９のゲートと、Ｑ８のゲートと、抵抗素子Ｒ１の一方の端子に接続される。抵抗素子Ｒ１の他方の端子は、電源電圧端子６に接続される。なお、Ｑ８とＱ９はカレントミラー構成を採用している。その他の回路構成及び動作は、実施の形態１における図１に示す回路と同様である。
【００５５】
図８に示す回路は、Ｑ８に、Ｑ６と構造相似ではない素子を設けた例を示している。さらに、Ｑ８とＱ９がカレントミラー構成を採用することにより、電源電圧と接地電圧の電位差に応じて、Ｑ８のソース−ドレイン間を流れるしきい値電流値Ｉｒｅｆ２が変化する。例えば、電源電圧と接地電圧の電位差が大きい場合（例えば１０Ｖ）、Ｉｒｅｆ２も大きくなる（例えば５０ｕＡ）ため、過電流検出となるときのＱ１電流Ｉｏｃも大きくなる（例えば１０Ａ）。他方、電源電圧と接地電圧の電位差が小さい場合（例えば５Ｖ）、Ｉｒｅｆ２も小さくなる（例えば２５ｕＡ）ため、過電流検出となるときのＱ１電流Ｉｏｃも小さくなる（例えば５Ａ）。つまり、電源電圧と接地電圧の電位差に応じて、過電流検出となるときのＱ１電流Ｉｏｃも変化するため、過電流検出となる負荷の等価抵抗値を一定にすることができる（１０Ｖ／１０Ａ＝１Ω、５Ｖ／５Ａ＝１Ω）。
【００５６】
一方、電源電圧と接地電圧の電位差が変化（例えば５Ｖ、１０Ｖ）してもＩｒｅｆ２が変化しない場合（例えばＩｏｃ＝１０Ａの場合におけるしきい値電流Ｉｒｅｆ２＝５０ｕＡに固定）、電源電圧と接地電圧の電位差に応じて、過電流検出となる負荷の等価抵抗値が変化し（５Ｖ／１０Ａ＝０．５Ω、１０Ｖ／１０Ａ＝１Ω）、電源電圧と接地電圧の電位差が小さいほど、過電流検出となる負荷の等価抵抗値が小さくなる。
【００５７】
ＩＰＤを搭載するシステムの設計において、基準とする過電流検出となる負荷の等価抵抗値を一定にして過電流の判定をしたい場合には、後者の特性よりも前者、つまり本発明の実施の形態４に示すような特性のほうがより好ましい。
【００５８】
なお、図９に示す従来技術の回路構成は、Ｉｒｅｆ１を出力する定電流出力手段９と、Ｉｒｅｆ２を出力するしきい値電流出力手段１０とが構造相似であることを前提にしている。したがって、従来技術では、電源電圧と接地電圧の電位差に応じてＩｒｅｆ２を個別に制御することが非常に困難である。
【００５９】
一方、図８に示す本発明の実施の形態４の回路は、Ｉｒｅｆ１を出力するＱ６と、Ｉｒｅｆ２を出力するＱ８が構造相似に限定されない。したがって、電源電圧と接地電圧の電位差に応じてＩｒｅｆ２を個別に制御することが容易である。そして、Ｑ６とＱ８のそれぞれにばらつきが生じた場合でも、実施の形態１で示したように、過電流検出値の誤差を従来技術よりも小さくすることが可能である。
【００６０】
なお、実施の形態４では、Ｑ８およびＱ９にＰＭＯＳトランジスタを使用しているが、これに限られず、電流制御可能なバイポーラトランジスタ等の各種トランジスタを用いてもよい。
【００６１】
実施の形態１〜４に示すように、本発明では、定電流出力手段９としてＧＳショートデプレションＭＯＳトランジスタを、検出用抵抗Ｒｓとして、定電流出力手段９に使用したトランジスタと構造相似なＧＤショートデプレションＭＯＳトランジスタを備えることにより、各素子の特性ばらつきによる過電流検出値の誤差を改善することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１にかかる過電流検出回路を示す図である。
【図２】ＧＳショートデプレションＭＯＳトランジスタの接続構成とＶＩ特性例を示す図である。
【図３】ＧＤショートデプレションＭＯＳトランジスタの接続構成とＶＩ特性例を示す図である。
【図４】本発明の実施の形態１にかかる過電流検出回路を示す図である。
【図５】本発明の実施の形態１にかかる過電流検出回路を示す図である。
【図６】本発明の実施の形態２にかかる過電流検出回路を示す図である。
【図７】本発明の実施の形態３にかかる過電流検出回路を示す図である。
【図８】本発明の実施の形態４にかかる過電流検出回路を示す図である。
【図９】従来技術の過電流検出回路を示す図である。
【符号の説明】
【００６３】
１  電源電圧端子
２  負荷
３  入力端子
４  出力端子
５  制御回路
６  接地電圧端子
７、８、１１、１２  ノード
９  定電流出力手段
１０  しきい値電流出力手段
Ｑ１  出力ＭＯＳトランジスタ
Ｑ２  電流検出用ＭＯＳトランジスタ
Ｑ３  検出電圧伝達用ＭＯＳトランジスタ
Ｑ４  検出信号出力用ＭＯＳトランジスタ
Ｑ５  ＧＤショートデプレションＭＯＳトランジスタ
Ｑ６、Ｑ７  ＧＳショートデプレションＭＯＳトランジスタ
Ｑ８、Ｑ９、ＳＷ１  ＰＭＯＳトランジスタ
Ｒ１  抵抗素子
Ｒｓ  検出用抵抗
Ｓ１  電圧制御用信号
【図１】
2010068400.tif 000046
【図２】
2010068400.tif 000047
【図３】
2010068400.tif 000048
【図４】
2010068400.tif 000049
【図５】
2010068400.tif 000050
【図６】
2010068400.tif 000051
【図７】
2010068400.tif 000052
【図８】
2010068400.tif 000053
【図９】
2010068400.tif 000054