(57)【要約】【課題】電子素子から発生した熱を効率よく放熱させ、且つバリスタ特性劣化を抑制できる積層型チップバリスタを提供すること。【解決手段】積層型チップバリスタＶ１は、複数の第一内部電極１１同士を電気的に接続する第一スルーホール導体１３と、第一主面Ｓ１に最も近い第一内部電極１１と第一外部電極５とを電気的に接続する第二スルーホール導体１５と、複数の第二内部電極２１同士を電気的に接続する第三スルーホール導体２３と、第一主面Ｓ１に最も近い第二内部電極２１と第二外部電極６とを電気的に接続する第四スルーホール導体５５と、を備えている。第一及び第二外部電極５，６は、それぞれめっき層を有している。第二スルーホール導体１５の数は第一スルーホール導体１３の数よりも少なく、第四スルーホール導体５５の数は第三スルーホール導体２３の数よりも少ない。【選択図】図２
2010041004.tif 000002
【特許請求の範囲】
【請求項１】
ＺｎＯを主成分として含んで電圧非直線特性を発現すると共に、互いに対向する第一及び第二主面を有するバリスタ素体と、
前記バリスタ素体内に前記第一及び第二主面の対向方向に交互に配置され、前記バリスタ素体の一部を挟むように対向する複数の第一内部電極及び第二内部電極と、
前記第一主面に配置された第一及び第二外部電極と、
前記複数の第一内部電極同士を電気的に接続する第一スルーホール導体と、
前記複数の第一内部電極のうち前記第一主面に最も近い第一内部電極と前記第一外部電極とを電気的に接続する第二スルーホール導体と、
前記複数の第二内部電極同士を電気的に接続する第三スルーホール導体と、
前記複数の第二内部電極のうち前記第一主面に最も近い第二内部電極と前記第二外部電極とを電気的に接続する第四スルーホール導体と、を備え、
前記第一及び第二外部電極は、それぞれめっき層を有しており、
前記第二スルーホール導体の数は前記第一スルーホール導体の数よりも少なく、
前記第四スルーホール導体の数は前記第三スルーホール導体の数よりも少ないことを特徴とする積層型チップバリスタ。
【請求項２】
前記第二主面に配置された第三及び第四外部電極と、
前記複数の第一内部電極のうち前記第二主面に最も近い第一内部電極と前記第三外部電極とを電気的に接続する第五スルーホール導体と、
前記複数の第二内部電極のうち前記第二主面に最も近い第二内部電極と前記第四外部電極とを接続する第六スルーホール導体と、を更に備え、
前記第五スルーホール導体の数は前記第一スルーホール導体の数よりも少なく、
前記第六スルーホール導体の数は前記第三スルーホール導体の数よりも少ないことを特徴とする請求項１に記載の積層型チップバリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型チップバリスタに関する。
【背景技術】
【０００２】
積層型チップバリスタとして、ＺｎＯを主成分として含み電圧非直線特性（以下、バリスタ特性と称する）を発現するバリスタ素体と、バリスタ素体内に互いに対向するように配置される一対の内部電極と、バリスタ素体の左右の両端部にそれぞれ設けられ且つ一対の内部電極のうち対応する内部電極にそれぞれ接続される一対の外部電極と、を備えるものが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２４６２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
積層型チップバリスタは、ＬＥＤ（Light Emitting Diode）やＦＥＴ(Field Effect Transistor：電界効果トランジスタ)等の電子素子に並列接続させ、電子素子をＥＳＤ（Electrostatic Discharge：静電気放電）サージから保護する。しかしながら、電子素子は動作中に熱を発するものが多い。電子素子が高温になると、素子自身の特性劣化を招き、その動作に影響が出る。電子素子に接続されるバリスタにおいては、良好な放熱性を有することが要求されている。
【０００４】
上述した電子素子の実装面積を縮小するために、当該電子素子を積層型チップバリスタに搭載することが考えられる。この場合、積層型チップバリスタに、電子素子を実装するための外部電極をバリスタ素体の一つの外表面に配置し、この外部電極と対応する内部電極とをスルーホール導体により電気的に接続するという構成を採用することが考えられる。
【０００５】
ところで、バリスタ素体の外表面に配置された外部電極には、はんだリフローによる実装工程におけるはんだ耐熱性やはんだ濡れ性の向上のために、めっき液を用いた湿式めっき処理（電解めっき処理や無電解めっき処理等）が施される。しかしながら、湿式めっき処理の際、バリスタ素体内にめっき液が侵入し、ＺｎＯを主成分とする粒子の隣接する２粒子の境界部分（結晶粒界）を侵食してしまうといった問題がある。積層型チップバリスタは、上述した結晶粒界によりバリスタ特性が発現するため、当該結晶粒界が侵食されると、バリスタ特性が劣化する懼れがある。特に、バリスタ素体にスルーホール導体が配置されていると、当該スルーホール導体がバリスタ素体内へのめっき液の侵入経路となり、バリスタ特性が発現する領域となる内部電極の対向領域に達し易くなってしまう。
【０００６】
本発明は上記事情に鑑みてなされたものであり、電子素子から発生した熱を効率よく放熱させることが可能であり、且つバリスタ特性の劣化を抑制することが可能な積層型チップバリスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の課題を解決するため、本発明に係る積層型チップバリスタは、ＺｎＯを主成分として含んで電圧非直線特性を発現すると共に、互いに対向する第一及び第二主面を有するバリスタ素体と、バリスタ素体内に第一及び第二主面の対向方向に交互に配置され、バリスタ素体の一部を挟むように対向する複数の第一内部電極及び第二内部電極と、第一主面に配置された第一及び第二外部電極と、複数の第一内部電極同士を電気的に接続する第一スルーホール導体と、複数の第一内部電極のうち第一主面に最も近い第一内部電極と第一外部電極とを電気的に接続する第二スルーホール導体と、複数の第二内部電極同士を電気的に接続する第三スルーホール導体と、複数の第二内部電極のうち第一主面に最も近い第二内部電極と第二外部電極とを電気的に接続する第四スルーホール導体と、を備え、第一及び第二外部電極は、それぞれめっき層を有しており、第二スルーホール導体の数は第一スルーホール導体の数よりも少なく、第四スルーホール導体の数は第三スルーホール導体の数よりも少ないことを特徴とする。
【０００８】
本発明に係る積層型チップバリスタでは、第一及び第二外部電極に実装された電子素子において発生した熱は、主として、第一及び第二外部電極並びに第一〜第四スルーホール導体を介して第一及び第二内部電極に伝わり放散されることとなる。従って、電子素子において発生した熱の放熱パスが拡がり、電子素子において発生した熱を効率よく放散することができる。また、本発明に係る積層型チップバリスタでは、第二スルーホール導体の数は第一スルーホール導体の数よりも少なく、第四スルーホール導体の数も第三スルーホール導体の数よりも少ないため、湿式めっき処理におけるめっき液の浸入経路が少なくなり、バリスタ素体内へのめっき液の浸入が抑制される。この結果、めっき液の浸入によるバリスタ特性の劣化を抑制することができる。
【０００９】
また、本発明に係る積層型チップバリスタでは、第二主面に配置された第三及び第四外部電極と、複数の第一内部電極のうち第二主面に最も近い第一内部電極と第三外部電極とを電気的に接続する第五スルーホール導体と、複数の第二内部電極のうち第二主面に最も近い第二内部電極と第四外部電極とを接続する第六スルーホール導体と、を更に備え、第五スルーホール導体の数は第一スルーホール導体の数よりも少なく、第六スルーホール導体の数は第三スルーホール導体の数よりも少ないことが好ましい。
【００１０】
これにより、第一及び第二内部電極に伝えられた熱が第五及び第六スルーホール導体を介して第三及び第四外部電極に伝えられる。第三及び第四外部電極に伝えられた熱は、第三及び第四外部電極を介して積層型チップバリスタが実装された外部基板等に伝わり、放散されることとなる。従って、電子素子において発生した熱をより一層効率よく放散することができる。また、第五スルーホール導体の数は第一スルーホール導体の数よりも少なく、第六スルーホール導体の数も第三スルーホール導体の数よりも少ないため、湿式めっき処理におけるめっき液の浸入経路がより少なくなり、バリスタ素体内へのめっき液の浸入がより抑制される。この結果、めっき液の浸入によるバリスタ特性の劣化をより一層抑制することができる。
【発明の効果】
【００１１】
本発明によれば、電子素子からの熱を効率よく放熱させることが可能であり、且つバリスタ特性の劣化を抑制することが可能な積層型チップバリスタを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１３】
（第１実施形態）
以下、第１実施形態に係る積層型チップバリスタＶ１の構成を説明する。
【００１４】
図１は、第１実施形態に係る積層型チップバリスタＶ１を示す概略斜視図である。図２は、図１におけるII−II線に沿った断面図である。図３は、図１におけるIII−III線に沿った断面図である。
【００１５】
本実施形態に係る積層型チップバリスタＶ１は、特にノートパソコンや携帯電話機などの小型電子機器に対する高密度実装への要求を満足すべく、実装面側に設けたハンダバンプをリフローすることによって実装基板（図示せず）に実装する、いわゆるＢＧＡ（ボールグリッドアレイ）パッケージ対応タイプのバリスタ素子である。
【００１６】
図１に示すように、積層型チップバリスタＶ１は、略直方体形状のバリスタ素体１と、バリスタ素体１の外表面に設けられた第一〜第四外部電極５〜８と、を主として備えている。バリスタ素体１は、外表面として、互いに対向する一対の第一及び第二主面Ｓ１，Ｓ２を有している。第二主面Ｓ２は、積層型チップバリスタＶ１が載置される外部機器等に対向する面（実装面）となる。
【００１７】
図２及び図３に示すように、バリスタ素体１は、バリスタ特性を有する複数のバリスタ層ＶＬが積層された積層体として構成される。バリスタ層ＶＬの積層方向（Ｚ方向）は、第一及び第二主面Ｓ１，Ｓ２の対向方向と平行である。すなわち、第一及び第二主面Ｓ１，Ｓ２は、バリスタ層ＶＬの積層方向と直交する方向（Ｘ及びＹ方向）に伸びている。実際の積層型チップバリスタＶ１では、複数のバリスタ層ＶＬは、互いの境界が視認できない程度に一体化されている。バリスタ素体１は、半導体セラミックにて構成されるセラミック層が複数積層されて構成されたセラミック素体である。
【００１８】
バリスタ層ＶＬは、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、IIIｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含んでいる。本実施形態において、バリスタ層ＶＬは、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。Ｃｏ及びＰｒは、バリスタ特性を発現させるための材料となる。バリスタ層ＶＬにおけるＺｎＯの含有量は特に限定されないが、好ましくは、バリスタ層ＶＬ全体の材料を１００原子量％とした場合、６９．０原子量％〜９９．８原子量％とされる。
【００１９】
積層型チップバリスタＶ１は、図２にも示されるように、複数の第一内部電極１１及び複数の第二内部電極２１並びに第一〜第六スルーホール導体１３，１５，２３，２５，５５，６５をバリスタ素体１内に備えている。複数の第一及び第二内部電極１１，２１は、バリスタ素体１内において、バリスタ層ＶＬの積層方向に沿って配置されている。各内部電極１１，２１及び各スルーホール導体１３，１５，２３，２５，５５，６５は、導電性材料を含んでいる。第一内部電極１１及び第二内部電極２１に含まれる導電性材料として、例えばＰｄまたはＡｇ−Ｐｄ合金が挙げられる。各スルーホール導体１３，１５，２３，２５，５５，６５に含まれる導電性材料として、例えば、第一内部電極１１及び第二内部電極２１に含まれる導電性材料と同種の導電性材料、あるいは、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｍｏ、Ｓｎ及びＮｉからなる群より選ばれる１種以上の金属、又は当該金属を１種以上含む合金が挙げられる。各内部電極１１，２１及び各スルーホール導体１３，１５，２３，２５，５５，６５は、上記導電性材料を含む導電性ペーストの焼結体として構成される。
【００２０】
各第一内部電極１１は、第一電極部分１２と第二電極部分１４とを含んでいる。第一電極部分１２は、バリスタ層ＶＬを介して、後述する第二内部電極２１の第一電極部分２２に対向して配置されている。第一電極部分１２は、略矩形状をなしている。第二電極部分１４は、第一電極部分１２と一体に形成されている。各第一内部電極１１の第二電極部分１４は、第一スルーホール導体１３を通して、互いに物理的及び電気的に接続されている。第一スルーホール導体１３は、バリスタ素体１（複数のバリスタ層ＶＬ）内をＺ方向に伸びて形成されている。
【００２１】
各第二内部電極２１は、第一電極部分２２と第二電極部分２４とを含んでいる。各第一電極部分２２は、バリスタ層ＶＬを介して、対応する第一内部電極１１の第一電極部分１２に対向して配置されている。第一電極部分２２は、略矩形状をなしている。第二電極部分２４は、第一電極部分２２と一体に形成されている。各第二内部電極２１の第二電極部分２４は、第三スルーホール導体２３を通して、互いに物理的及び電気的に接続されている。第三スルーホール導体２３は、バリスタ素体１（複数のバリスタ層ＶＬ）内をＺ方向に伸びて形成されている。
【００２２】
第一及び第二外部電極５，６は、第一主面Ｓ１上に配置されている。すなわち、第一及び第二外部電極５，６は、複数のバリスタ層ＶＬのうちＺ方向における一方の最外側に設けられたバリスタ層ＶＬの外表面上に配置されている。第一及び第二外部電極５、６は矩形状をなしている。第一外部電極５と第二外部電極６とは、Ｘ方向に所定の間隔を有して配置されている。第一及び第二外部電極５，６は、ＬＥＤやＦＥＴ等の電子素子に物理的及び電気的に接続されるパッド電極として機能する。
【００２３】
第三及び第四外部電極７，８は、第二主面Ｓ２上に配置されている。すなわち、第三及び第四外部電極７，８は、複数のバリスタ層ＶＬのうちＺ方向における他方の最外側に設けられたバリスタ層ＶＬの外表面上に配置されている。第三及び第四外部電極７，８も矩形状をなしている。第三外部電極７と第四外部電極８とは、Ｘ方向に所定の間隔を有して配置されている。第三外部電極７は、バリスタ素体１を介して第一外部電極５と対向し、第四外部電極８は、バリスタ素体１を介して第二外部電極６と対向している。第三及び第四外部電極７，８は、積層型チップバリスタＶ１の入出力端子電極として機能する。
【００２４】
第一〜第四外部電極５〜８は、積層された複数の電極層からなり、電解めっき層を有している。第一〜第四外部電極５〜８は、下地電極層と、下地電極層上に形成された電解めっき層からなる。第一〜第四外部電極５〜８は、電解めっき層の代わりに、無電解めっき層を有していてもよい。無電解めっき層は、例えば還元性のめっき液を用いた無電解めっき処理により形成することができる。下地電極層は、例えば、導電性ペーストが焼き付けられることにより形成される焼付け電極層にて構成することができる。導電性ペーストには、Ａｇ−Ｐｄ合金粉末又はＰｄ粉末を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものが用いられる。電解めっき層は、例えば、焼付け電極層上にＮｉ電解めっきを施してＮｉ層を形成し、その後、フラッシュめっきを行い、Ａｕ層を形成することにより構成される。下地電極層は、めっき法により形成された電極層にて構成してもよい。めっき法により形成された電極層は、例えば、バリスタ素体１の第一及び第二主面Ｓ１，Ｓ２の対応する箇所に、Ｃｒ層をスパッタリングにより形成し、Ｃｒ層上にＣｕ層をスパッタリングにより形成することにより構成される。第一〜第四外部電極５〜８をめっき法により形成する場合には、第一〜第四外部電極５〜８は、例えば、Ｃｒ層、Ｃｕ層、Ｎｉ層、及びＡｕ層の４層構造となる。
【００２５】
図２にも示すように、第二スルーホール導体１５は、複数の第一内部電極１１のうち第一主面Ｓ１に最も近い第一内部電極１１、すなわち第一及び第二主面Ｓ１，Ｓ２の対向方向において一方の最外側に位置する第一内部電極１１と、第一外部電極５とに直接的に接続されている。第五スルーホール導体２５は、複数の第一内部電極１１のうち第二主面Ｓ２に最も近い第一内部電極１１、すなわち第一及び第二主面Ｓ１，Ｓ２の対向方向において他方の最外側に位置する第一内部電極１１と、第三外部電極７とに直接的に接続されている。これにより、第一外部電極５は、第一スルーホール導体１３及び第二スルーホール導体１５を介して複数の第一内部電極１１と電気的に接続され、第三外部電極７は、第一スルーホール導体１３及び第五スルーホール導体２５を介して複数の第一内部電極１１と電気的に接続されることとなる。もちろん、第一外部電極５と第三外部電極７とも電気的に接続される。
【００２６】
第四スルーホール導体５５は、複数の第二内部電極２１のうち第一主面Ｓ１に最も近い第二内部電極２１、すなわち第一及び第二主面Ｓ１，Ｓ２の対向方向において一方の最外側に位置する第二内部電極２１と、第二外部電極６とに直接的に接続されている。第六スルーホール導体６５は、複数の第二内部電極２１のうち第二主面Ｓ２に最も近い第二内部電極２１、すなわち第一及び第二主面Ｓ１，Ｓ２の対向方向において他方の最外側に位置する第二内部電極２１と、第四外部電極８とに直接的に接続されている。これにより、第二外部電極６は、第三スルーホール導体２３及び第四スルーホール導体５５を介して複数の第二内部電極２１と電気的に接続され、第四外部電極８は、第三スルーホール導体２３及び第六スルーホール導体６５を介して複数の第二内部電極２１と電気的に接続されることとなる。もちろん、第二外部電極６と第四外部電極８とも電気的に接続される。
【００２７】
第二スルーホール導体１５の数は第一スルーホール導体１３の数よりも少ない。例えば、図３では、４つ（４列）の第一スルーホール導体１３がＹ方向に所定の間隔を有して配置され、２つ（２列）の第二スルーホール導体１５がＹ方向に所定の間隔を有して配置されている。第五スルーホール導体２５の数は第一スルーホール導体１３の数よりも少ない。例えば、図３では、４つ（４列）の第一スルーホール導体１３がＹ方向に所定の間隔を有して配置され、２つ（２列）の第五スルーホール導体２５がＹ方向に所定の間隔を有して配置されている。
【００２８】
図示を省略するが、第四スルーホール導体５５の数は第三スルーホール導体２３の数よりも少ない。また、第六スルーホール導体６５の数も第三スルーホール導体２３の数よりも少ない。例えば、４つ（４列）の第三スルーホール導体２３がＹ方向に所定の間隔を有して配置され、２つ（２列）の第四スルーホール導体５５がＹ方向に所定の間隔を有して配置され、２つ（２列）の第六スルーホール導体６５がＹ方向に所定の間隔を有して配置されている。
【００２９】
第一〜第六スルーホール導体１３，１５，２３，２５，５５，６５は、バリスタ素体１を構成するグリーンシートにレーザーやパンチなどの穴あけ加工により貫通穴を形成し、当該貫通穴に導電性材料を充填し、グリーンシートと同時に焼成されることにより形成することができる。
【００３０】
積層型チップバリスタＶ１は、第三及び第四外部電極７，８が配置された第二主面Ｓ２を外部基板等に対向させた状態で実装される。積層型チップバリスタＶ１の第一及び第二外部電極５，６には、ＬＥＤやＦＥＴ等の電子素子が、第一及び第二外部電極５，６が配置された第一主面Ｓ１に対向すると共に積層型チップバリスタＶ１に並列接続されるように、実装される。第一主面Ｓ１は、ＬＥＤやＦＥＴ等の電子素子を実装する実装面として機能する。
【００３１】
以上のように、第１実施形態では、積層型チップバリスタＶ１の第一及び第二外部電極５，６に実装された電子素子において発生した熱は、主として、第一及び第二外部電極５，６並びに第一〜第四スルーホール導体１３，１５，２３，５５を介して第一及び第二内部電極１１，２１に伝わり放散されることとなる。電子素子において発生した熱の放熱パスが拡がり、電子素子において発生した熱を積層型チップバリスタＶ１にて効率よく放散することができる。ところで、バリスタ層ＶＬがＺｎＯを主成分としている。ＺｎＯは、放熱基板として通常用いられるアルミナ等と同等程度の熱伝導率を有しており、比較的良好な熱伝導率を有する。したがって、第一及び第二内部電極１１，２１からの熱の放散がバリスタ層ＶＬにより阻害されるのを抑制することができる。
【００３２】
更に、本実施形態では、第一及び第二内部電極１１，２１に伝えられた熱が第五及び第六スルーホール導体２５，６５を介して第三及び第四外部電極７，８に伝えられる。第三及び第四外部電極７，８に伝えられた熱は、第三及び第四外部電極７，８を介して積層型チップバリスタＶ１が実装された外部基板等に伝わり、放散されることとなる。これにより、電子素子において発生した熱をより一層効率よく放散することができる。
【００３３】
ところで、第一〜第四外部電極５〜８はめっき層を有していることから、第一〜第四外部電極５〜８の形成には、下地電極層が形成されたバリスタ素体１をめっき液に浸漬して電解めっき処理（湿式めっき処理）を行う必要がある。この電解めっき処理の際に、第一〜第四外部電極５〜８とバリスタ素体１との間等を通して、第一〜第六スルーホール導体１３，１５，２３，２５，５５，６５から、バリスタ素体１内にめっき液が浸入する懼れがある。しかしながら、本実施形態では、第二及び第五スルーホール導体１５，２５の数は第一スルーホール導体１３の数よりも少なく、第四及び第六スルーホール導体５５，６５の数も第三スルーホール導体２３の数よりも少ないため、めっき液の浸入経路が少なくなり、バリスタ素体１内へのめっき液の浸入が抑制される。この結果、めっき液の浸入によるバリスタ特性の劣化を抑制することができる。
【００３４】
第二及び第五スルーホール導体１５，２５の数は第一スルーホール導体１３の数よりも少なく、第四及び第六スルーホール導体５５，６５の数も第三スルーホール導体２３の数よりも少ないことにより、スルーホール導体１５，２５，５５，６５を介した放熱パスも少なくなる。しかしながら、電子素子からの熱は、第二及び第四スルーホール導体１５、５５のみならず、第一主面Ｓ１から当該第一主面Ｓ１を構成するバリスタ層ＶＬに伝わり、このバリスタ層ＶＬから第一又は第二内部電極１１，２１に伝わることとなる。また、積層型チップバリスタＶ１からの熱は、第五及び第六スルーホール導体２５，６５のみならず、第一又は第二内部電極１１，２１から第二主面Ｓ２を構成するバリスタ層ＶＬに伝わり、第二主面Ｓ２から積層型チップバリスタＶ１の外部に伝わることとなる。このため、電子素子から積層型チップバリスタＶ１への放熱パス、及び、積層型チップバリスタＶ１から外部への放熱パスが確保され、電子素子において発生した熱の放散に支障を来たすことはない。
【００３５】
（第２実施形態）
以下、第２実施形態に係る積層型チップバリスタＶ２の構成を説明する。
【００３６】
図４は、第２実施形態に係る積層型チップバリスタＶ２を示す概略斜視図である。図５は、図４におけるV−V線に沿った断面図である。図６は、図４におけるVI−VI線に沿った断面図である。
【００３７】
図５に示すように、第２実施形態に係る積層型チップバリスタＶ２は、バリスタ素体１と、複数の第一内部電極１１及び複数の第二内部電極２１と、第一〜第四外部電極５〜８と、第一〜第六スルーホール導体１３，１５，２３，２５，５５，６５と、を備えている。
【００３８】
バリスタ素体１の第一主面Ｓ１には、第一及び第二表面電極３７，３８が配置されている。また、バリスタ素体１の第一主面Ｓ１には、第一主面Ｓ１並びに第一及び第二表面電極３７，３８を覆うように、絶縁膜５１が配置されている。絶縁膜５１には、第一及び第二表面電極３７，３８に対応する位置に、開口がそれぞれ形成されている。第一外部電極５は、第一表面電極３７に対応する開口を覆うように配置されており、当該開口を通して第一表面電極３７と物理的且つ電気的に接続されている。第二外部電極６は、第二表面電極３８に対応する開口を覆うように配置されており、当該開口を通して第二表面電極３８と物理的且つ電気的に接続されている。
【００３９】
バリスタ素体１の第二主面Ｓ２には、第三及び第四表面電極３９，４０が配置されている。また、バリスタ素体１の第二主面Ｓ２には、第二主面Ｓ２並びに第三及び第四表面電極３９，４０を覆うように、絶縁膜５２が配置されている。絶縁膜５２には、第三及び第四表面電極３９，４０に対応する位置に、開口がそれぞれ形成されている。第三外部電極７は、第三表面電極３９に対応する開口を覆うように配置されており、当該開口を通して第三表面電極３９と物理的且つ電気的に接続されている。第四外部電極８は、第四表面電極４０に対応する開口を覆うように配置されており、当該開口を通して第四表面電極４０と物理的且つ電気的に接続されている。
【００４０】
第一〜第四表面電極３７〜４０は、導電性材料を含んでいる。第一〜第四表面電極３７〜４０に含まれる導電性材料として、例えば、第一内部電極１１及び第二内部電極２１に含まれる導電性材料と同種の導電性材料が挙げられる。第一〜第四表面電極３７〜４０は、上記導電性材料を含む導電性ペーストの焼結体として構成される。絶縁膜５１，５２は、ポリイミド樹脂やガラス等の電気絶縁性の材料からなる。
【００４１】
図５及び図６に示すように、第一スルーホール導体１３は、第一部分１３ａと第二部分１３ｂとを有している。第一及び第二部分１３ａ，１３ｂは、第一内部電極１１と接続導体３１とに物理的且つ電気的に接続されている。すなわち、第一及び第二部分１３ａ，１３ｂは、隣り合う第一内部電極１１間において、接続導体３１を介して電気的に接続されている。接続導体３１は、第二内部電極２１と同じ層に位置しており、第二内部電極２１とＸ方向に所定の距離を有して配置されている。
【００４２】
第一表面電極３７は、第二スルーホール導体１５とも物理的且つ電気的に接続されている。これにより、第二スルーホール導体１５は、第一表面電極３７を介して、第一外部電極５に電気的に接続されることとなる。そして、第一外部電極５は、第一表面電極３７、第一スルーホール導体１３（第一及び第二部分１３ａ，１３ｂ）及び第二スルーホール導体１５を介して複数の第一内部電極１１と電気的に接続される。
【００４３】
第三表面電極３９は、第五スルーホール導体２５とも物理的且つ電気的に接続されている。これにより、第五スルーホール導体２５は、第三表面電極３９を介して、第三外部電極７に電気的に接続されることとなる。そして、第三外部電極７は、第三表面電極３９、第一スルーホール導体１３（第一及び第二部分１３ａ，１３ｂ）及び第五スルーホール導体２５を介して複数の第一内部電極１１と電気的に接続される。
【００４４】
第三スルーホール導体２３は、第一部分２３ａと第二部分２３ｂとを有している。第一及び第二部分２３ａ，２３ｂは、第二内部電極２１と接続導体４１とに物理的且つ電気的に接続されている。すなわち、第一及び第二部分２３ａ，２３ｂは、隣り合う第二内部電極２１間において、接続導体４１を介して電気的に接続されている。接続導体４１は、第一内部電極１１と同じ層に位置しており、第一内部電極１１とＸ方向に所定の距離を有して配置されている。
【００４５】
第四スルーホール導体５５は、第一部分５５ａと第二部分５５ｂとを有している。第一部分５５ａは、第二表面電極３８と接続導体４２とに物理的且つ電気的に接続されている。第二部分５５ｂは、接続導体４２と、第一及び第二主面Ｓ１，Ｓ２の対向方向において一方の最外側に位置する第二内部電極２１とに物理的且つ電気的に接続されている。すなわち、第一及び第二部分５５ａ，５５ｂは、隣り合う第二表面電極３８と第二内部電極２１間において、接続導体４２を介して電気的に接続されている。接続導体４２は、第一内部電極１１と同じ層に位置しており、第一内部電極１１とＸ方向に所定の距離を有して配置されている。
【００４６】
第四スルーホール導体５５（第一部分５５ａ）は、第二表面電極３８を介して、第二外部電極６に電気的に接続されている。そして、第二外部電極６は、第二表面電極３８、第四スルーホール導体５５（第一及び第二部分５５ａ，５５ｂ）及び第三スルーホール導体２３（第一及び第二部分２３ａ，２３ｂ）を介して複数の第二内部電極２１と電気的に接続される。
【００４７】
第六スルーホール導体６５は、第一部分６５ａと第二部分６５ｂとを有している。第一部分６５ａは、接続導体４３と、第一及び第二主面Ｓ１，Ｓ２の対向方向において他方の最外側に位置する第二内部電極２１とに物理的且つ電気的に接続されている。第二部分６５ｂは、第四表面電極４０と接続導体４３とに物理的且つ電気的に接続されている。すなわち、第一及び第二部分６５ａ，６５ｂは、隣り合う第四表面電極４０と第二内部電極２１間において、接続導体４３を介して電気的に接続されている。接続導体４３は、第一内部電極１１と同じ層に位置しており、第一内部電極１１とＸ方向に所定の距離を有して配置されている。
【００４８】
第六スルーホール導体６５（第二部分６５ｂ）は、第四表面電極４０を介して、第四外部電極８に電気的に接続されている。そして、第四外部電極８は、第四表面電極４０、第六スルーホール導体６５（第一及び第二部分６５ａ，６５ｂ）及び第三スルーホール導体２３（第一及び第二部分２３ａ，２３ｂ）を介して複数の第二内部電極２１と電気的に接続される。
【００４９】
図５に示すように、第一スルーホール導体１３（第一及び第二部分１３ａ，１３ｂ）、第二スルーホール導体１５、及び第五スルーホール導体２５は、交互にＸ方向にずれて配置されており、Ｙ方向から見て千鳥状に配置されている。第三スルーホール導体２３（第一及び第二部分２３ａ，２３ｂ）、第四スルーホール導体５５（第一及び第二部分５５ａ，５５ｂ）、及び第六スルーホール導体６５（第一及び第二部分６５ａ，６５ｂ）も、交互にＸ方向にずれて配置されており、Ｙ方向から見て千鳥状に配置されている。
【００５０】
本実施形態においても、図６に示すように、第二スルーホール導体１５の数は第一スルーホール導体１３の数よりも少ない。例えば、４つ（４列）の第一スルーホール導体１３がＹ方向に所定の間隔を有して配置され、２つ（２列）の第二スルーホール導体１５がＹ方向に所定の間隔を有して配置されている。第五スルーホール導体２５の数も第一スルーホール導体１３の数よりも少ない。例えば、４つ（４列）の第一スルーホール導体１３がＹ方向に所定の間隔を有して配置され、２つ（２列）の第五スルーホール導体２５がＹ方向に所定の間隔を有して配置されている。
【００５１】
図示を省略するが、第四スルーホール導体５５の数は第三スルーホール導体２３の数よりも少ない。また、第六スルーホール導体６５の数も第三スルーホール導体２３の数よりも少ない。例えば、４つ（４列）の第三スルーホール導体２３がＹ方向に所定の間隔を有して配置され、２つ（２列）の第四スルーホール導体５５がＹ方向に所定の間隔を有して配置され、２つ（２列）の第六スルーホール導体６５がＹ方向に所定の間隔を有して配置されている。
【００５２】
積層型チップバリスタＶ２は、第三及び第四外部電極７，８が配置された第二主面Ｓ２（絶縁膜５２）を外部基板等に対向させた状態で実装される。積層型チップバリスタＶ２の第一及び第二外部電極５，６には、ＬＥＤやＦＥＴ等の電子素子が、第一及び第二外部電極５，６が配置された第一主面Ｓ１（絶縁膜５１）に対向すると共に積層型チップバリスタＶ２に並列接続されるように、実装される。第一主面Ｓ１は、ＬＥＤやＦＥＴ等の電子素子を実装する実装面として機能する。
【００５３】
以上のように、第２実施形態では、積層型チップバリスタＶ２の第一及び第二外部電極５，６に実装された電子素子において発生した熱は、主として、第一及び第二外部電極５，６と、第一及び第二表面電極３７，３８と、第一〜第四スルーホール導体１３，１５，２３，５５とを介して第一及び第二内部電極１１，２１に伝わり放散されることとなる。電子素子において発生した熱の放熱パスが拡がり、電子素子において発生した熱を積層型チップバリスタＶ２にて効率よく放散することができる。また、第１実施形態と同様に、第一及び第二内部電極１１，２１からの熱の放散がバリスタ層ＶＬにより阻害されるのを抑制することができる。
【００５４】
更に、本実施形態でも、第一及び第二内部電極１１，２１に伝えられた熱が第五及び第六スルーホール導体２５，６５並びに第三及び第四表面電極３９，４０を介して第三及び第四外部電極７，８に伝えられる。第三及び第四外部電極７，８に伝えられた熱は、第三及び第四外部電極７，８を介して積層型チップバリスタＶ１が実装された外部基板等に伝わり、放散されることとなる。これにより、電子素子において発生した熱をより一層効率よく放散することができる。
【００５５】
本実施形態では、電解めっき処理の際に、第一〜第四外部電極５〜８と絶縁膜５１，５２との間や第一〜第四表面電極３７〜４０とバリスタ素体１との間等を通して、第一〜第六スルーホール導体１３，１５，２３，２５，５５，６５から、バリスタ素体１内にめっき液が浸入する懼れがある。しかしながら、本実施形態でも、第１実施形態と同様に、第二及び第五スルーホール導体１５，２５の数は第一スルーホール導体１３の数よりも少なく、第四及び第六スルーホール導体５５，６５の数も第三スルーホール導体２３の数よりも少ないため、めっき液の浸入経路が少なくなり、バリスタ素体１内へのめっき液の浸入が抑制される。この結果、めっき液の浸入によるバリスタ特性の劣化を抑制することができる。もちろん、電子素子からの熱は、第二及び第四スルーホール導体１５、５５のみならず、第一主面Ｓ１から当該第一主面Ｓ１を構成するバリスタ層ＶＬにも伝わり、このバリスタ層ＶＬから第一又は第二内部電極１１，２１に伝わることとなるため、電子素子から積層型チップバリスタＶ１への放熱パスが確保され、電子素子において発生した熱の放散に支障を来すことはない。
【００５６】
（第３実施形態）
以下、図７及び図８を参照して、第３実施形態に係る積層型チップバリスタＶ３の構成を説明する。
【００５７】
図７は、第３実施形態に係る積層型チップバリスタの断面図であり、図５に対応する断面図である。図８は、第３実施形態に係る積層型チップバリスタの断面図であり、図６に対応する断面図である。第３実施形態に係る積層型チップバリスタＶ３は、第一〜第四表面電極３７〜４０及び絶縁膜５１，５２を有している点で、第１実施形態に係る積層型チップバリスタＶ１と相違する。
【００５８】
図７に示すように、積層型チップバリスタＶ３は、積層型チップバリスタＶ１と同じく、バリスタ素体１と、複数の第一内部電極１１及び複数の第二内部電極２１と、第一〜第四外部電極５〜８と、第一〜第六スルーホール導体１３，１５，２３，２５，５５，６５と、を備えている。
【００５９】
積層型チップバリスタＶ３でも、図８に示すように、第二スルーホール導体１５の数は第一スルーホール導体１３の数よりも少ない。また、第五スルーホール導体２５の数は第一スルーホール導体１３の数よりも少ない。図示は省略するが、第四スルーホール導体５５の数は第三スルーホール導体２３の数よりも少ない。また、第六スルーホール導体６５の数も第三スルーホール導体２３の数よりも少ない。
【００６０】
したがって、本実施形態では、第１及び第２実施形態と同様に、電子素子において発生した熱を積層型チップバリスタＶ３から効率よく放散することができると共に、積層型チップバリスタＶ３に伝えられた熱を外部基板等に伝えて放散することができる。これにより、電子素子において発生した熱をより一層効率よく放散することができる。もちろん、本実施形態においても、めっき液の浸入によるバリスタ特性の劣化を抑制することができる。
【００６１】
（第４実施形態）
以下、図９〜図１１を参照して、第４実施形態に係る積層型チップバリスタＶ４の構成を説明する。
【００６２】
図９は、第４実施形態に係る積層型チップバリスタＶ４を示す概略斜視図である。図１０は、図９におけるX−X線に沿った断面図である。図１１は、図９におけるXI−XI線に沿った断面図である。第４実施形態に係る積層型チップバリスタＶ４は、第三及び第四外部電極７，８を備えない点で、第２実施形態に係る積層型チップバリスタＶ２と相違する。
【００６３】
図１０に示すように、積層型チップバリスタＶ４は、バリスタ素体１と、複数の第一内部電極１１及び複数の第二内部電極２１と、第一及び第二外部電極５，６と、第一〜第六スルーホール導体１３，１５，２３，２５，５５，６５と、を備えている。本実施形態では、第三及び第四表面電極３９，４０の表面全体が絶縁膜５３で覆われている。
【００６４】
積層型チップバリスタＶ４でも、図１１に示すように、第二スルーホール導体１５の数は第一スルーホール導体１３の数よりも少ない。また、第五スルーホール導体２５の数は第一スルーホール導体１３の数よりも少ない。図示は省略するが、第四スルーホール導体５５の数は第三スルーホール導体２３の数よりも少ない。また、第六スルーホール導体６５の数も第三スルーホール導体２３の数よりも少ない。
【００６５】
したがって、本実施形態においても、第１〜第３実施形態と同様に、電子素子において発生した熱を積層型チップバリスタＶ４から効率よく放散することができると共に、めっき液の浸入によるバリスタ特性の劣化を抑制することができる。
【００６６】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【００６７】
各スルーホール導体１３，１５，２３，２５，５５，６５の数（列の数）は、上述した実施形態に示された数に限られない。例えば、図１２に示す積層型チップバリスタＶ５のように、第二及び第五スルーホール導体１５，２５の数を１つ（１列）とし、第一スルーホール導体１３の数を４つ（４列）としてもよい。また例えば、図１３に示す積層型チップバリスタＶ６のように、第二及び第五スルーホール導体１５，２５の数を４つ（４列）とし、第一スルーホール導体１３の数を７つ（７列）としてもよい。第二及び第五スルーホール導体１５，２５の数（列の数）が互いに異なっていてもよい。なお、図１２及び図１３を用いて第一及び第三外部電極５，７側の断面構成を説明したが、第二及び第四外部電極６，８側にも上述と同様な構成が適用される。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態に係る積層型チップバリスタを示す概略斜視図である。
【図２】図１におけるII−II線に沿った断面図である。
【図３】図１におけるIII−III線に沿った断面図である。
【図４】第２実施形態に係る積層型チップバリスタを示す概略斜視図である。
【図５】図４におけるV−V線に沿った断面図である。
【図６】図４におけるVI−VI線に沿った断面図である。
【図７】第３実施形態に係る積層型チップバリスタを示す断面図である。
【図８】第３実施形態に係る積層型チップバリスタを示す断面図である。
【図９】第４実施形態に係る積層型チップバリスタを示す概略斜視図である。
【図１０】図９におけるX−X線に沿った断面図である。
【図１１】図９におけるXI−XI線に沿った断面図である。
【図１２】本実施形態の変形例に係る積層型チップバリスタを示す断面図である。
【図１３】本実施形態の変形例に係る積層型チップバリスタを示す断面図である。
【符号の説明】
【００６９】
Ｖ１〜Ｖ６…積層型チップバリスタ、１…バリスタ素体、５〜８…第一〜第四外部電極、１１…第一内部電極、２１…第二内部電極、１３…第一スルーホール導体、１５…第二スルーホール導体、２３…第三スルーホール導体、２５…第五スルーホール導体、５５…第四スルーホール導体、６５…第六スルーホール導体、Ｓ１…第一主面、Ｓ２…第二主面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010041004.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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