(57)【要約】【課題】ノイズ強度が低減されてノイズ除去回路を削減したパルス幅変調方式のデジタル／アナログ変換器を提供する。【解決手段】パルス幅変調方式のデジタル／アナログ変換器は、周波数の異なる複数のクロックを時系列的に選択して得られる選択クロックに基づいてパルス幅を変調することによりパルスを平滑して得られる直流出力の電圧を調整する。また、上記周波数の異なる複数のクロックを所定の時間毎に切り替えて選択し、上記周波数の異なる複数のクロックはプログラマブルロジック内のＤｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐを使用して生成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
周波数の異なる複数のクロックを時系列的に選択して得られる選択クロックに基づいてパルス幅を変調することによりパルスを平滑して得られる直流出力の電圧を調整することを特徴とするパルス幅変調方式のデジタル／アナログ変換器。
【請求項２】
上記周波数の異なる複数のクロックを所定の時間毎に切り替えて選択することを特徴とする請求項１に記載のパルス幅変調方式のデジタル／アナログ変換器。
【請求項３】
上記周波数の異なる複数のクロックはプログラマブルロジック内のＤｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐを使用して生成されることを特徴とする請求項１に記載のパルス幅変調方式のデジタル／アナログ変換器。
【請求項４】
上記周波数の異なる複数のクロックを切り替えて選択するタイミングは、上記複数のクロックの周波数の最大公約数の周期であることを特徴とする請求項１に記載のパルス幅変調方式のデジタル／アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はパルス幅変調方式を用いたデジタル／アナログ変換器に関するものである。
【背景技術】
【０００２】
従来、基本的なパルス幅変調方式ではパルスを生成するために単一の固定周波数の基本クロックを用いている。そして、この基本クロックに基づいて生成されたパルスをカウントし、カウント値が制御部からの指示に達したときパルスを変化させてパルスのデューティ比を変化している。パルスのデューティ比を変化することにより、パルスを平滑フィルタで平滑して得る直流出力の電圧を調整することができる。このように簡易な構成で任意の電圧を得ることが可能なので、ロジック回路やマイクロコンピュータを用いたデジタル／アナログコンバータとして使用されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平８−２１３９１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、単一周波数の基本クロックを用いてパルス幅が変調されたパルスを生成しているので、ノイズの周波数成分がこの周波数成分に集中するためノイズ強度が増大し、周辺回路の動作に影響するなどの問題がある。このためノイズ除去回路の追加など回路規模が増大するという問題がある。
【０００５】
この発明の目的は、ノイズ強度が低減されてノイズ除去回路を削減したパルス幅変調方式のデジタル／アナログ変換器を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るパルス幅変調方式のデジタル／アナログ変換器は、周波数の異なる複数のクロックを時系列的に選択して得られる選択クロックに基づいてパルス幅を変調することによりパルスを平滑して得られる直流出力の電圧を調整する。
【発明の効果】
【０００７】
この発明に係るパルス幅変調方式のデジタル／アナログ変換器では、周波数の異なる複数のクロックを時系列的に切り替えて得られる選択クロックをカウントしてパルス幅を変調するので、生成パルスを平滑して出力される直流電圧に含まれるノイズ成分が複数のクロックの周波数に分散される。そして、複数の周波数にノイズが分散されることによりノイズ強度が低減される。従って、ノイズ除去回路の削減が可能となるという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
図１は、この発明におけるパルス幅変調方式のデジタル／アナログ変換器の回路構成図である。
この発明を実施するための最良の形態のパルス幅変調方式のデジタル／アナログ変換器（以下、Ｄ／Ａコンバータと称す）をＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのプログラマブルロジック回路を用いて構成した。
このＤ／Ａコンバータは、入力する基本クロックから数種類の周波数のクロックを生成するＤｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（以下、ＤＬＬと称す）部１、ＤＬＬ部１で生成された数種類の周波数のクロックから１つのクロックを選択するＳＥＬ部２、ＳＥＬ部２から出力される選択クロックをカウントしてパルス幅を定めて生成パルスを出力するカウンタ部３、カウンタ部３から出力される生成パルスを平滑し直流電圧を得る平滑フィルタ４、ＳＥＬ部２でクロックを切り替えるクロック切替えタイミングを生成するとともに生成する電圧に対応するパルス幅に該当する制御値を生成する制御部５、から構成される。
【０００９】
次に、図２に示すＤ／Ａコンバータ内の信号の時系列データを参照して動作を説明する。
ＤＬＬ部１は、入力される周波数ｆ０の基本クロックから周波数ｆ１、ｆ２、・・・、ｆｘのクロックを生成する。そして、周波数ｆ１、ｆ２、・・・、ｆｘの最大公約数をＧとする。
制御部５は、周波数ｆ１、ｆ２、・・・、ｆｘのクロックに同期して周期１／Ｇのクロック切替え信号をＳＥＬ部２に入力する。
ＳＥＬ部２は、入力する周波数ｆ１、ｆ２、・・・、ｆｘのクロックを周期１／Ｇのクロック切替え信号に同期して順次選択する。このように周期１／Ｇでクロックを選択すると、周期１／Ｇ内には整数個の周期１／ｆ１、１／ｆ２、・・・、１／ｆｘが含まれるので、クロックを切り替えて選択するときに発生する可能性のあるグリッジを抑制することができる。
【００１０】
制御部５は、図示しない直流電圧の指令値に基づいて生成パルスのデューティ比率を指定する制御値ｄを算出しカウンタ部３に送る。出力される生成パルスのデューティ比率は、分解能ｍとカウント数が制御値ｄとなったとき、ｄ／（ｍ−ｄ）となる。
カウンタ部３は、選択クロックをカウントし、カウント値がｄに達したときパルスを「ＨＩＧＨ」レベルから「ＬＯＷ」レベルに変化させ、カウント値が分解能ｍに達したときパルスを「ＬＯＷ」レベルから「ＨＩＧＨ」レベルに変化する。このとき同時にカウント値をリセットして０にする。
平滑フィルタ４は、パルス幅が変調されたパルスを平滑することにより直流電圧を出力する。なお、直流電圧は、デューティ比率と基準電圧を掛けた値である。
【００１１】
このように周波数の異なる複数のクロックを時系列的に切り替えて得られる選択クロックをカウントしてパルス幅を変調するので、図３に示すように、生成パルスを平滑して出力される直流電圧に含まれるノイズ成分が複数のクロックの周波数に分散される。そして、複数の周波数にノイズが分散されることによりノイズ強度が低減される。従って、ノイズ除去回路の削減が可能となる。
【図面の簡単な説明】
【００１２】
【図１】この発明に係るパルス幅変調方式のデジタル／アナログ変換器の構成図である。
【図２】この発明に係るパルス幅変調方式のデジタル／アナログ変換器内の信号波形である。
【図３】この発明に係る平滑フィルタの直流出力に含まれるノイズの周波数特性である。
【符号の説明】
【００１３】
１  ＤＬＬ部、２  ＳＥＬ部、３  カウンタ部、４  平滑フィルタ、５  制御部。
【図１】
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【図２】
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【図３】
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