(57)【要約】【課題】ＥＳＤ対策をした保護回路および半導体装置を提供する。【解決手段】集積回路と電気的に接続された信号線と、信号線と第１の電源線との間に設けられた第１のダイオード、及び第１のダイオードと並列に設けられた第２のダイオードと、第１の電源線と第２の電源線との間に設けられた第３のダイオードとを有し、第１のダイオードは、トランジスタをダイオード接続することによって形成されたダイオードであり、第２のダイオードはＰＩＮ接合又はＰＮ接合を有するダイオードである保護回路。上記保護回路は、特に薄膜トランジスタを用いて作製される半導体装置に用いられることで効果を発揮する。【選択図】図１
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【特許請求の範囲】
【請求項１】
集積回路と電気的に接続された信号線と、
前記信号線と第１の電源線との間に設けられた第１のダイオード、及び前記第１のダイオードと並列に設けられた第２のダイオードと、
前記第１の電源線と第２の電源線との間に設けられた第３のダイオードとを有し、
前記第１のダイオードは、トランジスタをダイオード接続することによって形成されたダイオードであり、前記第２のダイオードはＰＩＮ接合又はＰＮ接合を有するダイオードであることを特徴とする保護回路。
【請求項２】
請求項１において、
前記第１のダイオードを構成するトランジスタは、前記集積回路が有する少なくとも一のトランジスタと同時に形成されたトランジスタであることを特徴とする保護回路。
【請求項３】
請求項１又は請求項２において、
前記第２のダイオードは、半導体層にＰ型を付与する不純物と、Ｎ型を付与する不純物とが添加されることによって前記ＰＩＮ接合又は前記ＰＮ接合が形成された横接合ダイオードであり、前記半導体層は、前記トランジスタが有する半導体層と同時に形成された半導体層であることを特徴とする保護回路。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記信号線が前記集積回路と電気的に接続されている経路のいずれかに直列に設けられた抵抗を有することを特徴とする保護回路。
【請求項５】
請求項１乃至請求項４のいずれか一に記載の保護回路を、少なくとも一の信号線に設けたことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置を具備したことを特徴とする光電変換装置。
【請求項７】
請求項５に記載の半導体装置、又は請求項６に記載の光電変換装置を具備したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路に関する。
【背景技術】
【０００２】
集積回路の不良の大きな原因の一つに、静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ、以下、「ＥＳＤ」と呼ぶ）による半導体素子、電極などの破壊がある。そこで、ＥＳＤによる集積回路の破壊防止対策として、端子と集積回路との間に保護回路を挿入することが行われている。保護回路は、ＥＳＤなどにより端子に印加された過剰な電圧が集積回路に供給されることを防ぐための回路である。
【０００３】
信号線の保護回路について、信号線端子が、高電位電源端子（ＶＤＤ）、低電位電源端子（ＶＳＳ）の間の電位をとる場合、過大な電流が集積回路に流れるのを防ぐために特許文献１のようなものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−６０１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の信号線保護回路を用いた場合で、かつ、高電位電源端子（ＶＤＤ端子）、低電位電源端子（ＶＳＳ端子）と、信号線端子（ＳＩＧ．端子）との間にダイオードからなる保護回路を設けた場合、ＳＩＧ．に入力される信号電位が、ＶＤＤ以上、あるいはＶＳＳ以下になるような動作が含まれる場合には、いずれかのダイオードが順方向バイアス状態となるために電流が流れ、信号電位がＶＳＳまたはＶＤＤと等しくなってしまう。
【０００６】
この対策としては、図１７に示すように、信号電位に合わせて、順方向バイアスが印加されうる側のダイオードを多段直列接続とし、この場合はＳＩＧ．に入力される信号電位がＶＤＤを上回っても、多段直列接続されたダイオードの各々にしきい値を上回る順方向バイアスが印加されないように保護回路を構成する方法等が考えられるが、保護回路の占有面積が大きくなってしまう。
【０００７】
特に、薄膜半導体で保護回路を作製した場合、直列接続のＳｉ抵抗１７０３と、並列接続（ＳＩＧ．−ＶＳＳ間）の横接合ＰＩＮダイオード１７０１と、並列接続（ＳＩＧ．−ＶＤＤ間）の多段の横接合ＰＩＮダイオード１７０２を用いたものになる。しかしながら、ＳＩＧ．−ＶＤＤ間の電位差分のしきい値調整の為に段数が変化し、また、横接合という面積の大きいダイオードであることにより回路規模がかなり大きくなってしまう。
【０００８】
本発明の一態様の目的は、上記課題を鑑み、回路規模を大きくすることなく適切な保護回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の一態様の保護回路は、集積回路と電気的に接続された信号線と、信号線と第１の電源線との間に設けられた第１のダイオード、及び第１のダイオードと並列に設けられた第２のダイオードと、第１の電源線と第２の電源線との間に設けられた第３のダイオードとを含み、第１のダイオードは、トランジスタをダイオード接続することによって形成されたダイオードであり、第２のダイオードはＰＩＮ接合又はＰＮ接合を有するダイオードである。
【００１０】
上記構成に加え、第１のダイオードを構成するトランジスタは、集積回路が有する少なくとも一のトランジスタと同時に形成されたトランジスタである。
【００１１】
上記構成に加え、第２のダイオードは、半導体層にＰ型を付与する不純物と、Ｎ型を付与する不純物とが添加されることによってＰＩＮ接合又はＰＮ接合が形成された横接合ダイオードであり、半導体層は、トランジスタが有する半導体層と同時に形成された半導体層である。
【００１２】
上記構成に加え、信号線が集積回路と電気的に接続されている経路のいずれかに直列に設けられた抵抗を含む。
【００１３】
本発明の一態様の保護回路は、半導体装置に用いられる。
【００１４】
本発明の一態様の半導体装置は、光電変換装置に用いられる。
【００１５】
本発明の一態様の半導体装置または光電変換装置は、電子機器に用いられる。
【発明の効果】
【００１６】
本発明の一様態である保護回路の構成により、ＥＳＤ電位の上昇を抑える性能の高い保護回路を得ることができる。また、信頼性の高い半導体装置、光電変換装置、電子機器を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の一態様について説明する図。
【図２】実施の形態２の一態様について説明する図
【図３】実施の形態３の一態様について説明する図
【図４】実施の形態４の一態様について説明する図
【図５】実施の形態４の一態様について説明する図。
【図６】実施の形態４の一態様について説明する図。
【図７】実施の形態５の一態様について説明する図。
【図８】実施の形態５の一態様について説明する図。
【図９】実施の形態５の一態様について説明する図。
【図１０】実施の形態５の一態様について説明する図。
【図１１】実施の形態５の一態様について説明する図。
【図１２】実施の形態６の一態様について説明する図
【図１３】実施例１について説明する図。
【図１４】実施例２について説明する図。
【図１５】実施例２について説明する図。
【図１６】実施例３について説明する図。
【図１７】従来例について説明する図
【発明を実施するための形態】
【００１８】
（実施の形態１）
以下に、本発明の一実施形態を示す。ここでは、本発明の一態様の保護回路は半導体を用いた集積回路に適用する場合を挙げる。
【００１９】
図１は、信号線（ＳＩＧ．）、高電位電源線（ＶＤＤ）、低電位電源線（ＶＳＳ）、集積回路（ここでは一例として相補型のトランジスタを示したが、これに限定されない。図２、図３に対しても同じである）を有する回路を示したものである。ＳＩＧ．の高電位信号がＶＤＤの電位よりも大きい場合に、ＳＩＧ．−ＶＳＳ間にダイオード１０２、とダイオード接続トランジスタ１０１を設け、ＶＳＳ−ＶＤＤ間にダイオード１０３を設け、直列接続の抵抗１０４を設けたものである。この直列接続の抵抗はなくても良い。
【００２０】
ダイオード１０２とダイオード１０３を設けることによって、ＳＩＧ．にＶＤＤの電位よりも高電位の信号が入力され、しきい値を超えた場合、ＶＳＳを通り、ＶＤＤに電流が流れる。
【００２１】
ＳＩＧ．−ＶＳＳ間に、逆バイアス時にリーク電流を発生しにくいダイオード１０２と、逆バイアス時にリーク電流を発生しやすいダイオード接続トランジスタ１０１とを並列に設けると、ＳＩＧ．がＥＳＤにより高電位に帯電した場合、ＥＳＤによる電位がダイオード１０２のブレイクダウン電圧を下回る領域では主にダイオード接続トランジスタ１０１の逆バイアス時のリーク電流によって、速やかにＶＳＳ側に電荷を逃がす。また、通常の信号入力の電位の範囲であれば、ダイオード１０２、及びダイオード接続トランジスタ１０１はいずれもわずかに逆バイアス状態となるため、リーク電流もそれほど発生せず、正常に信号を入力することが出来る。また、ＳＩＧ．がＥＳＤにより低電位に帯電した場合には、ダイオード１０２、及びダイオード接続トランジスタ１０１はいずれも順バイアス状態となり、ＶＳＳ端子から速やかに電荷を補充することが出来る。
【００２２】
ダイオード１０２、１０３にはＰＩＮダイオードや、ＰＮダイオードを用いることができる。また、ダイオード接続トランジスタとして、ＭＯＳトランジスタである薄膜トランジスタ、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）から作製したトランジスタ、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  Ｏｘｙｇｅｎ）から作製されたトランジスタ、半導体基板に形成されたトランジスタなどを用いることができる。
【００２３】
図１を具体化するにあたり、基板上に形成された薄膜半導体を用いて作製することができる。ダイオード１０２、１０３は、横接合ＰＩＮダイオードを用いる。ダイオード接続トランジスタ１０１はｎ型のダイオード接続薄膜トランジスタ（以後、薄膜トランジスタをＴＦＴとする）を用いているが、適宜接続を変えればｐ型のダイオード接続薄膜トランジスタを用いても良い。また、集積回路はｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを用いる。抵抗はｎ型、もしくはｐ型を付与した薄膜半導体を用いることができる。以上により、工程数を増やすことなく、同一基板上に、半導体装置を作製することができる。
【００２４】
ダイオード接続ＴＦＴは、リークしやすいため、電位差の小さいＥＳＤによる電荷を流すことができる。一方、横接合ＰＩＮダイオードは、耐圧性があるため電位差の大きいＥＳＤによる電荷を流すことに優れる。両方の特性を利用することで、耐圧性に優れた保護回路が得られる。
【００２５】
（実施の形態２）
実施の形態１と同様に、本発明の一実施形態を示す。ここでは、本発明の一態様の保護回路は半導体を用いた集積回路に適用する場合を挙げる。
【００２６】
図２は、集積回路に信号を入力するための信号線（ＳＩＧ．）に設ける保護回路の一構成例を示しており、信号線と集積回路との間に直列に挿入された抵抗１２０３と、ＳＩＧ．−ＶＳＳ間に設けられたダイオード１２０１と、ＶＤＤ−ＶＳＳ間に設けられたダイオード１２０２とを有する。なお、抵抗１２０３に関しては、特段設けなくても良い。
【００２７】
図２の回路では、ＳＩＧ．がＥＳＤにより負に帯電された場合、ダイオード１２０１を通って、ＶＳＳ側に電荷を逃がす。ＳＩＧ．がＥＳＤにより正に帯電された場合、ダイオード１２０１を通ってＶＳＳを通り、その後、ＶＳＳからダイオード１２０２を通ってＶＤＤに電荷を逃がす。
【００２８】
図２を具体化するにあたり、基板上に形成された薄膜半導体を用いて作製することができる。ダイオード１２０１、１２０２は、横接合ＰＩＮダイオードを用いる。また、集積回路はｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを用いる。抵抗はｎ型、もしくはｐ型を付与された薄膜半導体を用いることができる。こうすることにより、工程数を増やすことなく、同一基板上に、半導体装置を作製することができる。
【００２９】
（実施の形態３）
実施の形態１、実施の形態２と同様に、本発明の一実施形態を示す。ここでは、本発明の一態様の保護回路は半導体を用いた集積回路に適用する場合を挙げる。
【００３０】
図３は、集積回路に信号を入力するための信号線（ＳＩＧ．）に設ける保護回路の一構成例を示しており、信号線と集積回路との間に直列に挿入された抵抗１３０３と、ＳＩＧ．−ＶＳＳ間に設けられたダイオード接続トランジスタ１３０１と、ＶＤＤ−ＶＳＳ間に設けられたダイオード１３０２とを有する。なお、抵抗１３０３に関しては、特段設けなくても良い。
【００３１】
図３の回路では、ＳＩＧ．がＥＳＤにより負に帯電された場合、ダイオード接続トランジスタ１３０１を通って、ＶＳＳ側に流れることでその電荷を逃がす。ＳＩＧ．がＥＳＤにより正に帯電された場合、ダイオード接続トランジスタ１３０１を経由して、ＶＳＳを通り、ＶＳＳからダイオード１３０２を通ってＶＤＤに電荷を逃がす。
【００３２】
図３を具体化するにあたり、基板上に形成された薄膜半導体を用いて作製することができる。ダイオード１３０２は、横接合ＰＩＮダイオードを用いる。また、ダイオード接続トランジスタ１３０１はｎ型のダイオード接続薄膜トランジスタを用いているが、適宜接続を変えればｐ型の薄膜トランジスタを用いても良い。また、集積回路はｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを用いる。抵抗はｎ型もしくはｐ型を付与した薄膜半導体を用いることができる。以上により、工程数を増やすことなく、同一基板上に、半導体装置を作製することができる。
【００３３】
（実施の形態４）
本実施形態の一態様では、保護回路を含む半導体装置の作製方法について説明する。図４に、保護回路の横接合ダイオードとダイオード接続薄膜トランジスタ（ＴＦＴ）の平面図を示す。ダイオード接続ＴＦＴをＡ−Ａ’、横接合ダイオードをＢ−Ｂ’で切断した断面図を図５乃至図１１に示す。
【００３４】
図５Ａ−図６Ｄにおいて、薄膜トランジスタ１０１、１０５、１０６および横接合ＰＩＮダイオード１０２、１０３の作製方法を説明する。実施の形態２（図２）における薄膜トランジスタ１２０４、１２０５および横接合ＰＩＮダイオード１２０１、１２０２の作製方法も同じようにして作製できる。また、実施の形態３（図３）における薄膜トランジスタ１３０１、１３０４、１３０５および横接合ＰＩＮダイオード１３０２の作製方法も同じようにして作製できる。
【００３５】
まず、ガラス基板５００を用意する。ガラス基板５００は無アルカリガラス基板が好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板などがある。ガラス基板５００の代わりに、石英基板を用いることができる。
【００３６】
次に、ガラス基板５００上に、厚さ５０−３００ｎｍの下地絶縁膜を形成する。ここでは、図５Ａに示すように、下地絶縁膜として窒化酸化シリコン膜５０１および酸化窒化シリコン膜５０２でなる２層構造の絶縁膜を形成する。次に、ダイオード１０２、１０３、トランジスタ１０１、１０５の半導体膜を形成するために、厚さ２０−１００ｎｍの半導体膜５２０を下地絶縁膜上に形成する。
【００３７】
下地絶縁膜は、ガラス基板５００に含まれるアルカリ金属（代表的にはＮａ）やアルカリ土類金属が拡散して、トランジスタなどの半導体素子の電気的特性に悪影響を及ぼすのを防ぐために設ける。下地絶縁膜は、単層構造でも積層構造でもよいが、少なくとも１層アルカリ金属およびアルカリ土類金属の拡散を防止するためのバリア膜を設けることが望ましい。本実施形態では、バリア膜として窒化酸化シリコン膜５０１を設けている。バリア膜としては、窒化酸化シリコン膜などの窒化酸化物膜、および、窒化シリコン膜、窒化アルミニウム膜などの窒化物膜が好適である。トランジスタ１０１、１０５を構成する半導体膜と下地絶縁膜との界面準位密度を低減するために、酸化窒化シリコン膜５０２が形成されている。
【００３８】
本実施形態では、厚さ１４０ｎｍの窒化酸化シリコン膜５０１、厚さ１００ｎｍの酸化窒化シリコン膜５０２および厚さ５０ｎｍの非晶質シリコン膜５２０を、１台のＰＥＣＶＤ装置で連続して形成する。窒化酸化シリコン膜５０１のソースガスはＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２である。酸化窒化シリコン膜５０２のソースガスはＳｉＨ４およびＮ２Ｏである。非晶質シリコン膜５２０のソースガスはＳｉＨ４およびＨ２である。ソースガスを変えることで、１つのチャンバー内で３つの膜を連続して形成することができる。
【００３９】
本実施形態では、トランジスタ１０１、１０５、１０６およびダイオード１０２、１０３を結晶性半導体膜で形成する。そのため、非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。半導体膜の結晶化方法には、ランプアニール装置や炉を用いた固相成長方法、レーザ光を照射して半導体膜を溶融させて結晶化させるレーザ結晶化方法などを用いることができる。
【００４０】
ここでは、下地絶縁膜上に非晶質シリコン膜５２０を形成し、この非晶質シリコン膜５２０を固相成長させて結晶化して、結晶性シリコン膜５２１を形成する（図５Ａ、図５Ｂ参照）。ここでは、６００℃以下の加熱温度で、短時間で非晶質シリコン膜５２０を固相成長させるため、非晶質シリコン膜５２０に金属元素を添加している。以下に、非晶質シリコン膜５２０の結晶化方法について具体的に説明する。
【００４１】
まず、非晶質シリコン膜５２０の表面をオゾン水で処理して、極薄い（数ｎｍ程度）の酸化膜を形成し、非晶質シリコン膜５２０表面の濡れ性を向上させる。次で、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル溶液を、スピナーで非晶質シリコン膜５２０の表面に塗布する。
【００４２】
次に、炉において、非晶質シリコン膜５２０を加熱して、結晶性シリコン膜５２１を形成する。例えば、この非晶質シリコン膜５２０を結晶化させるには、例えば、５００℃、１時間の加熱し、引き続き５５０℃、４時間の加熱処理を行えばよい。ニッケルの触媒的な作用により、短時間、かつ低温で結晶性シリコン膜５２１を形成することができる。また、ニッケルの触媒的な作用により、結晶粒界に不対結合がすくない結晶性シリコン膜５２１を形成することができる。シリコンの結晶化を助長する金族元素としては、Ｎｉの他、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔなどがある。
【００４３】
これらの金属元素を非晶質シリコン膜５２０に導入する方法には、これらの金属元素の溶液を塗布する方法の他に、金属元素を主成分とする膜を非晶質シリコン膜５２０表面に形成する、プラズマドーピング法などにより金属元素を非晶質シリコン膜５２０に添加する方法などがある。
【００４４】
次に、結晶性シリコン膜５２１の結晶欠陥を修復する、結晶化率を向上させるため、レーザ光を照射する。ここでは、エキシマレーザ光（ＸｅＣｌ：波長３０８ｎｍ）を照射する。レーザ光は波長４００ｎｍ以下のビームが好ましい。このようなレーザ光には、例えば、ＸｅＣｌエキシマレーザ光などのエキシマレーザ光、ＹＡＧレーザの第２高調波又は第３高調波などがある。レーザ光を照射する前に、結晶性シリコン膜５２１の表面に形成されている酸化膜を希フッ酸などで除去することが好ましい。
【００４５】
本実施形態では、結晶化のために導入したニッケルを結晶性シリコン膜５２１からゲッタリングするための処理を行う。ニッケルは非晶質シリコン膜５２０の結晶化には有用であるが、ニッケルが結晶性シリコン膜５２１に高濃度に存在していると、トランジスタ１０１、１０５のリーク電流を増加させるなど、トランジスタ１０１、１０５の電気的特性を低下させる要因になるからである。以下、ゲッタリング処理の一例を説明する。
【００４６】
まず、オゾン水で結晶性シリコン膜５２１の表面を１２０秒程度処理して、結晶性シリコン膜５２１表面に厚さ１−１０ｎｍ程度の酸化膜を形成する。オゾン水の処理の代わりに、ＵＶ光を照射してもよい。次に、酸化膜を介して、結晶性シリコン膜５２１表面にＡｒを含む非晶質シリコン膜を厚さ１０−４００ｎｍ程度形成する。この非晶質シリコン膜中のＡｒの濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下が好ましい。また、Ａｒの代わりに、他の第１８族元素を非晶質シリコン膜に添加してもよい。
【００４７】
第１８族元素を非晶質シリコン膜に添加する目的は、非晶質シリコン膜に歪みを与えて、非晶質シリコン膜中にゲッタリングサイトを形成することである。第１８族元素の添加により歪みが生じる原因は２種類ある。１つは、第１８族元素の添加により結晶にダングリングボンドが形成されることによるものであり、もう１つは、結晶格子間に第１８族元素が添加されることによるものである。
【００４８】
例えば、ＰＥＣＶＤ法で、Ａｒを含む非晶質シリコン膜（以下、「Ａｒ：ａ−Ｓｉ膜」と呼ぶ。）を形成するには、ＳｉＨ４、Ｈ２およびＡｒ（アルゴン）をソースガスに用いればよい。Ａｒに対するＳｉＨ４の流量比（ＳｉＨ４／Ａｒ）が１／９９９以上１／９以下とすることが好ましい。また、プロセス温度は３００−５００℃が好ましい。ソースガスを励起させるためのＲＦパワー密度は、０．００１７Ｗ／ｃｍ２以上０．４８Ｗ／ｃｍ２以下とすることが好ましい。プロセス圧力は、１．３３３Ｐａ以上６６．６５Ｐａ以下とすることが好ましい。
【００４９】
例えば、スパッタリング法で、Ａｒ：ａ−Ｓｉ膜を形成するには、ターゲットに単結晶シリコンを用い、スパッタ用ガスにＡｒを用いればよい。Ａｒガスをグロー放電させ、Ａｒイオンで単結晶シリコンターゲットをスパッタリングすることで、Ａｒを含んだ非晶質シリコン膜を形成することができる。非晶質シリコン膜中のＡｒの濃度は、グロー放電させるためのパワー、圧力、温度などにより調節することができる。プロセス圧力は、０．１Ｐａ以上５Ｐａ以下とすればよい。圧力は低いほど、非晶質シリコン膜中のＡｒの濃度を高くすることができ、１．５Ｐａ以下が好ましい。プロセス中にガラス基板５００を特段加熱する必要はなく、プロセス温度を３００℃以下とすることが好ましい。
【００５０】
Ａｒ：ａ−Ｓｉ膜を形成した後、ゲッタリングのために、炉において、６５０℃、３分の加熱処理を行う。この加熱処理により、結晶性シリコン膜５２１に含まれているＮｉはＡｒ：ａ−Ｓｉ膜に析出し、捕獲される。この結果、結晶性シリコン膜５２１のＮｉの濃度を低下させることができる。加熱処理の完了後、エッチング処理によりＡｒ：ａ−Ｓｉ膜を除去する。このエッチング処理では、酸化膜がエッチングストッパとして機能する。Ａｒ：ａ−Ｓｉ膜を除去した後、結晶性シリコン膜５２１の表面の酸化膜を希フッ酸などで除去する。以上により、Ｎｉが低減された結晶性シリコン膜５２１が形成される。
【００５１】
次に、結晶性シリコン膜５２１にアクセプタ元素を添加する。これは、トランジスタ１０１、１０５のしきい値電圧を制御するためである。例えば、アクセプタ元素としてボロンを用い、結晶性シリコン膜５２１に、１×１０１６−５×１０１７ａｔｏｍｓ／ｃｍ３の濃度でボロンが含まれるよう添加する。
【００５２】
次いで、結晶性シリコン膜５２１上にレジストマスクを形成し、レジストマスクを用いて、結晶性シリコン膜５２１をエッチングして、図５Ｃに示すように、ダイオード１０２、１０３を構成する半導体膜４００、Ｎチャネル型ＴＦＴ１０１、１０５の半導体膜４０５を形成する。
【００５３】
本実施形態では、半導体膜４００，４０５をシリコン膜で形成したが、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなど他の第１４族でなる半導体膜で形成することができる。また、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどの化合物半導体膜、酸化亜鉛、酸化スズ、ＩｎＧａＺｎＯなどの酸化物半導体膜で形成することもできる。
【００５４】
次に、図５Ｃに示すように、半導体膜４００，４０５上にゲート絶縁膜を形成する。ここでは、ゲート絶縁膜として、厚さ３０ｎｍの酸化窒化シリコン膜５０３を形成する。この酸化窒化シリコン膜５０３は、ＰＥＣＶＤ法で、ソースガスにＳｉＨ４およびＮ２Ｏを用いて形成される。
【００５５】
さらに、ゲート絶縁膜上に導電膜４１０を構成する導電膜として、厚さ３０ｎｍの窒化タンタル膜５２５と、厚さ１７０ｎｍのタングステン膜５２６でなる２層構造の導電膜を形成する。窒化タンタル膜５２５とタングステン膜５２６はスパッタ法で形成される。窒化タンタル膜５２５とタングステン膜５２６の積層膜の代わりに、例えば、窒化タングステン膜とタングステン膜の積層膜、または窒化モリブデン膜とモリブデン膜の積層膜を形成することができる。本実施形態では、導電膜４１０を不純物添加用のマスクに用い、半導体膜４０５に自己整合的にソース領域、ドレイン領域、および低濃度不純物領域を形成するため、上面から見た大きさが上層の導電膜の方が下層の導電膜よりも小さくなるようにする。このような導電膜４１０の形成を容易にするため、下層の導電膜に対して上層の導電膜のエッチング選択比が大きいことが望ましい。この点で、窒化タンタル膜５２５とタングステン膜５２６の積層膜は好ましい。
【００５６】
次に、タングステン膜５２６上に、レジストマスク５２７を形成する。このレジストマスク５２７を用いて、２回のエッチング処理を行う。まず、図５Ｄに示すように、レジストマスク５２７を用いて窒化タンタル膜５２５およびタングステン膜５２６をエッチングする。この１回目のエッチングで、窒化タンタル膜５２５およびタングステン膜５２６でなる積層膜の断面の形状は、テーパー状に加工される。このエッチング処理は、例えば、エッチング用ガスにＣＦ４、Ｃｌ２およびＯ２の混合ガスを用い、ＩＣＰ（誘導結合型プラズマ）エッチング装置で行うことができる。
【００５７】
さらに、レジストマスク５２７を用い、図５Ｅに示すように、上層のタングステン膜５２６を選択的にエッチングする。このエッチング処理は異方性エッチング処理であり、例えば、エッチング用ガスにＣｌ２、ＳＦ６およびＯ２の混合ガスを用い、ＩＣＰエッチング装置で行うことができる。この２回のエッチング処理により、第１層目の導電膜４１０が形成される。導電膜４１０において、タングステン膜５２６の端部は、窒化タンタル膜５２５上面にあり、上面から見た場合、タングステン膜５２６の形状は、窒化タンタル膜５２５よりも小さい。
【００５８】
レジストマスク５２７を除去した後、図６Ａに示すように、半導体膜４００の高抵抗領域およびＰ型不純物領域となる領域を覆って、レジストマスク５２８を形成する。次いで、半導体膜４００、４０５にドナー元素を添加し、Ｎ型の不純物領域を形成する。ここでは、ドナー元素としてリンを添加する。まず、半導体膜４０５にＮ型の低濃度不純物領域を形成するため、低ドーズ量、高加速電圧の条件下で、半導体膜４００、４０５にリンを添加する。リンのソースガスにはＰＨ３を用いることができる。この条件下では、導電膜４１０の窒化タンタル膜５２５およびタングステン膜５２６が積層している部分のみがマスクとして機能し、導電膜４１０の窒化タンタル膜５２５のみで構成されている部分はリンが通過し、半導体膜４０５に低濃度不純物領域５３０が形成される。さらに、半導体膜４００にも低濃度不純物領域５３１が形成される。
【００５９】
次に、トランジスタ１０１、１０５のソース領域、ドレイン領域、ならびにダイオード１０２、１０３のＮ型不純物領域を形成するため、高ドーズ量、低加速電圧の条件下でリンを添加する。この条件下では、導電膜４１０全体がマスクとして機能し、図６Ｂに示すように、半導体膜４０５に、Ｎ型高濃度不純物領域４０６、低濃度不純物領域４０７およびチャネル形成領域４０８が自己整合的に形成される。Ｎ型高濃度不純物領域４０６は、ソース領域またはドレイン領域として機能する。また、半導体膜４００には、ＰＩＮ接合を構成するＮ型不純物領域４０１が形成される。
【００６０】
レジストマスク５２８を除去した後、図６Ｃに示すように、半導体膜４０５、ならびに半導体膜４００の高抵抗領域およびＮ型不純物領域となる領域を覆って、レジストマスク５２９を形成する。次いで、半導体膜４００、およびＰチャネル型ＴＦＴ１０６のＰ型高濃度不純物領域になる場所にアクセプタ元素を添加し、Ｐ型の不純物領域を形成する。ここでは、アクセプタ元素としてボロンを添加する。ボロンのソースガスにはＢ２Ｈ６を用いることができる。高ドーズ量、低加速電圧の条件下でボロンを添加することで、半導体膜４００にＰ型不純物領域４０２が形成され、Ｐチャネル型ＴＦＴ１０６の高濃度不純物領域（図示せず）が形成される。また、図６Ａ−図６Ｃの不純物元素の添加工程でドナー元素およびアクセプタ元素を添加しなかった領域は、高抵抗領域４０３となる。
【００６１】
レジストマスク５２９を除去した後、図６Ｄに示すように、導電膜４１０を覆ってガラス基板５００上に第１層目の層間絶縁膜を形成する。本実施形態では、この層間絶縁膜を３層構造としている。１層目は、厚さ３０ｎｍの酸化窒化シリコン膜５０４であり、２層目は厚さ１６５ｎｍの窒化酸化シリコン膜５０５であり、３層目は厚さ６００ｎｍの酸化窒化シリコン膜５０６である。これらの膜５０４−５０６は、ＰＥＣＶＤ装置で形成される。
【００６２】
まず、ＳｉＨ４およびＮ２Ｏをソースガスに用いて、酸化窒化シリコン膜５０４を形成する。そして、加熱処理を行い、半導体膜４００、４０５に添加したリンおよびボロンを活性化する。ここでは、４８０℃で１時間の加熱処理を行う。この加熱処理の完了後、ＰＥＣＶＤ装置で窒化酸化シリコン膜５０５、および酸化窒化シリコン膜５０６を形成する。窒化酸化シリコン膜５０５のソースガスには、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用い、窒化酸化シリコン膜５０５中の水素濃度が高くなるようにする。酸化窒化シリコン膜５０６のソースガスにはＳｉＨ４およびＮ２Ｏが用いられる。酸化窒化シリコン膜５０６の形成後、加熱処理を行い、窒化酸化シリコン膜５０５の水素を拡散させ、半導体膜４００、４０５の不対結合手を水素により終端させる。この加熱処理は、３００−５５０℃の温度で行うことができる。
【００６３】
なお、本発明の回路には２ｋΩ〜４ｋΩの耐圧が必要になる。そのため、横接合ダイオードのチャネル幅は６００〜１０００μｍ、チャネル長は、２〜６μｍがよく、ダイオード接続ＴＦＴのチャネル幅は３０００μｍ〜４０００μｍ、チャネル長は２μｍ〜６μｍがよい。
【００６４】
以上、本実施形態では、機能回路のトランジスタと、保護回路のダイオードとトランジスタを同時に作製することを説明した。本実施形態のように、トランジスタの半導体膜と同じ工程で形成される半導体膜で保護回路のダイオードとトランジスタを形成することは、工程が複雑にならず好ましい。
【００６５】
このようにして絶縁基板を用いて形成された半導体装置を完成することができる。また、以上の工程を経るものとして、光電変換装置、液晶表示装置、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）により作製された半導体装置が挙げられる。これらは、上記の説明により当業者であれば容易に応用できる。同様に、ＬＳＩなどの半導体装置にも応用できる。
【００６６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００６７】
（実施の形態５）
本実施の形態の一態様は機能回路のトランジスタと、保護回路のダイオードとトランジスタを作製した後の光電変換装置を作製する工程について図７Ａ−図１１の断面図を用いて説明する。
【００６８】
図６Ｄにおいて、レジストのマスクを用いて、酸化窒化シリコン膜５０３、酸化窒化シリコン膜５０４、窒化酸化シリコン膜５０５および酸化窒化シリコン膜５０６でなる積層膜をエッチングして、コンタクトホールとなる開口を形成する。
【００６９】
次に、酸化窒化シリコン膜５０６上に、第２層目の導電膜４１１−４１４を構成する導電膜を形成する。ここでは、スパッタ法で厚さ４００ｎｍのチタン膜を形成する。このチタン膜上にレジストのマスクを形成し、このマスクを用いてチタン膜をエッチングして、導電膜４１１−４１４を形成する（図７Ａ参照）。
【００７０】
なお、２層目の導電膜４１１−４１４、および３層目の導電膜４２１、４２２は、チタン、チタン合金、チタン化合物、モリブデン、モリブデン合金、またはモリブデン化合物でなる膜が好ましい。これらの導電性材料でなる膜は耐熱性が高いこと、シリコン膜との接触によって電蝕されにくいこと、マイグレーションが起こりにくいことなどの長所があるからである。
【００７１】
次に、図７Ａに示すように、酸化窒化シリコン膜５０６上に、フォトダイオード３０１を構成する光電変換層４５０を形成する。ここでは、光電変換層４５０として、ＰＥＣＶＤ装置を用いて非晶質シリコン膜を形成する。また、光電変換層４５０にＰＩＮ接合を設けるため、光電変換層４５０をＰ型の導電性を示す層、Ｉ型の導電性を示す層、およびＮ型の導電性を示す層でなる３層構造とする。なお、光電変換層４５０は、非晶質シリコン膜に限定されるものではなく、例えば、微結晶シリコン膜でもよいし、単結晶シリコン膜でもよい。
【００７２】
まず、導電膜４１１−４１４を覆って、ＰＥＣＶＤ装置により厚さ６０ｎｍのＰ型非晶質シリコン膜４５１、厚さ４００ｎｍのＩ型非晶質シリコン膜４５２、および厚さ８０ｎｍのＮ型非晶質シリコン膜４５３を連続して形成する。Ｐ型非晶質シリコン膜４５１のソースガスにＳｉＨ４、Ｈ２およびＢ２Ｈ６を用いて、ボロンを添加する。また、Ｉ型非晶質シリコン膜４５２のソースガスにＳｉＨ４およびＨ２を用い、ドナーおよびアクセプタとなる不純物元素を意図的に添加しない非晶質リコン膜を形成する。Ｎ型非晶質シリコン膜４５３のソースガスにＳｉＨ４、Ｈ２およびＰＨ３を用いて、リンを添加する。次いで、レジストのマスクを用いて、非晶質シリコン膜４５１−４５３でなる積層膜をエッチングして、光電変換層４５０を形成する（図７Ａ参照）。
【００７３】
ここでは、１枚のガラス基板５００上に複数の光電変換装置が同時に作製される。光電変換装置が完成した後は、光電変換装置のサイズに合わせてガラス基板５００を切断し、１つずつの装置に分割する。ここでは、分割した後の光電変換装置の側面を良好にパッシベーションするため、図７Ｂに示すように、光電変換装置の周囲５４１（点線で示す部分）の酸化窒化シリコン膜５０６を除去する。この工程は、エッチング処理で行うことができる。
【００７４】
次に、窒化酸化シリコン膜５０５、酸化窒化シリコン膜５０６、導電膜４１１−４１４および光電変換層４５０を覆って、第２層目の層間絶縁膜を形成する。ここでは、図７Ｃに示すように、厚さ１００ｎｍの窒化酸化シリコン膜５０７および厚さ８００ｎｍの酸化シリコン膜５０８でなる２層の絶縁膜を形成する。
【００７５】
窒化酸化シリコン膜５０７は、ＰＥＣＶＤ装置でソースガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いて形成する。窒化酸化シリコン膜５０７はパッシベーション膜として機能する。窒化酸化シリコン膜５０７の代わりに窒化シリコン膜を形成してもよい。窒化シリコン膜はＰＥＣＶＤ装置でソースガスにＳｉＨ４、ＮＨ３およびＨ２を用いて形成することができる。また、酸化シリコン膜５０８は、ソースガスに、Ｏ２、およびテトラエトキシシラン（略称ＴＥＯＳ、化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いて、ＰＥＣＶＤ装置で形成する。酸化シリコン膜５０８の代わりに、ＰＥＣＶＤ装置で酸化窒化シリコン膜を形成してもよい。
【００７６】
次に、レジストのマスクを用いて、窒化酸化シリコン膜５０７および酸化シリコン膜５０８でなる積層膜をエッチングして、複数の開口を形成する。
【００７７】
次に、酸化シリコン膜５０８上に、第３層目の導電膜４２１、４２２を構成する導電膜を形成する。ここでは、スパッタ法で厚さ２００ｎｍのチタン膜を形成する。このチタン膜上にレジストのマスクを形成し、このマスクを用いてチタン膜をエッチングして、導電膜４２１、４２２を形成する（図８Ａ参照）。
【００７８】
次に、図８Ｂに示すように、窒化酸化シリコン膜５０１を残して、光電変換装置の周囲５４２（点線で示す部分）から、絶縁膜（５０２−５０８）を除去する。この工程は、エッチング処理で行うことができる。このように、集積回路の周囲から絶縁膜を除去するのは、図７Ｂの工程で酸化窒化シリコン膜５０６を除去したのと同様に、ガラス基板５００を分割した後の光電変換装置の側面を良好にパッシベーションするためである。
【００７９】
次に、図９Ａに示すように、厚さ１００ｎｍの窒化酸化シリコン膜５０９を形成する。窒化酸化シリコン膜５０９は、ＰＥＣＶＤ装置でソースガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いて形成する。窒化酸化シリコン膜５０９はパッシベーション膜として機能する。窒化酸化シリコン膜５０９によって、３層目の導電膜４２１、４２２、および全ての絶縁膜（５０１−５０８）の露出している面が覆われる。したがって、光電変換装置は、ガラス基板５００側はバリア膜である窒化酸化シリコン膜５０１でパッシベーションされ、かつ、電源端子３１１、３１２が形成される側は窒化酸化シリコン膜５０９でパッシベーションされている。このような構造により、光電変換装置に水分または有機物などの不純物の侵入を防ぐことができる。
【００８０】
次に、図９Ｂに示すように、封止膜５１０を形成する。封止膜５１０により、集積回路部の上面および側面が封止される。封止膜５１０の厚さは１μｍ以上が好ましく、１−３０μｍ程度とする。このように厚く形成するため、封止膜５１０は樹脂膜で形成することが好ましい。
【００８１】
次に、封止膜５１０上に電源端子３１１、および電源端子３１２を形成する。
【００８２】
本実施形態では、電源端子３１１、３１２を４層構造の導電膜で形成する。まず、１層目の導電膜４６１をスクリーン印刷法などの印刷法で形成する。本実施形態では、ニッケル粒子を含む導電性ペーストを用いて、スクリーン印刷法により導電膜４６１を厚さ１５μｍ程度に形成する。（図１０参照）
【００８３】
導電性ペーストは、樹脂でなるバインダーに金属粒子、または金属の粉体が分散している材料である。このような導電性ペーストを固化することで、導電性樹脂膜が形成される。よって、導電膜４６１は導電性樹脂膜で構成されているため、ハンダとの密着性に乏しい。そこで、電源端子３１１、３１２のハンダとの密着性を高めるため、導電膜４６１の上面にそれぞれ、メタルマスクを用いたスパッタ法で、所定の形状の導電膜を形成する。ここでは、図１１に示すように、導電膜４６１上に、それぞれ、３層構造の導電膜を形成する。１層目の導電膜は厚さ１５０ｎｍのチタン膜４６２であり、２層目の導電膜は厚さ７５０ｎｍのニッケル膜４６３であり、３層目の導電膜は厚さ５０ｎｍのＡｕ膜４６４である。以上の工程で、４層構造の電源端子３１１、３１２が完成する。
【００８４】
次に、光電変換装置の周囲５４２（図８Ｂの点線で示す部分）でガラス基板５００を切断し、１つずつの光電変換装置に分割する。ガラス基板５００の切断は、ダイシング法、レーザカット法などを用いることができる。ガラス基板５００を分断する前に、ガラス基板５００の裏面を研磨または研削して、ガラス基板５００を薄くすることもできる。ガラス基板５００を薄くしておくことで、ガラス基板５００を切断するために用いる切削工具の消耗を低減することができる。また、ガラス基板５００を薄くすることで、光電変換装置を薄くすることができる。例えば、０．５ｍｍ程度の厚さのガラス基板５００を０．２５ｍｍ程度に薄くすることができる。ガラス基板５００を薄くする場合、ガラス基板５００の裏面および側面を樹脂膜で覆い、ガラス基板５００を保護することが好ましい。
【００８５】
以上、保護回路のダイオードとトランジスタと、機能回路のトランジスタを用いて光電変換装置を作製する工程を説明した。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００８６】
（実施の形態６）
本実施の形態の一態様では、上記保護回路を用いて作製された光電変換装置の用途を説明する。
【００８７】
光電変換装置を電子機器に取り付けることで、光電変換装置のデジタル信号に基づいて電子機器の動作を制御することができる。例えば、表示パネルを備えた電子機器に光電変換装置を内蔵することで、光電変換装置により使用環境の照度を測定することができ、光電変換装置でえられたデジタル信号を用いて、表示パネルの輝度調節を行うことが可能になる。本実施形態では、図１２Ａ−図１２Ｆを用いて、このような電子機器のいくつかの例を説明する。
【００８８】
図１２Ａ、および図１２Ｂは携帯電話の外観図である。図１２Ａ、および図１２Ｂの携帯電話は、それぞれ、本体１１０１、表示パネル１１０２、操作キー１１０３、音声出力部１１０４および音声入力部１１０５を有する。さらに、本体１１０１には光電変換装置１１０６が設けられている。図１２Ａ、および図１２Ｂの携帯電話は、光電変換装置１１０６からの出力信号をもとに表示パネル１１０２の輝度を調節する機能を有する。さらに、図１２Ｂの携帯電話は、表示パネル１１０２のバックライトの輝度を検出する光電変換装置１１０７が本体１１０１に内蔵されている。
【００８９】
図１２Ｃはコンピュータの外観図である。コンピュータは、本体１１１１、表示パネル１１１２、キーボード１１１３、外部接続ポート１１１４、ポインティングデバイス１１１５などを有する。さらに、表示パネル１１１２のバックライトの輝度を検出する光電変換装置（図示せず）が本体１１１１に内蔵されている。
【００９０】
図１２Ｄは表示装置の外観図である。テレビ受像器、コンピュータのモニタなどが表示装置に該当する。本表示装置は、筐体１１２１、支持台１１２２、表示パネル１１２３などによって構成されている。筐体１１２１には、表示パネル１１２３のバックライトの輝度を検出する光電変換装置（図示せず）が内蔵されている。
【００９１】
図１２Ｅは、正面方向から見たデジタルカメラの外観図であり、図１２Ｆは背面方向から見たデジタルカメラの外観図である。デジタルカメラは、リリースボタン１１３１、メインスイッチ１１３２、ファインダ窓１１３３、フラッシュライト１１３４、レンズ１１３５、鏡胴１１３６、筺体１１３７、ファインダ接眼窓１１３８、表示パネル１１３９、および操作ボタン１１４０などを有する。光電変換装置をデジタルカメラに組み込むことにより、光電変換装置によって撮影環境の輝度を感知することができる。光電変換装置で検出された電気信号をもとに、露出調整、シャッタースピード調節などを行うことができる。
【００９２】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【実施例１】
【００９３】
上記保護回路の原理を説明する為、回路シミュレータによる検証を行った。図１３は図１の回路の１１の点と、図２の１２１の点と、図３の回路の１３１の点での電位を比較したものである。同じ電位をかけた場合に図１の回路の方がＳＩＧ．端子に印加される電位の上昇が抑えられていることがわかる。また、図２の回路よりも図１の回路の方が低電圧側でのＥＳＤ電位の落ち込みが大きい傾向が見られている。これは横接合ＰＩＮダイオードではＥＳＤ電位がブレイクダウン電圧近傍になるとＥＳＤによる電荷が逃しづらくなるがダイオード接続ＴＦＴを追加することによって電位を落としやすくしているためである。なおダイオード接続ＴＦＴ１０１、１３０１のゲート絶縁膜の厚さは３０ｎｍ、チャネルの長さは５０μｍ、チャネル幅は５０μｍ、横接合ＰＩＮダイオード１０２、１０３、１２０１、１２０２、１３０１、１３０２のシリコンの厚さは６６ｎｍ、幅は８００μｍである。また、Ｓｉ抵抗１０４、１２０３、１３０３の抵抗は１００ｋΩとした。また、横接合ＰＩＮダイオードのブレイクダウン電圧を８０Ｖとした。
【実施例２】
【００９４】
図１４は、図１の回路のＳＩＧ．端子に流れる電流と、横接合ＰＩＮダイオード１０２に流れる電流と、ダイオード接続ＴＦＴ１０１に流れる電流を計算したものである。ＥＳＤ電流はある程度まで横接合ＰＩＮダイオードとダイオード接続ＴＦＴで逃せているが、ＥＳＤ電位が横接合ＰＩＮダイオードのブレイクダウン電圧近傍になると、ダイオード接続ＴＦＴのみでＥＳＤによる電荷を逃がし始めていることが分かる。
【００９５】
図１５はＥＳＤ印加直後については、ダイオード接続ＴＦＴよりも横接合ＰＩＮダイオードの方が早くＥＳＤによる電荷を逃がしていることが分かる。
【実施例３】
【００９６】
図１６は、図１の回路と、図２の回路と、図３の回路を作製し、ＳＩＧ．端子に高電位を印加した結果であるが、図２の回路に比べ、図１の回路や図３の回路の方が、ＥＳＤ破壊電圧が高かった。
【００９７】
本実施の形態の一態様の回路によれば、横接合ＰＩＮダイオードによって、ＥＳＤ電位の上昇を抑え、ダイオード接続ＴＦＴのゲート絶縁膜破壊の確率を抑えることができる。また、ダイオード接続ＴＦＴによって、横接合ＰＩＮダイオードで逃がしにくい低電圧のＥＳＤを逃すことができる。
【００９８】
本発明は以上の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以上に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【符号の説明】
【００９９】
３０１    フォトダイオード
３０５    トランジスタ
３１１    電源端子
３１２    電源端子
３２１    横接合ダイオード
４００    半導体膜
４０１    Ｎ型不純物領域
４０２    Ｐ型不純物領域
４０３    高抵抗領域
４０５    半導体膜
４０６    Ｎ型高濃度不純物領域
４０７    低濃度不純物領域
４０８    チャネル形成領域
４１０    導電膜
４１１    導電膜
４２１    導電膜
４５０    光電変換層
４５１    Ｐ型非晶質シリコン膜
４５１    非晶質シリコン膜
４５２    Ｉ型非晶質シリコン膜
４５３    Ｎ型非晶質シリコン膜
４６１    導電膜
４６２    チタン膜
４６３    ニッケル膜
４６４    Ａｕ膜
５００    ガラス基板
５０１    窒化酸化シリコン膜
５０２    酸化窒化シリコン膜
５０３    酸化窒化シリコン膜
５０４    酸化窒化シリコン膜
５０４    膜
５０５    窒化酸化シリコン膜
５０６    酸化窒化シリコン膜
５０７    窒化酸化シリコン膜
５０７      窒化酸化シリコン膜
５０８    酸化シリコン膜
５０９    窒化酸化シリコン膜
５１０    封止膜
５２０    非晶質シリコン膜
５２１    結晶性シリコン膜
５２５    窒化タンタル膜
５２６    タングステン膜
５２７    レジストマスク
５２８    レジストマスク
５２９    レジストマスク
５３０    低濃度不純物領域
５３１    低濃度不純物領域
５４１    周囲
５４２    周囲
１１０１    本体
１１０２    表示パネル
１１０３    操作キー
１１０４    音声出力部
１１０５    音声入力部
１１０６    光電変換装置
１１０７    光電変換装置
１１１１    本体
１１１２    表示パネル
１１１３    キーボード
１１１４    外部接続ポート
１１１５    ポインティングデバイス
１１２１    筐体
１１２２    支持台
１１２３    表示パネル
１１３１    リリースボタン
１１３２    メインスイッチ
１１３３    ファインダ窓
１１３４    フラッシュライト
１１３５    レンズ
１１３７    筺体
１１３８    ファインダ接眼窓
１１３９    表示パネル
１１４０    操作ボタン
１１４６    鏡胴
１０１    ダイオード接続トランジスタ
１０２    ダイオード
１０３    ダイオード
１０４    抵抗
１２０１    ダイオード
１２０２    ダイオード
１３０１    ダイオード接続トランジスタ
１３０２    ダイオード
１７０４    Ｎチャネル型トランジスタ
１７０５    Ｐチャネル型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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