(57)【要約】【課題】導電プラグの酸化を抑止し、コンタクト抵抗の安定化された信頼性の高い半導体装置を実現する。【解決手段】下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００と、導電プラグ１１０との間に、酸化しても導電性を有する導電材料（例えば金属）からなる導電層１１２を形成し、ここでは、導電プラグ１１０の下地膜を導電層１１２（Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を材料として形成される。）とする。【選択図】図１
2010206213.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された導電構造と、
前記導電構造と電気的に接続される導電プラグと、
前記導電構造と前記導電プラグとの間に形成された、酸化しても導電性を有する導電材料を含む導電層と
を含むことを特徴とする半導体装置。
【請求項２】
前記導電材料は、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電層上又は前記導電層下に、水素の透過を抑制する導電性保護膜を更に含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記水素の透過を抑制する導電材料は、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を含有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記導電構造は、下部電極と上部電極との間に誘電体膜を挟持してなるキャパシタ構造であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
下部電極と上部電極との間に誘電体膜を挟持してなるキャパシタ構造を更に含み、
前記導電構造は、配線であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記導電構造は、上層部に貴金属層を有しており、
前記貴金属層は、当該貴金属の触媒作用を抑制する触媒被毒物質を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記触媒被毒物質は、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
半導体基板の上方に導電構造を形成する工程と、
前記導電構造上に、酸化しても導電性を有する導電材料を含む導電層を形成する工程と、
前記導電構造及び前記導電層を覆うように絶縁膜を形成する工程と、
前記絶縁膜に前記導電層の表面の一部を露出させる開口を形成する工程と、
前記開口を充填してなる導電プラグを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電構造との接続に導電プラグを用いた半導体装置及びその製造方法に関し、特に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置を主な対象とする。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【０００３】
強誘電体キャパシタは、外部からの水素ガスや水分により容易にその特性が劣化する。また、エッチング加工などによっても容易にその特性が劣化してしまう。そのため、高温アニールによるキャパシタ特性の回復が必須となっている。そこで、強誘電体キャパシタ構造を構成する上部電極及び下部電極の材料として、高温アニールに耐える貴金属や貴金属酸化物が多用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２３０３８２号公報
【特許文献２】特開２００３−１１００９５号公報
【特許文献３】特開２００４−３０３９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＦｅＲＡＭでは、強誘電体キャパシタ構造の上部電極として白金(Ｐｔ)等の貴金属や貴金属酸化物と貴金属との積層膜が広く使用されている。しかしながら、Ｐｔなどの貴金属は触媒作用を有しており、上部電極を構成する導電性酸化物膜中や強誘電体キャパシタ構造が埋め込まれている絶縁膜中に存在する酸素、或いは外部より侵入した酸素を活性化させる作用がある。強誘電体キャパシタ構造上には、ＴｉＮ／Ｔｉ等の導電性の下地膜（グルー膜）を介してタングステン（Ｗ）等を材料とした導電プラグが形成されるが、上記のように活性化された酸素は、グルー膜や導電プラグを酸化する。その結果、コンタクト抵抗が増大して、強誘電体キャパシタ構造に十分な電圧が印加されないという問題がある。貴金属の触媒作用により生ずる活性化された酸素は、常温でもグルー膜や導電プラグを酸化する能力がある。
【０００６】
また、上部電極中にＰｔ等の貴金属層がない場合、即ち触媒が存在しない場合でも、導電プラグを形成する際の、ＣＶＤ法によるＷ成長時や、ビア孔を形成した後に強誘電体膜に施す高温の回復アニールにより酸素が活性化される。この活性化された酸素により、グルー膜や導電プラグが酸化されてしまう。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、導電プラグの酸化を抑止し、コンタクト抵抗を安定化させて信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成された導電構造と、
前記導電構造と電気的に接続される導電プラグと、シリサイド材料からなり、前記導電プラグの側面から底面にかけて覆い、前記底面の部分で前記導電構造と前記導電プラグとに挟持される導電性を有する下地膜とを含む。
【０００９】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成された導電構造と、前記導電構造と電気的に接続される導電プラグと、前記導電構造と前記導電プラグとの間に形成された、酸化しても導電性を有する導電性材料を含む導電層とを含む。
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、上層部に貴金属層を有する導電構造と、前記導電構造と電気的に接続される導電プラグとを含み、前記貴金属層は、当該貴金属の触媒作用を抑制する触媒被毒物質を含む。
【００１１】
本発明の半導体装置の製造方法は、半導体基板の上方に導電構造を形成する工程と、前記導電構造を覆う絶縁膜を形成する工程と、前記絶縁膜に前記導電構造の表面の一部を露出させる開口を形成する工程と、前記開口の内壁面を覆うように、シリサイド材料からなる下地膜を形成する工程と、前記下地膜を介して前記開口を充填してなる導電プラグを形成する工程とを含む。
【００１２】
本発明の半導体装置の製造方法は、半導体基板の上方に導電構造を形成する工程と、前記導電構造上に、酸化しても導電性を有する導電性材料を含む導電層を形成する工程と、前記導電構造及び前記導電層を覆うように絶縁膜を形成する工程と、前記絶縁膜に前記導電層の表面の一部を露出させる開口を形成する工程と、前記開口を充填してなる導電プラグを形成する工程とを含む。
【００１３】
本発明の半導体装置の製造方法は、半導体基板の上方に、上層部に貴金属層を有する導電構造を形成する工程と、前記導電構造を覆うように絶縁膜を形成する工程と、前記絶縁膜に前記導電構造の表面の一部を露出させる開口を形成する工程と、前記開口を充填してなる導電プラグを形成する工程とを含み、前記貴金属層内に、当該貴金属の触媒作用を抑制する触媒被毒物質を添加する。
【発明の効果】
【００１４】
本発明によれば、導電プラグの酸化を抑止し、コンタクト抵抗の安定化された信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の基本骨子を説明するための概略断面図である。
【図２】本発明の第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７】第１の実施形態の変形例１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８】第１の実施形態の変形例１の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図９】第１の実施形態の変形例２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１０】第１の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である
【図１１】第１の実施形態の変形例４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態の変形例４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態の変形例４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１４】第１の実施形態の変形例５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１５】図１４に引き続き、第１の実施形態の変形例５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１６】図１５に引き続き、第１の実施形態の変形例５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１７】第１の実施形態の変形例５の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図１８】第１の実施形態の変形例５の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図１９】第１の実施形態の変形例６によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２０】第１の実施形態の変形例７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２１】第１の実施形態の変形例７の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図２２】第１の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２３】図２２に引き続き、第１の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２４】図２３に引き続き、第１の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２５】第１の実施形態の変形例９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２６】第１の実施形態の変形例１０によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２７】第１の実施形態の変形例１１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２８】図２７に引き続き、第１の実施形態の変形例１１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２９】図２８に引き続き、第１の実施形態の変形例１１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図３０】第１の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図３１】図３０に引き続き、第１の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図３２】図３１に引き続き、第１の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図３３】第１の実施形態の変形例１２の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図３４】第１の実施形態の変形例１２の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図３５】第１の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図３６】図３５に引き続き、第１の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図３７】図３６に引き続き、第１の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図３８】本発明の第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３９】図３８に引き続き、本発明の第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４０】図３９に引き続き、本発明の第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４１】図４０に引き続き、本発明の第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４２】図４１に引き続き、本発明の第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４３】第２の実施形態の変形例１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図４４】第２の実施形態の変形例１の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図４５】第２の実施形態の変形例２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図４６】図４５に引き続き、第２の実施形態の変形例２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図４７】図４６に引き続き、第２の実施形態の変形例２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図４８】図４７に引き続き、第２の実施形態の変形例２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図４９】第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５０】図４９に引き続き、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５１】図５０に引き続き、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５２】図５１に引き続き、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５３】第２の実施形態の変形例４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５４】第２の実施形態の変形例５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５５】図５４に引き続き、第２の実施形態の変形例５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５６】第２の実施形態の変形例６によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５７】第２の実施形態の変形例７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５８】図５７に引き続き、第２の実施形態の変形例７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図５９】図５８に引き続き、第２の実施形態の変形例７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６０】第２の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６１】図６０に引き続き、第２の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６２】図６１に引き続き、第２の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６３】第２の実施形態の変形例８の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図６４】第２の実施形態の変形例８の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図６５】第２の実施形態の変形例９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６６】第２の実施形態の変形例１０によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６７】図６６に引き続き、第２の実施形態の変形例１０によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６８】図６７に引き続き、第２の実施形態の変形例１０によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６９】図６８に引き続き、第２の実施形態の変形例１０によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７０】第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７１】図７０に引き続き、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７２】図７１に引き続き、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７３】図７２に引き続き、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７４】第２の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７５】図７４に引き続き、第２の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７６】図７５に引き続き、第２の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７７】図７６に引き続き、第２の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７８】第２の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７９】図７８に引き続き、第２の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８０】図７９に引き続き、第２の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８１】図８０に引き続き、第２の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８２】第２の実施形態の変形例１４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８３】図８２に引き続き、第２の実施形態の変形例１４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８４】第２の実施形態の変形例１５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８５】図８４に引き続き、第２の実施形態の変形例１５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８６】第２の実施形態の変形例１６によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８７】第２の実施形態の変形例１７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８８】図８７に引き続き、第２の実施形態の変形例１７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８９】図８８に引き続き、第２の実施形態の変形例１７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９０】第２の実施形態の変形例１８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９１】図９０に引き続き、第２の実施形態の変形例１８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９２】図９１に引き続き、第２の実施形態の変形例１８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９３】第２の実施形態の変形例１８の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図９４】第２の実施形態の変形例１８の他の例によるＦｅＲＡＭの構成を示す概略断面図である。
【図９５】第２の実施形態の変形例１９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９６】図９５に引き続き、第２の実施形態の変形例１９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９７】図９６に引き続き、第２の実施形態の変形例１９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９８】図９７に引き続き、第２の実施形態の変形例１９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【発明を実施するための形態】
【００１６】
−本発明の基本骨子−
本発明者は、導電プラグの酸化を抑止すべく、ＦｅＲＡＭの強誘電体キャパシタ構造と、上部の配線とを接続する導電プラグを形成するに際して、強誘電体キャパシタ構造と導電プラグとの間に酸素非透過性の導電体を設けることに想到した。本発明では、この酸素非透過性の導電体を具体化したものとして、以下の緒構成を提起する。図１の各図においては、理解を容易にするために強誘電体キャパシタ構造、配線及び両者を接続する導電プラグのみを示し、これらを埋設する絶縁膜等の記載を省略する。
【００１７】
基本構成（１）では、導電プラグの下地膜として、酸素の透過し難い導電膜であるシリサイド膜を形成する。
詳細には、図１（ａ）に示すように、下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００と、導電プラグ１１０（プラグを構成する導電物は例えばタングステン（Ｗ））との間に、シリサイド膜１１１を形成する。ここでは、導電プラグ１１０の下地膜をシリサイド膜１１１（例えば膜厚５０ｎｍ程度）とする場合を例示する。上部電極１０３は導電性酸化物であるＩｒＯx膜１０３ａ（典型的にはｘ＝２）と貴金属であるＰｔ膜１０３ｂとが積層されており、Ｐｔ膜１０３ｂと導電プラグ１１０との間がシリサイド膜１１１で隔てられた構成となる。このシリサイド膜１１１により、ＩｒＯx膜１０３ａに起因して活性化された酸素、及びＰｔ膜１０３ｂに起因して活性化された酸素等の導電プラグ１１０への浸入が抑止され、導電プラグ１１０の酸化が防止される。
【００１８】
シリサイド膜１１１としては、例えば、Ｔｉシリサイド、Ｃｏシリサイド、Ｍｏシリサイド、Ｎｂシリサイド、Ｔａシリサイド、Ｗシリサイド、Ｖシリサイドから選ばれた少なくとも１種が好適である。
【００１９】
基本構成（２）では、強誘電体キャパシタ構造と導電プラグとの間に、酸化しても導電性を有する金属からなる導電層を形成する。
詳細には、図１（ｂ）に示すように、下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００と、導電プラグ１１０との間に、酸化しても導電性を有する導電材料（例えば金属）からなる導電層１１２を形成する。ここでは、導電プラグ１１０の下地膜を導電層１１２（例えば膜厚５０ｎｍ程度）とする場合を例示する。上部電極１０３は導電性酸化物であるＩｒＯx膜１０３ａ（典型的にはｘ＝２）と貴金属であるＰｔ膜１０３ｂとが積層されており、Ｐｔ膜１０３ｂと導電プラグ１１０との間が導電層１１２で隔てられた構成となる。この導電層１１２は、言わば自身が酸素するために酸素を吸収するも、酸化しても導電性を保つために導電プラグ１１０の電気的接続機能が損なわれることはない。この導電層１１２により、ＩｒＯx膜１０３ａに起因して活性化された酸素、及びＰｔ膜１０３ｂに起因して活性化された酸素等の導電プラグ１１０への浸入が抑止され、導電プラグ１１０の酸化が防止される。
【００２０】
導電層１１２としては、例えば、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものが好適である。
【００２１】
基本構成（３）では、下部電極の上層部として貴金属層を形成する場合に、この貴金属層に、当該貴金属の触媒作用を抑制する触媒被毒物質を含有させる。
詳細には、図１（ｃ）に示すように、下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００において、上部電極１０３が導電性酸化物であるＩｒＯx膜１０３ａ（典型的にはｘ＝２）と貴金属であるＰｔ膜１０３ｂとが積層されてなる場合に、このＰｔ膜１０３ｂに、Ｐｔの触媒作用を抑制する触媒被毒物質を含有させる。この構成により、Ｐｔ膜１０３ｂの酸素の触媒作用が抑制されるため、Ｐｔ膜１０３ｂが自身の持つ触媒作用により阻害されることなく本来の機能である酸化防止機能を奏することができる。このＰｔ膜１０３ｂにより、ＩｒＯx膜１０３ａに起因して活性化された酸素の導電プラグ１１０への浸入が抑止されるとともに、Ｐｔ膜１０３ｂにおける酸素の活性化が抑制され、導電プラグ１１０（ここでは、下地膜は例えばＴｉＮ）の酸化が防止される。
【００２２】
Ｐｔ膜１０３ｂに含有させる触媒被毒物質としては、例えば、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含むものが好適である。
【００２３】
この点、特許文献１，２では、上部電極と接続されるＷプラグの下地膜にＴｉＳｉＮを用いる構成が開示されている。ここで、ＴｉＳｉＮはＷプラグの絶縁膜中への金属拡散を防止すべく設けられたものであり、組成は類似するものの、その機能は本発明とは全く異なるものであって、両者は別発明である。
【００２４】
また、特許文献３では、Ｗプラグの酸化を防止すべく、Ｗプラグ上にＴｉＡｌＮを形成して、いわゆるローカルインターコネクトを構成する旨が開示されている。しかしながら、ＴｉＡｌＮをＷプラグの酸化防止膜として用いるには、プラズマ処理を行うことが必須であり、製造工程を煩雑化させてしまうという問題がある。
【００２５】
各基本構成（１）〜基本構成（３）に加えて、導電プラグ１１０への水素（及び水）の浸入をも抑止すべく、基本構成（１）ではシリサイド膜１１１上又はシリサイド膜１１１下に、基本構成（２）では導電層１１２上又は導電層１１２下に、基本構成（３）ではＰｔ膜１０３ｂ上に、それぞれ水素の透過を抑制する導電性保護膜（不図示：例えばナイトライド系材料（ＴｉＡｌＮ等）を形成することが好適である。この構成により、導電プラグ１１０への酸素の浸入抑止とともに水素の浸入抑止が実現し、導電プラグへの酸素及び水素の浸入という、キャパシタ構造、特に強誘電体キャパシタ構造を有する半導体メモリで問題視されている懸念事項を、徒に構成を複雑化させることなく、また、徒に製造工程を増加させることなく、可及的に解決することができる。
【００２６】
ここで、基本構成（１）については、上記の下地膜（シリサイド膜１１１に相当）を以下の２層構造とすることができる。
１）ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／シリサイド：膜厚２０ｎｍ程度
２）シリサイド：膜厚５０ｎｍ程度／Ｔｉ：膜厚２０ｎｍ程度
【００２７】
また、基本構成（１）については、上記の下地膜（シリサイド膜１１１に相当）を以下の３層構造とすることができる。
ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／シリサイド：膜厚１０ｎｍ〜２０ｎｍ程度／Ｔｉ：膜厚１０ｎｍ〜２０ｎｍ程度
【００２８】
基本構成（２）については、上記の下地膜（導電層１１２に相当）を以下の２層構造とすることができる。
１）ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚２０ｎｍ程度
２）酸化しても導電性を有する導電材料：膜厚５０ｎｍ程度／Ｔｉ：膜厚２０ｎｍ程度
【００２９】
また、基本構成（２）については、上記の下地膜（導電層１１２に相当）を以下の３層構造とすることができる。
ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚１０ｎｍ〜２０ｎｍ程度／Ｔｉ：膜厚１０ｎｍ〜２０ｎｍ程度
【００３０】
基本構成（１），（２）を共に有する構成も好適である。この場合、上記の下地膜（シリサイド膜１１１又は導電層１１２に相当）を以下の２層構造とすることができる。
１）シリサイド：膜厚５０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚２０ｎｍ程度
２）酸化しても導電性を有する導電材料：膜厚５０ｎｍ程度／シリサイド膜厚２０ｎｍ程度
【００３１】
また、基本構成（１），（２）を共に有する構成では、上記の下地膜（シリサイド膜１１１又は導電層１１２に相当）を以下の３層構造とすることができる。
１）シリサイド：膜厚５０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚１０ｎｍ〜２０ｎｍ程度／Ｔｉ：膜厚１０ｎｍ〜２０ｎｍ程度
２）酸化しても導電性を有する導電材料：膜厚５０ｎｍ程度／シリサイド：膜厚１０ｎｍ〜２０ｎｍ程度／Ｔｉ：膜厚１０ｎｍ〜２０ｎｍ程度
３）ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚１０ｎｍ〜２０ｎｍ程度／シリサイド：膜厚１０ｎｍ〜２０ｎｍ程度
４）ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／シリサイド：膜厚１０ｎｍ〜２０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚１０ｎｍ〜２０ｎｍ程度
【００３２】
また、基本構成（１），（２）を共に有する構成では、上記の下地膜（シリサイド膜１１１又は導電層１１２に相当）を以下の４層構造とすることができる。
１）ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚１０ｎｍ〜２０ｎｍ程度／シリサイド：膜厚１０ｎｍ〜２０ｎｍ程度／Ｔｉ：膜厚１０ｎｍ〜２０ｎｍ程度
２）ナイトライド系材料（ＴｉＡｌＮ等）：膜厚５０ｎｍ程度／シリサイド：膜厚１０ｎｍ〜２０ｎｍ程度／酸化しても導電性を有する導電材料：膜厚１０ｎｍ〜２０ｎｍ程度／Ｔｉ：膜厚１０ｎｍ〜２０ｎｍ程度
【００３３】
なお、上記の構成（１）〜構成（３）では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方でとる、いわゆるプレーナ型のＦｅＲＡＭを例示したが、本発明はこれに限定されるものではない。例えば、下部電極を強誘電体キャパシタ構造の下方で、上部電極を強誘電体キャパシタ構造の上方でそれぞれ導通をとる、いわゆるスタック型の強誘電体キャパシタ構造にも適用可能である。
【００３４】
また、上記の構成（１）〜構成（３）では、着目する導電構造を強誘電体キャパシタ構造として、強誘電体キャパシタ構造上に形成される導電プラグの酸化抑止を中心に説明したが、本発明はこれに限定されるものではない。例えば、着目する導電構造を配線とし、強誘電体キャパシタ構造の上方に形成される配線同士を接続する導電プラグについて、構成（１）〜構成（３）を適用しても好適である。例えばＦｅＲＡＭでは、上層の各配線を導電プラグで接続する際にも、下層に存する強誘電体キャパシタ構造から酸素が発生することにより導電プラグが酸化し易いという問題があるが、これらの構成を採れば、上述と同様に当該導電プラグの酸化を防止することが可能である。
【００３５】
−本発明を適用した具体的な緒実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の緒実施形態では、本発明をＦｅＲＡＭに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
【００３６】
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方でとる、いわゆるプレーナ型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図２〜図６は、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００３７】
先ず、図２（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００３８】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００３９】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００４０】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００４１】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００４２】
続いて、図２（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１及び層間絶縁膜２２ａを順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２ａを順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００４３】
続いて、図２（ｃ）に示すように、層間絶縁膜２２ｂ及び保護膜２３を順次形成する。なお、図２（ｃ）以下の各図では、図示の便宜上、層間絶縁膜２２ａから上部の構成のみを示し、シリコン半導体基板１０やＭＯＳトランジスタ２０等の図示を省略する。
詳細には、先ず、層間絶縁膜２２ａ上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜２２ｂを形成する。その後、層間絶縁膜２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００４４】
次に、層間絶縁膜２２ｂ上に、後述する強誘電体キャパシタ構造の強誘電体膜への水素・水の浸入を防止するための保護膜２３を形成する。保護膜２３としては、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。その後、保護膜２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。
【００４５】
続いて、図２（ｄ）に示すように、下部電極層２４、強誘電体膜２５及び上部電極層２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２５をアニール処理して当該強誘電体膜２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【００４６】
次に、強誘電体膜２５上に上部電極層２６を堆積形成する。
上部電極層２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ2膜２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ2膜２６ａ上に、反応性スパッタ法によりＩｒＯ2膜２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。そして、ＩｒＯ2膜２６ｂ上に、当該ＩｒＯ2膜２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２６ａ，２６ｂ及びＰｔ膜２６ｃから上部電極層２６が構成される。なお、上部電極層２６において、ＩｒＯ2膜２６ａ，２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２６ｃの形成を省略することも可能である。
【００４７】
続いて、図３（ａ）に示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。
【００４８】
続いて、図３（ｂ）に示すように、強誘電体膜２５を加工する。
詳細には、強誘電体膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜２５のパターニングの後に、強誘電体膜２５をアニール処理して当該強誘電体膜２５の機能回復を図る。
【００４９】
続いて、図３（ｃ）に示すように、強誘電体膜２５への水素・水の浸入を防止するための保護膜２７を形成する。
詳細には、強誘電体膜２５及び上部電極３１を覆うように下部電極層２４上に、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚５０ｎｍ程度に堆積し、保護膜２７を形成する。その後、保護膜２７をアニール処理する。
【００５０】
続いて、図３（ｄ）に示すように、保護膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
詳細には、保護膜２７及び下部電極層２４を、加工された強誘電体膜２５に整合させて下部電極層２４が強誘電体膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、上部電極３１の上面から上部電極３１及び強誘電体膜２５の側面、下部電極層２４の上面にかけて覆うように保護膜２７が残る。その後、保護膜２７をアニール処理する。
【００５１】
続いて、図４（ａ）に示すように、保護膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２８を形成する。その後、保護膜２８をアニール処理する。
【００５２】
続いて、図４（ｂ）に示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を保護膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００５３】
続いて、図４（ｃ）に示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、保護膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
【００５４】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ｂを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００５５】
続いて、図５（ａ）に示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク３７を形成する。次に、ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。
【００５６】
次に、レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
そして、主にハードマスク３７を用い、上部電極３１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び保護膜２８，２７をドライエッチングする。このドライエッチングでは、上部電極３１の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【００５７】
続いて、図５（ｂ）に示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【００５８】
続いて、図５（ｃ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
本実施形態では、上部電極３１から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ３４，３５の酸化を抑止すべく、酸素非透過性の導電体として、プラグ３４，３５の下地膜としてシリサイド膜を形成する。具体的には、ビア孔３４ａ，３５ａの各壁面を覆うように、シリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）６１，６２を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【００５９】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【００６０】
そして、ＣＶＤ法により、グルー膜６１，６２を介してビア孔３４ａ，３５ａをそれぞれ埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜６１，６２を研磨し、ビア孔３４ａ，３５ａ内をグルー膜６１，６２を介してそれぞれＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００６１】
本例では、ビア孔３４ａ，３５ａ内を埋め込むＷが酸素非透過性のシリサイド膜であるグルー膜６１，６２により底面から側面にかけて覆われ、Ｗと上部電極３１とがグルー膜６１，６２で隔てられているため、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ３４，３５への浸入が抑止され、プラグ３４，３５の酸化が防止される。
【００６２】
なお、本実施形態では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜を適用する場合について例示したが、ＭＯＳトランジスタ２０と接続されるプラグ３６のグルー膜にも同様にシリサイド膜及び水素の透過を抑制する導電性保護膜を適用しても良い。
【００６３】
続いて、図６（ａ）に示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、先ず、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００６４】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。
【００６５】
続いて、図６（ｂ）に示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、先ず、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００６６】
次に、第１の配線４５と接続されるプラグ４７を形成する。
第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【００６７】
次に、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００６８】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。なお、配線膜５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。
【００６９】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。
【００７０】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【００７１】
−変形例−
ここで、第１の実施形態の緒変形例について説明する。なお、第１の実施形態と対応する構成部材等については同符号を付す。
【００７２】
（変形例１）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０と接続される導電プラグのグルー膜を、シリサイド膜と水素の浸入を防止する導電性保護膜との積層構造とする点で相違する。
図７は、第１の実施形態の変形例１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【００７３】
先ず、第１の実施形態と同様に、図２（ａ）〜図５（ｂ）の各工程を経る。
続いて、図７（ａ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
本例では、上部電極３１から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ３４，３５の酸化を抑止するとともに、プラグ３４，３５への水素の浸入も防止すべく、酸素非透過性の導電体として、プラグ３４，３５の下地膜をシリサイド膜及び水素の浸入を抑制する膜で形成する。具体的には、ビア孔３４ａ，３５ａの各壁面を覆うように、シリサイド膜５５ａ，５６ａ、例えばＴｉシリサイド（ＴｉＳｉ）膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＮ膜５５ｂ，５６ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）５５，５６を形成する。
【００７４】
ここで、シリサイド膜５５ａ，５６ａを形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【００７５】
シリサイド膜５５ａ，５６ａとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【００７６】
そして、ＣＶＤ法により、グルー膜５５，５６を介してビア孔３４ａ，３５ａをそれぞれ埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜５５，５６を研磨し、ビア孔３４ａ，３５ａ内をグルー膜５５，５６を介してそれぞれＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００７７】
本例では、ビア孔３４ａ，３５ａ内を埋め込むＷが、酸素非透過性のシリサイド膜と水素の透過を抑制する導電性保護膜との積層構造とされたグルー膜５５，５６により底面から側面にかけて覆われ、Ｗと上部電極３１とがグルー膜５５，５６で隔てられているため、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ３４，３５への浸入が抑止され、プラグ３４，３５の酸化が防止されるとともに、プラグ３４，３５への水素の浸入も防止される。
【００７８】
そして、第１の実施形態と同様に、図６（ａ），図６（ｂ）の各工程を経て、図７（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【００７９】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜及び水素の透過を抑制する導電性保護膜の積層膜を適用する場合について例示したが、ＭＯＳトランジスタ２０と接続されるプラグ３６のグルー膜にも同様に当該積層膜を適用しても良い。
【００８０】
また、本例では、グルー膜５５，５６をシリサイド膜５５ａ，５６ａとＴｉＮ膜５５ｂ，５６ｂとの積層構造として形成したが、図８（図７（ａ）に相当する）に示すように、各膜の積層状態を逆にし、グルー膜５５，５６をＴｉＮ膜５５ｂ，５６ｂとシリサイド膜５５ａ，５６ａとの積層構造として形成しても良い。
【００８１】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５の酸化を抑止するとともに、プラグ３４，３５への水素の浸入をも抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【００８２】
（変形例２）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０の上層に位置する配線間を接続する導電プラグのグルー膜にシリサイド膜を適用する点で相違する。
図９は、第１の実施形態の変形例２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【００８３】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図９（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００８４】
続いて、図９（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４７ａを形成する。なお、図９（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４７を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。
【００８５】
続いて、図９（ｃ）に示すように、第１の配線４５と接続されるプラグ４７を形成する。
詳細には、強誘電体キャパシタ構造３０から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ４７の酸化を抑止すべく、酸素非透過性の導電体として、プラグ４７の下地膜をシリサイド膜により形成する。具体的には、ビア孔４７ａの内壁面を覆うように、層間絶縁膜４６上にシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚２０ｎｍ〜５０ｎｍ程度に形成し、下地膜（グルー膜）６３を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【００８６】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【００８７】
そして、ＣＶＤ法により、グルー膜６３を介してビア孔４７ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜４６をストッパーとしてＷ膜及びグルー膜６３を研磨し、ビア孔４７ａをグルー膜６３を介してＷで埋め込むプラグ４７を形成する。
【００８８】
本例では、ビア孔４７ａ内を埋め込むＷが酸素非透過性のシリサイド膜であるグルー膜６３により底面から側面にかけて覆われ、Ｗとその下層に存する強誘電体キャパシタ構造３０とがグルー膜６３で隔てられているため、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４７への浸入が抑止され、プラグ４７の酸化が防止される。
【００８９】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜を適用するとともに、第１の配線４５と接続されるプラグ４７のグルー膜にシリサイド膜を適用する場合について例示したが、特にプラグ４７の酸化防止を達成することを重要視して、第１の配線４５と接続されるプラグ４７のグルー膜のみにシリサイド膜を適用しても良い。
【００９０】
続いて、図９（ｄ）に示すように、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。
詳細には、バリアメタル膜５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００９１】
続いて、図９（ｅ）に示すように、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。
【００９２】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、プラグ４７と同様に、上層配線間を接続するプラグ（Ｗからなるプラグ）のグルー膜に、上記のようなシリサイド膜を適用する。
【００９３】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【００９４】
（変形例３）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０の上層に位置する配線間を接続する導電プラグのグルー膜にシリサイド膜を適用する点で相違する。
図１０は、第１の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【００９５】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図１０（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００９６】
続いて、図１０（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４７ａを形成する。なお、図１０（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４７等を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。
【００９７】
続いて、図１０（ｃ）に示すように、第１の配線４５と接続されるプラグ４７を形成する。
詳細には、強誘電体キャパシタ構造３０から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ４７の酸化を抑止すべく、酸素非透過性の導電体として、プラグ４７の下地膜をシリサイド膜により形成する。具体的には、ビア孔４７ａの内壁面を覆うように、層間絶縁膜４６上にシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚２０ｎｍ〜５０ｎｍ程度に形成し、下地膜（グルー膜）６３ａを形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【００９８】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【００９９】
そして、ＣＶＤ法により、グルー膜６３ａを介してビア孔４７ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜４６をストッパーとしてＷ膜及びグルー膜６３ａを研磨し、ビア孔４７ａをグルー膜６３ａを介してＷで埋め込むプラグ４７を形成する。
【０１００】
続いて、図１０（ｄ）に示すように、全面にスパッタ法等によりシリサイド膜６３ｂ、バリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。
詳細には、シリサイド膜６３ｂとしては、グルー膜６３ａと同様に、Ｔｉシリサイド（ＴｉＳｉ）を用いて膜厚２００ｎｍ程度に形成する。シリサイド膜６３ｂとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０１０１】
ここで、グルー膜６３ａと同様に、シリサイド膜６３ｂを形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０１０２】
バリアメタル膜５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０１０３】
続いて、図１０（ｅ）に示すように、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２、バリアメタル膜５１及びシリサイド膜６３ｂを配線形状に加工し、第２の配線５４をパターン形成する。
【０１０４】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、プラグ４７と同様に、上層配線間を接続するプラグ（Ｗからなるプラグ）のグルー膜に、上記のようなシリサイド膜を適用する。
【０１０５】
本例では、ビア孔４７ａ内を埋め込むＷが酸素非透過性のシリサイド膜であるグルー膜６３ａにより底面から側面にかけて覆われるとともに、ビア孔４７ａ内を埋め込むＷの上面がシリサイド膜６３ｂで覆われており、当該Ｗは、その下層に存する強誘電体キャパシタ構造３０から、グルー膜６３ａ及びシリサイド膜６３ｂにより略完全に隔離された状態とされている。そのため、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４７への浸入が可及的に抑止され、プラグ４７の酸化が防止される。
【０１０６】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜を適用するとともに、第１の配線４５と接続されるプラグ４７のグルー膜及びプラグ４７の上面にシリサイド膜を適用する場合について例示したが、特にプラグ４７の酸化防止を達成することを重要視して、第１の配線４５と接続されるプラグ４７のグルー膜及びプラグ４７の上面のみにシリサイド膜を適用しても良い。
【０１０７】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０１０８】
（変形例４）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０の上層に位置する配線の一部をいわゆるダマシン法により形成し、当該配線及び導電プラグのグルー膜にシリサイド膜を適用する点で相違する。
図１１〜図１３は、第１の実施形態の変形例４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０１０９】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図１１（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１１０】
続いて、図１１（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４９ａを形成する。なお、図１１（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４９等を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４９ａを形成する。
【０１１１】
続いて、図１１（ｃ）に示すように、シリサイド膜からなる下地膜６４を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体として、下地膜をシリサイド膜により形成する。具体的には、ビア孔４９ａの内壁面を覆うように、層間絶縁膜４６上にシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚１０ｎｍ〜２０ｎｍ程度に形成し、下地膜（グルー膜）６４を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０１１２】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０１１３】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜６４を介してビア孔４９ａを埋め込むようにグルー膜６４上にＣｕ（又はその合金）膜６５を堆積する。
【０１１４】
続いて、図１１（ｄ）に示すように、プラグ４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜４６をストッパーとしてＣｕ膜６５及びグルー膜６４を研磨し、ビア孔４９ａをグルー膜６４を介してＣｕで埋め込むプラグ４９を形成する。
【０１１５】
続いて、図１１（ｅ）に示すように、プラグ４９上を覆うように層間絶縁膜４６上に、シリコン窒化膜６６、層間絶縁膜６７、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０を順次積層する。
詳細には、シリコン窒化膜６６としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜６７としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜６８としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜６９としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜７０としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０１１６】
続いて、図１２（ａ）に示すように、シリコン窒化膜７０を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜７０をパターニングし、シリコン窒化膜７０に配線形状の開口７０ａを形成する。
【０１１７】
続いて、図１２（ｂ）に示すように、層間絶縁膜６９及びＳＯＧ膜６８を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜６９及びＳＯＧ膜６８をパターニングし、層間絶縁膜６９及びＳＯＧ膜６８の開口７０ａに整合したプラグ４９の上方に位置する部位にホール形状の開孔６９ａ，６８ａを形成する。
【０１１８】
続いて、図１２（ｃ）に示すように、層間絶縁膜６９及び層間絶縁膜６７を加工する。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜６９を開口７０ａに倣った配線形状にパターニングし、開孔６９ａを拡張した開口６９ｂを形成する。このとき同時に、層間絶縁膜６９及びＳＯＧ膜６８がマスクとして機能し、層間絶縁膜６７が開孔６８ａに倣ったホール形状にパターニングされ、開孔６７ａが形成される。
【０１１９】
続いて、図１２（ｄ）に示すように、配線溝７１を完成させる。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ４７の表面が露出するまでシリコン窒化膜６６をパターニングする。このとき、ＳＯＧ膜６８には開口７０ａ，６９ｂに倣って開孔６８ａが拡張された配線形状の開口６８ｂが形成されるとともに、シリコン窒化膜６６には開孔６７ａに倣ったホール形状の開孔６６ａが形成される。ここで、シリコン窒化膜７０もエッチングによりシリコン窒化膜６６の膜厚分だけ薄くなる。このとき、シリコン窒化膜６６及び層間絶縁膜６７に形成された開孔６６ａ，６７ａと、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０に形成された開口６８ｂ，６９ｂ，７０ａとが一体となって配線溝７１が完成する。
【０１２０】
続いて、図１３（ａ）に示すように、シリサイド膜からなる下地膜７２を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体として、下地膜をシリサイド膜により形成する。具体的には、配線溝７１の内壁面を覆うように、シリコン窒化膜７０上にシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚１０ｎｍ〜２０ｎｍ程度に形成し、下地膜（グルー膜）７２を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０１２１】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０１２２】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜７２を介して配線溝７１を埋め込むようにグルー膜７２上にＣｕ膜７３を堆積する。
【０１２３】
続いて、図１３（ｂ）に示すように、配線構造７４を形成する。
詳細には、ＣＭＰにより層間絶縁膜６９をストッパーとしてＣｕ膜７３、グルー膜７２及びシリコン窒化膜７０を研磨し、配線溝７１をグルー膜７２を介してＣｕ（又はその合金）で埋め込み、プラグ４９を介して第１の配線４５と電気的に接続されてなる配線構造７４を形成する。ここで、配線構造７４は、開孔６６ａ，６７ａの部分をグルー膜７２を介してＣｕで埋め込む部分が導電プラグ部分に、開口６８ｂ，６９ｂの部分をグルー膜７２を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０１２４】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造７４と同様に、そのグルー膜に上記のようなシリサイド膜を適用する。
【０１２５】
本例では、ビア孔４９ａ内を埋め込むＣｕが酸素非透過性のシリサイド膜であるグルー膜６４により底面から側面にかけて覆われるとともに、配線溝７１内を埋め込むＣｕがシリサイド膜であるグルー膜７２により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造３０から、グルー膜６４，７２により隔離された状態とされている。そのため、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４９及び配線構造７４への浸入が可及的に抑止され、プラグ４９及び配線構造７４の酸化が防止される。
【０１２６】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜を適用するとともに、第１の配線４５と接続されるプラグ４９及び配線構造７４のグルー膜にシリサイド膜を適用する場合について例示したが、特にプラグ４７及び配線構造７４の酸化防止を達成することを重要視して、プラグ４７及び配線構造７４のグルー膜のみにシリサイド膜を適用しても良い。
【０１２７】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４９及び配線構造７４の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０１２８】
（変形例５）
本例では、変形例４の構成において、グルー膜をシリサイド膜と水素の透過を抑制する導電性保護膜との積層構造に形成する。
図１４〜図１６は、第１の実施形態の変形例５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０１２９】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図１４（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１３０】
続いて、図１４（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４９ａを形成する。なお、図１４（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４９等を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４９ａを形成する。
【０１３１】
続いて、図１４（ｃ）に示すように、シリサイド膜及び水素の透過を抑制する導電性保護膜の積層構造である下地膜７５を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体であるシリサイド膜と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、ビア孔４９ａの内壁面を覆うように、層間絶縁膜４６上にシリサイド膜７５ａ、例えばＴｉシリサイド（ＴｉＳｉ）膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜７５ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）７５を形成する。シリサイド膜７５ａとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０１３２】
ここで、シリサイド膜７５ａを形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０１３３】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜７５を介してビア孔４９ａを埋め込むようにグルー膜７５上にＣｕ（又はその合金）膜６５を堆積する。
【０１３４】
続いて、図１４（ｄ）に示すように、プラグ４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜４６をストッパーとしてＣｕ膜６５及びグルー膜７５を研磨し、ビア孔４９ａをグルー膜７５を介してＣｕで埋め込むプラグ４９を形成する。
【０１３５】
続いて、図１４（ｅ）に示すように、プラグ４９上を覆うように層間絶縁膜４６上に、シリコン窒化膜６６、層間絶縁膜６７、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０を順次積層する。
詳細には、シリコン窒化膜６６としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜６７としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜６８としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜６９としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜７０としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０１３６】
続いて、図１５（ａ）に示すように、シリコン窒化膜７０を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜７０をパターニングし、シリコン窒化膜７０に配線形状の開口７０ａを形成する。
【０１３７】
続いて、図１５（ｂ）に示すように、層間絶縁膜６９及びＳＯＧ膜６８を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜６９及びＳＯＧ膜６８をパターニングし、層間絶縁膜６９及びＳＯＧ膜６８の開口７０ａに整合したプラグ４９の上方に位置する部位にホール形状の開孔６９ａ，６８ａを形成する。
【０１３８】
続いて、図１５（ｃ）に示すように、層間絶縁膜６９及び層間絶縁膜６７を加工する。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜６９を開口７０ａに倣った配線形状にパターニングし、開孔６９ａを拡張した開口６９ｂを形成する。このとき同時に、層間絶縁膜６９及びＳＯＧ膜６８がマスクとして機能し、層間絶縁膜６７が開孔６８ａに倣ったホール形状にパターニングされ、開孔６７ａが形成される。
【０１３９】
続いて、図１５（ｄ）に示すように、配線溝７１を完成させる。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ４７の表面が露出するまでシリコン窒化膜６６をパターニングする。このとき、ＳＯＧ膜６８には開口７０ａ，６９ｂに倣って開孔６８ａが拡張された配線形状の開口６８ｂが形成されるとともに、シリコン窒化膜６６には開孔６７ａに倣ったホール形状の開孔６６ａが形成される。ここで、シリコン窒化膜７０もエッチングによりシリコン窒化膜６６の膜厚分だけ薄くなる。このとき、シリコン窒化膜６６及び層間絶縁膜６７に形成された開孔６６ａ，６７ａと、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０に形成された開口６８ｂ，６９ｂ，７０ａとが一体となって配線溝７１が完成する。
【０１４０】
続いて、図１６（ａ）に示すように、下地膜７６を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体であるシリサイド膜と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、配線溝７１の内壁面を覆うように、シリコン窒化膜７０上にシリサイド膜７６ａ、例えばＴｉシリサイド（ＴｉＳｉ）膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜７６ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）７６を形成する。シリサイド膜７６ａとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０１４１】
ここで、シリサイド膜７６ａを形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造３０の強誘電体膜２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０１４２】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜７６を介して配線溝７１を埋め込むようにグルー膜７６上にＣｕ膜７３を堆積する。
【０１４３】
続いて、図１６（ｂ）に示すように、配線構造７４を形成する。
詳細には、ＣＭＰにより層間絶縁膜６９をストッパーとしてＣｕ膜７３、グルー膜７６及びシリコン窒化膜７０を研磨し、配線溝７１をグルー膜７６を介してＣｕ（又はその合金）で埋め込み、プラグ４９を介して第１の配線４５と電気的に接続されてなる配線構造７４を形成する。ここで、配線構造７４は、開孔６６ａ，６７ａの部分をグルー膜７６を介してＣｕで埋め込む部分が導電プラグ部分に、開口６８ｂ，６９ｂの部分をグルー膜７６を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０１４４】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造７４と同様に、そのグルー膜に上記のようなシリサイド膜及び水素の透過を抑制する導電性保護膜の積層膜を適用する。
【０１４５】
本例では、ビア孔４９ａ内を埋め込むＣｕが、酸素非透過性のシリサイド膜と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜７５により底面から側面にかけて覆われるとともに、配線溝７１内を埋め込むＣｕが、シリサイド膜と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜７６により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造３０から、グルー膜７５，７６により隔離された状態とされている。そのため、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４９及び配線構造７４への浸入が可及的に抑止され、プラグ４９及び配線構造７４の酸化が防止されるとともに、プラグ４９及び配線構造７４への水素の浸入が防止される。
【０１４６】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜を適用するとともに、第１の配線４５と接続されるプラグ４９及び配線構造７４のグルー膜にシリサイド膜及び水素の透過を抑制する導電性保護膜の積層膜を適用する場合について例示したが、特にプラグ４７及び配線構造７４の酸化防止を達成することを重要視して、プラグ４７及び配線構造７４のグルー膜のみにシリサイド膜を適用しても良い。
【０１４７】
また、本例では、グルー膜７５をシリサイド膜７５ａとＴｉＡｌＮ膜７５ｂとの積層構造、グルー膜７６をＴｉシリサイド膜７６ａとＴｉＡｌＮ膜７６ｂとの積層構造として形成したが、図１７（図１６（ｂ）に相当する）に示すように、各膜の積層状態を逆にし、グルー膜７５をＴｉＡｌＮ膜７５ｂとＴｉシリサイド膜７５ａとの積層構造、グルー膜７６をＴｉＡｌＮ膜７６ｂとＴｉシリサイド膜７６ａとの積層構造として形成しても良い。
【０１４８】
また、図１８に示すように、本例のようにグルー膜７６を介して配線溝７１をＣｕで埋め込む配線構造７４を形成した後、変形例３を適用しても良い。即ち、層間絶縁膜５７ａ，５７ｂに形成されたビア孔５８ａ内にグルー膜６３ａを介してＷが充填されてプラグ５８が形成される。このプラグ５８においては、ビア孔５８ａ内を埋め込むＷが酸素非透過性のシリサイド膜であるグルー膜６３ａにより底面から側面にかけて覆われるとともに、ビア孔５８ａ内を埋め込むＷの上面がシリサイド膜６３ｂで覆われる。シリサイド膜６３ｂ上には例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）からなるパッド電極５９が形成されており、パッド電極５９を覆うように層間絶縁膜５７ｃ，５７ｄが形成される。層間絶縁膜５７ｃ，５７ｄには、パッド電極５９の表面の一部を露出させる開口が形成されている。層間絶縁膜５７ａ〜５７ｃとしてはＮＳＧ等のシリコン酸化膜、層間絶縁膜５７ｄとしてはシリコン酸化膜よりも硬質のシリコン窒化膜等が用いられる。
【０１４９】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４９及び配線構造７４の酸化を抑止し、更には少なくとも第１の配線４５と接続されるプラグ４９及び配線構造７４への水素の浸入をも抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０１５０】
（変形例６）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０と導電プラグ３４，３５との間に設ける酸素非透過性の導電体が異なる点で相違する。
図１９は、第１の実施形態の変形例６によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０１５１】
先ず、第１の実施形態と同様に、図２（ａ）〜図５（ｂ）の各工程を経る。
続いて、図１９（ａ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
本例では、上部電極３１から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ３４，３５の酸化を抑止すべく、プラグ３４，３５の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔３４ａ，３５ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）７７，７８を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０１５２】
そして、ＣＶＤ法により、グルー膜７７，７８を介してビア孔３４ａ，３５ａをそれぞれ埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜７７，７８を研磨し、ビア孔３４ａ，３５ａ内をグルー膜７７，７８を介してそれぞれＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１５３】
本例では、ビア孔３４ａ，３５ａ内を埋め込むＷが、酸化しても導電性を有する金属であるＩｒ膜からなるグルー膜７７，７８により、底面から側面にかけて覆われ、Ｗと上部電極３１とがグルー膜７７，７８で隔てられている。グルー膜７７，７８は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ３４，３５の電気的接続機能が損なわれることはない。これらグルー膜７７，７８により、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ３４，３５への浸入が抑止される。
【０１５４】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜として、酸化しても導電性を有する金属膜を適用する場合について例示したが、ＭＯＳトランジスタ２０と接続されるプラグ３６のグルー膜にも同様に酸化しても導電性を有する金属膜を適用しても良い。
【０１５５】
そして、図６（ａ），図６（ｂ）の各工程を経て、図１９（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【０１５６】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５の酸化を抑止して、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０１５７】
（変形例７）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０と導電プラグ３４，３５との間に設ける酸素非透過性の導電体が異なる点で相違する。
図２０は、第１の実施形態の変形例７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０１５８】
先ず、第１の実施形態と同様に、図２（ａ）〜図５（ｂ）の各工程を経る。
続いて、図２０（ａ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
本例では、上部電極３１から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ３４，３５の酸化を抑止するとともに、プラグ３４，３５への水素の浸入も防止すべく、プラグ３４，３５の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜と水素の透過を抑制する導電性保護膜との２層構造に形成する。具体的には、ビア孔３４ａ，３５ａの各壁面を覆うように、酸化しても導電性を有する導電層７９ａ，８０ａ、例えばＩｒ膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＮ膜７９ｂ，８０ｂ（膜厚５０ｎｍ程度）とを順次堆積して、２層構造の下地膜（グルー膜）７９，８０を形成する。
【０１５９】
なお、酸化しても導電性を有する導電層７９ａとしては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０１６０】
そして、ＣＶＤ法により、グルー膜７９，８０を介してビア孔３４ａ，３５ａをそれぞれ埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜７９，８０を研磨し、ビア孔３４ａ，３５ａ内をグルー膜７９，８０を介してそれぞれＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１６１】
本例では、ビア孔３４ａ，３５ａ内を埋め込むＷが、酸化しても導電性を有する金属である導電層７９ａ，８０ａと、水素の遮断機能を有するＴｉＮ膜７９ｂ，８０ｂとが積層されてなるグルー膜７９，８０により、底面から側面にかけて覆われ、Ｗと上部電極３１とがグルー膜７９，８０で隔てられている。導電層７９ａ，８０ａは、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ３４，３５の電気的接続機能が損なわれることはない。これら導電層７９ａ，８０ａ及びＴｉＮ膜７９ｂ，８０ｂにより、ＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ３４，３５への浸入が抑止され、プラグ３４，３５の酸化が防止されるとともに、プラグ３４，３５への水素の浸入も防止される。
【０１６２】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜として、酸化しても導電性を有する金属膜及び水素の透過を抑制する導電性保護膜を適用する場合について例示したが、ＭＯＳトランジスタ２０と接続されるプラグ３６のグルー膜にも同様に酸化しても導電性を有する金属膜及び水素の透過を抑制する導電性保護膜を適用しても良い。
【０１６３】
そして、図６（ａ），図６（ｂ）の各工程を経て、図２０（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【０１６４】
なお、本例では、グルー膜７９，８０をＩｒ膜７９ａ，８０ａとＴｉＮ膜７９ｂ，８０ｂとの積層構造として形成したが、図２１（図２０（ａ）に相当する）に示すように、各膜の積層状態を逆にし、グルー膜７９，８０をＴｉＮ膜７９ｂ，８０ｂとＩｒ膜７９ａ，８０ａとの積層構造として形成しても良い。
【０１６５】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５の酸化を抑止するとともに、プラグ３４，３５への水素の浸入をも抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０１６６】
（変形例８）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０上に酸化しても導電性を有する金属層を形成する点で相違する。
図２２〜図２４は、第１の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０１６７】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｃ）の各工程を経る。
続いて、図２２（ａ）に示すように、下部電極層２４、強誘電体膜２５、上部電極層２６、及び酸化されても導電膜を有する金属からなる導電層８１を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２５をアニール処理して当該強誘電体膜２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０１６８】
次に、強誘電体膜２５上に上部電極層２６を堆積形成する。
上部電極層２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ2膜２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ2膜２６ａ上に、反応性スパッタ法によりＩｒＯ2膜２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。
【０１６９】
次に、ＩｒＯ2膜２６ｂ上に、当該ＩｒＯ2膜２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２６ａ，２６ｂ及びＰｔ膜２６ｃから上部電極層２６が構成される。なお、上部電極層２６において、ＩｒＯ2膜２６ａ，２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２６ｃの形成を省略することも可能である。
【０１７０】
そして、スパッタ法等により、Ｐｔ膜２６ｃ上に、酸素非透過性の導電体として、酸化しても導電性を有する金属、ここではＩｒからなる導電層８１を膜厚２００ｎｍ程度に形成する。導電層８１としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０１７１】
続いて、図２２（ｂ）に示すように、上面を導電層８１で覆われた上部電極３１をパターン形成する。
詳細には、導電層８１及び上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上面を導電層８１で覆われた状態に上部電極３１をパターン形成する。
【０１７２】
続いて、図２２（ｃ）に示すように、強誘電体膜２５を加工する。
詳細には、強誘電体膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜２５のパターニングの後に、強誘電体膜２５をアニール処理して当該強誘電体膜２５の機能回復を図る。
【０１７３】
続いて、図２２（ｄ）に示すように、強誘電体膜２５への水素・水の浸入を防止するための保護膜２７を形成する。
詳細には、強誘電体膜２５及び上部電極３１を覆うように下部電極層２４上に、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚５０ｎｍ程度に堆積し、保護膜２７を形成する。その後、保護膜２７をアニール処理する。
【０１７４】
続いて、図２３（ａ）に示すように、保護膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
保護膜２７及び下部電極層２４を、加工された強誘電体膜２５に整合させて下部電極層２４が強誘電体膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上面を導電層８１で覆われた上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、導電層８１の上面から導電層８１、上部電極３１及び強誘電体膜２５の側面、下部電極層２４の上面にかけて覆うように保護膜２７が残る。その後、保護膜２７をアニール処理する。
【０１７５】
続いて、図２３（ｂ）に示すように、保護膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０及び導電層８１の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２８を形成する。その後、保護膜２８をアニール処理する。
【０１７６】
続いて、図２３（ｃ）に示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０及び導電層８１を保護膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１７７】
続いて、図２３（ｄ）に示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、保護膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
【０１７８】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３４ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ａを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１７９】
続いて、図２４（ａ）に示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク３７を形成する。次に、ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。
【０１８０】
次に、レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
そして、主にハードマスク３７を用い、上部電極３１上の導電層８１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び保護膜２８，２７をドライエッチングする。このドライエッチングでは、導電層８１の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【０１８１】
続いて、図２４（ｂ）に示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【０１８２】
続いて、図２４（ｃ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
詳細には、ビア孔３４ａ，３５ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）８２，８３を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３４ａ，３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜８２，８３を研磨し、ビア孔３４ａ，３５ａ内をグルー膜８２，８３を介してＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。グルー膜８２，８３を構成するＴｉＮ膜は、水素の透過を抑制する機能を有しており、プラグ３４，３５への水素の浸入が抑止される。ここで、水素の透過を抑制する機能を有するグルー膜８２，８３の材料としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０１８３】
本例では、ビア孔３４ａ，３５ａ内を埋め込むＷと上部電極３１とが導電層８１で隔てられている。導電層８１は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ３４，３５の電気的接続機能が損なわれることはない。この導電層８１により、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ３４，３５への浸入が抑止され、プラグ３４，３５の酸化が防止される。
【０１８４】
なお、本例では、強誘電体キャパシタ構造３０のプラグ３４，３５との接続部分に、酸化しても導電性を有する金属からなる導電層を設ける場合について例示したが、ＭＯＳトランジスタ２０のプラグ３６との接続部分（ソース／ドレイン１８上）にも同様に、Ｉｒからなる導電層８１等の酸化しても導電性を有する金属の導電層を形成しても良い。
【０１８５】
そして、図６（ａ），図６（ｂ）の各工程を経て、図２４（ｄ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【０１８６】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５の酸化を抑止して、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０１８７】
（変形例９）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０の上層に位置する配線間を接続する導電プラグのグルー膜に酸化しても導電性を有する金属膜を適用する点で相違する。
図２５は、第１の実施形態の変形例９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０１８８】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図２５（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１８９】
続いて、図２５（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４７ａを形成する。なお、図２５（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４７を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。
【０１９０】
続いて、図２５（ｃ）に示すように、第１の配線４５と接続されるプラグ４７を形成する。
詳細には、強誘電体キャパシタ構造３０から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ４７の酸化を抑止すべく、プラグ４７の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔４７ａの内壁面を覆うように、層間絶縁膜４６上に酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）８４を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０１９１】
そして、ＣＶＤ法により、グルー膜８４を介してビア孔４７ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜４６をストッパーとしてＷ膜及びグルー膜８４を研磨し、ビア孔４７ａをグルー膜８４を介してＷで埋め込むプラグ４７を形成する。
【０１９２】
本例では、ビア孔４７ａ内を埋め込むＷが、酸化しても導電性を有する金属膜であるグルー膜８４により底面から側面にかけて覆われ、Ｗとその下層に存する強誘電体キャパシタ構造３０とがグルー膜８４で隔てられている。グルー膜８４は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ４７の電気的接続機能が損なわれることはない。このグルー膜８４により、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４７への浸入が抑止され、プラグ４７の酸化が防止される。
【０１９３】
続いて、図２５（ｄ）に示すように、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。
詳細には、バリアメタル膜５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０１９４】
続いて、図２５（ｅ）に示すように、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。
【０１９５】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、プラグ４７と同様に、上層配線間を接続するプラグ（Ｗからなるプラグ）のグルー膜に、上記のようなシリサイド膜を適用する。
【０１９６】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜を適用するとともに、第１の配線４５と接続されるプラグ４７のグルー膜に酸化しても導電性を有する金属膜を適用する場合について例示したが、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にも、導電性を有する金属膜を適用しても好適である。また、特にプラグ４７の酸化防止を達成することを重要視して、第１の配線４５と接続されるプラグ４７のグルー膜のみに酸化しても導電性を有する金属膜を適用しても良い。
【０１９７】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０１９８】
（変形例１０）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０の上層に位置する配線間を接続する導電プラグのグルー膜に酸化しても導電性を有する金属膜を適用する点で相違する。
図２６は、第１の実施形態の変形例１０によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０１９９】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図２６（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２００】
続いて、図２６（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４７ａを形成する。なお、図２６（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４７を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。
【０２０１】
続いて、図２６（ｃ）に示すように、第１の配線４５と接続されるプラグ４７を形成する。
詳細には、強誘電体キャパシタ構造３０から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ４７の酸化を抑止すべく、酸素非透過性の導電体として、プラグ４７の下地膜を酸化しても導電性を有する金属膜により形成する。具体的には、ビア孔４７ａの内壁面を覆うように、層間絶縁膜４６上に酸化しても導電性を有する金属膜、例えばＩｒ膜を膜厚５０ｎｍ程度に形成し、下地膜（グルー膜）８５を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０２０２】
そして、ＣＶＤ法により、グルー膜８５を介してビア孔４７ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜４６をストッパーとしてＷ膜及びグルー膜８５を研磨し、ビア孔４７ａをグルー膜８５を介してＷで埋め込むプラグ４７を形成する。
【０２０３】
続いて、図２６（ｄ）に示すように、全面にスパッタ法等により導電層８６、バリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。
詳細には、導電層８６としては、グルー膜８５と同様に、酸化しても導電性を有する金属、例えばＩｒを用いて膜厚２００ｎｍ程度に形成する。導電層８６としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０２０４】
バリアメタル膜５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０２０５】
続いて、図２６（ｅ）に示すように、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２、バリアメタル膜５１及び導電層８６を配線形状に加工し、第２の配線５４をパターン形成する。
【０２０６】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、プラグ４７と同様に、上層配線間を接続するプラグ（Ｗからなるプラグ）のグルー膜に、上記のようなシリサイド膜を適用する。
【０２０７】
本例では、ビア孔４７ａ内を埋め込むＷが酸化しても導電性を有する金属膜であるグルー膜８５により底面から側面にかけて覆われるとともに、ビア孔４７ａ内を埋め込むＷの上面が導電性を有する金属膜である導電層８６で覆われており、当該Ｗは、その下層に存する強誘電体キャパシタ構造３０から、グルー膜８５及び導電層８６により略完全に隔離された状態とされている。グルー膜８５及び導電層８６は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ４７の電気的接続機能が損なわれることはない。これらグルー膜８５及び導電層８６により、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４７への浸入が可及的に抑止され、プラグ４７の酸化が防止される。
【０２０８】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にシリサイド膜を適用するとともに、第１の配線４５と接続されるプラグ４７のグルー膜及びプラグ４７の上面に、酸化しても導電性を有する金属膜を適用する場合について例示したが、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にも、導電性を有する金属膜を適用しても好適である。また、特にプラグ４７の酸化防止を達成することを重要視して、第１の配線４５と接続されるプラグ４７のグルー膜及びプラグ４７の上面のみに酸化しても導電性を有する金属膜を適用しても良い。
【０２０９】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０２１０】
（変形例１１）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０の上層に位置する配線の一部をいわゆるダマシン法により形成し、当該配線及び導電プラグのグルー膜にシリサイド膜を適用する点で相違する。
図２７〜図２９は、第１の実施形態の変形例１１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０２１１】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図２７（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２１２】
続いて、図２７（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４９ａを形成する。なお、図２７（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４９を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４９ａを形成する。
【０２１３】
続いて、図２７（ｃ）に示すように、酸化しても導電性を有する金属からなる下地膜８７を形成してＣｕメッキを行う。
詳細には、ビア孔４９ａの内壁面を覆うように、層間絶縁膜４６上に、酸化しても導電性を有する金属膜、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積し、下地膜（グルー膜）８７を形成する。下地膜８７としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０２１４】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜８７を介してビア孔４９ａを埋め込むようにグルー膜８７上にＣｕ（又はその合金）膜６５を堆積する。
【０２１５】
続いて、図２７（ｄ）に示すように、プラグ４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜４６をストッパーとしてＣｕ膜６５及びグルー膜８７を研磨し、ビア孔４９ａをグルー膜８７を介してＣｕで埋め込むプラグ４９を形成する。
【０２１６】
続いて、図２７（ｅ）に示すように、プラグ４９上を覆うように層間絶縁膜４６上に、シリコン窒化膜６６、層間絶縁膜６７、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０を順次積層する。
詳細には、シリコン窒化膜６６としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜６７としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜６８としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜６９としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜７０としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０２１７】
続いて、図２８（ａ）に示すように、シリコン窒化膜７０を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜７０をパターニングし、シリコン窒化膜７０に配線形状の開口７０ａを形成する。
【０２１８】
続いて、図２８（ｂ）に示すように、層間絶縁膜６９及びＳＯＧ膜６８を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜６９及びＳＯＧ膜６８をパターニングし、層間絶縁膜６９及びＳＯＧ膜６８の開口７０ａに整合したプラグ４９の上方に位置する部位にホール形状の開孔６９ａ，６８ａを形成する。
【０２１９】
続いて、図２８（ｃ）に示すように、層間絶縁膜６９及び層間絶縁膜６７を加工する。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜６９を開口７０ａに倣った配線形状にパターニングし、開孔６９ａを拡張した開口６９ｂを形成する。このとき同時に、層間絶縁膜６９及びＳＯＧ膜６８がマスクとして機能し、層間絶縁膜６７が開孔６８ａに倣ったホール形状にパターニングされ、開孔６７ａが形成される。
【０２２０】
続いて、図２８（ｄ）に示すように、配線溝７１を完成させる。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ４７の表面が露出するまでシリコン窒化膜６６をパターニングする。このとき、ＳＯＧ膜６８には開口７０ａ，６９ｂに倣って開孔６８ａが拡張された配線形状の開口６８ｂが形成されるとともに、シリコン窒化膜６６には開孔６７ａに倣ったホール形状の開孔６６ａが形成される。ここで、シリコン窒化膜７０もエッチングによりシリコン窒化膜６６の膜厚分だけ薄くなる。このとき、シリコン窒化膜６６及び層間絶縁膜６７に形成された開孔６６ａ，６７ａと、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０に形成された開口６８ｂ，６９ｂ，７０ａとが一体となって配線溝７１が完成する。
【０２２１】
続いて、図２９（ａ）に示すように、酸化しても導電性を有する金属からなる下地膜８８を形成してＣｕメッキを行う。
詳細には、配線溝７１の内壁面を覆うように、シリコン窒化膜７０上に下地膜を導電性を有する金属膜、例えばＩｒ膜を膜厚５０ｎｍ程度に形成し、下地膜（グルー膜）８８を形成する。グルー膜８８としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０２２２】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜８８を介して配線溝７１を埋め込むようにグルー膜８８上にＣｕ膜７３を堆積する。
【０２２３】
続いて、図２９（ｂ）に示すように、配線構造７４を形成する。
詳細には、ＣＭＰにより層間絶縁膜６９をストッパーとしてＣｕ膜７３，グルー膜８８及びシリコン窒化膜７０を研磨し、配線溝７１をグルー膜８８を介してＣｕ（又はその合金）で埋め込み、プラグ４９を介して第１の配線４５と電気的に接続されてなる配線構造７４を形成する。ここで、配線構造７４は、開孔６６ａ，６７ａの部分をグルー膜８８を介してＣｕで埋め込む部分が導電プラグ部分に、開口６８ｂ，６９ｂの部分をグルー膜８８を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０２２４】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造７４と同様に、そのグルー膜に上記のようなシリサイド膜を適用する。
【０２２５】
本例では、ビア孔４９ａ内を埋め込むＣｕが酸化しても導電性を有する金属膜であるグルー膜８７により底面から側面にかけて覆われるとともに、配線溝７１内を埋め込むＣｕが酸化しても導電性を有する金属膜であるグルー膜８８により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造３０から、グルー膜８７，８８により隔離された状態とされている。グルー膜８７，８８は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つために配線構造７４の電気的接続機能が損なわれることはない。これらグルー膜８７，８８により、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４９及び配線構造７４への浸入が可及的に抑止され、プラグ４９及び配線構造７４の酸化が防止される。
【０２２６】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜に酸化しても導電性を有する金属膜を適用するとともに、第１の配線４５と接続されるプラグ４９及び配線構造７４のグルー膜に金属膜を適用する場合について例示したが、特にプラグ４７及び配線構造７４の酸化防止を達成することを重要視して、プラグ４７及び配線構造７４のグルー膜のみに酸化しても導電性を有する金属膜を適用しても良い。
【０２２７】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４９及び配線構造７４の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０２２８】
（変形例１２）
本例では、変形例１１の構成において、グルー膜を酸化しても導電性を有する金属膜と水素の透過を抑制する導電性保護膜との積層構造に形成する。
図３０〜図３２は、第１の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０２２９】
先ず、第１の実施形態と同様に、図２（ａ）〜図６（ａ）の各工程を経る。
続いて、図３０（ａ）に示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２３０】
続いて、図３０（ｂ）に示すように、第１の配線４５の表面を露出させるビア孔４９ａを形成する。なお、図３０（ｂ）以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４９等を代表して図示する。
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４９ａを形成する。
【０２３１】
続いて、図３０（ｃ）に示すように、酸化しても導電性を有する金属からなる下地膜８９を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体である、酸化しても導電性を有する金属膜と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、ビア孔４９ａの内壁面を覆うように、層間絶縁膜４６上に酸化しても導電性を有する導電層８９ａ、例えばＩｒ膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜８９ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）８９を形成する。酸化しても導電性を有する導電層８９ａとしては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０２３２】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜８９を介してビア孔４９ａを埋め込むようにグルー膜８９上にＣｕ（又はその合金）膜６５を堆積する。
【０２３３】
続いて、図３０（ｄ）に示すように、プラグ４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜４６をストッパーとしてＣｕ膜６５及びグルー膜８９を研磨し、ビア孔４９ａをグルー膜８９を介してＣｕで埋め込むプラグ４９を形成する。
【０２３４】
続いて、図３０（ｅ）に示すように、プラグ４９上を覆うように層間絶縁膜４６上に、シリコン窒化膜６６、層間絶縁膜６７、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０を順次積層する。
詳細には、シリコン窒化膜６６としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜６７としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜６８としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜６９としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜７０としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０２３５】
続いて、図３１（ａ）に示すように、シリコン窒化膜７０を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜７０をパターニングし、シリコン窒化膜７０に配線形状の開口７０ａを形成する。
【０２３６】
続いて、図３１（ｂ）に示すように、層間絶縁膜６９及びＳＯＧ膜６８を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜６９及びＳＯＧ膜６８をパターニングし、層間絶縁膜６９及びＳＯＧ膜６８の開口７０ａに整合したプラグ４９の上方に位置する部位にホール形状の開孔６９ａ，６８ａを形成する。
【０２３７】
続いて、図３１（ｃ）に示すように、層間絶縁膜６９及び層間絶縁膜６７を加工する。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜６９を開口７０ａに倣った配線形状にパターニングし、開孔６９ａを拡張した開口６９ｂを形成する。このとき同時に、層間絶縁膜６９及びＳＯＧ膜６８がマスクとして機能し、層間絶縁膜６７が開孔６８ａに倣ったホール形状にパターニングされ、開孔６７ａが形成される。
【０２３８】
続いて、図３１（ｄ）に示すように、配線溝７１を完成させる。
詳細には、シリコン窒化膜７０をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ４７の表面が露出するまでシリコン窒化膜６６をパターニングする。このとき、ＳＯＧ膜６８には開口７０ａ，６９ｂに倣って開孔６８ａが拡張された配線形状の開口６８ｂが形成されるとともに、シリコン窒化膜６６には開孔６７ａに倣ったホール形状の開孔６６ａが形成される。ここで、シリコン窒化膜７０もエッチングによりシリコン窒化膜６６の膜厚分だけ薄くなる。このとき、シリコン窒化膜６６及び層間絶縁膜６７に形成された開孔６６ａ，６７ａと、ＳＯＧ膜６８、層間絶縁膜６９及びシリコン窒化膜７０に形成された開口６８ｂ，６９ｂ，７０ａとが一体となって配線溝７１が完成する。
【０２３９】
続いて、図３２（ａ）に示すように、下地膜９０を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体である、酸化しても導電性を有する金属膜と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、配線溝７１の内壁面を覆うように、シリコン窒化膜７０上に酸化しても導電性を有する導電層９０ａ、例えばＩｒ膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜９０ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）９０を形成する。酸化しても導電性を有する導電層９０ａとしては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０２４０】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜９０を介して配線溝７１を埋め込むようにグルー膜９０上にＣｕ膜７３を堆積する。
【０２４１】
続いて、図３２（ｂ）に示すように、配線構造７４を形成する。
詳細には、ＣＭＰにより層間絶縁膜６９をストッパーとしてＣｕ膜７３、グルー膜９０及びシリコン窒化膜７０を研磨し、配線溝７１をグルー膜９０を介してＣｕ（又はその合金）で埋め込み、プラグ４９を介して第１の配線４５と電気的に接続されてなる配線構造７４を形成する。ここで、配線構造７４は、開孔６６ａ，６７ａの部分をグルー膜９０を介してＣｕで埋め込む部分が導電プラグ部分に、開口６８ｂ，６９ｂの部分をグルー膜９０を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０２４２】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造７４と同様に、そのグルー膜に上記のような酸化しても導電性を有する金属膜及び水素の透過を抑制する導電性保護膜の積層膜を適用する。
【０２４３】
本例では、ビア孔４９ａ内を埋め込むＣｕが、酸素非透過性の酸化しても導電性を有する金属膜と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜８９により底面から側面にかけて覆われるとともに、配線溝７１内を埋め込むＣｕが、酸化しても導電性を有する金属膜と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜９０により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造３０から、グルー膜８９，９０により隔離された状態とされている。グルー膜８９は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ４９及び配線構造７４の電気的接続機能が損なわれることはない。これらグルー膜８９，９０により、上部電極３１を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ４９及び配線構造７４への浸入が可及的に抑止され、プラグ４９及び配線構造７４の酸化が防止されるとともに、プラグ４９及び配線構造７４への水素の浸入も防止される。
【０２４４】
なお、本例では、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜には、シリサイド膜を適用し、第１の配線４５と接続されるプラグ４９及び配線構造７４のグルー膜には、酸化しても導電性を有する金属膜と水素の透過を抑制する導電性保護膜との積層膜を適用する場合について例示したが、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５のグルー膜にも、導電性を有する金属膜及び水素の透過を抑制する導電性保護膜を適用しても好適である。また、特にプラグ４９及び配線構造７４の酸化防止及び水素浸入防止を達成することを重要視して、第１の配線４５と接続されるプラグ４９及び配線構造７４のグルー膜のみに上記の積層膜を適用しても良い。
【０２４５】
また、本例では、グルー膜８９を導電層８９ａとＴｉＡｌＮ膜８９ｂとの積層構造、グルー膜９０を導電層９０ａとＴｉＡｌＮ膜９０ｂとの積層構造として形成したが、図３３（図３２（ｂ）に相当する）に示すように、各膜の積層状態を逆にし、グルー膜８９をＴｉＡｌＮ膜８９ｂと導電層８９ａとの積層構造、グルー膜７６をＴｉＡｌＮ膜９０ｂと導電層９０ａとの積層構造として形成しても良い。
【０２４６】
また、図３４に示すように、本例のようにグルー膜９０を介して配線溝７１をＣｕで埋め込む配線構造７４を形成した後、変形例１０を適用しても良い。即ち、層間絶縁膜５７ａ，５７ｂに形成されたビア孔５８ａ内を埋め込むＷが酸素非透過性の酸化しても導電性を有する金属膜であるグルー膜８５により底面から側面にかけて覆われるとともに、ビア孔５８ａ内を埋め込むＷの上面が、酸化しても導電性を有する金属膜である導電層８６で覆われる。導電層８６上には例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）からなるパッド電極５９が形成されており、パッド電極５９を覆うように層間絶縁膜５７ｃ，５７ｄが形成される。層間絶縁膜５７ｃ，５７ｄには、パッド電極５９の表面の一部を露出させる開口が形成されている。層間絶縁膜５７ａ〜５７ｃとしてはＮＳＧ等のシリコン酸化膜、層間絶縁膜５７ｄとしてはシリコン酸化膜よりも硬質のシリコン窒化膜等が用いられる。
【０２４７】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５とともに、第１の配線４５と接続されるプラグ４９及び配線構造７４の酸化を抑止し、更には少なくとも第１の配線４５と接続されるプラグ４９及び配線構造７４への水素の浸入をも抑止し、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０２４８】
（変形例１３）
本例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造３０と導電プラグ３４，３５との間に設ける酸素非透過性の導電体が異なる点で相違する。
図３５〜図３７は、第１の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０２４９】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｃ）の各工程を経る。
続いて、図３５（ａ）に示すように、下部電極層２４、強誘電体膜２５、上部電極層２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２５をアニール処理して当該強誘電体膜２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０２５０】
次に、強誘電体膜２５上に上部電極層２６を堆積形成する。
上部電極層２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ2膜２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ2膜２６ａ上に、反応性スパッタ法によりＩｒＯ2膜２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。ここで、ＩｒＯ2膜２６ａ，２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【０２５１】
次に、ＩｒＯ2膜２６ｂ上に当該ＩｒＯ2膜２６ｂのキャップ膜として機能するＰｔ膜９１を形成する。
Ｐｔは触媒作用を有する貴金属であり、本例では、Ｐｔの触媒作用を抑制する触媒被毒物質を含有するＰｔ膜９１を形成する。触媒被毒物質としては、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含有する物質を用いる。
具体的には、以下の手法（１）〜（３）を提示する。本実施形態では、手法（１）〜（３）のうちの少なくとも１つ（例えば手法（１））を選択して行うことになる。
【０２５２】
（１）ＰＶＤ（Physical Vapor Deposition）法により、触媒被毒物質、例えばＣＯを添      加した成長ガスを用いて、Ｐｔ膜９１を膜厚１００ｎｍ程度に成膜する。
（２）ＰＶＤ法により、触媒被毒物質、例えばＣＯを添加したＰｔターゲットを用いて、      Ｐｔ膜９１を膜厚１００ｎｍ程度に成膜する。
（３）ＰＶＤ法によりＰｔ膜を膜厚１００ｎｍ程度に成膜した後、触媒被毒物質、例えば      ＣＯを添加したガスにＰｔ膜を晒して当該触媒被毒物質をＰｔ膜に含有させ、Ｐｔ      膜９１を形成する。
【０２５３】
以上のようにＰｔ膜９１を形成することにより、ＩｒＯ2膜２６ａ，２６ｂ及びＰｔ膜９１から上部電極層２６が構成される。
【０２５４】
続いて、図３５（ｂ）に示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。
【０２５５】
ここで、触媒被毒物質を含有するＰｔ膜９１を形成する際に、手法（１）〜（３）の１つを行う代わりに、以下の手法（４）を実行しても良い。
手法（４）では、図３５（ｂ）のようにＰｔ膜をパターニングした後（上部電極３１をパターン形成した後）に、Ｐｔ膜が露出した状態で、触媒被毒物質、例えばＣＯを添加したガスにＰｔ膜を晒して当該触媒被毒物質をＰｔ膜に含有させ、Ｐｔ膜９１を形成する。この手法（４）を実行した場合の方が、手法（３）を実行した場合よりもＰｔの触媒作用の大きな抑制効果が得られる。
【０２５６】
続いて、図３５（ｃ）に示すように、強誘電体膜２５を加工する。
詳細には、強誘電体膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜２５のパターニングの後に、強誘電体膜２５をアニール処理して当該強誘電体膜２５の機能回復を図る。
【０２５７】
続いて、図３５（ｄ）に示すように、強誘電体膜２５への水素・水の浸入を防止するための保護膜２７を形成する。
詳細には、強誘電体膜２５及び上部電極３１を覆うように下部電極層２４上に、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚５０ｎｍ程度に堆積し、保護膜２７を形成する。その後、保護膜２７をアニール処理する。
【０２５８】
続いて、図３６（ａ）に示すように、保護膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
保護膜２７及び下部電極層２４を、加工された強誘電体膜２５に整合させて下部電極層２４が強誘電体膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、上部電極３１の上面から上部電極３１及び強誘電体膜２５の側面、下部電極層２４の上面にかけて覆うように保護膜２７が残る。その後、保護膜２７をアニール処理する。
【０２５９】
続いて、図３６（ｂ）に示すように、保護膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２８を形成する。その後、保護膜２８をアニール処理する。
【０２６０】
続いて、図３６（ｃ）に示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を保護膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２６１】
続いて、図３６（ｄ）に示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、保護膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
【０２６２】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３４ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ａを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２６３】
続いて、図３７（ａ）に示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク３７を形成する。次に、ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。
【０２６４】
次に、レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
そして、主にハードマスク３７を用い、上部電極３１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び保護膜２８，２７をドライエッチングする。このドライエッチングでは、Ｐｔ膜９１の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【０２６５】
続いて、図３７（ｂ）に示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【０２６６】
続いて、図３７（ｃ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
詳細には、ビア孔３４ａ，３５ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚２０ｎｍ程度に堆積して、下地膜（グルー膜）９２，９３を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３４ａ，３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜９２，９３を研磨し、ビア孔３４ａ，３５ａ内をグルー膜９２，９３を介してＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。ここで、グルー膜９２，９３を構成するＴｉＮ膜は水素の透過を抑制する機能を有しており、プラグ３４，３５への水素の浸入が抑止される。ここで、グルー膜８２，８３においては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０２６７】
本例では、Ｐｔ膜９１が内部に触媒被毒物質を含有した構成とされており、ビア孔３４ａ，３５ａ内を埋め込むＷとＩｒＯ2膜２６ａ，２６ｂとがＰｔ膜９１で隔てられている。Ｐｔ膜９１では、Ｐｔにおける酸素の触媒作用が抑制されるため、Ｐｔ膜９１が自身の持つ触媒作用により阻害されることなく本来の機能である酸化防止機能を奏することができる。このＰｔ膜９１により、ＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素のプラグ３４，３５への浸入が抑止されるとともに、Ｐｔ膜９１における酸素の活性化が抑制され、プラグ３４，３５の酸化が防止される。
【０２６８】
そして、図６（ａ），図６（ｂ）の各工程を経て、図３７（ｄ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【０２６９】
以上説明したように、本例によれば、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５の酸化を抑止して、コンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０２７０】
なお、本例は、第１の実施形態及び変形例１〜１２に適用することもできる。即ちこの場合、第１の実施形態及び変形例１〜１２の夫々において、上部電極膜２６の構成要素であるＰｔ膜２６ｃを、内部に触媒被毒物質を含有した構造に形成する。この構成により、更に確実にコンタクト抵抗の安定化された信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【０２７１】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシタ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれとる、いわゆるスタック型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図３８〜図４２は、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【０２７２】
先ず、図３８（ａ）に示すように、シリコン半導体基板２１０上に選択トランジスタとして機能するＭＯＳトランジスタ２２０を形成する。
詳細には、シリコン半導体基板２１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造２１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル２１２を形成する。
【０２７３】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜２１３上にゲート電極２１４をパターン形成する。このとき同時に、ゲート電極２１４上にはシリコン窒化膜からなるキャップ膜２１５がパターン形成される。
【０２７４】
次に、キャップ膜２１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域２１６を形成する。
【０２７５】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極２１４及びキャップ膜２１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜２１７を形成する。
【０２７６】
次に、キャップ膜２１５及びサイドウォール絶縁膜２１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域２１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域２１６と重畳されるソース／ドレイン領域２１８を形成して、ＭＯＳトランジスタ２２０を完成させる。
【０２７７】
続いて、図３８（ｂ）に示すように、ＭＯＳトランジスタ２２０の保護膜２２１、層間絶縁膜２２２、及び上部絶縁膜２２３を順次形成する。
詳細には、ＭＯＳトランジスタ２２０を覆うように、保護膜１２１、層間絶縁膜２２２、及び上部絶縁膜２２３を順次形成する。ここで、保護膜２２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜２２３としては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
【０２７８】
続いて、図３８（ｃ）に示すように、トランジスタ構造２２０のソース／ドレイン領域２１８と接続されるプラグ２１９を形成する。なお、図３８（ｃ）以下の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域２１８をエッチングストッパーとして、当該ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２１９ａを形成する。
【０２７９】
次に、ビア孔２１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２１９ｂを形成する。そして、ＣＶＤ法によりグルー膜２１９ｂを介してビア孔２１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより上部絶縁膜２２３をストッパーとしてＷ膜及びグルー膜２１９ｂを研磨し、ビア孔２１９ａ内をグルー膜２１９ａを介してＷで埋め込むプラグ２１９を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２８０】
続いて、図３８（ｄ）に示すように、下部電極層２２４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０２８１】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
上部電極層２２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ2膜２２６ａ上に、当該ＩｒＯ2膜２２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜２２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２２６ａ及びＰｔ膜２２６ｂから上部電極層２２６が構成される。なお、上部電極層２２６において、ＩｒＯ2膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０２８２】
続いて、図３９（ａ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、上部電極層２２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０２８３】
続いて、図３９（ｂ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０２８４】
続いて、図３９（ｃ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０２８５】
続いて、図３９（ｄ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２０１を除去する。なおここで、ＴｉＮ膜２２８と共にシリサイド膜２２７もハードマスク２２９ａの電極形状に倣ってパターニングするようにしても良い。
【０２８６】
続いて、図４０（ａ）に示すように、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４を加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４をドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４がパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０２８７】
続いて、図４０（ｂ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上に強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。この強誘電体キャパシタ構造２３０においては、下部電極２３１がプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０２８８】
続いて、図４０（ｃ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０２８９】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２９０】
続いて、図４１（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、上部電極２３２の表面の一部を露出させるビア孔２３５ａを形成する。
【０２９１】
続いて、図４１（ｂ）に示すように、強誘電体キャパシタ構造２３０との上部電極２３２と接続されるプラグ２３５を形成する。
本実施形態では、上部電極２３２から発生する酸素（特に、Ｐｔ膜２６ｃにより活性化された酸素）に起因するプラグ２３５の酸化を抑止すべく、酸素非透過性の導電体として、プラグ２３５の下地膜としてシリサイド膜を形成する。具体的には、ビア孔２３５ａの壁面を覆うように、シリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２２７を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２２７を研磨し、ビア孔２３５ａ内をグルー膜２２７を介してＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０２９２】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造２３０の強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０２９３】
本実施形態では、ビア孔２３５ａ内を埋め込むＷが、上部電極２３２とシリサイド膜からなるグルー膜２２７で隔てられているため、上部電極２３２を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０２９４】
続いて、図４２（ａ）に示すように、プラグ２３５とそれぞれ接続される第１の配線２４５を形成する。
詳細には、先ず、層間絶縁膜２３４上の全面にスパッタ法等によりバリアメタル膜２４２、配線膜２４３及びバリアメタル膜２４４を堆積する。バリアメタル膜２４２としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜２４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜２４４としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜２４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０２９５】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜２４４、配線膜２４３及びバリアメタル膜２４２を配線形状に加工し、プラグ２３５と接続される第１の配線２４５をパターン形成する。なお、配線膜２４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線２４５としてＣｕ配線を形成しても良い。
【０２９６】
続いて、図４２（ｂ）に示すように、第１の配線２４５と接続される第２の配線２５４を形成する。
詳細には、先ず、第１の配線２４５を覆うように層間絶縁膜２４６を形成する。層間絶縁膜２４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【０２９７】
次に、第１の配線２４５と接続されるプラグ２４７を形成する。
第１の配線２４５の表面の一部が露出するまで、層間絶縁膜２４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４７ａを形成する。次に、このビア孔２４７ａの壁面を覆うように下地膜（グルー膜）２４８を形成した後、ＣＶＤ法によりグルー膜２４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜２４６をストッパーとして例えばＷ膜及びグルー膜２４８を研磨し、ビア孔２４７ａ内をグルー膜２４８を介してＷで埋め込むプラグ２４７を形成する。
【０２９８】
次に、プラグ２４７とそれぞれ接続される第２の配線２５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜２５１、配線膜２５２及びバリアメタル膜２５３を堆積する。バリアメタル膜２５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜２５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜２５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜２５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０２９９】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜２５３、配線膜２５２及びバリアメタル膜２５１を配線形状に加工し、第２の配線２５４をパターン形成する。なお、配線膜２５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線２５４としてＣｕ配線を形成しても良い。
【０３００】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦｅＲＡＭを完成させる。
【０３０１】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３０２】
−変形例−
ここで、第２の実施形態の緒変形例について説明する。なお、第２の実施形態と対応する構成部材等については同符号を付す。
【０３０３】
（変形例１）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０と接続される導電プラグのグルー膜を、シリサイド膜と水素の浸入を防止する導電性保護膜との積層構造とする点で相違する。
図４３は、第２の実施形態の変形例１によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３０４】
先ず、第２の実施形態と同様に、図３８（ａ）〜図４１（ａ）の各工程を経る。
続いて、図４３（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５を形成する。
本例では、上部電極２３２から発生する酸素（特に、Ｐｔ膜２２６ｂにより活性化された酸素）に起因するプラグ２３５の酸化を抑止するとともに、プラグ２３５への水素の浸入も防止すべく、酸素非透過性の導電体として、プラグ２３５の下地膜をシリサイド膜及び水素の浸入を抑制する膜で形成する。具体的には、ビア孔２３５ａの壁面を覆うように、シリサイド膜２６１ａ、例えばＴｉシリサイド（ＴｉＳｉ）膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＮ膜２６１ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）２６１を形成する。
【０３０５】
ここで、シリサイド膜２６１ａを形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造２３０の強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０３０６】
シリサイド膜２６１ａとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０３０７】
そして、ＣＶＤ法により、グルー膜２６１を介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２６１を研磨し、ビア孔２３５ａ内をグルー膜２６１を介してそれぞれＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３０８】
本例では、ビア孔２３５ａ内を埋め込むＷが、酸素非透過性のシリサイド膜と水素の透過を抑制する導電性保護膜との積層構造とされたグルー膜２６１により底面から側面にかけて覆われ、Ｗと上部電極２３２とがグルー膜２６１で隔てられているため、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止されるとともに、プラグ２３５への水素の浸入も防止される。
【０３０９】
そして、第２の実施形態と同様に、図４２（ａ），図４２（ｂ）の各工程を経て、図４３（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０３１０】
なお、本例では、グルー膜２６１をシリサイド膜２６１ａとＴｉＮ膜２６１ｂとの積層構造として形成したが、図４４（図４３（ａ）に相当する）に示すように、各膜の積層状態を逆にし、グルー膜２６１をＴｉＮ膜２６１ｂとシリサイド膜２６１ａとの積層構造として形成しても良い。
【０３１１】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止するとともに、プラグ２３５への水素の浸入をも抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３１２】
（変形例２）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０上にシリサイド膜を形成する点で相違する。
図４５〜図４８は、第２の実施形態の変形例２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３１３】
先ず、第２の実施形態と同様に、図３８（ａ）〜図３８（ｄ）の各工程を経る。
続いて、図４５（ａ）に示すように、上部電極層２２６上にシリサイド膜２６２を形成する。
詳細には、上部電極層２２６のＰｔ膜２２６ｂ上にシリサイド膜２６２、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚５０ｎｍ程度に堆積形成する。シリサイド膜２６２としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０３１４】
ここで、シリサイド膜２６２を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０３１５】
続いて、図４５（ｂ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、シリサイド膜２６２上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０３１６】
続いて、図４５（ｃ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０３１７】
続いて、図４５（ｄ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０３１８】
続いて、図４６（ａ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２０１を除去する。なおここで、ＴｉＮ膜２２８と共にシリサイド膜２６２もハードマスク２２９ａの電極形状に倣ってパターニングするようにしても良い。
【０３１９】
続いて、図４６（ｂ）に示すように、シリサイド膜２６２、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４を加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、シリサイド膜２６２、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４をドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、シリサイド膜２６２、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４がパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０３２０】
続いて、図４６（ｃ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上に強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。強誘電体キャパシタ構造２３０の上面には、電極形状にパターニングされたシリサイド膜２６２が残存する。この強誘電体キャパシタ構造２３０においては、下部電極２３１がプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０３２１】
続いて、図４６（ｄ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０３２２】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３２３】
続いて、図４７（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、シリサイド膜２６１の表面の一部を露出させるビア孔２３５ａを形成する。
【０３２４】
続いて、図４７（ｂ）に示すように、強誘電体キャパシタ構造２３０との上部電極２３２と接続されるプラグ２３５を形成する。
詳細には、先ず、ビア孔２３５ａの壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２３５ｂを形成する。そして、ＣＶＤ法によりグルー膜２３５ｂを介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。グルー膜２３５ｂを構成するＴｉＮ膜は、水素の透過を抑制する機能を有しており、プラグ２３５への水素の浸入が抑止される。ここで、水素の透過を抑制する機能を有するグルー膜２３５ｂとしては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２３５ｂを研磨し、ビア孔２３５ａ内をグルー膜２３５ａを介してＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３２５】
本例では、ビア孔２３５ａ内を埋め込むＷが上部電極２３２とシリサイド膜２６２で隔てられているため、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０３２６】
そして、第２の実施形態と同様に、図４２（ａ），図４２（ｂ）の各工程を経て、図４８に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０３２７】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３２８】
（変形例３）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０上にシリサイド膜を形成する点で相違する。
図４９〜図５２は、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３２９】
先ず、第２の実施形態と同様に、図３８（ａ）〜図３８（ｃ）の各工程を経る。
続いて、図４９（ａ）に示すように、下部電極層２２４、シリサイド膜２６３、Ｔｉ膜２６４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２２４を形成する。
【０３３０】
次に、下部電極層２２４上にシリサイド膜２６３、例えばＴｉシリサイド（ＴｉＳｉ）膜を、スパッタ法又はＣＶＤ法により、膜厚５０ｎｍ程度に堆積形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
次に、シリサイド膜２６３上にスパッタ法等によりＴｉ膜２６４を膜厚２０ｎｍ程度に堆積形成する。なお、このＴｉ膜２６４は形成しなくても良い。
【０３３１】
次に、ＲＦスパッタ法により、Ｔｉ膜２６４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０３３２】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
上部電極層２２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ2膜２２６ａ上に、当該ＩｒＯ2膜２２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜２２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２２６ａ及びＰｔ膜２２６ｂから上部電極層２２６が構成される。なお、上部電極層２２６において、ＩｒＯ2膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０３３３】
続いて、図４９（ｂ）に示すように、上部電極層２２６上にシリサイド膜２６２を形成する。
詳細には、上部電極層２２６のＰｔ膜２２６ｂ上にシリサイド膜２６２、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚５０ｎｍ程度に堆積形成する。シリサイド膜２６２としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０３３４】
ここで、シリサイド膜２６２を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０３３５】
続いて、図４９（ｃ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、シリサイド膜２６２上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０３３６】
続いて、図４９（ｄ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０３３７】
続いて、図５０（ａ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０３３８】
続いて、図５０（ｂ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２０１を除去する。なおここで、ＴｉＮ膜２２８と共にシリサイド膜２２７もハードマスク２２９ａの電極形状に倣ってパターニングするようにしても良い。
【０３３９】
続いて、図５０（ｃ）に示すように、シリサイド膜２６２、上部電極層２２６、強誘電体膜２２５、Ｔｉ膜２６４、シリサイド膜２６３、及び下部電極層２２４を加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、シリサイド膜２６２、上部電極層２２６、強誘電体膜２２５、Ｔｉ膜２６４、シリサイド膜２６３、及び下部電極層２２４をドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、シリサイド膜２６２、上部電極層２２６、強誘電体膜２２５、Ｔｉ膜２６４、シリサイド膜２６３、及び下部電極層２２４がパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０３４０】
続いて、図５０（ｄ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上にシリサイド膜２６３及びＴｉ膜２６４を介して強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。強誘電体キャパシタ構造２３０の上面には、電極形状にパターニングされたシリサイド膜２６２が残存する。この強誘電体キャパシタ構造２３０においては、下部電極２３１がプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０３４１】
続いて、図５１（ａ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０３４２】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３４３】
続いて、図５１（ｂ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、シリサイド膜２６２の表面の一部を露出させるビア孔２３５ａを形成する。
【０３４４】
続いて、図５２（ａ）に示すように、強誘電体キャパシタ構造２３０との上部電極２３２と接続されるプラグ２３５を形成する。
詳細には、先ず、ビア孔２３５ａの壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２３５ｂを形成する。そして、ＣＶＤ法によりグルー膜２３５ｂを介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。グルー膜２３５ｂを構成するＴｉＮ膜は、水素の透過を抑制する機能を有しており、プラグ２３５への水素の浸入が抑止される。ここで、水素の透過を抑制する機能を有するグルー膜２３５ｂとしては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２３５ｂを研磨し、ビア孔２３５ａ内をグルー膜２３５ａを介してＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３４５】
本例では、ビア孔２３５ａ内を埋め込むＷが、上部電極２３２とシリサイド膜２６２で隔てられ、更には下部電極２３１とシリサイド膜２６３で隔てられている。従って、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、Ｐｔ膜２２６ｂに起因して活性化された酸素、及び下部電極２３１を構成するＰｔに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０３４６】
そして、第２の実施形態と同様に、図４２（ａ），図４２（ｂ）の各工程を経て、図５２（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０３４７】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３４８】
（変形例４）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０と接続される導電プラグのグルー膜にもシリサイド膜を形成する点で相違する。
図５３は、第２の実施形態の変形例４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３４９】
先ず、第２の実施形態と同様に、図３８（ａ），図３８（ｂ）の各工程を経る。
続いて、図５３（ａ）に示すようにトランジスタ構造２２０のソース／ドレイン領域２１８と接続されるプラグ２１９を形成する。なお、図５３（ａ）以下の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域２１８をエッチングストッパーとして、当該ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２１９ａを形成する。
【０３５０】
次に、酸素非透過性の導電体として、プラグ２１９の下地膜としてシリサイド膜を形成する。具体的には、ビア孔２１９ａの壁面を覆うように、シリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２６５を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
そして、ＣＶＤ法によりグルー膜２６５を介してビア孔２１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２２３をストッパーとしてＷ膜及びグルー膜２６５を研磨し、ビア孔２１９ａ内をグルー膜２６５を介してＷで埋め込むプラグ２１９を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３５１】
そして、第２の実施形態と同様に、図３８（ｄ）〜図４２（ｂ）の各工程を経て、図５３（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０３５２】
本例では、ビア孔２３５ａ内を埋め込むＷが、上部電極２３２とシリサイド膜からなるグルー膜２２７で隔てられている。従って、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、Ｐｔ膜２２６ｂに起因して活性化された酸素、及び下部電極２３１を構成するＰｔに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。同様に、ビア孔２１９ａ内を埋め込むＷがシリサイド膜からなるグルー膜２６５で囲まれており、プラグ２１９の酸化が防止される。
【０３５３】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と上下で接続されるプラグ２３５，２１９の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３５４】
（変形例５）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０と接続される導電プラグのグルー膜にもシリサイド膜を形成する点で相違する。
図５４，図５５は、第２の実施形態の変形例５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３５５】
先ず、第２の実施形態と同様に、図３８（ａ），図３８（ｂ）の各工程を経る。
続いて、図５４（ａ）に示すように、トランジスタ構造２２０のソース／ドレイン領域２１８と接続されるプラグ２１９を形成する。なお、図５４（ａ）以下の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域２１８をエッチングストッパーとして、当該ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２１９ａを形成する。
【０３５６】
次に、酸素非透過性の導電体として、プラグ２１９の下地膜としてシリサイド膜を形成する。具体的には、ビア孔２１９ａの壁面を覆うように、シリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２６５ａを形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
そして、ＣＶＤ法によりグルー膜２６５ａを介してビア孔２１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２２３をストッパーとしてＷ膜及びグルー膜２６５ａを研磨し、ビア孔２１９ａ内をグルー膜２６５ａを介してＷで埋め込むプラグ２１９を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３５７】
続いて、図５４（ｂ）に示すように、シリサイド膜２６５ｂ、下部電極層２２４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ず、酸素非透過性の導電体として、プラグ２１９を覆うように膜厚５０ｎｍ程度にシリサイド膜２６５ｂを形成する。シリサイド膜２６５ｂとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０３５８】
次に、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０３５９】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
上部電極層２２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚５０ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ2膜２２６ａ上に、当該ＩｒＯ2膜２２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜２２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２２６ａ及びＰｔ膜２２６ｂから上部電極層２２６が構成される。なお、上部電極層２２６において、ＩｒＯ2膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０３６０】
そして、第２の実施形態と同様に、図３９（ａ）〜図４２（ｂ）の各工程を経て、図５５に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０３６１】
本例では、ビア孔２３５ａ内を埋め込むＷが上部電極２３２とシリサイド膜からなるグルー膜２２７で隔てられている。従って、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、Ｐｔ膜２２６ｂに起因して活性化された酸素、及び下部電極２３１を構成するＰｔに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０３６２】
更に、ビア孔２１９ａ内を埋め込むＷが、酸素非透過性のシリサイド膜であるグルー膜２６５ａにより底面から側面にかけて覆われるとともに、ビア孔２１９ａ内を埋め込むＷの上面がシリサイド膜２６５ｂで覆われており、当該Ｗは、その下層に存する強誘電体キャパシタ構造２３０から、グルー膜２６５ａ及びシリサイド膜２６５ｂにより略完全に隔離された状態とされている。従って、プラグ２１９の酸化が防止される。
【０３６３】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と上下で接続されるプラグ２３５，２１９の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３６４】
（変形例６）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０の上層に位置する配線間を接続する導電プラグのグルー膜にシリサイド膜を適用する点で相違する。
図５６は、第２の実施形態の変形例６によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３６５】
先ず、第２の実施形態と同様に、図３８（ａ）〜図４２（ａ）の各工程を経る。
続いて、図５６（ａ）に示すように、第１の配線２４５を覆うように層間絶縁膜２４６を形成する。
詳細には、第１の配線２４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜２４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３６６】
続いて、図５６（ｂ）に示すように、第１の配線２４５の表面を露出させるビア孔２４７ａを形成する。なお、図５６（ｂ）以下の各図では、図示の便宜上、層間絶縁膜２４６から上部の構成のみを示し、強誘電体キャパシタ構造２３０や第１の配線２４５等の図示を省略する。
詳細には、第１の配線２４５の表面の一部が露出するまで、層間絶縁膜２４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４７ａを形成する。
【０３６７】
続いて、図５６（ｃ）に示すように、第１の配線２４５と接続されるプラグ２４７を形成する。
詳細には、強誘電体キャパシタ構造２３０から発生する酸素（特に、Ｐｔ膜２２６ｂにより活性化された酸素）に起因するプラグ２４７の酸化を抑止すべく、酸素非透過性の導電体として、プラグ２４７の下地膜をシリサイド膜により形成する。具体的には、ビア孔２４７ａの内壁面を覆うように、層間絶縁膜２４６上にシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚２０ｎｍ〜５０ｎｍ程度に形成し、下地膜（グルー膜）２６６を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０３６８】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造２３０の強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０３６９】
そして、ＣＶＤ法により、グルー膜２６６を介してビア孔２４７ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２４６をストッパーとしてＷ膜及びグルー膜２６６を研磨し、ビア孔２４７ａをグルー膜２６６を介してＷで埋め込むプラグ２４７を形成する。
【０３７０】
本例では、ビア孔２４７ａ内を埋め込むＷが酸素非透過性のシリサイド膜であるグルー膜２６６により底面から側面にかけて覆われ、Ｗとその下層に存する強誘電体キャパシタ構造２３０とがグルー膜２６６で隔てられているため、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２４７への浸入が抑止され、プラグ２４７の酸化が防止される。
【０３７１】
なお、本例では、強誘電体キャパシタ構造２３０と接続されるプラグ２３５のグルー膜にシリサイド膜を適用するとともに、第１の配線２４５と接続されるプラグ２４７のグルー膜にシリサイド膜を適用する場合について例示したが、特にプラグ２４７の酸化防止を達成することを重要視して、第１の配線２４５と接続されるプラグ２４７のグルー膜のみにシリサイド膜を適用しても良い。
【０３７２】
続いて、図５６（ｄ）に示すように、全面にスパッタ法等によりバリアメタル膜２５１、配線膜２５２及びバリアメタル膜２５３を堆積する。
詳細には、バリアメタル膜２５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜２５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜２５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜２５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０３７３】
続いて、図５６（ｅ）に示すように、プラグ４７とそれぞれ接続される第２の配線２５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜２５３、配線膜２５２及びバリアメタル膜２５１を配線形状に加工し、第２の配線２５４をパターン形成する。
【０３７４】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、プラグ２４７と同様に、上層配線間を接続するプラグ（Ｗからなるプラグ）のグルー膜に、上記のようなシリサイド膜を適用する。
【０３７５】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５とともに、第１の配線２４５と接続されるプラグ２４７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３７６】
（変形例７）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０の上層に位置する配線の一部をいわゆるダマシン法により形成し、当該配線及び導電プラグのグルー膜にシリサイド膜を適用する点で相違する。
図５７〜図５９は、第２の実施形態の変形例７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３７７】
先ず、第２の実施形態と同様に、図３８（ａ）〜図４２（ａ）の各工程を経る。
続いて、図５７（ａ）に示すように、第１の配線２４５を覆うように層間絶縁膜２４６を形成する。
詳細には、第１の配線２４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜２４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３７８】
続いて、図５７（ｂ）に示すように、第１の配線２４５の表面を露出させるビア孔２４９ａを形成する。なお、図５７（ｂ）以下の各図では、図示の便宜上、層間絶縁膜２４６から上部の構成のみを示し、強誘電体キャパシタ構造２３０や第１の配線２４５等の図示を省略する。
詳細には、第１の配線２４５の表面の一部が露出するまで、層間絶縁膜２４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４９ａを形成する。
【０３７９】
続いて、図５７（ｃ）に示すように、シリサイド膜からなる下地膜２６７を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体として、下地膜をシリサイド膜により形成する。具体的には、ビア孔２４９ａの内壁面を覆うように、層間絶縁膜２４６上にシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚１０ｎｍ〜２０ｎｍ程度に形成し、下地膜（グルー膜）２６７を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０３８０】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造２３０の強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０３８１】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜２６７を介してビア孔２４９ａを埋め込むようにグルー膜２６７上にＣｕ（又はその合金）膜２６８を堆積する。
【０３８２】
続いて、図５７（ｄ）に示すように、プラグ２４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜２４６をストッパーとしてＣｕ膜２６８及びグルー膜２６７を研磨し、ビア孔２４９ａをグルー膜２６７を介してＣｕで埋め込むプラグ２４９を形成する。
【０３８３】
続いて、図５７（ｅ）に示すように、プラグ２４９上を覆うように層間絶縁膜２４６上に、シリコン窒化膜２６９、層間絶縁膜２７０、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３を順次積層する。
詳細には、シリコン窒化膜２６９としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜２７０としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜２７１としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜２７２としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜２７３としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０３８４】
続いて、図５８（ａ）に示すように、シリコン窒化膜２７３を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜２７３をパターニングし、シリコン窒化膜２７３に配線形状の開口２７３ａを形成する。
【０３８５】
続いて、図５８（ｂ）に示すように、層間絶縁膜２７２及びＳＯＧ膜２７１を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜２７２及びＳＯＧ膜２７１をパターニングし、層間絶縁膜２７２及びＳＯＧ膜２７１の開口２７３ａに整合したプラグ２４９の上方に位置する部位にホール形状の開孔２７２ａ，２７１ａを形成する。
【０３８６】
続いて、図５８（ｃ）に示すように、層間絶縁膜２７２及び層間絶縁膜２７０を加工する。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜２７２を開口２７３ａに倣った配線形状にパターニングし、開孔２７２ａを拡張した開口２７２ｂを形成する。このとき同時に、層間絶縁膜２６２及びＳＯＧ膜２７１がマスクとして機能し、層間絶縁膜２７０が開孔２７１ａに倣ったホール形状にパターニングされ、開孔２７０ａが形成される。
【０３８７】
続いて、図５８（ｄ）に示すように、配線溝２７４を完成させる。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ２４７の表面が露出するまでシリコン窒化膜２６９をパターニングする。このとき、ＳＯＧ膜２７１には開口２７３ａ，２７２ｂに倣って開孔２７１ａが拡張された配線形状の開口２７１ｂが形成されるとともに、シリコン窒化膜２６９には開孔２７０ａに倣ったホール形状の開孔２６９ａが形成される。ここで、シリコン窒化膜２７３もエッチングによりシリコン窒化膜２６９の膜厚分だけ薄くなる。このとき、シリコン窒化膜２６９及び層間絶縁膜２７０に形成された開孔２６９ａ，２７０ａと、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３に形成された開口２７１ｂ，２７２ｂ，２７３ａとが一体となって配線溝２７４が完成する。
【０３８８】
続いて、図５９（ａ）に示すように、シリサイド膜からなる下地膜２７５を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体として、下地膜をシリサイド膜により形成する。具体的には、配線溝２７４の内壁面を覆うように、シリコン窒化膜２７４上にシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚１０ｎｍ〜２０ｎｍ程度に形成し、下地膜（グルー膜）２７５を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
【０３８９】
ここで、シリサイド膜を形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造２３０の強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０３９０】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜２７５を介して配線溝２７４を埋め込むようにグルー膜２７５上にＣｕ膜２７６を堆積する。
【０３９１】
続いて、図５９（ｂ）に示すように、配線構造２７７を形成する。
詳細には、ＣＭＰにより層間絶縁膜２７２をストッパーとしてＣｕ膜２７６、グルー膜２７５及びシリコン窒化膜２７３を研磨し、配線溝２７４をグルー膜２７５を介してＣｕ（又はその合金）で埋め込み、プラグ２４９を介して第１の配線２４５と電気的に接続されてなる配線構造２７７を形成する。ここで、配線構造２７７は、開孔２６９ａ，２７０ａの部分をグルー膜７５を介してＣｕで埋め込む部分が導電プラグ部分に、開口２７１ｂ，２７２ｂの部分をグルー膜２７５を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０３９２】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造２７７と同様に、そのグルー膜に上記のようなシリサイド膜を適用する。
【０３９３】
本例では、ビア孔２４９ａ内を埋め込むＣｕが酸素非透過性のシリサイド膜であるグルー膜２６７により底面から側面にかけて覆われるとともに、配線溝２７４内を埋め込むＣｕがシリサイド膜であるグルー膜２７５により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造２３０から、グルー膜２６７，２７５により隔離された状態とされている。そのため、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２４９及び配線構造２７７への浸入が可及的に抑止され、プラグ２４９及び配線構造２７７の酸化が防止される。
【０３９４】
なお、本例では、強誘電体キャパシタ構造２３０と接続されるプラグ２３５のグルー膜にシリサイド膜を適用するとともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７のグルー膜にシリサイド膜を適用する場合について例示したが、特にプラグ２４７及び配線構造２７７の酸化防止を達成することを重要視して、プラグ２４７及び配線構造２７７のグルー膜のみにシリサイド膜を適用しても良い。
【０３９５】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５とともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０３９６】
（変形例８）
本例では、変形例７の構成において、グルー膜をシリサイド膜と水素の透過を抑制する導電性保護膜との積層構造に形成する。
図６０〜図６２は、第２の実施形態の変形例８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０３９７】
先ず、第２の実施形態と同様に、図３８（ａ）〜図４２（ａ）の各工程を経る。
続いて、図６０（ａ）に示すように、第１の配線２４５を覆うように層間絶縁膜２４６を形成する。
詳細には、第１の配線２４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜２４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０３９８】
続いて、図６０（ｂ）に示すように、第１の配線２４５の表面を露出させるビア孔２４９ａを形成する。なお、図６０（ｂ）以下の各図では、図示の便宜上、層間絶縁膜２４６から上部の構成のみを示し、強誘電体キャパシタ構造２３０や第１の配線２４５等の図示を省略する。
詳細には、第１の配線２４５の表面の一部が露出するまで、層間絶縁膜２４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４９ａを形成する。
【０３９９】
続いて、図６０（ｃ）に示すように、シリサイド膜及び水素の透過を抑制する導電性保護膜の積層構造である下地膜２７８を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体であるシリサイド膜と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、ビア孔２４９ａの内壁面を覆うように、層間絶縁膜２４６上にシリサイド膜２７８ａ、例えばＴｉシリサイド（ＴｉＳｉ）膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜２７８ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）２７８を形成する。シリサイド膜２７８ａとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０４００】
ここで、シリサイド膜２７８ａを形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造２３０の強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０４０１】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜２７８を介してビア孔２４９ａを埋め込むようにグルー膜２７８上にＣｕ（又はその合金）膜２６８を堆積する。
【０４０２】
続いて、図６０（ｄ）に示すように、プラグ２４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜２４６をストッパーとしてＣｕ膜２６８及びグルー膜２７８を研磨し、ビア孔２４９ａをグルー膜２７８を介してＣｕで埋め込むプラグ２４９を形成する。
【０４０３】
続いて、図６０（ｅ）に示すように、プラグ２４９上を覆うように層間絶縁膜２４６上に、シリコン窒化膜２６９、層間絶縁膜２７０、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３を順次積層する。
詳細には、シリコン窒化膜２６９としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜２７０としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜２７１としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜２７２としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜２７３としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０４０４】
続いて、図６１（ａ）に示すように、シリコン窒化膜２７３を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜２７３をパターニングし、シリコン窒化膜３７３に配線形状の開口２７３ａを形成する。
【０４０５】
続いて、図６１（ｂ）に示すように、層間絶縁膜２７２及びＳＯＧ膜２７１を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜２７２及びＳＯＧ膜２７１をパターニングし、層間絶縁膜２７２及びＳＯＧ膜２７１の開口２７３ａに整合したプラグ２４９の上方に位置する部位にホール形状の開孔２７２ａ，２７１ａを形成する。
【０４０６】
続いて、図６１（ｃ）に示すように、層間絶縁膜２７２及び層間絶縁膜２７０を加工する。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜２７２を開口２７３ａに倣った配線形状にパターニングし、開孔２７２ａを拡張した開口２７２ｂを形成する。このとき同時に、層間絶縁膜２６２及びＳＯＧ膜２７１がマスクとして機能し、層間絶縁膜２７０が開孔２７１ａに倣ったホール形状にパターニングされ、開孔２７０ａが形成される。
【０４０７】
続いて、図６１（ｄ）に示すように、配線溝７１を完成させる。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ２４７の表面が露出するまでシリコン窒化膜２６９をパターニングする。このとき、ＳＯＧ膜２７１には開口２７３ａ，２７２ｂに倣って開孔２７１ａが拡張された配線形状の開口２７１ｂが形成されるとともに、シリコン窒化膜２６９には開孔２７０ａに倣ったホール形状の開孔２６９ａが形成される。ここで、シリコン窒化膜２７３もエッチングによりシリコン窒化膜２６９の膜厚分だけ薄くなる。このとき、シリコン窒化膜２６９及び層間絶縁膜２７０に形成された開孔２６９ａ，２７０ａと、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３に形成された開口２７１ｂ，２７２ｂ，２７３ａとが一体となって配線溝２７４が完成する。
【０４０８】
続いて、図６２（ａ）に示すように、下地膜２７９を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体であるシリサイド膜と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、配線溝２７４の内壁面を覆うように、シリコン窒化膜２７３上にシリサイド膜２７９ａ、例えばＴｉシリサイド（ＴｉＳｉ）膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜２７９ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）２７９を形成する。シリサイド膜２７９ａとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０４０９】
ここで、シリサイド膜２７９ａを形成するに際して、スパッタ法又はＣＶＤ法により、３５０℃以下の低温でシリサイド膜を成長させる。この程度の低温であれば、強誘電体キャパシタ構造２３０の強誘電体膜２２５を劣化させることはない。本発明を強誘電体キャパシタ構造ではない通常のキャパシタ構造を有する半導体メモリに適用する場合であれば、特に低温でシリサイド膜を形成する必要はないため、例えば７００℃程度のアニール処理によりシリサイド膜を形成しても良い。
【０４１０】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜２７９を介して配線溝２７４を埋め込むようにグルー膜２７９上にＣｕ膜２７６を堆積する。
【０４１１】
続いて、図６２（ｂ）に示すように、配線構造７７を形成する。
詳細には、ＣＭＰにより層間絶縁膜２７２をストッパーとしてＣｕ膜２７６、グルー膜２７９及びシリコン窒化膜２７３を研磨し、配線溝２７４をグルー膜２７９を介してＣｕ（又はその合金）で埋め込み、プラグ２４９を介して第１の配線２４５と電気的に接続されてなる配線構造２７９を形成する。ここで、配線構造２７７は、開孔２６９ａ，２７０ａの部分をグルー膜２７９を介してＣｕで埋め込む部分が導電プラグ部分に、開口２７１ｂ，２７２ｂ，２７３ａの部分をグルー膜２７９を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０４１２】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造２７７と同様に、そのグルー膜に上記のようなシリサイド膜及び水素の透過を抑制する導電性保護膜の積層膜を適用する。
【０４１３】
本例では、ビア孔２４９ａ内を埋め込むＣｕが、酸素非透過性のシリサイド膜と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜２７８により底面から側面にかけて覆われるとともに、配線溝２７４内を埋め込むＣｕが、シリサイド膜と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜２７９により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造２３０から、グルー膜２７８，２７９により隔離された状態とされている。そのため、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２４９及び配線構造７４への浸入が可及的に抑止され、プラグ２４９及び配線構造２７７の酸化が防止されるとともに、プラグ２４９及び配線構造２７７への水素の浸入が防止される。
【０４１４】
なお、本例では、強誘電体キャパシタ構造２３０と接続されるプラグ２３５のグルー膜にシリサイド膜を適用するとともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７のグルー膜にシリサイド膜及び水素の透過を抑制する導電性保護膜の積層膜を適用する場合について例示したが、特にプラグ２４７及び配線構造２７７の酸化防止を達成することを重要視して、プラグ２４７及び配線構造２７７のグルー膜のみにシリサイド膜を適用しても良い。
【０４１５】
また、本例では、グルー膜２７８をシリサイド膜２７８ａとＴｉＡｌＮ膜２７８ｂとの積層構造、グルー膜２７９をシリサイド膜２７９ａとＴｉＡｌＮ膜２７９ｂとの積層構造として形成したが、図６３（図６２（ｂ）に相当する）に示すように、各膜の積層状態を逆にし、グルー膜２７８をＴｉＡｌＮ膜２７８ｂとＴｉシリサイド膜２７８ａとの積層構造、グルー膜２７９をＴｉＡｌＮ膜２７９ｂとＴｉシリサイド膜２７９ａとの積層構造として形成しても良い。
【０４１６】
また、図６４に示すように、本例のようにグルー膜２７９を介して配線溝２７４をＣｕで埋め込む配線構造２７７を形成した後、変形例６を適用しても良い。即ち、層間絶縁膜２５７ａ，２５７ｂに形成されたビア孔２５８ａ内にグルー膜２６６を介してＷが充填されてプラグ２５８が形成される。このプラグ２５８においては、層間絶縁膜２５７ａ，２５７ｂに形成されたビア孔２５８ａ内を埋め込むＷが酸素非透過性のシリサイド膜であるグルー膜２６６により底面から側面にかけて覆われる。プラグ２５８上には例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）からなるパッド電極２５９が形成されており、パッド電極２５９を覆うように層間絶縁膜２５７ｃ，２５７ｄが形成される。層間絶縁膜２５７ｃ，２５７ｄには、パッド電極２５９の表面の一部を露出させる開口が形成されている。層間絶縁膜２５７ａ〜２５７ｃとしてはＮＳＧ等のシリコン酸化膜、層間絶縁膜２５７ｄとしてはシリコン酸化膜よりも硬質のシリコン窒化膜等が用いられる。
【０４１７】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５とともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７の酸化を抑止し、更には少なくとも第１の配線２４５と接続されるプラグ２４９及び配線構造２７７への水素の浸入をも抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０４１８】
（変形例９）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０と導電プラグ２３５との間に設ける酸素非透過性の導電体が異なる点で相違する。
図６５は、第２の実施形態の変形例９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０４１９】
先ず、第２の実施形態と同様に、図３８（ａ）〜図４１（ａ）の各工程を経る。
続いて、図６５（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５を形成する。
本例では、上部電極２３２から発生する酸素（特に、Ｐｔ膜２２６ｂにより活性化された酸素）に起因するプラグ２３５の酸化を抑止すべく、プラグ２３５の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔２３５ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２８０を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０４２０】
そして、ＣＶＤ法により、グルー膜２８０を介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２８０を研磨し、ビア孔２３５ａ内をグルー膜２８０を介してそれぞれＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４２１】
本例では、ビア孔２３５ａ内を埋め込むＷが、酸化しても導電性を有する金属であるＩｒ膜からなるグルー膜２８０により、底面から側面にかけて覆われ、Ｗと上部電極２３２とがグルー膜２８０で隔てられている。グルー膜２８０は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２３５の電気的接続機能が損なわれることはない。このグルー膜２８０により、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２３５への浸入が抑止される、プラグ２３５の酸化が防止される。
【０４２２】
そして、図４２（ａ），図４２（ｂ）の各工程を経て、図６５（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【０４２３】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止して、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０４２４】
（変形例１０）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０上に酸化しても導電性を有する金属層を形成する点で相違する。
図６６〜図６９は、第２の実施形態の変形例１０によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０４２５】
先ず、第２の実施形態と同様に、図３８（ａ）〜図３８（ｄ）の各工程を経る。
続いて、図６６（ａ）に示すように、上部電極層２２６上に、酸化しても導電性を有する金属からなる導電層２８１を形成する。
詳細には、Ｐｔ膜２２６ｂ上に、酸素非透過性の導電体として、酸化しても導電性を有する金属、ここではＩｒからなる導電層２８１を膜厚２００ｎｍ程度に形成する。導電層２８１としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０４２６】
続いて、図６６（ｂ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、導電層２８１上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０４２７】
続いて、図６６（ｃ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０４２８】
続いて、図６６（ｄ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０４２９】
続いて、図６７（ａ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２０１を除去する。なおここで、ＴｉＮ膜２２８と共にシリサイド膜２２７もハードマスク２２９ａの電極形状に倣ってパターニングするようにしても良い。
【０４３０】
続いて、図６７（ｂ）に示すように、導電層２８１、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４を加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、導電層２８１、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４をドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、導電層２８１、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４がパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０４３１】
続いて、図６７（ｃ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上に強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。強誘電体キャパシタ構造２３０の上面には、電極形状にパターニングされた導電層２８１が残存する。この強誘電体キャパシタ構造２３０においては、下部電極２３１がプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０４３２】
続いて、図６７（ｄ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０４３３】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４３４】
続いて、図６８（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、導電層２８１の表面の一部を露出させるビア孔２３５ａを形成する。
【０４３５】
続いて、図６８（ｂ）に示すように、強誘電体キャパシタ構造２３０との上部電極２３２と接続されるプラグ２３５を形成する。
詳細には、先ず、ビア孔２３５ａの壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２３５ｂを形成する。そして、ＣＶＤ法によりグルー膜２３５ｂを介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。グルー膜２３５ｂを構成するＴｉＮ膜は、水素の透過を抑制する機能を有しており、プラグ２３５への水素の浸入が抑止される。ここで、水素の透過を抑制する機能を有するグルー膜２３５ｂとしては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２３５ｂを研磨し、ビア孔２３５ａ内をグルー膜２３５ａを介してＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４３６】
本例では、ビア孔２３５ａ内を埋め込むＷと上部電極２３２とが導電層２８１で隔てられている。導電層２８１は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２３５の電気的接続機能が損なわれることはない。この導電層２８１により、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０４３７】
そして、第２の実施形態と同様に、図４２（ａ），図４２（ｂ）の各工程を経て、図６９に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０４３８】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０４３９】
（変形例１１）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０上に酸化しても導電性を有する金属層を形成する点で相違する。
図７０〜図７３は、第２の実施形態の変形例３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０４４０】
先ず、第２の実施形態と同様に、図３８（ａ）〜図３８（ｃ）の各工程を経る。
続いて、図７０（ａ）に示すように、下部電極層２２４、酸化しても導電性を有する金属からなる導電層２８２、Ｔｉ膜２６４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２２４を形成する。
【０４４１】
次に、下部電極層２２４上に、酸素非透過性の導電体として、酸化しても導電性を有する金属、ここではＩｒからなる導電層２８２を膜厚２００ｎｍ程度に形成する。導電層２８２としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
次に、シリサイド膜導電層２８２上にスパッタ法等によりＴｉ膜２６４を膜厚２０ｎｍ程度に堆積形成する。なお、このＴｉ膜２６４は形成しなくても良い。
【０４４２】
次に、ＲＦスパッタ法により、Ｔｉ膜２６４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０４４３】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
上部電極層２２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ2膜２２６ａ上に、当該ＩｒＯ2膜２２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜２２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２２６ａ及びＰｔ膜２２６ｂから上部電極層２２６が構成される。なお、上部電極層２２６において、ＩｒＯ2膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０４４４】
続いて、図７０（ｂ）に示すように、上部電極層２２６上に、酸化しても導電性を有する金属からなる導電層２８１を形成する。
詳細には、上部電極層２２６のＰｔ膜２２６ｂ上に、酸素非透過性の導電体として、酸化しても導電性を有する金属、ここではＩｒからなる導電層２８１を膜厚２００ｎｍ程度に形成する。導電層２８１としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０４４５】
続いて、図７０（ｃ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、導電層２８１上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０４４６】
続いて、図７０（ｄ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０４４７】
続いて、図７１（ａ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０４４８】
続いて、図７１（ｂ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２０１を除去する。なおここで、ＴｉＮ膜２２８と共にシリサイド膜２２７もハードマスク２２９ａの電極形状に倣ってパターニングするようにしても良い。
【０４４９】
続いて、図７１（ｃ）に示すように、導電層２８１、上部電極層２２６、強誘電体膜２２５、Ｔｉ膜２６４、導電層２８２、及び下部電極層２２４を加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、導電層２８１、上部電極層２２６、強誘電体膜２２５、Ｔｉ膜２６４、導電層２８２、及び下部電極層２２４をドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、導電層２８１、上部電極層２２６、強誘電体膜２２５、Ｔｉ膜２６４、導電層２８２、及び下部電極層２２４がパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０４５０】
続いて、図７１（ｄ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上に導電層２８２及びＴｉ膜２６４を介して強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。強誘電体キャパシタ構造２３０の上面には、電極形状にパターニングされた導電層２８１が残存する。この強誘電体キャパシタ構造２３０においては、下部電極２３１がプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０４５１】
続いて、図７２（ａ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０４５２】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４５３】
続いて、図７２（ｂ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、導電層２８１の表面の一部を露出させるビア孔２３５ａを形成する。
【０４５４】
続いて、図７３（ａ）に示すように、強誘電体キャパシタ構造２３０との上部電極２３２と接続されるプラグ２３５を形成する。
詳細には、先ず、ビア孔２３５ａの壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２３５ｂを形成する。そして、ＣＶＤ法によりグルー膜２３５ｂを介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。グルー膜２３５ｂを構成するＴｉＮ膜は、水素の透過を抑制する機能を有しており、プラグ３４，３５への水素の浸入が抑止される。ここで、水素の透過を抑制する機能を有するグルー膜２３５ｂとしては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２３５ｂを研磨し、ビア孔２３５ａ内をグルー膜２３５ａを介してＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４５５】
本例では、ビア孔２３５ａ内を埋め込むＷが、上部電極２３２と導電層２８１で隔てられ、更には下部電極２３１と導電層２８２で隔てられている。導電層２８１，２８２は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２３５の電気的接続機能が損なわれることはない。これら導電層２８１，２８２により、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、Ｐｔ膜２２６ｂに起因して活性化された酸素、及び下部電極２３１を構成するＰｔに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０４５６】
そして、第２の実施形態と同様に、図４２（ａ），図４２（ｂ）の各工程を経て、図７３（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０４５７】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０４５８】
（変形例１２）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０と導電プラグ２３５との間に設ける酸素非透過性の導電体が異なる点で相違する。
図７４〜図７７は、第２の実施形態の変形例１２によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０４５９】
先ず、第２の実施形態と同様に、図３８（ａ），図３８（ｂ）の各工程を経る。
続いて、図７４（ａ）に示すようにトランジスタ構造２２０のソース／ドレイン領域２１８と接続されるプラグ２１９を形成する。なお、図７４（ａ）以降の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域２１８をエッチングストッパーとして、当該ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２１９ａを形成する。
【０４６０】
次に、酸素非透過性の導電体として、プラグ２１９の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔２３５ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２８３を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
そして、ＣＶＤ法によりグルー膜２８３を介してビア孔２１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２２３をストッパーとしてＷ膜及びグルー膜２８３を研磨し、ビア孔２１９ａ内をグルー膜２８３を介してＷで埋め込むプラグ２１９を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４６１】
続いて、図７４（ｂ）に示すように、下部電極層２２４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０４６２】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
上部電極層２２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ2膜２２６ａ上に、当該ＩｒＯ2膜２２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜２２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２２６ａ及びＰｔ膜２２６ｂから上部電極層２２６が構成される。なお、上部電極層２２６において、ＩｒＯ2膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０４６３】
続いて、図７４（ｃ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、上部電極層２２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０４６４】
続いて、図７４（ｄ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０４６５】
続いて、図７５（ａ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０４６６】
続いて、図７５（ｂ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等よりレジストマスク２０１を除去する。なおここで、ＴｉＮ膜２２８と共にシリサイド膜２２７もハードマスク２２９ａの電極形状に倣ってパターニングするようにしても良い。
【０４６７】
続いて、図７５（ｃ）に示すように、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４を加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４をドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４がパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０４６８】
続いて、図７５（ｄ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上に強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。この強誘電体キャパシタ構造２３０においては、下部電極２３１がプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０４６９】
続いて、図７６（ａ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０４７０】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４７１】
続いて、図７６（ｂ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、上部電極２３２の表面の一部を露出させるビア孔２３５ａを形成する。
【０４７２】
続いて、図７７（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５を形成する。
本例では、上部電極２３２から発生する酸素（特に、Ｐｔ膜２２６ｂにより活性化された酸素）に起因するプラグ２３５の酸化を抑止すべく、プラグ２３５の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔２３５ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２８０を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０４７３】
そして、ＣＶＤ法により、グルー膜２８０を介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２８０を研磨し、ビア孔２３５ａ内をグルー膜２８０を介してそれぞれＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４７４】
本例では、ビア孔２３５ａ内を埋め込むＷが、酸化しても導電性を有する金属であるＩｒ膜からなるグルー膜２８０により、底面から側面にかけて覆われ、Ｗと上部電極２３２とがグルー膜２８０で隔てられている。グルー膜２８０は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２３５の電気的接続機能が損なわれることはない。このグルー膜２８０により、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２３５への浸入が抑止される、プラグ２３５の酸化が防止される。
【０４７５】
そして、図４２（ａ），図４２（ｂ）の各工程を経て、図７７（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【０４７６】
本例では、ビア孔２３５ａ内を埋め込むＷが、上部電極２３２と、酸化しても導電性を有する導電層からなるグルー膜２８０で隔てられている。グルー膜２８０は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２３５の電気的接続機能が損なわれることはない。このグルー膜２８０により、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、Ｐｔ膜２２６ｂに起因して活性化された酸素、及び下部電極２３１を構成するＰｔに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。同様に、ビア孔２１９ａ内を埋め込むＷが、酸化しても導電性を有する導電層からなるグルー膜２８３で囲まれており、プラグ２１９の酸化が防止される。
【０４７７】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と上下で接続されるプラグ２３５，２１９の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０４７８】
（変形例１３）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０と導電プラグ２３５との間に設ける酸素非透過性の導電体が異なる点で相違する。
図７８〜図８１は、第２の実施形態の変形例１３によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０４７９】
先ず、第２の実施形態と同様に、図３８（ａ），図３８（ｂ）の各工程を経る。
続いて、図７８（ａ）に示すようにトランジスタ構造２２０のソース／ドレイン領域２１８と接続されるプラグ２１９を形成する。なお、図７８（ａ）以下の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域２１８をエッチングストッパーとして、当該ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２１９ａを形成する。
【０４８０】
次に、酸素非透過性の導電体として、プラグ２１９の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔２３５ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２８３ａを形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
そして、ＣＶＤ法によりグルー膜２８３ａを介してビア孔２１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２２３ａをストッパーとしてＷ膜及びグルー膜２８３ａを研磨し、ビア孔２１９ａ内をグルー膜２８３ａを介してＷで埋め込むプラグ２１９を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４８１】
続いて、図７８（ｂ）に示すように、酸化しても導電性を有する導電層２８３ｂ、下部電極層２２４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ず、酸素非透過性の導電体として、プラグ２１９を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚２００ｎｍ程度に堆積して、導電層２８３ｂを形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０４８２】
次に、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０４８３】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
上部電極層２２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ2膜２２６ａ上に、当該ＩｒＯ2膜２２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜２２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２２６ａ及びＰｔ膜２２６ｂから上部電極層２２６が構成される。なお、上部電極層２２６において、ＩｒＯ2膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０４８４】
続いて、図７８（ｃ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、上部電極層２２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０４８５】
続いて、図７８（ｄ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０４８６】
続いて、図７９（ａ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０４８７】
続いて、図７９（ｂ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２０１を除去する。なおここで、ＴｉＮ膜２２８と共にシリサイド膜２２７もハードマスク２２９ａの電極形状に倣ってパターニングするようにしても良い。
【０４８８】
続いて、図７９（ｃ）に示すように、上部電極層２２６、強誘電体膜２２５、下部電極層２２４及び導電層２８３ｂを加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、上部電極層２２６、強誘電体膜２２５、下部電極層２２４及び導電層２８３ｂをドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、上部電極層２２６、強誘電体膜２２５、下部電極層２２４及び導電層２８３ｂがパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０４８９】
続いて、図７９（ｄ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上に強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。この強誘電体キャパシタ構造２３０においては、下部電極２３１が導電層２８３ｂを介してプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０４９０】
続いて、図８０（ａ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０４９１】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４９２】
続いて、図８０（ｂ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、上部電極２３２の表面の一部を露出させるビア孔２３５ａを形成する。
【０４９３】
続いて、図８１（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５を形成する。
本例では、上部電極２３２から発生する酸素（特に、Ｐｔ膜２２６ｂにより活性化された酸素）に起因するプラグ２３５の酸化を抑止すべく、プラグ２３５の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔２３５ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２８０を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０４９４】
そして、ＣＶＤ法により、グルー膜２８０を介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２８０を研磨し、ビア孔２３５ａ内をグルー膜２８０を介してそれぞれＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０４９５】
そして、第２の実施形態と同様に、図４２（ａ）〜図４２（ｂ）の各工程を経て、図８１（ｂ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０４９６】
本例では、ビア孔２３５ａ内を埋め込むＷが、上部電極２３２と、酸化しても導電性を有する導電層からなるグルー膜２８０で隔てられている。グルー膜２８０は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２３５の電気的接続機能が損なわれることはない。このグルー膜２８０により、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、Ｐｔ膜２２６ｂに起因して活性化された酸素、及び下部電極２３１を構成するＰｔに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０４９７】
更に、ビア孔２１９ａ内を埋め込むＷが、酸化しても導電性を有する導電層からなるグルー膜２８３ａにより底面から側面にかけて覆われるとともに、ビア孔２１９ａ内を埋め込むＷの上面が、酸化しても導電性を有する導電層２８３ｂで覆われており、当該Ｗは、その下層に存する強誘電体キャパシタ構造２３０から、グルー膜２８３ａ及び導電層２８３ｂにより略完全に隔離された状態とされている。従って、プラグ２１９の酸化が防止される。
【０４９８】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と上下で接続されるプラグ２３５，２１９の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０４９９】
（変形例１４）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０上にはシリサイド膜を、強誘電体キャパシタ構造２３０下には酸化しても導電性を有する導電層をそれぞれ形成する点で相違する。
図８２，図８３は、第２の実施形態の変形例１４によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０５００】
先ず、第２の実施形態と同様に、図３８（ａ），図３８（ｂ）の各工程を経る。本例では、図３８（ｂ）工程において、保護膜２２１及び層間絶縁膜２２２のみを形成し、上部絶縁膜２２３は形成しない。
【０５０１】
続いて、図８２（ａ）に示すように、酸化しても導電性を有する導電層２８４を形成する。なお、図８２（ａ）以下の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
詳細には、スパッタ法等により、プラグ２１９上を覆うように層間絶縁膜２２２上に、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚２００ｎｍ程度に堆積して、導電層２８４を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。なお、図７９Ａ以下の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
【０５０２】
続いて、図８２（ｂ）に示すように、ＴｉＮ膜２８５を形成する。
詳細には、導電層２８４上に、スパッタ法等により、ＴｉＮ膜２８５を膜厚２００ｎｍ程度に堆積形成する。
【０５０３】
続いて、図８２（ｃ）に示すように、レジストマスク２８６を形成する。
詳細には、ＴｉＮ膜２８５上にレジストを塗布し、このレジストをリソグラフィーにより加工し、プラグ２１９の上方に整合した部位に電極形状のレジストマスク２８６を形成する。
【０５０４】
続いて、図８２（ｄ）に示すように、ＴｉＮ膜２８５を加工する。
詳細には、レジストマスク２８６をマスクとして、ドライエッチングによりＴｉＮ膜２８５を電極形状にパターニングする。このとき、レジストマスク２８６もエッチングされて膜厚が減少する。その後、灰化処理等によりレジストマスク２８６を除去する。
【０５０５】
続いて、図８２（ｅ）に示すように、導電層２８４を加工する。
詳細には、ＴｉＮ膜２８５をマスクとして、ドライエッチングにより導電層２８４を電極形状にパターニングする。
【０５０６】
続いて、図８３（ａ）に示すように、シリコン窒化膜２８７を形成する。
詳細には、加工された導電層２８４及びＴｉＮ膜２８５を覆うように、ＣＶＤ法等によりシリコン窒化膜２８７を堆積形成する。
【０５０７】
続いて、図８３（ｂ）に示すように、シリコン窒化膜２８７及びＴｉＮ膜２８５を平坦化処理する。
詳細には、導電層２８４をストッパーとして、シリコン窒化膜２８７及びＴｉＮ膜２８５をＣＭＰ法により研磨する。このとき、ＴｉＮ膜２８５が除去され、導電層２８４の非が露出した状態にシリコン窒化膜２８７が平坦化される。
【０５０８】
そして、第２の実施形態と同様に、図３８（ｄ）〜図４２（ｂ）の各工程を経て、図８３（ｃ）に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【０５０９】
本例では、ビア孔２３５ａ内を埋め込むＷが上部電極２３２とシリサイド膜からなるグルー膜２２７で隔てられているため、上部電極２３２を構成するＩｒＯ2膜２６ａ，２６ｂに起因して活性化された酸素、及びＰｔ膜２６ｃに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。
【０５１０】
更に、ビア孔２１９ａ内を埋め込むＷが、上部電極２３２と、酸化しても導電性を有する導電層からなる導電層２８４で隔てられている。グルー膜２８４は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２１９の電気的接続機能が損なわれることはない。このグルー膜２８４により、プラグ２１９の酸化が防止される。
【０５１１】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と上下で接続されるプラグ２３５，２１９の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０５１２】
（変形例１５）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０上にはシリサイド膜を、強誘電体キャパシタ構造２３０下にはシリサイド膜及び酸化しても導電性を有する導電層をそれぞれ形成する点で相違する。
図８４，図８５は、第２の実施形態の変形例１５によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０５１３】
先ず、第２の実施形態と同様に、図３８（ａ），図３８（ｂ）の各工程を経る。
続いて、図８４（ａ）に示すようにトランジスタ構造２２０のソース／ドレイン領域２１８と接続されるプラグ２１９を形成する。なお、図８４（ａ）以下の各図では、図示の便宜上、層間絶縁膜２２２から上部の構成のみを示し、シリコン半導体基板２１０やＭＯＳトランジスタ２２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域２１８をエッチングストッパーとして、当該ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔２１９ａを形成する。
【０５１４】
次に、酸素非透過性の導電体として、プラグ２１９の下地膜としてシリサイド膜、例えばＴｉシリサイド（ＴｉＳｉ）膜を膜厚５０ｎｍ程度に堆積形成して、下地膜（グルー膜）２６５を形成する。シリサイド膜としては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
そして、ＣＶＤ法によりグルー膜２６５を介してビア孔２１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２２３ａをストッパーとしてＷ膜及びグルー膜２６５を研磨し、ビア孔２１９ａ内をグルー膜２６５を介してＷで埋め込むプラグ２１９を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０５１５】
続いて、図８４（ｂ）に示すように、酸素非透過性の積層膜からなる下部電極層２９０、下部電極層２２４、強誘電体膜２２５及び上部電極層２２６を順次形成する。
詳細には、先ず、酸素非透過性の下部電極層２９０として、プラグ２１９を覆うように、シリサイド膜２９０ａ（膜厚５０ｎｍ程度）と、酸化しても導電性を有する金属、例えばＩｒ膜である導電層２９０ｂ（膜厚１００ｎｍ程度）と、貴金属であるＰｔ膜２９０ｃ（膜厚１００ｎｍ程度）と、シリサイド膜２９０ｄ（膜厚５０ｎｍ程度）と、Ｔｉ膜２９０ｅ（膜厚２０ｎｍ程度）とを順次積層する。
【０５１６】
ここで、シリサイド膜２９０ａ，２９０ｄとしては、Ｔｉシリサイド，Ｃｏシリサイド，Ｍｏシリサイド，Ｎｂシリサイド，Ｔａシリサイド，Ｗシリサイド，Ｖシリサイドから選ばれた少なくとも１種を用いる。
また、酸化しても導電性を有する導電層２９０ｂとしては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
また、Ｐｔ膜２９０ｃの代わりに他の貴金属膜等の金属膜を形成しても良い。更に、Ｔｉ膜２９０ｅについては形成しなくても良い。
【０５１７】
次に、ＲＦスパッタ法により、下部電極層２９０上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０５１８】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
上部電極層２２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ2膜２２６ａ上に、当該ＩｒＯ2膜２２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜２２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２２６ａ及びＰｔ膜２２６ｂから上部電極層２２６が構成される。なお、上部電極層２２６において、ＩｒＯ2膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０５１９】
そして、第２の実施形態と同様に、図３９（ａ）〜図４２（ｂ）の各工程を経て、図８５に示す構成に至る。ここで、下部電極層２９０が加工されてなる下部電極を２９１とする。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０５２０】
本例では、ビア孔２３５ａ内を埋め込むＷが、上部電極２３２とシリサイド膜からなるグルー膜２２７で隔てられている。従って、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、Ｐｔ膜２２６ｂに起因して活性化された酸素、及び下部電極２３１を構成するＰｔに起因して活性化された酸素等のプラグ２３５への浸入が抑止され、プラグ２３５の酸化が防止される。同様に、ビア孔２１９ａ内を埋め込むＷがシリサイド膜からなるグルー膜２６５で囲まれており、プラグ２１９の酸化が防止される。
【０５２１】
更に、ビア孔２１９ａ内を埋め込むＷが、グルー膜２６５により底面から側面にかけて覆われるとともに、ビア孔２１９ａ内を埋め込むＷの上面が、シリサイド膜２９０ａ，２９０ｄと酸化しても導電性を有する導電層２９０ｂとを含み適宜積層されてなる下部電極２９１で覆われており、当該Ｗは、その下層に存する強誘電体キャパシタ構造２３０から、グルー膜２６５及び下部電極２９１により略完全に隔離された状態とされている。従って、プラグ２１９の酸化が防止される。
【０５２２】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と上下で接続されるプラグ２３５，２１９の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０５２３】
（変形例１６）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０の上層に位置する配線間を接続する導電プラグのグルー膜に、酸化しても導電性を有する導電層を適用する点で相違する。
図８６は、第２の実施形態の変形例１６によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０５２４】
先ず、第２の実施形態と同様に、図３８（ａ）〜図４２（ａ）の各工程を経る。
続いて、図８６（ａ）に示すように、第１の配線２４５を覆うように層間絶縁膜２４６を形成する。
詳細には、第１の配線２４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜２４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０５２５】
続いて、図８６（ｂ）に示すように、第１の配線２４５の表面を露出させるビア孔２４７ａを形成する。なお、図８６（ｂ）以下の各図では、図示の便宜上、層間絶縁膜２４６から上部の構成のみを示し、強誘電体キャパシタ構造２３０や第１の配線２４５等の図示を省略する。
詳細には、第１の配線２４５の表面の一部が露出するまで、層間絶縁膜２４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４７ａを形成する。
【０５２６】
続いて、図８６（ｃ）に示すように、第１の配線２４５と接続されるプラグ２４７を形成する。
詳細には、強誘電体キャパシタ構造２３０から発生する酸素（特に、Ｐｔ膜２２６ｂにより活性化された酸素）に起因するプラグ２４７の酸化を抑止すべく、酸素非透過性の導電体として、プラグ２４７の下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔２４７ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２９１を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０５２７】
そして、ＣＶＤ法により、グルー膜２９１を介してビア孔２４７ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜２４６をストッパーとしてＷ膜及びグルー膜２９１を研磨し、ビア孔２４７ａをグルー膜２９１を介してＷで埋め込むプラグ２４７を形成する。
【０５２８】
本例では、ビア孔２４７ａ内を埋め込むＷが、酸化しても導電性を有する金属であるＩｒ膜からなるグルー膜２９１により、底面から側面にかけて覆われ、Ｗと上部電極２３２とがグルー膜２９１で隔てられている。グルー膜２９１は、言わば自身が酸化するために酸素を吸収するも、酸化しても導電性を保つためにプラグ２４７の電気的接続機能が損なわれることはない。このグルー膜２９１により、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２４７への浸入が抑止され、プラグ２４７の酸化が防止される。
【０５２９】
なお、本例では、強誘電体キャパシタ構造２３０と接続されるプラグ２３５のグルー膜にシリサイド膜を適用するとともに、第１の配線２４５と接続されるプラグ２４７のグルー膜に酸化しても導電性を有する金属膜を適用する場合について例示したが、強誘電体キャパシタ構造３０と接続されるプラグ２３５のグルー膜にも、導電性を有する金属膜を適用しても好適である。また、特にプラグ２４７の酸化防止を達成することを重要視して、第１の配線２４５と接続されるプラグ２４７のグルー膜のみに酸化しても導電性を有する金属膜を適用しても良い。
【０５３０】
続いて、図８６（ｄ）に示すように、全面にスパッタ法等によりバリアメタル膜２５１、配線膜２５２及びバリアメタル膜２５３を堆積する。
詳細には、バリアメタル膜２５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜２５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜２５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜２５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０５３１】
続いて、図８６（ｅ）に示すように、プラグ４７とそれぞれ接続される第２の配線２５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜２５３、配線膜２５２及びバリアメタル膜２５１を配線形状に加工し、第２の配線２５４をパターン形成する。
【０５３２】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、プラグ２４７と同様に、上層配線間を接続するプラグ（Ｗからなるプラグ）のグルー膜に、上記のようなシリサイド膜を適用する。
【０５３３】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５とともに、第１の配線２４５と接続されるプラグ２４７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０５３４】
（変形例１７）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０の上層に位置する配線の一部をいわゆるダマシン法により形成し、当該配線及び導電プラグのグルー膜に、酸化しても導電性を有する導電層を適用する点で相違する。
図８７〜図８９は、第２の実施形態の変形例１７によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０５３５】
先ず、第２の実施形態と同様に、図３８Ａ〜図４２Ａの各工程を経る。
続いて、図８７（ａ）に示すように、第１の配線２４５を覆うように層間絶縁膜２４６を形成する。
詳細には、第１の配線２４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜２４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０５３６】
続いて、図８７（ｂ）に示すように、第１の配線２４５の表面を露出させるビア孔２４９ａを形成する。なお、図８７（ｂ）以下の各図では、図示の便宜上、層間絶縁膜２４６から上部の構成のみを示し、強誘電体キャパシタ構造２３０や第１の配線２４５等の図示を省略する。
詳細には、第１の配線２４５の表面の一部が露出するまで、層間絶縁膜２４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４９ａを形成する。
【０５３７】
続いて、図８７（ｃ）に示すように、酸化しても導電性を有する導電層からなる下地膜２９２を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体として、下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、ビア孔２４９ａの各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）２９２を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０５３８】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜２９２を介してビア孔２４９ａを埋め込むようにグルー膜２９２上にＣｕ（又はその合金）膜２６８を堆積する。
【０５３９】
続いて、図８７（ｄ）に示すように、プラグ２４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜２４６をストッパーとしてＣｕ膜２６８及びグルー膜２９２を研磨し、ビア孔２４９ａをグルー膜２９２を介してＣｕで埋め込むプラグ２４９を形成する。
【０５４０】
続いて、図８７（ｅ）に示すように、プラグ２４９上を覆うように層間絶縁膜２４６上に、シリコン窒化膜２６９、層間絶縁膜２７０、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３を順次積層する。
詳細には、シリコン窒化膜２６９としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜２７０としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜２７１としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜２７２としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜２７３としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０５４１】
続いて、図８８（ａ）に示すように、シリコン窒化膜２７３を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜２７３をパターニングし、シリコン窒化膜２７３に配線形状の開口２７３ａを形成する。
【０５４２】
続いて、図８８（ｂ）に示すように、層間絶縁膜２７２及びＳＯＧ膜２７１を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜２７２及びＳＯＧ膜２７１をパターニングし、層間絶縁膜２７２及びＳＯＧ膜２７１の開口２７３ａに整合したプラグ２４９の上方に位置する部位にホール形状の開孔２７２ａ，２７１ａを形成する。
【０５４３】
続いて、図８８（ｃ）に示すように、層間絶縁膜２７２及び層間絶縁膜２７０を加工する。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜２７２を開口２７３ａに倣った配線形状にパターニングし、開孔２７２ａを拡張した開口２７２ｂを形成する。このとき同時に、層間絶縁膜２６２及びＳＯＧ膜２７１がマスクとして機能し、層間絶縁膜２７０が開孔２７１ａに倣ったホール形状にパターニングされ、開孔２７０ａが形成される。
【０５４４】
続いて、図８８（ｄ）に示すように、配線溝２７４を完成させる。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ２４７の表面が露出するまでシリコン窒化膜２６９をパターニングする。このとき、ＳＯＧ膜２７１には開口２７３ａ，２７２ｂに倣って開孔２７１ａが拡張された配線形状の開口２７１ｂが形成されるとともに、シリコン窒化膜２６９には開孔２７０ａに倣ったホール形状の開孔２６９ａが形成される。ここで、シリコン窒化膜２７３もエッチングによりシリコン窒化膜２６９の膜厚分だけ薄くなる。このとき、シリコン窒化膜２６９及び層間絶縁膜２７０に形成された開孔２６９ａ，２７０ａと、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３に形成された開口２７１ｂ，２７２ｂ，２７３ａとが一体となって配線溝２７４が完成する。
【０５４５】
続いて、図８９（ａ）に示すように、酸化しても導電性を有する導電層からなる下地膜２９３を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体として、下地膜を、酸素非透過性（酸素吸収性）の導電体である酸化しても導電性を有する金属膜で形成する。具体的には、配線溝２７４の各壁面を覆うように、酸化しても導電性を有する金属、例えばＩｒ膜を膜厚１０ｎｍ〜２０ｎｍ程度に堆積して、下地膜（グルー膜）２９３を形成する。酸化しても導電性を有する金属としては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。
【０５４６】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜２９３を介して配線溝２７４を埋め込むようにグルー膜２９２上にＣｕ膜２７６を堆積する。
【０５４７】
続いて、図８９（ｂ）に示すように、配線構造２７７を形成する。
詳細には、ＣＭＰにより層間絶縁膜２７２をストッパーとしてＣｕ膜２７６、グルー膜２９３及びシリコン窒化膜２７３を研磨し、配線溝２７４をグルー膜２９３を介してＣｕ（又はその合金）で埋め込み、プラグ２４９を介して第１の配線２４５と電気的に接続されてなる配線構造２７７を形成する。ここで、配線構造２７７は、開孔２６９ａ，２７０ａの部分をグルー膜７５を介してＣｕで埋め込む部分が導電プラグ部分に、開口２７１ｂ，２７２ｂの部分をグルー膜２９３を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０５４８】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造２７７と同様に、そのグルー膜に上記のようなシリサイド膜を適用する。
【０５４９】
本例では、ビア孔２４９ａ内を埋め込むＣｕが、酸化しても導電性を有する導電層であるグルー膜２９２により底面から側面にかけて覆われるとともに、配線溝２７４内を埋め込むＣｕが、酸化しても導電性を有する導電層であるグルー膜２９３により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造２３０から、グルー膜２９２，２９３により隔離された状態とされている。そのため、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ２４９及び配線構造２７７への浸入が可及的に抑止され、プラグ２４９及び配線構造２７７の酸化が防止される。
【０５５０】
なお、本例では、強誘電体キャパシタ構造２３０と接続されるプラグ２３５のグルー膜にシリサイド膜を適用するとともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７のグルー膜に、酸化しても導電性を有する導電層を適用する場合について例示したが、特にプラグ２４７及び配線構造２７７の酸化防止を達成することを重要視して、プラグ２４７及び配線構造２７７のグルー膜のみに、酸化しても導電性を有する導電層を適用しても良い。
【０５５１】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５とともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０５５２】
（変形例１８）
本例では、変形例１７の構成において、グルー膜をシリサイド膜と水素の透過を抑制する導電性保護膜との積層構造に形成する。
図９０〜図９２は、第２の実施形態の変形例１８によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０５５３】
先ず、第２の実施形態と同様に、図３８（ａ）〜図４２（ａ）の各工程を経る。
続いて、図９０（ａ）に示すように、第１の配線２４５を覆うように層間絶縁膜２４６を形成する。
詳細には、第１の配線２４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜２４６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０５５４】
続いて、図９０（ｂ）に示すように、第１の配線２４５の表面を露出させるビア孔２４９ａを形成する。なお、図９０（ｂ）以下の各図では、図示の便宜上、層間絶縁膜２４６から上部の構成のみを示し、強誘電体キャパシタ構造２３０や第１の配線２４５等の図示を省略する。
詳細には、第１の配線２４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４９ａを形成する。
【０５５５】
続いて、図９０（ｃ）に示すように、酸化しても導電性を有する導電層及び水素の透過を抑制する導電性保護膜の積層構造である下地膜２９４を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体である、酸化しても導電性を有する導電層と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、ビア孔２４９ａの内壁面を覆うように、層間絶縁膜２４６上に導電層２９４ａ、例えばＩｒ膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜２９４ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）２９４を形成する。導電層２９４ａとしては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０５５６】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜２９４を介してビア孔２４９ａを埋め込むようにグルー膜２９４上にＣｕ（又はその合金）膜２６８を堆積する。
【０５５７】
続いて、図９０（ｄ）に示すように、プラグ２４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜２４６をストッパーとしてＣｕ膜２６８及びグルー膜２９４を研磨し、ビア孔２４９ａをグルー膜２９４を介してＣｕで埋め込むプラグ２４９を形成する。
【０５５８】
続いて、図９０（ｅ）に示すように、プラグ２４９上を覆うように層間絶縁膜２４６上に、シリコン窒化膜２６９、層間絶縁膜２７０、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３を順次積層する。
詳細には、シリコン窒化膜２６９としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜２７０としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜２７１としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜２７２としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜２７３としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。
【０５５９】
続いて、図９１（ａ）に示すように、シリコン窒化膜２７３を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜２７３をパターニングし、シリコン窒化膜３７３に配線形状の開口２７３ａを形成する。
【０５６０】
続いて、図９１（ｂ）に示すように、層間絶縁膜２７２及びＳＯＧ膜２７１を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜２７２及びＳＯＧ膜２７１をパターニングし、層間絶縁膜２７２及びＳＯＧ膜２７１の開口２７３ａに整合したプラグ２４９の上方に位置する部位にホール形状の開孔２７２ａ，２７１ａを形成する。
【０５６１】
続いて、図９１（ｃ）に示すように、層間絶縁膜２７２及び層間絶縁膜２７０を加工する。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜２７２を開口２７３ａに倣った配線形状にパターニングし、開孔２７２ａを拡張した開口２７２ｂを形成する。このとき同時に、層間絶縁膜２６２及びＳＯＧ膜２７１がマスクとして機能し、層間絶縁膜２７０が開孔２７１ａに倣ったホール形状にパターニングされ、開孔２７０ａが形成される。
【０５６２】
続いて、図９１（ｄ）に示すように、配線溝７１を完成させる。
詳細には、シリコン窒化膜２７３をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ２４７の表面が露出するまでシリコン窒化膜２６９をパターニングする。このとき、ＳＯＧ膜２７１には開口２７３ａ，２７２ｂに倣って開孔２７１ａが拡張された配線形状の開口２７１ｂが形成されるとともに、シリコン窒化膜２６９には開孔２７０ａに倣ったホール形状の開孔２６９ａが形成される。ここで、シリコン窒化膜２７３もエッチングによりシリコン窒化膜２６９の膜厚分だけ薄くなる。このとき、シリコン窒化膜２６９及び層間絶縁膜２７０に形成された開孔２６９ａ，２７０ａと、ＳＯＧ膜２７１、層間絶縁膜２７２及びシリコン窒化膜２７３に形成された開口２７１ｂ，２７２ｂ，２７３ａとが一体となって配線溝２７４が完成する。
【０５６３】
続いて、図９２（ａ）に示すように、下地膜２９５を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体である、酸化しても導電性を有する導電層と、水素の浸入を防止する導電性保護膜とを積層して下地膜を形成する。具体的には、配線溝２７４の内壁面を覆うように、シリコン窒化膜２７３上に導電層２９５ａ、例えばＩｒ膜（膜厚２０ｎｍ程度）と、水素の透過を抑制する導電性保護膜、例えばＴｉＡｌＮ膜２９５ｂ（膜厚５０ｎｍ程度）とを順次堆積して、積層構造の下地膜（グルー膜）２９５を形成する。導電層２９５ａとしては、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有するものを用いる。２種以上を選択する場合には、合金の状態で用いても良い。また、水素の透過を抑制する導電性保護膜としては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
【０５６４】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜２９５を介して配線溝２７４を埋め込むようにグルー膜２９５上にＣｕ膜２７６を堆積する。
【０５６５】
続いて、図９２（ｂ）に示すように、配線構造２７７を形成する。
詳細には、ＣＭＰにより層間絶縁膜２７２をストッパーとしてＣｕ膜２７６、グルー膜２９５及びシリコン窒化膜２７３を研磨し、配線溝２７４をグルー膜２９５を介してＣｕ（又はその合金）で埋め込み、プラグ２４９を介して第１の配線２４５と電気的に接続されてなる配線構造２７７を形成する。ここで、配線構造２７７は、開孔２６９ａ，２７０ａの部分をグルー膜２９５を介してＣｕで埋め込む部分が導電プラグ部分に、開口２７１ｂ，２７２ｂの部分をグルー膜２９５を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。
【０５６６】
しかる後、層間絶縁膜やダマシン法による更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。ここで、更なる上層配線を形成する際には、配線構造２７７と同様に、そのグルー膜に上記のようなシリサイド膜及び水素の透過を抑制する導電性保護膜の積層膜を適用する。
【０５６７】
本例では、ビア孔２４９ａ内を埋め込むＣｕが、酸化しても導電性を有する導電層と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜２９４により底面から側面にかけて覆われるとともに、配線溝２７４内を埋め込むＣｕが、酸化しても導電性を有する導電層と、水素の透過を抑制する機能を有する導電性保護膜との積層構造とされたグルー膜２９５により底面から側面にかけて覆われており、これらＣｕは、その下層に存する強誘電体キャパシタ構造２３０から、グルー膜２９４，２９５により隔離された状態とされている。そのため、上部電極２３２を構成するＩｒＯ2膜２２６ａに起因して活性化された酸素、及びＰｔ膜２２６ｂに起因して活性化された酸素等のプラグ４９及び配線構造２７７への浸入が可及的に抑止され、プラグ２４９及び配線構造２７７の酸化が防止されるとともに、プラグ２４９及び配線構造２７７への水素の浸入が防止される。
【０５６８】
なお、本例では、強誘電体キャパシタ構造２３０と接続されるプラグ２３５のグルー膜にシリサイド膜を適用するとともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７のグルー膜に、酸化しても導電性を有する導電層と水素の透過を抑制する機能を有する導電性保護膜との積層構造を適用する場合について例示したが、特にプラグ２４７及び配線構造２７７の酸化防止を達成することを重要視して、プラグ２４７及び配線構造２７７のグルー膜のみに、酸化しても導電性を有する導電層と水素の透過を抑制する機能を有する導電性保護膜との積層構造を適用しても良い。
【０５６９】
また、本例では、グルー膜２９４を導電層２９４ａとＴｉＡｌＮ膜２９４ｂとの積層構造、グルー膜２９５をＴｉ導電層２９５ａとＴｉＡｌＮ膜２９５ｂとの積層構造として形成したが、図９３（図９２（ｂ）に相当する）に示すように、各膜の積層状態を逆にし、グルー膜２９４をＴｉＡｌＮ膜２９４ｂとＴｉシリサイド膜２９４ａとの積層構造、グルー膜２９５をＴｉＡｌＮ膜２９５ｂとＴｉシリサイド膜２９５ａとの積層構造として形成しても良い。
【０５７０】
また、図９４に示すように、本例のようにグルー膜２９５を介して配線溝２７４をＣｕで埋め込む配線構造２７７を形成した後、変形例１６を適用しても良い。即ち、層間絶縁膜２５７ａ，２５７ｂに形成されたビア孔２５８ａ内にグルー膜２９１を介してＷが充填されてプラグ２５８が形成される。このプラグ２５８においては、層間絶縁膜２５７ａ，２５７ｂに形成されたビア孔２５８ａ内を埋め込むＷが、酸化しても導電性を有する金属、例えばＩｒ膜であるグルー膜２９１により底面から側面にかけて覆われる。プラグ２５８上には例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）からなるパッド電極２５９が形成されており、パッド電極２５９を覆うように層間絶縁膜２５７ｃ，２５７ｄが形成される。層間絶縁膜２５７ｃ，２５７ｄには、パッド電極２５９の表面の一部を露出させる開口が形成されている。層間絶縁膜２５７ａ〜２５７ｃとしてはＮＳＧ等のシリコン酸化膜、層間絶縁膜２５７ｄとしてはシリコン酸化膜よりも硬質のシリコン窒化膜等が用いられる。
【０５７１】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０の上部電極２３２と接続されるプラグ２３５とともに、第１の配線２４５と接続されるプラグ２４９及び配線構造２７７の酸化を抑止し、更には少なくとも第１の配線２４５と接続されるプラグ２４９及び配線構造２７７への水素の浸入をも抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０５７２】
（変形例１９）
本例では、第２の実施形態と同様にスタック型のＦｅＲＡＭの構成及びその製造方法を開示するが、強誘電体キャパシタ構造２３０と導電プラグ２３５との間に設ける酸素非透過性の導電体が異なる点で相違する。
図９５〜図９８は、第２の実施形態の変形例１９によるＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【０５７３】
先ず、第２の実施形態と同様に、図３８（ａ）〜図３８（ｃ）の各工程を経る。
続いて、図９５（ａ）に示すように、下部電極層２２４、強誘電体膜２２５、上部電極層２２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２２５をアニール処理して当該強誘電体膜２２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。
【０５７４】
次に、強誘電体膜２２５上に上部電極層２２６を堆積形成する。
先ず，反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ2膜２２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。
【０５７５】
次に、ＩｒＯ2膜２２６ａ上に当該ＩｒＯ2膜２２６ａのキャップ膜として機能するＰｔ膜２９６を形成する。
Ｐｔは触媒作用を有する貴金属であり、本例では、Ｐｔの触媒作用を抑制する触媒被毒物質を含有するＰｔ膜２９６を形成する。触媒被毒物質としては、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含有する物質を用いる。
具体的には、以下の手法（４）〜（６）を提示する。本実施形態では、手法（４）〜（６）のうちの少なくとも１つ（例えば手法（４））を選択して行うことになる。
【０５７６】
（４）ＰＶＤ（Physical Vapor Deposition）法により、触媒被毒物質、例えばＣＯを添      加した成長ガスを用いて、Ｐｔ膜９１を膜厚１００ｎｍ程度に成膜する。
（５）ＰＶＤ法により、触媒被毒物質、例えばＣＯを添加したＰｔターゲットを用いて、      Ｐｔ膜２９６を膜厚１００ｎｍ程度に成膜する。
（６）ＰＶＤ法によりＰｔ膜を膜厚１００ｎｍ程度に成膜した後、触媒被毒物質、例えば      ＣＯを添加したガスにＰｔ膜を晒して当該触媒被毒物質をＰｔ膜に含有させ、Ｐｔ      膜２９６を形成する。
【０５７７】
以上のようにＰｔ膜２９６を形成することにより、ＩｒＯ2膜２２６ａ及びＰｔ膜２９６から上部電極層２２６が構成される。
【０５７８】
続いて、図９５（ｂ）に示すように、ＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、Ｐｔ膜２９６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０５７９】
続いて、図９５（ｃ）に示すように、レジストマスク２０１を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク２０１を形成する。
【０５８０】
続いて、図９５（ｄ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２０１をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２０１の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２０１のエッチングされて厚みが減少する。
【０５８１】
続いて、図９６（ａ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２０１及びハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされる。また、レジストマスク２０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２０１を除去する。
【０５８２】
続いて、図９６（ｂ）に示すように、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４を加工する。
詳細には、ハードマスク２２９ａ及びＴｉＮ膜２２８をマスクとし、上部絶縁膜２２３をエッチングストッパーとして、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４をドライエッチングする。このとき、ＴｉＮ膜２２８の電極形状に倣って、上部電極層２２６、強誘電体膜２２５、及び下部電極層２２４がパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【０５８３】
続いて、図９６（ｃ）に示すように、強誘電体キャパシタ構造２３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜２２８をウェットエッチングにより除去する。このとき、下部電極２３１上に強誘電体膜２２５、上部電極２３２が順次積層され、強誘電体膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する強誘電体キャパシタ構造２３０を完成させる。この強誘電体キャパシタ構造２３０においては、下部電極２３１がプラグ２１９と接続され、当該プラグ２１９を介してソース／ドレイン２１８と下部電極２３１とが電気的に接続される。
【０５８４】
ここで、触媒被毒物質を含有するＰｔ膜２９６を形成する際に、手法（４）〜（６）の１つを行う代わりに、以下の手法（７）を実行しても良い。
手法（７）では、図９６（ｃ）のようにＰｔ膜をパターニングした後（上部電極２３２をパターン形成した後）に、Ｐｔ膜が露出した状態で、触媒被毒物質、例えばＣＯを添加したガスにＰｔ膜を晒して当該触媒被毒物質をＰｔ膜に含有させ、Ｐｔ膜２９６を形成する。この手法（４）を実行した場合の方が、手法（３）を実行した場合よりもＰｔの触媒作用の大きな抑制効果が得られる。
【０５８５】
続いて、図９６（ｄ）に示すように、保護膜２３３及び層間絶縁膜２３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０５８６】
次に、強誘電体キャパシタ構造２３０を保護膜２３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜２３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０５８７】
続いて、図９７（ａ）に示すように、強誘電体キャパシタ構造２３０の上部電極２３２へのビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、シリサイド膜２６１の表面の一部を露出させるビア孔２３５ａを形成する。
【０５８８】
続いて、図９７（ｂ）に示すように、強誘電体キャパシタ構造２３０との上部電極２３２と接続されるプラグ２３５を形成する。
詳細には、先ず、ビア孔２３５ａの壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２３５ｂを形成する。そして、ＣＶＤ法によりグルー膜２３５ｂを介してビア孔２３５ａを埋め込むように例えばＷ膜を形成する。グルー膜２３５ｂを構成するＴｉＮ膜は、水素の透過を抑制する機能を有しており、プラグ２３５への水素の浸入が抑止される。ここで、水素の透過を抑制する機能を有するグルー膜２３５ｂとしては、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を用いる。
その後、ＣＭＰにより層間絶縁膜２３４をストッパーとしてＷ膜及びグルー膜２３５ｂを研磨し、ビア孔２３５ａ内をグルー膜２３５ａを介してＷで埋め込むプラグ２３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０５８９】
本例では、Ｐｔ膜２９６が内部に触媒被毒物質を含有した構成とされており、ビア孔２３５ａ内を埋め込むＷとＩｒＯ2膜２２６ａとがＰｔ膜２９６で隔てられている。Ｐｔ膜２９６では、Ｐｔにおける酸素の触媒作用が抑制されるため、Ｐｔ膜２９６が自身の持つ触媒作用により阻害されることなく本来の機能である酸化防止機能を奏することができる。このＰｔ膜２９６により、ＩｒＯ2膜２２６ａに起因して活性化された酸素のプラグ２３５への浸入が抑止されるとともに、Ｐｔ膜２９６における酸素の活性化が抑制され、プラグ２３５の酸化が防止される。
【０５９０】
そして、第２の実施形態と同様に、図４２（ａ），図４２（ｂ）の各工程を経て、図９８に示す構成に至る。
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。
【０５９１】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０と接続されるプラグ２３５の酸化を抑止し、コンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０５９２】
なお、本例は、第２の実施形態及び変形例１〜１８に適用することもできる。即ちこの場合、第２の実施形態及び変形例１〜１８の夫々において、上部電極膜２２６の構成要素であるＰｔ膜２２６ｂを、内部に触媒被毒物質を含有した構造に形成する。この構成により、更に確実にコンタクト抵抗の安定化された信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０５９３】
以下、本発明の諸態様を付記としてまとめて記載する。
【０５９４】
（付記１）半導体基板と、
前記半導体基板の上方に形成された導電構造と、
前記導電構造と電気的に接続される導電プラグと、
シリサイド材料からなり、前記導電プラグの側面から底面にかけて覆い、前記底面の部分で前記導電構造と前記導電プラグとに挟持される導電性を有する下地膜と
を含むことを特徴とする半導体装置。
【０５９５】
（付記２）前記シリサイド材料は、Ｔｉシリサイド、Ｃｏシリサイド、Ｍｏシリサイド、Ｎｂシリサイド、Ｔａシリサイド、Ｗシリサイド、Ｖシリサイドから選ばれた少なくとも１種を含有することを特徴とする付記１に記載の半導体装置。
【０５９６】
（付記３）前記下地膜上又は前記下地膜下に、水素の透過を抑制する導電性保護膜を更に含むことを特徴とする付記１又は２に記載の半導体装置。
【０５９７】
（付記４）前記水素の透過を抑制する導電材料は、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を含有することを特徴とする付記３に記載の半導体装置。
【０５９８】
（付記５）半導体基板と、
前記半導体基板の上方に形成された導電構造と、
前記導電構造と電気的に接続される導電プラグと、
前記導電構造と前記導電プラグとの間に形成された、酸化しても導電性を有する導電材料を含む導電層と
を含むことを特徴とする半導体装置。
【０５９９】
（付記６）前記導電材料は、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有することを特徴とする付記５に記載の半導体装置。
【０６００】
（付記７）前記導電層上又は前記導電層下に、水素の透過を抑制する導電性保護膜を更に含むことを特徴とする付記５又は６に記載の半導体装置。
【０６０１】
（付記８）前記水素の透過を抑制する導電材料は、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を含有することを特徴とする付記７に記載の半導体装置。
【０６０２】
（付記９）前記導電構造は、上層部に貴金属層を有しており、
前記貴金属層は、当該貴金属の触媒作用を抑制する触媒被毒物質を含むことを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
【０６０３】
（付記１０）前記触媒被毒物質は、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含有することを特徴とする付記９に記載の半導体装置。
【０６０４】
（付記１１）半導体基板と、
前記半導体基板の上方に形成されており、上層部に貴金属層を有する導電構造と、
前記導電構造と電気的に接続される導電プラグと
を含み、
前記貴金属層は、当該貴金属の触媒作用を抑制する触媒被毒物質を含むことを特徴とする半導体装置。
【０６０５】
（付記１２）前記触媒被毒物質は、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含有することを特徴とする付記１１に記載の半導体装置。
【０６０６】
（付記１３）前記導電構造上に、水素の透過を抑制する導電性保護膜を更に含むことを特徴とする付記１１又は１２に記載の半導体装置。
【０６０７】
（付記１４）前記水素の透過を抑制する導電材料は、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を含有することを特徴とする付記１３に記載の半導体装置。
【０６０８】
（付記１５）前記導電プラグは、前記導電構造上に設けられていることを特徴とする付記１〜１４のいずれか１項に記載の半導体装置。
【０６０９】
（付記１６）前記導電プラグは、前記導電構造上及び前記導電構造下のそれぞれに設けられていることを特徴とする付記１〜１４のいずれか１項に記載の半導体装置。
【０６１０】
（付記１７）前記導電構造は、下部電極と上部電極との間に誘電体膜を挟持してなるキャパシタ構造であることを特徴とする付記１〜１６のいずれか１項に記載の半導体装置。
【０６１１】
（付記１８）下部電極と上部電極との間に誘電体膜を挟持してなるキャパシタ構造を更に含み、
前記導電構造は、配線であることを特徴とする付記１〜１６のいずれか１項に記載の半導体装置。
【０６１２】
（付記１９）前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする付記１７又は１８に記載の半導体装置。
【０６１３】
（付記２０）半導体基板の上方に導電構造を形成する工程と、
前記導電構造を覆う絶縁膜を形成する工程と、
前記絶縁膜に前記導電構造の表面の一部を露出させる開口を形成する工程と、
前記開口の内壁面を覆うように、シリサイド材料からなる下地膜を形成する工程と、
前記下地膜を介して前記開口を充填してなる導電プラグを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０６１４】
（付記２１）前記シリサイド材料は、Ｔｉシリサイド、Ｃｏシリサイド、Ｍｏシリサイド、Ｎｂシリサイド、Ｔａシリサイド、Ｗシリサイド、Ｖシリサイドから選ばれた少なくとも１種を含有することを特徴とする付記２０に記載の半導体装置の製造方法。
【０６１５】
（付記２２）前記下地膜上又は前記下地膜下に、水素の透過を抑制する導電性保護膜を形成する工程を更に含むことを特徴とする付記２０又は２１に記載の半導体装置の製造方法。
【０６１６】
（付記２３）前記水素の透過を抑制する導電材料は、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を含有することを特徴とする付記２２に記載の半導体装置の製造方法。
【０６１７】
（付記２４）半導体基板の上方に導電構造を形成する工程と、
前記導電構造上に、酸化しても導電性を有する導電材料を含む導電層を形成する工程と、
前記導電構造及び前記導電層を覆うように絶縁膜を形成する工程と、
前記絶縁膜に前記導電層の表面の一部を露出させる開口を形成する工程と、
前記開口を充填してなる導電プラグを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０６１８】
（付記２５）前記導電材料は、Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を含有することを特徴とする付記２４に記載の半導体装置の製造方法。
【０６１９】
（付記２６）前記導電層上又は前記導電層下に、水素の透過を抑制する導電性保護膜を形成する工程を更に含むことを特徴とする付記２４又は２５に記載の半導体装置の製造方法。
【０６２０】
（付記２７）前記水素の透過を抑制する導電材料は、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を含有することを特徴とする付記２６に記載の半導体装置の製造方法。
【０６２１】
（付記２８）前記導電構造は、上層部に貴金属層を有しており、
前記貴金属層内に、当該貴金属の触媒作用を抑制する触媒被毒物質を添加することを特徴とする付記２０〜２７のいずれか１項に記載の半導体装置の製造方法。
【０６２２】
（付記２９）前記貴金属層を化学気相成長法により形成する際に、前記触媒被毒物質が添加された成長ガスを用いて前記貴金属層を形成することを特徴とする付記２８に記載の半導体装置の製造方法。
【０６２３】
（付記３０）前記貴金属層を形成した後に、前記触媒被毒物質を含むガスに前記貴金属層を晒す工程を更に含むことを特徴とする付記２８に記載の半導体装置の製造方法。
【０６２４】
（付記３１）前記触媒被毒物質は、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含有することを特徴とする付記２８〜３０のいずれか１項に記載の半導体装置の製造方法。
（付記３２）半導体基板の上方に、上層部に貴金属層を有する導電構造を形成する工程と、
前記導電構造を覆うように絶縁膜を形成する工程と、
前記絶縁膜に前記導電構造の表面の一部を露出させる開口を形成する工程と、
前記開口を充填してなる導電プラグを形成する工程と
を含み、
前記貴金属層内に、当該貴金属の触媒作用を抑制する触媒被毒物質を添加することを特徴とする半導体装置の製造方法。
【０６２５】
（付記３３）前記貴金属層をＰＶＤ法により形成する際に、前記触媒被毒物質が添加された成長ガスを用いて前記貴金属層を形成することを特徴とする付記３２に記載の半導体装置の製造方法。
【０６２６】
（付記３４）前記貴金属層をＰＶＤ法により形成する際に、前記触媒被毒物質が添加された貴金属ターゲットを用いて前記貴金属層を形成することを特徴とする付記３２に記載の半導体装置の製造方法。
【０６２７】
（付記３５）前記貴金属層を形成した後に、前記触媒被毒物質を含むガスに前記貴金属層を晒す工程を更に含むことを特徴とする付記３２に記載の半導体装置の製造方法。
【０６２８】
（付記３６）前記貴金属層を形成し、前記貴金属層をパターニングした後に、前記触媒被毒物質を含むガスに前記貴金属層を晒す工程を更に含むことを特徴とする付記３２に記載の半導体装置の製造方法。
【０６２９】
（付記３７）前記触媒被毒物質は、ＣＯ，塩素化合物，硫黄化合物，リン化合物，珪素化合物から選ばれた少なくとも１種を含有することを特徴とする付記３２〜３６のいずれか１項に記載の半導体装置の製造方法。
【０６３０】
（付記３８）前記導電構造上に、水素の透過を抑制する導電性保護膜を形成する工程を更に含むことを特徴とする付記３２〜３７のいずれか１項に記載の半導体装置の製造方法。
【０６３１】
（付記３９）前記水素の透過を抑制する導電材料は、ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＣｒＮ，ＨｆＮ，ＺｒＮ，ＴｉＡｌＮ，ＴａＡｌＮ，ＣｒＡｌＮ，ＨｆＡｌＮから選ばれた少なくとも１種を含有することを特徴とする付記３８に記載の半導体装置の製造方法。
【０６３２】
（付記４０）前記導電構造は、下部電極と上部電極との間に誘電体膜を挟持してなるキャパシタ構造であることを特徴とする付記２０〜３９のいずれか１項に記載の半導体装置の製造方法。
【０６３３】
（付記４１）下部電極と上部電極との間に誘電体膜を挟持してなるキャパシタ構造を更に含み、
前記導電構造は、配線であることを特徴とする付記２０〜３８のいずれか１項に記載の半導体装置の製造方法。
【０６３４】
（付記４２）前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする付記４０又は４１に記載の半導体装置の製造方法。
【符号の説明】
【０６３５】
１００  強誘電体キャパシタ構造
１０１  下部電極
１０２  強誘電体膜
１０３  上部電極
１０３ａ  ＩｒＯx膜
１０３ｂ  Ｐｔ膜
１１０  導電プラグ
１１１  シリサイド膜
１１２  導電性を有する金属からなる導電層
【図１】
2010206213.tif 000003
【図２】
2010206213.tif 000004
【図３】
2010206213.tif 000005
【図４】
2010206213.tif 000006
【図５】
2010206213.tif 000007
【図６】
2010206213.tif 000008
【図７】
2010206213.tif 000009
【図８】
2010206213.tif 000010
【図９】
2010206213.tif 000011
【図１０】
2010206213.tif 000012
【図１１】
2010206213.tif 000013
【図１２】
2010206213.tif 000014
【図１３】
2010206213.tif 000015
【図１４】
2010206213.tif 000016
【図１５】
2010206213.tif 000017
【図１６】
2010206213.tif 000018
【図１７】
2010206213.tif 000019
【図１８】
2010206213.tif 000020
【図１９】
2010206213.tif 000021
【図２０】
2010206213.tif 000022
【図２１】
2010206213.tif 000023
【図２２】
2010206213.tif 000024
【図２３】
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【図２４】
2010206213.tif 000026
【図２５】
2010206213.tif 000027
【図２６】
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【図２７】
2010206213.tif 000029
【図２８】
2010206213.tif 000030
【図２９】
2010206213.tif 000031
【図３０】
2010206213.tif 000032
【図３１】
2010206213.tif 000033
【図３２】
2010206213.tif 000034
【図３３】
2010206213.tif 000035
【図３４】
2010206213.tif 000036
【図３５】
2010206213.tif 000037
【図３６】
2010206213.tif 000038
【図３７】
2010206213.tif 000039
【図３８】
2010206213.tif 000040
【図３９】
2010206213.tif 000041
【図４０】
2010206213.tif 000042
【図４１】
2010206213.tif 000043
【図４２】
2010206213.tif 000044
【図４３】
2010206213.tif 000045
【図４４】
2010206213.tif 000046
【図４５】
2010206213.tif 000047
【図４６】
2010206213.tif 000048
【図４７】
2010206213.tif 000049
【図４８】
2010206213.tif 000050
【図４９】
2010206213.tif 000051
【図５０】
2010206213.tif 000052
【図５１】
2010206213.tif 000053
【図５２】
2010206213.tif 000054
【図５３】
2010206213.tif 000055
【図５４】
2010206213.tif 000056
【図５５】
2010206213.tif 000057
【図５６】
2010206213.tif 000058
【図５７】
2010206213.tif 000059
【図５８】
2010206213.tif 000060
【図５９】
2010206213.tif 000061
【図６０】
2010206213.tif 000062
【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
2010206213.tif 000067
【図６６】
2010206213.tif 000068
【図６７】
2010206213.tif 000069
【図６８】
2010206213.tif 000070
【図６９】
2010206213.tif 000071
【図７０】
2010206213.tif 000072
【図７１】
2010206213.tif 000073
【図７２】
2010206213.tif 000074
【図７３】
2010206213.tif 000075
【図７４】
2010206213.tif 000076
【図７５】
2010206213.tif 000077
【図７６】
2010206213.tif 000078
【図７７】
2010206213.tif 000079
【図７８】
2010206213.tif 000080
【図７９】
2010206213.tif 000081
【図８０】
2010206213.tif 000082
【図８１】
2010206213.tif 000083
【図８２】
2010206213.tif 000084
【図８３】
2010206213.tif 000085
【図８４】
2010206213.tif 000086
【図８５】
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【図８６】
2010206213.tif 000088
【図８７】
2010206213.tif 000089
【図８８】
2010206213.tif 000090
【図８９】
2010206213.tif 000091
【図９０】
2010206213.tif 000092
【図９１】
2010206213.tif 000093
【図９２】
2010206213.tif 000094
【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
2010206213.tif 000100