(57)【要約】【課題】入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供する。【解決手段】半導体集積回路は、入力された信号の位相によって制御された位相を有する信号を生成する信号生成回路と、制御値を生成する制御値生成ブロックとを備えており、制御値生成ブロックが生成した制御値に応じて信号生成回路が生成する信号の位相を強制的にずらすことによって信号生成回路を試験する。ここで、制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、内部クロック信号に同期して変化する制御値を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力された信号の位相によって制御された位相を有する信号を生成する信号生成回路と、制御値を生成する制御値生成ブロックとを備え、前記制御値生成ブロックが生成した制御値に応じて前記信号生成回路が生成する信号の位相を強制的にずらすことによって該信号生成回路を試験する半導体集積回路において、
前記制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、該内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、該受信した目標値に基づいて、前記内部クロック信号に同期して変化する前記制御値を生成することを特徴とする半導体集積回路。
【請求項２】
前記制御値生成ブロックが、互いに異なるタイミングで受信した第１および第２の目標値に基づいた補間演算を行って前記制御値を生成する、補間回路を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記制御値生成ブロックが、前記制御値の現在の値を保持する現在制御値レジスタと、前記外部から受信した目標値を保持する目標値レジスタとを備えるとともに、前記現在制御値レジスタに保持された値および前記目標値レジスタに保持された値に基づいた補間演算を行って前記制御値を生成する補間回路を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記信号生成回路が、前記入力された信号の位相と前記生成された信号の位相とを比較する位相比較器を備えるクロック・データ・リカバリ回路であることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号の位相によって制御された位相を有する（位相同期された）内部クロック信号（復元クロック）を生成する信号生成回路を有する半導体集積回路のループバック試験に関するものである。
【背景技術】
【０００２】
入力されたデータ信号やクロック信号の位相によって制御された位相を有する内部クロック信号を生成するために、ＣＤＲ（クロック・データ・リカバリ）回路やＰＬＬ（位相同期ループ）回路が利用されている。ＣＤＲ回路やＰＬＬ回路として、特許文献１に記されたような電圧制御発振器（ＶＣＯ）を利用するものや、特許文献２に記されたような数値制御発振器（ＮＣＯ）を利用するものがある。
【０００３】
例えば、高速なシリアル転送では、送信側（送信機）から出力データにクロックを重畳して所定の送信周波数で送信し、これを受信側（受信機）で入力データとして受信し、受信した入力データからクロックを抽出する方式が用いられることが多い。受信側で受信した入力データからクロックを抽出し、抽出した復元クロックで入力データをリタイミングして取得する回路がＣＤＲ回路である。
【０００４】
ところで、各種構成のＣＤＲ回路およびＰＬＬ回路のいずれの場合にも、入力データ（データ信号、クロック信号）の位相と復元クロックの位相との差を所定の範囲内で吸収する能力を試験する必要がある。例えば、ＣＤＲ回路では、送信側の出力データの送信周波数と受信側の受信クロック（復元クロック）の周波数の差を所定範囲内で吸収する能力を試験する必要がある。
【０００５】
これに対し、特許文献３のように、復元クロックの位相を強制的にずらし、その結果をループバック試験により判定することによって、前述の能力の有無を試験することが提案されている。
【０００６】
図５は、従来のＣＤＲ回路の構成を表す一例のブロック図である。同図に示すＣＤＲ回路４０は、特許文献３の図１に開示のＣＤＲ回路の概略構成を表すものである。このＣＤＲ回路４０は、位相比較器１８と、デジタルフィルタ２０と、制御回路２２と、位相分割器２４と、リタイミング回路２６と、信号出力回路４２と、３つのカウンタ４４，４６，４８と、信号処理回路５０とによって構成されている。
【０００７】
ここで、位相比較器１８は、入力データと復元クロックの位相を比較し、復元クロックの位相が入力データの位相に対して進んでいるか、遅れているかを検出する。位相比較器１８からは、比較結果に応じて、アップ信号ないしはダウン信号が出力される。すなわち、復元クロックの位相が入力データの位相よりも遅れている場合にはアップ信号が出力され、進んでいる場合にはダウン信号が出力される。
【０００８】
デジタルフィルタ２０は、アップ信号またはダウン信号を平均化し、復元クロックの位相位置を最適化する回路である。デジタルフィルタ２０から出力されるアップ信号またはダウン信号の平均化信号は制御回路２２に入力される。
【０００９】
制御回路２２は、アップ信号またはダウン信号の平均化信号、あるいは、後述するパルス信号に基づいて、位相分割器２４において位相の異なる複数のクロック信号を混合する比率を決定する（復元クロックの位相と周波数を変える）ための制御信号を生成する。
【００１０】
位相分割器２４は、ＰＬＬ回路（図示省略）から供給される、位相が異なる複数のクロック信号を、制御信号に基づく所定の比率で混合して、所定の位相と周波数の復元クロックを生成する（復元クロックの位相と周波数を変更する）。
【００１１】
リタイミング回路２６は、復元クロックに同期して、入力データをリタイミング（サンプリング）して取得する回路である。リタイミング回路２６からは、リタイミングデータが出力される。
【００１２】
信号出力回路４２は、ループバック試験において、送信側から送信周波数で入力される入力データと、受信側での入力データの受信クロックである復元クロックとの間に強制的に所定の位相差を生じさせるためのパルス信号を出力する回路である。
【００１３】
信号出力回路４２からパルス信号が出力されると、制御回路２２から制御信号が出力される。これにより、位相分割器２４において、制御信号に応じて復元クロックの位相がずらされ、入力データと復元クロックとの間に位相差が生じる。その結果、位相比較器１８から位相差を打ち消すためのアップ信号またはダウン信号が出力される。
【００１４】
３つのカウンタ４４，４６，４８は、それぞれ、信号出力回路４２から出力されるパルス信号、デジタルフィルタ２０から出力されるアップ信号およびダウン信号について、一定期間内のパルス数をカウントする。
【００１５】
信号処理回路５０は、カウンタ４８から入力されるパルス信号のカウント値と、カウンタ４４，４６から入力されるアップ信号またはダウン信号のカウント値とが、所定範囲内で一致するか否かを検出する。両者のカウント値が所定範囲内で一致した場合は、送信周波数と復元クロックの周波数の差を所定範囲内で吸収する能力があると判定し、一致しない場合はその能力がないと判定する。
【００１６】
【特許文献１】特開２００４−２２２１１５号公報
【特許文献２】特開平７−３２６９６４号公報
【特許文献３】特開２００５−２５７３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
特許文献３では、信号出力回路４２から出力されるパルス信号の位相および周波数が単調な信号に固定（位相および周波数が固定）されている。従って、図６のタイミングチャートに示すように、単調な位相のずれしか作ることができず、複雑な周波数の変化や位相の変化を作り出すことができない。そのため、送信周波数と復元クロックの周波数の差を所定範囲内で吸収する能力を正確に試験することが難しいという問題があった。
【００１８】
制御回路２２に対して、信号出力回路２４からではなく、ＬＳＩテスタから制御信号を入力すれば、さまざまな周波数の変化や位相の変化を作り出して、周波数や位相の差を吸収する能力を正確に試験することや、そのようなさまざまな変化を連続して作り出して、短時間で試験を行うことが可能であると考えられる。しかしながら、ＬＳＩテスタは、通常、１００ＭＨｚ程度の低速な信号しか扱えない。そのため、図７の概念図に示すように、１００ＭＨｚの周波数で動作する低速なＬＳＩテスタ５２では、高い周波数（例えば、２ＧＨｚ）で動作する高速なＣＤＲ回路４０やＰＬＬ回路を高速、かつ、連続的に制御することは難しいという問題があった。一方、高速な信号を扱えるＬＳＩテスタは非常に高価であり、テストコストが増大するという問題があった。
【００１９】
本発明の目的は、前記従来技術の問題点を解消し、入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明は、入力された信号の位相によって制御された位相を有する信号を生成する信号生成回路と、制御値を生成する制御値生成ブロックとを備え、前記制御値生成ブロックが生成した制御値に応じて前記信号生成回路が生成する信号の位相を強制的にずらすことによって該信号生成回路を試験する半導体集積回路において、
前記制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、該内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、該受信した目標値に基づいて、前記内部クロック信号に同期して変化する前記制御値を生成することを特徴とする半導体集積回路を提供するものである。
【００２１】
ここで、前記制御値生成ブロックが、互いに異なるタイミングで受信した第１および第２の目標値に基づいた補間演算を行って前記制御値を生成する、補間回路を備えることが好ましい。
【００２２】
また、前記制御値生成ブロックが、前記制御値の現在の値を保持する現在制御値レジスタと、前記外部から受信した目標値を保持する目標値レジスタとを備えるとともに、前記現在制御値レジスタに保持された値および前記目標値レジスタに保持された値に基づいた補間演算を行って前記制御値を生成する補間回路を備えることが好ましい。
【００２３】
また、前記信号生成回路が、前記入力された信号の位相と前記生成された信号の位相とを比較する位相比較器を備えるクロック・データ・リカバリ回路であることが好ましい。
【発明の効果】
【００２４】
本発明によれば、入力された信号の位相と内部クロック信号の位相とのさまざまな差を作り出して、その差を吸収する能力を従来よりも柔軟で正確に試験することが可能になる。また、その試験のために、高速なＬＳＩテスタを必要とせず、低コストで試験することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００２６】
図１は、本発明の半導体集積回路の構成を表す一実施形態のブロック図である。同図に示す半導体集積回路１０は、ＣＤＲ回路１２と、制御値生成ブロック１４と、テスト回路１６とによって構成されている。半導体集積回路１０では、制御値生成ブロック１４が生成する制御値に応じて、ＣＤＲ回路１２が生成する信号の位相を強制的にずらすことによって、テスト回路１６がＣＤＲ回路１２の試験を行う。
【００２７】
ＣＤＲ回路１２は、入力された信号の位相によって制御された位相を有する信号を生成する本発明の信号生成回路の一例である。ＣＤＲ回路１２は、位相比較器１８と、デジタルフィルタ２０と、制御回路２２と、位相分割器２４と、リタイミング回路２６とによって構成されている。ＣＤＲ回路１２については既に説明した通りであるから、繰り返しの説明は省略する。
【００２８】
続いて、制御値生成ブロック１４は、目標値レジスタ２８と、補間回路３０と、現在制御値レジスタ３２と、信号出力回路３４とによって構成されている。制御値生成ブロック１４は、復元クロックに同期して動作するとともに、ＬＳＩテスタ（外部）から、復元クロックよりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、復元クロックに同期して変化する制御値を生成する。
【００２９】
目標値レジスタ２８は、入力データの位相と復元クロックの位相との差（位相差）を制御する制御値の目標値を保持する記憶回路である。目標値レジスタ２８には、ＬＳＩテスタから入力される低速クロック信号に同期して、同じくＬＳＩテスタから入力される目標値が保持される。目標値レジスタ２８から出力される目標値は、補間回路３０に入力される。
【００３０】
ここで、目標値は、所定の目標値設定間隔（本実施形態の場合、図２（Ａ）のグラフに示すように、ＬＳＩテスタの低速クロック信号の周期Ｔ）毎に、ＬＳＩテスタから入力され、目標値レジスタ２８に保持される。
【００３１】
現在制御値レジスタ３２は、位相差を制御する制御値の現在の値（現在制御値）を保持する記憶回路である。現在制御値レジスタ３２には、復元クロック信号に同期して、ＬＳＩテスタから入力される制御値の初期値が保持され、その後は、補間回路３０から入力される制御値が保持される。現在制御値レジスタ３２から出力される現在制御値は信号出力回路３４に入力される。
【００３２】
補間回路３０は、現在制御値と目標値との間の補間演算を行って制御値を生成するものである。補間回路３０では、ＬＳＩテスタから低速クロック信号に同期して目標値レジスタ２８に保持された目標値を、復元クロックに同期して読み込む。例えば、目標値レジスタ２８への目標値の保持を検出し、その次の復元クロックのエッジで読み込むように制御することも可能である。その後は、復元クロック信号に同期して、現在制御値と目標値との間で所定の分割数Ｍで補間演算を行って制御値を出力する。補間回路３０から出力される制御値は現在制御値レジスタ３２に入力される。
【００３３】
ここで、使用するＬＳＩテスタの速度と、復元クロックの周期とに応じて、適切な分割数Ｍとなるように、低速クロック信号の周期Ｔを適宜設定する。本実施形態の場合、図２（Ａ）のグラフに示すように、分割数Ｍは、ＬＳＩテスタの低速クロック信号の周期Ｔ当たり‘４’に設定されている。
【００３４】
信号出力回路３４は、制御値に応じて、入力データと復元クロックとの間に強制的に位相差を生じさせるパルス信号を出力するものである。信号出力回路３４は、ＬＳＩテスタから入力されるアップ・ダウン切替信号に応じて、アップ信号またはダウン信号に対応するパルス信号を出力する。信号出力回路３４から出力されるパルス信号は、制御回路２２に入力される。
【００３５】
ここで、パルス信号は、本実施形態の場合、ハイレベルの幅が一定で、周期（すなわち、ハイレベルの幅とローレベルの幅との和）が現在制御値レジスタ３２から入力される制御値に応じて変化する信号である。
【００３６】
続いて、テスト回路１６は、２つのカウンタ３６，３８によって構成されている。
【００３７】
カウンタ３６，３８は、それぞれ、デジタルフィルタ２０から出力されるアップ信号およびダウン信号の平均化信号のパルス数をカウントするものである。カウンタ３６，３８からは、そのカウント値の上位数ビットが、適切な精度を得るために必要なビット幅だけ出力される。カウンタ３６，３８から出力されるカウント値の上位ビットはＬＳＩテスタへ入力される。
【００３８】
ＬＳＩテスタでは、カウンタ３６，３８から入力されるカウント値とその期待値とを比較することによって、ＣＤＲ回路１０における送信周波数と復元クロックの周波数の差を所定範囲内で吸収する能力の有無の試験が行われる。
【００３９】
ここで、ＬＳＩテスタでは、ＣＤＲ回路１０における送信周波数と復元クロックの周波数の差を所定範囲内で吸収する能力の有無の試験が行われる。そのため、試験時には、所定範囲内に相当する、カウント値の下位数ビットは無視される。このように、カウント値の下位数ビットを無視し、適切な精度を得るために必要な上位数ビットだけを用いることにより、低コストで高速に試験することができる。
【００４０】
次に、ＣＤＲ回路１０のループバック試験の時の動作を説明する。
【００４１】
図２（Ａ）のグラフに示すように、ＬＳＩテスタから入力される低速クロック信号に同期して、目標値レジスタ２８に目標値ｍが設定される。補間回路３０は、設定された目標値ｍと、この時の現在制御値レジスタ３２に保持されている現在制御値ｎと、分割数Ｍに基づいて補間演算を行う。例えば、制御値の変化幅（ｍ−ｎ）／Ｍを算出し、次の制御値ｎ＋（ｍ−ｎ）／Ｍを計算する。前述の通り、本実施形態の場合、分割数Ｍは、‘４’とする。
【００４２】
この、次の制御値ｎ＋（ｍ−ｎ）／Ｍは、補間回路３０内に保存されるとともに、復元クロックに同期して現在制御値レジスタ３２に保持され、現在制御値として出力される。さらに、低速クロック信号の周期をＴとすると、Ｔ／Ｍの期間毎に、現在制御値に変化幅（ｍ−ｎ）／Ｍの値が加算され、そして、次の制御値が算出される。同様に、復元クロックに同期して、この新たな制御値で現在制御値レジスタ３２の値が更新され、現在制御値として出力される。
【００４３】
これにより、現在制御値は、ＬＳＩテスタから入力される低速クロック信号の１周期内において、図２（Ａ）のグラフに示すように、ｎ＋（ｍ−ｎ）×ｋ／Ｍ（ｋ＝０，１，２，…，Ｍ）と変化する。つまり、現在制御値が経時とともに連続的に変化し、信号出力回路３４のパルス信号の周期が経時とともに変化する。そのため、半導体集積回路１０では、パルス信号として、複雑な周波数の変化や位相の変化を作り出すことができる。
【００４４】
現在制御値が図２（Ａ）のグラフに示すように変化すると、パルス信号の周期は、同図（Ｂ）のグラフに示すように変化する。すなわち、アップ・ダウン切替信号がハイレベルの期間は、アップ信号に相当するパルス信号が出力され、アップ・ダウン切替信号がローレベルの期間は、ダウン信号に相当するパルス信号が出力される。パルス信号の周期は、経時とともに連続的に変化（アップまたはダウン）する。
【００４５】
また、パルス信号が図２（Ｂ）のグラフに示すように変化すると、入力データと復元クロックとの位相差は、同図（Ｃ）のグラフに示すように、経時とともに２次曲線のように変化する。
【００４６】
続いて、図３は、アップ信号に相当するパルス信号とダウン信号に相当するパルス信号の波形を表すタイミングチャートである。このタイミングチャートに示した範囲では、アップ信号に相当するパルス信号は、経時とともに次第に周波数が低く（周期が長く）なるように変化する。その後、アップ・ダウン切替信号による切替の後、ダウン信号に相当するパルス信号は、経時とともに次第に周波数が高く（周期が短く）なるように変化する。
【００４７】
上記のように、ＣＤＲ回路１０では、複雑な周波数の変化や位相の変化を作り出すことができる。そのため、入力データの位相と復元クロックの位相との差を所定の範囲内で吸収する能力を、従来よりも柔軟で正確に試験することが可能になる。
【００４８】
例えば、１００ＭＨｚの周波数で動作する低速なＬＳＩテスタを用いて試験を行う場合であっても、分割数Ｍを‘４’とすれば、実質的に４００ＭＨｚの周波数で試験を行った場合と同様の結果を得ることができる。すなわち、低速なＬＳＩテスタであっても、入力データの位相と復元クロックの位相との差を所定の範囲内で吸収する能力を、低コストで高速に試験することができる。
【００４９】
なお、ＣＤＲ回路の一例を挙げて説明したが、本発明は、どのような構成のＣＤＲ回路にも適用可能である。また、本発明は、ＣＤＲ回路だけでなく、ＰＬＬ回路などのようにフィードバック経路を有しており、入力された信号の位相によって制御された位相を有する（位相同期された）内部クロック信号（復元クロック）を生成する信号生成回路に適用可能である。
【００５０】
アップ・ダウン切替信号を入力することは必須ではない。例えば、図４のグラフは、図２（Ａ）のグラフに相当するものであり、アップ・ダウン切替信号を用いることなく、目標値レジスタ２８に、符号付きの目標値（正負の値）を設定する場合の例である。目標値がプラス（＋）の時は、アップ信号に相当するパルス信号であることを表し、マイナス（−）の時は、ダウン信号に相当するパルス信号であることを表す。
【００５１】
現在制御値レジスタ３２に現在制御値の初期値を設定する（現在制御値レジスタ３２を初期化する）ことも必須ではない。例えば、最初に入力して目標値レジスタに保持した目標値（第１の目標値）を、次の目標値（第２の目標値）を入力した時点で現在制御値レジスタに保持してから、制御値生成を開始することも可能である。さらに、現在制御値レジスタ３２を用いることも必須ではなく、前回の目標値を保持する前回目標値レジスタを備えていれば、前回の目標値と目標値レジスタ２８に設定される今回の目標値との間を補間して制御値を生成することも可能である。実施形態では、補間回路３０として、線形補間演算によって線形的に変化する現在制御値を生成する回路を用いた。しかし、線形補間演算以外の、さまざまな補間演算を行う補間回路を用いることも可能である。
【００５２】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５３】
【図１】本発明の半導体集積回路の構成を表す一実施形態のブロック図である。
【図２】（Ａ）、（Ｂ）および（Ｃ）は、それぞれ、目標値／現在制御値、パルス信号周期（絶対値）および復元クロックの位相差と時刻との関係を表すグラフである。
【図３】アップ信号およびダウン信号の平均化信号の波形を表すタイミングチャートである。
【図４】目標値／現在制御値と時刻との関係を表す別のグラフである。
【図５】従来のＣＤＲ回路の構成を表す一例のブロック図である。
【図６】図５に示すＣＤＲ回路における、パルス信号、入力データおよび復元クロックの波形を表すタイミングチャートである。
【図７】ＬＳＩテストとＣＤＲ回路の接続状態を表す概念図である。
【符号の説明】
【００５４】
１０、４０  半導体集積回路
１２  ＣＤＲ回路
１４  制御値生成ブロック
１６  テスト回路
１８  位相比較器
２０  デジタルフィルタ
２２  制御回路
２４  位相分割器
２６  リタイミング回路
２８  目標値レジスタ
３０  補間回路
３２  現在制御値レジスタ
３４、４２  信号出力回路
３６、３８、４４、４６、４８  カウンタ
５０  信号処理回路
５２  ＬＳＩテスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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