(57)【要約】【課題】クロック信号のデューティに依存しない多重信号を出力する多重回路を得ること。【解決手段】二系統のデータ信号（Ｄ１，Ｄ２）とクロック信号Ｃ１が入力される多重回路であって、周波数がクロック信号Ｃ１の１／２倍のクロック信号Ｃ２と、クロック信号Ｃ２の位相をπ／２遅らせたクロック信号Ｃ３を生成するクロック生成部５と、クロック信号Ｃ２でデータ信号Ｄ１をリタイミングする第一のリタイミング部１と、クロック信号Ｃ２でデータ信号Ｄ２をリタイミングする第二のリタイミング部２と、第二のリタイミング部２の出力データの位相を遅延させる遅延部３と、第一のリタイミング部１の出力データと遅延部３の出力データとを交互に出力する多重部４と、多重部４の出力をクロック信号Ｃ１で波形整形する波形整形部６と、を備える。【選択図】        図３
2010041493.tif 000002
【特許請求の範囲】
【請求項１】
二系統のデータ信号と第一のクロック信号が入力される多重回路であって、
前記第一のクロック信号を用いて周波数が当該第一のクロック信号の１／２倍の第二のクロック信号と、当該第二のクロック信号の位相をπ／２遅らせた第三のクロック信号を生成するクロック生成手段と、
前記第二のクロック信号で前記二系統のデータ信号の一方をリタイミングする第一のリタイミング手段と、
前記第二のクロック信号で前記二系統のデータ信号の他方をリタイミングする第二のリタイミング手段と、
前記第二のリタイミング手段の出力データの位相を前記第二のクロック信号の半周期だけ遅延させる遅延手段と、
前記第三のクロック信号の立ち上がりおよび立ち下がりのタイミングで、前記第一のリタイミング手段の出力データと前記遅延手段の出力データとを交互に出力する多重手段と、
前記多重手段の出力を前記第一のクロック信号で波形整形する波形整形手段と、
を備えることを特徴とする多重回路。
【請求項２】
前記クロック生成手段は、
前記第一のクロック信号を二分周し、生成した信号を前記第二のクロック信号として出力する分周手段と、
前記分周手段の出力および前記第一のクロック信号を入力とする排他的論理和演算を行い、当該演算結果を前記第三のクロック信号として出力する排他的論理和演算手段と、
を備えることを特徴とする請求項１に記載の多重回路。
【請求項３】
前記クロック生成手段は、
前記第一のクロック信号を二分周する第一の分周手段と、
前記第一のクロック信号を反転したクロック信号を二分周する第二の分周手段と、
前記第一の分周手段の出力信号の位相と、前記第二の分周手段の出力信号の位相を比較する位相比較手段と、
前記位相比較手段による比較結果に基づいて、前記第一の分周手段の出力信号および前記第二の分周手段の出力信号の出力経路を選択する経路選択手段と、
を備え、
前記経路選択手段は、
前記第一の分周手段の出力信号の位相が進んでいる場合、前記第一の分周手段の出力信号を前記第二のクロック信号として出力し、前記第二の分周手段の出力を前記第三のクロック信号として出力し、
前記第二の分周手段の出力信号の位相が進んでいる場合、前記第二の分周手段の出力信号を前記第二のクロック信号として出力し、前記第一の分周手段の出力を前記第三のクロック信号として出力することを特徴とする請求項１に記載の多重回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された２系統のデータ信号を多重する多重回路に関する。
【背景技術】
【０００２】
従来の多重回路は、Ｄ−ＦＦ（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ）などのリタイミング手段と、リタイミング手段からの出力信号を多重する多重手段から構成される。リタイミング手段はクロック信号の論理に応じて動作するが、実際にはリタイミング手段の内部遅延により、リタイミング手段からの出力信号の位相はクロック信号に対して遅れる。この場合、バッファを用いて、上記出力信号と同等の遅延をクロック信号に付加する方法が下記非特許文献１に開示されている。上記出力信号とクロック信号の遅延を同等にすることでタイミングに余裕ができ、多重手段は、高速で動作することができる。多重手段は、クロック信号の立ち上がりと立ち下がりの両タイミングにおいて入力データを切り替え、多重信号として出力する。
【０００３】
【非特許文献１】Hai  Tao他著  「40-43-Gb/s  OC-768  16:1  MUX/CMU  Chipset  With  SFI-5  Compliance」(IEEE  Journal  of  Solid-State  Circuits,  vol.38,  pp.2169-2180,  December  2003.)  ２００３年
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術によれば、多重信号のビット幅、すなわち、多重信号として出力される各データ信号のデータ長は、多重手段に入力されるクロック信号のデューティに依存する。すなわち、クロック信号の立ち上がりに同期して出力されるデータ信号と立ち下がりに同期して出力されるデータ信号との間で、データ長が異なる可能性がある、という問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、クロック信号のデューティに依存しない多重信号を出力する多重回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明にかかる多重回路は、二系統のデータ信号と第一のクロック信号が入力される多重回路であって、第一のクロック信号を用いて周波数が前記第一のクロック信号の１／２倍の第二のクロック信号と、第二のクロック信号の位相をπ／２遅らせた第三のクロック信号を生成するクロック生成手段と、第二のクロック信号で二系統のデータ信号の一方をリタイミングする第一のリタイミング手段と、第二のクロック信号で二系統のデータ信号の他方をリタイミングする第二のリタイミング手段と、第二のリタイミング手段の出力データの位相を第二のクロック信号の半周期だけ遅延させる遅延手段と、第三のクロック信号の立ち上がりおよび立ち下がりのタイミングで、第一のリタイミング手段の出力データと遅延手段の出力データとを交互に出力する多重手段と、多重手段の出力を第一のクロック信号で波形整形する波形整形手段と、を備えることを特徴とする。
【発明の効果】
【０００７】
この発明によれば、クロック信号のデューティに依存しない多重信号を出力することができる、という効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明にかかる多重回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【０００９】
実施の形態１．
最初に、従来の多重回路について簡単に説明する。図１は、従来の多重回路の構成例を示す図である。多重回路は、Ｄ−ＦＦ（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ）部１０１と、Ｌａｔｃｈ部１０２と、Ｄ−ＦＦ部１０３と、多重部１０４と、を備える。Ｄ−ＦＦ部１０１は、入力信号をリタイミングしてデータ信号Ｄ１０１を出力する。Ｌａｔｃｈ部１０２は、入力信号をラッチする。Ｄ−ＦＦ部１０３は、Ｌａｔｃｈ部１０２からの出力信号をリタイミングしてデータ信号Ｄ１０２を出力する。多重部１０４は、データ信号Ｄ１０１，Ｄ１０２を多重して多重信号Ｄ１０３を出力する。入力クロック信号は同じ周波数のクロック信号Ｃ＿Ｉとクロック信号Ｃ＿Ｑの２つである。また、クロック信号Ｃ＿Ｉの位相はクロック信号Ｃ＿Ｑの位相に対してπ／２（＝９０°）進んでいる。なお、図示はしていないが、クロック信号Ｃ＿Ｑには、各Ｄ−ＦＦ部の内部遅延と同等の遅延が予め付加されているものとする。
【００１０】
図２は、上記多重回路の動作を示すタイムチャートである。Ｄ−ＦＦ部１０１は、クロック信号Ｃ＿Ｉの立ち上がりに同期して入力信号のリタイミングを行い、データ信号Ｄ１０１を出力する。Ｌａｔｃｈ部１０２は入力信号をラッチし、Ｄ−ＦＦ部１０２に出力する。Ｄ−ＦＦ部１０３は、クロック信号Ｃ＿Ｉの立ち下がりに同期してラッチされた信号のリタイミングを行い、データ信号Ｄ１０２を出力する。データ信号Ｄ１０２は、データ信号Ｄ１０１から半周期遅れたクロック信号Ｃ＿Ｉの立ち下がりに同期する。多重部１０４は、クロック信号Ｃ＿Ｑの論理（立ち上がりおよび立ち下がり）に応じてデータ信号Ｄ１０１，Ｄ１０２を多重し、多重信号Ｄ１０３を出力する。ここでは、多重部１０４は、クロック信号Ｃ＿Ｑの立ち上がりのタイミングでデータ信号Ｄ１０１を出力し、立ち下がりのタイミングでデータ信号Ｄ１０２を出力する。しかしながら、クロック信号の立ち上がりと立ち下がりで出力を切り替えるような回路の場合は、多重信号Ｄ１０３として出力される各データ信号のデータ長、すなわち、クロック信号の立ち上がりで出力されるデータ信号Ｄ１０１のデータ長と、立ち下がりで出力されるデータ信号Ｄ１０２のデータ長が、クロック信号Ｃ＿Ｑのデューティにより異なってしまう場合がある。
【００１１】
以下、実施の形態の多重回路について説明する。図３は、実施の形態１の多重回路の構成例を示す図である。多重回路は、第一のリタイミング部１と、第二のリタイミング部２と、遅延部３と、多重部４と、クロック生成部５と、波形整形部６と、を備える。第一のリタイミング部１は、ビットレートがＢ／２［ｂｐｓ］のデータ信号Ｄ１を入力し、周波数がｆ／２［Ｈｚ］のクロック信号Ｃ２の論理（立ち上がり）に応じてリタイミングを行い、データ信号ｄ１を出力する。第二のリタイミング部２は、ビットレートがＢ／２［ｂｐｓ］のデータ信号Ｄ２を入力し、周波数がｆ／２［Ｈｚ］のクロック信号Ｃ２の論理（立ち上がり）に応じてリタイミングを行い、遅延部３へ出力する。遅延部３は、第二のリタイミング部２の出力とクロック信号Ｃ２を入力し、第二のリタイミング部２の出力を半周期遅延させ、データ信号ｄ２を出力する。多重部４は、クロック信号Ｃ３の論理に応じて、第一のリタイミング手段１の出力（データ信号ｄ１）と遅延部３の出力（データ信号ｄ２）を多重し、多重信号ｄ３を出力する。クロック生成部５は、周波数ｆ［Ｈｚ］のクロック信号Ｃ１を分周し、周波数ｆ／２［Ｈｚ］のクロック信号Ｃ２、および周波数は同じｆ／２［Ｈｚ］でクロック信号Ｃ２より位相がπ／２遅れたクロック信号Ｃ３、を生成する。波形整形部６は、クロック信号Ｃ１の立ち下がりタイミングで、多重部４から出力された多重信号ｄ３を波形整形し、データ信号Ｄ３を出力する。
【００１２】
ここで、上記多重回路の動作を説明する。図４は、本実施の形態の多重回路の動作を示すタイムチャートである。第一のリタイミング部１は、クロック信号Ｃ２（図４（２））の立ち上がりに同期してデータ信号Ｄ１（図４（４））のリタイミングを行い、データ信号ｄ１（図４（６））を出力する。また、第二のリタイミング部２も、クロック信号Ｃ２の立ち上がりに同期してデータ信号Ｄ２（図４（５））のリタイミングを行い、遅延部３へ出力する。遅延部３は、入力された信号を半周期遅延させ、データ信号ｄ２（図４（７））として出力する。
【００１３】
多重部４は、ビットレートがそれぞれＢ／２［ｂｐｓ］のデータ信号ｄ１，ｄ２を２：１多重し、周波数がｆ／２［Ｈｚ］のクロック信号Ｃ３（図４（３））の立ち上がりと立ち下がりに同期するビットレートＢ［ｂｐｓ］の多重信号ｄ３（図４（８））を出力する。このとき、データ信号ｄ１，ｄ２を切り替えるタイミングは、最もマージンのあるところが望ましい。そのため、本実施の形態では、多重部４が、たとえば、データ信号ｄ１からπ／２遅れたクロック信号Ｃ３の立ち上がり、およびデータ信号ｄ２からπ／２遅れたクロック信号Ｃ３の立ち下がり、のタイミングでデータ信号ｄ１，ｄ２の切り替えを行う。すなわち、多重部４は、データ信号ｄ１，ｄ２に対して最もマージンのあるタイミングで動作することとなる。
【００１４】
波形整形部６は、周波数ｆ［Ｈｚ］のクロック信号Ｃ１の立ち下がりタイミングで多重信号ｄ３を波形整形し、データ信号Ｄ３（図４（９））を出力する。この波形整形部６は、クロック信号Ｃ１の立ち下がり周期（ｆ［Ｈｚ］）に同期して波形整形を行っているため、データ信号Ｄ３として出力される各データ信号（ｄ１，ｄ２）のデータ長を同一にすることができる。これにより、多重部４が出力した多重信号ｄ３は、クロック信号Ｃ３のデューティに無依存のデータ信号Ｄ３となる。なお、本実施の形態の波形整形部６は、一例として、立ち下がり周期に同期して波形整形を行うこととしたが、これに限らず、立ち上がり周期に同期して波形整形を行うこととしてもよい。
【００１５】
なお、クロック生成部５では、周波数ｆ［Ｈｚ］のクロック信号Ｃ１から周波数ｆ／２［Ｈｚ］のクロック信号Ｃ２およびクロック信号Ｃ３を生成するため、二分周器を用いる。二分周器にはトグルの不確定性による論理反転があるため、二分周器の出力波形は図５の（２）のように極性が反転する可能性がある。図５は、極性が反転した場合のタイムチャートである。論理反転したクロック信号をクロック信号Ｃ２’（図５（２））とし、クロック信号Ｃ２’からπ／２遅れたクロック信号をクロック信号Ｃ３’（図５（３））とする。その他の信号については、論理反転の結果、データ信号で半周期の違いはあるが図４と同様である。本実施の形態では、クロック生成部５において、二分周器のトグルの不確定性により出力クロック信号が論理反転するような場合であっても、周波数ｆ／２［Ｈｚ］のクロック信号Ｃ３’と、同じ周波数ｆ／２［Ｈｚ］で位相がπ／２進んだクロック信号Ｃ２’を生成することができる。
【００１６】
以上説明したように、本実施の形態では、多重部４が、たとえば、クロック信号Ｃ２の位相をπ／２遅らせたクロック信号Ｃ３の立ち上がりと立ち下がりのタイミングで、データ信号ｄ１，ｄ２の出力を切り替えながら、多重信号ｄ３を出力することとした。また、クロック生成部５および波形整形部６を設けることにより、すなわち、周波数ｆ／２［Ｈｚ］のクロック信号の立ち上がりと立ち下がりに同期して生成した多重信号ｄ３を、周波数ｆ［Ｈｚ］のクロック信号の立ち上がり周期または周波数ｆ［Ｈｚ］のクロック信号の立ち下がり周期で、波形整形することとした。これにより、クロック信号Ｃ３に対して最もマージンのあるタイミングで動作しつつ、クロック信号Ｃ３のデューティに依存しない多重信号を出力する（切り替え毎に同一長のデータ信号を出力する）ことができる。
【００１７】
なお、第一のリタイミング部１、第二のリタイミング部２、遅延部３、波形整形部６については、上記本実施の形態と同様の効果が得られる回路構成であれば、ポジティブエッジ型、ネガティブエッジ型のどちらで動作してもよい。
【００１８】
実施の形態２．
実施の形態１で説明したクロック生成部５の具体的な構成について説明する。図６は、実施の形態２の多重回路の構成例を示す図である。クロック生成部５は、分周部７と、排他的論理和演算部８と、を備える。分周部７は、入力された周波数ｆ［Ｈｚ］のクロック信号Ｃ１を二分周し、周波数ｆ／２［Ｈｚ］のクロック信号Ｃ２を生成する。排他的論理和演算部８は、クロック信号Ｃ１およびクロック信号Ｃ２を入力として排他的論理和演算を行い、クロック信号Ｃ３を生成する。なお、本実施の形態の多重回路は、実施の形態１で説明した多重回路と同一である。
【００１９】
分周部７で生成したクロック信号と排他的論理和演算部８で生成したクロック信号を図７に示す。図７は、クロック信号のタイムチャートであり、詳細には、クロック信号Ｃ１（図７（１））と、分周部７で生成したクロック信号Ｃ２（図７（２））と、排他的論理和演算部８で生成したクロック信号Ｃ３（図７（３））と、を示す。また、分周部７でトグルの不確定性による論理反転があった場合のクロック信号をＣ２’（図７（４））とし、クロック信号Ｃ１とクロック信号Ｃ２’による排他的論理和演算で得た信号をクロック信号Ｃ３’（図７（５））とする。
【００２０】
このように、本実施の形態においては、排他的論理和演算部８による排他的論理和演算により、クロック信号Ｃ３が、クロック信号Ｃ２よりもπ／２だけ遅れた信号となる。また、分周部７でトグルの不確定性による論理反転があった場合であっても、クロック信号Ｃ３は、クロック信号Ｃ２よりもπ／２だけ遅れた信号となる。すなわち、本実施の形態のクロック生成部５は、クロック信号を分周する際の上記論理反転の有無にかかわらず、同様の出力を確保することができる。
【００２１】
実施の形態３．
実施の形態１で説明したクロック生成部５の具体的な構成について説明する。図８は、実施の形態３の多重回路の構成例を示す図である。クロック生成部５は、実施の形態２と同様の分周部（第一の分周部）７と、第二の分周部９と、位相比較部１０と、経路選択部１１と、を備える。第二の分周部９は、クロック信号Ｃ１の反転信号を二分周し、周波数ｆ／２［Ｈｚ］のクロック信号を生成する。位相比較部１０は、第一の分周部７の出力クロック信号の位相と第二の分周部９の出力クロック信号の位相とを比較する。経路選択部１１は、位相比較部１０の比較結果に基づきクロック信号の経路を選択する。なお、本実施の形態の多重回路は、実施の形態１で説明した多重回路と同一である。
【００２２】
位相比較部１０では、たとえば、第一の分周部７の出力クロック信号の位相が第二の分周部９の出力クロック信号の位相よりも進んでいる場合に、Ｈｉｇｈレベルを出力する。一方、遅れている場合は、Ｌｏｗレベルを出力する。経路選択部１１は、第一の分周部７および第二の分周部９の出力クロック信号を入力とし、位相比較部１０の出力レベルに基づいて経路を選択する。
【００２３】
ここで、経路選択部１１の動作を詳細に説明する。図９は、クロック信号と位相比較部の出力信号のタイムチャートであり、詳細には、クロック信号Ｃ１と、第一の分周部の出力と、第二の分周部の出力と、位相比較部の出力の関係を示す。
【００２４】
経路選択部１１は、位相比較部１０の出力がＨｉｇｈレベルの場合（図９（４））、第一の分周部７の出力（図９（２））をクロック信号Ｃ２とし、第二の分周部９の出力（図９（３））をクロック信号Ｃ３として出力する。一方、位相比較部１０の出力がＬｏｗレベルの場合（図９（７））は、第一の分周部７の出力（図９（５））をクロック信号Ｃ３とし、第二の分周部９の出力（図９（６））をクロック信号Ｃ２として出力する。これにより、第二の分周部９でトグルの不確定性による論理反転があった場合であっても（図９（５）〜（７））、クロック信号Ｃ２を、クロック信号Ｃ３に対してπ／２進んだ状態で出力することができる。なお、図には示していないが、本実施の形態においては、第一の分周部７でトグルの不確定性による論理反転があった場合であっても、同様に、クロック信号Ｃ２を、クロック信号Ｃ３に対してπ／２進んだ状態で出力することができる。経路選択部１１では、出力する信号の経路を選択しているだけで論理演算は行っていないため、デューティ比が５０％のクロック信号を得ることができる。
【産業上の利用可能性】
【００２５】
以上のように、本発明にかかる多重回路は、入力された２系統のデータ信号を多重する多重回路として有用であり、特に、当該多重回路が、クロック信号の立ち上がりと立ち下がりで上記２系統のデータ信号を切り替えて出力する回路を含む場合に適している。
【図面の簡単な説明】
【００２６】
【図１】従来の多重回路の構成例を示す図である。
【図２】従来の多重回路の動作を示すタイムチャートである。
【図３】本発明にかかる多重回路の構成例を示す図である。
【図４】本発明にかかる多重回路の動作を示すタイムチャートである。
【図５】本発明にかかる多重回路の動作を示すタイムチャートである。
【図６】本発明にかかる多重回路の構成例を示す図である。
【図７】クロック信号のタイムチャートである。
【図８】本発明にかかる多重回路の構成例を示す図である。
【図９】クロック信号と位相比較部の出力信号のタイムチャートである。
【符号の説明】
【００２７】
１  第一のリタイミング部
２  第二のリタイミング部
３  遅延部
４  多重部
５  クロック生成部
６  波形整形部
７  分周部（第一の分周部）
８  排他的論理和演算部
９  第二の分周部
１０  位相比較部
１１  経路選択部
１０１  Ｄ−ＦＦ部
１０２  Ｌａｔｃｈ部
１０３  Ｄ−ＦＦ部
１０４  多重部
【図１】
2010041493.tif 000003
【図２】
2010041493.tif 000004
【図３】
2010041493.tif 000005
【図４】
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【図５】
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【図６】
2010041493.tif 000008
【図７】
2010041493.tif 000009
【図８】
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【図９】
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