(57)【要約】【課題】低電圧ＣＭＯＳインバータ回路における製造プロセスバラツキや温度バラツキの影響をオンチップで検知して、製造プロセスバラツキや温度バラツキの影響をキャンセル補正し、論理反転閾値のバラツキを大幅に抑制する低電圧ＣＭＯＳインバータ回路を提供する。【解決手段】ｐＭＯＳＦＥＴの論理反転閾値とｎＭＯＳＦＥＴの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をＣＭＯＳインバータの電源ラインに供給する。また、ＣＭＯＳインバータ回路における出力電圧の後段に、さらに論理値レベル補正部が設けられ、電源電圧の変動を抑制する。【選択図】図８
2010206427.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータにおいて、ｐＭＯＳＦＥＴの論理反転閾値とｎＭＯＳＦＥＴの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をＣＭＯＳインバータの電源ラインに供給することを特徴とするＣＭＯＳインバータ回路。
【請求項２】
前記閾値電圧差バラツキモニタ回路は、カレントミラー部と、電流源回路部と、閾値電圧差モニタ部と、から構成され、
前記閾値電圧差モニタ部は、
ドレイン端子が電源に接続され、ゲート端子が前記カレントミラー部の電流出力端子と接続され、ソース端子が回路の出力電圧ＶＯＵＴと接続された第１のｎＭＯＳＦＥＴと、
ドレイン端子が回路の出力電圧ＶＯＵＴと接続され、ゲート端子が前記電流源回路部と接続され、ソース端子がグランドと接続された第２のｎＭＯＳＦＥＴと、
ソース端子が前記カレントミラー部の電流出力端子と接続され、ゲート端子が制御用電圧ＶＲＥＦと接続され、ドレイン端子がグランドと接続された第１のｐＭＯＳＦＥＴと、
から構成されており、
回路の出力電圧ＶＯＵＴと、制御用電圧ＶＲＥＦと、第１のｐＭＯＳＦＥＴのゲート−ソース間電圧と、第２のｎＭＯＳＦＥＴのゲート−ソース間電圧とが、閉ループを構成するようにされていることを特徴とする請求項１に記載のＣＭＯＳインバータ回路。
【請求項３】
前記閾値電圧差バラツキモニタ回路を備えたＣＭＯＳインバータ回路において、前記ＣＭＯＳインバータ回路における出力電圧の後段に論理値レベル補正部が設けられ、電源電圧の変動を抑制することを特徴とする請求項１に記載のＣＭＯＳインバータ回路。
【請求項４】
前記論理値レベル補正部は、少なくとも２セットのＣＭＯＳインバータ回路がカスケードに連結されたものであることを特徴とする請求項３に記載のＣＭＯＳインバータ回路。
【請求項５】
前記閾値電圧差バラツキモニタ回路は、各ＬＳＩチップ内に１つ搭載されたことを特徴とする請求項１乃至４のいずれかに記載のＣＭＯＳインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータの論理反転しきい値バラツキの補正回路技術に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の消費電力を低くするために、n チャネルＭＯＳとp チャネルＭＯＳを同時に使ったＣＭＯＳディジタル回路が多用されており、携帯電話やディジタルカメラなど様々な製品に用いられている。ＣＭＯＳディジタル回路では、更なる消費電力の要求から、低電力動作のＣＭＯＳ回路が必要とされている。ＣＭＯＳディジタル回路の消費電力Ｐは、Ｐ＝α・ｆｃｌｋ・ＣＬ・Ｖ２ＤＤ  （α：活性化率、ｆｃｌｋ：クロック周波数、ＣＬ：負荷容量、ＶＤＤ：電源電圧）で表される。従って、低消費電力を実現するためには、消費電力Ｐにおいて、電源電圧（ＶＤＤ）を低下されるか、負荷容量（ＣＬ）を小さくするか、クロック（ｆｃｌｋ）を遅くするか、活性化率（α）を下げる必要がある。ＣＭＯＳディジタル回路の低消費電力化としては、電源電圧を低下させる傾向にある。しかしながら、ＣＭＯＳディジタル回路では、低電圧動作時に動作がばらつく現象があり、特に、製造プロセスに起因するプロセスパラツキや、温度変化の影響に起因する温度バラツキは重要な問題である。
【０００３】
ＣＭＯＳディジタル回路において最も基本的な回路である低電圧ＣＭＯＳインバータ回路（論理反転回路）を図１に示す。図１（１）に示す回路において、ＶｄｄとＶｓｓは電源線（ＶｄｄはＶｓｓに対して、０．５〜１．０Ｖ程度の電位差を有する）で、ＶＩＮが入力信号線であり、ＶＯＵＴが出力信号線である。Ｖｄｄ側がｐＭＯＳＦＥＴ（p−channel Metal Oxide Semiconductor Field
Effect Transistor）ＭＰであり、Ｖｓｓ側がｎＭＯＳＦＥＴ（n−channel Metal Oxide Semiconductor Field
Effect Transistor）ＭＮである。入力ＶＩＮがＶｓｓと同じ電位を持つとき、上のＰＭＯＳＦＥＴがオンになり、下のｎＭＯＳＦＥＴがオフになる。このとき、出力ＶＯＵＴの電位はＶｄｄとほぼ等しくなる。また、入力ＶＩＮがＶｄｄと同じ電位を持つとき、上のｐＭＯＳＦＥＴがオフになり、下のｎＭＯＳＦＥＴがオンになる。このため、出力ＶＯＵＴの電位はＶｓｓとほぼ等しくなる。このように、入力ＶＩＮと反対の電位が出力ＶＯＵＴに現れることになる。
【０００４】
低電圧ＣＭＯＳインバータ回路の入出力特性を図１（２）に示す。この例では、電源電圧Ｖｄｄは４５０ｍＶである。図１（２）に示すように、この例では、入力ＶＩＮの電位が０．１５Ｖを超えた場合に、出力ＶＯＵＴの電位が電源電圧Ｖｄｄの０．４５Ｖから０Ｖに変化する。すなわち、“０”と“１”の論理を判定する入力電位（論理反転閾値の入力電位）が０．１５Ｖとなっている。
【０００５】
しかしながら、実際のところ、低電圧ＣＭＯＳインバータ回路においては、製造プロセスバラツキや温度バラツキの影響で、図２に示されるように、論理反転閾値の変動がある。図２（１）は、製造プロセスバラツキを考慮したＣＭＯＳインバータ回路の論理反転閾値をモンテカルロシュミレーションにより測定した結果である。上記のモンテカルロシュミレーションは、半導体ベンダが供給する５００パターンのプロセス条件を統計的確立に基づいて設定し、モンテカルロ法によりシュミレーションしたものである。図２（１）から、論理反転閾値には、入力電位が０．０５〜０．２５Ｖまでの約２００ｍＶの変動があることが理解できる。
また、図２（２）は、温度変化の影響によるＣＭＯＳインバータ回路の論理反転閾値の変動を示したものである。温度は、−２０℃、２７℃、１００℃の３種類を測定している。温度変化の影響による論理反転閾値の変動は、図２（１）に示された製造プロセスバラツキほど大きくないが、変動していることが理解できる。
【０００６】
上述したように、ＣＭＯＳインバータ回路の論理反転閾値は、製造プロセスバラツキや温度バラツキの影響により変動する。しかし、製造プロセスバラツキや動作温度バラツキに伴う論理反転閾値の変動による回路動作特性の予測や保証は困難である。従って、温度補償や回路設計アーキテクチャによるプロセスバラツキ補正を行う必要がある。
【０００７】
従来技術では、ＣＭＯＳインバータ回路の電源電圧を２種類の定電圧を使用して制御する方法や、クロック周波数を変化させる方法により、論理反転閾値の変動を少なくし、回路動作の安定性を確保する技術が知られている。しかしながら、これらの技術では、使用する電圧やクロックがバラツキの原因に基づいたものではないため、バラツキの本質的な改善であるとは言えない。
また、ＣＭＯＳインバータ回路の入出力を短絡し、その信号を用いてトランジスタの基板電位を変化させることで、プロセス変動によるバラツキを改善する技術が知られている（例えば、特許文献１を参照）。しかしながら、基板電位に対するバラツキ改善の効果は小さいことが知られており、またリーク電流を増加させるといった問題点もある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−０３６９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記問題に鑑みて、本発明は、低電圧ＣＭＯＳインバータ回路における製造プロセスバラツキや温度バラツキの影響をオンチップで検知して、製造プロセスバラツキや温度バラツキの影響をキャンセル補正し、論理反転閾値のバラツキを大幅に抑制する低電圧ＣＭＯＳインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者らは、様々な検討を重ねた結果、本発明の低電圧ＣＭＯＳインバータ回路を完成した。すなわち、上記問題を解決すべく、本発明のＣＭＯＳインバータ回路は、ｐＭＯＳＦＥＴの論理反転閾値とｎＭＯＳＦＥＴの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をＣＭＯＳインバータの電源ラインに供給する回路構成とされる。
【００１１】
かかる構成によれば、閾値電圧差バラツキモニタ回路がプロセスバラツキをオンラインで検知し、その出力電圧をＣＭＯＳインバータ回路の電源電圧として用いることにより、論理反転閾値の入力電圧のプロセスバラツキをキャンセル補正することができる。
【００１２】
また、本発明のＣＭＯＳインバータ回路における閾値電圧差バラツキモニタ回路は、具体的構成態様としては、
１）カレントミラー部と、電流源回路部と、閾値電圧差モニタ部と、から構成され、
２）閾値電圧差モニタ部は、
２−１）ドレイン端子が電源に接続され、ゲート端子が前記カレントミラー部の電流出力端子と接続され、ソース端子が回路の出力電圧ＶＯＵＴと接続された第１のｎＭＯＳＦＥＴと、
２−２）ドレイン端子が回路の出力電圧ＶＯＵＴと接続され、ゲート端子が前記電流源回路部と接続され、ソース端子がグランドと接続された第２のｎＭＯＳＦＥＴと、
２−３）ソース端子が前記カレントミラー部の電流出力端子と接続され、ゲート端子が制御用電圧ＶＲＥＦと接続され、ドレイン端子がグランドと接続された第１のｐＭＯＳＦＥＴと、から構成されており、
３）回路の出力電圧ＶＯＵＴと、制御用電圧ＶＲＥＦと、第１のｐＭＯＳＦＥＴのゲート−ソース間電圧と、第２のｎＭＯＳＦＥＴのゲート−ソース間電圧とが、閉ループを構成するようになされている。
【００１３】
かかる構成によれば、回路の出力電圧ＶＯＵＴは、論理反転閾値の差電圧を検知でき、プロセスバラツキや温度変化バラツキをオンチップで検出可能とすることができる。
【００１４】
また、本発明のＣＭＯＳインバータ回路は、好適には、閾値電圧差バラツキモニタ回路を備えたＣＭＯＳインバータ回路において、ＣＭＯＳインバータ回路における出力電圧の後段に論理値レベル補正部が設けられ、電源電圧の変動を抑制する。
【００１５】
ＣＭＯＳインバータ回路における出力電圧の論理値レベルの補正を行うことにより、ＣＭＯＳインバータ回路の出力電圧ＶＯＵＴのバラツキ変動を抑制することが可能である。
ここで、論理値レベル補正部は、少なくとも２セットのＣＭＯＳインバータ回路がカスケードに連結されたものであることが好ましい態様である。２セットのＣＭＯＳインバータ回路というシンプルな構成により、バラツキを補正できるからである。
【００１６】
また、本発明のＣＭＯＳインバータ回路における閾値電圧差バラツキモニタ回路は、好適には、各ＬＳＩチップ内に１つ搭載される。閾値電圧差バラツキモニタ回路の搭載による面積オーバヘッドを低減するためである。
【発明の効果】
【００１７】
本発明によれば、低電圧ＣＭＯＳインバータ回路における製造プロセスバラツキや温度バラツキの影響をキャンセル補正し、論理反転閾値のバラツキを大幅に抑制できるといった効果を有する。
【図面の簡単な説明】
【００１８】
【図１】ＣＭＯＳインバータ回路の説明図で、（１）は回路図、（２）は入出力特性を示す。
【図２】低電圧ＣＭＯＳインバータ回路における製造プロセスバラツキや温度バラツキの影響を説明する図である。（１）は製造プロセスバラツキを考慮したＣＭＯＳインバータ回路の論理反転閾値をモンテカルロシュミレーションにより測定した結果であり、（２）は温度変化の影響によるＣＭＯＳインバータ回路の論理反転閾値の変動を示したものである。
【図３】低電圧ＣＭＯＳインバータ回路の入出力特性を示す。
【図４】実施例１の閾値電圧差バラツキモニタ回路を示す回路図である。
【図５】実施例１の閾値電圧差バラツキモニタ回路におけるＶＲＥＦの静特性を示す。
【図６】実施例１の閾値電圧差バラツキモニタ回路において、製造プロセスバラツキを考慮した出力電圧のモンテカルロシミュレーションを行った結果を示す。（１）は温度特性を示しており、（２）は スキャッタープロットを示している。
【図７】低電圧ＣＭＯＳインバータ回路における論理反転閾値電圧ＶＩＮ，ＴＨの説明図である。
【図８】実施例１の閾値電圧差バラツキモニタ回路を用いた低電圧ＣＭＯＳインバータ回路の論理反転閾値の補正についての説明図である。
【図９】実施例１の閾値電圧差バラツキモニタ回路の出力を低電圧ＣＭＯＳインバータ回路の電源電圧として用いて、論理反転閾値電圧のバラツキを改善した結果を示すグラフである。
【図１０】論理反転閾値の差電圧の変動の影響により、出力電圧ＶＯＵＴが大きく変動する様子を説明するグラフである。
【図１１】出力電圧ＶＯＵＴの変動を改善する実施例２の回路図を示す。
【図１２】実施例２のＣＭＯＳインバータ回路の入出力特性を示す。
【図１３】実施例２のＣＭＯＳインバータ回路の入出力特性（温度特性）について、従来のＣＭＯＳインバータ回路の論理反転閾値電圧のバラツキと対比して示す。
【図１４】実施例２のＣＭＯＳインバータ回路の回路表記を通常のインバータの表記に合わせたものを示す。
【図１５】実施例２のＣＭＯＳインバータ回路が多数搭載された回路図を示す。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明していく。
先ず、低電圧ＣＭＯＳインバータ回路の論理反転閾値のバラツキについて、図式を示しながら説明する。ＣＭＯＳインバータ回路は、通常、ＭＯＳＦＥＴの強反転領域 （トランジスタのゲート・ソース間電圧が閾値電圧以上の電圧で動作する領域）の動作を前提としている。ＣＭＯＳインバータ回路の通常動作においては、反転論理閾値の時点での入力電位ＶＩＮ，ＴＨは、ｎＭＯＳＦＥＴのドレイン電流ＩＮ（下記数式（１）を参照）と、ｐＭＯＳＦＥＴのドレイン電流ＩＰ（下記数式（２）を参照）が等しくなることから、下記数式（３）で示される。
【００２０】
【数１】
2010206427.tif 000003
【００２１】
【数２】
2010206427.tif 000004
【００２２】
2010206427.tif 000005
【００２３】
上記の数式において、βＰ、βＮはそれぞれｐＭＯＳＦＥＴの利得係数、ｎＭＯＳＦＥＴの利得係数である。この利得係数は、基板やキャリアの種類、ゲート絶縁膜の厚さなどに関連し、プロセス技術に依存する。利得係数が大きいほどＭＯＳＦＥＴの電流が流れやすくなる。また、ＶＴＨＰやＶＴＨＮは、図３の低電圧ＣＭＯＳインバータ回路の入出力特性に示すように、それぞれｐＭＯＳＦＥＴの論理反転閾値電位、ｎＭＯＳＦＥＴの論理反転閾値電位である。
【００２４】
上記の数式（３）において、ＣＭＯＳインバータ回路の通常動作における反転論理閾値の時点の入力電位ＶＩＮ，ＴＨは、ｐＭＯＳＦＥＴの利得係数（βＰ）、ｎＭＯＳＦＥＴの利得係数（βＮ）が等しく設計されることにより、下記数式（４）のように近似できる。
【００２５】
【数４】
2010206427.tif 000006
【００２６】
また、低電圧ＣＭＯＳインバータ回路において、サブスレッショルド領域（トランジスタのゲート・ソース間電圧が閾値電圧以下の電圧で動作する領域）動作を前提とした回路設計を行うことで低消費電力化を実現する試みがなされている。ＭＯＳＦＥＴのサブスレッショルド電流はナノアンペア(ｎＡ)オーダーの微小電流であるため、回路システムをマイクロワット(μＷ)オーダーの極低消費電力で構成することができる。
この低電圧ＣＭＯＳインバータ回路のサブスレッショルド領域動作においては、反転論理閾値の時点での入力電位ＶＩＮ，ＴＨは、ｎＭＯＳＦＥＴのドレイン電流ＩＮ（サブスレッショルド領域動作の場合、下記数式（５）のようにサブスレッショルド電流は指数関数で近似できる）と、ｐＭＯＳＦＥＴのドレイン電流ＩＰ（サブスレッショルド領域動作の場合、下記数式（６）のようにサブスレッショルド電流は指数関数で近似できる）が等しくなることから、下記数式（７）で示される。
【００２７】
【数５】
2010206427.tif 000007
【００２８】
【数６】
2010206427.tif 000008
【００２９】
【数７】
2010206427.tif 000009
【００３０】
上記の数式において、Ｉ０Ｐ，Ｉ０Ｎは、それぞれｐＭＯＳＦＥＴのサブスレッショルド電流の前置係数、ｎＭＯＳＦＥＴのサブスレッショルド電流の前置係数である。また、ηはゲート酸化膜容量と空乏層容量に起因するデバイス構造由来の定数であり、ＶＴは熱電圧である。
【００３１】
上記の数式（７）において、ＣＭＯＳインバータ回路のサブスレッショルド領域動作における反転論理閾値の時点の入力電位ＶＩＮ，ＴＨは、ｐＭＯＳＦＥＴのサブスレッショルド電流の前置係数（Ｉ０Ｐ）、ｎＭＯＳＦＥＴのサブスレッショルド電流の前置係数（Ｉ０Ｎ）が等しく設計されることにより、第２項が無視でき、下記数式（８）のように近似できる。
【００３２】
【数８】
2010206427.tif 000010
【００３３】
以上より、低電圧ＣＭＯＳインバータ回路の論理反転閾値の入力電位ＶＩＮ，ＴＨは、上記の数式（４）や（８）に示されるように、ｎＭＯＳＦＥＴの閾値電圧（ＶＴＨＮ），ｐＭＯＳＦＥＴの閾値電圧（ＶＴＨＰ）によって決定されることが理解できる。
すなわち、低電圧ＣＭＯＳインバータ回路の論理反転閾値電圧は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの閾値電圧の差電圧に依存するのである。
【００３４】
また、上述したように、ＭＯＳＦＥＴの論理反転動作は、製造プロセスバラツキや温度変化によるバラツキがあることから、ＭＯＳＦＥＴの閾値電圧を下記数式（９）で表現する。ここで、ＶＴＨ，ＴＹＰは、閾値電圧におけるバラツキ変動が正規分布に従うとした場合の典型的な値を示す。
【００３５】
【数９】
2010206427.tif 000011
【００３６】
上記数式（９）で、κは温度係数であり、Ｔは絶対温度である。この数式（９）で表現されるｎＭＯＳＦＥＴの閾値電圧（ＶＴＨＮ），ｐＭＯＳＦＥＴの閾値電圧（ＶＴＨＰ）を数式（４）や（８）に代入すると、下記数式（１０）を導きだせる。数式（１０）において、ΔＶＩＮ，ＴＨはＣＭＯＳインバータ回路の論理反転閾値の入力電位の変化項であり、またΔＶＴＨＮ，ΔＶＴＨＰはそれぞれｎＭＯＳＦＥＴの閾値電圧（ＶＴＨＮ）の変化項，ｐＭＯＳＦＥＴの閾値電圧（ＶＴＨＰ）の変化項である。またκＮ、κＰは、それぞれｎＭＯＳＦＥＴの温度係数，ｐＭＯＳＦＥＴの温度係数である。
また、Ｖ´ＤＤは設計した論理閾値で、Ｖ´ＤＤ＝ＶＤＤ−ＶＴＨＰ，ＴＹＰ＋ＶＴＨＮ，ＴＹＰである。ここで、ＶＴＨＰ，ＴＹＰ，ＶＴＨＮ，ＴＹＰは、それぞれｎＭＯＳＦＥＴの典型的な閾値電圧，ｐＭＯＳＦＥＴの典型的な閾値電圧である。
【００３７】
【数１０】
2010206427.tif 000012
【００３８】
上記数式（１０）に示されるように、低電圧ＣＭＯＳインバータ回路の論理反転閾値の変動は、プロセスバラツキ項（ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのそれぞれの閾値電圧のバラツキの差）と温度変化項に依存する。このことを利用して、このプロセスバラツキ項と温度変化項のバラツキをオンチップで検出する閾値電圧差バラツキモニタ回路を設けて、この閾値電圧差バラツキモニタ回路の出力電圧を低電圧ＣＭＯＳインバータ回路の電源電圧に用いることにより、論理反転閾値電圧のバラツキを補正するのである。
【００３９】
以下の実施例１では、この閾値電圧差バラツキモニタ回路の具体的な実施形態と、この閾値電圧差バラツキモニタ回路の出力電圧を低電圧ＣＭＯＳインバータ回路の電源電圧に用いて、論理反転閾値電圧のバラツキを補正した回路について説明する。
また、実施例２では、実施例１における電源電圧の変動を改善するＣＭＯＳインバータ回路について説明する。
なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００４０】
実施例１では、閾値電圧差バラツキモニタ回路の具体的な実施形態と、閾値電圧差バラツキモニタ回路の出力電圧を低電圧ＣＭＯＳインバータ回路の電源電圧に用いることにより、論理反転閾値電圧のバラツキを補正できることを詳細に説明する。
図４に、本発明の好適な一実施形態にかかる閾値電圧差バラツキモニタ回路を示す回路図である。図４に示すように、閾値電圧差バラツキモニタ回路１は、電流源回路部２と閾値電圧差モニタ部３とカレントミラー部４から構成される。
電流源回路部２は、ｎＭＯＳＦＥＴ（ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６）から構成され、カレントミラー部４と接続され電流を生成する。また、閾値電圧差モニタ部３は、ｐＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）とｎＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）およびディジタル回路の典型的電源電圧（ターゲット電圧）の制御用電圧ＶＲＥＦから構成され、閾値電圧のプロセスバラツキや温度変化バラツキをオンチップで検出する。
なお、制御用電圧ＶＲＥＦを制御して、ディジタル回路の電源Ｖｄｄ，ｄｉｇｉｔａｌ（＝
ＶＲＥＦ ＋ ＶＴＨＰ − ＶＴＨＮ）を設定値（設計値）にする。
【００４１】
図４に示すように、閾値電圧差バラツキモニタ回路１におけるカレントミラー部４は、電流出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４に電流を生成する。カレントミラー部４は、同一サイズ（チャネル長、チャネル幅）の４つのｐＭＯＳＦＥＴ（ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５）から構成される。それぞれのｐＭＯＳＦＥＴ（ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５）のソース端子には電源電圧ＶＤＤが供給されている。また、それぞれのｐＭＯＳＦＥＴ（ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５）のゲート端子は、ｐＭＯＳＦＥＴ（ＭＰ４）のドレイン端子に共通に接続されている。そして、各ｐＭＯＳＦＥＴ（ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５）のドレイン端子が、それぞれ、電流出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４に接続される。かかる回路構成により、電流出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４には、それぞれにほぼ等しい一定電流が供給される。
また、ｐＭＯＳＦＥＴ（ＭＰ２）により、ｐＭＯＳＦＥＴ（ＭＰ１）に電流が供給される。
【００４２】
そして、電流源回路部２は、回路を構成しているｎＭＯＳＦＥＴ（ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６）のうち、ｎＭＯＳＦＥＴ（ＭＮ３，ＭＮ５，ＭＮ６）のドレイン端子が、それぞれ電流出力端子Ｐ２，Ｐ３，Ｐ４に接続されている。また、ｎＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のそれぞれのゲート端子が、ｎＭＯＳＦＥＴ（ＭＮ３）のドレイン端子に共通に接続され、それぞれのソース端子はグランドに接続されている。
また、ｎＭＯＳＦＥＴ（ＭＮ５，ＭＮ６）のそれぞれのゲート端子が、ｎＭＯＳＦＥＴ（ＭＮ６）のドレイン端子に共通に接続され、ｎＭＯＳＦＥＴ（ＭＮ６）のソース端子はグランドに接続され、ｎＭＯＳＦＥＴ（ＭＮ５）のソース端子はｎＭＯＳＦＥＴ（ＭＮ５）のドレイン端子に接続されている。
さらに、ｎＭＯＳＦＥＴ（ＭＮ５，ＭＮ６）のそれぞれのゲート端子は、閾値電圧差モニタ部３におけるｎＭＯＳＦＥＴ（ＭＮ２）のゲート端子と接続されている。
【００４３】
かかる回路構成により、閾値電圧差モニタ部３におけるｎＭＯＳＦＥＴ（ＭＮ２）と、電流源回路部２におけるｎＭＯＳＦＥＴ（ＭＮ６）とはカレントミラー回路を構成しており、また同一サイズ（チャネル長、チャネル幅）から構成されるため、ｎＭＯＳＦＥＴ（ＭＮ１）に電流が供給される。
【００４４】
この電流源回路部２の動作について説明する。
この電流源回路２は、電流生成トランジスタのｎＭＯＳＦＥＴ（ＭＮ４）、ｎＭＯＳＦＥＴ（ＭＮ４）のドレインバイアスを生成するｎＭＯＳＦＥＴ（ＭＮ６，ＭＮ５）、ｎＭＯＳＦＥＴ（ＭＮ４）のゲートバイアスを生成するｎＭＯＳＦＥＴ（ＭＮ３）、そしてカレントミラー回路のｐＭＯＳＦＥＴ（ＭＰ３，ＭＰ４，ＭＰ５）から構成される。
カレントミラー回路は、３つの電流パスに等しい電流を流している。このとき、ｎＭＯＳＦＥＴ（ＭＮ５）のトランジスタサイズをｎＭＯＳＦＥＴ（ＭＮ６）のトランジスタサイズより大きくすることで、ｎＭＯＳＦＥＴ（ＭＮ４）のドレインバイアスを設定する。
また、ｎＭＯＳＦＥＴ（ＭＮ３）のチャネル長を大きく設計することで、ｎＭＯＳＦＥＴ（ＭＮ４）を強反転領域で動作するように設計する。これにより、回路を流れる電流はナノアンペアオーダーの微小電流とすることができ、低消費電力化を実現できる。
なお、この回路は  Ｏｇｕｅｙらによって提案された微小電流生成回路である（参考文献：H. J． Oguey et al., “CMOS Current Reference Without Resistance”，IEEE
Journal of Solid-State Circuits, Vol.32, No.7, pp.1132-1135, July 1997．）。この他の微小電流生成回路を使用してもかまわない。
【００４５】
次に、閾値電圧差モニタ部３について説明する。図４に示すように、閾値電圧差モニタ部３では、ｐＭＯＳＦＥＴ（ＭＰ１）のソース端子は端子Ｐ１に接続され、そのドレイン端子はグランドに接続され、そのゲート端子にはディジタル回路の典型的電源電圧（ターゲット電圧）の制御用電圧ＶＲＥＦが供給される。また、ｎＭＯＳＦＥＴ（ＭＮ１）のドレイン端子には電源電圧ＶＤＤが供給され、そのゲート端子は端子Ｐ１に接続されている。また、ｎＭＯＳＦＥＴ（ＭＮ２）のドレイン端子はｎＭＯＳＦＥＴ（ＭＮ１）のソース端子と接続され、ｎＭＯＳＦＥＴ（ＭＮ２）のソース端子はグランドと接続され、そのゲート端子はｎＭＯＳＦＥＴ（ＭＮ５，ＭＮ６）のそれぞれのゲート端子と端子Ｐ４に接続されている。
そして、ｎＭＯＳＦＥＴ（ＭＮ２）のドレイン端子とｎＭＯＳＦＥＴ（ＭＮ１）のソース端子の電位を出力電圧ＶＯＵＴとして取り出している。
【００４６】
ここで、出力電圧ＶＯＵＴと、制御用電圧ＶＲＥＦと、ｐＭＯＳＦＥＴ（ＭＰ１）のゲート−ソース間電圧と、ｎＭＯＳＦＥＴ（ＭＮ２）のゲート−ソース間電圧とが、閉ループを構成する。
【００４７】
この閾値電圧差モニタ部３の動作について説明する。
ｐＭＯＳＦＥＴ（ＭＰ１）とｎＭＯＳＦＥＴ（ＭＮ１）は、電流源回路からカレントミラー回路のｐＭＯＳＦＥＴ（ＭＰ１）とｎＭＯＳＦＥＴ（ＭＮ１）から電流を受けて、それぞれゲート・ソース間電圧を生成する。制御電圧ＶＲＥＦとこのゲート・ソース間電圧は、出力電圧ＶＯＵＴと閉ループを構成する。これにより、出力電圧にはｐＭＯＳＦＥＴのしきい値電圧からｎＭＯＳＦＥＴのしきい値電圧を引いた電圧が出力される。
【００４８】
ここで、出力電圧ＶＯＵＴは、下記数式（１１）で示される。
また、閾値電圧差モニタ部３のｐＭＯＳＦＥＴ（ＭＰ１）とｎＭＯＳＦＥＴ（ＭＮ１）がサブスレショルド領域で動作する場合には、ＶＧＳ，Ｐ（ｐＭＯＳＦＥＴのゲート−ソース電圧）とＶＧＳ，Ｎ（ｎＭＯＳＦＥＴのゲート−ソース電圧）は、ｎＭＯＳＦＥＴの閾値電圧（ＶＴＨＮ），ｐＭＯＳＦＥＴの閾値電圧（ＶＴＨＰ），ｐＭＯＳＦＥＴのサブスレッショルド電流の前置係数（Ｉ０Ｐ），ｎＭＯＳＦＥＴのサブスレッショルド電流の前置係数（Ｉ０Ｎ），ゲート酸化膜容量と空乏層容量に起因するデバイス構造由来の定数（η），熱電圧（ＶＴ）を用いて下記数式（１２）で示される。
【００４９】
【数１１】
2010206427.tif 000013
【００５０】
【数１２】
2010206427.tif 000014
【００５１】
上記数式（１２）に、プロセスバラツキ項と温度変化項を加味した数式（９）を代入する。また、ｐＭＯＳＦＥＴのサブスレッショルド電流の前置係数（Ｉ０Ｐ）、ｎＭＯＳＦＥＴのサブスレッショルド電流の前置係数（Ｉ０Ｎ）が等しく設計されることにより、最後の対数項は無視できることから、上記数式（１２）は下記数式（１３）となる。
この数式（１３）において、ＶＲＥＦ＋ＶＴＨＰ，ＴＹＰ−ＶＴＨＮ，ＴＹＰをＶＯＵＴ，ＴＹＰとすると、下記数式（１４）となる。
【００５２】
【数１３】
2010206427.tif 000015
【００５３】
【数１４】
2010206427.tif 000016
【００５４】
以上説明したように、閾値電圧差バラツキモニタ回路１の出力電圧ＶＯＵＴは、閾値電圧のプロセスバラツキや温度バラツキに依存しており、これらのバラツキがオンチップで検出可能である。
【００５５】
図５は、閾値電圧差バラツキモニタ回路１における出力電圧ＶＯＵＴの静特性を示している。図５（１）は温度特性の一例を示しており、図５（２）は電源電圧依存性の一例を示している。温度特性は負の線形特性を有し、電源電圧依存性は電源電圧ＶＤＤが０−１（Ｖ）で非線形に増加していき、１（Ｖ）以上で一定となっている。なお、図５において、ＶＲＥＦは０．３Ｖとしている。
【００５６】
このＶＯＵＴに対し、製造プロセスバラツキを考慮した出力電圧のモンテカルロシミュレーションを行った結果を図６に示す。図６（１）は温度特性を示しており、図６（２）は スキャッタープロット(Scatter
plot；散布図)を示している。図６（２）に示すスキャッタープロットは、横軸がｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの閾値電圧の差電圧であり、縦軸が出力電圧ＶＯＵＴである。
【００５７】
図６（２）から、閾値電圧の変動に対して、ＶＯＵＴは線形な出力特性を有することが理解できる。このことからも、閾値電圧差バラツキモニタ回路１の出力電圧ＶＯＵＴは、閾値電圧のプロセスバラツキや温度バラツキをオンチップで検出可能であることが理解できる。
【００５８】
図７および下記数式（１５）に示すように、低電圧ＣＭＯＳインバータ回路における論理反転閾値電圧ＶＩＮ，ＴＨは、上述したように、ｐＭＯＳＦＥＴの閾値電圧の変動ΔＶＴＨＰとｎＭＯＳＦＥＴの閾値電圧の変動ΔＶＴＨＮの差電圧がバラツキの原因となっている。なお、温度変化項は温度変化が少ない場合は無視できるため、ここでは省略している。
図８に示すように、上述した閾値電圧差バラツキモニタ回路１の出力電圧１１を、低電圧ＣＭＯＳインバータ回路１０の電源電圧として用いることで、論理反転閾値電圧のバラツキをキャンセルすることができ、論理反転閾値電圧のバラツキを低減することが可能となる。
【００５９】
【数１５】
2010206427.tif 000017
【００６０】
ここで、閾値電圧差バラツキモニタ回路１の出力電圧ＶＯＵＴ（１１）が下記数式（１６）で表されるとすると、この出力電圧ＶＯＵＴを電源電圧として用いたＣＭＯＳインバータ回路における論理反転閾値電圧ＶＩＮ，ＴＨは、数式（１６）のＶＯＵＴが数式（１５）のＶ´ＤＤに代入されて、下記数式（１７）に示すように、閾値電圧のバラツキをキャンセルできることがわかる。
【００６１】
【数１６】
2010206427.tif 000018
【００６２】
【数１７】
2010206427.tif 000019
【００６３】
図９は、閾値電圧差バラツキモニタ回路の出力を低電圧ＣＭＯＳインバータ回路の電源電圧として用いて、論理反転閾値電圧のバラツキを改善した結果を示すグラフである。このグラフはモンテカルロシュミレーションにより測定した結果である。
図９から、論理反転閾値の入力電圧ＶＩＮは０．２（Ｖ）付近に集中しており、図２（１）で示した低電圧ＣＭＯＳインバータ回路における約２００ｍＶの論理反転閾値の入力電圧の変動と比べて、大幅にバラツキを低減していることがわかる。
【００６４】
以上説明したように、本発明によれば、閾値電圧差バラツキモニタ回路がプロセスバラツキをオンラインで検知し、その出力を低電圧ＣＭＯＳインバータ回路の電源電圧として用いることにより、論理反転閾値の入力電圧のプロセスバラツキをキャンセル補正することが可能となる。
【実施例２】
【００６５】
実施例２では、上述の実施例１における電源電圧の変動を改善するＣＭＯＳインバータ回路について説明する。
上述の実施例１においては、閾値電圧差バラツキモニタ回路がプロセスバラツキをオンラインで検知し、その出力を低電圧ＣＭＯＳインバータ回路の電源電圧として用いることにより、論理反転閾値の入力電圧のプロセスバラツキをキャンセルすることができた。しかしながら、論理反転閾値の差電圧の変動の影響により、図１０に示すように、出力電圧ＶＯＵＴが大きく変動する。
なお、かかる出力電圧ＶＯＵＴの変動は、ＣＭＯＳインバータとして論理値判定においては、論理値が０（Ｖ）と０．４（Ｖ）以上というように２値の判定が容易であることから特に影響はない。
【００６６】
図１１は、かかる出力電圧ＶＯＵＴの変動を改善する回路図を示している。図１１に示すように、閾値電圧差バラツキモニタ回路１を備えた低電圧ＣＭＯＳインバータ回路１０において、低電圧ＣＭＯＳインバータ回路１０における出力電圧の後段に論理値レベル補正部が設けられる。論理値レベル補正部は、低電圧ＣＭＯＳインバータ回路２０と低電圧ＣＭＯＳインバータ回路３０から成り、ＣＭＯＳインバータ回路１０の出力電圧を、低電圧ＣＭＯＳインバータ回路２０の入力電圧に用い、さらにＣＭＯＳインバータ回路２０の出力電圧を、低電圧ＣＭＯＳインバータ回路３０の入力電圧に用いる構成とされる。
かかる構成によれば、低電圧ＣＭＯＳインバータ回路３０の出力電圧ＶＯＵＴのバラツキ変動を抑制することが可能である。すなわち、ＣＭＯＳインバータ回路２０とＣＭＯＳインバータ回路３０のインバータ２セットをＣＭＯＳインバータ回路１０の後段にカスケードに連結させることで、図１０に示したような出力電圧ＶＯＵＴの変動を失くすことが可能である。
【００６７】
図１２に、実施例２のＣＭＯＳインバータ回路の入出力特性を示す。図１２は、モンテカルロシュミレーションにより測定した結果であり、ディジタル回路の電源電圧Ｖｄｄが４５０ｍＶのものである。図１２から、プロセスバラツキの変動を大幅に抑制できていることが理解できる。なお、論理反転閾値の入力電圧ＶＩＮが０．２Ｖ付近でややバラツキがあるのは、プロセスバラツキによるものではなく、ドーパントの離散化の微粒子レベルの影響（ランダムバラツキ）によるものである。
【００６８】
図１３は、実施例２のＣＭＯＳインバータ回路の入出力特性（温度特性）について、従来のＣＭＯＳインバータ回路の論理反転閾値電圧のバラツキと対比して示したものである。それぞれ−２０℃、２７℃、１００℃の場合におけるＣＭＯＳインバータ回路の入出力特性を示している。図１３は、モンテカルロシュミレーションにより測定した結果である。ここで、図１３（１）が実施例２のＣＭＯＳインバータ回路の入出力特性（温度特性）であり、図１３（２）が従来のＣＭＯＳインバータ回路の入出力特性（温度特性）である。
図１３の結果から、実施例２のＣＭＯＳインバータ回路は安定に動作できることが確認できる。
【００６９】
図１４は、実施例２のＣＭＯＳインバータ回路の回路表記を通常のインバータの表記に合わせたものを示している。ここで、ＶＣＭＰは、ＣＭＯＳインバータを構成するｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの閾値電圧の差電圧（バラツキ）をオンチップで検出して、ＣＭＯＳインバータの閾値電圧のバラツキをキャンセル補正できる電源電圧である。また、Ｖｄｄ，ｄｉｇは、後段のＣＭＯＳインバータ２セットに供給されるディジタル回路用電源電圧である。すなわち、実施例２のＣＭＯＳインバータ回路においては、ＶＣＭＰ，Ｖｄｄ，ｄｉｇの２種類の電源が必要となる。
【００７０】
図１５は、実施例２のＣＭＯＳインバータ回路が多数搭載された回路図を示している。ここで、閾値電圧差バラツキモニタ回路１は、各ＬＳＩチップに１つあれば足りる。閾値電圧差バラツキモニタ回路１の出力電圧を各ＣＭＯＳインバータ回路のＶＣＭＰに共通に接続される。
【産業上の利用可能性】
【００７１】
本発明は、低電圧ＣＭＯＳインバータ回路から構成されるＳＲＡＭメモリに有用である。本発明の回路を搭載することにより、プロセスバラツキや温度バラツキによる特性変動を補正することが可能であり、信頼性の高いメモリシステムを提供できる。
【符号の説明】
【００７２】
１    閾値電圧差バラツキモニタ回路
２    電流源回路部
３    閾値電圧差モニタ部
４    カレントミラー部
１０，２０，３０  ＣＭＯＳインバータ回路
【図１】
2010206427.tif 000020
【図２】
2010206427.tif 000021
【図３】
2010206427.tif 000022
【図４】
2010206427.tif 000023
【図５】
2010206427.tif 000024
【図６】
2010206427.tif 000025
【図７】
2010206427.tif 000026
【図８】
2010206427.tif 000027
【図９】
2010206427.tif 000028
【図１０】
2010206427.tif 000029
【図１１】
2010206427.tif 000030
【図１２】
2010206427.tif 000031
【図１３】
2010206427.tif 000032
【図１４】
2010206427.tif 000033
【図１５】
2010206427.tif 000034