(57)【要約】【課題】  耐ノイズ特性及び製造上のばらつきの低減化が図れる磁気センサを提供する。【解決手段】  磁気センサ（１００）は、磁電変換素子（１１０）、定電流回路（１２０）、クランプ（１３０）及び増幅部（１４０）を有する。磁電変換素子（１１０）は一対の入力端子（１１０ａ，１１０ｂ）及び一対の出力端子（１１０ｃ，１１０ｄ）を有する。定電流回路（１２０）は一対のＰＭＯＳトランジスタ（ＰＭＯＳ１，ＰＭＯＳ２）で構成し、入力端子（１１０ａ）にＰＭＯＳトランジスタＰＭＯＳ１のドレイン側から定電流（ｉｄ１）を供給する。クランプ回路（１３０）は、入力端子（１１０ｂ）から流出する定電流（ｉｄ１ａ）を吸い込む。クランプ回路（１３０）の入力部及び増幅部（１４０）の入力段はそれぞれＰＭＯＳトランジスタの差動増幅器で構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子及び出力端子を有する磁電変換素子と、前記磁電変換素子を駆動するための定電流を供給する定電流回路と、前記磁電変換素子を流れた後の前記定電流を吸い込み前記磁電変換素子の出力端子の出力電圧を所定の電圧にクランプするクランプ回路と、前記磁電変換素子の出力端子に出力された出力電圧を増幅する増幅部を備え、前記磁電変換素子への定電流の供給及び前記磁電変換素子の前記出力端子に出力された出力電圧が供給される前記クランプ回路の入力部及び前記増幅部の入力段はＰＭＯＳトランジスタで構成される磁気センサ。
【請求項２】
前記クランプ回路の入力部及び前記増幅部の入力段はそれぞれＰＭＯＳトランジスタで構成された差動増幅器である請求項１に記載の磁気センサ。
【請求項３】
第１と第２の入力端子及び第１と第２の出力端子を有する磁電変換素子と、前記第１の入力端子に定電流を供給する定電流回路と、前記磁電変換素子に流れ前記第２の入力端子から流出した前記定電流を吸い込むと共に前記第１の出力端子の出力電圧を所定の電圧に固定するクランプ回路と、前記第１及び第２の出力電圧の少なくとも一方を増幅する増幅部とを備え、前記定電流は前記定電流回路を構成するＰＭＯＳトランジスタのドレイン側から供給され、前記クランプ回路の入力部はＰＭＯＳトランジスタの差動増幅器で構成され、前記第１の出力端子の出力電圧及び前記所定の電圧は前記クランプ回路の差動増幅器を構成するＰＭＯＳトランジスタの各ゲート側に各別に供給され、前記増幅部の入力段はＰＭＯＳトランジスタから成る差動増幅器で構成された磁気センサ。
【請求項４】
前記増幅部は、磁電変換素子の出力端子からの出力電圧及びオペアンプの入力側のオフセット電圧を調整するためのデジタル−アナログコンバータを有する請求項１又は３に記載の磁気センサ。
【請求項５】
前記定電流回路は、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタを有し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのゲート同士は共通接続され、前記第２のＰＭＯＳトランジスタのドレイン側が所定のバイアス電圧に維持され、前記第２のＰＭＯＳトランジスタの前記ドレイン側に前記定電流の大きさを設定する基準抵抗が接続された請求項４に記載の磁気センサ。
【請求項６】
前記第２のＰＭＯＳトランジスタの前記ドレイン側にオペアンプの一方側の入力端子が接続され、前記オペアンプの出力は、前記第１及び第２のＰＭＯＳトランジスタの前記共通ゲートに接続され、前記オペアンプの他方側の入力端子に前記バイアス電圧調整部が接続された請求項５に記載の磁気センサ。
【請求項７】
一対の入力端子と一対の出力端子を有する磁電変換素子と、前記一対の入力端子の一方の端子に定電流を供給する第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートとゲートが共通接続され、ドレイン側が所定のバイアス電圧に維持される第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタの前記ドレイン側に接続され前記定電流の大きさを設定する基準抵抗と、前記一対の入力端子の他方の端子に入力部が接続され前記入力端子の一方側から供給された前記定電流を出力部から吸い込むクランプ回路と、第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタから成る差動増幅器で構成され、前記磁電変換素子の前記一対の出力端子の少なくとも一方から取り出した出力電圧を前記第３及び第４のＰＭＯＳトランジスタの少なくともいずれか一方のゲートに入力し、前記第３及び第４のＰＭＯＳトランジスタの少なくともいずれか一方のドレイン側をＮＭＯＳトランジスタのゲートに接続し、前記ＮＭＯＳトランジスタのドレイン側を前記クランプ回路の前記出力部に接続し、前記クランプ回路の前記出力部から前記定電流を吸い込む磁気センサ。
【請求項８】
前記第２のＰＭＯＳトランジスタの前記ドレイン側にオペアンプの一方側の入力端子が接続され、前記オペアンプの出力は、前記第１及び第２のＰＭＯＳトランジスタの前記共通接続されたゲートに接続され、前記オペアンプの他方側の入力端子は前記定電流回路のバイアス電圧を調整するバイアス電圧調整部が接続される請求項７に記載の磁気センサ。
【請求項９】
前記バイアス電圧調整部は、デジタル信号をアナログ信号に変換するデジタル−アナログコンバータである請求項７に記載の磁気センサ。
【請求項１０】
前記第１，第２，第３及び第４のＰＭＯＳトランジスタは同一の半導体集積回路に作りこまれる請求項６に記載の磁気センサ。
【請求項１１】
前記定電流の大きさを設定する前記基準抵抗は前記第１，第２，第３及び第４のＰＭＯＳトランジスタが作りこまれた前記半導体集積回路の外部に設けられる請求項４又は６に記載の磁気センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気センサに関する。
【背景技術】
【０００２】
磁気センサは、デジタルスチルカメラ、一眼レフカメラ、デジタルビデオカメラ、携帯電話、ノート型パーソナルコンピュータなど小型の電子機器に搭載され、開閉検出装置、回転検出装置などの位置センサなどに採用される。
【０００３】
磁気センサには、磁界又は磁束密度に比例した出力電圧を発生する磁電変換素子と、磁電変換素子を駆動する駆動回路と、磁電変換素子の出力電圧を増幅する増幅部と、増幅器の出力電圧を所定の基準電圧と比較する比較器などで構成される。磁電変換素子としては、素子を通過する磁界の強さ又は磁束密度に応じた信号を出力するホール素子又は磁界の強さによって抵抗値が変化する磁気抵抗が使用される。
【０００４】
磁電変換素子として用いられるホール素子は、一対の入力端子と一対の出力端子、すなわち、４つの端子を有するのが一般的である。又、ホール素子を駆動する駆動回路としては定電流駆動型及び定電圧駆動型が知られている。
【０００５】
図４は特許文献１（特開平７−２３６０８５号公報）の図１に開示されたホール電圧増幅回路を一部簡略化し、さらに本発明に関連する回路部だけを抜き出したものである。特許文献１に開示されたホール電圧増幅回路は、磁束密度の大きさを検出するホール素子１と、ホール素子１の一方のバイアス端子１ａに定電流を供給する定電流回路２と、ホール素子１の他方のバイアス端子１ｂから流出する定電流を吸い込みながらホール素子１の一方のホール電圧端子１ｄを基準電圧に固定するクランプ回路３と、ホール素子１の他方のホール電圧端子１ｃからの信号を増幅する増幅器８とを備える。
【０００６】
クランプ回路としての回路機能を有する演算増幅器３の（＋）側入力端子を接地し、演算増幅器３の出力端子をホール素子１のバイアス（−）端子１ｂに接続すると共に（−）側入力端子をホール素子１のホール（−）端子１ｄに接続する。
【０００７】
このように演算増幅器３で構成したクランプ回路をホール素子１に接続することで、ホール（−）端子１ｄが接地電位にクランプされる。そして、ホール素子１からホール電圧Ｖｈを取り出すホール端子１ｃを、ホール電圧増幅用の演算増幅器８の（＋）側入力端子に接続する。又、所定の電圧Ｖ５を、抵抗器Ｒ２０を介して演算増幅器８の（−）側入力端子に供給する。所定の電圧Ｖ５はホール電圧にオフセットを付与するための電圧である。
【０００８】
演算増幅器８の（−）側入力端子を、抵抗器Ｒ１８を介して接地させると共に、演算増幅器８の（−）側入力端子と出力端子との間に抵抗器Ｒ１９を接続し、さらに抵抗器Ｒ１９と並列にキャパシタＣ１１を接続する。
【０００９】
抵抗器Ｒ１８，Ｒ１９により、演算増幅器８で増幅されるゲインが決まり、キャパシタＣ１１でローパスフィルタが構成される。ローパスフィルタを構成するキャパシタＣ１１によってノイズ成分が抑圧される。そして、演算増幅器８の出力端子から、増幅されたホール電圧Ｖｈｏｕｔを取り出す。
【００１０】
図５は、特許文献２（特開２０００−９７９７２号公報）の図４に開示された磁電変換素子を有する電流センサを示す。図５において、ホール素子１２を温度補償回路１１により定電流駆動し、ホール素子１２の出力差電圧を差動増幅により増幅する。差動増幅器３０Ａは、オペアンプ３０，抵抗３１〜３５及び可変抵抗３６によって構成される。
【００１１】
さらに、ホール素子１２の中点電圧を所定の電圧になるように、オペアンプ４５及び抵抗４６，４８により構成した制御手段により制御する。なお、中点電圧とは、無磁界時におけるホール素子出力電圧をいい、中点電圧Ｖｍは、Ｖｍ＝（（ホール素子１２の一方の入力端子の電圧）＋（ホール素子１２の他方の入力端子の電圧））／２で示されるとしている。
【００１２】
オペアンプ４５の反転端子（−）にはホール素子１２の一方の出力端子の電圧を抵抗４６を介して入力し、非反転端子（＋）にはバイアス電流補償用抵抗４８を介してグランドＧＮＤに接続し、オペアンプ４５の出力端子はホール素子１２の他方の入力端子に接続する。
【００１３】
特許文献２に示された電流センサは、このように構成したので、ホール素子１２の一方の出力端子は常に、グランド電圧になるように、オペアンプ４５により制御され、ホール素子の他方の出力端子には、ホール素子１２の受ける磁界の強さに比例した出力電圧が現れるとしている。
【００１４】
特許文献３（特開２００６−７９４７１）も定電流型の駆動方式を開示する。特許文献３の図３を参照すると、ホール素子１６を、ＰＭＯＳトランジスタ１２，１３、オペアンプ１４、ＤＡＣ１５及び抵抗Ｒ１１で構成した定電流源によって駆動する方式を開示する。特許文献３は、ホール素子１６の一対の入力端子の一方にＰチャネルのＭＯＳトランジスタのドレインを接続し、その他方の端子を接地するものを示す。なお、特許文献３には、ホール素子１６の一対の入力端子側について言及したものであって、一対の出力端子側については言及していない。
【００１５】
特許文献４（特開２００８−９２７７号公報）は直接、磁気センサに関するものではないが、電圧電流変換方法、電圧電流変換回路、及びアクティブマトリックス型表示装置を開示する。特許文献４は、列電流発生用の電流駆動トランジスタの特性ばらつきによる駆動電流の変動を抑制し、表示領域上の縦筋ノイズを低減して画質を向上させることを目的とする。特に注目すべきことは、たとえば、その段落番号００２９〜００３４に電流駆動トランジスタの電圧電流変換特性とそのばらつきについて言及している点である。又、段落番号００１９の説明によれば、従来例の表示装置で用いる列電流発生回路では、列電流発生用の電流駆動トランジスタとしてＮＭＯＳトランジスタを用いているため、電圧電流変換特性上、ＰＭＯＳに比べて素子間の特性ばらつきが大きいことを挙げ、このためＥＬ（エレクトロルミネセンス）素子に供給される電流値が画素回路の列毎にばらつき、列毎にＥＬ素子の発光輝度がばらつき、最悪の場合、表示領域上で縦筋ノイズとなって現れ、画質劣化の要因になるとしている。
【００１６】
そこで、特許文献４は列電流発生用の電流駆動トランジスタにＮＭＯＳトランジスタではなく、ＰＭＯＳトランジスタを用いることを提案する。その理由として、ＰＭＯＳトランジスタの駆動電流Ｉｄの変動ばらつき、すなわち、ソース−ドレイン間の駆動電流Ｉｄの変動ばらつきが、ＮＭＯＳトランジスタのそれよりも小さく、電圧電流変換特性が優れていることを挙げている。ＮＭＯＳトランジスタの移動度ばらつき△１とすると、ＰＭＯＳトランジスタのキャリアであるホール移動は、複数（Ｎ個）の電子の移動度の関与によって達成されるとし、ＰＭＯＳトランジスタのホール移動における１つの電子移動ばらつきが同じであったとすると、二乗測が適用され、ＰＭＯＳトランジスタの移動度ばらつきは、ＮＭＯＳトランジスタに対して１／√Ｎになると説明する。なお、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの電圧電流変換ばらつきは、特許文献４、図９，図１０に示している。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平７−２３６０８５号公報
【特許文献２】特開２０００−９７９７２号公報
【特許文献３】特開２００６−７９４７１号公報
【特許文献４】特開２００８−９２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、上記の各特許文献に開示された技術的思想も勘案し、耐ノイズ特性、すなわちＳＮ比の向上が図れる磁気センサを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の磁気センサは、
（ａ）入力端子（１１０ａ，１１０ｂ）及び出力端子（１１０ｃ，１１０ｄ）を有する磁電変換素子（１１０）と、
（ｂ）磁電変換素子（１１０）を駆動するための定電流（ｉｄ１）を供給する定電流回路（１２０）と、
（ｃ）磁電変換素子（１１０）に流れた後の定電流（ｉｄ１ａ）を吸い込み磁電変換素子（１１０）の出力端子（１１０ｃ）の出力電圧を所定の電圧（Ｖｒｅｆ）にクランプするクランプ回路（１３０）と、
（ｄ）磁電変換素子（１１０）の出力端子（１１０ｃ，１１０ｄ）に出力された出力電圧を増幅する増幅部（１４０）を備え、
（ｅ）磁電変換素子（１１０）への定電流（ｉｄ１）の供給及び磁電変換素子（１１０）の出力端子（１１０ｃ,１１０ｄ）に出力された出力電圧が供給されるクランプ回路（１３０）の入力部及び増幅部（１４０）の入力段（１４２，１４４）がＰＭＯＳトランジスタで構成される磁気センサ（１００）である。
【００２０】
本発明の磁電変換素子は電圧電流変換特性に優れ、ドレイン電流の変動ばらつきの小さなＰＭＯＳトランジスタで定電流駆動され、かつ磁電変換素子の出力端子に出力された出力電圧をＰＭＯＳトランジスタで増幅するようにしたので、耐ノイズ特性、すなわちＳＮ比の向上が図れ、かつ、半導体集積回路の製造上のばらつきが低減できる磁気センサを提供することができる。
【００２１】
本発明の別の磁気センサは、
（ａ）第１と第２の入力端子（１１０ａ,１１０ｂ）及び第１と第２の出力端子（１１０ｃ,１１０ｄ）を有する磁電変換素子（１１０）と、
（ｂ）第１の入力端子（１１０ａ）に定電流（ｉｄ１）を供給する定電流回路（１２０）と、
（ｃ）第２の入力端子（１１０ｂ）から流出し、定電流（ｉｄ１）と等しい定電流（ｉｄ１ａ）を吸い込み第１の出力端子（１１０ｃ）の出力電圧を所定の電圧（Ｖｒｅｆ）に固定するクランプ回路（１３０）と、
（ｄ）第１及び第２の出力電圧の少なくとも一方を増幅する増幅部（１４０）とを備え、
（ｅ）定電流（ｉｄ１）は定電流回路（１２０）を構成するＰＭＯＳトランジスタ（ＰＭＯＳ１）のドレイン側（ＨＣ）から供給され、
（ｆ）クランプ回路（１３０）の入力部はＰＭＯＳトランジスタの差動増幅器で構成され、
（ｇ）第１の出力端子（１１０ｃ）及び所定の電圧（Ｖｒｅｆ）は差動増幅器を構成するＰＭＯＳトランジスタの各ゲート側に各別に供給される磁気センサである。
【００２２】
こうした構成によれば、磁電変換素子の入力側は電圧電流変換特性が優れたＰＭＯＳトランジスタによって駆動され、さらに磁電変換素子の出力側も電圧電流変換特性が優れたＰＭＯＳトランジスタによって出力電圧が処理、増幅されるので、特に半導体集積回路での製造上でのばらつきを低減させ、さらにＳＮ比の向上が図れた磁気センサを提供することができる。
【発明の効果】
【００２３】
磁電変換素子をＰＭＯＳトランジスタで駆動し、かつ、磁電変換素子から出力された出力電圧を電圧電流変換ばらつきの小さなＰＭＯＳトランジスタで増幅するので半導体集積回路での製造上でのばらつきを低減させ、さらにＳＮ比の向上が図れた磁気センサを得ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明にかかる第１の実施の形態を示す磁気センサである。
【図２】本発明にかかる第２の実施の形態を示す磁気センサである。
【図３】本発明にかかるクランプ回路の具体的な回路図である。
【図４】従来の磁気センサである。
【図５】従来の他の磁気センサである。
【発明を実施するための形態】
【００２５】
（第１の実施の形態）
図１は本発明の磁気センサにかかる第１の実施の形態を示す。磁気センサ１００は、大きく分けると磁電変換素子１１０、定電流回路１２０、クランプ回路１３０及び増幅回路部１４０で構成される。定電流回路１２０、クランプ回路１３０及び増幅回路部１４０は、同一の半導体集積回路に作りこまれる。
【００２６】
磁電変換素子１１０は、たとえばホール素子で構成され、一対の入力端子と一対の出力端子を有する。すなわち、第１の入力端子１１０ａと第２の入力端子１１０ｂ及び第１の出力端子１１０ｃと第２の出力端子１１０ｄの４つの端子を有する。
【００２７】
磁電変換素子としては、ホール効果を利用したインジウム砒素ホール素子、インジウムアンチモンホール素子、ガリウム砒素ホール素子あるいはシリコンホール素子などを用いることができる。又、磁気抵抗などを用いてもよい。
【００２８】
磁電変換素子１１０の入力端子１１０ａに供給された定電流ｉｄ１は、定電流として設定され、磁電変換素子１１０の入力端子１１０ｂ及びクランプ回路１３０に設けた外部端子ＨＶを介してオペアンプ１３０ａの出力部に吸い込まれる。定電流ｉｄ１は、ＰＭＯＳトランジスタＰＭＯＳ１のドレイン電流と等しく、磁電変換素子１１０に供給される定電流ｉｄ１と、吸い込まれる定電流ｉｄ１ａは、オペアンプ１３０ａからの流入電流又は流出電流の大きさを無視すればほぼ等しい。
【００２９】
磁電変換素子１１０の出力電圧は、一対の出力端子１１０ｃ，１１０ｄから取り出される。端子１１０ｃから出力された出力電圧は、外部端子ＨＮを介して、クランプ回路１３０を構成するオペアンプ１３０ａの第１の入力端子ＶＩＮ１及び増幅部１４０を構成するオペアンプ１４２の非反転入力端子（＋）に入力される。オペアンプ１３０ａの第２の入力端子ＶＩＮ２には所定の基準電圧Ｖｒｅｆが印加される。これによって、第１の入力端子ＶＩＮ１に入力される出力端子１１０ｃの出力電圧は、基準電圧Ｖｒｅｆに維持される。端子１１０ｄから出力された出力電圧は外部端子ＨＰを介して増幅部１４０を構成するオペアンプ１４４の非反転入力端子（＋）に入力される。オペアンプ１４４の反転入力端子（−）には所定の電圧Ｖｒｅｆが印加される。これによって、オペアンプ１４４の非反転入力端子（＋）の直流電圧は所定の電圧Ｖｒｅｆに維持される。
【００３０】
定電流回路１２０は、第１及び第２のＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２、オペアンプ１２２、デジタル信号をアナログ信号に変換するＤＡＣ１２４及び基準抵抗ＲＸを備える。定電流回路１２０には外部端子ＨＣ及びＨＩＲを設ける。外部端子ＨＣは磁電変換素子１１０を駆動するための定電流ｉｄ１を供給するために、又、外部端子ＨＩＲは定電流ｉｄ１の大きさを設定するための基準抵抗ＲＸを接続するためにそれぞれ用意する。正確に言えば基準抵抗ＲＸは定電流回路１２０の一部である。定電流回路１２０は通常、半導体集積回路で構成されるが、基準抵抗ＲＸはその外付け抵抗として構成する。
【００３１】
ＤＡＣ１２４は、定電流回路１２０のバイアス電圧調整部としての機能を有する。バイアス電圧調整部は、ＰＭＯＳトランジスタＰＭＯＳ２のドレイン電流（定電流ｉｄ２）を微調整するために用意するものであって、定電流ｉｄ２を設定する基準抵抗ＲＸが接続される外部端子ＨＩＲの電圧が調整できるよう構成すればよい。本発明の実施の形態ではバイアス電圧調整部をＤＡＣ、すなわちデジタル−アナログコンバータで構成したがこれに限定されない。たとえば、オペアンプ１２２の反転入力端子（−）に可変抵抗を接続して、非反転入力端子（＋）の電圧を調整するようにしてもよい。又、オペアンプ１２２の反転入力端子（−）及び非反転入力端子（＋）は互いに入れ替えてもよい。
【００３２】
基準抵抗ＲＸを半導体集積回路の外部に設ける理由は定電流ｉｄ１の大きさを調整できるようにするためであり、また、温度依存性を排除するためである。このため基準抵抗ＲＸは抵抗値の絶対値のばらつきが小さく、かつ、温度係数が小さなものを選ぶ。又、半導体集積回路で構成された定電流回路１２０が、ある勾配をもった温度特性を示す場合には、基準抵抗ＲＸはその勾配を補償するものを選ぶとよい。たとえば、外部端子ＨＩＲの電圧が正の温度係数をもって変動する場合には、基準抵抗ＲＸは正の温度係数を有する抵抗を選ぶことができる。
【００３３】
定電流回路１２０で生成された定電流ｉｄ１は、外部端子ＨＣを介して磁電変換素子１１０の第１の入力端子１１０ａに供給される。定電流ｉｄ１は、ＰＭＯＳトランジスタＰＭＯＳ１のドレイン側から供給される。Ｐチャネル型のＭＯＳトランジスタはＮチャネル型のそれよりも電流駆動トランジスタの電圧電流変換特性が優れ、駆動電流のばらつきが小さいことが知られている。このことは特許文献４からも明らかである。本発明者はこの種の磁気センサの電気的特性を種々吟味する過程において、磁気センサの耐ノイズ特性すなわち、ＳＮ比を改善する１つの要件としてＰチャネル型のＭＯＳトランジスタから磁電変換素子１１０に定電流を供給するのが好ましいことを知見した。
【００３４】
定電流回路１２０を構成する一対のＰチャネル型トランジスタＰＭＯＳ１及びＰＭＯＳ２の各ソースは共通接続し、この共通接続点を電源電圧ＶＤＤに接続する。電源電圧ＶＤＤはたとえば、３Ｖ〜５Ｖの範囲に選ぶ。一対のＰＭＯＳトランジスタのゲート同士も共通接続し、この共通接続点をオペアンプ１２２の出力に接続する。オペアンプ１２２の反転入力端子（−）にはＤＡＣ１２４を接続する。オペアンプ１２２及びＤＡＣ１２４は必須の構成要件ではなく、本発明にかかる定電流回路はよく知られた定電流回路で構成してもよい。しかし、オペアンプ１２２及びＤＡＣ１２４を用いることで、オペアンプ１２２の反転入力端子（−）のバイアス電圧Ｖａを微調整することができる。たとえば、１０ビットのＤＡＣであれば２の１０乗、すなわち、１０２４段階でバイアス電圧Ｖａを調整することができるようになる。これによって、定電流ｉｄ１を細かく調整することができる。
【００３５】
電源電圧ＶＤＤが３Ｖであるとき、オペアンプ１２２のバイアス電圧Ｖａは、たとえば、２Ｖ±０．５Ｖ、すなわち、１．５Ｖ〜２．５Ｖの範囲で設定する。バイアス電圧ＶａはＤＡＣ１２４によって設定される。ＤＡＣ１２４は前に述べたように、外部端子ＨＩＲの電圧を調整する、いわゆる、バイアス電圧調整部としての機能を有する。オペアンプ１２２の反転入力端子（−）のバイアス電圧Ｖａに設定されると、その非反転入力端子（＋）のバイアス電圧Ｖｂはバイアス電圧ｖａとほぼ等しくなるように、すなわち、Ｖｂ≒Ｖａに設定される。
【００３６】
ＰＭＯＳトランジスタＰＭＯＳ２のドレインは、オペアンプ１２２の非反転入力端子（＋）に接続する。これにより、そのドレインはバイアス電圧Ｖｂに維持される。オペアンプ１２２の非反転入力端子（＋）及びＰＭＯＳトランジスタＰＭＯＳ２のドレインは外部端子ＨＩＲに接続され、外部端子ＨＩＲには基準抵抗ＲＸが接続される。このため、ＰＭＯＳトランジスタＰＭＯＳ２に流れるドレイン電流（定電流ｉｄ２）は、ｉｄ２＝Ｖａ／ＲＸで表すことができる。ここで、Ｖａ＝２Ｖ、ＲＸ＝１０ＫΩとすれば、定電流ｉｄ２＝２００μＡとなる。ＰＭＯＳトランジスタＰＭＯＳ２のドレイン電流（定電流ｉｄ２）によって、ＰＭＯＳ１のドレイン電流、すなわち、磁電変換素子１１０を駆動する定電流ｉｄ１が決定される。
【００３７】
ＰＭＯＳトランジスタＰＭＯＳ１の定電流ｉｄ１は、磁電変換素子１１０を駆動する定電流と等しい。定電流ｉｄ１は定電流ｉｄ２によって決定される。ここで、ＰＭＯＳトランジスタＰＭＯＳ１とＰＭＯＳ２の大きさを等しく選ぶとすれば定電流ｉｄ２＝ｉｄ１に設定することができる。いま、定電流Ｉｄ２＝２００μＡに設定すれば、定電流ｉｄ１も２００μＡに設定される。ＰＭＯＳ１とＰＭＯＳ２のたとえばゲートの大きさを所定の比に設定すれば定電流ｉｄ１とｉｄ２を所定の比に設定することができる。
【００３８】
クランプ回路１３０は、定電流回路１２０から供給される定電流ｉｄ１が磁電変換素子１１０を流れた後の定電流ｉｄ１ａを吸い込むと共に磁電変化素子１１０の出力端子１１０ｃ、すなわち外部端子ＨＮの電圧を所定の電圧Ｖｒｅｆに固定する、いわゆるクランプ機能を有する。クランプ回路１３０は実質的にはオペアンプ１３０ａのみの単体で構成したが、オペアンプ１３０ａの入力側あるいは出力側に図示しない抵抗やインバータ等を接続してもよい。オペアンプ１３０ａの具体的な回路構成については後述するが、入力端子ＶＩＮ１及びＶＩＮ２にはＰＭＯＳトランジスタで構成した差動増幅器が接続されている。電圧電流変換特性の優れた２つのＰＭＯＳトランジスタで差動増幅器を構成するので、ＮＭＯＳトランジスタで構成したそれよりもドレイン電流の変動ばらつきを小さく抑えることができる。
【００３９】
クランプ回路１３０は従来例として示した、図４の演算増幅器３に相当する。又、従来例として示した図５のオペアンプ４５にも相当している。
【００４０】
増幅部１４０は、磁電変換素子１１０の２つの出力端子１１０ｃ及び１１０ｄからの出力電圧を増幅するために用意される。増幅部１４０にはオペアンプ１４２及びオペアンプ１４４の２つのオペアンプを設けた。オペアンプ１４２及びオペアンプ１４４は増幅部１４０の入力段に相当する。すなわち、磁電変換素子１１０から出力された出力電圧は、まずオペアンプ１４２，１４４によって増幅、処理される。
【００４１】
オペアンプ１４２は磁電変換素子１１０の出力端子１１０ｃに出力された単極性のホール出力電圧を外部端子ＨＮを介して、オペアンプ１４４は、磁電変換素子１１０の出力端子１１０ｄに出力された単極性のホール出力電圧を外部端子ＨＰを介してそれぞれ増幅する。なお、増幅部１４０に２つのオペアンプを設ける必要はなく、たとえば、オペアンプ１４４を設け、出力端子１１０ｄに出力された単極性のホール電圧を増幅するようにしてもよい。
【００４２】
いずれにしても増幅部１４０の入力段、すなわち、磁電変換素子１１０から出力された出力電圧が供給されるオペンアプ１４２及びオペアンプ１４４をＰＭＯＳトランジスタで構成する。ＰＭＯＳトランジスタを採用する理由は前に述べたようにＮＭＯＳトランジスタに比べて電流電圧変換特性が優れているからである。
【００４３】
（第２の実施の形態）
図２は本発明の磁気センサにかかる第２の実施の形態を示す。第２の実施の形態にかかる磁気センサ１００は、磁電変換素子１１０、定電流回路１２０、クランプ回路１３０、増幅部１４０及び電圧生成回路１５０を有する。図１に示した第１の実施の形態とは増幅部１４０の回路構成を詳細に示したこと及び電圧生成回路１５０を示した点で相違する。したがって、ここでは増幅部１４０及び電圧生成回路１５０についてのみ説明する。
【００４４】
増幅部１４０はオペアンプ１４２，１４４を有する。さらにデジタル−アナログ変換器であるＤＡＣ１４６、アナログ−デジタル変換器であるＡＤＣ１４８を有する。さらに抵抗Ｒ１４１、Ｒ１４３を有する。さらに可変抵抗Ｒ１４５を有する。
【００４５】
増幅部１４０は、磁電変換素子１１０とは外部端子ＨＮ及びＨＰを介して電気的に接続される。外部端子ＨＰにはオペアンプ１４４の非反転入力端子（＋）が接続される。こうした回路構成によって、増幅部１４０には磁電変換素子１１０のホール出力電圧が供給される。
【００４６】
オペアンプ１４４の入力側、すなわち、非反転入力端子（＋）及び反転入力端子（−）に接続される回路部はＰＭＯＳトランジスタの差動増幅器で構成する。ＰＭＯＳトランジスタを採用する理由は前に述べたようにＮＭＯＳトランジスタに比べて電流電圧変換特性に優れているからである。通常、増幅部１４０は定電流回路１２０及びクランプ回路１３０と共に半導体集積回路に内蔵されている。こうした回路部を半導体集積回路で構成すると、特許文献４でも示唆するように、チップ配置される位置によって、電圧電流変換特性にばらつきが生じるが、こうした電気的特性のばらつきはＮＭＯＳトタンジスタよりもＰＭＯＳトランジスタを採用することで小さく抑えることができる。特に差動増幅器にはドレイン電流の変動ばらつきが小さいことが要求されるので好都合である。
【００４７】
磁電変換素子１１０の出力端子１１０ｄに出力されたホール出力電圧は、外部端子ＨＰを介してオペアンプ１４４の非反転入力端子（＋）に入力される。オペアンプ１４４の反転入力端子（−）には、所定の電圧Ｖｒｅｆが抵抗Ｒ１４１を介して印加されている。又、デジタル−アナログ変換器であるＤＡＣ１４６からは抵抗Ｒ１４３を介しアナログ電圧が入力されている。ＤＡＣ１４６は、磁電変換素子１１０の出力端子１１０ｄからの出力電圧及びオペアンプ１４４の入力側のオフセット電圧を調整するために用意されており、その分解能はたとえば１０ビットに設定されている。
【００４８】
可変抵抗Ｒ１４５はオペアンプ１４４のゲインを調整するために用意する。ゲインは抵抗Ｒ１４１、Ｒ１４３によっても調整することができる。オペアンプ１４４のゲインは設計的事項の１つであり、たとえば１００倍、すなわち４０ｄｂに設定されている。
【００４９】
オペアンプ１４４で増幅されたホール出力電圧は、アナログ信号をデジタル信号に変換するＡＤＣ１４８によって、デジタル信号に変換される。
【００５０】
電圧生成回路１５０は、抵抗Ｒ１５２、１５４、キャパシタＣ１５６及びオペアンプ１５８で構成される。抵抗１５２，１５４はたとえば５０ＫΩ〜１００ＫΩの範囲であり、キャパシタＣ１５６の容量値は０．１μＦ程度である。
【００５１】
電圧生成回路１５０は、クランプ回路１３０及び増幅部１４０に所定の電圧Ｖｒｅｆを供給する。抵抗Ｒ１５２の一端は電源電圧端子ＡＶＤＤに接続される。抵抗Ｒ１５２の他端と抵抗Ｒ１５４の一端は共通接続され、抵抗Ｒ１５４の他端は接地端子ＡＶＳＳに接続される。抵抗Ｒ１５４にキャパシタＣ１５６が並列に接続される。キャパシタＣ１５６はローパスフィルタの役目を有する。これによって電源電圧ＶＤＤに含まれるリプル成分が除去される。電源電圧端子ＡＶＤＤに供給される電源電圧ＶＤＤはたとえば、３Ｖ〜５Ｖの範囲である。
【００５２】
抵抗Ｒ１５２及びＲ１５４の共通接続点はオペアンプ１５８の反転入力端子（−）に接続される。オペアンプ１５８はボルテージフォロワとして用意され、反転入力端子（−）と出力端子は共通接続され、この共通接続点から所定の電圧Ｖｒｅｆが取り出される。取り出された所定の電圧Ｖｒｅｆはオペアンプ１３０ａの入力端子ＶＩＮ２及びオペアンプ１４４の反転入力端子（−）側に供給される。所定の電圧Ｖｒｅｆの大きさは電源電圧ＶＤＤのほぼ１／２の大きさに設定することができる。たとえば、電源電圧ＶＤＤ＝３Ｖとすると、所定の電圧Ｖｒｅｆの大きさは１．５Ｖとなる。
【００５３】
(第３の実施の形態)
第３の実施の形態を示す図３は、図１及び図２に示したオペアンプ１３０ａの具体的な回路構成である。オペアンプ１３０ａは、一対のＰＭＯＳトランジスタＰＭＯＳ３及びＰＭＯＳ４で差動増幅器を構成している。ＰＭＯＳトランジスタＰＭＯＳ３及びＰＭＯＳ４で構成された差動増幅器はクランプ回路１３０の入力部として回路機能を有する。ＰＭＯＳトランジスタＰＭＯＳ３及びＰＭＯＳ４の各ゲートは、入力端子ＶＩＮ１及びＶＩＮ２に各別に接続される。入力端子ＶＩＮ１にはクランプ回路１３０の外部端子ＨＮを介して磁電変換素子１１０の出力端子１１０ｃから出力された出力電圧が供給される。入力端子ＶＩＮ２には所定の電圧Ｖｒｅｆが印加される。こうした回路構成によって、磁電変換素子の出力電圧はＰＭＯＳトランジスタで構成した差動増幅器によって増幅される。      
【００５４】
ＰＭＯＳトランジスタＰＭＯＳ３及びＰＭＯＳ４の各ソースは共通接続され、その共通接続点と電源電圧端子ＡＶＤＤとの間には定電流源ＣＣ１が接続される。
【００５５】
ＰＭＯＳトランジスタＰＭＯＳ３のドレインはＮＭＯＳトランジスタＮＭＯＳ１のドレインとゲートの共通接続点に接続されている。ＮＭＯＳトランジスタＮＭＯＳ１のソースは接地電位ＧＮＤに接続する。
【００５６】
ＰＭＯＳトランジスタＰＭＯＳ４のドレインはＮＭＯＳトランジスタＮＭＯＳ２のドレインに接続する。ＮＭＯＳトランジスタＮＭＯＳ２のゲート及びソースは、ＮＭＯＳトランジスタＮＭＯＳ１のゲート及び接地電位に各別に接続する。
【００５７】
ＮＭＯＳトランジスタＮＭＯＳ３のゲート、ソース及びドレインは、ＮＭＯＳトランジスタＮＭＯＳ２のドレイン、接地電位ＧＮＤ及び定電流ＣＣ２の一端に各別に接続する。ＮＭＯＳトランジスタＮＭＯＳ３のゲートとドレインの間には位相補償用のキャパシタＣ３を接続する。定電流源ＣＣ２の他端は電源電圧端子ＡＶＤＤに接続する。ＮＭＯＳトランジスタＮＭＯＳ３のドレインは外部端子ＨＶに取り出す。
【００５８】
図３に示したオペアンプ１３０ａの構成は極めて簡便に示している。本発明のオペアンプ１３０ａの特徴は、磁電変換素子１１０と接続される入力端子ＶＩＮ１及びＶＩＮ２がＰＭＯＳトランジスタＰＭＯＳ３とＰＭＯＳ４とで構成した差動増幅器に接続されていることである。又、ＰＭＯＳトランジスタＰＭＯＳ３，ＰＭＯＳ４は、定電流回路１２０を構成するＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２と、同一の半導体集積回路に作りこまれる。好ましくは、ＰＭＯＳトランジスタＰＭＯＳ１及びＰＭＯＳ２は、互いに近接させて半導体基板上に配置する。又、ＰＭＯＳトランジスタＰＭＯＳ３及びＰＭＯＳ４は、互いに近接させて半導体基板上に配置する。これによって、電圧電流変換特性などのトランジスタの各種特性をそろえることができ、磁気センサの製造上のばらつきを抑制すると共に、磁気センサの電気的特性の向上が図れる。
【００５９】
なお、図３はクランプ回路１３０に用いるオペアンプ１３０ａを示したものだが、こうした回路構成は、増幅部１４０の入力段を構成するオペアンプ１４２及び１４４にも適用することができる。すなわち。オペアンプ１４２及び１４４の反転入力端子（−）及び非反転入力端子（＋）にはＰＭＯＳトランジスタで構成された差動増幅器のゲートが各別に接続されている。
【００６０】
以上説明したように本発明にかかる磁気センサは、磁電変換素子をＰＭＯＳトランジスタで駆動すると共に、磁電変換素子の出力端子から出力される出力電圧もＰＭＯＳトランジスタで受け入れると共に増幅するので、電圧電流変換特性に優れ、ひいてはＳＮ比の向上が図れ、かつ半導体集積回路の製造上のばらつきの低減化が図れる。
【産業上の利用可能性】
【００６１】
本発明はＳＮ比が向上されたすなわちノイズ特性の向上が図れ、かつ半導体集積回路の製造上のばらつきの低減化が図れる磁気センサを提供することができるのでその産業上の利用可能性は極めて高い。
【符号の説明】
【００６２】
１００  磁気センサ
１１０  磁電変換素子
１１０ａ，１１０ｂ  入力端子
１１０ｃ，１１０ｄ  出力端子
１２０  定電流回路
１２２，１４２，１４４，１５８  オペアンプ
１２４，１４６  ＤＡＣ（デジタル−アナログコンバータ）
１３０  クランプ回路
１４０  増幅部
１４８  ＡＤＣ（アナログ−デジタルコンバータ）
１５０  電圧生成回路
Ｃ３，Ｃ１５６  キャパシタ
ＨＣ，ＨＩＲ，ＨＮ，ＨＰ，ＨＶ  外部端子
ｉｄ１，ｉｄ２  定電流（ドレイン電流）
ＮＭＯＳ１，ＮＭＯＳ２  ＮＭＯＳトランジスタ
ＰＭＯＳ１，ＰＭＯＳ２，ＰＭＯＳ３，ＰＭＯＳ４  ＰＭＯＳトランジスタ
ＲＸ  基準抵抗
Ｒ１４１，Ｒ１４３，Ｒ１５２，Ｒ１５４  抵抗
Ｒ１４５  可変抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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