(57)【要約】【課題】信号波形を劣化させることなく電磁波障害を低減することが可能で、信号の安定した送信動作を実現できる送信装置および通信システムを提供する。【解決手段】ドライバ回路２３０は、デジタル信号を出力するエミッタ結合もしくはソース結合対からなる差動出力回路を含んで構成される。そして、差動出力回路の対をなすトランジスタＭＰ１、ＭＰ２を流れる電流の比が１０：１より小さい一定値を超えないようにベースもしくはゲートへの入力振幅が制御されている。また、ドライバ回路２３０は、差動出力回路の出力振幅を安定させるために、コントロール回路２５０，２５０Ａに相似のレプリカ回路を用いて、差動出力回路の駆動電流を制御するように構成されている。【選択図】図２
2010041228.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータを伝送線路に送出するドライバ回路を有し、
上記ドライバ回路は、
トランジスタの差動対の差動出力回路を含み、当該差動対のトランジスタのオン、オフのスイッチング動作により差動デジタル信号を差動出力信号として出力する少なくとも一つの非飽和型差動対回路を有し、
上記非飽和型差動対回路は、
対をなす上記トランジスタの制御端子への入力信号振幅が、上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御されている
送信装置。
【請求項２】
上記非飽和型差動対回路は、
対をなす上記トランジスタを流れる電流の比が１０：１より小さい一定値を超えないように上記制御端子への入力振幅が制御されている
請求項１記載の送信装置。
【請求項３】
上記ドライバ回路は、
第１のコントロール回路を有し、
上記差動出力回路は、
上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、
上記第１のコントロール回路は、
上記非飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、当該レプリカ回路の出力信号に応じて上記差動出力回路の電流源の駆動電流を制御するように上記電流制御信号を上記電流源に供給する
請求項１または２記載の送信装置。
【請求項４】
上記レプリカ回路は、
差動電圧信号の両信号を出力するようにバイアスされており、
上記第１のコントロール回路は、
上記差動電圧信号の両信号の中間電圧と中間目標値との比較結果に応じた上記電流制御信号を出力する
請求項３記載の送信装置。
【請求項５】
上記ドライバ回路は、
上記非飽和型差動対回路の入力側に配置され、トランジスタの差動対の差動出力回路を有し、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動される飽和型差動対回路と、
上記飽和型差動対回路を制御する第２のコントロール回路と、を含み、
上記飽和型差動対回路は、
上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、
上記非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給し、
上記第２のコントロール回路は、
上記飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、当該レプリカ回路の出力信号に応じて上記差動出力回路の電流源の駆動電流を制御するように上記電流制御信号を上記電流源に供給し、
上記第１のコントロール回路の上記レプリカ回路は、
差動電圧信号の両信号を出力するようにバイアスされており、
上記第１のコントロール回路は、
上記差動電圧信号の両信号の中間電圧と中間目標値との比較結果に応じた上記電流制御信号を出力し、
上記差動電圧信号の一方の信号と要求目標値との比較結果に応じて要求信号を上記第２のコントロール回路に出力し、
上記第２のコントロール回路は、
上記レプリカ回路の差動電圧信号の一方の信号と上記第１のコントロール回路による上記要求信号との比較結果に応じた上記電流制御信号を出力する
請求項３記載の送信装置。
【請求項６】
上記ドライバ回路は、
上記非飽和型差動対回路の入力側に配置され、トランジスタの差動対の差動出力回路を有し、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動される飽和型差動対回路と、
上記飽和型差動対回路を制御する第２のコントロール回路と、を含み、
上記飽和型差動対回路は、
上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、
上記非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給し、
上記第２のコントロール回路は、
上記飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、当該レプリカ回路の出力信号に応じて上記差動出力回路の電流源の駆動電流を制御するように上記電流制御信号を上記電流源に供給し、
上記第１のコントロール回路は、
差動電圧信号の両信号を出力するようにバイアスされた第１のレプリカ回路と、
差動電圧信号の両信号を加算した加算信号を出力するようにバイアスされた第２のレプリカ回路と、を含み、
上記第１のコントロール回路は、
上記第２のレプリカ回路の出力加算信号と加算目標値との比較結果に応じた上記電流制御信号を出力し、
上記第１のレプリカ回路の一方の信号と要求目標値との比較結果に応じて要求信号を上記第２のコントロール回路に出力し、
上記第２のコントロール回路は、
上記レプリカ回路の差動電圧信号の一方の信号と上記第１のコントロール回路による上記要求信号との比較結果に応じた上記電流制御信号を出力する
請求項３記載の送信装置。
【請求項７】
上記伝送線路の出力側に配置された第１の非飽和型差動対回路と、
上記第１の非飽和型差動対回路の入力側に配置され、上記第１の非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給する第２の非飽和型差動対回路と、
上記第２の非飽和型差動対回路の入力側に配置され、トランジスタの差動対の差動出力回路を有し、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動され、上記第２の非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給する飽和型差動対回路と、
上記第１の非飽和型差動対回路の電流を制御する第１のコントロール回路と、
上記第２の非飽和型差動対回路の電流を制御する第２のコントロール回路と、
上記飽和型差動対回路の電流を制御する第３のコントロール回路と、を有し、
上記第１および第２の非飽和型差動対回路、並びに、上記飽和型差動対回路は、
上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、
上記第１のコントロール回路は、
上記第１の非飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、
上記レプリカ回路は、
差動電圧信号の両信号を出力するようにバイアスされており、
上記第１のコントロール回路は、
上記差動電圧信号の両信号の中間電圧と中間目標値との比較結果に応じた上記電流制御信号を出力し、
上記差動電圧信号の一方の信号と要求目標値との比較結果に応じて要求信号を上記第２のコントロール回路に出力し、
上記第２のコントロール回路は、
上記第２の非飽和型差動対回路の上記差動出力回路の第１および第２のレプリカ回路を含み、
上記第１のレプリカ回路は、
差動電圧信号の両信号を出力するようにバイアスされ、
上記第２のレプリカ回路は、
差動電圧信号の両信号を加算した加算信号を出力するようにバイアスされ、
上記第２のコントロール回路は、
上記第２のレプリカ回路の出力加算信号と加算目標値との比較結果に応じた上記電流制御信号を出力し、
上記第１のレプリカ回路の一方の信号と要求目標値との比較結果に応じて要求信号を上記第３のコントロール回路に出力し、
上記第３のコントロール回路は、
上記飽和型差動対回路の上記差動出力回路のレプリカ回路を含み、
上記レプリカ回路の差動電圧信号の一方の信号と上記第２のコントロール回路による上記要求信号との比較結果に応じた上記電流制御信号を出力する
請求項３記載の送信装置。
【請求項８】
上記ドライバ回路は、
上記非飽和型差動対回路の入力側に配置され、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動される飽和型差動対回路と、
上記飽和型差動対回路の入力側にロジックから上記飽和型差動対回路を駆動するために、差動対駆動信号に変換する変換回路と、を有し、
上記飽和型差動対回路は、
上記非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給し、
上記変換回路は、
上記上記飽和型差動対回路の差動対を駆動する駆動信号の振幅を制限する振幅制限回路を含む
請求項１または２記載の送信装置。
【請求項９】
上記飽和型差動対回路の入力側にロジックから上記飽和型差動対回路を駆動するために、差動対駆動信号に変換する変換回路を有し、
上記変換回路は、
上記上記飽和型差動対回路の差動対を駆動する駆動信号の振幅を制限する振幅制限回路を含む
請求項５から８のいずれか一に記載の送信装置。
【請求項１０】
伝送線路と、
送信装置と、
上記送信装置から上記伝送線路に送出された差動デジタル信号を受信する受信装置と、を有し、
上記送信装置は、
シリアルデータを伝送線路に送出するドライバ回路を有し、
上記ドライバ回路は、
トランジスタの差動対の差動出力回路を含み、当該差動対のトランジスタのオン、オフのスイッチング動作により差動デジタル信号を差動出力信号として出力する少なくとも一つの非飽和型差動対回路を有し、
上記非飽和型差動対回路は、
対をなす上記トランジスタの制御端子への入力信号振幅が、上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御されている
通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば高速シリアルデータ通信におけるデジタルデータ送信を実現する送信装置および通信装置に関するものである。
【背景技術】
【０００２】
図１は、一般的なシリアルデータ通信装置の構成例を示す図である（たとえば特許文献１参照）。
【０００３】
図１のデータ通信装置１は、送信装置２、受信装置３、および伝送線路４により構成されている。
送信装置２は、送信クロック生成回路２１、並列/直列変換回路２２、およびドライバ回路２３を有する。
受信装置３は、レシーバ回路３１、クロック再生回路３２、および直列/並列変換回路３３を有する。
【０００４】
通常、高速信号通信の場合には伝送信号として差動信号を用いる場合が多く、送信装置２と受信装置３間の伝送線路４には、より対線や同軸線、ＦＰＣ、ＦＦＣ等が用いられる。
【０００５】
本構成では、受信装置３に信号からクロック信号を抽出するクロック再生回路(CDR : Clock Data Recovery 回路)３２が用いられる。
このクロック再生回路３２によって受信信号よりクロック信号を生成する。
そのため、伝送線路４上にクロック信号を伝送する必要がなくなり、伝送線路部でのクロックとデータ信号間スキューの問題が解決される。
また、急峻なスペクトルピークを持つクロック信号を伝送しないため、伝送線路から輻射される電磁波障害（EMI : electromagnetic interference）の軽減が期待できる。
【特許文献１】特開平１０−１４５４３６号公報
【特許文献２】特開平９−９８１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年、信号伝送速度が高速化するに従い、クロックのないこれらの通信方式においても、ＥＭＩ（電磁波障害）の問題が表面化している。
【０００７】
この問題を低減するため、拡散スペクトルクロックを用いた信号を送信することが提案されている（特許文献２参照）。
【０００８】
この特許文献１には、通常一定であるクロックの周波数に微小なゆらぎを印加することによってＥＭＩスペクトルを周波数軸上で拡散させ、ＥＭＩのスペクトルピークを小さくする技術が開示されている。
【０００９】
しかしながら、この方法は信号自体に揺らぎを加えているため、信号のタイミングに対するマージンが小さくなり、信号が高速化するに従い大きな効果を上げることが難しくなるという不利益がある。
【００１０】
本発明は、信号波形を劣化させることなく電磁波障害を低減することが可能で、信号の安定した送信動作を実現することが可能な送信装置および通信装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の観点の送信装置は、シリアルデータを伝送線路に送出するドライバ回路を有し、上記ドライバ回路は、トランジスタの差動対の差動出力回路を含み、当該差動対のトランジスタのオン、オフのスイッチング動作により差動デジタル信号を差動出力信号として出力する少なくとも一つの非飽和型差動対回路を有し、上記非飽和型差動対回路は、対をなす上記トランジスタの制御端子への入力信号振幅が、上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御されている。
【００１２】
好適には、上記非飽和型差動対回路は、対をなす上記トランジスタを流れる電流の比が１０：１より小さい一定値を超えないように上記制御端子への入力振幅が制御されている。
【００１３】
好適には、上記ドライブ回路は、第１のコントロール回路を有し、上記差動出力回路は、上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、上記第１のコントロール回路は、上記非飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、当該レプリカ回路の出力信号に応じて上記差動出力回路の電流源の駆動電流を制御するように上記電流制御信号を上記電流源に供給する。
【００１４】
好適には、上記レプリカ回路は、差動電圧信号の両信号を出力するようにバイアスされており、上記第１のコントロール回路は、上記差動電圧信号の両信号の中間電圧と中間目標値との比較結果に応じた上記電流制御信号を出力する。
【００１５】
好適には、上記ドライバ回路は、上記非飽和型差動対回路の入力側に配置され、トランジスタの差動対の差動出力回路を有し、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動される飽和型差動対回路と、上記飽和型差動対回路を制御する第２のコントロール回路と、を含み、上記飽和型差動対回路は、上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、上記非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給し、上記第２のコントロール回路は、上記飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、当該レプリカ回路の出力信号に応じて上記差動出力回路の電流源の駆動電流を制御するように上記電流制御信号を上記電流源に供給し、上記第１のコントロール回路の上記レプリカ回路は、差動電圧信号の両信号を出力するようにバイアスされており、上記第１のコントロール回路は、上記差動電圧信号の両信号の中間電圧と中間目標値との比較結果に応じた上記電流制御信号を出力し、上記差動電圧信号の一方の信号と要求目標値との比較結果に応じて要求信号を上記第２のコントロール回路に出力し、上記第２のコントロール回路は、上記レプリカ回路の差動電圧信号の一方の信号と上記第１のコントロール回路による上記要求信号との比較結果に応じた上記電流制御信号を出力する。
【００１６】
好適には、上記ドライバ回路は、上記非飽和型差動対回路の入力側に配置され、トランジスタの差動対の差動出力回路を有し、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動される飽和型差動対回路と、上記飽和型差動対回路を制御する第２のコントロール回路と、を含み、上記飽和型差動対回路は、上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、上記非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給し、上記第２のコントロール回路は、上記飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、当該レプリカ回路の出力信号に応じて上記差動出力回路の電流源の駆動電流を制御するように上記電流制御信号を上記電流源に供給し、上記第１のコントロール回路は、差動電圧信号の両信号を出力するようにバイアスされた第１のレプリカ回路と、差動電圧信号の両信号を加算した加算信号を出力するようにバイアスされた第２のレプリカ回路と、を含み、上記第１のコントロール回路は、上記第２のレプリカ回路の出力加算信号と加算目標値との比較結果に応じた上記電流制御信号を出力し、上記第１のレプリカ回路の一方の信号と要求目標値との比較結果に応じて要求信号を上記第２のコントロール回路に出力し、上記第２のコントロール回路は、上記レプリカ回路の差動電圧信号の一方の信号と上記第１のコントロール回路による上記要求信号との比較結果に応じた上記電流制御信号を出力する。
【００１７】
好適には、上記伝送線路の出力側に配置された第１の非飽和型差動対回路と、上記第１の非飽和型差動対回路の入力側に配置され、上記第１の非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給する第２の非飽和型差動対回路と、上記第２の非飽和型差動対回路の入力側に配置され、トランジスタの差動対の差動出力回路を有し、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動され、上記第２の非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動信号を供給する飽和型差動対回路と、上記第１の非飽和型差動対回路の電流を制御する第１のコントロール回路と、上記第２の非飽和型差動対回路の電流を制御する第２のコントロール回路と、上記飽和型差動対回路の電流を制御する第３のコントロール回路と、を有し、上記第１および第２の非飽和型差動対回路、並びに、上記飽和型差動対回路は、上記差動対を形成するトランジスタ同士の接続点に接続され、電流制御信号により電流が制御可能な電流源を含み、上記第１のコントロール回路は、上記第１の非飽和型差動対回路の上記差動出力回路のレプリカ回路を少なくとも一つ含み、上記レプリカ回路は、差動電圧信号の両信号を出力するようにバイアスされており、上記第１のコントロール回路は、上記差動電圧信号の両信号の中間電圧と中間目標値との比較結果に応じた上記電流制御信号を出力し、上記差動電圧信号の一方の信号と要求目標値との比較結果に応じて要求信号を上記第２のコントロール回路に出力し、上記第２のコントロール回路は、上記第２の非飽和型差動対回路の上記差動出力回路の第１および第２のレプリカ回路を含み、上記第１のレプリカ回路は、差動電圧信号の両信号を出力するようにバイアスされ、上記第２のレプリカ回路は、差動電圧信号の両信号を加算した加算信号を出力するようにバイアスされ、上記第２のコントロール回路は、上記第２のレプリカ回路の出力加算信号と加算目標値との比較結果に応じた上記電流制御信号を出力し、上記第１のレプリカ回路の一方の信号と要求目標値との比較結果に応じて要求信号を上記第３のコントロール回路に出力し、上記第３のコントロール回路は、上記飽和型差動対回路の上記差動出力回路のレプリカ回路を含み、上記レプリカ回路の差動電圧信号の一方の信号と上記第２のコントロール回路による上記要求信号との比較結果に応じた上記電流制御信号を出力する。
【００１８】
好適には、上記ドライバ回路は、上記非飽和型差動対回路の入力側に配置され、上記スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動される飽和型差動対回路と、上記飽和型差動対回路の入力側にロジックから上記飽和型差動対回路を駆動するために、差動対駆動信号に変換する変換回路と、を有し、上記飽和型差動対回路は、上記非飽和型差動対回路に対して、入力信号振幅が上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御された差動デジタル信号を供給し、上記変換回路は、上記上記飽和型差動対回路の差動対を駆動する駆動信号の振幅を制限する振幅制限回路を含む。
【００１９】
好適には、上記飽和型差動対回路の入力側にロジックから上記飽和型差動対回路を駆動するために、差動対駆動信号に変換する変換回路を有し、上記変換回路は、上記上記飽和型差動対回路の差動対を駆動する駆動信号の振幅を制限する振幅制限回路を含む。
【００２０】
本発明の第２の観点の通信装置は、伝送線路と、送信装置と、上記送信装置から上記伝送線路に送出された差動デジタル信号を受信する受信装置と、を有し、上記送信装置は、シリアルデータを伝送線路に送出するドライバ回路を有し、上記ドライバ回路は、トランジスタの差動対の差動出力回路を含み、当該差動対のトランジスタのオン、オフのスイッチング動作により差動デジタル信号を差動出力信号として出力する少なくとも一つの非飽和型差動対回路を有し、上記非飽和型差動対回路は、対をなす上記トランジスタの制御端子への入力信号振幅が、上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御されている。
【００２１】
本発明によれば、非飽和型差動対回路の差動出力回路の対をなすトランジスタの制御端子への入力信号振幅が、スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御されて供給される。
【発明の効果】
【００２２】
本発明によれば、信号波形を劣化させることなく電磁波障害を低減することが可能で、信号の安定した送信動作を実現できる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の実施形態を図面に関連付けて説明する。
【００２４】
図２は、本発明の実施形態に係る通信装置の基本的な構成を示す図である。
【００２５】
本通信装置１００は、送信装置２００、受信装置３００、および伝送線路４００により構成されている。
【００２６】
送信装置２００は、送信クロック生成回路２１０、並列/直列変換回路２２０、およびドライバ回路２３０を有する。
【００２７】
送信クロック生成回路２１０は、基本クロックＣＬＫを受けて送信クロックＴＣＬＫを生成し、並列/直列変換回路２２０に供給する。
【００２８】
並列/直列変換回路２２０は、送信クロックに同期してＮビット（bit）のパラレルデータを１ビットのシリアルデータに変換し、ドライバ回路２３０に供給する。
【００２９】
ドライバ回路２３０は、並列/直列変換回路２２０による差動信号であるデジタルシリアルデータを低振幅、たとえば１００ｍＶで伝送線路４００に送出する。
本実施形態のドライバ回路２３０は、デジタル信号を出力するエミッタ結合もしくはソース結合対からなる差動出力回路を含んで構成される。
そして、差動出力回路の対をなすトランジスタを流れる電流の比が１０：１より小さい一定値を超えないように制御端子としてのベースもしくはゲートへの入力振幅が制御されている。
換言すれば、対をなすトランジスタの制御端子としてのベースもしくはゲートへの入力信号振幅が、上記スイッチング動作時にオフ側のトランジスタに電流が流れる非飽和駆動されるように制御されている。
また、ドライバ回路２３０は、差動出力回路の出力振幅を安定させるために、ドライバ回路に相似の複製（レプリカ：Ｒｅｐｌｉｃａ）回路を用いて、差動出力回路の駆動電流を制御するように構成されている。
このような構成を有するドライバ回路２３０は、信号波形を劣化させたり、タイミングマージンを減らしたりすることなしにＥＭＩを低減する機能を含む。
ドライバ回路２３０の具体的な構成、機能について後で詳述する。
【００３０】
受信装置３００は、図２に示すように、レシーバ回路３１０、クロック再生回路３２０、および直列/並列変換回路３３０を有する。
【００３１】
レシーバ回路３１０は、伝送線路４００を伝搬されたデジタルシリアルデータを受信し、受信したシリアルデータをクロック再生回路３２０および直列/並列変換回路３３０に供給する。
【００３２】
クロック再生回路３２０は、受信されたシリアルデータからクロック信号を抽出するクロック再生回路(CDR : Clock Data Recovery 回路)を含み、抽出した再生クロックＣＬＫを直列/並列変換回路３３０に供給する。
【００３３】
直列/並列変換回路３３０は、クロック再生回路３２０で再生されたクロックＣＬＫに同期してシリアルデータとして受信したデータをＮビットのパラレルデータに変換する。
【００３４】
高速信号通信の場合には伝送信号として差動信号を用いる場合が多く、送信装置２００と受信装置３００間の伝送線路４００には、より対線や同軸線、ＦＰＣ、ＦＦＣ等が用いられる。
【００３５】
以上、本実施形態の通信装置１００の構成および機能について説明した。
以下に、本実施形態に係るドライバ回路２３０の具体的な構成および機能について説明する。
【００３６】
図３は、本実施形態に係るドライバ回路における差動出力回路の構成例を示す回路図である。
【００３７】
この差動出力回路２４０は、電流源Ｉ１，ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＭＰ１，ＭＰ２、および抵抗素子Ｒ１，Ｒ２を有する。
【００３８】
ＰＭＯＳトランジスタＭＰ１のソースとＰＭＯＳトランジスタＭＰ２のソース同士が結合され、その結合ノードＮＤ１が電流源Ｉ１に接続されている。
電流源Ｉ１は電源電位ＶＤＤに接続されている。電流源Ｉ１は、たとえばＰＭＯＳトランジスタにより形成される。
この場合、ＰＭＯＳトランジスタのドレインが結合ノードＮＤ１に接続され、ソースが電源電位ＶＤＤに接続され、制御端子としてのゲートに後で説明する電流制御信号ItaiSetが供給される。
ＰＭＯＳトランジスタＭＰ１のドレインが抵抗素子Ｒ１の一端に接続され、その接続点によりデジタル差動信号の一方の信号Ｖｏｕｔ−の出力ノードＮＤＯ１が形成されている。
ＰＭＯＳトランジスタＭＰ２のドレインが抵抗素子Ｒ２の一端に接続され、その接続点によりデジタル差動信号の他方の信号Ｖｏｕｔ＋の出力ノードＮＤＯ２が形成されている。
抵抗素子Ｒ１，Ｒ２の他端側は基準電位、たとえば接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＭＰ１のゲートに差動電圧信号の一方の信号Ｖｉｎ＋が供給され、ＰＭＯＳトランジスタＭＰ２のゲートに差動電圧信号の他方の信号Ｖｉｎ−が供給される。
【００３９】
なお、個々ではＰ型ＭＯＳトランジスタを用いて表記したが、電源とＧＮＤを逆にしてＮ型ＭＯＳトラジスタを用いても、またバイポーラ型トランジスタを用いても本質的に等価である。
【００４０】
そして、差動出力回路２４０は、対をなすＰＭＯＳトランジスタＭＰ１，ＭＰ２を流れる電流の比が１０：１より小さい一定値を超えないようにゲートへの入力振幅が制御され、完全にスイッチングを行わないように構成されている。
すなわち、差動出力回路２４０は、差動電圧信号の一方の信号Ｖｉｎ＋、Ｖｉｎ−のＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートへの入力振幅が制御され、完全にスイッチングを行わないように構成されている。
【００４１】
ここで、差動出力回路２４０の対をなすＰＭＯＳトランジスタＭＰ１，ＭＰ２を流れる電流の比が１０：１より小さい一定値を超えないようにゲートへの入力振幅を制御し、完全にスイッチングさせない理由について説明する。
【００４２】
高速シリアル通信においては、通常デジタルデータを送信するドライバ回路には高速な動作が要求される。
このため、ドライバ回路２３０は、図３に示したような、ソース結合あるいはエミッタ結合のトランジスタ対からなる差動出力回路２４０を適用している。
【００４３】
図４は、図３の差動出力回路の入力振幅を制限していない場合の動作外略図を示す図である。
図５は、ドライバ回路の寄生容量について説明するための図である。
図６は、実際の駆動波形パターン（アイパターン）を示す図である。
図７は、歪を含む波形のパワースペクトルを示す図である。
図８は、２．８８Ｇｂｐｓ動作時のドライバ出力例を示す図である。
【００４４】
入力振幅を制限していない場合、図４に示すように、ソース結合のＰＭＯＳトランジスタＭＰ１、ＭＰ２を差動電圧信号Ｖｉｎ＋,Ｖｉｎ−で駆動することによって、電流源Ｉ１の電流Itailを電流Iout1と電流Iout2のいずれかに切り替える。
その結果、出力ノードＮＤＯ１，ＮＤＯ２に出力差動電圧信号Ｖｏｕｔ＋（ＶｏｕｔＮ），Ｖｏｕｔ−（ＶｏｕｔＰ）が発生する。
【００４５】
しかしながら、現実のドライバ回路にはさらに図５に示したような寄生容量ＣＰが存在する。
このようなドライバ回路で高速な切り替えを行うと、この容量の影響で出力の波形に歪が発生する。
これはトランジスタＭＰ１、ＭＰ２のＯＮ/ＯＦＦを切り替えた際に、ＯＦＦになった側のトランジスタの寄生容量に対するチャージアップ電流が、逆側のトランジスタを通じて流れ込むためである。
【００４６】
一般的に、出力波形のアイパターンに図６に示したような歪が発生し、この歪はトランジスタの非線形な挙動に起因するため完全に取り除くことは困難である。
【００４７】
このトランジスタの非線形な動作による歪をパワースペクトル上でみると、図７に示すようになる。
トランジスタＭＰ１、ＭＰ２のスイッチングによって発生するチャージアップ電流は信号伝送速度の整数倍の周期で発生する。
よってこの歪は周波数スペクトル上では信号伝送速度の整数倍の周波数に急峻なピークとなって現れる。
このピークは差動信号のそれぞれに対して同一方向に発生するため、大部分がコモンモード成分である。
【００４８】
図８は、２．８８Ｇｂｐｓ動作のシリアル信号中に含まれるコモンモード成分のパワースペクトルを示している。
図８から信号周波数の整数倍の周波数に急峻なピークが存在していることが分かる。
コモンモード成分はディファレンシャル成分と比べ大幅に輻射しやすいため、これらの急峻なコモンモードのピークがＥＭＩ試験を行った際に問題となる傾向にある。
【００４９】
そこで、本実施形態では、トランジスタが完全にＯＦＦになった際の波形歪を防ぐため、対をなすトランジスタＭＰ１、ＭＰ２を流れる電流の比が１０:１より小さい一定値を超えないように入力差動電圧信号Ｖｉｎ＋およびＶｉｎ−の入力振幅を制御する。
【００５０】
図９は、本実施形態に係るドライバ回路における差動出力回路の動作概略を示す図である。
【００５１】
通常、デジタル通信用のドライバ回路では、トランジスタＭＰ１，ＭＰ２のスイッチング動作によりＯＮ/ＯＦＦを切り替え、電流Itailを振り分けて出力信号振幅を安定化させる。
これに対して、本実施形態では、スイッチング動作時にＯＦＦ側のトランジスタにも若干の電流(Imargin)を残すように駆動する。
これによって、トランジスタが完全にＯＦＦになった際に発生する波形歪を抑えることが可能になる。
このような差動対の駆動方法を、以下では「非飽和駆動（動作）」と呼称する。
【００５２】
この非飽和駆動方式を用いると、前記のチャージアップ電流を低減することができる。したがって、駆動波形の歪を抑圧でき、同時にＥＭＩの低減が可能となる。
しかしながら、出力ハイレベル電圧VoutHighおよび出力ローレベル電圧VoutLowが入力電圧振幅VinHighおよびVinLowに大きく依存して変化する。
さらに、動作に必要な入力電圧振幅VinHighおよびVinLowの値は動作条件や半導体のプロセスばらつきによって大きく変化するため、常に上記動作を維持するための制御回路が必要となる。
【００５３】
図１０は、本実施形態に係る非飽和駆動型差動対回路を採用したドライバ回路の全体構成の一例を示す図である。
【００５４】
このドライバ回路２３０Ａは、差増出力回路としての非飽和型差動対回路２４１と、非飽型差動対回路２４１の前段に接続された飽和型差動対回路２４２を有している。
非飽和型差動対回路２４１および飽和型差動対回路２４２は、基本的に図３の差動出力回路と同様の回路構成有する。
飽和型差動対回路２４２は、スイッチング動作時にオフ側のトランジスタに電流が流れない飽和駆動される
【００５５】
ドライバ回路２３０Ａは、差増出力回路としての非飽和型差動対回路２４１を駆動するための入力振幅を制御するために、いったん飽和型差動対回路２４２によって振幅を確定させ、この出力で非飽和型差動対回路２４１を駆動する。
そして、これらの非飽和型差動対回路２４１および飽和型差動対回路２４２の駆動を制御するためのコントロール回路が設けられる。
【００５６】
本実施形態においては、たとえば、単に非飽和型差動対回路２４１とコントロール回路によるドライバ回路、あるいは、非飽和型差動対回路２４１および飽和型差動対回路２４２の駆動を制御するための各コントロール回路を持つドライバ回路として構成される。
あるいはさらに、本実施形態においては、非飽和型差動対回路２４１および飽和型差動対回路２４２との間にプリ非飽和型差動対回路を有しかつそれぞれのコントロール回路を持つドライバ回路として構成される。
【００５７】
図１１は、本実施形態に係る非飽和型差動対回路およびそのコントロール回路の構成の第１例を示す回路図である、
【００５８】
コントロール回路２５０は、非飽和型差動対回路２４１と相似の構成を持つレプリカ回路２５１、コンパレータ２５２，２５３、分圧抵抗素子Ｒ２５１、Ｒ２５２、および負荷抵抗Ｒ２５３，Ｒ２５４を有している。
このコントロール回路２５０は、第１のコントロール回路として機能する。
【００５９】
レプリカ回路２５１は、常にハイ（High）およびロー（Low）を出力する状態にバイアスされて制御されており、この入出力信号を用いて差動対回路２４１のHigh/Low出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−が目標値となるように制御する。
コントロール回路２５０には、レプリカ回路２５１の出力電圧VoutHighの制御目標電圧VoutHighTarget、High/Lowの出力電圧の中間出力電圧(VoutLow+VoutHigh)/2の制御目標電圧(VoutComTarget)、入力Low電圧VinLow電圧が供給されている。
制御目標電圧VoutHighTargetはコンパレータ２５３の反転入力（−）に供給される。コンパレータ２５３の非反転入力（＋）にはレプリカ回路２５１のHigh側出力電圧VoutLowが供給される。
制御目標電圧VoutComTargetはコンパレータ２５２の非反転入力（＋）に供給される。コンパレータ２５２の反転入力（−）には、High/Lowの出力電圧VoutHighとVoutLowを抵抗素子Ｒ２５１，Ｒ２５２で分圧した電圧が供給される。
【００６０】
そして、コンパレータ２５２の出力から差動対回路２４１の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４１の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
また、コンパレータ２５３からは非飽和型差動対回路２４１の駆動に必要な要求入力電圧VinHighが出力される。
このコンパレータ２５３から出力される要求入力電圧VinHighは、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する、前段のたとえば飽和型差動対回路２４２のコントロール回路に供給される。
【００６１】
このように、コントロール回路２５０においては、目標とする出力電圧VoutHigh, VoutLowを出力するように差動対回路の駆動電流Itailを設定し、差動出力回路の駆動に必要な出力電圧VinHighの値を出力する。
コントロール回路２５０は、要求入力電圧VinHighと電流制御信号ItailSetの２つの値を制御するため、同時に２つの制御ループが存在する。しかし、電流制御信号ItaiSetのコントロールループはコモンモードで、要求入力電圧VinHighのコントロールループは差動モードで動作しているため、互いに干渉しない構成となっている。
要求入力電圧VinHighを受けた図１１には図示しないコントロール回路が前段のたとえば飽和型差動対回路２４２の出力電圧を制御する。
【００６２】
図１２は、本実施形態に係る非飽和型差動対回路およびそのコントロール回路の構成の第２例を示す回路図である。
【００６３】
第２例のコントロール回路２５０Ａは、非飽和型差動対回路２４１と相似の構成を持つ第１のレプリカ回路２５１、コンパレータ２５２Ａ，２５３、第２のレプリカ回路２５４、加算器２５５、負荷抵抗Ｒ２５３〜Ｒ２５６を有している。
なお、理解を容易にするため、図１２において、図１１と同一構成部分は同一符号をもって表している。
このコントロール回路２５０Ａは、第１または第２のコントロール回路として機能する。
【００６４】
このようにコントロール回路２５０Ａは、非飽和型差動対回路２４１と相似の構成を持つレプリカ回路を２つ有している。
レプリカ回路２５４は、全ての電流を差動対の一方に流し加算出力信号を得るようにバイアスされて制御されており、この出力信号を用いて差動対回路２４１の電流源Ｉ１（図３）の電流Itailを決定する。
レプリカ回路２５１は、図１１の場合と同様に、常にハイ（High）およびロー（Low）を出力する状態にバイアスされて制御されており、この入出力信号を用いて差動対回路２４１のHigh/Low出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−が目標値となるように制御する。
【００６５】
コントロール回路２５０Ａには、レプリカ回路２５１の出力電圧VoutHighの制御目標電圧VoutHighTarget、レプリカ回路２５１の出力電圧VoutLowの制御目標電圧VoutLowTargetの他に入力Low電圧VinLow電圧も供給されている。
コントロール回路２５０Ａは、コンパレータ２５２Ａで第２のレプリカ回路２５４の出力(VoutHigh+VoutLow)と制御目標電圧(VoutHighTarget+VoutLowTarget)を比較する。
そして、コンパレータ２５２Ａから差動対回路２４１の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４１の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
また、コンパレータ２５３からは非飽和型差動対回路２４１の駆動に必要な要求入力電圧VinHighが出力される。
【００６６】
このコンパレータ２５３から出力される要求入力電圧VinHighは、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する、前段のたとえば飽和型差動対回路２４２のコントロール回路に供給される。
コントロール回路２５０は、要求入力電圧VinHighと電流制御信号ItailSetの２つの値を制御するため、同時に２つの制御ループが存在する。しかし、異なるレプリカ回路２５１，２５４を使って駆動しているため、互いに干渉しない構成となっている。
【００６７】
図１３は、本実施形態に係る非飽和型差動対回路を駆動する飽和型差動対回路およびそのコントロール回路の構成例を示す回路図である。
【００６８】
コントロール回路２６０は、飽和型差動対回路２４２と相似の構成を持つレプリカ回路２６１、コンパレータ２６２、および負荷抵抗Ｒ２６１，Ｒ２６２を有している。
このコントロール回路２６０は、第２または第３のコントロール回路として機能する。
【００６９】
レプリカ回路２６１は、常にハイ（High）を出力する状態にバイアスされて制御されている。
コントロール回路２６０は、非飽和型差動対回路２４１のコントロール回路２５０，２５０Ａから供給される要求入力電圧VintHighを制御目標電圧VinHighTargetとして供給される。
コントロール回路２６０は、コンパレータ２６２でレプリカ回路２６１の出力VoutHighと制御目標電圧VinHighTargetを比較する。
そして、コンパレータ２６２から差動対回路２４２の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４２の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
これにより、飽和型差動対回路２４２は、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する。
飽和型差動対回路２４２は、完全にスイッチングする形で動作しており、コントロール回路２６０のレプリカ回路２６１によって電流源Ｉ１の電流Itailをコントロールすることによってその振幅を制御している。
【００７０】
次に、上述した図１０に対応して、図１１から図１３の回路を適用したドライバ回路全体の構成例について示す。
【００７１】
図１４は、図１１の回路と図１３の回路を組み合わせて構成したドライブ回路の構成を示す図である。
【００７２】
このドライブ回路２３０Ｂは、出力段の第１のコントロール回路２５０に次の電圧が供給されている。
すなわち、コントロール回路２５０には、レプリカ回路２５１の出力電圧VoutHighの制御目標電圧VoutHighTarget、High/Lowの出力電圧の中間出力電圧(VoutLow+VoutHigh)/2の制御目標電圧(VoutComTarget)、入力Low電圧VinLow電圧が供給されている。
【００７３】
そして、コンパレータ２５２の出力から差動対回路２４１の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４１の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
また、コンパレータ２５３からは非飽和型差動対回路２４１の駆動に必要な要求入力電圧VinHighが出力される。
このコンパレータ２５３から出力される要求入力電圧VinHighは、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する、前段のたとえば飽和型差動対回路２４２の第２のコントロール回路２６０に供給される。
コントロール回路２６０は、コンパレータ２６２でレプリカ回路２６１の出力VoutHighと制御目標電圧VinHighTargetを比較する。
そして、コンパレータ２６２から差動対回路２４２の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４２の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
これにより、飽和型差動対回路２４２は、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する。
【００７４】
図１５は、図１２の回路と図１３の回路を組み合わせて構成したドライブ回路の構成を示す図である。
【００７５】
このドライブ回路２３０Ｃは、出力段の第１のコントロール回路２５０Ａに次の電圧が供給されている。
コントロール回路２５０Ａには、レプリカ回路２５１の出力電圧VoutHighの制御目標電圧VoutHighTarget、レプリカ回路２５１の出力電圧VoutLowの制御目標電圧VoutLowTargetの他に入力Low電圧VinLow電圧も供給されている。
そして、コンパレータ２５２Ａから差動対回路２４１の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４１の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
また、コンパレータ２５３からは非飽和型差動対回路２４１の駆動に必要な要求入力電圧VinHighが出力される。
このコンパレータ２５３から出力される要求入力電圧VinHighは、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する、前段のたとえば飽和型差動対回路２４２の第２のコントロール回路２６０に供給される。
第２のコントロール回路２６０は、コンパレータ２６２でレプリカ回路２６１の出力VoutHighと制御目標電圧VinHighTargetを比較する。
そして、コンパレータ２６２から差動対回路２４２の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４２の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
これにより、飽和型差動対回路２４２は、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する。
【００７６】
図１６は、図１１の回路と図１２の回路と図１３の回路を組み合わせて構成したドライブ回路の構成を示す図である。
【００７７】
このドライバ回路２３０Ｄは、出力段に図１１の回路が配置され、図１１の回路の前段にプリ回路として図１２の回路が配置され、図１２の回路の前段に図１３の回路が配置されている。
【００７８】
第１のコントロール回路２５０には、レプリカ回路２５１の出力電圧VoutHighの制御目標電圧VoutHighTarget、High/Lowの出力電圧の中間出力電圧(VoutLow+VoutHigh)/2の制御目標電圧(VoutComTarget)、入力Low電圧VinLow電圧が供給されている。
【００７９】
そして、コンパレータ２５２の出力から差動対回路２４１の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４１の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
また、コンパレータ２５３からは非飽和型差動対回路２４１の駆動に必要な要求入力電圧VinHighが出力される。
このコンパレータ２５３から出力される要求入力電圧VinHighは、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する、前段のたとえば第２の非飽和型差動対回路２４１Ａの第２のコントロール回路２５０Ａに供給される。
【００８０】
第２のコントロール回路２５０Ａには、レプリカ回路２５１の出力電圧VoutHighの制御目標電圧VoutHighTargetが出力段のコントロール回路２５０から要求入力電圧VinHighとして供給される。
また第２のコントロール回路２５０Ａは、レプリカ回路２５１の出力電圧VoutLowの制御目標電圧VoutLowTargetの他に入力Low電圧VinLow電圧も供給されている。
そして、コンパレータ２５２Ａから差動対回路２４１の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４１Ａの電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
また、コンパレータ２５３からは第２の非飽和型差動対回路２４１Ａの駆動に必要な要求入力電圧VinHighが出力される。
このコンパレータ２５３から出力される要求入力電圧VinHighは、非飽和型差動対回路２４１Ａに対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する、前段のたとえば飽和型差動対回路２４２の第３のコントロール回路２６０に供給される。
第３のコントロール回路２６０は、コンパレータ２６２でレプリカ回路２６１の出力VoutHighと制御目標電圧VinHighTargetを比較する。
そして、コンパレータ２６２から差動対回路２４２の駆動電流Itailを制御するための電流制御信号ItailSetが差動対回路２４２の電流源Ｉ１（図３）を形成するトランジスタのゲートに供給される。
これにより、飽和型差動対回路２４２は、非飽和型差動対回路２４１に対して入力振幅を制御した入力電圧Ｖｉｎ＋およびＶｉｎ−を供給する。
【００８１】
このように、非飽和差動対を多段に組み合わせることにより大きなＥＭＩ低減効果が期待できる。
【００８２】
次に、ドライバ回路２３０の信号入力側がＣＭＯＳロジック回路である場合を考察する。
【００８３】
図１７は、ＣＭＯＳロジックで駆動する場合のドライバ回路の全体構成を示す図である。
【００８４】
このドライバ回路２３０Ｅは、図１０のドライバ回路１０Ａの入力段にＣＭＯＳロジック差動対変換回路２７０を配置して構成されている。
図１７では、理解を容易にするために、図１０と同一構成部分は同一符号をもって表している。
【００８５】
ドライバ回路の信号入力側の回路がＣＭＯＳロジック回路である場合、図１７のように、飽和型差動対回路２４２を駆動するために、ＣＭＯＳロジックから差動対駆動信号への変換回路２７０が必要となる。
【００８６】
図１８は、ＣＭＯＳロジックインバータで飽和型差動対を駆動する代表的な回路例を示す図である。
【００８７】
図１８において、飽和型差動対回路２４２は、図３の回路と同様の回路構成を有することから、理解を容易にするために図３と同一符号をもって表している。
また、図１８においては、ＣＭＯＳロジックインバータＩＮＶ１、ＩＮＶ２がＣＭＯＳインバータ差動間結合部２７１を形成するように、飽和型差動対回路２４２の入力であるＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートへの入力部に配置されている。
【００８８】
ところが、この回路を用いた場合、トランジスタの差動対を電源電圧と同じ大振幅の信号で駆動するために、先に述べた寄生容量のチャージアップによって大きな波形歪が発生してしまうおそれがある。
【００８９】
図１９は、波形歪を抑えつつＣＭＯＳロジックで差動対を駆動する変換回路の構成例を示す図である。
【００９０】
この変換回路２７０Ａは、ＣＭＯＳインバータ部２７２のインバータＩＮＶ４，ＩＮＶ４での駆動電圧をＣＭＯＳインバータ差動間結合部２７１にインバータＩＮＶ１，ＩＮＶ２で差動間結合させ、信号の立ち上がりおよび立下り時間の非対称性を軽減する。
さらに、飽和型差動対回路２４２の入力側に振幅制限回路２７３を用いて差動対を駆動する振幅を一定の振幅に小さくする。これらの工夫により飽和型差動対回路２４２での波形乱れを少なくすることが可能となる。
【００９１】
図１９の振幅制限回路２７３は、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＮ１１，ＭＮ１２、および抵抗素子Ｒ１１〜Ｒ１３を有する。
【００９２】
ＰＭＯＳトランジスタＭＰ１１のソースとＰＭＯＳトランジスタＭＰ１２のソース同士が結合され、その結合ノードＮＤ１が抵抗素子Ｒ１１を介して電源電位ＶＤＤに接続されている。
ＮＭＯＳトランジスタＮＰ１１のソースとＮＭＯＳトランジスタＮＰ１２のソース同士が結合され、その結合ノードＮＤ１２が抵抗素子Ｒ１２を介して基準電位、たとえば接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＭＰ１１のドレインとＮＭＯＳトランジスタＮＰ１１のドレインが接続され、その接続点により振幅を制限した差動電圧信号Ｖｏｕｔ−の出力ノードＮＤＯ１１が形成されている。
ＰＭＯＳトランジスタＭＰ１２のドレインとＮＭＯＳトランジスタＮＰ１２のドレインが接続され、その接続点により振幅を制限した差動電圧信号Ｖｏｕｔ＋の出力ノードＮＤＯ１２が形成されている。
そして、出力ノードＮＤＯ１１と出力ノードＮＤＯ１２との間に抵抗素子Ｒ１３が接続されている。
【００９３】
ＰＭＯＳトランジスタＭＰ１１のゲートとＮＭＯＳトランジスタＮＰ１１のゲートがインバータＩＮＶ４の出力に接続され、ＰＭＯＳトランジスタＭＰ１２のゲートとＮＭＯＳトランジスタＮＰ１２のゲートがインバータＩＮＶ３の出力に接続されている。
したがって、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＮＰ１１は相補的にＯＮ，ＯＦＦする。
同様に、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＮＰ１２は相補的にＯＮ，ＯＦＦする。
【００９４】
インバータＩＮＶ３の出力がローレベルでインバータＩＮＶ４の出力がハイレベルの場合、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＮＰ１１がＯＮする。また、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＮＰ１２がＯＦＦする。
したがって、この場合、電源電位ＶＤＤ、抵抗素子Ｒ１１、ＰＭＯＳトランジスタＭＰ１２、出力ノードＮＤ０１２、ＮＤＯ１１、ＮＭＯＳトランジスタＮＭ１１、抵抗素子Ｒ１２、および接地電位ＧＮＤのラインが形成される。
これにより、抵抗素子Ｒ１１，Ｒ１２，Ｒ１３により分圧され、各出力ノードＮＤ０１２、ＮＤＯ１１から振幅が制限された差動電圧信号Ｖｉｎ＋、Ｖｉｎ−が出力される。
【００９５】
インバータＩＮＶ３の出力がハイレベルでインバータＩＮＶ４の出力がローレベルの場合、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＮＰ１１がＯＦＦする。また、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＮＰ１２がＯＮする。
したがって、この場合、電源電位ＶＤＤ、抵抗素子Ｒ１１、ＰＭＯＳトランジスタＭＰ１１、出力ノードＮＤ０１１、ＮＤＯ１２、ＮＭＯＳトランジスタＮＭ１２、抵抗素子Ｒ１２、および接地電位ＧＮＤのラインが形成される。
これにより、抵抗素子Ｒ１１，Ｒ１２，Ｒ１３により分圧され、各出力ノードＮＤ０１２、ＮＤＯ１１から振幅が制限された差動電圧信号Ｖｉｎ＋、Ｖｉｎ−が出力される。
【００９６】
この場合、各出力ノードＮＤ０１２、ＮＤＯ１１は抵抗素子Ｒ１３を挟んでいずれかが電源電位ＶＤＤ側または接地電位ＧＮＤ側に入れ替わることから、各出力ノードＮＤ０１２、ＮＤＯ１１から振幅が制限された差動電圧信号Ｖｉｎ＋、Ｖｉｎ−は相補的な値をとる。
【００９７】
図１９の回路によれば、飽和型差動対回路２４２での波形乱れを少なくすることが可能となる。
【００９８】
図２０は、波形歪を抑えつつＣＭＯＳロジックで差動対を駆動する変換回路の他の構成例を示す図である。
【００９９】
図２０の変換回路２７０Ｂと図１９の変換回路２７０Ａとは、振幅制限回路２７３Ｂにフィードバック回路を適用したことが異なる。
【０１００】
この振幅制限回路２７３Ｂは、図１９の振幅制限回路２７３の抵抗素子Ｒ１１、Ｒ１２の代わりに電流源としてＰＭＯＳトランジスタＭＰ１３，ＮＭＯＳトランジスタＮＰ１３を配置し、抵抗素子Ｒ１３を抵抗素子Ｒ１３１，Ｒ１３２に分割してある。
ＰＭＯＳトランジスタＭＰ１３のゲート電圧を制御するために、ＰＭＯＳトランジスタＭＰ１４Ｔと抵抗素子Ｒ１４が電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されている。そして、コンパレータ２７４で目標値VampTargetと抵抗素子Ｒ１４の一端の電圧とを比較して、その出力でＰＭＯＳトランジスタＭＰ１３，ＭＰ１４のゲート電圧が制御される。
また、ＮＭＯＳトランジスタＮＰ１３のゲート電圧を制御するために、コンパレータ２７５が配置されている。
コンパレータ２７５で抵抗素子Ｒ１３１、Ｒ１３２の接続点の電圧と目標値VcomTargetを比較して、その出力でＮＭＯＳトランジスタＮＰ１３のゲート電圧が制御される。
【０１０１】
このように、振幅制限回路２７３Ｂにフィードバック回路を用いることにより、飽和型差動対回路２４２を駆動するために必要な最低限の電圧振幅に振幅制限回路の出力を保つことができる。
【０１０２】
次に、上記構成による動作を説明する。
【０１０３】
送信装置２００側では、並列直列変換回路において、生成クロックに同期して、Ｎビット（bit）のパラレルデータがシリアルデータに変換され、ドライバ回路２３０に供給される。
ドライバ回路２３０は、デジタル信号を出力するソース結合対からなる差動出力回路２４０を含んで構成されている。
そして、差動出力回路２４０の対をなすトランジスタＭＰ１，ＭＰ２を流れる電流の比が１０：１より小さい一定値を超えないようにゲートへの入力振幅が制御されている。
これにより、ドライバ回路２３０は、信号波形を劣化させたり、タイミングマージンを減らしたりすることなしにＥＭＩを低減させる。
そして、このシリアルデータがドライバ回路２３０により、伝送線路４００に送出される。
【０１０４】
伝送線路４００を伝送されたシリアルデータは、受信装置３００側で受信される。
受信装置３００においては、シリアルデータが、レシーバ回路３１０で受信される。
そして、受信したシリアルデータがクロック再生回路３２０および直列/並列変換回路３３０に供給される。
クロック再生回路３２０では、受信されたシリアルデータからクロック信号が抽出され、抽出した再生クロックＣＬＫが直列/並列変換回路３３０に供給される。
そして、直列/並列変換回路３３０において、クロック再生回路３２０で再生されたクロックＣＬＫ同期してシリアルデータとして受信したデータがＮビットのパラレルデータに変換される。
【０１０５】
以上説明した本実施形態によれば、ドライバ回路２３０は、デジタル信号を出力するエミッタ結合もしくはソース結合対からなる差動出力回路を含んで構成される。そして、差動出力回路の対をなすトランジスタＭＰ１、ＭＰ２を流れる電流の比が１０：１より小さい一定値を超えないようにベースもしくはゲートへの入力振幅が制御されている。
また、ドライバ回路２３０は、差動出力回路の出力振幅を安定させるために、コントロール回路２５０，２５０Ａに相似のレプリカ回路を用いて、差動出力回路の駆動電流を制御するように構成されている。
したがって、本実施形態によれば、信号波形を劣化させたり、タイミングマージンを減らしたりすることなしにＥＭＩを低減することができ、信号の安定した送信動作を実現できる。
【０１０６】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１０７】
【図１】一般的なシリアルデータ通信装置の構成例を示す図である。
【図２】本発明の実施形態に係る通信装置の基本的な構成を示す図である。
【図３】本実施形態に係るドライバ回路における差動出力回路の構成例を示す回路図である。
【図４】図３の差動出力回路の入力振幅を制限していない場合の動作外略図を示す図である。
【図５】ドライバ回路の寄生容量について説明するための図である。
【図６】実際の駆動波形パターン（アイパターン）を示す図である。
【図７】歪を含む波形のパワースペクトルを示す図である。
【図８】２．８８Ｇｂｐｓ動作時のドライバ出力例を示す図である。
【図９】本実施形態に係るドライバ回路における差動出力回路の動作概略を示す図である。
【図１０】本実施形態に係る非飽和駆動型差動対回路を採用したドライバ回路の全体構成の一例を示す図である。
【図１１】本実施形態に係る非飽和型差動対回路およびそのコントロール回路の構成の一例を示す回路図である、
【図１２】本実施形態に係る非飽和型差動対回路およびそのコントロール回路の構成の第２例を示す回路図である。
【図１３】本実施形態に係る非飽和型差動対回路を駆動する飽和型差動対回路およびそのコントロール回路の構成例を示す回路図である。
【図１４】図１１の回路と図１３の回路を組み合わせて構成したドライブ回路の構成を示す図である。
【図１５】図１２の回路と図１３の回路を組み合わせて構成したドライブ回路の構成を示す図である。
【図１６】図１１の回路と図１２の回路と図１３の回路を組み合わせて構成したドライブ回路の構成を示す図である。
【図１７】ＣＭＯＳロジックで駆動する場合のドライバ回路の全体構成を示す図である。
【図１８】ＣＭＯＳロジックインバータで飽和型差動対を駆動する代表的な回路例を示す図である。
【図１９】波形歪を抑えつつＣＭＯＳロジックで差動対を駆動する変換回路を示す図である。
【図２０】波形歪を抑えつつＣＭＯＳロジックで差動対を駆動する変換回路の他の構成例を示す図である。
【符号の説明】
【０１０８】
１００・・・通信装置、２００・・・送信装置、２１０・・・送信クロック生成回路、２２０・・・並列/直列変換回路、２３０，２３０Ａ〜２３０Ｅ・・・ドライバ回路、２４０・・・差動出力回路、２４１，２４１Ａ・・・非飽和型差動対回路、２４２・・・飽和型差動対回路、２５０，２５０Ａ，２６０・・・コントロール回路、３００・・・受信装置、３１０・・・レシーバ回路、３２０・・・クロック再生回路、３３０・・・直列/並列変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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