(57)【要約】      （修正有）【課題】内臓コネクタの寄生キャパシタのようなシステム上の寄生負荷による影響を受けないトランジェントノイズ検出回路の提供。【解決手段】トランジェントノイズ検出回路２はトリガ回路２２、整流回路２４及び制御装置２６を備える。トリガ回路がトランジェントノイズを受信すると、トリガ回路はトリガ信号を発生させる。整流回路は直列に接続される整流ユニット２４２と電流制御ユニット２４４を備える。整流ユニットがトリガ回路からトリガ信号を受信すると、整流ユニットはトリガ信号により起動される。制御装置は整流ユニットと電流制御ユニットの間の検出ノードＤへ接続される。制御装置は検出ノード電圧に基づき、トランジェントノイズ電圧レベルを決定するために使用される。【選択図】図３（Ａ）
2010041020.tif 000002
【特許請求の範囲】
【請求項１】
トランジェントノイズを受信すると、トリガ信号を発生させる、電源レールとアースノード間に接続されるトリガ回路；
前記トリガ回路から前記トリガ信号を受信すると、前記トリガ信号により起動され、直列に接続される整流ユニットと、電流制限ユニットを備え、前記トリガ回路、前記電源レール、および前記アースノードへ接続される整流回路；
前記検出ノードの電圧に基づき前記トランジェントノイズ電圧レベルを決定する、前記整流ユニットと前記電流制限ユニット間の検出ノードへ接続される制御装置；
を備えるトランジェントノイズ電圧レベルを検出するためのトランジェントノイズ検出回路。
【請求項２】
前記整流ユニットはシリコン制御整流器（ＳＣＲ）であることを特徴とする、請求項１に記載のトランジェントノイズ検出回路。
【請求項３】
前記電流制限ユニットはＰＭＯＳであり、前記ＰＭＯＳは前記電源レールと前記整流ユニット間に接続され、そして前記整流ユニットは前記アースノードに接続されることを特徴とする、請求項１に記載のトランジェントノイズ検出回路。
【請求項４】
前記電流制限ユニットはＰＭＯＳスタックであり、前記ＰＯＭＳスタックは前記電源レールと前記整流ユニットの間に接続され、そして前記整流ユニットは前記アースノードへ接続されることを特徴とする、請求項１に記載のトランジェントノイズ検出回路。
【請求項５】
前記電流制限ユニットはＮＭＯＳであり、前記ＮＭＯＳは前記アースノードと前記整流ユニット間に接続され、前記整流ユニットは前記電源レールへ接続されることを特徴とする、請求項１に記載のトランジェントノイズ検出回路。
【請求項６】
前記電流制限ユニットはＮＭＯＳスタックであり、前記ＮＭＯＳスタックは前記アースノードと前記整流ユニットの間に接続され、そして前記整流ユニットは前記電源レールへ接続されることを特徴とする、請求項１に記載のトランジェントノイズ検出回路。
【請求項７】
前記トリガ回路は：
前記電源レールと前記アースノードへ接続され、直列に接続される抵抗とキャパシタを備えるＲＣユニット；及び
前記電源レール、前記アースノード、前記整流ユニット、および前記ＲＣユニットへ接続されるインバータ；を備え、
前記ＲＣユニットが前記トランジェントノイズを受信すると、前記ＲＣユニットはＲＣ遅延信号を発生させ、次に前記インバータは前記ＲＣ遅延信号に応じて前記トリガ信号を発生させることを特徴とする、請求項１に記載のトランジェントノイズ検出回路。
【請求項８】
前記トリガ回路は：
前記電源レールと前記アースノードへ接続され、直列に接続される抵抗とキャパシタを備えるＲＣユニット；及び
前記電源レール、前記アースノード、前記整流ユニット、および前記ＲＣユニットへ接続されるインバータチェーン；を備え、
前記ＲＣユニットが前記トランジェントノイズを受信すると、前記ＲＣユニットはＲＣ遅延信号を発生させ、次に前記インバータはＲＣ遅延信号に応じて前記トリガ信号を発生させることを特徴とする、請求項１に記載のトランジェントノイズ検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジェントノイズ検出に関する。特に、本発明はトランジェントノイズ検出回路に関する。
【背景技術】
【０００２】
ＩＣにおけるデバイス規模が小さくなると、デバイスは例えば静電放電（ＥＳＤ）又は電気的な速いトランジェント（ＥＦＴ）のような速いノイズトランジェント事象に、より脆弱になってきた。従って、ＥＳＤはＩＣ製品にとって最重要な信頼性問題の１つとなり、全てのＩＣの設計段階で考慮しなければならない。
【０００３】
ユニットレベルのＥＳＤ問題の他に、システムレベルのＥＳＤ問題もＣＭＯＳ ＩＣ製品における高まる重要な信頼性問題である。あるＣＭＯＳ ＩＣは、それらが±２ＫＶの人体モデル（ＨＢＭ）、±２００Ｖの機械モデル（ＭＭ）、及び±１ＫＶの荷電装置モデル（ＣＤＭ）のようなユニットレベルＥＳＤ仕様をパスしたとしても、システムレベルＥＳＤ圧力には非常に影響を受け易い。
【０００４】
システムレベルＥＳＤ試験で、通常電力がＩＣの内部回路に提供され、そして内部回路はそれらの初期機能を実施するように作動する。システムレベルＥＳＤ試験の目的は内部回路がＥＳＤノイズにさえ干渉される通常動作を保持することができるかどうか、又は回路がそれらを回復するように自動的にリセットできるかどうかを決定することである。システムレベルのＥＳＤ試験標準ＩＥＣ６１０００‐４‐２で、電子製品は、“レベル４”の耐性要求を満足するため、接触放電試験で＋８ＫＶ、及び空中放電試験で＋１５ｋＶのＥＳＤレベルを維持しなければならない。高エネルギーＥＳＤ誘導ノイズは、しばしば試験（ＥＵＴ）下の装置内でＣＭＯＳＩＣの故障又は誤動作を起こす。
【０００５】
図１は、ＩＣチップ内のシステムレベルＥＳＤ検出回路１６と内部回路１４の接続関係を示す。通常の電源オン状態下で、電源オン／リセット回路１２は内部回路１４を起動させ、そしてＥＳＤ検出回路１６をリセットする。その後、内部回路１４はその初期動作を開始し、そしてＥＳＤ検出回路１６はＥＳＤ事象の検出を開始する。一旦突然の電圧オーバシュート又はアンダシュートが電源レール（ＶＤＤ又はＶＳＳ）に発生すると、ＥＳＤ検出回路１６は内部回路１４に対し保護処理を実施するため電源オン／リセット回路１２へ知らせる。
【０００６】
実際の適用では、異なる保護処理が様々なファームウェア又は回路設計を有する、異なるＩＣで使用される。例えば、電源オン／リセット回路１２は内部回路１４の全体又は一部のみをリセットする。そうすることにより、チップ全体のより重大な誤動作を防止することができる。
【０００７】
システムレベルＥＳＤ検出回路は、ＩＥＥＥ  Ｔｒａｎｓ電磁互換性、５０巻、Ｎｏ１、１〜９ページ、２００８年２月のＭ.-Ｄ.Ｋｅｒ、Ｃ.-Ｃ.Ｙｅｎ、とＰ.-Ｃ.Ｓｈｉｈにより報告された“電磁互換性規定を満足させるためのＣＭＯＳ集積回路のシステムレベルＥＳＤ保護のためのオンチップトランジェント検出回路”で提案されている。図２を参照されたい。図２に上述の論文のＥＳＤ検出回路を示す。
【０００８】
図２に示すように、キャパシタＣｐ１とＣｐ２は夫々システムがＥＳＤ事象を受ける場合に、ＶＤＤとＶＳＳ上に発生する速いトランジェントを検出するために使用される。その結果、図２の回路はシステムレベルのＥＳＤノイズを検出することができ、ＥＳＤトランジェント事象を伝達するため、出力信号を電源オン／リセット内部回路へ伝送する。内部回路がＥＳＤとトランジェントノイズを処理した後、検出回路を再度リセットすることができる。
【０００９】
従来技術で、検出回路はシステムレベルＥＳＤトランジェントノイズを結合するため、受動装置（キャパシタＣｐ１とＣｐ２）を使用する。しかし受動装置によりＥＳＤトランジェントノイズを結合するためのこの技術は、例えば内臓コネクタの寄生キャパシタのようなシステム上の寄生負荷により激しく影響される。
【発明の開示】
【００１０】
上記問題を解決するため、本発明の範囲は、トランジェントノイズ電圧レベルを判定できるトランジェントノイズ検出回路を提供することである。
【００１１】
本発明による一実施例はＥＳＤ検出回路である。ＥＳＤ検出回路はＥＳＤ電圧レベルを検出するために使用される。ＥＳＤ検出回路はトリガ回路、整流回路、及び制御装置を備える。
【００１２】
トリガ回路は電源レールとアースノード間に接続される。トリガ回路がトランジェントノイズを受信すると、トリガ回路はトリガ信号を発生させる。整流回路はトリガ回路、電源レール、及びアースノードへ接続される。整流回路は直列接続される整流回路、及び電流制御ユニットを備える。
【００１３】
実際の適用では、整流ユニットはシリコン制御整流器（ＳＣＲ）装置を備え、電流制限ユニットは少なくとも１つのＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）装置を備える。
【００１４】
整流ユニットがトリガ回路からトリガ信号を受信すると、整流ユニットはトリガ信号により起動される。制御装置は整流ユニットと電流制限ユニット間の検出ノードへ接続される。制御装置は検出ノード電圧に基づきＥＳＤ電圧レベルを決定するために使用される。
【００１５】
従来技術に比較して、本発明によるトランジェントノイズ検出回路は、速いノイズトランジェント事象を検出するため、従来技術の受動装置に代わり、ＳＣＲ装置と電流制限ＭＯＳＦＥＴ装置を組み合わせる。従って、本発明によるトランジェントノイズ検出回路はシステム上の寄生負荷による影響を防止することができる。
【００１６】
また、トランジェントノイズ検出回路はＥＳＤ電圧レベルを検出できるので、続く回路はＥＳＤ保護方針を提供するため、対応する測定を実施することができる。更に、構造と構成単位が極めて簡易なので、本発明によるトランジェントノイズ検出回路は容易に実施することができる。
【００１７】
本発明の利点と精神は付属図面と共に以下の説明により理解されるだろう。
【発明を実施するための最良の形態】
【００１８】
本発明はトランジェントノイズ電圧レベルを測定できるトランジェントノイズ検出回路を提供する。事実、トランジェントノイズ電圧源はＥＳＤ電圧又はＥＦＴ電圧に類似する。
【００１９】
本発明による第１実施例はＥＳＤ検出回路である。図３（Ａ）を参照されたい。図３（Ａ）は本発明の第１実施例におけるＥＳＤ検出回路の基本構造を示す。図３（Ａ）に示すように、ＥＳＤ検出回路２はトリガ回路２２、整流回路２４、及び制御装置２６を備える。整流回路２４は整流ユニット２４２と電流制限ユニット２４４を備える。そして整流ユニット２４２と電流制限ユニット２４４は直列に接続される。
【００２０】
実際の適用で、整流ユニット２４２はシリコン制御整流（ＳＣＲ）装置を備え、電流制限ユニット２４４は少なくとも１つのＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）装置を備える。例えば、電流制限ユニット２４４は、直列に接続される３つのＮＭＯＳを備えるＮＭＯＳスタックである。
【００２１】
トリガ回路２２は電源レール（ＶＤＤ）とアースノード間に接続される。トリガ回路２２がトランジェントノイズを受信すると、トリガ回路２２はトリガ信号を発生させる。事実、トリガ回路２２を使用してＳＣＲ装置のような整流ユニット２４２を起動することができる。そして、トリガ回路２２は抵抗、キャパシタ、及びインバータを備える。更に、トリガ回路２２は、抵抗、キャパシタ、及び直列に接続される複数のインバータを備えるインバータチェーンも備える。
【００２２】
図３（Ａ）に示すように、整流回路２４の整流ユニット２４２はトリガ回路２２と電源レールへ接続される。整流ユニット２４２がトリガ回路２２からトリガ信号を受信すると、整流ユニット２４２はトリガ信号により起動される。更に、整流回路２４の電流制限ユニット２４４は整流ユニット２４２とアースノードへ接続される。電流制限ユニット２４４は提案された検出回路の全電力消費を制御することができる。
【００２３】
図３（Ａ）に示すように、制御装置２６は検出ノードＤへ接続される。検出ノードＤは整流ユニット２４２と電流制限ユニット２４４の間のノードである。制御装置２６は検出ノードＤの電圧を検出し、次に検出ノードＤの電圧に基づきＥＳＤ電圧レベルを決定する。
【００２４】
実際の適用で、もし制御装置２６が決定するＥＳＤ電圧レベルが異常に高いならば、制御装置２６は、システム装置のより高い電磁互換（ＥＭＣ）ロバスト性に対する内部回路を直ちに再起動又は再始動させることができる。従って、本発明によるＥＳＤ検出回路２はシステム装置に対してノイズ検出機能を提供することができる。
【００２５】
図４（Ａ）を参照されたい。図４（Ａ）は図３（Ａ）に示すＥＳＤ検出回路の詳細図を示す。図４（Ａ）に示すように、トリガ回路２２はインバータＩＮＶと、直列に接続される抵抗Ｒと、キャパシタＣを備えるＲＣユニットを備える。ＲＣユニットは電源レールとアースノードへ接続される。インバータＩＮＶは電源レール、アースノード、整流ユニット２４２、及び抵抗ＲとキャパシタＣの間のノードへ接続される。もしＲＣユニットが電源レールからトランジェントノイズを受信すると、ＲＣユニットはＲＣ遅延信号を発生させる。次に、インバータＩＮＶはＲＣユニットからＲＣ遅延信号を受信し、そしてＲＣ遅延信号に応じたトリガ信号を発生させる。
【００２６】
実際の適用では、トリガ信号２２はインバータユニットとＲＣユニットを備える。例えば、インバータチェーンは直列に接続される４つのインバータを備え、そしてＲＣユニットは直列に接続される抵抗Ｒと、キャパシタＣを備える。事実、トリガ回路２２の構造はこの実施例によって限定されない。それはトリガ回路２２に対しなお他の可能な構造を有する。
【００２７】
図４（Ａ）に示すように、整流回路２４の整流ユニット２４２はＳＣＲ装置であり、そして電流制限ユニット２４４はＮＭＯＳ装置Ｍｎ１である。ＳＣＲ装置２４２はトリガ回路２２のインバータＩＮＶと電源レールへ接続される。ＮＭＯＳ装置Ｍｎ１と整流ユニット２４２は直列に接続され、そしてＮＭＯＳ装置Ｍｎ１もアースノードへ接続される。トリガ信号がインバータＩＮＶにより発生された後、ＳＣＲ装置２４２はインバータＩＮＶからトリガ信号を受信する。次に、ＳＣＲ装置２４２はトリガ信号により起動される。
【００２８】
次に、図４（Ａ）に示す制御装置２６について論ずる。図４（Ａ）に示すように、制御装置２６は検出ノードＤとＮＭＯＳ装置Ｍｎ１のゲート端子へ接続される。検出ノードＤはＳＣＲ装置２４２とＮＭＯＳ装置Ｍｎ１の間のノードである。制御装置２６は、検出ノードＤの電圧を検出し、次に検出ノードＤの電圧に基づき、ＥＳＤ電圧レベルを決定するために使用される。
【００２９】
更に、ＥＳＤ検出回路２をリセットするため、制御装置２６はリセット信号を発生させ、そしてリセットノードＦを介してＮＭＯＳ装置Ｍｎ１のゲート端子へリセット信号を伝送する。次に、ＮＭＯＳ装置Ｍｎ１はオフになり、ＳＣＲ装置２４２を流れる電流はその保持電流（Ｉｈ）以下に低下する。そのため、ＳＣＲ装置２４２は不充分な保持電流（Ｉｈ）のため、オフになる。その結果、ＥＳＤ検出回路２はリセットされ、そして別のトランジェントノイズ事象の検出に備える。
【００３０】
実際の適用では、制御装置２６は、更に続く回路に接続され、そして続く回路は制御装置２６からＥＳＤ電圧レベルを受信する。ＥＳＤ電圧レベルに基づき、続く回路は対応する測定を実施し、そして柔軟なＥＳＤ保護方針を提供することができる。
【００３１】
本発明による第２実施例もＥＳＤ検出回路である。図３（Ｂ）を参照されたい。図３（Ｂ）は本発明による第２実施例のＥＳＤ検出回路の基本構造を示す。図３（Ｂ）に示すように、ＥＳＤ検出回路３はトリガ回路３２、整流回路３４、及び制御装置３６を備える。整流回路３４は整流ユニット３４２と電流制限ユニット３４４を備える。そして、整流ユニット３４２と電流制限ユニット３４４は直列に接続される。
【００３２】
実際の適用で、整流ユニット３４２はＳＣＲ装置を備え、そして電流制限ユニット３４４は少なくとも１つのＭＯＳＦＥＴ装置を備える。例えば、電流制限ユニット３４４は直列に接続される４つのＰＭＯＳを備えるＰＭＯＳスタックである。
【００３３】
整流ユニット３４２はトリガ回路３２とアースノードへ接続され、そして電流制限ユニット３４４は電源レール（ＶＤＤ）と整流ユニット３４２へ接続されることは注目すべきである。制御装置３６は検出ノードＥへ接続される。検出ノードＥは整流ユニット３４２と電流制限ユニット３４４の間のノードである。制御装置３６は検出ノードＥの電圧を検出し、次に検出ノードＥの電圧に基づき、ＥＳＤ電圧レベルを決定する。
【００３４】
図４（Ｂ）を参照されたい。図４（Ｂ）は図３（Ｂ）のＥＳＤ検出回路の詳細図を示す。図４（Ｂ）に示すように、トリガ回路３２はインバータＩＮＶと直列に接続される抵抗ＲとキャパシタＣを備えるＲＣユニットを備える。ＲＣユニットは電源レールとアースノードへ接続される。インバータＩＮＶは電源レール、アースノード、整流ユニット２４２、及び抵抗ＲとキャパシタＣの間のノードへ接続される。もしＲＣユニットが電源レールからトランジェットノイズを受信すると、ＲＣユニットはＲＣ遅延信号を発生させる。次に、インバータＩＮＶはＲＣユニットからＲＣ遅延信号を受信し、そしてＲＣ遅延信号に応じてトリガ信号を発生させる。
【００３５】
実際の適用で、トリガ回路３２はインバータチェーンとＲＣユニットを備える。例えば、インバータチェーンは直列に接続される５つのインバータを備え、ＲＣユニットは直列に接続される抵抗ＲとキャパシタＣを備える。
【００３６】
図４（Ｂ）に示すように、整流回路３４の整流ユニット３４２はＳＣＲ装置であり、そして電流制限ユニット３４４はＰＭＯＳ装置Ｍｐ１である。ＳＣＲ装置３４２はトリガ回路３２のインバータＩＮＶとアースノードへ接続される。ＰＭＯＳ装置ＭＰ1と整流ユニット３４２は直列に接続され、そしてＰＭＯＳ装置Ｍｐ１も電源レールへ接続される。トリガ信号がインバータＩＮＶにより発生された後、ＳＣＲ装置３４２はインバータＩＮＶからトリガ信号を受信する。次に、ＳＣＲ装置３４２はトリガ信号により起動される。
【００３７】
図４（Ｂ）に示すように、制御装置３６は検出ノードＥとＰＭＯＳ装置Ｍｐ１のゲート端子へ接続される。検出ノードＥはＳＣＲ装置３４２とＰＭＯＳ装置Ｍｐ１の間のノードである。この実施例で、制御装置３６は検出ノードＥの電圧を検出し、次に検出ノードＥの電圧に基づき、ＥＳＤ電圧レベルを決定するために使用される。
【００３８】
実際の適用で、もし制御装置３６が決定するＥＳＤ電圧が異常であれば、制御装置３６はシステム装置のより高いＥＭＣロバスト性のため、内部回路を直ちに再起動又は再始動させることができる。従って、本発明によるＥＳＤ検出回路３はシステム装置に対しノイズ検出機能を提供することができる。
【００３９】
要約すると、本発明によるトランジェントノイズ検出回路は、速いノイズトランジェント事象を検出するため、従来技術における受動装置に代わり、ＳＣＲ装置と電流制限ＭＯＳＦＥＴ装置を組み合わせることができる。従って、トランジェントノイズ検出回路はシステムへの寄生負荷による影響を防止することができる。
【００４０】
更に、本発明によるトランジェントノイズ検出回路は、ＥＳＤ事象の発生のみならず、ＥＳＤ電圧レベルも検出することができる。ＥＳＤ電圧レベルに基づき、続く回路は対応する測定を行うことができ、柔軟なＥＳＤ保護方針を提供できる。更に、構造とその中のユニットは全く簡単であるので、本発明によるトランジェントノイズ検出回路を容易に実施することができる。
【００４１】
上記例と説明で、本発明の特徴と精神を希望的によく記述する。当業者は、装置の多くの修正と変更は本発明の教示を維持しながら行われることが直ちに理解されるだろう。従って上記開示は付属の特許請求の範囲によってのみ限定されると解釈されるべきである。
【図面の簡単な説明】
【００４２】
【図１】従来技術におけるＩＣチップのシステムレベルＥＳＤ検出回路と内部回路の接続関係を示す。
【図２】従来技術におけるＥＳＤ検出回路例を示す。
【図３（Ａ）】本発明による第１実施例のＥＳＤ検出回路の基本構造を示す。
【図３（Ｂ）】本発明による第２実施例のＥＳＤ検出回路の基本構造を示す。
【図４（Ａ）】図３（Ａ）のＥＳＤ検出回路の詳細図を示す。
【図４（Ｂ）】図３（Ｂ）のＥＳＤ検出回路の詳細図を示す。
【符号の説明】
【００４３】
2、16：ＥＳＤ検出回路
3：検出回路
12：電源オン／リセット回路
14：内部回路
22、32：トリガ回路
24、34：整流回路
26、36：制御装置
242、342：整流ユニット
244、344：電流制限ユニット
【図１】
2010041020.tif 000003
【図２】
2010041020.tif 000004
【図３（Ａ）】
2010041020.tif 000005
【図３（Ｂ）】
2010041020.tif 000006
【図４（Ａ）】
2010041020.tif 000007
【図４（Ｂ）】
2010041020.tif 000008