(57)【要約】【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。【解決手段】ＧａＮ系電界効果トランジスタ（ＭＯＳＦＥＴ）１００は、基板１０１上に、ｐ−ＧａＮからなるチャネル層１０４、電子供給層１０６、電子供給層よりもバンドギャップエネルギーが小さい表面層１０７を順次積層し、電子供給層および表面層の一部をチャネル層に到る深さまで除去してリセス部１０８を形成したものである。表面層上には、リセス部を挟んでソース電極１０９およびドレイン電極１１０が形成され、表面層上およびチャネル層表面を含むリセス部内表面上にゲート絶縁膜１１１が形成され、さらにリセス部においてゲート絶縁膜上にはゲート電極１１２が形成されている。【選択図】図１
2010166027.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成されたｐ型またはアンドープのＧａＮ系化合物半導体材料からなるチャネル層と、
前記チャネル層上に形成され、前記チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系化合物半導体材料からなる電子供給層と、
前記電子供給層上に形成され、前記電子供給層よりバンドギャップエネルギーが小さいＧａＮ系化合物半導体材料からなる表面層と、
前記表面層上、および前記表面層と前記電子供給層の一部を除去して表出させた前記チャネル層の表面を底面とするリセス部の内表面上に形成された絶縁膜と、
前記リセス部の前記絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで形成され、前記チャネル層と電気的に接続されたソース電極及びドレイン電極と、
を備えることを特徴とするＧａＮ系電界効果トランジスタ。
【請求項２】
前記電子供給層と前記チャネル層との間に、前記電子供給層よりもバンドギャップエネルギーが小さく、前記チャネル層より不純物濃度の低いｐ型またはアンドープのＧａＮ系化合物半導体材料からなるドリフト層を備えていることを特徴とする請求項１に記載のＧａＮ系電界効果トランジスタ。
【請求項３】
前記表面層がｎ型またはアンドープのＧａＮであることを特徴とする請求項１または２に記載のＧａＮ系電界効果トランジスタ。
【請求項４】
前記表面層がAlxGa1-xNであり、前記電子供給層がAlyGa1-yN(ただし、x<y)であることを特徴とする請求項１乃至３のいずれか１項に記載のＧａＮ系電界効果トランジスタ。
【請求項５】
前記電子供給層がAlｚGa1-ｚN（０≦ｚ＜１）であり、Ａｌ組成比ｚが表面側に行くにつれて小さくなり、前記電子供給層の最表面において前記ｎ型またはアンドープのＧａＮからなる表面層となることを特徴とする請求項１乃至３のいずれか１項に記載のＧａＮ系電界効果トランジスタ。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物半導体からなるＧａＮ系電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、ハイパワー用、あるいは高周波用の半導体デバイスの材料として非常に期待されている。たとえば、ＡｌＧａＮ／ＧａＮヘテロ構造は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、高周波用デバイスとしてすでに実用化されている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、ハイパワー用スイッチング素子としての応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは、ゲートにバイアスが印加されていないときにドレイン電流が流れ、ゲートに負電圧を印加することによってドレイン電流が遮断されるノーマリオン型デバイスである。一方、ハイパワー用スイッチング素子においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアス（正電圧）が印加されていないときには電流が流れず、ゲートに正電圧を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【０００４】
ノーマリオフ型デバイスを実現するためには、ＭＯＳ構造を採用する必要があり、いくつかの研究機関で検討が進められている（例えば非特許文献１）。非特許文献１の構造では、ゲート・ドレイン間のn型層をイオン注入によって形成している。しかしながら、現状の技術ではイオン注入によって形成したn型層の抵抗を低くすることが困難であり、低抵抗と高耐圧の両立が困難であった。
【０００５】
一方、特許文献１には、ＡｌＧａＮなどからなる電子供給層をゲート部分においてチャネル層までエッチングし、チャネル層のエッチング表面上に絶縁層を形成してＭＯＳ構造とした電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。この構造では、ゲート−ドレイン間をＡｌＧａＮ／ＧａＮからなるヘテロ接合構造で形成しており、このヘテロ接合構造によって発生する２次元電子ガスは電子移動度が高いため、高耐圧を維持するために必要な低いシートキャリア密度であっても、オン抵抗の増大を防ぐことができる。すなわち、高耐圧と低オン抵抗の両立を実現するのに適した構造である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＷＯ  ０３／０７１６０７号公報
【非特許文献】
【０００７】
【非特許文献１】Huang  W,  Khan  T,  Chow  T  P:  Enhancement-Mode  n-Channel  GaN  MOSFETs  on  p  and  n-  GaN/Sapphire  substrates.  In:  18th  International  Symposium  on  Power  Semiconductor  Devices  and  ICs  (ISPSD)  2006  (Italy),  10-1.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＡｌＧａＮ／ＧａＮヘテロ接合構造は、印加電圧に対してドレイン電流が経時的に変化する「電流コラプス」と呼ばれる現象の影響を受け、ゲート−ドレイン間に高電圧をかけたあとのオン抵抗の増大、順方向通電時のオン抵抗の増大などの問題があった。
【０００９】
電流コラプスの原因としては、ＨＦＥＴのＡｌＧａＮ層と表面保護膜の間の界面準位や、素子を構成する半導体層内の深いエネルギー準位が影響していると考えられている。
【００１０】
本発明は、上記に鑑みてなされたものであって、低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、請求項１に記載の発明は、基板と、前記基板の上に形成されたｐ型またはアンドープのＧａＮ系化合物半導体材料からなるチャネル層と、前記チャネル層上に形成され、前記チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系化合物半導体材料からなる電子供給層と、前記電子供給層上に形成され、前記電子供給層よりバンドギャップエネルギーが小さいＧａＮ系化合物半導体材料からなる表面層と、前記表面層上、および前記表面層と前記電子供給層の一部を除去して表出させた前記チャネル層の表面を底面とするリセス部の内表面上に形成された絶縁膜と、前記リセス部の前記絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで形成され、前記チャネル層と電気的に接続されたソース電極及びドレイン電極と、を備えることを特徴とするＧａＮ系電界効果トランジスタである。
【００１２】
請求項２に記載の発明は、前記電子供給層と前記チャネル層との間に、前記電子供給層よりもバンドギャップエネルギーが小さく、前記チャネル層より不純物濃度の低いｐ型またはアンドープのＧａＮ系化合物半導体材料からなるドリフト層を備えていることを特徴とするＧａＮ系電界効果トランジスタである。
【００１３】
請求項３に記載の発明は、前記表面層がｎ型またはアンドープのＧａＮであることを特徴とするＧａＮ系電界効果トランジスタである。
【００１４】
請求項４に記載の発明は、前記表面層がAlxGa1-xNであり、前記電子供給層がAlyGa1-yN(ただし、x<y)であることを特徴とするＧａＮ系電界効果トランジスタである。
【００１５】
請求項５に記載の発明は、前記電子供給層がAlｚGa1-ｚN（０≦ｚ＜１）であり、Ａｌ組成比ｚが表面側に行くにつれて小さくなり、前記電子供給層の最表面において前記ｎ型またはアンドープのＧａＮからなる表面層となることを特徴とするＧａＮ系電界効果トランジスタである。
【発明の効果】
【００１６】
本発明によれば、ＧａＮ系化合物半導体からなる半導体層と絶縁膜との間の表面準位密度を低減することができるため、電流コラプス現象の影響の少ない高耐圧・低抵抗のＧａＮ系電界効果トランジスタを実現できる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図３】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図４】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図５】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図６】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図７】第２実施形態に係るＭＯＳＦＥＴの模式的な断面図である。
【図８】第３実施形態に係るＭＯＳＦＥＴの模式的な断面図である。
【図９】第４実施形態に係るＭＯＳＦＥＴの模式的な断面図である。
【図１０】第５実施形態に係るＭＯＳＦＥＴの模式的な断面図である。
【発明を実施するための形態】
【００１８】
以下に、図面を参照して本発明に係るＧａＮ系電界効果トランジスタおよびＧａＮ系電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態に係るＧａＮ系ＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３と、ｐ−ＧａＮからなるチャネル層１０４が形成されている。チャネル層１０４上には、アンドープＧａＮ（ｕ−ＧａＮ）からなるドリフト層１０５と、ドリフト層１０５のＧａＮ系半導体材料よりバンドギャップエネルギーが大きいＡｌＧａＮからなる電子供給層１０６と、ｕ−ＧａＮからなる表面層１０７を順次積層し、ドリフト層１０５、電子供給層１０６および表面層１０７の一部をチャネル層１０４に到る深さまで除去して開口部を設け、リセス部１０８を形成したものである。
【００２０】
表面層１０７上には、リセス部１０８を挟んでソース電極１０９およびドレイン電極１１０が形成されている。表面層１０７上とチャネル層１０４の表面１０４ａを含むリセス部１０８の内表面上とには、ＳｉＯ２などからなるゲート絶縁膜１１１が形成され、さらにリセス部１０８におけるゲート絶縁膜１１１上にはゲート電極１１２が形成されている。なお、図面上ではリセス部１０８内におけるチャネル層１０４の表面１０４ａはチャネル層１０４の上面近傍に位置しているが、その表面１０４ａの深さについてはチャネル層１０４内で適宜設定することができる。また、ゲート絶縁膜１１１の表面層１０７上の部分は、表面保護膜に相当する。
【００２１】
このように、ＭＯＳＦＥＴ１００では、電子供給層１０６は、ゲート絶縁膜１１１直下のチャネル層１０４、ゲート絶縁膜１１１およびゲート電極１１２で構成されるＭＯＳ構造のゲート部を挟んで互いに離隔された第１の電子供給層１０６ａと第２の電子供給層１０６ｂとを有する。チャネル層１０４と第１の電子供給層１０６ａの間、およびチャネル層１０４と第２の電子供給層１０６ｂとの間には、チャネル層１０４よりも不純物密度の低いｐ型またはアンドープのＧａＮ系化合物半導体材料からなるドリフト層１０５がそれぞれ形成されている。
【００２２】
このＭＯＳＦＥＴ１００では、ゲート部の左右のドリフト層１０５の表面には、第１の電子供給層１０６ａ，第２の電子供給層１０６ｂがそれぞれヘテロ接合しているため、界面近傍には２次元電子ガス層１３０が形成される。そのため、２次元電子ガス層１３０がキャリアとなってドリフト層１０５は導電性を示すようになる。この２次元電子ガス層１３０によって、チャネルの抵抗、即ちＭＯＳＦＥＴ１００のオン抵抗を小さくすることができる。
【００２３】
また、このＭＯＳＦＥＴ１００では、チャネル層１０４のゲート電極１１２直下の領域では、電子供給層１０６が存在しないため、２次元電子ガス層が形成されていない。ゲート電極１１２に閾値以上の正電圧を印加すると、ゲート電極１１２直下のチャネル層１０４に反転層１４０が形成される。この反転層１４０が、ゲート部の左右に形成された２次元電子ガス層１３０と連結されてドレイン電流が流れるようになっている。このようにして、ノーマリオフ型の電界効果トランジスタの動作が得られる。
【００２４】
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図２〜６は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。
【００２５】
はじめに、図２に示すように、（１１１）面を主表面とするＳｉからなる基板１０１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ３とを、それぞれ導入し、成長温度１０５０℃で、基板１０１上に、バッファ層１０３、ｐ−ＧａＮからなるチャネル層１０４を順次エピタキシャル成長させる。なお、チャネル層１０４に対するｐ型のドーピング源としてビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１７ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。
【００２６】
つぎに、ＴＭＧａとＮＨ３とを、それぞれ導入し、成長温度１０５０℃で、チャネル層１０４上にアンドープＧａＮからなるドリフト層１０５をエピタキシャル成長させる。つぎに、ＴＭＡｌとＴＭＧａとＮＨ３とを、それぞれ導入し、ドリフト層１０５上にＡｌ組成が２５％程度のＡｌＧａＮからなる電子供給層１０６をエピタキシャル成長させる。つぎに、ＴＭＧａとＮＨ３とを、それぞれ導入し、電子供給層１０６上に表面層１０７をエピタキシャル成長させる。
【００２７】
なお、上記において、バッファ層１０３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層積層したものとする。また、ＡｌＮ層１０２、チャネル層１０４、ドリフト層１０５、電子供給層１０６、表面層１０７の厚さは、それぞれ１００ｎｍ、５００ｎｍ、１００ｎｍ、２０ｎｍ、２０ｎｍとする。
【００２８】
つぎに、図３に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、表面層１０７上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層１２０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部１２０ａを形成する。
【００２９】
つぎに、図４に示すように、マスク層１２０をマスクとして、Ｃｌ２ガスを用いてチャネル層１０４、ドリフト層１０５、電子供給層１０６および表面層１０７の一部をエッチングにより除去して、底面がチャネル層の表面近傍に達するリセス部１０８を形成する。
【００３０】
つぎに、図５に示すように、マスク層１２０を除去し、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、表面層１０７上と、チャネル層１０４の表面１０４ａを含むリセス部１０８の内表面とにＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１１１を形成する。
【００３１】
つぎに、図６に示すように、リセス部１０８の左右の表面層１０７に対応する部分のゲート絶縁膜１１１の一部をフッ酸で除去し、リフトオフ法を用いて表面層１０７上にソース電極１０９およびドレイン電極１１０を形成する。なお、ソース電極１０９、ドレイン電極１１０は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０９、ドレイン電極１１０を形成後、６００℃、１０分のアニールを行なう。
【００３２】
つぎに、リフトオフ法を用いて、リセス部１０８にＴｉ／Ａｌ構造のゲート電極１１２を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。
以上の工程によって本発明の第１実施形態に係るＭＯＳＦＥＴ１００を製造することができる。
【００３３】
本発明の第１実施形態に係るＭＯＳＦＥＴ１００は、以下の作用効果を奏する。
電子供給層１０６上に、電子供給層１０６のＧａＮ系半導体材料よりバンドギャップエネルギーが小さいＧａＮ系化合物半導体材料からなる表面層１０７が形成され、この表面層１０７上に絶縁膜（ゲート絶縁膜１１１の表面層１０７上の部分）が形成されている。このため、電子供給層１０６上に絶縁膜が直接形成されている場合と比べて界面準位密度が低減され、電流コラプスの発生を抑制することができる。従って、耐圧が高く、オン抵抗が低く、電流コラプスによる特性変動の影響を受けにくい電界効果トランジスタを実現できる。
【００３４】
また、表面層１０７と電子供給層１０６の一部を除去して表出させたチャネル層１０４の表面を底面とするリセス部の内表面上に絶縁膜（ゲート絶縁膜１１１）を形成しているので、ゲート部分の両側では、電子供給層１０６とチャネル層１０４のヘテロ接合界面直下に高濃度の２次元電子ガス層１３０が形成され、チャネルの抵抗、即ち電界効果トランジスタのオン抵抗を小さくする効果がある。また、ゲート電極１１２直下のチャネル層１０４には、電子供給層１０６とのヘテロ接合構造が形成されないため、２次元電子ガス層が形成されていない。このためゲート電極１１２に正電圧が引加されていない場合、ゲート部分の両側に形成された２次元電子ガス層１３０は、互いに接続されていないため、ドレイン電流が流れることはない。ゲート電極１１２に順方向に閾値以上の電圧を印加すると、ゲート電極１１２直下のチャネル層１０４に反転層１４０が形成される。この反転層１４０が、ゲート部分の両側のチャネル層１０４に形成された２次元電子ガス層１３０と連結されてドレイン電流が流れるようになっている。これにより、ノーマリオフ型の電界効果トランジスタの動作が得られる。
【００３５】
また、ＭＯＳＦＥＴ１００は、電子供給層よりもバンドギャップエネルギーが小さく、チャネル層より不純物濃度の低いｐ型またはアンドープのＧａＮ系化合物半導体材料からなるドリフト層が電子供給層とへテロ接合し、ドリフト層の表面近傍に、高濃度の２次元電子ガス層が形成される。ここで、ドリフト層は、チャネル層よりもｐ型の不純物濃度が低いため、チャネルの抵抗、即ち電界効果トランジスタのオン抵抗を更に小さくすることができ、低いオン抵抗と、高速のスイッチング動作とを実現できる。
【００３６】
（第２実施形態）
つぎに、本発明の第２実施形態に係るＭＯＳＦＥＴについて説明する。図７は、本発明の第２実施形態に係るＭＯＳＦＥＴの模式的な断面図である。図７に示すように、ＭＯＳＦＥＴ２００では、表面層２０７はｎ型ＧａＮからなっている。ＭＯＳＦＥＴ２００のその他の構成はＭＯＳＦＥＴ１００と同様である。このような表面層２０７を得るためには、エピタキシャル成長にあたって、ｎ型のドーピング源としてＳｉＨ４を用い、表面層２０７中のＳｉの濃度が１×１０１８ｃｍ−３程度となるようにＳｉＨ４の流量を調整する。
【００３７】
本発明の第２実施形態に係るＭＯＳＦＥＴ２００は、第１実施形態に加え、以下の作用効果を奏する。
ＭＯＳＦＥＴ２００は、絶縁膜１１１が形成される表面層２０７をｎ型にドーピングされたＧａＮ層とすることによって、ソース電極１０９またはドレイン電極１１０と表面層２０７との間のオーミック接触抵抗を低減することができる。
【００３８】
（第３実施形態）
つぎに、本発明の第３実施形態に係るＭＯＳＦＥＴ３００について説明する。図８は、本発明の第３実施形態に係るＭＯＳＦＥＴ３００の模式的な断面図である。このＭＯＳＦＥＴ３００では、表面層３０７がＡｌＧａＮからなっており、表面層３０７のＡｌ組成比は、ＡｌＧａＮからなる電子供給層３０６のＡｌ組成比よりも小さくなっている。ＭＯＳＦＥＴ３００のその他の構成は、第１実施形態のＭＯＳＦＥＴ１００と同様である。このような表面層３０７を得るためには、ドリフト層１０５上にＡｌ組成比が２５％のＡｌＧａＮからなる電子供給層３０６をエピタキシャル成長させ、さらに、電子供給層３０６上にＡｌ組成比が５％のＡｌＧａＮからなる表面層３０７をエピタキシャル成長させる。
【００３９】
本発明の第３実施形態に係るＭＯＳＦＥＴ３００は、第１実施形態に加え、以下の作用効果を奏する。
表面層３０７として電子供給層３０６よりもＡｌ組成比が小さいＡｌＧａＮを用いることで、表面層３０７とゲート絶縁膜１１１間の界面準位が低減され、電流コラプスを低減することができる。表面層３０７として用いるＡｌＧａＮのＡｌ組成比は、０％より大きく、１５％以下が好ましい。
【００４０】
（第４実施形態）
つぎに、本発明の第４実施形態に係るＭＯＳＦＥＴ４００について説明する。図９は、本発明の第４実施形態に係るＭＯＳＦＥＴ４００の模式的な断面図である。図９に示すように、ＭＯＳＦＥＴ４００では、電子供給層４０６が基板１０１側から徐々にＡｌ組成比が小さくなるＡｌＧａＮからなっており、電子供給層４０６の表面側は表面層を兼ねている。つまり、電子供給層４０６がAlｚGa1-ｚN（０≦ｚ＜１）であり、Ａｌ組成比ｚが表面側に行くにつれて小さくなり、電子供給層４０６の最表面においてｎ型またはアンドープのＧａＮからなる表面層となっている。電子供給層４０６のＡｌ組成比ｚは、基板１０１側では、１５〜２５％であり、表面側では、０〜１５％であることが好ましい。このような電子供給層４０６は、成長時の原料ガスの流量を調整する、具体的には、経時的にＴＭＡｌの流量を減少させることで得ることができる。
【００４１】
このような構成とすることで、電子供給層４０６は、基板１０１側ではドリフト層とヘテロ接合構造を構成して２次元電子ガス層を発生させ、表面側では表面層をかねることで絶縁膜（ゲート絶縁膜１１１）との間の界面準位密度を低減することができる。
【００４２】
（第５実施形態）
つぎに、本発明の第５実施形態に係るＭＯＳＦＥＴについて説明する。図１０に示すように、第５実施形態に係るＭＯＳＦＥＴ５００では、ソース電極５０９およびドレイン電極５１０が形成される部分の表面層５０７が除去されて電子供給層５０６に達するリセス部が形成されている。ソース電極５０９およびドレイン電極５１０は、表面層５０７に形成されたリセス部内の電子供給層５０６表面に形成されているが、ＭＯＳＦＥＴ５００のその他の構成は第1実施形態のＭＯＳＦＥＴ１００と同様である。
【００４３】
このような構成とすることで、ソース電極５０９およびドレイン電極５１０は直接電子供給層５０６に接しているので、ソース電極およびドレイン電極のオーミック接触抵抗を低減するのに有利である。
また、本実施形態で記載したリセスオーミック構造を、上記第１〜４実施形態で記載した表面層構造と組み合わせることもできる。
【００４４】
また、ソース電極５０９およびドレイン電極５１０を形成するリセス部の深さは、少なくとも電子供給層５０６の表面に達していれば良いが、ドリフト層１０５まで達していても良い。この場合、ドリフト層１０５は、電子供給層５０６と比較してバンドギャップエネルギーが小さいため、各電極とオーミック接触を取りやすく、かつ、２次元電子ガス層１３０に近接して電極を形成することができるため、接触抵抗を更に低減することができる。
【００４５】
本発明のＧａＮ系電界効果トランジスタは、上記の構成に制限されず、従来用いられている様々な構成と組み合わせることができる。例えば、第５実施形態では、表面層をエッチングすることによって電子供給層に直接オーミック電極を形成し、接触抵抗を低減していたが、イオン注入法、拡散法、選択成長法等の方法によって表面層に高濃度のn型コンタクト領域を形成し、コンタクト領域上にソース電極およびドレイン電極を形成してもよい。
【００４６】
なお、この発明は以下のように変更して具体化することもできる。
本発明の各実施形態においては、ドリフト層と電子供給層の組み合わせとしてＡｌＧａＮ／ＧａＮを例にとって記載したが、これ以外にも、ＡｌＩｎＧａＮ／ＧａＮ、ＧａＮ／ＩｎＧａＮ、ＧａＮ／ＧａＮＡｓ、ＧａＮ／ＧａＩｎＮＡｓＰ、ＧａＮ／ＧａＩｎＮＰ、ＧａＮ／ＧａＮＰ、ＡｌＧａＮＩｎＮＡｓＰ／ＧａＮ、または、ＡｌＧａＮ／ＡｌＩｎＧａＮなどの材料系の組み合わせを適用することが可能である。
【００４７】
また、上記各実施形態では、チャネル層１０４がｐ−ＧａＮからなる場合について説明したが、これに限らず、アンドープのＧａＮからなる場合であっても同様の効果を得ることができる。なお、チャネル層１０４をアンドープのＧａＮによって形成した場合、不純物をドーピングしないため反転層１４０が形成される部分のキャリア移動度を高く保つことができるという顕著な効果を奏する。
【００４８】
また、チャネル層１０４、およびドリフト層１０５がいずれもアンドープのＧａＮの場合、ドリフト層１０５のカーボン濃度をチャネル層１０４のカーボン濃度よりも高い、所定の濃度にするように設定する。すなわち、チャネル層１０４のカーボン濃度は、移動度を高くするために、できるだけ低くすることが望ましい。一方、ドリフト層１０５のカーボン濃度は、ドリフト層１０５に形成される２次元電子ガスのキャリア濃度が、ゲート・ドレイン間の電界集中緩和のための最適値になるように設定する。ＧａＮ層中のカーボン濃度は、成長圧力を調整することによって、適宜設定することができる。
【００４９】
上記各実施形態において、２次元電子ガス層の移動度を向上させるため、ドリフト層と電子供給層間に例えばＡｌＮからなるスペーサ層を導入してもよい。
また、各実施形態においては、ゲート絶縁膜としてＳｉＯ２を例にとって記載したが、絶縁膜の材料としてはＳｉＯ２以外にもＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＴａＯｘ、ＳｉＮ、またはＳｉＯＮなどを用いることができる。さらにＳｉＯ２の成膜方法としてはＰＣＶＤ法を例にとって記載しているが、ＡＰＣＶＤ法、スパッタ法、ＥＣＲ-スパッタ法などの手法を用いることができる。
【００５０】
上記第１実施形態では、チャネル層１０４と第１の電子供給層１０６ａおよび第２の電子供給層１０６ｂとの間に、チャネル層１０４よりも不純物密度の低いｐ型またはアンドープのＧａＮ系化合物半導体からなるドリフト層１０５がそれぞれ形成されているが、本発明はこれに限定されない。つまり、上記各実施形態で説明したドリフト層が無く、ｐ型ＧａＮ系化合物半導体からなるチャネル層１０４上に直接、第１の電子供給層１０６ａおよび第２の電子供給層電子供給層１０６ｂがそれぞれ形成されている構成のＭＯＳＦＥＴにも本発明は適用可能である
【符号の説明】
【００５１】
１００〜５００  ＭＯＳＦＥＴ
１０１  基板
１０３  バッファ層
１０  チャネル層
１０４ａ  表面
１０５  ドリフト層
１０６、３０６,４０６，５０６  電子供給層
１０７、２０７、３０７、５０７  表面層
１０８  リセス部
１０９、５０９  ソース電極
１１０、５１０  ドレイン電極
１１１  ゲート絶縁膜
１１２  ゲート電極
１２０  マスク層
１２０a  開口部
１３０  ２次元電子ガス層
１４０  反転層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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