(57)【要約】【課題】ハーフブリッジ回路を駆動する際に、１つの信号入力で、ハイサイド及びローサイドの制御とデッドタイムの制御を可能とし、ＩＣのピン数を減らし、回路規模の削減を図る。【解決手段】制御集積回路ＩＣ１の出力端子ＯＵＴからは、発振信号に合わせて、ハイサイドの駆動レベル（５Ｖ）と、ローサイドの駆動レベル（１．５Ｖ）と、デッドタイムの設定レベル（グランドレベル）とからなる信号が出力させる。ドライバ集積回路ＩＣ２では、５Ｖのパルスでハイサイドのスイッチング素子を駆動し、１．５Ｖのパルスでローサイドのスイッチング素子を駆動し、グランドレベルのときには、ハイサイド及びローサイドの両方のスイッチング素子を停止させる。ハイサイドの駆動期間と、ローサイドの駆動期間と、デッドタイムの期間とを、外部結線３により１つの信号で設定できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を制御するドライバ集積回路において、
前記ハイサイドのスイッチング素子をオン／オフさせるハイサイドの駆動期間の設定と、前記ローサイドのスイッチング素子をオン／オフさせるローサイドの駆動期間の設定と、前記ハイサイドのスイッチング素子及び前記ローサイドの両方のスイッチング素子の停止期間の設定とを行うための１つの信号を入力する入力端子と、
前記ハイサイドのスイッチング素子を制御するハイサイドの出力端子と、
前記ローサイドのスイッチング素子を制御するローサイドの出力端子と、を有し、
前記ハイサイドの駆動期間の設定と、前記ローサイドの駆動期間の設定と、前記デッドタイムの設定とを、前記入力端子からの信号を受信して行うことを特徴とするドライバ集積回路。
【請求項２】
前記１つの信号を入力する入力端子の後段には、
前記ハイサイドのスイッチング素子を制御するハイサイド出力コンパレータと、
前記ローサイドのスイッチング素子を制御するローサイド出力コンパレータと、
前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方のスイッチング素子の停止を制御するストップコンパレータと、
が備えられることを特徴とする請求項１に記載のドライバ集積回路。
【請求項３】
前記ハイサイド出力コンパレータは、ヒステリシス特性のコンパレータで、第１及び第２の２つの閾値Ｖｔｈ１及びＶｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）を有し、
入力信号が前記第１の閾値Ｖｔｈ１以上になると、前記ハイサイドのスイッチング素子がオンとなる信号を出力し、前記入力信号が前記第２の閾値Ｖｔｈ２以下になると、前記ハイサイドのスイッチング素子がオフとなる信号を出力し、
前記入力信号が一旦前記第１の閾値Ｖｔｈ１以上になり前記ハイサイドのスイッチング素子がオンとなる信号を出力している場合は、前記第２の閾値Ｖｔｈ２から前記第１の閾値Ｖｔｈ１までの入力信号に対しては、前記ヒステリシス特性により前記ハイサイドのスイッチング素子のオンを維持するように動作することを特徴とする請求項２に記載のドライバ集積回路。
【請求項４】
前記ローサイド出力コンパレータは、ヒステリシス特性のコンパレータで、第３及び第４の２つの閾値Ｖｔｈ３及びＶｔｈ４（Ｖ１ｔｈ＞Ｖｔｈ２＞Ｖｔｈ３＞Ｖｔｈ４）を有し、
入力信号が前記第４の閾値Ｖｔｈ４以下になると、前記ローサイドのスイッチング素子がオンとなる信号を出力し、前記入力信号が前記第３の閾値Ｖｔｈ３以上になると、前記ローサイドのスイッチング素子がオフとなる信号を出力し、
前記入力信号が一旦前記第４の閾値Ｖｔｈ４以下になり前記ローサイドのスイッチング素子をオンとなる信号を出力している場合は、前記第４の閾値Ｖｈｔ４から前記第３の閾値Ｖｔｈ３までの入力信号に対しては、前記ヒステリシス特性により前記ローサイドのスイッチング素子のオンを維持するように動作することを特徴とする請求項２又は３に記載のドライバ集積回路。
【請求項５】
前記ストップコンパレータは、第５の閾値Ｖｔｈ５（Ｖｔｈ４≧Ｖｔｈ５）を有し、
入力信号が前記第５の閾値Ｖｔｈ５以下になると、前記ローサイドのスイッチング素子及び前記ハイサイドのスイッチング素子の両方が停止となるような信号を出力し、
前記入力端子からの入力が前記第５の閾値Ｖｔｈ５を越えると、前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方の停止を解除するような信号を出力することを特徴とする請求項２乃至４の何れかに記載のドライバ集積回路。
【請求項６】
前記ハイサイド出力コンパレータの出力側に接続され、前記ストップコンパレータにより開閉される第１のＡＮＤゲートと、
前記ローサイド出力コンパレータの出力側に接続され、前記ストップコンパレータにより開閉される第２のＡＮＤゲートと、を有し、
前記ストップコンパレータにより前記第１及び第２のＡＮＤゲートを開閉させて、前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子の両方のスイッチング素子の停止を制御することを特徴とする請求項２から５の何れかに記載のドライバ集積回路。
【請求項７】
前記ローサイド出力コンパレータの第４の閾値Ｖｔｈ４と、前記ストップコンパレータの第５の閾値Ｖｔｈ５とを等しく設定したときには（Ｖｔｈ４＝Ｖｔｈ５）、
前記入力信号が前記第５の閾値Ｖｔｈ５（Ｖｔｈ４＝Ｖｔｈ５）以下になると、前記ストップコンパレータは、前記ハイサイド及び前記ローサイドのスイッチング素子の両方がオフとなる信号を第１及び第２のＡＮＤゲートに出力して前記第１及び前記第２のＡＮＤゲートを閉じ、
前記ローサイド出力コンパレータが前記ローサイドのスイッチング素子をオンさせる信号を出力しているにも関わらず、前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子との両方をオフ動作させることを特徴とする請求項６に記載のドライバ集積回路。
【請求項８】
直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を制御するドライバ集積回路に信号を送信する出力回路において、
前記ハイサイドのスイッチング素子をオン／オフさせるハイサイドの駆動期間の設定と、前記ローサイドのスイッチング素子をオン／オフさせるローサイドの駆動期間の設定と、前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方の停止期間の設定とを行うための１つの信号を送信する出力端子を有することを特徴とする出力回路。
【請求項９】
発振信号が入力されるトーテンポール回路と、
前記トーテンポール回路の出力のＬレベルを前記ローサイドの駆動期間の設定電圧にクランプするクランプ回路と、
前記トーテンポール出力回路の出力をＧＮＤレベルに引き下げるスイッチング素子と、を有し、
前記発振信号により前記トーテンポール出力回路を駆動させ、前記トーテンポール回路の出力のＨレベルで前記ハイサイドの駆動期間の設定電圧を出力させ、前記トーテンポール回路の出力のＬレベルで前記ローサイドの駆動期間の設定電圧とを出力させると共に、
前記スイッチング素子をオンさせて、前記トーテンポール出力回路をＧＮＤレベルに引き下げて、前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方のオフ期間の設定電圧を出力させることを特徴とする請求項８に記載の出力回路。
【請求項１０】
直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を駆動するためのハーフブリッジ回路の駆動装置において、
前記ハーフブリッジ回路を制御するための制御回路の出力回路として請求項８乃至９に記載の出力回路を用い、前記ハーフブリッジ回路を駆動するための制御回路のドライバ回路として請求項１乃至７に記載のドライバ集積回路を用いることを特徴とするハーフブリッジ回路の駆動装置。
【請求項１１】
直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を備えた放電灯点灯装置において、
前記ハーフブリッジ回路を制御するための制御回路の出力回路として請求項８乃至９に記載の出力回路を用い、前記ハーフブリッジ回路を駆動するための制御回路のドライバ回路として請求項１から７の何れかに記載のドライバ集積回路を用いることを特徴とする放電灯点灯装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子を交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を駆動するための集積回路および、このようなドライバ集積回路に信号を送信する出力回路、ハーフブリッジ回路の駆動装置及び放電灯点灯装置に関する。
【背景技術】
【０００２】
直流電源の両端に直列接続された２つのスイッチング素子を交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ接続のインバータ回路においては、２つのスイッチング素子をオン／オフさせるスイッチング素子用のドライバ集積回路が用いられる。このスイッチング素子用のドライバ集積回路では、デッドタイムの生成期間を設け、両方のスイッチング素子が同時オンして破壊するのを防止するためのロジックが必要となる（例えば、特許文献１参照）。
【０００３】
従来では、ドライバ集積回路により、２つのスイッチング素子をドライブし、且つ、デッドタイムを自在にコントロールする場合、スイッチング素子用のドライバ集積回路に送る発振信号をハイサイド用とローサイド用の２つの信号に分けた制御がなされている（例えば、特許文献２及び特許文献３参照）。
【特許文献１】特開２００６−８１３９２号公報
【特許文献２】特開平８−６５１４３号公報
【特許文献３】特開２００７−１０９６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、従来の方式では、ドライバ集積回路で２つのスイッチング素子を交互にオン／オフさせるようにドライブし、且つ、デッドタイムを自在にコントロールする場合、ドライバ集積回路に送る信号を、ハイサイド用とローサイド用との２つの信号に分けて制御がなされているために、最低でも、ドライバ集積回路の入力として、２つの端子が必要になり、小型化に障害となるという問題が生じている。
【０００５】
また、従来のドライブ用の集積回路では、安全性を担保するために、ハイサイド、ローサイド両方のオン信号が入力された場合に、スイッチング素子が同時にオンになってしまう破壊モードを回避するために、ハイサイドとローサイドの双方にオン信号が入力された場合には、同時にオンすることを防止するためのロジックが必要になり、回路が複雑になるという問題が生じている。
【０００６】
そこで、本発明は、上述の課題に鑑みてなされたものであり、１つの信号入力で、ハイサイドとローサイドの２つのスイッチング素子のコントロールと、デッドタイムのコントロールを行うことができ、しかも、ＩＣのピン数を減らし、小型軽量化を図ることができるドライバ集積回路、および、このようなドライバ集積回路に信号を送信する出力回路、ハーフブリッジ回路の駆動装置及び放電灯点灯装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題を解決するために、以下の事項を提案している。
【０００８】
（１）本発明は、直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を制御するドライバ集積回路において、前記ハイサイドのスイッチング素子をオン／オフさせるハイサイドの駆動期間の設定と、前記ローサイドのスイッチング素子をオン／オフさせるローサイドの駆動期間の設定と、前記ハイサイドのスイッチング素子及び前記ローサイドの両方のスイッチング素子の停止期間の設定とを行うための１つの信号を入力する入力端子と、前記ハイサイドのスイッチング素子を制御するハイサイドの出力端子と、前記ローサイドのスイッチング素子を制御するローサイドの出力端子と、を有し、前記ハイサイドの駆動期間の設定と、前記ローサイドの駆動期間の設定と、前記デッドタイムの設定とを、前記入力端子からの信号を受信して行うことを特徴とするドライバ集積回路を提案している。
【０００９】
この発明によれば、ハイサイドの駆動期間の設定と、ローサイドの駆動期間の設定と、デッドタイムの設定とを１つの信号を入力して行い、入力端子のピン数を減らすことができ、回路の小型、軽量化を図ることができる。
【００１０】
（２）本発明は、（１）のドライバ集積回路について、前記１つの信号を入力する入力端子の後段には、前記ハイサイドのスイッチング素子を制御するハイサイド出力コンパレータと、前記ローサイドのスイッチング素子を制御するローサイド出力コンパレータと、前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方のスイッチング素子の停止を制御するストップコンパレータと、が備えられることを特徴とするドライバ集積回路を提案している。
【００１１】
この発明によれば、ハイサイドのコンパレータと、ローサイドのコンパレータと、ストップコンパレータとが分かれている。そして、ストップコンパレータにより、入力端子からの信号が閾値以下なら、ハイサイドのスイッチング素子とローサイドのスイッチング素子との両方のスイッチング素子を停止させることができる。また、ハイサイドのコンパレータと、ローサイドのコンパレータとが分かれているので、１つの入力信号で、ハイサイドとローサイドの２つのスイッチング素子を駆動させることができると共に、入力電圧による切り替えについても、両方のスイッチング素子をオフさせる電圧帯を設けることができる。このため、ノイズによる誤動作を軽減させることができる。
【００１２】
（３）本発明は、（２）のドライバ集積回路について、前記ハイサイド出力コンパレータは、ヒステリシス特性のコンパレータで、第１及び第２の２つの閾値Ｖｔｈ１及びＶｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）を有し、入力信号が前記第１の閾値Ｖｔｈ１以上になると、前記ハイサイドのスイッチング素子がオンとなる信号を出力し、前記入力信号が前記第２の閾値Ｖｔｈ２以下になると、前記ハイサイドのスイッチング素子がオフとなる信号を出力し、前記入力信号が一旦前記第１の閾値Ｖｔｈ１以上になり前記ハイサイドのスイッチング素子がオンとなる信号を出力している場合は、前記第２の閾値Ｖｔｈ２から前記第１の閾値Ｖｔｈ１までの入力信号に対しては、前記ヒステリシス特性により前記ハイサイドのスイッチング素子のオンを維持するように動作することを特徴とするドライバ集積回路を提案している。
【００１３】
この発明によれば、入力端子からの入力信号が第１の閾値Ｖｔｈ１以上になると、ハイサイドのスイッチング素子がオンとなるように、ハイサイドの出力端子を設定し、入力端子からの入力信号が第２の閾値Ｖｔｈ２以下になるまで、ハイサイドのスイッチング素子のオンを維持できる。
【００１４】
（４）本発明は、（２）または（３）のドライバ集積回路について、前記ローサイド出力コンパレータは、ヒステリシス特性のコンパレータで、第３及び第４の２つの閾値Ｖｔｈ３及びＶｔｈ４（Ｖ１ｔｈ＞Ｖｔｈ２＞Ｖｔｈ３＞Ｖｔｈ４）を有し、入力信号が前記第４の閾値Ｖｔｈ４以下になると、前記ローサイドのスイッチング素子がオンとなる信号を出力し、前記入力信号が前記第３の閾値Ｖｔｈ３以上になると、前記ローサイドのスイッチング素子がオフとなる信号を出力し、前記入力信号が一旦前記第４の閾値Ｖｔｈ４以下になり前記ローサイドのスイッチング素子をオンとなる信号を出力している場合は、前記第４の閾値Ｖｈｔ４から前記第３の閾値Ｖｔｈ３までの入力信号に対しては、前記ヒステリシス特性により前記ローサイドのスイッチング素子のオンを維持するように動作することを特徴とするドライバ集積回路を提案している。
【００１５】
この発明によれば、入力端子からの入力信号が第３の閾値Ｖｔｈ３以上になると、ローサイドのスイッチング素子がオフとなるようにローサイドの出力端子を設定し、入力端子からの入力信号が第４の閾値Ｖｔｈ４以下になると、ローサイドのスイッチング素子をオンにし、第３の閾値Ｖｔｈ３以上になるまで、ローサイドのスイッチング素子のオンを維持できる。
【００１６】
（５）本発明は、（２）から（４）のドライバ集積回路について、前記ストップコンパレータは、第５の閾値Ｖｔｈ５（Ｖｔｈ４≧Ｖｔｈ５）を有し、入力信号が前記第５の閾値Ｖｔｈ５以下になると、前記ローサイドのスイッチング素子及び前記ハイサイドのスイッチング素子の両方が停止となるような信号を出力し、前記入力端子からの入力が前記第５の閾値Ｖｔｈ５を越えると、前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方の停止を解除するような信号を出力することを特徴とするドライバ集積回路を提案している。
【００１７】
この発明によれば、入力端子からの入力信号が第５の閾値Ｖｔｈ５以下になると、ローサイドのスイッチング素子及びハイサイドのスイッチング素子の両方がオフとなるようにハイサイドの出力端子及びローサイドの出力端子を設定して、デッドタイムを設定できる。
【００１８】
（６）本発明は、（２）から（５）のドライバ集積回路について、前記ハイサイド出力コンパレータの出力側に接続され、前記ストップコンパレータにより開閉される第１のＡＮＤゲートと、前記ローサイド出力コンパレータの出力側に接続され、前記ストップコンパレータにより開閉される第２のＡＮＤゲートとを有し、前記ストップコンパレータにより前記第１及び第２のＡＮＤゲートを開閉させて、前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子の両方のスイッチング素子の停止を制御することを特徴とするドライバ集積回路を提案している。
【００１９】
この発明によれば、ストップコンパレータの出力信号で第１及び第２のゲート回路を開閉させて、ハイサイドのスイッチング素子とローサイドのスイッチング素子の両方のスイッチング素子の停止を制御することで、複雑なロジックを設けることなく、デッドタイムを設定できる。
【００２０】
（７）本発明は、（６）のドライバ集積回路について、前記ローサイド出力コンパレータの第４の閾値Ｖｔｈ４と、前記ストップコンパレータの第５の閾値Ｖｔｈ５とを等しく設定したときには（Ｖｔｈ４＝Ｖｔｈ５）、前記入力信号が前記第５の閾値Ｖｔｈ５（Ｖｔｈ４＝Ｖｔｈ５）以下になると、前記ストップコンパレータは、前記ハイサイド及び前記ローサイドのスイッチング素子の両方がオフとなる信号を第１及び第２のＡＮＤゲートに出力して前記第１及び前記第２のＡＮＤゲートを閉じ、前記ローサイド出力コンパレータが前記ローサイドのスイッチング素子をオンさせる信号を出力しているにも関わらず、前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子との両方をオフ動作させることを特徴とするドライバ集積回路を提案している。
【００２１】
この発明によれば、ストップコンパレータの出力信号で第１及び第２のゲート回路を開閉させることで、ローサイド出力コンパレータの第４の閾値Ｖｔｈ４とストップコンパレータの第５の閾値Ｖｔｈ５とを等しく設定したときに（Ｖｔｈ４＝Ｖｔｈ５）、入力信号が前記第５の閾値Ｖｔｈ５（Ｖｔｈ４＝Ｖｔｈ５）以下になると、ローサイド出力コンパレータがローサイドのスイッチング素子をオンさせる信号を出力しているにも関わらず、ハイサイドのスイッチング素子とローサイドのスイッチング素子の両方のスイッチング素子の停止させることができる。
【００２２】
（８）本発明は、直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を制御するドライバ集積回路に信号を送信する出力回路であって、前記ハイサイドのスイッチング素子をオン／オフさせるハイサイドの駆動期間の設定と、前記ローサイドのスイッチング素子をオン／オフさせるローサイドの駆動期間の設定と、前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方の停止期間の設定と、を行うための１つの信号を送信する出力端子を有することを特徴とする出力回路を提案している。
【００２３】
この発明によれば、ハイサイドの駆動期間の設定と、ローサイドの駆動期間の設定と、デッドタイムの設定とを１つの信号で出力することができる。
【００２４】
（９）本発明は、（８）の出力回路について、発振信号が入力されるトーテンポール回路と、前記トーテンポール回路の出力のローレベルを前記ローサイドの駆動期間の設定電圧にクランプするクランプ回路と、前記トーテンポール出力回路の出力をグランドレベルに引き下げるスイッチング素子と、を有し、前記発振信号により、前記トーテンポール出力回路を駆動させ、前記トーテンポール回路の出力がハイレベルのときに、前記ハイサイドの駆動期間の設定電圧を出力させ、前記トーテンポール回路の出力がローレベルのときに、前記ローサイドの駆動期間の設定電圧と、を出力させると共に、前記スイッチング素子をオンさせて、前記トーテンポール出力回路をグランドレベルに引き下げて、前記ハイサイドのスイッチング素子及び前記ローサイドのスイッチング素子の両方のオフ期間の設定電圧を出力させることを特徴とする出力回路を提案している。
【００２５】
この発明によれば、発振信号によりハイサイドの駆動期間を設定するための電圧と、ローサイドの駆動期間を設定するための電圧とを出力させることができると共に、トーテンポール出力回路の出力をグランドレベルに引き下げることで、デッドタイムを設定するための電圧を出力させることができる。
【００２６】
（１０）本発明は、直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を駆動するためのハーフブリッジ回路の駆動装置であって、前記ハーフブリッジ回路を制御するための制御回路の出力回路として（８）および（９）の出力回路を用い、前記ハーフブリッジ回路を駆動するための制御回路のドライバ回路として（１）から（７）の何れかのドライバ集積回路を用いることを特徴とするハーフブリッジ回路の駆動装置を提案している。
【００２７】
この発明によれば、ハイサイドの駆動期間の設定と、ローサイドの駆動期間の設定と、デッドタイムの設定とを１つの信号を入力して行い、入力端子のピン数を減らすことができ、回路の小型、軽量化を図ることができる。
【００２８】
（１１）本発明は、直流電源の両端に直列接続されたハイサイドのスイッチング素子とローサイドのスイッチング素子とを交互にオン／オフさせて直流電圧を高周波電圧に変換するハーフブリッジ回路を備えた放電灯点灯装置であって、前記ハーフブリッジ回路を制御するための制御回路の出力回路として（８）および（９）の出力回路を用い、前記ハーフブリッジ回路を駆動するための制御回路のドライバ回路として（１）から（７）の何れかのドライバ集積回路を用いることを特徴とする放電灯点灯装置を提案している。
【００２９】
この発明によれば、ハイサイドの駆動期間の設定と、ローサイドの駆動期間の設定と、デッドタイムの設定とを１つの信号を入力して行い、入力端子のピン数を減らすことができ、放電点灯装置の回路の小型、軽量化を図ることができる。
【発明の効果】
【００３０】
本発明によれば、ハイサイドとローサイドの２つのスイッチング素子のコントロールと、デッドタイムのコントロールが１つの信号で行え、集積回路のＩＣピン数を減らし、小型軽量化を図ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００３２】
＜本実施形態の基本構成＞
図１は、本発明の実施形態の基本構成を示すものである。
本実施形態は、直流電源の両端に直列接続されたハイサイド及びローサイドのスイッチング素子Ｑ１及びＱ２を交互にオン／オフさせて、直流電圧を高周波電圧に変換するハーフブリッジ接続のインバータ回路を駆動するものである。
【００３３】
図１において、制御集積回路ＩＣ１は、スイッチング素子Ｑ１及びＱ２からなるハーフブリッジの制御を行うための制御用の集積回路である。制御集積回路ＩＣ１には出力端子ＯＵＴが設けられる。制御集積回路ＩＣ１の出力端子ＯＵＴからは、発振信号に合わせて、ハイサイドの駆動レベルＶ１（＝５Ｖ）と、ローサイドの駆動レベルＶ２（＝１．５Ｖ）と、デッドタイムの設定レベルＶ３（＝ＧＮＤレベル）とからなる１つの信号が出力される。
【００３４】
ドライバ集積回路ＩＣ２は、２つのスイッチング素子Ｑ１及びＱ２を交互にオン／オフ駆動させるための集積回路である。ドライバ集積回路ＩＣ２の入力端子ＩＮは、外部結線３により、制御集積回路ＩＣ１の出力端子ＯＵＴと接続される。ハイサイドの出力端子ＨＯはハイサイドのスイッチング素子Ｑ１のゲートに接続され、ローサイドの出力端子ＬＯはローサイドのスイッチング素子Ｑ２のゲートに接続される。
【００３５】
＜制御集積回路の出力段の構成＞
図２は、制御集積回路ＩＣ１の出力段の構成を示している。
前述したように、本実施形態における制御集積回路ＩＣ１は、発振信号に合わせて、ハイサイドの駆動レベルＶ１（＝５Ｖ）と、ローサイドの駆動レベルＶ２（＝１．５Ｖ）と、デッドタイムの設定レベルＶ３（＝ＧＮＤレベル）とからなる信号を出力する。これを実現するために、制御集積回路ＩＣ１の出力段には、図２に示すように、ＭＯＳＦＥＴＱ１１〜Ｑ１５と、バッファアンプ１１と、抵抗Ｒ１１とからなる回路が設けられている。
【００３６】
図２において、ＰチャネルＭＯＳＦＥＴＱ１１とＮチャネルＭＯＳＦＥＴＱ１２は、発振信号を受けて、出力端子ＯＵＴにパルスを出力するトーテンポールの出力回路を構成している。つまり、ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１２のゲートには、発振信号が供給される。
【００３７】
ＰチャネルＭＯＳＦＥＴＱ１３及びＮチャネルＭＯＳＦＥＴＱ１４は、デッドタイムやシャットダウン時に、出力端子ＯＵＴの出力をグランドレベルにするためのスイッチング素子として働く。ＭＯＳＦＥＴＱ１３のゲート及びＭＯＳＦＥＴＱ１４のゲートには、ストップ信号が供給される。ＭＯＳＦＥＴＱ１３は、ＭＯＳＦＥＴＱ１１のドレインとＭＯＳＦＥＴＱ１２のドレインとの間に接続される。ＭＯＳＦＥＴＱ１４は、ＭＯＳＦＥＴＱ１２と並列に接続される。
【００３８】
ＮチャネルＭＯＳＦＥＴＱ１５及びバッファアンプ１１は、ローサイドのときの駆動レベルである１．５Ｖの信号を生成するためのものである。ＭＯＳＦＥＴＱ１５は、ＭＯＳＦＥＴＱ１２のソースと接地間に接続される。ＭＯＳＦＥＴＱ１５のゲートには、バッファアンプ１１の出力が接続され、ＭＯＳＦＥＴＱ１５のドレインは、バッファアンプ１１の非反転入力端子に接続される。ＭＯＳＦＥＴＱ１５のドレインと電源間には、抵抗Ｒ１１が接続される。バッファアンプ１１の反転入力端子には、１．５Ｖの電源が印加される。バッファアンプ１１の出力は、ＭＯＳＦＥＴＱ１５を介して、バッファアンプ１１にフィードバックされるため、ＭＯＳＦＥＴＱ１のドレインは、１．５Ｖにクランプされる。
【００３９】
図２において、発振信号に合わせて、ハイサイドの駆動レベルＶ１（＝５Ｖ）と、ローサイドの駆動レベルＶ２（＝１．５Ｖ）とのパルスを出力させる際には、ストップ信号がローレベルに設定される。ストップ信号がローレベルのときには、ＭＯＳＦＥＴＱ１３はオンし、ＭＯＳＦＥＴＱ１４もオフする。このため、ＭＯＳＦＥＴＱ１１及びＱ１２のゲートに供給される発振信号により、ＭＯＳＦＥＴＱ１１及びＱ１２が交互にオン／オフされる。
【００４０】
そして、ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１２とにより構成されるトーテンポールの出力段からは、発振信号が反転されて出力され、この信号が出力端子ＯＵＴから出力される。このとき、ＭＯＳＦＥＴＱ１２のソースと接地間には、ＭＯＳＦＥＴＱ１５及びバッファアンプ１１とからなるクランプ回路が設けられているため、出力端子ＯＵＴのＬレベルは１．５Ｖ（ローサイドの駆動レベルＶ２）に設定される。出力端子ＯＵＴの信号のＨレベルは、電源の５Ｖ（ハイサイドの駆動レベルＶ１）に設定される。
【００４１】
デッドタイムやシャットダウン時には、ストップ信号がハイレベルに設定される。ストップ信号がハイレベルになると、ＭＯＳＦＥＴＱ１３はオフし、ＭＯＳＦＥＴＱ１４がオンする。ＭＯＳＦＥＴＱ１４がオンすると、出力端子ＯＵＴはＭＯＳＦＥＴＱ１４を介して接地に引き下げられ、出力端子ＯＵＴはグランドレベル（デッドタイムの設定レベルＶ３）になる。
【００４２】
なお、図２に示す回路は、制御集積回路ＩＣ１内に設けても良いし、ディスクリートの部品で、制御集積回路ＩＣ１の出力段に外付けしても良い。
【００４３】
＜ドライバ集積回路の構成＞
図３は、ドライバ集積回路ＩＣ２の構成を示している。
図３に示すように、ドライバ集積回路ＩＣ２は、入力端子ＩＮ、ハイサイドの出力端子ＨＯ、ローサイドの出力端子ＬＯ、オフセット電源端子ＶＳ、接地端子ＧＮＤ、電源端子ＶＢ、Ｖｃｃを有している。
【００４４】
図３において、ドライバ集積回路ＩＣ２の入力端子ＩＮからの信号は、ハイサイド出力コンパレータ２１と、ローサイド出力コンパレータ２２と、ストップコンパレータ２３に送られる。
【００４５】
ハイサイド出力コンパレータ２１はヒステリシス機能付のコンパレータで、ハイサイド出力コンパレータ２１には、（４Ｖ／３Ｖ）の閾値（閾値Ｖｔｈ１／Ｖｔｈ２）が設定されている。ハイサイド出力コンパレータ２１は、ハイサイドの駆動期間を設定させるもので、入力端子ＩＮからの入力信号が４Ｖ以上になるとＨレベルになる。入力端子ＩＮからの入力信号が３Ｖ以下になるとＬレベルになる。ハイサイド出力コンパレータ２１の出力信号は、入力信号が４Ｖ以上になり一旦Ｈレベルになると、入力信号が３Ｖ以下になるまで、Ｈレベルに維持される。ハイサイド出力コンパレータ２１の出力信号がハイサイドの駆動期間を設定するための信号となる。
【００４６】
ローサイド出力コンパレータ２２はヒステリシス機能付のコンパレータで、ローサイド出力コンパレータ２２には、（２Ｖ／１Ｖ）の閾値（閾値Ｖｔｈ３／Ｖｔｈ４）が設定されている。ローサイド出力コンパレータ２２は、ローサイドの駆動期間を設定させるもので、入力端子ＩＮからの入力信号が１Ｖ以下になるとＨレベルになる。入力端子ＩＮからの入力信号が２Ｖ以上になるとＬレベルになる。ローサイド出力コンパレータ２２の出力信号は、入力信号が１Ｖ以下になり一旦Ｈレベルになると、入力信号が２Ｖ以上になるまで、Ｈレベルに維持される。ローサイド出力コンパレータ２２の出力信号がローサイドの駆動期間を設定するための信号となる。
【００４７】
ストップコンパレータ２３には、１Ｖの閾値（閾値Ｖｔｈ５）が設定されている。ここで、ストップコンパレータ２３は、デッドタイムを設定させるもので、入力信号が１Ｖ以下になるとローレベルになり、入力信号が１Ｖを越えると、ハイレベルになる。このストップコンパレータ２３の出力信号がハイサイド及びローサイドの両方を停止させ、デッドタイムを設定するための信号となる。
【００４８】
ハイサイド出力コンパレータ２１、ローサイド出力コンパレータ２２、ストップコンパレータ２３の後段には、それぞれ、フィルタ回路２４〜２６が接続されている。ハイサイド出力コンパレータ２１、ローサイド出力コンパレータ２２、ストップコンパレータ２３の後段フィルタ回路２４〜２６の遅延時間は、略１００ｎＳである。ハイサイド出力コンパレータ２１、ローサイド出力コンパレータ２２、ストップコンパレータ２３から、例えば、１００ｎＳ未満の幅の極めて短いパルスが出力されても、フィルタ回路２４〜２６により、この短い信号が次段に伝達させないようにしている。ハイサイド出力コンパレータ２１及びローサイド出力コンパレータ２２の後段のフィルタ回路２４、２５は、設定時及び解除時に、略１００ｎＳの遅延時間を持つようにされている。ストップコンパレータ２３の後段のフィルタ回路２６については、デッドタイム設定時には、遅延時間は無く、デッドタイム解除時には、略１００ｎＳの遅延時間を持つようにされている。
【００４９】
ハイサイド出力コンパレータ２１の出力は、フィルタ回路２４を介して、ＡＮＤゲート２７の一方の入力に送られる。ローサイド出力コンパレータ２２の出力は、フィルタ回路２５を介して、ＡＮＤゲート２８の一方の入力に送られる。ストップコンパレータ２３の出力は、フィルタ回路２６を介して、ＡＮＤゲート２７及びＡＮＤゲート２８の他方の入力に送られる。
【００５０】
コントロール回路３１は、ＡＮＤゲート２７及びＡＮＤゲート２８の出力信号を受けて、ハイサイド及びローサイドの駆動信号を生成する。また、コントロール回路３１は、デッドタイムに、ハイサイド及びローサイドの両方の信号を停止させる。
【００５１】
レベルシフト回路３２は、ハイサイド出力ドライバ回路３５とのインターフェースで、ハイサイドの出力端子ＨＯをオフセット電源端子ＶＳが基準となるようにレベルシフトする。レベルシフト回路３２は、ＭＯＳＦＥＴＱ２１及びＱ２２、抵抗Ｒ２１及びＲ２２からなる。
【００５２】
電圧検出回路３３は、不足電圧を検出している。電圧検出回路３３の検出出力はコントロール回路３１に送られ、不足電圧が検出された場合には、ハイサイド及びローサイドの双方の信号を停止される。
【００５３】
ハイサイド出力ドライバ回路３５は、ハイサイドのスイッチング素子Ｑ１を駆動させるためのドライバ回路である。コントロール回路３１からのハイサイドの駆動信号は、レベルシフト回路３２を介して、ハイサイド出力ドライバ回路３５に送られる。ハイサイド出力ドライバ回路３５からは、ハイサイドの出力端子ＨＯが導出される。
【００５４】
ローサイド出力ドライバ回路３６は、ローサイドのスイッチング素子Ｑ２を駆動させるためのドライバ回路である。コントロール回路３１からのローサイドの駆動信号は、ローサイド出力ドライバ回路３６に送られる。ローサイド出力ドライバ回路３６からは、ローサイドの出力端子ＬＯが導出される。
【００５５】
図３において、入力端子ＩＮからの入力電圧が４Ｖ以上になると、ハイサイド出力コンパレータ２１の出力がハイレベルになる。また、入力端子ＩＮから入力電圧が３Ｖ以下になると、ハイサイド出力コンパレータ２１の出力がローレベルになる。このハイサイド出力コンパレータ２１の出力信号は、フィルタ回路２４、ＡＮＤゲート２７を介して、コントロール回路３１に送られる。これに応じて、フィルタ回路２４の遅延時間の後、コントロール回路３１から、ハイサイドの駆動信号が出力される。
【００５６】
また、入力端子ＩＮからの入力電圧が１Ｖ以下になると、ローサイド出力コンパレータ２２の出力がハイレベルになる。また、入力端子ＩＮから入力電圧が２Ｖ以上になると、ローサイド出力コンパレータ２２の出力がローレベルになる。このローサイド出力コンパレータ２２の出力信号は、フィルタ回路２５、ＡＮＤゲート２８を介して、コントロール回路３１に送られる。これに応じて、フィルタ回路２５の遅延時間の後、コントロール回路３１から、ローサイドの駆動信号が出力される。
【００５７】
入力端子ＩＮからの入力が１Ｖ以下になると、ストップコンパレータ２３の出力がローレベルになる。ストップコンパレータ２３の出力がローレベルになると、ＡＮＤゲート２７及びＡＮＤゲート２８は閉じられる。したがって、入力端子ＩＮからの入力信号がグランドレベル（０Ｖ）になると、デッドタイムが設定できる。なお、デッドタイムに設定するときには、フィルタ回路２６による遅延時間は生じない。入力端子ＩＮからの入力が１Ｖを越えると、フィルタ回路２６の遅延時間の後、デッドタイムが解除される。
【００５８】
図４は、入力端子ＩＮからの入力信号に対する、ローサイドの出力端子ＬＯ及びハイサイドの出力端子ＨＯの出力信号を示すものである。
【００５９】
前述したように、本実施形態における制御集積回路ＩＣ１からは、発振信号に合わせて、ハイサイドの駆動レベルＶ１（＝５Ｖ）と、ローサイドの駆動レベルＶ２（＝１．５Ｖ）と、デッドタイムの設定レベルＶ３（＝ＧＮＤレベル）とからなる信号（図４（Ａ））が出力される。この信号が入力端子ＩＮに入力される。
【００６０】
図４（Ａ）に示すように、入力端子ＩＮに１．５Ｖのパルス（ローサイドの駆動レベルＶ２）が入力されるときには、ローサイド出力コンパレータ２２の出力がハイレベルになり、ローサイド出力コンパレータ２２の出力は、フィルタ回路２６による遅延時間の後、コントロール回路３１に送られ、図４（Ｂ）に示すように、ローサイドの出力端子ＬＯがハイレベルになる。このとき、図４（Ｃ）に示すように、ハイサイドの出力端子ＨＯはローレベルになる。
【００６１】
次に、図４（Ａ）に示すように、入力端子ＩＮがＧＮＤレベル（デッドタイムの設定レベルＶ３）になると、ストップコンパレータ２３の出力がＬレベルになり、図４（Ｂ）及び図４（Ｃ）に示すように、ローサイドの出力端子ＬＯ及びハイサイドの出力端子ＨＯが共にＬレベルになり、デッドタイムＤＴが設定される。なお、ストップコンパレータ２３の後段に接続されたフィルタ回路２６は、停止信号送出時には遅延時間なしで送出する。
【００６２】
次に、図４（Ａ）に示すように、入力端子ＩＮに５Ｖ（ハイサイドの駆動レベルＶ１）のパルスが入力されるときには、ハイサイド出力コンパレータ２１の出力がハイレベルになり、ハイサイド出力コンパレータ２１の出力は、フィルタ回路２４による遅延時間の後、コントロール回路３１に送られ、図４（Ｃ）に示すように、ハイサイドの出力端子ＨＯがハイレベルになる。このとき、図４（Ｂ）に示すように、ローサイドの出力端子ＬＯはローレベルになる。
【００６３】
以下、同様にして、入力端子ＩＮに１．５Ｖのパルスが入力されるときには、図４（Ｂ）に示すように、ローサイドの出力端子ＬＯがハイレベルになり、また、入力端子ＩＮに５Ｖのパルスが入力されるときには、図４（Ｃ）に示すように、ハイサイドの出力端子ＨＯがハイレベルになる。これにより、トーテンポールのハイサイドのスイッチング素子Ｑ１とローサイドのスイッチング素子Ｑ２とを交互にオン／オフできる。
【００６４】
また、入力端子ＩＮが１Ｖ以下のときには、ローサイドの出力端子ＬＯ及びハイサイドの出力端子ＨＯが共にＬレベルになり、デッドタイムＤＴが設定される。また、長い期間、入力端子ＩＮが１Ｖ以下となると、シャットダウン端子の代わりとなり、ローサイドとハイサイドの両方のスイッチング素子Ｑ１及びＱ２をオフに維持できる。
【００６５】
以上説明したように、本実施形態では、制御集積回路ＩＣ１の出力端子ＯＵＴからは、発振信号に合わせて、ハイサイドの駆動レベルＶ１（Ｖ１＝５Ｖ）と、ローサイドの駆動レベルＶ２（Ｖ２＝１．５Ｖ）と、デッドタイムの設定レベルＶ３（Ｖ３＝ＧＮＤレベル）とが１つの信号で出力される。ドライバ集積回路ＩＣ２では、入力端子ＩＮに５Ｖのパルスが入力されると、ハイサイドの出力端子ＨＯがハイレベルになり、入力端子ＩＮに１．５Ｖのパルスが入力されると、ローサイドの出力端子ＬＯがハイレベルになり、入力端子ＩＮがグランドレベルのときには、ローサイドの出力端子ＬＯ及びハイサイドの出力端子ＬＯの両方がローレベルになる。
【００６６】
これにより、図１に示したように、制御集積回路ＩＣ１の出力端子ＯＵＴとドライバ集積回路ＩＣ２の入力端子ＩＮとを１本の外部結線３で接続して、ハイサイドの駆動期間と、ローサイドの駆動期間と、デッドタイムの期間とを１つの信号で設定できる。また、制御集積回路ＩＣ１の出力端子ＯＵＴをＧＮＤレベルにして、スイッチング素子Ｑ１及びＱ２を共にオフさせることで、シャットダウンが行える。
【００６７】
また、本実施形態では、図３に示したように、ドライバ集積回路ＩＣ２の入力端子ＩＮからの入力を受けるハイサイド出力コンパレータ２１と、ローサイド出力コンパレータ２２と、ストップコンパレータ２３とが設けられ、また、制御集積回路ＩＣ１には、入力端子の信号判定に合う信号を生成し送出している。これにより、以下のことが可能となる。
【００６８】
例えば、停止と判定するストップコンパレータ２３の閾値を１Ｖとすると、入力端子ＩＮからの信号が１Ｖ以下で停止と判定し、ＡＮＤゲート２７及び２８を閉じて、１つの入力信号で、ハイサイドのスイッチング素子Ｑ１とローサイドのスイッチング素子Ｑ２との両方のスイッチング素子を停止させることができる。
【００６９】
また、ハイサイドの判定を行うハイサイド出力コンパレータ２１と、ローサイドの判定を行うローサイド出力コンパレータ２２とに分けられている。ハイサイド出力コンパレータ２１では、入力電圧が４Ｖ以上になると、ハイサイド出力コンパレータ２１の出力がハイレベルになり、ハイサイドの出力端子ＨＯがハイレベルとなり、スイッチング素子Ｑ１がオンされ、入力電圧が３Ｖ以下になるまではハイサイドのスイッチング素子Ｑ１のオンが維持される。
【００７０】
ローサイド出力コンパレータ２２では、入力電圧が１Ｖ以下で、ローサイド出力コンパレータ２２の出力がハイレベルになり、入力電圧が１Ｖを越えると、デッドタイムが解除されてローサイドの出力端子ＬＯがハイレベルとなり、スイッチング素子Ｑ２がオンされ、入力電圧が２Ｖ以下ではローサイドのスイッチング素子Ｑ２のオンが維持される。
【００７１】
これにより、１つの入力信号で、ハイサイドとローサイドの２つのスイッチング素子Ｑ１、Ｑ２を駆動させることができると共に、入力電圧による切り替えについても、両方のスイッチング素子Ｑ１及びＱ２をオフさせる電圧帯（２〜３Ｖ）を設けることができる。このため、各コンパレータ２１〜２３の後段に接続された遅延時間を作り出すフィルタ回路２４〜２６と相まってノイズによる誤動作を軽減させることができる。
【００７２】
また、デッドタイム生成のロジックが設置されていないので、両方オフさせる動作のできる１Ｖ以下の入力信号レベルを使用しデッドタイム時間のコントロールに利用させることができる。
【００７３】
図５は、本実施形態を用いて実現できる放電灯点灯装置の一例である。
【００７４】
図５において、力率改善回路１０１の出力部には２つのスイッチング素子Ｑ１０２、Ｑ１０３をハーフブリッジ構成に接続し、その中点にバラストチョークＬ１０１、Ｌ１０２を通り、負荷回路を接続してある。負荷回路は並列に２つ設けてあり、それぞれの負荷回路にはランプ１０３−１、１０３−２を接続してある。この負荷回路の出力部にはランプ１０３−１、１０３−２が点灯又は非点灯を検出するランプ点灯検出回路１０４−１、１０４−２を設けてある。
【００７５】
制御回路１１０は、始動周波数シーケンスタイマー制御部１１１を備え、この始動周波数シーケンスタイマー制御部１１１は、ランプ点灯検出回路１０４−１，１０４−２からランプが点灯信号又は非点灯信号を受け、点灯信号を受けた場合、制御回路１１０から周波数生成１１２に制御信号が送られ、予熱周波数ｆ１の動作時間後、ランプ１０３−１，１０３−２を点灯させるように予めセットされた時間の経過とともに、周波数を始動周波数ｆ２、全点灯周波数ｆ３に切り換えて点灯始動を確保するよう構成してある。
【００７６】
始動周波数シーケンスタイマー制御部１１１の出力部には、２つのＡＮＤゲート１１６，１１７を接続してある。一方のＡＮＤゲート１１６の他方の入力端子を点灯検出回路１０４−１，１０４−２に接続し、非点灯信号と予熱周波数駆動確認信号とを得た場合に、タイマーＴ１が起動し、タイマーＴ１より、力率改善回路１０１の出力電圧を制御するＰＦＣ出力電圧制御部１１４にＰＦＣ出力電圧低下信号を出力するよう構成してある。
【００７７】
また、ＰＦＣ出力電圧制御部１１４で受けた信号は、ＰＦＣスイッチ駆動部１１５に出力されて、力率改善回路１０１に備えたスイッチＱ１０１の制御端子に信号を出力して、力率改善回路１０１を制御するよう構成してある。
【００７８】
他方のＡＮＤゲート１１７は非点灯信号とランプ点灯周波数駆動確認信号とを得た場合に、再起動リセット部１１８により、始動周波数シーケンスタイマー制御部１１１をリセットするよう構成してある。
【００７９】
始動周波数シーケンスタイマー制御部１１１は周波数生成部１１２に接続し、始動周波数シーケンスタイマー制御部１１１で得た信号より周波数を生成し、このパルスをドライバ１１３に出力して、スイッチング素子Ｑ１０２、Ｑ１０３を発振させ、インバータ回路を制御するように構成してある。
【００８０】
以上の構成より、ランプ点灯周波数ｆ３が始動周波数ｆ２より低い周波数の場合は始動周波数シーケンスタイマー制御部１１１で設定した任意の時間でＬ−Ｃ共振型インバータ回路１０２の発振を停止し、再度予熱周波数ｆ１からランプを再始動させ調光状態の前記始動周波数ｆ２で周波数を固定し、一定時間経過後力率改善回路１０１の出力電圧を低下させるようにしてある。
【００８１】
上述のように、このような放電灯点灯装置は、２つのスイッチング素子Ｑ１０２、Ｑ１０３をハーフブリッジ構成に接続して、ランプ１０３−１、１０３−２を点灯させている。
【００８２】
この放電灯点灯装置における周波数生成部１１２の出力段に、図２に示したような制御集積回路ＩＣ１を用い、ドライバ１１３として、図３に示したような、ドライバ集積回路ＩＣ２を用いることができる。
【００８３】
なお、本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態の基本構成を示すブロック図である。
【図２】本発明の実施形態における制御回路の出力回路の構成を示す回路図である。
【図３】本発明の実施形態におけるドライバ集積回路の構成を示すブロック図である。
【図４】本発明の実施形態におけるドライバ集積回路の動作説明に用いる波形図である。
【図５】本発明が適用できる放電灯点灯装置の一例のブロック図である。
【符号の説明】
【００８５】
１１：バッファアンプ
２１：ハイサイド出力コンパレータ
２２：ローサイド出力コンパレータ
２３：ストップコンパレータ
２４〜２６：フィルタ回路
２７，２８：ＡＮＤゲート
３１：コントロール回路
３２：レベルシフト回路
３３：電圧検出回路
３５：ハイサイド出力ドライバ回路
３６：ローサイド出力ドライバ回路
ＩＣ１：制御集積回路
ＩＣ２：ドライバ集積回路
ＩＮ：入力端子
ＯＵＴ：出力端子
ＨＯ：ハイサイドの出力端子
ＬＯ：ローサイドの出力端子
Ｑ１：ハイサイドのスイッチング素子
Ｑ２：ローサイドのスイッチング素子
【図１】
2010063217.tif 000003
【図２】
2010063217.tif 000004
【図３】
2010063217.tif 000005
【図４】
2010063217.tif 000006
【図５】
2010063217.tif 000007