(57)【要約】【課題】画素電極とソースバスラインとの間に形成される寄生容量に起因する表示不良の発生を抑制することのできる表示装置を提供する。【解決手段】ソースバスラインの駆動順序に応じて順次に選択状態とされる第１のゲートバスラインと第２のゲートバスラインとが、表示部１００に形成された画素マトリクスの各行に対応して設けられる。各画素形成部には、第１のゲートバスラインにゲート端子が接続されたＴＦＴ１０ａと第２のゲートバスラインにゲート端子が接続されたＴＦＴ１０ｂとが設けられる。各ゲートバスラインにゲート端子が接続されたＴＦＴのソース端子は、当該各ゲートバスラインが選択状態とされたときに相対的に（ソースバスラインの）駆動順序の遅い側に配設されているソースバスラインに接続される。【選択図】図１
2010117454.tif 000002
【特許請求の範囲】
【請求項１】
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線、前記複数の映像信号線と交差する複数の第１の走査信号線、および、前記複数の映像信号線と前記複数の第１の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部を含む表示部と、前記複数の映像信号線に前記複数の映像信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、前記複数の第１の走査信号線を選択的に駆動する第１の走査信号線駆動回路とを備えた表示装置であって、
前記複数の第１の走査信号線と１対１で対応するように前記表示部に設けられた複数の第２の走査信号線と、
前記複数の第２の走査信号線を選択的に駆動する第２の走査信号線駆動回路と
を更に備え、
各画素形成部は、
ゲート端子が前記第１の走査信号線に接続され、ソース端子が当該各画素形成部を基準として前記表示部の一側に配設されている映像信号線に接続された第１のスイッチング素子と、
ゲート端子が前記第２の走査信号線に接続され、ソース端子が当該各画素形成部を基準として前記表示部の他側に配設されている映像信号線に接続された第２のスイッチング素子と
を含み、
前記映像信号線駆動回路は、前記表示部の他側から一側への順序である第１の順序もしくは前記表示部の一側から他側への順序である第２の順序で前記複数の映像信号線を所定本数ずつ駆動し、
前記映像信号線駆動回路によって前記複数の映像信号線が前記第１の順序で駆動されるときには、前記第１の走査信号線駆動回路によって前記複数の第１の走査信号線が駆動され、前記映像信号線駆動回路によって前記複数の映像信号線が前記第２の順序で駆動されるときには、前記第２の走査信号線駆動回路によって前記複数の第２の走査信号線が駆動されることを特徴とする、表示装置。
【請求項２】
前記複数の画素形成部は、前記第１の走査信号線の延びる方向に繰り返し配置される第１の色用の画素形成部、第２の色用の画素形成部、および第３の色用の画素形成部からなり、
前記映像信号線駆動回路は、前記複数の映像信号線を３ｋ本（ｋは自然数）ずつ駆動することを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記映像信号線駆動回路は、前記複数の映像信号線を前記第１の順序で駆動するときと前記第２の順序で駆動するときとで前記３ｋ本の組み合わせが同じになるように前記複数の映像信号線を駆動し、各映像信号線には前記複数の映像信号線を前記第１の順序で駆動するときと前記第２の順序で駆動するときとで異なる色用の映像信号を印加することを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記第１および第２のスイッチング素子は、連続粒界結晶シリコンを使用した薄膜トランジスタであることを特徴とする、請求項１から３までのいずれか１項に記載の表示装置。
【請求項５】
前記表示部と前記映像信号線駆動回路と前記第１の走査信号線駆動回路と前記第２の走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型であることを特徴とする、請求項１から４までのいずれか１項に記載の表示装置。
【請求項６】
前記表示装置は、液晶表示装置であることを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の表示装置に関し、更に詳しくは、映像信号線の駆動方式に点順次駆動方式を採用するアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
近年、スイッチング素子としてＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を備えるアクティブマトリクス型の液晶表示装置が知られている。この液晶表示装置は、互いに対向する２枚の絶縁性の基板から構成される液晶パネルを備えている。液晶パネルの一方の基板には、ゲートバスライン（走査信号線）とソースバスライン（映像信号線）とが格子状に設けられ、ゲートバスラインとソースバスラインとの交差部近傍にＴＦＴが設けられている。ＴＦＴは、ゲートバスラインに接続されるゲート電極、ソースバスラインに接続されるソース電極、およびドレイン電極とから構成される。ドレイン電極は、画像を形成するために基板上にマトリクス状に配置された画素電極と接続されている。また、液晶パネルの他方の基板には、液晶層を介して画素電極との間に電圧を印加するための電極（以下「対向電極」という）が設けられている。これらＴＦＴ，画素電極，対向電極，および液晶層によって個々の画素が形成されている（このように１つの画素が形成されている領域のことを便宜上「画素形成部」という）。
【０００３】
このような液晶表示装置において、各ＴＦＴのゲート電極がゲートバスラインからアクティブな走査信号（ゲート信号）を受けたときに当該ＴＦＴのソース電極がソースバスラインから受ける映像信号（ソース信号）に基づいて、当該ＴＦＴを含む画素形成部において画素電極と対向電極との間に電圧が印加される。これにより液晶が駆動され、画面上に所望の画像が表示される。
【０００４】
図１２は、従来の液晶表示装置の表示部の概略構成を示す図である。図１２に示すように、この液晶表示装置は、表示部７００とソースドライバ８００とゲートドライバ９００とを備えている。表示部７００には、ソースドライバ８００から延びる複数本のソースバスラインＳＬ（１）Ｒ，ＳＬ（１）Ｇ，ＳＬ（１）Ｂ，ＳＬ（２）Ｒ，ＳＬ（２）Ｇ，ＳＬ（２）Ｂ，・・・と、ゲートドライバ９００から延びる複数本のゲートバスラインＧＬ１，ＧＬ２，ＧＬ３，・・・と、それらソースバスラインとゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。なお、上記複数本のソースバスラインのうち符号の最後尾にＲを付したものはＲ（赤）色用の映像信号を伝達し、符号の最後尾にＧを付したものはＧ（緑）色用の映像信号を伝達し、符号の最後尾にＢを付したものはＢ（青）色用の映像信号を伝達する。上記複数個の画素形成部のいずれにおいても、ＴＦＴのゲート電極は、当該ＴＦＴを含む画素形成部からみてソースドライバ８００側を通過するゲートバスラインに接続され、ＴＦＴのソース電極は、当該ＴＦＴを含む画素形成部からみてゲートドライバ９００側を通過するソースバスラインに接続されている。なお、図１２においては、各ソースバスラインの配線容量が符号Ｃｂｕｓで示されている。
【０００５】
図１３は、従来の液晶表示装置のソースドライバ８００の構成を示すブロック図である。このソースドライバ８００は、シフトレジスタ８０とサンプリング回路８１とを備えている。サンプリング回路８１には、表示制御回路（不図示）から送られるＲＧＢ３色の映像信号ＶＲ，ＶＧ，ＶＢをサンプリングするためのアナログスイッチＡＳ１Ｒ，ＡＳ１Ｇ，ＡＳ１Ｂ，ＡＳ２Ｒ，ＡＳ２Ｇ，ＡＳ２Ｂ，・・・が含まれている。シフトレジスタ８０は、表示制御回路（不図示）から送られるソーススタートパルス信号ＳＰＳとソースクロック信号ＣＫＳとを受け取り、サンプリングパルスＳＡＭ（１），ＳＡＭ（２）、ＳＡＭ（３），・・・を順次に出力する。サンプリング回路８１では、サンプリングパルスに基づいてアナログスイッチのオン／オフの状態が制御される。そして、オン状態となったアナログスイッチに接続されているソースバスラインに駆動用の映像信号が印加される。
【０００６】
ところで、図１３に示したソースドライバ８００においては、シフトレジスタ８０から出力される１つのサンプリングパルスはＲ色用のアナログスイッチＡＳ１Ｒ，ＡＳ２Ｒ，・・・と、Ｇ色用のアナログスイッチＡＳ１Ｇ，ＡＳ２Ｇ，・・・と、Ｂ色用のアナログスイッチＡＳ１Ｂ，ＡＳ２Ｂ，・・・とに与えられる。これにより、上記複数本のソースバスラインについては３本ずつ順次に駆動される。以上のようにして、（複数本のソースバスラインを一斉に駆動するのではなく）複数本ずつ（３本ずつ，６本ずつ，９本ずつ等）ソースバスラインを駆動する「点順次駆動方式」が実現されている。
【０００７】
なお、特開平１０−２０６８６９号公報および特開平５−２６５０４５号公報には、互いに隣接する画素間で１つのソースバスラインが共有される構成とした液晶表示装置の発明が開示されている（図１４参照）。
【特許文献１】特開平１０−２０６８６９号公報
【特許文献２】特開平５−２６５０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、駆動方式に点順次駆動方式を採用する従来の液晶表示装置において、画素電極とソースバスラインとの間に生じる寄生容量に起因して表示部に筋が視認されることがある。これについて以下に説明する。なお、表示部７００には（ｍ×３ｎ）個の画素形成部を含むｍ行×ｎ列（ＲＧＢをひと組として１つの列が形成されるものとする）の画素マトリクスが形成されているものとする。図１５は、１行ｋ列のＢ色用の画素形成部Ｐ７と１行（ｋ＋１）列のＲ色用の画素形成部Ｐ８の構成を示す回路図である。画素形成部Ｐ７には、ＴＦＴ７０３と画素電極７１３と対向電極としての共通電極ＣＯＭとが含まれており、画素電極７１３と共通電極ＣＯＭとによって液晶容量７２３が形成されている。また、画素電極７１３とソースバスラインＳＬ（ｋ＋１）Ｒとの間に寄生容量７３３が形成され、画素電極７１３とソースバスラインＳＬ（ｋ）Ｂとの間に寄生容量７４３が形成されている。同様に、サブ画素形成部Ｐ８には、ＴＦＴ７０４と画素電極７１４と対向電極としての共通電極ＣＯＭとが含まれており、画素電極７１４と共通電極ＣＯＭとによって液晶容量７２４が形成されている。また、画素電極７１４とソースバスラインＳＬ（ｋ＋１）Ｇとの間に寄生容量７３４が形成され、画素電極７１４とソースバスラインＳＬ（ｋ＋１）Ｒとの間に寄生容量７４４が形成されている。
【０００９】
ここで、「１列目、２列目、・・・、（ｎ−１）列目、ｎ列目」という順序（図１２において左から右に進む方向の順序）でソースバスラインが３本ずつ駆動されたときの画素形成部Ｐ７内の画素電極７１３の電位の変化に着目する。サンプリングパルスＳＡＭ（ｋ），ＳＡＭ（ｋ＋１）については、それぞれ図１６（ａ），（ｂ）に示すような波形となる。画素電極７１３の電位ＶＰ７については、サンプリングパルスＳＡＭ（ｋ）に従って、図１６（ｃ）で符号６１で示すように上昇する。その後、サンプリングパルスＳＡＭ（ｋ＋１）が発生すると、ソースバスラインＳＬ（ｋ＋１）Ｒの電位が大きく変動する。このとき、画素電極７１３とソースバスラインＳＬ（ｋ＋１）Ｒとの間には上述したように寄生容量７３３が形成されているので、画素電極７１３の電位ＶＰ７は図１６（ｃ）で符号６２で示すように上昇する。ここで、ＴＦＴ７０３は１水平走査期間を通じてオン状態となっているので、画素電極７１３の電位ＶＰ７は符号６２で示すように上昇した後、符号６３で示すように低下する。ところが、その上昇した電位が目標とする電位まで充分に低下しないこともあり、このような場合には、表示部に筋が視認されることになる。なお、画素形成部Ｐ８内の画素電極７１４の電位ＶＰ８については、サンプリングパルスＳＡＭ（ｋ＋１）に従って図１６（ｄ）で符号６４で示すように上昇した後、次のサンプリングパルスによって更に上昇することはない。この理由は、ソースバスラインＳＬ（ｋ＋１）ＲとソースバスラインＳＬ（ｋ＋１）Ｇとは同じタイミングで駆動されるので、サンプリングパルスＳＡＭ（ｋ＋１）に従って画素電極７１４の電位ＶＰ８が上昇した後に、画素形成部Ｐ８の右側に配設されたソースバスラインＳＬ（ｋ＋１）Ｇの電位が大きく変動することはないからである。
【００１０】
次に、「ｎ列目、（ｎ−１）列目、・・・、２列目、１列目」という順序（図１２において右から左に進む方向の順序）でソースバスラインが３本ずつ駆動されたときの画素形成部Ｐ８内の画素電極７１４の電位の変化に着目する。サンプリングパルスＳＡＭ（ｋ），ＳＡＭ（ｋ＋１）については、それぞれ図１７（ａ），（ｂ）に示すような波形となる。画素電極７１４の電位ＶＰ８については、サンプリングパルスＳＡＭ（ｋ＋１）に従って、図１７（ｄ）で符号６６で示すように上昇する。その後、サンプリングパルスＳＡＭ（ｋ）が発生しても、「１列目、２列目、・・・、（ｎ−１）列目、ｎ列目」という順序でソースバスラインが駆動されたときとは異なり、ソースバスラインＳＬ（ｋ＋１）Ｇの電位が大きく変動することはない。また、サンプリングパルスＳＡＭ（ｋ）の発生によってソースバスラインＳＬ（ｋ）Ｂの電位が大きく変動するが、当該ソースバスラインＳＬ（ｋ）Ｂと画素電極７１４との間には寄生容量は存在しないので、ソースバスラインＳＬ（ｋ）Ｂの電位の変動が画素電極７１４の電位ＶＰ８に影響を及ぼすこともない。従って、サンプリングパルスＳＡＭ（ｋ）が発生しても、図１７（ｄ）で符号６７で示すように、画素電極７１４の電位ＶＰ８は維持される。
【００１１】
以上のように、駆動方式に点順次駆動方式を採用する従来の液晶表示装置においては、ソースバスラインを駆動する順序によっては、画素電極とソースバスラインとの間に形成される寄生容量に起因して表示部に筋が視認されることがある。
【００１２】
そこで本発明は、画素電極とソースバスラインとの間に形成される寄生容量に起因する表示不良の発生を抑制することのできる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
第１の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線、前記複数の映像信号線と交差する複数の第１の走査信号線、および、前記複数の映像信号線と前記複数の第１の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部を含む表示部と、前記複数の映像信号線に前記複数の映像信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、前記複数の第１の走査信号線を選択的に駆動する第１の走査信号線駆動回路とを備えた表示装置であって、
前記複数の第１の走査信号線と１対１で対応するように前記表示部に設けられた複数の第２の走査信号線と、
前記複数の第２の走査信号線を選択的に駆動する第２の走査信号線駆動回路と
を更に備え、
各画素形成部は、
ゲート端子が前記第１の走査信号線に接続され、ソース端子が当該各画素形成部を基準として前記表示部の一側に配設されている映像信号線に接続された第１のスイッチング素子と、
ゲート端子が前記第２の走査信号線に接続され、ソース端子が当該各画素形成部を基準として前記表示部の他側に配設されている映像信号線に接続された第２のスイッチング素子と
を含み、
前記映像信号線駆動回路は、前記表示部の他側から一側への順序である第１の順序もしくは前記表示部の一側から他側への順序である第２の順序で前記複数の映像信号線を所定本数ずつ駆動し、
前記映像信号線駆動回路によって前記複数の映像信号線が前記第１の順序で駆動されるときには、前記第１の走査信号線駆動回路によって前記複数の第１の走査信号線が駆動され、前記映像信号線駆動回路によって前記複数の映像信号線が前記第２の順序で駆動されるときには、前記第２の走査信号線駆動回路によって前記複数の第２の走査信号線が駆動されることを特徴とする。
【００１４】
第２の発明は、第１の発明において、
前記複数の画素形成部は、前記第１の走査信号線の延びる方向に繰り返し配置される第１の色用の画素形成部、第２の色用の画素形成部、および第３の色用の画素形成部からなり、
前記映像信号線駆動回路は、前記複数の映像信号線を３ｋ本（ｋは自然数）ずつ駆動することを特徴とする。
【００１５】
第３の発明は、第２の発明において、
前記映像信号線駆動回路は、前記複数の映像信号線を前記第１の順序で駆動するときと前記第２の順序で駆動するときとで前記３ｋ本の組み合わせが同じになるように前記複数の映像信号線を駆動し、各映像信号線には前記複数の映像信号線を前記第１の順序で駆動するときと前記第２の順序で駆動するときとで異なる色用の映像信号を印加することを特徴とする。
【００１６】
第４の発明は、第１から第３までのいずれかの発明において、
前記第１および第２のスイッチング素子は、連続粒界結晶シリコンを使用した薄膜トランジスタであることを特徴とする。
【００１７】
第５の発明は、第１から第４までのいずれかの発明において、
前記表示部と前記映像信号線駆動回路と前記第１の走査信号線駆動回路と前記第２の走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型であることを特徴とする。
【００１８】
第６の発明は、第１から第５までのいずれかの発明において、
前記表示装置は、液晶表示装置であることを特徴とする。
【発明の効果】
【００１９】
上記第１の発明によれば、映像信号線を所定本数ずつ順次に駆動する点順次駆動方式が採用されている表示装置において、各画素形成部には２つのスイッチング素子（第１のスイッチング素子および第２のスイッチング素子）が設けられている。上記２つのスイッチング素子のゲート端子は、当該スイッチング素子を含む画素形成部に対応して設けられている２本の走査信号線（第１の走査信号線および第２の走査信号線）に相反的に接続されている。また、上記２つのスイッチング素子のソース端子は、当該スイッチング素子を含む画素形成部の両側に配設された２本の映像信号線に相反的に接続されている。このような構成において、所定の第１の順序で映像信号線が駆動されるときには第１の走査信号線が順次に選択状態とされ、第１の順序とは逆の順序で映像信号線が駆動されるときには第２の走査信号線が順次に選択状態とされる。ここで、第１の走査信号線にゲート端子が接続されているスイッチング素子のソース端子は、当該スイッチング素子を含む画素形成部の両側に配設された２本の映像信号線のうち、第１の順序で映像信号線が駆動されるときに相対的に駆動順序の遅い映像信号線が配置されている側の映像信号線に接続されている。また、第２の走査信号線にゲート端子が接続されているスイッチング素子のソース端子は、当該スイッチング素子を含む画素形成部の両側に配設された２本の映像信号線のうち、第１の順序とは逆の順序で映像信号線が駆動されるときに相対的に駆動順序の遅い映像信号線が配置されている側の映像信号線に接続されている。このため、映像信号線がいずれの順序で駆動された場合にも、画素形成部内の画素電極の電位が目標とする電位に到達した後、当該画素形成部の両側に配設された２本の映像信号線に印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。その結果、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因して従来生じていた表示不良の発生が抑制される。
【００２０】
上記第２の発明によれば、３色のカラー表示装置において、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生が抑制される。
【００２１】
上記第３の発明によれば、映像信号線の駆動順序にかかわらず、同じタイミングで駆動される映像信号線の組み合わせが変化することはない。このため、映像信号線駆動回路内の構成を複雑化することなく、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生を抑制することのできる３色のカラー表示装置が実現される。
【００２２】
上記第４の発明によれば、スイッチング素子に連続粒界結晶シリコンを使用した薄膜トランジスタを採用した表示装置において、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生が抑制される。また、連続粒界結晶シリコンでは電子が高速に移動することができるので、必要な部品数の削減によるコストの低減や装置の小型化が可能となる。
【００２３】
上記第５の発明によれば、同一基板上に表示部と駆動回路とが一体的に形成される。これにより、装置サイズの小型化を図りつつ、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生を抑制することのできる表示装置が実現される。
【００２４】
上記第６の発明によれば、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生を抑制することのできる液晶表示装置が実現される。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照しつつ本発明の一実施形態について説明する。
【００２６】
＜１．全体の構成および動作の概要＞
図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。また、図１は、本実施形態に係る液晶表示装置の表示部の概略構成を示す図である。図２に示すように、この液晶表示装置は、表示部１００と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と第１のゲートドライバ（第１の走査信号線駆動回路）４０１と第２のゲートドライバ（第２の走査信号線駆動回路）４０２とを備えている。これら表示部１００，表示制御回路２００，ソースドライバ３００，第１のゲートドライバ４０１，および第２のゲートドライバ４０２は、典型的には同一基板上すなわちモノリシックに形成される。表示部１００には、図１に示すように、複数本（ｎ×３本）のソースバスライン（映像信号線）ＳＬ（１）ａ，ＳＬ（１）ｂ，ＳＬ（１）ｃ，ＳＬ（２）ａ，ＳＬ（２）ｂ，ＳＬ（２）ｃ，・・・と、第１のゲートドライバ４０１から延びる複数本（ｍ本）の第１のゲートバスライン（第１の走査信号線）ＧＬ１Ｌ，ＧＬ２Ｌ，・・・と、第２のゲートドライバ４０２から延びる複数本（ｍ本）の第２のゲートバスライン（第２の走査信号線）ＧＬ１Ｒ，ＧＬ２Ｒ，・・・と、それら複数本のソースバスラインと複数本の第１のゲートバスライン（または第２のゲートバスライン）との交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部の詳しい構成については後述する。なお、図１においては、各ソースバスラインの配線容量が符号Ｃｂｕｓで示されている。
【００２７】
表示制御回路２００は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号ＤＶと、当該デジタルビデオ信号ＤＶに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号ＤＳとを受け取り、それらの信号ＤＶ，ＨＳＹ，ＶＳＹ，ＤＳに基づき、ソースドライバ３００を動作させるための転送方向制御信号ＴＳ，ソーススタートパルス信号ＳＰＳ，ソースクロック信号ＣＫＳ，３色の映像信号ＶＲ，ＶＧ，ＶＢと、第１のゲートドライバ４０１を動作させるための第１のゲートスタートパルス信号ＳＰＧ１，第１のゲートクロック信号ＣＫＧ１と、第２のゲートドライバ４０２を動作させるための第２のゲートスタートパルス信号ＳＰＧ２，第２のゲートクロック信号ＣＫＧ２とを生成し出力する。
【００２８】
ソースドライバ３００は、表示制御回路２００から出力される転送方向制御信号ＴＳ，ソーススタートパルス信号ＳＰＳ，ソースクロック信号ＣＫＳ，および３色の映像信号ＶＲ，ＶＧ，ＶＢを受け取り、各ソースバスラインに駆動用の映像信号を印加する。ところで、本実施形態においては、ソースバスラインの駆動方式にはソースバスラインを３本ずつ順次に駆動する点順次駆動方式が採用され、ソースバスラインの駆動順序は転送方向制御信号ＴＳによって制御される。具体的には、転送方向制御信号ＴＳの論理レベルがローレベルであれば、「１列目、２列目、・・・、（ｎ−１）列目、ｎ列目」という順序（このように図１において左から右に進む方向の順序のことを以下「第１の順序」という。）でソースバスラインが駆動される。一方、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、「ｎ列目、（ｎ−１）列目、・・・、２列目、１列目」という順序（このように図１において右から左に進む方向の順序のことを以下「第２の順序」という。）でソースバスラインが駆動される。なお、表示部１００に関し、本実施形態においては、図１における右側（第２のゲートドライバ４０２が設けられている側）が「一側」となり、図１における左側（第１のゲートドライバ４０１が設けられている側）が「他側」となる。
【００２９】
第１のゲートドライバ４０１は、表示制御回路２００から出力される第１のゲートスタートパルス信号ＳＰＧ１と第１のゲートクロック信号ＣＫＧ１とに基づいて、ｍ本の第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬに順次にアクティブな走査信号を印加する。第２のゲートドライバ４０２は、表示制御回路２００から出力される第２のゲートスタートパルス信号ＳＰＧ２と第２のゲートクロック信号ＣＫＧ２とに基づいて、ｍ本の第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲに順次にアクティブな走査信号を印加する。本実施形態においては、ソースバスラインが第１の順序で駆動されるときには、第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬに順次にアクティブな走査信号が印加され（選択状態にされ）、ソースバスラインが第２の順序で駆動されるときには、第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲに順次にアクティブな走査信号が印加される（選択状態にされる）。
【００３０】
図３は、上述のように第１のゲートドライバ４０１と第２のゲートドライバ４０２とを動作させるために表示制御回路２００に設けられた論理回路の構成を示す回路図である。図３（ａ）は、第１および第２のゲートスタートパルス信号ＳＰＧ１，ＳＰＧ２を生成するための論理回路の構成を示す回路図である。この論理回路は、ゲートスタートパルス信号ＳＰＧと転送方向制御信号ＴＳの論理反転信号との論理積を第１のゲートスタートパルス信号ＳＰＧ１として出力するＡＮＤ回路２１１と、ゲートスタートパルス信号ＳＰＧと転送方向制御信号ＴＳとの論理積を第２のゲートスタートパルス信号ＳＰＧ２として出力するＡＮＤ回路２１２とによって構成されている。図３（ｂ）は、第１および第２のゲートクロック信号ＣＫＧ１，ＣＫＧ２を生成するための論理回路の構成を示す回路図である。この論理回路は、ゲートクロック信号ＣＫＧと転送方向制御信号ＴＳの論理反転信号との論理積を第１のゲートクロック信号ＣＫＧ１として出力するＡＮＤ回路２２１と、ゲートクロック信号ＣＫＧと転送方向制御信号ＴＳとの論理積を第２のゲートクロック信号ＣＫＧ２として出力するＡＮＤ回路２２２とによって構成されている。なお、ゲートスタートパルス信号ＳＰＧおよびゲートクロック信号ＣＫＧについては、表示制御回路２００において水平同期信号ＨＳＹ，垂直同期信号ＶＳＹ，および制御信号ＤＳに基づいて生成される。
【００３１】
以上のような構成により、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、第２のゲートドライバ４０２に有効な駆動用の信号（第２のゲートスタートパルス信号ＳＰＧ２および第２のゲートクロック信号ＣＫＧ２）が与えられ、第２のゲートドライバ４０２によって第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲが順次に駆動される。一方、転送方向制御信号ＴＳの論理レベルがローレベルであれば、第１のゲートドライバ４０１に有効な駆動用の信号（第１のゲートスタートパルス信号ＳＰＧ１および第１のゲートクロック信号ＣＫＧ１）が与えられ、第１のゲートドライバ４０１によって第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬが順次に駆動される。
【００３２】
以上のような構成によって、ソースバスラインＳＬ（１）ａ，ＳＬ（１）ｂ，ＳＬ（１）ｃ，・・・，ＳＬ（ｎ）ａ，ＳＬ（ｎ）ｂ，ＳＬ（ｎ）ｃに駆動用の映像信号が印加され、第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬもしくは第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲに走査信号が印加されることにより、表示部１００に画像が表示される。
【００３３】
＜２．画素形成部の構成＞
図４は、本実施形態における画素形成部の構成を示す図である。図４に示すように、各画素形成部は２本のソースバスラインと２本のゲートバスラインとで囲まれるように配置されている。なお、図４では、各画素形成部からみてソースドライバ３００側に配設されているゲートバスラインには符号ＧＬＵ（例えば、１行目のＧＬ１Ｒに相当）を付し、各画素形成部からみてソースドライバ３００とは反対側に配設されているゲートバスラインには符号ＧＬＤ（例えば、１行目のＧＬ１Ｌに相当）を付している。また、各画素形成部からみて第１のゲートドライバ４０１側に配設されているソースバスラインには符号ＳＬＬを付し、各画素形成部からみて第２のゲートドライバ４０２側に配設されているソースバスラインには符号ＳＬＲを付している（例えば、ＳＬＬがＳＬ（１）ａであればＳＬＲはＳＬ（１）ｂとなり、ＳＬＬがＳＬ（１）ｃであればＳＬＲはＳＬ（２）ａとなる。
【００３４】
図４に示すように、各画素形成部には２個のＴＦＴ１０ａ，１０ｂが含まれている。それら２個のＴＦＴのうち画素形成部の中心からみてソースドライバ３００側とは反対側に配置されたＴＦＴ（以下「第１のＴＦＴ」という）１０ａについては、ゲート電極は当該ＴＦＴを含む画素形成部からみてソースドライバ３００側とは反対側を通過するゲートバスライン（第１のゲートドライバ４０１から延びるゲートバスライン）ＧＬＤに接続され、ソース電極は当該ＴＦＴを含む画素形成部からみて第２のゲートドライバ４０２側を通過するソースバスラインＳＬＲに接続されている。また、２個のＴＦＴのうち画素形成部の中心からみてソースドライバ３００側に配置されたＴＦＴ（以下「第２のＴＦＴ」という）１０ｂについては、ゲート電極は当該ＴＦＴを含む画素形成部からみてソースドライバ３００側を通過するゲートバスライン（第２のゲートドライバ４０２から延びるゲートバスライン）ＧＬＵに接続され、ソース電極は当該ＴＦＴを含む画素形成部からみて第１のゲートドライバ４０１側を通過するソースバスラインＳＬＬに接続されている。なお、上記ＴＦＴ１０ａ，１０ｂとしては、典型的にはＣＧシリコン（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ：連続粒界結晶シリコン）膜で形成されたＴＦＴが用いられる。
【００３５】
各画素形成部は、上述した第１および第２のＴＦＴ１０ａ，１０ｂと、それらのＴＦＴ１０ａ，１０ｂのドレイン端子に接続された画素電極１１ａ，１１ｂと、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極ＣＯＭと、上記複数個の画素形成部に共通的に設けられ画素電極１１ａ，１１ｂと共通電極ＣＯＭとの間に挟持された液晶層とからなる。そして、画素電極１１ａ，１１ｂと共通電極ＣＯＭとにより形成される液晶容量により画素容量１２が構成される。通常、画素容量１２に確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。なお、第１のＴＦＴ１０ａのドレイン端子に接続された画素電極１１ａと第２のＴＦＴ１０ｂのドレイン端子に接続された画素電極１１ｂとは電気的には接続された構成となっている（透明の表示電極を構成している）。
【００３６】
ところで、各画素形成部においては、画素電極とソースバスラインとの間に寄生容量が形成される。図５は、その寄生容量を含めた画素形成部の構成を示す図である。図５に示すように、画素電極１１ａとソースバスラインＳＬＬとの間，画素電極１１ａとソースバスラインＳＬＲとの間，画素電極１１ｂとソースバスラインＳＬＬとの間，および画素電極１１ｂとソースバスラインＳＬＲとの間に寄生容量１３ａ，１４ａ，１３ｂ，および１４ｂが形成されている。なお、ＴＦＴのゲート端子とドレイン端子との間など画素電極とソースバスラインとの間以外にも寄生容量は形成されるが、本発明には直接に関係しないのでその説明および図示を省略する。
【００３７】
＜３．ソースドライバの構成＞
図６は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。このソースドライバ３００は、シフトレジスタ３０とサンプリング回路３１とを備えている。サンプリング回路３１には、表示制御回路２００から送られるＲＧＢ３色の映像信号ＶＲ，ＶＧ，ＶＢをサンプリングするためのアナログスイッチＡＳ１ａ，ＡＳ１ｂ，ＡＳ１ｃ，ＡＳ２ａ，ＡＳ２ｂ，ＡＳ２ｃ，・・・が含まれている。シフトレジスタ３０は、表示制御回路２００から送られるソーススタートパルス信号ＳＰＳとソースクロック信号ＣＫＳと転送方向制御信号ＴＳとを受け取り、サンプリングパルスを順次に出力する。その際、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、「ＳＡＭ（ｎ），ＳＡＭ（ｎ−１），ＳＡＭ（ｎ−２），・・・，ＳＡＭ（３），ＳＡＭ（２），ＳＡＭ（１）」の順にサンプリングパルスは出力される。また、転送方向制御信号ＴＳの論理レベルがローレベルであれば、「ＳＡＭ（１），ＳＡＭ（２）、ＳＡＭ（３），・・・，ＳＡＭ（ｎ−２），ＳＡＭ（ｎ−１），ＳＡＭ（ｎ）」の順にサンプリングパルスは出力される。このようにサンプリングパルスを出力するために、シフトレジスタ３０は双方向シフトレジスタとなっている。
【００３８】
ところで、本実施形態では、表示部１００において、画素形成部，ゲートバスライン，およびソースバスラインは図７に示すように配置されている。１つの画素はＲＧＢの３色のサブ画素で形成されるところ、図７においては、或る１つの画素に着目したときのＲ（赤）色用の画素形成部に符号ＰＸ１を付し、Ｇ（緑）色用の画素形成部に符号ＰＸ２を付し、Ｂ（青）色用の画素形成部に符号ＰＸ２を付している。また、（図７で右側に）隣接する画素のＲ（赤）色用の画素形成部に符号ＰＸ４を付している。上述したように、第１のゲートドライバ４０１から延びるゲートバスラインＧＬＤが選択状態にされているときには第１の順序でソースバスラインが駆動され、第２のゲートドライバ４０２から延びるゲートバスラインＧＬＵが選択状態にされているときには第２の順序でソースバスラインが駆動される。ここで、ソースバスラインが第１の順序で駆動されるときと第２の順序で駆動されるときとで、或る同じタイミングで駆動される３本のソースバスラインの組み合わせ（例えば、図７で符号ＳＬ（ｋ）ａ，ＳＬ（ｋ）ｂ，およびＳＬ（ｋ）ｃで示す３本のソースバスライン）は一致する。ところが、１本のソースバスラインには、当該ソースバスラインの両側に配置された異なる２つの色用の画素形成部に含まれるＴＦＴのソース端子が接続されている。このため、ソースバスラインが第１の順序で駆動されるときと第２の順序で駆動されるときとでは、異なる色用の映像信号がソースバスラインに印加されなければならない。例えば、ソースバスラインＳＬ（ｋ）ａに着目すると、第１の順序での駆動が行われるときにはＲ色用の映像信号が印加されなければならず、また、第２の順序での駆動が行われるときにはＧ色用の映像信号が印加されなければならない。
【００３９】
そこで、図６に示すように、サンプリング回路３１内の各アナログスイッチには、２色の映像信号と転送方向制御信号ＴＳとサンプリングパルスとが与えられる。例えば、図６で符号ＡＳ１ａで示すアナログスイッチに着目すると、当該アナログスイッチにはＲ色用の映像信号ＶＲとＧ色用の映像信号ＶＧと転送方向制御信号ＴＳとサンプリングパルスＳＡＭ（１）とが与えられる。そして、転送方向制御信号ＴＳの論理レベルがローレベルであれば、サンプリングパルスＳＡＭ（１）に応じてアナログスイッチＡＳ１ａからＲ色用の映像信号ＶＲが出力される。また、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、サンプリングパルスＳＡＭ（１）に応じてアナログスイッチＡＳ１ａからＧ色用の映像信号ＶＧが出力される。
【００４０】
＜４．駆動方法および作用＞
以下、図８〜図１０を参照しつつ、本実施形態における駆動方法および作用について説明する。なお、ここでは、図８に示す３つの画素形成部Ｐ１，Ｐ２，およびＰ３に着目する。本実施形態では３本ずつソースバスラインが駆動されるところ、ソースバスラインＳＬ（ｋ）ｂとソースバスラインＳＬ（ｋ）ｃとは同じタイミングで駆動され（ソースバスラインＳＬ（ｋ）ａについては不図示）、ソースバスラインＳＬ（ｋ＋１）ａとソースバスラインＳＬ（ｋ＋１）ｂとは同じタイミングで駆動される（ＳＬ（ｋ＋１）ｃについては不図示）。従って、ソースバスラインが第１の順序で駆動されるときには、画素形成部Ｐ１内の画素容量１２１への書き込み（ここでの「書き込み」とは、目標とする電位の映像信号に基づく充電のことをいう）と画素形成部Ｐ２，Ｐ３内の画素容量１２２，１２３への書き込みとは異なるタイミングで行われる。一方、ソースバスラインが第２の順序で駆動されるときには、画素形成部Ｐ１，Ｐ２内の画素容量１２１，１２２への書き込みと画素形成部Ｐ３内の画素容量１２３への書き込みとは異なるタイミングで行われる。なお、以下においては、共通電極ＣＯＭの電位を基準とした画素電極の電位が負から正に変わるときの動作について説明する。
【００４１】
＜４．１  ソースバスラインを第１の順序で駆動させるとき＞
転送方向制御信号ＴＳの論理レベルがローレベルになっているとき、上述したように、第１のゲートドライバ４０１によって第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬが順次に駆動される。また、このとき、ソースドライバ３００内のシフトレジスタ３０では第１の順序でサンプリングパルスが出力される。
【００４２】
１行目の第１のゲートバスラインＧＬ１Ｌが選択状態となっている期間には、画素形成部Ｐ１，Ｐ２，およびＰ３内の第１のＴＦＴ１０ａ１，１０ａ２，および１０ａ３はオン状態となっている。この期間において、図９（ａ）に示すようにサンプリングパルスＳＡＭ（ｋ）が発生すると、画素形成部Ｐ１では、ソースバスラインＳＬ（ｋ）ｃに印加された映像信号に基づく書き込みが行われる。これにより、画素電極１１ａ１の電位ＶＰ１は図９（ｃ）で符号５１で示すように上昇する。その後、図９（ｂ）に示すようにサンプリングパルスＳＡＭ（ｋ＋１）が発生すると、ソースバスラインＳＬ（ｋ＋１）ａに印加される映像信号の電位が大きく変動し、画素形成部Ｐ２では当該映像信号に基づく書き込みが行われる。これにより、画素電極１１ａ２の電位ＶＰ２は図９（ｄ）で符号５２で示すように上昇する。このとき、ソースバスラインＳＬ（ｋ）ｂやソースバスラインＳＬ（ｋ）ｃに印加される映像信号の電位には変化がないので、寄生容量１３ａ１，１４ａ１の存在にかかわらず、画素電極１１ａ１の電位ＶＰ１は図９（ｃ）で符号５３で示すように維持される。すなわち、従来例において図１６（ｃ）で符号６２で示したような画素電極の電位の上昇はない。
【００４３】
＜４．２  ソースバスラインを第２の順序で駆動させるとき＞
転送方向制御信号ＴＳの論理レベルがハイレベルになっているとき、上述したように、第２のゲートドライバ４０２によって第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲが順次に駆動される。また、このとき、ソースドライバ３００内のシフトレジスタ３０では第２の順序でサンプリングパルスが出力される。
【００４４】
１行目の第２のゲートバスラインＧＬ１Ｒが選択状態となっている期間には、画素形成部Ｐ１，Ｐ２，およびＰ３内の第２のＴＦＴ１０ｂ１，１０ｂ２，および１０ｂ３はオン状態となっている。この期間において、図１０（ｂ）に示すようにサンプリングパルスＳＡＭ（ｋ＋１）が発生すると、画素形成部Ｐ３では、ソースバスラインＳＬ（ｋ＋１）ａに印加された映像信号に基づく書き込みが行われる。これにより、画素電極１１ｂ３の電位ＶＰ３は図１０（ｄ）で符号５５で示すように上昇する。その後、図１０（ａ）に示すようにサンプリングパルスＳＡＭ（ｋ）が発生すると、ソースバスラインＳＬ（ｋ）ｃに印加される映像信号の電位が大きく変動し、画素形成部Ｐ２では当該映像信号に基づく書き込みが行われる。これにより、画素電極１１ｂ２の電位ＶＰ２は図１０（ｃ）で符号５６で示すように上昇する。このとき、ソースバスラインＳＬ（ｋ＋１）ａやソースバスラインＳＬ（ｋ＋１）ｂに印加される映像信号の電位には変化がないので、寄生容量１３ｂ３，１４ｂ３の存在にかかわらず、画素電極１１ｂ３の電位ＶＰ３は図１０（ｄ）で符号５７で示すように維持される。すなわち、従来例において図１６（ｃ）で符号６２で示したような画素電極の電位の上昇はない。
【００４５】
なお、上記においては１行目の第１または第２のゲートバスラインＧＬ１Ｌ，ＧＬ１Ｒが選択状態となっている期間の動作について説明したが、２行目以降の第１または第２のゲートバスラインが選択状態となっている期間についても同様の動作が行われる。
【００４６】
＜５．効果＞
以上のように、本実施形態によれば、駆動方式として点順次駆動方式が採用されている液晶表示装置において、各画素形成部には２つのＴＦＴ（第１のＴＦＴ１０ａおよび第２のＴＦＴ１０ｂ）が設けられており、それら２つのＴＦＴのゲート端子は、当該ＴＦＴを含む画素形成部に対応して設けられた２本のゲートバスライン（第１のゲートバスラインおよび第２のゲートバスライン）に相反的に接続されている。また、上記２つのＴＦＴのソース端子は、当該ＴＦＴを含む画素形成部の両側に配設された２本のソースバスラインに相反的に接続されている。このような構成において、第１の順序でソースバスラインが駆動されるときには第１のゲートバスラインが選択状態とされ、第２の順序でソースバスラインが駆動されるときには第２のゲートバスラインが選択状態とされる。
【００４７】
ここで、第１のゲートバスラインにゲート端子が接続されているＴＦＴに着目すると、当該ＴＦＴのソース端子は、第１の順序でソースバスラインが駆動されるときに相対的に駆動順序の遅いソースバスラインが配置されている側のソースバスラインに接続されている。このため、当該ＴＦＴを含む画素形成部内の画素容量に所望の充電（目標とする電位の映像信号に基づく充電）がなされた後、当該画素形成部の両側に配設された２本のソースバスラインに印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。
【００４８】
また、第２のゲートバスラインにゲート端子が接続されているＴＦＴに着目すると、当該ＴＦＴのソース端子は、第２の順序でソースバスラインが駆動されるときに相対的に駆動順序の遅いソースバスラインが配置されている側のソースバスラインに接続されている。このため、当該ＴＦＴを含む画素形成部内の画素容量に所望の充電がなされた後、当該画素形成部の両側に配設された２本のソースバスラインに印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。
【００４９】
以上のように、第１の順序または第２の順序のいずれの順序でソースバスラインが駆動されても、画素形成部内の画素容量に所望の充電がなされた後、当該画素形成部の両側に配設された２本のソースバスラインに印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。これにより、画素形成部内の画素電極とソースバスラインとの間に形成される寄生容量に起因する表示不良（例えば、表示部に筋が視認される等）の発生が抑制される。
【００５０】
＜６．その他＞
上記実施形態においては、各画素形成部からみてソースドライバ３００側に第２のゲートバスラインが配設され、ソースドライバ３００とは反対側に第１のゲートバスラインが配設され、第２のゲートバスラインにゲート端子が接続されたＴＦＴ１０ｂのソース端子は当該各画素形成部からみて第１のゲートドライバ４０１側に配設されたソースバスラインに接続され、第１のゲートバスラインにゲート端子が接続されたＴＦＴ１０ａのソース端子は当該各画素形成部からみて第２のゲートドライバ４０２側に配設されたソースバスラインに接続された構成となっているが、本発明はこれに限定されない。ソースバスラインの駆動順序に応じて選択状態とされる各行につき２本のゲートバスラインが設けられ、各ゲートバスラインにゲート端子が接続されたＴＦＴのソース端子が、当該各ゲートバスラインが選択状態とされたときに相対的に（ソースバスラインの）駆動順序の遅い側に配設されているソースバスラインに接続された構成となっていれば良い。例えば、図１１に示すように、各画素形成部からみてソースドライバ３００側に第１のゲートバスラインが配設され、ソースドライバ３００側とは反対側に第２のゲートバスラインが配設され、第１のゲートバスラインにゲート端子が接続されたＴＦＴ１０ａのソース端子が当該各画素形成部からみて第２のゲートドライバ４０２側に配設されたソースバスラインに接続され、第２のゲートバスラインにゲート端子が接続されたＴＦＴ１０ｂのソース端子が当該各画素形成部からみて第１のゲートドライバ４０１側に配設されたソースバスラインに接続された構成であっても良い。
【００５１】
また、上記実施形態においては、ソースバスラインが３本ずつ駆動される例を挙げて説明したが、本発明はこれに限定されない。ＲＧＢ３色のカラー液晶表示装置の場合には、６本ずつ，９本ずつ，１２本ずつ等、３ｋ本（ｋは自然数）ずつソースバスラインが駆動されれば良い。さらに、ソースバスラインが１本ずつ駆動される白黒の液晶表示装置についても本発明を適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の表示部の概略構成を示す図である。
【図２】上記実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図３】上記実施形態において、第１のゲートドライバと第２のゲートドライバとを動作させるために表示制御回路に設けられた論理回路の構成を示す回路図である。
【図４】上記実施形態において、画素形成部の構成を示す図である。
【図５】上記実施形態において、寄生容量を含めた画素形成部の構成を示す図である。
【図６】上記実施形態において、ソースドライバの構成を示すブロック図である
【図７】上記実施形態において、画素形成部，ゲートバスライン，およびソースバスラインの位置関係を示す図である。
【図８】上記実施形態における駆動方法について説明するための図である。
【図９】上記実施形態における作用について説明するための波形図である。
【図１０】上記実施形態における作用について説明するための波形図である。
【図１１】上記実施形態の変形例における表示部の概略構成を示す図である。
【図１２】従来の液晶表示装置の表示部の概略構成を示す図である。
【図１３】従来の液晶表示装置のソースドライバの構成を示すブロック図である。
【図１４】従来例（特開平１０−２０６８６９号公報）を示す図である。
【図１５】従来例において、隣接する２画素分の構成を示す回路図である。
【図１６】従来例における課題について説明するための波形図である。
【図１７】従来例における課題について説明するための波形図である。
【符号の説明】
【００５３】
１０ａ…第１のＴＦＴ
１０ｂ…第２のＴＦＴ
１１ａ，１１ｂ…画素電極
１２…画素容量
１３ａ，１３ｂ，１４ａ，１４ｂ…寄生容量
３０…シフトレジスタ
３１…サンプリング回路
１００…表示部
２００…表示制御回路
３００…ソースドライバ
４０１…第１のゲートドライバ
４０２…第２のゲートドライバ
ＧＬ１Ｌ〜ＧＬｍＬ…第１のゲートバスライン
ＧＬ１Ｒ〜ＧＬｍＲ…第２のゲートバスライン
ＳＬ（１）ａ〜ＳＬ（ｎ）ａ…ソースバスライン
ＳＬ（１）ｂ〜ＳＬ（ｎ）ｂ…ソースバスライン
ＳＬ（１）ｃ〜ＳＬ（ｎ）ｃ…ソースバスライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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