(57)【要約】【課題】ビアの冗長化率を向上させる。【解決手段】前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置し、前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出し、前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換し、前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させる。【選択図】図２
2010238146.tif 000002
【特許請求の範囲】
【請求項１】
論理接続情報を保持する記憶装置と演算処理装置を有する半導体基板配線設計支援装置において、
前記演算処理装置を、
前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置する配線手段と、
前記配線手段が配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出する孤立ビアエラー検出手段と、
前記孤立ビアエラー検出手段が、前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換する孤立ビアエラー対策用ビア変換手段と、
前記孤立ビアエラー対策用ビア変換手段が行う前記孤立ビアエラー対策用ビアへの変換後に、前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換する冗長ビア変換手段として機能させることを特徴とする半導体基板配線設計支援装置。
【請求項２】
前記半導体基板配線設計支援装置はさらに、
前記演算処理装置を、
前記冗長ビア変換手段が行う前記冗長ビアへの変換後に、前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアについて、設計規則のチェックを行う設計規則チェック手段として機能させることを特徴とする請求項１記載の半導体基板配線設計支援装置。
【請求項３】
前記半導体基板配線設計支援装置はさらに、
前記設計規則チェック手段が、前記設計規則のうち前記孤立ビアエラーを有する単一ビアを検出した場合には、前記孤立ビアエラー対策用ビア変換手段が、前記孤立ビアエラーを有する単一ビアを、前記孤立ビアエラー対策用ビアに変換することを特徴とする請求項２記載の半導体基板配線設計支援装置。
【請求項４】
前記半導体基板配線設計支援装置において、
前記孤立ビアエラー対策用ビア変換手段が、前記孤立ビアエラーとして検出した前記単一ビアを、前記孤立ビアエラー対策用ビアに変換する場合には、前記設計規則に関わらず、前記孤立ビアエラー対策用ビアに変換することを特徴とする請求項１記載の半導体基板配線設計支援装置。
【請求項５】
前記半導体基板配線設計支援装置において、
前記冗長ビア変換手段が、前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、前記冗長ビアに変換する場合には、前記設計規則に基づいて、前記冗長ビアに変換することを特徴とする請求項１記載の半導体基板配線設計支援装置。
【請求項６】
論理接続情報を保持する記憶装置と演算処理装置を有する半導体基板配線設計支援装置の制御方法において、
前記演算処理装置に、
前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置するステップと、
前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出するステップと、
前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換するステップと、
前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させることを特徴とする半導体基板配線設計支援装置の制御方法。
【請求項７】
前記半導体基板配線設計支援装置の制御方法はさらに、
前記演算処理装置に、
前記冗長ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアについて、設計規則のチェックを行うステップを実行させることを特徴とする請求項６記載の半導体基板配線設計支援装置の制御方法。
【請求項８】
前記半導体基板配線設計支援装置の制御方法はさらに、
前記設計規則のチェックを行うステップにおいて、前記設計規則のうち前記孤立ビアエラーを有する単一ビアを検出した場合には、前記演算処理装置に、前記孤立ビアエラーを有する単一ビアを、前記孤立ビアエラー対策用ビアに変換するステップを実行させることを特徴とする請求項７記載の半導体基板配線設計支援装置の制御方法。
【請求項９】
前記半導体基板配線設計支援装置の制御方法の前記孤立ビアエラー対策用ビアに変換するステップにおいて、
前記孤立ビアエラーとして検出した前記単一ビアを、前記孤立ビアエラー対策用ビアに変換する場合には、前記設計規則に関わらず、前記孤立ビアエラー対策用ビアに変換することを特徴とする請求項６記載の半導体基板配線設計支援装置の制御方法。
【請求項１０】
論理接続情報を保持する記憶装置と演算処理装置を有する半導体基板配線設計支援装置の制御プログラムにおいて、
前記演算処理装置に、
前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置するステップと、
前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出するステップと、
前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換するステップと、
前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させることを特徴とする半導体基板配線設計支援装置の制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、半導体基板配線設計支援装置により半導体基板の配線設計を支援する技術に関する。
【背景技術】
【０００２】
半導体集積回路において、異なる層の配線間を接続するビア（ｖｉａ）は、なるべく配線領域である配線チャネルの消費を抑える形状で配されることが望ましい。又、半導体基板配線設計支援装置が処理を行う上で処理が複雑になり過ぎないようにビアの形状等を定義する必要がある。このため、高速な信号を扱うネット以外の信号配線には、一つのホールを持つビア(シングルホールビア)を利用して配線が行われる。
【０００３】
しかし、ストレスマイグレーションと呼ばれる経年の変化によるストレス（応力）等の発生により、によって半導体集積回路中のビアが破壊され、当該半導体集積回路の寿命が短くなる現象が知られている。このストレスマイグレーションは、金属配線中に発生するｖａｃａｎｃｙ（ベーカンシー）と呼ばれる気泡が、配線に生じるストレスの勾配によって移動する現象である。このベーカンシーが移動することによりビアに集中し、ボイドと呼ばれる空隙が成長する。そして、空隙が成長することにより、ビアが破壊されてしまう。
【０００４】
このストレスマイグレーションに対する耐性を高めるため、ビアを複数配置する、即ちビアを冗長化する手法が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１１５９５９号公報
【特許文献２】特開２００７−３２９３６１号公報
【特許文献３】特開２００５−９９９３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年の製造プロセスの微細化は、ストレスマイグレーションの問題を顕著化させ、歩留まり率の低下や、信頼性の低下を招く。これらの問題は、線幅やビア径により発生する確率が変化するが、最も多く利用される最小線幅の信号線や、最少ホール数のビアが利用される信号線は特に発生する確率が高いといえる。
【０００７】
そこで半導体基板上の配線を行う一般的な配線ラウタ（ｒｏｕｔｅｒ）では、シングルホールビアを用いて配線を行い、設計終盤でホールを追加してビアを冗長化する手法がとられる。しかし、このホールを追加する手法では、ホールを追加しても、使用する半導体テクノロジのデザインルール（設計規則）に反しない個所にしか、ホールを追加できないため、冗長化できる数に限りがある。
【０００８】
また、冗長化したビア、即ち冗長ビアを用いた配線設計が可能な配線ラウタを用いて配線設計を行うことも考えられるが、特殊な配線ラウタが必要であると共に、配線処理が複雑になり、配線処理に必要な時間が延びるという問題点があった。
そこで、開示のシステムは、ビアの冗長化率を向上させる技術を提供する。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、開示の半導体基板配線設計支援装置は、
論理接続情報を保持する記憶装置と演算処理装置を有し、
前記演算処理装置を、
前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置する配線手段と、
前記配線手段が配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出する孤立ビアエラー検出手段と、
前記孤立ビアエラー検出手段が、前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換する孤立ビアエラー対策用ビア変換手段と、
前記孤立ビアエラー対策用ビア変換手段が行う前記孤立ビアエラー対策用ビアへの変換後に、前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換する冗長ビア変換手段として機能させる。
【発明の効果】
【００１０】
開示のシステムは、ビアの冗長化率を向上させることにより、半導体装置の長寿命化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】半導体基板配線設計支援装置のブロック図
【図２】半導体基板配線設計支援装置実行する制御方法の説明図
【図３】レイアウトＤＢの説明図
【図４】ビア変換ルールの説明
【図５】変換前の孤立ビアを示す図
【図６】変換後の孤立ビアエラー対策用ビアを示す図
【図７】制御方法の比較例を示す図
【図８】ビアの変換例を示す図
【図９】ビアの変換例を示す図
【図１０】ビアの変換例を示す図
【図１１】ビアの変換例を示す図
【図１２】ビアの変換例を示す図
【図１３】ビアの変換例を示す図
【図１４】ビアの変換例を示す図
【発明を実施するための形態】
【００１２】
以下、図面を参照して本実施形態について説明する。以下の実施の形態の構成は例示であり、本発明は実施の形態の構成に限定されない。
【００１３】
（設計支援装置のハードウェア構成）
図１は、本実施形態にかかる半導体基板配線設計支援装置のハードウェア構成を示す
ブロック図である。
【００１４】
図１において、半導体基板配線設計支援装置１０は、ＣＰＵ１０１や、ＲＯＭ１０２、ＲＡＭ１０３、記憶装置１０４、ディスプレイ１０５、Ｉ／Ｆ（インターフェース）１０６、入力操作部１０７を備える。また、これらの各構成部はバス１００によってそれぞれ接続される。
【００１５】
ここで、ＣＰＵ１０１は、プログラムに従って演算処理を行い、各構成部を制御する。ＲＯＭ１０２は、ブートプログラムなどのＢＩＯＳ(Basic Input/Output System)を記憶
している。ＲＡＭ１０３は、ＣＰＵ１０１のデータまたは命令を格納する記憶領域として使用される所謂メインメモリである。
【００１６】
記憶装置１０４は、記憶媒体を備え、当該記憶媒体へデータを書き込んで記憶したり、当該記憶媒体に記憶したデータを読み出したりする。本例の記憶媒体は、ＯＳ(Operating
System)や制御プログラム、論理接続情報、設計ルール（設計規則）、レイアウトＤＢを記憶する。
【００１７】
記憶装置１０４としては、例えば、ＳＳＤ［Solid State Drive］、ＨＤＤ［Hard Disk
Drive］、ＢＤ［Blu-ray Disk］ドライブ、ＤＶＤ［Digital Versatile Disk］ドライブ、ＣＤ［Compact Disk］ドライブ、メモリーカード装置がある。また、記憶装置１０４の記憶媒体としては、例えば、不揮発性半導体メモリ（フラッシュメモリ）、ハードディスク、ＢＤ、ＤＶＤ、ＣＤ、メモリーカード、及び、フレキシブルディスクがある。以上に例示した記録媒体は、記憶装置１０４に対して着脱自在であってもよいし、記憶装置１０４内に固定的に装着されたものであってもよい。なお本形態における記憶媒体は、コンピュータ可読媒体である。
【００１８】
ディスプレイ１０５は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０８は、たとえば、ＣＲＴ[Cathode Ray Tube]、ＴＦＴ[Thin Film Transistor]液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００１９】
Ｉ／Ｆ１０６は、通信回線を通じてインターネットなどのネットワーク１１４に接続され、このネットワーク１１４を介して他の装置に接続される。そして、Ｉ／Ｆ１０９は、ネットワーク１１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０９には、たとえばモデムやＬＡＮ[Local Area Network]アダプタなどを採用することができる。
【００２０】
入力操作部１０７は、キーボードやマウスなど、ユーザが入力操作するためのユーザインタフェースである。キーボードは、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウスは、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様の機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００２１】
ＣＰＵ１０１やＲＡＭ１０３を備えた演算処理装置１１は、ＯＳや制御プログラムを記憶装置１０４から適宜読み出して実行し、入力操作部１０７やＩ／Ｆ１０６から入力された情報、及び記憶装置１０４から読み出す情報を演算処理する。この演算処理により、演算処理装置１１は、配線手段や、孤立ビアエラー検出手段、孤立ビアエラー対策用ビア変換手段、冗長ビア変換手段としても機能する。
【００２２】
配線手段としての演算処理装置１１は、論理接続情報に基づいて半導体基板上に配線を行うとともに、配線が第１の配線層と第２の配線層間の配線である場合に、第１の配線層と第２の配線層の間に単一のビアである単一ビアを配置する。
【００２３】
孤立ビアエラー検出手段としての演算処理装置１１は、配線手段が配線した半導体基板上の配線が有するビアについて、ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、複数のビアが必要であるか否かを判定する。そして、複数のビア
が必要であると判定した際に、単一ビアのみが配置されている場合、演算処理装置１１は、当該単一ビアを孤立ビアエラーとして検出する。
【００２４】
孤立ビアエラー対策用ビア変換手段としての演算処理装置１１は、孤立ビアエラー検出手段が、孤立ビアエラーとして検出した単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換する。
【００２５】
冗長ビア変換手段としての演算処理装置１１は、孤立ビアエラー対策用ビア変換手段が行う孤立ビアエラー対策用ビアへの変換後に、配線手段が配線した半導体基板上の配線が有するビアのうち単一ビアを、複数のビアを有する冗長ビアに変換する。
【００２６】
設計規則チェック手段としての演算処理装置１１は、冗長ビア変換手段が行う冗長ビアへの変換後に、配線手段が配線した半導体基板上の配線が有するビアのうち単一ビアについて、設計規則のチェックを行う。
【００２７】
図２は、半導体基板配線設計支援装置が、制御プログラムに従って実行する制御方法の説明図である。
【００２８】
まず、配線手段が、記憶装置１０４から論理接続情報、設計情報、レイアウトを読み出して配線処理を行う。ここで論理接続情報は、設計する半導体回路の論理的な接続関係を示す情報である。レイアウトは、図３に示すように、記憶装置１０４のレイアウトＤＢに登録されている配線パターンである。図３では、論理接続情報に基づいて配線する際に基本となる元形状１００１やバリエーションとしての形状１００２，１００３等を含む配線パターン１０００の一例を示している。即ち、配線手段は、レイアウトＤＢのレイアウトを用いて論理接続情報と同じ接続関係となる配線を求める処理を行う（Ｓ１）。
【００２９】
そして配線手段は、設計した配線が設計ルールに違反している箇所が無いか、即ちショートや配線間の間隔不足が発生している箇所が無いかを確認し、違反箇所があれば修正する（Ｓ２）。修正後、配線手段は、再度設計ルールに違反している箇所が無いか確認し、違反箇所が無くなるまでＳ２〜Ｓ３のステップを繰り返す（Ｓ３）。
【００３０】
違反箇所がなくなった場合、冗長ビア変換手段は、配線手段が配した半導体基板上の配線が有するビアのうち単一ビアを、設計ルールに基づいて複数のビアを有する冗長ビアに変換する（Ｓ４）。
【００３１】
そして、冗長ビアへの変更後、孤立ビアエラー検出手段は、ビア変換ルールに基づいて孤立ビアを検出する（Ｓ５）。例えば、孤立ビアエラー検出手段は、配線手段が配線した半導体基板上の配線が有するビアについて、ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、複数のビアが必要であるか否かを判定する。
【００３２】
図４は、ビア変換ルールの説明図である。ビアＶ３が接続する第１の配線Ｍ４の線幅Ｗ４と第２の配線Ｍ３の線幅Ｗ３と、線幅Ｗ３に所定係数ｆを乗じた値αとに基づいて、Ｗ４≧αの場合、ビアＶ３は孤立ビアと判定され、必要なビア数は２とされる。更に、α＜α１＜α２とし、Ｗ４≧α１の場合、必要なビア数は３、Ｗ４≧α２の場合、必要なビア数は４とされる。
【００３３】
また、ビアＶ４が、同じ線幅Ｗ３の第二・第三の配線Ｍ３，Ｍ５と接続している場合でも、第一の配線Ｍ４からの距離Ｌが所定値β未満で、Ｗ４≧αの場合、ビアＶ３は孤立ビアと判定される。
【００３４】
孤立ビアが検出された場合、孤立ビアエラー対策用ビア変換手段は、検出された孤立ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換する。即ち、孤立ビアエラー対策用ビア変換手段は、必要なビア数に応じて、孤立ビアエラー対策用ビアを追加する修正を行う（Ｓ６）。図５は変換前の孤立ビアを示す図、図６は、変換後の孤立ビアエラー対策用ビアを示す図である。
また、孤立ビアの修正後、孤立ビアエラー検出手段は、再度孤立ビアを検出する（Ｓ７）。孤立ビアが検出された場合（Ｓ７Ｙｅｓ）、孤立ビアエラー対策用ビア変換手段は、Ｓ６に戻って検出された孤立ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換する。
【００３５】
Ｓ７で孤立ビアが検出されなかった場合（Ｓ７，Ｎｏ）、設計規則チェック手段は、設計した配線が設計ルールに違反している箇所が無いかを確認し、違反箇所があればＳ２に戻し（Ｓ８，Ｓ９）、配線手段が違反箇所を修正する。そして、設計規則チェック手段は、Ｓ９で違反箇所がなければ処理を終了する。
【００３６】
このように本例の半導体基板配線設計支援装置１０は、冗長ビアの変換後に違反箇所のチェックを行い、違反箇所があれば配線のリペア処理（Ｓ２）に戻って配線を変更できるので、冗長ビアに変換できる箇所が増え、冗長化率が向上する。
【００３７】
図７は、比較のため配線が確定した後の最終段階で冗長ビアを変換する例を示す。
【００３８】
まず、配線手段が、記憶装置１０４から論理接続情報、設計情報、レイアウトを読み出して配線処理を行う（Ｓ２１）。
【００３９】
そして配線手段は、設計した配線が設計ルールに違反している箇所が無いか、即ちショートや配線間の間隔不足が発生している箇所が無いかを確認し、違反箇所があれば修正する（Ｓ２２）。修正後、配線手段は、再度設計ルールに違反している箇所が無いか確認し、違反箇所が無くなるまでＳ２２〜Ｓ２３の各ステップを繰り返す（Ｓ２３）。
【００４０】
上記のＳ２〜Ｓ３の各ステップを繰り返した結果、違反箇所がなくなった場合、孤立ビアエラー検出手段は、ビア変換ルールに基づいて孤立ビアを検出する（Ｓ２４）。
【００４１】
孤立ビアが検出された場合（Ｓ２５，Ｙｅｓ）、孤立ビアエラー対策用ビア変換手段は、検出された孤立ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換する（Ｓ２６）。
【００４２】
次に設計規則チェック手段は、設計した配線が設計ルールに違反している箇所が無いかを再度確認し、違反箇所があればＳ２６に戻し修正させる（Ｓ２７，Ｓ２８）。
【００４３】
そして、冗長ビア変換手段は、配線手段が配した半導体基板上の配線が有するビアのうち単一ビアを、複数のビアを有する冗長ビアに変換する（Ｓ２９）。
【００４４】
配線手段は、設計した配線が設計ルールに違反している箇所が無いかを再度確認し、違反箇所があればＳ２９に戻って修正する（Ｓ３０，Ｓ３１）。そして、配線手段は、Ｓ３１で違反箇所がなければ処理を終了する。
【００４５】
図７の比較例では、配線はＳ２１−Ｓ２３で確定し、ビアの冗長化を行う場合、設計ルールに違反しない範囲でしか修正できないため、冗長化可能な箇所が制限される。
【００４６】
これに対し、図２の例では、冗長化の結果、違反箇所があれば配線を変更できるので、
冗長化可能な箇所が多く冗長化率が向上する。
例えば、Ｓ３で設計ルールに違反している個所が無くなった際に、図８の状態となった場合、Ｓ４の冗長ビア変換を行うと、図９のように、丸で示したビアが冗長化されずに残ってしまう。冗長化に失敗した理由は、図１０に示すように何れの方向に冗長化したビアを作成しようとしても設計ルールに反してしまうためである。なお、図１０において丸で示したビアをＸ方向に冗長化した場合、直交方向のビア５と同一面上で近接するので、設計ルール違反となるためである。また、図９の例では、丸で示したビアが大きなメタルと接続しているため、次のステップＳ５で孤立ビアと検出される。
【００４７】
このため、孤立ビアエラー対策用ビア変換手段は、丸で示した孤立ビアの修正を行う。例えば、図１１のように孤立ビアエラー対策用ビアを設ける。この場合、設計ルールに違反するので、Ｓ８，Ｓ９で違反が検出され、Ｓ２へ戻って図１２に示すように配線を修正する。
【００４８】
そして、再度ビアの冗長化（Ｓ４）を行うことで、図１３に示すようにエラー無く、全てのビアを冗長化することが可能になる。
【００４９】
一方、図７の比較例では、図８の状態からＳ２９の冗長化を行った場合、図１４に示したように四角で示したビアが冗長化できずに残ってしまう。図７の比較例では、Ｓ２２へ戻って配線を変更することができないので、これ以上の冗長化は行えない。
以上のように本実施形態によれば、ビアの冗長化率を向上させることができる。
【００５０】
〈その他〉
本発明は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えば、以下に付記した構成であっても上述の実施形態と同様の効果が得られる。また、これらの構成要素は可能な限り組み合わせることができる。
【００５１】
（付記１）
論理接続情報を保持する記憶装置と演算処理装置を有する半導体基板配線設計支援装置において、
前記演算処理装置を、
前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置する配線手段と、
前記配線手段が配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出する孤立ビアエラー検出手段と、
前記孤立ビアエラー検出手段が、前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換する孤立ビアエラー対策用ビア変換手段と、
前記孤立ビアエラー対策用ビア変換手段が行う前記孤立ビアエラー対策用ビアへの変換後に、前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換する冗長ビア変換手段として機能させることを特徴とする半導体基板配線設計支援装置。
【００５２】
（付記２）
前記半導体基板配線設計支援装置はさらに、
前記演算処理装置を、
前記冗長ビア変換手段が行う前記冗長ビアへの変換後に、前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアについて、設計規則のチェックを行う設計規則チェック手段として機能させることを特徴とする付記１記載の半導体基板配線設計支援装置。
【００５３】
（付記３）
前記半導体基板配線設計支援装置はさらに、
前記設計規則チェック手段が、前記設計規則のうち前記孤立ビアエラーを有する単一ビアを検出した場合には、前記孤立ビアエラー対策用ビア変換手段が、前記孤立ビアエラーを有する単一ビアを、前記孤立ビアエラー対策用ビアに変換することを特徴とする付記２記載の半導体基板配線設計支援装置。
【００５４】
（付記４）
前記半導体基板配線設計支援装置において、
前記孤立ビアエラー対策用ビア変換手段が、前記孤立ビアエラーとして検出した前記単一ビアを、前記孤立ビアエラー対策用ビアに変換する場合には、前記設計規則に関わらず、前記孤立ビアエラー対策用ビアに変換することを特徴とする付記１記載の半導体基板配線設計支援装置。
【００５５】
（付記５）
前記半導体基板配線設計支援装置において、
前記冗長ビア変換手段が、前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、前記冗長ビアに変換する場合には、前記設計規則に基づいて、前記冗長ビアに変換することを特徴とする付記１記載の半導体基板配線設計支援装置。
【００５６】
（付記６）
論理接続情報を保持する記憶装置と演算処理装置を有する半導体基板配線設計支援装置の制御方法において、
前記演算処理装置に、
前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置するステップと、
前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出するステップと、
前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換するステップと、
前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させることを特徴とする半導体基板配線設計支援装置の制御方法。
【００５７】
（付記７）
前記半導体基板配線設計支援装置の制御方法はさらに、
前記演算処理装置に、
前記冗長ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアについて、設計規則のチェックを行うステップを実行させることを特徴とする付記６記載の半導体基板配線設計支援装置の制御方法。
【００５８】
（付記８）
前記半導体基板配線設計支援装置の制御方法はさらに、
前記設計規則のチェックを行うステップにおいて、前記設計規則のうち前記孤立ビアエラーを有する単一ビアを検出した場合には、前記演算処理装置に、前記孤立ビアエラーを有する単一ビアを、前記孤立ビアエラー対策用ビアに変換するステップを実行させることを特徴とする付記７記載の半導体基板配線設計支援装置の制御方法。
【００５９】
（付記９）
前記半導体基板配線設計支援装置の制御方法の前記孤立ビアエラー対策用ビアに変換するステップにおいて、
前記孤立ビアエラーとして検出した前記単一ビアを、前記孤立ビアエラー対策用ビアに変換する場合には、前記設計規則に関わらず、前記孤立ビアエラー対策用ビアに変換することを特徴とする付記６記載の半導体基板配線設計支援装置の制御方法。
【００６０】
（付記１０）
前記半導体基板配線設計支援装置の制御方法の前記冗長ビアに変換するステップにおいて、
前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、前記冗長ビアに変換する場合には、前記設計規則に基づいて、前記冗長ビアに変換することを特徴とする付記６記載の半導体基板配線設計支援装置の制御方法。
【００６１】
（付記１１）
論理接続情報を保持する記憶装置と演算処理装置を有する半導体基板配線設計支援装置の制御プログラムにおいて、
前記演算処理装置に、
前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置するステップと、
前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出するステップと、
前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換するステップと、
前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させることを特徴とする半導体基板配線設計支援装置の制御プログラム。
【００６２】
（付記１２）
前記半導体基板配線設計支援装置の制御プログラムはさらに、
前記演算処理装置に、
前記冗長ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアについて、設計規則のチェックを行うステップを実行させることを特徴とする付記１１記載の半導体基板配線設計支援装置の制御プログラム。
【００６３】
（付記１３）
前記半導体基板配線設計支援装置の制御プログラムはさらに、
前記設計規則のチェックを行うステップにおいて、前記設計規則のうち前記孤立ビアエラーを有する単一ビアを検出した場合には、前記演算処理装置に、前記孤立ビアエラーを有する単一ビアを、前記孤立ビアエラー対策用ビアに変換するステップを実行させることを特徴とする付記１２記載の半導体基板配線設計支援装置の制御プログラム。
【００６４】
（付記１４）
前記半導体基板配線設計支援装置の制御プログラムの前記孤立ビアエラー対策用ビアに変換するステップにおいて、
前記孤立ビアエラーとして検出した前記単一ビアを、前記孤立ビアエラー対策用ビアに変換する場合には、前記設計規則に関わらず、前記孤立ビアエラー対策用ビアに変換することを特徴とする付記６記載の半導体基板配線設計支援装置の制御プログラム。
【００６５】
（付記１５）
前記半導体基板配線設計支援装置の制御プログラムの前記冗長ビアに変換するステップにおいて、
前記配線手段が配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、前記冗長ビアに変換する場合には、前記設計規則に基づいて、前記冗長ビアに変換することを特徴とする付記６記載の半導体基板配線設計支援装置の制御プログラム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成22年1月5日(2010.1.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【特許文献１】特開２００７−１１５９５９号公報
【特許文献２】特開２００７−３２９３６１号公報