(57)【要約】【課題】簡易な回路構成であり、かつ、レールツーレール入力の小振幅差動信号を受信して、低消費電力、低ゆがみ、高速に増幅出力することができ、電圧が異なる複数の電源が存在する系においても使用することができるレシーバ回路を提供する。【解決手段】ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、差動出力信号の同相入力電圧レベルに応じて、差動回路のテールカレントを補償する電流補償ミラー回路と、差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタとを備えている。【選択図】図２
2010206458.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、
前記差動出力信号の同相入力電圧レベルに応じて、前記差動回路のテールカレントを補償する電流補償ミラー回路と、
前記差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタとを備えていることを特徴とするレシーバ回路。
【請求項２】
前記電流補償ミラー回路は、前記差動回路の一方が停止状態の場合に、該停止状態の差動回路が動作状態の場合に流すテールカレントをミラーして前記差動回路の他方に流すことを特徴とする請求項１に記載のレシーバ回路。
【請求項３】
前記電流補償ミラー回路は、バイアス電圧の発生回路と、前記小振幅差動入力信号のレベルおよび前記発生回路により発生されたバイアス電圧に応じて、それぞれ、前記ＮＭＯＳ／ＰＭＯＳの差動回路の一方が停止状態の場合、該停止状態のＮＭＯＳ／ＰＭＯＳの差動回路のテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流すＮＭＯＳ／ＰＭＯＳの差動回路の電流補償回路とを有することを特徴とする請求項１又は２に記載のレシーバ回路。
【請求項４】
前記ＮＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第１の電流源と、ＩＯ系電源の低電位電圧側の第２の電流源と、前記第１および第２の電流源の間に接続されたスイッチング素子のＮＭＯＳとを有し、
前記ＰＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第３の電流源と、ＩＯ系電源の低電位電圧側の第４の電流源と、前記第３および第４の電流源の間に接続されたスイッチング素子のＰＭＯＳとを有し、
前記第１および第３の電流源はカレントミラー回路を構成し、
前記第２および第４の電流源はカレントミラー回路を構成し、
前記ＮＭＯＳおよび前記ＰＭＯＳのゲートには前記バイアス電圧が接続され、
前記ＮＭＯＳのソースは、前記ＮＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の低電位電圧側の定電流源との間に接続され、
前記ＰＭＯＳのソースは、前記ＰＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の高電位電圧側の定電流源との間に接続されていることを特徴とする請求項３に記載のレシーバ回路。
【請求項５】
前記ＮＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第１および第２の電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＮＭＯＳと、ＩＯ系電源の低電位電圧側の第１の定電流源とを有し、
前記第１のＮＭＯＳは、前記第１の電流源と前記第１の定電流源との間に接続され、前記第２のＮＭＯＳは、前記第２の電流源と前記第１の定電流源との間に接続され、前記第１および第２のＮＭＯＳのゲートには、それぞれ、前記小振幅差動入力信号が接続され、
前記ＰＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第２の定電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＰＭＯＳとを有し、
前記第１および第２のＰＭＯＳの一方の端子は前記第２の定電流源に接続され、
前記レベルシフタは、第５および第６の電流源と、第７および第８の電流源と、第３および第４のＮＭＯＳとを有し、
前記第５および第７の電流源ならびに前記第３のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第３のＮＭＯＳのゲートとドレインが接続され、
前記第６および第８の電流源ならびに前記第４のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第４のＮＭＯＳのゲートとドレインが接続され、
前記第１および第６の電流源はカレントミラー回路を構成し、
前記第２および第５の電流源はカレントミラー回路を構成し、
前記第７の電流源と前記第３のＮＭＯＳとの間の第１のノードに前記ＰＭＯＳの差動回路の第２のＰＭＯＳの他方の端子が接続され、
前記第８の電流源と前記第４のＮＭＯＳとの間の第２のノードに前記ＰＭＯＳの差動回路の第１のＰＭＯＳの他方の端子が接続され、
前記第１および第２のノードから、それぞれ、前記レベルシフタによりレベルシフトされた差動出力信号が出力されることを特徴とする請求項１又は２に記載のレシーバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レールツーレールの小振幅差動信号を受け取って増幅出力するレシーバ回路に関するものである。
【背景技術】
【０００２】
ＬＶＤＳ（Low voltage differential signaling）規格など、多くの小振幅差動信号の送受信規格がレールツーレール（Rail-to-Rail）に対応したレシーバ回路を想定した規格となっている。レールツーレールは、レシーバ回路の電源電圧の全ての範囲、例えばグランドレベルから電源レベルまでの全ての範囲において、小振幅差動入力信号の同相入力電圧レベルを対応させるものである。
【０００３】
また多くの場合、さらに、ＩＯ系電源電圧レベルからコア系電源電圧レベルへの変換が求められる。すなわち、ＩＯ系電源で動作するレシーバ回路において、小振幅差動入力信号のＩＯ系電源レールツーレール電圧から、コア系電源で動作する内部回路のコア系電源電圧レベルへのレベルシフタが必要となる。市場競争力を鑑みると、レシーバ回路には、低消費電力、低ゆがみ、高速、かつ、簡易な回路が求められる。
【０００４】
ここで、本発明に関連性のある先行技術文献として特許文献１，２がある。
【０００５】
特許文献１に開示の回路は、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）／ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）両受けの差動レールツーレール入力増幅段となっており、出力はＩＯ系電源電圧レベルとなっている。つまり、特許文献１の回路は、入力段を両受けにすることによりレールツーレールに対応している。
【０００６】
しかし、特許文献１の回路では、出力電圧をレールツーレール化するためにカレントミラーパスを増加させるという手段をとっているため、トータルの消費電流が甚だしく大きい構成となっている。また、同相入力電圧レベルが電源電圧の約半分にある場合、ＮＭＯＳ／ＰＭＯＳ入力段は両方ともオンすることが予想される。この時、回路消費電流は一気に増加し、トランスコンダクタンスＧｍは、この入力同相電圧レベルの場合のみ増加し、出力波形にゆがみをもたらす。
【０００７】
一方、特許文献２に開示の回路は、ＮＭＯＳ／ＰＭＯＳ両受けの差動レールツーレールの入力増幅段となっており、出力はほぼ電源電圧の１／２の電圧を中心とした小振幅差動信号となっている。特許文献２の回路では、通常のレールツーレール回路におけるトランスコンダクタンスＧｍの入力同相電圧レベル依存性を解消すべく、ＮＭＯＳ／ＰＭＯＳそれぞれの入力段の前にレベルシフタを設けている。
【０００８】
しかし、特許文献２の回路では、出力構成がレールツーレールになっておらず、後段にインバータなどが具備されている場合などは、いわゆる貫通電流が流れて消費電力の増大に繋がる。また、出力をレールツーレールに近づけるためにはテールカレント部（ＣＭＯＳの定電流源）の消費電流を増す必要があるが、たとえ電流を増やしたとしても、出力段がＭＯＳ縦積みになっているため出力電圧幅を十分確保することができず、レールツーレールに対応することは難しい。
【０００９】
さらに、特許文献２で提案されている初段レベルシフタのどれもが実施可能性という観点から問題を抱えており、この初段レベルシフタが期待通りに働くのであれば、そもそも入力段をＮＭＯＳ／ＰＭＯＳの両受けにする必要もない。
【００１０】
また、ＬＶＤＳ規格のような電圧の異なる複数の電源が存在する系においては、出力電圧をレベルシフトする必要があるが、特許文献１，２の回路では考慮されていない。よって、特許文献１，２の回路は、複数の電源が存在する系においてはそれら単独では使用することができない。
【００１１】
【特許文献１】特開２００５−３５４２６６号公報
【特許文献２】特開２００２−３４４２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、簡易な回路構成であり、かつ、レールツーレールの小振幅差動信号を受信して、低消費電力、低ゆがみ、高速に増幅出力することができ、電圧が異なる複数の電源が存在する系においても使用することができるレシーバ回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、
前記差動出力信号の同相入力電圧レベルに応じて、前記差動回路のテールカレントを補償する電流補償ミラー回路と、
前記差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタとを備えていることを特徴とするレシーバ回路を提供するものである。
【００１４】
ここで、前記電流補償ミラー回路は、前記差動回路の一方が停止状態の場合に、該停止状態の差動回路が動作状態の場合に流すテールカレントをミラーして前記差動回路の他方に流すことが好ましい。
【００１５】
また、前記電流補償ミラー回路は、バイアス電圧の発生回路と、前記小振幅差動入力信号のレベルおよび前記発生回路により発生されたバイアス電圧に応じて、それぞれ、前記ＮＭＯＳ／ＰＭＯＳの差動回路の一方が停止状態の場合、該停止状態のＮＭＯＳ／ＰＭＯＳの差動回路のテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流すＮＭＯＳ／ＰＭＯＳの差動回路の電流補償回路とを有することが好ましい。
【００１６】
また、前記ＮＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第１の電流源と、ＩＯ系電源の低電位電圧側の第２の電流源と、前記第１および第２の電流源の間に接続されたスイッチング素子のＮＭＯＳとを有し、
前記ＰＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第３の電流源と、ＩＯ系電源の低電位電圧側の第４の電流源と、前記第３および第４の電流源の間に接続されたスイッチング素子のＰＭＯＳとを有し、
前記第１および第３の電流源はカレントミラー回路を構成し、
前記第２および第４の電流源はカレントミラー回路を構成し、
前記ＮＭＯＳおよび前記ＰＭＯＳのゲートには前記バイアス電圧が接続され、
前記ＮＭＯＳのソースは、前記ＮＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の低電位電圧側の定電流源との間に接続され、
前記ＰＭＯＳのソースは、前記ＰＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の高電位電圧側の定電流源との間に接続されていることが好ましい。
【００１７】
また、前記ＮＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第１および第２の電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＮＭＯＳと、ＩＯ系電源の低電位電圧側の第１の定電流源とを有し、
前記第１のＮＭＯＳは、前記第１の電流源と前記第１の定電流源との間に接続され、前記第２のＮＭＯＳは、前記第２の電流源と前記第１の定電流源との間に接続され、前記第１および第２のＮＭＯＳのゲートには、それぞれ、前記小振幅差動入力信号が接続され、
前記ＰＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第２の定電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＰＭＯＳとを有し、
前記第１および第２のＰＭＯＳの一方の端子は前記第２の定電流源に接続され、
前記レベルシフタは、第５および第６の電流源と、第７および第８の電流源と、第３および第４のＮＭＯＳとを有し、
前記第５および第７の電流源ならびに前記第３のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第３のＮＭＯＳのゲートとドレインが接続され、
前記第６および第８の電流源ならびに前記第４のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第４のＮＭＯＳのゲートとドレインが接続され、
前記第１および第６の電流源はカレントミラー回路を構成し、
前記第２および第５の電流源はカレントミラー回路を構成し、
前記第７の電流源と前記第３のＮＭＯＳとの間の第１のノードに前記ＰＭＯＳの差動回路の第２のＰＭＯＳの他方の端子が接続され、
前記第８の電流源と前記第４のＮＭＯＳとの間の第２のノードに前記ＰＭＯＳの差動回路の第１のＰＭＯＳの他方の端子が接続され、
前記第１および第２のノードから、それぞれ、前記レベルシフタによりレベルシフトされた差動出力信号が出力されることが好ましい。
【発明の効果】
【００１８】
本発明によれば、同相入力電圧（入力コモンモード電圧）への依存性を改善することができ、同相入力電圧のレベルに応じて流れる電流を従来よりも平滑化できる。また、同相入力電圧が中間電位の時のトランスコンダクタンスを、従来よりも下げることができる。これにより、同相入力電圧への依存性を改善することができ、トランスコンダクタンスを従来よりも平滑化できる。
【００１９】
また、本発明に関わるレベルシフタはサイズが小さく非常に簡易な構成である。また、１／Ｇｍといった低出力抵抗であり、そのため、高速動作が可能で、消費電力も大幅に削減でき、より効率的にレベルシフトすることができる。
【発明を実施するための最良の形態】
【００２０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のレシーバ回路を詳細に説明する。
【００２１】
図１は、本発明のレシーバ回路の構成を表す一実施形態のブロック図である。同図に示すレシーバ回路１０は、ＩＯ系入力レールツーレール差動増幅回路１２と、コア（Ｃｏｒｅ）系ＣＭＬ（小信号）ｔｏＣＭＯＳレベル（コア系電源の基準電位ＧＮＤから電源電圧ＶＤＤの間でフル振幅で変化するシングルエンド信号）変換回路１４とによって構成されている。
【００２２】
差動増幅回路１２は、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号を受け取り、これを増幅して、さらに、コア系電源のＣＭＬレベル（小信号）の差動信号にレベルシフトして出力する。
【００２３】
コア系ＣＭＬｔｏＣＭＯＳレベル変換回路１４は、ＣＭＬ（コモンモードロジック＝小信号回路）である差動増幅回路１２から出力されるコア系電源のレールツーレールの差動信号を、コア系電源の信号であってシングルエンドの信号、つまりＣＭＯＳレベル信号に変換する。
【００２４】
次に、図２を参照して、差動増幅回路１２の具体例を挙げて説明する。
【００２５】
差動増幅回路１２は、ＮＭＯＳ／ＰＭＯＳ両受けの差動回路１８ａ、１８ｂと、電流補償ミラー回路２０と、一部がコア用デバイスを用いて構成されたレベルシフタ２２とによって構成されている。
【００２６】
差動回路１８ａ、１８ｂは、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号ＩＮＰ，ＩＮＮを受け取り、これを増幅する部分である。
【００２７】
差動回路１８ａは、電流源となる２つのＰＭＯＳ２４ａ、２４ｂと、差動入力信号ＩＮＰ，ＩＮＮを受け取って検出するスイッチング素子となる２つのＮＭＯＳ２６ａ、２６ｂと、定電流源となるＮＭＯＳ２８とによって構成されている。
【００２８】
ＰＭＯＳ２４ａ、２４ｂのソースはＩＯ系電源の高電位電圧ＩＯＶＤＤに接続され、ゲートとドレインが接続されている。ＮＭＯＳ２６ａ、２６ｂは、それぞれ、ドレインがＰＭＯＳ２４ａ、２４ｂのドレインに接続され、ゲートには差動入力信号ＩＮＰ，ＩＮＮが接続されている。また、ＮＭＯＳ２６ａ、２６ｂのソースは接続されている。ＮＭＯＳ２８は、ＮＭＯＳ２６ａ、２６ｂのソースとＩＯ系電源の低電位電圧ＩＯＧＮＤとの間に接続され、ゲートは、図示していないバイアスジェネレータから供給されるバイアス電圧（バイアス電圧Ｖｂ２とは異なる）に接続されている。
【００２９】
差動回路１８ａは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じて動作する。信号ＩＮＰが高電位（Ｈ）で、信号ＩＮＮが低電位（Ｌ）の時、ＮＭＯＳ２６ａを流れる電流＞ＮＭＯＳ２６ｂを流れる電流となる。この時、ＮＭＯＳ２８には、ＰＭＯＳ２４ａ、ＮＭＯＳ２６ａ、およびＰＭＯＳ２４ｂ、ＮＭＯＳ２６ｂを介して合計された電流が流れる。ＮＭＯＳ２８を介して流れる電流（テールカレント）はＮＭＯＳ２８のゲートに入力されるバイアス電圧によって決定される。
【００３０】
信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作は同様である。
【００３１】
また、差動回路１８ａが停止状態の場合、ＮＭＯＳ２６ａ、２６ｂはオフとなる。この時、ＮＭＯＳ２６ａ、２６ｂのドレイン、すなわち、ＰＭＯＳ２４ａ、２４ｂのゲートおよびドレインはＨとなってＰＭＯＳ２４ａ、２４ｂもオフする。
【００３２】
差動回路１８ｂは、定電流源となるＰＭＯＳ３０と、差動入力信号ＩＮＮ，ＩＮＰを受け取って検出するスイッチング素子となる２つのＰＭＯＳ３２ａ、３２ｂとによって構成されている。
【００３３】
ＰＭＯＳ３０のソースはＩＯ系電源の高電位電圧ＩＯＶＤＤに接続され、ゲートは同じくバイアスジェネレータから供給されるバイアス電圧（バイアス電圧Ｖｂ２とは異なる）に接続されている。ＰＭＯＳ３２ａ、３２ｂのソースはＰＭＯＳ３０のドレインに接続され、ゲートには、それぞれ、差動入力信号ＩＮＮ，ＩＮＰが接続されている。ＰＭＯＳ３２ａ、３２ｂのドレインは、後述するレベルシフタ２２に接続されるとともに、その一部を構成している。
【００３４】
差動回路１８ｂは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じて動作する。信号ＩＮＰが高電位（Ｈ）で、信号ＩＮＮが低電位（Ｌ）の時、ＰＭＯＳ３２ｂを流れる電流＜ＰＭＯＳ３２ａを流れる電流となる。この時、ＰＭＯＳ３０には、ＰＭＯＳ３２ｂおよび３２ａを介して合計電流が流れる。ＰＭＯＳ３０を介して流れる電流はＰＭＯＳ３０のゲートに入力されるバイアス電圧によって決定される。
【００３５】
信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作は同様であるから説明を省略する。
【００３６】
また、差動回路１８ｂが停止状態の場合、ＰＭＯＳ３２ａ、３２ｂはオフとなる。
【００３７】
ここで、動作状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じて、スイッチング素子であるＭＯＳのオン状態が切り替わることのできる状態である。一方、停止状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベルに関わらずスイッチング素子のＭＯＳがオフする状態である。
【００３８】
続いて、電流補償ミラー回路２０は、差動増幅回路１２により生成される差動出力信号の同相入力電圧レベルに応じて、差動回路１８ａ、１８ｂのテールカレントを補償する部分であり、本実施形態の場合、差動回路１８ａ、１８ｂの一方が停止状態の場合に、その停止状態の差動回路が動作状態の場合に流すテールカレントをミラーして他方に流す。電流補償ミラー回路２０は、バイアス電圧Ｖｂ２の発生回路３４と、ＮＭＯＳ差動回路１８ａの電流補償回路３６ａおよびＰＭＯＳ差動回路１８ｂの電流補償回路３６ｂとによって構成されている。
【００３９】
バイアス電圧Ｖｂ２の発生回路３４は、バイアス電圧Ｖｂ２を発生する部分であり、２つの抵抗素子３８ａ、３８ｂによって構成されている。
【００４０】
抵抗素子３８ａ、３８ｂは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続され、抵抗素子３８ａと抵抗素子３８ｂとの接続点のノードからバイアス電圧Ｖｂ２が出力される。本実施形態の場合、例えば、ＩＯＶＤＤ＝５Ｖ，Ｖｂ２＝３Ｖ，抵抗素子３８ａ、３８ｂを流れる電流を０．１ｍＡとするよう各々の素子の抵抗値は、それぞれ、３０ＫΩおよび２０ＫΩに設定されている。
【００４１】
バイアス電圧Ｖｂ２の発生回路３４では、抵抗素子３８ａ、３８ｂによる抵抗分割によりバイアス電圧Ｖｂ２が発生される。バイアス電圧Ｖｂ２は、本実施形態の場合、ＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧電源ＩＯＧＮＤとの間の電圧の４０％の電圧（２０ｋΩ／（３０ｋΩ＋２０ｋΩ））となる。
【００４２】
バイアス電圧Ｖｂ２は、ＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間の電圧の４０％の電圧に限定されるわけではなく、同相入力電圧Ｖｉｃｍとして中間電位（Ｍ）が入力された時に、後述する電流補償回路３６ａのＮＭＯＳ４４と電流補償回路３６ｂのＰＭＯＳ４８の両方がオンし、後述するトランスコンダクタンス平滑化の効果を現出させたい電圧とすれば良い。
【００４３】
電流補償回路３６ａ、３６ｂは、同相入力電圧Ｖｉｃｍのレベルとバイアス電圧Ｖｂ２に応じて、それぞれ、差動回路１８ａ、１８ｂの一方が停止状態の場合、または同相入力電圧が中間で、差動回路１８ａ、１８ｂともに動作状態の場合、その一方または両方の差動回路のテールカレントをミラーして差動回路１８ａ、１８ｂの他方に流す部分である。
【００４４】
電流補償回路３６ａは、電流源となるＰＭＯＳ４２ａと、スイッチング素子となるＮＭＯＳ４４と、電流源となるＮＭＯＳ４６ａとによって構成されている。
【００４５】
ＰＭＯＳ４２ａ、ＮＭＯＳ４４，４６ａは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。ＰＭＯＳ４２ａのゲートとドレインが接続され、ＮＭＯＳ４４のゲートにはバイアス電圧Ｖｂ２が接続されている。また、ＮＭＯＳ４４とＮＭＯＳ４６ａとの間のノード（ＮＭＯＳ４４のソースおよびＮＭＯＳ４６ａのドレイン）が差動回路１８ａのＮＭＯＳ２６ａ、２６ｂのソースおよびＮＭＯＳ２８のドレインに接続されている。
【００４６】
電流補償回路３６ａは、差動回路１８ａが例えば停止状態の場合にＮＭＯＳ４４がオンとなり、定電流源ＮＭＯＳ２８により電流を流す。この電流は、ＮＭＯＳ４４を介してＰＭＯＳ４２ａに流れ、ＰＭＯＳ４２ｂへとミラーされる。一方、差動回路１８ａが動作状態の場合にはＮＭＯＳ４４はオフし、代わりにＰＭＯＳ４８がオンする。
【００４７】
電流補償回路３６ｂは、電流源となるＰＭＯＳ４２ｂと、スイッチング素子となるＰＭＯＳ４８と、電流源となるＮＭＯＳ４６ｂとによって構成されている。
【００４８】
ＰＭＯＳ４２ｂ，４８、ＮＭＯＳ４６ｂは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。ＰＭＯＳ４２ｂのゲートは電流補償回路３６ａのＰＭＯＳ４２ａのゲートに接続されている。すなわち、ＰＭＯＳ４２ａ、４２ｂはカレントミラー回路を構成する。ＰＭＯＳ４８のゲートにはバイアス電圧Ｖｂ２が接続されている。ＮＭＯＳ４６ｂのゲートとドレインが接続され、さらに、電流補償回路３６ａのＮＭＯＳ４６ａのゲートに接続されている。すなわち、ＮＭＯＳ４６ａ、４６ｂはカレントミラー回路を構成する。また、ＰＭＯＳ４２ｂとＰＭＯＳ４８との間のノード（ＰＭＯＳ４２ｂのドレインおよびＰＭＯＳ４８のソース）が差動回路１８ｂのＰＭＯＳ３２ａ、３２ｂのソースおよびＰＭＯＳ３０のドレインに接続されている。
【００４９】
電流補償回路３６ｂは、差動回路１８ｂが例えば停止状態の場合にＰＭＯＳ４８がオンとなり、定電流源ＰＭＯＳ３０により電流を流す。この電流は、ＰＭＯＳ４８を介してＮＭＯＳ４６ｂに流れ、ＮＭＯＳ４６ａへとミラーされる。一方、差動回路１８ｂが動作状態の場合にはＰＭＯＳ４８はオフし、代わりにＮＭＯＳ４４がオンする。
【００５０】
続いて、レベルシフタ２２は、差動増幅回路１２（すなわち、差動回路１８ａ、１８ｂ）によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力する部分である。レベルシフタ２２は、電流源となる２つのＰＭＯＳ５０ａ、５０ｂと、同じく電流源となる２つのＰＭＯＳ５２ａ、５２ｂと、２つのＮＭＯＳ５４ａ、５４ｂとによって構成されいる。また、差動回路１８ｂが動作している場合は、ＰＭＯＳ３２ａ、３２ｂもＮＭＯＳ５４ａ、５４ｂに電流を供給する電流源として、レベルシフタの機能に含まれる。
【００５１】
ここで、ＮＭＯＳ５４ａ、５４ｂはコア用デバイス（コア領域で用いられるＭＯＳ）である。コア用デバイスはゲート酸化膜がＩＯ用デバイス（ＩＯ領域で用いられるＭＯＳ）よりも薄く形成されており、しきい値電圧がＩＯ用デバイスよりも低い。例えば、ＩＯ用デバイスのしきい値電圧として約６００〜８００ｍＶ程度、コア用デバイスのしきい値電圧として約２５０〜３５０ｍＶ程度を例示することができる。
【００５２】
ＰＭＯＳ５０ａ、５２ａ、ＮＭＯＳ５４ａは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。同様に、ＰＭＯＳ５０ｂ、５２ｂ、ＮＭＯＳ５４ｂは、この順序でＩＯ系電源の高電位電圧ＩＯＶＤＤと低電位電圧ＩＯＧＮＤとの間に直列に接続されている。ＰＭＯＳ５０ａのゲートは差動回路１８ａのＰＭＯＳ２４ｂのゲートに接続されている。すなわち、ＰＭＯＳ２４ｂ、５０ａはカレントミラー回路を構成する。また、ＰＭＯＳ５０ｂのゲートは差動回路１８ａのＰＭＯＳ２４ａのゲートに接続されている。すなわち、ＰＭＯＳ２４ａ、５０ｂはカレントミラー回路を構成する。ＰＭＯＳ５２ａ、５２ｂのゲートはバイアス電圧Ｖｂ２に接続されている。ＮＭＯＳ５４ａ、５４ｂは、それぞれ、ゲートとドレインが接続されている。
【００５３】
また、ＰＭＯＳ５２ａのドレインとＮＭＯＳ５４ａのドレインとの間のノードに差動回路１８ｂのＰＭＯＳ３２ｂのドレインが接続され、このノードから、差動入力信号ＩＮＮに対応する差動増幅回路１２の差動出力信号ａｍｐＯＵＴＮが出力される。同様に、ＰＭＯＳ５２ｂのドレインとＮＭＯＳ５４ｂのドレインとの間のノードに差動回路１８ｂのＰＭＯＳ３２ａのドレインが接続され、このノードから、差動入力信号ＩＮＰに対応する差動出力信号ａｍｐＯＵＴＰが出力される。
【００５４】
差動回路１８ａが動作状態の場合、前述のように、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてＮＭＯＳ２６ａ、２６ｂのオン状態が切り替わる。そして、強いオン状態のＮＭＯＳ２６ａ、２６ｂの一方に対応するＰＭＯＳ２４ａ、２４ｂの一方のゲートおよびドレインがＬとなる。また、弱いオン状態のＮＭＯＳ２６ａ、２６ｂの他方に対応するＰＭＯＳ２４ａ、２４ｂの他方のゲートおよびドレインがＨとなる。
【００５５】
レベルシフタ２２では、ゲートおよびドレインがＬとなった差動回路１８ａのＰＭＯＳ２４ａ、２４ｂの一方に対応する（カレントミラー回路を構成する）ＰＭＯＳ５０ｂ、５０ａの一方がオンする。また、ゲートおよびドレインがＨとなったＮＭＯＳ２６ａ、２６ｂの他方に対応する（カレントミラー回路を構成する）ＰＭＯＳ５０ｂ、５０ａの他方がオフする。
【００５６】
例えば、レベルシフタ２２のＰＭＯＳ５０ａがオンすると、ＰＭＯＳ５０ａ、５２ａおよびＮＭＯＳ５４ａを介して電流が流れ、差動出力信号ａｍｐＯＵＴＮはＨとなる。一方、ＰＭＯＳ５０ｂはオフなので、差動出力信号ａｍｐＯＵＴＰはＮＭＯＳ５４ｂによりディスチャージされてＬとなる。また、ＰＭＯＳ５０ａがオフ、ＰＭＯＳ５０ｂがオンの場合の動作も同様である。
【００５７】
また、差動回路１８ｂが動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてＰＭＯＳ３２ａ、３２ｂのオン状態が切り替わる。
【００５８】
例えば、ＰＭＯＳ３２ａが強いオン状態とすると、差動回路１８ｂのＰＭＯＳ３０，３２ａを介して多くの電流が流れ、差動出力信号ａｍｐＯＵＴＰはＨとなる。一方、ＰＭＯＳ３２ｂは弱いオン状態なので、差動出力信号ａｍｐＯＵＴＮはＮＭＯＳ５４ａによりディスチャージされてＬとなる。また、ＰＭＯＳ３２ａ、ＰＭＯＳ３２ｂが逆の状態の場合の動作も同様である。
【００５９】
いま、差動回路１８ａが動作状態であり、ＰＭＯＳ５０ａがオン、ＰＭＯＳ５０ｂがオフであったとする時、ここで、トランジスタが流す電流量はＧｍ・Ｖｇｓであり、ＮＭＯＳ５４ａ、５４ｂはゲートとドレインが接続されているため、Ｖｇｓ＝Ｖｄｓとなる。つまり、Ｉ＝Ｇｍ・Ｖｇｓ＝Ｇｍ・Ｖｄｓと表せる。これはＩの変化に比例してＶｄｓが変化することを意味し、ＮＭＯＳ５４ａは１／Ｇｍの抵抗とみなすことができる。そのため、ａｍｐＯＵＴＮは、最大でＶ＝（電流）×（抵抗）＝Ｉ×１／Ｇｍまで上昇することとなり、Ｇｍ，Ｉを調整することにより、ハイレベルを調節できる。
【００６０】
上記のように、電流Ｉ、ＮＭＯＳ５４ａ、５４ｂのＧｍを調整することにより、差動出力信号ａｍｐＯＵＴＮ，ａｍｐＯＵＴＰは、Ｈがコア電圧を超えない電圧にレベルシフトされる。
【００６１】
レベルシフタ２２は、ＩＯ電圧からコア電圧にレベルシフトする従来のレベルシフタと比べて非常に簡易な構成であり、サイズも小さく、低出力抵抗であることから高速動作が可能で、新規にレベルシフト回路を必要としない為、消費電力も大幅に削減でき、より効率的にレベルシフトすることができる。
【００６２】
次に、差動増幅回路１２の動作を説明する。
【００６３】
差動増幅回路１２には、同相入力電圧Ｖｉｃｍを中心とする小振幅Ｖｉｄの差動信号である小振幅差動入力信号ＩＮＰ，ＩＮＮが入力される。
【００６４】
例えば、ＬＶＤＳ規格において、レシーバ回路１０の電源電圧（ＩＯ電圧）が３．３Ｖの場合、例えば、高電位電圧ＩＯＶＤＤが３．３Ｖ、低電位電圧ＩＯＧＮＤが０Ｖの場合、同相入力電圧Ｖｉｃｍは、｜Ｖｉｄ｜／２〜２．４−｜Ｖｉｄ｜／２の範囲に規定されている。ここで、Ｖｉｄは、差動入力信号ＩＮＰ，ＩＮＮの振幅に相当する電圧であり、±１００〜±６００ｍＶである。
【００６５】
同相入力電圧Ｖｉｃｍと消費電流の関係を説明する。まず、電流補償ミラー回路２０がないと仮定した場合を説明する。電流補償ミラー回路２０がない場合の差動増幅回路１２の構成を図３に示す（レベルシフタ２２は省略している）。
【００６６】
差動入力信号ＩＮＰ，ＩＮＮとして低電位（Ｌ）が入力された時、例えば、同相入力電圧Ｖｉｃｍとして｜Ｖｉｄ｜／２が入力された時、差動回路１８ａは停止状態となり、差動回路１８ｂは動作状態となる。つまり、差動回路１８ａのＮＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに関わらずオフ状態となり、差動回路１８ｂのＰＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてオン状態が変化する。
【００６７】
一方、差動入力信号ＩＮＰ，ＩＮＮとして高電位（Ｈ）が入力された時、例えば、同相入力電圧Ｖｉｃｍとして２．４−｜Ｖｉｄ｜／２が入力された時、差動回路１８ａは動作状態となり、差動回路１８ｂは停止状態となる。つまり、差動回路１８ａのＮＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてオン状態が変化し、差動回路１８ｂのＰＭＯＳは差動入力信号ＩＮＰ，ＩＮＮのレベルに関わらずオフ状態となる。
【００６８】
また、差動入力信号ＩＮＰ，ＩＮＮとして中間電位（Ｍ）が入力された時、例えば、同相入力電圧Ｖｉｃｍとして１．２Ｖが入力された時、差動回路１８ａ、１８ｂの両方が動作状態となる。つまり、差動回路１８ａのＮＭＯＳと差動回路１８ｂのＰＭＯＳは、差動入力信号ＩＮＰ，ＩＮＮのレベルに応じてオン状態が変化する。
【００６９】
図７は、従来の電流補償回路を持たない、同相入力電圧に対する差動回路１８ａ、１８ｂを流れる合計電流（ａｍｐ合計電流）Ｉの比率を表す。いま、差動回路１８ａのＮＭＯＳ２８、差動回路１８ｂのＰＭＯＳ３０に流れる電流をＩとする。
【００７０】
ここで、同相入力電圧ＶｉｃｍがＬの時、ＮＭＯＳ２６ａ、２６ｂが停止状態、ＰＭＯＳ３２ａ、３２ｂが動作状態となる。そのため、ＮＭＯＳ２８に流れる電流Ｉｄ＝０となる。また、ＰＭＯＳ３０に流れる電流ＩがＰＭＯＳ３２ａ側のパスとＰＭＯＳ３２ｂ側のパスに分割され、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ３２ａ、３２ｂを介して電流Ｉｄ＝Ｉ／２が流れる。即ち、合計電流は１Ｉとなる。
【００７１】
また、同相入力電圧ＶｉｃｍがＨの時、ＮＭＯＳ２６ａ、２６ｂが動作状態、ＰＭＯＳ３２ａ、３２ｂが停止状態となる。そのため、ＮＭＯＳ２８には、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れる。また、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ５０ａ、５０ｂを介して電流Ｉｄ＝Ｉ／２が流れる。従って、合計電流は２Ｉとなる。
【００７２】
同相入力電圧ＶｉｃｍがＭの時、ＮＭＯＳ２６ａ、２６ｂとＰＭＯＳ３２ａ、３２ｂの両方が動作状態となる。そのため、ＮＭＯＳ２８には、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れる。また、ＮＭＯＳ５４ａには、ＰＭＯＳ３２ｂを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ａを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れ、ＮＭＯＳ５４ｂには、ＰＭＯＳ３２ａを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ｂを介して流れる電流Ｉｄ＝Ｉ／２の合計電流＝Ｉが流れる。従って、合計電流は３Ｉとなる。
【００７３】
図７のグラフに示すように、差動入力信号ＩＮＰ，ＩＮＮの同相入力電圧レベルをＩＯ系電源のレールツーレールに対応させるために差動回路１８ａ、１８ｂを用いる場合、同相入力電圧Ｖｉｃｍへの依存性が現れ、最大消費電流が３倍に上がることが分かる。
【００７４】
続いて、電流補償ミラー回路２０がある場合を説明する。
【００７５】
同相入力電圧ＶｉｃｍがＬの時、差動回路１８ａは停止状態となり、ＮＭＯＳ２６ａ、２６ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して下がるので、電流補償ミラー回路２０の電流補償回路３６ａのＮＭＯＳ４４はオンとなる。一方、差動回路１８ｂは動作状態であり、ＰＭＯＳ３２ａ、３２ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して下がるので、電流補償回路３６ｂのＰＭＯＳ４８はオフとなる。この時の回路の状態を表したものが図４である。
【００７６】
これにより、差動回路１８ａが停止状態であっても、テールカレントはＮＭＯＳ４４，ＰＭＯＳ４２ａを流れ、ＰＭＯＳ４２ａからＰＭＯＳ４２ｂへと電流がミラーされる。このミラーされた電流とＰＭＯＳ３０のテールカレントがＰＭＯＳ差動対で用いられる。
【００７７】
続いて、同相入力電圧ＶｉｃｍがＨの時、差動回路１８ｂは停止状態となり、ＰＭＯＳ３２ａ、３２ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して上がるので、電流補正回路３６ｂのＰＭＯＳ４８はオンとなる。一方、差動回路１８ａは動作状態となり、ＮＭＯＳ２６ａ、２６ｂのソース側のノードの電位は同相入力電圧Ｖｉｃｍに追従して上がるので、電流補償回路３６ａのＮＭＯＳ４４はオフとなる。この時の回路の状態を表したものが図５である。
【００７８】
これにより、差動回路１８ｂが停止状態であっても、テールカレントはＰＭＯＳ４８，ＮＭＯＳ４６ｂを流れ、ＮＭＯＳ４６ｂからＮＭＯＳ４６ａへと電流がミラーされる。このミラーされた電流とＮＭＯＳ２８によるテールカレントがＮＭＯＳ差動対で用いられる。
【００７９】
また、同相入力電圧ＶｉｃｍがＭの時、差動回路１８ａ、１８ｂの両方が動作状態となり、電流補償回路３６ａのＮＭＯＳ４４と電流補償回路３６ｂのＰＭＯＳ４８はオンとなる。この時の回路の状態を表したものが図６である。
【００８０】
ここで、差動回路１８ａのＮＭＯＳ２８と差動回路１８ｂのＰＭＯＳ３０に流れる電流をＩとし、電流補償回路３６ａのＮＭＯＳ４４と電流補償回路３６ｂのＰＭＯＳ４８に流れる電流をｉとする。また、差動回路１８ａのＮＭＯＳ２６ａ、２６ｂと電流補償回路３６ａのＮＭＯＳ４４のトランジスタサイズが同一であり、差動回路１８ｂのＰＭＯＳ３２ａ、３２ｂと電流補償回路３６ｂのＰＭＯＳ４８のトランジスタサイズが同一であるとする。
【００８１】
この場合、図２に示す差動増幅回路１２では、Ｖｂ２＝Ｖｉｃｍであるとき、ＮＭＯＳ２６ａ、２６ｂ、４４（ＰＭＯＳ３２ａ、３２ｂ、４８）にはそれぞれ同じ量の電流が流れる。そのため、ｉ＝Ｉ（ＮＭＯＳ４４）＝Ｉ（ＮＭＯＳ２６ａ）＝Ｉ（ＮＭＯＳ２６ｂ）（＝Ｉ（ＰＭＯＳ４８）＝Ｉ（ＰＭＯＳ３２ａ）＝Ｉ（ＰＭＯＳ３２ｂ））となる。Ｉ（ＮＭＯＳ４４）は、ＮＭＯＳ４４に流れる電流を表す。よって、１／３（Ｉ＋Ｉ（ＮＭＯＳ４６ａ））＝ｉとなる。ここで、Ｉ（ＮＭＯＳ４６ａ）＝Ｉ（ＰＭＯＳ４８）＝１／３（Ｉ＋Ｉ（ＰＭＯＳ４２ｂ））、Ｉ（ＰＭＯＳ４２ｂ）＝Ｉ（ＰＭＯＳ４２ａ）＝ｉより、１／３（１／３（Ｉ＋ｉ）＋Ｉ）＝ｉという関係が成り立つ。すなわち、ｉ＝Ｉ／２という関係になっている。
【００８２】
ここで、同相入力電圧ＶｉｃｍがＬの時、ＮＭＯＳ２６ａ、２６ｂが停止状態、ＰＭＯＳ３２ａ、３２ｂが動作状態となるとともに、ＮＭＯＳ４４がオン、ＰＭＯＳ４８がオフとなる。そのため、ＮＭＯＳ２８には、ＰＭＯＳ４２ａを介して電流Ｉｄ＝Ｉが流れる。また、ＰＭＯＳ３０に流れる電流ＩとＰＭＯＳ４２ａの電流がミラーされたＰＭＯＳ４２ｂに流れる電流ＩがＰＭＯＳ３２ａ側のパスとＰＭＯＳ３２ｂ側のパスに分割され、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ３２ａ、３２ｂを介して電流Ｉｄ＝Ｉが流れる。即ち、合計電流３Ｉが流れる。
【００８３】
また、同相入力電圧ＶｉｃｍがＨの時、ＮＭＯＳ２６ａ、２６ｂが動作状態、ＰＭＯＳ３２ａ、３２ｂが停止状態になるとともに、ＮＭＯＳ４４がオフ、ＰＭＯＳ４８がオンとなる。そのため、ＰＭＯＳ３０には、ＮＭＯＳ４６ｂを介して電流Ｉが流れる。また、ＮＭＯＳ２８を流れる電流ＩとＮＭＯＳ４６ｂの電流がミラーされたＮＭＯＳ４６ａを流れる電流Ｉが、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる。また、ＮＭＯＳ５４ａ、５４ｂには、それぞれＰＭＯＳ２４ａ、２４ｂの電流がミラーされたＰＭＯＳ５０ａ、５０ｂの電流Ｉが流れる。即ち、合計電流５Ｉが流れる。
【００８４】
同相入力電圧ＶｉｃｍがＭの時、ＮＭＯＳ２６ａ、２６ｂとＰＭＯＳ３２ａ、３２ｂの両方が動作状態になるとともに、ＮＭＯＳ４４とＰＭＯＳ４８の両方がオンとなる。そのため、ＮＭＯＳ２８には、それぞれＰＭＯＳ２４ａ、２４ｂを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ４２ａを介して流れる電流Ｉｄ＝Ｉ／２との合計３Ｉ／２の電流のうちのＩが流れ、残りのＩ／２がＮＭＯＳ４６ａに流れる。また、ＰＭＯＳ３０に流れる電流ＩがＰＭＯＳ３２ａ側のパスとＰＭＯＳ３２ｂ側のパスに分割され、ＮＭＯＳ５４ａには、ＰＭＯＳ３２ｂを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ａを介して流れる電流Ｉｄ＝Ｉ／２が流れ、ＮＭＯＳ５４ｂには、ＰＭＯＳ３２ａを介して流れる電流Ｉｄ＝Ｉ／２とＰＭＯＳ５０ｂを介して流れる電流Ｉｄ＝Ｉ／２が流れる。なお、ＰＭＯＳ４２ｂに流れる電流Ｉｄ＝Ｉ／２は、ＮＭＯＳ４６ｂに流れる。従って、この場合、合計電流４Ｉが流れる。
【００８５】
図８のグラフの上側に示すように、電流補償ミラー回路２０がある場合、最大消費電流の比率は５Ｉになるが、同相入力電圧ＶｉｃｍがＬ，Ｍ，Ｈの時で流れる電流が平滑化されることが分かる。また、差動回路１８ａ、１８ｂは、電流１Ｉを流すことができれば十分に機能するので、例えば、全ての定電流源に流れる電流を１／２に調整することにより、同グラフの下側に示すように、同相入力電圧ＶｉｃｍがＬ，Ｍ，Ｈの時で流れる電流の比率は半分の１．５：２：２．５とすることができ、最大消費電流の比率を５．０Ｉから２．５Ｉに抑えることができる。
【００８６】
次に、同相入力電圧ＶｉｃｍとトランスコンダクタンスＧｍの関係を説明する。まず、電流補償ミラー回路２０がないと仮定した場合を説明する。
【００８７】
トランスコンダクタンスＧｍは回路利得とも呼ばれており、同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率Ｇｍｔｏｔａｌ＝ＧｍＰ＋ＧｍＮ、また、ＧｍＮ，Ｐ＝√（２βＩＤ）で表される。ここで、ＧｍＰは、電流補償ミラー回路２０がある場合の差動回路１８ｂのトランスコンダクタンスであり、ＧｍＮは、電流補償ミラー回路２０がある場合の差動回路１８ａのトランスコンダクタンスである。βは回路定数であり、ＩＤはドレイン電流である。また、βは、β＝μ・ＣＯＸ・Ｗ／Ｌで表される。ここで、μはキャリア移動度、ＣＯＸは酸化膜容量、Ｗ／ＬはＭＯＳのゲートの幅／長さである。
【００８８】
ここで、ＰＭＯＳ／ＮＭＯＳ差動対のＧｍが一定となるように設計したとする。前述のように、同相入力電圧ＶｉｃｍがＬの時、差動回路１８ｂだけが動作状態となる。この場合のトランスコンダクタンスＧｍ（ＧｍＰ）の比率を１Ｇｍとする。
【００８９】
一方、同相入力電圧ＶｉｃｍがＨの時は差動回路１８ａだけが動作状態となるので、この場合のトランスコンダクタンスＧｍ（ＧｍＮ）の比率も１Ｇｍとなる。
【００９０】
また、同相入力電圧ＶｉｃｍがＭの時は差動回路１８ａ、１８ｂの両方が動作状態となるので、この場合のトランスコンダクタンスＧｍの比率はＧｍＮ＝ＧｍＰであるので２Ｇｍとなる。
【００９１】
これをグラフにしたものが図９である。同図の縦軸は同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率Ｇｍｔｏｔａｌ（総合Ｇｍｔｏｔａｌ）を表し、横軸は同相入力電圧Ｖｉｃｍを表す。このグラフの上側に示すように、トランスコンダクタンスＧｍは、同相入力電圧Ｖｉｃｍが変化することにより変化し、同相入力電圧ＶｉｃｍがＭの時の比率は、同相入力電圧ＶｉｃｍがＬ，Ｈの時の比率の２倍の２Ｇｍとなる。
【００９２】
続いて、電流補償ミラー回路２０がある場合を説明する。
【００９３】
Ｖｉｃｍ＝Ｍのときに、前述のように、差動回路１８ａのＮＭＯＳ２８と差動回路１８ｂのＰＭＯＳ３０に流れる電流をＩ／２とし、電流補償回路３６ａのＮＭＯＳ４６ａと電流補償回路３６ｂのＮＭＯＳ４６ｂに流れる電流をｉ／２＝Ｉ／４とした場合を考える。同相入力電圧ＶｉｃｍがＬの時、差動回路１８ｂ側（差動回路１８ｂおよび電流補償回路３６ｂ）に流れる電流はＩ／２となり、同相入力電圧ＶｉｃｍがＨの時に差動回路１８ａ側（差動回路１８ａおよび電流補償回路３６ａ）に流れる電流もＩ／２となる。従って、同相入力電圧ＶｉｃｍがＬ，Ｈの時のトランスコンダクタンスＧｍの比率は同じであり、１Ｇｍとする。
【００９４】
また、同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率Ｇｍｔｏｔａｌは下記式により表される。
【００９５】
Ｇｍｔｏｔａｌ＝ＧｍＰ＋ＧｍＮ
＝√（１／２）・ＧｍＰ，ｏｒｉｇｉｎａｌ
＋√（１／２）・ＧｍＮ，ｏｒｉｇｉｎａｌ
＝２√（１／２）・Ｇｍｔｏｔａｌ，ｏｒｉｇｉｎａｌ
≒１．４・Ｇｍｔｏｔａｌ，ｏｒｉｇｉｎａｌ
【００９６】
ここで、ＧｍＰ，ｏｒｉｇｉｎａｌは、電流補償ミラー回路２０がない場合の差動回路１８ｂのトランスコンダクタンスであり、ＧｍＮ，ｏｒｉｇｉｎａｌは、電流補償ミラー回路２０がない場合の差動回路１８ａのトランスコンダクタンスである。Ｇｍｔｏｔａｌ，ｏｒｉｇｉｎａｌは、電流補償ミラー回路２０がない場合の差動回路１８ａ、１８ｂの合計のトランスコンダクタンスである。
【００９７】
図９のグラフの下側に示すように、電流補償ミラー回路２０を設けることにより、同相入力電圧ＶｉｃｍがＭの時のトランスコンダクタンスＧｍの比率を、従来の２Ｇｍから約１．４Ｇｍに下げることができる。これにより、トランスコンダクタンスＧｍの、同相入力電圧Ｖｉｃｍへの依存性を改善することができ、従来よりもトランスコンダクタンスＧｍを平滑化することができる。
【００９８】
なお、差動増幅回路１２，すなわち、差動回路１８ａ、１８ｂ、電流補償ミラー回路２０、レベルシフタ２２の具体的な回路構成は何ら限定されず、同様の機能を果たす各種構成の回路を採用することができる。
【００９９】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【０１００】
【図１】本発明のレシーバ回路の構成を表す一実施形態のブロック図である。
【図２】図１に示す差動増幅回路の構成を表す回路図である。
【図３】図２示す差動増幅回路において、電流補償ミラー回路がない場合の構成を表す回路図である。
【図４】図２示す差動増幅回路において、差動回路１８ａが停止状態、差動回路１８ｂが動作状態の場合の構成を表す回路図である。
【図５】図２示す差動増幅回路において、差動回路１８ａが動作状態、差動回路１８ｂが停止状態の場合の構成を表す回路図である。
【図６】図２示す差動増幅回路において、差動回路１８ａ、１８ｂの両方が動作状態の場合の構成を表す回路図である。
【図７】従来のレシーバ回路において、差動増幅回路に流れる電流Ｉの比率と同相入力電圧Ｖｉｃｍの関係を表すグラフである。
【図８】図１に示すレシーバ回路において、差動増幅回路に流れる電流Ｉの比率と同相入力電圧Ｖｉｃｍの関係を表すグラフである。
【図９】従来のレシーバ回路および図１に示すレシーバ回路において、トランスコンダクタンスＧｍの比率と同相入力電圧Ｖｉｃｍの関係を表すグラフである。
【符号の説明】
【０１０１】
１０  レシーバ回路
１２  ＩＯ系入力レールツーレール差動増幅回路
１４  コア系ＣＭＬｔｏＣＭＯＳ変換回路
１８ａ、１８ｂ  差動回路
２０  電流補償ミラー回路
２２  レベルシフタ
２４ａ、２４ｂ、３０、３２ａ、３２ｂ、４２ａ、４２ｂ、４８、５０ａ、５０ｂ、５２ａ、５２ｂ  ＰＭＯＳ
２６ａ、２６ｂ、２８、４４、４６ａ、４６ｂ、５４ａ、５４ｂ  ＮＭＯＳ
３４  バイアス電圧Ｖｂ２の発生回路
３６ａ、３６ｂ  電流補償回路
３８ａ、３８ｂ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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