(57)【要約】      （修正有）【課題】平面的・空間的に分布し且つ動的な磁場の測定を実現可能とする磁気センサを提供する。【解決手段】薄膜ホール効果素子ＴＨＤ、駆動回路ＤＶ、読出回路ＲＤ、検出制御配線ＳＬ１からＳＬｍ、検出出力配線ＲＬ１からＲＬｎで構成された複数の要素回路ＰＸ１１からＰＸｍｎをマトリクス状に配置して磁場センサ１を構成する。【選択図】図１
2010085191.tif 000002
【特許請求の範囲】
【請求項１】
薄膜ホール効果素子が、マトリクス状に複数配置された磁場センサ。
【請求項２】
前記薄膜ホール効果素子と、前記薄膜ホール効果素子のホール電圧を読み出す読出回路とで要素回路を構成し、
前記要素回路が、マトリクス状に複数配置された請求項１に記載の磁場センサ。
【請求項３】
前記薄膜ホール効果素子は、第１ホール電圧読出端子と、第２ホール電圧読出端子と、を有し、
前記ホール電圧は、前記第１ホール電圧読出端子と前記第２ホール電圧読出し端子との間の電位差である、請求項２記載の磁場センサ。
【請求項４】
前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、
前記マトリクス状の列方向に配置された複数の前記要素回路に接続された、第１検出出力配線および第２検出出力配線と、
を更に有し、
前記読出回路は、第１読出用薄膜トランジスタと、第２読出用薄膜トランジスタと、を含み、
前記第１読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、
前記第１読出用薄膜トランジスタのソート端子は前記第１検出出力配線と接続され、
前記第１読出用薄膜トランジスタのドレイン端子は前記第１ホール読出端子と接続され、
前記第２読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、
前記第２読出用薄膜トランジスタのソート端子は前記第２検出出力配線と接続され、
前記第２読出用薄膜トランジスタのドレイン端子は前記第２ホール読出端子と接続されている請求項３記載の磁場センサ。
【請求項５】
前記薄膜ホール効果素子は、第１ホール電圧読出端子と、第２ホール電圧読出端子と、を有し、
前記ホール電圧は、前記第１ホール電圧読出端子と前記第２ホール電圧読出し端子との端子間電圧を充電して得られる充電電圧である、請求項２記載の磁場センサ。
【請求項６】
前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、
前記マトリクス状の列方向に配置された複数の前記要素回路に接続された、第１検出出力配線および第２検出出力配線と、
を更に有し、
前記読出回路は、第１読出用薄膜トランジスタと、第２読出用薄膜トランジスタと、キャパシタと、を含み、
前記第１読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、
前記第１読出用薄膜トランジスタのソート端子は前記第１検出出力配線と接続され、
前記第１読出用薄膜トランジスタのドレイン端子は前記第１ホール読出端子および前記キャパシタの第１端子と接続され、
前記第２読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、
前記第２読出用薄膜トランジスタのソート端子は前記第２検出出力配線と接続され、
前記第２読出用薄膜トランジスタのドレイン端子は前記第２ホール読出端子および前記キャパシタの第２端子と接続されている請求項５記載の磁場センサ。
【請求項７】
前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、
前記マトリクス状の列方向に配置された複数の前記要素回路に接続された、第１検出出力配線および第２検出出力配線と、
を更に有し、
前記読出回路は、第１読出用薄膜トランジスタと、第２読出用薄膜トランジスタと、第３読出用薄膜トランジスタと、第４読出用薄膜トランジスタと、キャパシタと、を含み、
前記第１読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、
前記第１読出用薄膜トランジスタのソース端子は前記第１検出出力配線と接続され、
前記第１読出用薄膜トランジスタのドレイン端子は前記キャパシタの第１端子と接続され、
前記第２読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、
前記第２読出用薄膜トランジスタのソース端子は前記第２検出出力配線と接続され、
前記第２読出用薄膜トランジスタのドレイン端子は前記キャパシタの第２端子と接続され、
前記第３読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、
前記第３読出用薄膜トランジスタのソース端子は前記薄膜ホール効果素子の第１ホール電圧読出端子と接続され、
前記第３読出用薄膜トランジスタのドレイン端子は前記キャパシタの第１端子と接続され、
前記第４読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、
前記第４読出用薄膜トランジスタのソース端子は前記薄膜ホール効果素子の第２ホール電圧読出端子と接続され、
前記第４読出用薄膜トランジスタのドレイン端子は前記キャパシタの第２端子と接続されている請求項５記載の磁場センサ。
【請求項８】
前記読出回路は、前記薄膜ホール効果素子のホール電圧を電流に変換して読み出す請求項２記載の磁場センサ。
【請求項９】
前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線及び共通電位配線と、
前記マトリクス状の列方向に配置された複数の前記要素回路に接続された検出出力配線と、
を更に有し、
前記読出回路は、第５読出用薄膜トランジスタと、第６読出用薄膜トランジスタと、を含み、
前記第５読出用薄膜トランジスタのゲート端子は前記薄膜ホール効果素子の第１ホール電圧読出端子と接続され、
前記第５読出用薄膜トランジスタのソース端子は前記共通電位配線と接続され、
前記第５読出用薄膜トランジスタのドレイン端子は前記第６読出用薄膜トランジスタのドレイン端子と接続され、
前記第６読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、
前記第６読出用薄膜トランジスタのソース端子は前記検出出力配線と接続され、
前記第６読出用薄膜トランジスタのドレイン端子は前記第５読出用薄膜トランジスタのドレイン端子と接続されている請求項８記載の磁場センサ。
【請求項１０】
前記要素回路の各々は、前記薄膜ホール効果素子及び前記読出回路に加えて、前記薄膜ホール効果素子を駆動する駆動回路を含む請求項２〜９のいずれか一項に記載の磁場センサ。
【請求項１１】
前記駆動回路は、前記薄膜ホール効果素子を電圧駆動することを特徴とする請求項１０記載の磁場センサ。
【請求項１２】
前記マトリクス状の列方向に配置された複数の前記要素回路に接続された駆動電位配線及び共通電位配線を更に有し、
前記駆動回路は、第１接続配線と、第２接続配線と、を含み、
前記第１接続配線の一端は前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、
前記第１接続配線の他端は前記駆動電位配線と接続され、
前記第２接続配線の一端は前記薄膜ホール効果素子の第２電圧電流供給端子と接続され、
前記第２接続配線の他端は前記共通電位配線と接続されている請求項１１記載の磁場センサ。
【請求項１３】
前記駆動回路は、前記薄膜ホール効果素子を電流駆動する請求項１０記載の磁場センサ。
【請求項１４】
前記マトリクス状の列方向に配置された複数の前記要素回路に接続された電圧供給配線と、共通電位配線と、前記電流供給配線に駆動用の電流を供給する電流源と、
前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、
を更に有し、
前記駆動回路は、第１駆動用薄膜トランジスタと、第２接続配線と、を含み、
前記第１駆動用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、
前記第１駆動用薄膜トランジスタのドレイン端子は前記電流供給配線と接続され、
前記第１駆動用薄膜トランジスタのソース端子は前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、
前記第２接続配線の一端は前記薄膜ホール効果素子の第２電圧電流供給端子と接続され、
前記第２接続配線の他端は前記共通電位配線と接続されている請求項１３記載の磁場センサ。
【請求項１５】
前記駆動回路は、前記薄膜ホール効果素子に定電流を供給する定電流回路を含む請求項１３記載の磁場センサ。
【請求項１６】
前記マトリクス状の列方向に配置された複数の前記要素回路に接続された電流供給配線と、駆動電位配線と、共通電位配線と、前記電流供給配線に駆動用の電流を供給する電流源と、
前記マトリクス状の行方向に配置された複数の前記要素回路に接続された駆動制御配線と、
を更に有し、
前記駆動回路は、第２駆動用薄膜トランジスタと、第３駆動用薄膜トランジスタと、第４駆動用薄膜トランジスタと、第５駆動用薄膜トランジスタと、第１電圧記憶用キャパシタと、から成る定電流回路と、第２接続配線と、を含み、
前記第２駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、
前記第２駆動用薄膜トランジスタのソース端子は前記電流供給配線と接続され、
前記第２駆動用薄膜トランジスタのドレイン端子は前記第３駆動用薄膜トランジスタのソース端子と接続され、
前記第３駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、
前記第３駆動用薄膜トランジスタのソース端子は前記第２駆動用薄膜トランジスタのドレイン端子と接続され、
前記第３駆動用薄膜トランジスタのドレイン端子は前記第５駆動用薄膜トランジスタのゲート端子と接続され、
前記第４駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、
前記第４駆動用薄膜トランジスタのソース端子は前記第２駆動用薄膜トランジスタのドレイン端子と接続され、
前記第４駆動用薄膜トランジスタのドレイン端子は前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、
前記第５駆動用薄膜トランジスタのゲート端子は前記第３駆動用薄膜トランジスタのドレイン端子と接続され、
前記第５駆動用薄膜トランジスタのソース端子は前記第１電圧記憶用キャパシタの第１端子と接続され、
前記第５駆動用薄膜トランジスタのドレイン端子は前記第３駆動用薄膜トランジスタのソース端子と接続され、
前記第１電圧記憶用キャパシタの第１端子は前記駆動電位配線と接続され、
前記第１電圧記憶用キャパシタの第２端子は前記第５駆動用薄膜トランジスタのゲート端子と接続され、
前記第２接続配線の一端は前記薄膜ホール効果素子の第２電圧電流供給端子と接続され、
前記第２接続配線の他端は前記共通電位配線と接続されている請求項１５記載の磁場センサ。
【請求項１７】
マトリクス状に配置された前記要素回路の周辺領域に、各薄膜ホール効果素子を駆動する駆動回路を有する請求項２〜９のいずれか一項に記載の磁場センサ。
【請求項１８】
前記駆動回路は前記マトリクス状の列方向に配置され、前記列方向の複数の要素回路の薄膜ホール効果素子を同時に電流駆動する定電流回路を含む請求項１７記載の磁場センサ。
【請求項１９】
周辺領域に配置され、前記駆動回路と接続された電流供給配線と、駆動電位配線と、前記電流供給配線に駆動用の電流を供給する電流源と、各駆動回路毎に設けられた駆動制御配線と、共通電位配線と、を更に有し、
前記駆動回路は、第６駆動用薄膜トランジスタと、第７駆動用薄膜トランジスタと、第８駆動用薄膜トランジスタと、第９駆動用薄膜トランジスタと、第２電圧記憶用キャパシタと、から成る定電流回路を含み、
前記第６駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、
前記第６駆動用薄膜トランジスタのソース端子は前記電流供給配線と接続され、
前記第６駆動用薄膜トランジスタのドレイン端子は前記第７駆動用薄膜トランジスタのソース端子と接続され、
前記第７駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、
前記第７駆動用薄膜トランジスタのソース端子は前記第６駆動用薄膜トランジスタのドレイン端子と接続され、
前記第７駆動用薄膜トランジスタのドレイン端子は前記第９駆動用薄膜トランジスタのゲート端子と接続され、
前記第８駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、
前記第８駆動用薄膜トランジスタのソース端子は前記第６駆動用薄膜トランジスタのドレイン端子と接続され、
前記第８駆動用薄膜トランジスタのドレイン端子は同列の先頭行の要素回路における前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、
前記第９駆動用薄膜トランジスタのゲート端子は前記第７駆動用薄膜トランジスタのドレイン端子と接続され、
前記第９駆動用薄膜トランジスタのソース端子は前記第２電圧記憶用キャパシタの第１端子と接続され、
前記第９駆動用薄膜トランジスタのドレイン端子は前記第７駆動用薄膜トランジスタのソース端子と接続され、
前記第２電圧記憶用キャパシタの第１端子は前記駆動電位配線と接続され、
前記第２電圧記憶用キャパシタの第２端子は前記第９駆動用薄膜トランジスタのゲート端子と接続され、
各要素回路において同列の要素回路の薄膜ホール効果素子は直列接続されており、最終行の要素回路の薄膜ホール効果素子の第２電圧電流供給端子は前記共通電位配線と接続されている請求項１８記載の磁場センサ。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平面的・空間的に分布し且つ動的な磁場の測定を実現する磁場センサに関する。
【背景技術】
【０００２】
従来の磁場測定は、ガウスメータ等による局所的な測定であった（下記非特許文献１及び２参照）。また、薄膜ホール効果素子を用いた磁場センサも考案されたが、やはり単一素子による局所的な測定であった（下記非特許文献３及び特許文献１参照）。
【非特許文献１】蓮見孝雄、電気工学必携  第３版、三省堂、pp.244-245
【非特許文献２】須山正敏、改版  電気磁気測定、コロナ社、pp.267-272
【非特許文献３】Yue Kuo, Thin film transistors, Material and processes Vol.2: Polycrystalline silicon thin film transistors, Kluwer Academic Publishers, pp.487-490
【特許文献１】特表２０００−５１４９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のように、ガウスメータや単一素子の薄膜ホール効果素子を用いる場合、局所的な磁場測定しかできず、平面的・空間的に分布し且つ動的な磁場の測定は困難である。
本発明は、このような事情に鑑みてなされたものであり、平面的・空間的に分布し且つ動的な磁場の測定を実現可能とする磁気センサを提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明に係る磁場センサは、薄膜ホール効果素子が、マトリクス状に複数配置されたことを特徴とする。
このような特徴を有する磁場センサによれば、マトリクス状に配置された薄膜ホール効果素子の各々には、その配置箇所における測定対象の磁場に応じたホール電圧が発生するため、それら各薄膜ホール効果素子のホール電圧を測定して磁場（磁束密度）に換算することにより、従来のように局所的な磁場の測定ではなく、平面的・空間的に分布し且つ動的な磁場の測定を行うことが可能となる。
【０００５】
また、上述した磁場センサにおいて、前記薄膜ホール効果素子と、前記薄膜ホール効果素子のホール電圧を読み出す読出回路とで要素回路を構成し、前記要素回路が、マトリクス状に複数配置されていることが好ましい。
このようにマトリクスを構成する最小単位である要素回路に、薄膜ホール効果素子と読出回路とを備えることにより、確実且つ容易に個々の薄膜ホール効果素子にて発生するホール電圧の読み出しを行うことができる。
【０００６】
また、上述した磁場センサにおいて、前記薄膜ホール効果素子は、第１ホール電圧読出端子と、第２ホール電圧読出端子と、を有し、前記ホール電圧は、前記第１ホール電圧読出端子と前記第２ホール電圧読出し端子との間の電位差であることが好ましい。
このようにホール電圧を直接読み出す方式を採用することにより、読出回路の回路構成を簡略化することができる。
【０００７】
また、上述した磁場センサにおいて、前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、前記マトリクス状の列方向に配置された複数の前記要素回路に接続された、第１検出出力配線および第２検出出力配線と、を更に有し、前記読出回路は、第１読出用薄膜トランジスタと、第２読出用薄膜トランジスタと、を含み、前記第１読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、前記第１読出用薄膜トランジスタのソート端子は前記第１検出出力配線と接続され、前記第１読出用薄膜トランジスタのドレイン端子は前記第１ホール読出端子と接続され、前記第２読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、前記第２読出用薄膜トランジスタのソート端子は前記第２検出出力配線と接続され、前記第２読出用薄膜トランジスタのドレイン端子は前記第２ホール読出端子と接続されていることが好ましい。
このような構成によると、各行に対応する検出制御配線に読出タイミング制御信号を順次供給することで、各行毎に読出回路における第１読出用薄膜トランジスタ及び第２読出用薄膜トランジスタをオン状態にさせ、その際に各列に対応する第１検出出力配線と第２検出出力配線との間に生じる電位差を、読出タイミング制御信号が供給された行に属する各要素回路の薄膜ホール効果素子にて発生するホール電圧として測定することができる。
【０００８】
また、上述した磁場センサにおいて、前記薄膜ホール効果素子は、第１ホール電圧読出端子と、第２ホール電圧読出端子と、を有し、前記ホール電圧は、前記第１ホール電圧読出端子と前記第２ホール電圧読出し端子との端子間電圧を充電して得られる充電電圧であることが好ましい。
ホール電圧の応答速度はそれほど速くないので、直接ホール電圧を読み出す構成では、短い読み出し期間においてホール電圧を十分に読み出すことが困難な場合もあるが、この充電電圧をホール電圧として読み出す構成によると、ホール電圧を十分に時間をかけて充電するため、短い読み出し期間で十分にホール電圧を読み出すことができる。
【０００９】
また、上述した磁場センサにおいて、充電電圧をホール電圧として読み出す場合には、前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、前記マトリクス状の列方向に配置された複数の前記要素回路に接続された、第１検出出力配線および第２検出出力配線と、を更に有し、前記読出回路は、第１読出用薄膜トランジスタと、第２読出用薄膜トランジスタと、キャパシタと、を含み、前記第１読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、前記第１読出用薄膜トランジスタのソート端子は前記第１検出出力配線と接続され、前記第１読出用薄膜トランジスタのドレイン端子は前記第１ホール読出端子および前記キャパシタの第１端子と接続され、前記第２読出用薄膜トランジスタのゲート端子は前記検出制御配線に接続され、前記第２読出用薄膜トランジスタのソート端子は前記第２検出出力配線と接続され、前記第２読出用薄膜トランジスタのドレイン端子は前記第２ホール読出端子および前記キャパシタの第２端子と接続されていることが好ましい。
このような構成とすることにより、薄膜ホール効果素子の第１ホール電圧読出端子と第２ホール電圧読出端子との端子間にホール電圧が発生すると、そのホール電圧によってキャパシタが充電され、満充電時の充電電圧はホール電圧と一致することになる。そして、各行に対応する検出制御配線に読出タイミング制御信号を順次供給して、各行毎に読出回路における第１読出用薄膜トランジスタ及び第２読出用薄膜トランジスタをオン状態にさせることにより、キャパシタの充電電圧をホール電圧として測定することができる。
【００１０】
また、上述した磁場センサにおいて、充電電圧をホール電圧として読み出す場合には、前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、前記マトリクス状の列方向に配置された複数の前記要素回路に接続された、第１検出出力配線および第２検出出力配線と、を更に有し、前記読出回路は、第１読出用薄膜トランジスタと、第２読出用薄膜トランジスタと、第３読出用薄膜トランジスタと、第４読出用薄膜トランジスタと、キャパシタと、を含み、前記第１読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、前記第１読出用薄膜トランジスタのソース端子は前記第１検出出力配線と接続され、前記第１読出用薄膜トランジスタのドレイン端子は前記キャパシタの第１端子と接続され、前記第２読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、前記第２読出用薄膜トランジスタのソース端子は前記第２検出出力配線と接続され、前記第２読出用薄膜トランジスタのドレイン端子は前記キャパシタの第２端子と接続され、前記第３読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、前記第３読出用薄膜トランジスタのソース端子は前記薄膜ホール効果素子の第１ホール電圧読出端子と接続され、前記第３読出用薄膜トランジスタのドレイン端子は前記キャパシタの第１端子と接続され、前記第４読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、前記第４読出用薄膜トランジスタのソース端子は前記薄膜ホール効果素子の第２ホール電圧読出端子と接続され、前記第４読出用薄膜トランジスタのドレイン端子は前記キャパシタの第２端子と接続されていることが好ましい。
先に説明した充電電圧をホール電圧として読み出す構成では、キャパシタに充電されたホール電圧の読み出し期間において、薄膜ホール効果素子からの再充電に起因するノイズが発生する虞がある。そこで、上記のように、第１読出用薄膜トランジスタ及び第２読出用薄膜トランジスタに対して相補型の第３読出用薄膜トランジスタ及び第４読出用薄膜トランジスタを追加することにより、このようなキャパシタの再充電に起因するノイズをカットすることができる。
【００１１】
また、上述した磁場センサにおいて、前記読出回路は、前記薄膜ホール効果素子のホール電圧を電流に変換して読み出すことが好ましい。
先に説明した薄膜ホール効果素子のホール電圧を直接、または充電して読み出す構成では、微小なホール電圧を読み出すことが困難な場合がある。そこで、上記のようにホール電圧を電流に変換して読み出すことによって、微小なホール電圧であっても精度良く読み出すことができる。
【００１２】
また、上述した磁場センサにおいて、薄膜ホール効果素子のホール電圧を電流に変換して読み出す場合には、前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線及び共通電位配線と、前記マトリクス状の列方向に配置された複数の前記要素回路に接続された検出出力配線と、を更に有し、前記読出回路は、第５読出用薄膜トランジスタと、第６読出用薄膜トランジスタと、を含み、前記第５読出用薄膜トランジスタのゲート端子は前記薄膜ホール効果素子の第１ホール電圧読出端子と接続され、前記第５読出用薄膜トランジスタのソース端子は前記共通電位配線と接続され、前記第５読出用薄膜トランジスタのドレイン端子は前記第６読出用薄膜トランジスタのドレイン端子と接続され、前記第６読出用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、前記第６読出用薄膜トランジスタのソース端子は前記検出出力配線と接続され、前記第６読出用薄膜トランジスタのドレイン端子は前記第５読出用薄膜トランジスタのドレイン端子と接続されていることが好ましい。
このような構成とすると、各行に対応する検出制御配線に読出タイミング制御信号を順次供給して、各行毎に読出回路における第６読出用薄膜トランジスタをオン状態にさせることにより、第５読出用薄膜トランジスタのゲート電圧（第１ホール電圧読出端子Ｐｏ１の電圧）−電流変換作用によって生じた電流、つまりホール電圧に応じた電流が検出出力配線を介して流れることになる。このように検出出力配線に流れる電流を測定することにより、薄膜ホール効果素子にて発生するホール電圧を間接的に測定することができる。
【００１３】
また、上述した磁場センサにおいて、前記要素回路の各々は、前記薄膜ホール効果素子及び前記読出回路に加えて、前記薄膜ホール効果素子を駆動する駆動回路を含むことが好ましい。
このように各要素回路に、薄膜ホール効果素子及び読出回路に加えて駆動回路を設けることにより、個々の薄膜ホール効果素子を正確に駆動することができる。
【００１４】
また、上述した磁場センサにおいて、前記駆動回路は、前記薄膜ホール効果素子を電圧駆動することが好ましい。
このように薄膜ホール効果素子を電圧駆動する方式を採用することにより、駆動回路の回路構成を簡略化することができる。
また、磁束密度は、Ｂｚ＝（Ｌ／ｄ）・（１／μ）・（ＶＨ／Ｖｘ）で表されるため、薄膜ホール効果素子の半導体層の設計寸法ｄ（幅）、Ｌ（長さ）と、材料定数（キャリア移動度）μと、印加電圧Ｖｘと、ホール電圧の測定値ＶＨとから磁束密度Ｂｚを求めることができる。
【００１５】
また、上述した磁場センサにおいて、薄膜ホール効果素子を電圧駆動する場合には、前記マトリクス状の列方向に配置された複数の前記要素回路に接続された駆動電位配線及び共通電位配線を更に有し、前記駆動回路は、第１接続配線と、第２接続配線と、を含み、前記第１接続配線の一端は前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、前記第１接続配線の他端は前記駆動電位配線と接続され、前記第２接続配線の一端は前記薄膜ホール効果素子の第２電圧電流供給端子と接続され、前記第２接続配線の他端は前記共通電位配線と接続されていることが好ましい。
このような構成とすることで、薄膜ホール効果素子の第１電圧電流供給端子と第２電圧電流供給端子との端子間に、駆動電位配線と共通電位配線との電位差に相当する電圧を印加することができる。
【００１６】
また、上述した磁場センサにおいて、前記駆動回路は、前記薄膜ホール効果素子を電流駆動することが好ましい。
磁束密度は、Ｂｚ＝ｑ・ｔ・ｎ・（ＶＨ／Ｉｘ）で表されるため、薄膜ホール効果素子の半導体層の設計寸法t（厚さ）と、物理定数ｑと、材料定数（キャリア密度）ｎと、印加電流Ｉｘと、ホール電圧の測定値ＶＨとから磁束密度Ｂｚを求めることができる。
上記の電圧駆動を採用した場合は、材料定数（キャリア移動度）μが必要であるが、このキャリア移動度μはプロセス条件やデバイス（薄膜ホール効果素子）間でばらつきが大きいため、磁束密度Ｂｚを精度良く求めることができない虞がある。これに対して、電流駆動を採用した場合は、比較的プロセス条件やデバイス間のばらつきが小さい材料定数（キャリア密度）ｎを用いるため、磁束密度Ｂｚを精度良く求めることができる。
【００１７】
また、上述した磁場センサにおいて、薄膜ホール効果素子を電流駆動する場合には、前記マトリクス状の列方向に配置された複数の前記要素回路に接続された電圧供給配線と、共通電位配線と、前記電流供給配線に駆動用の電流を供給する電流源と、前記マトリクス状の行方向に配置された複数の前記要素回路に接続された検出制御配線と、を更に有し、前記駆動回路は、第１駆動用薄膜トランジスタと、第２接続配線と、を含み、前記第１駆動用薄膜トランジスタのゲート端子は前記検出制御配線と接続され、前記第１駆動用薄膜トランジスタのドレイン端子は前記電流供給配線と接続され、前記第１駆動用薄膜トランジスタのソース端子は前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、前記第２接続配線の一端は前記薄膜ホール効果素子の第２電圧電流供給端子と接続され、
前記第２接続配線の他端は前記共通電位配線と接続されていることが好ましい。
このような構成とすると、各行に対応する検出制御配線に読出タイミング制御信号を順次供給して、各行毎に駆動回路における第１駆動用薄膜トランジスタをオン状態にさせることにより、この第１駆動用薄膜トランジスタを介して電流供給配線から薄膜ホール効果素子に電流を供給することができる。
【００１８】
また、上述した磁場センサにおいて、前記駆動回路は、前記薄膜ホール効果素子に定電流を供給する定電流回路を含むことが好ましい。
このように駆動回路に定電流回路を設けることで、より正確に薄膜ホール効果素子を電流駆動することができる。
【００１９】
また、上述した磁場センサにおいて、前記駆動回路に定電流回路を設ける場合には、前記マトリクス状の列方向に配置された複数の前記要素回路に接続された電流供給配線と、駆動電位配線と、共通電位配線と、前記電流供給配線に駆動用の電流を供給する電流源と、前記マトリクス状の行方向に配置された複数の前記要素回路に接続された駆動制御配線と、を更に有し、前記駆動回路は、第２駆動用薄膜トランジスタと、第３駆動用薄膜トランジスタと、第４駆動用薄膜トランジスタと、第５駆動用薄膜トランジスタと、第１電圧記憶用キャパシタと、から成る定電流回路と、第２接続配線と、を含み、前記第２駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、前記第２駆動用薄膜トランジスタのソース端子は前記電流供給配線と接続され、前記第２駆動用薄膜トランジスタのドレイン端子は前記第３駆動用薄膜トランジスタのソース端子と接続され、前記第３駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、前記第３駆動用薄膜トランジスタのソース端子は前記第２駆動用薄膜トランジスタのドレイン端子と接続され、前記第３駆動用薄膜トランジスタのドレイン端子は前記第５駆動用薄膜トランジスタのゲート端子と接続され、前記第４駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、前記第４駆動用薄膜トランジスタのソース端子は前記第２駆動用薄膜トランジスタのドレイン端子と接続され、前記第４駆動用薄膜トランジスタのドレイン端子は前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、前記第５駆動用薄膜トランジスタのゲート端子は前記第３駆動用薄膜トランジスタのドレイン端子と接続され、前記第５駆動用薄膜トランジスタのソース端子は前記第１電圧記憶用キャパシタの第１端子と接続され、前記第５駆動用薄膜トランジスタのドレイン端子は前記第３駆動用薄膜トランジスタのソース端子と接続され、前記第１電圧記憶用キャパシタの第１端子は前記駆動電位配線と接続され、前記第１電圧記憶用キャパシタの第２端子は前記第５駆動用薄膜トランジスタのゲート端子と接続され、前記第２接続配線の一端は前記薄膜ホール効果素子の第２電圧電流供給端子と接続され、前記第２接続配線の他端は前記共通電位配線と接続されていることが好ましい。
このような構成において、各行に対応する駆動制御配線に駆動タイミング制御信号を順次供給して、各行毎に駆動回路における第２駆動用薄膜トランジスタ及び第３駆動用薄膜トランジスタをオン状態とすると（第４駆動用薄膜トランジスタ及び第５駆動用薄膜トランジスタはオフ状態となる）、駆動電位配線→第１電圧記憶用キャパシタ→第３駆動用薄膜トランジスタ→第２駆動用薄膜トランジスタ→電流供給配線の経路で電流が流れ、第５駆動用薄膜トランジスタによって一定電流を流すために必要なゲート電圧が第１電圧記憶用キャパシタに記憶（充電）される。
そして、駆動制御配線の電位がローレベルになると、第２駆動用薄膜トランジスタ及び第３駆動用薄膜トランジスタがオフ状態となる一方、第４駆動用薄膜トランジスタはオン状態となり、第５駆動用薄膜トランジスタも第１電圧記憶用キャパシタに記憶されたゲート電圧によってオン状態となる。これにより、第４駆動用薄膜トランジスタ及び第５駆動用薄膜トランジスタを介して定電流を薄膜ホール効果素子に供給することができる。
【００２０】
また、上述した磁場センサにおいて、マトリクス状に配置された前記要素回路の周辺領域に、各薄膜ホール効果素子を駆動する駆動回路を有することが好ましい。
このように駆動回路を要素回路内ではなく、その周辺領域に設けることにより、駆動用のＩＣチップを別途用いる必要がなくなり、コストの削減を図ることができる。
【００２１】
また、上述した磁場センサにおいて、前記駆動回路は前記マトリクス状の列方向に配置され、前記列方向の複数の要素回路の薄膜ホール効果素子を同時に電流駆動する定電流回路を含むことが好ましい。
このように駆動回路に定電流回路を設けることで、より正確に薄膜ホール効果素子を電流駆動することができる。
【００２２】
また、上述した磁場センサにおいて、マトリクスの周辺領域の駆動回路に定電流回路を設ける場合には、周辺領域に配置され、前記駆動回路と接続された電流供給配線と、駆動電位配線と、前記電流供給配線に駆動用の電流を供給する電流源と、各駆動回路毎に設けられた駆動制御配線と、共通電位配線と、を更に有し、前記駆動回路は、第６駆動用薄膜トランジスタと、第７駆動用薄膜トランジスタと、第８駆動用薄膜トランジスタと、第９駆動用薄膜トランジスタと、第２電圧記憶用キャパシタと、から成る定電流回路を含み、前記第６駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、前記第６駆動用薄膜トランジスタのソース端子は前記電流供給配線と接続され、前記第６駆動用薄膜トランジスタのドレイン端子は前記第７駆動用薄膜トランジスタのソース端子と接続され、前記第７駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、前記第７駆動用薄膜トランジスタのソース端子は前記第６駆動用薄膜トランジスタのドレイン端子と接続され、前記第７駆動用薄膜トランジスタのドレイン端子は前記第９駆動用薄膜トランジスタのゲート端子と接続され、前記第８駆動用薄膜トランジスタのゲート端子は前記駆動制御配線と接続され、前記第８駆動用薄膜トランジスタのソース端子は前記第６駆動用薄膜トランジスタのドレイン端子と接続され、前記第８駆動用薄膜トランジスタのドレイン端子は同列の先頭行の要素回路における前記薄膜ホール効果素子の第１電圧電流供給端子と接続され、前記第９駆動用薄膜トランジスタのゲート端子は前記第７駆動用薄膜トランジスタのドレイン端子と接続され、前記第９駆動用薄膜トランジスタのソース端子は前記第２電圧記憶用キャパシタの第１端子と接続され、前記第９駆動用薄膜トランジスタのドレイン端子は前記第７駆動用薄膜トランジスタのソース端子と接続され、前記第２電圧記憶用キャパシタの第１端子は前記駆動電位配線と接続され、前記第２電圧記憶用キャパシタの第２端子は前記第９駆動用薄膜トランジスタのゲート端子と接続され、各要素回路において同列の要素回路の薄膜ホール効果素子は直列接続されており、最終行の要素回路の薄膜ホール効果素子の第２電圧電流供給端子は前記共通電位配線と接続されていることが好ましい。
このような構成において、各駆動回路に対応する駆動制御配線に駆動タイミング制御信号を順次供給して、各列毎に駆動回路における第６駆動用薄膜トランジスタ及び第７駆動用薄膜トランジスタをオン状態とすると（第８駆動用薄膜トランジスタ及び第９駆動用薄膜トランジスタはオフ状態となる）、駆動電位配線→第２電圧記憶用キャパシタ→第７駆動用薄膜トランジスタ→第６駆動用薄膜トランジスタ→電流供給配線の経路で電流が流れ、第９駆動用薄膜トランジスタによって一定電流を流すために必要なゲート電圧が第２電圧記憶用キャパシタに記憶（充電）される。
そして、駆動制御配線の電位がローレベルになると、第６駆動用薄膜トランジスタ及び第７駆動用薄膜トランジスタがオフ状態となる一方、第８駆動用薄膜トランジスタはオン状態となり、第９駆動用薄膜トランジスタも第２電圧記憶用キャパシタに記憶されたゲート電圧によってオン状態となる。これにより、第８駆動用薄膜トランジスタ及び第９駆動用薄膜トランジスタを介して定電流を、１列に属する全ての薄膜ホール効果素子に供給することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態について図面を参照しながら説明する。
〔第１実施形態：基本構成〕
まず、本発明に係る磁場センサの基本構成となる第１実施形態について説明する。図１は、第１実施形態に係る磁場センサ１の回路構成図である。この図１に示すように、本実施形態に係る磁場センサ１は、ｍ行×ｎ列のマトリクス状に配置された要素回路ＰＸ１１〜ＰＸｍｎと、ｍ本の検出制御配線ＳＬ１〜ＳＬｍと、ｎ本の検出出力配線ＲＬ１〜ＲＬｎとから構成されている。
【００２４】
要素回路ＰＸ１１〜ＰＸｍｎは、マトリクスを構成する最小単位であり、それぞれ内部に薄膜ホール効果素子ＴＨＤと、該薄膜ホール効果素子ＴＨＤを駆動する駆動回路ＤＶと、該薄膜ホール効果素子ＴＨＤのホール電圧を読み出す読出回路ＲＤとを備えている。なお、詳細は後述するが、駆動回路ＤＶは必ずしも各要素回路ＰＸ１１〜ＰＸｍｎの内部に設ける必要はなく、マトリクスの周辺領域に設けるような構成とすることもできる（第８実施形態参照）。
【００２５】
駆動回路ＤＶは、薄膜ホール効果素子ＴＨＤに設けられた第１電圧電流供給端子Ｐｉ１及び第２電圧電流供給端子Ｐｉ２と接続されており、電圧駆動（第１電圧電流供給端子Ｐｉ１と第２電圧電流供給端子Ｐｉ２との端子間に印加する電圧を制御）、または電流駆動（第１電圧電流供給端子Ｐｉ１と第２電圧電流供給端子Ｐｉ２との端子間に流す電流を制御）のいずれかの駆動方式を用いて薄膜ホール効果素子ＴＨＤを駆動する。なお、電圧駆動方式を採用した場合（第５実施形態参照）と、電流駆動方式（第６及び第７実施形態参照）を採用した場合における駆動回路ＤＶの回路構成については後述する。
【００２６】
読出回路ＲＤは、薄膜ホール効果素子ＴＨＤに設けられた第１ホール電圧読出端子Ｐｏ１及び第２ホール電圧読出端子Ｐｏ２と接続されており、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間電圧をホール電圧として読み出す電圧読出方式、またはホール電圧を電流に変換して読み出す電流読出方式のいずれかの読出方式を用いて薄膜ホール効果素子ＴＨＤの出力を読み出す。なお、電圧読出方式を採用した場合（第２及び第３実施形態参照）と、電流読出方式を採用した場合（第４実施形態参照）における読出回路ＲＤの回路構成については後述する。
【００２７】
検出制御配線ＳＬ１〜ＳＬｍは、読出回路ＲＤによるホール電圧の読出タイミングを規定する読出タイミング制御信号を供給するために使用される配線であり、マトリクスの各行に対応して設けられ、１行に属する要素回路の読出回路ＲＤと共通接続されている。例えば、図１に示すように、１行目に対応する検出制御配線ＳＬ１は、１行目に属する要素回路ＰＸ１１〜ＰＸ１ｎの読出回路ＲＤと共通接続され、ｍ行目に対応する検出制御配線ＳＬｍは、ｍ行目に属する要素回路ＰＸｍ１〜ＰＸｍｎの読出回路ＲＤと共通接続されている。なお、読出タイミング制御信号は、ＩＣチップから検出制御配線ＳＬ１〜ＳＬｍに供給するようにしても良いし、または、読出タイミング制御信号を生成するための専用のドライバ回路をマトリクスの周辺領域に形成し、該ドライバ回路と検出制御配線ＳＬ１〜ＳＬｍとを接続するような構成としても良い。
【００２８】
検出出力配線ＲＬ１〜ＲＬｎは、読出回路ＲＤによって読み出された薄膜ホール効果素子ＴＨＤのホール電圧（またはホール電圧に応じた電流）を外部に伝達するために使用される配線であり、マトリクスの各列に対応して設けられ、１列に属する要素回路の読出回路ＲＤと共通接続されている。例えば、図１に示すように、１列目に対応する検出出力配線ＲＬ１は、１列目に属する要素回路ＰＸ１１〜ＰＸｍ１の読出回路ＲＤと共通接続され、ｎ列目に対応する検出出力配線ＲＬｎは、ｎ列目に属する要素回路ＰＸ１ｎ〜ＰＸｍｎの読出回路ＲＤと共通接続されている。なお、詳細は後述するが、１列当たりに設けられる検出出力配線の本数は、電圧読出方式を採用した場合は２本、電流読出方式を採用した場合は１本となる。
【００２９】
これら薄膜ホール効果素子ＴＨＤ、読出回路ＲＤ及び駆動回路ＤＶを含む要素回路ＰＸ１１〜ＰＸｍｎ、検出制御配線ＳＬ１〜ＳＬｍ、検出出力配線ＲＬ１〜ＲＬｎは、公知の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）の製造プロセスを用いて、例えばガラス等の基板上に形成されたものである。図２に、ＴＦＴ製造プロセスとして低温ポリシリコンＴＦＴの製造プロセスを用いて形成した薄膜ホール効果素子ＴＨＤと、読出回路ＲＤ及び駆動回路ＤＶを構成する低温ポリシリコンＴＦＴの構造図を示す。
【００３０】
図２（ａ）は、薄膜ホール効果素子ＴＨＤの平面図であり、図２（ｂ）は、図２（ａ）における薄膜ホール効果素子ＴＨＤのＡ−Ａ矢視断面図である。これら図２（ａ）、（ｂ）に示すように、薄膜ホール効果素子ＴＨＤは、基板１０上に形成されたｎ＋型のポリシリコン半導体層１１と、ポリシリコン半導体層１１を覆って基板１０上に形成された第１絶縁層１２と、第１絶縁層１２上に形成された第２絶縁層１３と、第２絶縁層１３上においてポリシリコン半導体層１１の一方の短辺側と導通するように形成された第１電圧電流供給端子Ｐｉ１と、第２絶縁層１３上においてポリシリコン半導体層１１の他方の短辺側と導通するように形成された第２電圧電流供給端子Ｐｉ２と、第２絶縁層１３上においてポリシリコン半導体層１１の一方の長辺側と導通するように形成された第１ホール電圧読出端子Ｐｏ１と、第２絶縁層１３上においてポリシリコン半導体層１１の他方の長辺側と導通するように形成された第２ホール電圧読出端子Ｐｏ２とから構成されている。
【００３１】
図２（ｃ）は、低温ポリシリコンＴＦＴの断面図である。この図２（ｃ）に示すように、低温ポリシリコンＴＦＴは、ｎ＋型のドレイン領域及びソース領域とｉ型領域に区分されたポリシリコン半導体層１１Ａと、第１絶縁層１２上においてポリシリコン半導体層１１のｉ型領域と対向するように形成されたゲート端子Ｇと、第２絶縁層１３上においてポリシリコン半導体層１１のドレイン領域と導通するように形成されたドレイン端子Ｄと、第２絶縁層１３上においてポリシリコン半導体層１１のソース領域と導通するように形成されたソース端子Ｄとから構成されている。
【００３２】
なお、薄膜ホール効果素子ＴＨＤや駆動回路ＤＶ、読出回路ＲＤ等を形成するための製造プロセスとしては、低温ポリシリコンプロセスに限らず、高温ポリシリコンプロセス、アモルファスシリコンプロセス等を用いても良い。但し、後述するように、駆動方式や読出方式によっては、駆動回路ＤＶや読出回路ＲＤを構成するＴＦＴとしてｐ型ＴＦＴを用いる必要が生じる場合もあり、その場合は低温若しくは高温ポリシリコンプロセスを使用することが望ましい。
【００３３】
次に、上記のように構成された第１実施形態に係る磁場センサ１を用いた磁場の測定方法について説明する。まず、各要素回路ＰＸ１１〜ＰＸｍｎにおいて、駆動回路ＤＶによって薄膜ホール効果素子ＴＨＤを電圧駆動または電流駆動する。具体的には、電圧駆動方式を採用する場合は、薄膜ホール効果素子ＴＨＤの第１電圧電流供給端子Ｐｉ１と第２電圧電流供給端子Ｐｉ２との端子間に電圧Ｖｘを印加する。または、電流駆動方式を採用する場合は、薄膜ホール効果素子ＴＨＤの第１電圧電流供給端子Ｐｉ１と第２電圧電流供給端子Ｐｉ２との端子間に電流Ｉｘを流す。
【００３４】
上記のように、電圧駆動または電流駆動によって薄膜ホール効果素子ＴＨＤの第１電圧電流供給端子Ｐｉ１と第２電圧電流供給端子Ｐｉ２との端子間に電流を流すと、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生する（ホール効果）。周知のように、ホール効果とは、電流を流した導体（本実施形態では、ポリシリコン半導体層１１）に磁場を加えると、両者のベクトル積の方向に電界（ホール電圧）が発生する現象を指す。
【００３５】
図３に、ホール効果によるホール電圧ＶＨの発生原理を表す模式図を示す。なお、図３では、導体（ポリシリコン半導体層１１）の長さ方向をＸ軸、幅方向をＹ軸、厚さ方向をＺ軸とするＸＹＺ直交座標系を設定して各ベクトル量の方向を表している。この図３に示すように、ポリシリコン半導体層１１の一方の短辺側と他方の短辺側との間に電圧Ｖｘを印加することで、ポリシリコン半導体層１１のＸ軸方向に沿って電流Ｉｘを流し、Ｚ軸方向に磁場（磁束密度Ｂｚ）を加えると、電流Ｉｘと磁束密度Ｂｚに直交する方向（Ｙ軸方向）に電界Ｅｙが発生する。つまり、ポリシリコン半導体層１１の一方の長辺側と他方の長辺側との間にホール電圧ＶＨが発生する。
【００３６】
ここで、電子の速さをｖｘ、電荷をｑとすると、Ｙ軸方向に発生するローレンツ力Ｆｙは、Ｆｙ＝ｑ・ｖｘ・Ｂｚで表される。定常状態では、Ｆｙ＝ｑ・ｖｘ・Ｂｚ＝ｑ・Ｅｙとなるため、電界はＥｙ＝ｖｘ・Ｂｚで表され、ポリシリコン半導体層１１の幅をｄとすると、ホール電圧はＶＨ＝Ｅｙ・ｄ＝ｄ・ｖｘ・Ｂｚで表される。従って、磁束密度はＢｚ＝（１／ｄ）・（ＶＨ／ｖｘ）で表され、何らかの方法で電子の速さｖｘがわかれば、ポリシリコン半導体層１１の設計寸法ｄ（幅）及びホール電圧の測定値ＶＨから磁束密度Ｂｚを求めることができる。
【００３７】
上記のように薄膜ホール効果素子ＴＨＤの第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に生じる電圧を、読出回路ＲＤによってホール電圧ＶＨとして読み出すか、またはホール電圧ＶＨに応じた電流に変換して読み出す。具体的には、１行目からｍ行目までの検出制御配線ＳＬ１〜ＳＬｍに順次、読出タイミング制御信号を供給することにより、行単位で順次、読出回路ＲＤを動作させてホール電圧ＶＨ若しくはホール電圧ＶＨに応じた電流に変換して読み出す。
【００３８】
例えば、１行目の検出制御配線ＳＬ１に読出タイミング制御信号を供給した場合、１行目に属する要素回路ＰＸ１１〜ＰＸ１ｎの読出回路ＲＤが動作し、各読出回路ＲＤはそれぞれに対応する薄膜ホール効果素子ＴＨＤのホール電圧ＶＨ若しくはホール電圧ＶＨに応じた電流に変換して読み出し、それらの読出結果をそれぞれに対応する検出出力配線ＲＬ１〜ＲＬｎを介して外部に出力する。つまり、１行１列目に属する読出回路ＲＤは検出出力配線ＲＬ１を介してホール電圧ＶＨ若しくはホール電圧ＶＨに応じた電流を出力し、１行ｎ列目に属する読出回路ＲＤは検出出力配線ＲＬｎを介してホール電圧ＶＨ若しくはホール電圧ＶＨに応じた電流を出力する。
【００３９】
この時、検出出力配線ＲＬ１〜ＲＬｎを介して得られるホール電圧ＶＨ若しくはホール電圧ＶＨに応じた電流を、不図示の外部装置によって測定し、その測定結果を基に磁束密度Ｂｚを算出することで、１行目に属する要素回路ＰＸ１１〜ＰＸ１ｎによる磁場の測定結果が得られる。同様に、２行目、３行目、・・・、ｍ行目に順次、読出タイミング制御信号を供給し、それぞれの読出タイミングで検出出力配線ＲＬ１〜ＲＬｎを介して得られるホール電圧ＶＨ若しくはホール電圧ＶＨに応じた電流を、不図示の外部装置によって測定し、その測定結果を基に磁束密度Ｂｚを算出することにより、図４に示すように、マトリクスを構成する全ての要素回路ＰＸ１１〜ＰＸｍｎによる磁場の測定結果が得られる。また、上記のような読出動作を周期的に繰り返すことにより、磁場の時間的変動も測定することができる。
【００４０】
以上のように、本実施形態に係る磁場センサ１によれば、マトリクス状に配置された薄膜ホール効果素子ＴＨＤの各々には、その配置箇所における測定対象の磁場に応じたホール電圧が発生するため、それら各薄膜ホール効果素子ＴＨＤのホール電圧を測定して磁場（磁束密度）に換算することにより、従来のように局所的な磁場の測定ではなく、平面的・空間的に分布し且つ動的な磁場の測定を行うことが可能となる。
【００４１】
〔第２実施形態：電圧読出方式の具体例１〕
次に、第２実施形態に係る磁場センサ２について説明する。本第２実施形態は、薄膜ホール効果素子ＴＨＤに設けられた第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間電圧をホール電圧ＶＨとして直接読み出す読出回路ＲＤの具体例に関するものである。
【００４２】
図５に、第２実施形態に係る磁場センサ２の回路構成図を示す。なお、上述したように、第２実施形態は第１実施形態の読出回路ＲＤの内部構成の具体例を示すものであるため、図１と同様の構成要素には同一符号を付して説明を省略する。また、各要素回路ＰＸ１１〜ＰＸｍｎの回路構成は全て共通であるため、図５では１行１列目の要素回路ＰＸ１１を代表的に図示し、第１実施形態と区別するために読出回路の符号をＲＤａとしている。
【００４３】
この図５に示すように、第２実施形態に係る磁場センサ２は、１列毎に２本の検出出力配線（１列目では第１検出出力配線ＲＬ１ａ、第２検出出力配線ＲＬ１ｂ）が設けられ、要素回路ＰＸ１１（他の要素回路も共通）の読出回路ＲＤａは、第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２から構成されている。
【００４４】
第１読出用薄膜トランジスタＴｒ１は、ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲート端子が検出制御配線ＳＬ１と接続され、ドレイン端子が薄膜ホール効果素子ＴＨＤの第１ホール電圧読出端子Ｐｏ１と接続され、ソース端子が第１検出出力配線ＲＬ１ａと接続されている。第２読出用薄膜トランジスタＴｒ２は、同じくｎ型のＭＯＳトランジスタであり、ゲート端子が検出制御配線ＳＬ１と接続され、ドレイン端子が薄膜ホール効果素子ＴＨＤの第２ホール電圧読出端子Ｐｏ２と接続され、ソース端子が第２検出出力配線ＲＬ１ｂと接続されている。
【００４５】
続いて、上記のように構成された読出回路ＲＤａを備える磁場センサ２の動作について説明する。なお、全ての要素回路ＰＸ１１〜ＰＸｍｎにおいて、駆動回路ＤＶによって薄膜ホール効果素子ＴＨＤは駆動されており、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生しているものとする。
【００４６】
図６は、１行目の検出制御配線ＳＬ１、２行目の検出制御配線ＳＬ２、３行目の検出制御配線ＳＬ３、第１検出出力配線ＲＬ１ａ及び第２検出出力配線ＲＬ１ｂの電位の時間的変化を表すタイミングチャートである。この図６に示すように、検出制御配線ＳＬ１、ＳＬ２、ＳＬ３に順次、読出タイミング制御信号が供給されることにより、時刻ｔ１からｔ２の期間に検出制御配線ＳＬ１の電位がハイレベルになり、時刻ｔ２からｔ３の期間に検出制御配線ＳＬ２の電位がハイレベルになり、時刻ｔ３からｔ４の期間に検出制御配線ＳＬ３の電位がハイレベルになるものとする。
【００４７】
このように、時刻ｔ１に検出制御配線ＳＬ１の電位がハイレベルになると、要素回路ＰＸ１１（詳細には１行目に属する全ての要素回路）の読出回路ＲＤａにおける第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２がオン状態になり、薄膜ホール効果素子ＴＨＤの第１ホール電圧読出端子Ｐｏ１と第１検出出力配線ＲＬ１ａとが電気的に接続されると共に、第２ホール電圧読出端子Ｐｏ２と第２検出出力配線ＲＬ１ｂとが電気的に接続される。この時に、第１検出出力配線ＲＬ１ａと第２検出出力配線ＲＬ１ｂとの電位差を測定することにより、要素回路ＰＸ１１の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを直接測定することができる。
なお、図５では図示していないが、他の列にも第１検出出力配線及び第２検出出力配線が設けられているので、例えば１行２列目の要素回路ＰＸ１２の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定するには、２列目に設けられた第１検出出力配線と第２検出出力配線との電位差を測定すれば良い。
【００４８】
同様に、時刻ｔ２に検出制御配線ＳＬ２の電位がハイレベルになると、要素回路ＰＸ２１（詳細には２行目に属する全ての要素回路）の読出回路ＲＤａにおける第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２がオン状態になる。この時に、第１検出出力配線ＲＬ１ａと第２検出出力配線ＲＬ１ｂとの電位差を測定することにより、要素回路ＰＸ２１の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定することができる。なお、例えば２行２列目の要素回路ＰＸ２２の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定するには、２列目に設けられた第１検出出力配線と第２検出出力配線との電位差を測定すれば良い。
【００４９】
同様に、時刻ｔ３に検出制御配線ＳＬ３の電位がハイレベルになると、要素回路ＰＸ３１（詳細には３行目に属する全ての要素回路）の読出回路ＲＤａにおける第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２がオン状態になる。この時に、第１検出出力配線ＲＬ１ａと第２検出出力配線ＲＬ１ｂとの電位差を測定することにより、要素回路ＰＸ３１の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定することができる。なお、例えば３行２列目の要素回路ＰＸ３２の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定するには、２列目に設けられた第１検出出力配線と第２検出出力配線との電位差を測定すれば良い。
【００５０】
以上のような読出動作をｍ行目まで繰り返し、それらの測定結果を基に磁束密度Ｂｚを算出することにより、図４に示すような全ての要素回路ＰＸ１１〜ＰＸｍｎによる磁場の測定結果が得られる。このように、第２実施形態の磁場センサ２によれば、簡単な回路構成によって各要素回路ＰＸ１１〜ＰＸｍｎにおける薄膜ホール効果素子ＴＨＤのホール電圧ＶＨを読み出すことができる。
【００５１】
〔第３実施形態：電圧読出方式の具体例２〕
次に、第３実施形態に係る磁場センサ３について説明する。第３実施形態は、薄膜ホール効果素子ＴＨＤに設けられた第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間電圧を充電して得られる充電電圧をホール電圧ＶＨとして読み出す読出回路ＲＤの具体例に関するものである。
【００５２】
図７に、第３実施形態に係る磁場センサ３の回路構成図を示す。なお、図７において、図５と同様の構成要素には同一符号を付して説明を省略する。また、各要素回路ＰＸ１１〜ＰＸｍｎの回路構成は全て共通であるため、図７では１行１列目の要素回路ＰＸ１１を代表的に図示し、第１及び第２実施形態と区別するために読出回路の符号をＲＤｂとしている。
【００５３】
この図７に示すように、第３実施形態における要素回路ＰＸ１１（他の要素回路も共通）の読出回路ＲＤｂは、第２実施形態（図５）と同様に第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２と、第１端子が薄膜ホール効果素子ＴＨＤの第１ホール電圧読出端子Ｐｏ１及び第１読出用薄膜トランジスタＴｒ１のドレイン端子と接続され、第２端子が薄膜ホール効果素子ＴＨＤの第２ホール電圧読出端子Ｐｏ２及び第２読出用薄膜トランジスタＴｒ２のドレイン端子と接続されたキャパシタＣｈとから構成されている。
【００５４】
続いて、上記のように構成された読出回路ＲＤｂを備える磁場センサ３の動作について説明する。なお、全ての要素回路ＰＸ１１〜ＰＸｍｎにおいて、駆動回路ＤＶによって薄膜ホール効果素子ＴＨＤは駆動されており、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生しているものとする。
【００５５】
キャパシタＣｈは、上記のように発生したホール電圧ＶＨによって充電され、その満充電時の充電電圧はホール電圧ＶＨと一致することになる。以降、第２実施形態と同様に、検出制御配線ＳＬ１、ＳＬ２、ＳＬ３、・・・に順次、読出タイミング制御信号を供給し、時刻ｔ１に検出制御配線ＳＬ１の電位がハイレベルになると、要素回路ＰＸ２１（詳細には２行目に属する全ての要素回路）の読出回路ＲＤｂにおける第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２がオン状態になり、キャパシタＣｈの充電電圧、つまりホール電圧ＶＨが第１検出出力配線ＲＬ１ａと第２検出出力配線ＲＬ１ｂとの電位差として読み出される。
【００５６】
ホール電圧ＶＨの応答速度はそれほど速くないので、第２実施形態のような直接ホール電圧ＶＨを読み出す構成では、短い読み出し期間（検出制御配線のハイレベル期間）においてホール電圧ＶＨを十分に読み出すことが困難な場合もあるが、本第３実施形態の構成によれば、ホール電圧ＶＨを十分に時間をかけてキャパシタＣｈに充電するため、短い読み出し期間で十分にホール電圧ＶＨを読み出すことが可能となる。
【００５７】
なお、図７の構成では、キャパシタＣｈに充電されたホール電圧ＶＨの読み出し期間において、薄膜ホール効果素子ＴＨＤからの再充電に起因するノイズが発生する虞がある。そこで、このようなキャパシタＣｈの再充電に起因するノイズをカットするために、図８に示す読出回路ＲＤｂ’のように、第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２に対して相補型の第３読出用薄膜トランジスタＴｒ３及び第４読出用薄膜トランジスタＴｒ４を追加しても良い。
【００５８】
第３読出用薄膜トランジスタＴｒ３は、ｐ型のＭＯＳトランジスタであり、ゲート端子が検出制御配線ＳＬ１と接続され、ソース端子が薄膜ホール効果素子ＴＨＤの第１ホール電圧読出端子Ｐｏ１と接続され、ドレイン端子がキャパシタＣｈの第１端子及び第１読出用薄膜トランジスタＴｒ１のドレイン端子と接続されている。第４読出用薄膜トランジスタＴｒ４は、ｐ型のＭＯＳトランジスタであり、ゲート端子が検出制御配線ＳＬ１と接続され、ソース端子が薄膜ホール効果素子ＴＨＤの第２ホール電圧読出端子Ｐｏ２と接続され、ドレイン端子がキャパシタＣｈの第２端子及び第２読出用薄膜トランジスタＴｒ２のドレイン端子と接続されている。
【００５９】
このような構成を採用することにより、キャパシタＣｈの充電期間（読出タイミング制御信号の供給がなく各検出出力配線の電位はローレベル）では、第３読出用薄膜トランジスタＴｒ３及び第４読出用薄膜トランジスタＴｒ４はオン状態であるのでキャパシタＣｈを問題なく充電でき、一方、キャパシタＣｈに充電されたホール電圧ＶＨの読み出し期間、つまり第１読出用薄膜トランジスタＴｒ１及び第２読出用薄膜トランジスタＴｒ２のオン期間では、第３読出用薄膜トランジスタＴｒ３及び第４読出用薄膜トランジスタＴｒ４はオフ状態となるので、薄膜ホール効果素子ＴＨＤからの再充電に起因するノイズをカットすることが可能となる。
【００６０】
〔第４実施形態：電流読出方式の具体例〕
次に、第４実施形態に係る磁場センサ４について説明する。第４実施形態は、薄膜ホール効果素子ＴＨＤのホール電圧ＶＨを電流に変換して読み出す読出回路ＲＤの具体例に関するものである。
【００６１】
図９に、第４実施形態に係る磁場センサ４の回路構成図を示す。なお、上述したように、第４実施形態は第１実施形態の読出回路ＲＤの内部構成の具体例を示すものであるため、図１と同様の構成要素には同一符号を付して説明を省略する。また、各要素回路ＰＸ１１〜ＰＸｍｎの回路構成は全て共通であるため、図９では１行１列目の要素回路ＰＸ１１を代表的に図示し、第１実施形態と区別するために読出回路の符号をＲＤｃとしている。
【００６２】
この図９に示すように、第４実施形態に係る磁場センサ４は、マトリクスの各行毎に、１行に属する要素回路の読出回路ＲＤｃと共通接続された共通電位配線ＣＬ１〜ＣＬｍが設けられており、要素回路ＰＸ１１（他の要素回路も共通）の読出回路ＲＤｃは、第５読出用薄膜トランジスタＴｒ５及び第６読出用薄膜トランジスタＴｒ６から構成されている。
なお、図９では、共通電位配線ＣＬ１のみを図示しており、共通電位配線ＣＬ１〜ＣＬｍはグランド（ＧＮＤ）と接続されている。
【００６３】
第５読出用薄膜トランジスタＴｒ５は、ｎ型のＭＯＳトランジスタであり、ゲート端子が薄膜ホール効果素子ＴＨＤの第１ホール電圧読出端子Ｐｏ１と接続され、ドレイン端子が第６読出用薄膜トランジスタＴｒ６のドレイン端子と接続され、ソース端子が共通電位配線ＣＬ１と接続されている。第６読出用薄膜トランジスタＴｒ６は、同じくｎ型のＭＯＳトランジスタであり、ゲート端子が検出制御配線ＳＬ１と接続され、ドレイン端子が第５読出用薄膜トランジスタＴｒ５のドレイン端子と接続され、ソース端子が検出出力配線ＲＬ１と接続されている。
なお、薄膜ホール効果素子ＴＨＤの第２ホール電圧読出端子Ｐｏ２は、オープン状態となっている。
【００６４】
続いて、上記のように構成された読出回路ＲＤｃを備える磁場センサ４の動作について説明する。なお、全ての要素回路ＰＸ１１〜ＰＸｍｎにおいて、駆動回路ＤＶによって薄膜ホール効果素子ＴＨＤは駆動されており、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生しているものとする。
【００６５】
図１０は、１行目の検出制御配線ＳＬ１、２行目の検出制御配線ＳＬ２、３行目の検出制御配線ＳＬ３の電位と、検出出力配線ＲＬ１に流れる電流の時間的変化を表すタイミングチャートである。この図１０に示すように、検出制御配線ＳＬ１、ＳＬ２、ＳＬ３に順次、読出タイミング制御信号が供給されることにより、時刻ｔ１からｔ２の期間に検出制御配線ＳＬ１の電位がハイレベルになり、時刻ｔ２からｔ３の期間に検出制御配線ＳＬ２の電位がハイレベルになり、時刻ｔ３からｔ４の期間に検出制御配線ＳＬ３の電位がハイレベルになるものとする。
【００６６】
このように、時刻ｔ１に検出制御配線ＳＬ１の電位がハイレベルになると、要素回路ＰＸ１１（詳細には１行目に属する全ての要素回路）の読出回路ＲＤｃにおける第６読出用薄膜トランジスタＴｒ６がオン状態になり、検出出力配線ＲＬ１には、第５読出用薄膜トランジスタＴｒ５のゲート電圧（第１ホール電圧読出端子Ｐｏ１の電圧）−電流変換作用によって生じた電流、つまりホール電圧ＶＨに応じた電流ＩＨが流れることになる。このように検出出力配線ＲＬ１に流れる電流ＩＨを測定することにより、要素回路ＰＸ１１の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを間接的に測定することができる。
なお、図９では図示していないが、他の列にも検出出力配線が設けられているので、例えば１行２列目の要素回路ＰＸ１２の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定するには、２列目に設けられた検出出力配線ＲＬ２に流れる電流ＩＨを測定すれば良い。
【００６７】
同様に、時刻ｔ２に検出制御配線ＳＬ２の電位がハイレベルになると、要素回路ＰＸ２１（詳細には２行目に属する全ての要素回路）の読出回路ＲＤｃにおける第６読出用薄膜トランジスタＴｒ６がオン状態になり、検出出力配線ＲＬ１にはホール電圧ＶＨに応じた電流ＩＨが流れることになる。このように検出出力配線ＲＬ１に流れる電流ＩＨを測定することにより、要素回路ＰＸ２１の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを間接的に測定することができる。なお、例えば２行２列目の要素回路ＰＸ２２の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定するには、２列目に設けられた検出出力配線ＲＬ２に流れる電流ＩＨを測定すれば良い。
【００６８】
同様に、時刻ｔ３に検出制御配線ＳＬ３の電位がハイレベルになると、要素回路ＰＸ３１（詳細には３行目に属する全ての要素回路）の読出回路ＲＤｃにおける第６読出用薄膜トランジスタＴｒ６がオン状態になり、検出出力配線ＲＬ１にはホール電圧ＶＨに応じた電流ＩＨが流れることになる。このように検出出力配線ＲＬ１流れる電流ＩＨを測定することにより、要素回路ＰＸ３１の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを間接的に測定することができる。なお、例えば３行２列目の要素回路ＰＸ３２の薄膜ホール効果素子ＴＨＤにて発生するホール電圧ＶＨを測定するには、２列目に設けられた検出出力配線ＲＬ２に流れる電流ＩＨを測定すれば良い。
以上のような読出動作をｍ行目まで繰り返し、それらの測定結果を基に磁束密度Ｂｚを算出することにより、図４に示すような全ての要素回路ＰＸ１１〜ＰＸｍｎによる磁場の測定結果が得られる。
【００６９】
第２及び第３実施形態のように電圧読出方式を採用した場合、微小なホール電圧ＶＨを精度良く読み出すことが困難な場合もあるが、第４実施形態のような電流読出方式によれば、トランジスタの電圧電流変換作用によってホール電圧ＶＨに応じた電流に変換して読み出すことができるため、精度良くホール電圧ＶＨを測定することが可能となる。
【００７０】
〔第５実施形態：電圧駆動方式の具体例〕
次に、第５実施形態に係る磁場センサ５について説明する。第５実施形態は、薄膜ホール効果素子ＴＨＤを電圧駆動する駆動回路ＤＶの具体例に関するものである。
【００７１】
図１１に、第５実施形態に係る磁場センサ５の回路構成図を示す。なお、上述したように、第５実施形態は第１実施形態の駆動回路ＤＶの内部構成の具体例を示すものであるため、図１と同様の構成要素には同一符号を付して説明を省略する。また、各要素回路ＰＸ１１〜ＰＸｍｎの回路構成は全て共通であるため、図１１では１行１列目の要素回路ＰＸ１１を代表的に図示し、第１実施形態と区別するために駆動回路の符号をＤＶａとしている。
【００７２】
この図１１に示すように、第５実施形態に係る磁場センサ５は、マトリクスの各列毎に、１列に属する要素回路の駆動回路ＤＶａと共通接続された駆動電位配線ＤＬ１〜ＤＬｎ及び共通電位配線ＣＬ１〜ＣＬｎが設けられており、要素回路ＰＸ１１（他の要素回路も共通）の駆動回路ＤＶａは、薄膜ホール効果素子ＴＨＤに設けられた第１電圧電流供給端子Ｐｉ１と駆動電位配線ＤＬ１とを接続する第１接続配線Ｌ１と、薄膜ホール効果素子ＴＨＤに設けられた第２電圧電流供給端子Ｐｉ２と共通電位配線ＣＬ１とを接続する第２接続配線Ｌ２とから構成されている。
なお、図１１では、１列目の駆動電位配線ＤＬ１及び共通電位配線ＣＬ１のみを図示しており、駆動電位配線ＤＬ１〜ＤＬｎは電源（ＶＤＤ）と接続され、共通電位配線ＣＬ１〜ＣＬｍはグランド（ＧＮＤ）と接続されている。
【００７３】
このような構成とすることにより、薄膜ホール効果素子ＴＨＤの第１電圧電流供給端子Ｐｉ１と第２電圧電流供給端子Ｐｉ２との端子間に、駆動電位配線ＤＬ１と共通電位配線ＣＬ１との電位差に相当する電圧が印加され、その印加電圧に応じた電流がポリシリコン半導体層１１に流れ、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生する。
【００７４】
第１実施形態において図３を用いて説明したように、磁束密度はＢｚ＝（１／ｄ）・（ＶＨ／ｖｘ）で表され、何らかの方法で電子の速さｖｘがわかれば、ポリシリコン半導体層１１の設計寸法ｄ（幅）及びホール電圧の測定値ＶＨから磁束密度Ｂｚを求めることができる。ここで、薄膜ホール効果素子ＴＨＤへの印加電圧をＶｘ、ポリシリコン半導体層１１のキャリア（電子）移動度をμ、ポリシリコン半導体層１１の長さをＬとすると、電子の速さは、ｖｘ＝μ・Ｅｙ＝μ・（Ｖｘ／Ｌ）で表されるため、磁束密度は、Ｂｚ＝（Ｌ／ｄ）・（１／μ）・（ＶＨ／Ｖｘ）となる。すなわち、ポリシリコン半導体層１１の設計寸法ｄ、Ｌと、材料定数（キャリア移動度）μと、印加電圧Ｖｘと、第２〜第４実施形態のいずれかを用いて得られるホール電圧の測定値ＶＨとから磁束密度Ｂｚを求めることができる。
【００７５】
〔第６実施形態：電流駆動方式の具体例１〕
次に、第６実施形態に係る磁場センサ６について説明する。第６実施形態は、薄膜ホール効果素子ＴＨＤを電流駆動する駆動回路ＤＶの具体例に関するものである。
【００７６】
図１２に、第６実施形態に係る磁場センサ６の回路構成図を示す。なお、上述したように、第６実施形態は第１実施形態の駆動回路ＤＶの内部構成の具体例を示すものであるため、図１と同様の構成要素には同一符号を付して説明を省略する。また、各要素回路ＰＸ１１〜ＰＸｍｎの回路構成は全て共通であるため、図１２では１行１列目の要素回路ＰＸ１１を代表的に図示し、第１実施形態と区別するために駆動回路の符号をＤＶｂとしている。
【００７７】
この図１２に示すように、第６実施形態に係る磁場センサ６は、マトリクスの各列毎に、１列に属する要素回路の駆動回路ＤＶｂと共通接続された電流供給配線ＩＬ１〜ＩＬｎ及び共通電位配線ＣＬ１〜ＣＬｎと、電流供給配線ＩＬ１〜ＩＬｎに駆動用の電流を供給する電流源ＣＳ１〜ＣＳｎとが設けられており、要素回路ＰＸ１１（他の要素回路も共通）の駆動回路ＤＶｂは、薄膜ホール効果素子ＴＨＤに設けられた第２電圧電流供給端子Ｐｉ２と共通電位配線ＣＬ１とを接続する第２接続配線Ｌ２と、第１駆動用薄膜トランジスタＴｄ１とから構成されている。
なお、図１２では、１列目の電流供給配線ＩＬ１、共通電位配線ＣＬ１及び電流源ＣＳ１のみを図示しており、共通電位配線ＣＬ１〜ＣＬｍはグランド（ＧＮＤ）と接続されている。
【００７８】
第１駆動用薄膜トランジスタＴｄ１は、ｎ型のＭＯＳトランジスタであり、ゲート端子が検出制御配線ＳＬ１と接続され、ドレイン端子が電流供給配線ＩＬ１と接続され、ソース端子が薄膜ホール効果素子ＴＨＤに設けられた第１電圧電流供給端子Ｐｉ１と接続されている。
【００７９】
このような構成とすることにより、検出制御配線ＳＬ１の電位がハイレベルになった場合に、第１駆動用薄膜トランジスタＴｄ１がオン状態となり、薄膜ホール効果素子ＴＨＤの第１電圧電流供給端子Ｐｉ１と第２電圧電流供給端子Ｐｉ２との端子間（つまりポリシリコン半導体層１１）に電流が流れ、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生する。
【００８０】
第１実施形態において図３を用いて説明したように、磁束密度はＢｚ＝（１／ｄ）・（ＶＨ／ｖｘ）で表され、何らかの方法で電子の速さｖｘがわかれば、ポリシリコン半導体層１１の設計寸法ｄ（幅）及びホール電圧の測定値ＶＨから磁束密度Ｂｚを求めることができる。ここで、ポリシリコン半導体層１１のキャリア（電子）密度をｎ、キャリアの電荷をｑ、厚さをｔとすると、薄膜ホール効果素子ＴＨＤに流れる電流は、Ｉｘ＝ｑ・ｄ・ｔ・ｎ・ｖｘで表されるため、磁束密度は、Ｂｚ＝ｑ・ｔ・ｎ・（ＶＨ／Ｉｘ）となる。すなわち、物理定数ｑと、ポリシリコン半導体層１１の設計寸法ｔと、材料定数（キャリア密度）ｎと、印加電流Ｉｘと、第２〜第４実施形態のいずれかを用いて得られるホール電圧の測定値ＶＨとから磁束密度Ｂｚを求めることができる。
【００８１】
第５実施形態では、材料定数（キャリア移動度）μが必要であるが、このキャリア移動度μはプロセス条件やデバイス（薄膜ホール効果素子ＴＨＤ）間でばらつきが大きいため、磁束密度Ｂｚを精度良く求めることができない虞がある。これに対して、本第６実施形態では、比較的プロセス条件やデバイス間のばらつきが小さい材料定数（キャリア密度）ｎを用いるため、磁束密度Ｂｚを精度良く求めることが可能となる。
【００８２】
〔第７実施形態：電流駆動方式の具体例２〕
次に、第７実施形態に係る磁場センサ７について説明する。第７実施形態は、薄膜ホール効果素子ＴＨＤを電流駆動する駆動回路ＤＶの具体例（薄膜ホール効果素子ＴＨＤに定電流を供給する定電流回路を備えた駆動回路ＤＶ）に関するものである。
【００８３】
図１３に、第７実施形態に係る磁場センサ７の回路構成図を示す。なお、上述したように、第７実施形態は第１実施形態の駆動回路ＤＶの内部構成の具体例を示すものであるため、図１と同様の構成要素には同一符号を付して説明を省略する。また、各要素回路ＰＸ１１〜ＰＸｍｎの回路構成は全て共通であるため、図１３では１行１列目の要素回路ＰＸ１１を代表的に図示し、第５及び第６実施形態と区別するために駆動回路の符号をＤＶｃとしている。
【００８４】
この図１３に示すように、第７実施形態に係る磁場センサ７は、マトリクスの各列毎に、１列に属する要素回路の駆動回路ＤＶｃと共通接続された電流供給配線ＩＬ１〜ＩＬｎ、駆動電位配線ＤＬ１〜ＤＬｎ及び共通電位配線ＣＬ１〜ＣＬｎと、電流供給配線ＩＬ１〜ＩＬｎに駆動用の電流を供給する電流源ＣＳ１〜ＣＳｎとが設けられていると共に、マトリクスの各行毎に、１行に属する要素回路の駆動回路ＤＶｃと共通接続された駆動制御配線ＳＤＬ１〜ＳＤＬｍが設けられている。また、要素回路ＰＸ１１（他の要素回路も共通）の駆動回路ＤＶｃは、薄膜ホール効果素子ＴＨＤに設けられた第２電圧電流供給端子Ｐｉ２と共通電位配線ＣＬ１とを接続する第２接続配線Ｌ２と、薄膜ホール効果素子ＴＨＤに定電流を供給する定電流回路ＣＣとから構成されている。
なお、図１３では、１列目の電流供給配線ＩＬ１、駆動電位配線ＤＬ１共通電位配線ＣＬ１及び電流源ＣＳ１と、１行目の駆動制御配線ＳＤＬ１のみを図示しており、駆動電位配線ＤＬ１〜ＤＬｎは電源（ＶＤＤ）と接続され、共通電位配線ＣＬ１〜ＣＬｍはグランド（ＧＮＤ）と接続されている。
【００８５】
定電流回路ＣＣは、第２駆動用薄膜トランジスタＴｄ２、第３駆動用薄膜トランジスタＴｄ３、第４駆動用薄膜トランジスタＴｄ４、第５駆動用薄膜トランジスタＴｄ５及び第１電圧記憶用キャパシタＣｓ１から構成されている。
【００８６】
第２駆動用薄膜トランジスタＴｄ２は、ｎ型のＭＯＳトランジスタであり、ゲート端子が駆動制御配線ＳＤＬ１と接続され、ソース端子が電流供給配線ＩＬ１と接続され、ドレイン端子が第３駆動用薄膜トランジスタＴｄ３のソース端子、第４駆動用薄膜トランジスタＴｄ４のソース端子及び第５駆動用薄膜トランジスタＴｄ５のドレイン端子と接続されている。
【００８７】
第３駆動用薄膜トランジスタＴｄ３は、同じくｎ型のＭＯＳトランジスタであり、ゲート端子が駆動制御配線ＳＤＬ１と接続され、ソース端子が第２駆動用薄膜トランジスタＴｄ２のドレイン端子、第４駆動用薄膜トランジスタＴｄ４のソース端子及び第５駆動用薄膜トランジスタＴｄ５のドレイン端子と接続され、ドレイン端子が第１電圧記憶用キャパシタＣｓ１の第２端子及び第５駆動用薄膜トランジスタＴｄ５のゲート端子と接続されている。
【００８８】
第４駆動用薄膜トランジスタＴｄ４は、ｐ型のＭＯＳトランジスタであり、ゲート端子が駆動制御配線ＳＤＬ１と接続され、ソース端子が第２駆動用薄膜トランジスタＴｄ２のドレイン端子、第３駆動用薄膜トランジスタＴｄ３のソース端子及び第５駆動用薄膜トランジスタＴｄ５のドレイン端子と接続され、ドレイン端子が薄膜ホール効果素子ＴＨＤに設けられた第１電圧電流供給端子Ｐｉ１と接続されている。
【００８９】
第５駆動用薄膜トランジスタＴｄ５は、同じくｐ型のＭＯＳトランジスタであり、ゲート端子が第３駆動用薄膜トランジスタＴｄ３のドレイン端子及び第１電圧記憶用キャパシタＣｓ１の第２端子と接続され、ソース端子が駆動電位配線ＤＬ１及び第１電圧記憶用キャパシタＣｓ１の第１端子と接続され、ドレイン端子が第２駆動用薄膜トランジスタＴｄ２のドレイン端子、第３駆動用薄膜トランジスタＴｄ３のソース端子及び第４駆動用薄膜トランジスタＴｄ４のソース端子と接続されている。
【００９０】
第１電圧記憶用キャパシタＣｓ１は、第１端子が駆動電位配線ＤＬ１及び第５駆動用薄膜トランジスタＴｄ５のソース端子と接続され、第２端子が第３駆動用薄膜トランジスタＴｄ３のドレイン端子及び第５駆動用薄膜トランジスタＴｄ５のゲート端子と接続されている。
【００９１】
続いて、上記のように構成された駆動回路ＤＶｃを備える磁場センサ７の動作について、図１４を参照して説明する。図１４は、１行目の駆動制御配線ＳＤＬ１及び検出制御配線ＳＬ１、２行目の駆動制御配線ＳＤＬ２及び検出制御配線ＳＬ２、３行目の駆動制御配線ＳＤＬ３及び検出制御配線ＳＬ３の電位の時間的変化を表すタイミングチャートである。
【００９２】
この図１４に示すように、駆動制御配線ＳＤＬ１、ＳＤＬ２、ＳＤＬ３に順次、駆動タイミング制御信号が供給されることにより、時刻ｔ１からｔ２の期間に駆動制御配線ＳＤＬ１の電位がハイレベルになり、時刻ｔ２からｔ３の期間に駆動制御配線ＳＤＬ２の電位がハイレベルになり、時刻ｔ３からｔ４の期間に駆動制御配線ＳＤＬ３の電位がハイレベルになるものとする。また、検出制御配線ＳＬ１、ＳＬ２、ＳＬ３に順次、読出タイミング制御信号が供給されることにより、時刻ｔ５からｔ６の期間に検出制御配線ＳＬ１の電位がハイレベルになり、時刻ｔ６からｔ７の期間に検出制御配線ＳＬ２の電位がハイレベルになり、時刻ｔ７からｔ８の期間に検出制御配線ＳＬ３の電位がハイレベルになるものとする。
【００９３】
このように、時刻ｔ１に駆動制御配線ＳＤＬ１の電位がハイレベルになると、要素回路ＰＸ１１（詳細には１行目に属する全ての要素回路）の駆動回路ＤＶｃにおける第２駆動用薄膜トランジスタＴｄ２及び第３駆動用薄膜トランジスタＴｄ３がオン状態となる一方、第４駆動用薄膜トランジスタＴｄ４及び第５駆動用薄膜トランジスタＴｄ５はオフ状態となる。このため、駆動電位配線ＤＬ１→第１電圧記憶用キャパシタＣｓ１→第３駆動用薄膜トランジスタＴｄ３→第２駆動用薄膜トランジスタＴｄ２→電流供給配線ＩＬ１の経路で電流が流れ、第５駆動用薄膜トランジスタＴｄ５によって一定電流を流すために必要なゲート電圧が第１電圧記憶用キャパシタＣｓ１に記憶（充電）される。
【００９４】
そして、時刻ｔ２に駆動制御配線ＳＤＬ１の電位がローレベルになると、第２駆動用薄膜トランジスタＴｄ２及び第３駆動用薄膜トランジスタＴｄ３がオフ状態となる一方、第４駆動用薄膜トランジスタＴｄ４はオン状態となり、第５駆動用薄膜トランジスタＴｄ５も第１電圧記憶用キャパシタＣｓ１に記憶されたゲート電圧によってオン状態となる。これにより、第４駆動用薄膜トランジスタＴｄ４及び第５駆動用薄膜トランジスタＴｄ５を介して定電流が薄膜ホール効果素子ＴＨＤに供給され、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生することになる。
【００９５】
同様に、時刻ｔ２に駆動制御配線ＳＤＬ２の電位がハイレベルになると、要素回路ＰＸ２１（詳細には２行目に属する全ての要素回路）の駆動回路ＤＶｃにおいて、第５駆動用薄膜トランジスタＴｄ５によって一定電流を流すために必要なゲート電圧が第１電圧記憶用キャパシタＣｓ１に記憶（充電）される。そして、時刻ｔ３に駆動制御配線ＳＤＬ２の電位がローレベルになると、要素回路ＰＸ２１の駆動回路ＤＶｃにおいて、第４駆動用薄膜トランジスタＴｄ４及び第５駆動用薄膜トランジスタＴｄ５を介して定電流が薄膜ホール効果素子ＴＨＤに供給され、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生する。
【００９６】
同様に、時刻ｔ３に駆動制御配線ＳＤＬ３の電位がハイレベルになると、要素回路ＰＸ３１（詳細には３行目に属する全ての要素回路）の駆動回路ＤＶｃにおいて、第５駆動用薄膜トランジスタＴｄ５によって一定電流を流すために必要なゲート電圧が第１電圧記憶用キャパシタＣｓ１に記憶（充電）される。そして、時刻ｔ４に駆動制御配線ＳＤＬ４の電位がローレベルになると、要素回路ＰＸ３１の駆動回路ＤＶｃにおいて、第４駆動用薄膜トランジスタＴｄ４及び第５駆動用薄膜トランジスタＴｄ５を介して定電流が薄膜ホール効果素子ＴＨＤに供給され、第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生する。
【００９７】
一方、時刻ｔ５に検出制御配線ＳＬ１の電位がハイレベルになると、第２〜第４実施形態で説明したように、読出回路ＲＤ（ＲＤａ、ＲＤｂ、ＲＤｃのいずれか）によってホール電圧ＶＨ、またはホール電圧ＶＨに応じた電流が読み出される。検出制御配線ＳＬ２、検出制御配線ＳＬ３の電位がハイレベルになった場合も第２〜第４実施形態と同様である。
このように駆動回路ＤＶｃに定電流回路を設けることで、より正確に薄膜ホール効果素子ＴＨＤを電流駆動することができる。
【００９８】
〔第８実施形態：周辺領域に駆動回路を設ける場合の具体例〕
次に、第８実施形態に係る磁場センサ８について説明する。第８実施形態は、薄膜ホール効果素子ＴＨＤを駆動する駆動回路ＤＶを、マトリクス状に配置された要素回路ＰＸ１１〜ＰＸｍｎの周辺領域に設けた場合の具体例に関するものである。
【００９９】
図１５に、第８実施形態に係る磁場センサ８の回路構成図を示す。なお、上述したように、第８実施形態は周辺領域に設けられた駆動回路ＤＶの具体例を示すものであるため、図１と同様の構成要素には同一符号を付して説明を省略する。
【０１００】
図１５に示すように、第８実施形態に係る磁場センサ８では、マトリクス状に配置された要素回路ＰＸ１１〜ＰＸｍｎの周辺領域において、マトリクスの各列毎に、１列に属する要素回路の薄膜ホール効果素子ＴＨＤを同時に電流駆動する定電流回路を備える駆動回路ＤＶ１〜ＤＶｎが設けられている。また、周辺領域には、各駆動回路ＤＶ１〜ＤＶｎと共通接続された電流供給配線ＩＬ、駆動電位配線ＤＬ及び電流供給配線ＤＬに駆動用の電流を供給する電流源ＣＳとが設けられている。さらに、各駆動回路ＤＶ１〜ＤＶｎに対応して駆動制御配線ＳＤＬ１〜ＳＤＬｎが設けられている。一方、マトリクスを挟んだ反対側の周辺領域には、共通電位配線ＣＬが設けられている。
なお、駆動電位配線ＤＬは電源（ＶＤＤ）と接続され、共通電位配線ＣＬはグランド（ＧＮＤ）と接続されている。
【０１０１】
各駆動回路ＤＶ１〜ＤＶｎは、第６駆動用薄膜トランジスタＴｄ６、第７駆動用薄膜トランジスタＴｄ７、第８駆動用薄膜トランジスタＴｄ８、第９駆動用薄膜トランジスタＴｄ９及び第２電圧記憶用キャパシタＣｓ２から成る定電流回路を備えている。各駆動回路ＤＶ１〜ＤＶｎの回路構成は全て共通であるため、以下では１列目の駆動回路ＤＶ１に代表的に用いて説明する。
【０１０２】
駆動回路ＤＶ１において、第６駆動用薄膜トランジスタＴｄ６は、ｎ型のＭＯＳトランジスタであり、ゲート端子が駆動制御配線ＳＤＬ１と接続され、ソース端子が電流供給配線ＩＬと接続され、ドレイン端子が第７駆動用薄膜トランジスタＴｄ７のソース端子、第８駆動用薄膜トランジスタＴｄ８のソース端子及び第９駆動用薄膜トランジスタＴｄ９のドレイン端子と接続されている。
【０１０３】
第７駆動用薄膜トランジスタＴｄ７は、同じくｎ型のＭＯＳトランジスタであり、ゲート端子が駆動制御配線ＳＤＬ１と接続され、ソース端子が第６駆動用薄膜トランジスタＴｄ６のドレイン端子、第８駆動用薄膜トランジスタＴｄ８のソース端子及び第９駆動用薄膜トランジスタＴｄ９のドレイン端子と接続され、ドレイン端子が第２電圧記憶用キャパシタＣｓ２の第２端子及び第９駆動用薄膜トランジスタＴｄ９のゲート端子と接続されている。
【０１０４】
第８駆動用薄膜トランジスタＴｄ８は、ｐ型のＭＯＳトランジスタであり、ゲート端子が駆動制御配線ＳＤＬ１と接続され、ソース端子が第６駆動用薄膜トランジスタＴｄ６のドレイン端子、第７駆動用薄膜トランジスタＴｄ７のソース端子及び第９駆動用薄膜トランジスタＴｄ９のドレイン端子と接続され、ドレイン端子が１行１列目の要素回路ＰＸ１１における薄膜ホール効果素子ＴＨＤの第１電圧電流供給端子Ｐｉ１と接続されている。
【０１０５】
第９駆動用薄膜トランジスタＴｄ９は、同じくｐ型のＭＯＳトランジスタであり、ゲート端子が第７駆動用薄膜トランジスタＴｄ７のドレイン端子及び第２電圧記憶用キャパシタＣｓ２の第２端子と接続され、ソース端子が駆動電位配線ＤＬ及び第２電圧記憶用キャパシタＣｓ２の第１端子と接続され、ドレイン端子が第６駆動用薄膜トランジスタＴｄ６のドレイン端子、第７駆動用薄膜トランジスタＴｄ７のソース端子及び第８駆動用薄膜トランジスタＴｄ８のソース端子と接続されている。
【０１０６】
第２電圧記憶用キャパシタＣｓ２は、第１端子が駆動電位配線ＤＬ及び第９駆動用薄膜トランジスタＴｄ９のソース端子と接続され、第２端子が第７駆動用薄膜トランジスタＴｄ７のドレイン端子及び第９駆動用薄膜トランジスタＴｄ９のゲート端子と接続されている。また、１列目に属する要素回路ＰＸ１１〜ＰＸｍ１の薄膜ホール効果素子ＴＨＤは直列接続されており、最終行（ｍ行目）の要素回路ＰＸｍ１の薄膜ホール効果素子ＴＨＤの第２電圧電流供給端子Ｐｉ２は、共通電位配線ＣＬと接続されている。
【０１０７】
他の列に関しても同様である。例えばｎ列目の駆動回路ＤＶｎは、第６駆動用薄膜トランジスタＴｄ６、第７駆動用薄膜トランジスタＴｄ７及び第８駆動用薄膜トランジスタＴｄ８のゲート端子が駆動制御配線ＳＤＬｎと接続され、第８駆動用薄膜トランジスタＴｄ８のドレイン端子が１行ｎ列目の要素回路ＰＸ１ｎにおける薄膜ホール効果素子ＴＨＤの第１電圧電流供給端子Ｐｉ１と接続されている点を除いて１列目の駆動回路ＤＶ１の回路構成と同様である。なお、ｎ列目に属する要素回路ＰＸ１ｎ〜ＰＸｍｎの薄膜ホール効果素子ＴＨＤも直列接続されており、最終行（ｍ行目）の要素回路ＰＸｍｎの薄膜ホール効果素子ＴＨＤの第２電圧電流供給端子Ｐｉ２が共通電位配線ＣＬと接続されている点も同様である。
【０１０８】
続いて、上記のように構成された磁場センサ８の動作について、図１６を参照して説明する。図１６は、１列目、２列目、３列目の駆動制御配線ＳＤＬ１、ＳＤＬ２及びＳＤＬ３と、１行目、２行目、３行目の検出制御配線ＳＬ１、ＳＬ２及びＳＬ３の電位の時間的変化を表すタイミングチャートである。
【０１０９】
この図１６に示すように、駆動制御配線ＳＤＬ１、ＳＤＬ２、ＳＤＬ３に順次、駆動タイミング制御信号が供給されることにより、時刻ｔ１からｔ２の期間に駆動制御配線ＳＤＬ１の電位がハイレベルになり、時刻ｔ２からｔ３の期間に駆動制御配線ＳＤＬ２の電位がハイレベルになり、時刻ｔ３からｔ４の期間に駆動制御配線ＳＤＬ３の電位がハイレベルになるものとする。また、検出制御配線ＳＬ１、ＳＬ２、ＳＬ３に順次、読出タイミング制御信号が供給されることにより、時刻ｔ５からｔ６の期間に検出制御配線ＳＬ１の電位がハイレベルになり、時刻ｔ６からｔ７の期間に検出制御配線ＳＬ２の電位がハイレベルになり、時刻ｔ７からｔ８の期間に検出制御配線ＳＬ３の電位がハイレベルになるものとする。
【０１１０】
このように、時刻ｔ１に駆動制御配線ＳＤＬ１の電位がハイレベルになると、１列目の駆動回路ＤＶ１における第６駆動用薄膜トランジスタＴｄ６及び第７駆動用薄膜トランジスタＴｄ７がオン状態となる一方、第８駆動用薄膜トランジスタＴｄ８及び第９駆動用薄膜トランジスタＴｄ９はオフ状態となる。このため、駆動電位配線ＤＬ→第２電圧記憶用キャパシタＣｓ２→第７駆動用薄膜トランジスタＴｄ７→第６駆動用薄膜トランジスタＴｄ６→電流供給配線ＩＬの経路で電流が流れ、第９駆動用薄膜トランジスタＴｄ９によって一定電流を流すために必要なゲート電圧が第２電圧記憶用キャパシタＣｓ２に記憶（充電）される。
【０１１１】
そして、時刻ｔ２に駆動制御配線ＳＤＬ１の電位がローレベルになると、第６駆動用薄膜トランジスタＴｄ６及び第７駆動用薄膜トランジスタＴｄ７がオフ状態となる一方、第８駆動用薄膜トランジスタＴｄ８はオン状態となり、第９駆動用薄膜トランジスタＴｄ９も第２電圧記憶用キャパシタＣｓ２に記憶されたゲート電圧によってオン状態となる。これにより、第８駆動用薄膜トランジスタＴｄ８及び第９駆動用薄膜トランジスタＴｄ９を介して定電流が、１列目に属する要素回路ＰＸ１１〜ＰＸｍ１における薄膜ホール効果素子ＴＨＤに供給され、各薄膜ホール効果素子ＴＨＤにおける第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生することになる。
【０１１２】
同様に、時刻ｔ２に駆動制御配線ＳＤＬ２の電位がハイレベルになると、２列目の駆動回路ＤＶ２において、第９駆動用薄膜トランジスタＴｄ９によって一定電流を流すために必要なゲート電圧が第２電圧記憶用キャパシタＣｓ２に記憶（充電）される。そして、時刻ｔ３に駆動制御配線ＳＤＬ２の電位がローレベルになると、駆動回路ＤＶ２における第８駆動用薄膜トランジスタＴｄ８及び第９駆動用薄膜トランジスタＴｄ９を介して定電流が、２列目に属する要素回路ＰＸ１２〜ＰＸｍ２における薄膜ホール効果素子ＴＨＤに供給され、各薄膜ホール効果素子ＴＨＤにおける第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生する。
【０１１３】
同様に、時刻ｔ３に駆動制御配線ＳＤＬ３の電位がハイレベルになると、３列目の駆動回路ＤＶ３において、第９駆動用薄膜トランジスタＴｄ９によって一定電流を流すために必要なゲート電圧が第２電圧記憶用キャパシタＣｓ２に記憶（充電）される。そして、時刻ｔ４に駆動制御配線ＳＤＬ３の電位がローレベルになると、駆動回路ＤＶ３における第８駆動用薄膜トランジスタＴｄ８及び第９駆動用薄膜トランジスタＴｄ９を介して定電流が、３列目に属する要素回路ＰＸ１３〜ＰＸｍ３における薄膜ホール効果素子ＴＨＤに供給され、各薄膜ホール効果素子ＴＨＤにおける第１ホール電圧読出端子Ｐｏ１と第２ホール電圧読出端子Ｐｏ２との端子間に、測定対象の磁場に応じたホール電圧ＶＨが発生する。
【０１１４】
一方、時刻ｔ５に検出制御配線ＳＬ１の電位がハイレベルになると、第２〜第４実施形態で説明したように、読出回路ＲＤ（ＲＤａ、ＲＤｂ、ＲＤｃのいずれか）によってホール電圧ＶＨ、またはホール電圧ＶＨに応じた電流が読み出される。検出制御配線ＳＬ２、検出制御配線ＳＬ３の電位がハイレベルになった場合も第２〜第４実施形態と同様である。
【０１１５】
このように駆動回路ＤＶ１〜ＤＶｎを要素回路内ではなく、その周辺領域に設けることにより、駆動用のＩＣチップを別途用いる必要がなくなり、コストの削減を図ることができる。また、定電流回路を設けることで、より正確に薄膜ホール効果素子ＴＨＤを電流駆動することができる。
【０１１６】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもなく、上記各実施形態を組み合わせても良い。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１実施形態に係る磁場センサ１の回路構成図である。
【図２】薄膜ホール効果素子ＴＨＤ及び薄膜トランジスタの構成概略図である。
【図３】ホール効果の原理説明図である。
【図４】磁場センサ１を用いた磁場計測結果を示す模式図である。
【図５】本発明の第２実施形態に係る磁場センサ２の回路構成図である。
【図６】磁場センサ２における読出回路ＲＤａの動作説明図である。
【図７】本発明の第３実施形態に係る磁場センサ３の回路構成図である。
【図８】磁場センサ３の変形例である。
【図９】本発明の第４実施形態に係る磁場センサ４の回路構成図である。
【図１０】磁場センサ４における読出回路ＲＤｃの動作説明図である。
【図１１】本発明の第５実施形態に係る磁場センサ５の回路構成図である。
【図１２】本発明の第６実施形態に係る磁場センサ６の回路構成図である。
【図１３】本発明の第７実施形態に係る磁場センサ７の回路構成図である。
【図１４】磁場センサ７の駆動回路ＤＶｃの動作説明図である。
【図１５】本発明の第８実施形態に係る磁場センサ８の回路構成図である。
【図１６】磁場センサ８の駆動回路ＤＶ１の動作説明図である。
【符号の説明】
【０１１８】
１、２、３、４、５、６、７、８…磁場センサ、ＰＸ１１〜ＰＸｍｎ…要素回路、ＴＨＤ…薄膜ホール効果素子、Ｐｉ１…第１電圧電流供給端子、Ｐｉ２…第２電圧電流供給端子、Ｐｏ１…第１ホール電圧読出端子、Ｐｏ２…第２ホール電圧読出端子、ＤＶ…駆動回路、ＲＤ…読出回路、ＳＬ１〜ＳＬｍ…検出制御配線、ＲＬ１〜ＲＬｎ…検出出力配線
【図１】
2010085191.tif 000003
【図２】
2010085191.tif 000004
【図３】
2010085191.tif 000005
【図４】
2010085191.tif 000006
【図５】
2010085191.tif 000007
【図６】
2010085191.tif 000008
【図７】
2010085191.tif 000009
【図８】
2010085191.tif 000010
【図９】
2010085191.tif 000011
【図１０】
2010085191.tif 000012
【図１１】
2010085191.tif 000013
【図１２】
2010085191.tif 000014
【図１３】
2010085191.tif 000015
【図１４】
2010085191.tif 000016
【図１５】
2010085191.tif 000017
【図１６】
2010085191.tif 000018