(57)【要約】      （修正有）【課題】画素へのデータ電圧の印加不足を補正可能な駆動装置及び表示装置並びにその駆動方法を提供する。【解決手段】第１のドライバは選択状態にする走査電圧と、非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、非選択状態にする第２の非走査電圧とを有し、前記第１のドライバからゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、共通コモン電極に印可される電圧よりも高い電圧がドレイン線に供給される場合、前記第１のドライバは、前記第１の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、前記共通コモン電極に印可される電圧よりも低い電圧がドレイン線に供給される場合、前記第１のドライバは、前記第２の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する駆動装置である。【選択図】図１
2010117492.tif 000002
【特許請求の範囲】
【請求項１】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルを駆動する駆動装置であって、
前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、
表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、
共通コモン電極にコモン信号を供給する第３のドライバと
を備え、
前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と
を有し、
前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、
前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第１の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、
前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第２の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する
ことを特徴とする駆動装置。
【請求項２】
請求項１に記載の駆動装置おいて、
前記第1の非走査電圧と前記第２の非走査電圧とは、前記トランジスタ素子をオフすることが可能な電圧値であることを特徴とする駆動装置。
【請求項３】
請求項１又は２に記載の駆動装置おいて、
前記第１の非走査電圧を前記ゲート線に出力する期間と、前記第２の非走査電圧を前記ゲート線に出力する期間とは、任意に設定可能であることを特徴とする駆動装置。
【請求項４】
請求項１乃至３の内のいずれかに記載の駆動装置において、
前記第1の非走査電圧と前記第２の非走査電圧との電圧差は、
前記画素の容量と該画素毎に形成される保持容量Ｃｓｔと前記トランジスタ素子のゲート・ソース間の寄生容量Ｃｇｓと、
前記選択状態時に前記共通コモン電極に印可される電圧と表示データに対応する電圧との差である理想印加電圧と、
前記走査電圧から前記非走査電圧へ変化した時の前記寄生容量Ｃｇｓに基づく飛び込み電圧と、
非選択状態時の前記共通コモン電極の電位と前記トランジスタ素子のソース端子の電位との差である実印加電圧と
を元に算出することを特徴とする駆動装置。
【請求項５】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルを駆動する駆動装置であって、
前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、
表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、
共通コモン電極にコモン信号を供給する第３のドライバと、
前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と、該第２の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第３の非走査電圧と
を有し、
前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、
前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、
前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する
ことを特徴とする駆動装置。
【請求項６】
請求項５に記載の駆動装置において、
前記第1の非走査電圧と、前記第２の非走査電圧と、前記第３の非走査電圧の電圧値は、前記トランジスタ素子をオフすることが可能な電圧値であることを特徴とする駆動装置。
【請求項７】
請求項５又は６に記載の駆動装置において、
前記第１の非走査電圧を前記ゲート線に出力する期間と、前記第２の非走査電圧を前記ゲート線に出力する期間と、前記第３の非走査電圧を前記ゲート線に出力する期間とは、任意に設定可能であることを特徴とする駆動装置。
【請求項８】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを有し、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルと、
前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、
表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、
共通コモン電極にコモン信号を供給する第３のドライバと
を備える表示装置であって、
前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と
を有し、
前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、
前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第１の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、
前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第２の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する
ことを特徴とする表示装置。
【請求項９】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを有し、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルと、
前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、
表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、
共通コモン電極にコモン信号を供給する第３のドライバと
を備える表示装置であって、
前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と、該第２の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第３の非走査電圧と
を有し、
前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、
前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、
前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する
ことを特徴とする表示装置。
【請求項１０】
トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧とを有し、前記トランジスタ素子の選択又は非選択を切り替える電圧をゲート線へ出力する第１のドライバと、
表示データに対応する電圧をドレイン線に供給する第２のドライバと、
共通コモン電極にコモン信号を供給する第３のドライバと
を備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎に前記トランジスタ素子が形成される表示パネルの駆動方法であって、
前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、
前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、
前記第１のドライバが、前記第１の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力する工程と、
前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、
前記第１のドライバが、前記第２の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する工程と
を有することを特徴とする表示パネルの駆動方法。
【請求項１１】
トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と、該第２の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第３の非走査電圧とを有し、前記トランジスタ素子の選択又は非選択を切り替える電圧をゲート線へ出力する第１のドライバと、
表示データに対応する電圧をドレイン線に供給する第２のドライバと、
共通コモン電極にコモン信号を供給する第３のドライバと、
を備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎に前記トランジスタ素子が形成される表示パネルの駆動方法であって、
前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、
前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力する工程と、
前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、
前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する工程と
を有することを特徴とする表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ液晶等を用いたアクティブマトリクス型の表示パネル用駆動装置に係り、特に高解像度な表示装置において、画素へのデータ電圧の印加不足を補正する表示装置の駆動装置及び表示装置並びにその駆動方法に関する。
【背景技術】
【０００２】
一般に、複数の走査線と複数のデータ線と、マトリクス状に配した画素電極と、画素電極内にはスイッチング用のトランジスタ（以下、ＴＦＴと呼ぶ）と、ＴＦＴのソース端子に接続された表示素子及びソース端子の電荷の抜けを低減する保持容量Ｃｓｔと、表示素子及び保持容量Ｃｓｔの対向側に配置された共通コモン電極と、ソース端子と走査線間の寄生容量Ｃｇｓを有するアクティブマトリクス型の表示装置において、走査線には選択状態を示す走査電圧を１走査期間毎に線順次に印加し、データ線には表示データに応じたデータ電圧を印加し、コモン電極には極性に応じたコモン電圧を印加し、選択状態にある走査線でのデータ電圧とコモン電圧との差が表示素子の印加電圧となり、該印加電圧の値に応じて表示装置の表示輝度を制御している。近年、モバイル機器等の上記表示装置の解像度は、VGAまたはWVGAと高解像度化を辿っているため１走査期間が短くなり、また高解像度化に伴いデータ線及びコモン電極の配線抵抗及び配線容量が大きくなることから、画素へのデータ電圧の印加不足が発生し、表示輝度が所望の表示輝度と異なることによる画質劣化が発生する課題があった。
【０００３】
画素の実効値補正方法に関して、特許文献１が開示する表示装置を挙げることができる。すなわち、特許文献１が開示する表示装置は、マトリクス状に配した画素電極と対向配置されたコモン電極の、ゲートドライバに対する近接側と遠隔側に入力端子を設け、両端子にそれぞれゲート電圧立ち下がり時のゲートとＴＦＴのソース端子間の寄生容量Ｃｇｓに基づく飛び込み電圧の差に対応する電位差を有する相異なる電圧を印加することで、コモン電極内に表示領域の左右にかけての飛び込み電圧の差異に応じた電位傾斜を形成し、表示領域全体で飛び込み電圧を補正する。
【特許文献１】特開平９−１７９０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示の技術は、ゲートドライバに対する近接側と遠隔側よりゲート電圧立ち下がり時のゲートとＴＦＴのソース端子間の寄生容量Ｃｇｓに基づく飛び込み電圧の差に対応する電位差を有する相異なる電圧を印加することで、表示領域全体での飛び込み電圧を補正するものである。このためライン反転駆動のように、ゲート電圧のオフレベルをコモン電圧と同様に上下に変動することでコモン電極とソース間の容量（表示素子容量Ｃｌｃ（画素容量（Ｃｐｉｘ）と保持容量Ｃｓｔ）との容量結合によるカップリング変動を補正可能である。
【０００５】
しかしながら、近年における表示装置の高解像度化に伴う、前述する配線抵抗や配線容量の増大に加えて、画素数の増大による１本のゲート線に接続されるＴＦＴ数の増大すなわち負荷容量の増大、及び１画素に割り当てられる面積の減少によるＴＦＴ面積の減少すなわちＴＦＴの駆動能力の低下が問題となっているが、特許文献１に記載の技術では考慮されておらず、１走査期間時での画素へのデータ電圧の印加不足を補うことができないという問題があった。
【０００６】
本発明はこれらの問題点に鑑みてなされたものであり、高解像度な表示装置において、画素へのデータ電圧の印加不足を補正可能な駆動装置及び表示装置並びにその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルを駆動する駆動装置であって、前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、共通コモン電極にコモン信号を供給する第３のドライバとを備え、前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧とを有し、前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第１の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第２の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する駆動装置である。
【０００８】
前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルを駆動する駆動装置であって、前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、共通コモン電極にコモン信号を供給する第３のドライバと、前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と、該第２の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第３の非走査電圧とを有し、前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する駆動装置である。
【０００９】
前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを有し、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルと、前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、共通コモン電極にコモン信号を供給する第３のドライバとを備える表示装置であって、前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧とを有し、前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第１の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第２の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する表示装置である。
【００１０】
前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とを有し、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎にトランジスタ素子が形成される表示パネルと、前記トランジスタ素子の選択又は非選択を切り替える電圧を前記ゲート線へ出力する第１のドライバと、表示データに対応する電圧を前記ドレイン線に供給する第２のドライバと、共通コモン電極にコモン信号を供給する第３のドライバとを備える表示装置であって、前記第１のドライバは前記トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と、該第２の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第３の非走査電圧とを有し、前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力し、前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する表示装置である。
【００１１】
前記課題を解決すべく、トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧とを有し、前記トランジスタ素子の選択又は非選択を切り替える電圧をゲート線へ出力する第１のドライバと、表示データに対応する電圧をドレイン線に供給する第２のドライバと、共通コモン電極にコモン信号を供給する第３のドライバとを備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎に前記トランジスタ素子が形成される表示パネルの駆動方法であって、前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、前記第１のドライバが、前記第１の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力する工程と、前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、前記第１のドライバが、前記第２の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する工程とを有する表示パネルの駆動方法である。
【００１２】
前記課題を解決すべく、トランジスタ素子を選択状態にする走査電圧と、前記トランジスタ素子を非選択状態にする第１の非走査電圧と、該第１の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第２の非走査電圧と、該第２の非走査電圧よりも高い電圧であり、前記トランジスタ素子を非選択状態にする第３の非走査電圧とを有し、前記トランジスタ素子の選択又は非選択を切り替える電圧をゲート線へ出力する第１のドライバと、表示データに対応する電圧をドレイン線に供給する第２のドライバと、共通コモン電極にコモン信号を供給する第３のドライバと、を備え、前記ドレイン線と前記ゲート線とに囲まれた画素領域の画素電極毎に前記トランジスタ素子が形成される表示パネルの駆動方法であって、前記第１のドライバから前記ゲート線に非走査電圧を印可し各トランジスタ素子を選択状態から非選択状態にさせる際に、前記共通コモン電極に印可される電圧よりも高い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第２の非走査電圧を前記ゲート線に出力する工程と、前記共通コモン電極に印可される電圧よりも低い電圧が前記ドレイン線に供給される場合、前記第１のドライバは、前記第３の非走査電圧を前記ゲート線に所定期間出力した後に、前記第１の非走査電圧を前記ゲート線に出力する工程とを有する表示パネルの駆動方法である。
【発明の効果】
【００１３】
本発明によれば、異なった２値以上のゲートオフ電圧を有し、１走査期間終了からある一定期間経ったのちにゲートオフ電圧を１フレーム期間中に１回切り替えることで、ＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子の電位を所望のソース電位に補正することで、高解像度なアクティブマトリクス型の表示装置において、所望の表示輝度を得ることが可能となる。
【００１４】
本発明のその他の効果については、明細書全体の記載から明らかにされる
【発明を実施するための最良の形態】
【００１５】
以下、本発明が適用された実施形態について、図面を参照して詳細に説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１６】
〈実施形態１〉
図１は本発明の実施形態１に係る表示装置のブロック図であり、以下、図１に基づいて実施形態１の表示装置について説明する。ただし、以下の説明において、ｍ、ｎは１以上の自然数である。
【００１７】
図１において、１００はＣＰＵ、１０１は駆動回路（駆動装置）、１０２はシステムインタフェース部、１０３はレジスタ部、１０４はメモリ制御部、１０５は表示メモリ部、１０６はＶＧＬ２値対応タイミング生成部、１０７はラッチ回路部、１０８はデータ電圧生成部、１０９はＶＧＬ２値対応基準電圧生成部、１１０はデータ電圧選択部、１１１はオペアンプ部、１１２はＶＧＬ２値対応ゲート信号生成部、１１３はコモン信号生成部、１１４は表示部（表示パネル）、１１５は画素部である。
【００１８】
駆動回路１０１は、いわゆる表示メモリ内蔵型のコントローラ・ドライバであり、本発明の実現手段を含む。ここで、本発明の駆動回路１０１は、表示メモリ内蔵型に限定するものではなく、メモリを内蔵しないタイプにも適用可能である。以下、駆動回路１０１の内部ブロックの構成と動作について説明する。
【００１９】
システムインタフェース部１０２は、外部装置（外部システム）であるＣＰＵ１００が出力する表示データ及びインストラクションを受け、レジスタ部１０３へ出力する動作を行う。ここで、インストラクションとは、駆動回路１０１の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、駆動電圧等の各種パラメータを含む。また、本発明の特徴である、後述するゲート信号の動作タイミングに関する情報も含まれているものとする。
【００２０】
レジスタ部１０３は、インストラクションのデータを格納し、これを各ブロックへ出力するブロックである。例えば、ＣＰＵ１００から入力されたフレーム周波数、駆動ライン数、データ電圧切り換えタイミングに関するインストラクションは、ＶＧＬ２値対応タイミング生成部１０６へ出力され、駆動電圧に関するインストラクションは、ＶＧＬ２値対応基準電圧生成部１０９へ出力される。なお、表示データも一旦レジスタ部１０３に格納され、表示位置を指示するインストラクションと共に、メモリ制御部１０４へ出力される。
【００２１】
メモリ制御部１０４は、表示メモリ部１０５のライト及びリード動作を行うブロックである。まず、ライト動作時には、レジスタ部１０３から転送される表示位置のインストラクションに基づき、表示メモリ部１０５のアドレスを選択する信号を出力する。これと同時に表示データを表示メモリ部１０５へ転送する。この動作により、表示メモリ部１０５の所定のアドレスに表示データをライトすることができる。一方、リード動作時には、表示メモリ部１０５における所定のワード線群を１本ずつ順次に選択する動作を繰り返す。この動作により、選択されたワード線上の表示データを、ビット線を介して一斉にリードすることができる。なお、リードするワード線の範囲、１回の選択期間（１走査期間と等価）、選択動作の繰り返し周期（１フレーム期間と等価）等の設定は、インストラクションにて指示されるものとする。
【００２２】
表示メモリ部１０５は、表示部１１４の走査線とデータ線に相当するワード線とビット線を有し、上記した表示データのライト動作及びリード動作を周知のメモリ部である。なお、リードされた表示データは、ラッチ回路部１０７へ出力される。
【００２３】
タイミング生成部１０６は、内蔵の発振器が生成する基準クロックに基づき、１走査期間や１フレーム期間を指示する信号郡を自己生成して出力すると共に、本発明の特徴であるゲートオフ電圧の切替え信号をＶＧＬ２値対応ゲート信号生成部１１２へ出力する。
【００２４】
ラッチ回路部１０７は、ＶＧＬ２値対応タイミング生成部１０６より出力された信号に基づき、表示メモリ１０５より入力された表示データをラッチし、データ電圧選択部１１０に出力する。
【００２５】
ＶＧＬ２値対応基準電圧生成部１０９は、入力の電源電圧Ｖｃｉから、駆動回路１０１内で必要な電圧レベルを生成すると共に、ＶＧＬ２値対応ゲート信号生成部１１２が必要とするゲートオン電圧（以下、ＶＧＨと呼ぶ）と、本発明の特徴である２値のゲートオフ電圧（以下、ＶＧＬ０及びＶＧＬ１と呼ぶ）を生成するブロックである。
【００２６】
データ電圧生成部１０８は、ＶＧＬ２値対応基準電圧生成部１０９から入力される電圧を分圧し、例えばＣＰＵ１００より２４ｂｉｔの表示データが入力されるのであれば、２５６レベルのデータ電圧を生成して、データ電圧選択部１１０へ出力する。
【００２７】
データ電圧選択部１１０は、ラッチ回路部１０７が出力する表示データの値に従い、２５６レベルのデータ電圧のうちから１レベルを選択し、データ電圧として出力する。
【００２８】
オペアンプ部１１１は、データ電圧選択部１１０の出力をインピーダンス変換するための周知のバッファであり、ボルテージフォロア回路によって構成される。
【００２９】
ＶＧＬ２値対応ゲート信号生成部１１２は、後述する表示部１１４の走査線（ゲート線）に対し、１走査期間に同期して選択状態を示す走査電圧（本実施形態１ではＶＧＨレベル）を線順次に出力するためのブロックである。出力タイミングに関しては後述するが、ゲート信号の電圧レベルは、ＶＧＬ２値対応タイミング生成部１０６より出力されるタイミング信号に基づき、ＶＧＬ２値対応基準電圧生成部１０９にて生成されたＶＧＨ及びＶＧＬ０またはＶＧＬ１の電位にレベルシフトし、該レベルシフトされた信号をゲート信号として表示装置１１４に出力する。
【００３０】
コモン信号生成部１１３は、ＶＧＬ２値対応タイミング生成部１０６より出力されるタイミング信号に基づき、ＶＧＬ２値対応基準電圧生成部１０９にて生成されたコモンハイ電圧（ＶｃｏｍＨ）とコモンロー電圧（ＶｃｏｍＬ）を切り替えて、コモン信号とし、表示素子の対向側の共通コモン電極に出力する。
【００３１】
表示部１１４は、データ線（ドレイン線）と走査線（ゲート線）の交点に位置する各画素部１１５にスイッチング用のトランジスタが配置された、いわゆるアクティブマトリクス型と呼ばれる周知のフラットパネル（表示パネル）である。
【００３２】
次に、図２に表示パネルにマトリクス状に配置される画素部の概略構成を説明するための図を示し、以下、図２に基づいて画素部１１５の構成を説明する。図２から明らかなように画素部１１５では、ゲート線Ｇｎとドレイン線Ｄｍとのそれぞれの交点に、トランジスタ素子（以下、ＴＦＴと呼ぶ）と表示素子（画素容量）Ｃｐｉｘとからなる画素が形成されている。また、画素の図示しない共通コモン電極にはコモン信号生成部１１３の出力である共通電圧（コモン信号）を供給するためのコモン線Ｃｎが形成されている。ゲート線ＧｎにはＶＧＬ２値対応ゲート信号生成部１１２からの画素選択のためのゲート信号が供給され、ドレイン線Ｄｍにはオペアンプ部１１１から画素への書き込み電圧であるドレイン信号が供給される構成となっている。ＴＦＴのドレイン端子にはドレイン線が接続され、ゲート端子にはゲート線が接続される構成となっている。なお、図２に示す画素部１１５の構成では、各画素毎に独立して形成されるコモン電極にコモン線Ｃｎを介してコモン信号を入力する構成としたが、これに限定されることはなく、ゲート線Ｇｎの延在方向に隣接配置される画素のコモン電極が直接に接続されるようにコモン電極を形成し、表示部１１４の一端から、又は両側からコモン線Ｃｎを介してコモン信号を入力する構成でもよい。
【００３３】
また、ＴＦＴのソース端子には、表示素子Ｃｐｉｘ及びソース端子の電荷の抜けを低減する保持容量Ｃｓｔが接続される構成となっている。なお、表示素子Ｃｐｉｘ及び保持容量Ｃｓｔの対向側は共通のコモン電極が接続され、コモン電極へはコモン信号が出力される。従って、選択状態にある走査線においては、前述のデータ電圧とコモン電圧との差が表示素子Ｃｐｉｘへの印加電圧となる。また、ＴＦＴのソース端子とゲート線間には寄生容量Ｃｇｓが付随する。なお、表示素子の種類は液晶等が代表的であるが、走査パルスが１走査期間毎に順次印加され、データ線には選択された走査線上の表示データに応じたデータ電圧を印加することで表示輝度の制御が可能であれば、その他の素子を用いても構わない。
【００３４】
図３は本発明の実施形態１のＶＧＬ２値対応ゲート信号生成部の回路構成図であり、以下、図３に基づいて、本発明の実施形態１の表示装置のＶＧＬ２値対応ゲート信号生成部１１２の構成を説明する。
【００３５】
図３に示すように、本発明の実施形態１のＶＧＬ２値対応ゲート信号生成部１１２は、シフレジスタ回路３００及びレベルシフタ回路３０１から構成される。シフトレジスタ回路３００は、ＶＧＬ２値対応タイミング生成部１０６にて生成された垂直同期信号ＶＣＬＫと水平同期信号ＨＣＬＫに基づき、ゲート信号スタートパルスＶＳＴをシフトクロックする回路である。またレベルシフタ回路３０１は、シフトレジスタ回路３００にて生成したシフトクロック信号Ｓ０〜Ｓｎ＋１と、ＶＧＬ２値対応タイミング生成部１０６にて生成されたＶＧＬ電圧変換信号ＴＲＡに基づき、ＶＧＬ２値対応基準電圧生成部１０９にて生成したＶＧＨ及びＶＧＬ０・ＶＧＬ１にシフトクロック信号Ｓ０〜Ｓｎ＋１をレベルシフトし、レベルシフトされたシフトクロック信号をゲート信号（出力信号）Ｇ０〜Ｇｎとして出力する回路である。なお、ＶＧＬ０及びＶＧＬ１の電圧は、画素部１１５内に設けてあるＴＦＴを十分オフすることが可能な電圧であり、且つＶＧＬ０とＶＧＬ１の電圧関係はＶＧＬ０＞ＶＧＬ１となる。
【００３６】
次に、図４に本発明の実施形態１のシフトレジスタ回路の動作タイミングを説明するための図を示し、以下、図４に基づいて、シフトレジスタ回路の動作を説明する。ただし、図４（ａ）は選択状態時のデータ電圧が高電位レベルに変化した時の動作タイミングを示す図であり、図４（ｂ）は選択状態時のデータ電圧が低電位レベルに変化した時の動作タイミングを示す図である。
【００３７】
実施形態１のシフトレジスタ回路３００は、前述するように、垂直同期信号ＶＣＬＫ及び水平同期信号ＨＣＬＫに基づき、ゲート信号スタートパルスＶＳＴをシフトし、シフトクロック信号Ｓ０〜Ｓｎ＋１として出力する。なお、ＶＳＴのスタート時間Δｔ１は、ＣＰＵ１００より入力されるインストラクションデータにて設定可能であり、ゲート信号スタートパルスＶＳＴのハイ期間Δｔ０においても同様に、インストラクションデータにて設定可能である。このような構成とすることにより、画素数の異なる任意の表示パネル１１４に対応した駆動が可能となる。また、シフトクロック信号Ｓ０〜Ｓｎ＋１は、図４（ａ）に示す正極時と図４（ｂ）負極時とにおいて、同様の動作タイミングとなる。
【００３８】
図４（ａ）に示すように、ＶＧＬ電圧変換信号ＴＲＡは垂直同期信号ＶＣＬＫに同期して極性を変化する構成となっており、本実施形態１では垂直同期信号ＶＣＬＫの立ち上がり（入力）のタイミングに同期して正極時を示すＴＲＡ＝１（ハイレベル）となる（Ｔ０）。このとき、水平同期信号ＨＣＬＫも垂直同期信号ＶＣＬＫの立ち上がりのタイミングに同期して出力される（Ｔ０）。垂直同期信号ＶＣＬＫの入力からΔｔ１期間経過後にゲート信号スタートパルスＶＳＴが入力されると（Ｔ２〜Ｔ３）、シフトレジスタ回路３００のシフト動作が開始される。このシフト動作によって、次の水平同期信号ＨＣＬＫの立ち上がりのタイミングに同期して、第０番目のシフトクロック信号Ｓ０が１水平同期期間Ｓ０＝１（ハイレベル）となり、次の水平同期信号ＨＣＬＫの立ち上がりタイミングでＳ０＝０（ローレベル）に戻る（Ｔ３〜Ｔ４）。この第０番目のシフトクロック信号Ｓ０がＳ０＝０になるタイミングの水平同期信号ＨＣＬＫの立ち上がりタイミングで、次のシフトクロック信号である第１番目のシフトクロック信号Ｓ１がＳ１＝１となる（Ｔ４）。以降、前述するシフト動作が順次水平同期信号ＨＣＬＫに同期してなされ、第ｎ＋１番目のシフトクロック信号Ｓｎ＋１＝１が１水平期間（以下、１Ｈ期間と記す。）保持されると、タイミングＴ２に入力されたゲート信号スタートパルスＶＳＴによるシフト動作が終了する（Ｔ５）。
【００３９】
図４（ｂ）に示すように、ＶＧＬ電圧変換信号ＴＲＡ＝０の期間も、ＴＲＡ＝１の期間と同様にして、まず垂直同期信号ＶＣＬＫの立ち上がり（入力）のタイミングに同期して負極時を示すＴＲＡ＝０（ローレベル）となる（Ｔ０）。この後は、ゲート信号スタートパルスＶＳＴの入力でシフトレジスタ回路３００のシフト動作が開始され、第ｎ＋１番目のシフトクロック信号Ｓｎ＋１＝１が１Ｈ期間保持されると、タイミングＴ２に入力されたゲート信号スタートパルスＶＳＴによる一連のシフト動作が終了する（Ｔ５）。
【００４０】
なお、ＶＧＬ電圧変換信号ＴＲＡの極性は、ＣＰＵ１００より入力されるインストラクションデータにて設定可能であり、選択状態時のデータ電圧が高電位レベルに変化した時にＴＲＡ＝０、選択状態時のデータ電圧が低電位レベルに変化した時にＴＲＡ＝１とすることも可能である。
【００４１】
次に、図５に本発明の実施形態１のレベルシフタ回路の概略構成を説明するための図を示し、以下、図５に基づいて本実施形態１のレベルシフタ回路の構成及び動作を説明する。ただし、図５（ａ）は本発明の実施形態１のレベルシフタ回路の回路構成図であり、図５（ｂ）は本発明の実施形態１の第ｎ番目のレベルシフタの回路構成図であり、図５（ｃ）は図５（ｂ）に示すレベルシフタの動作を説明するためのタイミング図である。
【００４２】
図５（ａ）に示すように、実施形態１のレベルシフタ回路３０１は、ゲート線の数と同じｎ＋１個のレベルシフタ５００から構成されている。各レベルシフタ５００には、ＶＧＬ電圧変換信号ＴＲＡと、ＶＧＬ２値対応基準電圧生成部１０９からのＶＧＨ、ＶＧＬ０、ＶＧＬ１と、２つのシフトクロック信号とが入力される構成となっている。例えば、第ｎ番目のゲート信号Ｇｎを出力するレベルシフタ５００には、
と、ＶＧＬ２値対応基準電圧生成部１０９からのＶＧＨ、ＶＧＬ０、ＶＧＬ１と、２つのシフトクロック信号Ｓｎ、Ｓｎ＋１とが入力される構成となっている。この構成により、シフトクロック信号Ｓ０〜Ｓｎ＋１及びＶＧＬ電圧変換信号ＴＲＡに基づき、レベルシフトを行う。
【００４３】
次に、図５（ｂ）に基づいて、本実施形態１のレベルシフタ５００の構成について説明する。ただし、以下の説明では、第ｎ番目のゲート信号Ｇｎを出力する第ｎ番目のレベルシフタ５００について説明するが、他のレベルシフタ５００についても入力される２つのシフトクロック信号が異なるのみで他の構成は同じものである。
【００４４】
図５（ｂ）に示すように、実施形態１のレベルシフタ５００はシフトクロック信号Ｓｎに基づいて、アンプ５０６にゲートオン電圧ＶＧＨとゲートオフ電圧ＶＧＬ０、ＶＧＬ１とのいずれを供給するかを切り替える周知のスイッチ（以下、ＳＷと記す。）５０１、５０２を備える。また、ＳＷ５０２のアナログ電圧の入力側には、２つのＳＷ５０３とＳＷ５０４がそれぞれ並列に接続されており、ＳＷ５０３にはゲートオフ電圧ＶＧＬ０が入力され、ＳＷ５０４にはゲートオフ電圧ＶＧＬ１が入力される構成となっている。該ＳＷ５０３、５０４のスイッチングはフリップフロップ（以下、ＦＦと記す。）５０５の出力端子Ｑからの出力信号Ｔｎで制御される構成となっており、出力信号Ｔｎが１（ハイレベル）の時はＳＷ５０３がオンとなり、出力信号Ｔｎが０（ローレベル）の時はＳＷ５０４がオンとなる。ＦＦ５０５では第ｎ＋１番目のシフトクロック信号Ｓｎ＋１がクロック入力端子（Ｃで示す）に接続され、ＶＧＬ電圧変換信号ＴＲＡがデータ入力端子（Ｄで示す）に接続される構成となっている。この構成により、本実施形態１のレベルシフタ５００の特徴である異なる２つのゲートオフ電圧ＶＧＬ０、ＶＧＬ１を切り替えることを可能としている。なお、ＳＷ５０１〜５０４にはインバータ５０７を介した信号と、直接入力される信号との２つの信号が入力される構成となっている。
【００４５】
すなわち、シフトクロック信号Ｓｎ＝１のときは、ＳＷ５０１がオンとなり、ＳＷ５０２がオフとなるので、ゲート信号ＧｎはＶＧＨ電圧を出力する。一方、シフトクロック信号Ｓｎ＝０のときは、ＳＷ５０１がオフとなり、ＳＷ５０２がオンとなるので、ゲート信号Ｇｎにゲートオフ電圧を出力する。このときのゲートオフ電圧レベルは、ＦＦ５０５に入力されるシフトクロック信号Ｓｎ＋１及びＴＲＡにより決定される。
【００４６】
次に、図５（ｃ）に基づいて、ＦＦ５０５の動作タイミングを説明する。シフトクロック信号Ｓｎ＋１＝１のとき、ＶＧＬ電圧変換信号ＴＲＡのオン・オフレベルを出力信号Ｔｎとして出力する（Ｔ２）。シフトクロック信号Ｓｎ＋１は１フレームに１回のみＳｎ＋１＝１となるため、出力信号Ｔｎのオン・オフレベルは１フレーム期間保持されることとなる（Ｔ４）。Ｔｎ＝１のときＳＷ５０３がオン、ＳＷ５０４がオフとなるため出力信号ＧｎはＶＧＬ０電圧を出力し、Ｔｎ＝０のときＳＷ５０３がオフ、ＳＷ５０４がオンとなるため出力信号ＧｎはＶＧＬ１電圧を出力する。
【００４７】
すなわち、ＦＦ５０５はＣバー端子に入力するシフトクロック信号Ｓｎ＋１がハイレベルからローレベルに変化するタイミング（立ち下がりエッジ）にＤ端子に入力される信号を、次のシフトクロック信号Ｓｎ＋１の立ち下がりエッジまで保持する構成となっている。従って、時間Ｔ０でＶＧＬ電圧変換信号ＴＲＡはＴＲＡ＝１となるが出力信号ＴｎはＴｎ＝０が保持される。また、時間Ｔ１にシフトクロック信号Ｓｎ＋１がＳｎ＋１＝１に変化するがこのタイミングでは出力信号ＴｎはＴｎ＝０が保持され、時間Ｔ２でシフトクロック信号Ｓｎ＋１がＳｎ＋１＝０に変化するタイミングで出力信号ＴｎはＴｎ＝１に変化する。同様の理由により、フレーム反転駆動に伴う反転動作により、時間Ｔ３でＶＧＬ電圧変換信号ＴＲＡはＴＲＡ＝０となるが出力信号ＴｎはＴｎ＝１が時間ｔ４まで保持される。このように、本実施形態１では第ｎ番目のゲート線Ｇｎの書き込み動作に係わるシフトクロック信号Ｓｎに加えて、該シフトクロック信号Ｓｎの次のシフトクロック信号であるシフトクロック信号Ｓｎ＋１を用いて第ｎ番目のゲート線Ｇｎに出力するゲートオフ電圧を制御する構成となっている。すなわち、次のシフトクロック信号Ｓｎ＋１の立下がりエッジでＳＷ５０３とＳＷ５０４とのＯＮ／ＯＦＦを制御することにより、第ｎ番目のゲート線Ｇｎに出力するゲートオフ電圧をゲートオフ電圧ＶＧＬ０からゲートオフ電圧ＶＧＬ１へ１Ｈ期間の後に変化させる、又はゲートオフ電圧ＶＧＬ１からゲートオフ電圧ＶＧＬ０へ１Ｈ期間の後に変化させる制御を行う構成としている。
【００４８】
図６は本発明の実施形態１の表示装置における画素への表示データの書き込みタイミングを説明するための図であり、特に、図６（ａ）はコモン電極の電位が画素電極の電位よりも低い場合（正極時）の書き込みタイミングを示した図であり、図６（ｂ）はコモン電極の電位が画素電極の電位よりも高い場合（負極時）の書き込みタイミングを示した図である。
【００４９】
図６（ａ）に示す動作タイミングは、ゲートオン時のデータ電圧が高電位に変化する場合の動作タイミングを示しており、ゲート信号６０３がＶＧＨ電圧出力時に画素部１１５内のＴＦＴはオンとなり、ＴＦＴのソース端子にドレイン信号としてデータ電圧６０５を印加する。この際、高解像度な表示パネルにおいてはＴ１〜Ｔ２に至るまでの１Ｈ期間が短くなり、図６（ａ）で示すようにソース端子（ソース信号６０３）すなわち画素電極の電位はデータ電圧６０５に到達せず（Ｔ２）、所望のソース電位６０４に対しΔＶ低下した電位となってしまう。ここで、従来の表示装置では、図６（ａ）中の左図に示すように、書込み終了後（Ｔ２以降の期間）ゲート信号６０１は１値のＶＧＬ電圧を出力するため、次の書込みまで１フレーム期間ΔＶ低下した実効電圧となり、輝度低下となってしまう。
【００５０】
これに対し、実施形態１の表示装置では、図６（ａ）中の右図のＶＧＬ２値での書込み動作タイミングに示すように、Ｔ４での書込み終了後の１Ｈ期間後（Ｔ５）にゲートオフ電圧はＶＧＬ１からＶＧＬ０へと切り替わることで、画素部１１５内にあるＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子すなわち画素電極の電位はΔＶ上昇し所望のソース電位６０７を得ることができるので、輝度低下を抑制することとが可能となる。
【００５１】
すなわち、実施形態１の表示装置では、ゲート信号６０６のゲートオン電圧ＶＧＨが入力されてＴＦＴがオン状態となると（Ｔ３）、ドレイン信号６０５が画素電極の接続されるＴＦＴのソース端子にソース信号６０７として供給される。このとき、従来と同様に、時間Ｔ４でゲート信号６０６がゲートオフ電圧であるゲートオフ電圧ＶＧＬ１に戻ると、画素電極の電位すなわちソース端子の電圧レベルもソース信号６０７として示すように、所望のソース電位６０４に対してΔＶだけ低下した電位となる。ここで、実施形態１の表示装置では、時間Ｔ４でゲート信号６０６がゲートオフ電圧ＶＧＬ１に戻り１Ｈ期間経過した後の時間Ｔ５において、ゲートオフ電圧ＶＧＬ０にΔＶだけ上昇する。その結果、画素部１１５のＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子すなわち画素電極の電位はΔＶ上昇し所望のソース電位６０７を得ることができる。
【００５２】
一方、図６（ｂ）に示すように、ゲートオン時のデータ電圧が低電位に変化する際も同様に、書込み終了後の１Ｈ後にゲートオフ電圧はＶＧＬ０からＶＧＬ１へと切り替わることで、画素部１１５内にある寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子の電位はΔＶ低下し所望のソース電位を得るため、輝度低下を抑制することとなる。
【００５３】
すなわち、ゲート信号６０６のゲートオン電圧ＶＧＨが入力されてＴＦＴがオン状態となると（Ｔ３）、ドレイン信号６０５が画素電極の接続されるＴＦＴのソース端子にソース信号６０７として供給され図中にソース信号６１５として示す画素電極の電位も低下することとなる。このとき、従来と同様に、時間Ｔ４でゲート信号６１６がゲートオフ電圧であるゲートオフ電圧ＶＧＬ０に戻ると、画素電極の電位すなわちソース端子の電圧レベルもソース信号６０７として示すように、所望のソース電位６１７に対してΔＶのみ高い電位となる。ここで、実施形態１の表示装置では、時間Ｔ４でゲート信号６０６がゲートオフ電圧ＶＧＬ０に戻り１Ｈ期間経過した後の時間Ｔ５において、ゲートオフ電圧ＶＧＬ１にΔＶだけ低下する。その結果、画素部１１５のＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子すなわち画素電極の電位はΔＶ低下し所望のソース電位６０７を得ることができる。
【００５４】
なお、ゲートオフ電圧ＶＧＬ０とゲートオフ電圧ＶＧＬ１との電位差ΔＶは表示素子Ｃｐｉｘ・保持容量Ｃｓｔ・寄生容量Ｃｇｓ・印加不足電圧ΔＶにより算出可能である。例えば、１画素内の寄生容量Ｃｇｓと該寄生容量Ｃｇｓを含めた全容量との容量比、及び印加電圧の変化量にて寄生容量Ｃｇｓの飛び込み電圧が算出されるので、下記の式（１）に算出式を示す。
【００５５】
ＶＧＬ０−ＶＧＬ１＝（Ｃｐｉｘ＋Ｃｓｔ＋Ｃｇｓ）／Ｃｇｓ×ΔＶ・・・式（１）
以上のように、高解像度な表示装置において、データ電圧を印加してから1Ｈ経ったのちに２値のゲートオフ電圧を切り替えることで、ＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子の電位を所望のソース電位に補正することが可能となる。
【００５６】
なお、図６（ａ）、（ｂ）において、フレーム毎に極性を変化させるフレーム反転駆動にて動作タイミングを説明したがこれに限らず、ライン毎に極性を反転するライン反転駆動及びドット毎に極性を反転するドット反転駆動等においても、本発明の効果は十分に得ることが可能である。
【００５７】
また、表示素子Ｃｐｉｘ及び保持容量Ｃｓｔの対向側は共通のコモン電極を接続するとしたがこれに限らず、ライン毎にコモン線が配線される表示装置でも問題なく適用可能である。
【００５８】
また、２値のゲートオフ電位をＳｎ＋１のシフトクロック信号に同期して切り替える構成としたがこれに限定されることはなく、例えばＶＳＴのスタート時間Δｔ１＋３Ｈ期間以降にユーザが任意設定可能な切替クロックをＶＧＬ２値対応タイミング生成部１０６にて生成し、この切替クロックをＶＧＬ２値対応ゲート信号生成部１１２にてシフトさせた切替信号を、図５（ｂ）のシフトクロック信号Ｓｎ＋１の代わりに入力することで、２値のゲートオフ電圧の切替えタイミングをユーザが任意に設定可能となる。但し、選択期間終了時から短い期間にて２値のゲートオフ電圧を切り替えることで、所望輝度を得ることができる。
【００５９】
また、実施形態１では、表示パネルとして液晶表示パネルを用いる場合について説明したが、これに限定されることはなく、例えば有機ＥＬ表示パネルや無機ＥＬ表示パネル等の他の表示パネルの駆動にも適用可能である。
【００６０】
さらには、本願発明はモバイル用の表示装置に限定されることはなく、テレビ用等の大型の表示装置にも適用可能である。
【００６１】
以上説明したように、本発明の実施形態１の表示装置では、ＴＦＴの選択動作であるオン状態又は非選択動作であるオフ状態を切り替える電圧をゲート線へ出力するＶＧＬ２値対応ゲート信号生成部１１２と、表示データに対応する電圧をドレイン線に供給するオペアンプ１１１を有するドライバと、共通コモン電極にコモン信号を供給するコモン信号生成部とを有しており、ＶＧＬ２値対応ゲート信号生成部１１２はＴＦＴを選択状態にする走査電圧と、ＴＦＴを非選択状態にするゲートオフ電圧ＶＧＬ１と、該ゲートオフ電圧ＶＧＬ１よりも高い電圧であり、トランジスタ素子を非選択状態にするゲートオフ電圧ＶＧＬ０とを生成する構成になっており、ＶＧＬ２値対応ゲート信号生成部からゲート線にゲートオフ電圧を印可し各ＴＦＴを選択状態から非選択状態にさせる際に、共通コモン電極に印可される電圧よりも高い電圧がドレイン線に供給される場合、ＶＧＬ２値対応ゲート信号生成部は、ゲートオフ電圧ＶＧＬ１をゲート線に所定期間である１Ｈ期間出力した後に、ゲートオフ電圧ＶＧＬ０をゲート線に出力し、共通コモン電極に印可される電圧よりも低い電圧がドレイン線に供給される場合、ＶＧＬ２値対応ゲート信号生成部は、ゲートオフ電圧ＶＧＬ０をゲート線に所定期間である１Ｈ期間出力した後に、ゲートオフ電圧ＶＧＬ１をゲート線に出力する構成となっているので、ＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子の電位を所望のソース電位、すなわち画素電極の電位を所望の電位に補正することができ、所望の表示輝度での表示が可能となる。
【００６２】
〈実施形態２〉
図７は本発明の実施形態２の表示装置の概略構成を説明するためのブロック図であり、以下、図７に基づいて実施形態２の表示装置ついて説明する。なお、実施形態２の基本的な構成及び効果は実施形態１の表示装置と同様の構成である。従って、以下の説明では、実施形態１の表示装置と異なるＶＧＬ３値対応メモリ制御部７００、ＶＧＬ３値対応タイミング制御部７０１、ＶＧＬ３値対応基準電圧生成部７０２、ＶＧＬ３値対応ゲート信号生成部７０３の構成及び動作について詳細に説明する。
【００６３】
ＶＧＬ３値対応メモリ制御部７００は、表示メモリ１０５のライト及びリード動作を制御すると共に、隣接する１水平ライン毎にその上下で画素値の比較を行い、その比較結果に基づいて出力信号ＳＴＲＡ０の出力を切り替える構成となっている。なお、ＶＧＬ３値対応メモリ制御部７００の詳細については後述する。
【００６４】
ＶＧＬ３値対応タイミング制御部７０１は、実施形態１のＶＧＬ２値対応タイミング制御部１０６と同様に、内蔵の発振器が生成する基準クロックに基づき、１走査期間や１フレーム期間を指示する信号郡を自己生成して出力する。さらには、本実施形態２の特徴であるゲートオフ電圧の切替え信号をＶＧＬ３値対応ゲート信号生成部７０３へ出力する。
【００６５】
ＶＧＬ３値対応基準電圧生成部７０２は、ゲートオフ時にＴＦＴのゲート端子に出力する際の基準電圧となるゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２の３値の電圧を生成する。このゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２の生成は入力の電源電圧ＶｃｉからＶＧＬ３値対応ゲート信号生成部７０３が必要とするゲートオン電圧ＶＧＨと、本実施形態２の特徴である３値のゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２を生成するブロックである。なお、ゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２は、画素部１１５内に設けてあるＴＦＴを十分オフすることが可能な電圧であり、且つ３値のゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２の電圧関係はＶＧＬ０＞ＶＧＬ１＞ＶＧＬ２となる。
【００６６】
ＶＧＬ３値対応ゲート信号生成部７０３は表示部１１４の走査線に対し、１走査期間に同期して選択状態を示す走査電圧であるゲートオン電圧ＶＧＨと非選択状態を示すゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２を線順次に出力するためのブロックである。出力タイミングに関しては後述するが、ゲート信号の電圧レベルは、ＶＧＬ３値対応タイミング生成部７０１より出力されるタイミング信号に基づき、ＶＧＬ３値対応基準電圧生成部７０２にて生成されたＶＧＨ及びＶＧＬ０、ＶＧＬ１、ＶＧＬ２の電位にレベルシフトし、該レベルシフトされた信号をゲート信号として表示装置１１４に出力する。
【００６７】
図８は本実施形態２のＶＧＬ３値対応メモリ制御部７００の概略構成を説明するための図であり、特に、図８（ａ）はＶＧＬ３値対応メモリ制御部７００のブロック構成を説明するための図であり、表示データ判定回路８０１のブロック構成を説明するための図である。以下、図８に基づいて、実施形態２の表示装置ついて説明する。
【００６８】
図８（ａ）に示すように、本実施形態２のＶＧＬ３値対応メモリ制御部７００は  表示メモリ制御回路８００と表示判定回路８０１とから構成される。表示メモリ８００は、表示メモリ部１０５のライト及びリード動作を行うブロックである。表示メモリ８００は、ライト動作時には、レジスタ部１０３から転送される表示位置のインストラクションに基づき、表示メモリ部１０５のアドレスを選択する信号を出力する。これと同時に表示データを表示メモリ部１０５へ転送する。この動作により、表示メモリ部１０５の所定のアドレスに表示データをライトすることができる。
【００６９】
一方、表示メモリ８００のリード動作時には、表示メモリ部１０５における所定のワード線群を１本ずつ順次に選択する動作を繰り返す。この動作により、選択されたワード線上の表示データを、ビット線を介して一斉にリードすることができる。なお、リードするワード線の範囲、１回の選択期間（１走査期間と等価）、選択動作の繰り返し周期（１フレーム期間と等価）等の設定は、インストラクションにて指示されるものとする。
【００７０】
次に、表示データ判定回路８０１に関して、図８（ｂ）を用いて説明する。表示データ判定回路８０１は、ラインメモリ制御回路８０２、ｎ−１ライン表示データ用ラインメモリ８０７、ｎライン表示データ用ラインメモリ８０８、表示データ比較回路８０９より構成される。
【００７１】
ラインメモリ制御回路８０２は、レジスタ部１０３から転送される表示位置のインストラクションであるレジスタデータに基づき、ｎ−１ライン表示データ用ラインメモリ８０７及びｎライン表示データ用ラインメモリ８０８のアドレスを選択する信号（８０３・８０５）を出力すると同時に、表示データ（８０４・８０６）をラインメモリ８０７・８０８へ転送する。一方、ラインメモリ８０７・８０８の表示データを表示データ比較回路８０９へ転送する場合は、ラインメモリ８０７・８０８における所定のピクセル群を順次に選択する。
【００７２】
表示データ比較回路８０９は、ラインメモリ８０７・８０８より出力されたピクセル単位のデータを比較し、ｎ−１ラインの表示データに対し、ｎラインの表示データが大きい場合、表示データ８０９内にあるカウンタにてカウントアップする。この動作を１Ｈ期間行い、カウント値が１水平ピクセル数の半数以上であれば出力信号ＳＴＲＡ０を“１”として出力し、カウント値が１水平ピクセル数の半数以下であれば出力信号ＳＴＲＡ０を“０”として出力する。
【００７３】
図９は本実施形態２のＶＧＬ３値対応タイミング生成部の動作タイミングを説明するための図である。以下、図９に基づいて、本実施形態２のＶＧＬ３値対応タイミング生成部７０１の動作について説明する。
【００７４】
ＶＧＬ３値対応タイミング生成部７０１は、正極時においては、ＶＧＬ３値対応メモリ制御部７００より出力されたＳＴＲＡ０信号を、ＶＳＴのスタート時間Δｔ１＋２Ｈ期間後にＳＴＲＡ１として出力する。一方。負極時においては、ＳＴＲＡ０信号を極性反転した信号として、ＶＳＴのスタート時間Δｔ１＋２Ｈ期間後にＳＴＲＡ１として出力する。なお、ＶＳＴのスタート時間Δｔ１は、ＣＰＵ１００より入力されるインストラクションデータにて設定可能である。このように、実施形態２のＶＧＬ３値対応タイミング生成部７０１では、垂直同期信号ＶＣＬＫの入力（Ｔ０）からΔｔ１期間（図９中では２Ｈ期間）経過後（Ｔ１）に入力される図示しないゲート信号スタートパルスＶＳＴの立ち上がりから、更に２Ｈ期間経過後にＳＴＲＡ０信号を正極時にはＳＴＲＡ１として出力する（Ｔ２）。一方、負極時にはＳＴＲＡ０信号を反転した信号をＳＴＲＡ１として出力する（Ｔ２）。
【００７５】
図１０は本実施形態２のレベルシフタ回路の概略構成を説明するための図であり、図１１は本実施形態２のレベルシフタ回路の動作を説明するためのタイミング図である。特に、図１０（ａ）はレベルシフタ回路のブロック構成図であり、図１０（ｂ）はレベルシフタの回路構成図である。
【００７６】
以下、図１０及び図１１に基づいて、ＶＧＬ３値対応ゲート信号生成部７０３に関して説明する。
【００７７】
図１０（ａ）に示すように、ＶＧＬ３値対応ゲート信号生成部７０３は、シフトレジスタ回路３００とレベルシフタ回路１０００とから構成される。シフトレジスタ回路３００は前述する実施形態１にて説明した動作タイミングと同様の動作タイミングとなる。また、レベルシフタ回路１０００は、ＶＧＬ３値対応タイミング生成部７０１より出力されたＳＴＲＡ１とシフトレジスタ回路３００より出力されたシフトクロックＳ０〜Ｓｎ＋１に基づき、レベルシフタ１００１を用いて、ＶＧＬ３値対応基準電圧生成部７０２にて生成したゲートオン電圧ＶＧＨとゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２の３値の電圧にレベルシフトを行う。
【００７８】
次に、図１０（ｂ）に基づいて実施形態２のレベルシフタ１００１の構成について説明する。ただし、以下の説明では、第ｎ番目のゲート信号Ｇｎを出力する第ｎ番目のレベルシフタ１００１について説明するが、他のレベルシフタ１００１についても入力される２つのシフトクロック信号が異なるのみで他の構成は同じものである。また、実施形態２のレベルシフタ１００１の基本的な構成は実施形態１のレベルシフタ５００と同様の構成となるので、以下の説明では実施形態１のレベルシフタ５００と異なる構成について詳細に説明する。ただし、ＳＷ５０１〜５０４及びＦＦ５０５に関しては、実施形態１にて説明した動作となる。
【００７９】
図１０（ｂ）に示すように、ＳＷ５０４にはゲートオフ電圧ＶＧＬ２が入力される構成となっている。ＳＷ５０４はＦＦ５０５の出力端子Ｑからの出力信号Ｔｎが０（ローレベル）の時にＳＷ５０４がオンとなり、ゲートオフ電圧ＶＧＬ２がＳＷ５０２に出力される構成となっている。
【００８０】
また、本実施形態２のレベルシフタ１００１では、並列に接続されるＳＷ５０３及びＳＷ５０４と共に、ＳＷ１００２もこれらのＳＷに並列接続される構成となっている。このＳＷ１００２にはゲートオフ電圧ＶＧＬ１が入力される構成となっている。また、ＳＷ１００２はＦＦ５０５のクロック入力端子（Ｃで示す）に入力されるシフトクロック信号Ｓｎ＋１で制御される構成となっている。ＳＷ１００２はシフトクロックＳｎ＋１が“１”のときオンとなり、出力としてゲート信号ＧｎにＶＧＬ１の電圧を出力する。
【００８１】
次に、レベルシフタ回路１０００の動作タイミングに関して、図１１を用いて説明する。ただし、以下の説明では、ゲート信号Ｇｎ−３〜ゲート信号Ｇｎまでの４つのゲート信号について詳細に説明する。
【００８２】
図１１から明らかなように、
ゲート信号Ｇｎ−３は、第１期間においてシフトクロック信号Ｓｎ−３が“１”のためＶＧＨ電圧を出力する。また、第２期間においては、シフトクロック信号Ｓｎ−２が“１”のためＶＧＬ１電圧を出力する。第３期間では、ＦＦ５０５の出力信号Ｔｎ−３が“１”のためＶＧＬ０電圧を出力する。第４〜６期間においては、第３期間と同様にＶＧＬ０電圧を出力する。
【００８３】
ゲート信号Ｇｎ−２は、第１期間においてはそれまでの出力電圧であるＶＧＬ０を出力する。第２期間においては、シフトクロック信号Ｓｎ−２が“１”のためＶＧＨ電圧を出力する。第３期間においては、Ｓｎ−１が“１”のためＶＧＬ１電圧を出力する。第４期間ではＦＦ５０５の出力信号Ｔｎ−２が“０”のためＶＧＬ２電圧を出力する。第５、６期間では、第４期間と同様にＶＧＬ２電圧を出力する。
【００８４】
ゲート信号Ｇｎ−１は、第１、２期間においてはそれまでの出力電圧であるＶＧＬ０を出力する。第３期間においては、シフトクロック信号Ｓｎ−１が“１”のためＶＧＨ電圧を出力する。第４期間においては、Ｓｎが“１”のためＶＧＬ１電圧を出力する。第５期間では、ＦＦ５０５の出力信号Ｔｎ−１が“０”のためＶＧＬ２電圧を出力する。第６期間では、第５期間と同様にＶＧＬ２電圧を出力する。
【００８５】
ゲート信号Ｇｎは、第１〜３期間においてはそれまでの出力電圧であるＶＧＬ２電圧を出力する。第４期間においては、シフトクロック信号Ｓｎが“１”のためＶＧＨ電圧を出力する。第５期間においては、シフトクロック信号Ｓｎ＋１が“１”のためＶＧＬ１電圧を出力する。第６期間では、ＦＦ５０５の出力信号Ｔｎが“１”のためＶＧＬ０電圧を出力する。
【００８６】
なお、書込み動作としては、実施形態１の図６（ａ）、（ｂ）と同様に、ＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動にて、ＴＦＴのソース端子の電位を所望のソース電位に補正することとなる。
【００８７】
以上説明したように、ライン毎の表示データに応じて３値のゲートオフ電圧を切り替えることで、ＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子の電位を所望のソース電位に補正することが可能となる。
【００８８】
すなわち、本発明の実施形態２の表示装置では、ＴＦＴの選択動作であるオン状態又は非選択動作であるオフ状態を切り替える電圧をゲート線へ出力するＶＧＬ３値対応ゲート信号生成部７０３と、表示データに対応する電圧をドレイン線に供給するオペアンプ１１１を有するドライバと、共通コモン電極にコモン信号を供給するコモン信号生成部とを有する構成となっている。ここで、ＶＧＬ３値対応ゲート信号生成部７０３はＴＦＴを選択状態にする走査電圧と、ＴＦＴを非選択状態にするゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２とを生成する。ゲート線にゲートオフ電圧を印可し各ＴＦＴを選択状態から非選択状態にさせる際に、ＶＧＬ３値対応メモリ制御部７００が表示データをライン毎に監視し、その監視結果とコモン信号とに基づいて３つのゲートオフ電圧ＶＧＬ０、ＶＧＬ１、ＶＧＬ２を切り替えてＴＦＴのゲート端子に印可する構成となっているので、ＴＦＴのソース端子とゲート線間の寄生容量Ｃｇｓのカップリング変動により、ＴＦＴのソース端子の電位を所望のソース電位、すなわち画素電極の電位を所望の電位に補正することができ、所望の表示輝度での表示が可能となる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態１に係る表示装置の概略構成を説明するためのブロック図である。
【図２】本発明の実施形態１の表示パネルにマトリクス状に配置される画素部の概略構成を説明するための図である。
【図３】本発明の実施形態１のＶＧＬ２値対応ゲート信号生成部の回路構成図である。
【図４】本発明の実施形態１のシフトレジスタ回路の動作タイミングを説明するための図である。
【図５】本発明の実施形態１のレベルシフタ回路の概略構成を説明するための図である。
【図６】本発明の実施形態１の表示装置における画素への表示データの書き込みタイミングを説明するための図である。
【図７】本発明の実施形態２の表示装置の概略構成を説明するためのブロック図である。
【図８】本発明の実施形態２のＶＧＬ３値対応メモリ制御部の概略構成を説明するための図である。
【図９】本発明の実施形態２のＶＧＬ３値対応タイミング生成部の動作タイミングを説明するための図である。
【図１０】本発明の実施形態２のレベルシフタ回路の概略構成を説明するための図である。
【図１１】本発明の実施形態２のレベルシフタ回路の動作を説明するためのタイミング図である。
【符号の説明】
【００９０】
１００・・・ＣＰＵ、１０１・・・駆動回路、１０２・・・システムインタフェース部、１０３・・・レジスタ部、１０４・・・メモリ制御部、１０５・・・表示メモリ部、１０６・・・ＶＧＬ２値対応タイミング生成部、１０７・・・ラッチ回路部、１０８・・・データ電圧生成部、１０９・・・ＶＧＬ２値対応基準電圧生成部、１１０・・・データ電圧選択部、１１１・・・オペアンプ部、１１２・・・ＶＧＬ２値対応ゲート信号生成部、１１３・・・コモン信号生成部、１１４・・・表示部、１１５・・・画素部、３００・・・シフトレジスタ回路、３０１・・・レベルシフタ回路、５００・・・レベルシフタ、５０１・・・ＳＷ１、５０２・・・ＳＷ２、５０３・・・ＳＷ３、５０４・・・ＳＷ４、５０５・・・ＦＦ、５０６・・・アンプ、５０７・・・インバータ、７００・・・ＶＧＬ３値対応メモリ制御部、７０１・・・ＶＧＬ３値対応タイミング生成部、７０２・・・ＶＧＬ３値対応基準電圧生成部、７０３・・・ＶＧＬ3値対応ゲート信号生成部、８００・・・表示メモリ制御回路、８０１・・・表示データ判定回路、８０２・・・ラインメモリ制御回路、８０３・・・ｎ−１ラインメモリ用アドレス選択信号、８０４・・・ｎ−１ラインメモリ用表示データ、８０５・・・ｎラインメモリ用アドレス選択信号、８０６・・・ｎラインメモリ用表示データ、８０７・・・ｎ−１ライン表示データ用ラインメモリ、８０８・・・ｎライン表示データ用ラインメモリ、８０９・・・表示データ比較回路、１００１・・・レベルシフタ、１００２・・・ＳＷ５、ＴＦＴ・・・トランジスタ素子、Ｃｓｔ・・・保持容量、Ｃｐｉｘ・・・表示素子（画素容量）、Ｃｇｓ・・・トランジスタ素子のゲート・ソース間の寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010117492.tif 000011
【図１０】
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【図１１】
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