(57)【要約】【課題】遅延時間の非対称性を無くし且つ入力から出力までの遅延時間を短縮したフリップフロップ回路を提供する。【解決手段】フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。【選択図】図４
2010056592.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号及び差動クロック信号に応じて、互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、
前記第１乃至第４の信号に応じて、互いに相補関係にある第１出力信号及び第２出力信号を出力するシンメトリックスレーブラッチと
を含むことを特徴とするフリップフロップ回路。
【請求項２】
前記クロックドアンプは、前記差動クロック信号の第１の状態において前記差動入力信号の信号値に関わらず前記第１の信号と前記第３の信号とを共に第１レベルに設定し、前記差動クロック信号の第２の状態において前記差動入力信号の信号値に応じて前記第１の信号と前記第３の信号との一方を第１レベルに設定し他方を第２レベルに設定し、前記シンメトリックスレーブラッチは、前記第１の信号と前記第３の信号とが共に第１レベルのときに前記２つの出力信号の論理状態を保持し、前記第１の信号と前記第３の信号との一方が第１レベルで他方が第２レベルのときに前記第１出力信号及び前記第２出力信号を前記第１の信号と前記第３の信号とに応じたレベルに設定することを特徴とする請求項１記載のフリップフロップ回路。
【請求項３】
前記差動クロック信号は互いに逆相の第１のクロック信号と第２のクロック信号とを含み、前記クロックドアンプは、
前記差動クロック信号の前記第１のクロック信号に同期して動作し前記第１の信号及び第３の信号を出力する第１のクロックドアンプと、
前記差動クロック信号の前記第２のクロック信号に同期して動作し前記第２の信号及び第４の信号を出力する第２のクロックドアンプと
を含むことを特徴とする請求項１又は２に記載のフリップフロップ回路。
【請求項４】
前記シンメトリックスレーブラッチは、
前記第１乃至第４の信号を入力として前記第１出力信号及び前記第２出力信号を出力するキーパー回路と、
前記第１乃至第４の信号に応じて前記第１出力信号及び前記第２出力信号を同時に信号遷移させるドライブ回路と
を含むことを特徴とする請求項１乃至３の何れか一項に記載のフリップフロップ回路。
【請求項５】
前記キーパー回路はラッチ回路を含み、前記ドライブ回路が前記第１出力信号及び前記第２出力信号を同時に信号遷移させる際に前記ラッチ回路は信号の変化を妨げるような保持力を発揮しないことを特徴とする請求項４記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般に電子回路に関し、詳しくはフリップフロップ回路に関する。
【背景技術】
【０００２】
フリップフロップ回路の種類は、大きく分けてスタティック型、ダイナミック型、及びＣＭＬ（電流モード論理）型の３つに分けることができる。スタティック型のフリップフロップは、静的な電流を消費することなくまた動作マージンも広いことから幅広く使われているが、上記の３種類のフリップフロップの中で動作速度が最も遅いという問題点がある。
【０００３】
スタティック型のフリップフロップとしては、ＣＭＯＳを用いた非常に多くの回路形態が提案されている。そのうち最も高速な動作が可能な種類のフリップフロップとして、センスアンプ型フリップフロップが知られている。
【０００４】
図１は、センスアンプ型フリップフロップの構成の一例を示す図である。図１のセンスアンプ型フリップフロップは、マスターラッチ１０とスレーブラッチ２４とを含む。マスターラッチ１０は、ＰＭＯＳトランジスタ１１乃至１６及びＮＭＯＳトランジスタ１７乃至２１を含む。スレーブラッチ２４は、ＮＡＮＤ回路２２及び２３を含む。
【０００５】
マスターラッチ１０はクロックドアンプであり、ＮＭＯＳトランジスタ１９乃至２１を基本部分として差動増幅器が構成されている。差動増幅器の定電流源として機能するＮＭＯＳトランジスタ２１のゲート端にクロック信号ＣＬＫが印加されている。クロック信号ＣＬＫがＨＩＧＨになると、ＮＭＯＳトランジスタ２１が導通して定電流源として機能し、ＮＭＯＳトランジスタ１９及び２０のゲートに入力される差動入力信号ＩＮ及びＩＮＢに応じて、出力信号ＳＢ及びＲＢが差動信号として出力される。クロック信号ＣＬＫがＬＯＷのときには、ＰＭＯＳトランジスタ１１及び１４が導通状態となることにより、出力信号ＳＢ及びＲＢは共にＨＩＧＨとなる。
【０００６】
スレーブラッチ２４において、２入力のＮＡＮＤ回路２２及び２３の各々の出力は、他方の入力の一方に供給されている。ＮＡＮＤ回路２２及び２３の他方の入力には、マスターラッチ１０からの出力信号ＳＢ及びＲＢが供給される。ＮＡＮＤ回路２２及び２３の各出力が、スレーブラッチ２４の出力信号Ｑ及びＱＢとなる。
【０００７】
クロック信号ＣＬＫがＬＯＷの場合、信号ＳＢ及びＲＢが共にＨＩＧＨであるのでスレーブラッチ２４はデータ保持状態にあり、出力信号Ｑ及びＱＢの論理レベルを保持する。このとき入力信号ＩＮ及びＩＮＢは遮断された状態にある。クロック信号ＣＬＫがＨＩＧＨになると、入力信号ＩＮ及びＩＮＢに応じた差動信号出力が、信号ＳＢ及びＲＢとしてマスターラッチ１０からスレーブラッチ２４に供給される。この一方がＨＩＧＨで他方がＬＯＷの信号ＳＢ及びＲＢに応じて、ＮＡＮＤ回路２２及び２３が構成するラッチが、入力信号ＩＮ及びＩＮＢに応じた新たなデータをラッチする。その後クロック信号ＣＬＫがＬＯＷになると、信号ＳＢ及びＲＢが共にＨＩＧＨになり、スレーブラッチ２４はデータ保持状態となり、出力信号Ｑ及びＱＢの論理レベルを保持する。
【０００８】
図１のセンスアンプ型フリップフロップは、クロックドアンプであるマスターラッチ１０の動作速度が高速であるという利点がある。しかしながら、入力信号ＩＮ及びＩＮＢの値に応じて、出力信号Ｑ及びＱＢの信号変化のタイミングが異なってしまうという問題がある。
【０００９】
例えば出力信号ＱがＨＩＧＨで出力信号ＱＢがＬＯＷである状態において、信号ＳＢ及びＲＢが共にＨＩＧＨである第1の状態から、信号ＳＢ及びＲＢがそれぞれＨＩＧＨ及びＬＯＷである第２の状態に変化したとする。この場合、まず出力信号ＱＢがＨＩＧＨに変化し、そのＨＩＧＨの出力信号ＱＢがＮＡＮＤ回路２２に入力されることにより、出力信号ＱがＬＯＷになる。従って、出力信号Ｑの方が出力信号ＱＢよりも遷移が起きる時間が遅いことになる。遅い方の信号は、マスターラッチ１０をゲート１段と数えると、入力信号ＩＮ及びＩＮＢの取り込みからゲート３段分遅れることになる。
【００１０】
また例えば出力信号ＱがＬＯＷで出力信号ＱＢがＨＩＧＨである状態において、信号ＳＢ及びＲＢが共にＨＩＧＨである第1の状態から、信号ＳＢ及びＲＢがそれぞれＬＯＷ及びＨＩＧＨである第２の状態に変化したとする。この場合、まず出力信号ＱがＨＩＧＨに変化し、そのＨＩＧＨの出力信号ＱがＮＡＮＤ回路２３に入力されることにより、出力信号ＱＢがＬＯＷになる。従って、出力信号ＱＢの方が出力信号Ｑよりも遷移が起きる時間が遅いことになる。遅い方の信号は、マスターラッチ１０をゲート１段と数えると、入力信号ＩＮ及びＩＮＢの取り込みからゲート３段分遅れることになる。
【００１１】
上記のような出力信号Ｑ及びＱＢの信号変化のタイミングが異なってしまうという問題を解決する回路構成として、シンメトリックスレーブラッチを図１のスレーブラッチ２４の代わりに用いるものがある。図２は、シンメトリックスレーブラッチの構成の一例を示す図である。
【００１２】
図２のシンメトリックスレーブラッチは、キーパー回路２５及びドライブ回路２６を含む。キーパー回路２５は、ＰＭＯＳトランジスタ３１乃至３４及びＮＭＯＳトランジスタ３５乃至３８を含む。またドライブ回路２６は、ＰＭＯＳトランジスタ３９及び４０と、ＮＭＯＳトランジスタ４１及び４２とを含む。シンメトリックスレーブラッチに入力される信号ＳＢ及びＲＢは、図１に示すマスターラッチ１０の出力である。また信号Ｓは信号ＳＢの反転信号であり、インバータ４３により生成される。更に、信号Ｒは信号ＲＢの反転信号であり、インバータ４４により生成される。
【００１３】
シンメトリックスレーブラッチでは、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３５で構成されるインバータとＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３７で構成されるインバータとが、クロスカップルされてラッチを構成している。このラッチにより、キーパー回路２５のデータ保持機能を実現している。信号ＳＢ及びＲＢが両方共にＨＩＧＨの場合、ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３６、及びＮＭＯＳトランジスタ３８が全て導通状態となり、上記ラッチがデータ保持機能を発揮する。このときドライブ回路２６において、ＰＭＯＳトランジスタ３９、ＰＭＯＳトランジスタ４０、ＮＭＯＳトランジスタ４１、及びＮＭＯＳトランジスタ４２が全て非導通状態となっており、ドライブ回路２６は出力信号Ｑ及びＱＢに影響しない。
【００１４】
信号ＳＢ及びＲＢが共にＨＩＧＨである第1の状態から、例えば信号ＳＢ及びＲＢがそれぞれＨＩＧＨ及びＬＯＷである第２の状態に変化したとする。この場合、ドライブ回路２６において、ＰＭＯＳトランジスタ３９が非導通状態、ＰＭＯＳトランジスタ４０が導通状態、ＮＭＯＳトランジスタ４１が導通状態、ＮＭＯＳトランジスタ４２が非導通状態となる。従って、ドライブ回路２６による信号駆動力により、出力信号ＱがＬＯＷになり且つ出力信号ＱＢがＨＩＧＨになる。ドライブ回路２６の各トランジスタにより出力信号Ｑ及びＱＢを同時に駆動しているので、出力信号Ｑ及びＱＢの状態遷移は同時に起こる。またこのとき、信号ＲＢがＬＯＷであるので、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３８が両方共に非導通となる。従って、ドライブ回路２６による信号駆動力により出力信号Ｑ及び出力信号ＱＢをそれぞれＬＯＷ及びＨＩＧＨに設定する際に、キーパー回路２５はその信号変化に抗うことはない。
【００１５】
信号ＳＢ及びＲＢが共にＨＩＧＨである第1の状態から、信号ＳＢ及びＲＢがそれぞれＬＯＷ及びＨＩＧＨである第２の状態に変化する場合も同様である。この場合には、ドライブ回路２６による信号駆動力により、出力信号ＱがＨＩＧＨになり且つ出力信号ＱＢがＬＯＷになる。この信号遷移の際、キーパー回路２５はその信号変化に抗うことはない。
【００１６】
このように、キーパー回路２５においては、２つのインバータの各々の出力が他方の入力に接続されるようにクロスカップルされてラッチ回路を形成し、ラッチ回路の２つのインバータの出力がキーパー回路２５の２つの出力となっている。また２つの入力信号に応じたドライブ回路２６の信号駆動力により、キーパー回路２５の２つの出力を同時に遷移させる。２つの入力がＨＩＧＨであるときには、キーパー回路２５のラッチ機能が有効となりデータを保持する。また２つの入力の一方がＬＯＷで他方がＨＩＧＨであるときには、ドライブ回路２６によりキーパー回路２５の２つの出力を変化させる。この際、キーパー回路２５は、ドライブ回路２６による信号変化に抗う保持力を発揮しない。
【００１７】
上記のように、図２のシンメトリックスレーブラッチにおいては、２つの出力の遷移が起きる時間が同時である。また一方の出力に着目したときに、ＨＩＧＨからＬＯＷへ遷移する場合の遅延時間とＬＯＷからＨＩＧＨへ遷移する場合の遅延時間とは等しくなる。このように遅延時間の非対称性については図２の回路構成により無くすことができるが、入力取り込みから出力までの遅延時間については、図１の回路と比較して特に改善されていない。マスターラッチ１０をゲート１段と数えると、シンメトリックスレーブラッチの出力信号Ｑ及びＱＢは、入力信号ＩＮ及びＩＮＢの取り込みからゲート３段分遅れることになる。即ち、マスターラッチ１０で１段分遅れ、インバータ４３及び４４で１段分遅れ、更にドライブ回路２６で１段分遅れることになる。
【特許文献１】特開２００４−４８７５７号公報
【特許文献２】特表２００３−５１２７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上を鑑みて、遅延時間の非対称性を無くし且つ入力から出力までの遅延時間を短縮したフリップフロップ回路が望まれる。
【課題を解決するための手段】
【００１９】
フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、前記第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。
【発明の効果】
【００２０】
少なくとも１つの実施例によれば、差動入力信号の取り込みタイミングから出力信号の遷移までの遅延を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２２】
図３は、遅延時間の非対称性を無くし且つ入力から出力までの遅延時間を短縮したフリップフロップ回路の原理構成を示す図である。図３（ａ）には遅延時間の長い従来のセンスアンプ型フリップフロップ回路５０が示され、図３（ｂ）には遅延時間を短縮したセンスアンプ型フリップフロップ回路５１が示される。図３において、図１及び図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２３】
図３（ａ）に示すセンスアンプ型フリップフロップ回路５０は、クロックドアンプ１０、インバータ４３、インバータ４４、及びシンメトリックスレーブラッチ２７を含む。クロックドアンプ１０は図１に示すマスターラッチ１０と同一の構成である。シンメトリックスレーブラッチ２７は、図２に示すシンメトリックスレーブラッチ２７であり、キーパー回路２５及びドライブ回路２６を含む。また図３に示すインバータ４３及び４４は、図２に示すインバータ４３及び４４である。
【００２４】
センスアンプ型フリップフロップ回路５０の構成及び動作は、図１及び図２を参照して前述した通りである。このセンスアンプ型フリップフロップ回路５０では、遅延時間の非対称性については解消されているが、入力信号ＩＮ及びＩＮＢの取り込みから出力信号Ｑ及びＱＢまでにはゲート３段分の遅延時間が存在する。この３段分の遅延時間のうち、インバータ４３及び４４が１段分の遅れをもたらしている。
【００２５】
図３（ｂ）に示すセンスアンプ型フリップフロップ回路５１は、クロックドアンプ５３及びシンメトリックスレーブラッチ２７を含む。シンメトリックスレーブラッチ２７は、図２に示すキーパー回路２５及びドライブ回路２６を含む。クロックドアンプ５３は、差動入力信号ＩＮ及びＩＮＢ及び差動クロック信号ＣＬＫ及びＣＬＫＸに応じて互いに相補関係にある第１の信号ＳＢＨ及び第２の信号ＳＢＬと互いに相補関係にある第３の信号ＲＢＨ及び第４の信号ＲＢＬとを出力するマスターラッチである。またシンメトリックスレーブラッチ２７は、これら第１乃至第４の信号に応じて２つの出力信号Ｑ及びＱＢを出力するシンメトリックスレーブラッチである。図３（ａ）の構成と異なり、クロックドアンプ５３が４つの信号を出力するよう構成され、インバータ４３及び４４は用いられていない。
【００２６】
図４は、センスアンプ型フリップフロップ回路５１の回路構成の一例を示す図である。図４において、図２及び図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２７】
クロックドアンプ５３は、差動クロック信号の第１のクロック信号ＣＬＫに同期して動作し第１の信号ＳＢＨ及び第３の信号ＲＢＨを出力する第１のクロックドアンプ５５を含む。またクロックドアンプ５３は、差動クロック信号の第２のクロック信号ＣＬＫＸに同期して動作し第２の信号ＳＢＬ及び第４の信号ＲＢＬを出力する第２のクロックドアンプ５６を含む。
【００２８】
クロックドアンプ５５の回路構成は、図１に示すマスターラッチ１０の回路構成と同一である。クロックドアンプ５５は、ＰＭＯＳトランジスタ６１乃至６６及びＮＭＯＳトランジスタ６７乃至７１を含む。クロックドアンプ５５においては、ＮＭＯＳトランジスタ６９乃至７１を基本部分として差動増幅器が構成されている。差動増幅器の定電流源として機能するＮＭＯＳトランジスタ７１のゲート端にクロック信号ＣＬＫが印加されている。クロック信号ＣＬＫがＨＩＧＨになると、ＮＭＯＳトランジスタ７１が導通して定電流源として機能し、ＮＭＯＳトランジスタ６９及び７０のゲートに入力される差動入力信号ＩＮ及びＩＮＢに応じて、出力信号ＳＢＨ及びＲＢＨが差動信号として出力される。クロック信号ＣＬＫがＬＯＷのときには、ＰＭＯＳトランジスタ６１及び６４が導通状態となることにより、出力信号ＳＢＨ及びＲＢＨは共にＨＩＧＨとなる。
【００２９】
クロックドアンプ５６の回路構成は、クロックドアンプ５５の回路構成においてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで置き換えたものに相当する。クロックドアンプ５６は、ＮＭＯＳトランジスタ８１乃至８６及びＰＭＯＳトランジスタ８７乃至９１を含む。クロックドアンプ５６においては、ＰＭＯＳトランジスタ８９乃至９１を基本部分として差動増幅器が構成されている。差動増幅器の定電流源として機能するＰＭＯＳトランジスタ９１のゲート端にクロック信号ＣＬＫが印加されている。クロック信号ＣＬＫＸがＬＯＷになると、ＰＭＯＳトランジスタ９１が導通して定電流源として機能し、ＰＭＯＳトランジスタ８９及び００のゲートに入力される差動入力信号ＩＮ及びＩＮＢに応じて、出力信号ＳＢＬ及びＲＢＬが差動信号として出力される。クロック信号ＣＬＫＸがＨＩＧＨのときには、ＮＭＯＳトランジスタ８１及び８４が導通状態となることにより、出力信号ＳＢＨ及びＲＢＨは共にＬＯＷとなる。
【００３０】
上記の構成により、クロックドアンプ５３により、第１乃至第４の信号ＳＢＨ、ＳＢＬ、ＲＢＨ、及びＲＢＬを生成する。ここで信号ＳＢＨと信号ＳＢＬとは互いに相補関係にあり、信号ＳＢＬは信号ＳＢＨの反転信号である。また信号ＲＢＨと信号ＲＢＬとは互いに相補関係にあり、信号ＲＢＬは信号ＲＢＨの反転信号である。これらの反転信号は、図３（ａ）のセンスアンプ型フリップフロップ回路５０の場合のようにインバータにより生成されるのではなく、クロックドアンプ５３により直接生成される。従って、第１乃至第４の信号ＳＢＨ、ＳＢＬ、ＲＢＨ、及びＲＢＬは全て、入力信号ＩＮ及びＩＮＢの取り込みからゲート１段分遅れた信号となっている。
【００３１】
シンメトリックスレーブラッチ２７は、第１乃至第４の信号ＳＢＨ、ＳＢＬ、ＲＢＨ、及びＲＢＬを入力として２つの出力信号Ｑ及びＱＢを出力するキーパー回路２５を含む。またシンメトリックスレーブラッチ２７は、第１乃至第４の信号ＳＢＨ、ＳＢＬ、ＲＢＨ、及びＲＢＬに応じて２つの出力信号Ｑ及びＱＢを同時に信号遷移させるドライブ回路２６を含む。
【００３２】
信号ＳＢＨ及びＲＢＨが両方共にＨＩＧＨの場合、ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３６、及びＮＭＯＳトランジスタ３８が全て導通状態となり、キーパー回路２５のラッチがデータ保持機能を発揮する。このときドライブ回路２６において、ＰＭＯＳトランジスタ３９、ＰＭＯＳトランジスタ４０、ＮＭＯＳトランジスタ４１、及びＮＭＯＳトランジスタ４２が全て非導通状態となっており、ドライブ回路２６は出力信号Ｑ及びＱＢに影響しない。
【００３３】
信号ＳＢＨ及びＲＢＨが共にＨＩＧＨである第1の状態から、例えば信号ＳＢＨ及びＲＢＨがそれぞれＨＩＧＨ及びＬＯＷである第２の状態に変化したとする。この場合、ドライブ回路２６において、ＰＭＯＳトランジスタ３９が非導通状態、ＰＭＯＳトランジスタ４０が導通状態、ＮＭＯＳトランジスタ４１が導通状態、ＮＭＯＳトランジスタ４２が非導通状態となる。従って、ドライブ回路２６による信号駆動力により、出力信号ＱがＬＯＷになり且つ出力信号ＱＢがＨＩＧＨになる。ドライブ回路２６の各トランジスタにより出力信号Ｑ及びＱＢを同時に駆動しているので、出力信号Ｑ及びＱＢの状態遷移は同時に起こる。またこのとき、信号ＲＢＨがＬＯＷであるので、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３８が両方共に非導通となる。従って、ドライブ回路２６による信号駆動力により出力信号Ｑ及び出力信号ＱＢをそれぞれＬＯＷ及びＨＩＧＨに設定する際に、キーパー回路２５はその信号変化に抗うことはない。
【００３４】
信号ＳＢＨ及びＲＢＨが共にＨＩＧＨである第1の状態から、信号ＳＢＨ及びＲＢＨがそれぞれＬＯＷ及びＨＩＧＨである第２の状態に変化する場合も同様である。この場合には、ドライブ回路２６による信号駆動力により、出力信号ＱがＨＩＧＨになり且つ出力信号ＱＢがＬＯＷになる。この信号遷移の際、キーパー回路２５はその信号変化に抗うことはない。
【００３５】
上記のように、クロックドアンプ５３は、差動クロック信号の第１の状態（ＣＬＫ＝ＬＯＷ、ＣＬＫＸ＝ＨＩＧＨ）において、差動入力信号ＩＮ及びＩＮＢの信号値に関わらず第１の信号ＳＢＨと第３の信号ＲＢＨとを共に第１レベル（ＨＩＧＨ）に設定する。また差動クロック信号の第２の状態（ＣＬＫ＝ＨＩＧＨ、ＣＬＫＸ＝ＬＯＷ）において、差動入力信号ＩＮ及びＩＮＢの信号値に応じて第１の信号ＳＢＨと第３の信号ＲＢＨとの一方を第１レベル（例えばＨＩＧＨ）に設定し他方を第２レベル（例えばＬＯＷ）に設定する。シンメトリックスレーブラッチ２７は、第１の信号ＳＢＨと第３の信号ＲＢＨとが共に第１レベル（ＨＩＧＨ）のときに２つの出力信号Ｑ及びＱＢの論理状態を保持する。またシンメトリックスレーブラッチ２７は、第１の信号ＳＢＨと第３の信号ＲＢＨとの一方が第１レベル（ＨＩＧＨ）で他方が第２レベル（ＬＯＷ）のときに、２つの出力信号Ｑ及びＱＢを第１の信号ＳＢＨと第３の信号ＲＢＨとに応じたレベルに設定する。またキーパー回路２５はラッチ回路を含み、ドライブ回路２６が２つの出力信号Ｑ及びＱＢを同時に信号遷移させる際に、このラッチ回路は信号の変化を妨げるような保持力を発揮しない。
【００３６】
図５は、図３（ａ）のセンスアンプ型フリップフロップ回路５０の各信号の変化タイミングを示すタイミング図である。図６は、図３（ｂ）のセンスアンプ型フリップフロップ回路５１の各信号の変化タイミングを示すタイミング図である。
【００３７】
図５において、クロック信号ＣＬＫの立ち上がりのタイミングで入力信号ＩＮ及びＩＮＢが取り込まれ、そのタイミングからＴ１時間後に、クロックドアンプ１０の出力である信号ＳＢ及びＲＢが遷移する。また信号ＳＢ及びＲＢの遷移タイミングからＴ２時間後に信号Ｓ及びＲが遷移する。更に、信号Ｓ及びＲの遷移タイミングからＴ３時間後に出力信号Ｑ及びＱＢが遷移する。Ｔ１はクロックドアンプ１０によるゲート１段分の遅れ、Ｔ２はインバータ４３及び４４によるゲート１段分の遅れ、Ｔ３はシンメトリックスレーブラッチ２７によるゲート１段分の遅れである。
【００３８】
図６において、クロック信号ＣＬＫの立ち上がりのタイミングで入力信号ＩＮ及びＩＮＢが取り込まれ、そのタイミングからＴ１時間後に、クロックドアンプ５３の出力である信号ＳＢＨ及びＲＢＨが遷移する。また信号ＳＢＨ及びＲＢＨの遷移タイミングと殆ど同時に信号ＳＢＬ及びＲＢＬが遷移する。更に、信号ＳＢＨ、ＲＢＨ、ＳＢＬ、及びＲＢＬの遷移タイミングからＴ３時間後に出力信号Ｑ及びＱＢが遷移する。Ｔ１はクロックドアンプ１０によるゲート１段分の遅れ、Ｔ３はシンメトリックスレーブラッチ２７によるゲート１段分の遅れである。このように図３（ｂ）に示すセンスアンプ型フリップフロップ回路５１の場合には、入力信号ＩＮ及びＩＮＢの取り込みタイミングから出力信号Ｑ及びＱＢの遷移までにはゲート２段分の遅れしかない。
【００３９】
なおクロックドアンプ５３でのＮＭＯＳトランジスタとＰＭＯＳトランジスタとの閾値設定が、両者の応答速度が同一となるように設定されているとすると、信号ＳＢＨ及びＲＢＨの遷移タイミングと信号ＳＢＬ及びＲＢＬの遷移タイミングとは殆ど同時となる。しかしながらＮＭＯＳトランジスタとＰＭＯＳトランジスタとの閾値設定がそのようになっていない場合、信号ＳＢＨ及びＲＢＨの遷移タイミングと信号ＳＢＬ及びＲＢＬの遷移タイミングとは若干異なることになる。しかしながらクロックドアンプ５３において、入力信号ＩＮ及びＩＮＢの取り込みタイミングから信号ＳＢＨ、ＲＢＨ、ＳＢＬ、及びＲＢＬの遷移タイミングまでは、ゲート１段分の遅れであることに変わりはない。
【００４０】
図７は、図３（ａ）のセンスアンプ型フリップフロップ回路５０と図３（ｂ）のセンスアンプ型フリップフロップ回路５１との動作速度の違いを示すシミュレーション結果の図である。図７において横軸は時間（ピコ秒）であり、縦軸は電圧（ミリボルト）である。クロック波形１０１は、周波数が４ＧＨｚのクロック信号の波形を示している。信号波形１０２は、センスアンプ型フリップフロップ回路５１の出力信号Ｑの遷移を示す波形である。また信号波形１０３は、センスアンプ型フリップフロップ回路５０の出力信号Ｑの遷移を示す波形である。なお入力信号ＩＮ及びＩＮＢの取り込みは、クロック波形１０１の立ち上がりのタイミングで行なわれる。図７から分かるように、センスアンプ型フリップフロップ回路５１ではセンスアンプ型フリップフロップ回路５０に比較して、このシミュレーションの場合には約１３ピコ秒もの応答速度の改善が見られている。
【００４１】
図８は、シンメトリックスレーブラッチの変形例を示す図である。図８において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図８に示すシンメトリックスレーブラッチ２７Ａは、図４に示されるシンメトリックスレーブラッチ２７と回路構成は同一である。但し、ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３６、及びＮＭＯＳトランジスタ３８のゲート端へ印加される信号が、図４の場合と異なる。
【００４２】
シンメトリックスレーブラッチ２７Ａでは、ＰＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３３のゲート端にクロック信号ＣＬＫが印加され、ＮＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ３８のゲート端にクロック信号ＣＬＫＸが印加される。これにより、クロック信号ＣＬＫがＬＯＷ（ＣＬＫＸ＝ＨＩＧＨ）の時には、キーパー回路２５のデータ保持機能が有効となり、クロック信号ＣＬＫがＨＩＧＨ（ＣＬＫＸ＝ＬＯＷ）の時には、キーパー回路２５のデータ保持機能が無効となる。これにより、シンメトリックスレーブラッチ２７と同様に、適切なデータ保持動作及びデータ書き替え動作を実現することができる。
【００４３】
このシンメトリックスレーブラッチ２７Ａの構成では、クロックドアンプ５３（図３（ｂ）参照）の出力信号が遷移する前に、クロック信号によりキーパー回路２５のデータ保持機能を無効化できる。従って、より高速な動作を実現することができる。
【００４４】
図９は、シンメトリックスレーブラッチの変形例を示す図である。図９において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図９に示すシンメトリックスレーブラッチ２７Ｂは、図４に示されるシンメトリックスレーブラッチ２７のＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３６、及びＮＭＯＳトランジスタ３８を取り除いてある。また更に、シンメトリックスレーブラッチ２７Ｂは、トランスミッションゲート１１１及び１１２を含む。このトランスミッションゲート１１１及び１１２により、ラッチ部分回路１１３とドライブ回路２６との間を接続している。
【００４５】
トランスミッションゲート１１１及び１１２の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの並列接続により構成される。ＰＭＯＳトランジスタのゲート端にはクロック信号ＣＬＫが印加され、ＮＭＯＳトランジスタのゲート端にはクロック信号ＣＬＫＸが印加される。これにより、クロック信号ＣＬＫがＬＯＷ（ＣＬＫＸ＝ＨＩＧＨ）の時には、トランスミッションゲート１１１及び１１２が導通して、ラッチ部分回路１１３のクロスカップル接続が確立しデータ保持機能が有効となる。またクロック信号ＣＬＫがＨＩＧＨ（ＣＬＫＸ＝ＬＯＷ）の時には、トランスミッションゲート１１１及び１１２が非導通となり、ラッチ部分回路１１３のクロスカップル接続が遮断されデータ保持機能が無効となる。これにより、シンメトリックスレーブラッチ２７と同様に、適切なデータ保持動作及びデータ書き替え動作を実現することができる。
【００４６】
このシンメトリックスレーブラッチ２７Ｂの構成では、クロックドアンプ５３（図３（ｂ）参照）の出力信号が遷移する前に、クロック信号によりラッチ部分回路１１３のデータ保持機能を無効化できる。従って、より高速な動作を実現することができる。
【００４７】
以上の説明にあるように、図３（ｂ）に示すセンスアンプ型フリップフロップ回路５１においては、差動クロック信号ＣＬＫ及びＣＬＫＸを利用することにより、第１乃至第４の信号ＳＢＨ、ＳＢＬ、ＲＢＨ、及びＲＢＬを生成している。一般に、数ＧＨｚ〜１０ＧＨｚ以上の高速のクロック周波数で動作する回路の場合、回路を差動構成で構成することが普通である。差動構成の回路とした場合、単相構成の回路と比較して、雑音に強い安定した動作を実現できる。従って、高いクロック周波数で動作する高速動作回路においては、クロック信号ＣＬＫとその相補信号ＣＬＫＸとが用意されているのが、通常の回路構成である。
【００４８】
図１０は、高速動作回路の構成の一例を示す図である。図１０の構成では、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）回路１２１により、例えば２０ＧＨｚの差動クロック信号を生成する。高周波数で発振するＶＣＯ回路は差動回路で構成されるのが一般的であり、既にクロック信号源であるＶＣＯ回路１２１において差動構成となっている。ＶＣＯ回路１２１で生成した差動クロック信号を、分周器１２２乃至１２４により順次１／２の周波数に分周する。これにより、１０ＧＨｚの差動クロック信号や５ＧＨＺの差動クロック信号が生成される。これらの差動クロック信号はマルチプレクサ１２５乃至１２７に供給される。マルチプレクサ１２５乃至１２７は、供給された差動クロック信号に同期して動作して差動データ信号を多重化することにより、元の差動データ信号の１６倍の周波数の差動データ信号を生成する。
【００４９】
図１１は、１／２分周器の構成の一例を示す図である。１／２分周器１２２は、フリップフロップ１３１及び１３２を含む。各フリップフロップ１３１及び１３２は、差動クロック信号ＣＬＫ及びＣＬＫＸに同期して差動データ信号Ｄ及び／Ｄを内部に取り込み保持する。フリップフロップ１３１及び１３２を縦続接続して、フリップフロップ１３２の出力をフリップフロップ１３１の入力に戻すことにより、１／２分周回路を構成することができる。
【００５０】
図１２は、図１０に示すマルチプレクサの構成の一例を示す図である。図１２において、クロック信号ＣＬＫ、データ信号ＤＩＮ１、及びデータ信号ＤＩＮ２は、図示を簡単にするために一本の信号線で示してあるが、何れも２本の信号線を伝搬する一対の差動信号である。２：１マルチプレクサ１２７は、２：１セレクタ１４１及びラッチ回路１４２乃至１４６を含む。ラッチ回路１４２乃至１４４が縦続接続され、差動データ信号ＤＩＮ１を２クロックサイクル遅延させる。ラッチ回路１４５及び１４６が縦続接続され、差動データ信号ＤＩＮ２を1クロックサイクル遅延させる。これらの遅延後の差動データ信号ＤＩＮ１及び差動データ信号ＤＩＮ２を、差動クロック信号に同期して動作する２：１セレクタ１４１により、クロックサイクル毎に交互に選択することにより、２：１の多重化が行なわれる。
【００５１】
図１０乃至１２に示されるような高速動作回路の構成において、図３（ｂ）に示すセンスアンプ型フリップフロップ５１を用いることができる。例えば図１１のフリップフロップ１３１及び１３２にセンスアンプ型フリップフロップ５１を用いることができる。また図１２において、ラッチ回路１４２及び１４３に相当する部分のフリップフロップ１４７並びにラッチ回路１４５及び１４６に相当する部分のフリップフロップ１４８に、センスアンプ型フリップフロップ５１を用いることができる。
【００５２】
上記のように、高い周波数で動作する回路、即ち、高い周波数のクロック信号を分周する分周器や高い周波数のクロック信号で動作するマルチプレクサ回路については、全て差動回路として構成するのが一般的である。このような構成においては、図３（ｂ）に示すセンスアンプ型フリップフロップ５１のクロックドアンプ５３のように、差動クロック信号を利用する回路構成とすることに何ら支障はない。
【００５３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００５４】
【図１】センスアンプ型フリップフロップの構成の一例を示す図である。
【図２】シンメトリックスレーブラッチの構成の一例を示す図である。
【図３】遅延時間の非対称性を無くし且つ入力から出力までの遅延時間を短縮したフリップフロップ回路の原理構成を示す図である。
【図４】センスアンプ型フリップフロップ回路の回路構成の一例を示す図である。
【図５】図３（ａ）のセンスアンプ型フリップフロップ回路の各信号の変化タイミングを示すタイミング図である。
【図６】図３（ｂ）のセンスアンプ型フリップフロップ回路の各信号の変化タイミングを示すタイミング図である。
【図７】図３（ａ）のセンスアンプ型フリップフロップと図３（ｂ）のセンスアンプ型フリップフロップ回路との動作速度の違いを示すシミュレーション結果の図である。
【図８】シンメトリックスレーブラッチの変形例を示す図である。
【図９】シンメトリックスレーブラッチの変形例を示す図である。
【図１０】高速動作回路の構成の一例を示す図である。
【図１１】１／２分周器の構成の一例を示す図である。
【図１２】マルチプレクサの構成の一例を示す図である。
【符号の説明】
【００５５】
１０  クロックドアンプ
２５  キーパー回路
２６  ドライブ回路
２７  シンメトリックスレーブラッチ
５０  センスアンプ型フリップフロップ回路
５１  センスアンプ型フリップフロップ回路
５３  クロックドアンプ
【図１】
2010056592.tif 000003
【図２】
2010056592.tif 000004
【図３】
2010056592.tif 000005
【図４】
2010056592.tif 000006
【図５】
2010056592.tif 000007
【図６】
2010056592.tif 000008
【図７】
2010056592.tif 000009
【図８】
2010056592.tif 000010
【図９】
2010056592.tif 000011
【図１０】
2010056592.tif 000012
【図１１】
2010056592.tif 000013
【図１２】
2010056592.tif 000014