(57)【要約】【目的】ＩＣチップにおけるキャパシタ占有面積を低減し、効果的に低ノイズ性能を実現するマイクロ電源モジュールを提供する。【解決手段】分割インダクタに接続するコンデンサをＮＩＣ（負性インピーダンス変換器）５１、５２を用いた能動キャパシタ５０にすることにより受動キャパシタ５３のキャパシタ容量Ｃｏを小さくして、ＩＣチップ（電源ＩＣ１１４）におけるキャパシタ占有面積を低減し、効果的に低ノイズ性能を実現するマイクロ電源モジュールを提供することができる。【選択図】        図１
2010063202.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと、該インダクタ上に配置される電源ＩＣと、前記インダクタ上に配置され、ノイズを低減する一つもしくは複数のコンデンサとを有するマイクロ電源モジュールであって、前記インダクタが複数の端子および中間タップを有し、該複数の端子のうちの一つの端子が前記電源ＩＣのグランド端子および前記インダクタの外に配置されるグランド配線と接続するマイクロ電源モジュールにおいて、
前記インダクタが、ソレノイドコイルを分割した分割インダクタであり、少なくとも一つの前記コンデンサが、前記中間タップを介して前記分割インダクタの分割点と接続する、前記電源ＩＣを形成する半導体基板内に半導体プロセスで形成される負性インピーダンス変換器および受動キャパシタを有する能動キャパシタであることを特徴とするマイクロ電源モジュール。
【請求項２】
前記能動キャパシタが、偶数個の負性インピーダンス変換器と受動キャパシタを直列に接続してなることを特徴とする請求項１に記載のマイクロ電源モジュール。
【請求項３】
前記能動キャパシタを構成する前記受動キャパシタのキャパシタ容量が５ｐＦ〜５０ｐＦの範囲にあることを特徴とする請求項２に記載のマイクロ電源モジュール。
【請求項４】
前記能動キャパシタのキャパシタ容量が１００ｐＦ〜０．０１μＦの範囲にあることを特徴とする請求項２に記載のマイクロ電源モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、携帯機器およびパソコンなどに用いられるマイクロ電源装置を構成するマイクロ電源モジュールに関する。
【背景技術】
【０００２】
現在の電子機器内の高速ボードと言われるプリント基板上には、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）固有の複数の低電圧供給電源が搭載されており、このプリント基板上に搭載される低電圧供給電源の占有スペース（占有面積と占有高さ）をできるだけ小さくすることが求められている。このＬＳＩ固有の低電圧供給電源（電源装置）はＰＯＬ（Ｐｏｉｎｔ  Ｏｆ  Ｌｏａｄ）電源と呼ばれていて、電源ＩＣ、インダクタ、コンデンサという個別の部品で構成されており、負荷であるＬＳＩに電力を供給している。このＰＯＬ電源はＬＳＩ近傍でＬＳＩと共に同一のプリント基板に配置される。
【０００３】
現状のプリント基板に搭載されるＬＳＩは１個で２電源（電圧レベルが２つ）、３電源（電圧レベルが３つ）が必要となることも多く、それに対応してＰＯＬ電源も２個もしくは３個必要となる。
しかし、プリント基板のスペースについての制約は厳しく、かつＰＯＬ電源が複数ともなると全てのＰＯＬ電源をＬＳＩ近傍に配置することは困難である。特に、携帯電話に搭載されるプリント基板のスペースは厳しい。そのためプリント基板に搭載されるＰＯＬ電源のスペースもできるだけ小さくすることが求められる。携帯電話の場合は、ＰＯＬ電源の占有面積を小さくするだけでなく、その占有高さについても１ｍｍ以下という厳しい要求がセットメーカーから出されている。
【０００４】
そのため、電源ＩＣ、インダクタを一体化したマイクロ電源モジュールが開発され、このマイクロ電源モジュールと入力・出力コンデンサをプリント基板に搭載することで、プリント基板の占有面積を小さくすることが行われている。
図８〜図１０は、従来のＰＯＬ電源の構成図であり、図８は回路図、図９はプリント基板上の配置図、図１０はインダクタの要部平面図である。
【０００５】
ＰＯＬ電源２０３（電源装置）は、入力コンデンサ１、インダクタ３５、電源ＩＣ１０１および出力コンデンサ３で構成され、電源ＩＣ１０１はインダクタ３５上に搭載されている。
図８および図９において、電源１２の高電位側の配線とＰＯＬ電源２０３の高電位側の入力端子１５と接続し、入力端子１５と入力コンデンサ１の一方の端子ｊが接続し、端子ｊがインダクタ３５に形成された外部端子ａを経由して電源ＩＣ１０１の高電位側の入力端子ｄと接続し、電源ＩＣ１０１の高電位側の出力端子ｅとインダクタ３５の一方の端子ｍと接続し、インダクタ３５の他方の端子ｂと出力コンデンサ３の一方の端子ｋと接続し、出力コンデンサ３の一方の端子ｋとＰＯＬ電源２０３の高電位側の出力端子１７と接続し、出力端子１７と負荷１３の高電位側と接続する。
【０００６】
入力コンデンサ１の他方の端子ｇがＰＯＬ電源２０３のグランド側の入力端子１６において、電源ＩＣのグランド端子ｆがインダクタ３５の端子ｃを介して接続点ｈにおいて、そして出力コンデンサ３の他方の端子ｉがＰＯＬ電源２０３のグランド側の出力端子１８において、それぞれ電源１２のグランド１４に接続されているグランド配線２１と接続する。
【０００７】
入力端子１６と接続点ｈの間のグランド配線２１を第１グランド配線１９とし、接続点ｈと出力端子１８の間のグランド配線２１を第２グランド配線２０とする。入力端子１５、１６、出力端子１７、１８、接続点ｈはプリント基板６０上にある。
また、第１グランド配線１９のインダクタンスは第１ＧＮＤインダクタンス（Ｌｇｎｄ１）とし、第２グランド配線２のインダクタンスは第２ＧＮＤインダクタンス（Ｌｇｎｄ２）とする。また、Ｌｇｎｄ１とＬｇｎｄ２を総称してＬｇｎｄと呼ぶ。
【０００８】
前記電源ＩＣ１０１はオン用ＭＯＳＦＥＴ６と、オフ用ＭＯＳＦＥＴ７と、これらを制御する制御回路８とで構成され、オン用ＭＯＳＦＥＴ６のソースが電源ＩＣ１０１の高電位側の入力端子ｄと接続し、オン用ＭＯＳＦＥＴ６のドレインおよびオフ用ＭＯＳＦＥＴ７のドレインが電源ＩＣ１０１の高電位側の出力端子ｅと接続し、オフ用ＭＯＳＦＥＴ７のソースが電源ＩＣ１０１のグランド端子ｆと接続する。
【０００９】
尚、オン用ＭＯＳＦＥＴ６はｐチャネル型ＭＯＳＦＥＴであり、オフ用ＭＯＳＦＥＴ７はｎチャネル型ＭＯＳＦＥＴである。オフ用ＭＯＳＦＥＴ７はインダクタ３５に流れる電流を還流させる還流ダイオードの働きをする。ＰＯＬ電源２０３は負荷１３（ＬＳＩなど）の電源となるもので、一つの電圧レベルを出力する低電圧電源である。
図１０において、インダクタ３５はフェライト基板２４の両面にコイルパターン２４ａ、２４ｂを形成し、上側のコイルパタンーン２４ａと下側のコイルパターン２４ｂをフェライト基板２４に形成した貫通孔を介して接続導体２４ｃで接続しソレノイドコイルを形成している。フェライト基板２４の外周部の表側と裏側には端子が形成され、フェライト基板２４の側面で互いが接続されている。複数個形成された端子３０の内２個の端子ｍ、ｂはソレノイドコイルの両端と接続し、他の端子ａ、ｃなどは電源ＩＣ１０１の端子ｄ、ｆとプリント基板の配線パターンを接続する中継点の端子である。
【００１０】
また、特許文献１には、ＰＯＬ電源の占有面積を小さくするために、電源ＩＣ、インダクタ、コンデンサを３層に積層した構造のマイクロ電源モジュールが開示されている。
これらのＰＯＬ電源に要求されることは、前記のように占有スペースが小さいことと合わせて、如何に低ノイズ性能を得るかということも求められている。ＰＯＬ電源から出力される電圧は低電圧であり、ＬＳＩである負荷（低電圧・高周波）から要求されるＳ／Ｎに対し、この低電圧は直接的に影響を与える。そのためにＰＯＬ電源には低ノイズ性能が強く求められる。
【００１１】
また、特許文献２は、一般的に、単体のインダクタ，コンデンサの組み合わせより大きな減衰が得られることが知られているＴ型フィルタに関するものであり、リード線の両端にインダクタンス素子を取り付け、このリード線にコンデンサを接続したものであるので、二連のインダクタを一括して構成することができるほか、コンデンサを一箇所接続することで、容易にＴ型のＬＣローパスフィルタが構成できることが開示されている。
【００１２】
また、特許文献３には、上下のフェライトブロックの間にリードフレームを挟み、かつ、下フェライトブロックにリードフレームに通じるように形成した貫通孔にチップコンデンサを挿入してその端子電極の一方をリードフレームに接続し、他方を下フェライトブロックの下面に設けた共通アース端子に接続するように構成することで、簡単な構造で組み立てを容易に行うことができて、生産性が高く量産に適するＬＣフィルタアレイが得られることが開示されている。
【００１３】
また、特許文献４には、本発明に関係する負性インピーダンス変換機（ＮＩＣ：ＮＥＧＡＴＩＶＥ  ＩＭＰＥＤＡＮＣＥ  ＣＯＮＶＥＲＴＥＲ）がどのようにインピーダンス変換を行うかの理論式が示され、２つの抵抗が等しい場合について説明している。
図１８は、２つの抵抗が異なる場合について示したＮＩＣとインピーダンスＺの回路構成図である。ＮＩＣは１個のオペアンプと２個の異なる抵抗Ｒ１，Ｒ２で構成され、このＮＩＣにインピーダンスＺｏが直列に接続され（１）式で示されるインピーダンスＺで表され、Ｚｏの極性と値の変換が行なわれる。
(数１)
Ｚ＝−Ｚｏ（Ｒ２／Ｒ１）・・・・・（１）
なお、（１）式は、２つの抵抗が図１８に示すように異なる抵抗Ｒ１，Ｒ２である場合は特許文献４の数６が次式となることから求められるものである。
(数２)
ＺＬ＝（（Ｒ２・Ｚ）／（Ｒ１＋Ｚ））／（（Ｚ／（Ｒ１＋Ｚ））−１）
しかし、前記の特許文献１で開示されている電源ＩＣ、インダクタ、コンデンサを３層に積層した構造のマイクロ電源モジュールは占有面積は小さくなるものの占有高さが１ｍｍを超えて大きくなり、携帯電話など占有高さに対して厳しい要求のある用途には適用が困難である。
【００１４】
また、入力・出力コンデンサをプリント基板上に配線する従来のＰＯＬ電源の構造では、プリント基板上の配線によるＧＮＤインダクタンスＬｇｎｄがあるため、低ノイズ性能を実現することが困難である。
また、特許文献２、３に開示されているものは、マイクロ電源モジュールに用いるフィルタとしては占有高さが高く、占有面積も大きいために採用は困難である。
【００１５】
図１１および図１２は、プリント基板のＧＮＤインダクタンス（Ｌｇｎｄ）の違いで減衰特性（ノイズ性能）が異なることを示したシミュレーション結果を示す図であり、図１１はＬｇｎｄ１＝Ｌｇｎｄ２＝１ｎＨの場合、図１２はＬｇｎｄ１＝Ｌｇｎｄ２＝３ｎＨの場合である。
図１３は、図１１および図１２の減衰特性をシミュレーションするときの等価回路図を示し、同図（ａ）は図８のオン時をシミュレーションするときの等価回路図、同図（ｂ）は図８のオフ時をシミュレーションするときの等価回路である。
【００１６】
オン時とはオン用ＭＯＳＦＥＴ６がオンして負荷１３に電力が供給される場合であり、オフ時とは、オン用ＭＯＳＦＥＴ６がオフし、オフ用ＭＯＳＦＥＴ７がオンして、負荷１３へ電力が供給される場合である。
ＭＯＳＦＥＴ６、７がオン・オフのスイッチング時に高周波のノイズを発生しそれが負荷１３へ伝導ノイズとして伝播する。この伝導ノイズはオン用ＭＯＳＦＥＴ６がオンし、オフ用ＭＯＳＦＥＴ７がオフして、負荷１３に電力が供給されているときに発生するオン時のノイズと、オン用ＭＯＳＦＥＴ６がオフし、オフ用ＭＯＳＦＥＴ７がオンして、負荷１３に電力が供給されているとき発生するオフ時のノイズがある。
【００１７】
図１３（ａ）の回路では、図８の電源１２を取り除き、オン用ＭＯＳＦＥＴ６をオン状態、オフ用ＭＯＳＦＥＴ７をオフ状態にしたときに電流が流れる回路を、オン時のシミュレーションの等価回路として表す。
具体的には、オン用ＭＯＳＦＥＴ６の代わりにノイズ発生器５０を挿入し、オフ用ＭＯＳＦＥＴ７を除いて、インダクタ３５と出力コンデンサ３と第２グランド配線２０と第１グランド配線１９と入力コンデンサ１からなる回路である。ノイズ発生器５０からノイズを模擬した高周波電圧をシミュレーション回路に入力し、出力コンデンサ３の両端電圧を出力電圧としてシミュレーションで導出する。
【００１８】
図１３（ｂ）の回路では図８のオン用ＭＯＳＦＥＴ６をオフ状態、オフ用ＭＯＳＦＥＴ７をオン状態としたときに電流が流れる回路を、オフ時のシミュレーションの等価回路として表す。
具体的には、オフ用ＭＯＳＦＥＴ７の代わりにノイズ発生器６０を挿入し、オン用ＭＯＳＦＥＴを除いて、インダクタ３５と出力コンデンサ３と第２グランド配線２０からなる回路である。等価回路における出力コンデンサの両端電圧をシミュレーションで導出する。
【００１９】
ノイズ発生器６０で１ＭＨｚ〜１０００ＭＨｚの範囲の高周波の電圧を入力し、出力される高周波の電圧をシミュレーションで導出する。出力波形のピーク値が入力波形のピーク値を基準としてどの程度低下したかを（出力波形のピーク値／入力波形のピーク値）をｄＢに換算して減衰量とし、この減衰量の周波数依存性が減衰特性となる。減衰量が大きいほど（符号がマイナスで絶対値が大きいほど）伝導ノイズが負荷１３に伝達されないことになるので低ノイズ性能（低ノイズ化された出力）が得られるということになる。図１１および図１２の縦軸はオフ時の減衰量を例に挙げて示した。
【００２０】
図１１および図１２から分かるように、減衰特性はグランド配線２１のインダクタンス（ＧＮＤインダクタンス）に依存する。ＧＮＤインダクタンスが大きいほど高周波領域の減衰量は小さくなり、より大きな伝導ノイズが出力端子１７から負荷１３のＬＳＩに伝達される。
一般的なＰＯＬ電源においては、電源ＩＣとインダクタと入力・出力コンデンサなどの複数の個別部品をセットメーカー側が購入し、これらの個別部品をプリント基板の配線パターンに配置（レイアウト・アートワーク配線）する。
【００２１】
そのため、グランド配線２１のインダクタンスであるＧＮＤインダクタンスはセットメーカー側が使用するプリント基板の配線パターンに大きく依存する。回路的には同一の電源回路であっても、個別部品を配置する配線パターンが異なると減衰特性に大きな差異が生じることになる。
このことはセットメーカーの立場から見ると、電源ＩＣとインダクタと入力・出力コンデンサを個別にプリント基板に組み立てる場合には、配線パターンでノイズ性能が変化するので使い勝手がよいとは言い難い。このように、使いこなす難易度が高いことは、セットメーカーの機器開発において、開発の妨げになるから、デバイスメーカーは使い勝手の良いデバイス（マイクロ電源モジュール）を開発し供給することが求められる。
【００２２】
このような観点から、図９に示すような電源ＩＣ１０１とインダクタ３５を一体化したマイクロ電源モジュール２０２は、部品点数が少ない面では、セットメーカーの使い勝手はよいと言える。しかし、ノイズ性能に関しては、マイクロ電源モジュール２０２と入力・出力コンデンサ１、３を別個にプリント基板６０上で配線するために、グランド配線２１のＧＮＤインダクタンスがプリント基板６０上に形成した配線パターンで左右されて、使い勝手がよいとは言えない。
【００２３】
そのため、マイクロ電源モジュール２０２を供給するデバイスメーカー側には、ＰＯＬ電源２０３の占有スペースの増大を招くことなく、コスト増加も最小限に抑えながらグランド配線２１に依存する伝導ノイズの低減（低ノイズ化：低ノイズ性能）を図ることが強く求められる。
特許文献１では、セラミックコンデンサ、インダクタおよびＩＣチップを積層したマイクロ電源モジュールが開示されており、この構成は、プリント基板の配線パターンによるＧＮＤインダクタンスの影響は受けにくく、高周波電流をモジュール内で流す最短ルートを形成できる面では、低ノイズ性能を得るのに有効である。
【００２４】
しかし、この３層の積層構造のマイクロ電源モジュールは、占有高さが高く、１ｍｍを超えるので携帯電話を製造するセットメーカーの要求を満たすことができない。
また、２個のセラミックコンデンサ（入力コンデンサと出力コンデンサ）をインダクタの下に配置し、さらにプリント基板へ伝達される信号を出力する多数の外部端子をセラミックスコンデンサの全外周部に形成する必要があり、インダクタに外部端子を形成する場合より製造が困難である。
【００２５】
また、Ｔ型フィルタ自体は単体のインダクタ，コンデンサの組み合わせより大きな減衰が得られるのでノイズ低減に対して有力な手段であるが、特許文献２、３に開示されているような個別部品としてのＴ型フィルタを適用することでは、コスト，サイズおよびＬｇｎｄの問題を解決することができない。
【特許文献１】特開２００４−７２８１５号公報
【特許文献２】特開昭６２−１２４７２３号公報
【特許文献３】特開平６−２５１９９６号公報
【特許文献４】特開２００７−６７２９３号公報  （段落００２４〜段落００２５）
【発明の開示】
【発明が解決しようとする課題】
【００２６】
そこでこのＴ型フィルタを分割インダクタと集積コンデンサ（受動キャパシタ）で形成したマイクロ電源モジュールが発明者によって考案された（特願２００７−２０３７３０号）。つぎにそれについて説明する。
図１４は、Ｔ型フィルタを分割インダクタとコンデンサで形成し搭載したマイクロ電源モジュールの説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｄ）は集積コンデンサの要部断面図である。図１５は、図１４のインダクタの詳細な平面図である。
【００２７】
図１４に示すように、ノイズ吸収用コンデンサをｐＦオーダーに小さくして、電源ＩＣ１０６を形成する半導体基板４０上に集積コンデンサ２３として形成する。インダクタを分割点ｒで分割した分割インダクタ２２とし、この分割点ｒと接続する中間タップｑをこの集積コンデンサ２３の一端ｐと接続し、集積コンデンサ２３の他端ｎをオフ用ＭＯＳＦＥＴ７のソースと接続する。この集積コンデンサ２３と分割インダクタ２２でＴ型フィルタを構成する。
【００２８】
すなわち、上述のようにＴ型フィルタは単体のインダクタ，コンデンサの組み合わせより大きな減衰が得られるので、集積コンデンサでも充分な減衰特性を得ることができるように、集積コンデンサをＴ型フィルタに用いることを発案したのである。
図１４（ｄ）において、集積コンデンサ２３は、電源ＩＣ１０６が形成された半導体基板４０上に層間絶縁膜４１を形成し、その上に電極として第１ポリシリコン膜４２を形成し、この第１ポリシリコン膜４２上に数十ｎｍの厚さの酸化膜４３を形成し、この酸化膜４３上に電極として第２ポリシリコン膜４４を形成し、その上に電極・配線となる金属膜４５を形成して製作される平行平板型のコンデンサである。第１ポリシリコン膜４２は図示しない金属配線と接続する。
【００２９】
図１５において、インダクタ２２はフェライト基板２４の両面にコイルパターン２４ａ、２４ｂを形成し、上側のコイルパタンーン２４ａと下側のコイルパターン２４ｂをフェライト基板２４に形成した貫通孔を介して接続導体２４ｃで接続しソレノイドコイルを形成している。フェライト基板２４の外周部の表側と裏側には複数の外部端子３０（ａ，ｃを含む）やインダクタ端子ｍ、ｂおよび分割端子（中間タップ）ｑなどが形成され、それぞれの端子の表側と裏側はフェライト基板２４の側面で互いが接続されている。複数個形成された各端子の内、２個の端子ｍ、ｂはインダクタ２２内部でソレノイドコイルの両端と、外部で電源ＩＣ１０６の端子ｅおよび出力コンデンサ３の端子ｋとそれぞれ接続し、１個の端子は分割端子ｑで集積コンデンサ２３と接続する。また、端子ａ、ｃは電源ＩＣ１０６の端子ｄ、ｆとプリント基板の配線パターンや入力コンデンサ１や出力コンデンサ３などとを接続するための中継用の端子である。また、分割端子ｑを介さずにソレノイドコイルの分割点ｒと集積コンデンサ２３の一端ｐを直接接続しても構わない。
【００３０】
低誘電体材料である酸化膜４３を用いているので、ｔａｎδが小さく、容量を小さくしてもＥＳＲは小さく、低ノイズ性能の効果が期待できる。また、半導体基板４０上に集積コンデンサ２３を形成するのでマイクロ電源モジュール１０７の占有スペースは大きくならない。
さらに、集積コンデンサ２３の高さ（厚さ）はせいぜいμｍオーダーなので、マイクロ電源モジュール１０７の占有高さも増大しない。また、集積コンデンサ２３はＩＣプロセスを用いて他の箇所を形成するときに同時に形成できるので製造コストの増大はない。
【００３１】
この分割インダクタ２２の一端ｍと分割点ｒの間のインダクタンスをＬ１、他端ｂと分割点ｒの間のインダクタンスをＬ２とした場合、分割する前のインダクタンスＬはＬ＝Ｌ１＋Ｌ２で２μＨとなる。この分割インダクタ２２の分割端子ｑにデカップリングコンデンサである集積コンデンサ２３（Ｃｍ）を接続して、Ｔ型フィルタ（プリント基板上の出力コンデンサＣｏｕｔを含めるとπ型）が構成される。分割されない場合は分割比はＬ１：Ｌ２＝１０：０である。
【００３２】
この分割比はインダクタの分割端子ｑに集積コンデンサ２３が接続しているので、マイクロ電源モジュール１０７外にあるプリント基板上に配線される第１、第２グランド配線１９、２０のＧＮＤインダクタンスとは関係なくなる。従って、分割インダクタ２２のＬ１およびＬ２と集積コンデンサ２３のｐＦオーダーの容量のみで定まる最適な分割比（Ｌ１：Ｌ２）を求めることで大きな低ノイズ性能を得ることができる。
【００３３】
また、集積コンデンサ２３はセラミックコンデンサと異なり、大容量化は困難である反面、高誘電材料を使用していないため、誘電損失ｔａｎδが小さくｐＦオーダーと容量が小さい場合でもＥＳＲが小さいので低ノイズ化には有効である。
図１６には、インダクタの分割比ＫをＬ１：Ｌ２＝８：２（Ｋ＝Ｌ１／Ｌ２＝４）、集積コンデンサ２３の容量を１００ｐＦとした場合の減衰特性を示した。この特性は、０．０１μＦの大きな容量のセラミックコンデンサをノイズ吸収用コンデンサとして２個インダクタ上に形成した場合について同様にシミュレーションで求めた特性より大きな低ノイズ性能を示している。シミュレーション回路としては図１３（ｂ）のインダクタ２の代わりに分割インダクタ２２を用いその分割端子ｑに集積コンデンサ２３を接続したＴ型フィルタを付加したものを用いた。
【００３４】
図１７は、減衰量とＫの関係を示す図である。この減衰量はオフ時とオン時を合わせた１周期に亘って平均化した減衰量である。この減衰量の算出方法について説明する。
まず、シミュレーションにより、オン時およびオフ時のそれぞれにおいて入出力信号のピーク値の比較に行うことにより、特定の周波数（ここでは、１００ＭＨｚと３００ＭＨｚ）の減衰量をＴ型フィルタがない回路（図８の回路）の場合と、Ｔ型フィルタを付加した回路（図１４の回路、集積コンデンサ２３の容量は上記と同様に１００ｐＦとした。）の場合で読み取る。
【００３５】
オン時のＴ型フィルタがない回路の減衰量をａａ、Ｔ型フィルタを付加した回路の減衰量をｂｂとし、オフ時のＴ型フィルタがない回路の減衰量をｃｃ、Ｔ型フィルタを付加した回路の減衰量をｄｄとする。１周期のデューティ（時比率）を例えばオン期間４０％、オフ期間６０％とした場合（オンデューティＤ＝オン期間／（オン期間＋オフ期間）＝０．４）の１周期の平均化された減衰量をｅｅとすると、ｅｅ＝（（ｂｂ−ａａ）×０．４＋（ｄｄ−ｃｃ）×０．６）／２で表される。
【００３６】
図１７において、パラメータとしては、オンデューティＤは０．６と０．４、周波数は１００ＭＨｚ、２００ＭＨｚ、３００ＭＨｚのそれぞれを組み合わせてシミュレーションし、最も減衰量ｅｅの小さいオンデューティＤが０．６で周波数が１００ＭＨｚの場合と、最も減衰量ｅｅが大きいオンデューティＤが０．４で周波数が３００ＭＨｚの場合を示した。また、これは、ＧＮＤインダクタンスＬｇｎｄ１およびＬｇｎｄ２が共に３ｎＨの場合である。
【００３７】
オンデューティＤが０．６で周波数が１００ＭＨｚの場合において、このＫを減少させ１未満とすると減衰量ｅｅが−５ｄＢより小さくなり、低ノイズ性能が得られなくなるので、Ｋの値は１以上とするとよい。また、Ｋの値が９（Ｌ１：Ｌ２＝９：１）を超えると減衰量が−５ｄＢ以下（ここでいう以下または小さいとは、ｄＢの値がマイナスで絶対値がより小さいことを示す）となるので、Ｋの値としては９が限界である。また、Ｋ＝２．３（Ｌ１：Ｌ２＝７：３）が最も良い低ノイズ性能が得られるポイントである。
【００３８】
以上のことから、Ｋの値を１以上で９以下とすると、この減衰量を−５ｄＢ以上（ここでいう以上とは、ｄＢの値がマイナスで絶対値がより大きいことを示す）とすることができるのでノイズ低減効果がある。ここでは、減衰特性でノイズに効果があると認められる減衰量を−５ｄＢ以上とした。
前記のことから、集積コンデンサ２３（Ｃｍ＝１００ｐＦ程度）を電源ＩＣ１０６（チップ）上に形成し、その電源ＩＣ１０６を分割インダクタ２２上に形成して一体化することで、マイクロ電源モジュール１０７は、セラミックコンデンサを別個に設ける必要がない。そのため、実装・組立工数を増やすことなく、マイクロ電源モジュール１０７の本来の特徴である小型化と低ノイズ化を図ることができる。
【００３９】
その結果、プリント基板性能（ＧＮＤインダクタンスの大小）による影響を軽減できるので、セットメーカーから見て使い勝手のよいマイクロ電源モジュールとすることができる。
しかし、前記した分割インダクタ２２とＩＣチップ上に形成した集積コンデンサ２３（Ｐｏｌｙ−Ｐｏｌｙキャパシタ）のＴ型フィルタにおいても、キャパシタ容量Ｃｍとして１００ｐＦ程度が必要で、この時必要なＩＣチップ面積を３つのプロセスＡ，Ｂ，Ｃについて求めた結果を表１に示す。表１に示すように、キャパシタ容量Ｃｍとして必要なＩＣチップ面積は、０．３ｍｍ×０．３ｍｍ程度となる。この占有面積は、マイクロ電源ＩＣチップ面積（１ｍｍ×１ｍｍ〜２ｍｍ×２ｍｍ）に対して大きく、キャパシタ占有面積（ここでは受動キャパシタである集積コンデンサ２３の占有面積のこと）の低減が課題として挙げられる。
【００４０】
この発明の目的は、前記の課題を解決して、ＩＣチップにおけるキャパシタ占有面積を低減し、効果的に低ノイズ性能を実現するマイクロ電源モジュールを提供することである。
【００４１】
【表１】
2010063202.tif 000003
【課題を解決するための手段】
【００４２】
前記の目的を達成するために、インダクタと、該インダクタ上に配置される電源ＩＣと、前記インダクタ上に配置され、ノイズを低減する一つもしくは複数のコンデンサとを有するマイクロ電源モジュールであって、前記インダクタが複数の端子および中間タップを有し、該複数の端子のうちの一つの端子が前記電源ＩＣのグランド端子および前記インダクタの外に配置されるグランド配線と接続するマイクロ電源モジュールにおいて、前記インダクタが、ソレノイドコイルを分割した分割インダクタであり、少なくとも一つの前記コンデンサが、前記中間タップを介して前記分割インダクタの分割点と接続する、前記電源ＩＣを形成する半導体基板内に半導体プロセスで形成される負性インピーダンス変換器および受動キャパシタを有する能動キャパシタとする。
【００４３】
また、前記能動キャパシタは、偶数個の負性インピーダンス変換器と受動キャパシタを直列に接続した回路構成とするとよい。
また、前記能動キャパシタを構成する前記受動キャパシタのキャパシタ容量が５ｐＦ〜５０ｐＦの範囲にあるとよい。
また、前記能動キャパシタのキャパシタ容量が１００ｐＦ〜０．０１μＦの範囲にあるとよい。
【発明の効果】
【００４４】
この発明によれば、分割インダクタに接続する従来の集積コンデンサをＮＩＣを用いた能動キャパシタに置き換えることで、ＩＣチップ（電源ＩＣ）におけるキャパシタ占有面積を低減し、効果的に低ノイズ性能を実現する（高周波領域での減衰特性の改善が図れる）マイクロ電源モジュールを提供することができる。
【発明を実施するための最良の形態】
【００４５】
従来技術で説明した集積コンデンサ２３を能動キャパシタ５０に置き換えてキャパシタ占有面積を小さくし、ＩＣチップの小型化と高周波領域での減衰特性を改善したのが本発明である。
図３に示す本発明の実施例に用いる能動キャパシタ５０は、偶数個（ここでは２個の場合を示す）の負性インピーダンス変換器（ＮＩＣ：ＮＥＧＡＴＩＶＥ  ＩＭＰＥＤＡＮＣＥ  ＣＯＮＶＥＲＴＥＲ）と受動キャパシタ（集積コンデンサ２３に当たる）を直列に接続した回路構成であり、能動キャパシタ５０のキャパシタ容量Ｃｎを受動キャパシタ５３のキャパシタ容量Ｃｏの例えば１０倍から１０００倍にすることができる。
【００４６】
ＮＩＣがどのようにインピーダンス変換を行うかの理論式において、２つの抵抗が等しい場合については特許文献４に示されている。また、この２つの抵抗が異なる場合については（１）式で示した。これより、図３に示す回路により与えられる能動キャパシタ５０のインピーダンス（キャパシタ容量Ｃｎ）の理論式は（２）式で示される。
(数３)
Ｃｎ＝Ｃｏ×（Ｒ１・Ｒ３／（Ｒ２・Ｒ４））・・・・・（２）
４個の抵抗（Ｒ１〜Ｒ４）を所定の値にすることで受動キャパシタ５３のキャパシタ容量Ｃｏの１０倍から１０００倍の能動キャパシタのキャパシタ容量Ｃｎが得られる。ここでは能動部品としてのコンデンサを能動キャパシタ、受動部品としての通常のコンデンサのことを受動キャパシタと称する。
【００４７】
つぎに、実施の形態を以下の実施例で説明する。尚、従来と同一部位には同一の符号を付した。
【実施例１】
【００４８】
図１は、この発明の第１実施例のマイクロ電源モジュールの説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。図２は、図１の分割インダクタ２２の平面図であり、図１５に示すものと同じである。２個のＮＩＣ５１、５２と受動キャパシタ５３で構成された能動キャパシタ５０はＩＣチップ（電源ＩＣ１１４）内に形成され、このＩＣチップはこの分割インダクタ２２上に搭載されている。
【００４９】
同図（ａ）において、マイクロ電源装置１１６（ＰＯＬ電源）は、入力コンデンサ１、電源ＩＣ１１４、分割インダクタ２２、能動キャパシタ５０（説明の便宜上、電源ＩＣ１１４内の他の部分と能動キャパシタ５０とを区別した。）、出力コンデンサ３で構成される。
外部の電源１２の高電位側と接続するマイクロ電源装置１１６の高電位側の入力端子１５と入力コンデンサ１の一方の端子ｊが接続し、電源１２のグランド１４と接続するマイクロ電源装置１１６のグランド側の入力端子１６と入力コンデンサ１の他方の端子ｇが接続する。入力コンデンサ１の一方の端子ｊと分割インダクタ２２に形成した外部用端子ａが接続し、この外部用端子ａと電源ＩＣ１０９の高電位側の入力端子ｄが接続し、電源ＩＣ１１４の高電位側の出力端子ｅと分割インダクタ２２の一方の端子ｍが接続する。分割インダクタ２２の他方の端子ｂが、出力コンデンサ３の一方の端子ｋと接続する。分割インダクタ２２の分割点ｒと接続する中間タップｑを能動キャパシタ５０の一端ｐに接続し、能動キャパシタ５０の他端ｎをオフ用ＭＯＳＦＥＴ７のソースと接続する。出力コンデンサ３の一方の端子ｋとマイクロ電源装置１１６の高電位側の出力端子１７が接続し、この出力端子１７と負荷１３の高電位側が接続する。電源ＩＣ１１４のグランド端子ｆを
を分割インダクタ２２に形成したグランド端子ｃと接続する。マイクロ電源装置１１６のグランド側の入力端子１６と、負荷１３の低電位側と接続するマイクロ電源装置１１６のグランド側の出力端子１８はプリント基板のグランド配線２１で接続する。入力コンデンサ１の他方の端子ｇと入力端子１６が接続し、グランド配線２１と分割インダクタ２２に形成したグランド端子ｃとが接続点ｈで接続し、出力コンデンサ３の他方の端子ｉとマイクロ電源装置１１６の低電位側の出力端子１８が接続する。入力端子１６と接続点ｈの間のグランド配線２１が第１グランド配線１９であり、接続点ｈから出力端子１８の間のグランド配線２１が第２グランド配線２０である。
【００５０】
前記電源ＩＣ１１４はオン用ＭＯＳＦＥＴ６と、オフ用ＭＯＳＦＥＴ７と、これらを制御する制御回路８とで構成される。オン用ＭＯＳＦＥＴ６のソースが電源ＩＣ１１４の入力端子ｄと接続し、オン用ＭＯＳＦＥＴ６のドレインとオフ用ＭＯＳＦＥＴ７のドレインとが電源ＩＣ１１４の出力端子ｅと接続し、オフ用ＭＯＳＦＥＴ７のソースが電源ＩＣ１１４のグランド端子ｆと接続する。
【００５１】
尚、オン用ＭＯＳＦＥＴ６はｐチャネル型ＭＯＳＦＥＴであり、オフ用ＭＯＳＦＥＴ７はｎチャネル型ＭＯＳＦＥＴである。また両者は横型ＭＯＳＦＥＴであり、ゲートにオン信号を入力するとソース・ドレイン間で双方向に電流を流すことができる双方向ＭＯＳＦＥＴである。ここでは、オン用ＭＯＳＦＥＴ６の入力コンデンサ１と接続する側をソース、分割インダクタ２２と接続する側をドレインとする。オフ用ＭＯＳＦＥＴ７の分割インダクタ２２と接続する側をドレイン、グランド端子ｆと接続する側をソースとする。またオフ用ＭＯＳＦＥＴ７は分割インダクタ２２に流れる電流を還流させる還流ダイオードの働きをして、ゲートにオン信号を与えることでソースからドレインに向って還流電流が流れる。このオフ用ＭＯＳＦＥＴ７はダイオードと置き変えても構わない。
【００５２】
前記第１グランド配線１９のインダクタンスが数ｎＨの第１ＧＮＤインダクタンス（Ｌｇｎｄ１）であり、前記第２グランド配線２０のインダクタンスが数ｎＨの第２ＧＮＤインダクタンス（Ｌｇｎｄ２）である。
同図（ｂ）および同図（ｃ）において、分割インダクタ２２上に電源ＩＣ１１４が固着している。また、図示しないプリント基板上に入力コンデンサ１、分割インダクタ２２、出力コンデンサ３が固着する。
【００５３】
図１に示す本実施例のマイクロ電源モジュール１１５と従来の図１４のマイクロ電源モジュール１０７との違いは、図１４の集積コンデンサ２３を能動キャパシタ５０に置き換えた点である。図３に示す能動キャパシタ５０に置き換えることで受動キャパシタ５３のキャパシタ容量Ｃｏとして１０ｐＦを用いても、能動キャパシタ５０のキャパシタ容量Ｃｎを１０倍から１０００倍程度にすることができるので、ＩＣチップの小型化と低ノイズ性能を効果的に図ることができる。
【００５４】
図３は能動キャパシタ５０の回路構成図である。この能動キャパシタ５０は、それぞれ１個のオペアンプ（ＯＰ１またはＯＰ２）と２個の抵抗（Ｒ３とＲ４またはＲ１とＲ２）で構成される２つのＮＩＣ（ＮＩＣ５１，ＮＩＣ５２）と、受動キャパシタ５３が直列に接続される回路構成をしている。ＮＩＣ５１およびＮＩＣ５２を構成する抵抗Ｒ１〜Ｒ４の比率によって能動キャパシタ５０のキャパシタ容量Ｃｎを大きくすることができる。ＮＩＣ５１を構成するオペアンプＯＰ１の＋端子と抵抗Ｒ４の接続点に能動キャパシタ５０の一端ｐが接続し、この一端ｐと分割インダクタ２２の中間タップｑが接続する。また、能動キャパシタ５０を構成する受動キャパシタ５３の一端が能動キャパシタ５０の他端ｎと接続し、この他端ｎがグランド端子ｆと接続するオフ用ＭＯＳＦＥＴのソースに接続する。
【００５５】
２個のＮＩＣ（ＮＩＣ５１とＮＩＣ５２）を直列接続することで、負のインピーダンス変換が偶数回（本実施例では２度）行なわれ、正のインピーダンス変換となる。また、直列に接続されたＮＩＣの倍率は、ＮＩＣ５１の倍率とＮＩＣ５２の倍率の積で表される。この倍率と受動キャパシタ５３のキャパシタ容量Ｃｏの積で能動キャパシタ５０のキャパシタ容量Ｃｎが決まる。具体的には、前記の（２）式で表される。
図４〜図７は、マイクロ電源モジュールに能動キャパシタを適用したときの減衰特性を示す図である。この図は、能動キャパシタ５０のキャパシタ容量Ｃｎとして、１００ｐＦ（図４）、１０００ｐＦ（図５）、０．０１μＦ（図６）、０．１μＦ（図７）とした場合のそれぞれの減衰特性のシミュレーション結果を示す。尚、能動キャパシタ５０のキャパシタ容量Ｃｎは、受動キャパシタのキャパシタ容量Ｃｏを１０ｐＦにして、それに抵抗の比率（１０倍から１０００倍）で決まる倍率を掛け算して決定した。また、減衰特性はオフ時の場合で示した。
能動キャパシタ５０のキャパシタ容量Ｃｎの容量値を１００ｐＦから０．１μＦに大きくすることで減衰効果が大きくなることがわかる。しかし、０．１μＦの場合、スイッチング周波数の周波数領域までも大きく減衰させてしまうため、適用はできない（ＤＣ−ＤＣコンバータの動作に影響を与える可能性がある）。
【００５６】
このことを踏まえると、能動キャパシタ５０のキャパシタ容量Ｃｎを０．０１μＦ以下に設定することで、良好な減衰特性が得られ、スイッチング周波数にも影響を与えないようにできる。
また、１０ｐＦの受動キャパシタ５３とＮＩＣを用いて０．０１μＦの能動キャパシタ５０のキャパシタ容量Ｃｎとした場合の高周波領域の減衰特性は、集積コンデンサ２３のキャパシタ容量Ｃｍを１００ｐＦで形成した場合の高周波領域の減衰特性（図１６）とほぼ同等の減衰特性（２００ＭＨｚ近傍で約−９０ｄＢの減衰）が得られる。
本発明により、能動キャパシタ５０は受動キャパシタ５３のキャパシタ容量Ｃｏを１０ｐＦと小さくできるため、従来のキャパシタ容量Ｃｍが１００ｐＦの集積コンデンサ２３を用いるよりもキャパシタ（コンデンサ）の占有面積を小さくすることができる（例えば、従来の半分以下）。また、受動キャパシタ５３をＩＣチップ内に形成した場合、低ノイズ性能を図りながら、従来よりＩＣチップの小型化を図ることができる。また、能動キャパシタ５０をＩＣチップ内に形成することで、図１４（ｃ）に示すように従来の集積コンデンサ２３をＩＣチップ上に搭載した場合より薄膜化できる。
前記の図４〜図７から、能動キャパシタ５０のキャパシタ容量Ｃｎは１００ｐＦ〜０．０１μＦの範囲にするとよい。好ましくは１０００ｐＦ〜０．０１μＦ程度がよい。さらに好ましくは０．０１μＦ程度がよい。
また、前記の能動キャパシタ５０を構成する受動キャパシタ５３のキャパシタ容量Ｃｏを５ｐＦ〜５０ｐＦの範囲にするとよい。好ましくは１０ｐＦ程度が好適である。
５ｐＦ未満では、ＮＩＣでの倍率が大きくなり、ＮＩＣの動作が不安定になる。また、５０ｐＦを超すと受動キャパシタ５３の占有面積が大きくなるので好ましくない。
尚、今回の説明では割愛したが、オン時の減衰特性のシミュレーション結果でもオフ時と同様に良好な結果が得られた。
【図面の簡単な説明】
【００５７】
【図１】この発明の第１実施例のマイクロ電源モジュールの説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図
【図２】図１の分割インダクタ２２の平面図である
【図３】能動キャパシタ５０の回路構成図
【図４】能動キャパシタのキャパシタ容量Ｃｎが１００ｐＦの場合の減衰特性を示す図
【図５】能動キャパシタのキャパシタ容量Ｃｎが１０００ｐＦの場合の減衰特性を示す図
【図６】能動キャパシタのキャパシタ容量Ｃｎが０．０１μＦの場合の減衰特性を示す図
【図７】能動キャパシタのキャパシタ容量Ｃｎが０．１μＦの場合の減衰特性を示す図
【図８】従来のＰＯＬ電源の回路図
【図９】従来のＰＯＬ電源のプリント基板上の配置図
【図１０】従来のインダクタの要部平面図
【図１１】図８のＰＯＬ電源でＬｇｎｄを１ｎＨとした場合の減衰特性を示す図
【図１２】図８のＰＯＬ電源でＬｇｎｄを３ｎＨとした場合の減衰特性を示す図
【図１３】減衰特性をシミュレーションする場合の等価回路図で、（ａ）はオン時のシミュレーション回路図、（ｂ）はオフ時のシミュレーション回路図
【図１４】Ｔ型フィルタを分割インダクタとコンデンサで形成し搭載したマイクロ電源モジュールの説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｄ）は集積コンデンサの要部断面図
【図１５】図１４のインダクタの詳細な平面図
【図１６】インダクタの分割比ＫをＬ１：Ｌ２＝８：２（Ｋ＝Ｌ１／Ｌ２＝４）、集積コンデンサ２３の容量を１００ｐＦとした場合の減衰特性を示す図
【図１７】減衰量とＫの関係を示す図
【図１８】２つの抵抗が異なる場合の負性インピーダンス変換器の回路構成図
【符号の説明】
【００５８】
１    入力コンデンサ
３    出力コンデンサ
６    オン用ＭＯＳＦＥＴ
７    オフ用ＭＯＳＦＥＴ
８    制御回路
１２    電源
１３    負荷
１４    グランド
１５    高電位側入力端子
１６    グランド側入力端子
１７    高電位側出力端子
１８    グランド側出力端子
１９    第１グランド配線
２０    第２グランド配線
２１    グランド配線
２２    分割インダクタ
２４    フェライト基板
３０    外部端子
４０    半導体基板
５０    能動キャパシタ
５１、５２  ＮＩＣ（負性インピーダンス変換器）
５３    受動キャパシタ
１１４    電源ＩＣ
１１５    マイクロ電源モジュール
１１６    マイクロ電源装置
【図１】
2010063202.tif 000004
【図２】
2010063202.tif 000005
【図３】
2010063202.tif 000006
【図４】
2010063202.tif 000007
【図５】
2010063202.tif 000008
【図６】
2010063202.tif 000009
【図７】
2010063202.tif 000010
【図８】
2010063202.tif 000011
【図９】
2010063202.tif 000012
【図１０】
2010063202.tif 000013
【図１１】
2010063202.tif 000014
【図１２】
2010063202.tif 000015
【図１３】
2010063202.tif 000016
【図１４】
2010063202.tif 000017
【図１５】
2010063202.tif 000018
【図１６】
2010063202.tif 000019
【図１７】
2010063202.tif 000020
【図１８】
2010063202.tif 000021