(57)【要約】【課題】駆動回路の出力数に対する表示可能な画素数を向上した単純マトリクス型表示素子の実現。【解決手段】並行に設けられた複数の第１帯状電極43を有する第１基板41と、並行に設けられた複数の第２帯状電極44を有する第２基板42と、第１と第２基板の間に挟持されたメモリ性の表示材料と、を備え、複数の第１と第２帯状電極が交差するように対向して配置し、交差部に画素が形成されるマトリクス表示素子であって、複数の第１帯状電極の少なくとも一部と複数の第２帯状電極の対応する少なくとも一部を接続する電極接続部45A-45Dを備え、電極接続部で接続された複数の第１帯状電極と複数の第２帯状電極は、電極接続部以外で交差しない。【選択図】図６
2010097072.tif 000002
【特許請求の範囲】
【請求項１】
並行に設けられた複数の第１帯状電極を有する第１基板と、
並行に設けられた複数の第２帯状電極を有する第２基板と、
前記第１基板と前記第２基板の間に挟持されたメモリ性の表示材料と、を備え、前記複数の第１帯状電極と前記複数の第２帯状電極が交差するように対向して配置し、前記複数の第１帯状電極と前記複数の第２帯状電極の交差部に画素が形成されるマトリクス表示素子であって、
前記複数の第１帯状電極の少なくとも一部と前記複数の第２帯状電極の対応する少なくとも一部を接続する電極接続部を備え、
前記電極接続部で接続された前記複数の第１帯状電極と前記複数の第２帯状電極は、前記電極接続部以外で交差しないことを特徴とするマトリクス表示素子。
【請求項２】
前記第２帯状電極と接続されていない前記第１帯状電極の本数、前記第１帯状電極と接続されていない前記第２帯状電極の本数および前記第２帯状電極と接続されている前記第１帯状電極の本数の合計をＮとした場合、前記電極接続部の数がＮ−２以上である請求項１に記載の表示装置。
【請求項３】
前記マトリクス表示素子の１辺に設けられ、前記複数の第１および第２帯状電極を電気的に外部接続するための端子部を備える請求項１または２に記載のマトリクス表示素子。
【請求項４】
前記複数の第１帯状電極は、前記端子部が設けられた辺に対して第１の角度をなし、
前記複数の第２帯状電極は、前記端子部が設けられた辺に対して第２の角度をなす請求項３に記載のマトリクス表示素子。
【請求項５】
前記電極接続部は、前記端子部を備える前記マトリクス表示素子の１辺と隣接する２辺に設置されている請求項４に記載のマトリクス表示素子。
【請求項６】
請求項１から４のいずれか１項に記載のマトリクス表示素子と、
前記端子部の前記複数の第１帯状電極および前記複数の第２帯状電極に駆動信号を印加する駆動回路と、を備え、
前記駆動回路は、
選択電圧と、オン（ＯＮ）電圧と、オフ（ＯＦＦ）電圧と、の３種の電圧が出力可能であり、
初期化状態から状態を変化させるオン画素の電極には前記選択電圧と前記オン電圧の差電圧を、前記初期化態を維持するオフ画素の電極には前記選択電圧と前記オフ電圧の差電圧または前記オン電圧と前記オフ電圧の差電圧を、印加することを特徴とするマトリクス表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ性のマトリクス表示素子およびマトリクス表示装置に関し、特に複数の帯状電極が交差するように配置して交差部に画素が形成されるマトリクス表示素子およびマトリクス表示装置に関する。
【背景技術】
【０００２】
近年、可撓性でフレキシブルな表示素子が、セグメント表示素子などで実現されており、セグメント表示素子より複雑な表示が可能なマトリクス表示素子でもフレキシブル化が要望されている。フレキシブルなマトリクス表示素子として電子ペーパーが注目されている。電子ペーパーの表示方式として、電気泳動方式、電子粉流体方式、ツイストボール方式、液晶表示ディスプレイなど各種の表示方式が提案されている。いずれの方式の電子ペーパーも、フレキシブルなフィルム基板をベースとすることで、可撓性を実現している。これらの電子ペーパーは、電源が無くても表示状態を保持可能で、電気的に書換え可能であるという特徴を有しており、超低消費電力の電子ペーパーが実現できる。
【０００３】
電子ペーパーには、上記の紙のような可撓性と共に、目にやさしく、疲れない反射型の表示が要望されている。電子ペーパーの有力な方式にコレステリック液晶を使用した液晶表示素子（ＬＣＤ）があり、反射型でカラー表示可能であることから注目されている。
【０００４】
マトリクス表示素子は、表示数と製造コストの関係から、複数の帯状電極を形成した２枚の基板を、複数の帯状電極が交差するように対抗して配置し、交差部に画素が形成される単純マトリクス構造を採用するのが一般的である。以下、メモリ性を有する単純マトリクス型のコレステリック液晶表示素子を例として説明を行うが、実施形態の技術は、これに限定されず、メモリ性のあるマトリクス表示素子であればどのような表示素子にも適用可能であり、コレステリック液晶表示素子に限定されるものではない。
【０００５】
図１は、電子ペーパーとして使用される単純マトリクス型の液晶表示素子の概略構成を示す図であり、（Ａ）は上側基板の上面図を、（Ｂ）は下側基板の上面図を、（Ｃ）は表示素子の上面図を、（Ｄ）は駆動回路を接続した状態を示す。
【０００６】
図１の（Ａ）から（Ｄ）に示すように、単純マトリクス型のコレステリック液晶表示素子１０は、可撓性のあるフィルム製の上側基板１１と下側基板１２とを所定の間隔（ギャップ）で貼り合わせ、その間にコレステリック液晶層を配置する。上側基板１１は、表面に互いに並行に形成された複数の第１帯状電極１３を有する。下側基板１２は、表面に互いに並行に形成された複数の第２帯状電極１４を有する。上側基板１１と下側基板１２は、上面から見た時に複数の第１帯状電極１３と複数の第２帯状電極１４が直角に交差するように配置される。複数の第１帯状電極１３と複数の第２帯状電極１４の交差部分に画素２３が形成される。複数の第１帯状電極１３および複数の第２帯状電極１４は、交差部分と反対側に伸びており、駆動回路１９、２０の端子と接続するための第１端子部１５および第２端子部１６が設けられる。第１端子部１５および第２端子部１６は、フレキシブルケーブル１７、１８を介して駆動回路１９、２０の端子に接続される。駆動回路１９、２０は、それぞれ第１端子部１５および第２端子部１６に接続される端子に駆動信号を出力するドライバＩＣを有する。駆動回路１９、２０が複数の第１帯状電極１３および複数の第２帯状電極１４に駆動信号を印加し、対向する２つの電極間の電圧差で画素の表示状態を変化させる。ここでは、駆動回路１９がセグメントドライバ、駆動回路２０がコモンドライバであるとして説明する。
【０００７】
なお、液晶層をシールする封止材なども設けられるが、図示を省略している。また、上側基板１１は透明であることが必要であるが、下側基板１２は透明でも不透明でもよく、下側基板１２の下側には図示していない光吸収層が設けられる。下側基板１２が光吸収層の機能を有することも可能である。
【０００８】
表示は、各画素の表示状態のパターンで表示する。コレステリック液晶表示素子では、オン（ＯＮ）とオフ（ＯＦＦ）の２つの状態があり、オフ状態の画素は、閾値以下の電圧を印加してもオフ状態は変化しないが、閾値以上の電圧を印加するとオン状態になる。画素の初期状態をオフ状態にするか、または最初に全画素をオフ状態にするリセット処理を行った後、オン状態に変化させるかまたはオフ状態を維持するように各画素に電圧を印加する。例えば、コレステリック液晶表示素子では、大きな電圧の長いパルスを印加して画素をオフ状態（プレーナ状態）にするリセット処理を行う。リセット処理後、オフ状態をオン状態に変化させる閾値電圧よりは大きいオン電圧を印加するか、または閾値電圧より小さいオフ電圧を印加して、オン状態またはオフ状態を選択する。閾値電圧は、リセット処理の電圧よりは小さい。なお、一般に知られているように、液晶表示素子の場合は分極の問題があるので、正負対称のパルス電圧を印加するのが一般的である。以下に説明する処理でも当然正負対称のパルス電圧が印加されるが、説明を簡単にするため正電圧のパルスについてのみ説明する。
【０００９】
図１の単純マトリクス型表示素子では、駆動回路２０が、複数の第２帯状電極１４の１つに選択電圧のパルス（スキャンパルス）を印加し、残りの第２帯状電極１４に非選択電圧を印加する。駆動回路２０は、スキャンパルスを印加する第２帯状電極１４の位置を順次変化させる。駆動回路１９は、スキャンパルスの印加に同期して、スキャンパルスが印加される行のオン状態にする画素にはオン電圧を、オフ状態にする画素にはオフ電圧を印加する。これにより、オン状態にする画素では選択電圧とオン電圧の差電圧が、オフ状態にする画素では選択電圧とオフ電圧の差電圧が、印加される。スキャンパルスが印加されない行の画素には、非選択電圧とオン電圧の差電圧が印加される画素と、非選択電圧とオフ電圧の差電圧が印加される画素と、が存在する。ここで、選択電圧とオン電圧の差電圧は閾値電圧より大きく、選択電圧とオフ電圧の差電圧、非選択電圧とオン電圧の差電圧および非選択電圧とオフ電圧の差電圧は閾値電圧より小さくなるように、選択電圧、非選択電圧、オン電圧およびオフ電圧を設定する。これにより、スキャンパルスが印加され且つオン電圧が印加される画素は、は閾値電圧より大きい電圧パルスが印加されてオン状態に変化する。一方、スキャンパルスが印加され且つオフ電圧が印加される画素およびスキャンパルスが印加されない画素は、閾値電圧より小さい電圧パルスのみ印加されるので、オフ状態が維持される。スキャンパルスを印加する第２帯状電極の位置順次変更して、すべての第２帯状電極に１度だけスキャンパルスが印加されるように繰り返すことで、すべての画素を目的の状態にすることができる。
【００１０】
図１に示すように、従来の単純マトリクス表示素子では、複数の第１帯状電極および複数の第２帯状電極は、独立した２個の駆動回路で駆動され、２個の駆動回路は、それぞれ２種類の電圧を出力することが可能であった。
【００１１】
【特許文献１】特開２００２−０４９３５４号公報
【特許文献２】特開平０５−２４１１２４号公報
【特許文献３】特公平０７−０４３４７９号公報
【特許文献４】特開２０００−１４７４５６号公報
【特許文献５】特開昭５２−０５０６１９号公報
【特許文献６】国際公開ＷＯ２００７／１１０９４９Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記のように、従来の単純マトリクス表示素子は、交差する２組の帯状電極を駆動するため、少なくとも２個の駆動回路を使用していた。コスト低減のため、駆動回路の個数を低減することが望まれていた。言い換えれば、駆動回路の出力数に対する表示可能な画素数を大きくすることが望まれていた。
【００１３】
また、従来の単純マトリクス表示素子は、表示面の隣接する２辺に、駆動回路の端子と接続するための２つの端子部を設けていた。端子部では、電極とフレキシブルケーブルの端子が圧着により接続されるのが一般的であり、少なくとも２つのフレキシブルケーブルを使用していた。コスト低減のため、フレキシブルケーブの本数を低減することが望まれていた。
【００１４】
開示の実施形態は、駆動回路の出力数に対する表示可能な画素数を向上した単純マトリクス型表示素子を実現する。
【課題を解決するための手段】
【００１５】
開示の実施形態のマトリクス表示素子は、並行に設けられた複数の第１帯状電極を有する第１基板と、並行に設けられた複数の第２帯状電極を有する第２基板と、第１基板と第２基板の間に挟持されたメモリ性の表示材料と、を備え、複数の第１帯状電極と複数の第２帯状電極が交差するように対向して配置し、複数の第１帯状電極と複数の第２帯状電極の交差部に画素が形成されるマトリクス表示素子であって、複数の第１帯状電極の少なくとも一部と複数の第２帯状電極の対応する少なくとも一部を接続する電極接続部を備え、電極接続部で接続された複数の第１帯状電極と複数の第２帯状電極は、電極接続部以外で交差しないことを特徴とする。
【発明の効果】
【００１６】
開示の実施形態のマトリクス表示素子によれば、従来例に比べて駆動回路の出力数に対する表示可能な画素数が増加する。
【発明を実施するための最良の形態】
【００１７】
まず、表示素子の電極を駆動回路に接続するための端子部の位置について検討する。なお、帯び上電極を単に電極と称する場合がある。図２の（Ａ）は、第１基板上に形成された縦方向に伸びる６本の第１電極と、第２基板上に形成された横方向に伸びる６本の第２電極が９０度で交差し、第１駆動回路２４が６本の第１電極を駆動し、第２駆動回路２５が６本の第２電極を駆動する表示装置の構成を示す。この構成における画素数は６×６＝３６である。図２の（Ａ）の構成では、６本の第１電極は上辺の第１端子部２６に伸び、そこで第１駆動回路２４に接続され、６本の第２電極は右辺の第２端子部２７に伸び、そこで第２駆動回路２５に接続される。
【００１８】
ここで、６本の第２電極を図２の（Ａ）に示すように左方向に伸ばし、さらに縦方向に折り曲げて上辺に伸ばし、上辺に第２端子部２７’を設ける。第２端子部２７’は第１端子部２６に隣接し且つ連続しており、第１端子部２６と第２端子部２７’を一体にすれば、１個の端子部にすることができる。なお必要があれば、６本の第２電極は、左側の適当な部分で、第１基板の電極に接続されるようにして、第２端子部２７’は第１基板に設けられるようにする。さらに、第２端子部２７’に接続される駆動回路２５’を駆動回路２４と一体にすれば、１個の駆動回路にできる。これにより、端子部を表示素子の一辺にのみ設けることが可能になる。ただし、図２の（Ａ）のような第２端子部２７’を設ける場合、６本の第２電極を上辺に導くスペースが必要であり、その分表示素子の非表示部分の面積を大きくする必要がある。もちろん、非表示部分の６本の第２電極は、金属配線などにより細くすることが可能であるが、第２端子部２７’はある程度の長さが必要であり、その分表示素子の非表示部分の面積は大きくなる。
【００１９】
端子部を表示素子の一辺にのみ設けることにより表示素子の可撓成は大幅に向上する。例えば、図２の（Ａ）のように第１端子部２６および第２端子部２７を上辺および右辺に設けた場合には、上辺および右辺を小さな曲率半径になるように曲げることはできない。これに対して、図２の（Ａ）のように第１端子部２６および第２端子部２７’を上辺に設けた場合には、上辺を小さな曲率半径になるように曲げることはできないが、右辺を小さな曲率半径になるように曲げることは可能であり、可撓性は大幅に向上する。
【００２０】
また、１個の駆動回路の出力数が第１電極と第２電極の本数の合計より多い場合でも、それぞれ別々に駆動回路２４と２５を設ける必要がある。もし、１個の駆動回路が、第１駆動回路２４の出力する２種類の電圧と第２駆動回路２５の出力する２種類の電圧、すなわち４種類の電圧を独立に出力可能であれば、駆動回路２４と駆動回路２５’を一体化した１個の駆動回路で第１および第２電極を駆動可能である。なお、後述するように、駆動回路が４種類の電圧を出力可能である必要はなく、３種類の電圧を独立に出力可能な駆動回路であれば、１個の駆動回路で第１および第２電極を同時に駆動可能である。
【００２１】
次に、帯状電極の本数と画素数の関係を検討する。画素は、第１基板の第１帯状電極と第２基板の第２帯状電極の交差部に形成される。図２の（Ａ）の構成では、第１基板の第１帯状電極と第２基板の第２帯状電極は独立であるため、画素数は第１帯状電極の本数と第２帯状電極の本数の積であった。ここで、第１基板の第１帯状電極と第２基板の第２帯状電極とが接続され、１本の帯状電極として駆動される場合を考える。図２の（Ｂ）は、第１基板の上辺から１２本の電極が縦方向に伸び、左側の電極から順に第２基板の横方向の電極に接続される場合を示す。駆動回路２４は、１２本の電極を駆動する。黒丸は、第１基板と第２基板間の接続部分を示す。この場合の交差部の個数は１２×１１／２＝６６である。これをより一般化すると、Ｎ本の電極に対して、画素数はＮ×（Ｎ−１）／２になる。
【００２２】
図２の（Ｂ）で円で示す交差部が図２の（Ａ）の画素に対応し、図２の（Ｂ）で四角で示す交差部は、図２の（Ａ）では画素として利用されない。言い換えれば、６６個の交差部のうち３６個を画素として利用し、残りの３０個の交差部は画素として利用していないことになる。四角で示す交差部を画素として利用すれば、電極数、すなわち駆動回路の出力数に対する画素数を増加させることができる。
【００２３】
しかし、第１基板の第１帯状電極と第２基板の第２帯状電極とが接続されており、２枚の基板の電極が電気的に独立していないために、図１の従来例の表示素子を駆動する方法ではすべての画素の表示状態を制御することができない。そこで、図２の（Ｂ）において、駆動回路２４は、選択電圧、オン電圧およびオフ電圧の３種類の電圧を出力可能であるように構成する。これらの電圧の関係は、選択電圧＜オフ電圧＜オン電圧またはオン電圧＜オフ電圧＜選択電圧とする。そして、選択電圧とオフ電圧の差電圧およびオフ電圧とオン電圧の差電圧は、画素の表示状態を変化させるのに必要な閾値電圧より小さく、選択電圧とオン電圧の差電圧は閾値電圧より大きくなるように設定する。
【００２４】
駆動回路２４は、各帯状電極に順に選択電圧（スキャンパルス）を印加し、選択電圧が印加される帯状電極と交差する残りの帯状電極のうちオン状態にする画素の電極にはオン電圧を、オフ状態にする画素の電極にはオフ電圧を印加し、すでに選択電圧の印加が終了した電極にはオフ電圧を印加する。例えば、図２の（Ｂ）の構成では、駆動回路２４の１番左側の端子から順に選択電圧を出力する。これにより１行目の１１個の画素の第２（下側）電極に選択電圧が印加される。駆動回路２４の残りの１１個の端子には、１行目の１１個の画素をオン状態にするかオフ状態にするかに応じてオン電圧またはオフ電圧が出力される。次に、１番左側の端子からオフ電圧を出力し、左から２番目の端子には選択電圧が出力され、残りの１０個の端子には２行目の１０個の画素をオン状態にするかオフ状態にするかに応じてオン電圧またはオフ電圧が出力される。以下、選択電圧を出力する端子の位置を右にずらしながら同様の動作を行うことにより、６６個の画素を所望の状態にすることができる。
【００２５】
図２の（Ｂ）の６６個の交差部をすべて画素として使用する必要はない。図３は、図２の（Ｂ）で円で示した３６個の交差部とその下の５個の交差部を画素として利用する場合の構成を示す。言い換えれば、図３の構成は、図２の（Ａ）の構成で、下側に１行分の画素列を追加したものである。ただし、追加した１行の画素列の画素数は他の行の画素数より１個少ない。図３の構成で、駆動回路２４、２５が駆動する電極数と画素数の関係をより一般化した場合を説明する。この場合、駆動回路２４、２５が駆動する電極数をそれぞれＮ本であるとすると、Ｎが偶数の場合には、画素数は（（Ｎ＋２）／２）×（Ｎ／２）−１であり、Ｎが奇数の場合には、画素数は（（Ｎ＋１）／２）×（Ｎ＋１／２）−１である。
【００２６】
図２の（Ｂ）の構成では、駆動する電極数に対する画素数を増加させることができるが、画素が配列される表示面は三角形となる。もちろんこのような表示面の形状をそのまま使用する応用も可能であるが、一般的に表示面は長方形であることが要求される。そこで、以下に説明する実施形態では、表示面が長方形（正方形）で、電極と外部の駆動回路を接続する端子部が表示面の１辺に設けられ、駆動される電極数に対して画素数を増加させた表示素子を実現する。
【００２７】
図４および図５は、実施形態の表示素子の電極配置の原理を説明する図である。
【００２８】
図４に示すように、実施形態の表示素子では、駆動回路３０に接続される端子部において、上側基板に交互に電極の端子を配置し、実線で示す上側基板の電極は＋４５°の方向に伸ばし、破線で示す下側基板の電極は−４５°の方向に伸ばす。そして、両側の端子の位置で外側に伸びる電極を折り返す。折り返した電極は、反対側の基板に設けられ、折り返し部分で上下基板の電極が接続される。
【００２９】
図５は、電極を折り返した表示素子における電極、画素および接続点を示す図である。図示のように、駆動回路３０は６個の出力を有し、交互に上側基板の端子と下側基板の端子に接続される。上側基板の端子からは電極３１Ａ、３１Ｂ、３１Ｃが上辺に対して＋４５°の方向に伸び、下側基板の端子からは電極３２Ｃ、３２Ｂ、３２Ａが上辺に対して−４５°の方向に伸びる。上側基板の電極３１Ｂと３１Ｃは、それぞれ下側基板の電極３２Ｅと３２Ｄに、接続点３４Ｄと３４Ｃで接続される。下側基板の電極３２Ｃと３２Ｂは、それぞれ上側基板の電極３１Ｄと３１Ｅに、接続点３４Ａと３４Ｂで接続される。上側基板の電極と下側基板の電極により、円で示す位置に画素３３が形成される。画素３３は、上辺に対して４５°傾けた格子状の配列であるが、表示面はほぼ長方形（正方形）である。
【００３０】
以上説明したように、第１基板の第１帯状電極と第２基板の第２帯状電極とを接続して１本の帯状電極として駆動することは従来行われていなかった。実施形態の表示素子では、第１基板の第１帯状電極と第２基板の第２帯状電極とを接続することにより、駆動回路の出力数に対する画素数が増加する。ただし、接続は１箇所のみで、第１基板の第１帯状電極を第２基板の第２帯状電極に接続し、更に第１基板の別の第１帯状電極に接続することはできない。もしそのような接続を行うと、各画素の状態を制御できなくなる。
【００３１】
また、帯状電極の外部との電気的な接続のための端子を表示素子の一辺に設けることにより表示素子の可撓正性が向上する。
【００３２】
図６は、実施形態のコレステリック液晶表示素子の構成を示す図である。図６の（Ａ）は、上側基板４１に形成された第１電極４３の形状を示す。図６の（Ｂ）は、下側基板４２に形成された第２電極４４の形状を示す。図６の（Ｃ）は、上側基板４１と下側基板４２を貼り合わせた表示素子４０に駆動回路４９を接続した表示装置の構成を示す。図示のように、第１電極４３は基板の上辺に対して＋４５°の方向に伸び、第２電極４４は基板の上辺に対して−４５°の方向に伸びている。上側基板４１の上側に位置する３本の第１電極４３は、上辺で縦方向に曲がり、接続端子を形成する。また、対角線に伸びる１本を除いた４本の第１電極４３は、左右の辺で横方向に曲がり接続端子を形成する。同様に、下側基板４２の上側に位置する３本の第２電極４４は、上辺で縦方向に曲がり、接続端子を形成する。また、対角線に伸びる１本を除いた４本の第２電極４４は、左右の辺で横方向に曲がり接続端子を形成する。更に、上辺の各接続端子の左側には、上側基板の接続端子に対応する３つの独立した接続端子が形成されている。
【００３３】
上側基板４１と下側基板４２は、図６の（Ｃ）に示すように、接続端子の部分の上に位置し且つ周囲を囲むように配置された異方導電性接着剤４７を介して貼り合わされ、内部にコレステリック液晶が挟持される。異方導電性接着剤４７は、圧力が印加される部分のみを選択的に電気導通させる材料である。異方導電性接着剤４７は、コレステリック液晶を封止するシール材としても機能するが、別に周囲を囲むようにシール材を設けて、接続端子部分にのみ設けるようにしてもよい。左右の辺の上下基板の接続端子は、周囲の部分より厚く、異方導電性接着剤４７を介して貼り合わせると、対向する接続端子の厚さにより圧力がかかり、対向する接続端子が電気的に接続される接続部４５Ａ−４５Ｄを形成する。
【００３４】
図７は、上辺の接続端子の接続を説明する図であり、（Ａ）は接続部分の断面図を、（Ｂ）は下側基板の接続端子の配列を、（Ｃ）は上側基板の接続端子の配列を、（Ｄ）は接続部分の上面図を示す。図示のように、上側基板４１の電極４３の接続端子は、独立の接続端子４６に対向するように配置され、異方導電性接着剤４７を介して貼り合わせると、対向する接続端子の厚さにより圧力がかかり、電極４３の接続端子と独立した接続端子４６が電気的に接続される。電極４４の接続端子は対向する電極（接続端子）がないので、何の影響も受けない。以上のようにして、第１電極４３および第２電極４４は、下側基板４２の上辺の接続端子に接続される。下側基板４２の上辺の接続端子は、フレキシブルケーブル４８を介して１個の駆動回路４９に接続される。これにより、駆動回路４９は、第１電極４３および第２電極４４に駆動信号を印加できる。
【００３５】
図８は、駆動回路４９の内部構成を示す図である。図示のように、駆動回路の出力数は６であり、６×５／２＝１５個の画素が形成される。表示素子４０の上辺の接続端子は、左側から順にケーブル４８−１〜４８−６を介して駆動回路に接続される。ここで、図８の左下に示すように、１５個の画素は、上側に位置する順に画素番号Ｉ〜ＸＶを付して表される。
【００３６】
駆動回路４９は、各画素の表示データを記憶するフレームバッファ５１と、フレームバッファ５１から読み出したデータを保持するデータレジスタ５２と、シフトレジスタ５３と、シフトレジスタ５３の出力に基づいて選択電圧ＳＥＬ、オン電圧ＯＮおよびオフ電圧ＯＦＦの３種類の電圧レベルの駆動信号を出力する出力回路５４と、出力端子５５と、を有する。フレームバッファ５１は、出力端子数をＮとすると、Ｎ−１ビットを有するラインをＮ−１ライン分有し、画素番号Ｉ〜ＸＶの画素の表示データを図示のように格納する。格納するデータは、画素をオン状態する時には”１”、オフ状態にする時には”０”であり、対応する画素がない部分には”０”を格納する。シフトレジスタ５３は、Ｎ−１ビットのサイズを有し、図の左端が出力回路の１番目（ケーブル４８−１）に、右端が出力回路のＮ−１番目に接続されている。シフトレジスタのデータシフト方向は図の左から右である。データレジスタ５２はＮ−１のデータサイズを有し、左端がシフトレジスタを介して出力回路５４に接続されている。
【００３７】
図９は、駆動回路の出力数Ｎが偶数の場合に、フレームバッファ５１に各画素の表示データを格納するための座標変換方法を説明する図であり、（Ａ）は表示面における座標を示し、（Ｂ）はフレームバッファ５１におけるアドレスを示す。図９の（Ａ）に示すように、ｘｙ軸は表示面の上辺に対して±４５°傾いている。ｙ軸方向の画素数が最大になるｘ座標をＮ／２とし、ｘ軸方向の画素数が最大になるｙ座標をＮ／２とする。このような座標の画素の表示データは、フレームバッファ５１に、図９の（Ｂ）に示すようなアドレス位置（ｕ，ｖ）で格納される。アドレス位置（ｕ，ｖ）と座標（ｘ、ｙ）の関係は次の式で表される。
【００３８】
ｘ＝（Ｎ＋ｖ＋（−１）ｖ）／２
ｙ＝（Ｎ＋ｕ＋（−１）ｕ＋２）／２
図９に示すように、フレームバッファ５１の１ライン目にはＮ−１個の表示データが、２ライン目にはＮ−２個の表示データが格納され、ラインＩが増加するごとに格納される表示データの個数が減少し、ｍライン目に格納される表示データの個数はＮ−ｍ個になる。最後のＮ−１ライン目に格納される表示データは１個である。対角線より左下側の部分にはデータは格納されない。
【００３９】
図１０は、駆動回路の出力数Ｎが奇数の場合の座標変換方法を説明する図である。説明は図９と同じであるので省略する。
【００４０】
図８に戻り、クロックに同期して、フレームバッファ５１に格納されている１ライン目のデータがデータレジスタ５２に出力される。同時に、シフトレジスタ５３の左端に１が代入される。出力回路５４は、シフトレジスタの出力が１であれば選択電圧を出力端子５５に印加し、シフトレジスタ５３の値が０であればデータレジスタ５２の値を読み、その値が１であればオン電圧を、０であればオフ電圧を出力端子５５に印加する。これにより対角線上の画素に対する書き込み処理が行われる。次に、クロックに同期して、フレームバッファ５１から次のラインのデータがデータレジスタ５２に出力される。シフトレジスタ５３はレジスタ内のデータを１つ右にシフトし、左端には０を代入する。この操作をＮ−１回繰り返す。
【００４１】
Ｎ−１回繰り返した時点で、シフトレジスタ５３の右端に１が格納された状態になり、１本の電極を除く他のすべての電極に走査用の選択電圧（スキャンパルス）が印加されたことになる。
【００４２】
フレームバッファ５１内では、表示データの格納個数が大きい順にラインが並べられている。そのため、データレジスタ５２に読み出される表示データは、その時点でシフトレジスタ５３に１が格納されている部分よりも左側は０になり、しかもシフトレジスタ５３に最初に１が代入される以外は０が代入されていく。従って、一度選択電圧を印加した電極には、その後書き込み処理の終了までオフ電圧が印加されることはない。
【００４３】
図１１は、上記の処理を行った場合のシフトレジスタ５３、データレジスタ５２および出力端子５５における信号を示すタイムチャートであり、図１２は各画素に印加される電圧を示す。
【００４４】
描画信号がオンになると、クロックに同期して、シフトレジスタ５３の左端のビットＳ０に１が代入され、データレジスタ５２には１ライン目のデータが５ビットのデータＤ１−Ｄ５として読み出される。出力端子５５の１番目の端子Ｏ１には、シフトレジスタ５３のビットＳ０のデータ１に応じて選択電圧ＳＥＬが出力され、ほかの端子Ｏ２−Ｏ６にはＤ１−Ｄ５に対応したオン電圧ＯＮまたはオフ電圧ＯＦＦが出力される。これに応じて、図１２に示すように、画素Ｉ、IV、VII 、Ｘ、ＸIII に選択電圧ＳＥＬとオン電圧ＯＮの差電圧またはオフ電圧ＯＦＦの差電圧が印加され、それ以外の画素には、０Ｖまたはオン電圧ＯＮとオフ電圧ＯＦＦの差電圧が印加される。オン電圧ＯＮとオフ電圧ＯＦＦの差電圧は、正電圧である場合も、負電圧である場合もあり得る。選択電圧ＳＥＬとオン電圧ＯＮの差電圧は閾値より大きいので、画素Ｉ、IV、VII 、Ｘ、ＸIII のうちオン電圧が印加された画素はオン状態に変化する。画素Ｉ、IV、VII 、Ｘ、ＸIII のうちオフ電圧が印加された画素および画素Ｉ、IV、VII 、Ｘ、ＸIII 以外の画素には閾値より大きな電圧は印加されないのでオフ状態が維持される。
【００４５】
図１１に示すように、次のクロックに同期してシフトレジスタ５３で１が格納されるビット位置は、Ｓ１からＳ２に移動する。同時に、データレジスタ５２には２ライン目のデータが５ビットのデータＤ１−Ｄ５として読み出される。ただし、Ｄ１は０である。出力端子５５の１番目の端子Ｏ１には、Ｄ１に対応したオフ電圧ＯＦＦが出力される。２番目の端子Ｏ２には、シフトレジスタ５３のビットＳ１のデータ１に応じて選択電圧ＳＥＬが出力され、ほかの端子Ｏ３−Ｏ６にはＤ２−Ｄ５に対応したオン電圧ＯＮまたはオフ電圧ＯＦＦが出力される。これに応じて、図１２に示すように、画素VI、IX、ＸII、ＸＶに選択電圧ＳＥＬとオン電圧ＯＮの差電圧またはオフ電圧ＯＦＦの差電圧が印加され、それ以外の画素には、０Ｖまたはオン電圧ＯＮとオフ電圧ＯＦＦの差電圧が印加される。
【００４６】
以下、クロックに同期してシフトレジスタ５３で１が格納されるビット位置が移動し、同様の動作を繰り返す。
【００４７】
以上、実施形態の表示素子の原理を、便宜上電極の本数が少ない例で説明したが、電極の本数が多い場合にも同様である。
【００４８】
また、コレステリック液晶表示素子を例として実施形態を説明したが、実施形態の構成は、単純マトリクス型の表示素子で、メモリ性を有する表示材料を使用するものであれば、適用可能である。
【００４９】
図１３は、一般化した書き込み処理のシーケンスを示すフローチャートである。
【００５０】
ステップ１００で書き込み処理を開始する。なお、この時点で、全画素をオフ状態にする初期化が終了しているものとする。
【００５１】
ステップ１０１では、走査用電極（スキャンパルスを印加する電極）を選択する。ステップ１０２では、走査用電極に選択電圧を印加するように設定する。
【００５２】
ステップ１０３では、走査用電極以外の電極について、すでに選択電圧の印加が終了しているか判定し、すでに印加されていればステップ１０５に進み、まだであればステップ１０４に進む。
【００５３】
ステップ１０４では、書き換える画素の表示データを判定し、表示データがオンＯＮであればステップ１０６に進み、オフＯＦＦであればステップ１０５に進む。
【００５４】
ステップ１０５では、対応する電極にオフ電圧ＯＦＦを印加するように設定する。
【００５５】
ステップ１０６では、対応する電極にオン電圧ＯＮを印加するように設定する。
【００５６】
ステップ１０２、１０５および１０６が揃った時点で電極に駆動信号（電圧）を印加し、ステップ１０７に進む。
【００５７】
ステップ１０７では、１本を除く全電極に１度だけ選択電圧の印加が行われたかを判定する。１本を除く全電極への選択電圧の印加が終了していなければステップ１０１に戻り、１本を除く全電極への選択電圧の印加が終了していればステップ１０８に進んで書き込み処理を終了する。
【図面の簡単な説明】
【００５８】
【図１】図１は、単純マトリクス型表示素子の概略構成を示す図である。
【図２】図２は、実施形態の単純マトリクス型表示素子における駆動回路との接続端子の配置および第１電極と第２電極の接続による画素の形成を説明する図である。
【図３】図３は、実施形態の単純マトリクス型表示素子の１構成例を示す図である。
【図４】図４は、実施形態の表示素子の電極配置の原理を説明する図である。
【図５】図５は、実施形態の表示素子の電極配置の原理を説明する図である。
【図６】図６は、実施形態のコレステリック液晶表示素子の構成を示す図である。
【図７】図７は、実施形態のコレステリック液晶表示素子の端子部の構成を示す図である。
【図８】図８は、実施形態の表示素子の駆動回路の構成を示す図である。
【図９】図９は、実施形態におけるフレームバッファにデータを格納する時の座標変換を説明する図である。
【図１０】図１０は、実施形態におけるフレームバッファにデータを格納する時の座標変換を説明する図である。
【図１１】図１１は、シフトレジスタ５３、データレジスタ５２および出力端子５５における信号を示すタイムチャートである。
【図１２】図１２は、図１１の動作に応じて各画素に印加される電圧を示すタイムチャートである。
【図１３】図１３は、一般化した実施形態における書き込み処理のシーケンスを示すフローチャートである。
【符号の説明】
【００５９】
４０    表示素子
４１    上側基板
４２    下側基板
４３    第１帯状電極
４４    第２帯状電極
４５Ａ−４５Ｄ    電極接続部
４９    駆動回路
５１    フレームバッファ
５２    データレジスタ
５３    シフトレジスタ
５４    出力回路
５５    出力端子
【図１】
2010097072.tif 000003
【図２】
2010097072.tif 000004
【図３】
2010097072.tif 000005
【図４】
2010097072.tif 000006
【図５】
2010097072.tif 000007
【図６】
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【図７】
2010097072.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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