(57)【要約】【課題】所定の周波数を有するノイズ信号を低減するフィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路を提供する。【解決手段】本発明に係る半導体集積回路１００は、シリコン基板１３と、シリコン基板上１３に配置されたデジタル回路部１１０及びアナログ回路部１２０と、シリコン基板１３に対して誘電体１８を介して対向配置された第１の導電層１１、及び、シリコン基板１３と第１の導電層１１との間で、シリコン基板１３及び第１の導電層１１に対し誘電体１８を介して対向配置され、接地されている第２の導電層１２を有し、平面視した場合、第１の導電層１１と第２の導電層１２との重なる部分は、第１の導電層１１の一部であり、第１の導電層１１はシリコン基板１３との間で寄生する静電容量を形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に対して誘電体を介して対向配置された第１の導電層と、
前記半導体基板と前記第１の導電層との間で、前記半導体基板及び前記第１の導電層それぞれに対し誘電体を介して対向配置され、接地されている第２の導電層と、
を有しており、
平面視した場合、前記第１の導電層と前記第２の導電層との重なる部分は、前記第１の導電層の一部であり、前記第１の導電層は前記半導体基板との間で静電容量を形成することを特徴とするフィルタ回路。
【請求項２】
前記第１の導電層の面積に対する前記第１の導電層と重なっている前記第２の導電層の部分の面積の比率に対応して、フィルタ特性が変化する請求項１に記載のフィルタ回路。
【請求項３】
前記比率が、０．１から０．９の範囲にある請求項２に記載のフィルタ回路。
【請求項４】
前記第１の導電層が、上部電極層、下部電極層及び両電極層に介在配置される誘電体からなるＭＩＭ構造における下部電極層を構成している請求項１から３の何れか一項に記載のフィルタ回路。
【請求項５】
前記第２の導電層を複数有している請求項１から４の何れか一項に記載のフィルタ回路。
【請求項６】
半導体基板と、
前記半導体基板上に配置されたデジタル回路部及びアナログ回路部と、
前記半導体基板に対して誘電体を介して対向配置された第１の導電層、及び、前記半導体基板と前記第１の導電層との間で、前記半導体基板及び前記第１の導電層それぞれに対し誘電体を介して対向配置され、接地されている第２の導電層を有し、平面視した場合、前記第１の導電層と前記第２の導電層との重なる部分は、前記第１の導電層の一部であり、前記第１の導電層は前記半導体基板との間で静電容量を形成するフィルタ回路と、
を有していることを特徴とする半導体集積回路。
【請求項７】
前記フィルタ回路は、前記フィルタ回路を平面視した場合、
前記第１の導電層の面積に対する前記第１の導電層と重なっている前記第２の導電層の部分の面積の比率が、前記デジタル回路部のクロック信号に起因する信号を低減するように設定されている請求項６に記載の半導体集積回路。
【請求項８】
前記フィルタ回路が前記アナログ回路部の中に配置されている請求項６又は７に記載の半導体集積回路。
【請求項９】
前記フィルタ回路は、前記アナログ回路部の回路素子とは重なって配置されていない請求項６から８の何れか一項に記載の半導体集積回路。
【請求項１０】
複数の前記フィルタ回路を有している請求項６から９の何れか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来、デジタル回路及びアナログ回路を混載した半導体集積回路が用いられている。この種の半導体集積回路は、デジタル回路及びアナログ回路を同一の半導体基板上に混載することにより、搭載する回路素子の高密度化及び集積回路の高性能化を図っている。
【０００３】
上述した半導体集積回路では、デジタル回路において発生した信号が、半導体基板を介してアナログ回路に影響を与える場合がある。そして、このようなデジタルノイズの影響を受けたアナログ回路は、その動作に悪影響を受ける可能性がある。
【０００４】
そこで、デジタル回路によるノイズの影響を低減するために、フィルタ回路を設けた半導体集積回路が提案されている。図１に、フィルタ回路を備えた従来の例によるデジタル回路部２１０及びアナログ回路部２２０を混載した半導体集積回路２００を示す。
【０００５】
半導体集積回路２００は、同一のシリコン基板２１３上に、デジタル回路部２１０及びアナログ回路部２２０が配置されている。アナログ回路部２２０は、電子回路部２６０と、電子回路部２６０に対するデジタル回路部２２０からのノイズの影響を低減するフィルタ回路２５０とを有している。
【０００６】
上記フィルタ回路としては、例えば、図２〜４に示すような構造が従来から提案されている。
【０００７】
まず、図２に示すフィルタ回路の例について、以下に説明する。図２（ａ）に示す例のフィルタ回路２５０ａは、シリコン基板２１３と誘電体（図示せず）を介して対向している一対のポリシリコン層２１４、２１１を有している。一対のポリシリコン層同士の間には誘電体（図示せず）が介在配置されている。上部のポリシリコン層２１４は、ビア２１６を介して導電層２１９に接続されている。
【０００８】
また、フィルタ回路２５０ａは、グランド電極層２１７を有している。グランド電極層２１７は、シリコン基板２１３と電気的に接続されている。
【０００９】
一対のポリシリコン層２１４、２１１は、両層の間に介在配置された誘電体と共に、静電容量Ｃｏを形成している。また、下部のポリシリコン層２１１及びシリコン基板２１３は、両者の間に介在配置された誘電体と共に、寄生容量Ｃｐを形成している。
【００１０】
下部のポリシリコン層２１１及びグランド電極層２１７それぞれは、ボンディングワイヤに接続されて接地されている。そのため、下部のポリシリコン層２１１及びグランド電極層２１７それぞれは、接地との間にインダクタンスＬｐ２、Ｌｐ１を有している。また、下部のポリシリコン層２１１が有する抵抗を、抵抗Ｒｐｌとして示している。
【００１１】
図２（ａ）では、デジタル回路部２１０が発生し、シリコン基板２１３を介してアナログ回路部２２０に流入するノイズ信号を、電流源２１２として示している。また、電流源２１２とグランド電極層２１７との間におけるシリコン基板２１３の抵抗をＲｓとして示している。
【００１２】
上述した図２（ａ）に示すフィルタ回路２５０ａの等価回路を、図２（ｂ）に示す。フィルタ回路２５０ａがＲＬＣ素子からなるフィルタ構造を有することが分る。図２（ｂ）の等価回路においてインピーダンス（Ｖｂｐ／ｉｎ）と周波数との関係を計算した結果の例を、図５の曲線Ｃ１に示す。ここで、Ｃｐ＝４．５ｆＦ＠１ｐＦ、Ｒｓ＝１０Ω、Ｒｐｌ＝１０Ω、Ｌｐ１＝Ｌｐ２＝２ｎＨとした。Ｃｐ＝４．５ｆＦ＠１ｐＦは、静電容量Ｃｏが１ｐＦ時において寄生容量Ｃｐが４．５ｆＦであることを意味する。
【００１３】
次に、図３に示すフィルタ回路の例について、以下に説明する。図３（ａ）に示す例のフィルタ回路２５０ｂは、シリコン基板２１３と誘電体（図示せず）を介して対向している金属からなる一対の電極層２１４、２１１を有している。一対の電極層２１４，２１１同士の間には誘電体（図示せず）が介在配置されている。上部電極層２１４と下部電極層２１１との間には、金属からなる中間導電層２１５が配置されている。中間導電層２１５は、ビア２１６を介して第１の導電層２１４に接続されている。
【００１４】
フィルタ回路２５０ｂは、上部電極層２１４、下部電極層２１１及び両電極層に介在配置される誘電体からなるいわゆるＭＩＭ構造を有している。
【００１５】
下部電極層２１１及び中間電極層２１５は、両層の間に介在配置された誘電体と共に、静電容量Ｃｏを形成している。また、下部電極層２１１及びシリコン基板２１３は、両者の間に介在配置された誘電体と共に、寄生容量Ｃｐを形成している。
【００１６】
下部電極層２１１及びグランド電極層２１７それぞれは、ボンディングワイヤに接続されて接地されている。そのため、下部電極層２１１及びグランド電極層２１７それぞれは、接地との間にインダクタンスＬｐ２、Ｌｐ１を有している。
【００１７】
フィルタ回路２５０ｂの他の構成は、図２に示すフィルタ回路２５０ａと同様である。
【００１８】
上述した図３（ａ）に示すフィルタ回路２５０ｂの等価回路を、図３（ｂ）に示す。フィルタ回路２５０ｂがＲＬＣ素子からなるフィルタ構造を有することが分る。また、図３（ｂ）には、インピーダンス（Ｖｂｐ／ｉｎ）を、Ｃｐ、Ｌｐ１、Ｌｐ２、Ｒｓ及びｓを用いた式により示している。ここで、ｓ＝ｊω（ｊは虚数、ωは周波数）である。図３（ｂ）の等価回路においてインピーダンスと周波数との関係を計算した結果の例を、図５の曲線Ｃ２に示す。ここで、Ｃｐ＝４．５ｆＦ＠１ｐＦ、Ｒｓ＝１０Ω、Ｌｐ１＝Ｌｐ２＝２ｎＨとした。
【００１９】
図３に示すフィルタ回路２５０ｂは、上部及び下部電極層２１４、２１１、中間導電層２１５が金属から形成されているので、図２に示すフィルタ回路２５０ａと比べて、寄生容量Ｃｐが小さいため、図５に示すように、デジタルノイズをより低減することができる。
【００２０】
次に、図４に示すフィルタ回路の例について、以下に説明する。図４（ａ）に示す例のフィルタ回路２５０ｃは、図３（ａ）に示したフィルタ回路２５０ｂの構成に加えて、下部電極層２１１とシリコン基板２１３との間にシールド電極層２１８が配置されている。シールド電極層２１８は、下部電極層２１１と同じ大きさを有しており、且つ接地されている。
【００２１】
フィルタ回路２５０ｃを平面視した場合、シールド電極層２１８の面積は、下部電極層２１１の面積と同じであり、シールド電極層２１８と下部電極層２１１とは重なって配置されている。
【００２２】
シールド電極層２１８及びシリコン基板２１３は、両者の間に介在配置された誘電体と共に、寄生容量Ｃｐ１を形成している。また、下部電極層２１１及びシールド電極層２１８は、両者の間に介在配置された誘電体と共に、寄生容量Ｃｐ２を形成している。
【００２３】
下部電極層２１１、シールド電極層２１８及びグランド電極層２１７それぞれは、ボンディングワイヤに接続されて接地されている。そのため、下部電極層２１１、シールド電極層２１８及びグランド電極層２１７それぞれは、接地との間にインダクタンスＬｐ３、Ｌｐ２、Ｌｐ１を有している。
【００２４】
フィルタ回路２５０ｃの他の構成は、図３に示すフィルタ回路２５０ｂと同様である。
【００２５】
上述した図４（ａ）に示すフィルタ回路２５０ｃの等価回路を、図４（ｂ）に示す。フィルタ回路２５０ｃがＲＬＣ素子からなるフィルタ構造を有することが分る。図４（ｂ）の等価回路においてインピーダンス（Ｖｂｐ／ｉｎ）と周波数との関係を計算した結果の例を、図５の曲線Ｃ３に示す。ここで、Ｃｐ１＝５ｆＦ＠１ｐＦ、Ｃｐ２＝４７ｆＦ＠１ｐＦ、Ｒｓ＝１０Ω、Ｌｐ１＝Ｌｐ２＝Ｌｐ３＝２ｎＨとした。
【００２６】
図５に示すように、図４（ａ）に示すフィルタ回路２５０ｃは、図３（ａ）に示すフィルタ回路２５０ｂよりも更にフィルタ特性が向上していることが分る。また、曲線Ｃ１〜Ｃ３を見ると、フィルタ回路のデジタルノイズの低減効果は、周波数が高くなると共に減少しており、高い周波数においては、フィルタ回路間のフィルタ特性における差が少なくなっている。
【００２７】
例えば、半導体集積回路において、高い周波数領域における電源配線によるノイズを低減する手法が、特許文献１に提案されている。
【００２８】
【特許文献１】特開２００４−１１９７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
現在、デジタル回路では、処理速度を高めるためにクロック周波数の向上が図られている。例えば、クロック周波数として１ＧＨｚ（１ｅ＋０９Ｈｚ）を超えるＣＰＵが用いられる場合もある。
【００３０】
一方、図５に示した例のフィルタ特性では、低い周波数においてはデジタルノイズの低減が図られているものの、１ＧＨｚ程度の高い周波数においては、更なるノイズの低減が必要とされる。
【００３１】
また、デジタル回路のクロック周波数のように、所定の周波数を有するデジタルノイズが、アナログ回路に侵入することを防止することも望まれている。
【００３２】
そこで、本発明は、上記課題を解決するために、フィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路を提供することを目的とする。
【００３３】
また、本発明は、高い周波数におけるノイズ信号を低減するフィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路を提供することを目的とする。
【００３４】
更に、本発明は、所定の周波数を有するノイズ信号を低減するフィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００３５】
従って、上記課題を解決するために、本発明に係るフィルタ回路は、半導体基板と、上記半導体基板に対して誘電体を介して対向配置された第１の導電層と、上記半導体基板と上記第１の導電層との間で、上記半導体基板及び上記第１の導電層それぞれに対し誘電体を介して対向配置され、接地されている第２の導電層と、を有しており、平面視した場合、上記第１の導電層と上記第２の導電層との重なる部分は、上記第１の導電層の一部であり、上記第１の導電層は上記半導体基板との間で静電容量を形成することを特徴とする。
【００３６】
また、上記課題を解決するために、本発明に係るフィルタ回路を備えた半導体集積回路は、半導体基板と、上記半導体基板上に配置されたデジタル回路部及びアナログ回路部と、上記半導体基板に対して誘電体を介して対向配置された第１の導電層、及び、上記半導体基板と上記第１の導電層との間で、上記半導体基板及び上記第１の導電層それぞれに対し誘電体を介して対向配置され、接地されている第２の導電層を有し、平面視した場合、上記第１の導電層と上記第２の導電層との重なる部分は、上記第１の導電層の一部であり、上記第１の導電層は上記半導体基板との間で静電容量を形成するフィルタ回路と、を有していることを特徴とする。
【発明の効果】
【００３７】
上述した本発明のフィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路によれば、高い周波数におけるノイズ信号を低減できる。
【００３８】
また、上述した本発明のフィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路によれば、所定の周波数を有するノイズ信号を低減できる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明に係るフィルタ回路を備えた半導体集積回路の好ましい実施形態を、図面を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ点に留意されたい。
【００４０】
図６は、本発明に係るフィルタ回路を備えた半導体集積回路の一実施形態を示す平面図である。図７（ａ）は図６のフィルタ回路の拡大平面図であり、図７（ｂ）は図６のＸ−Ｘ線断面図である。
【００４１】
本実施形態の半導体集積回路１００は、図６及び図７に示すように、シリコン基板１３と、シリコン基板１３上に配置されたデジタル回路部１１０及びアナログ回路部１２０と、複数のフィルタ回路１０と、を有している。
【００４２】
デジタル回路部１１０及びアナログ回路部１２０それぞれは、図６に示すように、シリコン基板１３上において、別の領域に配置されており重なっていない。また、デジタル回路部１１０及びアナログ回路部１２０それぞれは、専用の電源層及びグランド電極層（図示せず）を有している。
【００４３】
デジタル回路部１１０には、図６に示すように、複数のトランジスタ１１１が配置されており、論理回路等を構成している。
【００４４】
デジタル回路部１１０は、図７（ｂ）に示すように、シリコン基板１３上に複数のトランジスタ１１１が形成されており、これらのトランジスタ１１１の上には、誘電体１１８が配置されている。なお、図６では、図面を分り易くするために、誘電体１１８を記載していない。
【００４５】
アナログ回路部１２０には、図６に示すように、電子回路部２０と、複数のフィルタ回路１０とが配置されている。電子回路部２０には、複数のトランジスタ２１が配置されており、電子回路等を構成している。フィルタ回路１０は、アナログ回路部１２０の中に配置されているが、フィルタ回路１０はアナログ回路部１１０の回路素子とは重なって配置されていない。
【００４６】
フィルタ回路１０は、デジタル回路部１１０が発生した信号がシリコン基板１３を介してアナログ回路部１２０の電子回路部２０に伝わることを低減する。
【００４７】
フィルタ回路１０は、図７（ａ）及び（ｂ）に示すように、シリコン基板１３に対して誘電体１８を介して対向配置された金属からなる第１の導電層１１、及び、シリコン基板１３と第１の導電層１１との間で、シリコン基板１３及び第１の導電層１１それぞれに対して誘電体１８を介して対向配置された金属からなる第２の導電層１２を有しており、平面視した場合、第１の導電層１１と第２の導電層１２との重なる部分（図７（ａ）における斜線の部分）は、第１の導電層１１の一部であり、第１の導電層１１はシリコン基板１３との間で寄生する静電容量（以下、単に寄生容量ともいう）Ｃｐ１を形成する。なお、図６では、図面を分り易くするために、誘電体１８を記載していない。
【００４８】
フィルタ回路１０は、図７（ａ）及び（ｂ）に示すように、第１の導電層１１に対して上方の位置で、誘電体１８を介し対向配置された上部電極層１４を有している。また、フィルタ回路１０は、上部電極層１４と第１の導電層１１との間に中間電極層１５を有している。中間電極層１５は、複数のビア１６を介して上部電極層１４と接続されている。
【００４９】
上部電極層１４は、図７（ａ）に示すように、その平面視が正方形である。第１の導電層１１も、その平面視した形状は、上部電極層１４と同形である。中間電極層１５も、その平面視が正方形であるが、上部電極層１４及び第１の導電層１１よりも小さく形成されている。
【００５０】
上記第２の導電層１２は、図７（ａ）及び（ｂ）に示すように、その平面視が縦長の矩形形状を有している。また、第２の導電層１２は、接地されている。
【００５１】
図７（ａ）に示すように、第２の導電層１２の長手方向の寸法は、第１の導電層１１の一辺の長さよりも長く形成されている。第２の導電層１２の長手方向の両端それぞれは、第１の導電層１１の端縁から延出している。また、第２の導電層１２の短手方向の寸法は、第１の導電層１１の一辺の長さよりも短く形成されている。なお、第２導電層１２の形状又は寸法は、本実施形態に限定されるものではない。
【００５２】
図７（ａ）に示すように、フィルタ回路１０を平面視した場合、第１の導電層１１と重なっている第２の導電層１２の部分（図７（ａ）における斜線の部分）の面積は、第１の導電層１１の面積よりも小さい。フィルタ回路１０は、第１の導電層１１の面積に対する第１の導電層１１と重なっている第２の導電層１２の上記部分の面積の比率αに対応して、フィルタ特性が変化する。
【００５３】
また、フィルタ回路１０では、第１の導電層１１が、上部電極層１４、下部電極層及び両電極層に介在配置される誘電体からなるいわゆるＭＩＭ構造（金属ー絶縁体ー金属構造）における下部電極層を構成している。このＭＩＭ構造は、中間電極層１５を上部電極層１４と第１の導電層１１との間に配置することにより、中間電極層１５と第１の導電層１１との間に形成される静電容量Ｃｏを大きくしている。
【００５４】
第１の導電層１１及び第２の導電層１２それぞれは、ボンディングワイヤ（図示せず）に接続されて接地されている。そのため、第１の導電層１１及び第２の導電層１２それぞれは、接地との間にインダクタンスを有している。
【００５５】
アナログ回路部１２０は、シリコン基板１３上にトランジスタ２１が形成され、その上方において、上述した上部電極層１４、中間電極層１５、第１の導電層１１及び第２の導電層１２等が積層された多層構造を有している。また、シリコン基板１３、各層間には誘電体１８が絶縁体として介在配置されている。
【００５６】
また、半導体集積回路１００は、図６に示すように、アナログ回路部１２０の周囲にガードリング３０が形成されている。ガードリング３０は、接地されており、内部に配置されているアナログ回路部１２０をシールドして、外部からのノイズを低減する。
【００５７】
図７（ｂ）に示すように、アナログ回路部１２０は、上述したフィルタ回路１０に加えてグランド電極層１７を有しており、このグランド電極層１７は接地されている。また、グランド電極層１７は、シリコン基板１３に接続されている。
【００５８】
次に、上述したフィルタ回路１０の等価回路について、図８（ａ）及び（ｂ）を参照して以下に説明する。図８（ａ）は図６（ｂ）の要部の拡大図であり、図８（ｂ）は（ａ）の等価回路である。
【００５９】
図８（ａ）に示すように、第１の導電層１１及び中間電極層１５は、両層の間に介在配置された誘電体１８と共に、静電容量Ｃｏを形成している。また、第２の導電層１２と重なっていない第１の導電層１１の部分及びシリコン基板１３は、両者の間に介在配置された誘電体１８と共に、寄生容量Ｃｐ１を形成している。更に、第２の導電層１２及びシリコン基板１３は、両者の間に介在配置された誘電体１８と共に、寄生容量Ｃｐ２を形成している。更にまた、第２の導電層１２と重なっている第１の導電層１１の部分及び第２の導電層１２は、両者の間に介在配置された誘電体１８と共に、寄生容量Ｃｐ３を形成している。
【００６０】
第１の導電層１１、第２の導電層１２及びグランド電極層１７それぞれは、接地との間にボンディングワイヤ等の配線により形成されるインダクタンスＬｐ３、Ｌｐ２、Ｌｐ１を有している。
【００６１】
また、図８（ａ）では、デジタル回路部１１０が発生し、シリコン基板１３を介してアナログ回路部１２０に流入してくるノイズ信号を、電流源１１２として示している。また、電流源１１２とグランド電極層１７との間におけるシリコン基板１３の抵抗をＲｓとして示している。
【００６２】
上述した図８（ａ）に示すフィルタ回路１０の等価回路を、図８（ｂ）に示す。フィルタ回路１０がＲＬＣ素子からなるフィルタを構成することが分る。また、図８（ａ）及び（ｂ）には、対応する節点に同じ符号を付してある。図８（ｂ）には、寄生容量Ｃｐ１、Ｃｐ２、Ｃｐ３により形成される合成容量Ｃｐも示している。
【００６３】
図８（ｂ）に示すように、第１の導電層１１とシリコン基板１３との間に形成される寄生容量Ｃｐ１を有するフィルタ回路１０は、図４に示した従来例のフィルタ回路に比べて、高い周波数のノイズ信号を接地に通しやすく構成されている。
【００６４】
また、フィルタ回路１０は、第２の導電層１２の面積が、第１の導電層１１よりも小さいので、第１の導電層１１と第２の導電層１２との間の寄生容量Ｃｐ３を小さく形成できる。
【００６５】
次に、図８（ｂ）の等価回路において、インピーダンス（Ｖｂｐ／ｉｎ）と周波数との関係を計算した結果の例を図９の曲線Ｃ４に示す。図９は、フィルタ回路１０の周波数特性の例を示す。図９における曲線Ｃ１〜Ｃ３は、図５における各曲線と同じである。ここで、Ｃｐ１＝α４．５ｆＦ＠１ｐＦ、Ｃｐ２＝（１−α）５ｆＦ＠１ｐＦ、Ｃｐ３＝（１−α）４７ｆＦ＠１ｐＦ、α＝０．３、Ｒｓ＝１０Ω、Ｌｐ１＝Ｌｐ２＝Ｌｐ３＝２ｎＨとした。
【００６６】
図９に示すように、曲線Ｃ４は、約１ＧＨｚ（１ｅ＋０９Ｈｚ）において、鋭いノイズ信号吸収ピーク（ノッチ）を有していることが分る。即ち、フィルタ回路１０は、いわゆるノッチフィルタとして機能する。このノッチの位置は、比率αを変化させることによって適宜調節可能である。
【００６７】
次に、比率αとフィルタ回路１０のフィルタ特性との関係の例を図１０に示す。
【００６８】
図１０に示すように、比率αの値が大きくなると共に、ノッチの位置が大きな周波数の方向に移動する。比率αの値は、上述したように、第１の導電層１１の面積に対する第１の導電層１１とシリコン基板１３との間に位置する第２の導電層１２の上記部分の面積を変化させることによって調節可能である。
【００６９】
例えば、比率αを、フィルタ回路１０がデジタル回路部１１０のクロック信号に起因する信号を低減するように設定することができる。
【００７０】
比率αとして、例えば、０．１から０．９の範囲にある値を選ぶことが好ましい。また、最近のＣＰＵのクロック周波数に起因するデジタルノイズ信号を低減する観点から、比率αとして、０．１から０．５の範囲にある値を選ぶことが好ましい。
【００７１】
図６に示す複数のフィルタ回路１０それぞれは、同一の値の比率αを有していても良いし、異なる値の比率αを有していても良い。各フィルタ回路が、同一の比率αを有していれば、所定の周波数を有するノイズ信号を低減する効果が大きくなる。また、フィルタ回路それぞれが異なる比率αを有していれば、例えば図１０に示すように、複数の周波数を有するノイズ信号を低減できる。
【００７２】
上述した本実施形態のフィルタ回路１０を備えた半導体集積回路１００によれば、デジタル回路部１１０が発生した低い周波数から高い周波数を有するノイズ信号がシリコン基板１３を介してアナログ回路部１２０に伝わることが低減することができる。
【００７３】
また、フィルタ回路１０は、所定の周波数を有するノイズを低減できる。
【００７４】
本発明では、上述したフィルタ回路及びそのようなフィルタ回路を備えた半導体集積回路は、本発明の趣旨を逸脱しない限り適宜変更が可能である。例えば、上述した実施形態では、フィルタ回路１０が第２の導電層１２を１つ有していたが、フィルタ回路１０は、図１１に示すように、第２の導電層１２を複数有しても良い。この場合、第２の導電層１２ａ、１２ｂ、１２ｃの面積をそれぞれ異ならせても良いし、又は同じにしても良い。
【００７５】
また、上述した実施形態では、第１の導電層１１及び第２の導電層１２は、その平面視が矩形形状を有していたが、第１の導電層１１及び第２の導電層１２の形状は他の形状を有していても良い。第１の導電層１１及び第２の導電層１２は、例えば、円形状、多角形状、不定形状、又は開口部を有する形状であっても良い。
【００７６】
更に、上述した実施形態では、フィルタ回路１０は、アナログ回路部１２０の内部に配置されていたが、フィルタ回路１０は、アナログ回路部１２０の外部に配置されていても良い。
【図面の簡単な説明】
【００７７】
【図１】従来の例によるデジタル・アナログ混載半導体集積回路を示す。
【図２】（ａ）は従来の例によるフィルタ回路を示しており、（ｂ）は（ａ）の等価回路を示す。
【図３】（ａ）は他の従来の例によるフィルタ回路を示しており、（ｂ）は（ａ）の等価回路を示す。
【図４】（ａ）は更に他の従来の例によるフィルタ回路を示しており、（ｂ）は（ａ）の等価回路を示す。
【図５】図２〜４に示すフィルタ回路の周波数特性を示す。
【図６】本発明に係るフィルタ回路を備えた半導体集積回路の一実施形態を示す平面図である。
【図７】（ａ）は図６のフィルタ回路の拡大平面図であり、（ｂ）は図６のＸ−Ｘ線断面図である。
【図８】（ａ）は図６（ｂ）の要部の拡大図であり、（ｂ）は（ａ）の等価回路である。
【図９】図６のフィルタ回路の周波数特性を示す。
【図１０】図６の比率αとフィルタ特性との関係を示す。
【図１１】図６のフィルタ回路の変形例を示す。
【符号の説明】
【００７８】
１０    フィルタ回路
１１    第１の導電層
１２    第２の導電層
１３    シリコン基板（半導体基板）
１４    上部電極層
１５    中間導電層
１６    ビア
１７    グランド電極層
１８    誘電体
２０    電子回路部
２１    トランジスタ
３０    ガードリング
１００    半導体集積回路
１１０    デジタル回路部
１１１    トランジスタ
１１８    誘電体
１２０    アナログ回路部
【図１】
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【図２】
2010056440.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010056440.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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