(57)【要約】【構成】ＲＧＢ画像データは、バッファ制御回路５２による書き込み処理，バッファ制御回路６０による読み出し処理，バッファ制御回路５２による書き込み処理およびバッファ制御回路６２による読み出し処理をこの順序で施される。バッファ制御回路５０，５２，６０および６２のいずれも、バッファメモリ５６上を順方向に循環するように書き込み／読み出し処理を実行する。一方、バッファ制御回路５０が書き込み処理の起点とする位置Ｐ１，バッファ制御回路６０が読み出し処理の起点とする位置Ｐ２，バッファ制御回路５２が書き込み処理の起点とする位置Ｐ３およびバッファ制御回路６２が読み出し処理の起点とする位置Ｐ４は、バッファメモリ５６上に逆方向に並べられる。【効果】小さな回路規模で既定のデータ処理を実行することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１位置を起点として第１方向に循環するようにデータをバッファメモリに書き込む第１書き込み手段、
前記第１書き込み手段によって書き込まれたデータを第２位置を起点として前記第１方向に循環するように前記バッファメモリから読み出す第１読み出し手段、
前記第１読み出し手段によって読み出されたデータに既定の処理を施す処理手段、
前記処理手段によって処理されたデータを第３位置を起点として前記第１方向に循環するように前記バッファメモリに書き込む第２書き込み手段、
前記第２書き込み手段によって書き込まれたデータを第４位置を起点として前記第１方向に循環するように前記バッファメモリから読み出す第２読み出し手段、および
前記第１位置，前記第２位置，前記第３位置および前記第４位置を前記第１方向と逆の第２方向に並べる配置手段を備える、データ処理装置。
【請求項２】
前記第１書き込み手段，前記第１読み出し手段，前記第２書き込み手段および前記第２読み出し手段の各々によって注目されるデータは画像データに相当する、請求項１記載のデータ処理装置。
【請求項３】
前記第２読み出し手段によって読み出された画像データの走査態様を前記順次走査態様から飛び越し走査態様に変換する変換手段をさらに備える、請求項２記載のデータ処理装置。
【請求項４】
前記第２読み出し手段は前記バッファメモリに格納された画像データを既定期間に１フレームの割合で読み出し、
前記変換手段は前記飛び越し走査態様で走査された画像データを前記既定期間に１フィールドの割合で出力する、請求項３記載のデータ処理装置。
【請求項５】
前記既定の処理は輪郭強調処理を含み、
前記第２読み出し手段によって読み出された画像データのサイズを変換するサイズ変換手段をさらに備える、請求項２ないし４のいずれかに記載のデータ処理装置。
【請求項６】
前記第１書き込み手段，前記第１読み出し手段，前記第２書き込み手段および前記第２読み出し手段の各々は共通のクロックレートに応答して書き込み／読み出し処理を実行する、請求項１ないし５のいずれかに記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ処理装置に関し、特にＦＩＦＯメモリを用いて既定のデータ処理を実行する、データ処理装置に関する。
【背景技術】
【０００２】
この種の装置の一例が、特許文献１に開示されている。この背景技術によれば、ＲＡＭバッファから読み出された画像データは、ＦＩＦＯバッファを経て圧縮処理部に与えられ、一般的な圧縮アルゴリズムを用いた圧縮処理を施される。これによって生成された圧縮画像データは、別のＦＩＦＯバッファを経てローカルバスに転送される。
【特許文献１】特開平９−２９７６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、背景技術では、２つのＦＩＦＯバッファを圧縮処理部の前後にそれぞれ設ける必要があり、回路規模が増大するおそれがある。
【０００４】
それゆえに、この発明の主たる目的は、小さい回路規模で既定のデータ処理を実行することができる、データ処理装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明に従うデータ処理装置(10：実施例で相当する参照符号。以下同じ)は、第１位置を起点として第１方向に循環するようにデータをバッファメモリ(56)に書き込む第１書き込み手段(52)、第１書き込み手段によって書き込まれたデータを第２位置を起点として第１方向に循環するようにバッファメモリから読み出す第１読み出し手段(60)、第１読み出し手段によって読み出されたデータに既定の処理を施す処理手段(36)、処理手段によって処理されたデータを第３位置を起点として第１方向に循環するようにバッファメモリに書き込む第２書き込み手段(50)、第２書き込み手段によって書き込まれたデータを第４位置を起点として第１方向に循環するようにバッファメモリから読み出す第２読み出し手段(62)、および第１位置，第２位置，第３位置および第４位置を第１方向と逆の第２方向に並べる配置手段(50r, 52r, 60r, 62r)を備える。
【０００６】
第１書き込み手段は、第１位置を起点として第１方向に循環するように、データをバッファメモリに書き込む。第１読み出し手段は、第１書き込み手段によって書き込まれたデータを、第２位置を起点として第１方向に循環するようにバッファメモリから読み出す。処理手段は、第１読み出し手段によって読み出されたデータに既定の処理を施す。第２書き込み手段は、処理手段によって処理されたデータを、第３位置を起点として第１方向に循環するようにバッファメモリに書き込む。第２読み出し手段は、第２書き込み手段によって書き込まれたデータを、第４位置を起点として第１方向に循環するようにバッファメモリから読み出す。配置手段は、第１位置，第２位置，第３位置および第４位置を第１方向と逆の第２方向に並べる。
このように、データは、第１書き込み手段による書き込み処理，第１読み出し手段による読み出し処理，第２書き込み手段による書き込み処理および第２読み出し手段による読み出し処理をこの順序で施される。第１書き込み手段，第１読み出し手段，第２書き込み手段および第２読み出し手段のいずれも、第１方向に循環するように書き込み／読み出し処理を実行する。一方、第１書き込み手段が起点とする第１位置，第１読み出し手段が起点とする第２位置，第２書き込み手段が起点とする第３位置および第２読み出し手段が起点とする第４位置は、第１方向と逆の第２方向に並べられる。これによって、小さな回路規模で既定のデータ処理を実行することができる。
【０００７】
好ましくは、第１書き込み手段，第１読み出し手段，第２書き込み手段および第２読み出し手段の各々によって注目されるデータは画像データに相当する。
【０００８】
さらに好ましくは、第２読み出し手段によって読み出された画像データの走査態様を順次走査態様から飛び越し走査態様に変換する変換手段(40)がさらに備えられる。
【０００９】
より好ましくは、第２読み出し手段はバッファメモリに格納された画像データを既定期間に１フレームの割合で読み出し、変換手段は飛び越し走査態様で走査された画像データを既定期間に１フィールドの割合で出力する。
【００１０】
ある局面では、既定の処理は輪郭強調処理を含み、第２読み出し手段によって読み出された画像データのサイズを変換するサイズ変換手段(38)がさらに備えられる。
【００１１】
好ましくは、第１書き込み手段，第１読み出し手段，第２書き込み手段および第２読み出し手段の各々は、共通のクロックレートに応答して書き込み／読み出し処理を実行する。
【発明の効果】
【００１２】
この発明によれば、データは、第１書き込み手段による書き込み処理，第１読み出し手段による読み出し処理，第２書き込み手段による書き込み処理および第２読み出し手段による読み出し処理をこの順序で施される。第１書き込み手段，第１読み出し手段，第２書き込み手段および第２読み出し手段のいずれも、第１方向に循環するように書き込み／読み出し処理を実行する。一方、第１書き込み手段が起点とする第１位置，第１読み出し手段が起点とする第２位置，第２書き込み手段が起点とする第３位置および第２読み出し手段が起点とする第４位置は、第１方向と逆の第２方向に並べられる。これによって、小さな回路規模で既定のデータ処理を実行することができる。
【００１３】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１４】
図１を参照して、この実施例の監視カメラ１０は、監視エリアを捉えるＣＭＯＳセンサ１２を含む。監視エリアを表す光学像は、図示しない光学レンズを経て撮像面に照射される。これによって、被写界を表す電荷が撮像面で生成される。撮像面は、水平８００画素×垂直６００画素の解像度を有し、かつ図示しない原色フィルタによって覆われる。したがって、各画素で生成される電荷は、Ｒ(Red)，Ｇ(Green)およびＢ(Blue)のいずれか１つの色情報を有する。
【００１５】
電源が投入されると、ＣＰＵ２２によってＴＧ(Timing Generator)１４が起動される。ＴＧ１４は、撮像面を順次走査態様で走査するべく、対応するタイミング信号をＣＭＯＳセンサ１２に与える。ＣＭＯＳセンサ１２は高輝度用のチャネルＣＨ１と低輝度用のチャネルＣＨ２とを有し、かつ撮像面は１／６０秒に１フレームの割合で走査される。この結果、撮像面で生成された電荷に基づく高輝度の生画像信号は、チャネルＣＨ１から出力され、撮像面で生成された電荷に基づく低輝度の生画像信号は、チャネルＣＨ２から出力される。また、こうして出力された生画像信号は、６０フレーム／秒のフレームレートを有する。
【００１６】
チャネルＣＨ１から出力された高輝度の生画像信号は、ＡＦＥ(Analog Front End)回路１４ａによるＡ／Ｄ変換処理を経て、高輝度の生画像データとして画像データ処理回路１６に入力される。また、チャネルＣＨ２から出力された低輝度の生画像信号は、ＡＦＥ回路１４ｂによるＡ／Ｄ変換処理を経て、低輝度の生画像データとして画像データ処理回路１６に入力される。
【００１７】
画像データ処理回路１６は、入力された生画像データに既定のデータ処理を施し、ＲＥＣ６５６規格に沿う記録用の画像データを図示しない記録系に向けて出力するとともに、ＮＴＳＣフォーマットに適合する表示用のＹデータおよびＣデータをＤ／Ａ変換器１８に向けて出力する。
【００１８】
Ｄ／Ａ変換器１８は、与えられたＹデータおよびＣデータをアナログ信号であるＹ信号およびＣ信号に変換する。変換されたＹ信号およびＶＣ信号はミキサ２０によって混合され、これによって生成されたコンポジットビデオ信号はＮＴＳＣフォーマットに適合するＴＶモニタ（図示せず）に向けて出力される。
【００１９】
画像データ処理回路１６は、図２に示すように構成される。ＡＦＥ回路１４ａおよび１４ｂから入力された生画像データは、画素欠陥補正回路２４によって画素欠陥補正処理を施された後、ミキサ２６によって互いに混合される。ミキサ２６からは、１チャネルに統合された生画像データが出力される。
【００２０】
統合された生画像データの白バランスは白バランス調整回路２８によって調整され、調整された白バランスを有する生画像データの明るさはガンマ補正回路３０によって補正される。ＲＧＢ補間回路３２は、ガンマ補正回路３０から出力された生画像データに補間処理を施し、各画素がＲ，ＧおよびＢの全ての色情報を有するＲＧＢ画像データを作成する。
【００２１】
作成されたＲＧＢ画像データは、バッファ回路３４に設けられたバッファメモリ５６に一時的に格納された後、輪郭強調回路３６に向けて出力される。輪郭強調回路３６は、与えられたＲＧＢ画像データに輪郭強調処理を施し、強調された輪郭を有するＲＧＢ画像データをバッファメモリ５６に書き込む。
【００２２】
スケーラ３８は、輪郭強調処理を施されたＲＧＢ画像データのサイズをＮＴＳＣフォーマットに適合するサイズ（＝水平７２０画素×垂直４８０画素）に変換するための回路であり、１ラインまたは隣接する２ラインに相当するＲＧＢ画像データに注目する。
【００２３】
１ライン相当のＲＧＢ画像データおよび２ライン相当のＲＧＢ画像データのいずれに注目する場合でも、スケーラ３８は、輪郭強調処理を施されたＲＧＢ画像データをバッファメモリ５６から１ラインずつ読み出し、かつ前回読み出された１ライン相当のＲＧＢ画像データを内蔵のラインメモリ３８ｍに保持する。
【００２４】
１ライン相当のＲＧＢ画像データに注目する場合、スケーラ３８は、バッファメモリ５６から読み出された最新の１ラインのＲＧＢ画像データのうち所望の水平２画素の画素データに線形補間を施す。一方、２ライン相当のＲＧＢ画像データに注目する場合、スケーラ３８は、ラインメモリ３８ｍに保持されたＲＧＢ画像データおよびバッファメモリ５６から読み出された最新の１ラインのＲＧＢ画像データのうち所望の水平２画素×垂直２画素の画素データに線形補間を施す。この結果、図３に黒丸で示す位置に配置された画素からなり、かつＮＴＳＣフォーマットを満足するサイズを有する線形補間画像データが得られる。
【００２５】
図２に戻って、スケーラ３８によって生成された線形補間画像データは、Ｐ−Ｉ変換回路４０に与えられる。Ｐ−Ｉ変換回路４０は、与えられた線形補間画像データの走査態様を順次走査態様から飛び越し走査態様に変換する。具体的には、図４（Ａ）〜図４（Ｃ）に示すように、奇数番目のフレームの線形補間画像データに間引き処理を施して奇数ラインのみを有する１フィールドの線形補間画像データを作成し、偶数番目のフレームの線形補間画像データに間引き処理を施して偶数ラインのみを有する１フィールドの線形補間画像データを作成する。
【００２６】
こうして走査態様が変換された線形補間画像データは、ＹＵＶ変換回路４２によってＹＵＶ形式の画像データに変換される。ノイズ除去回路４４は変換されたＹＵＶ画像データからノイズを除去し、ＹＣ分離回路４６はノイズが除去されたＹＵＶ画像データをＹデータおよびＣデータ（ＵＶデータ）に分離する。分離されたＹデータおよびＣデータは、そのまま図１に示すＤ／Ａ変換器１８に向けて出力されるとともに、Ｉ／Ｆ回路４８によってＲＥＣ６５６規格に従う記録用の画像データに変換される。変換された記録用の画像データは、記録系に向けて出力される。
【００２７】
図２に示すバッファ回路３４は、図５に示すように構成される。ＲＧＢ補間回路３２から出力されたＲＧＢ画像データは、バッファ制御回路５２によってバッファメモリ５６に書き込まれる。バッファ制御回路５２によって書き込まれたＲＧＢ画像データは、バッファ制御回路６０によってバッファメモリ５６から読み出され、輪郭強調回路３６に向けて出力される。輪郭強調回路３６から出力されたＲＧＢ画像データは、バッファ制御回路５０によってバッファメモリ５６に書き込まれる。バッファ制御回路５０によって書き込まれたＲＧＢ画像データは、バッファ制御回路６２によってバッファメモリ５６から読み出され、スケーラ３８に向けて出力される。
【００２８】
ここで、セレクタ５４は、バッファ制御回路５０が書き込み動作を実行するときバッファ制御回路５０を入力元として選択し、バッファ制御回路５２が書き込み動作を実行するときバッファ制御回路５２を入力元として選択する。同様に、セレクタ５８は、バッファ制御回路６０が読み出し動作を実行するときバッファ制御回路６０を出力先として選択し、バッファ制御回路６２が書き込み動作を実行するときバッファ制御回路６２を出力先として選択する。
【００２９】
さらに、バッファ制御回路５０および５２は３６ＭＨｚのクロックレートで書き込み動作を実行し、バッファ制御回路６０および６２もまた３６ＭＨｚのクロックレートで読み出し動作を実行する。なお、Ｐ−Ｉ変換回路４０は、２８ＭＨｚのクロックレートで上述のような走査態様の変換処理を実行する。
【００３０】
図６を参照して、バッファメモリ５６は、１６ライン分のＲＧＢ画像データを格納できる容量を有するリングバッファメモリである。図６によれば、メモリエリアは１６分割され、識別番号“１”〜“１６”が１６個の分割エリアにそれぞれ割り当てられる。バッファ制御回路５０および５２の各々はＲＧＢ画像データの書き込み先を順方向に循環的に進め、バッファ制御回路６０および６２の各々もまたＲＧＢ画像データの読み出し元を順方向に循環的に進める。
【００３１】
ただし、バッファ制御回路５０はレジスタ５０ｒに設定された開始位置情報Ｐ１が示す位置を起点として書き込み動作を実行し、バッファ制御回路５２はレジスタ５２ｒに設定された開始位置情報Ｐ２が示す位置を起点として書き込み動作を実行する。
【００３２】
同様に、バッファ制御回路６０はレジスタ６０ｒに設定された開始位置情報Ｐ３が示す位置を起点として読み出し動作を実行し、バッファ制御回路６２はレジスタ６２ｒに設定された開始位置情報Ｐ４が示す位置を起点として読み出し動作を実行する。
【００３３】
ここで、開始位置情報Ｐ１は識別番号“１”に相当する位置を示し、開始位置情報Ｐ２は識別番号“１３”に相当する位置を示す。また、開始位置情報Ｐ３は識別番号“８”に相当する位置を示し、開始位置情報Ｐ４は識別番号“５”に相当する位置を示す。つまり、開始位置情報Ｐ１〜Ｐ４によって示される４つの位置は、ＲＧＢ画像データの書き込み／読み出し方向と逆方向に循環的に並ぶ。このような開始位置情報Ｐ１〜Ｐ４は、電源が投入されたときにＣＰＵ２２によってレジスタ５０ｒ，５２ｒ，６０ｒおよび６２ｒに設定される。
【００３４】
したがって、バッファ制御回路５０および５２の各々による書き込み動作ならびにバッファ制御回路６０および６２の各々による読み出し動作は、時刻Ｔ１〜Ｔ１６において図７（Ａ）〜図７（Ｈ）および図８（Ａ）〜図８（Ｈ）に示す要領で実行される。
【００３５】
上述のように、バッファ制御回路５０および５２の書き込み動作およびバッファ制御回路６０および６２の読み出し動作は３６ＭＨｚのクロックレートで実行される。このため、図７（Ａ）〜図７（Ｈ）および図８（Ａ）〜図８（Ｈ）に示す全体のアクセス動作を通して、いずれかの書き込み／読み出し動作が他のいずれかの書き込み／読み出し動作を追い越すことはなく、各々の書き込み／読み出し動作は互いに距離を置いた状態で実行される。
【００３６】
また、特に図８（Ｆ）〜図８（Ｈ）から分かるように、メモリ制御回路５２，６０，５０および６２の各々のアクセス先は分割エリアに割り当てられた識別番号に沿って昇順に更新されるのに対して、メモリ制御回路５２，６０，５０および６２のアクセス先は分割エリアに割り当てられた識別番号に沿って降順に並ぶ。このため、メモリ容量が少なくても、輪郭強調処理およびサイズ変換処理は的確に実行される。
【００３７】
以上の説明から分かるように、ＲＧＢ画像データは、バッファ制御回路５２による書き込み処理，バッファ制御回路６０による読み出し処理，バッファ制御回路５２による書き込み処理およびバッファ制御回路６２による読み出し処理をこの順序で施される。バッファ制御回路５０，５２，６０および６２のいずれも、バッファメモリ５６上を順方向に循環するように書き込み／読み出し処理を実行する。一方、バッファ制御回路５０が書き込み処理の起点とする位置Ｐ１，バッファ制御回路６０が読み出し処理の起点とする位置Ｐ２，バッファ制御回路５２が書き込み処理の起点とする位置Ｐ３およびバッファ制御回路６２が読み出し処理の起点とする位置Ｐ４は、バッファメモリ５６上に逆方向に並べられる。これによって、輪郭強調処理やサイズ変換処理などの既定のデータ処理を小さな回路規模で的確に実行することができる。
【００３８】
なお、この実施例では、ＮＴＳＣフォーマットに適合するＴＶモニタに監視画像を表示することを想定しているため、ＲＧＢ画像データのサイズを水平８００画素×垂直６００画素から水平７２０画素×垂直４８０画素に変換するようにしている。しかし、ＰＡＬフォーマットに適合するＴＶモニタに監視画像を表示するのであれば、ＲＧＢ画像データのサイズは水平８００画素×垂直６００画素から水平７２０画素×垂直５７６画素に変換する必要がある。
【００３９】
さらに、この実施例では、ＴＶモニタに監視画像を表示するようにしているが、ＴＶモニタに代えてＰＣ（Personal Computer）用のモニタに監視画像を表示するようにしてもよい。
【００４０】
なお、図７（Ａ）〜図７（Ｈ）および図８（Ａ）〜図８（Ｈ）によれば、バッファ制御回路６２による読み出し位置は１ライン期間が経過する毎に１ラインずつ進められる。しかし、実際の読み出し位置および読み出しタイミングは、サイズ変換前の画像データのサイズとサイズ変換後の画像データのサイズに依存する。
【図面の簡単な説明】
【００４１】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１実施例に適用される画像データ処理回路の構成の一例を示すブロック図である。
【図３】図２実施例に適用されるスケーラの動作の一部を示すブロック図である。
【図４】（Ａ）は連続する複数フレームの画像データの一例を示す図解図であり、（Ｂ）は奇数フィールドの画像データの一例を示す図解図であり、（Ｃ）は偶数フィールドの画像データの一例を示す図解図である。
【図５】図２実施例に適用されるバッファ回路の構成の一例を示すブロック図である。
【図６】図５実施例に適用されるバッファメモリの構成の一例を示す図解図である。
【図７】（Ａ）は図５に示すバッファ回路の動作の一部を示す図解図であり、（Ｂ）は図５に示すバッファ回路の動作の他の一部を示す図解図であり、（Ｃ）は図５に示すバッファ回路の動作のその他の一部を示す図解図であり、（Ｄ）は図５に示すバッファ回路の動作のさらにその他の一部を示す図解図であり、（Ｅ）は図５に示すバッファ回路の動作の他の一部を示す図解図であり、（Ｆ）は図５に示すバッファ回路の動作のその他の一部を示す図解図であり、（Ｇ）は図５に示すバッファ回路の動作のさらにその他の一部を示す図解図であり、（Ｈ）は図５に示すバッファ回路の動作の他の一部を示す図解図である。
【図８】（Ａ）は図５に示すバッファ回路の動作の一部を示す図解図であり、（Ｂ）は図５に示すバッファ回路の動作の他の一部を示す図解図であり、（Ｃ）は図５に示すバッファ回路の動作のその他の一部を示す図解図であり、（Ｄ）は図５に示すバッファ回路の動作のさらにその他の一部を示す図解図であり、（Ｅ）は図５に示すバッファ回路の動作の他の一部を示す図解図であり、（Ｆ）は図５に示すバッファ回路の動作のその他の一部を示す図解図であり、（Ｇ）は図５に示すバッファ回路の動作のさらにその他の一部を示す図解図であり、（Ｈ）は図５に示すバッファ回路の動作の他の一部を示す図解図である。
【符号の説明】
【００４２】
１０  …ディジタルカメラ
１２  …ＣＭＯＳセンサ
１４ａ，１４ｂ  …ＡＦＥ回路
１６  …画像データ処理回路
２２  …ＣＰＵ
３２  …ＲＧＢ補間回路
３４  …バッファ回路
３６  …輪郭強調回路
３８  …スケーラ
４０  …Ｐ−Ｉ変換回路
５０，５２，６０，６２  …バッファ制御回路
５６  …バッファメモリ
【図１】
2010041173.tif 000003
【図２】
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【図３】
2010041173.tif 000005
【図４】
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【図５】
2010041173.tif 000007
【図６】
2010041173.tif 000008
【図７】
2010041173.tif 000009
【図８】
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