(57)【要約】【課題】信頼性の高い半導体装置を効率良く製造できるようにする。【解決手段】シリコン基板１上に強誘電体キャパシタ３７を形成する際、下部電極膜２５の上に、アモルファス又は微結晶の酸化導電膜２６を形成する。酸化導電膜２６を熱処理により結晶化した後、強誘電体膜２７の初期層２７Ａの形成時に酸化導電膜２６を還元することにより、結晶粒が小さく且つ配向が整った第２の導電膜２６Ａを形成する。強誘電体膜２７は、ＭＯＣＶＤ法により形成し、その初期層２７Ａは第２の導電膜２６Ａの結晶配向に倣って成長する。これにより、強誘電体膜２７の表面モフォロジが良好になる。【選択図】図１Ｈ
2010056275.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に第１の金属からなる第１の膜を形成する工程と、
前記第１の膜上に、金属酸化物からなるアモルファス、微結晶のいずれかの第２の膜を形成する工程と、
前記第２の膜を熱処理する工程と、
前記第２の膜を熱処理した後に、第２の膜を還元する工程と、
前記第２の膜上に強誘電体からなる第３の膜を形成する工程と、
前記第３の膜上に第２の金属からなる第４の膜を形成する工程と、
有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２の膜の加熱処理は大気圧下で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法において、
前記第２の膜の前記熱処理は、急速熱アニールであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法において、
前記第２の膜の前記熱処理は、酸素を含む雰囲気で行われることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の膜の厚さは、１０ｎｍ乃至４０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法において、
前記第２の膜は、１０℃乃至１００℃の温度下で形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載の半導体装置の製造方法において、
前記第２の膜は、前記第３の原料ガスに含まれる溶媒成分により還元されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載の半導体装置の製造方法において、
前記金属酸化物は、前記第１の金属の酸化物であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属は、イリジウム、ルテニウム、ロジウム及びパラジウムのうちのいずれかであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置の製造方法に関し、特に半導体基板上に形成され、記憶を保持するための強誘電体容量素子とメモリセルトランジスタとを備える強誘電体メモリの製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭ（Dynamic Random Access Memory）の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン酸化物又はシリコン窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。このような、半導体記憶装置としては、電源を遮断しても記憶情報が消失しない不揮発性メモリであるフラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００４】
ＦｅＲＡＭは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。このため、フラッシュメモリは、情報の書き込み及び消去の際に、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧が必要である。また、書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭをさらに低電圧且つ高速で動作させるため、容量絶縁膜として自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。
【０００５】
ＦｅＲＡＭは、強誘電体キャパシタを構成する強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体キャパシタは、上部電極及び下部電極の一対の電極で強誘電体膜を挟んだ構成を有する。このような強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有することが知られている。このため、印加電圧の極性を反転させたときの自発分極の極性の反転を検出することで情報の読み出しが可能になる。このような、ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作するので省電力で高速の書き込みが可能である。近年では、従来のロジック技術に、このＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
【０００６】
ここで、ＦｅＲＡＭに対しても一層の高集積化及び高性能化が要求されており、今後はセル面積の低減が必要になると考えられている。セル面積の低減には、従来のプレーナ構造に替えて、スタック構造を採用することが有効であることが知られている。なお、スタック構造とは、メモリセルを構成するトランジスタのドレイン上に形成されたプラグ（コンタクトプラグ）の直上にキャパシタを形成した構造をいう。
【０００７】
従来のスタック構造のＦｅＲＡＭにおいて、強誘電体キャパシタは、Ｗ（タングステン）製の導電性プラグの直上に、バリアメタル、下部電極、強誘電体膜及び上部電極がこの順で積層されて構成されている。バリアメタルは、導電性プラグの酸化を防止する役割を有する。バリアメタル及び下部電極は、通常、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ２膜、Ｐｔ膜及びＳＲＯ（ＳｒＲｕＯ３）膜のうちから選択された２以上の膜の組み合わせにより形成される。
【０００８】
また、ＦｅＲＡＭの強誘電体キャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ２（Ｔａ、Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）、Ｂｉ４Ｔｉ３Ｏ９、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２、ＢｉＦｅＯ３等のＢｉ層状構造化合物等により形成されている。このような強誘電体膜は、例えば、ゾルゲル法や、スパッタ法、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法等によって成膜される。
【０００９】
ＦｅＲＡＭのような強誘電体メモリの電気特性を向上させ、かつ製品歩留まりを高めるためには、強誘電体を構成する膜の結晶の配向が均一になるように制御する必要がある。強誘電体膜の配向は、下部電極を構成する結晶の配向に大きく影響される。このため、下部電極の結晶の配向を均一にすれば、強誘電体膜の結晶の配向を均一にできる。従って、電気特性が良く、製品歩留まりの高い強誘電体メモリを作製するためには、下部電極の結晶の配向を均一にする必要がある。
【００１０】
スタック構造の従来の強誘電体キャパシタの下部部電極として、例えば、上から順番にＰｔ、ＩｒＯ２、Ｉｒを積層させた構造が知られている。このような技術に関しては、例えば、特許文献１に開示されている。
また、下部電極の結晶性を向上させるために、下から順にＩｒ、ＩｒＯ、Ｐｔ、ＰｔＯ、Ｐｔの積層構造を形成することも検討されている。これに関連する技術としては、例えば、特許文献２や特許文献３に開示されている。この場合、導電性プラグの酸化を防止するために、Ｉｒ膜は２００ｎｍ以上にすると良い。しかしながら、Ｉｒ膜を厚く堆積させると、エッチングが困難になる。
【００１１】
酸素に対する安定性を増加させるためには、下部電極として例えば、Ｉｒ、ＩｒＯｘ、Ｐｔ、Ｐｄ、ＰｄＯｘ、Ａｕ、等の貴金属又は導電性酸化物を使用し、かつ下部電極の膜厚を３０ｎｍ〜１００ｎｍ程度の厚さにすることが検討されている。これに関連する技術としては、例えば、特許文献４に開示されている。
他のキャパシタの積層構造としては、密着層上に形成された下部電極と、下部電極上に形成された誘電体膜と、誘電体膜上に形成された浮遊電極と、浮遊電極上に形成され、誘電体膜とは配向方向が異なる別の誘電体膜と、別の誘電体膜上に形成された上部電極とを有するものが知れている。この場合、密着層としては、ＴｉＯｘ、Ｐｔ、Ｔｉ、ＰｔＯｘ、ＩｒＯｘ、ＺｒＯｘ、ＴｉＮ、ＴｉＡｌＮなどがあげられる。これに関連する技術としては、例えば、特許文献５に開示されている。
【００１２】
ここで、下部電極又は上部電極は、複数の膜を積層させて製造することがある。この場合の積層構造としては、例えば、選択的な層（例えば酸素バリア層）、酸素源層（導電性酸化膜）、貴金属又は導電性酸化膜があげられる。これに関連する技術としては、例えば、特許文献６に開示されている。
【００１３】
また、密着性の高い電極としては、第１の導電膜（ＩｒＯ）と、第１の導電膜上に形成された第２の導電膜（Ｉｒ）と、第２の導電膜上に形成された第３の導電膜（Ｐｔ）とを有する積層構造が知られている。これに関連する技術としては、例えば、特許文献７に開示されている。また、導電性プラグの上に接着膜（Ｔｉ）、拡散防止膜（Ｉｒ、Ｒｕなど）、金属酸化物膜（ＩｒＯ２、ＲｕＯ２、ＬＳＣＯ、ＳＲＯ）、耐熱性金属膜（Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐａ）を順番に積層した構造も開発されている。これに関連する技術としては、例えば、特許文献８に開示されている。
【００１４】
また、酸素の拡散を防止する酸素バリア膜を下部電極に積層させた構造も知れている。このような積層構造としては、例えばＩｒＯ２／Ｉｒ／ＴｉＡｌＮ／ＴｉＮがある。これに関連する技術としては、例えば、特許文献９に開示されている。さらに、下部電極の積層構造としては、ＴｉＡｌＮ、Ｔｉ、Ｐｔを順に形成することが知られている。これに関連する技術としては、例えば、特許文献１０に開示されている。なお、電極の構造をＩｒにすると、電極上にＰＺＴ（チタン酸ジルコン酸鉛）を形成したときの疲労特性がＰｔ電極上に比べて改善される。これに関連する技術としては、例えば、特許文献１１に開示されている。
【００１５】
また、下部電極を積層構造する場合には、例えば、Ｉｒ／Ｐｔ／Ｉｒ、Ｉｒ／Ｐｔ、Ｐｔ／Ｉｒのように、少なくともＩｒ層を含めることが望ましいとされている。これに関連する技術としては、例えば、特許文献１２に開示されている。
また、下部電極を構成する導電性膜の酸化を防止するために、導電性膜に貴金属膜を積層させ、貴金属膜上に強給電体膜を形成することがある。この場合の貴金属膜は少なくとも２層以上の積層構造として形成される。これに関連する技術としては、例えば、特許文献１３に開示されている。
【００１６】
さらに、誘電体キャパシタの製造方法には、密着膜上にＰｔ製の下部電極膜を形成し、下部電極膜上に誘電体膜を形成し、誘電体膜上に上部電極を形成することが知られている。これに関連する技術としては、例えば、特許文献１４に開示されている。なお、下部電極膜と誘電体膜の間に金属物質からなる拡散バリア膜を形成すると、下部電極と誘電体膜との間の元素の拡散を防止できる。これに関連する技術としては、例えば、特許文献１５に開示されている。
【００１７】
また、半導体記憶装置の構成としては、半導体基板上に形成した層間絶縁膜に導電性プラグを設け、導電性プラグに接続される電極を間絶縁膜上に形成した容量素子が知れている。電極には、酸素バリア膜として酸化イリジウム膜が設けられ、酸化イリジウム膜は平均結晶粒径が互いに異なる複数の層から構成する。例えば、酸化イリジウム膜を構成する複数の層のうち、上層の平均結晶粒径を上層の膜厚の１／２以下にし、下層の平均結晶粒径より小さくする。これに関連する技術としては、例えば、特許文献１６に開示されている。
【００１８】
さらに、下部電極を酸化物層と、その上に積層されたＩｒ又はＲｕからなる金属膜との積層構造にすることもある。Ｉｒ又はＲｕからなる金属膜の上にさらに酸化物層を積層させることもある。これに関連する技術としては、例えば、特許文献１７に開示されている。また、従来の電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２又はそれらの積層構造、或いは混合物から製造されている。これに関連する技術としては、例えば、特許文献１８に開示されている。
【００１９】
ところで、下部導体膜と誘電体膜との間に下部絶縁膜を形成すると、誘電体膜のリーク電流をより低減できる。これに関連する技術としては、例えば、特許文献１９に開示されている。また、Ｉｒ膜の上に下部電極としてＩｒＯｘ膜をスパッタしてから酸素雰囲気でアニールし、その上にＰＺＴ膜を成膜することが知られている。この場合、Ｉｒは４５０℃以上で成膜し、ＩｒＯｘは、Ｉｒ膜の成膜温度以下、例えば３００℃以上で成膜する。これに関連する技術としては、例えば、特許文献２０に開示されている。
【００２０】
ＰＺＴを成膜する際には、予めＩｒＯ２等の下部電極を形成してから急速熱処理（ＲＴＡ）すると良い。下部電極を不活性ガス雰囲気中でアニールすることにより、ＰＺＴ（１１１）の配向強度及びスイッチングチャージ（Ｑｓｗ）が向上する。これに関連する技術としては、例えば、特許文献２１に開示されている。
なお、下部電極のＩｒＯ２を成膜するとき、イリジウムフラックスと酸素の分圧比がＱｓｗに影響を与えることが知れている。これに関連する技術としては、例えば、特許文献２２に開示されている。
【特許文献１】特開平９−２２８２９号公報
【特許文献２】特開２００３−９２３９１号公報
【特許文献３】特開２００４−１５３００６号公報
【特許文献４】特開２００３−３１８３７１号公報
【特許文献５】特開２００３−２０９１７９号公報
【特許文献６】特開２０００−３５７７７７号公報
【特許文献７】特開２００１−９１５３９号公報
【特許文献８】特開２００１−１１１００７号公報
【特許文献９】特開２００５−１５９１６５号公報
【特許文献１０】特開２００４−９５６３８号公報
【特許文献１１】特開２０００−１６４８１８号公報
【特許文献１２】特開２００３−２９８１３６号公報
【特許文献１３】特開平１１−１４５４１８号公報
【特許文献１４】特開２００２−１５１６６２号公報
【特許文献１５】特許平０６−３２６２７０号公報
【特許文献１６】特開２００３−５１５８３号公報
【特許文献１７】特開２０００−２３９１４０号公報
【特許文献１８】特開２００５−１０４６７６号公報
【特許文献１９】特開２００３−２６４１８７号公報
【特許文献２０】特開２００３−６８９９１号公報
【特許文献２１】特開２０００−９１５５１号公報
【特許文献２２】特開２０００−９１２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
電気特性が良く、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体の配向を均一にする必要がある。しかしながら、ＭＯＣＶＤ法で強誘電体膜を形成すると、強誘電体膜の結晶の配向が下層の結晶配向の影響を受け易かった。
この発明は、強誘電体膜の結晶の配向を均一にできる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００２２】
本願の一観点によれば、基板の上方に第１の導電膜を形成する工程と、前記第１の導電膜上にアモルファス又は微結晶からなる導電酸化膜を形成する工程と、前記導電酸化膜を熱処理によって結晶化させる工程と、前記導電酸化膜を還元して第２の導電膜を形成する工程と、前記第２の導電膜上に強誘電体膜を形成する工程と、前記強誘電体膜上に第３の導電膜を形成する工程と、有することを特徴とする半導体装置の製造方法とした。
【発明の効果】
【００２３】
本発明によれば、アモルファス又は微結晶として形成した酸化導電膜を熱処理して結晶化させ、この後に還元して第２の導電膜を形成するので、第２の導電膜の結晶性が良好になる。このような第２の金属膜上に第１強誘電体膜を形成すると、第１強誘電体膜の結晶性が向上して表面のモフォロジが良好になる。これにより、信頼性の高い半導体装置が得られる。
【発明を実施するための最良の形態】
【００２４】
（第１実施の形態）
本発明の第１実施の形態について図面を参照して詳細に説明する。
図１Ａ〜図１Ｌは、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。なお、本実施の形態に係る半導体装置は、スタック構造の強誘電体キャパシタを有する半導体記憶装置（強誘電体メモリ）である。
【００２５】
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン基板１（半導体基板）の表面に、トランジスタの活性領域を画定する素子分離絶縁膜２を形成する。この実施の形態では素子分離絶縁層２として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、シリコン基板１の素子分離領域に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁層２は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成した絶縁膜であっても良い。
【００２６】
次いで、シリコン基板１のメモリセル領域におけるトランジスタ活性領域にｐ型不純物、例えばボロンを導入してｐウェル３を形成する。そして、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜５を形成する。この場合のゲート絶縁膜５は、熱酸化によるシリコン酸化膜であり、その厚さは約６〜７ｎｍである。
【００２７】
さらに、シリコン基板１の全面に、非晶質又は多結晶のシリコン膜を形成し、フォトリソグラフィ技術を用いてパターニングしてゲート電極６Ａ，６Ｂを形成する。シリコン膜を例えば厚さ約５０ｎｍとする。
【００２８】
ゲート電極６Ａ，６Ｂは、ｐウェル３上に間隔をおいて互いに平行に二つ形成され、その各々がワード線の一部を構成する。さらに、ゲート電極６Ａ，６Ｂをマスクにしたイオン注入により、ゲート電極６Ａ，６Ｂの両側のシリコン基板１の表層にｎ型不純物、例えばリンを導入し、ソース／ドレインエクステンション８Ａ，８Ｂを形成する。
この後に、ゲート電極６Ａ，６Ｂを含むシリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極６Ａ，６Ｂの両側部分のみを残して絶縁性サイドウォール１０を形成する。絶縁膜には、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。
【００２９】
続いて、絶縁性サイドウォール１０とゲート電極６Ａ，６Ｂをマスクにしてシリコン基板１の表層に砒素等のｎ型不純物を再びイオン注入し、各ゲート電極６Ａ，６Ｂの側方のシリコン基板１にソース／ドレイン領域１１Ａ，１１Ｂ（高濃度不純物拡散領域）を形成する。
さらに、ゲート電極６Ａ，６Ｂを含むシリコン基板１の上側全面に金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜等の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させることにより、ゲート電極６Ａ，６Ｂの上面と、ソース／ドレイン領域１１Ａ，１１Ｂにおけるシリコン基板１上にそれぞれにコバルトシリサイド層等の金属シリサイド層１２ａ、１２ｂを形成する。この熱処理によって、各ソース／ドレイン領域１１Ａ，１１Ｂが活性化されて低抵抗化する。
【００３０】
その後に、素子分離絶縁膜２上などで未反応となっている高融点金属膜をウエットエッチングによって除去する。
ここまでの工程で、シリコン基板１の活性領域ごとに、ゲート絶縁膜５、ゲート電極６Ａ，６Ｂ、ソース／ドレイン領域１１Ａ，１１Ｂ等によって構成される２つのＭＯＳトランジスタＴ１，Ｔ２が形成される。
【００３１】
次に、ゲート電極６Ａ，６Ｂを含むシリコン基板１の上側全面に、酸化防止絶縁膜１３（カバー膜）としてプラズマＣＶＤ法で酸窒化シリコン(ＳｉＯＮ)膜を厚さ約２００ｎｍに形成する。さらに、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、酸化防止絶縁膜１３の上に第１層間絶縁膜１４として酸化シリコン(ＳｉＯ２)膜を厚さ約１０００ｎｍに形成する。なお、ＴＥＯＳを用いてプラズマＣＶＤ法によって形成されるＳｉＯ２膜を以下においてＴＥＯＳ膜という。
そして、第１層間絶縁膜１４の表面を化学的機械研磨 (ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、シリコン基板１の表面から第１層間絶縁膜１４の表面までの膜厚を所定値、例えば、約７００ｎｍに調整する。
【００３２】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
まず、酸化防止絶縁膜１３と第１層間絶縁膜１４とをフォトリソグラフィ法によってパターニングして、コンタクトホール１５Ａ，１５Ｂ，１５Ｃを形成する。コンタクトホール１５Ａ〜１５Ｃの深さはソース／ドレイン領域１１Ａ，１１Ｂのそれぞれの高融点金属シリサイド層１２ａ、１２ｂに到達するまでとし、その径は例えば０．２５μｍにする。
【００３３】
そして、コンタクトホール１５Ａ〜１５Ｃを用いてソース／ドレイン領域１１Ａ，１１Ｂに電気的に接続される導電性プラグ１６Ａ，１６Ｂ，１６Ｃを形成する。具体的には、コンタクトホール１５Ａ〜１５Ｃの内面に厚さが３０ｎｍのチタン（Ｔｉ）膜と、厚さが２０ｎｍの窒化チタン（ＴｉＮ）膜とを順番にスパッタ法等により形成し、２層の積層構造を有する密着膜（グルー膜）１７Ａを作製する。さらに、密着膜１７Ａ上にタングステン（Ｗ）膜１７ＢをＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜１４上で、例えば３００ｎｍとし、Ｗ膜１７Ｂでコンタクトホール１５Ａ〜１５Ｃの空隙を埋める。第１層間絶縁膜１４の上面上に成長した余分なＷ膜１７Ｂ及び密着膜１７ＢをＣＭＰ法で除去する。これにより、コンタクトホール１５Ａ〜１５Ｃには、それぞれ導電性プラグ１６Ａ，１６Ｂ，１６Ｃが形成される。
【００３４】
さらに、第１層間絶縁膜１４上及び導電性プラグ１６Ａ〜１６Ｃ上に、第１酸化防止膜１８として、ＳｉＯＮ膜を例えばプラズマＣＶＤ法により例えば１３０ｎｍの膜厚に形成する。さらに、第１酸化防止膜１８の上に第２層間絶縁膜１９として、シリコン酸化膜を例えばＴＥＯＳを原料とするプラズマＣＶＤ法によって３００ｎｍの膜厚で形成する。なお、酸化窒化シリコン（ＳｉＯＮ）膜の代わりに窒化シリコン（ＳｉＮ）膜やアルミナ（Ａｌ２Ｏ３）膜を形成しても良い。
【００３５】
次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
第２層間絶縁膜１９上に図示を省略するレジスト膜を第２層間絶縁膜１９上にスピンコート法等により塗布し、フォトリソグラフィ技術によって導電性プラグ１６Ａ上と導電性プラグ１６Ｂ上のそれぞれに開口部を１つずつ形成する。そして、このようなレジストパターンをマスクとして使い、第２層間絶縁膜１９及び第１酸化防止膜１８をドライエッチングし、コンタクトホール１５Ａ，１５Ｂに接続されるビアホール２０Ａ，２０Ｂを形成する。ビアホール２０Ａ，２０Ｂには、導電性プラグ２１Ａ，２１Ｂが埋め込まれる。導電性プラグ２１Ａ，２１Ｂは、導電性プラグ１６Ａ、１６Ｂと同様のプロセスで作製される密着層２２ＡとＷ層２２Ｂとから形成される。
【００３６】
第２層間絶縁膜１９の上に形成された余分な密着層２２Ａ及びＷ層２２Ｂは、ＣＭＰ法による研磨で除去する。ＣＭＰ法では、研磨対象である密着層２２Ａ及びＷ層２２Ｂの研磨速度が下地の第２層間絶縁膜１９よりも速くなるようなスラリ、例えばキャボット・マイクロエレクトロニクス社製のＳＳＷ２０００を使用する。そして、第２層間絶縁膜１９上に研磨残を残さないために、このＣＭＰの研磨量は密着層２２Ａ及びＷ層２２Ｂの合計膜厚よりも厚く設定する。即ち、ここでのＣＭＰ研磨はオーバー研磨とする。              
【００３７】
次に、図１Ｄに示す断面構造を得るまでの工程について説明する。
第２層間絶縁膜１９の表面をＮＨ３プラズマで処理することにより、表面の酸素原子にＮＨ基を結合させる。これによって、第２層間絶縁膜１９上にＴｉ原子をさらに堆積させてもＴｉ原子が酸素原子に捕獲されてしまうことがなくなり、第２層間絶縁膜１９の表面を自在に移動できるようになる。つまり、第２層間絶縁膜１９上にＴｉ膜が所定の結晶配向、例えば、（００２）配向に自己組織化できるようになり、その上面の平坦性を改善できる。
【００３８】
なお、アンモニアプラズマ処理は、例えばシリコン基板１に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を設置する構造を有する平行平板型のプラズマ処理装置を用いて実施する。処理条件は、例えば、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、４００℃の基板温度に保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより実行する。
【００３９】
次に、シリコン基板１とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中で、０．１５Ｐａのアルゴン（Ａｒ）雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを５秒間供給した。これによって、第２層間絶縁膜１９と導電性プラグ２１Ａ，２１Ｂの上に、強い（００２）配向のＴｉ膜が約２０ｎｍの厚さに形成される。
【００４０】
さらに、Ｔｉ膜を窒素の雰囲気中において基板温度６５０℃で６０秒のＲＴＡを行うことにより、Ｔｉ膜を（１１１）配向のＴｉＮ膜からなる下地導電膜２３に変える。
次に、下地導電膜２３の上に酸素拡散バリア膜２４として窒化チタンアルミニウム（ＴｉＡｌＮ）膜を形成する。ＴｉＡｌＮ膜は、例えば、Ｔｉ及びＡｌの合金化したターゲットを使った反応性スパッタにより１００ｎｍの厚さに形成する。成膜条件は、例えばＡｒを４０ｓｃｃｍ及び窒素を１０ｓｃｃｍの流量で供給した混合雰囲気において、２５３．３Ｐａの圧力、４００℃の基板温度、１．０ｋＷのスパッタパワーに設定する。
【００４１】
さらに、酸素拡散バリア膜２４上に第１の導電膜である下部電極膜２５を形成する。下部電極膜２５は、貴金属、例えばＩｒをＡｒ雰囲気中で、０．２Ｐａの圧力、４５０℃の基板温度、０．３ｋＷのスパッタパワーで６０ｎｍ〜１００ｎｍの厚さに形成する。下部電極膜２５は、Ｉｒの代わりにＲｕ、Ｒｈ又はＰｄで形成しても良い。
酸化拡散バリア層２４と下部電極２５は、ＴｉＮの下地導電膜２３の結晶方位を受け継いで（１１１）に優先配向する。
【００４２】
この後、図１Ｅに示すように、不活性ガス、例えばＡｒガスの雰囲気中で、下部電極膜２５に対して６５０℃〜７５０℃、６０秒間、ＲＴＡを行う。この熱処理によってＩｒの結晶性が向上し、さらに、下地導電膜２３、酸素拡散バリア膜２４及び下部電極膜２５の各層の密着性が向上する。
【００４３】
次に、図１Ｆに示すように、下部電極膜２５の上に、スパッタ法により酸化導電膜２６を形成する。酸化導電膜２６は、貴金属酸化膜、例えば、ＩｒＯｘ膜からなり、その厚さは５ｎｍ〜５０ｎｍとする。この場合、酸化導電膜２６は下部電極２５を構成する金属の酸化物である。ＩｒＯｘ膜の成膜条件は、例えば、Ａｒと酸素の混合雰囲気中で、０．１１Ｐａの圧力、１０℃〜１００℃、より好ましくは５０℃〜７５℃の基板温度で、１ｋＷのスパッタパワーに設定する。スパッタ用のターゲットはイリジウムである。
そのような条件で形成された酸化導電膜２６は、少なくともアモルファス、微結晶のいずれかの状態、即ち、アモルファス、微結晶、又はアモルファスと微結晶が混在する状態となっている。
【００４４】
ここで、ＩｒＯｘ膜の酸化度及び結晶性は、その上に成膜する強誘電体膜（ＰＺＴ膜）の結晶性に影響を与える。そして、成膜時のＡｒと酸素の混合雰囲気の酸素比率、成膜レート（スパッタパワー）、成膜温度、及び膜厚さは、ＩｒＯｘ膜の酸化度及び結晶性に大きな影響を与える。ＩｒＯｘ膜の酸化度が高すぎたり、或いは低すぎたりすると、熱処理するときに再酸化して結晶の異常成長を引き起こし易くなる。さらに、後に説明する還元工程で酸化導電膜２６を均一に還元することが困難になる。
【００４５】
そこで、ＩｒＯｘ膜の形成条件として、例えば成膜雰囲気にＡｒと酸素（Ｏ２）をそれぞれ１８８ｓｃｃｍと１２ｓｃｃｍの流量で導入するとともに、成膜パワーを０．５ｋＷ、成膜時間を１５秒、成膜レートを１．６ｎｍ／秒、成膜温度を６０℃とする。ここで、ＡｒとＯ２の全流量中でのＯ２の流量比ＰO2は６流量％である。この条件により形成するＩｒＯｘ膜の厚さを２５ｎｍとする。ＩｒＯｘ膜の形成条件の詳細については、後のＰＺＴ形成工程の説明に併せてさらに詳述する。
【００４６】
次に、図１Ｇに示すように、そのような条件で形成したＩｒＯｘ膜を大気圧下、又は１Ｐａから大気圧までの範囲の圧力下でＲＴＡにより加熱して結晶化する。加熱温度は６００℃以上、７５０℃以下が望ましい。この加熱温度の詳細についてもＰＺＴ形成工程の説明に併せてさらに詳述する。
【００４７】
続いて、図１Ｈに示すように、酸化導電膜２６であるＩｒＯｘ膜の上に、第１強誘電体膜２７としてＰＺＴ膜を形成する。この実施の形態では、ＰＺＴ膜として、最初にＭＯＣＶＤ法によって初期層２７Ａ及びコア層２７Ｂを形成した後に、スパッタ法によってコア層２７Ｂ上に表層部２７Ｃを形成する。
より詳細には、酸化導電膜２６を形成したシリコン基板１をＭＯＣＶＤ装置のチャンバにセットする。そして、図２に示すように、チャンバ内にＯ２ガスをチャンバ内に、例えば、２０００ｓｃｃｍ流してから、シリコン基板１を目標温度、即ち第１強誘電体膜２７のうちの初期層２７Ａ及びコア層２７Ｂの形成温度まで昇温させる。なお、この昇温過程では、熱処理で結晶化させた酸化導電膜２６のＩｒＯｘが再度酸化されることはない。
【００４８】
目標温度に到達したら、図２に示すように、第１強誘電体膜２７の原料ガスを導入して初期層２７Ａの形成を開始する前にインターバルを設け、ＡｒガスとＯ２ガスのそれぞれの流量を初期層２７Ａの形成に必要な流量に切り替える。具体的には、Ａｒガスの流量を１３７５ｓｃｃｍに切り替え、Ｏ２ガスの流量を６２５ｓｃｃｍに切り替えた。この場合の酸素比率は０．３３倍である。なお、酸素比率は、ＰＺＴ形成に用いられる有機金属原料と反応させるために必要な酸素量に対する実際の酸素量の割合を示す。
【００４９】
そして、インターバルにおいて、Ａｒガス及びＯ２ガスのそれぞれの流量の調整を終えた後に、第１強誘電体膜２７の原料ガスを導入し、初期層２７Ａの形成を開始する。
ＰＺＴ膜を構成するＰｂ，Ｚｒ，Ｔｉは、それぞれが液体原料として予め調製されている。ここで、Ｐｂ原料としてテトラキスジメチルへプタンジオネート鉛（Ｐｂ（ＤＭＨＤ）２）を、Ｚｒ原料としてテトラキスジメチルへプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）４）を、Ｔｉ原料としてビスイソプロポキシビスジピバロイルメタネートチタン（Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２）をそれぞれ使用した。これらの原料を、それぞれ酢酸ブチルに０．２ｍｏｌ／Ｌ（モル／リットル）、０．１ｍｏｌ／Ｌ、０．１ｍｏｌ／Ｌの濃度で溶解させ、Ｐｂ，Ｚｒ，Ｔｉの各液体原料を製造した。そして、これら原料ガスの流量は、Ｐｂの原料ガスの流量と、Ｚｒの原料ガスの流量と、Ｔｉの原料ガスの流量と、酢酸ブチルの流量との総量が常に１．２ｍＬ（ミリリットル）／分になるように制御する。
【００５０】
具体的には、各液体原料の流量を制御しながら、ＭＯＣＶＤ装置の気化器へ供給する。ＰＺＴの堆積レートは、各液体原料の流量で制御できる。例えば、成膜レートを０．０４ｎｍ／秒に制御したい場合は、流量０．９５ｍＬ／分の酢酸ブチル溶媒と共に、Ｐｂ，Ｚｒ，Ｔｉの液体原料をそれぞれ０．１ｍＬ／分、０．０７ｍＬ／分、０．０８ｍＬ／分の流量で供給して気化させる。これに対して、堆積レートを０．１７ｎｍ／秒に制御したい場合は、流量０．３０ｍＬ／分の酢酸ブチル溶媒と共に、Ｐｂ，Ｚｒ，Ｔｉの原料液体をそれぞれ０．２６ｍＬ／分、０．３４ｍＬ／分、０．３０ｍＬ／分の流量で供給して気化させる。
【００５１】
このような流量で原料ガスをチャンバ内に導入し、初期層２７Ａを厚さ２．５ｎｍ〜１０ｎｍに形成する。初期層２７Ａの形成段階では、結晶化された酸化導電膜２６が、原料ガス中の溶媒成分によって均一に還元される。その結果、酸化導電膜２６が均一で、且つ粒子が小さい結晶からなる第２の導電膜２６Ａに改質される。
【００５２】
この段階では、チャンバ内の酸素比率は、０．３３であり、この値は、Ｏ２の量がＰｂ等の有機金属の原料成分と反応するのに必要とされる量に比べて不足していることを意味する。このため、原料ガス中の有機金属原料成分は、チャンバ内にあるＯ２ガスに加えて、酸化導電膜２６中の酸素原子とも反応する。これによって、初期層２７の形成と同時に、酸化導電膜２６が還元されて第２の導電膜２６Ａが形成される。
【００５３】
酸化導電膜２６を還元した後にＸ線回折を行ったところ、図３に示すように、矢印Ａ１や矢印Ａ２の付近に現れるはずのＩｒＯｘのピークは確認されなかった。このことから、酸化導電膜２６のＩｒＯｘが還元されてＩｒが形成されたことが分かる。
【００５４】
ＩｒＯｘ膜の還元により形成される第２の導電膜２６Ａは、下部電極膜２５を構成するＩｒの配向性を制御することにより、Ｉｒの（１１１）面を優先的に配向させられる。このため、第２の導電膜２６Ａの上には、ＰＺＴの（１１１）面を優先的に配向させた初期層２７Ａを形成することが可能である。初期層２７Ａの膜厚は、膜厚２．５ｎｍ〜１０ｎｍであることが望ましい。初期層２７Ａの膜厚が２．５ｎｍを下回ると、成膜時間が短くなるので酸化導電膜２６が還元され難くなり、初期層２７Ａの配向性が悪くなる傾向がある。また、初期層２７Ａの膜厚が１０ｎｍを上回ると、ＰＺＴの酸素欠損等の影響によって最終的に得られる強誘電体キャパシタのスイッチング電荷量が低くなる傾向がある。
【００５５】
ところで、酸化導電膜２６を構成するＩｒＯｘ膜を還元してＩｒからなる第２の導電膜２６Ａにするためには、ＩｒＯｘ膜を最適な条件で形成することが重要である。
【００５６】
例えば、スパッタ法によりＩｒＯｘ膜を形成する際のスパッタパワーを０．５ｋＷに設定した場合には、ＡｒとＯ２の混合雰囲気中の酸素流量比は４流量％以上且つ１０流量％以下であることが望ましい。これに対して、スパッタパワーを０．５ｋＷよりも大きくする場合は酸素流量比をさらに高くすることが好ましい。これに対してスパッタパワーを０．５ｋＷよりも小さくする場合には酸素流量比をさらに低くする必要がある。
また、酸化導電膜２６の膜厚は、１０ｎｍ〜４０ｎｍが望ましい。酸化導電膜２６がそれよりも薄くなると、その後の熱処理時に下部電極膜２５が酸化し易くなる。これに対して酸化導電膜２６がそれよりも厚すぎると、ＰＺＴの初期層２７Ａ形成時の還元工程で酸化導電膜２６を十分に還元させることができなくなる。
【００５７】
さらに、酸化導電膜２６は、アモルファス又は均一な微結晶であることが望ましい。成膜時に結晶の酸化導電膜２６を形成しようとすると、成膜初期状態で均一な膜質が得られ難い。また、そのような結晶質の膜は、図２に示した昇温時に再酸化され易く、上記の還元工程において膜を均一に還元することが困難になる。酸化導電膜２６のように、アモルファス又は略均一な微結晶の膜を形成すれば、上記のような還元雰囲気中に曝したときに、ＩｒＯｘを均一に形成し、且つＩｒＯｘの還元により結晶粒径が小さいＩｒを形成することができる。
【００５８】
均一で、且つ結晶粒径の小さいＩｒを形成すれば、上記のようにＰＺＴの結晶性を向上でき、ＰＺＴ膜の表面のモフォロジを改善できる。これにより、製品の歩留まりを向上できる。これと当時に、下部電極膜２５と強誘電体膜の界面が確実に形成され、電気特性に優れる。特に、低電圧で動作させたときの電気特性に優れる。
【００５９】
そこで、この実施の形態では、酸化導電膜２６の成膜条件を上記の条件に設定した。その条件で形成した酸化導電膜２６のＸ線回折結果を図４Ａに示す。図４Ａによれば、（２００）面のシリコンを示すピークのみが観測され、ＩｒＯｘの結晶ピークは確認されなかった。このことから、酸化導電膜２６がアモルファス又は微結晶で形成されたことが分かる。
【００６０】
さらに、酸化導電膜２６の成膜後に、シリコン基板１を６００℃以上、より好ましくは７００℃以上で、且つ７５０℃以下の温度でＲＴＡ処理した。
なお、熱処理温度が６００℃より低い場合は、図２に示す昇温時に異常酸化が発生し易くなる。これに対し、熱処理温度が７５０℃を越えると、ＣＭＯＳのトランジスタ特性が熱履歴の影響により初期状態から変化し易くなる。このため、この実施の形態では、酸化導電膜２６形成後の熱処理の温度をその一例として６５０℃に設定する。また、このときの圧力は、常圧以下で０．１Ｐａより高く設定した。これにより、酸化導電膜２６のＩｒＯｘが均一に結晶化される。
【００６１】
ここで、図４ＢにＸＲＤ（X-ray diffraction）回折測定結果を示す。ＸＲＤ回折のデータは、酸化導電膜２６を上記の条件により熱処理する前（Before Annealing）と後（Annealed）のそれぞれについて測定した結果である。熱処理前では、矢印Ｂ１に示すＩｒ（１１１）のピークのみが確認された。矢印Ｂ１のピークは、下地である下部電極２５のＩｒに起因するピークであると考えられる。これに対して、熱処理後では、矢印Ｂ１に示すＩｒ（１１１）のピークと、矢印Ｂ２に示すＩｒ（１０１）のピーク（２８．０６°）、矢印Ｂ３に示す（１１０）のピーク（３４．７６°）、矢印Ｂ４に示す（２１１）のピーク（５４．０２°）が確認された。この測定結果から熱処理によって酸化導電膜２６が結晶化されたことがかわる。
【００６２】
以上のように第２の導電膜２６Ａと初期層２７Ａを形成した後に、図２に示すように、原料ガスの導入を一旦停止する。そして、ＰＺＴ成長再開までのインターバルに、ＡｒガスとＯ２ガスの流量を、コア層２７Ｂを形成するための流量条件に切り替える。この実施の形態では、Ａｒガスの流量を０ｓｃｃｍに切り替え、Ｏ２ガスの流量を４５００ｓｃｃｍに切り替えた。ここでの酸素比率は、有機金属原料と反応させるために必要な酸素量の６．７７倍である。そして、ガス流量を切り替えた後に、原料ガスを再び導入してコア層２７Ｂの形成を開始する。コア層２７Ｂの形成段階では、Ｏ２量が過剰な状態で原料ガスを導入するので、酸素欠損の少ないコア層２７Ｂが形成される。また、コア層２７Ｂは、（１１１）面に優先配向された初期層２７Ａ上に形成されるので、（１１１）面に優先配向して形成される。
【００６３】
以上のようなＭＯＣＶＤ法によるＰＺＴ成膜工程は、チャンバ内の圧力を６６５Ｐａとし、基板温度を６２０℃に保持し、原料ガスをトータルで６２０秒間供給することにより実施され、全体として膜厚１００ｎｍの初期層２７Ａ及びコア層２７Ｂを形成する。
【００６４】
なお、第１強誘電体膜２７の形成にあたっては、初期層２７Ａの堆積速度、即ち成膜レートを低い値に設定し、その後のコア層２７Ｂの成膜レートを相対的に高い値に設定することが望ましい。例えば、初期層２７Ａの成膜レートは０．１ｎｍ／秒以下、好ましくは０．０５ｎｍ／秒以下、より好ましくは０．０４ｎｍ／秒以下に設定される。また、コア層２７Ｂの成膜レートは、例えば０．１７ｎｍ／秒に設定される。
【００６５】
初期層２７Ａの成膜レートが０．１ｎｍ／秒を上回ると、その上に形成されるコア層２７Ｂのモフォロジが悪化し、最終的に得られる強誘電体キャパシタのスイッチング電荷量が低くなる傾向がある。初期層２７Ａを０．１ｎｍ／秒以下の成膜レートで形成した強誘電体キャパシタのスイッチング電荷量が４０μＣ／ｃｍ２であったのに対し、初期層２７Ａをコア層２７Ｂと同じ０．１７ｎｍ／秒の成膜レートで形成した強誘電体キャパシタのスイッチング電荷量は３２μＣ／ｃｍ２と低かった。
【００６６】
このようにして形成した第１強誘電体膜２７は、その表面が平坦であった。また、従来のＰＺＴ膜のように、モフォロジの不均一さに起因して発生すると考えられる膜の白濁も解消された。
【００６７】
ここで、下部電極膜２５と酸化導電膜２６を形成した後の熱処理条件が第１強誘電体膜２７の結晶性に与える影響について再び検討する。下部電極膜２５を形成した後の熱処理は、Ａｒ雰囲気中、基板温度を６５０℃で６０秒間実施した。さらに、酸化導電膜２６を形成した後、熱処理の温度及び時間は６５０℃及び６０秒とした。
【００６８】
まず、酸化導電膜２６の成膜温度が第１強誘電体膜２７の結晶性に与える影響を調べた結果を図５Ａ及び図５Ｂに示す。第１強誘電体膜２７を形成した後に中央（Center）と、上側（Top）と、右側（Right）の３箇所でＸ線回折を行ったところ、酸化導電膜２６の成膜温度が２５℃から１００℃の範囲では、第１強誘電体膜２７のＰＺＴの（１００）面の配向強度は小さかった。図示を省略するがＰＺＴの（１０１）面の配向強度も小さかった。これに対して、（１１１）面の配向強度は２５℃から１００℃の範囲で大きかった。したがって、酸化導電膜２６の成膜温度を２５℃から１００℃の範囲内にすれば、（１１１）面に配向したＰＺＴからなる第１強誘電体膜２７を形成できる。なお、実験によればその製膜温度は、１０℃以上〜２５℃の範囲でも好ましいことがわかっている。
【００６９】
次に、下部電極膜２５及び酸化導電膜２６の熱処理条件がＰＺＴの結晶性に与える影響についてＸ線回折を用いて調査した結果を図６Ａ〜図６Ｅに示す。図６Ａの横軸は、下部電極膜２５の熱処理条件（横軸下段の“Ｉｒ−ＡＮ”）と、酸化導電膜２６の熱処理条件（横軸上段の“ＩｒＯｘ−ＡＮ”）とを示す。例えば、最も左欄の熱処理条件は、下部電極膜２５を６５０℃で熱処理し、酸化導電膜２６は熱処理しないことを示している。また、縦軸は、酸化導電膜２６上の第１強誘電体膜２７をＸ線回折したときの（１００）面の配向強度を示している。データは、横軸に示す各熱処理条件に対して、前記した５箇所のそれぞれを測定している。図６Ｂは、縦軸が酸化導電膜２６上の第１強誘電体膜２７をＸ線回折したときの（１０１）面の配向強度を示している。図６Ｃは、縦軸が（１１１）面の配向強度を示している。図６Ｄ、縦軸が（２２２）面の配向率を示している。図６Ｅは、縦軸が第１強誘電体膜２７を構成するＰＺＴの（１１１）面のピークのロッキング半値幅を示している。なお、図６Ａ〜図６Ｆにおいて、Ｗ／Ｏは、熱制御しないことを示している。
【００７０】
なお、比較のため、熱処理の雰囲気は、１００流量％のＡｒ、１流量％のＯ２、２０流量％のＯ２、１００流量％のＯ２について調べた。それぞれの調査は、シリコン基板１のノッチを下として、シリコン基板１の上側であるＴｏｐと、左側であるＬｅｆｔと、中心であるＣｅｎｔｅｒと、右側より中心に１０ｍｍの位置のＲｉｇｈｔ１と、右側のＲｉｇｈｔ２との最大５箇所で実施し、そのそれぞれについて結晶性を調べた。
【００７１】
図６Ａ、図６Ｂ及び図６Ｄの横軸に示すＩｒ−ＡＮの熱処理を行い、且つＩｒＯｘ−ＡＮの熱処理を行わない場合、つまり下部電極膜２５は熱処理したが酸化導電膜２６は熱処理していない場合、ＰＺＴは（１００）面、及び（１０１）面の配向強度が高く、（２２２）面の配向率は低かった。また、図６Ｃに示すように、この熱処理条件での（１１１）面の配向強度は他の熱処理条件と同等であった。同様に、図６Ｅに示すように、ロッキング半値幅は他の条件と同等であった。
【００７２】
これに対して、図６Ａ、図６Ｂ及び図６Ｄに示すように、横軸のＩｒＯｘ−ＡＮが１００流量％のＡｒ、つまり１００流量％のＡｒの雰囲気中でＩｒＯｘを熱処理した場合には、（１００）面、（１０１）面の配向強度が高くなり、（２２２）面の配向率が低かった。これは、酸化導電膜２６は結晶化されるが、酸化導電膜２６の酸素欠損が多過ぎるため、ＭＯＣＶＤ装置のチャンバ内の昇温過程中で再度異常酸化が生じたためであると考えられる。
【００７３】
次に、酸化導電膜２６を熱処理するときの雰囲気中の酸素の割合が結晶性に与える影響を検討する。図６Ａ、図６Ｂ及び図６Ｄのそれぞれにおいて、酸素割合が多くなると（１００）面及び（１０１）面の配向が弱くなり、（２２２）面の配向率が向上することが分かった。これは、酸素の割合が増え過ぎると、熱処理中に酸化導電膜２６が異常酸化される可能性が高く、その傾向は酸素割合が増えるほど顕著になると考えられるからである。
【００７４】
ここで、異常酸化の有無については、第１強誘電体膜２７の表面の凹凸の数を計測することで確認できる。図６Ｆは、各条件で熱処理した酸化導電膜２６の上に成膜した第１強誘電体膜２７の基板中心に２．７×２．７μｍ２の範囲内で発生した表面突起の数の計測結果を示している。下部電極膜２５を熱処理した場合、酸素比率を２０流量％にして酸化導電膜２６を熱処理したシリコン基板１の表面突起数が一番少なかった。
【００７５】
また、下部電極膜２５の熱処理を行わず、酸化導電膜２６を成膜した後に熱処理を行ったところ、図６Ａ及び図６Ｂに示すように（１００）面及び（１０１）面の配向強度が低くなり、図６Ｄに示すように（２２２）配向率が高くなった。また、図６Ｆに示すように、酸素比率を２０流量％にして熱処理したシリコン基板１の結晶性が一番良好であった。さらに、図６Ｅに示すように、第１強誘電体膜２７の表面の突起数も少なかった。
【００７６】
次に、下部電極膜２５を熱処理すると共に、ＩｒＯｘの酸化導電膜２６を酸素が２０流量％のＡｒ雰囲気中で熱処理したときの第１強誘電体膜２７の表面状態をＳＥＭ画像に基づいて図７Ａに図に示す。また、比較例として、リファレンス方法で製造したＰＺＴ膜の表面状態をＳＥＭ画像に基づいて図７Ｂに示す。なお、リファレンス方法とは、ＩｒＯｘの酸化導電膜の熱処理を行わずに、酸化導電膜２６の上に第１強誘電体膜を形成する製造方法である。リファレンス方法によるＰＺＴ膜の表面に凹凸が多数確認されるのに対して、この実施の形態に係る製造方法で形成した第１強誘電体膜２７の表面の凹凸は大幅に減少した。
【００７７】
再現性を確認するために、リファレンス方法と、本実施形態に係る製造方法とを複数回ずつ実施して比較したところ、前記と同様の結果が得られた。本実施形態とリファレンス方法を採用した試料をそれぞれ３枚ずつ形成して２．７×２．７μｍ２の範囲の表面突起を比較したところ、図８に示す結果が得られた。本実施形態の方法によれば、リファレンス方法に比べて、ＰＺＴ膜の表面の突起数が減少し、第１強誘電体膜２７の表面のモフォロジの改善が確認された。
また、それらの試料についてＰＺＴ膜の結晶方位を調べたところ、図９Ａ、図９Ｂ、図９Ｃに示すように、（１００）面、（１０１）面の配向強度が低くなる一方、（２２２）配向強度が高くなった。
【００７８】
次に、図１Ｉに示す断面構造を得るまでの工程について説明する。
第１強誘電体膜２７の全面に、アモルファス状の第２強誘電体膜２８を例えばスパッタ法により形成する。第２強誘電体膜２８は、例えば膜厚が１ｎｍ〜３０ｎｍ、より好ましくは２０ｎｍとする。
【００７９】
さらに、第２強誘電体膜２８上に第３の導電膜として第１上部電極膜２９を形成する。第１上部電極膜２９の形成に当たっては、先ず、第２強誘電体膜２８上に、結晶性のＩｒＯｘ膜をスパッタ法により厚さ２５ｎｍに形成する。例えば、このときの成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ２を用い、流量はいずれも１００ｓｃｃｍとする。また、スパッタパワーは、例えば１ｋＷ〜２ｋＷ程度とする。次いで、ＲＴＡ法で７２５℃、２０ｓｃｃｍの酸素と２０００ｓｃｃｍのＡｒを供給した雰囲気中で６０秒間熱処理を行う。この熱処理によって第２強誘電体膜２８が完全に結晶化すると共に、第１上部電極膜２９のプラズマダメージが回復し、第１強誘電体膜２７中の酸素欠損が補償される。
【００８０】
さらに、膜厚が５０ｎｍ〜１５０ｎｍの第２上部電極膜３０として、ＩｒＯＹ膜を形成する。ＩｒＯＹ膜は、例えば、Ａｒ雰囲気中で、０．８Ｐａの圧力下、１．０ｋＷのスパッタパワーで４５秒間堆積させ、その厚さを１２５ｎｍにする。ＩｒＯＹ膜の異常成長を抑制するために、成膜温度は１００℃以下にすることが望ましい。また、工程劣化を抑えるために酸化イリジウム膜をＩｒＯ２の化学量論組成に近い組成にすると、水素に対して触媒作用を生じることがなく、第２強誘電体膜２８が水素ラジカルにより還元される問題が抑制され、キャパシタの水素耐性が向上する。
なお、第２上部電極３０の材料として、ＩｒＯ２の代わりにＩｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、ＳｒＲｕＯ３などの導電性酸化物や、これらの積層構造を用いても良い。
【００８１】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
まず、第２上部電極膜３０上に水素バリア膜３１として、Ｉｒ膜をスパッタにより、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのスパッタパワーで５０ｎｍ〜１００ｎｍの厚さに堆積する。なお、水素バリア膜３１は、導電性向上膜としても機能する。その材料は、Ｉｒに限定されず、Ｒｕ、Ｒｈ膜及びＰｄ膜からなる群から選択された膜を使うことも可能である。
【００８２】
そして、シリコン基板１の背面を洗浄した後、第１、第２上部電極膜２９，３０や、第１、第２強誘電体膜２７，２８、第１、第２下部電極膜２９，３０などをパターニングする際にハードマスクとして用いる第１のマスク材料層３２と第２のマスク材料層３３とを順次形成する。
第１のマスク材料層３２は、水素バリア膜３１の上に形成され、スパッタ法により成膜されたＴｉＮからなる。第１のマスク材料層３２は、ＴｉＡｌＮや、ＴａＡｌＮ、ＴａＮ膜及びこれらの積層膜でも良い。
第２のマスク材料層３３は、第１のマスク材料層３２の上に形成され、例えばＴＥＯＳガスを使用するＣＶＤ法で成膜された酸化シリコン膜からなる。
【００８３】
この後、第２のマスク材料層３３の上に図示を省略するフォトレジストを塗布し、次いでフォトレジストを露光、現像してキャパシタ平面形状となるレジストパターンを形成する。
【００８４】
エッチングの際には、最初にレジストパターンをマスクに使用して第２のマスク材料層３３を島状にパターニングし、第２のマスク材料層３３をマスクにして第１のマスク材料層３２をエッチングする。これにより、第２のマスク材料層３３と、第１のマスク材料層３２とからなるハードマスク３４がキャパシタ形成領域に島状に形成される。
【００８５】
次に、図１Ｋに示す断面構造を得るまでの工程について説明する。
ＨＢｒ、Ｏ２、Ａｒ、及びＣ４Ｆ８の混合ガスをエッチングガスとしてプラズマエッチングを行い、ハードマスク３４で覆われていない部分の第１、第２上部電極膜２９，３０、第１、第２強誘電体膜２７，２８、第２の導電膜２６Ａ及び下部電極膜２５をドライエッチングする。これによって、上部電極膜２９，３０がパターニングされてキャパシタ用の上部電極３５が形成され、同様に第２の導電膜２６Ａ及び下部電極膜２５がパターニングされてキャパシタ用の下部電極３６が形成される。そして、上部電極８０、強誘電体膜２７，２８、及び下部電極７３を有する強誘電体キャパシタ３７が形成される。パターニングが終了したら第２のマスク材料層３３をドライエッチング又はウェットエッチにより除去する。
【００８６】
次に、図１Ｌに示すように、強誘電体キャパシタ３７で覆われていない部分の酸素拡散バリア膜２４、下地導電膜２３、及び第１のマスク材料層３２をドライエッチングにより除去し、酸素拡散バリア膜２４及び下地導電膜２３を強誘電体キャパシタ３７の下のみに島状に残す。
【００８７】
次に、図１Ｍに示す断面構造を得るまでの工程について説明する。
強誘電体キャパシタ３７及び第２層間絶縁膜１９を覆う第１保護膜４１としてＡｌ２Ｏ３をスパッタ法により２０ｎｍの膜厚に形成する。又は、第１保護膜４１としてＭＯＣＶＤ法又はＡＬＤ法で２ｎｍ〜５ｎｍのＡｌ２Ｏ３膜を形成する。
【００８８】
ここで、強誘電体膜２７，２８のダメージを回復させる目的で、酸素含有雰囲気中で回復アニールを施す。回復アニールの条件は特に限定されないが、例えば炉内において基板温度５５０℃〜７００℃で実施する。また、強誘電体膜２７，２８がＰＺＴの場合、６００℃酸素の雰囲気中で６０分アニールを行うことが好ましい。
【００８９】
次に、第１保護膜４１を覆うように、第２保護膜４２としてＡｌ２Ｏ３をＣＶＤ法により約３８ｎｍの膜厚に形成する。
第２保護膜４２を構成するＡｌ２Ｏ３膜は、水素や水分等の還元性物質が透過することを阻止する機能に優れている。このため、強誘電体膜２７，２８の強誘電体特性が還元性物質により劣化されることが防止される。
【００９０】
さらに、第２保護膜４２の全面に、第３層間絶縁膜４３としてシリコン酸化物を例えばプラズマＣＶＤ法により膜厚１５００ｎｍで形成する。第３層間絶縁膜４３としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、第３層間絶縁膜４３として、例えば、無機ガスを用いて絶縁膜等を形成しても良い。第３層間絶縁膜４３を形成したら、その表面を例えばＣＭＰ法で平坦化する。
続いて、Ｎ２Ｏガス又はＮ２ガス等を用いて発生させたプラズマ雰囲気で、熱処理を行って第３層間絶縁膜４３中の水分を除去する。この際、第３層間絶縁膜４３の膜質が改善されて膜中に水分が入り難くなる。
【００９１】
次に、図１Ｎに示す断面構造を得るまでの工程について説明する。
まず、第３層間絶縁膜４３の全面に、バリア膜として第３保護膜４４を例えばスパッタ法又はＣＶＤ法により形成する。第３保護膜４４としては、例えば、膜厚が２０ｎｍ〜１００ｎｍのＡｌ２Ｏ３膜が用いられる。平坦化された第３層間絶縁膜４３上に第３保護膜４４が形成されるため、第３保護膜４４の表面は平坦になる。
【００９２】
さらに、第３保護膜４４の全面に第４層間絶縁膜４５を例えばＴＥＯＳガスを用いるプラズマＣＶＤ法により形成する。第４層間絶縁膜４５としては、例えば膜厚が３００ｎｍ〜５００ｎｍのシリコン酸化膜が用いられる。なお、第４層間絶縁膜４５として、ＳｉＯＮ膜又はシリコン窒化膜等を形成しても良い。第４層間絶縁膜４５を形成したら、その表面を例えばＣＭＰ法で平坦化する。
【００９３】
続いて、レジストマスクを用いて第４層間絶縁膜４５中にビアホール４６Ａ，４６Ｂを形成する。ビアホール４６Ａ，４６Ｂを形成する際には、キャパタ８１の上部電極８０を覆う水素バリア膜３１を露出させた後、５５０℃で酸素雰囲気中において熱処理を行う。これによって、ビアホール４６Ａ，４６Ｂの形成時に第１強誘電体膜２７中に生じた酸素欠損が回復される。この後、それぞれのビアホール４６Ａ，４６Ｂを介して強誘電体キャパシタ３７の上部電極３５に電気的に接続される導電性プラグ４７Ａ，４７Ｂが形成される。
【００９４】
次に、図１Ｏに示す断面構造を得るまでの工程について説明する。
ｐウェル３の中央の導電性プラグ１６Ｂの上にビアホール４８を形成する。ビアホール４８に導電性プラグ４９を形成する際には、ビアホール４８の表面にＴｉＮ膜を単層で密着層として形成するのが好ましい。なお、密着層は、Ｔｉ膜をスパッタにより形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成することで形成することも可能である。この場合、ＴｉＮ膜から炭素除去を行うため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、この実施の形態では、上部電極３５上にＩｒからなる水素バリア膜３１を形成しているので、上部電極３５が還元されることはない。
【００９５】
次に、図１Ｐに示す断面構造を得るまでの工程について説明する。
第４層間絶縁膜４５上に導電性プラグ４７Ａ，４７Ｂ，４９に対応して配線パターンを形成する。即ち、例えばスパッタ法により、膜厚が６０ｎｍのＴｉ膜と、膜厚が３０ｎｍのＴｉＮ膜と、膜厚が３６０ｎｍのＡｌＣｕ合金膜と、膜厚が５ｎｍのＴｉ膜と、膜厚が７０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜を形成する。
【００９６】
次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。この結果、積層膜からなる配線（第１金属配線層）５１Ａ，５１Ｂ，５１Ｃが形成される。これにより、導電性プラグ４７Ａ，４７Ｂを介して強誘電体キャパシタ３７の上部電極膜３５と配線５１Ａ，５１Ｂとが電気的に接続される。同様に、導電性プラグ１６Ｂ，４９を介してソース／ドレイン領域１１Ａと配線５１Ｃとが電気的に接続される。
その後、図示を省略するが層間絶縁膜を形成した後、導電性プラグの形成及び下から第２〜５層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成すると、強誘電体キャパシタを有する強誘電体メモリが完成する。
【００９７】
以上、説明したように、この実施の形態ではアモルファス又は微結晶の金属酸化膜である酸化導電膜２６を形成し、酸化導電膜２６をアニールした後、酸化導電膜２６を還元して第２の導電膜２６Ａにしてから第１強誘電体膜２７をＭＯＣＶＤ法により形成した。酸化導電膜２６をアニールによって均一な結晶にした後に還元して金属膜を形成することで、結晶粒の小さい第２の導電膜２６Ａが得られる。これによって、第１強誘電体膜２７が結晶粒の小さい第２の導電膜２６Ａ上に形成されるので、第１強誘電体膜２７を構成するＰＺＴのモフォロジが良好になる。このようにして強誘電体キャパシタ３７を製造すると、キャパシタ構造の下部電極３６及び強誘電体膜２７，２８の結晶性を向上できる。これによって、強誘電体膜２７，２８の面内分布が良くなってモフォロジが向上し、工程劣化を防止できる。その結果、高い反転電荷量を得られ、信頼性の高いキャパシタ構造を実現できる。また、リーク電流が低減され、信頼性の高い半導体装置が得られる。
【００９８】
特に、酸化導電膜２６を成膜温度が１０℃〜１００℃で、より好ましくは２５℃〜５０℃とすることで、ＩｒＯｘのアモルファス又は微結晶を確実に形成できる。さらに、酸化導電膜２６の成膜後の熱処理を１Ｐａから大気圧までの範囲の値で、且つ酸素２０流量％のＡｒ雰囲気にすれば、結晶サイズの小さい均一な金属膜を形成することが可能になり、その上に成膜するＰＺＴを所定の配向で、且つ良好なモフォロジにできる。
【００９９】
なお、従来でＭＯＣＶＤ法により強誘電体膜を成膜するときは６００℃以上の高温で成膜していたが、以下の課題が生じていた。即ち、ＰＺＴ膜の結晶性は非常に不安定になり、非常に不均一なモフォロジ（表面凹凸）が発生し、基板周辺の膜が白濁することがあった。これは、昇温時に下部電極膜が異常酸化するためであると考えられる。異常酸化により形成されるＩｒＯｘは、強誘電体膜の形成時にＭＯＣＶＤの溶媒であるＴＨＦ（ＴｅｔｒａＨｙｄｒｏＦｕｒａｎ ：Ｃ４Ｈ８Ｏ）液、又は酢酸ブチルによって還元されるが、このときに異相が出易くなる。この結果、その上に堆積される強誘電体膜の結晶性が悪くなる。この実施の形態に係る半導体装置の製造方法によれば、このような課題が解決され、信頼性の高い半導体装置が得られる。
【０１００】
（第２実施の形態）
本発明の第２実施の形態について図１０を参照して詳細に説明する。なお、第１実施の形態と同じ構成要素には同じ符号を付し、重複する説明は省略する。
本実施の形態に係る半導体装置は、スタック構造を有する半導体記憶装置（強誘電体メモリ）である。ビアホールを利用して導電性プラグ２１Ａ，２１Ｂを形成した際、導電性プラグ２１Ａ，２１Ｂの表面と周囲の第２層間絶縁膜１９の両方を完全に平坦にするは困難である。一般的には、導電性プラグ２１Ａ，２１Ｂの上面の高さが第２層間絶縁膜１９の上面の高さより低くなり、第２層間絶縁膜１９のうち導電性プラグ２１Ａ，２１Ｂの上にリセスが形成される。このリセスの深さは２０ｎｍ〜５０ｎｍであり、典型的には約５０nm程度である。このリセスは、下部電極及び強誘電体膜の配向に影響を与える。
【０１０１】
そこで、この実施の形態では、シリコン基板１上の第２層間絶縁膜１９の表面をアンモニア（ＮＨ３）プラズマで処理し、第２層間絶縁膜１９の表面の酸素原子にＮＨ基を結合させる。これにより、第２層間絶縁膜１９上にＴｉ原子がさらに堆積されても、堆積したＴｉ原子は酸素原子に捕獲されてしまうことがなく、第２層間絶縁膜１９の表面を自在に移動できるようになる。この結果、第２層間絶縁膜１９上に（００２）配向に自己組織化されたＴｉ膜が形成される。
【０１０２】
そのアンモニアプラズマ処理は、例えばシリコン基板１に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を使いて実施する。処理条件は、例えば、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、４００℃の基板温度に保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより実行する。
【０１０３】
次に、シリコン基板１とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中で、０．１５ＰａのＡｒ雰囲気、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを３５秒間供給する。これによって、強い（００２）配向のＴｉ膜が約１００ｎｍの厚さに形成される。
この後、ＲＴＡで窒素の雰囲気中、６５０℃の基板温度で６０秒の熱処理を行うと、（１１１）配向のＴｉＮからなる導電性の下地膜２３Ａが得られる。下地膜２３Ａの厚さは１００ｎｍ〜３００ｎｍであることが好ましく、この実施の形態では約１００ｎｍとした。なお、下地膜２３Ａは窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを形成しても良い。
【０１０４】
導電性プラグ１６Ａ，１６Ｂのリセスの影響によって、下地膜２３Ａの上面には凹部が形成されるので、ＣＭＰ法で下地膜２３Ａの上面を研磨して平坦化することで凹部を除去する。ＣＭＰで使用されるスラリは特に限定されないが、例えば、キャボット・マイクロエレクトロニクス社製のＳＳＷ２０００を使用できる。ところで、ＣＭＰ後の下地膜２３Ａの厚さは、研磨誤差に起因して、シリコン基板１の面内や、複数のシリコン基板１間でばらつきが生じる。そのようなばらつきを考慮して研磨時間を制御すれば、ＣＭＰ後の下地膜２３Ａの厚さの目標値を５０ｎｍ〜１００ｎｍ、より好ましくは５０ｎｍにできる。
【０１０５】
ところで、下地膜２３Ａに対してＣＭＰを行った後では、下地膜２３Ａの上面付近の結晶が研磨によって歪んだ状態になっている。このように結晶に歪を有する下地膜２３Ａの上方に強誘電体キャパシタ３７を形成すると、その歪みの影響が下部電極３６に及んで下部電極膜２５の結晶性が劣化し、下地導電膜２３の上の強誘電体膜２７，２８の特性が劣化することがある。このような不都合を回避するために、下地膜２３Ａの上面を前記したＮＨ３プラズマに曝すことで、下地膜２３Ａの結晶の歪みを解消させ、これ以降に堆積させる膜に影響を与えないようにする。
【０１０６】
そして、下地膜２３Ａの上に、結晶性を向上させた導電性膜Ｔｉを形成し、窒素の雰囲気中で熱処理して窒化させ、下地導電膜２３を形成する。
その後のプロセスは、第１実施の形態と同様である。即ち、酸素拡散バリア膜２４、下部電極膜２５及び酸化導電膜２６を形成し、酸素とＡｒガスの混合ガス雰囲気中で急速熱処理（ＲＴＡ）する。その後、第１強誘電体膜２７をＭＯＣＶＤ法で形成するときに酸化導電膜２６を還元して第２の導電膜２６Ａを形成する。さらに、第２強誘電体膜２８と上部電極膜２９，３０、水素バリア膜３１を順番に形成してからハードマスクを使ってパターニングし、強誘電体キャパシタ３７を形成する。さらに、その上に配線を形成する。
【０１０７】
この実施の形態に係る製造方法では、アモルファス又は微結晶の酸化導電膜２６をＲＴＡ処理により結晶化してから第１強誘電体膜２７を形成するようにしたにしたので、第１実施の形態と同様の効果が得られる。特に、導電性プラグ１６Ａ，１６Ｂの形成時に生じるリセスが強誘電体キャパシタ３７に与える影響を低減できるので、信頼性の高い半導体装置が得られる。
【０１０８】
なお、図１１に示すように、下地膜２３Ａを形成したら、ＣＭＰ法で研磨して第２層間絶縁膜１９の上面から除去し、導電性プラグ２１Ａ，２１Ｂの上のみ残しても良い。
【０１０９】
また、図１２に示すように、この実施の形態に係る強誘電体メモリ（半導体装置）及びその製造方法では、導電性プラグの形成工程を１回だけ実施しても良い。即ち、第１層間絶縁膜１４に導電性プラグ１６Ａ，１６Ｂを形成したら、導電性プラグ１６Ａ，１６Ｂに直接に電気的に接続されるように強誘電体キャパシタ３７を形成する。さらに、第３層間絶縁膜４３を形成した後、強誘電体キャパシタ３７に連通する開口５２を形成し、配線５１Ａ，５１Ｂを形成する。さらに、強誘電体キャパシタ３７に接続されない導電性プラグ１６Ａの上にコンタクトホールを形成し、その中に導電性プラグ４９を形成する。
【０１１０】
（第３実施の形態）
本発明の第３実施の形態について図面を参照して詳細に説明する。なお、第１及び第２実施の形態と同じ構成要素には同じ符号を付し、重複する説明は省略する。
この実施の形態は、プレーナ構造のキャパシタを有する半導体装置及びその製造方法に関する。
【０１１１】
まず、図１３Ａに示す断面構造を得るまでの工程について説明する。
シリコン基板１の表面に素子分離絶縁膜２によってメモリ領域内の活性領域同士、即ちｐウェル３同士を区画し、トランジスタＴ１，Ｔ２を形成する。さらに、各ソース／ドレイン領域１１Ａ，１１Ｂの位置に対応して第１層間絶縁膜１４に図示を省略する導電性プラグ１６Ａと、導電性プラグ１６Ｂ，１６Ｃを形成する。ここまでの工程の詳細は、第１実施の形態と同様である。
【０１１２】
次に、第１層間絶縁膜１４上及び導電性プラグ１６Ａ〜１６Ｃ上に、第１酸化防止膜１８及び第２層間絶縁膜１９を形成する。第２層間絶縁膜１９は、例えば、ＳｉＯＮ膜を約１００ｎｍの膜厚に形成し、さらにＴＥＯＳを使用するプラズマＣＶＤ方によりシリコン酸化膜を約１３０ｎｍの膜厚で堆積させた構成を有する。
【０１１３】
第２層間絶縁膜８１の上には、下部電極密着膜８２としてＡｌ２Ｏ３膜をスパッタ法で２０ｎｍ程度の厚さに形成する。その後、ＲＴＡにより６５０℃の酸素雰囲気中で下部電極密着膜８２を酸化させる。
【０１１４】
下部電極密着膜８２の上に、第１の金属膜である下部電極膜８３（下部導電膜）を形成する。下部電極膜８３には、例えば、スパッタ法で形成したＩｒ膜が用いられ、その厚さは約１５０ｎｍとする。なお、下部電極膜８３は、Ｉｒ膜の代わりにＰｔ膜、Ｒｕ膜、ＲｕＯ２膜、ＳｒＲｕＯ３膜のいずれかの単層膜、或いはこれらの積層膜でも良い。この後、下部電極膜８３をＲＴＡ処理する。熱処理条件は、第１実施の形態と同様であり、例えばＡｒ雰囲気中６５０℃〜７５０℃、６０秒間とする。これにより、各層の密着性が向上する。
【０１１５】
さらに、下部電極膜８３の上に酸化導電膜２６として、貴金属酸化膜、例えば、ＩｒＯｘからアモルファス又は均一な微結晶の膜を５ｎｍ〜５０ｎｍ、好ましくは１０ｎｍ〜４０ｎｍの厚さに形成する。成膜条件は、例えば、Ａｒと酸素の混合雰囲気中、０．１１Ｐａの圧力、２０℃〜３００℃の基板温度で、１ｋＷのスパッタパワーに設定する。そして、酸化導電膜２６の形成後に、ＲＴＡによって結晶化する。ＲＴＡの条件は、第１実施の形態と同様である。ＲＴＡによって、酸化導電膜２６が均一で、且つ微細な結晶になる。
【０１１６】
次に、図１３Ｂに示す断面構造を得るまでの工程について説明する。
酸化導電膜２６上に第１強誘電体膜２７としてＰＺＴ膜をＭＯＣＶＤ法により形成する。この実施の形態では、最初にＭＯＣＶＤ法によって初期層２７Ａ及びコア層２７Ｂを形成した後、スパッタ法によって表層部２７Ｃを形成する。成膜条件は、第１実施の形態と同様である。初期層２７Ａの形成時に原料ガスに含まれる溶媒成分によって酸化導電膜２６が還元されて第２の導電膜２６Ａに改質される。第２の導電膜２６Ａは、その下層の下部電極膜８３のＩｒ膜の配向性に合わせてＩｒ（１１１）面に優先的に配向する。これにより、１強誘電体膜２７のＰＺＴは、下地となる第２の導電膜２６Ａの結晶配向に合わせて（１１１）面が優先的に配向される。
【０１１７】
次に、図１３Ｃに示す断面構造を得るまでの工程について説明する。
まず、第１実施形態と同様に、第１強誘電体膜２７の全面に、アモルファス状の第２強誘電体膜２８を形成する。さらに第２強誘電体膜２８上に、第１上部電極膜２９、第２上部電極膜３０、水素バリア膜３１、ハードマスクとして用いる第１のマスク材料層３２及び第２のマスク材料層３３を順次形成する。
【０１１８】
第１上部電極膜２９として酸化イリジウム膜を順に形成する。さらに、第２上部電極膜３０として例えばＩｒ等の貴金属膜を形成する。第１のマスク材料層３２として、スパッタ法によりＴｉＮ膜を形成する。また、第２のマスク材料層３３としてＣＶＤ法によりＳｉＯ２膜を形成する。
その後に、第２のマスク材料層３３上に、上部電極形状のレジストパターン（不図示）を形成する。さらに、レジストパターンをマスクにして、第１、第２のマスク材料層３２、３３をエッチングする。
【０１１９】
そして、レジストパターンの下に残された第１のマスク材料層３２及び第２のマスク材料層３３をハードマスクにしてＨＢｒ、Ｏ２、Ａｒ、及びＣ４Ｆ８の混合ガスをエッチングガスとしてプラズマエッチングする。
これにより、図１３Ｄに示すように、上部電極膜２９，３０がパターニングされてキャパシタ用の上部電極８５が形成される。エッチング後、第１、第２のマスク材料層３２、３３を除去する。
【０１２０】
さらに、レジスト除去したシリコン基板１を酸素含有雰囲気中で熱処理する。熱処理の温度は６００〜７００℃とする。本実施の形態では、その一例として６５０℃で４０分間熱処理を行った。この熱処理は、プロセス中に強誘電体膜２７，２８が受けたダメージを回復させるもので、このようなアニールは回復アニールとも呼ばれる。
【０１２１】
次に、図１３Ｅに示す断面構造を得るまでの工程について説明する。
パターニングされたフォトレジストパターンをマスク（不図示）に使用して強誘電体膜２７，２８をエッチングによりストライプ状にパターニングする。強誘電体膜２７，２８は、複数の上部電極８５の下を通る長方形の平面形状を有している。次いで、酸素雰囲気で例えば３００℃〜４００℃、３０分間〜１２０分間、熱処理を行う。
【０１２２】
この後、水素バリア膜３１、上部電極８５、強誘電体膜２７，２８、及びに第２の導電膜２６Ａ上に第１保護膜４１としてＡｌ２Ｏ３膜を例えばスパッタ法又はＣＶＤ法、或いはＡＬＤ法により形成する。
【０１２３】
さらに、図１３Ｆに示す断面構造を得るまでの工程について説明する。
第１保護膜３０の全面にフォトレジスト膜を例えばスピンコート法によって形成する。フォトリソグラフィ法でフォトレジスト膜を所定の平面形状、即ち強誘電体キャパシタの下部電極の平面形状にパターニングする。
続いて、フォトレジスト膜をマスクにして第１保護膜４１及び第２の導電膜２６Ａ、下部電極膜８３及び下部電極密着膜８２をエッチングして下部電極８６を形成する。下部電極８６の平面形状は、略長方形であり、その端部は強誘電体膜２７，２８からはみ出す大きさである。このようにしてパターニングされた上部電極８５、強誘電体膜２７，２８及び下部電極８６によって、強誘電体キャパシタ８７が形成される。
【０１２４】
さらに、強誘電体キャパシタ８７及び第２層間絶縁膜１９の上面に第２保護膜４２を例えばスパッタ法又はＣＶＤ法、或いはＡＬＤ法によりＡｌ２Ｏ３膜を形成する。第２保護膜４２を形成した後、例えば５００℃〜７００℃の酸素雰囲気にて、３０分間〜１２０分間の熱処理を行う。この結果、強誘電体膜２７，２８に酸素が供給され、強誘電体キャパシタ８７の電気的特性が回復する。
【０１２５】
次に、図１３Ｇに示す断面構造を得るまでの工程について説明する。
第２保護膜４２の全面に第３層間絶縁膜４３として、例えばＴＥＯＳを用いるプラズマＣＶＤ法により膜厚が１４００ｎｍのシリコン酸化物を形成する。この後、例えばＣＭＰ法により、第３層間絶縁膜４３の表面を平坦化する。
【０１２６】
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、第３層間絶縁膜４３中の水分が除去されると共に、第３層間絶縁膜４３の膜質が変化して膜中に水分が入り難くなる。この熱処理によって、第３層間絶縁膜４３の表面が窒化されてＳｉＯＮ膜が形成される。
【０１２７】
さらに、第３層間絶縁膜４３の全面に、第３保護膜４４を形成する。第３保護膜４４は、例えばスパッタ法又はＣＶＤ法で成膜した膜厚２０ｎｍ〜５０ｎｍのＡｌ２Ｏ３膜からなる。さらに、第３保護膜４４上の全面に、第４層間絶縁膜４５として例えば膜厚が３００ｎｍのシリコン酸化物をＴＥＯＳを用いるプラズマＣＶＤ法で形成する。
【０１２８】
第４層間絶縁膜４５の上面に図示を省略するフォトレジスト膜を形成し、フォトレジスト膜をマスクにしてエッチングし、第３保護膜４４、第３層間絶縁膜４３、第２保護膜４２を経て強誘電体キャパシタ８７の上部電極８５まで達するビアホール９１を形成する。同様に、第４層間絶縁膜４５上に形成したフォトレジスト膜を用いてエッチングし、強誘電体キャパシタ８７の下部電極８６まで達するビアホール９２を形成する。
【０１２９】
次いで、例えば４００℃〜６００℃の酸素雰囲気で、３０分間〜１２０分間の熱処理を行う。この結果、強誘電体膜２７，２８に酸素が供給され、強誘電体キャパシタ８７の電気的特性が回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行っても良い。オゾン雰囲気中で熱処理を行った場合にも、強誘電体膜２７，２８に酸素が供給されて強誘電体キャパシタ８７の電気的特性が回復する。
【０１３０】
次いで、第３及び第４層間絶縁膜４３，４５、第２及び第３保護膜４２，４４、第２層間絶縁膜１９を貫通し、導電性プラグ１６Ａ〜１６Ｃまで達するビアホール９３Ａ，９３Ｂをフォトリソグラフィ及びエッチングを用いて形成する。
【０１３１】
次に、図１３Ｈに示す断面構造を得るまでの工程について説明する。
ビアホール９１内に例えば膜厚が２０ｎｍのＴｉ膜と、膜厚が５０ｎｍのＴｉＮ膜と順番に例えばスパッタ法により形成する。これらのＴｉ膜及びＴｉＮ膜によって、第２コンタクトホール９１に密着膜９４Ａが形成される。さらに、密着膜９４Ａ上にＷ膜９４ＢをＣＶＤ法により成長させ、Ｗ膜９４Ｂでビアホール９１を埋める導電性プラグ９５を形成する。同様にして、ビアホール９２に導電性プラグ９６、ビアホール９３Ａ，９３Ｂに導電性プラグ９７Ａ，９７Ｂを形成する。
【０１３２】
そして、導電性プラグ９５〜９７の上に、第１層目の金属配線層を形成する。これにより、導電体プラグ９５を介して上部電極８５に電気的に接続される配線５１Ｂと、導電体プラグ９６を介して下部電極８６に電気的に接続される配線５１Ｂと、導電体プラグ９７Ａ，９７Ｂを介してソース／ドレイン領域１１Ａ，１１Ｂに電気的に接続される配線５１Ａとが形成される。
【０１３３】
以上、説明したように、この実施の形態に係る半導体装置の製造方法は、下部電極膜２５を形成した後、アモルファス又は微結晶からなる金属酸化膜である酸化導電膜２６を形成し、ＲＴＡにより結晶化するようにした。そして、第１の強誘電体膜２７の初期層を形成する際に酸素含有率を不足させて酸化導電膜２６を還元するようにした。
これにより、酸化導電膜２６を還元したときに微小な結晶の第２導電膜２６Ａが得られるようになる。従って、第１強誘電体膜２７のコア層２７ＢをＭＯＣＶＤ法により形成するときにＰＺＴ膜のモフォロジを改善できる。このため、プレーナ構造のキャパシタを有する半導体装置の製造方法において、第１実施の形態と同様の効果が得られる。
【０１３４】
なお、強誘電体膜としては、例えば、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ（タンタル酸ビスマスストロンチウム）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）並びにＢｉ系層状化合物などの一般式ＡＢＯ３で表される材料からなる膜が挙げられる。
【０１３５】
以下に、本発明の実施形態について付記する。
（付記１）基板の上方に第１の金属からなる第１の膜を形成する工程と、前記第１の膜上に、金属酸化物からなるアモルファス、微結晶のいずれかの第２の膜を形成する工程と、前記第２の膜を熱処理する工程と、前記第２の膜を熱処理した後に、第２の膜を還元する工程と、前記第２の膜上に強誘電体からなる第３の膜を形成する工程と、前記第３の膜上に第２の金属からなる第４の膜を形成する工程と、有することを特徴とする半導体装置の製造方法。
（付記２）付記１に記載の半導体装置の製造方法において、前記第２の膜の加熱処理は大気圧下で行うことを特徴とする半導体装置の製造方法。
（付記３）付記１又は付記２に記載の半導体装置の製造方法において、前記第２の膜の前記熱処理は、急速熱アニールであることを特徴とする半導体装置の製造方法。
（付記４）付記１乃至付記３のいずれか１つに記載の半導体装置の製造方法において、前記第２の膜の前記熱処理は、酸素を含む雰囲気で行われることを特徴とする半導体装置の製造方法。
（付記５）付記１乃至付記４のいずれか１つに記載の半導体装置の製造方法において、前記第２の膜の厚さは、１０ｎｍ乃至４０ｎｍであることを特徴とする半導体装置の製造方法。
（付記６）付記１乃至付記５のいずれか１つに記載の半導体装置の製造方法において、前記第２の膜は、１０℃乃至１００℃の温度下で形成されることを特徴とする半導体装置の製造方法。
（付記７）付記１乃至付記６のいずれか１つに記載の半導体装置の製造方法において、前記第２の膜は、前記第３の原料ガスに含まれる溶媒成分により還元されることを特徴とする半導体装置の製造方法。
（付記８）付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法において、前記金属酸化物は、前記第１の金属の酸化物であることを特徴とする半導体装置の製造方法。
（付記９）付記１乃至付記８のいずれか１つに記載の半導体装置の製造方法において、前記第１の金属は、イリジウム、ルテニウム、ロジウム及びパラジウムのうちのいずれかであることを特徴とする半導体装置の製造方法。
（付記１０）  付記１乃至付記９に記載の半導体装置の製造方法において、前記第２の膜を熱処理する雰囲気内の酸素の含有量は０．１流量％以上１００流量％以下であることを特徴とする半導体装置の製造方法。
（付記１１）付記１乃至付記１０のいずれか１つに記載の半導体装置の製造方法において、前記第２の膜の熱処理温度は６００℃以上、７５０℃以下であることを特徴とする半導体装置の製造方法。
（付記１２）付記１乃至付記１１のいずれか１つに記載の半導体装置の製造方法において、前記第２の膜の熱処理は前記大気圧以下で１Ｐａ以上であることを特徴とする半導体装置の製造方法。
（付記１３）付記１乃至付記１２のいずれか１つに記載の半導体装置の製造方法において、前記第１の膜の形成後であって前記第２の膜を形成する前に、不活性ガス雰囲気で前記第１の膜を熱処理することを特徴とする半導体装置の製造方法。
（付記１４）付記１３に記載の半導体装置の製造方法において、前記第１の膜を６００℃以上、且つ７５０℃以下の温度で熱処理することを特徴とする半導体装置の製造方法。
（付記１５）付記１乃至付記１４のいずれか１つに記載の半導体装置の製造方法において、前記第３の膜の初期層を気相成長する期間に前記第２の膜を還元することを特徴とする半導体装置の製造方法。
（付記１６）付記１５に記載の半導体装置の製造方法において、前記強誘電体膜の形成は、前記初期層上に成膜レート及び膜厚が前記初期層に比べて高いコア層をＣＶＤ法により形成する工程を含むことを特徴とする半導体装置の製造方法。
（付記１７）付記１５又は付記１６に記載の半導体装置の製造方法において、前記初期層は、２．５ｎｍ〜１０ｎｍの膜厚に形成することを特徴とする半導体装置の製造方法。
（付記１８）付記１乃至付記１７のいずれか１つに記載の半導体装置の製造方法において、前記強誘電体膜は、前記第２の膜の結晶配向と同じ結晶配向の膜を形成する工程であることを特徴とする半導体装置の製造方法。
（付記１９）付記１乃至付記１８のいずれか１つに記載の半導体装置の製造方法において、前記強誘電体膜は、形成雰囲気中に導入する酸素ガスの比率を変化させながら形成されることを特徴とする半導体装置の製造方法。
（付記２０）付記１乃至付記１８のいずれか１つに記載の半導体装置の製造方法において、前記第３の膜は、ペロブスカイト構造又はビスマス層状構造を有する強誘電体材料からなる膜であることを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１３６】
【図１Ａ】図１Ａは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１Ｊ】図１Ｊは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１Ｌ】図１Ｌは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１２）である。
【図１Ｍ】図１Ｍは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１３）である。
【図１Ｎ】図１Ｎは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１４）である。
【図１Ｏ】図１Ｍは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１５）である。
【図１Ｐ】図１Ｎは、本発明の第１実施の形態に係る半導体装置の製造工程を示す断面図（その１６）である。
【図２】図２は、ＡｒとＯ２の流量制御を示すタイミングチャートである。
【図３】図３は、酸化導電膜を還元した後にＸ線回折を行った図である。
【図４Ａ】図４Ａは、酸化導電膜のＸ線回折結果を示す図である。
【図４Ｂ】図４Ｂは、熱処理前と熱処理後の酸化導電膜のＸ線回折結果を示す図である。
【図５Ａ】図５Ａは、酸化導電膜の成膜温度が第１強誘電体膜の（１００）面の結晶性に与える影響を調べたグラフである。
【図５Ｂ】図５Ｂは、酸化導電膜の成膜温度が第１強誘電体膜の（１１１）面の結晶性に与える影響を調べたグラフである。
【図６Ａ】図６Ａは、下部電極膜及び酸化導電膜の熱処理条件がＰＺＴの（１００）面の結晶性に与える影響についてＸ線回折を用いて調査した結果を示すグラフである。
【図６Ｂ】図６Ｂは、下部電極膜及び酸化導電膜の熱処理条件がＰＺＴの（１０１）面の結晶性に与える影響についてＸ線回折を用いて調査した結果を示すグラフである。
【図６Ｃ】図６Ｃは、下部電極膜及び酸化導電膜の熱処理条件がＰＺＴの（１１１）面の結晶性に与える影響についてＸ線回折を用いて調査した結果を示すグラフである。
【図６Ｄ】図６Ｄは、下部電極膜及び酸化導電膜の熱処理条件がＰＺＴの（２２２）面の配向率に与える影響についてＸ線回折を用いて調査した結果を示すグラフである。
【図６Ｅ】図６Ｅは、下部電極膜及び酸化導電膜の熱処理条件によるＰＺＴの（１１１）面のＸ線回折ピークの半値幅の変化を調べたグラフである。
【図６Ｆ】図６Ｆは、下部電極膜及び酸化導電膜の熱処理条件によるＰＺＴの表面の突起数の変化を調べたグラフである。
【図７Ａ】図７Ａは、本実施の形態で形成したＰＺＴの表面のＳＥＭ像を示す図である。
【図７Ｂ】図７Ｂは、比較例としてレファレンス方法で形成したＰＺＴの表面のＳＥＭ像を示す図である。
【図８】図８は、本実施の形態とレファレンス方法とをそれぞれ複数回実施して計測したＰＺＴの表面の突起数を示すグラフである。
【図９Ａ】図９Ａは、本実施の形態とレファレンス方法とをそれぞれ複数回実施してＰＺＴ膜の結晶方位を比較したグラフである。
【図９Ｂ】図９Ｂは、本実施の形態とレファレンス方法とをそれぞれ複数回実施してＰＺＴ膜の結晶方位を比較したグラフである。
【図９Ｃ】図９Ｃは、本実施の形態とレファレンス方法とをそれぞれ複数回実施してＰＺＴ膜の（２２２）面の配向率を比較したグラフである。
【図１０】図１０は、第２実施の形態に係る半導体装置の製造工程を説明する断面図である。
【図１１】図１１は、第２実施の形態の変形例に係る半導体装置の製造工程を説明する断面図である。
【図１２】図１２は、第２実施の形態の変形例に係る半導体装置の製造工程を説明する断面図である。
【図１３Ａ】図１３Ａは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１３Ｂ】図１３Ｂは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１３Ｃ】図１３Ｃは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１３Ｄ】図１３Ｄは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１３Ｅ】図１３Ｅは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１３Ｆ】図１３Ｆは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１３Ｇ】図１３Ｇは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１３Ｈ】図１３Ｈは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【符号の説明】
【０１３７】
１      シリコン基板
２５      下部電極膜（第１の膜）
２６      酸化導電膜（第２の膜）
２６Ａ      第２の導電膜
２７      第１強誘電体膜（第３の膜）
２７Ａ  初期層
２７Ｂ  コア層
２９      上部電極膜（第４の膜）
３７      強誘電体キャパシタ
【図１Ａ】
2010056275.tif 000003
【図１Ｂ】
2010056275.tif 000004
【図１Ｃ】
2010056275.tif 000005
【図１Ｄ】
2010056275.tif 000006
【図１Ｅ】
2010056275.tif 000007
【図１Ｆ】
2010056275.tif 000008
【図１Ｇ】
2010056275.tif 000009
【図１Ｈ】
2010056275.tif 000010
【図１Ｉ】
2010056275.tif 000011
【図１Ｊ】
2010056275.tif 000012
【図１Ｋ】
2010056275.tif 000013
【図１Ｌ】
2010056275.tif 000014
【図１Ｍ】
2010056275.tif 000015
【図１Ｎ】
2010056275.tif 000016
【図１Ｏ】
2010056275.tif 000017
【図１Ｐ】
2010056275.tif 000018
【図２】
2010056275.tif 000019
【図３】
2010056275.tif 000020
【図４Ａ】
2010056275.tif 000021
【図４Ｂ】
2010056275.tif 000022
【図５Ａ】
2010056275.tif 000023
【図５Ｂ】
2010056275.tif 000024
【図６Ａ】
2010056275.tif 000025
【図６Ｂ】
2010056275.tif 000026
【図６Ｃ】
2010056275.tif 000027
【図６Ｄ】
2010056275.tif 000028
【図６Ｅ】
2010056275.tif 000029
【図６Ｆ】
2010056275.tif 000030
【図７Ａ】
2010056275.tif 000031
【図７Ｂ】
2010056275.tif 000032
【図８】
2010056275.tif 000033
【図９Ａ】
2010056275.tif 000034
【図９Ｂ】
2010056275.tif 000035
【図９Ｃ】
2010056275.tif 000036
【図１０】
2010056275.tif 000037
【図１１】
2010056275.tif 000038
【図１２】
2010056275.tif 000039
【図１３Ａ】
2010056275.tif 000040
【図１３Ｂ】
2010056275.tif 000041
【図１３Ｃ】
2010056275.tif 000042
【図１３Ｄ】
2010056275.tif 000043
【図１３Ｅ】
2010056275.tif 000044
【図１３Ｆ】
2010056275.tif 000045
【図１３Ｇ】
2010056275.tif 000046
【図１３Ｈ】
2010056275.tif 000047