(57)【要約】【課題】製造歩留まりの高いアレイ基板及びアレイ基板の製造方法を提供する。【解決手段】アレイ基板１は、チャネル層１９と、ゲート絶縁膜２１と、ゲート配線と、ゲート電極２３と、層間絶縁膜２５と、非晶質シリコン層２７ａと、データ配線と、を備えている。データ配線は、非晶質シリコン層２７ａに積層され、金属で形成され、ゲート絶縁膜２１及び層間絶縁膜２５に形成されたコンタクトホールｈ１を介してチャネル層１９に接続されている。【選択図】      図５
2010117499.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、シリコンを主成分とするチャネル層と、
前記基板及びチャネル層上に成膜されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート配線と、
前記ゲート配線の一部を延出して前記ゲート絶縁膜上に形成され、前記チャネル層上に重ねられたゲート電極と、
前記ゲート絶縁膜、ゲート配線及びゲート電極上に成膜された層間絶縁膜と、
前記層間絶縁膜上に形成された非晶質シリコン層と、
前記非晶質シリコン層に積層され、金属で形成され、前記ゲート絶縁膜及び層間絶縁膜に形成されたコンタクトホールを介して前記チャネル層に接続されたデータ配線と、を備えているアレイ基板。
【請求項２】
前記非晶質シリコン層は、前記ゲート絶縁膜及び層間絶縁膜のコンタクトホールに重なって開口し、前記ゲート絶縁膜及び層間絶縁膜とともに前記コンタクトホールを形成している請求項１に記載のアレイ基板。
【請求項３】
前記コンタクトホールは、前記ゲート絶縁膜、層間絶縁膜及び非晶質シリコン層に一体に形成されている請求項２に記載のアレイ基板。
【請求項４】
前記非晶質シリコン層及びデータ配線は、同一にパターニングされている請求項１に記載のアレイ基板。
【請求項５】
前記非晶質シリコン層の膜厚は、１０ｎｍ以上２００ｎｍ以下である請求項１に記載のアレイ基板。
【請求項６】
前記非晶質シリコン層は、３属又は５属の不純物をイオンドーピングして形成されている請求項１に記載のアレイ基板。
【請求項７】
基板上に、シリコンを主成分とするチャネル層を形成し、
前記基板及びチャネル層上に、ゲート絶縁膜を成膜し、
前記ゲート絶縁膜上に、ゲート配線及びゲート配線の一部を延出して前記チャネル層上に重なったゲート電極を形成し、
前記ゲート絶縁膜、ゲート配線及びゲート電極上に、層間絶縁膜を成膜し、
前記層間絶縁膜上に、非晶質シリコン膜を成膜し、
前記チャネル層に重なった前記ゲート絶縁膜、層間絶縁膜及び非晶質シリコン膜に、コンタクトホールを形成し、前記チャネル層を露出させ、
前記非晶質シリコン膜上に、金属膜を成膜し、
前記非晶質シリコン膜及び金属膜をパターニングし、前記層間絶縁膜上に形成された非晶質シリコン層、及び前記非晶質シリコン層に積層され金属で形成され前記コンタクトホールを介して前記チャネル層に接続されたデータ配線を形成するアレイ基板の製造方法。
【請求項８】
前記コンタクトホールを形成する際、ＣＦ４ガス、ＳＦ６ガス、Ｃ２ＨＦ５ガス又はＣ４Ｆ８ガスを主成分としたガスを用い、前記ゲート絶縁膜、層間絶縁膜及び非晶質シリコン膜に反応性イオンエッチングを施す請求項７に記載のアレイ基板の製造方法。
【請求項９】
前記データ配線を形成する際、塩素ガスを主成分としたガスを用い、前記金属膜に反応性イオンエッチングを施す請求項７に記載のアレイ基板の製造方法。
【請求項１０】
前記非晶質シリコン層及びデータ配線を形成する際、薬液を用い、前記金属膜にウエットエッチングを施し、前記データ配線を形成した後、前記非晶質シリコン膜にドライエッチングを施し、前記非晶質シリコン層を形成する請求項１０に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アレイ基板及びアレイ基板の製造方法に関する。
【背景技術】
【０００２】
一般に、画像表示装置として、液晶表示装置や有機ＥＬ表示装置等が用いられている。例えば、液晶表示装置は、薄型、軽量、低消費電力の特徴を活かして、携帯電話、スマートフォン、ＰＤＡ、パーソナルコンピュータ用のディスプレイ等に利用されている。従来、駆動回路は、外付けによりアレイ基板に搭載されていた。しかし、近年、画素スイッチング用のＴＦＴ（薄膜トランジスタ）をアレイ基板に形成する際、アレイ基板に駆動回路用のＴＦＴを集積して形成し、アレイ基板に駆動回路を作りこむ技術が開発されている。これにより、液晶表示装置の製造原価や重量、厚さを低減させることができる。
【０００３】
ＴＦＴの構造としては、非晶質シリコンＴＦＴで一般的なボトムゲート・逆スタガ型、単結晶シリコンＭＯＳＦＥＴで一般的なトップゲート・コプレーナ型に大別される（例えば、特許文献１参照）。トップゲート・コプレーナ型は、ボトムゲート・逆スタガ型に比べＴＦＴ性能に優れる場合が多く、主流となっている。
【０００４】
ＴＦＴの構造にトップゲート・コプレーナ型を用いた場合、半導体層を島状にエッチング加工し、それを覆うようにゲート絶縁膜としてのＳｉＯ２をＣＶＤ（Chemical Vapor Deposition）で成膜し、次いで、ゲート電極を形成するのが一般的である。
【０００５】
さらに、ゲート電極を形成後、ソース・ドレイン領域、ＬＤＤ（Lightly Doped Drain）領域のキャリア濃度調整のため、Ｐ（リン）又はＢ（ボロン）といった不純物を、ゲート絶縁膜であるＳｉＯ２を通過させて、下層にある半導体層にイオン注入する。
【０００６】
駆動回路としては、消費電力の観点から、ｎ−ｃｈ．ＴＦＴ、ｐ−ｃｈ．ＴＦＴの双方を備えるＣＭＯＳ回路を採用することが有利である。  
この後、層間絶縁膜を形成、コンタクトホールを開口してソース・ドレイン領域を露出させ、これに電気的接続させたデータ配線を形成する。
【特許文献１】特開平７−２２５３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
最近は、内臓する駆動回路の機能アップ、液晶表示装置の高精細化のあめ、ＴＦＴに対する高性能化の要求が強まっており、ＴＦＴの微細化、ゲート絶縁膜の薄型化が進んでいる。これに伴い製造工程で発生する僅かな静電気による帯電で絶縁破壊やＴＦＴ特性劣化等が起こり、動作不良を引き起こす恐れが高まっている。
【０００８】
一方、表示品質の観点では、液晶表示装置には高いコントラストの要求が強まっており、ゲート配線、データ配線等、アレイ基板を構成する金属配線による乱反射光がコントラスト低下要因として無視できなくなってきた。特に、低抵抗配線に必須なＡｌ（アルミニウム）又はＡｌ合金材料は光の反射率が高く、影響度が大きい。  
この発明は以上の点に鑑みなされたもので、その目的は、製造歩留まりの高いアレイ基板及びアレイ基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の態様に係るアレイ基板は、
基板上に形成され、シリコンを主成分とするチャネル層と、
前記基板及びチャネル層上に成膜されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート配線と、
前記ゲート配線の一部を延出して前記ゲート絶縁膜上に形成され、前記チャネル層上に重ねられたゲート電極と、
前記ゲート絶縁膜、ゲート配線及びゲート電極上に成膜された層間絶縁膜と、
前記層間絶縁膜上に形成された非晶質シリコン層及び前記非晶質シリコン層に積層された金属層を含み、前記層間絶縁膜に形成されたコンタクトホールを介して前記チャネル層に接続されたデータ配線と、を備えている。
【００１０】
また、本発明の他の態様に係るアレイ基板の製造方法は、
基板上に、シリコンを主成分とするチャネル層を形成し、
前記基板及びチャネル層上に、ゲート絶縁膜を成膜し、
前記ゲート絶縁膜上に、ゲート配線及びゲート配線の一部を延出して前記チャネル層上に重なったゲート電極を形成し、
前記ゲート絶縁膜、ゲート配線及びゲート電極上に、層間絶縁膜を成膜し、
前記層間絶縁膜上に、非晶質シリコン膜を成膜し、
前記チャネル層に重なった前記層間絶縁膜及び非晶質シリコン膜に、それぞれコンタクトホールを形成し、前記チャネル層を露出させ、
前記非晶質シリコン膜上に、金属膜を成膜し、
前記非晶質シリコン膜及び金属膜をパターニングし、前記層間絶縁膜上に形成された非晶質シリコン層、及び前記非晶質シリコン層に積層され前記コンタクトホールを介して前記チャネル層に接続された金属層を含んだデータ配線を形成する。
【発明の効果】
【００１１】
この発明によれば、製造歩留まりの高いアレイ基板及びアレイ基板の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板、アレイ基板を備えた液晶表示装置及びアレイ基板の製造方法について詳細に説明する。  
図１、図２、図３、図４、図５及び図６に示すように、液晶表示装置は、液晶表示パネルＤＰと、走査線駆動回路４と、信号線駆動回路５と、補助容量線駆動回路６と、バックライトユニット７とを備えている。以下、透過型の液晶表示装置について説明する。液晶表示装置は、アレイ基板１及び対向基板２が重なった矩形状の表示領域Ｒ１を有している。
【００１３】
液晶表示パネルＤＰは、アレイ基板１と、アレイ基板に所定の隙間を置いて対向配置された対向基板２と、これらアレイ基板及び対向基板間に挟持された液晶層３とを備えている。アレイ基板１は、対向基板２よりも大きな寸法に形成されている。
【００１４】
アレイ基板１は、透明な絶縁基板として、例えば矩形状のガラス基板１０を有している。対向基板２は、透明な絶縁基板として、例えば矩形状のガラス基板５０を有している。
【００１５】
表示領域Ｒ１の外側において、ガラス基板１０上には走査線駆動回路４、信号線駆動回路５及び補助容量線駆動回路６が形成されている。表示領域Ｒ１において、ガラス基板１０上には、複数の画素ＰＸがマトリクス状に設けられている
アレイ基板１において、ガラス基板１０上に、第１方向ｄ１に間隔を置いて並んでいるとともに第１方向と直交した第２方向ｄ２に延びている複数のデータ配線としての複数の信号線１１と、複数の信号線と交差して第１方向に延びているとともに第２方向に間隔を置いて並んだ複数のゲート配線としての複数の走査線１２とが格子状に配置されている。さらに、ガラス基板１０上に、第１方向に延びているとともに第２方向に間隔を置いて並んだ複数の補助容量線２２が配置されている。各画素ＰＸは、隣合う２本の信号線１１及び隣合う２本の補助容量線２２で囲まれた領域に重なって設けられている。
【００１６】
ガラス基板１０上に、複数の補助容量素子１５と、複数のスイッチング素子としてＴＦＴ（薄膜トランジスタ）１６と、駆動回路用のＴＦＴ１７とが形成されている。ＴＦＴ１６は、信号線１１及び走査線１２の交差部近傍に設けられている。補助容量素子１５は、ＴＦＴ１６に接続されている。補助容量素子１５及びＴＦＴ１６は、画素ＰＸに１つずつ設けられ、画素を構成している。
【００１７】
ＴＦＴ１７は、表示領域Ｒ１から外れ、走査線駆動回路４及び信号線駆動回路５等の駆動回路を形成している。ここでは、ＴＦＴ１６は、表示領域Ｒ１の外側にも形成され、駆動回路を形成している。なお、補助容量素子１５、ＴＦＴ１６及びＴＦＴ１７については後述する。
【００１８】
また、ガラス基板１０上に、複数の絶縁膜が形成されている。ガラス基板１０、信号線１１、走査線１２、絶縁層、補助容量素子１５、ＴＦＴ１６及びＴＦＴ１７上に、パッシベーション膜３３が形成されている。パッシベーション膜３３は、有機絶縁膜で形成されている。表示領域Ｒ１において、パッシベーション膜３３上に複数の画素電極３４がマトリクス状に設けられている。画素電極３４は、ＩＴＯ（インジウム・ティン・オキサイド）等の透明な導電材料により形成されている。各画素電極３４は、パッシベーション膜３３に形成されたコンタクトホール３３ｈを介して対応するＴＦＴ１６に接続された接続配線３０と電気的に接続されている。画素電極３４は画素ＰＸに１つずつ設けられ、画素を構成している。
【００１９】
パッシベーション膜３３上に、複数のスペーサとして、複数の柱状スペーサ３５が形成されている。なお、スペーサとしては、柱状スペーサに限られるものではなく、球状スペーサ等、他のスペーサであっても良い。パッシベーション膜３３及び画素電極３４上に図示しない配向膜が形成されている。  
上記したように、ガラス基板１０上にアレイパターン１ｐが形成され、アレイ基板１を形成している。
【００２０】
対向基板２において、ガラス基板５０上に、対向パターン２ｐが形成され、対向基板２を形成している。図示しないが、対向パターン２ｐは、例えば、遮光層と、赤色、緑色、青色の複数の着色層からなるカラーフィルタと、ＩＴＯ等の透明な導電材料からなる対向電極５１と、配向膜とで形成されている。
【００２１】
アレイ基板１及び対向基板２は、柱状スペーサ３５により所定の隙間を置いて対向配置されている。アレイ基板１及び対向基板２は、両基板の周縁部に配設されたシール材６０により互いに接合されている。  
液晶層３は、アレイ基板１及び対向基板２間に挟持されている。シール材６０の一部には液晶注入口６１が形成され、液晶注入口は封止材６２で封止されている。
【００２２】
バックライトユニット７は、アレイ基板１の背面側に配置されている。バックライトユニット７は、アレイ基板１に対向配置された導光板７ａと、導光板の一側縁に対向配置された光源７ｂ及び反射板７ｃとを備えている。バックライトユニット７は、アレイ基板１に向けて光を放出する。
【００２３】
次に、補助容量素子１５、ＴＦＴ１６及びＴＦＴ１７の構造について詳細な説明を述べる。  
まず、補助容量素子１５について説明する。  
図５に示すように、補助容量素子１５は、ゲート絶縁膜２１を挟んで対向配置された補助容量電極１８と、補助容量線２２とで形成されている。補助容量電極１８は、アンダーコート膜１４上に形成されている。なお、アンダーコート膜１４は、ガラス基板１０上に絶縁材料で形成され、ガラス基板１０上に形成される素子に不純物が拡散しないようにするためのものである。補助容量電極１８は、画素電極３４に電気的に接続されている。補助容量電極１８は、ポリシリコンで形成されている。
【００２４】
なお、補助容量電極１８は、アモルファスシリコンか、ポリシリコンかを問わず使用することができるが、ＴＦＴ１６、１７と同一の製造工程で形成する場合にはＴＦＴのチャネル層と同一材料となる。
【００２５】
次いで、ＴＦＴ１６について説明する。  
図５に示すように、ＴＦＴ１６は、ｎチャネル型である。ＴＦＴ１６は、チャネル層１９と、ゲート電極２３とを有している。ＴＦＴ１６には、信号線１１と、接続配線３０とが接続されている。
【００２６】
チャネル層１９はアンダーコート膜１４上に形成されている。チャネル層１９は、ポリシリコンで形成されている。チャネル層１９は、ソース領域ＲＳ１と、ドレイン領域ＲＤ１と、ソース領域ＲＳ１及びドレイン領域ＲＤ１間に位置した真性ベース領域（Intrisic）ＲＩ（以下、Ｉ領域ＲＩと称する）と、ソース領域ＲＳ１及びＩ領域ＲＩ間並びにドレイン領域ＲＤ１及びＩ領域ＲＩ間に位置したＬＤＤ（Lightly Doped Drain）領域ＲＥとを有している。
【００２７】
ソース領域ＲＳ１及びドレイン領域ＲＤ１は、不純物としてのＰ（リン）が高濃度にドーピングされた低抵抗領域である。ＬＤＤ領域ＲＥは、Ｐが低濃度にドーピングされた低不純物濃度領域である。ソース領域ＲＳ１及びドレイン領域ＲＤ１は、ｎ＋領域である。Ｉ領域ＲＩはｐ−領域である。ＬＤＤ領域ＲＥは、ｎ−領域である。
【００２８】
ゲート電極２３は、チャネル層１９のＩ領域ＲＩに重ねてゲート絶縁膜２１上に形成されている。層間絶縁膜２５上に非晶質シリコン層２７ａ、２７ｂが形成されている。非晶質シリコン層２７ａ、２７ｂの膜厚は、例えば２０ｎｍである。非晶質シリコン層２７ａ、２７ｂは、３属又は５属の不純物をイオンドーピングして形成されている。
【００２９】
非晶質シリコン層２７ａは、ゲート絶縁膜２１及び層間絶縁膜２５のコンタクトホールに重なって開口し、ゲート絶縁膜及び層間絶縁膜とともにコンタクトホールｈ１を形成している。コンタクトホールｈ１は、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ａに一体に形成されている。
【００３０】
信号線１１は、非晶質シリコン層２７ａに積層され、金属で形成され、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ａに形成されたコンタクトホールｈ１を介してチャネル層１９のソース領域ＲＳ１に接続されている。積層された非晶質シリコン層２７ａ及び信号線１１は、同一にパターニングされている。
【００３１】
非晶質シリコン層２７ｂは、ゲート絶縁膜２１及び層間絶縁膜２５のコンタクトホールに重なって開口し、ゲート絶縁膜及び層間絶縁膜とともにコンタクトホールｈ２を形成している。コンタクトホールｈ２は、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ｂに一体に形成されている。
【００３２】
接続配線３０は、非晶質シリコン層２７ｂに積層され、金属で形成され、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ｂに形成されたコンタクトホールｈ２を介してチャネル層１９のドレイン領域ＲＤ１に接続されている。積層された非晶質シリコン層２７ｂ及び接続配線３０は、同一にパターニングされている。
【００３３】
この実施の形態において、信号線１１及び接続配線３０は、ＴＡＴの導電材料により形成されている。ここで、ＴＡＴは、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉの略称で３層構造の導電層である。Ｔｉは、膜厚５０ｎｍにそれぞれ形成され、Ａｌは、膜厚５００ｎｍに形成されている。
【００３４】
次いで、ＴＦＴ１７について説明する。  
図６に示すように、ＴＦＴ１７は、ｐチャネル型である。ＴＦＴ１７は、チャネル層２０と、ゲート電極２４とを有している。ＴＦＴ１７には、ソース電極３１と、ドレイン電極３２とが接続されている。
【００３５】
チャネル層２０はアンダーコート膜１４上に形成されている。チャネル層２０は、ポリシリコンで形成されている。チャネル層２０は、ソース領域ＲＳ２と、ドレイン領域ＲＤ２と、ソース領域ＲＳ２及びドレイン領域ＲＤ２間に位置したＩ領域ＲＩとを有している。
【００３６】
ソース領域ＲＳ２及びドレイン領域ＲＤ２は、不純物としてのＢ（ボロン）が高濃度にドーピングされた低抵抗領域である。ソース領域ＲＳ２及びドレイン領域ＲＤ２は、ｐ＋領域である。Ｉ領域ＲＩはｐ−領域である。
【００３７】
ゲート電極２４は、チャネル層２０のＩ領域ＲＩに重ねてゲート絶縁膜２１上に形成されている。層間絶縁膜２５上に非晶質シリコン層２７ｃ、２７ｄが形成されている。非晶質シリコン層２７ｃ、２７ｄの膜厚は、例えば２０ｎｍである。非晶質シリコン層２７ｃ、２７ｄは、３属又は５属の不純物をイオンドーピングして形成されている。
【００３８】
非晶質シリコン層２７ｃは、ゲート絶縁膜２１及び層間絶縁膜２５のコンタクトホールに重なって開口し、ゲート絶縁膜及び層間絶縁膜とともにコンタクトホールｈ３を形成している。コンタクトホールｈ３は、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ｃに一体に形成されている。
【００３９】
ソース電極３１は、非晶質シリコン層２７ｃに積層され、金属で形成され、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ｃに形成されたコンタクトホールｈ３を介してチャネル層２０のソース領域ＲＳ２に接続されている。積層された非晶質シリコン層２７ｃ及びソース電極３１は、同一にパターニングされている。
【００４０】
非晶質シリコン層２７ｄは、ゲート絶縁膜２１及び層間絶縁膜２５のコンタクトホールに重なって開口し、ゲート絶縁膜及び層間絶縁膜とともにコンタクトホールｈ４を形成している。コンタクトホールｈ４は、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ｄに一体に形成されている。
【００４１】
ドレイン電極３２は、非晶質シリコン層２７ｄに積層され、金属で形成され、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン層２７ｄに形成されたコンタクトホールｈ４を介してチャネル層２０のドレイン領域ＲＤ２に接続されている。積層された非晶質シリコン層２７ｄ及びドレイン電極３２は、同一にパターニングされている。
【００４２】
この実施の形態において、ソース電極３１及びドレイン電極３２は、ＴＡＴの導電材料により形成されている。Ｔｉは、膜厚５０ｎｍにそれぞれ形成され、Ａｌは、膜厚５００ｎｍに形成されている。
【００４３】
次に、上記のように構成されたアレイ基板１の製造方法について説明する。特に、補助容量素子１５、ＴＦＴ１６及びＴＦＴ１７の製造方法について詳細に説明する。  
図７及び図８に示すように、まず、ガラス基板１０を用意する。用意したガラス基板１０上には、ＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＮＸやＳｉＯＸ等からなるアンダーコート膜１４を成膜する。続いて、アモルファスシリコンを、ＰＥＣＶＤ法やスパッタリング法等により、アンダーコート膜１４上に堆積させる。次いで、アモルファスシリコン膜にレーザ光を照射し、アニールする。これにより、アモルファスシリコン膜は、再結晶化され、ポリシリコン膜が形成される。
【００４４】
その後、フォトリソグラフィ法等を用いてポリシリコン膜をパターニングし、補助容量電極１８、半導体層１９ａ及び半導体層２０ａを形成する。次いで、アンダーコート膜１４、補助容量電極１８、半導体層１９ａ及び半導体層２０ａ上に、ＰＥＣＶＤ法やＥＣＲ−ＣＶＤ法等により、ＳｉＯＸからなるゲート絶縁膜２１を成膜する。
【００４５】
次いで、レジストをマスクとして用い、半導体層１９ａに高濃度のリンをイオンドーピングし、ｎ＋領域を形成する。これにより、半導体層１９ａにｎ＋領域であるソース領域ＲＳ１及びドレイン領域ＲＤ１が形成される。
【００４６】
その後、ゲート絶縁膜２１上に、Ｍｏ−ＴａやＭｏ−Ｗ等を用いて金属膜を成膜し、金属膜をパターニングする。次いで、パターニングされた金属層をマスクとして用い、半導体層２０ａに高濃度のボロンをイオンドーピングし、ｐ＋領域を形成する。これにより、半導体層２０ａにｐ＋領域であるソース領域ＲＳ２及びドレイン領域ＲＤ２が形成される。この際、半導体層２０ａに重なった金属層はゲート電極２４となる。
【００４７】
続いて、半導体層１９ａに重なった金属層をパターニングし、半導体層１９ａに低濃度のリンをイオンドーピングし、半導体層１９ａにｎ−領域を形成する。これにより、半導体層１９ａにｎ−領域であるＬＤＤ領域ＲＥが形成される。この際、半導体層１９ａに重なった金属層はゲート電極２３となる。なお、補助容量電極１８に重なった金属層をパターニングすると補助容量線２２となることは言うまでもない。
【００４８】
その後、半導体層１９ａ及び半導体層２０ａに注入した不純物を活性化するため、ガラス基板１０を５００℃程度でアニールした後、ガラス基板１０を水素のプラズマ中にさらす水素化を行う。これにより、チャネル層１９、２０が形成される。  
上記したように、成膜やパターニングを繰り返すことにより、補助容量素子１５、ＴＦＴ１６及びＴＦＴ１７が形成される。
【００４９】
図９及び図１０に示すように、水素化に引き続き、図示しない同一のプラズマＣＶＤ装置（チャンバ）内で、ゲート絶縁膜２１、補助容量線２２、ゲート電極２３及びゲート電極２４上に、ＳｉＯＸからなる層間絶縁膜２５と、膜厚２０ｎｍの非晶質シリコン膜２７と、を連続的に成膜する。その後、非晶質シリコン膜２７に、３属又は５属の不純物をイオンドーピングする。
【００５０】
図１１及び図１２に示すように、続いて、フォトリソグラフィ法を用いてエッチングし、チャネル層１９のソース領域ＲＳ１及びドレイン領域ＲＤ１、並びにチャネル層２０のソース領域ＲＳ２及びドレイン領域ＲＤ２に重なったゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン膜２７に、コンタクトホールｈ１、ｈ２、ｈ３、ｈ４を形成する。
【００５１】
これにより、コンタクトホールｈ１、ｈ２、ｈ３、ｈ４は、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン膜２７に一体に穴開け加工され、形成される。チャネル層１９のソース領域ＲＳ１及びドレイン領域ＲＤ１、並びにチャネル層２０のソース領域ＲＳ２及びドレイン領域ＲＤ２が露出される。
【００５２】
この実施の形態において、エッチングにはドライエッチングを使用し、エッチングガス等のエッチング条件を少なくとも２段階に切り替えて行う。  
第１段階は、非晶質シリコン膜２７をエッチングし、さらに層間絶縁膜２５及びゲート絶縁膜２１の一部までをエッチングするものであり、チャネル層１９、２０に対するエッチング速度選択比は小さい条件で行う。具体的には、ＣＦ４ガスやＳＦ６ガスを主成分としたガスを用いて反応性イオンエッチングを施す。
【００５３】
第２段階は、層間絶縁膜２５及びゲート絶縁膜２１の残った部分をエッチングするものであり、チャネル層１９、２０がエッチングで消失しないように、エッチング速度選択比が大きい条件で行う。具体的には、Ｃ２ＨＦ５ガス又はＣ４Ｆ８ガスを主成分としたガスを用いて反応性イオンエッチングを施す。この際、エッチング選択性の調整に、必要に応じてＨ２ガスを添加する。
【００５４】
ここで、非晶質シリコン膜２７を形成した第１の効果について説明する。従来は、非晶質シリコン膜２７を形成せずに穴開け加工される。この場合、層間絶縁膜２５の表面が絶縁性のため、帯電による静電破壊やＴＦＴの特性劣化が非常に起こり易い。これに対し、この実施の形態において、層間絶縁膜２５の表面は非晶質シリコン膜２７で覆っているため、製造工程中（穴開け加工）での帯電による問題を起こりにくくすることができる。
【００５５】
図１３及び図１４に示すように、その後、層間絶縁膜２５上に、３層構造であるＴＡＴの積層膜により、金属膜を成膜する。このとき、金属膜の最下層のＴｉ層は、チャネル層１９のソース領域ＲＳ１及びドレイン領域ＲＤ１、並びにチャネル層２０のソース領域ＲＳ２及びドレイン領域ＲＤ２に接続されている。続いて、フォトリソグラフィ法を用いて非晶質シリコン膜２７及び金属膜をエッチング（パターニング）し、
層間絶縁膜２５上に形成された非晶質シリコン層２７ａ、２７ｂ、２７ｃ、２７ｄ、及び非晶質シリコン層に積層されコンタクトホールｈ１、ｈ２、ｈ３、ｈ４を介してチャネル層１９、２０に接続された信号線１１、接続配線３０、ソース電極３１及びドレイン電極３２を形成する。
【００５６】
この実施の形態において、このエッチング加工にはドライエッチングを用いている。より詳しくは、ＴＡＴの積層膜を、Ｃｌ２（塩素）ガス等、Ｃｌ２（塩素）ガスを主成分としたガスを用い、反応性イオンエッチングを施し、信号線１１、接続配線３０、ソース電極３１及びドレイン電極３２を形成し、さらに連続して、信号線１１、接続配線３０、ソース電極３１及びドレイン電極３２の下層にある非晶質シリコン膜２７をエッチング除去し、非晶質シリコン層２７ａ、２７ｂ、２７ｃ、２７ｄを形成する。
【００５７】
これにより、信号線１１、接続配線３０、ソース電極３１及びドレイン電極３２の下に、非晶質シリコン層２７ａ、２７ｂ、２７ｃ、２７ｄを残すことができ、他の部分では層間絶縁膜２５を表面に露出させた状態ができあがる。
【００５８】
ここで、非晶質シリコン層２７ａ、２７ｂ、２７ｃ、２７ｄ（非晶質シリコン膜２７）を形成した第２の効果について説明する。従来は、信号線１１等による乱反射光により、コントラストを低下させていた。これに対し、この実施の形態において、信号線１１等の下に非晶質シリコン層を挿入することで、金属材料である信号線１１等が引き起こす光の反射、散乱を軽減させることができる。これにより、コントラストの高い、黒表示が黒い、良好な画質を得ることができる。
【００５９】
図５及び図６に示すように、その後、ガラス基板１０上に、コンタクトホール３３ｈが形成されＳｉＮＸからなるパッシベーション膜３３、画素電極３４、柱状スペーサ３５、図示しない配向膜を形成することにより、アレイ基板１が完成する。
【００６０】
以上のように構成されたアレイ基板、アレイ基板を備えた液晶表示装置及びアレイ基板の製造方法によれば、層間絶縁膜２５を非晶質シリコン膜２７で覆った後、コンタクトホールｈ１、ｈ２、ｈ３、ｈ４を形成している。このため、製造工程中（穴開け加工）の静電気による絶縁破壊や、ＴＦＴ特性劣化などの不良を防ぐことができる。  
また、信号線１１等の下層部分に非晶質シリコン層が形成されているため、信号線１１等での光の反射、散乱によるコントラストの低下を抑制することができる。
【００６１】
上記したことから、製造歩留まりの高いアレイ基板、アレイ基板を備えた液晶表示装置、アレイ基板を備えた有機ＥＬ表示装置及びアレイ基板の製造方法を得ることができる。また、コントラストの高い液晶表示装置を得ることができる。
【００６２】
なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。  
例えば、チャネル層１９、２０は、シリコンを主成分とする材料で形成されていれば良い。
【００６３】
信号線１１、接続配線３０、ソース電極３１及びドレイン電極３２は、ＭＡＭの導電材料により形成されていても良い。ここで、ＭＡＭは、Ｍｏ（モリブデン）／Ａｌ／Ｍｏの略称で３層構造の導電層である。この場合、燐酸、硝酸、酢酸等の溶液（薬液）を用い、３層構造であるＭＡＭの金属膜にウエットエッチングを施し、信号線１１、接続配線３０、ソース電極３１及びドレイン電極３２を形成した後、非晶質シリコン膜２７にドライエッチングを施し、非晶質シリコン層２７ａ、２７ｂ、２７ｃ、２７ｄを形成すれば良い。そして、信号線１１、接続配線３０、ソース電極３１及びドレイン電極３２は、Ａｌ、Ａｌ合金、Ｔｉ、ＴｉＮ、Ｍｏ又はこれらの材料を積層して形成されていれば良い。
【００６４】
非晶質シリコン層２７ａ、２７ｂ、２７ｃ、２７ｄ（非晶質シリコン膜２７）の膜厚は、１０ｎｍ以上２００ｎｍ以下であれば良い。膜厚を１０ｎｍ以上に設定することで、生産の安定性を向上させることができる。また、膜厚が２００ｎｍを超えると、非晶質シリコン膜２７の加工が困難となる。
【００６５】
コンタクトホールｈ１、ｈ２、ｈ３、ｈ４を形成する際、ＣＦ４ガス、ＳＦ６ガス、Ｃ２ＨＦ５ガス又はＣ４Ｆ８ガスを主成分としたガスを用い、ゲート絶縁膜２１、層間絶縁膜２５及び非晶質シリコン膜２７に反応性イオンエッチングを施せば良く、これにより、上述した効果を得ることができる。
【００６６】
本発明は、アレイ基板を備えた有機ＥＬ表示装置やアレイ基板を備えた半導体装置にも適用可能であり、この場合であっても上述した製造歩留まりを向上できる効果を得ることができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態に係る液晶表示装置の一部を示す斜視図。
【図２】上記液晶表示装置の一部を示す断面図。
【図３】図１及び図２に示したアレイ基板の平面図。
【図４】図３に示した画素の等価回路図。
【図５】上記アレイ基板の一部を示す断面図であり、特に、補助容量素子及び画素用のＴＦＴを示す断面図。
【図６】上記アレイ基板の他の一部を示す断面図であり、特に、駆動回路用のＴＦＴを示す断面図。
【図７】上記アレイ基板の製造工程を示す図であり、特に、ガラス基板上に補助容量素子及び画素用のＴＦＴが形成された状態を示す図。
【図８】上記アレイ基板の製造工程を示す図であり、特に、ガラス基板上に駆動回路用のＴＦＴが形成された状態を示す図。
【図９】図７に続く上記アレイ基板の製造工程を示す図であり、特に、ガラス基板上に層間絶縁膜及び非晶質シリコン膜が成膜された状態を示す図。
【図１０】図８に続く上記アレイ基板の製造工程を示す図であり、特に、ガラス基板上に層間絶縁膜及び非晶質シリコン膜が成膜された状態を示す図。
【図１１】図９に続く上記アレイ基板の製造工程を示す図であり、特に、コンタクトホールが形成された状態を示す図。
【図１２】図１０に続く上記アレイ基板の製造工程を示す図であり、特に、コンタクトホールが形成された状態を示す図。
【図１３】図１１に続く上記アレイ基板の製造工程を示す図であり、特に、信号線及び接続配線がパターニングされた状態を示す図。
【図１４】図１２に続く上記アレイ基板の製造工程を示す図であり、特に、ソース電極及びドレイン電極がパターニングされた状態を示す図。
【符号の説明】
【００６８】
ＤＰ…液晶表示パネル、Ｒ１…表示領域、ＰＸ…画素、１…アレイ基板、１ｐ…アレイパターン、２…対向基板、２ｐ…対向パターン、３…液晶層、４…走査線駆動回路、５…信号線駆動回路、６…補助容量線駆動回路、７…バックライトユニット、１０…ガラス基板、１１…信号線、１２…走査線、１５…補助容量素子、１６，１７…ＴＦＴ、１８…補助容量電極、１９，２０…チャネル層、１９ａ，２０ａ…半導体層、２１…ゲート絶縁膜、２２…補助容量線、２３，２４…ゲート電極、２５…層間絶縁膜、２７…非晶質シリコン膜、２７ａ，２７ｂ，２７ｃ，２７ｄ…非晶質シリコン層、３０…接続配線、３１…ソース電極、３２…ドレイン電極、３４…画素電極、５０…ガラス基板、５１…対向電極、ｈ１，ｈ２，ｈ３，ｈ４…コンタクトホール、ＲＳ１，ＲＳ２…ソース領域、ＲＤ１，ＲＤ２…ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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