(57)【要約】【課題】電源電圧が低くなっても、高いコモン電圧で動作可能で、しかも伝送線の端部での反射が少なく安定した伝送が可能な低電圧差動信号駆動回路を小さい回路規模で提供しようとするものである。【解決手段】第１の電圧を出力する第１の駆動信号電源と、第１の電圧とは異なる第２の電圧を出力する第２の駆動信号電源と、各信号電源の出力をそれぞれ第１および第２の出力端子に振り分けて出力する出力切り換え手段とを有する低電圧差動信号駆動装置であって、少なくても一方の駆動信号源は、電源と出力端子の間に設けられた伝送線の特性インピーダンスと略等しい抵抗値の抵抗と、その抵抗に接続された電流源とで構成することで低電圧差動信号駆動装置を実現する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の電圧を出力する第１の駆動信号電圧源と、第１の電圧とは異なる第２の電圧を出力する第２の駆動信号電圧源と、各信号電圧源の出力をそれぞれ第１および第２の出力端子に振り分けて出力する出力切り換え手段とを有する低電圧差動信号駆動装置において、少なくても一方の駆動信号電圧源は、電源端子と出力端子の間に設けられた抵抗と、その抵抗に接続された電流源とで構成することを特徴とする低電圧差動信号駆動装置。
【請求項２】
前記第１あるいは第２の電圧が所定の電圧値になるように前記電流源の電流値を調整する電流調整手段を有することを特徴とする請求項１記載の低電圧差動信号駆動装置
【請求項３】
前記電流調整手段は電源電圧と前記抵抗の抵抗値に基づいてその電流値を調整することを特徴とする請求項１に記載の低電圧差動信号駆動装置
【請求項４】
低電圧差動信号駆動装置と、低電圧差動信号受信装置と、その間を接続する伝送線からなる差動信号伝送システムにおいて、前記低電圧差動信号駆動装置は第１の電圧を出力する第１の駆動信号電源と、第１の電圧とは異なる第２の電圧を出力する第２の駆動信号電源と、各信号電源の出力をそれぞれ第１および第２の出力端子に振り分けて出力する出力切り換え手段とを有し、前記駆動信号電圧源の少なくても一方は、電源と出力端子の間に設けられた伝送線の特性インピーダンスと略同一の抵抗値を有する抵抗と、その抵抗に接続された電流源とで構成することを特徴とする低電圧差動信号伝送システム。
【請求項５】
前記第１あるいは第２の電圧が所定の電圧値になるように前記電流源の電流値を調整する電流調整手段を有することを特徴とする請求項４記載の低電圧差動信号伝送システム
【請求項６】
前記電流調整手段は電源電圧と前記抵抗の抵抗値に基づいてその電流値を調整することを特徴とする請求項４に記載の低電圧差動信号伝送システム
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧差動信号駆動回路の技術分野に関わり、特に低い電源電圧でも動作可能な低電圧差動信号駆動回路およびそれを用いた低電圧差動信号伝送システムに関する。
【背景技術】
【０００２】
従来から、携帯電話やデジタルカメラなどにおいてイメージセンサで発生した画像データを他の信号処理チップに高速に転送する場合などに、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）に代表される低電圧差動信号のインターフェースが用いられている。バスを構成するディジタル信号の本数を減らすことで、システムの小型軽量化を実現したり、画質に影響する不要輻射（ＥＭＩ）の発生を大幅に低減することができるなどの利点があり、非常に重要な技術である。近年は扱う画像データの量も増え、ますます高速化の要求が高まっているため伝送レートがどんどん高速化し、これにより伝送線の端部における反射による波形品位の劣化が問題になってきている。このため、送信側のドライバーの出力と伝送線、および受信側の終端抵抗の各インピーダンスマッチングを考慮する必要がある。
【０００３】
インピーダンスマッチングを考慮したＬＶＤＳドライバーを実現する方法が特許文献１に開示されている。図１にその回路を示すが、ＶＤＤ側には電圧源（１７）と、それに伝送線の特性インピーダンスに略等しい出力インピーダンスを与えるためのマッチング抵抗（１２）が直列に接続されて構成された、ハイレベル出力用電圧源（１１）がＶＨノードに接続される。同様にＧＮＤ側には電圧源(１８)と、伝送線の特性インピーダンスに略等しい出力インピーダンスを与えるためのマッチング抵抗（１５）から構成されるローレベル出力用電圧源（１４）がＶＬノードに接続される。ＶＨノードとＶＬノードの間にはトランジスタ（１２ａ，１２ｂ，１３ａ，１３ｂ）からなるスイッチマトリックスがあり、出力端子ＯＵＴ＋とＯＵＴ−の一方をＶＨに、もう一方をＶＬに接続するように駆動される。２つの出力端子の電圧は伝送線によって受信デバイス側に伝送され、そこで終端抵抗（１４）によって終端され、不図示の低電圧差動信号受信装置により受信される。
【０００４】
ところで、高速化に伴い波形品位を向上させることも重要であるが、そもそも高速化を進めるためには微細化されたプロセスを用いることがポイントになることは言うまでもない。しかし微細化に伴い電源電圧が徐々に低下する傾向にあり、それに合わせてＬＶＤＳの新しい規格が続々と出てきている。しかしその一方で、新製品の機器設計においては設計期間を短縮する、あるいは開発コストを抑えるために、従来の規格を使用したいというニーズも依然として強い。しかしながら、従来のＬＶＤＳ規格は、これまでの高い電圧に合わせて制定されているため、ＬＳＩ自体の電源電圧を下げようとすると、低い電源電圧でありながら相対的に高い出力電圧を出さなければならなくなる。
【０００５】
例えば、ＳＭＩＡ規格のＣＣＰ２（Ｃｏｍｐａｃｔ  Ｃａｍｅｒａ Ｐｏｒｔ）や、ＭＩＰＩアライアンスが定めるＣＳＩ−１（Ｃａｍｅｒａ  Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ）などではＳｕｂ−ＬＶＤＳインターフェース規格が用いられているが、この規格では、差動出力の中点であるコモン電圧は標準で０．９Ｖと定められ、２つの差動出力はこのコモン電圧を中心に１５０ｍＶの振幅で振れる。仮に電源電圧が１．８Ｖとすると、このコモン電圧は丁度電源電圧の中点付近に位置し好適であるが、電源電圧が例えば１．１Ｖなどと下がってくると、コモン電圧が電源電圧側に非常に近くなり、回路を正常に動作させるためのマージンが小さくなってくる。
【０００６】
電源電圧が１．１ＶでＳｕｂ−ＬＶＤＳドライバーを構成する場合を例にとって、図１の各ノード電圧がどのようになるかを具体的に説明する。いま、図１においてＩＮ＋に”Ｌ”、ＩＮ−に”Ｈ”を印加した時の各ノード電圧を考える。
なお、説明を簡略化するためトランジスタ（１２ａ，１２ｂ，１３ａ，１３ｂ）のオン抵抗はゼロの理想スイッチであるとする。ＩＮ＋が”Ｌ”であるためＰＭＯＳトランジスタ（１２ａ）がオンとなり、ＮＭＯＳトランジスタ（１２ｂ）がオフするため、ＯＵＴ＋ノードはＶＨノードと接続され、ＯＵＴ＋ノードの電圧はＶＨの電圧と等しくなる。逆にＩＮ−が”Ｈ”であるため、ＰＭＯＳトランジスタ（１３ａ）がオフ、ＮＭＯＳトランジスタ（１３ｂ）がオンするため、ＯＵＴ−ノードはＶＬノードと接続され、ＯＵＴ−ノードの電圧はＶＬの電圧と等しくなる。
【０００７】
Ｓｕｂ−ＬＶＤＳ方式ではコモン電圧が０．９Ｖで振幅が１５０ｍＶであるため、ハイ状態を出力する場合にはＶＨ電圧として０．９Ｖ＋１５０ｍＶ／２＝０．９７５Ｖ、ロー状態を出力する場合にはＶＬ電圧として０．９Ｖ−１５０ｍＶ／２＝０．８２５Ｖとする必要がある。このとき終端抵抗（１００Ω）に流れる電流は１５０ｍＡであり、電圧源（１７）の出力電圧であるＶＨ０電圧は、この電流とマッチング抵抗(１２）の抵抗値で決まることになる。マッチング抵抗の値は伝送線の特性インピーダンスとマッチングさせるために、およそ５０Ω前後の値にする必要があるため、ＶＨ０電圧は、ＶＨ＋１５０ｍＡ×５０Ω＝１．０５Ｖという値となる。ＶＤＤとＶＨ０電圧の差に相当する電圧（以降Ｖｃａｌと称する）は、電圧源（１７）で発生することになるが、ＶＨ０電圧がＶＤＤに関わらずＳｕｂ−ＬＶＤＳの規格とマッチング抵抗の値のみで決まる一定値であるため、ＶＤＤ電圧が低くなると相対的にＶｃａｌは小さくなり、例えばＶＤＤ＝１．１ＶではＶｃａｌ＝０．０５Ｖという非常に小さな値とする必要がある。
【０００８】
ハイレベル出力用電圧源（１１）の構成回路例として、図２にドレイン接方式を、図３にはソース接地方式をそれぞれ示すが、方式によってＮＭＯＳ、ＰＭＯＳの違いはあるがどちらの場合もＶｃａｌ電圧は出力トランジスタのドレイン−ソース間電圧に相当し、Ｖｃａｌ電圧を小さくするということは出力トランジスタのドレイン−ソース間電圧を小さくしなければならないことを意味する。
【先行技術文献】
【特許文献】
【０００９】
米国特許第６，８６７，６１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ドレイン−ソース間の電位差を小さくするためには、トランジスタのサイズを大きくする必要があり、全体のＬＳＩチップに対してドライバーの占有する面積が極端に大きくなり、チップのコストアップやチップサイズ増加に伴う実装面積増加により機器の小型化を阻害するなどの不利益が生じるという問題があった。
そこで本発明は斯かる実情に鑑み、小さい回路規模で低い電源電圧でも高いコモン電圧で動作可能な低電圧差動信号駆動回路を提供しようとするものである。
【課題を解決するための手段】
【００１１】
以上の課題を解決するために、本第１発明は、第１の電圧を出力する第１の駆動信号電圧源と、第１の電圧とは異なる第２の電圧を出力する第２の駆動信号電圧源と、各信号電圧源の出力をそれぞれ第１および第２の出力端子に振り分けて出力する出力切り換え手段とを有する低電圧差動信号駆動装置において、少なくても一方の駆動信号電圧源は、電源端子と出力端子の間に設けられた抵抗と、その抵抗に接続された電流源とで構成することを特徴とする低電圧差動信号駆動装置である。さらには前記第１の電圧が所定の電圧値になるように電流源の電流値を調整する電流調整手段を有することを特徴とする低電圧差動信号駆動装置である。
【００１２】
また本第２発明は、低電圧差動信号駆動装置と低電圧差動信号受信装置とその間を接続する伝送線からなる差動信号伝送システムにおいて、前記低電圧差動信号駆動装置は第１の電圧を出力する第１の駆動信号電源と、第２の電圧を出力する第２の駆動信号電源と、各信号電源の出力をそれぞれ第１および第２の出力端子に振り分けて出力する出力切り換え手段とを有し、前記駆動信号電圧源の少なくても一方は、電源と出力端子の間に設けられた伝送線の特性インピーダンスと略同一の抵抗値を有する抵抗と、その抵抗に接続された電流源とで構成することを特徴とする低電圧差動信号伝送システムである。
【発明の効果】
【００１３】
本発明によれば、低い電源電圧でも高いコモン電圧で動作可能で、しかも伝送信号の反射の少ない安定した伝送が可能な低電圧差動信号駆動回路を小さい回路規模で実現することが可能である。
【図面の簡単な説明】
【００１４】
【図１】従来の差動信号駆動回路を示した図である。
【図２】ドレイン接地型電圧源の回路図である。
【図３】ソース接地型電圧源の回路図である。
【図４】本願実施例における差動信号駆動回路を示した図である。
【図５】電圧源と電流源の置き換えの原理を説明するための図である。
【図６】本願実施例における電流調整回路を示した図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について添付図面を参照して説明する。
図４に、本願実施例の回路図を示す。従来例との相違点はＶＤＤ側に配置されたハイレベル出力用電圧源（４１）とその内部のみで、図中で図１と同一の符号を付した部分は同一物を表わしている。ハイレベル出力用電圧源（４１）は従来例とは異なり、電源電圧ＶＤＤとＶＨノードの間に配置されたマッチング抵抗（１２）と、ＶＨノードとＧＮＤの間に配置された電流源（４３）から構成される。すなわち、従来は抵抗と電圧源とでハイレベル出力用電圧源（１１）を構成していたが、本願実施例では抵抗と電流源とで構成している。これにより、従来は電源電圧が低くなると電圧源（１７）の両端の電圧差、すなわちＶｃａｌ電圧が０．０５Ｖなどと小さくなると、その間で動作する電圧源（１７）を作ることが困難であったが、本願実施例では図のようにＧＮＤとＶＨの間という大きな電位差（約０．９７５Ｖ）の間に電流源（４３）を配置することで等価な電気特性が得られるため、電源電圧が低くなった場合でも無理なくハイレベル出力用電圧源（４１）を実現することができる。このように、マッチング抵抗と電圧源ではなく、マッチング抵抗と電流源でハイレベル出力用電圧源を構成することで、電源電圧が低くなった場合でもＳｕｂ−ＬＶＤＳドライバーをＬＳＩ内部に集積化することが容易となる。
【００１６】
図５に、電圧源と電流源の置き換えについての等価性を説明するための図を示す。（ａ）に一般的に広く知られている基本的な電圧源と電流源の置き換えの図を示すが、電圧値がＶの電圧源と抵抗値がＲの抵抗を直列に接続したものと、電流値がＩ＝Ｖ／Ｒの電流源と抵抗値がＲの抵抗を並列に接続したものとは等価である。次に、（ａ）でＧＮＤだったものをＶＤＤに置き換え、さらに電圧源の極性を逆にした場合が（ｂ）である。さらに、それをトポロジーを変えずに書き換えたものが（ｃ）である。ここから分かるように、（ｃ）の左は図１のハイレベル出力用電圧源（１１）に、また（ｃ）の右は図４のハイレベル出力用電圧源（４１）に相当する。両者は回路として電圧源を用いるか電流源を用いるかという形の違いがあるが、得られる電気特性としては等価であることが分かる。
【００１７】
ここで、従来例で説明したように１．１Ｖの電源電圧でＳｕｂ−ＬＶＤＳ方式を実現する場合にはＶＨ０電圧としては１．０５Ｖで、Ｖｃａｌ電圧は０．０５Ｖとなるため、電圧制御の電流源で必要な電流値（Ｉｃａｌ）は、Ｒ＝５０ΩとするとＶｃａｌ／Ｒ＝１ｍＡとなり、この電流自体は終端抵抗を駆動するための電流（１．５ｍＡ）とは別に必要となるが、ＶＤＤ=１．１Ｖという低い電源電圧で実現できることから全体の消費電力としてはむしろ小さくすることが可能となる。
なお、Ｖｃａｌ電圧はＶＤＤに応じて変化するため、Ｉｃａｌ電流も電源電圧に応じて調整する必要がある。
【００１８】
以下、ＶＤＤに応じて適切な電流調整を行うための具体例を示す。
図６にＩｃａｌ電流を調整するための回路を示す。抵抗分圧回路によってＶＤＤの１／２に相当する電圧が、オペアンプ（６３ａ）の非反転入力端子に入力される。オペアンプ（６３ａ）の出力はＰＭＯＳ（６２ａ）のゲートに接続され、ＰＭＯＳ（６２ａ）のソースは、オペアンプ（６３ａ）の反転入力端子に接続されて、ＰＭＯＳ（６２ａ）のソース電圧がＶＨ０電圧の１／２に等しくなるようにフィードバックループが形成される。同様に、オペアンプ（６３ｂ）の非反転入力端子には不図示の基準電圧発生回路により発生したＶＨ０の１／２の電圧が入力され、ＰＭＯＳ（６２ｂ）のソース電圧がＶＨ０／２電圧に等しくなるようにもう一つのフィードバックループが形成される。
【００１９】
それぞれのＰＭＯＳのソースにはそれぞれ等しい電流（Ｉｂｉａｓ）を流すように設定された定電流源（６１ａ，６１ｂ）が接続され、ソース間には、図４のマッチング抵抗（１２）と同じ抵抗値の電圧−電流変換抵抗（６５）が接続される。各ＰＭＯＳのソースは、それぞれＶＨ０／２，ＶＤＤ／２の電圧にフィードバック制御されるため、電圧−電流変換抵抗にはその差に比例する差電流（ΔＩ）が流れることになる。
ここで、ΔＩは、ΔＩ＝（ＶＤＤ／２−ＶＨ０／２）／Ｒ＝（Ｖｃａｌ／２）／Ｒと表され、ＰＭＯＳ（６２ａ）には定電流源の電流（Ｉｂｉａｓ）からΔＩを減算した電流（Ｉｂｉａｓ−ΔＩ）が、ＰＭＯＳ（６２ｂ）には定電流源の電流にΔＩを加算した電流（Ｉｂｉａｓ＋ΔＩ）がそれぞれ流れる。
【００２０】
ＰＭＯＳ（６２ａ）を流れる電流はＮＭＯＳ（６４ａ，６４ｂ）で構成されるカレントミラーによって折り返され、ＮＭＯＳ（６４ｂ）とＰＭＯＳ（６２ｂ）のドレイン同士が接続されたノードで加算されるため、最終的に（Ｉｂｉａｓ＋ΔＩ）−（Ｉｂｉａｓ−ΔＩ）＝２×ΔＩ＝Ｖｃａｌ／Ｒ  の調整電流が、Ｉｃａｌとして出力され、ＮＭＯＳ（６６ａ，６６ｂ）で構成されるカレントミラーによって折り返されて出力される。以上の図６の回路が図４で示した電流源（４３）として働き、図４に示したハイレベル出力用電圧源を（４１）を構成してＶｃａｌを与え、最終的にＶＤＤに依存しない所定のＶＨ０電圧を得ることが可能となる。
【００２１】
ここで、ＶＨノードの電圧は０．９７５Ｖという電源電圧に近い高い電圧となるが、これに接続されるのはソースがＧＮＤに接地されたＮＭＯＳトランジスタ（６６ｂ）のみであり、前述のドレイン−ソース間電圧の問題はなく、低い電源電圧で高いコモン電圧のＬＶＤＳドライバーを小さなサイズのトランジスタで無理なく実現できることになる。
【００２２】
なお、本発明の差動信号駆動回路は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、本実施例ではマッチング抵抗（１２）の抵抗値と、電流調整回路における電圧−電流変換抵抗（６５）を等しくした場合について説明したが、マッチング抵抗よりも大きな抵抗値で電圧−電流変換して、得られた小さな電流をＮＭＯＳ（６５ａ）とＮＭＯＳ（６５ｂ）のサイズ比を変えて電流増幅するように構成することで、図６に示した電流調整回路における消費電流の低減を図ることも可能である。
【００２３】
また、本願実施例ではスイッチマトリックスを構成するトランジスタのオン抵抗がゼロであるとみなして説明したが、実際には有限の抵抗を有するため、伝送線とのインピーダンスマッチングは、マッチング抵抗の抵抗値だけでなくトランジスタのオン抵抗も考慮する必要があることは言うまでもない。
【００２４】
また、上記の電流調整は必要とされる電源電圧範囲の全てに渡って行う必要はなく、出力電圧など仕様的に許容されれば、電源電圧範囲の一部についてのみ行うようにしても構わない。
【００２５】
さらに、本願実施例ではオペアンプを用いたが、オペアンプを用いなくても等価の回路が実現できうることや、本実施例ではアナログ的にＶＨ０電圧とＶＤＤ電圧の差をＩｃａｌ電流に変換したが、代替手段として何らかのディジタル制御で行っても同等の効果が得られることなどは当業者にとって自明であろう。
【符号の説明】
【００２６】
１１，４１・・・ハイレベル出力用電圧源、１６・・・ローレベル出力用電圧源、１７，１８・・・電圧源、１２，１５・・・マッチング抵抗、１２ａ，１２ｂ，１３ａ，１３ｂ・・・スイッチマトリックスを形成するトランジスタ、１４・・・終端抵抗、４３・・・電流源、６１ａ，６１ｂ・・・定電流源、６２ａ，６２ｂ・・・ＰＭＯＳトランジスタ、６３ａ，６３ｂ・・・オペアンプ、６４ａ，６４ｂ，６６ａ，６６ｂ・・・ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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