(57)【要約】【課題】従来のレベルシフト回路は、構成するトランジスタに低耐圧のものを利用すると、回路の高速動作に問題が生じていた。【解決手段】本発明は、入力端子に入力される所定の振幅を有する入力論理信号に応じて、前記入力論理信号より大きい振幅を有する出力論理信号を第１の出力端子に出力するレベルシフト回路であって、前記出力論理信号の第１の論理レベルまたは第２の論理レベルを与える電源端子と、前記電源端子と前記第１の出力端子間に接続され、制御端子に前記入力論理信号に応じた信号が入力される第１のトランジスタと、前記電源端子と前記第１のトランジスタ間に接続され、前記第１のトランジスタと同期してオンまたはオフ状態になる第２のトランジスタと、を有するレベルシフト回路である。【選択図】図１
2010041062.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力される所定の振幅を有する入力論理信号に応じて、前記入力論理信号より大きい振幅を有する出力論理信号を第１の出力端子に出力するレベルシフト回路であって、
前記出力論理信号の第１の論理レベルまたは第２の論理レベルを与える電源端子と、
前記電源端子と前記第１の出力端子間に接続され、制御端子に前記入力論理信号に応じた信号が入力される第１のトランジスタと、
前記電源端子と前記第１のトランジスタ間に接続され、前記第１のトランジスタと同期してオンまたはオフ状態になる第２のトランジスタと、
を有するレベルシフト回路。
【請求項２】
前記第１のトランジスタと前記第２のトランジスタは、同じ導電型のトランジスタである
請求項１に記載のレベルシフト回路。
【請求項３】
前記第１及び第２のトランジスタと逆の導電型の第３のトランジスタと、
前記第１の論理レベルと前記第２の論理レベルの電圧間の所定の電圧を生成する中間電位生成回路と、
を有し、
前記第３のトランジスタは、前記中間電位生成回路の生成する電圧を制御端子に印加され、一方の端子が前記第１の出力端子に接続される
請求項２に記載のレベルシフト回路。
【請求項４】
前記第３のトランジスタと同じ導電型の第４のトランジスタを有し、
前記第４のトランジスタは、前記入力信号に応じた信号が制御端子に入力され、前記第３のトランジスタの他方の端子に一方の端子が接続される
請求項３に記載のレベルシフト回路。
【請求項５】
前記第３のトランジスタの他方の端子と前記入力端子が接続される
請求項３に記載のレベルシフト回路。
【請求項６】
前記入力論理信号を入力し、前記入力論理信号と同じ振幅で、前記入力論理信号の論理反転した信号を出力するインバータ回路と、
前記第１のトランジスタと対になって動作する第５のトランジスタと、
前記第２のトランジスタと対になって動作する第６のトランジスタと、
前記第１の出力端子と逆の論理を出力する第２の出力端子と、
を有し、
前記第１のトランジスタは、一方の端子が前記第１の出力端子、他方の端子が前記第２のトランジスタの一方の端子、制御端子が前記インバータ回路の出力に接続され、
前記第５のトランジスタは、一方の端子が前記第２の出力端子、他方の端子が前記第６のトランジスタの一端、制御端子が入力端子に接続され、
前記第２のトランジスタは、一方の端子が前記第１トランジスタの他方の端子、他方の端子が前記電源端子、制御端子が前記第２の出力端子に接続され、
前記第６のトランジスタは、一方の端子が前記第５トランジスタの他方の端子、他方の端子が前記電源端子、制御端子が前記第１の出力端子に接続される
請求項１に記載のレベルシフト回路。
【請求項７】
前記第１、第２、第５、第６のトランジスタは、同じ導電型のトランジスタである
請求項６に記載のレベルシフト回路。
【請求項８】
前記第１、第２、第５、第６のトランジスタと逆の導電型の第７、第８のトランジスタと、
前記第１の論理レベルと前記第２の論理レベルの電圧間の所定の電圧を生成する中間電位生成回路と、
を有し、
前記第７のトランジスタは、前記中間電位生成回路の生成する電圧を制御端子に入力され、一方の端子が前記第１の出力端子に接続され、
前記第８のトランジスタは、前記中間電位生成回路の生成する電圧を制御端子に入力され、一方の端子が前記第２の出力端子に接続される
請求項７に記載のレベルシフト回路。
【請求項９】
前記第７及び第８のトランジスタと同じ導電型の第９、第１０のトランジスタを有し、
前記第９のトランジスタは、制御端子が前記インバータ回路の出力に、一方の端子が前記第７のトランジスタの他方の端子に接続され、
前記第１０のトランジスタは、制御端子が前記入力端子に、一方の端子が前記第８のトランジスタの他方の端子に接続される
請求項８に記載のレベルシフト回路。
【請求項１０】
前記第７のトランジスタは、他方の端子が前記入力端子に接続され、
前記第８のトランジスタは、他方の端子が前記インバータ回路の出力に接続される
請求項８に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関するものである。
【背景技術】
【０００２】
レベルシフト回路は、信号の電圧振幅を変更する回路である。例えば、第１の回路の出力電圧が第２の回路の動作電圧範囲と異なる場合、第１の回路と第２の回路との間にレベルシフト回路を接続する。このレベルシフト回路により、回路間の信号のレベルを調整することができる。
【０００３】
このようなレベルシフト回路として特許文献１の技術が開示されている。特許文献１のレベルシフト回路１の回路構成を図６に示す。図６に示すように、レベルシフト回路１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、中間電位生成回路２と、インバータＩＮＶ１とを有する。
【０００４】
中間電位生成回路２は、抵抗Ｒ１、Ｒ２を有する。抵抗Ｒ１は、一端が高電位電圧端子ＶＰＰ、他端がノードＳ１０に接続される。高電位電圧端子ＶＰＰは、電源電圧ＶＤＤよりも高い電圧を供給するものとする。抵抗Ｒ２は、一端がノードＳ１０、他端が接地電圧端子ＧＮＤに接続される。よって、ノードＳ１０の電位は、高電位電圧ＶＰＰを抵抗Ｒ１、Ｒ２で分圧した中間レベルの電位ＶＦとなる。なお、便宜上、上記符号「ＶＰＰ」「ＶＤＤ」「ＧＮＤ」は、それぞれ端子名を示すと同時に、高電位電圧、電源電圧、接地電圧を示すものとする。
【０００５】
ＮＭＯＳトランジスタＭＮ１は、ドレインがノードＳ１１、ソースが接地電圧端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１のゲートには入力信号ＩＮが入力される。ＮＭＯＳトランジスタＭＮ２は、ドレインが出力端子／Ｄ、ソースがノードＳ１１、ゲートがノードＳ１０に接続される。ＰＭＯＳトランジスタＭＰ２は、ソースがノードＳ１２、ドレインが出力端子／Ｄ、ゲートがノードＳ１０に接続される。ＰＭＯＳトランジスタＭＰ１は、ソースが高電位電圧端子ＶＰＰ、ドレインがノードＳ１２、ゲートが出力端子Ｄに接続される。
【０００６】
インバータＩＮＶ１は、入力信号ＩＮを入力し、論理の反転した出力信号／ＩＮを出力する。
【０００７】
ＮＭＯＳトランジスタＭＮ３は、ドレインがノードＳ２１、ソースが接地電圧端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ３のゲートにはインバータＩＮＶ１の出力信号／ＩＮが入力される。ＮＭＯＳトランジスタＭＮ４は、ドレインが出力端子Ｄ、ソースがノードＳ２１、ゲートがノードＳ１０に接続される。ＰＭＯＳトランジスタＭＰ４は、ソースがノードＳ２２、ドレインが出力端子Ｄ、ゲートがノードＳ１０に接続される。ＰＭＯＳトランジスタＭＰ３は、ソースが高電位電圧端子ＶＰＰ、ドレインがノードＳ２２、ゲートが出力端子／Ｄに接続される。
【０００８】
レベルシフト回路１の動作の波形を図７に示す。図７に示すように、時刻ｔ１以前では、入力信号ＩＮがロウレベル（接地電位ＧＮＤ）、／ＩＮがハイレベル（電源電圧ＶＤＤ）である。このとき、出力端子／Ｄからハイレベル（高電位電圧ＶＰＰ）、出力端子Ｄからロウレベル（接地電位ＧＮＤ）が出力される。このとき、ノードＳ１１には、ＮＭＯＳトランジスタＭＮ１のゲート電位、つまりノードＳ１０の電位ＶＦからスレッショルド電圧Ｖｔｎ低い電圧（ＶＦ−Ｖｔｎ）が印加される。なお、ＮＭＯＳトランジスタのスレッショルド電圧をＶｔｎ、ＰＭＯＳトランジスタのスレッショルド電圧をＶｔｐとする。ノードＳ２１の電位は、ＮＭＯＳトランジスタＭＮ３がオン状態なので、接地電位ＧＮＤとなる。ノードＳ１２の電位は、ＰＭＯＳトランジスタＭＰ１がオン状態なので、高電位電圧ＶＰＰとなる。ノードＳ２２には、ＰＭＯＳトランジスタＭＰ４のゲート電位、つまりノードＳ１０の電位ＶＦからスレッショルド電圧Ｖｔｐ高い電圧（ＶＦ＋｜Ｖｔｐ｜）が印加される。
【０００９】
時刻ｔ１に入力信号ＩＮがロウレベル（接地電位ＧＮＤ）からハイレベル（電源電圧ＶＤＤ）、／ＩＮがハイレベル（電源電圧ＶＤＤ）からロウレベル（接地電位ＧＮＤ）に変化する。このとき、出力端子／Ｄからロウレベル（接地電位ＧＮＤ）、出力端子Ｄからハイレベル（高電位電圧ＶＰＰ）が出力される。このとき、ノードＳ１１の電位は、ＮＭＯＳトランジスタＭＮ１がオン状態なので、接地電位ＧＮＤとなる。ノードＳ２１には、ＮＭＯＳトランジスタＭＮ３のゲート電位つまりノードＳ１０の電位ＶＦからスレッショルド電圧Ｖｔｎ低い電圧（ＶＦ−Ｖｔｎ）が印加される。ノードＳ１２には、ＰＭＯＳトランジスタＭＰ４のゲート電位つまりノードＳ１０の電位ＶＦからスレッショルド電圧Ｖｔｐ高い電圧（ＶＦ＋｜Ｖｔｐ｜）が印加される。ノードＳ２２の電位は、ＰＭＯＳトランジスタＭＰ３がオン状態なので、高電位電圧ＶＰＰとなる。
【００１０】
時刻ｔ２に入力信号ＩＮがハイレベル（電源電圧ＶＤＤ）からロウレベル（接地電位ＧＮＤ）、／ＩＮがロウレベル（接地電位ＧＮＤ）からハイレベル（電源電圧ＶＤＤ）に変化する。このとき、時刻ｔ１以前と同様に、出力端子／Ｄからハイレベル（高電位電圧ＶＰＰ）、出力端子Ｄからロウレベル（接地電位ＧＮＤ）が出力される。よって、ノードＳ１１には、電圧（ＶＦ−Ｖｔｎ）が印加される。ノードＳ２１の電位は、接地電位ＧＮＤとなる。ノードＳ１２の電位は、高電位電圧ＶＰＰとなる。ノードＳ２２には、電圧（ＶＦ＋｜Ｖｔｐ｜）が印加される。
【００１１】
このように、レベルシフト回路１は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のドレイン・ソース間に印加される電位は、（ＶＦ−Ｖｔｎ）もしくはＶＰＰ−（ＶＦ−Ｖｔｎ）以下となる。また、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のドレイン・ソース間に印加される電位は、（ＶＦ＋｜Ｖｔｐ｜）もしくはＶＰＰ−（ＶＦ＋｜Ｖｔｐ｜）以下となる。よって、レベルシフト回路１は、構成するＮＭＯＳトランジスタＭＮ１〜ＭＮ４、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のドレイン・ソース間に、直接高電位電圧ＶＰＰが印加されることがなく、高耐圧の特性を有するトランジスタを用いる必要がない利点を有する。また、特許文献２にも同様の回路構成が開示されている。
【特許文献１】特開平８−１４８９８８号公報
【特許文献２】米国特許第５２４３２３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、レベルシフト回路１は、例えば、時刻ｔ１において出力端子Ｄからハイレベル（高電位電圧ＶＰＰ）が出力されるが、ＰＭＯＳトランジスタＭＰ４のゲートが電位ＶＦにバイアスされているため、オン抵抗が高く、出力端子Ｄが高電位電圧ＶＰＰを出力するのに長い時間を有する。また、時刻ｔ２では出力端子／Ｄからハイレベル（高電位電圧ＶＰＰ）が出力されるが、ＰＭＯＳトランジスタＭＰ２のゲートが電位ＶＦにバイアスされているため、オン抵抗が高く、やはり出力端子／Ｄが高電位電圧ＶＰＰを出力するのに長い時間を有する。このようにレベルシフト回路１は、上記のような問題を有し、高速動作ができない。
【課題を解決するための手段】
【００１３】
本発明は、入力端子に入力される所定の振幅を有する入力論理信号に応じて、前記入力論理信号より大きい振幅を有する出力論理信号を第１の出力端子に出力するレベルシフト回路であって、前記出力論理信号の第１の論理レベルまたは第２の論理レベルを与える電源端子と、前記電源端子と前記第１の出力端子間に接続され、制御端子に前記入力論理信号に応じた信号が入力される第１のトランジスタと、前記電源端子と前記第１のトランジスタ間に接続され、前記第１のトランジスタと同期してオンまたはオフ状態になる第２のトランジスタと、を有するレベルシフト回路である。
【００１４】
本発明にかかるレベルシフト回路によれば、第１の出力端子と電源端子間に接続されている第１及び第２のトランジスタが共にオン状態になり、出力端子の電位が短時間で電源電圧に応じた電位に達することができる。また、第１及び第２のトランジスタが共にオフ状態となる場合には、入力信号電位に応じた電位が第１のトランジスタと第２のトランジスタとの中間ノードに印加される。このため、出力論理信号の振幅レベルの電位が直接、第１のトランジスタもしくは第２のトランジスタに印加されることがない。
【発明の効果】
【００１５】
本発明のレベルシフト回路は、高耐圧トランジスタを用いず、高速動作が可能となる。
【発明を実施するための最良の形態】
【００１６】
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかるレベルシフト回路１００の構成の一例を示す。図１に示すように、レベルシフト回路１００は、中間電位生成回路１１０と、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４と、インバータＩＮＶ１０１とを有する。
【００１７】
中間電位生成回路１１０は、抵抗素子Ｒ１０１、Ｒ１０２を有する。抵抗素子Ｒ１０１は、一端が高電位電圧端子ＶＰＰ、他端がノードＳ１０１に接続される。抵抗素子Ｒ１０２は、一端がノードＳ１０１、他端が接地電圧端子ＧＮＤに接続される。よって、ノードＳ１０１の電位は、高電位電圧ＶＰＰを抵抗素子Ｒ１０１、Ｒ１０２の抵抗値で分圧した中間電位ＶＦとなる。高電位電圧端子ＶＰＰから供給される電圧は、電源電圧端子ＶＤＤから供給される電源電圧よりも高いものとする。便宜上、上記符号「ＶＰＰ」「ＶＤＤ」「ＧＮＤ」は、それぞれ端子名を示すと同時に、高電位電圧、電源電圧、接地電圧を示すものとする。
【００１８】
インバータＩＮＶ１０１は、入力信号ＩＮを入力し、論理反転した信号／ＩＮを出力する。また、インバータＩＮＶ１０１は、高電位側の電源に電源電圧ＶＤＤ、低電位側の電源に接地電圧ＧＮＤが供給されている。よって、信号／ＩＮは、信号振幅が電源電圧ＶＤＤから接地電圧ＧＮＤで変化するデジタル信号である。なお、入力信号ＩＮも、信号振幅が電源電圧ＶＤＤから接地電圧ＧＮＤで変化するデジタル信号である。よって、信号／ＩＮは、単に入力信号ＩＮに対して論理の反転した信号である。以後、信号／ＩＮを「入力信号／ＩＮ」と称す。便宜上、上記符号「ＩＮ」は、入力信号名を示すと同時に、入力端子名を示すものとする。
【００１９】
ＮＭＯＳトランジスタＭＮ１０１は、ドレインがノードＳ１１１、ソースが接地電圧端子ＧＮＤに接続される。また、ゲートには入力信号ＩＮが入力される。ＮＭＯＳトランジスタＭＮ１０３は、ドレインがノードＳ１２１、ソースが接地電圧端子ＧＮＤに接続される。また、ゲートには入力信号／ＩＮが入力される。
【００２０】
ＮＭＯＳトランジスタＭＮ１０２は、ドレインが出力端子／Ｄ、ソースがノードＳ１１１、ゲートがノードＳ１０１に接続される。ＮＭＯＳトランジスタＭＮ１０４は、ドレインが出力端子Ｄ、ソースがノードＳ１２１、ゲートがノードＳ１０１に接続される。なお、便宜上、上記符号「Ｄ」「／Ｄ」は、それぞれ出力端子名を示すと同時に、その出力端子から出力される出力信号を示すものとする。
【００２１】
ＰＭＯＳトランジスタＭＰ１０２は、ソースがノードＳ１１２、ドレインが出力端子／Ｄに接続される。また、ゲートには入力信号ＩＮが入力される。ＰＭＯＳトランジスタＭＰ１０４は、ソースがノードＳ１２２、ドレインが出力端子Ｄに接続される。また、ゲートには入力信号／ＩＮが入力される。
【００２２】
ＰＭＯＳトランジスタＭＰ１０１は、ソースが高電位電圧ＶＰＰ、ドレインがノードＳ１１２、ゲートが出力端子Ｄに接続される。ＰＭＯＳトランジスタＭＰ１０３は、ソースが高電位電圧ＶＰＰ、ドレインがノードＳ１２２、ゲートが出力端子／Ｄに接続される。
【００２３】
次に、上述したレベルシフト回路１００の動作について、図面を参照しながら詳細に説明する。図２にレベルシフト回路１００のタイミングチャートの一例を示す。図２に示すように、時刻ｔ１以前では、入力信号ＩＮがロウレベル（接地電位ＧＮＤ）、／ＩＮがハイレベル（電源電圧ＶＤＤ）である。このとき、ＮＭＯＳトランジスタＭＮ１０１、ＰＭＯＳトランジスタＭＰ１０４がオフ状態、ＮＭＯＳトランジスタＭＮ１０３、ＰＭＯＳトランジスタＭＰ１０２がオン状態となる。
【００２４】
ＮＭＯＳトランジスタＭＮ１０３がオン状態となるため、出力端子Ｄはロウレベル（接地電位ＧＮＤ）となる。このため、ゲートが出力端子Ｄに接続されているＰＭＯＳトランジスタＭＰ１０１がオン状態となる。更に、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにロウレベルの入力信号ＩＮ、つまり接地電圧ＧＮＤが印加されておりオン状態となっている。このため、出力端子／Ｄはハイレベル（高電位電圧ＶＰＰ）となる。
【００２５】
更に、ゲートが出力端子／Ｄに接続されているＰＭＯＳトランジスタＭＰ１０３がオフ状態となる。また、ＰＭＯＳトランジスタＭＰ１０４のゲートには、ハイレベルの入力信号／ＩＮ、つまり電源電圧ＶＤＤが印加されている。このため、ノードＳ１２２の電位は、ＰＭＯＳトランジスタＭＰ１０４がカットオフとなる、高電位電圧ＶＰＰから（ＶＤＤ＋｜Ｖｔｐ｜）まで降下した電位となっている。なお、ＰＭＯＳトランジスタのスレッショルド電圧をＶｔｐ、ＮＭＯＳトランジスタのスレッショルド電圧をＶｔｎとする。
【００２６】
一方、出力端子／Ｄがハイレベル（高電位電圧ＶＰＰ）となっており、更にＮＭＯＳトランジスタＭＮ１０２のゲートに中間電位ＶＦが印加されている。このため、ノードＳ１１１の電位は（ＶＦ−Ｖｔｎ）となる。
【００２７】
次に、時刻ｔ１に入力信号ＩＮがロウレベル（接地電位ＧＮＤ）からハイレベル（電源電圧ＶＤＤ）、／ＩＮがハイレベル（電源電圧ＶＤＤ）からロウレベル（接地電位ＧＮＤ）に変化する。このとき、ＮＭＯＳトランジスタＭＮ１０１、ＰＭＯＳトランジスタＭＰ１０４がオン状態、ＮＭＯＳトランジスタＭＮ１０３、ＰＭＯＳトランジスタＭＰ１０２がオフ状態となる。
【００２８】
ＮＭＯＳトランジスタＭＮ１０１がオン状態となるため、出力端子／Ｄは、ハイレベル（高電位電圧ＶＰＰ）からロウレベル（接地電圧ＧＮＤ）となる。このため、ゲートが出力端子／Ｄに接続されているＰＭＯＳトランジスタＭＰ１０３がオン状態となる。更に、ＰＭＯＳトランジスタＭＰ１０４は、ゲートにロウレベルの入力信号／ＩＮ、つまり接地電圧ＧＮＤが印加されておりオン状態となっている。このため、高電位電圧端子ＶＰＰと出力端子Ｄは低いオン抵抗の状態のＰＭＯＳトランジスタＭＰ１０３、ＭＰ１０４を経て接続されることになる。よって、出力端子Ｄは短時間にロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となることができる。
【００２９】
更に、ゲートが出力端子Ｄに接続されているＰＭＯＳトランジスタＭＰ１０１はオフ状態となる。また、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにハイレベルの入力信ＩＮ、つまり電源電圧ＶＤＤが印加されている。このため、ノードＳ１１２の電位は、高電位電圧ＶＰＰから降下し、ＰＭＯＳトランジスタＭＰ１０２がカットオフする（ＶＤＤ＋｜Ｖｔｐ｜）で停止する。
【００３０】
一方、出力端子Ｄがロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となり、またＮＭＯＳトランジスタＭＮ１０４のゲートに中間電位ＶＦが印加されている。このため、ノードＳ１２１の電位は接地電位から上昇して（ＶＦ−Ｖｔｎ）となる。
【００３１】
次に、時刻ｔ２に入力信号ＩＮがハイレベル（電源電圧ＶＤＤ）からロウレベル（接地電位ＧＮＤ）、／ＩＮがロウレベル（接地電位ＧＮＤ）からハイレベル（電源電圧ＶＤＤ）に変化する。このとき、ＮＭＯＳトランジスタＭＮ１０１、ＰＭＯＳトランジスタＭＰ１０４がオフ状態、ＮＭＯＳトランジスタＭＮ１０３、ＰＭＯＳトランジスタＭＰ１０２がオン状態となる。
【００３２】
ＮＭＯＳトランジスタＭＮ１０３がオン状態となるため、出力端子Ｄは、ハイレベル（高電位電圧ＶＰＰ）からロウレベル（接地電圧ＧＮＤ）となる。このため、ゲートが出力端子Ｄに接続されているＰＭＯＳトランジスタＭＰ１０１がオン状態となる。更に、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにロウレベルの入力信号ＩＮ、つまり接地電圧ＧＮＤが印加されておりオン状態となっている。このため、高電位電圧端子ＶＰＰと出力端子／Ｄは低いオン抵抗の状態のＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２を経て接続されることになる。よって、出力端子／Ｄは短時間にロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となることができる。
【００３３】
更に、ゲートが出力端子／Ｄに接続されているＰＭＯＳトランジスタＭＰ１０３はオフ状態となる。また、ＰＭＯＳトランジスタＭＰ１０４は、ゲートにハイレベルの入力信／ＩＮ、つまり電源電圧ＶＤＤが印加されている。このため、ノードＳ１２２の電位は、高電位電圧ＶＰＰから降下し、ＰＭＯＳトランジスタＭＰ１０４がカットオフする（ＶＤＤ＋｜Ｖｔｐ｜）で停止する。
【００３４】
一方、出力端子／Ｄがロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となり、また、ＮＭＯＳトランジスタＭＮ１０２のゲートに中間電位ＶＦが印加されている。このため、ノードＳ１１１の電位は接地電位から上昇して（ＶＦ−Ｖｔｎ）となる。
【００３５】
以上のような動作で、レベルシフト回路１００は、電源電圧ＶＤＤ〜接地電位ＧＮＤ間で振幅する入力信号ＩＮもしくは／ＩＮを、高電位電圧ＶＰＰ〜接地電位ＧＮＤ間で振幅する出力信号Ｄもしくは／Ｄにレベルシフトさせることができる。このとき、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０３のドレイン・ソース間に印加される電位は（ＶＦ−Ｖｔｎ）以下、また、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のドレイン・ソース間に印加される電位は（ＶＰＰ−（ＶＦ−Ｖｔｎ））以下となる。更に、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０４のドレイン・ソース間に印加される電位は（ＶＤＤ＋｜Ｖｔｐ｜）以下、また、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３のドレイン・ソース間に印加される電位は（ＶＰＰ−（ＶＤＤ＋｜Ｖｔｐ｜））以下となる。よって、レベルシフト回路１００が有するＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４のドレイン・ソース間には、高電位電圧ＶＰＰが直接印加されることがない。このため、高耐圧特性を有するトランジスタを用いる必要がない。更に、出力端子Ｄ、もしくは／Ｄがロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）に遷移する場合、上述したようにオン状態のＰＭＯＳトランジスタを経由して出力端子Ｄ、もしくは／Ｄと高電位電圧端子ＶＰＰが接続される。このため、出力端子Ｄ、もしくは／Ｄは短時間にロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となることができる。このことから、従来技術において、出力端子Ｄ、もしくは／Ｄがハイレベル、つまり高電位電圧ＶＰＰを出力するのに長い時間を有し、レベルシフト回路の高速動作ができなかった問題を解決できる。
【００３６】
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態にかかるレベルシフト回路２００の構成の一例を示す。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なるのはＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０３を省略している点である。よって、本実施の形態２では、その部分のみの説明を重点的に記載し、その他の部分は説明を省略する。
【００３７】
図３に示すように、レベルシフト回路２００は、中間電位生成回路１１０と、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４と、インバータＩＮＶ１０１とを有する。
【００３８】
ＮＭＯＳトランジスタＭＮ１０２は、ソースがノードＳ１１１、つまりインバータＩＮＶ１０１の出力と接続される。ＮＭＯＳトランジスタＭＮ１０４は、ソースがノードＳ１２１、つまりインバータＩＮＶ１０１の入力と接続される。他の接続関係は実施の形態１のレベルシフト回路１００と同様なため説明は省略する。ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のスレッショルド電圧Ｖｔｎは、ＶＦ＜（ＶＤＤ＋Ｖｔｎ）が成り立つように調整される。
【００３９】
また、レベルシフト回路２００では、ＮＭＯＳトランジスタＭＮ１０４のソースに直接入力信号ＩＮの信号源が接続されることになる。よって、入力信号ＩＮの信号源には、十分な電流駆動能力を持つことが求められる。
【００４０】
次に、上述したレベルシフト回路２００の動作について、図面を参照しながら詳細に説明する。図４にレベルシフト回路２００のタイミングチャートの一例を示す。図４に示すように、時刻ｔ１以前では、入力信号ＩＮがロウレベル（接地電位ＧＮＤ）、／ＩＮがハイレベル（電源電圧ＶＤＤ）である。よって、ＰＭＯＳトランジスタＭＰ１０４がオフ状態、ＰＭＯＳトランジスタＭＰ１０２がオン状態、ノードＳ１２１が接地電位ＧＮＤ、ノードＳ１１１が電源電圧ＶＤＤとなる。このため、出力端子Ｄはロウレベル（接地電位ＧＮＤ）となり、ＰＭＯＳトランジスタＭＰ１０１がオン状態となる。更に、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにロウレベルの入力信号ＩＮ、つまり接地電圧ＧＮＤが印加されておりオン状態となっている。このため、出力端子／Ｄはハイレベル（高電位電圧ＶＰＰ）となる。
【００４１】
更に、ゲートが出力端子／Ｄに接続されているＰＭＯＳトランジスタＭＰ１０３がオフ状態となる。また、ＰＭＯＳトランジスタＭＰ１０４のゲートには、ハイレベルの入力信号／ＩＮ、つまり電源電圧ＶＤＤが印加されている。このため、実施の形態１と同様、ノードＳ１２２の電位は、ＰＭＯＳトランジスタＭＰ１０２がカットオフとなる高電位電圧ＶＰＰから（ＶＤＤ＋｜Ｖｔｐ｜）まで降下した電位となっている。
【００４２】
また、ＮＭＯＳトランジスタＭＮ１０２は、ノードＳ１１１の電位、つまり自身のソース電位が電源電圧ＶＤＤとなっており、カットオフしている。
【００４３】
次に、時刻ｔ１に入力信号ＩＮがロウレベル（接地電位ＧＮＤ）からハイレベル（電源電圧ＶＤＤ）、／ＩＮがハイレベル（電源電圧ＶＤＤ）からロウレベル（接地電位ＧＮＤ）に変化する。このとき、ＰＭＯＳトランジスタＭＰ１０４がオン状態、ＰＭＯＳトランジスタＭＰ１０２がオフ状態、ノードＳ１２１が電源電圧ＶＤＤ、ノードＳ１１１が接地電位ＧＮＤとなる。このため、出力端子／Ｄはハイレベル（高電位電圧ＶＰＰ）からロウレベル（接地電位ＧＮＤ）となる。このため、ゲートが出力端子／Ｄに接続されているＰＭＯＳトランジスタＭＰ１０３がオン状態となる。更に、ＰＭＯＳトランジスタＭＰ１０４は、ゲートにロウレベルの入力信号／ＩＮ、つまり接地電圧ＧＮＤが印加されておりオン状態となっている。このため、実施の形態１と同様、高電位電圧端子ＶＰＰと出力端子Ｄは低いオン抵抗の状態のＰＭＯＳトランジスタＭＰ１０３、ＭＰ１０４を経て接続されることになる。よって、出力端子Ｄは短時間にロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となることができる。
【００４４】
更に、ゲートが出力端子Ｄに接続されているＰＭＯＳトランジスタＭＰ１０１はオフ状態となる。また、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにハイレベルの入力信ＩＮ、つまり電源電圧ＶＤＤが印加されている。このため、ノードＳ１１２の電位は、高電位電圧ＶＰＰから降下し、ＰＭＯＳトランジスタＭＰ１０２がカットオフする（ＶＤＤ＋｜Ｖｔｐ｜）で停止する。
【００４５】
また、ＮＭＯＳトランジスタＭＮ１０４は、ノードＳ１２１の電位、つまり自身のソース電位が接地電位ＧＮＤから電源電圧ＶＤＤとなり、カットオフする。
【００４６】
次に、時刻ｔ２に入力信号ＩＮがハイレベル（電源電圧ＶＤＤ）からロウレベル（接地電位ＧＮＤ）、／ＩＮがロウレベル（接地電位ＧＮＤ）からハイレベル（電源電圧ＶＤＤ）に変化する。このとき、ＰＭＯＳトランジスタＭＰ１０４がオフ状態、ＰＭＯＳトランジスタＭＰ１０２がオン状態、ノードＳ１１１が電源電圧ＶＤＤ、ノードＳ１２１が接地電位ＧＮＤとなる。このため、出力端子Ｄはハイレベル（高電位電圧ＶＰＰ）からロウレベル（接地電位ＧＮＤ）となる。また、ゲートが出力端子Ｄに接続されているＰＭＯＳトランジスタＭＰ１０１がオン状態となる。更に、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにロウレベルの入力信号ＩＮ、つまり接地電圧ＧＮＤが印加されておりオン状態となっている。このため、実施の形態１と同様、高電位電圧端子ＶＰＰと出力端子／Ｄは低いオン抵抗の状態のＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２を経て接続されることになる。よって、出力端子／Ｄは短時間にロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となることができる。
【００４７】
更に、ゲートが出力端子／Ｄに接続されているＰＭＯＳトランジスタＭＰ１０３はオフ状態となる。また、ＰＭＯＳトランジスタＭＰ１０４は、ゲートにハイレベルの入力信／ＩＮ、つまり電源電圧ＶＤＤが印加されている。このため、ノードＳ１２２の電位は、高電位電圧ＶＰＰから降下し、ＰＭＯＳトランジスタＭＰ１０４がカットオフする（ＶＤＤ＋｜Ｖｔｐ｜）で停止する。
【００４８】
また、ＮＭＯＳトランジスタＭＮ１０２は、ノードＳ１１１の電位、つまり自身のソース電位が接地電位ＧＮＤから電源電圧ＶＤＤとなり、カットオフする。
【００４９】
以上のような動作で、レベルシフト回路２００は、電源電圧ＶＤＤ〜接地電位ＧＮＤ間で振幅する入力信号ＩＮもしくは／ＩＮを、高電位電圧ＶＰＰ〜接地電位ＧＮＤ間で振幅する出力信号Ｄもしくは／Ｄにレベルシフトさせることができる。このとき、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のドレイン・ソース間に印加される電位は（ＶＰＰ−ＶＤＤ）以下となる。更に、実施の形態１と同様、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０４のドレイン・ソース間に印加される電位は（ＶＤＤ＋｜Ｖｔｐ｜）以下、また、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３のドレイン・ソース間に印加される電位は（ＶＰＰ−（ＶＤＤ＋｜Ｖｔｐ｜））以下となる。よって、レベルシフト回路２００が有するＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のドレイン・ソース間には、高電位電圧ＶＰＰが直接印加されることがない。このため、実施の形態１と同様、高耐圧特性を有するトランジスタを用いる必要がない。更に、出力端子Ｄ、もしくは／Ｄがロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）に遷移する場合、オン状態のＰＭＯＳトランジスタを経由して出力端子Ｄ、もしくは／Ｄと高電位電圧端子ＶＰＰが接続される。このため、実施の形態１と同様、出力端子Ｄ、もしくは／Ｄは短時間にロウレベル（接地電位ＧＮＤ）からハイレベル（高電位電圧ＶＰＰ）となることができる。
【００５０】
更に、レベルシフト回路２００は、レベルシフト回路１００に比べてＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０３を省略でき、より少ない素子で構成可能となる。よって、回路を形成するチップ面積の削減が可能となる。また、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のゲートに印加している中間電位ＶＦの変わりに電源電圧ＶＤＤを印加しても同様の動作ができる。よって、この場合、中間電位生成回路１１０を省略することができる。このため、更なるチップ面積の削減が可能となる。
【００５１】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図５に示すレベルシフト回路３００のように、図１のレベルシフト回路１００のＭＯＳトランジスタの導電型を逆にした接続構成で本発明を実現してもよい。この場合、ＰＭＯＳトランジスタに比べてＮＭＯＳトランジスタの電流駆動能力が低い場合に有効である。なお、通常は、回路動作の安定性確保の点からＮＭＯＳトランジスタのサイズをＰＭＯＳトランジスタより大きく設定している。このため、ＮＭＯＳトランジスタの方が駆動能力が大きい。よって、通常はレベルシフト回路１００のように、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のゲートに中間電位ＶＦが印加されていても、出力端子Ｄもしくは／Ｄが、ハイレベル（高電位電圧ＶＰＰ）からロウレベル（接地電位ＧＮＤ）まで降下する時間は十分速い。
【図面の簡単な説明】
【００５２】
【図１】実施の形態１にかかるレベルシフト回路の構成の一例である。
【図２】実施の形態１にかかるレベルシフト回路の動作を示すタイミングチャートである。
【図３】実施の形態２にかかるレベルシフト回路の構成の一例である。
【図４】実施の形態２にかかるレベルシフト回路の動作を示すタイミングチャートである。
【図５】その他の実施の形態にかかるレベルシフト回路の構成の一例である。
【図６】従来のレベルシフト回路の構成である。
【図７】従来のレベルシフト回路の動作を示すタイミングチャートである。
【符号の説明】
【００５３】
１００、２００、３００  レベルシフト回路
１１０  中間電圧生成回路
ＭＰ１０１〜ＭＰ１０４  ＰＭＯＳトランジスタ
ＭＮ１０１〜ＭＮ１０４  ＮＭＯＳトランジスタ
ＩＮＶ１０１  インバータ
Ｒ１０１、Ｒ１０２  抵抗素子
【図１】
2010041062.tif 000003
【図２】
2010041062.tif 000004
【図３】
2010041062.tif 000005
【図４】
2010041062.tif 000006
【図５】
2010041062.tif 000007
【図６】
2010041062.tif 000008
【図７】
2010041062.tif 000009