(57)【要約】【課題】容量素子の誘電体膜を形成する際に生じたエッチング生成物が誘電体膜に付着しない容量素子の製造方法を提供する。【解決手段】強誘電体材料からなる誘電体層４２上に導電層４３を形成する工程と、導電層４３及び誘電体層４２のうちの少なくとも導電層４３上に、保護層１０を形成する工程と、保護層１０上にマスク層４５を形成する工程と、マスク層４５をパターニングする工程と、パターニングされたマスク層４５をマスクとして、保護層１０と共に保護層１０に隣接する下側の層４３をエッチングして、下側の層４３をパターニングする工程と、マスク層４５を除去する工程と、次いで、保護層１０に対してドライエッチングを行う工程と、を有する。【選択図】図５
2010206005.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体材料からなる誘電体層上に導電層を形成する工程と、
前記導電層及び前記誘電体層のうちの少なくとも前記導電層上に、保護層を形成する工程と、
前記保護層上にマスク層を形成する工程と、
前記マスク層をパターニングする工程と、
パターニングされた前記マスク層をマスクとして、前記保護層と共に前記保護層に隣接する下側の層をエッチングして、前記下側の層をパターニングする工程と、
前記マスク層を除去する工程と、
次いで、前記保護層に対してドライエッチングを行う工程と
を有する半導体装置の製造方法。
【請求項２】
強誘電体材料からなる誘電体層上に導電層を形成する工程と、
前記導電層上に保護層を形成する工程と、
前記保護層上にマスク層を形成する工程と、
前記マスク層をパターニングする工程と、
パターニングされた前記マスク層をマスクとして、前記保護層と共に前記導電層をエッチングして、前記導電層をパターニングする工程と、
前記マスク層を除去する工程と、
次いで、前記保護層に対してドライエッチングを行う工程と
を有する半導体装置の製造方法。
【請求項３】
前記ドライエッチングにより、前記保護層の一部と共にエッチング後の残渣を除去する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
強誘電体材料からなる誘電体層上に導電層を形成する工程と、
前記導電層上に、第１保護層を形成する工程と、
前記第１保護層上に第１マスク層を形成する工程と、
前記第１マスク層をパターニングする工程と、
パターニングされた前記第１マスク層をマスクとして、前記第１保護層と共に前記導電層をエッチングして、前記導電層をパターニングする工程と、
前記第１マスク層を除去する工程と、
次いで、前記第１保護層に対してドライエッチングを行う工程と、
前記第１保護層が形成された前記導電層及び前記誘電体層上に、第２保護層を形成する工程と、
前記第２保護層上に第２マスク層を形成する工程と、
前記第２マスク層をパターニングする工程と、
パターニングされた前記第２マスク層をマスクとして、前記第２保護層と共に前記誘電体層をエッチングして、前記誘電体層をパターニングする工程と、
前記第２マスク層を除去する工程と、
次いで、前記第２保護層に対してドライエッチングを行う工程と、
を有する半導体装置の製造方法。
【請求項５】
誘電体層と、
前記誘電体層上に形成された導電層と、
前記導電層上に形成された第１保護層と、
前記第１保護層が形成された前記導電層及び前記誘電体層を覆うように形成された第２保護層と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電源が切断された状態でも記憶した情報が保持される不揮発性メモリが注目されている。そして、メモリが搭載される電子装置の高機能化に伴って、大容量化、高速化、省電力化等の性能が不揮発性メモリに求められており、種々のタイプの不揮発性メモリが開発されている。
【０００３】
不揮発性メモリの中でも、低電圧で動作し、書き込み及び読み出しを高速で行なうことができるメモリとして、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦｅＲＡＭ）がある。
【０００４】
強誘電体メモリは、容量素子として、強誘電体膜を含む強誘電体キャパシタを有している。強誘電体キャパシタは、容量絶縁膜としての強誘電体膜が一対の電極間に挟まれて形成される。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報が記憶される。
【０００５】
この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去さられても自発分極を有する。印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。従って、この自発分極を検出すれば、記憶した情報を読み出すことができる。また、分極は、強誘電体膜が有する原子の変位によって起こる現象なので、強誘電体メモリの読み書きは非常に速い速度で行なわれる。
【０００６】
強誘電体キャパシタに用いられる強誘電体膜の材料としては、例えば、チタン酸ジルコン酸鉛系化合物（ＰＺＴ）又はビスマス層状構造化合物等の酸化物がある。強誘電体メモリの製造工程では、非酸化雰囲気中における種々の処理が行われる。この処理によって、強誘電体膜には容易に酸素欠損（損傷）が生じるので、強誘電体膜の電気特性が低下してしまう。そこで、強誘電体メモリの製造工程では、強誘電体膜の損傷を回復させるために、酸素雰囲気中での熱処理が複数回行なわれる。
【０００７】
このため、強誘電体キャパシタの電極としては、酸素雰囲気中でも酸化しにくい材料が用いられる。具体的には、電極の材料として、プラチナ等の貴金属、又は、酸化イリジウム若しくは酸化ルテニウム等の導電性酸化物が用いられる。
【０００８】
上述した電極又は強誘電体膜の材料を用いて強誘電体キャパシタを形成する際には、マスクパターンを用いたエッチングが行われる。これらの材料はその反応性が比較的低いので、エッチングはスパッタ成分が多いものとなる。しかし、スパッタ成分の多いエッチングを行うと、マスクパターンにエッチング後の残渣が付着し易い。そして、エッチング後の残渣が付着したマスクパターンが電極又は強誘電体膜から取り除かれても、マスクパターンに付着していたエッチング後の残渣が、電極又は強誘電体膜上に再付着する場合がある。
【０００９】
従来、下部電極のエッチング後の残渣が上部電極又は強誘電体膜に付着することを防止する半導体装置の製造方法が開示されている。しかし、上部電極又は強誘電体膜のエッチング後の残渣が、上部電極又は強誘電体膜に付着することを防止する技術はまだ開示されていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１０７７４号公報
【特許文献２】特開２００３−２５８２０５号公報
【特許文献３】特開２００６−３４４７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来の強誘電体キャパシタの製造方法では、エッチング後の残渣が上部電極又は強誘電体膜に付着する。
【００１２】
そして、エッチング後の残渣は、上部電極層の形成材料であるプラチナ等の貴金属、又は、酸化イリジウム等の導電性酸化物を組成としているので、反応性が低いため、エッチング又はウエット処理による除去が困難である。
【００１３】
上部電極上に付着したエッチング後の残渣は、以下のような問題を引き起こす可能性がある。例えば、エッチング後の残渣は、上部電極とプラグとの間のコンタクト不良を引き起こす場合がある。また、このエッチング後の残渣は、パーティクルの発生源となる場合もある。更に、エッチング後の残渣は、プラチナ等の含有物が触媒作用を起こして、強誘電体膜に損傷を与える場合もある。
【００１４】
同様に、強誘電体膜上に付着したエッチング後の残渣も、強誘電体層の形成材料であるチタン酸ジルコン酸鉛系化合物等の酸化物を組成としているので、反応性が低いため、エッチング又はウエット処理による除去が困難である。
【００１５】
強誘電体膜上に付着したエッチング後の残渣は、以下のような問題を引き起こす可能性がある。例えば、エッチング後の残渣は、パーティクルの発生源となる場合がある。また、エッチング後の残渣は、強誘電体膜上に形成される保護膜と強誘電体膜との間の密着性を低下させる場合がある。
【００１６】
一方、反応性の高い薬液、又は強力な物理処理により、上部電極上に付着したエッチング後の残渣、又は強誘電体膜上に付着したエッチング後の残渣を除去することができる。しかし、このような方法を用いると、エッチング後の残渣を除去する際に上部電極ａ又は強誘電体膜が損傷を受けるので、強誘電体キャパシタの電気特性が低下してしまう。
【００１７】
本明細書では、容量素子の上部電極を形成する際に生じたエッチング後の残渣が上部電極に付着しない半導体装置及びその製造方法を提供することを目的とする。
【００１８】
また、本明細書では、容量素子の誘電体膜を形成する際に生じたエッチング後の残渣が誘電体膜に付着しない半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本明細書で開示する半導体装置の製造方法の一形態によれば、強誘電体材料からなる誘電体層上に導電層を形成する工程と、上記導電層及び上記誘電体層のうちの少なくとも上記導電層上に、保護層を形成する工程と、上記保護層上にマスク層を形成する工程と、上記マスク層をパターニングする工程と、パターニングされた上記マスク層をマスクとして、上記保護層と共に上記保護層に隣接する下側の層をエッチングして、上記下側の層をパターニングする工程と、上記マスク層を除去する工程と、
次いで、上記保護層に対してドライエッチングを行う工程とを有する。
【００２０】
また、上記課題を解決するために、本明細書で開示する半導体装置の一形態によれば、誘電体層と、上記誘電体層上に形成された導電層と、上記導電層上に形成された第１保護層と、上記第１保護層が形成された上記導電層及び上記誘電体層を覆うように形成された第２保護層と、を備える。
【発明の効果】
【００２１】
上述した半導体装置、又はその製造方法の一形態によれば、容量素子の上部電極を形成する際に生じたエッチング後の残渣が上部電極に付着しない。
【００２２】
また、上述した半導体装置、又は、その製造方法の一形態によれば、誘電体層を形成する際に生じたエッチング後の残渣が誘電体層に付着しない。
【図面の簡単な説明】
【００２３】
【図１】本明細書に開示する半導体装置の一実施形態の構造を示す図である。
【図２】（Ａ）〜（Ｃ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図である。
【図３】（Ｄ）〜（Ｆ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図２に続く工程を示す図である。
【図４】（Ｇ）〜（Ｉ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図３に続く工程を示す図である。
【図５】（Ｊ）〜（Ｌ’）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図４に続く工程を示す図である。
【図６】（Ｍ）〜（Ｏ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図５に続く工程を示す図である。
【図７】（Ｐ）〜（Ｒ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図６に続く工程を示す図である。
【図８】（Ｓ）及び（Ｔ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図７に続く工程を示す図である。
【図９】（Ｕ）及び（Ｖ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図８に続く工程を示す図である。
【図１０】（Ｗ）及び（Ｘ）は、本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図９に続く工程を示す図である。
【図１１】本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の図１０に続く工程を示す図である。
【発明を実施するための形態】
【００２４】
以下、本明細書で開示する半導体装置の好ましい実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００２５】
図１は、本明細書で開示する半導体装置の一実施形態を示す図である。
【００２６】
本明細書で開示する実施形態（以下、単に本実施形態ともいう）の半導体装置１は、容量素子として強誘電体キャパシタＱを有する強誘電体メモリを備えている。強誘電体メモリは、ＭＯＳトランジスタと強誘電体キャパシタＱとが直列に接続された基本構造を有する。この強誘電体メモリは、図１に示すように、強誘電体キャパシタＱの下部電極４１ａのコンタクト領域ＣＲ上に導電性プラグ６０ｂが形成されたプレーナ型の構造を有する。
【００２７】
図１に示すように、半導体装置１は、例えば、ＭＯＳトランジスタＴＲ１、ＴＲ２が配置されるトランジスタ層と、トランジスタ層の上に形成され、強誘電体キャパシタＱが配置されるキャパシタ層と、キャパシタ層の上に形成され、配線が配置される配線層とを有する。
【００２８】
トランジスタ層では、単結晶シリコン基板２０上に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離絶縁膜２１で画成されたｐ型のＳｉウェル２２が形成される。そして、ｎチャネルのＭＯＳトランジスタＴＲ１、ＴＲ２が、このＳｉウェル２２領域に間隔を空けて配置される。
【００２９】
ＭＯＳトランジスタＴＲ１、ＴＲ２は、それぞれのチャネル領域に対応してゲート絶縁膜２８を有する。
【００３０】
ゲート絶縁膜２８上にはｎ型にドープされた多結晶シリコンのゲート電極２５ａ、２５ｂが配置される。ゲート電極２５ａ、２５ｂは、強誘電体メモリのワード線の一部を形成する。
【００３１】
ゲート電極２５ａ、２５ｂの両側壁上には、絶縁性のサイドウォール２６が配置される。そして、サイドウォール２６それぞれの外側には、ｎ型の第１〜第３ソース／ドレイン領域２３ａ，２３ｂ，２３ｃが配置される。
【００３２】
また、図１に示すように、ＭＯＳトランジスタＴＲ１では、第１ソース／ドレイン領域２３ａの端部からゲート絶縁膜２８に向って、第１ソース／ドレインエクステンション領域２４ａが延出する。同様に、ＭＯＳトランジスタＴＲ２では、第３ソース／ドレイン領域２３ｃの端部からゲート絶縁膜２８に向って、第３ソース／ドレインエクステンション領域２４ｃが延出する。また、第２ソース／ドレイン領域２３ｂの両側それぞれには、第２ソース／ドレインエクステンション領域２４ｂが配置される。
【００３３】
図１に示すように、第１〜第３ソース／ドレイン領域２３ａ，２３ｂ，２３ｃ上それぞれにはシリサイド層２７が配置される。また、同様のシリサイド層が、ゲート電極２５ａ、２５ｂ上にも配置される。
【００３４】
第１ソース／ドレイン領域２３ａ上には、第１ソース／ドレイン領域２３ａと上層とを接続する第１導電性プラグ３２ａが、シリサイド層２７を介して配置される。同様に、第２ソース／ドレイン領域２３ｂ上には第２導電性プラグ３２ｂが配置され、第３ソース／ドレイン領域２３ｃ上には第３導電性プラグ３２ｃが配置される。
【００３５】
また、図１に示すように、窒化シリコン膜２９が、２つのＭＯＳトランジスタＴＲ１、ＴＲ２を覆うようにシリコン基板２０上に配置される。更に、窒化シリコン膜２９の上には、酸化シリコン膜３０が配置される。これらの窒化シリコン膜２９及び酸化シリコン膜３０によって、第１層間絶縁膜３１が形成される。
【００３６】
第１層間絶縁膜３１の上には、半導体装置１の製造中に、第１〜第３導電性プラグ３２ａ，３２ｂ、３２ｃの酸化を防止するために使用される酸化防止膜３６が配置される。酸化防止膜３６は、酸窒化シリコン膜３６ａと酸化シリコン膜３６ｂとが積層された２層構造を有する。
【００３７】
トランジスタ層の上に配置されるキャパシタ層では、酸化防止膜３６の上に、強誘電体キャパシタＱの結晶性を高めるために使用される第１アルミナ膜３７が配置される。
【００３８】
図１に示すように、第１アルミナ膜３７の上には、強誘電体キャパシタＱが配置される。強誘電体キャパシタＱは、第１導電層としての下部電極４１ａと、下部電極４１ａ上に形成された強誘電体層としての強誘電体膜４２ａと、強誘電体膜４２ａ上に形成された第２導電層としての上部電極４３ａと、を有する。
【００３９】
更に、強誘電体キャパシタＱの上部電極４３ａ上には、第１保護層としての第１保護膜１０ａが形成されている。また、第１保護膜１０ａが形成された上部電極４３ａ及び強誘電体膜４２ａを覆うように、第２保護層としての第２保護膜１１ａが形成されている。
【００４０】
第１保護膜１０ａは、半導体装置１の製造工程における強誘電体キャパシタＱの形成中に、上部電極４３ａを形成する際に生成したエッチング後の残渣が、上部電極４３ａに付着することを防止する。
【００４１】
また、第２保護膜１１ａは、半導体装置１の製造工程における強誘電体キャパシタＱの形成中に、強誘電体膜４２ａを形成する際に生成したエッチング後の残渣が、強誘電体膜４２ａに付着することを防止する。
【００４２】
また、半導体装置１の製造中に水素等の還元性雰囲気から強誘電体キャパシタＱを保護する第３保護層５０が、強誘電体キャパシタＱを覆うように第１アルミナ膜３７上に配置される。
【００４３】
上部電極４３ａ上には、上部電極４３ａと上層とを接続する第４導電性プラグ６０ａが配置される。第４導電性プラグ６０ａは、第１保護膜１０ａと、第２保護膜１１ａと、第３保護層５０とを貫通して、上部電極４３ａと接続する。
【００４４】
また、下部電極４１ａのコンタクト領域ＣＲ上には、下部電極４１ａと上層の配線とを接続する第５導電性プラグ６０ｂが配置される。第５導電性プラグ６０ｂは、第３保護層５０を貫通して、上部電極４３ａと接続する。
【００４５】
また、図１に示すように、下層の第１導電性プラグ３２ａと上層の配線とを接続する第６導電性プラグ６０ｃが、第１導電性プラグ３２ａの上に配置される。第６導電性プラグ６０ｃは、第１アルミナ膜３７及び酸化防止膜３６を貫通して第１導電性プラグ３２ａと接続する。同様に、第７導電性プラグ６０ｄが、第２導電性プラグ３２ｂの上に配置され、第８導電性プラグ６０eが、第３導電性プラグ３２ｃの上に配置される。
【００４６】
また、図１に示すように、酸化シリコン膜５１が、強誘電体キャパシタＱを中に埋め込むように第３保護層５０上に配置される。更に、酸化シリコン膜５１上には、第２アルミナ膜５２及び酸化シリコン膜５３が積層して配置される。これらの酸化シリコン膜５１と、第２アルミナ膜５２と、酸化シリコン膜５３とによって、第２層間絶縁膜５４が形成される。
【００４７】
キャパシタ層の上に配置される配線層では、第２層間絶縁膜５４の上に、第４導電性プラグ６０ａ及び第８導電性プラグ６０ｅとを接続する配線６２ｂが配置される。配線６２ｂは、複数のプラグを介して、ＭＯＳトランジスタＴＲ２の第３ソース／ドレイン領域２３ｃと誘電体キャパシタＱの上部電極４３ａとを接続する。
【００４８】
同様に、第２層間絶縁膜５４の上には、第５導電性プラグ６０ｂと接続する配線６２ｃが配置される。配線６２ｃは、強誘電体メモリのプレーナ線の一部を形成する。
【００４９】
また、第２層間絶縁膜５４の上には、第６導電性プラグ６０ｃと接続する配線６２ａが配置される。
【００５０】
更に、第２層間絶縁膜５４の上には、第７導電性プラグ６０ｄと接続する導電性パッド６２ｄが配置される。導電性パッド６２ｄ上には、導電性パッド６２ｄと上層とを接続する第９導電性プラグ６４が配置される。
【００５１】
また、図１に示すように、各配線等を埋め込むように第３層間絶縁膜６３が第２層間絶縁膜５４上に配置される。この第３層間絶縁膜６３の上には、必要に応じて、更に別の配線層等を配置しても良い。
【００５２】
次に、図１に示した強誘電体メモリを有する半導体装置１の製造方法の一実施形態を、図２〜図１１を参照して以下に説明する。
【００５３】
まず、図２（Ａ）に示す構造を得るまでの工程を説明する。
【００５４】
最初に、シリコン基板２０の表面に、トランジスタの活性領域を画定するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）用の溝が形成され、その中に酸化シリコン等の絶縁膜が埋め込まれて、素子分離絶縁膜２１が形成される。なお、素子分離構造はＳＴＩに限られず、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法で素子分離絶縁膜２１が形成されても良い。
【００５５】
続いて、シリコン基板２０の活性領域にｐ型不純物を導入してpウェル２２が形成された後、その活性領域の表面に熱酸化膜を用いて、間隔を空けて２つのゲート絶縁膜２８が形成される。
【００５６】
続いて、シリコン基板２０の上側全面に非晶質又は多結晶シリコン膜を形成し、この膜をパターニングして、ゲート絶縁膜２８上にゲート電極２５ａ、２５ｂが形成される。pウェル２２上には、２つのゲート電極２５ａ、２５ｂが間隔を空けて配置される。
【００５７】
続いて、ゲート電極２５ａ、２５ｂをマスクにするイオン注入により、各ゲート電極２５ａ、２５ｂの横のシリコン基板２０にｎ型不純物が導入されて、第１〜第３ソース／ドレインエクステンション２４ａ、２４ｂ、２４ｃが形成される。
【００５８】
続いて、シリコン基板２０の上側全面に絶縁膜が形成され、その絶縁膜がエッチバックされてゲート電極２５ａ、２５ｂの両側壁上に絶縁性のサイドウォール２６が形成される。
【００５９】
続いて、サイドウォール２６とゲート電極２５ａ、２５ｂをマスクとして、シリコン基板２０にｎ型不純物がイオン注入されて、各ゲート電極２５ａ、２５ｂの外側のシリコン基板２０に第１〜第３ソース／ドレイン領域２３ａ〜２３ｃが形成される。
【００６０】
ここまでの工程により、シリコン基板２０の活性領域には、ゲート絶縁膜２８、ゲート電極２５ａ、２５ｂ、及び第１〜第３ソース／ドレイン領域２３ａ〜２３ｃ等を有する２つのＭＯＳトランジスタＴＲ１、ＴＲ２が形成される。
【００６１】
続いて、ゲート電極２５ａ、２５ｂ、及び第１〜第３ソース／ドレイン領域２３ａ〜２３ｃにスパッタ法によりコバルト層等の高融点金属を導入し、この高融点金属層を加熱してシリコンと反応させて、シリサイド層２７が形成される。シリサイド層２７が形成された電極部分は低い抵抗率を有する。
【００６２】
続いて、ＭＯＳトランジスタＴＲ１，ＴＲ２を覆うように、窒化シリコン膜２９が形成される。更に、酸化シリコン膜３０が、窒化シリコン膜２９上に形成される。この酸化シリコン膜３０は化学機械研磨法によって研磨されて平坦化される。このようにして、窒化シリコン膜２９及び酸化シリコン膜３０を有する第１層間絶縁膜３１が形成される。
【００６３】
続いて、第１層間絶縁膜３１がパターニングされて、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃそれぞれの上にコンタクトホールが形成される。コンタクトホールの内面にチタン膜と窒化チタン膜とを有するグルー膜が形成された後、コンタクトホール内にタングステンが充填されて、第１〜第３導電性プラグ３２ａ〜３２ｃが形成される。
【００６４】
第１〜第３導電性プラグ３２ａ〜３２ｃが有するタングステンは非常に酸化され易いので、タングステンが半導体装置１の製造中に酸化されると、第１〜第３導電性プラグ３２ａ〜３２ｃに電気的な接続不良が生じる場合がある。
【００６５】
そこで、次に、図２（Ｂ）に示すように、酸化防止膜３６が、第１〜第３導電性プラグ３２ａ〜３２ｃの上面を覆うように、第１層間絶縁膜３１上に形成される。酸化防止膜３６は、酸窒化シリコン膜３６ａと酸化シリコン膜３６ｂとが順番に積層して形成される。
【００６６】
次に、図２（Ｃ）に示すように、後述の強誘電体キャパシタＱの下部電極４１ａの結晶性を高め、更に強誘電体膜４２ａの結晶性を改善するための第１アルミナ膜３７が、酸化防止膜３６上に形成される。
【００６７】
以下、図２（Ｃ）中の四角い枠で囲んだ部分において、第１アルミナ膜３７上に、容量素子である強誘電体キャパシタＱが形成される各工程を説明する。
【００６８】
まず、図３（Ｄ）に示すように、第１アルミナ膜３７上に、第１導電層４１が形成される。第１導電層４１の形成法としては、例えばスパッタ法が使用される。第１導電層４１の厚さとしては、例えば、約１５０ｎｍとすることができる。第１導電層４１の形成材料としては、例えば、プラチナを用いることができる。
【００６９】
続いて、第１導電層４１上に、強誘電体層４２が形成される。強誘電体層４２の形成法としては、例えばスパッタ法、又は、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、又は、ゾル・ゲル法が使用される。強誘電体層４２の厚さとしては、例えば、約１５０ｎｍとすることができる。
【００７０】
強誘電体層４２の形成材料としては、例えば、チタン酸ジルコン酸鉛系化合物（ＰＺＴ）、又は、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9等のビスマス層状構造化合物等の酸化物を用いることができる。また、強誘電体層４２の形成材料としては、例えばＰＺＴにランタンをドープしたＰＬＺＴ、又は、その他の金属酸化物強誘電体を用いることもできる。
【００７１】
続いて、第１導電層４１上に強誘電体層４２が積層された構造が、酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理されて、強誘電体層４２が結晶化される。ＲＴＡ処理の条件は、例えば、基板温度７２０℃、処理時間１２０秒、昇温速度１２５℃／秒である。
【００７２】
続いて、強誘電体層４２の上に、第２導電層４３が形成される。第２導電層４３の形成法としては、例えばスパッタ法が使用される。第２導電層４３の厚さとしては、例えば、約２５０ｎｍとすることができる。第２導電層４３の形成材料としては、例えば、プラチナ等の貴金属、又は、酸化イリジウム若しくは酸化ルテニウム等の導電性酸化物を用いることができる。
【００７３】
次に、図３（Ｅ）に示すように、第２導電層４３上のみに第１保護層１０が形成される。第１保護層１０の形成法としては、例えばＲＦスパッタ法が使用される。
【００７４】
ＲＦスパッタ処理の条件は、例えば、Ａｒガス流量として３．３８×１０-3Ｐａ・ｍ3／秒（２０ｓｃｃｍ）、圧力として１．０Ｐａを用いることができる。更に、このＲＦスパッタ処理では、例えば２ｋＷの電力が用いられる。
【００７５】
第１保護層１０の厚さは、２０〜８０ｎｍの範囲、特に４０〜６０ｎｍの範囲、更には５０ｎｍであることが好ましい。
【００７６】
第１保護層１０は、第２導電層４３がパターニングされて上部電極４３ａが形成される際に生成するエッチング後の残渣が、上部電極４３ａに付着することを防止する。また、第１保護層１０は、後述するように、第１保護膜１０ａに形成された後、第１保護膜１０ａに付着したエッチング後の残渣を除去するためのエッチング処理によって、上部電極４３ａがダメージを受けないように保護する。これらの観点から、第１保護層１０の厚さは、２０ｎｍ以上であることが好ましい。
【００７７】
また、第１保護層１０を成膜する時間を短くする観点から、第１保護層１０の厚さは、８０ｎｍ以下であることが好ましい。
【００７８】
第１保護層１０は、絶縁性材料を用いて形成されることが好ましい。この絶縁性材料としては、例えば、酸化アルミニウム、又は、酸化シリコン、又は、酸化チタンを用いることができる。
【００７９】
次に、図３（Ｆ）に示すように、第１保護層１０上に第１マスク層４５が形成される。第１マスク層４５の形成法としては、例えばスパッタ法が使用される。第１マスク層４５の厚さは、５０ｎｍ以下、特に２０〜５０ｎｍの範囲、更には３０ｎｍ以下であることが好ましい。第１マスク層４５の形成材料としては、例えば、窒化チタン又は窒化チタンアルミニウムを用いることができる。
【００８０】
次に、図４（Ｇ）に示すように、第１マスク層４５上に、第１レジスト層４６が形成される。
【００８１】
次に、図４（Ｈ）に示すように、第１レジスト層４６がパターニングされて、上部電極４３ａの平面形状を有する第１レジストパターン４６ａが形成される。
【００８２】
次に、図４（Ｉ）に示すように、第１レジストパターン４６ａをマスクとして、第１マスク層４５がパターニングされて第１マスクパターン４５ａが形成される。この第１マスクパターン４５ａのパターンニングには、例えば、誘導結合プラズマ（ＩＣＰ）エッチング法が使用される。
【００８３】
ＩＣＰエッチングの条件は、例えば以下の通りである。エッチングガスとしては、ハロゲンガスと不活性ガスとの混合ガス、例えば流量１．３５×１０-2Ｐａ・ｍ3／秒（８０ｓｃｃｍ）の塩素（Ｃｌ2）ガスと流量１．３５×１０-2Ｐａ・ｍ3／秒（８０ｓｃｃｍ）のアルゴン（Ａｒ）ガスとの混合ガスが使用される。エッチング圧力は０．７Ｐａ、シリコン基板２０を載置する基板電極に供給する高周波バイアスパワーは５０Ｗ〜４００Ｗ、シリコン基板２０に対向する電極に供給する高周波ソースパワーは５００Ｗ〜１２００Ｗに設定される。
【００８４】
次に、図５（Ｊ）に示すように、第１レジストパターン４６ａが、アッシングによって第１マスクパターン４５ａ上から除去される。
【００８５】
次に、図５（Ｋ）に示すように、パターニングされた第１マスクパターン４５ａをマスクとして、第１保護層１０と共に第１保護層１０の下側の層である第２導電層４３がエッチングされ、第２導電層４３がパターニングされて上部電極４３ａが形成される。また、上部電極４３ａの形成と共に、第１保護層１０がパターニングされて第１保護膜１０ａが上部電極４３ａ上に形成される。この第２導電層４３のパターンニングにはドライエッチング法、例えばＩＣＰエッチング法が使用される。
【００８６】
ＩＣＰエッチングの条件は、例えば以下の通りである。エッチングガスとしては、ハロゲンガスと不活性ガスとの混合ガス、例えば流量１．６９×１０-3Ｐａ・ｍ3／秒（１０ｓｃｃｍ）のＣｌ2ガスと流量８．４５×１０-3Ｐａ・ｍ3／秒（５０ｓｃｃｍ）のＡｒガスとの混合ガスが使用される。エッチング圧力は０．７Ｐａ、ソースパワーは２１００Ｗ、バイアスパワーは１４００Ｗに設定される。
【００８７】
また、図５（Ｋ）の工程におけるエッチングにおいて、第２導電層４３がエッチングされて、パーティクル状又は層状のエッチング後の残渣７０が生成する。そして、複数のエッチング後の残渣７０が、第１マスクパターン４５ａに付着する。エッチング後の残渣７０は、主として第２導電層４３の形成材料を組成として有する。また、エッチング後の残渣７０は、エッチングに用いられた反応性のガス又は薬液等の化学物質、又は、第１保護層１０の形成材料も組成として有する。
【００８８】
なお、第２導電４３のパターニングは、第１マスクパターン４５ａ上にレジスト層を残した状態で行なっても良い。
【００８９】
次に、図５（Ｌ）に示すように、エッチングによって、第１マスクパターン４５ａが除去される。エッチング後の残渣７０の一部が、第１保護膜１０ａ上に再付着する。
【００９０】
次に、図５（Ｌ’）に示すように、第１保護膜１０ａに対してドライエッチングを行って、第１保護膜１０ａに付着していたエッチング後の残渣７０と共に、第１保護膜１０ａの一部が除去される。このエッチングとしては、図５（Ｋ）で示したドライエッチング法、例えばＩＣＰエッチング法が使用される。なお、ここでのエッチング条件は、以下に示すように、図５（Ｋ）で示したドライエッチング法とは異なるエッチング条件を用いることが好ましい。
【００９１】
ＩＣＰエッチングの条件は、例えば以下の通りである。エッチングガスとしては、ハロゲンガスと不活性ガスとの混合ガス、例えば流量１．３５×１０-2Ｐａ・ｍ3／秒（８０ｓｃｃｍ）の塩素（Ｃｌ2）ガスと流量１．３５×１０-2Ｐａ・ｍ3／秒（８０ｓｃｃｍ）のアルゴン（Ａｒ）ガスとの混合ガスが使用される。エッチング圧力は０．７Ｐａ、ソースパワーは５００Ｗ〜１２００Ｗ、例えば８００Ｗ、バイアスパワーは５０Ｗ〜４００Ｗ、例えば１００Ｗに設定される。
【００９２】
ここで、第１保護膜１０ａの表面は、その最表面からその内方に向かって１．２ｎｍ〜１２．８ｎｍの範囲内の表面部分がドライエッチングにより除去されることが好ましい。即ち、第１保護膜１０ａの当初の全体の膜厚（第１保護層１０の膜厚）に対して８％〜１６％の範囲内の表面部分である。
【００９３】
なお、図５（Ｌ）に示す第１マスクパターン４５ａを除去する工程は、第１保護膜１０ａの一部と共に第１マスクパターン４５ａを除去しても良い。このようにして、第１保護層１０の一部と共にほとんどの残渣７０を除去することもできる。
【００９４】
次に、図６（Ｍ）に示すように、第１保護膜１０ａが形成された上部電極４３ａ及び強誘電体層４２上に、第２保護層１１が形成される。第２保護層１１の形成法としては、例えばＲＦスパッタ法が使用される。
【００９５】
ＲＦスパッタの条件は、例えば、Ａｒガス流量として３．３８×１０-3Ｐａ・ｍ3／秒（２０ｓｃｃｍ）、圧力として１．０Ｐａを用いることができる。更に、このＲＦスパッタ処理では、例えば２ｋＷの電力が用いられる。
【００９６】
第２保護層１１の厚さは、２０〜８０ｎｍの範囲、特に４０〜６０ｎｍの範囲、更には５０ｎｍであることが好ましい。
【００９７】
第２保護層１１は、強誘電体層４２がパターニングされて強誘電体膜４２ａが形成される際に生成するエッチング後の残渣が、強誘電体膜４２ａに付着することを防止する。また、第２保護層１１は、後述するように、第２保護膜１１ａに形成された後、第２保護膜１１ａに付着したエッチング後の残渣を除去するためのエッチング処理によって、強誘電体膜４２ａがダメージを受けないように保護する。これらの観点から、第２保護層１１の厚さは、２０ｎｍ以上であることが好ましい。
【００９８】
また、第２保護層１１を成膜する時間を短くする観点から、第２保護層１１の厚さは、８０ｎｍ以下であることが好ましい。
【００９９】
第２保護層１１は、絶縁性材料を用いて形成されることが好ましい。この絶縁性材料としては、例えば、酸化アルミニウム、又は、酸化シリコン、又は、酸化チタンを用いることができる。
【０１００】
このように、第１保護膜１０ａは、第２保護層１１によって覆われた状態となる。例えば、図５（Ｌ）に示す工程において、エッチング後の残渣７０が完全には取り除かれずに、一部のエッチング後の残渣７０が第１保護膜１０ａ上に残っている場合がある。このような第１保護膜１０ａ上に付着しているエッチング後の残渣７０も、第２保護層１１によって覆われるので、エッチング後の残渣７０がパーティクルの発生源となることが防止される。
【０１０１】
また、第２保護層１１と第１保護膜１０ａとの密着性を高める観点から、第２保護層１１と第１保護膜１０ａとが、同じ材料を用いて形成されることが好ましい。
【０１０２】
次に、図６（Ｎ）に示すように、第２保護層１１上に、第２マスク層４７が形成される。第２マスク層４７の形成材料は、例えば、レジストを用いることができる。
【０１０３】
次に、図６（Ｏ）に示すように、第２マスク層４７がパターニングされて、強誘電体膜４２ａの平面形状を有する第２マスクパターン４７ａが形成される。第２マスクパターン４７ａは、上部電極４３ａの位置に合わせて形成される。
【０１０４】
次に、図７（Ｐ）に示すように、パターニングされた第２マスクパターン４７ａをマスクとして、第２保護層１１と共に第２保護層１１の下側の層である強誘電体層４２がエッチングされ、強誘電体層４２がパターニングされて強誘電体膜４２ａが形成される。また、強誘電体膜４２ａの形成と共に、第２保護層１１がパターニングされて第２保護膜１１ａが強誘電体膜４２ａ上に形成される。図７（Ｐ）に示す工程のエッチング法としては、例えば、ドライエッチングが使用される。ドライエッチングとしては、具体的にはＩＣＰエッチング法が使用される。
【０１０５】
ＩＣＰエッチングの条件は、例えば以下の通りである。エッチングガスとしては、ハロゲンガスと不活性ガスとの混合ガス、例えば流量６．７６×１０-3Ｐａ・ｍ3／秒（４０ｓｃｃｍ）の塩素（Ｃｌ2）ガスと流量１．６９×１０-3Ｐａ・ｍ3／秒（１０ｓｃｃｍ）のアルゴン（Ａｒ）ガスとの混合ガスが使用される。エッチング圧力は０．５Ｐａ、ソースパワーは２０００Ｗ、バイアスパワーは６００Ｗに設定される。
【０１０６】
また、図７（Ｐ）に示すように、強誘電体層４２がエッチングされて、パーティクル状又は層状のエッチング後の残渣７１が生成する。そして、複数のエッチング後の残渣７１が、第２マスクパターン４７ａに付着する。エッチング後の残渣７１は、主として強誘電体層４２の形成材料を組成として有する。また、エッチング後の残渣７１は、エッチングに用いられた反応性のガス又は薬液等の化学物質、又は、第２保護層１１の形成材料も組成として有する。
【０１０７】
次に、図７（Ｑ）に示すように、第２マスクパターン４７ａが、付着していたエッチング後の残渣７１と共に除去される。しかし、一部のエッチング後の残渣７１は、第２マスクパターン４７ａと共には取り除かれずに、第２保護膜１１ａ上に再付着する。
【０１０８】
次に、図７（Ｒ）に示すように、第２保護膜１１ａに対して、図７（Ｐ）に示す工程によって生成し且つ第２保護膜４３ａに付着しているエッチング後の残渣７１を除去するための２つの処理が行われて、エッチング後の残渣７１が第２保護膜４３ａから除去される。
【０１０９】
まず、第１の処理として、第２保護膜１１ａに対して、超音波を用いた洗浄処理（Ｄ−Ｓｏｎｉｃ処理）が施される。この洗浄処理によって、通常、比較的大きな寸法のエッチング後の残渣７１が第２保護膜１１ａから除去される。
【０１１０】
次に、第２の処理として、第２保護膜１１ａに対して、第２保護膜１１ａの一部と共にエッチング後の残渣７１を除去するドライエッチングが施される。この第２の処理によって、第２保護膜１１ａに付着しているエッチング後の残渣７１の全てか又はほとんどが除去される。このドライエッチングとしては、例えばＩＣＰエッチング法が使用される。
【０１１１】
ＩＣＰエッチングの条件は、例えば以下の通りである。エッチングガスとしては、ハロゲンガスと不活性ガスとの混合ガス、例えば流量１．３５×１０-2Ｐａ・ｍ3／秒（８０ｓｃｃｍ）の塩素（Ｃｌ2）ガスと流量１．３５×１０-2Ｐａ・ｍ3／秒（８０ｓｃｃｍ）のアルゴン（Ａｒ）ガスとの混合ガスが使用される。エッチング圧力は０．７Ｐａ、ソースパワーは５００Ｗ〜１２００Ｗ、例えば８００Ｗ、バイアスパワーは５０Ｗ〜４００Ｗ、例えば１００Ｗに設定される。
【０１１２】
ここで、第２保護膜１１ａの表面は、その最表面からその内方に向かって１．２ｎｍ〜１２．８ｎｍの範囲内の表面部分がドライエッチングにより除去されることが好ましい。即ち、第２保護膜１１ａの当初の全体の膜厚（第２保護層１１の膜厚）に対して８％〜１６％の範囲内の表面部分である。
【０１１３】
次に、図８（Ｓ）に示すように、下部電極を形成するための第３レジストパターン４８ａが、上部電極４３ａが積層された強誘電体膜４２ａの位置に合わせて、第１導電層４１上に形成される。
【０１１４】
次に、図８（Ｔ）に示すように、第３レジストパターン４８ａをマスクとして、第１導電層４１がエッチングされ、第１導電層４１がパターニングされて下部電極４１ａが形成される。続いて、第３レジストパターン４８ａが下部電極４１ａ上から除去される。
【０１１５】
以上の工程によって、第１アルミナ膜３７上に強誘電体キャパシタＱが形成される。
【０１１６】
図９（Ｕ）には、図８（Ｔ）に示す構造の強誘電体キャパシタＱが、図２（Ｃ）の枠内に配置された状態で、図２（Ｃ）に示す構造と共に示される。
【０１１７】
次に、図９（Ｕ）に示す構造を得るまでの工程について説明する。
【０１１８】
まず、第３保護層５０が、強誘電体キャパシタＱを覆うように、第１アルミナ膜３７上に形成される。第３保護層５０は、水素等の還元性雰囲気から強誘電体キャパシタＱを保護し、強誘電体膜４２ａの劣化を防止する。
【０１１９】
図９（Ｕ）に示すように、第３保護層５０は、第２保護膜１１ａ及び第２保護膜１１ａの下側の層である強誘電体膜４２ａを覆う。また、第３保護層５０は、第２保護膜１１ａを介して、第１保護膜１０ａ及び第１保護膜１０ａの下側の層である上部電極４３ａを覆う。更に、第３保護層５０は、下部電極４１ａを覆う。
【０１２０】
第３保護層５０の形成法としては、例えばスパッタ法が使用される。第３保護層５０の厚さとしては、例えば、約５０ｎｍとすることができる。第３保護層５０の形成材料としては、例えば、酸化アルミニウムを用いることができる。
【０１２１】
このように、第２保護膜１１ａは、第３保護層５０によって覆われた状態となる。例えば、図７（Ｒ）に示す工程において、エッチング後の残渣７１が完全には取り除かれずに、一部のエッチング後の残渣７１が第２保護膜１１ａ上に残っている場合がある。このような第２保護膜１１ａ上に付着しているエッチング後の残渣７１も、第３保護層５０によって覆われるので、エッチング後の残渣７１がパーティクルの発生源となることが防止される。
【０１２２】
また、第３保護層５０と第２保護膜１１ａとの密着性を高める観点から、第３保護層５０と第２保護膜１１ａとが、同じ材料を用いて形成されることが好ましい。
【０１２３】
続いて、熱処理が行なわれて、これまでの工程におけるエッチングやスパッタリング等の処理によって強誘電体膜４２ａが受けたダメージが回復される。この熱処理の条件としては、例えば、酸素１００%の雰囲気中で基板温度６５０℃、処理時間９０分が挙げられる。
【０１２４】
続いて、第２保護層５０の上に、強誘電体キャパシタＱを覆うように酸化シリコン膜５１が形成される。
【０１２５】
続いて、酸化シリコン膜５１の脱水処理として、酸化シリコン膜５１の表面がＮ2Ｏプラズマに曝される。
【０１２６】
続いて、後の工程で発生する水素や水分から強誘電体キャパシタＱを保護するための第２アルミナ膜５２が、酸化シリコン膜５１の上に形成される。更に、この第２アルミナ膜５２の上に、酸化シリコン膜５３が形成される。
【０１２７】
ここまでの工程により、強誘電体キャパシタＱの上には、酸化シリコン膜５１と、第２アルミナ膜５２と、酸化シリコン膜５３とを有する第２層間絶縁膜５４が形成される。
【０１２８】
次に、図９（Ｖ）に示すように、第２層間絶縁膜５４上に、ホール形状の第１窓５５ａ及び第２窓５５ｂを備えた第３レジストパターン５５が形成される。
【０１２９】
続いて、第１窓５５ａを通じて、第２層間絶縁膜５４と、第３保護層５０と、第２保護膜１１ａと、第１保護膜１０ａとがエッチングされて、上部電極４３ａ上に第１ホール５４ａが形成される。同様に、第２窓５５ｂを通じて、第２層間絶縁膜５４及び第３保護層５０がエッチングされて、下部電極４１ａのコンタクト領域ＣＲ上に第２ホール５４ｂが形成される。この後に、第３レジストパターン５５は除去される。
【０１３０】
次に、図１０（Ｗ）に示すように、第２層間絶縁膜５４上に、第１窓５７ｃと、第２窓５７ｄと、第３窓５７eとを備えた第４レジストパターン５７が形成される。第４レジストパターン５７には、第１窓５７ｃが第１導電性プラグ３２ａの位置に合わせて形成される。同様に、第４レジストパターン５７には、第２窓５７ｄが第２導電性プラグ３２ｂの位置に合わせて形成され、第３窓５７eが第３導電性プラグ３２の位置に合わせて形成される。
【０１３１】
続いて、第３窓５７ｃを通じて、第２層間絶縁膜５４と、第３保護層５０と、第１アルミナ膜３７と、酸化シリコン膜３６ｂとがエッチングされて、第１導電性プラグ３２ａ上に第３ホール５４ｃが形成される。同様にして、第２導電性プラグ３２ｂ上に第４ホール５４ｄが形成され、第３導電性プラグ３２ｃ上に第５ホール５４ｅが形成される。このエッチングにおいて、酸窒化シリコン膜３６ａはストッパ膜となる。この後に、第４レジストパターン５７は除去される。
【０１３２】
続いて、第３ホール５４ｃの底に露出している酸窒化シリコン膜３６ａの部分がエッチングされて、第１導電性プラグ３２ａが露出する。同様にして、第２導電性プラグ３２ｂ及び第３導電性プラグ３２ｃが露出される。
【０１３３】
続いて、第１〜第５ホール５４ａ〜５４ｅの内面が、スパッタエッチングされて、清浄される。
【０１３４】
次に、図１１に示すように、第１〜第５ホール５４ａ〜５４ｅの内面にグルー膜が形成された後、第１〜第５ホール５４ａ〜５４ｅ内にタングステン膜が充填される。その結果、上部電極４３ａと接続される第４導電性プラグ６０ａと、下部電極４１ａのコンタクト領域ＣＲと接続される第５導電性プラグ６０ｂとが形成される。また、第１導電性プラグ３２ａと接続される第６導電性プラグ６０ｃと、第２導電性プラグ３２ｂと接続される第７導電性プラグ６０ｄと、第３導電性プラグ３２ｃと接続される第７導電性プラグ６０ｄとが形成される。
【０１３５】
次に、図１に示すように、第６導電性プラグ６０ｃの上に配線６２ａが形成され、第７導電性プラグ６０ｄの上に導電性パッド６２ｄが形成され、第５導電性プラグ６０ｂの上に配線６２ｃが形成される。同様に、第４導電性プラグ６０ａ及び第８導電性プラグ６０ｅの上に、これら２つのプラグを接続する配線６２ｂが形成される。
【０１３６】
続いて、配線６２ａ〜６２ｃ及び導電性パッド６２ｄを埋め込むように、第３層間絶縁膜６３が形成される。続いて、導電性パッド６２ｄの位置に合わせて、第３層間絶縁膜６３がパターニングされてホールが形成され、このホールにタングステン膜が充填されて第９導電性プラグ６４が形成される。
【０１３７】
以上の工程によって、図１に示す半導体装置１が形成される。
【０１３８】
また、図１に示す半導体装置１の第３層間絶縁膜６３上には、必要に応じて、更に別の配線層等が形成されても良い。
【０１３９】
上述した本実施形態の半導体装置の製造方法によれば、強誘電体キャパシタＱの上部電極４３ａを形成する際に生じたエッチング後の残渣７０が上部電極４３ａに付着しない。
【０１４０】
また、本実施形態の半導体装置の製造方法によれば、強誘電体キャパシタＱの強誘電体膜４２ａを形成する際に生じたエッチング後の残渣７１が強誘電体膜４２ａに付着しない。
【０１４１】
また、本実施形態の半導体装置の製造方法によれば、強誘電体キャパシタＱの上部電極４３ａを形成する際に生じたエッチング後の残渣７０が、上部電極４３ａにダメージを与えることなく除去される。
【０１４２】
また、本実施形態の半導体装置の製造方法によれば、強誘電体キャパシタＱの強誘電体膜４２ａを形成する際に生じたエッチング後の残渣７１が、強誘電体膜４２ａにダメージを与えることなく除去される。
【０１４３】
また、本実施形態の半導体装置の製造方法によれば、第１保護膜１０ａ上にエッチング後の残渣７０が残っていても、第２保護膜１１ａが、第１保護膜１０ａと共にエッチング後の残渣７０を覆うので、パーティクルの発生が防止される。
【０１４４】
更に、本実施形態の半導体装置の製造方法によれば、第２保護膜１１ａ上にエッチング後の残渣７１が残っていても、第３保護層５０が、第２保護膜１１ａと共にエッチング後の残渣７１を覆うので、パーティクルの発生が防止される。
【０１４５】
本発明では、上述した実施形態の容量素子及びその製造方法、並びにそのような容量素子を含む半導体装置及びその製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。例えば、上述した実施形態では、容量素子が、強誘電体膜を有する強誘電体キャパシタであったが、容量素子は、強誘電体ではない誘電体を有する誘電体キャパシタであっても良い。
【０１４６】
また、上述した実施形態では、半導体装置が強誘電体キャパシタを有する強誘電体メモリを備えていたが、半導体装置は、上述した構造を有する容量素子を備えていれば、強誘電体メモリを備えていなくても良い。
【０１４７】
以上の上述した実施形態に関し、更に以下の付記を開示する。
【０１４８】
（付記１）
強誘電体材料からなる誘電体層上に導電層を形成する工程と、
前記導電層及び前記誘電体層のうちの少なくとも前記導電層上に、保護層を形成する工程と、
前記保護層上にマスク層を形成する工程と、
前記マスク層をパターニングする工程と、
パターニングされた前記マスク層をマスクとして、前記保護層と共に前記保護層に隣接する下側の層をエッチングして、前記下側の層をパターニングする工程と、
前記マスク層を除去する工程と、
次いで、前記保護層に対してドライエッチングを行う工程と
を有する半導体装置の製造方法。
【０１４９】
（付記２）
前記ドライエッチングにより、前記保護層の一部と共にエッチング後の残渣を除去する、付記１に記載の半導体装置の製造方法。
【０１５０】
（付記３）
前記保護層を形成する工程は、前記導電層上のみに前記保護層を形成し、
前記マスク層を除去する工程は、前記保護層の一部と共に前記マスク層を除去する、付記１又は２に記載の半導体装置の製造方法。
【０１５１】
（付記４）
前記マスク層を形成する工程は、窒化チタン又は窒化チタンアルミニウムを用いて前記マスク層を形成する付記５に記載の半導体装置の製造方法。
【０１５２】
（付記５）
前記保護層は、酸化アルミニウム、酸化シリコン、又は、酸化チタンを用いて形成される付記１から４の何れか一項に記載の半導体装置の製造方法。
【０１５３】
（付記６）
前記保護層を形成する工程は、厚さが２０〜８０ｎｍの範囲にある前記保護層を形成する付記１から５の何れか一項に記載の半導体装置の製造方法。
【０１５４】
（付記７）
前記マスク層を除去する工程の後に、
前記保護層及び前記保護層の下側の層を覆う第２の保護層を形成する工程を有する、付記１から６の何れか一項に記載の半導体装置の製造方法。
【０１５５】
（付記８）
強誘電体材料からなる誘電体層上に導電層を形成する工程と、
前記導電層上に保護層を形成する工程と、
前記保護層上にマスク層を形成する工程と、
前記マスク層をパターニングする工程と、
パターニングされた前記マスク層をマスクとして、前記保護層と共に前記導電層をエッチングして、前記導電層をパターニングする工程と、
前記マスク層を除去する工程と、
次いで、前記保護層に対してドライエッチングを行う工程と
を有する半導体装置の製造方法。
【０１５６】
（付記９）
強誘電体材料からなる誘電体層上に導電層を形成する工程と、
前記導電層上に、第１保護層を形成する工程と、
前記第１保護層上に第１マスク層を形成する工程と、
前記第１マスク層をパターニングする工程と、
パターニングされた前記第１マスク層をマスクとして、前記第１保護層と共に前記導電層をエッチングして、前記導電層をパターニングする工程と、
前記第１マスク層を除去する工程と、
次いで、前記第１保護層に対してドライエッチングを行う工程と、
前記第１保護層が形成された前記導電層及び前記誘電体層上に、第２保護層を形成する工程と、
前記第２保護層上に第２マスク層を形成する工程と、
前記第２マスク層をパターニングする工程と、
パターニングされた前記第２マスク層をマスクとして、前記第２保護層と共に前記誘電体層をエッチングして、前記誘電体層をパターニングする工程と、
前記第２マスク層を除去する工程と、
次いで、前記第２保護層に対してドライエッチングを行う工程と、
を有する半導体装置の製造方法。
【０１５７】
（付記１０）
誘電体層と、
前記誘電体層上に形成された導電層と、
前記導電層上に形成された第１保護層と、
前記第１保護層が形成された前記導電層及び前記誘電体層を覆うように形成された第２保護層と、
を備えた半導体装置。
【０１５８】
（付記１１）
第１導電層と、
前記第１導電層上に形成された誘電体層と、
前記誘電体層上に形成された第２導電層と、
前記第２導電層上に形成された第１保護層と、
前記第１保護層が形成された前記第２導電層及び前記誘電体層を覆うように形成された第２保護層と、
を備えた容量素子。
【符号の説明】
【０１５９】
１    半導体装置
１０    第１保護層
１０ａ    第１保護膜
１１    第２保護層
１１ａ    第２保護膜
４１    第１導電層
４１ａ    下部電極
４２    強誘電体層
４２ａ    強誘電体膜
４３    第２導電層
４３ａ    上部電極
４５    第１マスク層
４５ａ    第１マスクパターン
４６    第１レジスト層
４６ａ    第１レジストパターン
４７    第２マスク層
４７ａ    第２マスクパターン
５０    第３保護層
７０    エッチング後の残渣
７１    エッチング後の残渣
Ｑ    強誘電体キャパシタ（容量素子）
【図１】
2010206005.tif 000003
【図２】
2010206005.tif 000004
【図３】
2010206005.tif 000005
【図４】
2010206005.tif 000006
【図５】
2010206005.tif 000007
【図６】
2010206005.tif 000008
【図７】
2010206005.tif 000009
【図８】
2010206005.tif 000010
【図９】
2010206005.tif 000011
【図１０】
2010206005.tif 000012
【図１１】
2010206005.tif 000013