(57)【要約】【課題】  積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くする。【解決手段】  複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する積分回路１１１，１１２と、各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する比較回路１２１，１２２と、積分回路のうち少なくとも２つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路１３１，１３２と、比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路１４とを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する２つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記２つ以上の積分回路のうち少なくとも２つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とする信号発生装置。
【請求項２】
それぞれがパルス信号を発生する２以上の発振回路と、
前記２つ以上の発振回路のうち少なくとも２つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項３】
少なくとも１つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも１つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも１つの発振回路と、
前記前記少なくとも１つの積分回路および少なくとも１つの発振回路のうち少なくとも１つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項４】
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも１つの信号を選んで出力することを特徴とする請求項１から３の何れかに記載の信号発生装置。
【請求項５】
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする請求項１から３の何れかに記載の信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つの入力量（電圧）を電圧／時間変換して得られた時間軸信号（パルス）、および／または、少なくとも１つの発振回路から生成された時間軸信号（パルス）を入力する信号発生装置に関し、これらの時間軸信号の少なくとも１つを、遅延させることで、精度の高い制御信号の生成ができる信号発生装置に関する。
【背景技術】
【０００２】
従来、積分回路を使用したディジタルコンパレータが存在する（特許文献１等参照）。
図１６（Ａ）に示すように、ディジタルコンパレータ９は、アナログ量／ディジタル量変換回路９１と、ディレイ回路９２と、第１積分回路９３と、第２積分回路９４と、目的信号出力回路９５とからなる。
【０００３】
アナログ量／ディジタル量変換回路９１は、第１アナログ量Ａ１（アナログ信号）からディジタル量Ｄ（ディジタル信号）を生成する。アナログ量／ディジタル量変換回路９１は、ディジタル量Ｄにディジタルフィルタ処理等の演算処理を施すように構成されている。
【０００４】
ディレイ回路９２は、ディジタル量を時間量に変換して第１積分回路の動作開始タイミングを第２積分回路の動作開始タイミングに対してシフトさせる。
第１積分回路９３は、参照信号Ｒを入力してその積分値Ｓ１を出力する。第２積分回路９４は、第２アナログ量Ａ２を入力してその積分値Ｓ２を出力する。信号比較回路９５は、１積分回路９３と第２積分回路９４とがそれぞれしきい値に達するまでの時間を比較し目的信号Ｓｔｇｔを生成する。
【０００５】
アナログ量／ディジタル量変換回路９１、ディレイ回路９２、第１積分回路９３および第２積分回路９４では、基準クロックｃｌｋをマルチフェーズ処理することにより、実質上、クロックｃｌｋの整数倍のクロックで動作するように構成できる。すなわち、基準クロックｃｌｋから、これと同一周波数のＮ個のクロックｃｌｋを作り、これらにＴＰ／Ｎ，２ＴＰ／Ｎ，・・・，（Ｎ−１）ＴＰ／Ｎ遅れのディレイ処理を施し、これらを合成した信号を新たなクロックとして採用することで、高速な動作を行うように構成できる。
【０００６】
図１６（Ｂ）に、参照信号Ｒ（しきい値をＴＨＲで示す）、積分値Ｓ１、高速化されたクロックｃｌｋＲ、第２アナログ量Ａ２（しきい値をＴＨＡ２で示す）、積分値Ｓ２、高速化されたクロックｃｌｋＡ２を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−３８８２１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
たとえば、図１６（Ａ）に示したディジタルコンパレータ９が電力変換装置の制御回路に用いられており、第１積分回路９３に入力される信号が電圧、第２積分回路９３に入力される信号が所定検出値（電圧や電流）と同時に測定される電流であるとする。
ディジタルコンパレータ９では、第１積分回路９３の前段にディレイ回路９２が設けられているため、第１積分回路９３および第２積分回路９４に入力される信号に時間差が生じる。
【０００９】
このため、上記の電圧や電流が急激に変化したような場合には、本来同時に入力されるべき電圧や電流が、実質上同時には入力されず、目的信号出力回路５は、精度の高い信号を出力することができない。
また、第１積分回路３や第２積分回路４の特性に温度誤差が生じたり製品誤差があるような場合には、各積分回路間の補正や校正が容易ではない。
【００１０】
本発明の目的は、少なくとも２つの積分回路を用い、あるいは少なくとも１つの発振回路と少なくとも１つの積分回路を用いて構成した信号発生装置において、積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くすることである。
本発明の他の目的は、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることである。
【課題を解決するための手段】
【００１１】
本発明の信号処理回路は（１）から（５）を要旨とする。
（１）
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する２つ以上の積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記２つ以上の積分回路のうち少なくとも２つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
ことを備えたことを特徴とするディジタルコンパレータ。
【００１２】
（２）
それぞれがパルス信号を発生する２以上の発振回路と、
前記２つ以上の発振回路のうち少なくとも２つの発振回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの発振回路の発振動作の開始タイミングと異なるタイミングで発振動作を開始させる遅延回路と、
前記各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【００１３】
（３）
少なくとも１つのアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する少なくとも１つの積分回路と、
前記各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも１つの発振回路と、
前記前記少なくとも１つの積分回路および少なくとも１つの発振回路のうち少なくとも１つ回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路または発振回路の動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路と、
前記各積分信号および各パルス信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【００１４】
（４）
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも１つの信号を選んで出力することを特徴とする（１）から（３）の何れかに記載の信号発生装置。
【００１５】
（５）
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする（１）から（３）の何れかに記載の信号発生装置。
【発明の効果】
【００１６】
本発明の信号発生装置では、積分回路や発振回路に時間差なく各信号が入力されるので、本発明を電力変換装置の制御回路に応用したような場合には、精度の高い制御が可能となる。
本発明の信号発生装置では、積分回路や発振回路の補正や校正を容易に行なうことができる。
本発明の信号発生装置では、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の信号発生装置の第１実施形態を示す説明図であり、２つの積分回路が遅延信号を生成する例を示す説明図である。
【図２】本発明の信号発生装置の第１実施形態を示す説明図であり、３つの積分回路が遅延信号を生成する例を示す説明図である。
【図３】遅延回路の構成例を示す図であり、（Ａ）は複数の遅延回路素子と選択回路とからなる構成を示す図、（Ｂ）は（Ａ）の遅延回路を複数直列接続して構成した例を示す図である。
【図４】図１の信号発生装置の動作波形図である。
【図５】本発明の信号発生装置の第２実施形態を示す説明図であり、２つの発振回路が遅延信号を生成する例を示す説明図である。
【図６】本発明の信号発生装置の第２実施形態を示す説明図であり、３つの発振回路が遅延信号を生成する例を示す説明図である。
【図７】図５の信号発生装置の動作波形図である。
【図８】本発明の信号発生装置の第３実施形態を示す説明図であり、積分回路と発振回路とが遅延信号を生成する例を示す説明図である。
【図９】図８の信号発生装置の動作波形図である。
【図１０】本発明の信号発生装置の第４実施形態を示す説明図である。
【図１１】図１０の信号発生装置の動作波形図である。
【図１２】本発明の信号発生装置の第５実施形態を示す説明図である。
【図１３】図１２の信号発生装置の動作波形図である。
【図１４】本発明の信号発生装置の第６実施形態を示す説明図である。
【図１５】図１４の信号発生装置の動作波形図である。
【図１６】従来の信号発生装置を示す図であり、（Ａ）は信号発生装置の構成を示す図、（Ｂ）は（Ａ）の信号発生装置の動作波形図である。
【発明を実施するための最良の形態】
【００１８】
図１から図４は、本発明のディジタルコンパレータの第１実施形態を示す説明図である。
図１において、信号発生装置１は、２つの積分回路１１１，１１２と、２つの比較回路１２１，１２２と、２つの遅延回路１３１，１３２と、信号処理回路１４とを備えている。
遅延回路１３１，１３２には、遅延時間ＤＴ1，ＤＴ2がプログラマブルにセットされる。遅延回路１３１は、積分回路１１１の駆動タイミングＣＡ1を入力し、これを遅延時間ＤＴ1遅延して出力し、遅延回路１３２は、積分回路１１２の駆動タイミングＣＡ2を入力し、これを遅延時間ＤＴ2遅延して出力する。
【００１９】
積分回路１１１は、基準アナログ信号Ａ1を入力し、駆動タイミングＣＡ1により積分動作を開始し、積分回路１１２は、基準アナログ信号Ａ2を入力し、駆動タイミングＣＡ2により積分動作を開始する。
比較回路１２１は、積分出力ＳDA1がしきい値ＴＨ1達したときに比較信号ＳCDA1を出力し、比較回路１２２は、積分出力ＳDA2がしきい値ＴＨ2達したときに比較信号ＳCDA2を出力する。
【００２０】
信号処理回路１４は、積分回路１１１，１１２からの比較信号ＳCDA1，ＳCDA2を入力し、これらを比較し、比較結果信号ＳＣを出力する（図３参照）。ここで、信号処理回路１４は、比較信号ＳCDA1，ＳCDA2の先後を判断し、一番早くエッジが入力された信号に対応する比較結果信号ＳＣを比較結果信号ＳＣ（ＳＣ1，ＳＣ2）として出力する。
【００２１】
図２に積分回路が複数の信号発生装置１の例を示す。図２の信号発生装置１では、図１の信号発生装置１に積分回路１１３および比較回路１２３が追加されている。図２の例では、積分回路１１３の駆動回路には遅延回路が設けられておらず、積分信号は遅延されない。この例では、信号発生装置１は、入力信号のうち、一番早くエッジが入力された信号に対応する比較結果信号ＳＣ（ＳＣ1，ＳＣ2，ＳＣ3）を出力する。
【００２２】
図３（Ａ），（Ｂ）に遅延回路８１の構成例を示す。この遅延回路８１は、図１の遅延回路１３１，１３２、図２の遅延回路１３１，１３２、１３３に相当する。
図３（Ａ）では、遅延回路８１は複数（ここでは１０個）の遅延回路素子ｅDLY1，ｅDLY2，・・・，ｅDLY10の直列接続からなり、直列接続の前後、および遅延回路素子間からの信号は選択回路８０に入力されている。選択回路８０には選択信号ＳＬＣＴが入力され、選択回路８０は選択信号ＳＬＣＴに応じて、入力信号を所定時間遅延させ、遅延信号として出力する。
【００２３】
図３（Ｂ）は、図３（Ａ）の遅延回路素子ｅDLY1，ｅDLY2，・・・，ｅDLY10と選択回路８０とからなる群を複段（図３（Ｂ）では３段）直列に接続した例を示している。図３（Ｂ）の遅延回路８２では、１段目の遅延回路素子と選択回路８０1からなる群は、０から９τcの遅れを生成し、２段目の遅延回路素子と選択回路８０2からなる群は、１０τcから９０τcの遅れを生成し、３段目の遅延回路素子と選択回路８０3からなる群は、１００τcから９００τcの遅れを生成することができ、これにより、遅延回路８１全体では０から９９９τcまでの遅れ時間を生成できる。
【００２４】
図４に、図１の信号発生装置１における、積分信号ＳDA1，ＳDA2と、比較信号ＳCDA1，ＳCDA2と、比較結果信号ＳＣ1，ＳＣ2の関係を示す。図６に示すように、ＳDA1，ＳDA2が、それぞれしきい値ＴＨ1，ＴＨ2に達したときに（時刻ｔ1，ｔ2）、これらのタイミングの先後を判断する。
【００２５】
図５から図７は、本発明の信号発生装置の第２実施形態を示す説明図である。
図５において、信号発生装置２は、２つの遅延回路２３１，２３２と２つの発振回路２１１，２１２と、信号処理回路２２とを備えている。
遅延回路２３１，２３２は、発振回路２１１，２１２の駆動タイミングＣＡ1，ＣＡ2を入力し、これを所定時間ＤＴ1，ＤＴ2遅延する。
【００２６】
遅延回路２３１，２３２は、遅延時間ＤＴ1，ＤＴ2がプログラマブルにセットされるように構成されている。遅延回路２３１，２３２は、駆動タイミングＣＡ１，ＣＡ２を入力し、駆動タイミングＣＡ1，ＣＡ2の入力タイミングに応じた遅延時間ＤＴ1，ＤＴ2を出力する。
発振回路２１１，２１２は、ディジタルセット値ＳＥＴDATAを入力し、これに応じた周期信号を出力する。発振回路２１１，２１２の駆動は、遅延した駆動タイミングＣＡ1，ＣＡ2に応じて開始される。
【００２７】
信号処理回路２４は、発振回路２１１，２１２からのパルス信号ＳPLS1，ＳPLS2を入力し、エッジのタイミングを比較し、当該タイミングに応じた比較結果信号ＳＣを出力する。ここで、信号処理回路２２は、パルス信号ＳPLS1，ＳPLS2の先後を判断し、一番早くエッジが入力された信号に対応する比較結果信号ＳＣを比較結果信号ＳＣ（ＳＣ1，ＳＣ2）として出力する。
【００２８】
図６に発振回路が複数の例を示す。図６では、発振回路２１３が図５の信号発生装置２に追加されている。図６の例では、発振回路２１３の駆動回路には遅延回路が設けられておらず、パルス信号は遅延されない。この例では、信号発生装置２は、入力信号のうち、一番早くエッジが入力された信号に対応する比較結果信号ＳＣを比較結果信号ＳＣ（ＳＣ1，ＳＣ2，ＳＣ3）として出力する。
遅延回路２３１，２３２として、図３（Ａ），（Ｂ）に示した、遅延回路８１，８２と同様の構成の回路を使用することができる。
【００２９】
図７は、図５の信号発生装置２における、パルス信号ＳPLS1，ＳPLS2と、比較結果信号ＳＣ1，ＳＣ2の関係を示す。図６に示すように、パルス信号ＳDA1，ＳDA2の立下りエッジ（時刻ｔ1，ｔ2）、これらのタイミングの先後を判断する。
【００３０】
図８は、本発明の信号発生装置の第３実施形態を示す説明図である。
図８において、信号処理回路３は、積分回路３１１と、比較回路３２１と、発振回路３１２と、遅延回路３３１，３３２と、信号処理回路３４とを備えている。
積分回路３１１は、測定アナログ信号Ａを入力し、これを積分して積分信号ＳAを出力する。発振回路３１２は、基準セット値ＳＥＴREFに基づき、周期ＴREFのパルスＳPLSを出力する。
【００３１】
遅延回路３３１，３３２は、遅延時間ＤＴ1，ＤＴ2がプログラマブルにセットされるように構成されている。遅延回路３３１は積分回路３１１の駆動信号を入力し、これを所定時間ＤＴ1遅らせて出力し、遅延回路３３２は、発振回路３１２の駆動信号を入力し、これを所定時間ＤＴ2遅らせて出力する。
【００３２】
信号処理回路３４は、比較回路３２１と発振回路３１２からの信号ＳA，ＳPLSを入力し、入力信号の入力タイミングを比較し、当該タイミングに応じた比較結果信号ＳＣを出力する。ここで、信号処理回路３４は、比較信号ＳCAとパルス信号ＳPLSとの先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1，ＳＣ2）として出力する。
遅延回路３３１，３３２として、図３（Ａ），（Ｂ）に示した、遅延回路８１，８２と同様の構成の回路を使用することができる。
【００３３】
図９に、遅延した駆動信号ＣＡ1，ＣＡ1と、比較結果信号ＳＣ1，ＳＣ2の関係を示す。図９に示すように、信号ＳDPLSが立ち下がった時刻（ｔ1）と、ＳDAがしきい値ＴＨに達した時刻（時刻ｔ2）との先後を判断する。
【００３４】
図１０は、本発明の信号発生装置の第４実施形態を示す図である。図１０において、信号発生装置４は、２つの積分回路４１１，４１２と、２つの比較回路４２１，４２２と、２つの遅延回路４３１，４３２と、信号処理回路４４とを備えている。
積分回路４１１，４１２、比較回路４２１，４２２、遅延回路４３１，４３２は、図１における積分回路１１１，１１２、比較回路１２１，１２２、遅延回路１３１，１３２と同じである。
信号処理回路４４は、２つのカウンタ４４１，４４２と、デジタル差分器４４３とを備えている。
【００３５】
カウンタ４４１，４４２は、基準時刻を意味するタイミング信号の入力により計数を開始し、遅延信号ＳCDA1，ＳCDA2のエッジ時刻での計数値ｎ1，ｎ2をそれぞれ出力する。
デジタル差分器４４３は、計数値ｎ1と計数値ｎ2と差を演算し、演算結果をディジタル値ＤＶとしで出力する。本実施形態では、デジタル差分器４４３は、ｎ2−ｎ2を演算し、ｔ2−ｔ2 に対応する時間をディジタル値ＤＶとしで出力する。
【００３６】
値ｎ1と計数値ｎ2との差の値には正負符号を付とすることもできるし、本実施形態におけるようにｎ2−ｎ1（すなわち、ｔ2−ｔ2）の演算を行なう場合にｎ2にオフセット値を設定し、ｎ2−ｎ1が常に正となるようにもできる。また、計数値ｎ1，ｎ2の大小により、差の値出力される端子を変えることもできる。このような動作を行なう回路は、当業者であるなら容易に想定できるので、これ以上の説明はしない。
遅延回路４３１，４３２として図３（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
【００３７】
図１１に、積分信号ＳA1，ＳA2と、比較信号ＳCDA1，ＳCDA2と、遅延信号ＳCDA1，ＳCDA2と、ディジタル値ＤＶとの関係を示す。
【００３８】
図１２は、本発明の信号発生装置の第５実施形態を示す図である。図１２において、信号発生装置５は、発振回路５１１，５１２と、遅延回路５３１，３１２と、信号処理回路５４とを備えている。
遅延回路５１１，５１２および遅延回路５３１，５３２は、図６の遅延回路２１１，２１２および遅延回路２３１，２３２と同じである。
信号処理回路５４は、２つのカウンタ５４１，５４２と、デジタル差分器５４３とを備えている。
【００３９】
カウンタ５４１，５４２は、基準時刻を意味するタイミング信号の入力により計数を開始し、遅延信号ＳDPLS1，ＳDPLS2のエッジ時刻での計数値ｎ1，ｎ2をそれぞれ出力する。
その他、カウンタ５４１，５４２およびデジタル差分器５４３の動作は、基本的には、図１０に示した  カウンタ４４１，４４２およびデジタル差分器４４３の動作と同じである。
遅延回路５３１，５３２として、図３（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
図１３に、遅延信号ＳDPLS1，ＳDPLS2とディジタル値ＤＶとの関係を示す。
【００４０】
図１４は、本発明の信号発生装置の第６実施形態を示す図である。図１４において、信号発生装置６は、積分回路６１１と、比較回路６２１と、発振回路６１２と、遅延回路６３１，６３２と、信号処理回路６４とを備えている。
積分回路６１１、比較回路６２１、発振回路６１２および遅延回路６３１，６３２は、図８の積分回路３１１、比較回路３２１、発振回路３１２とおよび遅延回路３３１，３３２同じである。
信号処理回路６４は、２つのカウンタ６４１，６４２と、デジタル差分器６４３とを備えている。
【００４１】
カウンタ６４１，６４２は、基準時刻を意味するタイミング信号の入力により計数を開始し、比較信号ＳCDA，ＳDPLSのエッジ時刻での計数値ｎ1，ｎ2をそれぞれ出力する。
その他、カウンタ６４１，６４２およびデジタル差分器５４３の動作は、基本的には、図１１に示したカウンタ４４１，４４２およびデジタル差分器４４３の動作と同じである。。
【００４２】
遅延回路６３２として、図３（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
図１５に、積分信号ＳDAと、比較信号ＳCDAと、遅延信号ＳDPLSと、クロックｃｌｋと、ディジタル値ＤＶ（ｔ1，ｔ2）との関係を示す。
【符号の説明】
【００４３】
１，２，３，４，５，６  信号発生装置
１４，２４，３４，４４，５４，６４  信号処理回路
１１１，１１２，１１３，３１１，４１１，４１２，６１１  積分回路
１２１，１２２，１２３，３２１，４２１，４２２，６２１  比較回路
１３１，１３２，１３３，２３１，２３２，３３１，３３２，４３１，４３２，５３１，５３２，６３１，６３２  遅延回路
２１１，２１２，２１３，，３１２，５１１，５１２，５１３，６１２  発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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