(57)【要約】【課題】オフセットによる誤差の無い高速で低消費電力のサンプリング比較回路を実現する。【解決手段】第１の反転増幅回路１０７と、第２の反転増幅回路１０８と、第１の反転増幅回路１０７の出力から第２の反転増幅回路１０８の入力へ接続する第１のインピーダンス素子１１１と、第２の反転増幅回路１０８の出力から第１の反転増幅回路１０７の入力へ接続する第２のインピーダンス素子１１２と、第１の反転増幅回路１０７に信号を入力する第１の容量素子１０５と、第２の反転増幅回路１０８に信号を入力する第２の容量素子１０６と、第１の反転増幅回路１０７の入出力間を短絡する第１のスイッチ回路１０９と、第２の反転増幅回路１０８の入出力間を短絡する第２のスイッチ回路１１０と、を含む比較回路１。【選択図】図１
2010166200.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を入力する第１の入力端子と、
第２の信号を入力する第２の入力端子と、
第１のレベルと第２のレベルとからなる制御信号を入力する制御信号入力端子と、
所定のバイアス電圧を供給する電圧供給部と、
第１の反転増幅回路と、
第２の反転増幅回路と、
前記第１の反転増幅回路の出力端子と前記第２の反転増幅回路の入力端子との間に接続される第１のインピーダンス素子と、
前記第２の反転増幅回路の出力端子と前記第１の反転増幅回路の入力端子との間に接続される第２のインピーダンス素子と、
前記第１の反転増幅回路の入力端子と出力端子との間に接続され前記制御信号が前記第１のレベルの場合に導通する第１のスイッチ回路と、
前記第２の反転増幅回路の入力端子と出力端子との間に接続され前記制御信号が前記第１のレベルの場合に導通する第２のスイッチ回路と、
前記第１の反転増幅回路の入力端子に一端が接続された第１の容量素子と、
前記第２の反転増幅回路の入力端子に一端が接続された第２の容量素子と、
前記電圧供給部と前記第１の入力端子とを前記制御信号のレベルによって選択し前記第１の容量素子の他端を接続する第１の選択回路と、
前記電圧供給部と前記第２の入力端子とを前記制御信号のレベルによって選択し前記第２の容量素子の他端を接続する第２の選択回路と、
を含む、
ことを特徴とする比較回路。
【請求項２】
請求項１に記載の比較回路において、前記第１のインピーダンス素子及び前記第２のインピーダンス素子は容量素子であることを特徴とする比較回路。
【請求項３】
請求項１に記載の比較回路において、前記第１のインピーダンス素子及び前記第２のインピーダンス素子は抵抗素子であることを特徴とする比較回路。
【請求項４】
請求項２に記載の比較回路において、前記比較回路は、さらに、
前記第１の反転増幅回路の出力端子と前記第２の反転増幅回路の入力端子との間に接続され前記制御信号が前記第２のレベルの場合に導通する第３のスイッチ回路と、
前記第２の反転増幅回路の出力端子と前記第１の反転増幅回路の入力端子との間に接続され前記制御信号が前記第２のレベルの場合に導通する第４のスイッチ回路と、
を含むことを特徴とする比較回路。
【請求項５】
請求項１から４のいずれか一項に記載の比較回路を備えることを特徴とするＡＤ変換回路。
【請求項６】
請求項１から４のいずれか一項に記載の比較回路または請求項５に記載のＡＤ変換回路を備えることを特徴とする電子装置。
【請求項７】
請求項６に記載の電子装置において、前記電子装置は、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較回路、特にサンプリング比較回路、それを備えるＡＤ変換回路及び電子装置に関する。
【背景技術】
【０００２】
従来のサンプリング比較回路１１００は、例えば図１１（Ａ）に示すように、入力信号Ｖｉｎをサンプリングする期間に導通するスイッチ１１１０と、入力信号Ｖｉｎの電圧を保持するコンデンサ１１１１と、参照電圧Ｖｒｅｆを供給する直流電源１１１３と、入力信号Ｖｉｎと参照電圧Ｖｒｅｆとを比較するゲインの大きい増幅回路１１１２と、増幅回路１１１２の比較結果信号を記憶するフリップフロップ１１１５と、から構成されている。フリップフロップ１１１５は、図１１（Ｂ）に示すように、クロック信号ＣＬＫの立ち上がりの時点の比較結果信号を記憶し、記憶した比較結果信号を信号Ｄｏｕｔとして出力する。
【０００３】
しかしながら、従来のサンプリング比較回路１１００では、増幅回路１１１２のオフセットが判定結果に誤差を生じさせるという課題がある。ここで言うオフセットとは増幅回路の出力が後続回路の論理判定レベルとなる２つの入力信号の電圧差である。すなわち入力信号の大小はオフセットだけずれて判定される。増幅回路１１１２は、かなり注意深く設計したとしても数ｍＶのオフセットが発生し、このオフセットによる誤差は多くの場面で問題となる。また、ここで使われる増幅回路１１１２は、アナログ増幅回路であり、多くの電力を消費する。特に、サンプリング比較回路１１００では、外部信号によって指定される時だけ、動作すればよいにもかかわらず定常的に電力を消費してしまい無駄が多い。
【０００４】
この問題を解決するために、例えば特許文献１には、アナログ増幅回路を使用せず必要なときのみに電力を消費するサンプリング比較回路の方法が記載されている。特許文献１に示すようなサンプリング比較回路は、ＡＤ変換回路等への応用が可能である。フラッシュ型ＡＤ変換回路と呼ばれるＡＤ変換回路は、並列動作により高速であるが、ｋビットのＡＤ変換を行うために２k−１個の比較回路を必要とし、回路規模及び消費電力が大きい。現時点における典型的なフラッシュ型ＡＤ変換回路の例は、非特許文献１などに見ることができる。非特許文献１のフラッシュ型ＡＤ変換回路では、９０ｎｍＣＭＯＳプロセスによる６ビットＡＤ変換回路で３．５Ｇｓｐｓ（Giga sample per second）、消費電力９８ｍＷ程度である。
【０００５】
【特許文献１】特開平１０−９８３６０号公報（図１）
【非特許文献１】‘Ａ  ６−ｂｉｔ  ３．５−ＧＳ／ｓ  ０．９−Ｖ  ９８−ｍＷ  Ｆｌａｓｈ  ＡＤＣ  ｉｎ  ９０ｎｍ  ＣＭＯＳ’、K. Deguchi et al, 2007 Symposium on VLSI Circuits Digest of Technical Papers, pp.64-65
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の上記サンプリング比較回路では、多くのスイッチがあり、それらの切り替えタイミングも複雑であり制御が複雑となっている。さらに、インバータの入力インピーダンスのばらつきが敏感に判定レベルに影響し、外部からのノイズの影響も受けやすい。
また、ｋビットのフラッシュ型ＡＤ変換回路を実現するためには２k−１個のサンプリング比較回路が必要となり、上記のようなサンプリング比較回路を用いてフラッシュ型ＡＤ変換器を構成する場合、ＡＤ変換回路全体の構成と消費電力は個々のサンプリング比較回路の構成によって大きく左右される。個々のサンプリング比較回路の高性能化、簡略化と低消費電力化が大きな課題となる。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］
第１の信号を入力する第１の入力端子と、第２の信号を入力する第２の入力端子と、第１のレベルと第２のレベルとからなる制御信号を入力する制御信号入力端子と、所定のバイアス電圧を供給する電圧供給部と、第１の反転増幅回路と、第２の反転増幅回路と、前記第１の反転増幅回路の出力端子と前記第２の反転増幅回路の入力端子との間に接続される第１のインピーダンス素子と、前記第２の反転増幅回路の出力端子と前記第１の反転増幅回路の入力端子との間に接続される第２のインピーダンス素子と、前記第１の反転増幅回路の入力端子と出力端子との間に接続され前記制御信号が前記第１のレベルの場合に導通する第１のスイッチ回路と、前記第２の反転増幅回路の入力端子と出力端子との間に接続され前記制御信号が前記第１のレベルの場合に導通する第２のスイッチ回路と、前記第１の反転増幅回路の入力端子に一端が接続された第１の容量素子と、前記第２の反転増幅回路の入力端子に一端が接続された第２の容量素子と、前記電圧供給部と前記第１の入力端子とを前記制御信号のレベルによって選択し前記第１の容量素子の他端を接続する第１の選択回路と、前記電圧供給部と前記第２の入力端子とを前記制御信号のレベルによって選択し前記第２の容量素子の他端を接続する第２の選択回路と、を含む、ことを特徴とする比較回路。
【０００９】
この構成によれば、比較回路を構成する第１の反転増幅回路及び第２の反転増幅回路の入力端子は、第１のインピーダンス素子及び第２のインピーダンス素子を介して互いの出力端子に常に接続されているので、入力端子が非常に高いインピーダンスの状態で浮遊することが無い。またそれらのインピーダンス素子によって第１の反転増幅回路及び第２の反転増幅回路は正帰還がかかるように接続され、比較時において互いに増幅度を高める方向に動作する。本比較回路は、双安定回路を構成するので動作時以外の消費電力を０にすることが可能であり、極めて低消費電力の回路を実現できる。また、第１の反転増幅回路及び第２の反転増幅回路のオフセットは、第１の容量素子及び第２の容量素子に記憶されキャンセルされるので、判定レベルにその影響が現れないので、雑音耐性が高くまた高感度で高精度の比較回路を構成することができる。
【００１０】
［適用例２］
上記に記載の比較回路において、前記第１のインピーダンス素子及び前記第２のインピーダンス素子は容量素子であることを特徴とする比較回路。
【００１１】
この構成によれば、第１のインピーダンス素子及び第２のインピーダンス素子は容量素子であるので、信号を第１の反転増幅回路及び第２の反転増幅回路間で高速に伝達することができ、応答の速い比較回路を実現できる。また、これらの容量素子は、第１の反転増幅回路及び第２の反転増幅回路のオフセットを記憶するので、オフセットの影響をより正確に排除できる。
【００１２】
［適用例３］
上記に記載の比較回路において、前記第１のインピーダンス素子及び前記第２のインピーダンス素子は抵抗素子であることを特徴とする比較回路。
【００１３】
この構成によれば、第１の反転増幅回路及び第２の反転増幅回路の入力部に抵抗素子によるＤＣパスを付すことが可能となる。例えば、ＣＭＯＳ集積回路などの入力部ではこのようなＤＣパスの存在が望ましく、設計時や製造時に回路のリーク電流を減らすなどの安定動作を容易にする。
【００１４】
［適用例４］
上記に記載の比較回路において、前記比較回路は、さらに、前記第１の反転増幅回路の出力端子と前記第２の反転増幅回路の入力端子との間に接続され前記制御信号が前記第２のレベルの場合に導通する第３のスイッチ回路と、前記第２の反転増幅回路の出力端子と前記第１の反転増幅回路の入力端子との間に接続され前記制御信号が前記第２のレベルの場合に導通する第４のスイッチ回路と、を含むことを特徴とする比較回路。
【００１５】
この構成によれば、第３のスイッチ回路及び第４のスイッチ回路が入力部にＤＣパスを与えるので設計、製造、検査を容易にし、また回路の動作も安定にする。さらに、動作時は容量素子で構成される第１のインピーダンス素子及び第２のインピーダンス素子による高速動作が可能となる。
【００１６】
［適用例５］
上記に記載の比較回路を備えることを特徴とするＡＤ変換回路。
【００１７】
この構成によれば、比較回路の低消費電力、判定レベルの正確さ及び高速性によって極めて低消費電力かつ高速のＡＤ変換回路を実現することが可能となる。特に、本比較回路は、動作時以外電力を消費しないので、間欠動作を行うＡＤ変換回路に効果が大きい。
【００１８】
［適用例６］
上記に記載の比較回路または上記に記載のＡＤ変換回路を備えることを特徴とする電子装置。
【００１９】
この構成によれば、極めて消費電力の少ない電子装置を実現することができる。特に、本比較回路は、動作時以外電力を消費しないので、間欠動作を行う電子装置に効果が大きい。
【００２０】
［適用例７］
上記に記載の電子装置において、前記電子装置は、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えることを特徴とする電子装置。
【００２１】
この構成によれば、きわめて低消費電力でかつ簡単な構成によるＵＷＢ受信装置が実現できる。特に、ＵＷＢ信号は間欠的であり、本比較回路は動作時以外電力を消費しないので、間欠動作を行うＵＷＢ信号の検出に効果が大きい。
【発明を実施するための最良の形態】
【００２２】
以下、比較回路の実施形態について図面に従って説明する。
【００２３】
（第１実施形態）
先ず、第１実施形態に係る比較回路の構成について、図１及び図２を参照して説明する。図１は、第１実施形態に係る比較回路の構成を示す回路図であり、図２は、第１実施形態に係る比較回路の動作を示す波形図である。
【００２４】
図１に示すように、比較回路１は、第１の入力端子である入力端子１０１と、第２の入力端子である入力端子１０２と、制御信号入力端子１１９と、電圧供給部である電圧源１１５と、第１の反転増幅回路であるＮＯＲ回路１０７と、第２の反転増幅回路であるＮＯＲ回路１０８と、第１のインピーダンス素子であるコンデンサ１１１と、第２のインピーダンス素子であるコンデンサ１１２と、第１のスイッチ回路であるスイッチ回路１０９と、第２のスイッチ回路であるスイッチ回路１１０と、第１の容量素子であるコンデンサ１０５と、第２の容量素子であるコンデンサ１０６と、第１の選択回路である選択回路１０３と、第２の選択回路である選択回路１０４と、出力端子１１３，１１４と、から構成されている。比較回路１は、さらに、出力端子１１３にフリップフロップ回路１２０が接続されている。
【００２５】
コンデンサ１１１は、ＮＯＲ回路１０７の出力端子ｆ３とＮＯＲ回路１０８の入力端子ｇ１との間に接続されている。コンデンサ１１２は、ＮＯＲ回路１０８の出力端子ｇ３とＮＯＲ回路１０７の入力端子ｆ１との間に接続されている。コンデンサ１１１，１１２は、同じ容量Ｃ２で設計されている。
【００２６】
スイッチ回路１０９は、ＮＯＲ回路１０７の入力端子ｆ１と出力端子ｆ３との間に接続され、制御信号入力端子１１９から入力される制御信号ｃが第１のレベルであるＨレベルの場合に導通し、第２のレベルであるＬレベルの場合に非導通となる。スイッチ回路１１０は、ＮＯＲ回路１０８の入力端子ｇ１と出力端子ｇ３との間に接続され、制御信号入力端子１１９から入力される制御信号ｃがＨレベルの場合に導通し、Ｌレベルの場合に非導通となる。
【００２７】
ＮＯＲ回路１０７の出力端子ｆ３は、出力端子１１３に接続され、ＮＯＲ回路１０７の入力端子ｆ２は、入力端子１１６に接続されている。ＮＯＲ回路１０８の出力端子ｇ３は、出力端子１１４に接続され、ＮＯＲ回路１０８の入力端子ｇ２は、入力端子１１６に接続されている。
【００２８】
選択回路１０３は、２つの入力端子ａ１，ａ２と１つの出力端子ａ３とを有し、入力端子ａ１には電圧源１１５が接続され、入力端子ａ２には入力端子１０１が接続され、制御信号入力端子１１９から入力される制御信号ｃがＨレベルの場合に入力端子ａ１と出力端子ａ３とを接続し、Ｌレベルの場合に入力端子ａ２と出力端子ａ３とを接続する。
【００２９】
選択回路１０４は、２つの入力端子ｂ１，ｂ２と１つの出力端子ｂ３とを有し、入力端子ｂ１には電圧源１１５が接続され、入力端子ｂ２には入力端子１０２が接続され、制御信号入力端子１１９から入力される制御信号ｃがＨレベルの場合に入力端子ｂ１と出力端子ｂ３とを接続し、Ｌレベルの場合に入力端子ｂ２と出力端子ｂ３とを接続する。
【００３０】
コンデンサ１０５は、一方の端子がＮＯＲ回路１０７の入力端子ｆ１に接続され、他方の端子が選択回路１０３の出力端子ａ３に接続されている。コンデンサ１０６は、一方の端子がＮＯＲ回路１０８の入力端子ｇ１に接続され、他方の端子が選択回路１０４の出力端子ｂ３に接続されている。コンデンサ１０５，１０６は、同じ容量Ｃ１で設計されている。
【００３１】
フリップフロップ回路１２０は、Ｄ端子に出力端子１１３が接続され、Ｃ端子に制御信号入力端子１１９が接続され、Ｑ端子に出力端子１１７が接続され、ＸＱ端子に出力端子１１８が接続されている。出力端子１１７から出力される信号をｈとする。
【００３２】
入力端子１１６に入力する信号ｒをＨレベルにすると、ＮＯＲ回路１０７，１０８の出力はＬレベルになるので、コンデンサ１０５，１０６，１１１，１１２に蓄えられた電位が所定の電位まで放電される。またこれらのＮＯＲ回路１０７，１０８をＣＭＯＳによって構成するとこのとき回路に流れる電流はゼロとなる。一方、入力端子１１６に入力する信号ｒをＬレベルにすると、ＮＯＲ回路１０７，１０８は、反転増幅回路として動作する。信号ｒは、比較回路１の起動時にコンデンサ１０５，１０６，１１１，１１２に蓄えられた電位を所定の電位まで放電するためにＨレベルに設定し、以降はＬレベルを保つ。図２は、信号ｒがＬレベルに保たれている場合を示している。
【００３３】
ここで、入力端子１０１から入力される第１の信号ａの電位をＶａ、入力端子１０２から入力される第２の信号ｂの電位をＶｂ、ＮＯＲ回路１０７のオフセット電圧をＶｔ１、ＮＯＲ回路１０８のオフセット電圧をＶｔ２、電圧源１１５の所定のバイアス電圧をＶｓ、とする。
【００３４】
信号ｒをＬレベルに保った状態で制御信号ｃをＨレベルに設定すると、スイッチ回路１０９によってＮＯＲ回路１０７の入力端子ｆ１と出力端子ｆ３とが短絡され、スイッチ回路１１０によってＮＯＲ回路１０８の入力端子ｇ１と出力端子ｇ３とが短絡される。この時、ＮＯＲ回路１０７の出力端子ｆ３の電位と入力端子ｆ１の電位はＮＯＲ回路１０７のオフセット電圧Ｖｔ１となり、ＮＯＲ回路１０８の出力端子ｇ３の電位と入力端子ｇ１の電位はＮＯＲ回路１０８のオフセット電圧Ｖｔ２となる。
【００３５】
電圧の基準をＮＯＲ回路１０７，１０８の入力端子側とすると、コンデンサ１１１には電圧Ｖｔ２−Ｖｔ１が蓄電され、コンデンサ１１２には電圧Ｖｔ１−Ｖｔ２が蓄電される。また、コンデンサ１０５には電圧Ｖｓ−Ｖｔ１が蓄電され、コンデンサ１０６には電圧Ｖｓ−Ｖｔ２が蓄電される。
【００３６】
この状態から制御信号ｃをＬレベルに遷移すると、スイッチ回路１０９，１１０は非導通となり、選択回路１０３，１０４は電圧源１１５から入力端子１０１，１０２に切り替わる。帆足−ミルマンの定理によりＮＯＲ回路１０７の入力端子ｆ１の電位の変化量ΔＶ１は、
ΔＶ１＝（Ｖａ−Ｖｓ）Ｃ２／（Ｃ１＋Ｃ２）・・・（式１）
となる。
また、ＮＯＲ回路１０８の入力端子ｇ１の電位の変化量ΔＶ２は、
ΔＶ２＝（Ｖｂ−Ｖｓ）Ｃ２／（Ｃ１＋Ｃ２）・・・（式２）
となる。
【００３７】
ＮＯＲ回路１０７とコンデンサ１１１とＮＯＲ回路１０８とコンデンサ１１２とは、正帰還がかかるように接続されており、それらの出力、出力端子ｆ３と出力端子ｇ３の電位は、Ｖｔ１，Ｖｔ２から２つの安定な状態であるＨレベルまたはＬレベルを取ろうとする。２つの安定な状態であるＨレベルまたはＬレベルのどちらを取るかはΔＶ１，ΔＶ２の大小によって決まり、ΔＶ１＞ΔＶ２（Ｖａ＞Ｖｂ）ならば出力端子ｆ３→Ｌレベル、出力端子ｇ３→Ｈレベルとなり、一方、ΔＶ１＜ΔＶ２（Ｖａ＜Ｖｂ）ならば出力端子ｆ３→Ｈレベル、出力端子ｇ３→Ｌレベルとなる。
【００３８】
したがって、制御信号ｃをＨレベルからＬレベルに遷移した時点から安定するまでの期間を置いてからＮＯＲ回路１０７の出力端子ｆ３またはＮＯＲ回路１０８の出力端子ｇ３の電位を見ることにより、第１の信号ａの電位Ｖａと第２の信号ｂの電位Ｖｂの大小がわかる。すなわち、出力端子ｆ３と出力端子ｇ３とが比較回路１の出力である。
【００３９】
（式１）及び（式２）には、ＮＯＲ回路１０７，１０８のオフセット電圧Ｖｔ１，Ｖｔ２は含まれていないから、オフセット電圧Ｖｔ１，Ｖｔ２はコンデンサ１１１，１１２，１０５，１０６によって完全に取り除かれ、第１の信号ａの電位Ｖａと第２の信号ｂの電位Ｖｂの大小を正しく判定できる。
【００４０】
電圧源１１５のバイアス電圧Ｖｓは、どのような電位であっても比較回路１は正しく動作するが、ΔＶ１とΔＶ２の絶対値が等しく符号が逆の場合、最も判定に要する時間が短いので高速動作となるが、バイアス電圧Ｖｓの値による判定時間への影響は小さく、バイアス電圧Ｖｓの値に精度は要求されない。
【００４１】
フリップフロップ回路１２０は、比較回路１が判定した比較結果を読み込み、ＮＯＲ回路１０７，１０８の出力がオフセット電圧Ｖｔ１，Ｖｔ２となる期間もその値を保持して、後段のデジタル回路に正しく信号を伝送する役割を持つ。フリップフロップ回路１２０のＣ端子に入力する信号としてスイッチ回路１０９，１１０及び選択回路１０３，１０４を駆動する制御信号ｃを使っているので、制御信号ｃの立ち上がりで比較回路１の出力値を読み込み保持することができ、新たなクロック信号を必要とせず簡素に構成できる。
【００４２】
図２は、例として、比較回路１を０．１８μプロセスのＣＭＯＳ集積回路で構成したときのシミュレーション結果である。電源電圧は１．８Ｖである。図２に示すように、比較回路１は、時刻ｔ＝２０ｎｓまたはｔ＝７０ｎｓ付近で｜Ｖａ−Ｖｂ｜＝０．４ｍＶを正確に判別しており、非常に高感度かつ高精度に動作することが分かる。
【００４３】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００４４】
本実施形態では、比較回路１は双安定回路であり、比較動作時とＮＯＲ回路１０７，１０８のオフセット電圧Ｖｔ１，Ｖｔ２をコンデンサ１１１，１１２に記憶させるとき以外は電力を消費しない。これによって比較回路１は極めて消費電力を少なくでき、特に比較動作が必要なときだけ作動させれば良く、間欠動作の機器に特に効果が大きい。また、比較回路１に含まれる回路素子の持つ微妙なばらつきによる判定レベルの誤差は、コンデンサ１１１，１１２に記憶されたオフセット電圧Ｖｔ１，Ｖｔ２によって完全に排除され正確な比較回路１を構成できる。
【００４５】
（第２実施形態）
次に、比較回路の第２実施形態について説明する。第１実施形態においては、比較回路１は、電圧供給部として電圧源１１５がバイアス電圧Ｖｓを供給するように説明したが、他の方法を説明する。図３は、第２実施形態に係る比較回路の構成を示す回路図である。第一実施形態にて説明された要素については図１と同じ番号を付し説明を省略する。
【００４６】
図３（Ａ）の比較回路２は、電圧供給部としてＮＯＲ回路１０７の出力端子ｆ３とＮＯＲ回路１０８の出力端子ｇ３との間に抵抗３０１，３０２を直列に接続し、抵抗３０１，３０２間の接続線からバイアス電圧Ｖｓを供給している。バイアス電圧Ｖｓは、出力端子ｆ３の電圧と出力端子ｇ３の電圧とを抵抗３０１，３０２により分圧した電圧であり両者を同じ値とすると（Ｖｔ１＋Ｖｔ２）／２となる。
【００４７】
上記（式１）及び（式２）にＶｓ＝（Ｖｔ１＋Ｖｔ２）／２を代入すれば、本実施形態でのΔＶ１，ΔＶ２を求めることができる。ＮＯＲ回路１０７，１０８が双安定状態のどちらを取るかはΔＶ１，ΔＶ２の大小で決まり、結局Ｖａ，Ｖｂの大小を検出できる。
【００４８】
図３（Ｂ）の比較回路３は、電圧供給部として入力端子１０１と入力端子１０２との間に抵抗３０１，３０２を直列に接続し、抵抗３０１，３０２間の接続線からバイアス電圧Ｖｓを供給している。バイアス電圧Ｖｓは、入力端子１０１の電位Ｖａと入力端子１０２の電位Ｖｂとを抵抗３０１，３０２により分圧した電位（Ｖａ＋Ｖｂ）／２となる。
【００４９】
上記（式１）及び（式２）にＶｓ＝（Ｖａ＋Ｖｂ）／２を代入すれば、本実施形態でのΔＶ１，ΔＶ２を求めることができる。ＮＯＲ回路１０７，１０８が双安定状態のどちらを取るかはΔＶ１，ΔＶ２の大小で決まり、結局Ｖａ，Ｖｂの大小を検出できる。この場合、ΔＶ１，ΔＶ２は、絶対値が等しく符号が逆になるので、比較回路３はもっとも高速に動作する。また、抵抗３０１，３０２は比較回路３の入力インピーダンスを下げるので回路のマッチング特性を改善する効果もある。
【００５０】
（第３実施形態）
次に、比較回路の第３実施形態について説明する。第１実施形態においては、比較回路１は、第１のインピーダンス素子としてコンデンサ１１１及び第２のインピーダンス素子としてコンデンサ１１２の場合について説明したが、他の場合を説明する。図４は、第３実施形態に係る比較回路の構成を示す回路図であり、図５は、第３実施形態に係る比較回路の動作を示す波形図である。第一実施形態にて説明された要素については図１と同じ番号を付し説明を省略する。
【００５１】
図４に示すように、比較回路４は、第１のインピーダンス素子として抵抗４０１及び第２のインピーダンス素子として抵抗４０２で構成されている。
【００５２】
比較回路４は、制御信号ｃがＨレベルからＬレベルに変化した瞬間、すなわちスイッチ回路１０９，１１０が遮断され、また選択回路１０３，１０４によってコンデンサ１０５，１０６が入力端子１０１，１０２に接続される。次に、比較の動作に入る瞬間にはＮＯＲ回路１０７の入力端子ｆ１にはＶａ−Ｖｓがダイレクトに入力される。また、ＮＯＲ回路１０８の入力端子ｇ１にはＶｂ−Ｖｓがダイレクトに入力される。これによって、上記（式１）及び（式２）のように入力信号の変化が容量Ｃ１，Ｃ２によって分圧されること無くＮＯＲ回路１０７，１０８の入力に伝達され、より高感度の比較回路を構成できる。
【００５３】
図５は、例として、比較回路４を０．１８μプロセスのＣＭＯＳ集積回路で構成したときのシミュレーション結果である。電源電圧は１．８Ｖである。図５に示すように、比較回路４は、時刻ｔ＝２０ｎｓまたはｔ＝７０ｎｓ付近で｜Ｖａ−Ｖｂ｜＝０．４ｍＶを正確に判別しており、非常に高感度かつ高精度に動作することが分かる。
【００５４】
正帰還ループは抵抗４０１，４０２によって構成され、これらはコンデンサ１０５，１０６と積分回路を構成するので、図５のｆ１，ｇ１に示すように正帰還のための信号伝達は遅くなる。第１実施形態では、図２に示すように、ｆ１，ｇ１の波形は、制御信号ｃがＬレベルになっても電源レベルまで振り切れていない。これは、ＮＯＲ回路１０７，１０８の出力信号をコンデンサ１１１，１１２によって分圧してしまうからである。本第３実施形態では、抵抗４０１，４０２で帰還ループを構成するので、コンデンサ１０５，１０６を抵抗４０１，４０２で充電しきった状態では、ＮＯＲ回路１０７，１０８の入力の信号レベルをロジックレベルにすることができる。
【００５５】
第１実施形態では、高速で動作する代わりに容量Ｃ１，Ｃ２の値の決め方が適切でないとＮＯＲ回路１０７，１０８が静止状態においてわずかな電流が流れることがある。検出感度を高めるために容量Ｃ１を大きくすると、帰還量が減り静止時のリーク電流が多くなる。逆に、リーク電流を減らすために容量Ｃ１を小さくすると、伝達される入力信号の振幅が小さくなって感度が鈍るトレードオフがある。本第３実施形態では、そのようなトレードオフが解消される。
【００５６】
（第４実施形態）
次に、比較回路の第４実施形態について説明する。図６は、第４実施形態に係る比較回路の構成を示す回路図であり、図７は、第４実施形態に係る比較回路の動作を示す波形図である。第一実施形態にて説明された要素については図１と同じ番号を付し説明を省略する。
【００５７】
第１実施形態においては、比較回路１は、第１の反転増幅回路としてＮＯＲ回路１０７及び第２の反転増幅回路としてＮＯＲ回路１０８で構成した場合を説明したが、第４実施形態の比較回路６は、図６に示すように、第１の反転増幅回路としてインバータ６０７及び第２の反転増幅回路としてインバータ６０８で構成した場合を説明する。上記に説明したように第１〜第２実施形態において反転増幅回路であるＮＯＲ回路１０７，１０８の入力が電源電位まで振り切れず回路にリーク電流が流れる場合がありこの対策として反転増幅回路をＮＯＲ回路で構成した。本実施形態では反転増幅回路の入力はロジックレベルまで完全に振り切れるのでそのような対策が不要である。
【００５８】
上記第３実施形態の説明において、上記第１実施形態では出力端子ｆ３，ｇ３の電位が電源電位まで振り切れないため、静止時において回路電流が流れることがあることを説明した。この問題を解決するために、比較回路６は、さらに、インバータ６０７の出力端子ｆ３とインバータ６０８の入力端子ｇ１の間に並列に接続されたＰｃｈトランジスタ６１６及びＮｃｈトランジスタ６１７と、インバータ６０８の出力端子ｇ３とインバータ６０７の入力端子ｆ１の間に並列に接続されたＰｃｈトランジスタ６１８及びＮｃｈトランジスタ６１９と、を含んで構成されている。Ｐｃｈトランジスタ６１６及びＮｃｈトランジスタ６１７のゲート端子は、インバータ６０８の出力端子ｇ３に接続され、Ｐｃｈトランジスタ６１８及びＮｃｈトランジスタ６１９のゲート端子は、インバータ６０７の出力端子ｆ３に接続されている。
【００５９】
制御信号ｃがＨレベルの期間は、スイッチ回路１０９，１１０は導通し、インバータ６０７，６０８には１００％の負帰還がかかるので、インバータ６０７，６０８はオフセット電圧Ｖｔ１，Ｖｔ２を出力する。比較回路６は、なるべく対称になるよう設計されるのでＶｔ１≒Ｖｔ２であり、Ｐｃｈトランジスタ６１６及びＮｃｈトランジスタ６１７とＰｃｈトランジスタ６１８及びＮｃｈトランジスタ６１９のソース−ゲート間電圧はほとんど０であり、トランジスタ６１７〜６１９のスレッショルド電圧に満たないのでＰｃｈトランジスタ６１６及びＮｃｈトランジスタ６１７とＰｃｈトランジスタ６１８及びＮｃｈトランジスタ６１９は遮断される。
【００６０】
制御信号ｃがＨレベルからＬレベルとなると、比較回路６は、第１の信号ａの電位Ｖａ及び第２の信号ｂの電位Ｖｂの大小に従って、出力端子ｆ３，ｇ３がＨレベルまたはＬレベルとなる。
【００６１】
Ｖａ＞Ｖｂの場合は、ｆ３がＬレベル、ｇ３がＨレベルに変化する。これによって、Ｎｃｈトランジスタ６１７及びＰｃｈトランジスタ６１８がオンするので、コンデンサ１１１，１１２は短絡した状態となり、インバータ６０７の出力端子ｆ３とインバータ６０８の入力端子ｇ１とが導通状態かつインバータ６０８の出力端子ｇ３とインバータ６０７の入力端子ｆ１とが導通状態となるので、それらの出力端子ｆ３とｇ３は電源電位まで振り切れる。Ｖａ＜Ｖｂの場合も同様に、電源電位まで振り切れる。
【００６２】
上記第１実施形態と本第４実施形態とを比較すると、インバータ６０７，６０８の負荷としてＰｃｈトランジスタ６１６及びＮｃｈトランジスタ６１７とＰｃｈトランジスタ６１８及びＮｃｈトランジスタ６１９のチャネルおよびゲートが加わるので、少し動作速度を減少させるが、それらは設計の仕方により解決できる。すなわちコンデンサ１１１，１１２はそれらに並列に接続されるトランジスタ６１７〜６１９のチャネル容量を差し引いた小さな容量値とする。これは半導体集積回路においてコンデンサの占める面積を小さくする効果がある。また場合によってはトランジスタ６１７〜６１９のチャネル容量だけを用いてコンデンサ１１１、１１２を省略することも可能である。
【００６３】
このような構成によれば、特別な制御信号を新設せずに簡素な構造でリーク電流の少ない高精度、高速の比較回路を構成することができる。
【００６４】
図７は、例として、比較回路６を０．１８μプロセスのＣＭＯＳ集積回路で構成したときのシミュレーション結果である。電源電圧は１．８Ｖである。図７に示すように、比較回路６は、時刻ｔ＝２０ｎｓまたはｔ＝７０ｎｓ付近で｜Ｖａ−Ｖｂ｜＝０．２ｍＶを正確に判別しており、非常に高感度かつ高精度に動作することが分かる。
【００６５】
比較回路６は、判定にかかる時間が０．１ｎｓ程度であり、オフセット電圧Ｖｔ１，Ｖｔ２をコンデンサ１１１，１１２に記憶させるために要する時間も０．１ｎｓ程度である。消費電流は、動作時および校正時（Ｖｔ１，Ｖｔ２をコンデンサ１１１，１１２に記憶させるための動作をしているとき）ともに２７０μＡ程度であり非常に低消費電力である。
【００６６】
比較回路６は、双安定回路であり、比較動作時とインバータ６０７，６０８の校正時以外は電力を消費しない。これによって、比較回路６は極めて消費電力を少なくでき、特に比較動作が必要なときだけ回路を作動させれば良いから間欠動作の機器に特に効果が大きい。
以上、第１〜第４実施形態すべてにおいて、選択回路１０３，１０４は制御信号ｃがＨレベルのときコンデンサ１１１，１１２を電圧源１１５に接続し、Ｌレベルのとき入力端子１０１，１０２に接続する場合を説明した。逆のタイミング、すなわち選択回路１０３，１０４は制御信号ｃがＬレベルのときコンデンサ１１１，１１２を電圧源１１５に接続し、Ｈレベルのとき入力端子１０１，１０２に接続するようにしても良い。このときは（式１）、（式２）であらわされるΔＶ１，ΔＶ２の符号が反対になり、出力の論理値が逆になるが全く同様に動作させることができる。
【００６７】
（第５実施形態）
次に、比較回路の第５実施形態について説明する。第５実施形態は、上記の比較回路をフラッシュ型と呼ばれるＡＤ変換回路に使う例を示す。図８は、第５実施形態に係るＡＤ変換回路の構成を示す回路図である。
【００６８】
図８に示すように、ＡＤ変換回路８００は、基準電圧発生部８０１と、比較回路アレイ８０５と、エンコーダ回路８０８と、から構成されており、入力端子８０４に入力されたアナログ信号をＡＤ変換し、出力端子８０９からデジタル信号として出力する。
【００６９】
基準電圧発生部８０１は、ｎ個の基準電圧ｖｓ１，ｖｓ２，・・・ｖｓｎ（ｎ＝２k−１、ｋはＡＤ変換回路８００の変換ビット数）を発生する回路であり、端子８０２，８０３に印加される電圧をｎ＋１個の抵抗８１０によって分圧することで基準電圧を発生する。
【００７０】
比較回路アレイ８０５は、ｋビットのＡＤ変換回路を構成する場合、ｎ（＝２k−１）個の比較回路８０６を使う。比較回路８０６は、上記の比較回路１，２，３，４，６のいずれかを使用することができる。
【００７１】
比較回路８０６の入力端子８１１は、上記の比較回路１，２，３，４，６の入力端子１０１に相当し、入力端子８１２は、入力端子１０２に相当する。また、出力端子８１４は、上記の比較回路１，２，３，４，６の出力端子１１３または１１４に相当する。端子８０７は、制御信号ｃを与える端子であり上記の比較回路１，２，３，４，６の制御信号入力端子１１９に相当する。ｎ個の比較回路８０６は、各々の入力端子８１１に入力される基準電圧ｖｓ１〜ｖｓｎと入力端子８０４に入力されたアナログ信号との大小を制御信号入力端子８０７に入力される制御信号ｃによって比較し、比較結果をエンコーダ回路８０８に送る。エンコーダ回路８０８は、比較結果から所定のコード、例えば２進コード等に変換したデジタル信号を出力端子８０９より出力する。
【００７２】
本実施形態のＡＤ変換回路８００に、上記第４実施形態に示した比較回路６を使って構成した場合を説明する。図７に示したシミュレーション結果から、６ビットのＡＤ変換回路８００の場合、比較回路アレイ８０５の性能は、最高速度２．５Ｇｓｐｓ、消費電力３１ｍＷと見積もることができる。図７のシミュレーション結果は０．１８μプロセスであり、上記非特許文献１の９０ｎｍプロセスよりも２世代古いプロセスである。このような古いプロセスによっても、ＡＤ変換回路８００の消費電力の大部分を占める比較回路アレイ８０５の電力を従来の約１／３に減少することが可能である。この比較回路６を使えば、高速かつ低消費電力のＡＤ変換回路８００を構成できる。
【００７３】
（第６実施形態）
次に、比較回路の第６実施形態について説明する。上記の比較回路１，２，３，４，６は、静止時には電力を消費しないので、断続的な動作をする電子装置において特に効果が大きい。本第６実施形態では断続的動作を行う通信装置、ＵＷＢ−ＩＲ信号の受信装置を例として説明する。図９は、ＵＷＢ−ＩＲ信号の受信装置のブロック図であり、図１０は、その動作を説明するタイミング図である。
【００７４】
ＵＷＢ−ＩＲ（Ultra Wide Band-Impulse Radio）通信とは、占有周波数帯域が非常に広いインパルスを用いる通信方式である。ＵＷＢ−ＩＲで用いられるインパルスは、矩形パルス、ガウシアンパルス、エルミートパルス、またはそれらと正弦波を乗算し周波数スペクトルの中心を移動したパルスなどが用いられる。これらのパルスに、ＰＰＭ（Pulse Position Modulation）やＢＰＭ（Bi Phase Modulation）などの変調を付して通信を行う。本第６実施形態では、説明の簡略化のために矩形パルスを正弦波で乗算したパルスを使って説明するが、これに限るものではない。
【００７５】
図１０の信号ａは、本第６実施形態で使用するＵＷＢ−ＩＲ信号を示す。このＵＷＢ−ＩＲ信号ａは、パルス幅ｔｐの矩形パルスに所定周波数の正弦波を乗算し、さらに、送信する情報の１または０に応じてその極性を反転するＢＰＭを施した信号である。矩形波は、サイドバンドのエネルギーが多く、このサイドバンドを抑圧するためにエンベロープに丸みを持たせるなどの処理が行われるがここでは省略する。このパルスを周期ｔｂ毎に送信すると、１／ｔｂビット／秒の情報を送ることができる。周期ｔｂのうちで信号が存在するのはパルス幅ｔｐのみであり、ｔｂ−ｔｐの期間は送受信機は待機モードにて機器の動作を止め、消費電力の節約を図ることができる。以下の説明のために図１０に示すように、それぞれの動作時、待機時に期間ｔｒ１，ｔｈ１，ｔｒ２，ｔｈ２，・・・ｔｒｎ，ｔｈｎのように名前を付ける。
【００７６】
図９に、上記のようなＵＷＢ−ＩＲ信号ａを受信する受信装置９の構成例を示す。アンテナ９０１によって受信されたＵＷＢ−ＩＲ信号ａは、低雑音増幅回路９０２によって増幅され、２つの差動ミキサ９０３，９０４に送られる。差動ミキサ９０３，９０４は乗算回路であり、テンプレート発生回路９０５が発生する直交した２つのテンプレートパルスｂ，ｃと、低雑音増幅回路９０２によって増幅されたＵＷＢ−ＩＲ信号ａを乗算し、差動ミキサ９０３が差動信号ｄ，ｅを出力し、差動ミキサ９０４は差動信号ｆ，ｋを出力する。
【００７７】
テンプレートパルスｂは、ＵＷＢ−ＩＲ信号ａと同一形状のパルスである。テンプレートパルスｃは、テンプレートパルスｂと同様にパルス幅ｔｐの矩形パルスに正弦波を乗算して得られるが、乗算する正弦波の位相をテンプレートパルスｂを作る正弦波と９０度の差を持たせて作る。テンプレートパルスｃは、期間ｔｒｎの前縁及び後縁では値が０ではないため、前縁及び後縁では適当に補間し急激な変化を排除するために周期ｔｂよりもやや広い矩形パルスと乗算することもある。
【００７８】
テンプレートパルスｂと差動ミキサ９０３によって乗算された差動信号ｄ，ｅは、積分回路９０６によって積分され、さらに増幅回路９０８によって増幅され、信号ｇ，ｈを出力する。テンプレートパルスｃと差動ミキサ９０４によって乗算された差動信号ｆ，ｋは、積分回路９０７によって積分され、さらに増幅回路９０９によって増幅され、信号ｌ，ｍを出力する。積分回路９０６，９０７は、入力信号を積分し、高周波成分を除去する。
【００７９】
制御回路９１２は、増幅回路９０９の出力を監視し、その積分結果が０となるようテンプレートパルスｂ，ｃを発生するタイミングを信号ｉにより制御する。テンプレート発生回路９０５は、信号ｉがＨレベルの期間にテンプレートパルスｂ，ｃを生成し、信号ｉがＬレベルの期間にテンプレートパルスｂ，ｃをリセットする。
【００８０】
テンプレートパルスｂ，ｃは、ちょうど位相が９０度ずれているので、テンプレートパルスｃとの乗算結果の低周波成分が０のとき、もう一方のテンプレートパルスｂと受信信号の位相差は０または１８０度となり、それらの乗算結果の低周波成分の絶対値は最大となる。このときの正負を比較回路９１０によって判定すれば、送信されてきたビット情報を復元できる。比較回路９１０として、上記の比較回路１，２，３，４，６のいずれかを使用することができる。
【００８１】
比較回路９１０は、制御回路９１２が発生する信号ｉによって、比較回路９１０を構成するスイッチを制御する。すなわち、信号ｉがＨレベルの期間にテンプレートパルスｂ，ｃを発生し、増幅回路９０８，９０９の出力が最大になるテンプレートパルスの後縁、すなわち信号ｉがＨレベルからＬレベルに変化する時点で増幅回路９０８，９０９の出力信号の符号を判別する。増幅回路９０８，９０９は、差動型の増幅回路であり、差動型の信号を出力するので、各々の出力信号で（例えば増幅回路９０８の出力する信号ｇ，ｈで）、どちらが大きいかを判断すればよい。
【００８２】
判別回路９１１は、比較回路９１０が出力する比較結果ｊからビット情報を取り出し、波形整形を行い、復調データを出力端子９１３から出力する。判別回路９１１は、図１に示したフリップフロップ回路１２０を用いることができる。この場合、比較回路９１０が校正モードに入る前の任意の時点において、比較結果ｊをフリップフロップ回路に読み込ませれば良い。
【００８３】
ＵＷＢ−ＩＲ信号ａの無い期間、すなわちｔｈ１，ｔｈ２，・・ｔｈｎでは、増幅回路９０８，９０９の出力はどちらも０であるので、この期間にテンプレートパルスｂ，ｃを起動してしまわないように、制御回路９１２は増幅回路９０８、９０９の出力も監視する。すなわち、制御回路９１２は、増幅回路９０８の出力の絶対値が常に最大かつ増幅回路９０９の出力が０になるようにテンプレートパルスｂ，ｃの起動タイミングを制御する。
【００８４】
制御回路９１２に入力される増幅回路９０８，９０９の出力する信号ｇ，ｈ，ｌ，ｍはアナログ値であるが、制御回路９１２の設計においてアナログ信号の扱いが困難であるときは、信号ｇ，ｈ，ｌ，ｍをＡＤ変換回路（図示しない）によってデジタル値に変換してから制御回路９１２に入力しても良い。この場合、ＡＤ変換回路の分解能は１〜３ビットあれば十分であり、上記第５実施形態のＡＤ変換回路８００を使用することが可能である。
【００８５】
信号ｉは、制御回路９１２によって発生される起動信号であり、信号ｉの立ち上がりでテンプレートパルスｂ，ｃを発生させ、また比較回路９１０を校正モードにして、比較回路９１０を構成する素子によるオフセット電圧を内部のコンデンサに記憶させる。さらに、積分回路９０６，９０７の積分動作を開始させる。信号ｉが立ち下ると、テンプレートパルスｂ，ｃは停止する。このとき、増幅回路９０８の出力（の絶対値）は最大となるので、比較回路９１０は、増幅回路９０８の出力する信号ｇ，ｈの大小を比較する動作モードに入り、比較を行う。また、信号ｉの立ち下がりによって積分回路９０６，９０７をリセットする。
【００８６】
制御回路９１２は、また受信装置９全体の制御も受け持ち、ＵＷＢ−ＩＲ信号ａの無い期間、すなわちｔｈ１、ｔｈ２・・ｔｈｎにおいて低雑音増幅回路９０２や増幅回路９０８，９０９に信号ｉを送り、その動作を停止させ、この期間に消費される電力を節約する。
【００８７】
受信装置９に初めて電源が投入され、上記の起動タイミングが掴めないときは、起動タイミングが掴めるまで回路全体を作動させるなどの制御を制御回路９１２が適宜行う。
【００８８】
本第６実施形態では、制御回路９１２からの出力信号数を少なくするようにテンプレートパルスｂ，ｃを起動する信号ｉの前後縁を用いて比較回路９１０の動作の制御も兼用したが、これに限られるものではない。テンプレートパルスｂ，ｃの後縁で比較回路９１０の比較動作を行わせることを守れば、比較回路９１０の比較結果ｊをいつまで保持するか、また比較回路９１０をいつ校正モードにするかは、比較回路９１０の動作速度および判別回路９１１の動作を完全にするために必要なセットアップ時間及びホールド時間を勘案して決めることが可能である。この際、校正モードは電力を消費するので、必要最小限の時間に設定するのが望ましい。
【００８９】
また、低雑音増幅回路９０２を動作させる期間や、積分回路９０６，９０７の積分動作、リセットのタイミングも受信装置９の動作速度やタイミングの制御誤差、消費電力を考慮して自由に決めることができる。増幅回路９０８，９０９の後段にＡＤ変換回路を用いるときも、上記に述べた比較回路９１０のタイミング設定と同様の思想で決めることができる。
【００９０】
本第６実施形態によれば、間欠信号を扱うＵＷＢ−ＩＲの受信装置９において、ＵＷＢ−ＩＲ信号ａの存在しない期間は装置の電源供給を停止する間欠動作を行うことができ、受信装置９の消費電力の低減に大きな効果がある。
【図面の簡単な説明】
【００９１】
【図１】第１実施形態に係る比較回路の構成を示す回路図。
【図２】第１実施形態に係る比較回路の動作を示す波形図。
【図３】第２実施形態に係る比較回路の構成を示す回路図。
【図４】第３実施形態に係る比較回路の構成を示す回路図。
【図５】第３実施形態に係る比較回路の動作を示す波形図。
【図６】第４実施形態に係る比較回路の構成を示す回路図。
【図７】第４実施形態に係る比較回路の動作を示す波形図。
【図８】第５実施形態に係るＡＤ変換回路の構成を示す回路図。
【図９】第６実施形態に係るＵＷＢ−ＩＲ信号の受信装置のブロック図。
【図１０】第６実施形態に係るＵＷＢ−ＩＲ信号の受信装置の動作を示すタイミング図。
【図１１】従来のサンプリング比較回路の構成を示す回路図と波形図。
【符号の説明】
【００９２】
１，２，３，４，６…比較回路、９…受信装置、１０１，１０２…入力端子、１０３，１０４…選択回路、１０５，１０６，１１１，１１２…コンデンサ、１０７，１０８…ＮＯＲ回路、１０９，１１０…スイッチ回路、１１３，１１４…出力端子、１１５…電圧源、１１６…入力端子、１１７…出力端子、１１８…出力端子、１１９…制御信号入力端子、１２０…フリップフロップ回路、３０１，３０２…抵抗、４０１，４０２…抵抗、６０７，６０８…インバータ、６１６…Ｐｃｈトランジスタ、６１７…Ｎｃｈトランジスタ、６１８…Ｐｃｈトランジスタ、６１９…Ｎｃｈトランジスタ、８００…ＡＤ変換回路、８０１…基準電圧発生部、８０２，８０３，８０４…端子、８０５…比較回路アレイ、８０６…比較回路、８０７…制御信号入力端子、８０８…エンコーダ回路、８０９…端子、８１０…抵抗、８１１…入力端子、８１２…入力端子、８１４…出力端子、９０１…アンテナ、９０２…低雑音増幅回路、９０３，９０４…差動ミキサ、９０５…テンプレート発生回路、９０６，９０７…積分回路、９０８，９０９…増幅回路、９１０…比較回路、９１１…判別回路、９１２…制御回路、９１３…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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