(57)【要約】【課題】高速動作に有利な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを有するメインメモリセルアレイ１１Ｍと、前記複数のワード線とダミービット線との交差位置に配置される複数のダミーメモリセルを有するダミーカラム１１Ｄとを備えるメモリセルアレイ１１と、前記ダミーメモリセルのダミー読み出し電流の電流値を、前記メモリセルの第１，第２状態の読み出し電流の電流値の間となるように制御するダミー読み出し電流制御部１５と、入力を前記第１，第２状態の読み出し電流および前記ダミー読み出し電流とし、これらの電流を比較して出力するセンスアンプ１４ＳＡを備えるセンス部１４とを具備する。【選択図】      図１
2010097653.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを有するメインメモリセルアレイと、前記複数のワード線とダミービット線との交差位置に配置される複数のダミーメモリセルを有するダミーカラムとを備えるメモリセルアレイと、
前記ダミーメモリセルのダミー読み出し電流の電流値を、前記メモリセルの第１，第２状態の読み出し電流の電流値の間となるように制御するダミー読み出し電流制御部と、
入力を前記第１，第２状態の読み出し電流および前記ダミー読み出し電流とし、これらの電流を比較して出力するセンスアンプを備えるセンス部とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、ゲートが前記ワード線に接続されドレインが前記ビット線に接続されるトランジスタと、一端が前記トランジスタのソースに接続され他端が基準電源に接続される二端子の素子とにより構成され、前記素子の二端子間が短絡された場合を前記第１状態とし、前記素子の二端子間が開放された場合を前記第２状態の読み出し電流とし、
前記ダミーメモリセルは、前記メモリセルと同様の構成であって、前記素子の二端子間が短絡された構成であること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプにおいて、前記第１，第２状態の読み出し電流が入力される第１ラッチノードと、前記ダミー読み出し電流が入力される第２ラッチノードは、データ読み出し動作がされる前に、プリチャージされること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
データ読み出しの際、前記ビット線および前記ダミービット線は、前記基準電源に固定されること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記ダミー読み出し電流制御部は、電流経路の一端が前記ダミービット線に接続され電流経路の他端が前記センスアンプに接続されるスイッチング素子と、
前記スイッチング素子のゲートに与える電圧を制御して前記スイッチング素子の電流経路に流れる電流値を制御するダミーカラムデコーダとを備えること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、読み出し専用メモリ（ＲＯＭ：Read Only Memory）等に適用されるものである。
【背景技術】
【０００２】
半導体記憶装置のうち、例えば、読み出し専用メモリ（ＲＯＭ）のメモリセルアレイは、複数のワード線およびビット線との交差位置にマトリクス状（格子状）にＲＯＭセルがメモリセルとして配置される。
【０００３】
データ読み出し動作の際には、まずビット線が所定の電圧レベルにプリチャージ（充電）される。続いて、所定の時間だけ選択ビット線を放電させ、選択ビット線の電圧を判定することによって、メモリセルのデータが読み出される（例えば、特許文献１参照）。
【０００４】
しかしながら、かかる構成およびそのデータ読み出し動作では、プリチャージした選択ビット線の放電により、データ読み出しを行う必要がある。従って、ビット線の配線容量（例えば、トランジスタのジャンクション（Junction）容量、ローカル（Local）ビット線の配線容量、およびメインビット線の配線容量）を活性化させた上でのメモリセルの電流で、データ読み出しが行われることになる。その結果、ビット線の配線容量の充電時間および放電時間が必要となり、高速動作に対して不利である、という問題がある。
【０００５】
尚、上記のように、ビット線の配線容量（例えば、トランジスタのジャンクション（Junction）容量、ローカル（Local）ビット線、およびメインビット線の配線容量）を活性化させる必要がある点で、消費電力が大きいという傾向もある。
【０００６】
上記のように、従来の半導体記憶装置は、高速動作に対して不利である、という問題があった。
【特許文献１】特開平６−３６５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、高速動作に対して有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを有するメインメモリセルアレイと、前記複数のワード線とダミービット線との交差位置に配置される複数のダミーメモリセルを有するダミーカラムとを備えるメモリセルアレイと、前記ダミーメモリセルのダミー読み出し電流の電流値を、前記メモリセルの第１，第２状態の読み出し電流の電流値の間となるように制御するダミー読み出し電流制御部と、入力を前記第１，第２状態の読み出し電流および前記ダミー読み出し電流とし、これらの電流を比較して出力するセンスアンプを備えるセンス部とを具備する半導体記憶装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、高速動作に対して有利な半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態］  
図１乃至図８を用いて、この発明の第１の実施形態に係る半導体記憶装置およびそのデータ読み出し動作を説明する。この説明においては、読み出し専用メモリ（ＲＯＭ：Read Only Memory）を一例に挙げて以下説明する。
【００１２】
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。ここで、本例の構成は、ロウデコーダを除き、センス部１４中のデータ出力部１７を中心にして左側領域Leftと、同じく右側領域Rightとでミラー対称に配置されている。ミラー対称に配置されるこれら回路構成のおよびその動作は、互いに同様であるので、以下において重複する部分の説明を省略する。
【００１３】
図示するように、本例に係る半導体記憶装置は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、センス部１４を備える。
【００１４】
メモリセルアレイ１１は、メインメモリセルアレイ１１Ｍ、ダミーカラム１１Ｄ、メインカラム選択部ＭＳＣ、およびダミーカラム選択部ＤＳＣ、を備える。
【００１５】
メインメモリセルアレイ１１Ｍは、複数のワード線（ＷＬ０〜ＷＬ１５）と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセル（図示せず）を有する。ダミーカラム１１Ｄは、複数のワード線（ＷＬ０〜ＷＬ１５）とダミービット線との交差位置に配置される複数のダミーメモリセル（図示せず）を有する。メインカラム選択部ＭＳＣは、メインメモリセルアレイ１１Ｍのカラムを選択する。ダミーカラム選択部ＤＳＣは、ダミーカラム１１Ｄのカラムを選択する。ここで、ダミーカラム選択部ＤＳＣは、後述するダミーカラムデコーダ１３Ｄと共に、ダミー読み出し電流制御部１５として働く。
【００１６】
ロウデコーダ（Row Decoder）１２は、入力されるロウアドレスＲＡ＜０：３＞をデコードして、メモリセルアレイ１１Ｍおよびダミーカラム１１Ｄのワード線ＷＬ０〜ＷＬ１５のいずれかを選択する。
【００１７】
カラムデコーダ（Column Decoder）１３は、メインカラムデコーダ１３Ｍ、およびダミーカラムデコーダ１３Ｄを備える。
【００１８】
メインカラムデコーダ（Main Column Decoder）１３Ｍは、入力されるカラムアドレスＣＡ＜０：３＞をデコードして、ビット線選択するためのメイン選択信号ＣＳＬ０〜ＣＳＬ１５をメインカラム選択部ＭＳＣに出力する。
【００１９】
ダミーカラムデコーダ（Dummy Column Decoder）１３Ｍは、入力されるダミーカラムアドレスＣＡ＜３＞をデコードして、ダミービット線選択するためのダミー選択信号ＤＣＳＬ０をダミーカラム選択部ＤＳＣに出力する。このダミーカラムデコーダ１３Ｄは、ダミーカラム選択部ＤＳＣと共に、ダミー読み出し電流制御部１５として働く。より具体的には、ダミーカラムデコーダ１３Ｄは、データ読み出し動作の際、ダミーメモリセルのダミー読み出し電流の電流値を、メモリセルの”１”状態，”０”状態の読み出し電流の電流値の間（Ｉcell(1)＜Ｉcell（Dummy)＜Ｉcell(0)）となるように制御するダミー選択信号ＤＣＳを、ダミーカラム選択部ＤＳＣに出力する。ダミーカラム選択部ＤＳＣは、上記ダミー選択信号ＤＣＳを受けて、上記の関係を満たすようにダミー読み出し電流を絞り込む。
【００２０】
センス部１４は、センスアンプ１４とデータ出力部１７とを備える。
【００２１】
センスアンプ１４ＳＡは、メインビット線ＭＢＬに接続されることで”１”状態，”０”状態の読み出し電流が入力され、ダミービット線ＤＢＬに接続されることでダミー読み出し電流が入力され、これら２つの入力電流を比較して出力する。
【００２２】
データ出力部１７は、入力がセンスアンプ１４ＳＡに接続され、出力が出力端子に接続される。データ出力部１７は、左側領域Leftまたは右側領域Rightのいずれかのセンスアンプ１４ＳＡからの読み出しデータを出力データＤＯＵＴとして、外部に出力する。
【００２３】
１−２．メモリセルアレイ、センス部、およびデータ出力部の構成例  
次に、図２を用いて、上記図１中のメモリセルアレイ１１およびセンス部１４の各構成例について説明する。  
１−２−１．メモリセルアレイについて  
図示するように、メモリセルアレイ１１を構成するメインメモリセルアレイ１１Ｍは、複数のワード線（ＷＬ０〜ＷＬ１５）と複数のビット線（ＢＬ０〜ＢＬ１５）との交差位置にマトリクス状に配置される複数のメモリセルＭＣ、およびブロック選択トランジスタＴｒＤＩＳＴｐを有する。
【００２４】
メモリセルＭＣは、メモリトランジスタＭＴｒと二端子の素子ＥＬとにより構成される。メモリトランジスタＭＴｒのゲートはワード線（ＷＬ０〜ＷＬ１５）のいずれかに接続され、ドレインはビット線（ＢＬ０〜ＢＬ１５）のいずれかに接続される。素子ＥＬは、一端がメモリトランジスタＭＴｒのソースに接続され、他端が接地電源（ＧＮＤ）に接続される。ここで、メモリセルＭＣの読み出し電流は、素子ＥＬの二端子間が短絡された場合を”０”状態（第１状態）の読み出し電流とし、素子ＥＬの二端子間が開放された場合を”１状態”（第２状態）の読み出し電流とする。また、図中において、”０”状態の読み出し電流が記憶されたメモリセルＭＣを０セルとし、”１”状態の読み出し電流が記憶されたメモリセルＭＣを１セルとして表記している。尚、ここで、図示する素子ＥＬは、例えば、ＶＩＡのマスクデータのある/無し（白/黒）に応じて、メモリトランジスタＴｒと同じくして作り込まれ、その二端子間の接続状態が不可逆な素子である。
【００２５】
ブロック選択トランジスタＴｒＤＩＳＴｐのゲートはブロック選択信号線ＤＩＳＴｐに接続され、ドレインはビット線（ＢＬ０〜ＢＬ１５）のいずれかに接続され、ドレインは接地される。
【００２６】
ダミーカラム１１Ｄは、複数のワード線（ＷＬ０〜ＷＬ１５）とダミービット線（ＢＬｄｍ）との交差位置に配置される複数のダミーメモリセルＤＭＣ、およびブロック選択トランジスタＴｒＤＩＳＴｐを有する。ダミーメモリセルＤＭＣは、メモリセルＭＣと同様の構成であって、素子ＥＬの二端子間が短絡された構成である。即ち、ダミーメモリセルＤＭＣは、ダミートランジスタＤＴｒと素子ＥＬ（ここでは図示を省略）とにより構成される。ダミートランジスタＤＴｒのゲートはワード線（ＷＬ０〜ＷＬ１５）のいずれかに接続され、ドレインはダミービット線ＢＬｄｍに接続される。図示を省略している素子ＥＬは、同様に、一端がダミーメモリトランジスタＤＴｒのソースに接続され、他端が接地電源（ＧＮＤ）に接続される。そのため、ダミーメモリセルＤＭＣの読み出し電流は、常に、素子ＥＬの二端子間が短絡された場合である”０”状態の読み出し電流（Ｉcell(Dummy)）である。図中において、”０”状態の読み出し電流が記憶されたダミーメモリセルＤＭＣを０セルとして表記している。また、ダミーメモリセルＤＭＣを含むこのダミーメモリカラム１１Ｄは、メインメモリセル１１Ｍと共通の製造プロセスによって、同時に形成される。
【００２７】
メインカラム選択部ＭＳＣは、メイン選択トランジスタＭＳＴにより構成される。メイン選択トランジスタＭＳＴのゲートはメインカラムデコーダ１３Ｍから出力されるカラム選択信号（ＣＳＬ０〜ＣＳＬ１５）のいずれかに接続され、電流経路の一端はメインメモリセルアレイ１１Ｍに接続され、電流経路の他端はメインビット線ＭＢＬを介してセンスアンプ１４ＳＡに接続される。
【００２８】
ダミーカラム選択部ＤＳＣは、ダミー選択トランジスタＤＳＴにより構成される。ダミー選択トランジスタＤＳＴのゲートはダミーカラムデコーダ１３Ｄから出力されるダミー選択信号（ＤＣＳＬ）に接続され、電流経路の一端はダミーカラム１１Ｄに接続され、電流経路の他端はダミービット線ＤＭＢＬを介してセンスアンプ１４ＳＡに接続される。このように、ダミーカラム選択部ＤＳＣは、ダミーカラムデコーダ１３Ｄと共に、ダミー読み出し電流制御部１５として働く。
【００２９】
１−２−２．センス部について  
図示するように、センス部１４を構成するセンスアンプ１４ＳＡは、データラッチ部２１、プリチャージ部２２−１、２２−２、およびインバータＩｎ１４−１，Ｉｎ１４−２により構成される。
【００３０】
データラッチ部２１は、Ｎ型トランジスタＮ１，Ｎ２、Ｐ型トランジスタＰ１，Ｐ２，Ｐ５を有して構成される。Ｎ型トランジスタＮ１のゲートはダミー読み出し電流が入力される第２ラッチノードＳＡｃに接続され、ソースはメインビット線ＭＢＬに接続される。Ｎ型トランジスタＮ２のゲートは読み出し電流が入力される第１ラッチノードＳＡｔに接続され、ソースはダミービット線ＤＭＢＬに接続される。Ｐ型トランジスタＰ１のゲートはＮ型トランジスタＮ１のゲートに接続され、ドレインはトランジスタＮ１のソースに接続される。Ｐ型トランジスタＰ２のゲートはＮ型トランジスタＮ２のゲートに接続され、ドレインはトランジスタＮ２のソースに接続される。Ｐ型トランジスタＰ５のゲートはセンスアンプ選択信号ＳＡＥｎに接続され、ドレインはトランジスタＰ１、Ｐ２のソースに接続され、ソースは内部電源電圧ＶＤＤに接続される。
【００３１】
第１プリチャージ部２２−１は、Ｐ型トランジスタＰ４により構成され、データ読み出し動作の際に、第１ラッチノードＳＡｔをプリチャージ（充電）する。Ｐ型トランジスタＰ４のゲートはプリチャージ部選択信号ＰＲＣｎに接続され、ドレインは第１ラッチノードＳＡｔに接続され、ソースは内部電源電圧ＶＤＤに接続される。
【００３２】
第２プリチャージ部２２−２は、Ｐ型トランジスタＰ３により構成され、データ読み出し動作の際に、第２ラッチノードＳＡｃをプリチャージ（充電）する。Ｐ型トランジスタＰ３のゲートはプリチャージ部選択信号ＰＲＣｎに接続され、ドレインは第２ラッチノードＳＡｃに接続され、ソースは内部電源電圧ＶＤＤに接続される。
【００３３】
インバータＩｎ１４−１，Ｉｎ１４−２は、第１プリチャージ部２２−１とデータ出力部１７との間に、直列接続される。
【００３４】
１−２−３．データ出力部について  
図示するように、データ出力部１７は、トランジスタＴｒ１７、インバータＩｎ１７、およびマルチプレクサＣ１７により構成される。
【００３５】
トランジスタＴｒ１７のソースは接地され、ドレインはダミーカラム１１Ｄに接続される。インバータＩｎ１７の入力および出力は、トランジスタＴｒ１７のゲートに接続される。
【００３６】
マルチプレクサＣ１７は、インバータＩｎ１７の入力に接続されるカラム選択信号ＣＡ＜３＞により、左側領域（Left）または右側領域（Right）のいずれか一方の読み出しデータを、出力信号ＤＯＵＴとして外部に切り替えて出力する。
【００３７】
＜２．データ読み出し動作＞  
次に、図３乃至図６を用い、第１の実施形態に係る半導体記憶装置のデータ読み出し動作について説明する。
【００３８】
２−１． ”０”状態のデータ読み出し動作  
まず、図３および図４を用いて、”０”状態のデータ読み出し動作について説明する。ここでは、図３のタイミングチャートに則して説明し、図４に示すワード線ＷＬ０に接続されるメモリセルＭＣ（０セル）を読み出す場合を一例に挙げる。
【００３９】
まず、時刻ｔ０の際に、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）をプリチャージ（充電）する。具体的には、左側領域Leftまたは右側Rightのうちのデータ読み出す側のプリチャージ選択信号ＰＲＣｎ（例えば、左側領域を選択する場合ｎ＝L）を選択し、第１，第２プリチャージ部２２−１，２２−２を駆動させ、トランジスタＰ３，Ｐ４の電流経路を導通させる。そして、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）を、例えば、内部電源ＶＤＤの電圧レベルまでプリチャージする。
【００４０】
続いて、時刻ｔ１の際に、プリチャージ選択信号ＰＲＣｎと相補的なブロック選択信号ＤＩＳＴｐとの電圧関係が反転し、読み出し動作を開始する。
【００４１】
続いて、時刻ｔ２の際に、メインカラムデコーダ１３Ｍは、ビット線ＢＬ０選択するためのメイン選択信号ＣＳＬ０をメインカラム選択部ＭＳＣに出力する。メイン選択信号ＣＳＬ０を受けて、メインカラム選択部ＭＳＣは、選択ビット線ＢＬ０を選択する。
【００４２】
この時刻ｔ２の際に、ダミーカラムデコーダ１３Ｄは、ダミービット線ＤＢＬ選択するためのダミー選択信号ＤＣＳＬをダミーカラム選択部ＤＳＣに出力する。ダミー選択信号ＤＣＳＬを受けて、ダミーカラム選択部ＤＳＣは、ダミービット線ＢＬｄｍを選択する。
【００４３】
この際、図３（ｄ）（ｅ）および図４に示すように、ダミーカラムデコーダ１３Ｄおよびダミーカラム選択部ＤＳＣからなるダミー読み出し電流制御部１５は、ダミーメモリセルＤＭＣのダミー読み出し電流の電流値Ｉ0d(0)を、メモリセルＭＣの”０”状態の読み出し電流の電流値Ｉ0(0)よりも、小さくなるように、制御する。より具体的には、ダミー選択信号ＤＣＳＬを受けて、ダミー選択トランジスタＤＳＴは、下記式（１）の関係を満たすように、ダミー読み出し電流の電流値Ｉ0d(0)を調整する。即ち、
Ｉ0d(0) （Ｉcell（Dummy)） ＜ Ｉ0(0)（Ｉcell(0)）  …  式（１）
その後、ロウデコーダ１２によりワード線ＷＬ０が選択されると、プリチャージされていたセンスアンプ１４ＳＡの第１，第２ラッチノード（ＳＡｔ，ＳＡｃ）が、内部電源ＶＤＤの電圧レベルからほぼ同様な速度で、接地電源ＶＳＳの電圧レベル側に向かい、ある中間電位まで達する。
【００４４】
続いて、活性化された選択ワード線ＷＬ０、および選択ビット線ＢＬ０により選択されたメモリセルＭＣが、この場合のように”０”状態のセルである場合、メモリセルＭＣが選択されてもソース側の素子ＥＬの他端が接地されているため、選択ビット線ＢＬ０には、多くのセル電流Ｉ0(0)（Ｉcell(0)）が流れる。
【００４５】
一方、ダミービット線ＤＢＬ側には、１セルに流れる電流値Ｉ0(1)（Ｉcell(1)）よりは流れる電流が多いが、上記式（１）において示すようにノーマルメモリセルＭＣのオン電流よりは小さいダミー読み出し電流がながれる。そのため、選択ビット線ＢＬ０の方が、ダミービット線ＢＬｄｍより多くの電流が流れ、第１ラッチノードＳＡｔの電圧レベルは接地電源ＧＮＤ側に、第２ラッチノードＳＡｃの電圧レベルは内部電源ＶＤＤ側に向かっていく。
【００４６】
続いて、この第１，第２ラッチノードＳＡｔ，ＳＡｃの電圧レベルを、インバータＩｎ１４−１，Ｉｎ１４−２で増幅して、データ出力部１７のマルチプレクサＣ１７に出力する。
【００４７】
続いて、マルチプレクサＣ１７は、選択信号ＣＡ＜３＞により、左側領域の”０”状態の読み出しデータを、出力信号ＤＯＵＴとして外部に出力する。例えば、最終的な出力信号ＤＯＵＴは、ＣＭＯＳレベルの”Ｌ”レベルとして検出される。
【００４８】
続いて、時刻ｔ３の際に、プリチャージ選択信号ＰＲＣｎと相補的なブロック選択信号ＤＩＳＴｐとの電圧関係が再度反転し、”０”データ読み出し動作を終了する。
【００４９】
２−２． ”１”状態のデータ読み出し動作  
次に、図５および図６を用いて、”１”状態のデータ読み出し動作について説明する。ここでは、図５のタイミングチャートに則して説明し、図６に示すワード線ＷＬ１に接続されるメモリセルＭＣ（１セル）を読み出す場合を一例に挙げる。
【００５０】
時刻ｔ０の際に、上記と同様に、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）をプリチャージ（充電）する。具体的には、左側領域Leftまたは右側Rightのうちのデータ読み出す側のプリチャージ選択信号ＰＲＣｎ（例えば、左側領域を選択する場合ｎ＝L）を選択し、第１，第２プリチャージ部２２−１，２２−２を駆動させ、トランジスタＰ３，Ｐ４の電流経路を導通させる。そして、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）を、例えば、内部電源ＶＤＤの電圧レベルまでプリチャージする。
【００５１】
続いて、時刻ｔ１の際に、プリチャージ選択信号ＰＲＣｎと相補的なブロック選択信号ＤＩＳＴｐとの電圧関係が反転し、読み出し動作を開始する。
【００５２】
続いて、時刻ｔ２の際に、メインカラムデコーダ１３Ｍは、ビット線ＢＬ０選択するためのメイン選択信号ＣＳＬ０をメインカラム選択部ＭＳＣに出力する。メイン選択信号ＣＳＬ０を受けて、メインカラム選択部ＭＳＣは、選択ビット線ＢＬ０を選択する。
【００５３】
この時刻ｔ２の際に、ダミーカラムデコーダ１３Ｄは、ダミービット線ＤＢＬ選択するためのダミー選択信号ＤＣＳＬをダミーカラム選択部ＤＳＣに出力する。ダミー選択信号ＤＣＳＬを受けて、ダミーカラム選択部ＤＳＣは、ダミービット線ＢＬｄｍを選択する。
【００５４】
この際、図５（ｄ）（ｅ）および図６に示すように、ダミーカラムデコーダ１３Ｄおよびダミーカラム選択部ＤＳＣからなるダミー読み出し電流制御部１５は、ダミーメモリセルＤＭＣのダミー読み出し電流の電流値Ｉ0d(0)を、メモリセルＭＣの”１”状態の読み出し電流の電流値Ｉ0(1)よりも、大きくなるように、制御する。より具体的には、ダミー選択信号ＤＣＳＬを受けて、ダミー選択トランジスタＤＳＴは、下記式（２）の関係を満たすように、ダミー読み出し電流の電流値Ｉ0d(0)を調整する。即ち、
Ｉ0(1)（Ｉcell(1)） ＜ Ｉ0d(0) （Ｉcell（Dummy)）  …  式（２）
その後、ロウデコーダ１２によりワード線ＷＬ１が選択されると、プリチャージされていたセンスアンプ１４ＳＡの第１，第２ラッチノード（ＳＡｔ，ＳＡｃ）が、内部電源ＶＤＤの電圧レベルからほぼ同様な速度で、接地電源ＶＳＳの電圧レベル側に向かい、ある中間電位まで達する。
【００５５】
続いて、活性化された選択ワード線ＷＬ０、および選択ビット線ＢＬ１により選択されたメモリセルＭＣが、この場合のように”１”状態のセルである場合、メモリセルＭＣが選択されてもソース側の素子ＥＬの他端が接地されていないため、選択ビット線ＢＬ０には、セル電流Ｉ0(1)（Ｉcell(1)）がほとんど流れない。
【００５６】
一方、ダミービット線ＤＢＬ側は、上記式（２）において示すように、ノーマルメモリセルＭＣのオン電流よりは少ないが、１セルに流れる電流値Ｉ0(1)（Ｉcell(1)）よりは流れる電流が多い。そのため、選択ビット線ＢＬ０よりダミービット線ＢＬｄｍの方がより多く流れ、第２ラッチノードＳＡｔの電圧レベルは接地電源ＧＮＤ側に、第１ラッチノードＳＡｃの電圧レベルは内部電源ＶＤＤ側に向かっていく。
【００５７】
続いて、この第１，第２ラッチノードＳＡｔ，ＳＡｃの電圧レベルを、インバータＩｎ１−１，Ｉｎ１４−２で増幅して、データ出力部１７のマルチプレクサＣ１７に出力する。
【００５８】
続いて、マルチプレクサＣ１７は、選択信号ＣＡ＜３＞により、左側領域の”１”状態の読み出しデータを、出力信号ＤＯＵＴとして外部に出力する。例えば、最終的な出力信号ＤＯＵＴは、ＣＭＯＳレベルの”Ｈ”レベルとして検出される。
【００５９】
続いて、時刻ｔ３の際に、プリチャージ選択信号ＰＲＣｎと相補的なブロック選択信号ＤＩＳＴｐとの電圧関係が再度反転し、”１”データ読み出し動作を終了する。
【００６０】
尚、図示したように、ビット線（またはローカルビット線Local ＢＬ）およびダミービット線ＤＢＬの電圧値は、全リード動作時間を通じて、一定であるため、ほとんどスイングさせなくすることができる。
【００６１】
＜３．作用効果＞
上記第１の実施形態に係る半導体記憶装置およびそのデータ読み出し動作によれば、少なくとも下記（１）乃至（３）の作用効果が得られる。
【００６２】
（１）高速動作に対して有利である。  
上記のように、第１の実施形態に係る半導体記憶装置は、少なくとも、複数のワード線（ＷＬ０〜ＷＬ１５）と複数のビット線（ＢＬ０〜ＢＬ１５）との交差位置にマトリクス状に配置される複数のメモリセルＭＣを有するメインメモリセルアレイ１１Ｍと、上記複数のワード線（ＷＬ０〜ＷＬ１５）とダミービット線（ＤＢＬｄｍ）との交差位置に配置される複数のダミーメモリセルＤＭＣを有するダミーカラム１１Ｄとを備えるメモリセルアレイ１１と、上記ダミーメモリセルのダミー読み出し電流の電流値Ｉ0d(0)を、メモリセルの”０”状態，”１”状態の読み出し電流の電流値の間（Ｉ0(1) ＜ Ｉ0d(0) ＜ Ｉ0(0)）となるように制御するダミー読み出し電流制御部１５（ＤＳＣ，１３Ｄ）と、入力を”０”状態，”１”状態の読み出し電流（Ｉ0(1)、Ｉ0(0)）およびダミー読み出し電流（Ｉ0d(0)）とし、これらの電流を比較して出力するセンスアンプ１４ＡＳを備えるセンス部１４と備えるものである。
【００６３】
そのため、”０”データ読み出し動作の際、例えば、図３（ｄ）（ｅ）および図４に示したように、ダミーカラムデコーダ１３Ｄおよびダミーカラム選択部ＤＳＣからなるダミー読み出し電流制御部１５は、ダミーメモリセルＤＭＣのダミー読み出し電流の電流値Ｉ0d(0)を、メモリセルＭＣの”０”状態の読み出し電流の電流値Ｉ0(0)よりも、小さくなるように、制御する。
【００６４】
”１”データ読み出し動作の際、例えば、図５（ｄ）（ｅ）および図６に示したように、ダミーカラムデコーダ１３Ｄおよびダミーカラム選択部ＤＳＣからなるダミー読み出し電流制御部１５は、ダミーメモリセルＤＭＣのダミー読み出し電流の電流値Ｉ0d(0)を、メモリセルＭＣの”０”状態の読み出し電流の電流値Ｉ0(1)よりも、大きくなるように、制御する。
【００６５】
そのため、上記構成によれば、データ読み出し動作の際に、上記式（１）、（２）に示す関係を満たすように制御することができる。即ち、
Ｉ0(1)（Ｉcell(1)） ＜ Ｉ0d(0) （Ｉcell（Dummy)） ＜ Ｉ0(0)（Ｉcell(0)）
このように、第１の実施形態に係る半導体記憶装置の構成およびそのデータ読み出し動作によれば、ビット線（ＢＬ０〜ＢＬ１５）をプリチャージ（充電）した選択ビット線の放電により、データ読み出しが行われている必要がない。即ち、上記式（１）、（２）のいずれかの関係を満たすメモリセル読み出し電流とダミー読み出し電流との駆動力差をセンスアンプ１４ＳＡで検出することができる。
【００６６】
従って、後述する比較例のように、ビット線の配線容量（例えば、トランジスタのジャンクション（Junction）容量、ローカル（Local）ビット線の配線容量、およびメインビット線の配線容量）を活性化させた上でのメモリセルの電流で、データ読み出しを行う必要がない。
【００６７】
例えば、本例と比較例における一ビット線あたりのセル数（Cell数／ＢＬ）と電流値（μＡ）との関係は、図７のように示される。図示するように、本例に係る特性線Ｉ＿Ｅ１は、一ビット線あたりのセル数（Cell数／ＢＬ）が増加に係らずほぼ一定である。これに対し、比較例に係る特性線Ｉ＿Ｃは、一ビット線あたりのセル数（Cell数／ＢＬ）が増加に伴い、増加している。
【００６８】
さらに、例えば、本例と比較例における一ビット線あたりのセル数（Cell数／ＢＬ）と動作時間（ＳＡｔ）との関係は、図８のように示される。図示するように、本例に係る特性線Ｔ＿Ｅ１は、一ビット線あたりのセル数（Cell数／ＢＬ）が増加に係らずほぼ一定である。これに対し、比較例に係る特性線Ｔ＿Ｃは、一ビット線あたりのセル数（Cell数／ＢＬ）が増加に伴い、増加している。
【００６９】
このように、本例に係る構成およびそのデータ読み出し動作によれば、ビット線の配線容量の充電時間および放電時間を不要とすることできため、高速動作に対して有利である。
【００７０】
（２）低消費電力化に対して有利である。  
さらに、上記の構成およびデータ読み出し方法では、ビット線の配線容量の充電時間および放電時間を不要とすることできるため、ビット線の配線容量（例えば、トランジスタのジャンクション（Junction）容量、ローカル（Local）ビット線、およびメインビット線の配線容量）を活性化させる必要なく、消費電力を低減できるというメリットもある。
【００７１】
加えて、センスアンプ１４ＳＡにおいて、”０”状態，”１”状態の読み出し電流が入力される第１ラッチノードＳＡｔと、ダミー読み出し電流が入力される第２ラッチノードＳＡｃは、データ読み出し動作がされる（時刻ｔ１、ｔ２）前に、プリチャージ（充電）される。
【００７２】
より具体的には、例えば、図３および図５の時刻ｔ０の際に、左側領域Leftまたは右側Rightのうちのデータ読み出す側のプリチャージ選択信号ＰＲＣｎ（例えば、左側領域を選択する場合ｎ＝L）を選択し、第１，第２プリチャージ部２２−１，２２−２を駆動させ、トランジスタＰ３，Ｐ４の電流経路を導通させる。そして、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）を、例えば、内部電源ＶＤＤの電圧レベルまでプリチャージする。
【００７３】
このように、データ読出し動作時に消費される電流は、センスアンプ１４ＳＡの第１、第２ラッチノード（ＳＡｃ／ＳＡｔ）を駆動するためにのみ活用される。そのため、非常に消費電流を小さくすることができ、低消費電力化に対して有利である。
【００７４】
また、セルの電流により充電あるいは放電する容量は、センスアンプ１４ＳＡの第１、第２ラッチノード（ＳＡｃ／ＳＡｔ）及びソースノードのみである。この点でも高速動作に対して有利であると言える。
【００７５】
（３）センスアンプ１４ＳＡの誤動作を防止でき、信頼性を向上できる。  
上記のように、本例に係る構成では、メモリセルＭＣは、メモリトランジスタＭＴｒと二端子の素子ＥＬとにより構成される。メモリトランジスタＭＴｒのゲートはワード線（ＷＬ０〜ＷＬ１５）のいずれかに接続され、ドレインはビット線（ＢＬ０〜ＢＬ１５）のいずれかに接続される。素子ＥＬは、一端がメモリトランジスタＭＴｒのソースに接続され、他端が接地電源（ＧＮＤ）に接続される。ダミーメモリセルＤＭＣの構成も、メモリセルと同様である。
【００７６】
このように、メモリセルＭＣおよびダミーメモリセルＤＭＣの電流経路のドレイン側が、素子ＥＬを介すことなく、ビット線（ＢＬ０〜ＢＬ１５）のいずれかに接続される構成であるため、一本のビット線（ＢＬ０〜ＢＬ１５）に接続されているメモリセルＭＣのドレイン容量をデータコード間で、均一化することができる。
【００７７】
従って、センスアンプ１４ＳＡから離れた深い位置のメモリセルＭＣを読み出す場合であっても、ドレイン容量を均一化することができ、センスアンプ１４ＳＡの誤動作を防止でき、信頼性を向上できる点で有利である。
【００７８】
［第２の実施形態（その他の構成例）］  
次に、第２の実施形態に係る半導体記憶装置およびデータ読み出し動作について、図９乃至図１３を用いて説明する。この実施形態は、その他の構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７９】
＜構成例＞  
まず、図９を用いて、この第２の実施形態に係る半導体記憶装置の構成例について説明する。
【００８０】
図示するように、本例に係る半導体記憶装置は、メモリセルＭＣ（およびダミーメモリセルＤＭＣ）のドレイン側に素子ＥＬが設けられている点で、上記第１の実施形態と相違する。  
即ち、メモリトランジスタＭＴｒのゲートはワード線（ＷＬ０〜ＷＬ１５）のいずれかに接続され、ドレインは素子ＥＬの一端に接続され、ソースは接地電源（ＧＮＤ）に接続される。素子ＥＬの他端はビット線（ＢＬ０〜ＢＬ１５）のいずれかに接続される。ダミーメモリセルＤＭＣの構成も、メモリセルと同様である。
【００８１】
尚、この図では、ビット線の配線容量のうち、例えば、ローカル（Local）ビット線ＢＬ０およびダミービット線ＤＢＬ０の配線容量ＣＭ、ＣＤや配線抵抗ＲＭ、ＲＤ、およびメインビット線の配線容量を図示している。
【００８２】
その他の構成は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００８３】
＜データ読み出し動作＞  
次に、図１０乃至図１３を用い、第２の実施形態に係る半導体記憶装置のデータ読み出し動作について説明する。図１０は、”０”データ読み出し動作および”１”データ読み出し動作の両方を示す図である。
【００８４】
”０”状態のデータ読み出し動作  
まず、図１１を用いて、”０”状態のデータ読み出し動作について説明する。ここでは、ワード線ＷＬ０に接続されるメモリセルＭＣ（０セル）を読み出す場合を一例に挙げる。
【００８５】
まず、時刻ｔ０の際に、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）をプリチャージ（充電）する。具体的には、左側領域Leftまたは右側Rightのうちのデータ読み出す側のプリチャージ選択信号ＰＲＣｎ（例えば、左側領域を選択する場合ｎ＝L）を選択し、第１，第２プリチャージ部２２−１，２２−２を駆動させ、トランジスタＰ３，Ｐ４の電流経路を導通させる。そして、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）を、例えば、内部電源ＶＤＤの電圧レベルまでプリチャージする。
【００８６】
続いて、時刻ｔ２の際に、メインカラムデコーダ１３Ｍは、ビット線ＢＬ０選択するためのメイン選択信号ＣＳＬ０をメインカラム選択部ＭＳＣに出力する。メイン選択信号ＣＳＬ０を受けて、メインカラム選択部ＭＳＣは、選択ビット線ＢＬ０を選択する。
【００８７】
この時刻ｔ２の際に、ダミーカラムデコーダ１３Ｄは、ダミービット線ＤＢＬ選択するためのダミー選択信号ＤＣＳＬをダミーカラム選択部ＤＳＣに出力する。ダミー選択信号ＤＣＳＬを受けて、ダミーカラム選択部ＤＳＣは、ダミービット線ＢＬｄｍを選択する。
【００８８】
この際、上記と同様に、ダミーカラムデコーダ１３Ｄおよびダミーカラム選択部ＤＳＣからなるダミー読み出し電流制御部１５は、ダミーメモリセルＤＭＣのダミー読み出し電流の電流値Ｉ0d(0)を、メモリセルＭＣの”０”状態の読み出し電流の電流値Ｉ0(0)よりも、小さくなるように、制御する。より具体的には、ダミー選択信号ＤＣＳＬを受けて、ダミー選択トランジスタＤＳＴは、上記式（１）の関係を満たすように、ダミー読み出し電流の電流値Ｉ0d(0)を調整する。
【００８９】
その後、ロウデコーダ１２によりワード線ＷＬ０が選択されると、プリチャージされていたセンスアンプ１４ＳＡの第１，第２ラッチノード（ＳＡｔ，ＳＡｃ）が、内部電源ＶＤＤの電圧レベルからほぼ同様な速度で、接地電源ＶＳＳの電圧レベル側に向かい、ある中間電位まで達する。
【００９０】
続いて、活性化された選択ワード線ＷＬ０、および選択ビット線ＢＬ０により選択されたメモリセルＭＣが、この場合のように”０”状態のセルである場合、メモリセルＭＣが選択されてもソース側の素子ＥＬの一端が接地されているため、選択ビット線ＢＬ０には、多くのセル電流Ｉ0(0)（Ｉcell(0)）が流れる。
【００９１】
一方、ダミービット線ＤＢＬ側には、１セルに流れる電流値Ｉ0(1)（Ｉcell(1)）よりは流れる電流が多いが、上記式（１）において示すようにノーマルメモリセルＭＣのオン電流よりは小さいダミー読み出し電流がながれる。そのため、選択ビット線ＢＬ０の方が、ダミービット線ＢＬｄｍより多くの電流が流れ、第１ラッチノードＳＡｔの電圧レベルは接地電源ＧＮＤ側に、第２ラッチノードＳＡｃの電圧レベルは内部電源ＶＤＤ側に向かっていく。
【００９２】
続いて、この第１，第２ラッチノードＳＡｔ，ＳＡｃの電圧レベルを、インバータＩｎ１−１，Ｉｎ１４−２で増幅して、データ出力部１７のマルチプレクサＣ１７に出力する。
【００９３】
続いて、マルチプレクサＣ１７は、選択信号ＣＡ＜３＞により、左側領域の”０”状態の読み出しデータを、出力信号ＤＯＵＴとして外部に出力する。例えば、最終的な出力信号ＤＯＵＴは、ＣＭＯＳレベルの”Ｌ”レベルとして検出される。
【００９４】
”１”状態のデータ読み出し動作  
次に、図１２を用いて、”１”状態のデータ読み出し動作について説明する。ここでは、ワード線ＷＬ３に接続されるメモリセルＭＣ（１セル）を読み出す場合を一例に挙げる。
【００９５】
時刻ｔ７の際に、上記と同様に、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）をプリチャージ（充電）する。具体的には、左側領域Leftまたは右側Rightのうちのデータ読み出す側のプリチャージ選択信号ＰＲＣｎ（例えば、左側領域を選択する場合ｎ＝L）を選択し、第１，第２プリチャージ部２２−１，２２−２を駆動させ、トランジスタＰ３，Ｐ４の電流経路を導通させる。そして、第１，第２ラッチノード（ＳＡｃ／ＳＡｔ）を、例えば、内部電源ＶＤＤの電圧レベルまでプリチャージする。
【００９６】
続いて、時刻ｔ７の際に、メインカラムデコーダ１３Ｍは、ビット線ＢＬ０選択するためのメイン選択信号ＣＳＬ０をメインカラム選択部ＭＳＣに出力する。メイン選択信号ＣＳＬ０を受けて、メインカラム選択部ＭＳＣは、選択ビット線ＢＬ０を選択する。
【００９７】
この時刻ｔ７の際に、ダミーカラムデコーダ１３Ｄは、ダミービット線ＤＢＬ選択するためのダミー選択信号ＤＣＳＬをダミーカラム選択部ＤＳＣに出力する。ダミー選択信号ＤＣＳＬを受けて、ダミーカラム選択部ＤＳＣは、ダミービット線ＢＬｄｍを選択する。
【００９８】
この際、ダミーカラムデコーダ１３Ｄおよびダミーカラム選択部ＤＳＣからなるダミー読み出し電流制御部１５は、ダミーメモリセルＤＭＣのダミー読み出し電流の電流値Ｉ0d(0)を、メモリセルＭＣの”１”状態の読み出し電流の電流値Ｉ0(1)よりも、大きくなるように、制御する。より具体的には、ダミー選択信号ＤＣＳＬを受けて、ダミー選択トランジスタＤＳＴは、上記式（２）の関係を満たすように、ダミー読み出し電流の電流値Ｉ0d(0)を調整する。
【００９９】
その後、ロウデコーダ１２によりワード線ＷＬ３が選択されると、プリチャージされていたセンスアンプ１４ＳＡの第１，第２ラッチノード（ＳＡｔ，ＳＡｃ）が、内部電源ＶＤＤの電圧レベルからほぼ同様な速度で、接地電源ＶＳＳの電圧レベル側に向かい、ある中間電位まで達する。
【０１００】
続いて、活性化された選択ワード線ＷＬ０、および選択ビット線ＢＬ１により選択されたメモリセルＭＣが、この場合のように”１”状態のセルである場合、メモリセルＭＣが選択されてもソース側の素子ＥＬの一端が接地されていないため、選択ビット線ＢＬ０には、セル電流Ｉ0(1)（Ｉcell(1)）がほとんど流れない。
【０１０１】
一方、ダミービット線ＤＢＬ側は、上記式（２）において示すように、ノーマルメモリセルＭＣのオン電流よりは少ないが、１セルに流れる電流値Ｉ0(1)（Ｉcell(1)）よりは流れる電流が多い。そのため、選択ビット線ＢＬ０よりダミービット線ＢＬｄｍの方がより多くの流れ、第２ラッチノードＳＡｔの電圧レベルは接地電源ＧＮＤ側に、第１ラッチノードＳＡｃの電圧レベルは内部電源ＶＤＤ側に向かっていく。
【０１０２】
続いて、この第１，第２ラッチノードＳＡｔ，ＳＡｃの電圧レベルを、インバータＩｎ１４−１，Ｉｎ１４−２で増幅して、データ出力部１７のマルチプレクサＣ１７に出力する。
【０１０３】
続いて、マルチプレクサＣ１７は、選択信号ＣＡ＜３＞により、左側領域の”１”状態の読み出しデータを、出力信号ＤＯＵＴとして外部に出力する。例えば、最終的な出力信号ＤＯＵＴは、ＣＭＯＳレベルの”Ｈ”レベルとして検出される。
【０１０４】
また、このデータ読み出し動作の際のビット線（ＢＬ０〜ＢＬ１５）およびダミービット線ＤＢＬの電圧関係は、図１３のように示される。図示するように、ビット線（またはローカルビット線Local ＢＬ）およびダミービット線ＤＢＬの電圧値は、全リード動作時間を通じて、一定であるため、ほとんどスイングさせなくすることができる。
【０１０５】
＜作用効果＞  
第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例に係る構成およびデータ読み出し動作を適用することが可能である。
【０１０６】
［比較例（ビット線電圧を遷移させて読み出す一例）］  
次に、上記第１、第２の実施形態に係る半導体記憶装置およびデータ読み出し動作と比較するために、比較例に係る半導体記憶装置およびデータ読み出し動作について、図１４乃至図１５を用いて説明する。この比較例は、ビット線をプリチャージし、放電させたビット線電位を遷移させてデータを読み出す一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。尚、この比較例は、上記第１、第２実施形態と比較しその相違点を明確化するための一例であって、本発明者が本発明の過程で得た知見を示すものである。
【０１０７】
＜構成例＞  
図１４を用いて、比較例に係る構成例について説明する。ここでは、比較例に係る半導体記憶装置のメモリセルアレイ１１１を示す。  
図示するように、比較例に係るメモリセルアレイ１１１は、複数のワード線（ＷＬ０〜ＷＬ１５）およびビット線（ＢＬ）が格子状に配置され、その交差位置に配置されるＮＭＯＳトランジスタＴｒおよび素子ＥＬを備える。トランジスタＴｒのソースは接地され、ゲートはワード線（ＷＬ０〜ＷＬ１５）に接続される。メモリセルＭＣのドレインがビット線ＢＬに接続されていないもの”１”セル、ビット線ＢＬに接続されているものを”０”セルとする。
【０１０８】
また、ビットＢＬの一端にドレインが接続され、複数のビット線ＢＬから、一本のビット線ＢＬを選択するカラムセレクト信号が、ゲートに接続されたトランジスタとこのセレクタトランジスタのソースノード側ノード（以降このノードをＭＢＬと呼ぶ、）に接続されたＢＬ電位保持用のＮＭＯＳトランジスタ（Keeper トランジスタ）と、ＭＢＬノードを入力とし、このノードのレベルにより０（ＧＮＤ）レベル−ＶＤＤレベルの増幅する増幅器（Ｉｎ１１，Ｉｎ１２）を備える。
【０１０９】
＜データ読み出し動作＞  
次に、図１５を用い、比較例に係る半導体記憶装置のデータ読み出し動作について説明する。ここでは、図１４中のワード線ＷＬ０、ＷＬ１を読み出す場合を一例に挙げる。
【０１１０】
ここで、読出し動作の前半、即ち、ワード線ＷＬ０、ＷＬ１が選択され、ビット線ＢＬがスイングするまでの動作は、”０”セル、”１”セルにおいて共通の動作であるので、区別をせずに説明する。
【０１１１】
時刻ｔ０の際、この読出し動作の前段階で、ビットＢＬ及びメインビット線ＭＢＬはともに内部電源電圧（ＶＤＤ）レベルにプリチャージ（充電）しておく。この段階では、どのワード線、及び、どのビット線も選択されていない状態である。
【０１１２】
続いて、時刻ｔ１の際に、まずカラム選択線が一本選択されてゲート電極が選択レベルになることで、１本のビット線ＢＬが選択され、ビット線ＢＬからメインビットＭＢＬ及びセンスアンプへのパスが形成される。これに引き続いて、ワード線ＷＬ０またはワード線ＷＬ１のいずれか一本選択され、それにより選択されたセルが、”０”セルか、”１”セルかによって、以降に説明されるように動作が分かれる。
【０１１３】
選択されたセルが”１”セルの場合  
選択セルが”１”セルである場合、即ち、ワード線ＷＬ１が選択されてセルが活性化されても、ビット線ＢＬ０とメモリセルＭＣのドレイン端子との接続がないために、ビット線ＢＬ０の放電動作は起こらない。そのため、内部電源電圧（ＶＤＤ）レベルに保持された状態に留まっている。したがってメインビット線ＭＢＬ及びデータ線ＤＬ電位も、内部電源電圧（ＶＤＤ）レベルに保持された状態を保ち続け、”Ｈ”レベルとしての出力データを外部に出力する。
【０１１４】
選択されたセルが”０”セルの場合  
選択セルが”０”セルである場合、即ち、ワード線ＷＬ０が選択されてセルが活性化されるとビットＢＬ０とセルのドレイン端子との接続があるために、選択されたセルのオン電流により、ビット線ＢＬ０の放電動作が行なわれる。したがってメインビット線ＭＢＬ及びデータ線ＤＬ電位も、内部電源電圧（ＶＤＤ）レベルから接地電源電圧（ＶＳＳ）レベルに遷移する動作が行なわれ、”Ｌ”レベルとしての出力データを外部に出力する。
【０１１５】
以上、第１、第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１６】
【図１】この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】図１中のメモリセルアレイおよびセンス部を示す等価回路図。
【図３】第１の実施形態に係る”０”データ読み出し動作を示すタイミングチャート図。
【図４】第１の実施形態に係る”０”データ読み出し動作を説明するための等価回路図。
【図５】第１の実施形態に係る”１”データ読み出し動作を示すタイミングチャート図。
【図６】第１の実施形態に係る”１”データ読み出し動作を説明するための等価回路図。
【図７】第１の実施形態と比較例における一ビット線あたりのセル数と電流値との関係図。
【図８】第１の実施形態と比較例における一ビット線あたりのセル数と動作時間との関係図。
【図９】第２の実施形態に係るメモリセルアレイを示す等価回路図。
【図１０】第２の実施形態に係るデータ読み出し動作を示すタイミングチャート図。
【図１１】第２の実施形態に係る”０”読み出し動作を説明するためのタイミングチャート図。
【図１２】第２の実施形態に係る”１”読み出し動作を説明するためのタイミングチャート図。
【図１３】第２の実施形態に係る読み出し動作の際のビット線電圧を示すタイミングチャート図。
【図１４】比較例に係る半導体記憶装置を示す等価回路図。
【図１５】比較例に係るデータ読み出し動作を示すタイミングチャート図。
【符号の説明】
【０１１７】
１１…メモリセルアレイ、１１Ｍ…メインメモリセルアレイ、１１Ｄ…ダミーカラム、ＭＳＣ…メインカラム選択部、ＤＳＣ…ダミーカラム選択部、１２…ロウデコーダ、１３…カラムデコーダ、１３Ｍ…メインカラムデコーダ、１３Ｄ…ダミーカラムデコーダ、１４…センス部、１４ＳＡ…センスアンプ、１５（ＤＳＣ、１３Ｄ）…ダミー読み出し電流制御部１７…データ出力部。
【図１】
2010097653.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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