(57)【要約】【課題】高速動作が可能でありながら、消費電力を増大させることがないパイプライン型Ａ／Ｄコンバータを提供することを目的とする。【解決手段】パイプライン型Ａ／Ｄコンバータのステージが、アナログ入力信号Ｖinをサンプリングするサンプルキャップ３０７ａ、３０７ｂ、多値出力回路３０６、スイッチ３０４ａ、３０４ｃ、３０４ｄと、サンプリングされたＶinを後段の他のステージに転送するスイッチ３０４ｂと、複数の調整スイッチ３０４ｅ〜３０４ｈを備え、この調整スイッチを切替えてサンプル動作を制御する多値出力回路３０６と、を備えたパイプライン型Ａ／Ｄコンバータにおいて、多値出力回路３０６が、Ｖoutがホールド動作の実行後に変動しないタイミングで調整スイッチ３０４ｆ〜３０４ｈを切替える。【選択図】  図３
2010068444.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するステージを複数備えたパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、
前記アナログ入力信号をサンプリングするサンプリング回路と、
前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、
前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、
を備え、
前記サンプリング値調整回路は、
前記転送スイッチの切替による転送開始よりも早いタイミングで、前記デジタル信号の値に応じた前記アナログ入力信号の値の調整を完了することを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記サンプリング値調整回路は、
複数の調整スイッチを備え、前記デジタル信号の値に応じて前記調整スイッチを切替えることによって前記アナログ入力信号の値を調整する回路であり、
前記サンプルタイミング切替スイッチの切替によるサンプリング動作開始のタイミング以前に発生したトリガーにしたがって前記調整スイッチを切替えることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記ステージは、
前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、
前記サンプリング値調整回路は、
前記転送スイッチの切替による転送開始よりも早いタイミングで、前記調整スイッチの切替によって生じる電圧値の変動を前記サミングノードにかかる電圧に反映させることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するステージを複数備え、
前記ステージが、前記アナログ入力信号をサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えたパイプライン型Ａ／Ｄコンバータの制御方法であって、
前記転送スイッチの切替による転送開始よりも早いタイミングで、前記サンプリング値調整回路が前記デジタル信号の値に応じた前記アナログ入力信号の値の調整を完了する調整ステップを含むことを特徴とするパイプライン型Ａ／Ｄコンバータの制御方法。
【請求項５】
前記調整ステップは、
前記デジタル信号の値に応じて前記調整スイッチを切替えることによって前記アナログ入力信号の値を調整し、前記サンプルタイミング切替スイッチの切替によるサンプリング動作開始のタイミング以前に発生したトリガーにしたがって前記調整スイッチを切替えることを特徴とする請求項４に記載のパイプライン型Ａ／Ｄコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータ及びパイプライン型Ａ／Ｄコンバータの制御方法に関する。
【背景技術】
【０００２】
図１４は、パイプライン型Ａ／Ｄコンバータの従来技術を説明するための図である。このようなパイプライン型Ａ／Ｄコンバータの従来技術は、例えば、特許文献１に記載されている。この図は、特許文献１に記載されているパイプライン型Ａ／Ｄコンバータを構成するステージの回路図であり、Ａ／Ｄ変換部４０と、２つのＤ／Ａ変換部Ｄ／Ａ１、Ｄ／Ａ２を備えている。Ａ／Ｄ変換部Ｄ／Ａ１、Ｄ／Ａ２にはアナログ入力信号Ｖinが入力され、Ａ／Ｄ変換される。変換後のデジタル信号は、デジタル信号を使って演算を実行する制御回路に出力されると共に、Ｄ／Ａ変換される。Ｄ／Ａ変換されたアナログ信号は、２つの多値出力回路Ｍ１、Ｍ２によって多値出力値に振り分けられる。
【０００３】
また、図示したステージは、アナログ入力信号Ｖinをサンプル、ホールドする２つの切り替え可能なサンプルホールド回路Ｓ／Ｈ１０、Ｓ／Ｈ２０を備えている。サンプルホールド回路の一方がホールド動作中、他方のサンプルホールド回路はサンプル動作を行う。
２つのサンプルホールド回路は、それぞれアナログスイッチＳＷ１、ＳＷ２、キャパシタＣ１、Ｃ２を直列に接続した回路と、アナログスイッチＳＷ３、ＳＷ４、キャパシタＣ３、Ｃ４直列に接続した回路とで構成され、両者は直列接続されている。各サンプルホールド回路において２つのキャパシタの静電容量は相等しい。
【０００４】
サンプルホールド回路の一方が備えるキャパシタのうち一方が演算増幅器７１の入力端子に接続されている場合、サンプルホールド回路の他方が備えるキャパシタのうちの一方は演算増幅器７１の入力端子に接続されていない。また、サンプルホールド回路の一方が備えるキャパシタのうちの他方が多値出力回路の一方の出力端に接続されている場合、サンプルホールド回路の他方が備えるキャパシタのうちの他方は多値出力回路の他方に接続されていない。
【０００５】
このような構成により、従来技術は、２つのサンプルホールド回路Ｓ／Ｈ１０、Ｓ／Ｈ２０を交互にサンプルまたはホールド動作させることができる。
【特許文献１】特開２０００−１３２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したパイプライン型Ａ／Ｄコンバータでは、Ｄ／Ａ変換部Ｄ／Ａ１、Ｄ／Ａ２の演算結果が、図中に示したノードＭＸに反映されるまでに時間がかかる。このため、ノードＭＸへのステップ入力が、サンプルホールド回路Ｓ／Ｈ１０、Ｓ／Ｈ２０によるホールド動作時に起こる。このため、従来技術では、ステップ入力に応答する出力（ステップ応答）に無駄な時間が発生する。その上、アナログ出力信号Ｖoutに、ＨＰＦ（High-pass filter）の特性をもつ伝達関数のステップ応答が重畳される。
【０００７】
ステップ応答を無視できる程度にセトリングさせるには、出力電流を大きくすることが考えられる。しかし、この方法によれば、出力電流を増大させる必要があり、パイプライン型Ａ／Ｄコンバータの消費電流を増大させることになる。
本発明は、上記した点に鑑みてなされたものであり、高速動作が可能でありながら、消費電力を増大させることがないパイプライン型Ａ／Ｄコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、本発明の請求項１に記載のパイプライン型Ａ／Ｄコンバータは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するステージを複数備えたパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記アナログ入力信号をサンプリングするサンプリング回路（サンプルキャップ３０７ａ、３０７ｂ、スイッチ３０４ｃ、３０４ｄ、３０４ａ：図３）と、前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチ（スイッチ３０４ｃ、３０４ｄ：図３）と、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路（多値出力回路３０６：図３）と、前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチ（スイッチ３０４ｂ：図３）と、を備え、前記サンプリング値調整回路は、前記転送スイッチの切替による転送開始よりも早いタイミングで、前記デジタル信号の値に応じた前記アナログ入力信号の値の調整を完了することを特徴とする。
【０００９】
また、請求項２に記載のパイプライン型Ａ／Ｄコンバータは、請求項１に記載の発明において、前記サンプリング値調整回路が、複数の調整スイッチ（スイッチ３０４ｆ、３０４ｇ、３０４ｈ：図３）を備え、前記デジタル信号の値に応じて前記調整スイッチを切替えることによって前記アナログ入力信号の値を調整する回路であり、前記サンプルタイミング切替スイッチの切替によるサンプリング動作開始のタイミング以前に発生したトリガーにしたがって前記調整スイッチを切替えることを特徴とする。
【００１０】
また、請求項３に記載のパイプライン型Ａ／Ｄコンバータは、請求項１に記載の発明において、前記ステージが、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノード（ノード３０３：図３）をさらに含み、前記サンプリング値調整回路は、前記転送スイッチの切替による転送開始よりも早いタイミングで、前記調整スイッチの切替によって生じる電圧値の変動を前記サミングノードにかかる電圧に反映させることを特徴とする。
【００１１】
また、請求項４に記載のパイプライン型Ａ／Ｄコンバータの制御方法は、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するステージを複数備え、前記ステージが、前記アナログ入力信号をサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えたパイプライン型Ａ／Ｄコンバータの制御方法であって、前記転送スイッチの切替による転送開始よりも早いタイミングで、前記サンプリング値調整回路が前記デジタル信号の値に応じた前記アナログ入力信号の値の調整を完了する調整ステップを含むことを特徴とする。
【００１２】
また、請求項５に記載のパイプライン型Ａ／Ｄコンバータの制御方法は、請求項４に記載の発明において、前記調整ステップが、前記デジタル信号の値に応じて前記調整スイッチを切替えることによって前記アナログ入力信号の値を調整し、前記サンプルタイミング切替スイッチの切替によるサンプリング動作開始のタイミング以前に発生したトリガーにしたがって前記調整スイッチを切替えることを特徴とする。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、サンプリング値調整回路が、転送スイッチの切替による転送開始よりも早いタイミングで、デジタル信号の値に応じたアナログ入力信号の値の調整を完了するため、目標値となるアナログ出力信号がホールド動作の開始後に変化することがない。このため、アナログ出力信号のセトリング時間をなくす、あるいは短縮することができる。また、セトリングを抑えるために出力電流を増大させる必要がないため、パイプライン型Ａ／Ｄコンバータの消費電力の増大させることもない。したがって、高速動作が可能でありながら、消費電力を増大させることがないパイプライン型Ａ／Ｄコンバータを提供することができる。
【００１４】
また、請求項２に記載のパイプライン型Ａ／Ｄコンバータは、サンプリング動作開始のタイミング以前に発生したトリガーにしたがって調整スイッチを切替えることができる。このため、アナログ出力信号において、調整スイッチの切替によって生じるステップ応答が、転送スイッチの切替によるステップ応答よりも先に発生するので、調整スイッチに対応するステップ応答をホールド動作の以前に発生させることができる。そして、ホールド動作時には転送スイッチ切替に対するステップ応答だけが発生するので、ホールド動作以降に目標値が変化せず、セトリング性能を高めることができる。また、このような動作を、サンプリング値調整回路がサンプリングを開始する以前に発生するトリガーにしたがって調整スイッチを切替えることによって実行できるので、出力電流を増大させることがなく、高速動作のために消費電力を高めることも回避することができる。
【００１５】
また、請求項３に記載のパイプライン型Ａ／Ｄコンバータは、ホールド動作開始以前に、調整スイッチの切替によって生じるステップ応答をサミングノードにかかる電圧に反映させるので、調整スイッチに対応するステップ応答をホールド動作の以前に発生させることができる。そして、ホールド動作時には転送スイッチの切替に対するステップ応答だけが発生するので、ホールド動作以降に目標値が変化せず、セトリング性能を高めることができる。また、出力電流を増大させることがなく、高速動作のために消費電力を高めることも回避することができる。
【００１６】
また、請求項４に記載のパイプライン型Ａ／Ｄコンバータの制御方法は、アナログ出力信号のセトリング時間をなくす、あるいは短縮することができる。また、セトリングを抑えるために出力電流を増大させる必要がないため、パイプライン型Ａ／Ｄコンバータの消費電力の増大させることもない。したがって、高速動作が可能でありながら、費電力を増大させることがないパイプライン型Ａ／Ｄコンバータの制御方法を提供することができる。
【００１７】
また、請求項５に記載のパイプライン型Ａ／Ｄコンバータの制御方法は、ホールド動作時には転送スイッチ切替に対するステップ応答だけが発生するので、ホールド動作以降に目標値が変化せず、セトリング性能を高めることができる。また、このような動作を、サンプリング値調整回路がサンプリングを開始する以前に発生するトリガーにしたがって調整スイッチを切替えることによって実行できるので、出力電流を増大させることがなく、高速動作のために消費電力を高めることも回避することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施の形態を、図面を使って説明する。
（パイプライン型Ａ／Ｄコンバータの構成）
図１は、本実施形態のパイプライン型Ａ／Ｄコンバータのブロック図である。本実施形態のパイプライン型Ａ／Ｄコンバータは、アナログ入力信号ＡinをＮビットのデジタル出力信号Ｄoutに変換するコンバータである。このため、アナログ入力信号Ａinをサンプルホールドする入力サンプルホールド回路（図中にＳ／Ｈと記す）１０１と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ１０３と、メモリ１０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号ＡinのＡ／Ｄ変換値をデジタル出力信号Ｄoutを演算する演算回路１０４と、を有している。
【００１９】
サンプルホールド回路１０１はアナログ入力信号Ａinをサンプルし、ホールドした値をアナログ入力信号Ｖinとして第１番目のステージＳ１に送出する回路である。サンプルホールド回路１０１には、アナログスイッチとキャパシタを含む無帰還サンプルホールド回路等が適用される。
ステージＳ１〜Ｓｋは直列に接続され、各々入力されるアナログ入力信号Ｖinに基づいてｎ桁のデジタル出力信号ｄｊをメモリ１０３に送出する。また、各ステージでは、入力されたアナログ入力信号Ｖinが、デジタル出力信号ｄｊのＤ／Ａ変換結果に基づいて変換され、アナログ出力信号Ｖoutとして次のステージに出力される。
【００２０】
メモリ１０３は、ｋ個のステージＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ１０３には、少なくとも、ｎビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
演算回路１０４は、メモリ１０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄoutを出力する。デジタル出力信号Ｄoutを算出するための演算は、次のように行われる。
【００２１】
すなわち、演算回路１０４は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ−１）のデジタル出力ｄ（ｋ−１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ−１）の最上位桁と、ステージＳ（ｋ−２）のデジタル出力ｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄoutとして出力される。
【００２２】
図２は、以上述べたデジタル出力信号Ｄoutを算出する演算を例示するための図である。図２の例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図１に示したメモリ１０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１，ｄ４＝１１１
図２の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄoutとして、「０１００１１０１１」の値が得られる。
【００２３】
（ステージ）
図３は、本実施形態のパイプライン型Ａ／Ｄコンバータのステージを説明するための図であって、複数のステージのうちの１つの回路構成を示している。なお、図１に示したステージＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図３によるステージの説明を、全てのステージＳ１〜Ｓｋの説明に代えるものとする。
各ステージは、前段のステージ（ステージＳ１についてはサンプルホールド回路Ｓ／Ｈ１０１）からアナログ入力信号Ｖinを入力し、デジタル出力信号ｄｊを出力すると共に、後段のステージがある場合には、後段のステージにアナログ出力信号Ｖoutを出力する回路である。
【００２４】
このために、各ステージは、入力されたアナログ入力信号Ｖinをサンプリングするサンプルキャップ（図中にＣＡＰと示す）３０７ａ、３０７ｂと、アナログ入力信号Ｖinをデジタル出力信号ｄｊに変換するＡ／Ｄ変換器３０１と、サンプルキャップ３０７ａの出力を所定の多値出力に振り分ける多値出力回路３０６と、を有している。
また、本実施形態のパイプライン型Ａ／Ｄコンバータは、図１に示したサンプルホールド回路Ｓ／Ｈ１０１の出力をＡ／Ｄ変換器３０１のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器３０５を備えている。パイプライン型Ａ／Ｄ変換器では、増幅器３０５のゲインＧを、入力されたＡ／Ｄ変換器３０１のデジタル出力信号ｄｊの桁数がｎの時、２の（ｎ−１）乗としなければならない。
【００２５】
また、本実施形態のパイプライン型Ａ／Ｄコンバータは、サンプルトリガーφ１Fにしたがって開閉するスイッチ３０４ａ、クロックφ２にしたがって開閉するスイッチ３０４ｂ、クロックφ１にしたがって開閉するスイッチ３０４ｃ及びスイッチ３０４ｄ、クロックΦ２Ｆにしたがって開閉するスイッチ３０４eを有している。
多値出力回路３０６に含まれるスイッチ３０４ｆ、スイッチ３０４ｇ、スイッチ３０４ｈの開閉は、Ａ／Ｄ変換器３０１の出力結果にしたがって行われる。以上のスイッチ３０４ａ〜３０４ｈは、いずれもアナログスイッチである。
【００２６】
なお、本実施形態では、パイプライン型Ａ／Ｄコンバータが制御回路３０２を有し、サンプルトリガーφ１F、φ１F、クロックφ１、φ２が制御回路３０２によって出力されるものとする。
また、図中に符号３０３を付して示した箇所は、サミングノード（図中にＮｏｄｅと記す）であり、電荷を保存することができる。
また、サンプルキャップ３０７ａ、３０７ｂ、スイッチ３０４ａ、３０４ｃ、３０４ｄ、３０４e及び多値出力回路３０６はデジタル出力信号ｄｊをアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
【００２７】
（Ａ／Ｄ変換器）
図４は、図３に示したＡ／Ｄ変換器３０１を説明するためのブロック図である。Ａ／Ｄ変換器３０１は、サンプリングトリガーφ１Ｆを入力し、サンプリングトリガーφ１Ｆの立下がりに同期してアナログ入力信号Ｖinの値を確定する。判定回路４０１、４０２は、確定されたアナログ入力信号Ｖinの値と、予め設定されている基準電圧（１／３）Ｖｒ、（−１／３）Ｖｒとを比較し、結果をデジタル出力信号ｄｊとして出力する。
【００２８】
デジタル出力信号ｄｊは、多値出力回路３０６に入力されてスイッチ３０４ｆ〜３０４ｈを制御する。また、図１に示したメモリ１０３に蓄積された後に図１に示した演算回路１０４に入力される。演算回路１０４は、デジタル出力信号ｄ１〜ｄｋを入力し、演算してデジタル出力信号Ｄout［１：０］を出力する。判定回路４０１、４０２は離散システムのコンパレータであって、この際、サンプルトリガーφ１Ｆの立下がりに対して遅延を生じる。
なお、図４は、１．５ｂｉｔのＡ／Ｄ変換器におけるコンパレータの構成を表している。（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器の場合は、コンパレータが（２の（ｍ＋１）乗−１）個必要であり、その基準電圧は（１、３、５、…、（２の（ｍ＋１）乗−３））／（２の（ｍ＋１）乗−１）としなければならない。
【００２９】
（動作）
以下、以上説明した構成のステージの動作を説明する。
アナログ入力信号Ｖinは、スイッチ３０４ｃのオンによってサンプルキャップ３０７ａに導かれ、スイッチ３０４ｄのオンによってサンプルキャップ３０７ｂに導かれる。サンプルキャップ３０７ａ、ＣＡＰ３０７ｂは、アナログ入力信号Ｖinの電荷をチャージしてサンプリング（サンプル動作とも記す）を行う。
また、アナログ入力信号Ｖinは、Ａ／Ｄ変換器３０１にも入力し、デジタル出力信号ｄｊに変換される。デジタル出力信号ｄｊは、図１に示したメモリ１０３に出力され、また、分岐されて多値出力回路３０６を介し、スイッチ３０４ｆ〜３０４ｈに導かれる。
【００３０】
ここで、Ａ／Ｄ変換器３０１では公知の方法によって演算がされ、デジタル出力信号ｄｊの値が決定する。多値出力回路３０６では、スイッチ３０４ｆ〜３０４ｈが、デジタル出力信号ｄｊの値に応じてオン、またはオフする。スイッチ３０４ｆ〜３０４ｈのオン、オフにより、多値出力回路３０６は、アナログ入力信号Ｖoutを、予め設定されている上限値と下限値との範囲内の値になるように調整する。
図３に示した例では、スイッチ３０４ｆがオンして電圧値＋ＶｒＶを出力する端子と接続している。また、スイッチ３０４ｇがオンした場合には電圧値０Ｖを出力する端子と接続し、スイッチ３０４ｈがオンした場合には電圧値−ＶｒＶを出力する端子と接続する。
【００３１】
（サンプリングトリガー及びクロック）
ここで、図３中に示したサンプルトリガーφ１Ｆ、φ２Ｆ及びクロックφ１、φ２について説明する。
図５（ａ）〜（ｄ）は、サンプルトリガーφ１Ｆ、φ２Ｆ及びクロックφ１、φ２の出力タイミングを説明するためのタイミングチャートであって、縦軸に信号値Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）を、横軸に時間を示している。図５（ａ）は、サンプルトリガーφ１Ｆのタイミングチャートである。図５（ｂ）は、クロックφ１のタイミングチャートである。図５（ｃ）はクロックφ２のタイミングチャートであり、図５（ｄ）はサンプルトリガーφ２Ｆのタイミングチャートである。図５（ｅ）は、多値出力回路３０６の動作Ｓｔａｔｅを示したタイミングチャートである。
【００３２】
パイプライン型Ａ／Ｄコンバータでは、クロックφ１とサンプルトリガーφ１Ｆが共にＨである期間がサンプルフェイズとなる。また、クロックφ２とサンプルトリガーφ２Ｆが共にＨである期間がホールドフェイズとなる。
図中に示したｔ1、ｔ2、ｔ3、ｔ4、ｔ5は、いずれもパイプライン型Ａ／Ｄコンバータの動作タイミングを示すものであって、ｔ1はサンプリングフェイズに含まれる任意のタイミングである。また、ｔ2はサンプリングが行われるサンプリングタイムを示している。ｔ3はサンプリングフェイズの終了からホールドフェイズの開始以までの任意のタイミングを示し、ｔ4はＡ／Ｄ変換器３０１の演算結果がサミングノード（Ｎｏｄｅ３０３）へ反映されるタイミングを示している。ｔ5は、ホールドフェイズの開始タイミングを示している。
【００３３】
なお、演算結果がサミングノード（Ｎｏｄｅ３０３）へ反映されるタイミングとは、多値出力回路３０６に含まれるスイッチ３０４ｆ〜３０４ｈの開閉が完了され、動作ＳｔａｔｅがＮ−１からＮに切替わり、スイッチ３０４eがオンするタイミング(Φ２Ｆ)をいう。また、本実施形態でいうスイッチの開閉が完了するとは、スイッチ３０４ｆ〜３０４ｈが、サンプル動作の開始からホールド動作開始までに実行すべき所定の開閉動作を完了することをいう。さらに、本実施形態では、スイッチの開閉が完了したことによって「アナログ入力信号の値の調整を完了する」ものとする。
【００３４】
本実施形態では、演算結果が反映されるタイミングで多値出力回路３０６のスイッチ３０４ｆ、３０４ｇ、３０４ｈが切替えられる。このとき、本実施形態では、後述するように、スイッチ３０４ｆがオフし、代わりにスイッチ３０４ｈがオンに切替えられる。この結果、Ａ／Ｄ変換器３０１の演算結果が図３に示したノードＭＸに反映され、ノードＭＸにかかる電圧が＋Ｖｒから−Ｖｒに変化する。
【００３５】
また、本実施形態では、サンプルトリガーφ１Ｆの立上がりがクロックφ１の立上りよりも１ｎｓ程度早く、サンプルトリガーφ１Ｆの立下がりがクロックφ１の立下りよりも１ｎｓ程度早く設定されている。同様に、サンプルトリガーφ２Ｆの立上がりがクロックφ２の立上りよりも１ｎｓ程度早く、ンプルトリガーφ２Ｆの立下がりがクロックφ２の立下りよりも１ｎｓ程度早く設定されている。なお、クロックφ１とクロックφ２は、従来技術と同様に、同時にＨにならないノンオーバーラップクロックとなっている。
【００３６】
ここで、本実施形態と比較するため、従来技術のクロックφ１、φ２のタイミングチャートを図６に示して説明する。図６（ａ）、（ｂ）は、いずれも縦軸に信号値Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）を、横軸に時間を示している。図６（ａ）は、クロックφ１のタイミングチャートであり、図６（ｂ）はクロックφ２のタイミングチャートである。図６（ｃ）は、多値出力回路３０６の動作Ｓｔａｔｅのタイミングチャートである。なお、図中に示したｔ1、ｔ3、ｔ5は、図５に示したｔ1、ｔ3、ｔ5と同様のタイミングを示している。なお、ｔ6は、多値出力回路３０６の動作Ｓｔａｔｅが切替わるタイミングを示している。
【００３７】
図６に示したタイミングチャートを図５のタイミングチャートと比較すると、本実施形態は、従来技術がホールドフェイズの開始後、ｔ6のタイミングで多値出力回路３０６の動作Ｓｔａｔｅが切替わるのに対し、ホールドフェイズ開始（ｔ5のタイミング）の前に多値出力回路３０６の動作Ｓｔａｔｅが切替わっている。
【００３８】
このような相違は、本実施形態では図３に示したＡ／Ｄ変換器３０１のサンプリングタイミングがサンプリングトリガーφ１Ｆによって制御されているのに対し、従来技術ではクロックφ１がＡ／Ｄ変換器３０１のサンプリングタイミングを制御するために生じる。つまり、本実施形態は、従来よりも多値出力回路３０６におけるスイッチの切替を早期に開始し、ホールドフェイズの開始時には多値出力回路３０６のスイッチの切替を完了するものである。
なお、本実施形態では、サンプルトリガーφ１Ｆ、サンプルトリガーφ２Ｆとクロックφ１、クロックφ２との立上り、立下りの時間差を１ｎｓ程度としている。しかし、本実施形態は、このような構成に限定されるものでなく、時間差をさらに大きく、または小さく設定することができるのは言うまでもない。
【００３９】
次に、図５に示したｔ1〜ｔ5のタイミングにおける本実施形態のステージの動作を順を追って説明する。
図７は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージの状態を表した図である。サンプルフェイズでは、スイッチ３０４ｃがオンされてアナログ入力信号Ｖinがサンプルキャップ３０７ａに導かれる。また、スイッチ３０４ｄがオンされて、アナログ入力信号Ｖinがサンプルキャップ３０７ｂに導かれる。さらに、スイッチ３０４ａがオンするので、サンプルキャップ３０７ａ、３０７ｂに電荷がチャージされてサンプル動作が行われる。
【００４０】
また、図７では、スイッチ３０４ａのオンと、スイッチ３０４ｇ及びスイッチ３０４ｈのオフとが多値出力回路３０６の動作ＳｔａｔｅＮ−１において行われている。この際、Ａ／Ｄ変換器３０１はサンプル動作の制御中であり、スイッチ３０４ｆがオンして＋Ｖｒに接続されている。
図８は、図５中ｔ2のタイミング、すなわちサンプリングタイミングにおけるステージの状態を表した図である。サンプリングタイミングでは、スイッチ３０４ａがオフされる。このため、サンプルＣＡＰ３０７ａ、３０７ｂにサンプリングされたアナログ入力信号Ｖinの電荷がサミングノード３０３に保存、確定される。
図９は、図５中ｔ3のタイミング、すなわちサンプルフェイズ終了後におけるステージの状態を表した図である。サンプルフェイズ終了後、スイッチ３０４ｃ、スイッチ３０４ｄがオフされて、サンプルＣＡＰ３０７ａ、３０７ｂがアナログ入力信号Ｖinから切り離される。
【００４１】
図１０は、図５中のｔ4のタイミング、すなわちＡ／Ｄ変換器３０１の演算結果がサミングノード（Ｎｏｄｅ３０３）へ反映されるタイミングにおけるステージの状態を表した図である。本実施形態では、演算結果がサミングノード（Ｎｏｄｅ３０３）へ反映されるタイミングにおいて、多値出力回路３０６を介してスイッチ３０４ｆ、スイッチ３０４ｈの開閉が完了してスイッチ３０４ｈが−Ｖｒに接続された後に、スイッチ３０４eがオンする。スイッチ３０４ｈのオンにより、前記した多値出力回路３０６の動作ＳｔａｔｅＮ−１は、次の動作ＳｔａｔｅＮに切替わり、スイッチ３０４eのオンにより演算結果がサミングノード（Ｎｏｄｅ３０３）へ反映される。
【００４２】
ここで、図６を参照すると、従来技術のように、クロックφ１によってＡ／Ｄ変換器３０１のサンプリングを制御した場合、スイッチ３０４ｆ、スイッチ３０４ｈの開閉を完了するタイミングｔ6が、φ２の立上がりタイミングｔ5、すなわちホールド動作の開始の後となる。したがって、従来技術では、図１０に示した回路の状態が動作中に存在しないことになる。このような従来技術では、ホールド動作時に多値出力回路３０６のスイッチ３０４ｈの切替えによるステップ入力がスイッチ３０４ｂの切替によるステップ応答とホールド動作後に重畳し、目標値が変動してしまう。
【００４３】
一方、本実施形態では、φ１よりも立上り、立下りのタイミングがわずかに早いサンプリングトリガーφ１Ｆを導入し、サンプリングトリガーφ１ＦによってＡ／Ｄ変換器３０１のサンプリング動作を制御している。このため、多値出力回路３０６のスイッチ３０４ｆ、３０４ｈ、３０４eの開閉が完了してからホールド動作が開始されるので、ホールド動作中にスイッチ３０４ｈによるステップ入力が発生することがなく、入力ステップ応答にむだな時間がかからず、また、ＨＰＦの特性をもつ伝達関数のステップ応答が目標値に重畳することがなくなる。
【００４４】
図１１は、図５中ｔ５のタイミング、すなわちホールドフェイズのタイミングにおけるステージの状態を表した図である。ホールドフェイズでは、サミングノード３０３に保存された電荷に対し、サンプルＣＡＰ３０７ａ、３０７ｂで演算が行われる。スイッチ３０４ｅ、スイッチ３０４ｂは、トリガーφ２にしたがってオンされる。サンプルＣＡＰ３０７ａ、３０７ｂにチャージされた電荷は、スイッチ３０４ｅ、スイッチ３０４ｂのオンによる影響を反映し、後段に転送される。転送の結果、アナログ出力信号Ｖoutが目標値として後段のステージに出力される。
【００４５】
（実施形態の効果）
次に、本実施形態効果について説明する。図１２（ａ）〜（ｆ）は、本実施形態の効果について説明するための図である。図１２（ｄ）〜（ｆ）は本実施形態の構成について示し、図１２（ａ）〜（ｃ）は本実施形態と対比するために記した従来例について示している。図１２（ａ）〜（ｆ）のいずれにおいても、縦軸は目標値であるアナログ出力信号Ｖout、横軸は時間を示している。図１２中に示したｔ４、ｔ５は、いずれも図５に示したｔ４、ｔ５と同様のタイミングを指している。
【００４６】
また、図１２中のｔ６は、図６中のｔ６と同様のタイミングを指している。ｔ６は、従来技術と同様にクロックφ１を基準にして多値出力回路３０６を制御した場合にスイッチ３０４ｆ〜３０４ｈの開閉が完了され、動作ＳｔａｔｅがＮ−１からＮに切替わるタイミングをいう。図１２に示した例では、アナログ出力信号Ｖoutに表れる最終目標値を１と規格化している。そして、アナログ入力信号Ｖinに目標値が１．３になるステップ入力を入力し、図３中に示したノードＭＸに目標値が−０．３となるステップ入力を入力した。
【００４７】
図１２（ａ）、（ｄ）は、アナログ入力信号Ｖinからアナログ出力信号Ｖoutへの伝達関数において、アナログ入力信号Ｖinにステップ入力した場合の目標値を示している。図１２（ｂ）、（ｅ）は、図３に示したノードＭＸからアナログ出力信号Ｖoutへの伝達関数において、ノードＭＸにステップ入力がされた場合の目標値を示している。また、図１２（ｃ）は、図１２（ａ）と（ｂ）とに示した出力信号Ｖoutを加算した、アナログ出力信号Ｖoutに表れる目標値を示している。図１２（ｆ）は、図１２（ｄ）と（ｅ）とに示した出力信号Ｖoutを加算した、アナログ出力信号Ｖoutに表れる目標値を示している。
【００４８】
図１２（ａ）、（ｄ）に示したように、アナログ出力信号Ｖoutには、ホールドフェイズの開始と同時にステップ応答が表れる。ただし、従来技術では、図１２（ｂ）に示したように、ホールドフェイズの開始後、ノードＭＸへのステップ入力に応答するステップ応答が表れ、ホールドフェイズが開始するｔ５において２つのステップ応答が目標値に重畳される。このため、図１２（ｃ）に示すように、ホールド動作の開始後に目標値であるアナログ出力信号Ｖoutが変動する。
【００４９】
一方、本実施形態では、図１２（ｅ）に示すように、ノードＭＸへのステップ入力に応答するステップ応答がｔ５以前に表れる。このため、図１２（ｆ）に示すように、ホールドフェイズの開始時にはアナログ出力信号ＶoutにノードＭＸへのステップ入力が影響することがない。したがって、本実施形態は、スイッチ３０４ｂと多値回路３０６とでステップ応答が表れるタイミングをずらすことにより、ホールド動作開始後にステップ応答が重畳することを防ぎ、目標値の変動を防ぐことができる。
【００５０】
図１３は、本実施形態の、目標値であるアナログ出力Ｖoutの変化を説明するための図であって、縦軸にアナログ出力Ｖout、横軸に時間を示している。縦軸に示したアナログ出力Ｖoutは、図３に示したステージに単位ステップを入力した場合の出力波形をプロットしたものである。「従来技術」として示したプロットは、図１２（ｃ）に示した例の出力波形を示し、「本発明」として示したプロットは図１２（ｆ）に示した例の出力波形を示すシミュレーションの結果である。
【００５１】
なお、図１３では、アナログ出力信号Ｖoutに表れる最終目標値を１に規格化し、アナログ入力信号Ｖinに目標値が１．３、ノードＭＸに目標値が−０．３となるステップ入力を入力したものとする。
図１３によれば、従来技術では、Ａ／Ｄ変換器３０１による演算の結果、ホールドフェイズに入ってから多値出力回路３０６におけるスイッチの切替によるステップ応答がアナログ出力信号Ｖoutに表れる。このため、図３に示したノードＭＸからアナログ出力信号Ｖoutへの伝達関数のステップ応答と、アナログ入力信号Ｖinからアナログ出力信号Ｖoutへの伝達関数のステップ応答とがホールド動作後に重畳する。したがって、ホールド動作後のステップ応答が大きくなり、このステップ応答が収束するまでの時間、つまりセトリングが遅くなっている。
【００５２】
一方、本実施形態では、図１３中、ノードＭＸ→Ｖoutの伝達関数のステップ応答がアナログ目標値である出力信号Ｖoutにおいてホールド動作の前に表れる。このため、ホールド動作開始後にアナログ入力信号Ｖinと重畳されることなく、セトリング性能が大きく向上している。このため、従来技術と同程度のセトリングエラーを許容する場合、その消費電力を大きく削減することが可能である。
【００５３】
なお、図５に示したｔ５以降のホールドフェイズは、図１に示した後段のステージにおいてサンプルフェイズとなる。後段のステージは、図３で説明したステージのφ１をφ２、φ１Ｆをφ２Ｆ、φ２をφ１、Φ２ＦをΦ１Ｆに置き換えて本実施形態と同様に動作する。
また、別の方法として、本実施形態は、Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータにおいて、Ｄ／Ａサブコンバータによる変換の結果がサミングノード３０３に反映される期間の短い構造を用いるようにしてもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態のパイプライン型Ａ／Ｄコンバータのブロック図である。
【図２】図１に示したデジタル出力信号Ｄoutを算出する演算を例示するための図である。
【図３】発明の一実施形態のパイプライン型Ａ／Ｄコンバータのステージを説明するための図である。
【図４】図３に示したＡ／Ｄ変換器を説明するためのブロック図である。
【図５】本発明の一実施形態のサンプルトリガーφ１Ｆ、φ２Ｆ及びクロックφ１、φ２の出力を説明するためのタイミングチャートである。
【図６】従来技術のクロックφ１、φ２出力のタイミングチャートを説明するための図である。
【図７】本発明の一実施形態のサンプルフェイズにおけるステージの状態を表した図である。
【図８】本発明の一実施形態のサンプリングタイミングにおけるステージの状態を表した図である。
【図９】本発明の一実施形態のサンプルフェイズ終了後におけるステージの状態を表した図である。
【図１０】本発明の一実施形態のＡ／Ｄ変換器の演算結果がサミングノード（Ｎｏｄｅ３０３）へ反映されるタイミングにおけるステージの状態を表した図である。
【図１１】本発明の一実施形態のホールドフェイズのタイミングにおけるステージの状態を表した図である。
【図１２】本発明の一実施形態の効果について説明するための図である。
【図１３】目標値であるアナログ出力Ｖoutの変化を説明するための図である。
【図１４】本発明の一実施形態のパイプライン型Ａ／Ｄコンバータの従来技術にあたる発明を説明するための図である。
【符号の説明】
【００５５】
１０１  サンプルホールド回路
１０３  メモリ
１０４  演算回路
３０１  Ａ／Ｄ変換器
３０２  制御回路
３０３  サミングノード
３０４ａ，３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅ，３０４ｆ，３０４ｇ，３０４ｈ  スイッチ
３０５  増幅器
３０６  多値出力回路
３０７ａ，３０７ｂ  サンプルキャップ
４０１，４０２  判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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