(57)【要約】 【課題】入力される信号を補正して出力する半導体装置を提供する。【解決手段】半導体層１０と、半導体層１０の一方の面に形成され、信号が入力される入力端子となる複数の第１の導電体１２と、半導体層１０の他方の面に、第１の導電体１２よりも多数かつ高密度に形成される第２の導電体１８と、第２の導電体１８と半導体層１０との界面の半導体層１０側に設けられる高濃度不純物領域２０と、他方の面上に形成される絶縁層２４と、絶縁層２４上に形成され、信号を処理して出力する出力端子となる複数の第３の導電体２６とを備えることを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の一方の面に形成され、信号が入力される入力端子となる複数の第１の導電体と、
前記半導体層の他方の面に、前記第１の導電体よりも多数かつ高密度に形成される第２の導電体と、
前記第２の導電体と前記半導体層との界面の前記半導体層側に設けられる高濃度不純物領域と、
前記他方の面上に形成される絶縁層と、
前記絶縁層上に形成され、処理された前記信号を出力する出力端子となる複数の第３の導電体とを備えることを特徴とする半導体装置。
【請求項２】
前記信号が画像信号であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記画像信号がＤＶＤから読み込まれる画像信号であることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板の一方の主面に形成された固体撮像素子と、
前記半導体基板の他方の主面上の半導体層と、
前記半導体基板を貫通して前記半導体層の一方の面に接続され、前記固体撮像素子からの画像信号が入力される入力端子となる複数の第１の導電体と、
前記半導体層の他方の面に、前記第１の導電体よりも多数かつ高密度に形成される第２の導電体と、
前記第２の導電体と前記半導体層との界面の前記半導体層側に設けられる高濃度不純物領域と、
前記他方の面上に形成される絶縁層と、
前記絶縁層上に形成され、処理された前記画像信号を出力する出力端子となる複数の第３の導電体とを備えることを特徴とする半導体装置。
【請求項５】
前記固体撮像素子が、複数の光電変換素子と、前記光電変換素子で得られた信号を前記入力端子へ出力する出力電極と、前記光電変換素子と前記出力電極との間に接続され前記入力端子から前記光電変換素子へ流入する電流を制御するバッファー回路とを備えることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記出力端子の数が、前記入力端子の数よりも多いことを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体装置。
【請求項７】
前記第２の導電体間に、量子井戸が形成されていることを特徴とする請求項１ないし請求項６いずれか一項に記載の半導体装置。
【請求項８】
前記半導体層がＳｉ層であり、前記第２の導電体がシリサイドであることを特徴とする請求項１ないし請求項７いずれか一項に記載の半導体装置。
【請求項９】
前記高濃度不純物領域の濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１ないし請求項８いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に入力される信号を補正して出力する半導体装置に関する。
【背景技術】
【０００２】
固体撮像素子は、半導体素子の製造技術を用いて集積回路化された光電変換素子である。光電変換素子であるフォトダイオードが発生した電荷を出力するための転送機能として、電荷結合素子（ＣＣＤ）およびＣＭＯＳ素子がもちいられ、この素子の違いによりＣＣＤイメージセンサ、ＣＭＯＳイメージセンサと呼ばれている。
【０００３】
図３７は、一般的なＣＭＯＳイメージセンサの断面図である。ＣＭＯＳイメージサンサは、Ｓｉ基板９０に複数の単位セル（画素）が形成されている。ＣＭＯＳイメージセンサの各単位セル（画素）では、マイクロレンズ９２の下にカラーフィルター９４が形成され、その下の配線層９６を通して、Ｓｉ基板９０のＰウェル９８中に形成されたフォトダイオード９９に集光する構造になっている。また、フォトダイオード９９によって発生した電荷を転送し、電圧に変換するためのトランジスタなど、幾つかの電界効果トランジスタが単位セルごとに半導体基板に形成され、配線層９６の配線と接続されている。
【０００４】
ＣＭＯＳイメージセンサは、画素ごとに増幅トランジスタを持つことで、光電変換された電気信号の読み出しによる電気ノイズの発生が抑えられるという特徴を持っている。また、ＬＳＩ製造プロセスの応用で大量生産が可能なため、高電圧アナログ回路を持つＣＣＤイメージセンサと比較して安価であり、素子が小さいことから消費電力も少なく、原理的にスミアやブルーミングが発生しないという長所がある。近年は、その特徴を活かし、携帯電話や高級デジタル一眼レフカメラに応用されている。
【０００５】
ＣＭＯＳイメージセンサの重要な開発課題の一つが高感度化であり、そのためには、微細画素化が有効な手段となっている。ＬＳＩ分野における配線技術を用いれば、１．５μｍピッチ以下の配線を作製することは可能であるものの、画素の大きさが１．５μｍより小さくなると、配線層を介してフォトダイオードに集光する際に生じる光の回折限界があるため、画素自体の微細化が困難になることが予想されている。
【０００６】
その問題を解決するため、裏面照射型ＣＭＯＳイメージセンサが近年提案されている。この方法を用いると、配線層を介して集光しないので、回折限界の問題を回避できるだけでなく、画素内部におけるフォトダイオードの領域を十分に取ることが可能となり、光の波長程度の大きさまで画素の微細化を進めることが可能となる。しかしながら、裏面照射型ＣＭＯＳイメージセンサが採用されたとしても、赤い光の波長である０．６μｍ以上に画素を小さくすることは困難である。
【０００７】
同一の画素数のままで、より高精細な画像を実現する技術として画像補正技術がある。これは、ソフト的あるいはハード的な手段により、画素毎の信号に対し連続補完、エッジ強調等の補正を行い、出力される画像を現実の対象物に近づける技術である。
【０００８】
非線形デバイスを用いてハード的に画像を補正する技術が特許文献１に開示されている。
【特許文献１】特開２００８−５４７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
もっとも、入力される信号をハード的に補正して出力する半導体装置の具体的構成は、従来必ずしも明確に示されていなかった。
【００１０】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、共鳴トンネル素子を用いて、入力される信号を補正して出力する半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の態様の半導体装置は、半導体層と、前記半導体層の一方の面に形成され、信号が入力される入力端子となる複数の第１の導電体と、前記半導体層の他方の面に、前記第１の導電体よりも多数かつ高密度に形成される第２の導電体と、前記第２の導電体と前記半導体層との界面の前記半導体層側に設けられる高濃度不純物領域と、前記他方の面上に形成される絶縁層と、前記絶縁層上に形成され、処理された前記信号を出力する出力端子となる複数の第３の導電体とを備えることを特徴とする。
【００１２】
ここで、第１の態様の半導体装置において、前記信号が画像信号であることが望ましい。
【００１３】
ここで、第１の態様の半導体装置において、前記画像信号がＤＶＤから読み込まれる画像信号であることが望ましい。
【００１４】
本発明の第２の態様の半導体装置は、半導体基板の一方の主面に形成された固体撮像素子と、前記半導体基板の他方の主面上の半導体層と、前記半導体基板を貫通して前記半導体層の一方の面に接続され、前記固体撮像素子からの画像信号が入力される入力端子となる複数の第１の導電体と、前記半導体層の他方の面に、前記第１の導電体よりも多数かつ高密度に形成される第２の導電体と、前記第２の導電体と前記半導体層との界面の前記半導体層側に設けられる高濃度不純物領域と、前記他方の面上に形成される絶縁層と、前記絶縁層上に形成され、処理された前記画像信号を出力する出力端子となる複数の第３の導電体とを備えることを特徴とする。
【００１５】
ここで、第２の態様の半導体装置において、前記固体撮像素子が、複数の光電変換素子と、前記光電変換素子で得られた信号を前記入力端子へ出力する出力電極と、前記光電変換素子と前記出力電極との間に接続され前記入力端子から前記光電変換素子へ流入する電流を制御するバッファー回路とを備えることが望ましい。
【００１６】
ここで、第１および第２の態様の半導体装置において、前記出力端子の数が、前記入力端子の数よりも多いことが望ましい。
【００１７】
ここで、第１および第２の態様の半導体装置において、前記第２の導電体間に、量子井戸が形成されていることが望ましい。
【００１８】
ここで、第１および第２の態様の半導体装置において、前記半導体層がＳｉ層であり、前記第２の導電体がシリサイドであることが望ましい。
【００１９】
ここで、第１および第２の態様の半導体装置において、前記高濃度不純物領域の濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【発明の効果】
【００２０】
本発明によれば、入力される信号を補正して出力する半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態の半導体装置について、図面を参照しつつ説明する。
【００２２】
（第１の実施の形態）
本実施の形態の半導体装置は、半導体層と、この半導体層の一方の面に形成され、信号が入力される入力端子となる複数の第１の導電体と、半導体層の他方の面に、第１の導電体よりも多数かつ高密度に形成される第２の導電体と、第２の導電体と半導体層との界面の半導体層側に設けられる高濃度不純物領域と、他方の面上に形成される絶縁層と、絶縁層上に形成され、処理された信号を出力する出力端子となる複数の第３の導電体とを備えている。そして、第２の導電体と半導体層との界面の半導体層側に、高濃度不純物領域が設けられることを特徴とする。
【００２３】
図１は、本実施の形態の半導体装置の断面図である。例えば、１×１０１５ａｔｏｍｓ／ｃｍ３程度の不純物濃度を有するｎ型Ｓｉ（シリコン）の半導体層１０の下面に、例えばＮｉやＡｌ等の金属で形成されるプラグ構造の入力端子１２ａ、１２ｂが形成されている。図１においては、入力端子１２ａ、１２ｂは、例えばＳｉの半導体基板１４中に、例えばシリコン酸化膜の絶縁層１６を介して、半導体層１０に対し電気的に導通するように設けられている。なお、ここでは、入力端子１２ａ、ｂの半導体層１０側に、ｎ型あるいはｐ型の拡散層を設けても構わない。
【００２４】
半導体層１０の上面には、入力端子１２ａ、１２ｂより多数かつ高密度に、ＮｉＳｉ（ニッケルモノシリサイド）粒子１８が形成されている。そして、これらのＮｉＳｉ粒子１８と半導体層１０との界面の半導体層１０側に、例えばＡｓの高濃度不純物領域２０が設けられている。ここで、高濃度とは、ＮｉＳｉ粒子１８間の中間付近の不純物濃度より界面付近の不純物濃度が高いことを意味するが、ショットキー障壁を効果的に低くするためには、高濃度不純物領域の濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上であることが望ましい。また、本実施の形態においては、ＮｉＳｉ粒子１８が形成される領域には、全面に１×１０１８ａｔｏｍｓ／ｃｍ３程度の低濃度不純物層２２が形成されている。この低濃度不純物層２２の存在は必ずしも必須の要素ではない。
【００２５】
また、半導体層１０の上面上には、例えば高誘電率絶縁膜２４が絶縁層として形成されている。さらに、この高誘電率絶縁膜２４上に例えばＮｉやＡｌ等の金属で形成される複数、例えば４つの出力端子２６ａ、２６ｂ、２６ｃ、２６ｄが、絶縁膜２８中に形成されている。
【００２６】
図２は、本実施の形態の半導体装置の作用を説明する概念図である。ここでは、入力信号が画像信号である場合を例に説明する。図中、線Ａは、撮像される対象の実際の階調強度分布である。線Ｂ〜線Ｄは、出力信号のとりうる強度分布である。線Ｂが、補正を行わない場合、線Ｃが単純に入力単位である１画素に対し、複数の出力電極を設ける場合、線Ｄが本実施の形態の出力信号の強度分布である。
【００２７】
入力側の電極よりも出力側の電極数を単純に増やした場合には、線Ｃが示すように画素間を連続補完するのみである。これに対し、本実施の形態によれば、線Ｄが示すように、エッジが強調され、実際の階調強度分布に、より近似した信号強度分布を得る処理を行うことが可能となる。
【００２８】
なお、図２の概念図では、図１のＮｉＳｉ粒子における信号強度分布を示している。このため、図２の線Ｄと同様の信号強度分布を出力端子で得るためには、ＮｉＳｉ粒子の数と、出力端子の数が同数である必要がある。もっとも、ＮｉＳｉ粒子の数より出力端子の数が少ない場合であっても、エッジ強調による補完効果を得ることができる。極端な場合、入力端子と出力端子が同数であっても、エッジ強調による補完効果を得ることができ、出力される画像を現実の対象物に近づけることが可能となる。
【００２９】
本実施の形態の半導体装置の作用について更に詳しく説明する。まず、半導体層上に分散されているＮｉＳｉ粒子に着目する。図３は、半導体層上に分散されるＮｉＳｉ粒子の上面図である。図３に示すように、本明細書中隣接するＮｉＳｉ粒子間に挟まれる領域をセルと称するものとする。すなわち、半導体層の中で、セル同士がＮｉＳｉ粒子を介してネットワークを形成していることになる。
【００３０】
図４はセル部分の拡大図である。図５および図６は、ＮｉＳｉ／Ｓｉ接合のバンド図である。図４に示すように、各セルはＮｉＳｉ層（第２の導電体）と、このＮｉＳｉ層とＳｉ層（半導体層）との界面のＳｉ層側に設けられる高濃度不純物領域と、これらの高濃度不純物領域で挟まれた半導体領域であるＳｉ領域で構成され、本実施の形態においては、このセルが後述するように共鳴トンネル素子となっている。ＮｉＳｉ／Ｓｉ接合は、一般には、ショットキー接合と呼ばれ、図５に示すようなバンド構造を有している。そして、図６に示すように、界面のＳｉ層側の不純物濃度が高くなる程、伝導体下端の曲がりが強くなり、ショットキー障壁高さが実効的に低くなることが知られている。
【００３１】
このため、セル内部には、二つのショットキー障壁にはさまれた量子井戸が形成されることになる。量子井戸中には、図４に示したように共鳴トンネル準位が形成され、電子を注入する側のＮｉＳｉ粒子のフェルミ準位が共鳴トンネル準位と一致する電圧がＮｉＳｉ粒子間に印加された時に、電子が非常に通り抜けやすい状態が実現される。よって、電圧の増加と伴に電流値も増大し、共鳴準位と一致する電圧において電流値が極大値（以下、ピーク電流）を取る。
【００３２】
さらに電圧を印加すると、共鳴トンネル準位からずれるため、電流値は急激に減少し、極小値（以下、バレー電流とよぶ）を取るが、さらに電圧を印加すると、注入される電子の量が増えてくるため電流値は再び上昇する。即ち、セルを構成するＮｉＳｉ粒子間に電圧を印加すると、図４のグラフに示すような非線形な電流電圧特性を示すことが期待される。但し、一般的には、共鳴トンネル準位の数は複数あり、複数のピーク電流／バレー電流の対が現れる。このように、図１に示した半導体装置の半導体層１０の上面では、非線形な電流電圧特性をもつ共鳴トンネル素子であるセルがネットワークを構成していることになる。
【００３３】
図１に示すように、入力端子１２ａから注入された電子は、ＮｉＳｉ粒子１８へトンネルで抜け、ＮｉＳｉ粒子１８間もまたトンネルしながらホッピング伝導を行い、もう一方の入力端子１２ｂから抜けていく。セルが直線（線形）の電流電圧特性を示す場合には、一定電流Ｉに対して出力側の電圧は単純に、右からＶ２、（Ｖ１＋２Ｖ２）／３、（２Ｖ１＋Ｖ２）／３、Ｖ１と電圧降下する。
【００３４】
図７は、セルが共鳴トンネル素子である場合の、電流電圧特性を示す図である。セルの電流電圧特性は、図７に示すような非線形の電流電圧特性を示し、半導体層１０に一定電流Ｉが流れたとしても、異なる二つの電圧  Ｖa  ＜＜  Ｖbが存在することになる。これにより、一定の電圧降下ではなく、急峻に変化することが可能となる。言い換えれば、電圧変化の小さい領域と電圧変化の大きい領域とが生じると考えられ、入力側の電極から画像の濃さに相当する電圧を入力した場合には、エッジ強調効果が期待される。
【００３５】
このような、共鳴トンネル素子の非線形な電流電圧特性によって、図２を用いて説明した本実施の形態の信号補完作用が実現される。よって、画素数が同一、すなわち、入力端子数が同一であっても画素サイズを実効的に小さくした場合と同等の画像を得ることが可能となる。
【００３６】
次に、図１に示す半導体装置の製造方法について、説明する。まず、図８に示すように、例えば、１×１０１５ａｔｏｍｓ／ｃｍ３程度の不純物濃度を有し、（１００）面を主面とするｎ型Ｓｉ基板１４上に、公知のプロセスにより、入力端子となるプラグ構造を形成するための開口部３０を形成する。
【００３７】
次に、図９に示すようにＳｉ基板１４上に、例えばＣＶＤ法により、例えば、Ｓｉ酸化膜３２を形成する。その後、図１０に示すように、Ｎｉ膜３４を例えばスパッタ法により堆積する。
【００３８】
次に、図１１に示すように、余剰のＮｉ膜３４とＳｉ酸化膜３２を、例えばＣＭＰ法により除去することで、プラグ構造を作成する。さらに、図１２に示すように、Ｓｉ基板１４上に、例えばエピタキシャル成長法により、１×１０１５ａｔｏｍｓ／ｃｍ３程度の不純物濃度を有するｎ型Ｓｉ膜３６を形成する。
【００３９】
次に、このｎ型Ｓｉ膜３６上にＮｉＳｉを形成する。図１３はシリサイドプロセスの一例を示すプロセスフロー図である。このような、シリサイドプロセスを適用することで、ＮｉＳｉを形成することが可能となる。
【００４０】
まず、ｎ型Ｓｉ膜３６上に、図１４に示したように、１０１８ａｔｏｍｓ／ｃｍ３のＡｓをイオン注入によりドープして、１０１８ａｔｏｍｓ／ｃｍ３程度の低濃度Ａｓ層３８を形成する。ここで、改めて低濃度Ａｓ層３８を形成するのは、Ａｓの雪かき効果を起こりやすくし、より高濃度のＡｓ領域を後に形成するためである。もともとＡｓがドープされたシリコン基板をそのまま用いることも可能である。次に、例えば、１０５０℃の温度で活性化アニール（スパイクアニール）を行う。
【００４１】
次に、図１５に示すように、リソグラフィーによりＳｉ酸化膜（ＳｉＯ２膜）４０を、例えば５０ｎｍ幅、５０ｎｍ間隔で形成する。そして、図１６に示すようにＮｉ膜４２をスパッタする。
【００４２】
次に、図１７に示すように、例えば、３５０℃３０ｓ、５００℃３０ｓのアニールを行う。その後、例えば、濃硫酸と過酸化水素水の混合液により、余剰Ｎｉの選択剥離を行う。この時、Ａｓの雪かき効果により、自然にＮｉＳｉ粒子１８の周りに高濃度Ａｓ領域２０が形成されている。一般に、高濃度Ａｓ領域２０の濃度は１０２０ａｔｏｍｓ／ｃｍ３程度になる。また、ＮｉＳｉ粒子１８は、ＳｉＯ２膜４０の下にも周りこんで形成される。
【００４３】
次に、図１８に示すように、フッ酸によりＳｉＯ２膜４０を選択剥離し、ＮｉＳｉ粒子１８が分散したＳｉ膜３６が完成する。また、Ｓｉ基板１４の下面側をＣＭＰで研磨し、入力端子１２ａ，ｂとなるプラグを露出させる。ここで、Ｓｉ膜３６上に、先に、リソグラフィーによりＳｉＯ２膜４０を５０ｎｍ幅、５０ｎｍ間隔で形成した後、斜め方向からＡｓのイオン注入を行えば、Ａｓ濃度１０１８ｃｍａｔｏｍｓ／ｃｍ３の領域を形成することができる。
【００４４】
そして、Ｎｉをスパッタした後シリサイド化を行うと、低濃度Ａｓ層は、Ａｓのイオン注入によりアモルファス化しているため、Ｎｉ粒子がよりＳｉＯ２膜４０下に多く回りこみ、ＮｉＳｉ粒子１８間距離を任意に狭めることが可能となる。
【００４５】
図１９は、このＡｓ斜め方向のイオン注入で形成可能なＮｉＳｉ粒子の上面図である。すなわち、拡散するＮｉ量（Ｎｉの膜厚）を調整することにより、図１９に示したように、ＮｉＳｉ粒子間隔１０ｎｍの構造を実現することが可能である。
【００４６】
図２０は、図１９のセル構造における伝導帯下端を、Ｐｏｉｓｓｏｎ方程式から計算した結果である。図２１は、図１９のセル構造におけるトンネル確率の計算結果である。ＮｉＳｉ粒子間のトンネル確率を自由電子モデルにより計算すると、図２１に示されるように複数の共鳴準位が現れることが示される。さらに、図２０に示したＮｉＳｉ粒子間の電流電圧特性を測定することにより、共鳴トンネル特性を確認することができる。
【００４７】
次に、図２２に示すように、高誘電率膜２４を例えばＣＶＤ法により堆積する。その後、図２３に示すように、例えば、ＣＶＤ法により、Ｓｉ酸化膜２８を堆積する。その後、公知のプロセス技術により、Ｓｉ酸化膜２８にコントクトホールを開口し、出力端子となる金属電極を形成することで、図１の半導体装置が形成される。
【００４８】
（第２の実施の形態）
本実施の形態の半導体装置は、半導体基板の一方の主面に形成された固体撮像素子と、半導体基板の他方の主面上の半導体層と、半導体基板を貫通して半導体層の一方の面に接続され、固体撮像素子からの画像信号が入力される入力端子となる複数の第１の導電体と、半導体層の他方の面に、第１の導電体よりも多数かつ高密度に形成される第２の導電体と、第２の導電体と半導体層との界面の半導体層側に設けられる高濃度不純物領域と、他方の面上に形成される絶縁層と、絶縁層上に形成され、処理された画像信号を出力する出力端子となる複数の第３の導電体とを備えている。
【００４９】
本実施の形態の半導体装置は、第１の実施の形態の半導体装置の入力端子に、固体撮像素子からの画像信号が入力される構成となっている。したがって、第１の実施の形態と重複する内容については、記載を省略する。
【００５０】
図２４は、本実施の形態の半導体装置の断面図である。例えばｎ型Ｓｉの半導体基板５０の一方の主面に、固体撮像素子として表面照射型のＣＭＯＳイメージセンサ５２が形成されている。ＣＭＯＳイメージセンサ５２は、半導体基板５０上の複数の単位セル（画素）が形成されている。ＣＭＯＳイメージセンサ５２の各単位セル（画素）では、マイクロレンズ９２の下にカラーフィルター９４が形成され、その下の配線層９６を通して、Ｓｉ基板５０のＰウェル９８中に形成された光電変換素子であるフォトダイオード９９に集光する構造になっている。また、フォトダイオード９９によって発生した電荷を転送し、電圧に変換するためのトランジスタなど、幾つかの電界効果トランジスタが単位セルごとに半導体基板５０に形成され、配線層９６の配線と接続されている。
【００５１】
半導体基板５０の他方の主面上には、たとえばｎ型Ｓｉの半導体層１０が形成されている。そして、半導体基板５０を貫通して半導体層１０の一方の面に接続され、ＣＭＯＳイメージセンサ５２の各画素からの画像信号が出力電極１００を通って入力される複数の入力端子１２ａ、１２ｂを有している。入力端子１２ａ、１２ｂは絶縁層１６により半導体層１０と電気的に絶縁されている。
【００５２】
半導体層１０の他方の面には、入力端子１２ａ、１２ｂより多数かつ高密度に、ＮｉＳｉ（ニッケルモノシリサイド）粒子１８が形成されている。そして、これらのＮｉＳｉ粒子１８と半導体層１０との界面の半導体層１０側に高濃度不純物領域２０が設けられている。また、本実施の形態においては、ＮｉＳｉ粒子１８が形成される領域には、全面に１×１０１８ａｔｏｍｓ／ｃｍ３程度の低濃度不純物層２２が形成されている。
【００５３】
また、半導体層１０の他方の面上には、高誘電率絶縁膜２４が絶縁層として形成されている。さらに、この高誘電率絶縁膜２４上に例えばＮｉやＡｌ等の金属で形成される複数、例えば５つの出力端子２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅが絶縁膜２８中に形成されている。
【００５４】
本実施の形態の半導体装置によれば、ＣＭＯＳイメージセンサ５２により取得された画像を取得する際、現状の画素数を維持したままでも、実効的に画素数を増やすと同様の効果を得ることが可能となる。また、ハード的に補正処理を行うので、高速にエッジ処理を行うことができる。
【００５５】
本実施の形態において、ＣＭＯＳイメージセンサ５２が、複数のフォトダイオード９９と、フォトダイオード９９で得られた信号を入力端子１２ａ、１２ｂへ出力する出力電極１００と、フォトダイオード９９と出力電極１００との間に接続され、入力端子１２ａ、１２ｂからフォトダイオード９９へ流入する電流を制御するバッファー回路とを備えることが望ましい。
【００５６】
図２５は、このようなバッファー回路を備えるＣＭＯＳイメージセンサの等価回路図の一例である。バッファー回路部分は、プラグ（図２４の入力端子１２ａ、ｂ）より電圧を取り出す際に、光電変換素子から取り出した電荷に影響を与えない構造になっている。図２６は、バッファー回路の一例である。破線で囲まれた部分は画素の外に作ることが可能であり、残りの部分は画素内部に作る必要がある。
【００５７】
なお、図２４の半導体装置は、入力端子１２ａ、１２ｂのプラグ構造とＣＭＯＳイメージセンサ５２とを有する半導体基板５０と、ＮｉＳｉ粒子１８と出力端子２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅとを有する半導体層１０とをそれぞれ別個に形成し、後に互いを貼り合わせることで製造が可能である。
【００５８】
（第３の実施の形態）
本実施の形態の半導体装置は、（１１１）面を主面とするＳｉ基板に、ＮｉＳｉ２粒子が形成されていること以外は第１の実施の形態と同様である。したがって、重複する内容については記載を省略する。
【００５９】
図２７は、本実施の形態の半導体装置の断面図である。第１の実施の形態のＮｉＳｉ粒子にかえて、ＮｉＳｉ２（ニッケルダイシリサイド）粒子６２が形成されている。また、半導体基板６０は、（１１１）面を主面とするＳｉ基板である。
【００６０】
本実施の形態によれば、ＮｉＳｉ２粒子は、Ｓｉ基板に対してエピタキシャル成長するため、矩形の粒子が形成され、粒子どうしが接触するなどの問題を回避することが容易になるだけでなく、良好な共鳴トンネル特性が期待される。
【００６１】
図２８は、本実施の形態の半導体装置のプロセスフローを示す図である。第１の実施の形態の図１５の工程から、図２８に示すように、７５０℃３０秒のシリサイド化を行うとＮｉＳｉ２粒子が形成される。
【００６２】
（第４の実施の形態）
本実施の形態の半導体装置は、ＰｔＳｉ粒子が形成されていること以外は第１の実施の形態と同様である。したがって、重複する内容については記載を省略する。
【００６３】
図２９は、本実施の形態の半導体装置の断面図である。第１の実施の形態のＮｉＳｉ粒子にかえて、ＰｔＳｉ粒子６６が形成されている。
【００６４】
本実施の形態によれば、ＰｔＳｉ／Ｓｉショットキー界面の障壁高さが電子に対して０．９ｅＶ程度の大きさであるので、Ｓｉ層における閉じ込め効果がＮｉＳｉの場合よりも強くなる。よって、ピーク電流/バレー電流の比が大きい良好な共鳴トンネル特性を期待することができる。
【００６５】
図３０は、本実施の形態の半導体装置のプロセスフローを示す図である。第１の実施の形態の図１５の工程から、図３１に示すように、４００℃３０秒のシリサイド化を行うとＰｔＳｉ粒子が形成される。さらに、薬液（７０℃以上の王水）により、余剰Ｐｔの選択剥離を行った後、フッ酸によりＳｉＯ２膜を選択剥離すると、ＰｔＳｉ粒子が分散したＳｉ膜が形成されることになる
【００６６】
（第５の実施の形態）
本実施の形態の半導体装置の製造方法は、シリサイド化プロセスにおいて、Ｎｉのスパッタの代わりに、Ｎｉ微粒子と分散剤（ポリアクリル酸）を有機溶媒（エチレングリコール）に溶かした液体を、スピナーによりＳｉ基板上に塗布する以外は、第１の実施の形態の製造方法と同様である。したがって、第１の実施の形態と重複する内容については、記載を省略する。
【００６７】
図３１は本実施の形態の製造工程を示す断面図である。また、図３２は本実施の形態の製造方法で製造される半導体装置の断面図である。Ｎｉ粒子６８の大きさは、１０ｎｍ程度の粒径である。その後、２００℃で真空引きをしながら、エチレングリコールを揮発させると、図３１に示したように、Ｓｉ基板３６上にＮｉ粒子６８を分散させることが可能である。
【００６８】
その後、３５０℃３０ｓ、及び、５００℃３０ｓのアニールを行い、ＮｉＳｉ粒子をＳｉ基板に分散させることが可能である。次に、薬液（濃硫酸と過酸化水素水の混合液）により、余剰Ｎｉ及び分散剤を除去し、図３２の半導体装置を製造することが可能である。
【００６９】
この方法により、ＮｉＳｉ粒子１８をＳｉ層に分散させると、ＮｉＳｉ粒子１８同士を非常に近接して作製することが可能となり、より高温での動作が可能となり、安定した共鳴トンネル特性を期待することができる。
【００７０】
（第６の実施の形態）
本実施の形態の半導体装置の製造方法は、（１１１）面を主面とするＳｉ基板に、ＮｉＳｉ２粒子が形成されていること以外は第５の実施の形態と同様である。したがって、重複する内容については記載を省略する。
【００７１】
図３３は本実施の形態の半導体装置の断面図である。本実施の形態の方法により、ＮｉＳｉ２粒子をＳｉ層に分散させると、ＮｉＳｉ２粒子同士を非常に近接して作製することが可能となるだけでなく、Ｓｉ（１１１）基板上にエピタキシャル成長するので、制御性の高い半導体装置を作製することが可能である。
【００７２】
（第７の実施の形態）
本実施の形態の半導体装置は、半導体基板の一方の主面に形成された固体撮像素子が、表面照射型にかえて裏面照射型のＣＭＯＳイメージセンサであること以外は、第２の実施の形態と同様である。したがって、重複する内容については記載を省略する。
【００７３】
図３４は、本実施の形態の半導体装置の断面図である。例えばｎ型Ｓｉの半導体基板５０の裏面側、すなわち配線層９６とは反対側の主面に、固体撮像素子として裏面照射型のＣＭＯＳイメージセンサ５２が形成されている。ＣＭＯＳイメージセンサ５２の各単位セル（画素）では、マイクロレンズ９２の下にカラーフィルター９４が形成され、その上のＳｉ基板５０を通して、Ｐウェル９８中に形成された光電変換素子であるフォトダイオード９９に集光する構造になっている。また、フォトダイオード９９によって発生した電荷を転送し、電圧に変換するためのトランジスタなど、幾つかの電界効果トランジスタが単位セルごとに半導体基板５０に形成され、配線層９６の配線と接続されている。
【００７４】
半導体基板５０の他方の主面上には、たとえばｎ型Ｓｉの半導体層１０が形成されている。そして、ＣＭＯＳイメージセンサ５２の各画素からの画像信号が配線層９６中の配線を通って入力される複数の入力端子１２ａ、１２ｂを有している。
【００７５】
本実施の形態によれば、裏面照射型のＣＭＯＳイメージセンサを用いるために、第２の実施の形態に比べ、画素の微細化が容易となる。
【００７６】
（第８の実施の形態）
本実施の形態の半導体装置は、入力信号がＤＶＤから読み込まれる画像信号であること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態の半導体装置と重複する内容については、記載を省略する。
【００７７】
図３５は、本実施の形態の半導体装置を含むシステムのブロック図である。本実施の形態の半導体装置７０は、ＤＶＤ読取装置７２で読み取られデジタル化された画像信号をアナログに変換するＤ／Ａコンバータ７４と、アナログ信号をエッジ補正する画像補正装置７６と、アナログの補正画像信号を再度、デジタルに変換してテレビ等の画像出力端末８０へ送出するＡ／Ｄコンバータ７８で構成されている。
【００７８】
本実施の形態によれば、ＤＶＤから読み取られた画像を、画素数を増やすことなく、高品質なＤＶＤ映像として画像出力端末に出力することが可能となる。なお、本実施の形態の半導体装置において、Ａ／Ｄかコンバータは必ずしも必須の構成要素ではない。
【００７９】
（第９の実施の形態）
本実施の形態の半導体装置は、ミラー（Ｄｅｆｏｒｍａｂｌｅ  Ｍｉｒｒｏｒ）を出力端子側にそなえること以外は第一の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【００８０】
図３６は、本実施の形態の半導体装置の断面図である。ＮｉＳｉ粒子１８上に高誘電体膜２４を介して、配線８４が出力端子として形成されている。さらに、この配線８４の上に、スペーサー８６で支えられるミラー（Ｄｅｆｏｒｍａｂｌｅ  Ｍｉｒｒｏｒ）８８を備えている。
【００８１】
本実施の形態の半導体装置によれば、入力端子１２ａ、ｂから入力した電圧分布に対して、連続補間、エッジ処理などが行われた電圧分布が上部の配線８４に生じる。さらに、ミラー８８と配線８４の間に生じた静電引力によって、配線８４の電圧に相当する歪みをミラー８８に生じさせることが可能となる。このＤｅｆｏｒｍａｂｌｅ  Ｍｉｒｒｏｒ素子は、入射光の波面を揃えるためにミラー８８を変形させることが容易となり、工業上重要である。
【００８２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００８３】
半導体基板、半導体層、半導体膜についてはＳｉを例に説明したが、その他の半導体、例えば、ＳｉＧｅ、Ｇｅあるいは化合物半導体にも本発明を適用することが可能である。またＳｉについては主にｎ型Ｓｉを例に説明したが、ｐ型Ｓｉを用いることも可能である。また、不純物については、Ａｓを例に説明したが、Ｐ、Ｂ、Ｍｇその他の不純物を適用することが可能である。また、導電体についても、あらゆる金属、金属半導体化合物を適用することが可能である。また、固体撮像素子については、ＣＭＯＳイメージセンサを例に説明したが、その他の固体撮像素子を適用することも可能である。また、光電変換素子については、フォトダイオードを例に説明したが、その他の光電変換素子を適用することも可能である。
【００８４】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【００８５】
【図１】第１の実施の形態の半導体装置の断面図。
【図２】第１の実施の形態の半導体装置の作用の説明図。
【図３】第１の実施の形態の半導体層上に分散されるＮｉＳｉ粒子の上面図。
【図４】第１の実施の形態のセル部分の拡大図。
【図５】ＮｉＳｉ／Ｓｉ接合のバンド図。
【図６】ＮｉＳｉ／Ｓｉ接合のバンド図。
【図７】第１の実施の形態のセルの電流電圧特性を示す図。
【図８】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図９】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１０】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１１】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１３】第１の実施の形態の半導体装置のプロセスフロー図。
【図１４】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１５】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１６】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１７】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１８】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１９】第１の実施の形態のＮｉＳｉ粒子の上面図。
【図２０】第１の実施の形態のセル構造における伝導帯下端の計算結果。
【図２１】第１の実施の形態のセル構造におけるトンネル確率の計算結果。
【図２２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図２３】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図２４】第２の実施の形態の半導体装置の断面図。
【図２５】第２の実施の形態の半導体装置の等価回路図。
【図２６】第２の実施の形態のバッファー回路の一例を示す図。
【図２７】第３の実施の形態の半導体装置の断面図。
【図２８】第３の実施の形態の半導体装置のプロセスフロー図。
【図２９】第４の実施の形態の半導体装置の断面図。
【図３０】第４の実施の形態の半導体装置のプロセスフロー図。
【図３１】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３２】第５の実施の形態の半導体装置の製造方法で製造される半導体装置の断面図。
【図３３】第６の実施の形態の半導体装置の断面図。
【図３４】第７の実施の形態の半導体装置の断面図。
【図３５】第８の形態の半導体装置を含むシステムのブロック図
【図３６】第９の実施の形態の半導体装置の断面図。
【図３７】一般的なＣＭＯＳイメージセンサの断面図。
【符号の説明】
【００８６】
１０      半導体層
１２ａ、ｂ      入力端子
１４      半導体基板
１６      絶縁層
１８      ＮｉＳｉ粒子
２０      高濃度不純物層
２２      低濃度不純物層
２４      高誘電率絶縁膜
２６ａ〜ｅ      出力端子
５２      ＣＭＯＳイメージセンサ
９９      フォトダイオード
１００      出力電極
【図１】
2010056438.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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