(57)【要約】【課題】  遅延時間が変更可能な不揮発性の遅延回路を提供する。【解決手段】  強誘電体キャパシタの一端は、バッファ回路に接続される。強誘電体キャパシタの他端には、第１スイッチ回路を介して第１電圧が供給され、あるいは第２スイッチ回路を介して第１電圧と反対の論理レベルに対応する第２電圧が供給される。リセット制御回路は、リセット期間にバッファ回路に信号を出力することで強誘電体キャパシタの一端に第１電圧を与えるとともに、第１スイッチ回路をオフし、第２スイッチ回路をオンする第１スイッチ制御信号を出力する。また、リセット制御回路は、通常動作期間に第１スイッチ回路をオンし、第２スイッチ回路をオフする第２スイッチ制御信号を出力する。リセット期間に設定された分極値は電源がオフしても保持されるため、遅延時間が変更可能な不揮発性の遅延回路を実現できる。【選択図】    図１
2010041229.tif 000002
【特許請求の範囲】
【請求項１】
信号を伝達するバッファ回路と、
前記バッファ回路の入力及び出力のいずれかに一端が接続された少なくとも１つの強誘電体キャパシタと、
前記強誘電体キャパシタの他端を、第１論理レベルに対応する第１電圧を有する第１電圧線に接続する第１スイッチ回路と、
前記強誘電体キャパシタの他端を、１論理レベルと反対の第２論理レベルに対応する第２電圧を有する第２電圧線に接続する第２スイッチ回路と、
前記強誘電体キャパシタの残留分極値を変更するリセット期間に、前記バッファ回路に信号を出力することで前記強誘電体キャパシタの一端に前記第１電圧を与えるとともに、前記第１スイッチ回路をオフし、前記第２スイッチ回路をオンする第１スイッチ制御信号を出力し、前記バッファ回路に信号が供給される通常動作期間に、前記第１スイッチ回路をオンし、前記第２スイッチ回路をオフする第２スイッチ制御信号を出力するリセット制御回路とを備えていることを特徴とする遅延回路。
【請求項２】
請求項１記載の遅延回路において、
前記リセット制御回路は、前記リセット期間に、遅延設定信号が第１遅延時間を示すときに、前記強誘電体キャパシタの一端に前記第１電圧を与えるとともに、前記第１スイッチ制御信号を出力し、前記遅延設定信号が第２遅延時間を示すときに、前記強誘電体キャパシタの一端に前記第２電圧を与えるとともに、前記第２スイッチ制御信号を出力することを特徴とする遅延回路。
【請求項３】
請求項１または請求項２記載の遅延回路において、
前記バッファ回路は、インバータを含み、
前記強誘電体キャパシタの前記一端は、前記インバータの入力に接続され、
前記強誘電体キャパシタの前記他端は、前記第２スイッチ回路を介して前記インバータの出力に接続されていることを特徴とする遅延回路。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の遅延回路において、
前記バッファ回路の入力及び出力のいずれかと前記強誘電体キャパシタの一端との間に配置された第３スイッチ回路を備え、
前記リセット制御回路は、前記遅延設定信号が第３遅延時間を示すときに、前記第３スイッチ回路をオフする第３スイッチ制御信号を出力することを特徴とする遅延回路。
【請求項５】
請求項１ないし請求項３のいずれか１項記載の遅延回路において、
複数の前記強誘電キャパシタを備え、
前記第１スイッチ回路は、前記各強誘電体キャパシタの他端を、前記第１電圧線にそれぞれ接続する複数の第１スイッチを有し、
前記第２スイッチ回路は、前記各強誘電体キャパシタの他端を、前記第２電圧線にそれぞれ接続する複数の第２スイッチを有し、
前記リセット制御回路は、前記遅延設定信号が示す遅延時間に応じて、前記第１スイッチをそれぞれオンまたはオフする複数の前記第１スイッチ制御信号と、前記第２スイッチをそれぞれオンまたはオフする複数の第２スイッチ制御信号とを出力することを特徴とする遅延回路。
【請求項６】
請求項１ないし請求項５のいずれか１項記載の遅延回路の少なくとも１つを備えていることを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
複数の前記遅延回路を縦続接続した遅延部を備えていることを特徴とする半導体集積回路。
【請求項８】
請求項６または請求項７記載の半導体集積回路において、
強誘電体キャパシタを有し、残留分極値に応じてデータを記憶するメモリセルと、
前記メモリセルをアクセスするための複数のタイミング信号を順次に生成するタイミング制御回路とを備え、
前記遅延回路は、前記タイミング制御回路内に配置され、先に生成される前記タイミング信号を受け、後に生成される前記タイミング信号を出力することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路およびこの遅延回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
遅延回路は、半導体集積回路の内部信号のタイミングを調整するためなどに使われる。例えば、内部信号のタイミングを最適に調整するために、メモリセル内の強誘電体キャパシタと同じキャパシタを遅延回路に設ける手法が提案されている（例えば、特許文献１参照）。この手法では、遅延回路内のキャパシタの特性は、メモリセルキャパシタの特性に合わせてシフトする。すなわち、遅延回路の遅延時間は、メモリセルの特性に応じて変化する。また、例えば、強誘電体キャパシタの一端の電圧が変化してから強誘電体キャパシタの他端の電圧が変化するまでの時間を利用した遅延回路が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平９−２５９５９０号公報
【特許文献２】特開２００５−１５９６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した手法では、遅延回路の遅延時間は固定である。すなわち、強誘電体キャパシタを用い遅延時間を変更できる遅延回路は提案されていない。特に、電源を遮断した後も設定した遅延時間を保持する不揮発性の遅延回路は提案されていない。
【０００４】
本発明の目的は、遅延時間が変更可能な不揮発性の遅延回路を提供することである。
【課題を解決するための手段】
【０００５】
遅延回路は、信号を伝達するバッファ回路と、バッファ回路の入力及び出力のいずれかに一端が接続された少なくとも１つの強誘電体キャパシタとを有している。第１スイッチ回路は、強誘電体キャパシタの他端を、第１論理レベルに対応する第１電圧を有する第１電圧線に接続する。第２スイッチ回路は、強誘電体キャパシタの他端を、第１論理レベルと反対の第２論理レベルに対応する第２電圧を有する第２電圧線に接続する。リセット制御回路は、強誘電体キャパシタの残留分極値を変更するリセット期間に、バッファ回路に信号を出力することで強誘電体キャパシタの一端に第１電圧を与えるとともに、第１スイッチ回路をオフし、第２スイッチ回路をオンする第１スイッチ制御信号を出力する。また、リセット制御回路は、バッファ回路に信号が供給される通常動作期間に、第１スイッチ回路をオンし、第２スイッチ回路をオフする第２スイッチ制御信号を出力する。
【発明の効果】
【０００６】
強誘電体キャパシタの分極状態をリセット期間に反転することで、強誘電体キャパシタの容量値を変更できる。これにより、リセット期間後の通常動作期間において、遅延回路の遅延時間を変更できる。遅延回路の電源がリセット期間後にオフされても、分極状態は保持される。このため、電源が再びオンされた後の通常動作期間において、遅延回路の遅延時間を電源がオフされる前と同じ時間にできる。この結果、強誘電体キャパシタを用いて遅延時間が変更可能な不揮発性の遅延回路を実現できる。
【発明を実施するための最良の形態】
【０００７】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００８】
図１は、一実施形態における遅延回路ＤＬＹを示している。遅延回路ＤＬＹは、バッファ回路ＢＵＦ、強誘電体キャパシタＦＣ１、スイッチ回路ＳＷ１、ＳＷ２およびリセット制御回路ＲＳＴＣＮＴを有している。バッファ回路ＢＵＦは、例えば、直列に接続された４つのＣＭＯＳインバータを有する。バッファ回路ＢＵＦは、リセット制御回路ＲＳＴＣＮＴを介して入力信号ＩＮを受け、出力信号ＯＵＴを出力する。
【０００９】
強誘電体キャパシタＦＣ１の一端ＮＤ２は、バッファ回路ＢＵＦの２段目のインバータの入力に接続されている。強誘電体キャパシタＦＣ１の他端は、スイッチ回路ＳＷ１を介して電源線ＶＤＤに接続されている。また、強誘電体キャパシタＦＣ１の他端ＮＤ１は、スイッチ回路ＳＷ２を介して２段目のインバータの出力に接続されている。スイッチ回路ＳＷ１、ＳＷ２は、それぞれｎＭＯＳトランジスタＮＭ１、ＮＭ２である。ｎＭＯＳトランジスタＮＭ１のゲートは、リセット制御回路ＲＳＴＣＮＴからの制御信号Ａ１を受ける。ｎＭＯＳトランジスタＮＭ２のゲートは、リセット制御回路ＲＳＴＣＮＴからの制御信号Ａ２を受ける。
【００１０】
リセット制御回路ＲＳＴＣＮＴは、リセット信号ＲＳＴを受けたときに、遅延設定信号ＬＯＮＧの論理レベルに応じて制御信号Ａ１、Ａ２、Ａ３を生成する。リセット制御回路ＲＳＴＣＮＴは、入力信号ＩＮまたは制御信号Ａ３をバッファ回路ＢＵＦに出力するためのＯＲ回路を有している。リセット制御回路ＲＳＴＣＮＴは、図３および図４に示す通常動作期間ＯＰＥＰに、制御信号Ａ１、Ａ２、Ａ３を低レベルに保持する。遅延回路ＤＬＹは、図３および図４に示すように、リセット信号ＲＳＴを受けてから所定の期間リセット期間ＲＳＴＰになる。通常動作期間ＯＰＥＰは、リセット期間ＲＳＴＰを除く期間である。
【００１１】
図２は、図１に示した強誘電体キャパシタＦＣ１のヒステリシスループを示している。横軸は、強誘電体キャパシタに印加される電圧Ｖを示し、縦軸は、強誘電体キャパシタの誘電分極値Ｐを示している。電圧Ｖは、図１のノードＮＤ２の電圧ＶＮＤ２に対するノードＮＤ１の電圧ＶＮＤ１の差である。縦軸上の黒い丸印は、強誘電体キャパシタに電圧が印加されないときの残留分極値を示している。残留分極値は、電源をオフしても失われずに残る。
【００１２】
強誘電体キャパシタＦＣ１の残留分極値は、両端に直前にかけた電圧によって、図中の点Ａまたは点Ｂに保持される。残留分極値が点Ｂにあるとき、図１に示したノードＮＤ１を高レベル（電源電圧ＶＤＤ）に保持した状態で、ノードＮＤ２を高レベルから一時的に低レベル（接地電圧ＶＳＳ）に変化する。このとき、電圧ＶＮＤ１が相対的に電圧ＶＮＤ２より高くなるため、残留分極値は点Ｃを経由して点Ｂに戻る。すなわち、強誘電体キャパシタＦＣ１に記憶されていた情報は失われない。一方、残留分極値が点Ａにあるとき、ノードＮＤ１を高レベルに保持した状態で、ノードＮＤ２を高レベルから一時的に低レベルに変化する。このとき、残留分極値は点Ｃを経由し点Ｂに移動する。すなわち、強誘電体キャパシタＦＣ１に記憶されていた情報は失われる。強誘電体キャパシタＦＣ１の残留分極値を点Ｂから点Ａに移動するためには、ノードＮＤ２を高レベルに保持した状態で、ノードＮＤ１を高レベルから一時的に低レベルに変化する。このとき、電圧ＶＮＤ１が相対的に電圧ＶＮＤ２より低くなるため、強誘電体キャパシタＦＣ１の分極値は、点Ｄを経由し点Ａまで移動する。
【００１３】
強誘電体キャパシタＦＣ１の容量値は、電圧Ｖの変化量に対する分極値の変化量で表される。すなわち、容量値は、ヒステリシスループの平均的な傾きで示される。したがって、強誘電体キャパシタＦＣ１の容量値は、残留分極値が点Ａにあるときのほうが、点Ｂにあるときより大きい。図１に示した遅延回路ＤＬＹでは、強誘電体キャパシタＦＣ１の残留分極値が点Ａにあるときに負荷容量が増えるため、遅延時間は長くなる。残留分極値が点Ｂにあるときに負荷容量が減るため、遅延時間は短くなる。
【００１４】
図３は、図１に示した遅延回路ＤＬＹの動作の例を示している。リセット制御回路ＲＳＴＣＮＴは、リセット信号ＲＳＴの高レベルパルスを受けてから所定の期間をリセット期間ＲＳＴＰに設定する。例えば、リセット期間ＲＳＴＰの長さは、１０ｎｓである。リセット期間ＲＳＴＰ中、入力端子ＩＮにパルス信号が供給されることは禁止され、入力端子ＩＮは低レベルに保持される（図３（ａ））。リセット信号ＲＳＴとともに供給される遅延設定信号ＬＯＮＧは高レベルである（図３（ｂ））。このため、この例では、リセット期間ＲＳＴＰにより遅延時間は長く設定される。
【００１５】
初期状態では、制御信号Ａ１は高レベルに設定され、制御信号Ａ２、Ａ３は低レベルに設定される（図３（ｃ））。このため、スイッチ回路ＳＷ１はオンし、スイッチ回路ＳＷ２はオフし、ノードＮＤ１は高レベル（＝ＶＤＤ）に保持される。低レベルの入力信号ＩＮおよび制御信号Ａ３により、ノードＮＤ２は高レベルに保持される。
【００１６】
リセット制御回路ＲＳＴＣＮＴは、制御信号Ａ１を低レベルに変化した後、制御信号Ａ２を高レベルに変化する（図３（ｄ））。これにより、スイッチ回路ＳＷ１はオフし、スイッチ回路ＳＷ２はオンする。バッファ回路ＢＵＦの２段目のインバータから出力される低レベルがノードＮＤ１に伝達される（図３（ｅ））。ノードＮＤ１、ＮＤ２の低レベル、高レベルにより、強誘電体キャパシタＦＣ１の分極値は、図２に示した点Ｄに移動する。強誘電体キャパシタＦＣ１の他端を、強誘電体キャパシタＦＣ１の一端が入力に接続される２段目のインバータの出力に、スイッチ回路ＳＷ２を介して接続することで、強誘電体キャパシタＦＣ１の両端に、容易に逆レベルの電圧を印加できる。
【００１７】
この後、リセット制御回路ＲＳＴＣＮＴは、制御信号Ａ２を低レベルに変化した後、制御信号Ａ１を高レベルに変化する（図３（ｆ））。これにより、スイッチ回路ＳＷ２はオフし、スイッチ回路ＳＷ１はオンする。制御信号Ａ１の高レベルによりスイッチ回路ＳＷ１がオンし、ノードＮＤ１は高レベルにされ、初期状態に戻る。このとき、強誘電体キャパシタＦＣ１の残留分極値は、点Ａに設定される。すなわち、遅延回路ＤＬＹの遅延時間は長くなる。
【００１８】
リセット期間ＲＳＴＰに設定された遅延回路ＤＬＹの遅延時間は、強誘電体キャパシタＦＣ１に残留分極値として記憶される。このため、リセット期間ＲＳＴＰ後に遅延回路ＤＬＹに供給される電源をオフしても、遅延時間の設定値は保持される。このため、遅延回路ＤＬＹの電源が再びオンされた後の通常動作期間ＯＰＥＰにおいて、遅延回路ＤＬＹの遅延時間は電源がオフされる前と同じである。すなわち、強誘電体キャパシタを用いて遅延時間が変更可能な不揮発性の遅延回路を実現できる。
【００１９】
リセット期間ＲＳＴＰ後の通常動作期間ＯＰＥＰでは、リセット制御回路ＲＳＴＣＮＴは、上記初期状態を保持する。高レベルの入力信号ＩＮが遅延回路ＤＬＹの外部から供給される（図３（ｇ））。強誘電体キャパシタＦＣ１の容量値が大きいため、ノードＮＤ２が低レベルに変化するために時間が掛かる。入力信号ＩＮの立ち上がりエッジから出力信号ＯＵＴの立ち上がりエッジまでの時間、すなわち、遅延回路ＤＬＹの遅延時間はＴ２である（図３（ｈ））。
【００２０】
なお、入力信号ＩＮに応じてノードＮＤ２が低レベルに変化したとき、ノードＮＤ１は高レベルを保持している（図３（ｉ））。このため、強誘電体キャパシタＦＣ１の残留分極値は、図２の点Ｃを経由して点Ｂに移動し、遅延回路ＤＬＹの遅延時間は短くなる。したがって、遅延回路ＤＬＹを長い遅延時間で動作するとき、上述したリセット期間ＲＳＴＰが必要である。
【００２１】
図４は、図１に示した遅延回路ＤＬＹの動作の別の例を示している。図３と同じ動作については詳細な説明は省略する。この例では、リセット信号ＲＳＴとともに供給される遅延設定信号ＬＯＮＧは低レベルである（図４（ａ））。低レベルの遅延設定信号ＬＯＮＧにより、遅延時間は長く設定される。
【００２２】
初期状態は、図３と同じである。リセット制御回路ＲＳＴＣＮＴは、制御信号Ａ１、Ａ２のレベルを保持したまま、制御信号Ａ３を所定の期間高レベルに設定する（図４（ｂ））。これにより、ノードＮＤ２が低レベルに変化する（図４（ｃ））。ノードＮＤ１、ＮＤ２の高レベル、低レベルにより、強誘電体キャパシタＦＣ１の残留分極値は、点Ｃに設定される。制御信号Ａ３の低レベルへの変化により、ノードＮＤ２は再び高レベルに設定され、初期状態に戻る（図４（ｄ））。このとき、強誘電体キャパシタＦＣ１の残留分極値は、点Ｂに設定される。すなわち、遅延回路ＤＬＹの遅延時間は短くなる。
【００２３】
図４においても、図３と同様に、リセット期間ＲＳＴＰに設定された遅延回路ＤＬＹの遅延時間は、強誘電体キャパシタＦＣ１に残留分極値として記憶される。このため、リセット期間ＲＳＴＰ後に強誘電体メモリＦＭに供給される電源をオフしても、遅延時間の設定値は保持される。
【００２４】
通常動作期間ＯＰＥＰでは、リセット制御回路ＲＳＴＣＮＴは、初期状態を保持する。この後、図３と同様に、高レベルの入力信号ＩＮが遅延回路ＤＬＹの外部から供給される（図４（ｅ））。強誘電体キャパシタＦＣ１容量値が小さいため、ノードＮＤ２が低レベルに変化するために時間は、図３に比べて短い。遅延回路ＤＬＹの遅延時間は、図３より短いＴ２である（図４（ｆ））。
【００２５】
なお、遅延時間が短く設定されているとき、強誘電体キャパシタＦＣ１の残留分極値は、入力信号ＩＮの高レベルパルスを何回受けても反転せず、点Ｂに維持される。このため、遅延回路ＤＬＹの遅延時間は短いままである。換言すれば、初期状態において、入力信号ＩＮの高レベルパルスが遅延回路ＤＬＹに１回供給されると、遅延回路ＤＬＹの遅延時間は短くなる。したがって、遅延時間を短く設定するためのリセット期間ＲＳＴＰの代わりに、入力信号ＩＮの高レベルパルスを遅延回路ＤＬＹに供給してもよい。すなわち、遅延時間を短く設定するためのリセット期間ＲＳＴＰを不要にできる。
【００２６】
図５は、図１に示した遅延回路ＤＬＹが搭載される半導体集積回路の例を示している。例えば、半導体集積回路は、強誘電体メモリＦＭである。強誘電体メモリＦＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。強誘電体メモリＦＭは、アドレスバッファＡＤＢ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、コマンドバッファＣＭＤＢ、タイミング制御回路ＴＣＮＴ、プレートドライバＰＤ、ワードドライバＷＤ、メモリセルアレイＡＲＹ、センスアンプ部ＳＡおよびデータ入出力バッファＩＯＢを有している。
【００２７】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受け、受けた信号をワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ワードデコーダＷＤＥＣは、アドレス信号ＡＤの上位ビット（ロウアドレスＲＡＤ）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤおよびプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレスＣＡＤ）をデコードしてコラムデコード信号を生成し、生成した信号をデータ入出力バッファＩＯＢ等に出力する。
【００２８】
コマンドバッファＣＭＤＢは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号をコマンド端子を介して受信し、受信した信号を解読し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺをタイミング制御回路ＴＣＮＴに出力する。また、コマンドバッファＣＭＤＢは、リセットコマンドＲＳＴをコマンド端子で受けたとき、リセット信号ＲＳＴをタイミング制御回路ＴＣＮＴの遅延回路ＤＬＹに出力する。
【００２９】
タイミング制御回路ＴＣＮＴは、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを受け、プレートドライバＰＤ、ワードドライバＷＤ、データ入出力バッファＩＯＢおよびセンスアンプ部ＳＡ等を動作させるタイミング信号を出力する。この際、タイミング信号は、遅延回路ＤＬＹの遅延時間に応じて生成される。タイミング制御回路ＴＣＮＴは、リセット信号ＲＳＴに同期して、データ信号Ｉ／Ｏの１ビットを遅延設定信号ＬＯＮＧとして受ける。複数の遅延回路ＤＬＹがタイミング制御回路ＴＣＮＴ内に形成されるとき、データ信号Ｉ／Ｏの複数ビットを用いて遅延回路毎に遅延設定信号ＬＯＮＧが供給される。なお、リセット信号ＲＳＴおよび遅延設定信号ＬＯＮＧは、専用の端子を介して強誘電体メモリＦＭに供給されてもよい。
【００３０】
プレートドライバＰＤは、タイミング制御回路ＴＣＮＴからのタイミング信号およびワードデコーダＷＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間低レベルから高レベルに変化する。ワードドライバＷＤは、タイミング制御回路ＴＣＮＴからのタイミング信号およびワードデコーダＷＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬを選択する。選択されたワード線ＷＬは、所定の期間低レベルから高レベルに変化する。
【００３１】
メモリセルアレイＡＲＹは、例えば、マトリックス状に配置された１Ｔ１ＣタイプのメモリセルＭＣを有している。メモリセルＭＣは、トランスファトランジスタＴ１（ｎＭＯＳトランジスタ）およびデータの論理を記憶する強誘電体キャパシタＦ１を有している。図の横方向に配列されるメモリセルＭＣは、共通のワード線ＷＬおよび共通のプレート線ＰＬに接続されている。図の縦方向に配列されるメモリセルＭＣは、共通のビット線ＢＬに接続されている。
【００３２】
センスアンプ部ＳＡは、各ビット線ＢＬに接続されたセンスアンプを有している。センスアンプは、ビット線ＢＬの電圧と参照電圧の差を差動増幅し、メモリセルＭＣに記憶されているデータの論理値を読み出す。センスアンプは、書き込み動作時に、書き込みデータの論理に応じてビット線ＢＬの電圧レベルを設定する機能を有している。
【００３３】
データ入出力バッファＩＯＢは、センスアンプ部ＳＡから読み出される複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットである。
【００３４】
図６は、図５に示したタイミング制御回路ＴＣＮＴの例を示している。タイミング制御回路ＴＣＮＴは、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺに応答して、タイミング信号Ｔ１、Ｔ２、Ｔ３、...を順次に出力する直列に接続された複数の遅延部ＤＬＹ１、ＤＬＹ２、ＤＬＹ３、...を有している。図５に示した遅延回路ＤＬＹは、遅延部ＤＬＹ１−６の少なくともいずれかに搭載される。複数の遅延回路ＤＬＹが遅延部ＤＬＹ１−６の少なくともいずれかに搭載されるとき、遅延回路ＤＬＹ毎に遅延設定信号ＬＯＮＧが供給される。このとき、複数の遅延回路ＤＬＹは、縦続接続されて１つの遅延部（例えば、ＤＬＹ１）内に配置されてもよい。あるいは、複数の遅延回路は、複数の遅延部（例えば、ＤＬＹ１−２）内にそれぞれ配置されてもよい。
【００３５】
例えば、タイミング信号Ｔ１は、ワード線ＷＬの活性化タイミングを決める。タイミング信号Ｔ２は、プレート線ＰＬの活性化タイミングを決める。タイミング信号Ｔ３は、プレート線ＰＬの非活性化タイミングを決める。タイミング信号Ｔ４は、書き込み動作時または読み出し動作時のデータの再書き込み動作におけるデータのビット線ＢＬへの供給タイミングを決める。タイミング信号Ｔ５はデータのビット線ＢＬへの供給終了タイミングを決める。タイミング信号Ｔ６は、ワード線ＷＬの非活性化タイミングを決める。
【００３６】
タイミング制御回路ＴＣＮＴ内に図１に示した遅延回路ＤＬＹを形成することで、強誘電体メモリＦＭの読み出し動作タイミングまたは書き込み動作タイミングを外部制御により変更できる。特に、タイミング制御回路ＴＣＮＴ内に複数の遅延回路ＤＬＹを配置することで、読み出し動作タイミングまたは書き込み動作タイミングを詳細に設定できる。遅延回路ＤＬＹの遅延時間は、不揮発で記憶されるため、リセット期間ＲＳＴＰ後に強誘電体メモリＦＭに供給される電源をオフしても、遅延時間の設定値は保持される。
【００３７】
以上、この実施形態では、強誘電体キャパシタＦＣ１の残留分極値をリセット期間ＲＳＴＰに反転することで、強誘電体キャパシタＦＣ１の容量値を変更でき、遅延回路ＤＬＹの遅延時間を変更できる。さらに、遅延回路ＤＬＹの遅延時間の設定は、電源がリセット期間後にオフされても保持される。この結果、強誘電体キャパシタＦＣ１を用いて遅延時間が変更可能な不揮発性の遅延回路ＤＬＹを実現できる。
【００３８】
遅延回路ＤＬＹの遅延時間は、強誘電体キャパシタＦＣ１の残留分極値の切り換えにより変更できる。このため、例えば、遅延時間が互いに異なる複数のインバータ列を有する可変遅延回路は不要である。したがって、遅延回路の面積を小さくできる。
【００３９】
メモリセルＭＣに強誘電体キャパシタＦ１を有する強誘電体メモリＦＭに、遅延回路ＤＬＹを搭載することで、遅延回路ＤＬＹを搭載するために、半導体製造プロセスが複雑になることを防止できる。すなわち、強誘電体メモリＦＭの製造プロセスを変更することなく、遅延回路ＤＬＹを強誘電体メモリＦＭに搭載できる。
【００４０】
図７は、別の実施形態における遅延回路ＤＬＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。遅延回路ＤＬＹは、バッファ回路ＢＵＦ、強誘電体キャパシタＦＣ２、スイッチ回路ＳＷ３、ＳＷ４およびリセット制御回路ＲＳＴＣＮＴを有している。バッファ回路ＢＵＦは、図１と同じ回路である。例えば、遅延回路ＤＬＹは、図５に示した強誘電体メモリＦＭに搭載される。
【００４１】
強誘電体キャパシタＦＣ２の一端ＮＤ３は、バッファ回路ＢＵＦの３段目のインバータの入力に接続されている。強誘電体キャパシタＦＣ２の他端ＮＤ４は、スイッチ回路ＳＷ３を介して接地線ＶＳＳに接続されている。また、強誘電体キャパシタＦＣ２の他端ＮＤ４は、スイッチ回路ＳＷ４を介して３段目のインバータの出力に接続されている。スイッチ回路ＳＷ３、ＳＷ４は、それぞれｎＭＯＳトランジスタＮＭ３、ＮＭ４である。ｎＭＯＳトランジスタＮＭ３のゲートは、リセット制御回路ＲＳＴＣＮＴからの制御信号Ｂ１を受ける。ｎＭＯＳトランジスタＮＭ４のゲートは、リセット制御回路ＲＳＴＣＮＴからの制御信号Ｂ２を受ける。
【００４２】
リセット制御回路ＲＳＴＣＮＴは、リセット信号ＲＳＴを受けたときに、遅延設定信号ＬＯＮＧの論理レベルに応じて制御信号Ｂ１、Ｂ２、Ｂ３を生成する。リセット制御回路ＲＳＴＣＮＴは、入力信号ＩＮまたは制御信号Ｂ３をバッファ回路ＢＵＦに出力するためのＯＲ回路を有している。遅延回路ＤＬＹは、図８および図９に示すように、リセット信号ＲＳＴを受けてから所定の期間リセット期間ＲＳＴＰになる。リセット制御回路ＲＳＴＣＮＴは、図８および図９に示す通常動作期間ＯＰＥＰに、制御信号Ｂ１、Ｂ２、Ｂ３を低レベルに保持する。通常動作期間ＯＰＥＰは、リセット期間ＲＳＴＰを除く期間である。
【００４３】
図８は、図７に示した遅延回路ＤＬＹの動作の例を示している。図３と同じ動作については詳細な説明は省略する。制御信号Ｂ１−Ｂ３の波形は、図３の制御信号Ａ１−Ａ３の波形と同じである。リセット信号ＲＳＴとともに供給される遅延設定信号ＬＯＮＧは高レベルである（図８（ａ））。このため、リセット期間ＲＳＴＰにより遅延時間は長く設定される。
【００４４】
制御信号Ｂ１の低レベルへの変化により、スイッチ回路ＳＷ３はオフする（図８（ｂ））。制御信号Ｂ２の高レベルへの変化により、スイッチ回路ＳＷ４はオンし、バッファ回路ＢＵＦの３段目のインバータから出力される高レベルがノードＮＤ４に伝達される（図８（ｃ））。ノードＮＤ３、ＮＤ４の低レベル、高レベルにより、強誘電体キャパシタＦＣ１の分極値は、図２に示した点Ｄに移動する。
【００４５】
この後、制御信号Ｂ２の低レベルへの変化および制御信号Ｂ１の高レベルへの変化により、スイッチ回路ＳＷ４はオフし、スイッチ回路ＳＷ３はオンする。したがって、ノードＮＤ４は低レベルにされ、初期状態に戻る（図８（ｄ））。このとき、強誘電体キャパシタＦＣ１の残留分極値は、点Ａに設定される。すなわち、遅延回路ＤＬＹの遅延時間は長くなる。図３と同様に、リセット期間ＲＳＴＰに設定された遅延回路ＤＬＹの遅延時間は、強誘電体キャパシタＦＣ１に残留分極値として記憶される。このため、リセット期間ＲＳＴＰ後に遅延回路ＤＬＹに供給される電源をオフしても、遅延時間の設定値は保持される。
【００４６】
リセット期間ＲＳＴＰ後の通常動作期間ＯＰＥＰでは、図３と同様に、高レベルの入力信号ＩＮが遅延回路ＤＬＹの外部から供給される（図８（ｅ））。そして、入力信号ＩＮの立ち上がりエッジから遅延時間Ｔ２後に出力信号ＯＵＴが高レベルに変化する（図８（ｆ））。
【００４７】
なお、入力信号ＩＮに応じてノードＮＤ３が高レベルに変化したとき、ノードＮＤ４は低レベルを保持している（図８（ｇ））。このため、強誘電体キャパシタＦＣ１の残留分極値は、図２の点Ｂに移動し、遅延回路ＤＬＹの遅延時間は短くなる。したがって、遅延回路ＤＬＹを長い遅延時間で動作するとき、上述したリセット期間ＲＳＴＰが必要である。
【００４８】
図９は、図７に示した遅延回路ＤＬＹの動作の別の例を示している。図３と同じ動作については詳細な説明は省略する。制御信号Ｂ１−Ｂ３の波形は、図４の制御信号Ａ１−Ａ３の波形と同じである。リセット信号ＲＳＴとともに供給される遅延設定信号ＬＯＮＧは低レベルである（図９（ａ））。このため、リセット期間ＲＳＴＰにより遅延時間は、図８より短く設定される。
【００４９】
制御信号Ｂ３の高レベルへの変化により、ノードＮＤ３が高レベルに変化する（図９（ｂ））。ノードＮＤ３、ＮＤ４の高レベル、低レベルにより、強誘電体キャパシタＦＣ１の残留分極値は、点Ｃに設定される。この後、制御信号Ｂ３の低レベルへの変化により、ノードＮＤ３は低レベルにされる（図９（ｃ））。このとき、強誘電体キャパシタＦＣ１の残留分極値は、点Ｂに設定される。すなわち、遅延回路ＤＬＹの遅延時間は短くなる。図９においても、図３と同様に、リセット期間ＲＳＴＰに設定された遅延回路ＤＬＹの遅延時間は、強誘電体キャパシタＦＣ１に残留分極値として記憶される。このため、リセット期間ＲＳＴＰ後に強誘電体メモリＦＭに供給される電源をオフしても、遅延時間の設定値は保持される。
【００５０】
リセット期間ＲＳＴＰ後の通常動作期間ＯＰＥＰでは、図４と同様に、高レベルの入力信号ＩＮが遅延回路ＤＬＹの外部から供給される（図９（ｄ））。そして、入力信号ＩＮの立ち上がりエッジから遅延時間Ｔ１後に出力信号ＯＵＴが高レベルに変化する（図９（ｅ））。
【００５１】
なお、遅延時間が短く設定されているとき、強誘電体キャパシタＦＣ１の残留分極値は、入力信号ＩＮの高レベルパルスを何回受けても反転せず、点Ｂに維持される。このため、図４と同様に、入力信号ＩＮの高レベルパルスを遅延回路ＤＬＹに供給することで、遅延時間が短く設定される。すなわち、遅延時間を短く設定するためのリセット期間ＲＳＴＰを不要にできる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００５２】
図１０は、別の実施形態における遅延回路ＤＬＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。遅延回路ＤＬＹは、図１に示した遅延回路ＤＬＹと図７に示した遅延回路ＤＬＹを組み合わせて形成されている。バッファ回路ＢＵＦは、図１と同じ回路である。リセット制御回路ＲＳＴＣＮＴは、図１および図７のリセット制御回路ＲＳＴＣＮＴの機能を有している。例えば、遅延回路ＤＬＹは、図５に示した強誘電体メモリＦＭに搭載される。
【００５３】
リセット制御回路ＲＳＴＣＮＴは、強誘電体キャパシタＦＣ１の残留分極値を設定するために、遅延設定信号ＬＯＮＧ１を受け、強誘電体キャパシタＦＣ２の残留分極値を設定するために遅延設定信号ＬＯＮＧ２を受ける。したがって、遅延設定信号ＬＯＮＧ１−２の論理レベルに応じて、４通りの遅延時間を設定できる。強誘電体キャパシタＦＣ２の残留分極値は、制御信号Ｂ３ではなく、制御信号Ａ３により設定される。
【００５４】
図１１は、図１０に示した遅延回路ＤＬＹの動作の例を示している。上述と同じ動作については詳細な説明は省略する。この例では、リセット信号ＲＳＴとともに受ける遅延設定信号ＬＯＮＧ１の論理レベルに応じて強誘電体キャパシタＦＣ１による遅延時間が設定される。リセット信号ＲＳＴとともに受ける遅延設定信号ＬＯＮＧ２の論理レベルに応じて強誘電体キャパシタＦＣ２による遅延時間が設定される。この例では、高レベルの遅延設定信号ＬＯＮＧ１により、強誘電体キャパシタＦＣ１による遅延時間は長く設定される。低レベルの遅延設定信号ＬＯＮＧ２により、強誘電体キャパシタＦＣ２による遅延時間は短く設定される。
【００５５】
リセット期間ＲＳＴＰでは、まず、強誘電体キャパシタＦＣ１の残留分極値が設定される（図１１（ａ））。この波形は、制御信号Ｂ１が低レベルに設定されることを除き、図３のリセット期間ＲＳＴＰと同じである。制御信号Ｂ１の低レベルへの変化により、強誘電体キャパシタＦＣ２の他端であるノードＮＤ４はフローティング状態になる（図１１（ｂ））。したがって、強誘電体キャパシタＦＣ１の残留分極値の設定中に、強誘電体キャパシタＦＣ２の残留分極値が設定されることを防止できる。
【００５６】
次に、リセット期間ＲＳＴＰにおいて、強誘電体キャパシタＦＣ２の残留分極値が設定される（図１１（ｃ））。この波形は、図９の制御信号Ｂ３の代わりに制御信号Ａ３が使用されること、および制御信号Ａ１が低レベルに設定されることを除き、図９のリセット期間ＲＳＴＰと同じである。制御信号Ａ１の低レベルへの変化により、強誘電体キャパシタＦＣ１の他端であるノードＮＤ１はフローティング状態になる（図１１（ｄ））。したがって、強誘電体キャパシタＦＣ２の残留分極値の設定中に、強誘電体キャパシタＦＣ１の残留分極値が設定されることを防止できる。
【００５７】
通常動作期間ＯＰＥＰの波形は、図３および図９と同じである。入力信号ＩＮの立ち上がりエッジから出力信号ＯＵＴの立ち上がりエッジまでの時間、すなわち、遅延回路ＤＬＹの遅延時間はＴ３である（図３（ｈ））。遅延時間Ｔ３は、強誘電体キャパシタＦＣ１の残留分極値と強誘電体キャパシタＦＣ２の残留分極値に依存する。
【００５８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、複数の強誘電体キャパシタＦＣ１、ＦＣ２の残留分極値の互いに独立に変更することで、４種類の遅延時間を設定できる。一般に、遅延回路ＤＬＹ内に形成される強誘電体キャパシタの数を”ｎ”とすると、２のｎ乗通りの遅延時間を設定できる。
【００５９】
図１２は、別の実施形態における遅延回路ＤＬＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。遅延回路ＤＬＹは、図１に示した遅延回路ＤＬＹにスイッチ回路ＳＷ５（ｎＭＯＳトランジスタＮＭ５）を追加している。その他の構成は、リセット制御回路ＲＳＴＣＮＴが異なることを除き、図１と同じである。例えば、遅延回路ＤＬＹは、図５に示した強誘電体メモリＦＭに搭載される。
【００６０】
例えば、リセット制御回路ＲＳＴＣＮＴは、オン信号ＯＮをリセット信号ＲＳＴに同期してラッチするラッチ回路を有している。リセット制御回路ＲＳＴＣＮＴは、リセット信号ＲＳＴとともに高レベルのオン信号ＯＮを受けるとき、次のリセット信号ＲＳＴを受けるまで制御信号Ａ４を高レベルに維持する。このとき、スイッチ回路ＳＷ５がオンし、遅延回路ＤＬＹは、図３および図４と同じ動作をする。
【００６１】
また、リセット制御回路ＲＳＴＣＮＴは、リセット信号ＲＳＴとともに低レベルのオン信号ＯＮを受けるとき、次のリセット信号ＲＳＴを受けるまで制御信号Ａ４を低レベルに維持する。このとき、スイッチ回路ＳＷ５がオフし、ノードＮＤ２と強誘電体キャパシタＦＣ１の接続が解除される。バッファ回路ＢＵＦに接続された負荷が切り離されるため、バッファ回路ＢＵＦの遅延時間は、最小になる。すなわち、この実施形態の遅延回路ＤＬＹは、３種類の遅延時間を設定できる。リセット制御回路ＲＳＴＣＮＴのその他の機能は、図１と同じである。
【００６２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ノードＮＤ２と強誘電体キャパシタＦＣ１の接続を解除するスイッチ回路ＳＷ５を設けることで、３種類の遅延時間を設定できる。なお、オン信号ＯＮは、リセット制御回路ＲＳＴＣＮＴを介することなく、スイッチ回路ＳＷ５に直接供給されてもよい。
【００６３】
図１３は、別の実施形態における遅延回路ＤＬＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。遅延回路ＤＬＹは、図７に示した遅延回路ＤＬＹにスイッチ回路ＳＷ６（ｎＭＯＳトランジスタＮＭ６）を追加している。その他の構成は、リセット制御回路ＲＳＴＣＮＴが異なることを除き、図７と同じである。例えば、遅延回路ＤＬＹは、図５に示した強誘電体メモリＦＭに搭載される。
【００６４】
リセット制御回路ＲＳＴＣＮＴは、図１２に示したリセット制御回路ＲＳＴＣＮＴとほぼ同じ機能を有している。すなわち、リセット制御回路ＲＳＴＣＮＴは、オン信号ＯＮをリセット信号ＲＳＴに同期してラッチし、制御信号Ｂ４として出力するラッチ回路を有している。これにより、遅延回路ＤＬＹは、３種類の遅延時間を設定できる。なお、オン信号ＯＮは、リセット制御回路ＲＳＴＣＮＴを介することなく、スイッチ回路ＳＷ６に直接供給されてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００６５】
図１４は、別の実施形態における遅延回路ＤＬＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。遅延回路ＤＬＹは、図１２に示した遅延回路ＤＬＹと図１３に示した遅延回路ＤＬＹを組み合わせて形成されている。バッファ回路ＢＵＦは、図１０と同じ回路である。リセット制御回路ＲＳＴＣＮＴは、図１２および図１３のリセット制御回路ＲＳＴＣＮＴの機能を有している。例えば、遅延回路ＤＬＹは、図５に示した強誘電体メモリＦＭに搭載される。
【００６６】
リセット制御回路ＲＳＴＣＮＴは、強誘電体キャパシタＦＣ１の残留分極値を設定するために、遅延設定信号ＬＯＮＧ１を受け、強誘電体キャパシタＦＣ２の残留分極値を設定するために遅延設定信号ＬＯＮＧ２を受ける。さらに、リセット制御回路ＲＳＴＣＮＴは、ノードＮＤ２と強誘電体キャパシタＦＣ１とを接続または非接続するためにオン信号ＯＮ１を受け、ノードＮＤ３と強誘電体キャパシタＦＣ２とを接続または非接続するためにオン信号ＯＮ２を受ける。したがって、遅延設定信号ＬＯＮＧ１−２およびオン信号ＯＮ１−２の論理レベルに応じて、９通りの遅延時間を設定できる。図１０と同様に、強誘電体キャパシタＦＣ２の残留分極値は、制御信号Ｂ３ではなく、制御信号Ａ３により設定される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００６７】
図１５は、別の実施形態における遅延回路ＤＬＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、遅延回路ＤＬＹは、図５に示した強誘電体メモリＦＭに搭載される。
【００６８】
遅延回路ＤＬＹは、ノードＮＤ２に一端が接続された一対の強誘電体キャパシタＦＣ１１、ＦＣ１２と、ノードＮＤ４に一端が接続された一対の強誘電体キャパシタＦＣ２１、ＦＣ２２を有している。強誘電体キャパシタＦＣ１１の他端は、スイッチＳＷ１１を介して電源線ＶＤＤに接続され、スイッチＳＷ２１を介してバッファ回路ＢＵＦの２段目のインバータの出力に接続されている。強誘電体キャパシタＦＣ１２の他端は、スイッチＳＷ１２を介して電源線ＶＤＤに接続され、スイッチＳＷ２２を介してバッファ回路ＢＵＦの２段目のインバータの出力に接続されている。
【００６９】
同様に、強誘電体キャパシタＦＣ２１の他端は、スイッチＳＷ３１を介して接地線ＶＳＳに接続され、スイッチＳＷ４１を介してバッファ回路ＢＵＦの３段目のインバータの出力に接続されている。強誘電体キャパシタＦＣ２２の他端は、スイッチＳＷ３２を介して接地線ＶＳＳに接続され、スイッチＳＷ４２を介してバッファ回路ＢＵＦの３段目のインバータの出力に接続されている。スイッチＳＷ１１−１２、２１−２２、３１−３２、４１−４２は、それぞれｎＭＯＳトランジスタＮＭ１１−１２、２１−２２、３１−３２、４１−４２である。
【００７０】
リセット制御回路ＲＳＴＣＮＴは、遅延設定信号ＬＯＮＧ１１の論理レベルに応じて、制御信号Ａ１１、Ａ１２を生成し、遅延設定信号ＬＯＮＧ１２の論理レベルに応じて、制御信号Ａ２１、Ａ２２を生成する。また、リセット制御回路ＲＳＴＣＮＴは、遅延設定信号ＬＯＮＧ２１の論理レベルに応じて、制御信号Ｂ１１、Ｂ１２を生成し、遅延設定信号ＬＯＮＧ２２の論理レベルに応じて、制御信号Ｂ２１、Ｂ２２を生成する。遅延設定信号ＬＯＮＧ１１−１２、２１−２２は、図１および図７と同様に、強誘電体キャパシタＦＣ１１−１２、ＦＣ２１−２２の残留分極値をそれぞれ設定するために供給される。
【００７１】
リセット期間ＲＳＴＰ中、強誘電体キャパシタＦＣ１１−１２、ＦＣ２１−２２の残留分極値は、図１１と同様に１つずつ設定される。着目する強誘電体キャパシタ（例えば、ＦＣ１１）の残留分極が設定されるとき、他の強誘電体キャパシタ（例えば、ＦＣ１２、ＦＣ２１−２２）に接続されたスイッチ（例えば、ＳＷ１２、２２、ＳＷ３１−３２、ＳＷ４１−４２）はオフされる。この遅延回路ＤＬＹは、４つの強誘電体キャパシタＦＣ１１−１２、２１−２２により、１６通りの遅延時間を設定できる。
【００７２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。なお、図１５に示した遅延回路ＤＬＹは、強誘電体キャパシタＦＣ２１−２２、スイッチＳＷ３１−３２、４１−４２を削除してもよい。あるいは、遅延回路ＤＬＹは、強誘電体キャパシタＦＣ１１−１２、スイッチＳＷ１１−１２、２１−２２を削除してもよい。
【００７３】
図１６は、別の実施形態における遅延回路ＤＬＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。遅延回路ＤＬＹは、図１５に示した遅延回路ＤＬＹにスイッチＳＷ５１、ＳＷ５２、ＳＷ６１、ＳＷ６２を追加している。その他の構成は、リセット制御回路ＲＳＴＣＮＴが異なることを除き、図１５と同じである。例えば、遅延回路ＤＬＹは、図５に示した強誘電体メモリＦＭに搭載される。スイッチＳＷ５１、ＳＷ５２、ＳＷ６１、ＳＷ６２は、それぞれｎＭＯＳトランジスタ５１−５２、６１−６２である。
【００７４】
リセット制御回路ＲＳＴＣＮＴは、図１５に加えて、オン信号ＯＮ１１−１２、２１−２２を受け、制御信号Ａ４１−４２、Ｂ４１−４２を出力する。具体的には、オン信号ＯＮ１１の論理レベルにより、スイッチＳＷ５１が接続または非接続され、オン信号ＯＮ１２の論理レベルにより、スイッチＳＷ５２が接続または非接続される。オン信号ＯＮ２１の論理レベルにより、スイッチＳＷ６１が接続または非接続され、オン信号ＯＮ２２の論理レベルにより、スイッチＳＷ６２が接続または非接続される。
【００７５】
これにより、遅延回路ＤＬＹは、遅延設定信号ＬＯＮＧ１１−１２、２１−２２およびオン信号ＯＮ１１−１２、２１−２２の論理レベルに応じて、８１通りの遅延時間を設定できる。なお、オン信号ＯＮ１１−１２、２１−２２は、図１２と同様に、リセット制御回路ＲＳＴＣＮＴ内で論理レベルをラッチされてもよく、スイッチＳＷ５１−５２、６１−６２に直接出力されてもよい。
【００７６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。なお、図１６に示した遅延回路ＤＬＹは、強誘電体キャパシタＦＣ２１−２２、スイッチＳＷ３１−３２、４１−４２、６１−６２を削除してもよい。あるいは、遅延回路ＤＬＹは、強誘電体キャパシタＦＣ１１−１２、スイッチＳＷ１１−１２、２１−２２、５１−５２を削除してもよい。
【００７７】
なお、上述した実施形態では、４つのインバータを直列に接続したバッファ回路ＢＵＦを遅延回路ＤＬＹ内に形成する例について述べた。しかし、例えば、バッファ回路ＢＵＦは、ＮＡＮＤゲートやＮＯＲゲートを含んでいてもよい。
【００７８】
上述した実施形態では、強誘電体キャパシタの他端を、強誘電体キャパシタの一端が接続されたインバータの出力にスイッチ回路（例えば、図１のＳＷ２）を介して接続する例について述べた。しかし、例えば、強誘電体キャパシタの他端は、スイッチ回路を介してリセット制御回路ＲＳＴＣＮＴから所定の電圧が出力される電圧線に接続されてもよい。
【００７９】
図１から図１６に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
信号を伝達するバッファ回路と、
前記バッファ回路の入力及び出力のいずれかに一端が接続された少なくとも１つの強誘電体キャパシタと、
前記強誘電体キャパシタの他端を、第１論理レベルに対応する第１電圧を有する第１電圧線に接続する第１スイッチ回路と、
前記強誘電体キャパシタの他端を、１論理レベルと反対の第２論理レベルに対応する第２電圧を有する第２電圧線に接続する第２スイッチ回路と、
前記強誘電体キャパシタの残留分極値を変更するリセット期間に、前記バッファ回路に信号を出力することで前記強誘電体キャパシタの一端に前記第１電圧を与えるとともに、前記第１スイッチ回路をオフし、前記第２スイッチ回路をオンする第１スイッチ制御信号を出力し、前記バッファ回路に信号が供給される通常動作期間に、前記第１スイッチ回路をオンし、前記第２スイッチ回路をオフする第２スイッチ制御信号を出力するリセット制御回路とを備えていることを特徴とする遅延回路。
（付記２）
付記１記載の遅延回路において、
前記リセット制御回路は、前記リセット期間に、遅延設定信号が第１遅延時間を示すときに、前記強誘電体キャパシタの一端に前記第１電圧を与えるとともに、前記第１スイッチ制御信号を出力し、前記遅延設定信号が第２遅延時間を示すときに、前記強誘電体キャパシタの一端に前記第２電圧を与えるとともに、前記第２スイッチ制御信号を出力することを特徴とする遅延回路。
（付記３）
付記１または付記２記載の遅延回路において、
前記バッファ回路は、インバータを含み、
前記強誘電体キャパシタの前記一端は、前記インバータの入力に接続され、
前記強誘電体キャパシタの前記他端は、前記第２スイッチ回路を介して前記インバータの出力に接続されていることを特徴とする遅延回路。
（付記４）
付記１ないし付記３のいずれか１項記載の遅延回路において、
前記バッファ回路の入力及び出力のいずれかと前記強誘電体キャパシタの一端との間に配置された第３スイッチ回路を備え、
前記リセット制御回路は、前記遅延設定信号が第３遅延時間を示すときに、前記第３スイッチ回路をオフする第３スイッチ制御信号を出力することを特徴とする遅延回路。
（付記５）
付記１ないし付記３のいずれか１項記載の遅延回路において、
複数の前記強誘電キャパシタを備え、
前記第１スイッチ回路は、前記各強誘電体キャパシタの他端を、前記第１電圧線にそれぞれ接続する複数の第１スイッチを有し、
前記第２スイッチ回路は、前記各強誘電体キャパシタの他端を、前記第２電圧線にそれぞれ接続する複数の第２スイッチを有し、
前記リセット制御回路は、前記遅延設定信号が示す遅延時間に応じて、前記第１スイッチをそれぞれオンまたはオフする複数の前記第１スイッチ制御信号と、前記第２スイッチをそれぞれオンまたはオフする複数の第２スイッチ制御信号とを出力することを特徴とする遅延回路。
（付記６）
付記５記載の遅延回路において、
前記バッファ回路の入力及び出力のいずれかと前記各強誘電体キャパシタの一端との間にそれぞれ配置された複数の第３スイッチを有する第３スイッチ回路を備え、
前記リセット制御回路は、前記遅延設定信号が示す遅延時間に応じて、前記第３スイッチをそれぞれオンまたはオフする複数の第３スイッチ制御信号を出力することを特徴とする遅延回路。
（付記７）
付記１ないし付記６のいずれか１項記載の遅延回路の少なくとも１つを備えていることを特徴とする半導体集積回路。
（付記８）
付記７記載の半導体集積回路において、
複数の前記遅延回路を縦続接続した遅延部を備えていることを特徴とする半導体集積回路。
（付記９）
付記７または付記８記載の半導体集積回路において、
強誘電体キャパシタを有し、残留分極値に応じてデータを記憶するメモリセルと、
前記メモリセルをアクセスするための複数のタイミング信号を順次に生成するタイミング制御回路とを備え、
前記遅延回路は、前記タイミング制御回路内に配置され、先に生成される前記タイミング信号を受け、後に生成される前記タイミング信号を出力することを特徴とする半導体集積回路。
【００８０】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【００８１】
【図１】一実施形態における遅延回路を示している。
【図２】図１に示した強誘電体キャパシタのヒステリシスループを示している。
【図３】図１に示した遅延回路の動作の例を示している。
【図４】図１に示した遅延回路の動作の別の例を示している。
【図５】図１に示した遅延回路が搭載される半導体集積回路の例を示している。
【図６】図５に示したタイミング制御回路の例を示している。
【図７】別の実施形態における遅延回路の例を示している。
【図８】図７に示した遅延回路の動作の例を示している。
【図９】図７に示した遅延回路の動作の別の例を示している。
【図１０】別の実施形態における遅延回路の例を示している。
【図１１】図１０に示した遅延回路の動作の例を示している。
【図１２】別の実施形態における遅延回路の例を示している。
【図１３】別の実施形態における遅延回路の例を示している。
【図１４】別の実施形態における遅延回路の例を示している。
【図１５】別の実施形態における遅延回路の例を示している。
【図１６】別の実施形態における遅延回路の例を示している。
【符号の説明】
【００８２】
Ａ１、Ａ２‥制御信号；ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；Ｂ１、Ｂ２‥制御信号；ＢＵＦ‥バッファ回路；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＢ‥コマンドバッファ；ＤＬＹ‥遅延回路；Ｆ１‥強誘電体キャパシタ；ＦＣ１、ＦＣ２‥強誘電体キャパシタ；ＦＭ‥強誘電体メモリ；ＩＮ‥入力信号；ＩＯＢ‥データ入出力バッファ；ＬＯＮＧ‥遅延設定信号；ＭＣ‥メモリセル；ＯＰＥＰ‥通常動作期間；ＯＵＴ‥出力信号；ＰＤ‥プレートドライバ；ＲＳＴ‥リセット信号；ＲＳＴＣＮＴ‥セット制御回路；ＲＳＴＰ‥リセット期間；ＳＡ‥センスアンプ部；ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４‥スイッチ回路；Ｔ１‥トランスファトランジスタ；ＴＣＮＴ‥タイミング制御回路；ＷＤ‥ワードドライバ；ＷＤＥＣ‥ワードデコーダ
【図１】
2010041229.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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