(57)【要約】【課題】消費電力が少なく、且つ、電源電圧が低い場合にでも動作が可能な演算増幅回路を提供する。【解決手段】演算増幅回路１０が、反転入力端子と非反転入力端子の電位差に応答した内部電流ＩＩＮ＋を生成する入力段１１と、内部電流ＩＩＮ＋に応答して出力端子を駆動する出力段１２Ａとを備えている。出力段１２Ａは、内部電流ＩＩＮ＋が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動するＰＭＯＳトランジスタＭＰ１０と、浮遊電流源の第２端子の電位に応答して出力端子を駆動するＮＭＯＳトランジスタＭＮ１０とを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタＭＰ９と、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタＭＮ９とを含む。ＮＭＯＳトランジスタＭＮ９としてディプレッショントランジスタが使用されている。【選択図】図３
2010041370.tif 000002
【特許請求の範囲】
【請求項１】
反転入力端子と非反転入力端子の電位差に応答した第１内部電流を生成する入力段と、
前記第１内部電流に応答して出力端子を駆動する出力段
とを備え、
前記出力段は、
前記第１内部電流が流される第１浮遊電流源と、
前記第１浮遊電流源の第１端子の電位に応答して前記出力端子を駆動する第１出力トランジスタと、
前記第１浮遊電流源の第２端子の電位に応答して前記出力端子を駆動する第２出力トランジスタ
とを含み、
前記第１浮遊電流源は、
前記第１端子にソースが接続され、前記第２端子にドレインが接続された第１ＰＭＯＳトランジスタと、
前記第１端子にドレインが接続され、前記第２端子にソースが接続された第１ＮＭＯＳトランジスタ
とを含み、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとの少なくとも一つは、ディプレッショントランジスタである
演算増幅回路。
【請求項２】
請求項１に記載の演算増幅回路であって、
前記入力段は、電源電圧と接地電圧の供給を受けて動作し、
前記第１出力トランジスタは、前記電源電圧より低く前記接地電圧よりも高い中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記第２出力トランジスタは、前記出力端子と、前記接地電圧が供給される接地線との間に接続され、
前記第１ＰＭＯＳトランジスタがディプレッショントランジスタである
演算増幅回路。
【請求項３】
請求項２に記載の演算増幅回路であって、
更に、
前記第１ＰＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を備え、
前記バイアス回路は、前記中間電源電圧が供給される電源線と前記接地電圧が供給される接地線との間に直列に接続された、ダイオード接続ＰＭＯＳトランジスタと電流源とを備え、
前記ダイオード接続ＰＭＯＳトランジスタのゲートから前記第１ＰＭＯＳトランジスタのゲートに前記バイアス電圧が出力され、
前記ダイオード接続ＰＭＯＳトランジスタがディプレッショントランジスタである
演算増幅回路。
【請求項４】
請求項１に記載の演算増幅回路であって、
前記入力段は、電源電圧と接地電圧の供給を受けて動作し、
前記第１出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
前記第２出力トランジスタは、前記電源電圧より低く前記接地電圧よりも高い中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記第１ＮＭＯＳトランジスタがディプレッショントランジスタである
演算増幅回路。
【請求項５】
請求項４に記載の演算増幅回路であって、
更に、前記第１ＮＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を備え、
前記バイアス回路は、前記電源電圧が供給される第１電源線と前記中間電源電圧が供給される第２電源線との間に直列に接続された、ダイオード接続ＮＭＯＳトランジスタと電流源とを備え、
前記ダイオード接続ＮＭＯＳトランジスタのゲートから前記第１ＮＭＯＳトランジスタのゲートに前記バイアス電圧が出力され、
前記ダイオード接続ＮＭＯＳトランジスタがディプレッショントランジスタである
演算増幅回路。
【請求項６】
請求項２乃至５のいずれに記載の演算増幅回路であって、
前記中間電源電圧は、前記電源電圧の半分の電圧である
演算増幅回路。
【請求項７】
請求項１に記載の演算増幅回路であって、
前記入力段は、第３端子と第４端子の間に接続された第２浮遊電流源を含み、前記反転入力端子と前記非反転入力端子の電位差に応答した第２内部電流が前記第２浮遊電流源を流れるように構成され、
前記第２浮遊電流源は、
前記第３端子にソースが接続され、前記第４端子にドレインが接続された第２ＰＭＯＳトランジスタと、
前記第３端子にドレインが接続され、前記第４端子にソースが接続された第２ＮＭＯＳトランジスタ
とを含み、
前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタの全てがディプレッショントランジスタである
演算増幅回路。
【請求項８】
請求項２乃至７のいずれかに記載の演算増幅回路であって、
前記入力段は、
第３ＮＭＯＳトランジスタと第４ＮＭＯＳトランジスタとを含む第１差動トランジスタ対と、
前記第３ＮＭＯＳトランジスタのゲートに接続されたゲートを有する第３ＰＭＯＳトランジスタと、前記第４ＮＭＯＳトランジスタのゲートに接続されたゲートを有する第４ＰＭＯＳトランジスタとを含む第２差動トランジスタ対
とを含み、
前記前記反転入力端子と前記非反転入力端子の一方に前記第３ＮＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのゲートが接続され、他方に前記第４ＮＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタのゲートが接続される
演算増幅回路。
【請求項９】
請求項８に記載の演算増幅回路であって、
前記入力段は、更に、
前記反転入力端子と、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲート並びに前記第４ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートとの間の接続関係を切り換える第１スイッチと、
前記非反転入力端子と、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲート並びに前記第４ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートとの間の接続関係を切り換える第２スイッチ
とを備える
演算増幅回路。
【請求項１０】
請求項８又は９に記載の演算増幅回路であって、
前記第１差動トランジスタ対に接続され、前記第１内部電流を前記第１浮遊電流源に供給する第１カスコード型カレントミラーを備え、
前記第１カスコード型カレントミラーは、
ゲートに共通のバイアス電圧が印加される第５及び第６ＰＭＯＳトランジスタと、
ゲートが前記第５ＰＭＯＳトランジスタのドレインに共通に接続され、能動負荷として機能する第７及び第８ＰＭＯＳトランジスタと、
前記第７ＰＭＯＳトランジスタのドレインと、前記第５及び第６ＰＭＯＳトランジスタのソースの間の接続関係を切り換える第３スイッチと、
前記第８ＰＭＯＳトランジスタのドレインと、前記第５及び第６ＰＭＯＳトランジスタのソースの間の接続関係を切り換える第４スイッチ
とを備える
演算増幅回路。
【請求項１１】
請求項８乃至１０のいずれかに記載の演算増幅回路であって、
前記第２差動トランジスタ対に接続され、前記第１内部電流を前記第１浮遊電流源から受け取る第２カスコード型カレントミラーを備え、
前記第２カスコード型カレントミラーは、
ゲートに共通のバイアス電圧が印加される第５及び第６ＮＭＯＳトランジスタと、
ゲートが前記第５ＮＭＯＳトランジスタのドレインに共通に接続され、能動負荷として機能する第７及び第８ＮＭＯＳトランジスタと、
前記第７ＮＭＯＳトランジスタのドレインと、前記第５及び第６ＮＭＯＳトランジスタのソースの間の接続関係を切り換える第５スイッチと、
前記第８ＮＭＯＳトランジスタのドレインと、前記第５及び第６ＮＭＯＳトランジスタのソースの間の接続関係を切り換える第６スイッチ
とを備える
演算増幅回路。
【請求項１２】
表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置であって、
電源電圧と前記電源電圧の半分の中間電源電圧の間の第１駆動電圧を生成する正側アンプと、
接地電圧と前記中間電源電圧の間の第２駆動電圧を生成する負側アンプ
とを備え、
前記正側アンプと前記負側アンプのそれぞれは、
入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、
前記内部電流に応答して前記第１又は第２駆動電圧を前記出力端子から出力する出力段
とを備え、
前記出力段は、
前記内部電流が流される浮遊電流源と、
前記浮遊電流源の第１端子の電位に応答して前記出力端子を駆動する第１出力トランジスタと、
前記浮遊電流源の第２端子の電位に応答して前記出力端子を駆動する第２出力トランジスタ
とを含み、
前記浮遊電流源は、
前記第１端子にソースが接続され、前記第２端子にドレインが接続されたＰＭＯＳトランジスタと、
前記第１端子にドレインが接続され、前記第２端子にソースが接続されたＮＭＯＳトランジスタ
とを含み、
前記正側アンプの前記出力段の前記浮遊電流源の前記ＰＭＯＳトランジスタと前記負側アンプの前記出力段の前記浮遊電流源の前記ＮＭＯＳトランジスタとが、ディプレッショントランジスタである
表示パネル駆動装置。
【請求項１３】
請求項１２に記載の表示パネル駆動装置であって、
前記正側アンプの前記第１出力トランジスタは、前記中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記接地電圧が供給される接地線との間に接続された
表示パネル駆動装置。
【請求項１４】
請求項１２又は１３に記載の表示パネル駆動装置であって、
前記負側アンプの前記第１出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記中間電源電圧が供給される電源線との間に接続された
表示パネル駆動装置。
【請求項１５】
表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置であって、
複数の階調電圧を供給する階調電圧供給回路と、
前記複数の階調電圧のうちから画像データに応じて階調電圧を選択するＤ／Ａコンバータと、
選択された前記階調電圧に対応した駆動電圧を生成するアンプ
とを備え、
前記階調電圧供給回路は、
電源電圧と前記電源電圧の半分の中間電源電圧との間の正側バイアス電圧を生成する正側γアンプと、
前記中間電源電圧と接地電圧との間の負側バイアス電圧を生成する負側γアンプと、
前記正側バイアス電圧及び前記負側バイアス電圧の供給を受け、電圧分割により前記複数の階調電圧を生成するラダー抵抗とを備え、
前記正側γアンプ及び前記負側γアンプのそれぞれは、
入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、
前記内部電流に応答して前記正側バイアス電圧又は前記負側バイアス電圧を前記出力端子から出力する出力段
とを備え、
前記出力段は、
前記内部電流が流される浮遊電流源と、
前記浮遊電流源の第１端子の電位に応答して前記出力端子を駆動する第１出力トランジスタと、
前記浮遊電流源の第２端子の電位に応答して前記出力端子を駆動する第２出力トランジスタ
とを含み、
前記浮遊電流源は、
前記第１端子にソースが接続され、前記第２端子にドレインが接続されたＰＭＯＳトランジスタと、
前記第１端子にドレインが接続され、前記第２端子にソースが接続されたＮＭＯＳトランジスタ
とを含み、
前記正側γアンプの前記出力段の前記浮遊電流源の前記ＰＭＯＳトランジスタと前記負側γアンプの前記出力段の前記浮遊電流源の前記ＮＭＯＳトランジスタとが、ディプレッショントランジスタである
表示パネル駆動装置。
【請求項１６】
請求項１５に記載の表示パネル駆動装置であって、
前記正側アンプの前記第１出力トランジスタは、前記中間電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記接地電圧が供給される接地線との間に接続された
表示パネル駆動装置。
【請求項１７】
請求項１５又は１６に記載の表示パネル駆動装置であって、
前記負側アンプの前記第１出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記中間電源電圧が供給される電源線との間に接続された
表示パネル駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路及び表示パネル駆動装置に関する。
【背景技術】
【０００２】
表示パネルは、益々大型化が進む傾向にある。特にテレビの分野では、液晶表示パネルでさえも１００インチを越えるものまで出てきている状況であり、今後、この傾向は変わることはないと考えられる。
【０００３】
表示パネルの大型化に伴う一つの問題は、データ線の容量の増大に伴うドライバＩＣ（integrated circuit）のアンプ（演算増幅回路）の消費電力の増大である。近年の表示装置では、ドライバＩＣの表示パネルの使用個数を減らすために１つのドライバＩＣの出力数が益々増大する方向にあるため、１つのドライバＩＣの消費電力が益々増加している。このため、動作時のドライバＩＣの温度が高くなるという問題が発生するようになってきている。
【０００４】
ドライバＩＣの温度上昇対策の一つの手法は、電源電圧ＶＤＤに加え、電源電圧ＶＤＤの半分の電源電圧ＶＤＤ／２をドライバＩＣに供給し、可能な場合には電源電圧ＶＤＤ／２を用いてアンプを動作させることである。詳細には、電圧ＶＤＤ／２〜ＶＤＤの範囲で動作可能なアンプはこの電圧範囲で動作させ、電圧ＶＳＳ〜ＶＤＤ／２の範囲で動作可能なアンプはこの電圧範囲で動作させる。これにより、アンプで消費される電力を低減させることができる。このような技術は、例えば、特開平１０−３１２００号公報に開示されている。
【０００５】
図１は、このような手法を採用するドライバＩＣのデータ線駆動回路（即ち、データ線に駆動電圧を出力する回路部）の構成の例を示す図である。正側アンプ１０１、及び負側アンプ１０２は、いずれも、その出力が反転入力に接続されており、電圧フォロアとして動作する。正側アンプ１０１の正側電源端子は、電源電圧ＶＤＤが供給される電源線１０３に接続されており、負電源端子は、電源電圧ＶＤＤ／２が供給される電源線１０４に接続されている。一方、負側アンプ１０２の正側電源端子は、電源電圧ＶＤＤ／２が供給される電源線１０４に接続されており、負側電源端子は、接地電圧ＶＳＳが供給される接地線１０５に接続されている。
【０００６】
入力電圧範囲の制約をなくすためには、図１の正側アンプ１０１、負側アンプ１０２としてRail to Rail構成のアンプを使用することが好ましい。Rail to Rail構成を採用すれば、正側アンプ１０１の入力電圧範囲がＶＤＤ／２〜ＶＤＤの電圧範囲の全体をほぼカバーし、負側アンプ１０２の入力電圧範囲がＶＳＳ〜ＶＤＤ／２の電圧範囲の全体をほぼカバーする。これは、データ線駆動回路の動作上の要求を満足する。
【０００７】
図２は、Rail to Railアンプの典型的な構成を示す回路図である；図２のアンプの構成は、例えば、米国特許第５，３１１，１４５号に開示されている。図２のアンプは、入力段１１１と、出力段１１２とを備えている。
【０００８】
入力段１１１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ８と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ８とを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、それぞれ反転入力端子ＩＮＮ、非反転入力端子ＩＮＰに接続されており、差動トランジスタ対を構成している。同様に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、それぞれ反転入力端子Ｉｎ−、非反転入力端子Ｉｎ＋に接続されており、もう一つの差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭＰ３のゲートにはバイアス電圧ＢＰ１が供給されており、ＰＭＯＳトランジスタＭＰ３は定電流源として動作する。同様に、ＮＭＯＳトランジスタＭＮ３のゲートにはバイアス電圧ＢＮ１が供給されており、ＮＭＯＳトランジスタＭＮ３は定電流源として動作する。ＰＭＯＳトランジスタＭＰ６、ＭＰ７のゲートにはバイアス電圧ＢＰ２が供給されており、ＰＭＯＳトランジスタＭＰ４〜ＭＰ７は、カスコード型カレントミラーとして動作する。同様に、ＮＭＯＳトランジスタＭＮ６、ＭＮ７のゲートにはバイアス電圧ＢＮ２が供給されており、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７は、もう一つのカスコード型カレントミラーとして動作する。ＰＭＯＳトランジスタＭＰ８のゲートにはバイアス電圧ＢＰ３が供給され、ＮＭＯＳトランジスタＭＮ８のゲートにはバイアス電圧ＢＮ３が供給されており、これにより、ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ８とが浮遊電流源として動作する。このような構成の入力段１１１は、反転入力端子Ｉｎ−、非反転入力端子Ｉｎ＋に印加された電圧の差に対応する内部電流ＩＩＮ＋を生成して出力段１１２に供給する。
【０００９】
出力段１１２は、ＰＭＯＳトランジスタＭＰ９、ＭＰ１０と、ＮＭＯＳトランジスタＭＮ９、ＭＮ１０とを備えている。ＰＭＯＳトランジスタＭＰ９のゲートにはバイアス電圧ＢＰ３が供給され、ＮＭＯＳトランジスタＭＮ９のゲートにはバイアス電圧ＢＮ３が供給されており、ＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とは、もう一つの浮遊電流源として動作する。ＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とで構成される浮遊電流源は、ノードＮ１、Ｎ２を内部電流ＩＩＮ＋に応じた電圧レベルに駆動する役割を有している。ＰＭＯＳトランジスタＭＰ１０のゲートはノードＮ１に接続され、ＮＭＯＳトランジスタＭＮ１０のゲートはノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０は、それぞれノードＮ１、Ｎ２の電圧レベルに応じて出力端子Ｏｕｔを駆動し、これにより、出力端子Ｏｕｔから出力電圧が出力される。図２のアンプを電圧フォロアとして動作させる場合、出力端子Ｏｕｔが反転入力端子Ｉｎ−に接続される。これにより、非反転入力端子Ｉｎ＋に入力された入力電圧と同一の出力電圧が図２のアンプから出力される。
【００１０】
図２のアンプを正側アンプ１０１として使用する場合には、正側電源線１１３に電源電圧ＶＤＤが供給され、負側電源線１１４に電源電圧ＶＤＤ／２が供給される。一方、図２のアンプを負側アンプ１０２として使用する場合には、正側電源線１１３に電源電圧ＶＤＤ／２が供給され、負側電源線１１４に接地電圧ＶＳＳが供給される。
【００１１】
また、図２の演算増幅回路にオフセットをキャンセルするための回路を付加した回路が、特開２００６−３１９９２１号公報に開示されている。
【特許文献１】特開平１０−３１２００号公報
【特許文献２】米国特許第５，３１１，１４５号
【特許文献３】特開２００６−３１９９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図２に示されたアンプを図１の正側アンプ１０１、負側アンプ１０２として使用すると、電源電圧ＶＤＤが低い場合にはアンプが動作しなくなるという問題が発生する。電源電圧ＶＤＤが低くなると、特に、出力段１１２の浮遊電圧源（ＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とで構成される浮遊電圧源）を正常に動作させる電圧を確保できなくなってしまうからである。
【００１３】
このような背景から、消費電力が少なく、且つ、電源電圧が低い場合にでも動作が可能な演算増幅回路、及び、それを搭載した表示パネル駆動装置の実現が望まれている。
【課題を解決するための手段】
【００１４】
本発明の一の観点では、演算増幅回路が、反転入力端子と非反転入力端子の電位差に応答した内部電流を生成する入力段と、該内部電流に応答して出力端子を駆動する出力段とを備えている。出力段は、該内部電流が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動する第１出力トランジスタと、浮遊電流源の第２端子の電位に応答して出力端子を駆動する第２出力トランジスタとを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタと、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタとを含む。該ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一つは、ディプレッショントランジスタである。
【００１５】
このような構成の演算増幅回路では、浮遊電流源のＰＭＯＳトランジスタとＮＭＯＳトランジスタの少なくとも一方がディプレッショントランジスタであることにより浮遊電流源の動作に必要な電圧を低減し、低電圧動作を実現することができる。
【００１６】
上記構成は、特に、入力段が電源電圧と接地電圧の供給を受けて動作する一方で、第１出力トランジスタ及び第２出力トランジスタが、電源電圧より低く接地電圧よりも高い中間電源電圧が供給される電源線と接地電圧が供給される接地線との間に接続される場合に有効である。第１出力トランジスタ及び第２出力トランジスタに中間電源電圧と接地電圧とを供給して動作させることは、消費電力の低減に有効である一方、浮遊電流源の動作を困難にする。しかしながら、浮遊電流源のＰＭＯＳトランジスタとしてディプレッショントランジスタを使用することにより、このような問題を解消することができる。
【００１７】
上記構成は、また、第１出力トランジスタ及び第２出力トランジスタが、電源電圧が供給される電源線と、中間電源電圧が供給される電源線との間に接続される場合にも有効である。第１出力トランジスタ及び第２出力トランジスタに電源電圧と中間電源電圧とを供給して動作させることは、消費電力の低減に有効である一方、浮遊電流源の動作を困難にする。しかしながら、浮遊電流源のＮＭＯＳトランジスタとしてディプレッショントランジスタを使用することにより、このような問題を解消することができる。
【００１８】
本発明の他の観点では、表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置が、電源電圧と電源電圧の半分の中間電源電圧の間の第１駆動電圧を生成する正側アンプと、接地電圧と中間電源電圧の間の第２駆動電圧を生成する負側アンプとを備えている。正側アンプと負側アンプのそれぞれは、入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、内部電流に応答して第１駆動電圧又は第２駆動電圧を出力端子から出力する出力段とを備えている。出力段は、内部電流が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動する第１出力トランジスタと、浮遊電流源の第２端子の電位に応答して出力端子を駆動する第２出力トランジスタとを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタと、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタとを含む。正側アンプの出力段の浮遊電流源のＰＭＯＳトランジスタと負側アンプの出力段の浮遊電流源のＮＭＯＳトランジスタとは、いずれも、ディプレッショントランジスタである。
【００１９】
本発明の更に他の観点では、表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置が、複数の階調電圧を供給する階調電圧供給回路と、複数の階調電圧のうちから画像データに応じて階調電圧を選択するＤ／Ａコンバータと、選択された階調電圧に対応した駆動電圧を生成するアンプとを備えている。階調電圧供給回路は、電源電圧と電源電圧の半分の中間電源電圧との間の正側バイアス電圧を生成する正側γアンプと、中間電源電圧と接地電圧との間の負側バイアス電圧を生成する負側γアンプと、正側バイアス電圧及び負側バイアス電圧の供給を受け、電圧分割により複数の階調電圧を生成するラダー抵抗とを備えている。正側γアンプ及び負側γアンプのそれぞれは、入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、内部電流に応答して正側バイアス電圧又は負側バイアス電圧を前記出力端子から出力する出力段とを備えている。出力段は、内部電流が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動する第１出力トランジスタと、浮遊電流源の第２端子の電位に応答して出力端子を駆動する第２出力トランジスタとを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタと、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタとを含む。正側γアンプの出力段の浮遊電流源のＰＭＯＳトランジスタと負側γアンプの出力段の浮遊電流源のＮＭＯＳトランジスタとは、いずれも、ディプレッショントランジスタである
表示パネル駆動装置。
【発明の効果】
【００２０】
本発明によれば、低消費電力であり、且つ、低電圧で動作可能な演算増幅回路、及び表示パネル駆動装置が提供される。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図３は、本発明の第１の実施形態の演算増幅回路１０Ａの構成を示す回路図である。第１の実施形態の演算増幅回路１０Ａは、アンプ回路１Ａと、それにバイアス電圧を供給するバイアス回路２Ａとを備えている。アンプ回路１Ａは、入力段１１と、出力段１２Ａとを備えている。
【００２２】
入力段１１は、反転入力端子Ｉｎ−と非反転入力端子Ｉｎ＋との電位差に応答して内部電流ＩＩＮ＋を生成し、出力段１２Ａに供給する回路部分であり、ＰＭＯＳトランジスタＭＰ１〜ＭＰ８と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ８とを備えている。
【００２３】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、そのゲートが反転入力端子Ｉｎ−、非反転入力端子Ｉｎ＋にそれぞれに接続されると共にそのソースが共通に接続されており、差動トランジスタ対を構成している。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、ＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３のゲートにはバイアス電圧ＢＮ１が供給されており、ＮＭＯＳトランジスタＭＮ３は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対に一定電流を供給する定電流源として動作する。ＮＭＯＳトランジスタＭＮ３のソースは、接地電圧ＶＳＳが供給されている接地線１３に接続されている。
【００２４】
同様に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのゲートが反転入力端子Ｉｎ−、非反転入力端子Ｉｎ＋にそれぞれ接続されると共に、そのソースが共通に接続されており、もう一つの差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、ＰＭＯＳトランジスタＭＰ３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ３のゲートにはバイアス電圧ＢＰ１が供給されており、ＰＭＯＳトランジスタＭＰ３は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対に一定電流を供給する定電流源として動作する。ＰＭＯＳトランジスタＭＰ３のソースは、電源電圧ＶＤＤが供給されている電源線１４に接続されている。
【００２５】
ＰＭＯＳトランジスタＭＰ４〜ＭＰ８と、ＮＭＯＳトランジスタＭＮ４〜ＭＮ８は、差動トランジスタ対のＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２を流れる電流の和に対応する内部電流ＩＩＮ＋、及び、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１を流れる電流の和に対応する内部電流ＩＩＮ−を生成する加算回路として動作する。
【００２６】
詳細には、ＰＭＯＳトランジスタＭＰ４〜ＭＰ７は、カレントミラー（詳細にはカスコード型カレントミラー）を構成している。ＰＭＯＳトランジスタＭＰ４、ＭＰ５のソースは電源線１５に接続され、ドレインは、それぞれ、ＰＭＯＳトランジスタＭＰ６、ＭＰ７のソースに接続されている。ＰＭＯＳトランジスタＭＰ４、ＭＰ５のドレインは、更に、差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインにそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ４、ＭＰ５のゲートは共通に接続されており、更にＰＭＯＳトランジスタＭＰ６のドレインに接続されている。ＰＭＯＳトランジスタＭＰ６、ＭＰ７は、そのゲートが共通に接続されており、カレントミラーを動作させるためのバイアス電圧ＢＰ２が当該ゲートに供給されている。
【００２７】
同様に、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７は、もう一つのカレントミラー（詳細にはカスコード型カレントミラー）を構成している。ＮＭＯＳトランジスタＭＮ４、ＭＮ５のソースは接地線１６に接続され、ドレインは、それぞれ、ＮＭＯＳトランジスタＭＮ６、ＭＮ７のソースに接続されている。ＮＭＯＳトランジスタＭＮ４、ＭＮ５のドレインは、更に、差動トランジスタ対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレインにそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ４、ＭＮ５のゲートは共通に接続されており、更にＮＭＯＳトランジスタＭＮ６のドレインに接続されている。ＮＭＯＳトランジスタＭＮ６、ＭＮ７は、そのゲートが共通に接続されており、カレントミラーを動作させるためのバイアス電圧ＢＮ２が当該ゲートに供給されている。
【００２８】
ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ８とは、一方のソースが他方のドレインに接続されており、これにより、「浮遊電流源」として動作する。一般的なトランジスタで構成される電流源は、一端が電源端子か接地端子に接続されるが、この浮遊電流源は、電流源の両端がフローティングであり任意の位置に接続可能である。ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ８の接続ノードにはローカル的にゲインが「１」である電流帰還がかかっており、ＰＭＯＳトランジスタＭＰ８のソースとＮＭＯＳトランジスタＭＮ８のドレインの共通接続ノード、及びＰＭＯＳトランジスタＭＰ８のドレインとＮＭＯＳトランジスタＭＮ８のソースの共通接続ノードは、この帰還の効果で高いインピーダンスを有する。このことからも、ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ８とにより浮遊電流源が構成されていることが理解される。ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ８とで構成される浮遊電流源は、ＰＭＯＳトランジスタＭＰ６のドレインとＮＭＯＳトランジスタＭＰ６の間に接続されている。ＰＭＯＳトランジスタＭＰ８、ＮＭＯＳトランジスタＭＮ８のゲートには、それぞれ、浮遊電流源を動作させるためのバイアス電圧ＢＰ３Ｌ、ＢＮ３Ｌが供給されている。
【００２９】
上記の２つのカレントミラーと浮遊電流源によって、内部電流ＩＩＮ＋、ＩＩＮ−が生成され、生成された内部電流ＩＩＮ＋が出力段１２Ａに供給される。ＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２を流れる電流の和は、反転入力端子Ｉｎ−、非反転入力端子Ｉｎ＋の電位差に対応しているから、結果として、反転入力端子Ｉｎ−と非反転入力端子Ｉｎ＋との電位差に対応した内部電流ＩＩＮ＋が生成されることになる。
【００３０】
本実施形態では、入力段１１は、電源電圧ＶＤＤ及び接地電圧ＶＳＳの供給を受けて動作するように構成されている。入力段１１はRail to rail構成をとっているから、入力段１１の入力電圧範囲は、接地電圧ＶＳＳ以上電源電圧ＶＤＤ以下である。
【００３１】
出力段１２Ａは、入力段１１から供給される内部電流ＩＩＮ＋に応答して出力端子Ｏｕｔを駆動する回路部分であり、ＰＭＯＳトランジスタＭＰ９、ＭＰ１０と、ＮＭＯＳトランジスタＭＮ９、ＭＮ１０と、キャパシタＣ１、Ｃ２とを備えている。
【００３２】
ＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とは、一方のソースが他方のドレインに接続されており、これにより、上述されたような「浮遊電流源」として動作する。ＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とで構成される浮遊電流源は、ＰＭＯＳトランジスタＭＰ７のドレインとＮＭＯＳトランジスタＭＰ７の間に接続されている。ＰＭＯＳトランジスタＭＰ９、ＮＭＯＳトランジスタＭＮ９のゲートには、それぞれ、浮遊電流源を動作させるためのバイアス電圧ＢＰ３Ｒ、ＢＮ３Ｒが供給されている。
【００３３】
本実施形態では、ＮＭＯＳトランジスタＭＮ９としてディプレッショントランジスタが使用されている。これは、本実施形態におけるアンプ回路１Ａの特徴の一つである。本実施形態では、ディプレッショントランジスタとして、ノンドープＮＭＯＳトランジスタが使用される。ノンドープＮＭＯＳトランジスタとは、図４に示されているように、Ｐウェル５２を形成することなくＰ型基板５１に形成されたＮＭＯＳトランジスタのことである。通常のＮＭＯＳトランジスタ５０Ｂでは、Ｐ型基板５１にＰウェル５２が形成され、更に、そのＰウェル５２に、ＬＤＤ(lightly doped drain)５３、ドレイン領域５４、ＬＤＤ５５、及びソース領域５６が形成される。更に、Ｐウェル５２の上に、チャネル領域を被覆するゲート絶縁膜５７とゲート電極５８が形成される。一方、本実施形態においてディプレッショントランジスタとして使用されるノンドープＮＭＯＳトランジスタ５０Ｂでは、Ｐウェル５２が形成されず、Ｐ型基板５１に、ＬＤＤ５３、ドレイン領域５４、ＬＤＤ５５、及びソース領域５６が形成される。後述されるように、ＮＭＯＳトランジスタＭＮ９としてディプレッショントランジスタが使用されることは、アンプ回路１Ａの低電圧動作を実現するために重要である。
【００３４】
図３を再度に参照して、ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０は、ＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９で構成される浮遊電流源の両端（即ち、ノードＮ１、Ｎ２）の電位に応答して出力端子Ｏｕｔを駆動する出力トランジスタとして動作する。詳細には、ＰＭＯＳトランジスタＭＰ１０は、そのソースが電源電圧ＶＤＤが供給されている電源線１５に接続され、ドレインが出力端子Ｏｕｔに接続され、更に、ゲートがノードＮ１に接続されている。一方、ＮＭＯＳトランジスタＭＮ１０は、そのソースが中間電源電圧ＶＭＨが供給されている電源線１７Ａに接続され、ドレインが出力端子Ｏｕｔに接続され、更に、ゲートがノードＮ２に接続されている。ここで、中間電源電圧ＶＭＨは、接地電圧ＶＳＳよりも高く電源電圧ＶＤＤよりも低い電圧であり、一実施形態では、電源電圧ＶＤＤの半分の電圧ＶＤＤ／２である。このようなＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０の接続によれば、出力端子Ｏｕｔの電位は、ノードＮ１、Ｎ２の電位によって決まる。
【００３５】
出力段１２Ａが、電源電圧ＶＤＤと（接地電圧ＶＳＳより高い）中間電源電圧ＶＭＨとの供給を受けて動作することに留意されたい。後述されるように、出力段１２Ａが電源電圧ＶＤＤと中間電源電圧ＶＭＨとの供給を受けて動作することは、消費電力の低減の上で重要である。
【００３６】
図３の回路では、アンプ回路１Ａの出力端子Ｏｕｔが反転入力端子Ｉｎ−に接続されており、アンプ回路１Ａは、非反転入力端子Ｉｎ＋に入力された入力電圧と同一の出力電圧を出力する電圧フォロアとして動作する。
【００３７】
バイアス回路２Ａは、アンプ回路１Ａにバイアス電圧ＢＰ１、ＢＰ２、ＢＰ３Ｒ、ＢＰ３Ｌ、ＢＮ１、ＢＮ２、ＢＮ３Ｒ、ＢＮ３Ｌを供給する回路である。バイアス回路２Ａは、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１６とＮＭＯＳトランジスタＭＮ１１〜ＭＮ１６と、電流源２１〜２８とを備えている。ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１６とＮＭＯＳトランジスタＭＮ１１〜ＭＮ１６は、いずれも、ダイオード接続されている。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、及び電流源２１は、バイアス電圧ＢＰ３Ｒを生成する回路部分であり、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４、及び電流源２２は、バイアス電圧ＶＰ３Ｌを生成する回路部分である。ＰＭＯＳトランジスタＭＰ１５及び電流源２３は、バイアス電圧ＢＰ２を生成する回路部分であり、ＰＭＯＳトランジスタＭＰ１６及び電流源２４は、バイアス電圧ＢＰ１を生成する回路部分である。また、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、及び電流源２５は、バイアス電圧ＢＮ３Ｒを生成する回路部分であり、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、及び電流源２６は、バイアス電圧ＶＮ３Ｌを生成する回路部分である。ＮＭＯＳトランジスタＭＮ１５及び電流源２７は、バイアス電圧ＢＮ２を生成する回路部分であり、ＮＭＯＳトランジスタＭＮ１６及び電流源２８は、バイアス電圧ＢＮ１を生成する回路部分である。
【００３８】
バイアス回路２Ａのうち、バイアス電圧ＢＮ３Ｒを生成する回路部分は、電源電圧ＶＤＤと（接地電圧ＶＳＳより高い）中間電源電圧ＶＭＨの供給を受けて動作するように構成されている。即ち、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２及び電流源２５は、中間電源電圧ＶＭＨが供給されている電源線１８Ａと電源電圧ＶＤＤが供給されている電源線１９との間に接続されている。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、そのドレインがゲートに接続されており、ＮＭＯＳトランジスタＭＮ１１のゲートからバイアス電圧ＢＮ３Ｒが出力される。後述されるように、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２及び電流源２１が、電源電圧ＶＤＤと（接地電圧ＶＳＳよりも高い）中間電源電圧ＶＭＨの供給を受けて動作することは、消費電力の低減の上で重要である。
【００３９】
本実施形態では、ＮＭＯＳトランジスタＭＮ１１としてディプレッショントランジスタが使用されている。後述されるように、これは、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２及び電流源２５を電源電圧ＶＤＤと中間電源電圧ＶＭＨとで動作させるために重要である。
【００４０】
図３の演算増幅回路１０Ａの特徴の一つは、入力段１１が電源電圧ＶＤＤと接地電圧ＶＳＳとの供給を受けて動作する一方、出力段１２Ａが電源電圧ＶＤＤと中間電源電圧ＶＭＨとの供給を受けて動作する点である。ここで、中間電源電圧ＶＭＨとは、電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧である。これにより、出力段１２Ａの消費電力を低減することができる。中間電源電圧ＶＭＨが電源電圧ＶＤＤの半分の電圧ＶＤＤ／２であれば、接地電圧ＶＳＳが出力段１２Ａに供給される場合と比較して消費電力を半減させることができる。入力段１１を流れる電流は小さいから、入力段１１に供給される電源電圧が高くても、入力段１１で消費される電力は、出力段１２Ａで消費するする電力に比べれば無視できるレベルのものである。入力段１１で消費される電力の全体としての消費電力への影響度は低い。一方、出力段１２Ａに流れる電流は、入力段１１で流れる電流の数倍もあるアイドリング電流と、出力負荷に流れる電流の合計であり、出力段１２Ａに流れる電流は、全体の消費電流の約８０％以上を占める。したがって、出力段１２Ａのみ電源電圧を下げて消費電力を低減することの効果は大きい。
【００４１】
電源電圧ＶＤＤと中間電源電圧ＶＭＨと出力段１２Ａを動作させることにより、出力段１２Ａの出力電圧範囲は、ＶＭＨ＋０．２Ｖ〜ＶＤＤ−０．２Ｖに制約される。しかしながら、アプリケーションによっては、このことは問題にならない。例えば、図３の演算増幅回路を図１の正側アンプ１０１に適用する場合、出力段１２Ａの出力電力範囲がＶＤＤ／２＋０．２Ｖ〜ＶＤＤ−０．２Ｖであれば、実用上充分である。したがって、中間電源電圧ＶＭＨを電圧ＶＤＤ／２に設定することにより、図３の演算増幅回路１０Ａを図１の正側アンプ１０１に適用可能である。
【００４２】
出力段１２Ａを電源電圧ＶＤＤと中間電源電圧ＶＭＨとで動作させることによる一つの問題は、出力段１２Ａの浮遊電流源（ＰＭＯＳトランジスタＭＰ９、ＮＭＯＳトランジスタＭＮ９）の動作に必要な電圧が確保しにくくなることである。この問題は、電源電圧ＶＤＤを低減させると一層に顕著になる。
【００４３】
浮遊電流源の動作電圧の問題に対処するために、本実施形態のアンプ回路１Ａでは、ＮＭＯＳトランジスタＭＮ９としてディプレッショントランジスタが使用される。これにより、アンプ回路１Ａを低電圧動作させることが可能になる。以下では、ＮＭＯＳトランジスタＭＮ９としてディプレッショントランジスタを使用することの有用性について議論する。
【００４４】
図３の演算増幅回路１０Ａの動作においては、バイアス電圧ＢＮ３Ｒを受け取るＮＭＯＳトランジスタＭＮ９のゲートと中間電源電圧ＶＭＨが供給される電源線１７Ａとの間の電圧ＶＢＮ３Ｒは、ＮＭＯＳトランジスタＭＮ１０、ＭＮ９のゲート−ソース間電圧の和に等しいことから、下記のように表される：
ＶＢＮ３Ｒ＝ＶＧＳ（ＭＮ１０）＋ＶＧＳ（ＭＮ９）．        ・・・（１）
ＶＧＳ（ＭＮ１０）：ＮＭＯＳトランジスタＭＮ１０のゲート−ソース間電圧
ＶＧＳ（ＭＮ９）：ＮＭＯＳトランジスタＭＮ９のゲート−ソース間電圧
【００４５】
図３の演算増幅回路１０Ａを動作させるためには、式（１）で表される電圧ＶＢＰ３Ｒと電流源２１の最低動作電圧（即ち、電流源２１を構成するトランジスタのドレイン−ソース間飽和電圧ＶＤＳ（ｓａｔ））と中間電源電圧ＶＭＨの和が、電源電圧ＶＤＤよりも低くなくてはならない。即ち、下記条件が満足される必要がある：
ＶＭＨ＋ＶＢＮ３Ｒ＋ＶＤＳ（ｓａｔ）＜ＶＤＤ，      ・・・（２）
式（２）から
ＶＢＮ３Ｒ＜（ＶＤＤ−ＶＭＨ）−ＶＤＳ（ｓａｔ），      ・・・（２’）
が得られる。
【００４６】
ここで、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは、一般に、下記の式で表される：
【数１】
2010041370.tif 000003
ここで、
【数２】
2010041370.tif 000004
Ｗ：ゲート幅、Ｌ：ゲート長、μ：移動度、Ｃ０：単位面積当たりのゲート酸化膜容量
ＶＴ０：バックゲート−ソース間電圧が０Ｖの場合の閾値電圧、
ＶＢ：バックゲート−ソース間電圧
ε０：自由空間の誘電率（８．８６×１０−１２Ｆ／ｃｍ）、
εｓ：半導体の比誘電率（３．９）、ｑ：電子の電荷量（１．６×１０−１２Ｃ）
ｔ０：ゲート酸化膜厚
ＮＡ：アクセプタ密度
γは、ＭＯＳトランジスタの製造プロセスによって変化し、γの平均的な値は約０．５である。
【００４７】
ここで、ＮＭＯＳトランジスタＭＮ９は、ディプレッショントランジスタであるから、その閾値電圧は負である。即ち、ＮＭＯＳトランジスタＭＮ９については、式（３）の第２項の値が負である。このため、本実施形態では、ＮＭＯＳトランジスタＭＮ９のゲート−ソース間電圧ＶＧＳ（ＭＮ９）が低減され、よって、電源電圧ＶＤＤが低くなっても、上記式（２’）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
【００４８】
図３の演算増幅回路１０Ａの更にもう一つの特徴は、バイアス回路２Ａにおいてバイアス電圧ＢＮ３Ｒを発生するために、電源電圧ＶＤＤと（接地電圧ＶＳＳよりも高い）中間電源電圧ＶＭＨが使用されていることである。これにより、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、及び電流源２５の消費電力を有効に低減することができる。
【００４９】
ここで、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２についても、上記と同様の議論が成立する。即ち、電源電圧ＶＤＤが低くなると、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、及び電流源２５の動作が困難になる。即ち、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート−ソース間電圧を、それぞれ、ＶＧＳ（ＭＮ１１）、ＶＧＳ（ＭＮ１２）としたときに、ＮＭＯＳトランジスタＭＰ１１、ＭＰ１２、及び電流源２１を動作させるためには、下記の式（５）が成立しなくてはならない。
ＶＧＳ（ＭＮ１１）＋ＶＧＳ（ＭＮ１２）＋ＶＤＳ（ｓａｔ）＋ＶＭＨ＜ＶＤＤ，      ・・・（５）
本実施形態では、ＮＭＯＳトランジスタＭＮ１１としてディプレッショントランジスタが使用されていることにより、ＮＭＯＳトランジスタＭＮ１１について式（３）の第２項の値が負になる。したがって、ＮＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧ＶＧＳ（ＭＮ１１）が低減され、よって、電源電圧ＶＤＤが低くなっても（即ち、低電圧動作時にも）、上記式（５）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
【００５０】
以上に説明されているように、本実施形態の演算増幅回路１０Ａでは、出力段１２Ａが電源電圧ＶＤＤと（接地電圧ＶＳＳよりも高い）中間電源電圧ＶＭＨの供給を受けて動作することにより、消費電力を低減することができる。加えて、出力段１２Ａの浮遊電流源のＮＭＯＳトランジスタＭＮ９としてディプレッショントランジスタが使用され、これにより、低電圧動作が実現されている。また、バイアス電圧ＢＮ３Ｒを発生するために使用されるＮＭＯＳトランジスタＭＮ１１としてディプレッショントランジスタが使用され、これによって低電圧動作が実現されている。
【００５１】
上述の図３の演算増幅回路１０Ａの構成では、オフセット電圧が大きくなる場合があり、オフセット電圧に対する対処が必要になる場合がある。図３の演算増幅回路１０Ａにおけるオフセット電圧のほとんどは、下記の４つの要因により発生する：
（Ａ）カレントミラーの能動負荷を構成するＰＭＯＳトランジスタＭＰ４、ＭＰ５の閾値電圧のバラツキ
（Ｂ）カレントミラーの能動負荷を構成するＮＭＯＳトランジスタＭＮ４、ＭＮ５の閾値電圧のバラツキ
（Ｃ）差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧のバラツキ
（Ｄ）差動トランジスタ対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２の閾値電圧のバラツキ
これらの４つの要因に対処すれば、オフセット電圧の問題に対処できる。
【００５２】
オフセット電圧の発生に対処するための一つの手法は、アンプ回路１Ａに、オフセットキャンセル回路を付加することである。図５は、オフセットキャンセル回路が付加されたアンプ回路１Ａの構成を示す回路図である。図５においては、ＮＭＯＳトランジスタＭＮ３が電流源Ｉ１として図示され、ＰＭＯＳトランジスタＭＰ３が電流源Ｉ２として図示され、ＰＭＯＳトランジスタＭＰ８、ＮＭＯＳトランジスタＭＮ８で構成される浮遊電流源が、電流源Ｉ３として図示されていることに留意されたい。
【００５３】
図５のアンプ回路１Ａでは、ＰＭＯＳトランジスタＭＰ４のドレインとＰＭＯＳトランジスタＭＰ６、ＭＰ７のソースの間にスイッチＳＷ１が挿入され、ＰＭＯＳトランジスタＭＰ５のドレインとＰＭＯＳトランジスタＭＰ６、ＭＰ７のソースの間にスイッチＳＷ２が挿入されている。スイッチＳＷ１、ＳＷ２は、いずれもメークブレークスイッチであり、供給された制御信号が活性化されると共通端子とメーク端子が電気的に接続され、非活性化されると共通端子とブレーク端子が電気的に接続されるように構成されている。スイッチＳＷ１は、その共通端子がＰＭＯＳトランジスタＭＰ４のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ６のソースに接続されている。一方、スイッチＳＷ２は、その共通端子がＰＭＯＳトランジスタＭＰ５のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ６のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ７のソースに接続されている。
【００５４】
同様に、ＮＭＯＳトランジスタＭＮ４のドレインとＮＭＯＳトランジスタＭＮ６、ＭＮ７のソースの間にスイッチＳＷ３が挿入され、ＮＭＯＳトランジスタＭＮ５のドレインとＰＭＯＳトランジスタＭＮ６、ＭＮ７のソースの間にスイッチＳＷ４が挿入されている。スイッチＳＷ３、ＳＷ４も、メークブレークスイッチである。スイッチＳＷ３は、その共通端子がＮＭＯＳトランジスタＭＮ４のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＮ６のソースに接続されている。一方、スイッチＳＷ４は、その共通端子がＮＭＯＳトランジスタＭＮ５のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ６のソースに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ７のソースに接続されている。
【００５５】
更に、非反転入力端子Ｉｎ＋と、入力段１１の２つの差動トランジスタ対（即ち、ＮＭＯＳトランジスタＭＮ１、ＭＮ２とＰＭＯＳトランジスタＭＰ１、ＭＰ２）の間にスイッチＳＷ５が挿入され、反転入力端子Ｉｎ−と、２つの差動トランジスタ対の間にスイッチＳＷ６が挿入されている。スイッチＳＷ５、ＳＷ６も、メークブレークスイッチである。スイッチＳＷ５は、その共通端子が非反転入力端子Ｉｎ＋に接続され、メーク端子がＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２のゲートに接続されている。一方、スイッチＳＷ６は、その共通端子が反転入力端子Ｉｎ−に接続され、メーク端子がＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１のゲートに接続されている。
【００５６】
スイッチＳＷ１〜ＳＷ６は、全て連動で動作しており、アンプ回路１Ａが取り得る状態は２つである。第１状態（以下、メーク状態という）では、スイッチＳＷ１〜ＳＷ６それぞれの共通端子とメーク端子とが接続され、第２状態（以下、ブレーク状態という）では、スイッチＳＷ１〜ＳＷ６それぞれの共通端子とブレーク端子とが接続される。
【００５７】
図５のスイッチＳＷ１〜ＳＷ６の状態を適宜の周期で切り換えることにより、オフセット電圧の時間平均値が０になり、上記の４つの要因（Ａ）〜（Ｄ）により発生するオフセット電圧の問題を実質的に解消することができる。詳細には、スイッチＳＷ１、ＳＷ２の状態が切り換えられることにより、ＰＭＯＳトランジスタＭＰ４、ＭＰ５と、ＰＭＯＳトランジスタＭＰ６、ＭＰ７との間の接続関係が切り換えられ、ＰＭＯＳトランジスタＭＰ４、ＭＰ５の閾値電圧のバラツキによるオフセット電圧（要因（Ａ）によるオフセット電圧）の極性が切り換えられる。また、スイッチＳＷ３、ＳＷ４の状態が切り換えられることにより、ＮＭＯＳトランジスタＭＮ４、ＭＮ５と、ＮＭＯＳトランジスタＭＮ６、ＭＮ７との間の接続関係が切り換えられ、ＮＭＯＳトランジスタＭＮ４、ＭＮ５の閾値電圧のバラツキによるオフセット電圧（要因（Ｂ）によるオフセット電圧）の極性が切り換えられる。更に、スイッチＳＷ５、ＳＷ６の状態が切り換えられることにより、非反転入力端子Ｉｎ＋及び反転入力端子Ｉｎ−と、差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の間の接続関係が切り換えられ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧のバラツキ、及びＰＭＯＳトランジスタＭＰ１、ＭＰ２の閾値電圧のバラツキによるオフセット電圧（（要因（Ｃ）、（Ｄ）によるオフセット電圧）の極性が切り換えられる。従って、上記の４つの要因（Ａ）〜（Ｄ）により発生するオフセット電圧をＶＯＳとし、非反転入力端子Ｉｎ＋に入力される入力電圧をＶＩＮとすると、出力端子Ｏｕｔから出力される電圧ＶＯは、下記の式で表される。
ＶＯ＝ＶＩＮ±ＶＯＳ，        ・・・（６）
アンプ回路１Ａがメーク状態とブレーク状態のうちの一方の状態にある場合には複号「±」の「＋」が選択され、他方の状態にある場合は「−」が選択される。スイッチＳＷ１〜ＳＷ６の状態を適宜の周期で切り換えることにより、時間平均としては電圧ＶＯが電圧ＶＩＮに一致し、オフセット電圧が解消される。
【００５８】
例えば、図３のアンプ回路１Ａを液晶表示パネルのデータ線を駆動するアンプとして使用する場合には、アンプのオフセット電圧は、縦すじ（データ線方向の縞模様）として人間の目に認識され得る。しかしながら、図５のアンプ回路１Ａを採用してスイッチＳＷ１〜ＳＷ６の状態を適宜の周期で（例えば、１水平期間毎に又は１フレーム期間毎に）切り換えることにより、アンプのオフセット電圧に起因する縦すじを解消することができる。
【００５９】
（第２の実施形態）
図６は、本発明の第２の実施形態の演算増幅回路１０Ｂの構成を示す回路図である。図６の演算増幅回路１０Ｂは、図３の演算増幅回路１０Ａと類似した構成を有している。相違点は、下記の通りである：第１に、図６の演算増幅回路１０Ｂでは、アンプ回路１Ｂの出力段１２Ｂが、電源電圧ＶＤＤより低い中間電源電圧ＶＭＬと接地電圧ＶＳＳの供給を受けて動作する。即ち、ＰＭＯＳトランジスタＭＰ１０のソースが中間電源電圧ＶＭＬが供給される電源線１７Ｂに接続される一方、ＮＭＯＳトランジスタＭＮ１０のソースが接地電圧ＶＳＳが供給される接地線１６に接続される。ここで、中間電源電圧ＶＭＬとは、電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧である。一実施形態では、中間電源電圧ＶＭＬは、電源電圧ＶＤＤの半分の電圧ＶＤＤ／２に設定される。なお、入力段１１は、第１の実施形態と同様に電源電圧ＶＤＤと接地電圧ＶＳＳとの供給を受けて動作する。第２に、出力段１２Ｂの浮遊電流源のＰＭＯＳトランジスタＭＰ９としてディプレッショントランジスタが使用される。なお、本実施形態では、ＮＭＯＳトランジスタＭＮ９としては通常のＮＭＯＳトランジスタが使用される。第３に、バイアス回路２Ｂにおいてバイアス電圧ＢＰ３Ｒを生成するＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及び電流源２１は、中間電源電圧ＶＭＬと接地電圧ＶＳＳとの供給を受けて動作する。第４に、バイアス電圧ＢＰ３Ｒを生成するＰＭＯＳトランジスタＭＰ１１としてディプレッショントランジスタが使用される。ＮＭＯＳトランジスタＭＮ１１としては通常のＮＭＯＳトランジスタが使用される。図６の演算増幅回路１０Ｂの他の構成は、図３の演算増幅回路１０Ａと同じである。
【００６０】
図６の演算増幅回路１０Ｂにおいて、出力段１２Ｂが接地電位ＶＳＳと中間電源電圧ＶＭＬの供給を受けて動作することは、出力段１２Ｂの消費電力を低減するために有用である。中間電源電圧ＶＭＬが電源電圧ＶＤＤの半分の電圧ＶＤＤ／２であれば、電源電圧ＶＤＤが出力段１２Ｂに供給される場合と比較して消費電力を半減させることができる。電源電圧ＶＤＤよりも低い中間電源電圧ＶＭＬが供給されることにより、出力段１２Ｂの出力電圧範囲は、ＶＳＳ＋０．２Ｖ〜ＶＭＬ−０．２Ｖに制約されるが、アプリケーションによっては、このことは問題にならない。
【００６１】
出力段１２Ｂに電源電圧ＶＤＤよりも低い中間電源電圧ＶＭＬを供給して動作させることによる一つの問題は、出力段１２Ｂの浮遊電流源（ＰＭＯＳトランジスタＭＰ９、ＮＭＯＳトランジスタＭＮ９）の動作に必要な電圧が確保しにくくなることである。本実施形態のアンプ回路１Ｂでは、ＰＭＯＳトランジスタＭＰ９のバックゲートがソースに接続されることより、この問題が回避されている。
【００６２】
図６の演算増幅回路１０Ｂの動作においては、バイアス電圧ＢＰ３Ｒを受け取るＰＭＯＳトランジスタＭＰ９のゲートと中間電源電圧ＶＭＬが供給される電源線１７Ｂとの間の電圧ＶＢＰ３Ｒは、ＰＭＯＳトランジスタＭＰ１０、ＭＰ９のゲート−ソース間電圧の和に等しいことから、下記のように表される：
ＶＢＰ３Ｒ＝ＶＧＳ（ＭＰ１０）＋ＶＧＳ（ＭＰ９）．        ・・・（７）
ＶＧＳ（ＭＰ１０）：ＰＭＯＳトランジスタＭＰ１０のゲート−ソース間電圧
ＶＧＳ（ＭＰ９）：ＰＭＯＳトランジスタＭＰ９のゲート−ソース間電圧
図６の演算増幅回路１０Ｂを動作させるためには、下記条件が満足される必要がある：
ＶＢＰ３Ｒ＋ＶＤＳ（ｓａｔ）＜ＶＭＬ，      ・・・（８）
式（８）から
ＶＢＰ３Ｒ＜ＶＭＬ−ＶＤＳ（ｓａｔ），      ・・・（８’）
が得られる。
【００６３】
ここで、ＰＭＯＳトランジスタＭＰ９としてディプレッショントランジスタが使用されているから、式（３）の第２項の値が負である。従って、ＰＭＯＳトランジスタＭＰ９のゲート−ソース間電圧ＶＧＳ（ＭＰ９）が低減され、よって、電源電圧ＶＤＤの低減に伴って中間電源電圧ＶＭＬが低くなっても、上記式（８’）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
【００６４】
加えて、図６の演算増幅回路１０Ｂでは、バイアス回路２Ｂにおいてバイアス電圧ＢＰ３Ｒを発生するために、中間電源電圧ＶＭＬと接地電圧ＶＳＳとが使用される。即ち、ＰＭＯＳトランジスタＭＰ１１、ＭＮ１２、及び電流源２１は、中間電源電圧ＶＭＬが供給される電源線１８Ｂと接地電圧ＶＳＳが供給される接地線２０との間に接続される。これにより、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、及び電流源２１の消費電力を有効に低減することができる。
【００６５】
ここで、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２についても、上記と同様の議論が成立する。即ち、電源電圧ＶＤＤの低減に伴い中間電源電圧ＶＭＬが低くなると、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、及び電流源２１の動作が困難になる。即ち、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲート−ソース間電圧を、それぞれ、ＶＧＳ（ＭＰ１１）、ＶＧＳ（ＭＰ１２）としたときに、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、及び電流源２１を動作させるためには、下記の式（９）が成立しなくてはならない。
ＶＧＳ（ＭＰ１１）＋ＶＧＳ（ＭＰ１２）＋ＶＤＳ（ｓａｔ）＜ＶＭＬ，      ・・・（９）
本実施形態では、ＰＭＯＳトランジスタＭＰ１１としてディプレッショントランジスタが使用されることにより、ＰＭＯＳトランジスタＭＰ１１について式（３）の第２項の値が負になる。したがって、ＰＭＯＳトランジスタＭＰ１１のゲート−ソース間電圧ＶＧＳ（ＭＰ１１）が低減され、よって、電源電圧ＶＤＤの低減に伴い中間電源電圧ＶＭＬが低くなっても（即ち、低電圧動作時にも）、上記式（９）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。
【００６６】
以上に説明されているように、本実施形態の演算増幅回路１０Ｂでは、出力段１２Ｂが接地電圧ＶＳＳと（電源電圧ＶＤＤよりも低い）中間電源電圧ＶＭＬの供給を受けて動作することにより、消費電力を低減することができる。加えて、出力段１２Ｂの浮遊電流源のＰＭＯＳトランジスタＭＰ９としてディプレッショントランジスタが使用され、これにより、低電圧動作が実現されている。また、バイアス電圧ＢＰ３Ｒを発生するために使用されるＰＭＯＳトランジスタＭＰ１１のバックゲートがソースに接続され、これによって低電圧動作が実現されている。
【００６７】
上述の図６の演算増幅回路１０Ｂの構成でも、オフセット電圧が大きくなる場合があり、オフセット電圧に対する対処が必要になる場合がある。本実施形態でも、アンプ回路１Ｂに、第１の実施形態と同様のオフセットキャンセル回路を付加することにより、オフセット電圧の問題に対処可能である。図７は、オフセットキャンセル回路が付加されたアンプ回路１Ｂの構成を示す回路図である。
【００６８】
図７のアンプ回路１Ｂの構成は、図６のアンプ回路１ＢにメークブレークスイッチＳＷ１〜ＳＷ６が挿入された構成を有している。スイッチＳＷ１〜ＳＷ６と他のＭＯＳトランジスタとの接続関係は、図５のアンプ回路１Ａと同一である。
【００６９】
詳細には、ＰＭＯＳトランジスタＭＰ４のドレインとＰＭＯＳトランジスタＭＰ６、ＭＰ７のソースの間にスイッチＳＷ１が挿入され、ＰＭＯＳトランジスタＭＰ５のドレインとＰＭＯＳトランジスタＭＰ６、ＭＰ７のソースの間にスイッチＳＷ２が挿入されている。スイッチＳＷ１は、その共通端子がＰＭＯＳトランジスタＭＰ４のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ６のソースに接続されている。一方、スイッチＳＷ２は、その共通端子がＰＭＯＳトランジスタＭＰ５のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ６のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ７のソースに接続されている。
【００７０】
同様に、ＮＭＯＳトランジスタＭＮ４のドレインとＮＭＯＳトランジスタＭＮ６、ＭＮ７のソースの間にスイッチＳＷ３が挿入され、ＮＭＯＳトランジスタＭＮ５のドレインとＰＭＯＳトランジスタＭＮ６、ＭＮ７のソースの間にスイッチＳＷ４が挿入されている。スイッチＳＷ３は、その共通端子がＮＭＯＳトランジスタＭＮ４のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＮ６のソースに接続されている。一方、スイッチＳＷ４は、その共通端子がＮＭＯＳトランジスタＭＮ５のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ６のソースに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ７のソースに接続されている。
【００７１】
更に、非反転入力端子Ｉｎ＋と、入力段１１の２つの差動トランジスタ対（即ち、ＮＭＯＳトランジスタＭＮ１、ＭＮ２とＰＭＯＳトランジスタＭＰ１、ＭＰ２）の間にスイッチＳＷ５が挿入され、反転入力端子Ｉｎ−と、２つの差動トランジスタ対の間にスイッチＳＷ６が挿入されている。スイッチＳＷ５は、その共通端子が非反転入力端子Ｉｎ＋に接続され、メーク端子がＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２のゲートに接続されている。一方、スイッチＳＷ６は、その共通端子が反転入力端子Ｉｎ−に接続され、メーク端子がＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１のゲートに接続されている。
【００７２】
スイッチＳＷ１〜ＳＷ６は、全て連動で動作しており、アンプ回路１Ｂは、スイッチＳＷ１〜ＳＷ６それぞれの共通端子とメーク端子とが接続されるメーク状態と、共通端子とブレーク端子とが接続されるブレーク状態の２状態を取り得る。図４のアンプ回路１Ａと同様に、スイッチＳＷ１〜ＳＷ６の状態を適宜の周期で切り換えることにより、オフセット電圧の時間平均値が０になり、オフセット電圧の問題を実質的に解消することができる。
【００７３】
（第３の実施形態）
図８は、本発明の第３の実施形態の演算増幅回路１０Ｃの構成を示す回路図である。図８の演算増幅回路１０Ｃは、図３の演算増幅回路１０Ａと類似した構成を有しているが、下記の点で異なる。
【００７４】
第１に、図８の演算増幅回路１０Ｃでは、接地電圧ＶＳＳより高く電源電圧ＶＤＤより低い中間電源電圧は使用されない。即ち、アンプ回路１Ｃの出力段１２Ｃは、電源電圧ＶＤＤと、接地電圧ＶＳＳとの供給を受けて動作する。詳細には、ＰＭＯＳトランジスタＭＰ１０のソースが電源電圧ＶＤＤが供給される電源線１５に接続される一方、ＮＭＯＳトランジスタＭＮ１０のソースが接地電圧ＶＳＳが供給される接地線１６に接続される。更に、バイアス回路２Ｃの全てのＭＯＳトランジスタ及び電流源は、電源電圧ＶＤＤと接地電圧ＶＳＳとの供給を受けて動作する。
【００７５】
第２に、出力段１２Ｃの浮遊電流源を構成するＰＭＯＳトランジスタＭＰ９及びＮＭＯＳトランジスタＭＮ９、及び、入力段１１Ｃの浮遊電流源を構成するＰＭＯＳトランジスタＭＰ８及びＮＭＯＳトランジスタＭＮ８の全てに、ディプレッショントランジスタが使用される。これは、図８の演算増幅回路１Ｃの低電圧動作を可能にするために有効である。ＰＭＯＳトランジスタＭＰ８、ＭＰ９、ＮＭＯＳトランジスタＭＮ８、ＭＮ９としてディプレッショントランジスタを使用することにより、これらのＭＯＳトランジスタのゲート−ソース間電圧が低減される。これは、ＰＭＯＳトランジスタＭＰ８、ＭＰ９、ＮＭＯＳトランジスタＭＮ８、ＭＮ９に供給されるバイアス電圧ＭＰ３Ｌ、ＭＰ３Ｒ、ＭＮ３Ｌ、ＭＮ３Ｒの電圧レベルを有効に低減し、低い電源電圧ＶＤＤでの動作を可能にする。
【００７６】
第３に、バイアス回路２ＣのＰＭＯＳトランジスタＭＰ１１、ＭＰ１３、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１３の全てに、ディプレッショントランジスタが使用される。これも、図８の演算増幅回路１Ｃの低電圧動作を可能にするために有効である。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１３、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１３としてディプレッショントランジスタを使用することにより、これらのＭＯＳトランジスタのゲート−ソース間電圧が低減される。これは、低い電源電圧ＶＤＤが低くても、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４、及び電流源２１、２２、２５、２６を動作させることを可能にする。即ち、バイアス回路２Ｃを低電圧動作させることを可能にする。
【００７７】
以上に説明されているように、本実施形態では、入力段１１Ｃ及び出力段１２Ｃの浮遊電流源のＭＯＳトランジスタとしてディプレッショントランジスタが使用され、これにより、アンプ回路１Ｃの低電圧動作が可能になっている。加えて、これらの浮遊電流源にバイアス電圧を供給する回路部分のＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１３、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１３）としてディプレッショントランジスタが使用され、これにより、バイアス回路２Ｃの低電圧動作が可能になっている。
【００７８】
（液晶表示装置への応用）
以上に説明された増幅演算回路は、液晶表示パネルその他の表示パネルを駆動するドライバＩＣのアンプとして好適に使用される。一つの有効な用途は、液晶表示パネルのデータ線を駆動するデータ線ドライバである。近年の液晶表示パネル用のデータ線ドライバは、その出力数が１０００チャンネルを超えるものまで出現しており、このようなデータ線ドライバでは、電圧フォロア接続された演算増幅回路が１０００個を超えて搭載される。これだけ出力数が多いとチップの消費電力が大きくなり、チップ温度がシリコン半導体デバイスの動作限界の１５０℃近くになることもある。上述された演算増幅回路（特に、第１及び第２の実施形態の演算増幅回路）を使用することにより、消費電力を劇的に削減させることが可能になる。
【００７９】
図９は、一実施形態における液晶表示パネル駆動装置３０の構成を示すブロック図である。液晶表示パネル駆動装置３０は、ラッチ３１ｐ、３１ｎと、レベルシフト回路３２ｐ、３２ｎと、正側Ｄ／Ａコンバータ（ＤＡＣ）３３ｐと、負側ＤＡＣ３３ｎと、正側アンプ３４ｐと、負側アンプ３４ｎと、スイッチ回路３５と、出力端子３６、３７と、階調電圧生成回路３８と、電源システム３９とを備えている。液晶表示パネル駆動装置３０は、ラッチ３１ｐ、３１ｎに供給された画像データＤ１、Ｄ２に応答して、液晶表示パネルのデータ線を駆動する駆動電圧を出力端子３６、３７から出力するように構成されている。ここで画像データＤ１、Ｄ２とは、駆動されるべき画素の階調を示すデータであり、出力端子３６、３７に出力される駆動電圧の電圧レベルは、画像データＤ１、Ｄ２に応じて決定される。
【００８０】
ラッチ３１ｐ、レベルシフト回路３２ｐ、正側Ｄ／Ａコンバータ（ＤＡＣ）３３ｐ、及び正側アンプ３４ｐは、画像データＤ１に応答して共通電位Ｖｃｏｍよりも高く電源電圧ＶＤＤよりも低い駆動電圧を生成する回路である。本実施形態では、共通電位ＶＣＯＭは、電源電圧ＶＤＤの半分の電圧ＶＤＤ／２に等しく、したがって、正側アンプ３４ｐから出力される駆動電圧は、電圧ＶＤＤ／２よりも高く電源電圧ＶＤＤよりも低い。
【００８１】
詳細には、ラッチ３１ｐは、画像データＤ１をラッチし、ラッチした画像データＤ１をレベルシフト回路３２ｐを介して正側ＤＡＣ３３ｐに転送する。レベルシフト回路３２ｐは、レベルシフトを行うことにより、ラッチ３１ｐの出力レベルと正側ＤＡＣ３３ｐの入力レベルを整合させる。正側ＤＡＣ３３ｐは、画像データＤ１に対してデジタル−アナログ変換を行う。詳細には、正側ＤＡＣ３３ｐは、階調電圧生成回路３８から階調電圧Ｖ１＋〜Ｖｍ＋を受け取り、受け取った階調電圧Ｖ１＋〜Ｖｍ＋のうちから画像データＤ１に対応する階調電圧を選択し、選択した階調電圧を正側アンプ３４ｐに供給する。ここで、階調電圧Ｖ１＋〜Ｖｍ＋は、いずれも、電圧ＶＤＤ／２よりも高く電源電圧ＶＤＤよりも低い電圧である。正側アンプ３４ｐは、電圧フォロアとして動作し、正側ＤＡＣ３３ｐから受け取った階調電圧と同じ電圧レベルの駆動電圧を出力する。後述されるように、正側ＤＡＣ３３ｐは、電源電圧ＶＤＤ及び接地電圧ＶＳＳに加え、中間電源電圧ＶＤＤ／２が供給されて動作する。
【００８２】
一方、ラッチ３１ｎ、レベルシフト回路３２ｎ、負側ＤＡＣ３３ｎ、及び負側アンプ３４ｐは、画像データＤ２に応答して接地電圧ＶＳＳより高く共通電位Ｖｃｏｍよりも低い駆動電圧を生成する回路である。本実施形態では、共通電位ＶＣＯＭが電源電圧ＶＤＤの半分の電圧ＶＤＤ／２に等しいから、負側アンプ３４ｎから出力される駆動電圧は、接地電圧ＶＳＳより高く電圧ＶＤＤ／２よりも低いことになる。
【００８３】
詳細には、ラッチ３１ｎは、画像データＤ２をラッチし、ラッチした画像データＤ２をレベルシフト回路３２ｎを介して負側ＤＡＣ３３ｎに転送する。レベルシフト回路３２ｎは、レベルシフトを行うことにより、ラッチ３１ｎの出力レベルと負側ＤＡＣ３３ｎの入力レベルを整合させる。負側ＤＡＣ３３ｎは、画像データＤ２に対してデジタル−アナログ変換を行う。詳細には、負側ＤＡＣ３３ｎは、階調電圧生成回路３８から階調電圧Ｖ１−〜Ｖｍ−を受け取り、受け取った階調電圧Ｖ１−〜Ｖｍ−のうちから画像データＤ２に対応する階調電圧を選択し、選択した階調電圧を負側アンプ３４ｎに供給する。ここで、階調電圧Ｖ１−〜Ｖｍ−は、いずれも、電圧ＶＤＤ／２よりも高く電源電圧ＶＤＤよりも低い電圧である。負側アンプ３４ｎは、電圧フォロアとして動作し、負側ＤＡＣ３３ｎから受け取った階調電圧と同じ電圧レベルの駆動電圧を出力する。後述されるように、負側ＤＡＣ３３ｎは、電源電圧ＶＤＤ及び接地電圧ＶＳＳに加え、中間電源電圧ＶＤＤ／２が供給されて動作する。
【００８４】
スイッチ回路３５は、正側アンプ３４ｐ及び負側アンプ３４ｎと、出力端子３６、３７との間の接続関係を切り換える回路である。共通電位Ｖｃｏｍよりも高く電源電圧ＶＤＤよりも低い駆動電圧を出力端子３６から出力し、接地電圧ＶＳＳより高く共通電位Ｖｃｏｍよりも低く駆動電圧を出力端子３７から出力する場合、スイッチ回路３５は、スイッチ３５ａ、３５ｄをオン状態に、スイッチ３５ｂ、３５ｃをオフ状態に設定する。これにより、正側アンプ３４ｐが出力端子３６に、負側アンプ３４ｐが出力端子３７に接続され、通電位Ｖｃｏｍよりも高く電源電圧ＶＤＤよりも低い駆動電圧が出力端子３６から、接地電圧ＶＳＳより高く共通電位Ｖｃｏｍよりも低く駆動電圧が出力端子３７から出力される。一方、接地電圧ＶＳＳよりも高く共通電位Ｖｃｏｍよりも低い駆動電圧を出力端子３６から出力し、共通電位Ｖｃｏｍよりも高く電源電圧ＶＤＤよりも低い駆動電圧を出力端子３７から出力する場合、スイッチ回路３５は、スイッチ３５ｂ、３５ｃをオン状態に、スイッチ３５ａ、３５ｄをオフ状態に設定する。
【００８５】
階調電圧生成回路３８は、正側ＤＡＣ３３ｐに階調電圧Ｖ１＋〜Ｖｍ＋を供給し、負側ＤＡＣ３３ｎに階調電圧Ｖ１−〜Ｖｍ−を供給する。
【００８６】
電源システム３９は、電源電圧ＶＤＤ、中間電源電圧ＶＤＤ／２、及び接地電圧ＶＳＳを生成し、液晶表示パネル駆動回路３０の各回路部分に供給する。
【００８７】
図９の液晶表示パネル駆動回路３０では、正側アンプ３４ｐとして第１の実施形態の演算増幅回路１０Ａ（図３、図５の演算増幅回路）が使用され、負側アンプ３４ｎとして第２の実施形態の演算増幅回路１０Ｂ（図６、図７の演算増幅回路）が使用される。このとき、負側アンプ３４ｎとして使用される演算増幅回路１０Ｂに供給される中間電源電圧ＶＭＬ、及び正側アンプ３４ｐとして使用される演算増幅回路１０Ａに供給される中間電源電圧ＶＭＨは、いずれも、電源電圧ＶＤＤの半分の電圧ＶＤＤ／２に設定される。これにより、単一の電源線４０により、正側アンプ３４ｐ及び負側アンプ３４ｎに中間電源電圧を供給することが可能になる。
【００８８】
図１０は、図９の液晶表示パネル駆動装置３０の出力電圧範囲を示す概念図である。正側アンプ３４ｐとして使用される演算増幅回路１０Ａは、その出力段１１が電源電圧ＶＤＤと接地電圧ＶＳＳの供給を受けて動作する一方、出力段１２Ａが電源電圧ＶＤＤと中間電源電圧ＶＤＤ／２の供給を受けて動作する。この場合、正側アンプ３４ｐの出力電圧範囲は、ＶＤＤ／２＋０．２（Ｖ）〜ＶＤＤ／２−０．２（Ｖ）になる。一方、負側アンプ３４ｎとして使用される演算増幅回路１０Ｂは、その出力段１１が電源電圧ＶＤＤと接地電圧ＶＳＳの供給を受けて動作する一方、出力段１２Ｂが接地電圧ＶＳＳと中間電源電圧ＶＤＤ／２の供給を受けて動作する。この場合、負側アンプ３４ｎの出力電圧範囲は、ＶＳＳ／２＋０．２（Ｖ）〜ＶＤＤ／２−０．２（Ｖ）になる。図９の構成では、ＶＤＤ／２−０．２（Ｖ）〜ＶＤＤ／２＋０．２（Ｖ）の範囲の駆動電圧を出力することはできないが、このことは、液晶表示パネルを駆動する上で問題にはならない。むしろ、演算増幅回路１０Ａ、１０Ｂを使用することにより、消費電力を低減できる利点があることは、上述の通りである。
【００８９】
一層に液晶表示パネル駆動回路３０の消費電力を低減するためには、階調電圧Ｖ１＋〜Ｖｍ＋及び階調電圧Ｖ１−〜Ｖｍ−を生成する階調電圧生成回路３８に含まれるγアンプとして上述の演算増幅回路を使用することが好ましい。γアンプとは、階調電圧Ｖ１＋〜Ｖｍ＋及び階調電圧Ｖ１−〜Ｖｍ−が所望のガンマカーブに従って生成されるように、階調電圧Ｖ１＋〜Ｖｍ＋及び階調電圧Ｖ１−〜Ｖｍ−の生成に使用されるラダー抵抗にバイアス電圧を供給するアンプである。
【００９０】
図１１は、第１及び第２の実施形態の演算増幅回路１０Ａ、１０Ｂをγアンプとして使用する階調電圧生成回路３８の例を示す回路図である。図１１の階調電圧生成回路３８は、正側γアンプ４１−１〜４１−ｎと、負側γアンプ４２−１〜４２−ｎと、ラダー抵抗４３とを備えている。正側γアンプ４１−１〜４１−ｎは、中間電源電圧ＶＤＤ／２よりも高く電源電圧ＶＤＤよりも低いバイアス電圧をラダー抵抗４３に供給し、負側γアンプ４２−１〜４２−ｎは、接地電圧ＶＳＳよりも高く中間電源電圧ＶＤＤ／２よりも高くバイアス電圧をラダー抵抗４３に供給する。ラダー抵抗４３は、電源電圧ＶＤＤを供給する電源線と、接地電圧ＶＳＳを供給する接地線の間に接続されており、階調電圧Ｖ１＋〜Ｖｍ＋及び階調電圧Ｖ１−〜Ｖｍ−を電圧分割によって生成する。生成された階調電圧Ｖ１＋〜Ｖｍ＋は、信号線４４−１〜４４−ｍを介して正側アンプ３４ｐに供給され、階調電圧Ｖ１−〜Ｖｍ−は、信号線４５−１〜４５−ｍを介して負側アンプ３４ｎに供給される。
【００９１】
図１０の階調電圧生成回路３８では、正側γアンプ４１−１〜４１−ｎとして第１の実施形態の演算増幅回路１０Ａが使用される。出力段１２Ａが電源電圧ＶＤＤと中間電源電圧ＶＤＤ／２の供給を受けて動作する演算増幅回路１０Ａを使用することは、消費電力を低減するために有効である。同様に、負側γアンプ４２−１〜４２−ｎとして第２の実施形態の演算増幅回路１０Ｂが使用される。出力段１２Ｂが接地電圧ＶＳＳと中間電源電圧ＶＤＤ／２の供給を受けて動作する演算増幅回路１０Ｂを使用することは、消費電力を低減するために有効である。
【００９２】
なお、以上には本発明の具体的な実施形態が記述されているが、本発明は、様々な変形が可能であり、上述の実施形態に限定して解釈してはならない。特に、上記には演算増幅回路が液晶表示パネルを駆動する液晶表示パネル駆動装置に適用される実施形態が記述されているが、液晶表示パネル以外の表示パネルのデータ線を駆動する表示パネル駆動装置にも適用可能であることに留意されたい。また、本発明の演算増幅回路は、低電圧動作や低消費電圧動作が求められる他の様々な用途にも適用可能である。
【図面の簡単な説明】
【００９３】
【図１】図１は、典型的なデータ線駆動回路の構成を示す回路図である。
【図２】図２は、典型的な演算増幅回路の構成を示す回路図である。
【図３】図３は、本発明の第１の実施形態の演算増幅回路の構成を示す回路図である。
【図４】図４は、ディプレッショントランジスタの構成の例を示す断面図である。
【図５】図５は、オフセットキャンセル回路が付加された第１の実施形態の演算増幅回路の構成を示す回路図である。
【図６】図６は、本発明の第２の実施形態の演算増幅回路の構成を示す回路図である。
【図７】図７は、オフセットキャンセル回路が付加された第２の実施形態の演算増幅回路の構成を示す回路図である。
【図８】図８は、第３の実施形態の演算増幅回路の構成を示す回路図である。
【図９】図９は、本発明の一実施形態における液晶表示パネル駆動回路の構成を示すブロック図である。
【図１０】図１０は、図９の液晶表示パネル駆動回路の出力電圧範囲を示す概念図である。
【図１１】図１１は、図９の液晶表示パネル駆動回路の階調電圧生成回路の好適な構成を示す回路図である。
【符号の説明】
【００９４】
１０Ａ、１０Ｂ、１０Ｃ：演算増幅回路
１Ａ、１Ｂ、１Ｃ：アンプ回路
２Ａ、２Ｂ、２Ｃ：バイアス回路
１１、１１Ｃ：入力段
１２Ａ、１２Ｂ、１２Ｃ：出力段
１３、１６：接地線
１４、１５：電源線
１７Ａ、１７Ｂ：電源線
１８Ａ、１８Ｂ：電源線
１９：電源線
２０：接地線
Ｏｕｔ：出力端子
２１、２２、２３、２４、２５、２６、２７、２８：電流源
３０：液晶表示パネル駆動回路
３１ｐ、３１ｎ：ラッチ
３２ｐ、３２ｎ：レベルシフト回路
３３ｐ：正側Ｄ／Ａコンバータ
３３ｎ：負側Ｄ／Ａコンバータ
３４ｐ：正側アンプ
３４ｎ：負側アンプ
３５：スイッチ回路
３５ａ、３５ｂ、３５ｃ、３５ｄ：スイッチ
３６、３７：出力端子
３８：階調電圧生成回路
３９：電源システム
４１：正側γアンプ
４２：負側γアンプ
４３：ラダー抵抗
４４、４５：信号線
１０１：正側アンプ
１０２：負側アンプ
１０３、１０４：電源線
１０５：接地線
１１１：入力段
１１２：出力段
１１３：正側電源線
１１４：負側電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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