(57)【要約】【課題】強度を保持しつつ、導通時の抵抗を低減可能な電力用の半導体装置を提供する。【解決手段】半導体装置１０は、基板領域１と、基板領域１上に設けられ、炭化珪素を含む半導体材料からなり、複数の凹部が形成されたドリフト領域２と、側壁に配設されたアノード電極３と、凹部の側壁を挟んでアノード電極３と互いに対面するように側壁に配設され、かつ、アノード電極３と絶縁されたカソード電極４とを有する。【選択図】図１
2010206014.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に設けられ、炭化珪素を含む半導体材料からなり、複数の凹部が形成されたドリフト領域と、
前記凹部に配設された第１の電極と、
前記第１の電極が配設された凹部とは異なる凹部に配設された第２の電極と、
を有し、
前記第１の電極と前記第２の電極とが絶縁されていることを特徴とする半導体装置。
【請求項２】
前記第１の電極の少なくとも一部が、前記ドリフト領域とショットキー接合を有しており、前記第１の電極と前記第２の電極間に、ショットキーバリアダイオードが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電極の少なくとも一部が、前記ドリフト領域とはバンドギャップが異なった半導体材料からなるヘテロ半導体領域からなり、前記第１の電極と前記第２の電極間に、ヘテロ接合ダイオードが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ドリフト領域の少なくとも一部が、第１導電型である第１導電型領域と、第２導電型である第２導電型領域とからなり、前記第１の電極と前記第２の電極間に、ＰＮ接合ダイオードが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の電極と前記第２の電極とは絶縁された第３の電極を有し、前記第３の電極は前記第１の電極と前記第２の電極との間を流れる電流を制御する制御電極であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の前記凹部が前記ドリフト領域の同一主面側に形成されており、前記第１の電極と前記第２の電極とが同一主面側に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数の前記凹部が前記ドリフト領域の互いに対向する２つの主面にそれぞれ形成されており、前記第１の電極と前記第２の電極とが互いに対向するように２つの主面にそれぞれ形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記凹部の深さが、前記第１の電極と前記第２の電極とがそれぞれ形成された凹部の中心間の距離よりも大きいことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記凹部の側壁表層部に電界集中を緩和する表層部電界緩和領域が形成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記凹部の側壁底部に電界集中を緩和する底部電界緩和領域が形成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記凹部の底部が前記支持基板まで延びるように、前記ドリフト領域を貫通していることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記支持基板が半導体材料からなることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記支持基板が前記ドリフト領域とは反対導電型の前記半導体材料からなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記支持基板が絶縁性を有する材料からなることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記支持基板が前記ドリフト領域と同じ半導体材料で、かつ、絶縁性を有する材料からなることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記支持基板が炭化珪素材料からなることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用等に用いられる半導体装置に関する。
【背景技術】
【０００２】
電力エネルギーの変換に使用される電力用半導体装置には、使用用途に応じた耐圧を保持し、かつ低損失であることが求められており、材料物性として耐圧とオン抵抗の関係が優れる炭化珪素を材料とした半導体装置、例えばショットキーバリアダイオードなどが検討されている（例えば、特許文献１参照）。
【０００３】
炭化珪素材料は、非特許文献１に記載されているように、非常に大きい絶縁破壊電界を有するので、他の材料で同耐圧の半導体装置を作成する場合に、電圧を保持するためにドリフト領域中に形成される空乏層の幅を小さくし、ドリフト領域の不純物密度を大きくすることができる。
【０００４】
一例として、電力用の半導体装置（例えば、ダイオード）を実現するのに必要なドリフト領域の条件を比較してみると、他の材料では不純物密度が小さくなり、大きい厚みが必要となるのに対し、炭化珪素材料を用いた場合では、不純物密度を大きくして、厚みを小さくすることができる。その結果、ドリフト領域の抵抗を小さくできることから、オン抵抗の小さい電力用半導体装置の実現が期待される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２５２３８０号公報
【非特許文献】
【０００６】
【非特許文献１】松内弘之編著  「半導体ＳｉＣ技術と応用」  日刊工業新聞社  ２００３年３月３１日 初版（ｐ.９〜１４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、炭化珪素材料は硬度が高くもろい性質を有するため、上記半導体装置を半導体チップとして実現する場合、構造体としての強度を確保するために、支持基体として一定の厚みが必要であるという問題がある。
【０００８】
即ち、炭化珪素を半導体材料として利用する場合、高い絶縁破壊強度を有するため、シリコンを利用したショットキーダイオードに比べて、理論的に基板（抵抗領域）の厚みを薄くすることができる。しかし、その反面、炭化珪素材料は強度がシリコンに比べて小さいため、基板の厚みを薄くすると、機械的な強度がシリコンを利用した半導体装置に比べて弱くなる。このため、炭化珪素を半導体材料として利用する場合、機械的強度を保持しつつ、オン抵抗を低減するには限界があった。
【０００９】
本発明は、上記のような従来技術の問題を解決するためになされたものであり、強度を保持しつつ、導通時の抵抗を低減可能な電力用の半導体装置を提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明では、ドリフト領域に形成された複数の凹部の側壁に第１の電極及び第２の電極を互いに対向するように、かつ、互いに絶縁された状態で配設されている。
【発明の効果】
【００１１】
本発明によれば、凹部に配設された第１の電極と第２の電極により、凹部の側壁に対してほぼ垂直に電流が流れるようにしているので、強度が保持できる厚みで支持基板及びドリフト領域を構成しつつ、導通時の抵抗を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態を示す断面図。
【図２】本発明の第１実施形態の製造方法を示す断面図。
【図３】本発明の第１実施形態の製造方法を示す断面図。
【図４】本発明の第１実施形態の製造方法を示す断面図。
【図５】本発明の第２実施形態を示す断面図。
【図６】本発明の第２実施形態の製造方法を示す断面図。
【図７】本発明の第２実施形態の製造方法を示す断面図。
【図８】本発明の第２実施形態の製造方法を示す断面図。
【図９】本発明の第２実施形態の製造方法を示す断面図。
【図１０】本発明の第２実施形態の別の断面図。
【図１１】本発明の第２実施形態の別の断面図。
【図１２】本発明の第２実施形態の別の断面図。
【図１３】本発明の第３実施形態を示す断面図。
【図１４】本発明の第３実施形態の別の断面図。
【図１５】本発明の第３実施形態の別の断面図。
【図１６】本発明の第４実施形態を示す断面図。
【図１７】本発明の第４実施形態の別の断面図。
【図１８】本発明の第４実施形態の製造方法を示す断面図。
【図１９】本発明の第４実施形態の製造方法を示す断面図。
【図２０】本発明の第４実施形態の製造方法を示す断面図。
【図２１】本発明の第４実施形態の製造方法を示す断面図。
【図２２】本発明の第４実施形態の別の製造方法を示す断面図。
【図２３】本発明の第４実施形態の別の製造方法を示す断面図。
【図２４】本発明の第４実施形態の別の製造方法を示す断面図。
【図２５】本発明の第４実施形態の別の製造方法を示す断面図。
【図２６】本発明の第４実施形態の別の断面図。
【図２７】本発明の第４実施形態の別の断面図。
【図２８】本発明の第５実施形態を示す断面図。
【図２９】本発明の第５実施形態の製造方法を示す断面図。
【図３０】本発明の第５実施形態の製造方法を示す断面図。
【図３１】本発明の第５実施形態の製造方法を示す断面図。
【図３２】本発明の第５実施形態の製造方法を示す断面図。
【図３３】本発明の第５実施形態の別の断面図。
【図３４】本発明の第５実施形態の別の断面図。
【図３５】本発明の第５実施形態の別の断面図。
【図３６】本発明の第５実施形態の別の断面図。
【図３７】本発明の第５実施形態の別の断面図。
【図３８】本発明の第５実施形態の別の断面図。
【図３９】本発明の第５実施形態の別の断面図。
【図４０】本発明の第６実施形態を示す断面図。
【図４１】本発明の第６実施形態の別の断面図。
【図４２】本発明の第６実施形態の別の断面図。
【図４３】本発明の第７実施形態を示す断面図。
【図４４】本発明の第７実施形態を示す別の断面図。
【図４５】本発明の第７実施形態を示す表面図。
【図４６】本発明の第７実施形態の製造方法を示す図４３に対応する断面図。
【図４７】本発明の第７実施形態の製造方法を示す図４４に対応する断面図。
【図４８】本発明の第７実施形態の製造方法を示す図４３に対応する断面図。
【図４９】本発明の第７実施形態の製造方法を示す図４４に対応する断面図。
【図５０】本発明の第７実施形態の製造方法を示す図４３に対応する断面図。
【図５１】本発明の第７実施形態の製造方法を示す図４４に対応する断面図。
【図５２】本発明の第７実施形態の製造方法を示す図４３に対応する断面図。
【図５３】本発明の第７実施形態の製造方法を示す図４４に対応する断面図。
【図５４】本発明の第７実施形態の製造方法を示す図４３に対応する断面図。
【図５５】本発明の第７実施形態の製造方法を示す図４４に対応する断面図。
【図５６】本発明の第７実施形態の製造方法を示す図４３に対応する断面図。
【図５７】本発明の第７実施形態の製造方法を示す図４４に対応する断面図。
【発明を実施するための形態】
【００１３】
（第１実施形態）
図１を用いて、本発明における半導体装置の第１実施形態を説明する。図１は本発明の実施形態を説明する断面図の一例である。
【００１４】
図１に示すように、本発明の半導体装置１０は、例えば、炭化珪素のポリタイプが４ＨタイプのＰ型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。本実施形態においては、基板領域１には支持基体としての強度を満たす必要があるため、厚さが数１０μｍ〜数１００μｍ程度の厚さを有している。ドリフト領域２としては、例えばＮ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、ドリフト領域２は不純物密度や厚みが前記範囲外となってももちろん良い。本実施形態では例えば不純物密度が１０16ｃｍ-3、厚みが１２μｍのものを用いた場合で説明する。
【００１５】
なお、本実施形態では、半導体基体が、基板領域１とドリフト領域２の２層からなる基板の場合について説明するが、ドリフト領域２のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。また、本実施形態においては、後述するようにＰ型の基板領域１を用いることで、逆バイアス時のパンチスルーが起こりにくくしているが、基板領域１がＮ型であったとしてもドリフト領域２の厚みの低減に制限はあるものの用いることは可能である。
【００１６】
ドリフト領域２の基板領域１との接合面に対向する主面には、Ｕ字型の溝が複数形成されており、溝の側壁を介して互いに対向するようにアノード電極３とカソード電極４が形成されている。なお、図１においては、溝の底部が垂直形状をした場合を示しているが、溝の底部全体が湾曲していてもよく、底部の端部のみが湾曲していてももちろんよい。また、本実施形態における説明では、図１の断面構造に対して、奥行き方向に溝が形成されたストライプ型の場合を一例とするが、四角や六角もしくは丸型の環状構造としてもよい。
【００１７】
本実施形態においては、アノード電極３とカソード電極４に挟まれた溝の側壁間の距離、つまり、アノード電極３とカソード電極４に挟まれたドリフト領域２の厚みによって、耐圧の大きさが決まる。また、本発明においては、耐圧クラスは限定されず効果を得ることができるが、一例として６００Ｖクラスの場合で説明することとし、本実施形態においては溝の側壁間の距離を５μｍとする。
【００１８】
本実施形態においては、アノード電極３及びカソード電極４がドリフト領域２の主面側を覆うように溝からはみ出すような構成をしているが、この場合は、ドリフト領域２の主面部を介してアノード電極３とカソード電極４との間の耐圧が低下しないように、絶縁膜５を形成している。本実施形態では図示していないが、アノード電極３及びカソード電極４が溝からはみ出さないように埋め込まれた形状をしていても良い。その場合は、絶縁膜５は必須ではない。
【００１９】
アノード電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。また、アノード電極３はアノード端子として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。
【００２０】
一方、カソード電極４は、ドリフト領域２とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、カソード電極４はカソード端子として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。
【００２１】
なお、図１に示す断面図では、アノード電極３及びカソード電極４がそれぞれ溝ごとに独立しているように見えるが、紙面奥行き方向もしくは手前方向等で溝中もしくは溝上で、アノード電極３同士及びカソード電極４同士が接続されている。
【００２２】
このように、図１に示す半導体装置１０は、アノード電極３とカソード電極４の２端子からなるショットキー接合ダイオードとして動作する。
【００２３】
次に、本実施形態の製造方法の一例を図２〜図４を使って説明する。
【００２４】
まず、図２に示すように、Ｐ型の基板領域１の上にＮ−型のドリフト領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えば、熱酸化法もしくはＣＶＤ法によって形成された絶縁膜５を形成する。
【００２５】
次に、図３に示すように、絶縁膜５上には、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第１のマスク材５１を形成する。マスク材の材料としては、フォトレジスト膜以外にもＳｉＮ膜や金属材料膜などの材料を用いることができる。
【００２６】
第１のマスク材５１が開口した部分において、絶縁膜５層並びにドリフト領域２を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。
【００２７】
次に、図４に示すように、第１のマスク材５１を、例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去する。そして、カソード電極４として、ニッケル、チタンなど金属材料をリフトオフ法もしくは成膜及びエッチングによって形成する。その後、アノード電極３としてチタン、モリブデン、ニッケル、アルミニウムなどのドリフト領域２とショットキー接合をする金属材料を、同じくリフトオフ法もしくは成膜及びエッチングによって形成する。
【００２８】
なお、本実施形態においては、アノード電極３とカソード電極４が同一主面上に形成されるため、ともに同一の金属材料を用いる部分については、同時に形成してもよい。このようにして、図１に示した本発明の第１実施形態による半導体装置１０が完成する。
【００２９】
以上のように、本実施形態においては、一般的な半導体製造方法を用いて、容易に実現することができる。
【００３０】
次に、本実施形態の動作について説明する。
【００３１】
まず、アノード電極３とカソード電極４との間に逆バイアス電圧が印加されている場合、ダイオードは遮断状態を維持する。つまり、図１に示すショットキー接合ダイオードにおいては、溝の側壁及び底部に形成されるアノード電極３とドリフト領域２のショットキー接合部からドリフト領域２中に空乏層が伸張するためである。本実施形態においては、アノード電極３とカソード電極４が溝の側壁を介してほぼ対向するように形成されているため、側壁にほぼ平行に空乏層は伸張する。このため、本実施形態の耐圧はアノード電極３とカソード電極４とで挟まれた側壁の厚みと不純物濃度でほぼ決まる。このため、一般的な縦型構造と同様の耐圧を得るためには、ドリフト領域２の側壁の厚みを、縦型構造におけるドリフト領域層の膜厚と同程度としている。
【００３２】
なお、本実施形態においては、基板領域１の導電型をドリフト領域２とは反対導電型のＰ型としているため、例えば、アノード電極３が形成されている溝底部から延びた空乏層が到達しても、パンチスルーせずに耐圧を保持することができる。
【００３３】
このように、本実施形態においては、従来構造と同様の耐圧を保持することができる。
【００３４】
次に、アノード電極３とカソード電極４との間に順バイアス電圧が印加された場合、ダイオードは導通状態となる。つまり、ドリフト領域２中に広がっていた空乏層が後退し、アノード電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧に到達すると、カソード電極４から供給される電子電流が流れるためである。このとき、本実施形態においては、ダイオードの２端子となるアノード電極３とカソード電極４間に生じる抵抗成分が、耐圧を保持するべく溝間に形成されたドリフト領域２の厚み部分のみで構成されているため、従来の縦型構造に比べて、基板領域１で生じる抵抗を削減できるため、より低抵抗で電流を導通することができる。
【００３５】
さらに本実施形態においては、溝中にアノード電極３及びカソード電極４が、それぞれが形成されているため、従来の横型構造では限界があった単位面積あたりに形成できる素子領域の高密度化を両立することができる。つまり、溝同士が対面する側壁面に対して垂直方向に電流を流すことで、側壁の表面積にほぼ比例した高密度化を実現することができる。
【００３６】
そして、図１中、ドリフト領域２中に形成される溝の深さｄが、アノード電極３とカソード電極４とが繰り返し形成されるピッチｐ（アノード電極３とカソード電極４とが形成された凹部の中心間距離）以上とすることで、従来の縦型構造以上の高密度化が実現できる。例えば、本実施形態において、溝の深さを８μｍ、溝の幅を２μｍとしてアノード電極３とカソード電極４を形成した場合、ドリフト領域２の側壁厚みは５μｍのため、溝の深さｄは８μｍ、アノード電極３とカソード電極４とが繰り返し形成されるピッチｐは７μｍとなる。縦型構造の場合は、ダイオードとして働く面積はドリフト領域主面の表面積に比例するのに対し、本実施形態においては、ダイオードとして働く面積はｄ／ｐ倍となるため、上記の例では約１．１４倍の高密度化が可能となる。さらに、溝の幅を１μｍとすれば、１．３３倍となり、溝の幅及び深さを変えることで更なる向上が可能となる。このことから、本実施形態で示す構造により、一般的な縦型構造で得ることができるオン抵抗の物理リミットを越えた低抵抗を達成することができる。
【００３７】
また、本実施形態においては、ドリフト領域２の材料として炭化珪素を用いているため、例えば６００Ｖ程度の耐圧でもドリフト領域２の側壁厚みが５μｍ程度とシリコンを使用した場合より一桁以上小さくできるため、数μｍ〜１０数μｍ程度の深さの溝を形成するだけで、一般的な縦型構造よりも低いオン抵抗を達成することができる。つまり、実現性が容易で、より高密度化しやすいという特徴をもつ。
【００３８】
以上、本実施形態においては、溝中にアノード電極３とカソード電極４をそれぞれ形成し、溝の側壁に対してほぼ垂直に電流が流れるようにしているため、基板領域１及びドリフト領域２の厚みを支持基体としての強度を保持できる厚みで構成しつつ、縦型構造では制限が生じていた基板領域１の抵抗分を削減できると共に、横型構造では制限が生じていたダイオード領域の高密度化を実現することができる。このため、従来の横型構造及び縦型構造と比べても、導通時の抵抗を低減することができる。
【００３９】
（第２実施形態）
図５〜図１２を用いて、本発明における半導体装置１０の第２実施形態を説明する。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００４０】
図５は図１に対応する本発明の実施形態を説明する断面構造図の一例である。図５はアノード電極３が形成される溝の表層部に接するように、例えばＰ型の電界緩和領域６が形成されている。
【００４１】
次に、本実施形態の製造方法の一例を図６〜図９を使って説明する。
【００４２】
まず、図６に示すように、Ｐ型の基板領域１の上にＮ−型のドリフト領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第２のマスク材５２を形成する。マスク材の材料としては、フォトレジスト膜以外にも酸化膜やＳｉＮ膜や金属材料膜などの材料を用いることができる。そして、第２のマスク材５２が開口した部分において、ドリフト領域２中に、例えばイオン注入法を用いて、例えばボロンもしくはアルミなどを不純物導入し所定の熱処理による不純物の活性化をへて電界緩和領域６を形成する。不純物導入法としては、少なくともドリフト領域２中に不純物導入できれば、イオン注入法以外にも固相拡散法など別のどの方法を用いても良い。
【００４３】
これ以降は、第１実施形態で示した図２〜図４の製造方法と同じプロセスで図５の構造を実現することができるが、以下に詳細を示す。
【００４４】
次に、図７は、図２に対応しており、ドリフト領域２の上面に、熱酸化法もしくはＣＶＤ法によって形成された絶縁膜５を形成する。
【００４５】
次に、図８は図３に対応しており、絶縁膜５上には、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第１のマスク材５１を形成する。マスク材の材料としては、フォトレジスト膜以外にもＳｉＮ膜や金属材料膜などの材料を用いることができる。第１のマスク材５１が開口した部分において、絶縁膜５層並びにドリフト領域２を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。
【００４６】
次に、図９は、図４に対応しており、第１のマスク材５１を、例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去する。そして、カソード電極４として、ニッケル、チタンなど金属材料をリフトオフ法もしくは成膜及びエッチングによって形成する。その後、アノード電極３としてチタン、モリブデン、ニッケル、アルミニウムなどのドリフト領域２とショットキー接合をする金属材料を、同じくリフトオフ法もしくは成膜及びエッチングによって形成する。なお、本実施形態においても、アノード電極３とカソード電極４が同一主面上に形成されるため、ともに同一の金属材料を用いる部分については、同時に形成してもよい。
【００４７】
このようにして、図５に示した本発明の第２実施形態による半導体装置１０が完成する。
【００４８】
以上のように、本実施形態においても、一般的な半導体製造方法を用いて、容易に実現することができる。
【００４９】
この図５で新たに形成した電界緩和領域６は、アノード電極３とカソード電極４との間に逆バイアス電圧が印加されている際の、アノード電極３が形成されている溝の表層部における端部への電界集中を緩和する効果を有している。つまり、本実施形態においては、逆バイアス状態においては、溝表層部のショットキー接合部には電界が印加されずに、電界緩和領域６とドリフト領域２との接合部に空乏層が広がるためである。このことから、本実施形態においては、第１実施形態の図１で示した構造に比べて同等の耐圧を保持するのに、アノード電極３とカソード電極４との間に挟まれた溝間のドリフト領域２の厚みを小さくすることができる。このことから、順バイアス導通時のドリフト領域２の抵抗を小さくすることができるため、第１実施形態に比べてさらにオン抵抗を低減することができる。
【００５０】
なお、図５では一例としてアノード電極３が形成される溝の表層部のみに電界緩和領域６を形成した場合で説明してきたが、図１０に示すように、アノード電極３とカソード電極４とが形成されている両方の溝の表層部に電界緩和領域６が形成されていてもよい。製造方法に関しても、図６で説明した第２のマスク材の開口形状を変えておけば、容易に製造することができる。
【００５１】
また、図１１ならびに図１２に示すように、図５で示したアノード電極３が形成されている溝のもう一方の端部である溝の底部についても、電界緩和領域７を形成することによって、オン抵抗低減に寄与する。その理由は上述した表層部の電界緩和と同様である。溝底部に電界緩和領域７を形成する方法としては、図６で示した表層部に不純物導入する前後の工程で、所定のマスク材を用いて選択的に深い位置にイオン注入法を用いて形成する方法と、溝を形成した直後に選択的にイオン注入法で不純物を導入する方法などがあり、一般的な半導体装置を用いて実現可能である。
【００５２】
以上のように、少なくともアノード電極３が形成されている溝の側壁において端部に相当する表層部及び底部に電界緩和領域６、７を形成し、逆バイアス時の電界集中を緩和することで、同等の耐圧を得るのに、アノード電極３とカソード電極４との間に挟まれた溝間のドリフト領域２の厚みをさらに小さくすることができる。このことから、導通時のドリフト領域２の抵抗を小さくすることができるため、第１実施形態に比べてさらにオン抵抗を低減することができる。
【００５３】
また、第２実施形態においても、上述した第１実施形態による他の効果を奏することができる。
【００５４】
（第３実施形態）
図１３〜図１５を用いて、本発明における半導体装置の第３実施形態を説明する。本実施形態においては、第１実施形態並びに第２実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００５５】
図１３は、図１に対応する本発明の実施形態を説明する断面構造図の一例である。図１３はＰ型の基板領域１の代わりに、絶縁性を有する炭化珪素材料からなる基板領域１１で構成されており、さらにアノード電極３およびカソード電極４が形成される溝がドリフト領域２を貫通し、溝の底部が基板領域１１中に形成されている。
【００５６】
次に、本実施形態の製造方法は、ほぼ第１実施形態で説明した図２〜図４に準拠して容易に製造の一例を図６〜図９を使って説明することができる。つまり、本実施形態においては、第１実施形態とは基板領域１１の導電型が異なるものの同じ炭化珪素材料であり、図３で説明した工程において、エッチングする深さを大きくすれば良いためである。つまり、図１の構造と同様に容易に実現することができる。
【００５７】
この図１３で示した新たな特徴としては、アノード電極３とカソード電極４が形成されている溝の深さが、ドリフト領域２が貫通するように形成できるため、ダイオードとして機能するアノード電極３及びカソード電極４の表面積を向上し、さらなる低オン抵抗化が可能な点である。図１の構成においては、アノード電極３とカソード電極４間に挟まれたドリフト領域２の厚みで規定される所定耐圧を得るために、溝の底部と基板領域１との間で耐圧が制限されないように、所定距離離す必要があった。一方、本実施形態においては、基板領域１１がドリフト領域２より不純物濃度が小さくさらには絶縁性を有するため、溝の底部と基板領域１１との間で決まる耐圧が、アノード電極３とカソード電極４間に挟まれたドリフト領域２の厚みで決まる耐圧より大きいという特徴を有する。そのため、ドリフト領域２を貫通して溝の深さを形成できることから、上述したように、本実施形態においては、溝の側壁に形成されるドリフト領域２の全域を耐圧保持領域として活用することができるため、ダイオードとして機能するアノード電極３及びカソード電極４の表面積を向上し、さらなる低オン抵抗化が可能となる。また、本実施形態においては、基板領域１１が絶縁性を有していることから、第２実施形態で例示した図１１及び図１２で形成されている電界緩和領域７の機能についても基板領域１１が有しているため、溝底部の電界集中が小さく、さらに抵抗を低減できるという効果も有する。
【００５８】
本実施形態においても、図１４、図１５に示すように、第２実施形態で説明した溝表層部の電界緩和領域６を、第２実施形態と同様の製造方法で容易に形成することができ、同様の効果も得ることができる。
【００５９】
このように、基板領域１１に絶縁性を有する材料を用いることで、さらにオン抵抗を低減することができる。なお、本実施形態においては、基板領域１１としてドリフト領域２と同じ半導体材料である炭化珪素材料を用いた場合で説明してきたが、絶縁性を有する他の材料、ガラス基板やセラミック基板等を用いても良い。ただし、本実施形態で説明したようなドリフト領域２と同じ材料で構成することによって、基板領域１１とドリフト領域２との原子間の格子整合が良好なため、品質の高いドリフト領域２を形成できるという利点がある。
【００６０】
本実施形態においても、上述した実施形態の他の効果を奏することができる。
【００６１】
（第４実施形態）
図１６〜図２７を用いて、本発明における半導体装置の第４実施形態を説明する。本実施形態においては、第１実施形態〜第３実施形態で説明した内容と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００６２】
図１６は図１３に対応する本発明の実施形態を説明する断面構造図の一例である。図１６に示すように、カソード電極４に接するように、例えばＮ＋型の高濃度領域８が形成されている。高濃度領域８は、図１６に示すように、図１３ではドリフト領域２とカソード電極４とが接していた部分の一部に形成されていてもよいし、図１７に示すように、カソード電極４が形成される溝の周囲を覆うように基板領域１１中にも形成されていても良い。いずれにしても、高濃度領域８はカソード電極４とドリフト領域２とがより低抵抗のオーミック接続するように機能し、第１実施形態から第３実施形態で説明した構造に比べて、ショットキーダイオードはさらに低オン抵抗で動作するという効果が得られる。
【００６３】
次に製造方法であるが、本実施形態においても容易に作成することができる。ここでは、一例として図１７に示した構造で、２通りの製造方法を示す。
【００６４】
まず、図１８に示すように、絶縁性を有するの基板領域１１の上にＮ−型のドリフト領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第３のマスク材５３を形成する。マスク材の材料としては、フォトレジスト膜以外にも酸化膜やＳｉＮ膜や金属材料膜などの材料を用いることができる。そして、第３のマスク材５３が開口した部分において、ドリフト領域２中に、例えばイオン注入法を用いて、例えばリンや窒素などのＮ型のドーパントとなる不純物を導入し所定の熱処理による不純物の活性化をへて高濃度領域８を形成する。不純物導入法としては、少なくともドリフト領域２中に不純物導入できれば、イオン注入法以外にも固相拡散法など別のどの方法を用いても良い。図１８では基板領域１１に到達するように不純物を導入しているが、例えばイオン注入の加速エネルギーを所定の大きさにすることによって、図１６に対応する基板領域１１には到達しない深さとすることもできる。
【００６５】
これ以降は、第１実施形態で示した図２〜図４の製造方法と同じプロセスで図５の構造を実現することができるが、以下に詳細を示す。
【００６６】
次に、図１９は、図２に対応しており、ドリフト領域２の上面に、熱酸化法もしくはＣＶＤ法によって形成された絶縁膜５を形成する。
【００６７】
次に、図２０は、図３に対応しており、絶縁膜５上には、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第１のマスク材５１を形成する。マスク材の材料としては、フォトレジスト膜以外にもＳｉＮ膜や金属材料膜などの材料を用いることができる。第１のマスク材５１が開口した部分において、絶縁膜５の層並びにドリフト領域２を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。
【００６８】
次に、図２１は、図４に対応しており、第１のマスク材５１を、例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去する。そして、カソード電極４として、ニッケル、チタンなどの金属材料をリフトオフ法もしくは成膜及びエッチングによって形成する。その後、アノード電極３としてチタン、モリブデン、ニッケル、アルミニウムなどのドリフト領域２とショットキー接合をする金属材料を、同じくリフトオフ法もしくは成膜及びエッチングによって形成する。なお、本実施形態においても、アノード電極３とカソード電極４が同一主面上に形成されるため、ともに同一の金属材料を用いる部分については、同時に形成してもよい。
【００６９】
次に、もう１つの製造方法を図２２〜図２５を用いて説明する。
【００７０】
まず、図２２に示すように、絶縁性を有するの基板領域１１の上にＮ−型のドリフト領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えば、熱酸化法もしくはＣＶＤ法によって形成された絶縁膜５を形成する。
【００７１】
次に、図２３に示すように、絶縁膜５上には、まず、カソード電極４となる溝の部分を形成するべく、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第４のマスク材５４を形成する。マスク材の材料としては、フォトレジスト膜以外にもＳｉＮ膜や金属材料膜などの材料を用いることができる。
【００７２】
第４のマスク材５４が開口した部分において、絶縁膜５の層並びにドリフト領域２を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。
【００７３】
さらに、エッチング後第４のマスク材５４を有する状態で、ドリフト領域２中に、例えばイオン注入法を用いて、例えばリンや窒素などのＮ型のドーパントとなる不純物を導入し所定の熱処理による不純物の活性化をへて高濃度領域８を形成する。不純物導入法としては、少なくともドリフト領域２中に不純物導入できれば、イオン注入法以外にも固相拡散法など別のどの方法を用いても良い。なお、本工程のエッチング途中で、イオン注入等の不純物導入を実施し、さらに、エッチングを追加することによって、図１６に対応する基板領域１１には到達しない深さで形成することもできる。
【００７４】
次に、図２４に示すように、第４のマスク材５４を、例えば、硫酸と過酸化水素水の混合液などでウエットエッチングして除去後、絶縁膜５上には、アノード電極３となる溝の部分を形成するべく、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第５のマスク材５５を形成する。マスク材の材料としては、フォトレジスト膜以外にもＳｉＮ膜や金属材料膜などの材料を用いることができる。
【００７５】
第５のマスク材５５が開口した部分において、絶縁膜５の層並びにドリフト領域２を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。
【００７６】
次に、図２５に示すように、第５のマスク材５５を、例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去する。そして、カソード電極４として、ニッケル、チタンなど金属材料をリフトオフ法もしくは成膜及びエッチングによって形成する。その後、アノード電極３としてチタン、モリブデン、ニッケル、アルミニウムなどのドリフト領域２とショットキー接合をする金属材料を、同じくリフトオフ法もしくは成膜及びエッチングによって形成する。
【００７７】
なお、図１８〜図２１及び図２２〜図２５で示したいずれの製造方法においても、アノード電極３とカソード電極４が同一主面上に形成されるため、ともに同一の金属材料を用いる部分については、同時に形成してもよい。このようにして、図１７に示した本発明の実施形態による半導体装置１０を完成させることができ、一般的な半導体製造方法を用いて、容易に実現することができる。
【００７８】
また、本実施形態においても、第１実施形態から第３実施形態で説明してきた構造を組み合わせることで、より低抵抗の半導体装置１０を実現することができる。
【００７９】
図２６及び図２７は、図１６及び図１７に対して、第２実施形態で説明した電界緩和領域６をアノード電極３が形成されている溝の表層部に形成した場合を示している。このようにすることで、カソード電極４のドリフト領域２とのコンタクト抵抗を低減できると共に、アノード電極３が形成されている溝の表層部における逆バイアス時の電界集中を緩和することで、アノード電極３とカソード電極４との間に挟まれた溝間のドリフト領域２の厚みをさらに小さくすることができるため、導通時のトータルのオン抵抗をさらに低減することができる。
【００８０】
なお、本実施形態においては、溝が基板領域１１に到達する構造を一例として説明してきたが、図１〜図１２に示した溝の底部がドリフト領域２中にある場合についても容易に実現することができ、同様の効果を得ることができる。
【００８１】
また、第４実施形態においても、上述した実施形態による他の効果を奏することができる。
【００８２】
（第５実施形態）
図２８〜図３９を用いて、本発明における半導体装置の第５実施形態を説明する。本実施形態においては、第１実施形態〜第４実施形態で説明した内容と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００８３】
上記、第１実施形態から第４実施形態では図１〜図２７を用いて、半導体装置１０としてアノード電極３とドリフト領域２とがショットキー接合を有するショットキー接合ダイオードが形成された場合について説明してきたが、本実施形態における図２８〜図３５においては、ドリフト領域２とドリフト領域２とはバンドギャップが異なる半導体材料からなるアノード領域１５とがヘテロ接合したヘテロ接合ダイオードが形成されている場合について説明する。
【００８４】
図２８は、図１４に対応する本発明の実施形態を説明する断面構造図の一例である。図２８中、図１４で形成されていたアノード電極３とカソード電極４の代わりに、ドリフト領域２に形成された溝中には、例えば、Ｐ＋型のポリシリコンからなるアノード領域１５と、Ｎ＋型のポリシリコンからなるカソード領域１６が形成されており、アノード領域１５とカソード領域１６は、表層部において、それぞれ例えばチタンやアルミなどからなるアノード電極１３とカソード電極１４に接続されている。
【００８５】
本実施形態においても一般的な半導体製造装置を用いて容易に作成することができる。
【００８６】
まず、図２９は、図２及び図３と同様の製造手順で電界緩和領域６を形成する。つまり、絶縁性を有する基板領域１１の上にＮ−型のドリフト領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第２のマスク材（図示なし）を形成する。マスク材の材料としては、フォトレジスト膜以外にも酸化膜やＳｉＮ膜や金属材料膜などの材料を用いることができる。そして、第２のマスク材（図示なし）が開口した部分において、ドリフト領域２中に、例えばイオン注入法を用いて、アルミやボロンなどのＰ型のドーパントとなる不純物を導入し所定の熱処理による不純物の活性化をへて電界緩和領域６を形成する。不純物導入法としては、少なくともドリフト領域２中に不純物導入できれば、イオン注入法以外にも固相拡散法など別のどの方法を用いても良い。さらに、ドリフト領域２の上面に、熱酸化法もしくはＣＶＤ法によって形成された絶縁膜５を形成したあと、絶縁膜５上には、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第１のマスク材（図示なし）を形成する。マスク材の材料としては、フォトレジスト膜以外にもＳｉＮ膜や金属材料膜などの材料を用いることができる。第１のマスク材（図示なし）が開口した部分において、絶縁膜５層並びにドリフト領域２を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。さらにエッチング後の溝が埋まるように、例えば、ＬＰ−ＣＶＤ法によって形成されたポリシリコン層５６を形成している。このとき、上記多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。
【００８７】
次に、図３０に示すように、溝からはみ出して表層に堆積されているポリシリコン層５６をドライエッチングなどによってエッチバックし除去する。その後、アノード領域１５となる溝部が開口するように、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第６のマスク材５７を形成する。そして、第６のマスク材５７が開口した部分において、ポリシリコン中に、例えばイオン注入法を用いて、例えばボロンなどのＰ型のドーパントとなる不純物を導入し所定の熱処理による不純物の活性化をへてＰ＋型のアノード領域１５を形成する。
【００８８】
次に、図３１に示すように、第６のマスク材５７を例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去した後、次は、カソード領域１６となる溝部が開口するように、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなる第７のマスク材５８を形成する。そして、第７のマスク材５８が開口した部分において、ポリシリコン中に、例えばイオン注入法を用いて、リンやヒ素などのＮ型のドーパントとなる不純物を導入し所定の熱処理による不純物の活性化をへてＮ＋型のカソード領域１６を形成する。
【００８９】
最後に、図３２に示すように、第７のマスク材５８を、例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去した後、アノード電極１３およびカソード電極１４として、チタン、アルミニウムなどのアノード領域１５およびカソード領域１６とオーミック接合をする金属材料を成膜及びエッチングによって形成する。
【００９０】
以上のように、図２８に示すヘテロ接合ダイオードは容易に形成することができる。
【００９１】
なお、本実施形態においては、ヘテロ接合ダイオードのカソード電極端子側をＮ＋型ポリシリコンからなるカソード領域１６と金属電極からなるカソード電極１４で構成される場合を例示しているが、第１実施形態から第４実施形態で示したような金属電極のみからなるカソード電極としても良い。図２８に示したカソード領域１６をカソード電極端子の一部として用いる利点として、溝の埋め込みを同じポリシリコンで形成できるため、製造プロセスを簡素化することができる点である。また、アノード領域１５およびカソード領域１６にＰ型及びＮ型の導電性を持たす際に、各領域の材料としてポリシリコンを用いることで不純物の拡散がしやすいことから、溝の表層部に不純物導入すれば熱拡散で溝の底部まで導電性を持たすことができるため、製造プロセスを簡略化することができる。
【００９２】
次に、動作について説明する。
【００９３】
アノード電極１３とカソード電極１４との間に電圧を印加すると、アノード領域１５とドリフト領域２の接合界面において整流作用が生じ、ダイオード特性が得られる。まず、アノード電極１３とカソード電極１４との間に逆バイアス電圧を印加すると、ヘテロ接合ダイオードは逆方向特性を示し遮断特性を示す。本実施形態においては、アノード領域１５の導電型をＰ型としているため、遮断特性はＰＮ接合ダイオードのごとく動作する。これは、アノード領域１５の導電型をＰ型、ドリフト領域２の導電型をＮ型とした構成では、ＰＮ接合ダイオードに見られるような所定の電界下で発生するキャリアによる漏れ電流特性が優勢になる程に、ヘテロ接合界面のエネルギー障壁を介する漏れ電流を大幅に低減することができるからである。
【００９４】
次に、アノード電極１３とカソード電極１４との間に順バイアス電圧を印加すると、第１実施形態で示したショットキー接合ダイオードのごとく導通特性を示す。すなわち、順方向特性はヘテロ接合部からドリフト領域２側並びにアノード領域１５側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れる。本実施形態においても、溝中に形成されたアノード領域１５とカソード領域１６間を、溝の側壁に対してほぼ垂直に電流が流れるようにしているため、基板領域１１及びドリフト領域２の厚みを支持基体としての強度を保持できる厚みで構成しつつ、縦型構造では制限が生じていた基板領域の抵抗分を削減できると共に、横型構造では制限が生じていたダイオード領域の高密度化を実現することができる。このため、従来の横型構造及び縦型構造と比べても、導通時の抵抗を低減することができる。ダイオード部の構成は第１実施形態から第４実施形態で説明したショットキー接合ダイオードとは異なるものの、低オン抵抗で動作ができるという特徴は同様に有する。なお、図２８においては、溝中にポリシリコンが完全に埋め込められた場合を例示しているが、図３３のように、溝の側壁に接するようポリシリコン層を形成し、溝中にもアノード電極１３およびカソード電極１４が形成されていても良い。図３３ではアノード領域１５とアノード電極１３の端部、カソード領域１６とカソード電極１４の端部がほぼ揃うように、それらの構成材料であるポリシリコン層および金属膜を連続してエッチングした場合を例示しているが、別々に形成して端部が揃っていなくてもよい。ただ、同時に連続してエッチングすることで、製造工程を簡略化することができる利点がある。
【００９５】
また、図３４および図３５に示すように、カソード領域１６とドリフト領域２との接続をさらに低抵抗にするために、高濃度領域８を形成した場合を示している。その効果については、第４実施形態と同じ効果を得ることができ、さらに低抵抗化を実現することができる。
【００９６】
なお、本実施形態においては、他の実施形態と異なる部分についての説明をするため、図２８〜図３５の４つの構造を例に説明しているが、第１実施形態から第４実施形態において説明した構成で、ショットキー接合ダイオードの部分をヘテロ接合ダイオードに置き換えることで、図１〜図２７で説明した特徴は同様に得ることができる。
【００９７】
さらに、本実施形態における図３６、図３７、図３８、図３９においては、ドリフト領域２とドリフト領域２とは反対導電型のＰ型領域からなる反対導電型領域２６とがＰＮ接合したＰＮ接合ダイオードが形成されている場合について説明する。本実施形態においても、形成されるダイオードの構成が異なるだけで、溝中に形成されたアノード電極２３とカソード電極２４間を、溝の側壁に対してほぼ垂直に電流が流れるようにしているため、基板領域１１及びドリフト領域２の厚みを支持基体としての強度を保持できる厚みで構成しつつ、縦型構造では制限が生じていた基板領域の抵抗分を削減できると共に、横型構造では制限が生じていたダイオード領域の高密度化を実現することができる。このため、従来の横型構造及び縦型構造と比べても、導通時の抵抗を低減することができる。ダイオード部の構成は第１実施形態から第４実施形態で説明したショットキー接合ダイオードとは異なるものの、低オン抵抗で動作ができるという特徴は同様に有する。
【００９８】
製造方法についても、溝を掘る前にリソグラフィーとイオン注入等の不純物導入を用いて、Ｐ型の反対導電型領域を形成する方法と、アノード電極２３が埋め込まれる溝を形成するときに、イオン注入等の不純物導入によって形成することができ、他の実施形態と同様に容易に作成可能である。また、アノード電極２３とカソード電極２４はＰ型及びＮ型の炭化珪素材料と低抵抗で接合が形成可能なニッケルを用いることで、同時に成膜することが可能であり、製造工程を簡略化することが可能である。
【００９９】
本実施形態においても、他の実施形態と異なる部分についての説明をするため、図３６〜図３９の４つの構造を例に説明しているが、第１実施形態から第４実施形態において説明した構成で、ショットキー接合ダイオードの部分をＰＮ接合ダイオードに置き換えることで、図１〜図２７で説明した特徴は同様に得ることができるため、ここでの説明は省略する。
【０１００】
また、第５実施形態においても、上述した実施形態による他の効果を奏することができる。
【０１０１】
（第６実施形態）
図４０〜図４２を用いて、本発明における半導体装置の第６実施形態を説明する。本実施形態においては、第１実施形態〜第５実施形態で説明した内容と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１０２】
上記第１実施形態から第５実施形態ではアノード電極とカソード電極が同一主面上に形成される場合について説明してきたが、本実施形態における図４０〜図４２においては、アノード電極とカソード電極とが基板領域を挟んで対向するように、対面する主面の両方からそれぞれ溝を形成する構成を示している。
【０１０３】
図４０は、図１に対応する断面図であり、アノード電極３はドリフト領域２が形成される主面側から形成された溝中に形成され、カソード電極４は、基板領域１が形成される対向主面側から形成された溝中に形成されている。本実施形態においても、ショットキー接合ダイオードの耐圧は各溝中に形成されたアノード電極３とカソード電極４の間に形成されたドリフト領域２の側壁の厚みで決まるように形成されている。
【０１０４】
本実施形態では、上述した本発明の効果である低オン抵抗を縦型構造で実現した場合の一例である。本実施形態とすることで、アノード電極３とドリフト領域２とが接するショットキー接合部の表面積が増えるため、ショトキー接合ダイオードの内蔵電位を低減することができ、導通時の損失をさらに低減できるという効果を有する。
【０１０５】
製造プロセスとしては、他の実施形態に比べると、アノード電極側少なくとも２回に分けて溝を形成する必要があり、多少工程が複雑にはなるが、両面コンタクトアライナー装置を用いれば、表面と裏面の位置合わせも比較的容易にできるため、一般的な半導体装置を用いれば実現可能である。
【０１０６】
図４１はショットキー接合ダイオードをヘテロ接合ダイオードで形成した場合を例示しており、図４２はＰＮ接合ダイオードで形成した場合を示している。いずれの構成にしても、ダイオードの低損失化が可能となる。
【０１０７】
本実施形態においても、図示はしていないものの、電界緩和領域６、７や高濃度領域８を形成することができる。
【０１０８】
また、第６実施形態においても、上述した実施形態による他の効果を奏することができる。
【０１０９】
（第７実施形態）
図４３〜図４５を用いて、本発明における半導体装置の第７実施形態を説明する。本実施形態においては、第１実施形態〜第６実施形態で説明した内容と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１１０】
上記、第１実施形態から第７実施形態ではアノード電極とカソード電極の２端子素子からなるダイオードが形成される場合について説明してきたが、本実施形態においては、ソース電極、ドレイン電極、ゲート電極の３端子素子からなる場合を示しており、具体的にはＭＯＳＦＥＴの構成を有している。
【０１１１】
図４３及び図４４は本発明の半導体装置１０の断面構造を示している。図４５は、本発明の半導体装置１０の表面構造を示している。尚、図４３は、図４５に示すＬＡ-ＬＡ線に沿った断面図である。図４４は、図４５に示すＬＢ-ＬＢ線に沿った断面図である。
【０１１２】
図４３〜図４５に示すように、本実施形態の半導体装置１０は、例えば炭化珪素のポリタイプが４Ｈタイプの絶縁性を有する基板領域１１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。本実施形態においては、基板領域１１には支持基体としての強度を満たす必要があるため、厚さが数１０μｍ〜数１００μｍ程度の厚さを有している。ドリフト領域２としては、例えばＮ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、ドリフト領域２は不純物密度や厚みが前記範囲外となってももちろん良い。本実施形態では例えば不純物密度が１０16ｃｍ-3、厚みが１２μｍのものを用いた場合で説明する。
【０１１３】
なお、本実施形態では、半導体基体が、基板領域１１とドリフト領域２の２層からなる基板の場合について説明するが、ドリフト領域２のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。また、本実施形態においては、第３実施形態で詳述したように、絶縁性を有する基板領域１１を用いることで、溝底部の電界集中を緩和する効果を有しているが、基板領域１がＮ型もしくはＰ型であったとしてもドリフト領域２の厚みや溝の深さに制限はあるものの用いることは可能である。
【０１１４】
ドリフト領域２の基板領域１との接合面に対向する主面には、Ｕ字型の溝が複数形成されており、溝の側壁を介して互いに対向するように、一方の溝にはソース電極３３及びゲート電極３６が、他方の溝にはドレイン電極３４が形成されている。なお、図４３および図４４においては、溝の底部が垂直形状をした場合を示しているが、溝の底部全体を湾曲させてもよく、底部の端部のみを湾曲させていてももちろんよい。また、本実施形態における説明では、断面構造に対して、奥行き方向に溝が形成されたストライプ型の場合を一例とするが、四角や六角もしくは丸型の環状構造としてもよい。
【０１１５】
図４３〜図４５に示すように、ソース電極３３およびゲート電極３６が形成されている溝には、所定の繰り返しピッチでソース電極３３およびゲート電極３６が形成されている。
【０１１６】
本実施形態においては、ソース電極３３とドレイン電極３４に挟まれた溝の側壁間の距離、つまり、ソース電極３３とドレイン電極３４に挟まれたドリフト領域２の厚みによって、耐圧の大きさが決まる。また、本発明においては、耐圧クラスは限定されず効果を得ることができるが、一例として６００Ｖクラスの場合で説明することとし、本実施形態においては溝の側壁間の距離を６μｍとする。ソース電極３３が形成される溝側のドリフト領域２には、ソース電極３３に接するように、Ｎ型のソース領域３１とＰ型のウェル領域３２が形成されている。さらに、ソース領域３１とウェル領域３２とドリフト領域２に例えばシリコン酸化膜からなるゲート絶縁膜３５を介して接するようにゲート電極３６が形成されている。
【０１１７】
また、ドレイン電極３４側には溝に接するように、Ｎ型の高濃度領域８が形成されている。
【０１１８】
ソース電極３３は、ソース領域３１およびウェル領域３２と、ドレイン電極３４は高濃度領域８と、それぞれオーミック接続するように、例えば、ニッケル及びチタン、アルミ等を多層とした金属材料を用いている。
【０１１９】
本実施形態においては、ソース電極３３及びドレイン電極３４がドリフト領域２の主面側を覆うように溝からはみ出すような構成をしているが、この場合は、ドリフト領域２の主面部を介してソース電極３３とドレイン電極３４との間の耐圧が低下しないように、絶縁膜５を形成している。本実施形態では図示していないが、ソース電極３３及びドレイン電極３４が溝からはみ出さないように埋め込まれた形状をしていても良い。その場合、絶縁膜５は必須ではない。
【０１２０】
このように、図４３〜図４５に示す半導体装置１０は、ソース電極、ドレイン電極、ゲート電極の３端子からなるＭＯＳＦＥＴとして動作する。
【０１２１】
次に、図４６〜図５７を使って製造方法について説明する。図４６、図４８、図５０、図５２、図５４、図５６は、図４３に対応する断面図である。図４７、図４９、図５１、図５３、図５５、図５７は、図４４に対応する断面図である。
【０１２２】
まず、図４６及び図４７に示すように、絶縁性を有する基板領域１１の上にＮ−型のドリフト領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えば、熱酸化法もしくはＣＶＤ法によって形成された絶縁膜５を形成する。
【０１２３】
次に、絶縁膜５上には、溝の部分を形成するべく、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなるマスク材５９を形成する。マスク材の材料としては、フォトレジスト膜以外にもＳｉＮ膜や金属材料膜などの材料を用いることができる。
【０１２４】
マスク材５９が開口した部分において、絶縁膜５の層並びにドリフト領域２を、例えば反応性イオンエッチング（ドライエッチング）によりエッチングする。
【０１２５】
次に、図４８及び図４９に示すように、マスク材５９を例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去した後、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなるマスク材６０を形成し、ドリフト領域２に形成された溝の表面にウェル領域３２を形成するべく、例えばイオン注入法を用いて、ボロンやアルミなどのＰ型のドーパントとなる不純物を導入する。
【０１２６】
次に、図５０及び図５１に示すように、マスク材６０を例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去した後、再度フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなるマスク材６１を形成し、ドリフト領域２に形成された溝の表面にソース領域３１および高濃度領域８を形成するべく、例えばイオン注入法を用いて、リンや窒素などのＮ型のドーパントとなる不純物を導入する。
【０１２７】
ここではＰ型の不純物の導入後、Ｎ型の不純物の導入をしているが、順序はどちらが先でもかまわない。また、他の実施形態と同様に、不純物導入法としては、少なくともドリフト領域２中に不純物導入できれば、イオン注入法以外にも固相拡散法など別のどの方法を用いても良い。また、第４実施形態など他の実施形態と同様に、溝を形成する前にイオン注入等でドリフト領域２にウェル領域３２、ソース領域３１、高濃度領域８を形成する製造プロセスを用いても良い。
【０１２８】
次に、図５２及び図５３に示すように、マスク材６１を例えば硫酸と過酸化水素水の混合液などでウエットエッチングして除去した後、所定の熱処理による不純物の活性化をへてウェル領域３２、ソース領域３１、高濃度領域８を形成する。
【０１２９】
そして、ドリフト領域２の側壁など剥き出しになっている部分に、ゲート絶縁膜３５として、熱酸化法による熱酸化膜もしくはＣＶＤ法によるＣＶＤ酸化膜を形成した後、ゲート電極３６を形成するべく、例えば、ＬＰ−ＣＶＤ法によって形成されたポリシリコン層を形成する。そして、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型のゲート電極３６層が形成される。このとき、上記多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、不純物ドーピングには固相拡散や気相拡散を用いても構わない。また、導電型もボロンを不純物導入してＰ型としてもかまわない。
【０１３０】
次に、図５４及び図５５に示すように、ゲート電極３６が形成される部分のみポリシリコン層が残るように、フォトリソグラフィによって所定形状に開口した例えばフォトレジスト膜からなるマスク材６２を形成し、マスク材６２が開口している部分のポリシリコン層をドライエッチングで除去する。その後、ゲート電極３６のエッチングされた端部に熱酸化法によって酸化膜を形成し、絶縁ゲート電極を形成する。
【０１３１】
最後に、図５６及び図５７に示すように、ソース電極３３やドレイン電極３４が形成される溝の側壁に形成されている酸化膜をフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングして除去した後、ソース電極３３およびドレイン電極３４として、ニッケル、チタン、アルミニウムなどソース領域３１、高濃度領域８とオーミック接合をする金属材料を成膜及びエッチングによって形成する。
【０１３２】
以上のようにして、本実施形態の半導体装置１０を一般的な半導体装置を用いて形成することができる。
【０１３３】
次に動作について説明する。
【０１３４】
本実施形態においては、例えばソース電極３３を接地し、ドレイン電極３４に正電位を印加して使用する。
【０１３５】
まず、ゲート電極３６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、Ｐ型のウェル領域３２とＮ型のドリフト領域２間に逆バイアスが印加され、そのＰＮ接合部から主にドリフト領域２側に空乏層が広がるためである。
【０１３６】
次に、遮断状態から導通状態へと転じるべくゲート電極３６に正電位を印加した場合、ゲート絶縁膜３５を介してウェル領域３２表層部には反転層が形成される。すると、ゲート絶縁膜３５に接したソース領域３１とウェル領域３２とドリフト領域２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域２側に伸びていた空乏層後退し、その結果電子電流が導通する。
【０１３７】
本実施形態においては、その電子電流が、溝中に形成されたソース電極３３とドレイン電極３４間を、溝の側壁に対してほぼ垂直に流れるため、基板領域１１及びドリフト領域２の厚みを支持基体としての強度を保持できる厚みで構成しつつ、縦型構造では制限が生じていた基板領域の抵抗分を削減できると共に、横型構造では制限が生じていたダイオード領域の高密度化を実現することができる。このため、従来の横型構造及び縦型構造と比べても、導通時の抵抗を低減することができる。
【０１３８】
このように、本発明の半導体装置１０においては、２端子素子のダイオードだけではなく３端子素子のスイッチング素子にも同様に適用することができる。なお、本実施の説明においては、ＭＯＳＦＥＴを一例として説明してきているが、ＩＧＢＴやＪＦＥＴさらには、第１導電型の半導体基体と、前記半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部のヘテロ接合駆動端部においてゲート絶縁膜を介して接するゲート電極と、前記ヘテロ半導体領域とオーミック接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とで構成されるヘテロ接合部に形成されるヘテロ障壁の幅を制御する半導体装置１０としてもよい。いずれにしても、導通時の電流が溝の側壁に対してほぼ垂直に流れるため、基板領域１１及びドリフト領域２の厚みを支持基体としての強度を保持できる厚みで構成しつつ、縦型構造では制限が生じていた基板領域の抵抗分を削減できると共に、横型構造では制限が生じていたダイオード領域の高密度化を実現することができる。このため、従来の横型構造及び縦型構造と比べても、導通時の抵抗を低減することができる。
【０１３９】
また、第７実施形態においても、上述した実施形態による他の効果を奏することができる。
【０１４０】
以上、第１実施形態〜第７実施形態を通して、本発明の具体的な構成及び効果を説明してきたが、ドリフト領域の半導体材料として、炭化珪素材料などを一例として説明してきたが、シリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
【０１４１】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
【符号の説明】
【０１４２】
１     基板領域
２     ドリフト領域
３、１３、２３アノード電極
４、１４、２４カソード電極
５     絶縁膜
６、７ 電界緩和領域
８     高濃度領域
１０   半導体装置
１１   基板領域
１５   アノード領域
１６   カソード領域
２６   反対導電型領域
３１   ソース領域
３２   ウェル領域
３３   ソース電極
３４   ドレイン電極
３５   ゲート絶縁膜
３６   ゲート電極
５１〜５５、５７〜６２      マスク材
５６   ポリシリコン層
ｄ     深さ
ｐ     ピッチ
【図１】
2010206014.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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