(57)【要約】      （修正有）【課題】動的ゲート−ドレイン容量を有し、ミラー容量を調節する方法を提供する。【解決手段】デバイス１は、半導体基板２および電界効果トランジスタ構造を備える。電界効果トランジスタ構造は、ソース領域２４、第１のボディ領域２３、ドレイン領域２１、ゲート電極構造４０およびゲート絶縁層とを含む。上記ゲート絶縁層は、ゲート電極構造４０とボディ領域２３との間に配置されている。ゲート電極構造４０およびドレイン領域２１は、部分的にキャパシタ構造を形成している。上記キャパシタ構造は、ソース領域２４とドレイン領域２１との間に印加された逆電圧が変化するにつれて、動的に変化するように構成されたゲート−ドレイン容量を含む。ゲート−ドレイン容量は、所定の閾値における少なくとも１つの極大値、または所定の逆電圧における平坦様の推移を含む。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
電界効果トランジスタ構造を備える半導体装置（１）であって、
当該電界効果トランジスタ構造が、
ソース領域（２４）、
第１のボディ領域（２３）、
ドレイン領域（２１）、
ゲート電極構造（４０）、ならびに
上記ゲート電極構造（４０）と上記ボディ領域（２３）との間に配置されたゲート絶縁層とを有しており、
上記ゲート電極構造（４０）および上記ドレイン領域（２１）は、少なくとも部分的にキャパシタ構造を形成し、当該キャパシタ構造は、上記ソース領域（２４）とドレイン領域（２１）との間に印加された逆電圧の変化と共に動的に変化するように構成されたゲート−ドレイン容量を含み、
上記ゲート−ドレイン容量は、ある所定の閾値における極大値を少なくとも１つ示すか、またはある所定の逆電圧における平坦様の推移を示す、半導体装置（１）。
【請求項２】
上記ボディ領域（２３）と電気的に接続された空乏化可能領域（２６）をさらに備え、当該空乏化可能領域（２６）は、ゲート電極（４１）の一部の近傍に配置されている、請求項１に記載の半導体装置（１）。
【請求項３】
第２のボディ領域（２３）をさらに備え、上記空乏化可能領域（２６）は、上記第１のボディ領域および上記第２のボディ領域（２３）を接続している、請求項２に記載の半導体装置（１）。
【請求項４】
半導体基板（２）および少なくとも１つのゲート電極構造（４０）を備える半導体装置（１）であって、
当該半導体基板（２）が、
第１の表面（１１）、
第１の導電型のドリフト領域（２２）、
互いに間隔を空けて配置された、第２の導電型を有する少なくとも１つの第１のボディ領域（２３）および第２のボディ領域（２３）、ならびに
上記第１のボディ領域（２３）および記第２のボディ領域（２３）を互いに接続しており、かつ第１の表面（１１）に配置されている、第２の導電型の少なくとも１つの空乏化可能領域（２６）を有しており、
当該少なくとも１つのゲート電極構造（４０）が、上記第１のボディ領域（２３）、上記第２のボディ領域（２３）および上記空乏化可能領域（２６）のそれぞれから電気的に絶縁されて、上記第１の表面（１１）上に配置されており、
上記第１のボディ領域（２３）、上記第２のボディ領域（２３）および上記空乏化可能領域（２６）のそれぞれは、ドリフト領域（２２）と共にｐｎ接合（３２、３４）をそれぞれ形成しており、
上記ゲート電極構造（４０）は、少なくとも部分的に空乏化可能領域（２６）、上記第１のボディ領域（２３）および上記第２のボディ領域（２３）の上方に、かつこれらの近傍に少なくとも部分的に配置されている、半導体装置（１）。
【請求項５】
上記空乏化可能領域（２６）、上記第１のボディ領域（２３）および上記第２のボディ領域（２３）から上記ゲート電極構造（４０）を絶縁している誘電体層（４５）をさらに備える、請求項４に記載の半導体装置（１）。
【請求項６】
上記誘電体層（４５）は、上記第１のボディ領域（２３）および上記第２のボディ領域（２３）と上記ゲート電極構造（４０）との間に配置された少なくとも１つの第１の部分（４５ａ）、ならびに上記ゲート電極構造（４０）と上記空乏化可能領域（２６）との間に配置された少なくとも１つの第２の部分（４５ｂ）を含む、請求項５に記載の半導体装置（１）。
【請求項７】
互いに間隔を空けて配置された、第２の導電型を有する少なくとも１つの第３のボディ領域（２３）および少なくとも１つの第４のボディ領域（２３）を含み、当該少なくとも１つの第３のボディ領域（２３）と当該少なくとも１つの第４のボディ領域（２３）との間に、第２の導電型を有するほぼ完全に空乏化可能な空乏化可能領域（２６）が配置されていない、請求項４〜６のいずれか１項に記載の半導体装置（１）。
【請求項８】
上記ゲート電極構造（４０）は、少なくとも部分的に上記第３のボディ領域（２３）および上記第４のボディ領域（２３）の上方に、かつこれらの近傍に少なくとも部分的に配置されている、請求項７に記載の半導体装置（１）。
【請求項９】
上記ゲート電極構造（４０）は、上記第３のボディ領域（２３）および上記第４のボディ領域（２３）を仮想的につなぐ線に沿って測られる場合に幅ｄ１を有する第１の電極部分（４１）、ならびに上記第１のボディ領域（２３）および上記第２のボディ領域（２３）を仮想的につなぐ線に沿って測られる場合に幅ｄ２を有する第２の電極部分（４２）を含み、幅ｄ１は幅ｄ２よりも大きい、請求項４〜７のいずれか１項に記載の半導体装置（１）。
【請求項１０】
上記第１のボディ領域（２３）、上記第２のボディ領域（２３）および上記空乏化可能領域（２６）は、上記第１の表面（１１）に対して直角をなす第１の断面に配置され、上記第３のボディ領域（２３）および上記第４のボディ領域（２３）は、上記第１の表面（１１）に垂直な第２の断面に配置されている、請求項７に記載の半導体装置（１）。
【請求項１１】
上記空乏化可能領域（２６）は、約５×１０１３／ｃｍ３〜約１×１０１７／ｃｍ３の範囲にある正味のドーピング濃度を有している、請求項４〜１０のいずれか１項に記載の半導体装置（１）。
【請求項１２】
上記ボディ領域（２３）は、約１×１０１６／ｃｍ３〜約１×１０１８／ｃｍ３の範囲にあるドーピング濃度を有している、請求項４〜１１のいずれか１項に記載の半導体装置（１）。
【請求項１３】
半導体基板（２）および少なくとも１つの電極構造（４０）を備える半導体装置（１）であって、
当該半導体基板（２）が、
表面（１１）、
第１の導電型のドリフト領域（２２）、
第２の導電型の少なくとも１つの第１のボディ領域（２３）、
第１の導電型の少なくとも１つのソース領域（２４）、および
上記表面（１１）における第２の導電型の少なくとも１つの空乏化可能領域（２６）を有しており、
当該少なくとも１つの空乏化可能領域（２６）は、上記ドリフト領域（２２）と上記ソース領域（２４）との間に配置されて上記ドリフト領域（２２）および上記ソース領域（２４）と共にそれぞれ別のｐｎ接合（３２、３３）を形成している上記第１のボディ領域（２３）に隣接し、かつ上記第１のボディ領域（２３）と共にｎｎ接合またはｐｐ接合を形成すると共に上記ドリフト領域（２２）と共に別のｐｎ接合（３４）を形成しており、
当該少なくとも１つの電極構造（４０）は、上記第１のボディ領域（２３）および上記空乏化可能領域（２６）の近傍に少なくとも部分的に配置されており、上記半導体基板（２）の表面（１１）から電気的に絶縁されており、かつ上記半導体基板（２）の表面（１１）上に配置されている、半導体装置（１）。
【請求項１４】
上記電極構造（４０）は、互いに電気的に接続されている少なくとも１つの第１の電極部分（４１）および少なくとも１つの第２の電極部分（４２）とをさらに含み、
上記第１の電極部分（４１）と上記ボディ領域（２３）との間に配置された第１の誘電体層（４５ａ）、および上記第２の電極部分（４２）と上記空乏化可能領域（２６）との間に配置された第２の誘電体層（４５ｂ）とをさらに備え、
上記第１の誘電体層（４５ａ）は第１の厚さを有し、上記第２の誘電体層（４５ｂ）は第２の厚さを有し、かつ上記第１の厚さと上記第２の厚さとは互いに異なる、請求項１３に記載の半導体装置（１）。
【請求項１５】
上記電極構造（４０）は、互いに電気的に接続されている少なくとも１つの第１の電極部分（４１）および少なくとも１つの第２の電極部分（４２）とをさらに含み、
上記第１の電極部分（４１）と上記ボディ領域（２３）との間に配置された第１の誘電体層（４５ａ）、および上記第２の電極部分（４２）と上記空乏化可能領域（２６）との間に配置された第２の誘電体層（４５ｂ）をさらに備え、
上記第１の誘電体層（４５ａ）は第１の誘電率を有し、上記第２の誘電体層（４５ｂ）は第２の誘電率を有し、上記第１の誘電率と上記第２の誘電率とは互いに異なる、請求項１３または１４に記載の半導体装置（１）。
【請求項１６】
上記第１のボディ領域（２３）と間隔を空けて配置された、第２の導電型の第２のボディ領域（２３）をさらに備え、上記空乏化可能領域（２６）は、上記第２のボディ領域（２３）と上記第１のボディ領域（２３）を接続している、請求項１３〜１５のいずれか１項に記載の半導体装置（１）。
【請求項１７】
第１の導電型のドリフト領域（２２）を有する半導体基板（２）を準備する工程、
上記半導体基板（２）内に、第２の導電型の少なくとも１つの第１のボディ領域（２３）を形成する工程、
上記半導体基板（２）内に、第２の導電型の少なくとも１つの空乏化可能領域（２６）を上記第１のボディ領域（２３）に隣接させて形成する工程、
上記半導体基板（２）内に、第１の導電型の少なくとも１つのソース領域（２４）を形成して、上記ドリフト領域（２２）と上記ソース領域（２４）との間に上記第１のボディ領域（２３）を配置させる工程、
上記半導体基板（２）上に絶縁構造を形成する工程、ならびに
上記絶縁構造上に少なくとも１つの電極構造（４０）を形成して、上記第１のボディ領域（２３）および上記空乏化可能領域（２６）の近傍に少なくとも部分的に配置させる工程を包含する、半導体装置（１）の製造方法。
【請求項１８】
上記第１のボディ領域（２３）に隣り合わせて第２の導電型の第２のボディ領域（２３）を形成する工程をさらに包含し、上記第１のボディ領域（２３）および上記第２のボディ領域（２３）は、第２の導電型のドーパントを注入することによって形成されている、請求項１７に記載の製造方法。
【請求項１９】
上記第１のボディ領域（２３）および上記第２のボディ領域（２３）を形成する前に上記電極構造（４０）を形成する工程、および
第２の導電型のドーパントを注入するための注入マスク（５３）として上記電極構造（４０）を用いて、上記第１のボディ領域（２３）および上記第２のボディ領域（２３）を上記電極構造（４０）に対して自己整合化させて形成する工程を包含する、請求項１８に記載の製造方法。
【請求項２０】
第２の導電型の上記ドーパントを注入した後に、少なくとも１つの熱アニーリングプロセスを行う工程をさらに包含し、上記熱アニーリングプロセスは、注入された第２の導電型の上記ドーパントが拡散されるように実施されて、第１のドーピング領域および第２のドーピング領域を接続する上記空乏化可能領域（２６）が形成される、請求項１８または１９に記載の製造方法。
【請求項２１】
上記電極構造（４０）は、横方向の幅ｄ１を有する少なくとも１つの第１の電極部分（４１）および横方向の幅ｄ２を有する第２の電極部分（４２）を有して形成され、上記第１の電極部分（４１）および上記第２の電極部分（４２）は、互いに電気的に接続されており、幅ｄ１は幅ｄ２よりも大きい、請求項１７〜２０のいずれか１項に記載の製造方法。
【請求項２２】
さらなるマスクを準備する工程、および
注入マスク（５３）として上記さらなるマスクを用いて第２の導電型のドーパントを第２の導電型の上記ドーパントとの注入とは別個に注入して、上記第１のドーピング領域および上記第２のドーピング領域を接続する上記空乏化可能領域（２６）を形成する工程をさらに包含する、請求項１７〜２１のいずれか１項に記載の製造方法。
【請求項２３】
上記熱アニーリングプロセスの後に上記ソース領域（２４）を形成するプロセスを行う工程、注入マスク（５３）として上記電極構造（４０）を用いて第１の導電型のドーパントを注入する工程を包含する、請求項２０〜２２のいずれか１項に記載の製造方法。
【請求項２４】
第１の導電型のドリフト領域（２２）を有する半導体基板（２）を準備する工程、
上記半導体基板（２）上に絶縁構造を形成する工程、
横方向の幅ｄ２を有する少なくとも１つの電極部分を含む、上記絶縁構造上に配置された少なくとも１つの電極構造（４０）を形成する工程、
注入マスクとして上記電極部分を用いて第２の導電型のドーパントを上記ドリフト領域（２２）内に注入して、縦方向に対して互いに間隔を空けて配置されている、第２の導電型を有する第１のドーピング領域および第２のドーピング領域を形成する工程、
注入された上記ドーパントを拡散させる少なくとも１つの熱アニーリングプロセスを行って、第１のボディ領域（２３）および第２のボディ領域（２３）を形成する工程を包含し、
横方向の幅ｄ２および上記熱アニーリングプロセスは、上記第１のドーピング領域および上記第２のドーピング領域が共に拡散し、かつ第２の導電型の空乏化可能領域（２６）を形成するように選択されており、上記空乏化可能領域（２６）は、上記第１のボディ領域（２３）および上記第２のボディ領域（２３）を接続している、半導体装置（１）の製造方法。
【請求項２５】
上記熱アニーリングプロセスを行った後に注入マスク（５３）として上記電極構造（４０）を用いて第１の導電型のドーパントを注入して、ソース領域（２４）を形成する工程をさらに包含する、請求項２４に記載の半導体装置（１）の製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
本明細書は、ボディ領域、および上記ボディ領域と隣接する空乏化可能領域を有する半導体装置の実施形態、ならびに半導体装置の製造方法に関する。１つ以上の実施形態において、本明細書は、１つ以上のユニポーラ素子のようなパワー半導体装置に関する。ユニポーラ素子の例としては、電極構造がボディ領域および空乏化可能領域の近傍に配置されている電界効果素子が挙げられる。
【０００２】
ＭＯＳＦＥＴのようなユニポーラ素子は、例えば電源の切替といった切替用途に用いられる。ＭＯＳＦＥＴは、スイッチング速度が比較的速く、かつ所要の制御電力が低いため、このような切替用途に適している。しかし、ＭＯＳＦＥＴは、多くの用途において全損失のうちの大部分を占める動的損失を示す。動的損失は、デバイスの立ち上がり時間および立ち下り時間に正比例する。立ち上がり時間および立ち下り時間は、デバイスのゲート−ドレイン容量、つまりミラー容量（ＣＧＤまたはＱＧＤ）に比例する。
【０００３】
図１２に示すように、ＭＯＳＦＥＴのミラー容量はまた、従来のＭＯＳＦＥＴのゲート曲線内の「平坦な」領域を生じる。ミラー領域と呼ばれるこの平坦な領域は、遮断状態から伝導状態に、または伝導状態から遮断状態に素子が移行することを示すものである。図１２には、遮断状態から伝導状態への移行が示されている。破線はドレイン−ソース電圧ＵＤＳが零（０）の場合を示す。
【０００４】
ミラー領域では、スイッチング損失のほとんどは、素子の電流が大きいこと、および素子の電圧が高いことから生じる。スイッチング損失に加えてミラー容量も、切替中に、ゲート回路および負荷回路における大きな発振の原因になり得る。当該発振は、素子の性能に悪影響を与え得、かつ素子を破壊し得る。このため、ミラー容量を調節することが継続的に求められている。
【０００５】
スイッチング損失を低減するには、ゲート領域およびドレイン領域が重なり合う面積を減少させることが考えられ得る。これとは異なり、電圧上昇または電圧下降の傾きを小さくして切替中の発振の励起を減衰させるために、ミラー容量の増大が求められ得る。別の方法は、ゲート電極構造のレイアウト形状を変更することによって、内部ゲート抵抗を増大させることであろう。しかし、内部ゲート抵抗が増大すると、スイッチング損失が大きくなる。さらに、レイアウト形状を変更することによって、初期容量ＣＧＳおよびＣＧＤ、つまりゲート電荷が変更されて、各駆動回路内に損失が生じる。
【０００６】
この理由および他の理由のために、本発明が必要とされる。
【０００７】
〔先行技術文献〕
（特許文献）
（特許文献１）米国特許第４７５４３１０号明細書
（特許文献２）米国特許第５４３８２１５号明細書
（特許文献３）米国特許第６６３０６９８号明細書
（特許文献４）米国特許第６６３９２７２号明細書
（特許文献５）米国特許第６８３８７２９号明細書
（特許文献６）米国特許第６８７０２２０号明細書
（特許文献７）独国特許第４３０９７６４号明細書
（特許文献８）独国特許第１０１２０６５６号明細書
（特許文献９）独国特許第１９９４７０２０号明細書。
【０００８】
〔発明の概要〕
一実施形態によれば、半導体装置が提供される。半導体装置は、表面、第１の導電型のドリフト領域、第２の導電型の少なくとも１つの第１のボディ領域、第１の導電型の少なくとも１つのソース領域、および第２の導電型の少なくとも１つの空乏化可能領域を有している半導体基板を備える。空乏化可能領域は、第１のボディ領域に隣接し、かつドリフト領域と共にｐｎ接合を形成している。第１のボディ領域は、ドリフト領域とソース領域との間に配置され、これらのそれぞれとｐｎ接合を形成している。半導体基板の表面には、少なくとも１つの電極構造が配置されており、少なくとも１つの電極構造は、半導体基板の表面と電気的に絶縁されている。この電極構造は、少なくとも部分的に第１のボディ領域の近傍に配置され、かつ少なくとも部分的に空乏化可能領域の近傍に配置されている。
【０００９】
〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、かつ本明細書の一部を構成する。図面は、実施形態を示すものであり、明細書本文と共に実施形態の原理を説明するものである。実施形態の意図される多くの利点、および他の実施形態は、詳細な説明の参照によってより良く理解される通り、容易に正しく理解されるであろう。図面の構成要素は、必ずしも互いに比例する縮尺である必要はない。同様の参照番号は対応する類似の部材を示している。
【００１０】
図１Ａは、電極構造が配置されている半導体装置の一実施形態を示す。
【００１１】
図１Ｂは、参考構造の一実施形態を示す。
【００１２】
図２Ａおよび図２Ｂは、図１Ａにおける線ＡＡ’およびＢＢ’に沿った断面を示す。
【００１３】
図３Ａおよび図３Ｂは、低い逆電圧における空乏化ゾーンの範囲を異なる断面として示す。
【００１４】
図４Ａおよび図４Ｂは、高い逆電圧における空乏化ゾーンの範囲を異なる断面として示す。
【００１５】
図５Ａおよび図５Ｂは、空乏化可能領域を有していない区域にとっての、逆電圧が異なる場合の空乏化ゾーンを示す。
【００１６】
図６Ａおよび図６Ｂは、ボディ領域に隣接して空乏化可能領域を有する区域にとっての、逆電圧が異なる場合の空間電荷領域の範囲を示す。
【００１７】
図７は、一実施形態に係る電極構造の配置を示す。
【００１８】
図８は、一実施形態に係る電極構造の配置を示す。
【００１９】
図９Ａ〜図９Ｃは、一実施形態に係る製造方法の工程を示す。
【００２０】
図１０Ａおよび図１０Ｂは、一実施形態に係る製造方法の工程を示す。
【００２１】
図１１Ａおよび図１１Ｂは、複数の補償領域を有する一実施形態に係る半導体装置を示す。
【００２２】
図１２は、ミラー容量がデバイスのスイッチング特性に与える影響を示す。
【００２３】
図１３は、逆電圧に対するゲート−ドレイン容量の依存度を示す。
【００２４】
〔詳細な説明〕
以下の詳細な説明において、本発明が実施され得る特定の実施形態を示し、かつ本明細書の一部を構成する添付の図面が参照される。図面の参照に関して、「上」、「下」、「前」、「背」、「先端」、「後端」などの方向を示す用語は、説明されている（複数の）図面の方向に関して用いられる。実施形態の構成要素が異なる多数の位置に配置され得るので、方向を示す用語は、例示を目的として使用され、かつ決して限定するものではない。本発明の範囲から逸脱することなく、他の実施形態が用いられ得ること、および構造的もしくは論理的な変更がなされ得ることを理解されたい。従って、以下の詳細な説明は限定的な意味に解釈されるべきではない。そして、本発明の範囲は、添付の請求の範囲によって定義される。
【００２５】
特に断りがない限り、本明細書に説明される種々の例示的な実施形態の特徴が互いに組み合わせ可能であることを理解されたい。
【００２６】
本明細書に用いられるときに、「横、横方向」という用語は、半導体基板の主面に対して平行な方向を示すことを意図している。
【００２７】
本明細書に用いられるときに、「縦、縦方向」という用語は、半導体基板の主面に対して直角に配置されている方向を示すことを意図している。
【００２８】
本明細書において、半導体基板の第２の表面は、下面または背面によって形成されるものと見なされる。一方で、第１の表面は、半導体基板の上面、前面または主面によって形成されるものと見なされる。従って、本明細書に用いられるときに、「上方」および「下方」という用語は、第１の表面（上面）および第２の表面（下面）によって規定される方向を考慮して、別の構造的特徴に対するある構造的特徴の相対位置を説明する。
【００２９】
本明細書に記載の特定の実施形態は、これらに限定されないが、ユニポーラパワー半導体装置に関し、詳細には、電界効果によって制御されるＭＯＳＦＥＴのような素子、およびＣｏｏｌＭＯＳのような補償構造を有する素子に関する。
【００３０】
本明細書において、ｎ型ドープされた場合の導電型を第１の導電型と呼び、一方でｐ型ドープされた場合の導電型を第２の導電型と呼ぶ。当然ながら、半導体装置は逆のドーピング関係において形成され得る。つまり、第１の導電型はｐ型ドープによって生じ得、かつ第２の導電型がｎ型ドープによって生じ得る。さらに図面は、ドーピングの型の隣に「−」または「＋」を示すことによって、相対ドーピング濃度を示している。例えば、「ｎ−型」は、「ｎ型」ドーピング領域のドーピング濃度よりも低いドーピング濃度を意味し、一方で「ｎ＋型」ドーピング領域は、「ｎ型」ドーピング領域よりも高いドーピング濃度を有している。しかし、特に断りがない限り、相対的なドーピング濃度を示すことは、同じ相対ドーピング濃度の複数のドーピング領域が、同じ絶対ドーピング濃度を有していることを意味しない。例えば、異なる２つのｎ＋領域は、異なる絶対ドーピング濃度を有し得る。同じことが、例えばｎ＋領域およびｐ＋領域にも当てはまる。
【００３１】
本明細書を鑑みると、「空乏化可能領域」という用語は、半導体装置が所定の閾値を超えて逆状態（ｒｅｖｅｒｃｅ  ｓｔａｔｅ）にある間に、当該領域がほぼ完全に空乏化されることを説明することを意図している。このため、空乏化可能領域のドーピング電荷は適切に調節されており、１つ以上の実施形態において、空乏化可能領域は低濃度にドープされた領域である。空乏化可能領域は、主面に配置され、ボディ領域とｐｐ-接合またはｎｎ-接合を形成する。これは、ボディ領域および空乏化可能領域は、同じドーピング型を有しているからである。さらに、空乏化可能領域は、ドリフト領域に対してｐｎ接合を形成する。当該ｐｎ接合は、ボディ領域とドリフト領域との間のｐｎ接合とは異なる別のｐｎ接合である。この空乏化可能領域の目的は、電極構造の近傍にある主面において、空間電荷領域を増大させることである。
【００３２】
図１Ａ、２Ａおよび２Ｂを参照して、半導体装置の一実施形態が説明される。半導体装置１は半導体基板２を含み、上記半導体基板２は、第１の表面または上面１１、ならびに第１の表面１１の反対側に配置された第２の表面または下面１２を有している。半導体基板２は、半導体装置の製造に適したあらゆる半導体材料から作製され得る。このような材料の例としていくつか挙げると、これらに限定されないが、元素半導体材料（例えば、シリコン（Ｓｉ））、第ＩＶ族化合物半導体材料（例えば、炭化シリコン（ＳｉＣ）またはシリコンゲルマニウム（ＳｉＧｅ））、二元、三元、または四元の第ＩＩＩ族〜第Ｖ族の半導体材料（例えば、ガリウムヒ素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、インジウムガリウムリン（ＩｎＧａＰ）またはインジウムガリウムヒ素リン（ＩｎＧａＡｓＰ））、ならびに二元または三元の第ＩＩ族〜第ＶＩ族の半導体材料（例えば、テルル化カドミウム（ＣｄＴｅ）および水銀カドミウムテルル（ＨｇＣｄＴｅ））がある。上述の半導体材料は、ホモ接合半導体材料とも呼ばれる。異なる２つの半導体材料を組み合わせると、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例としては、これらに限定されないが、シリコン−炭化シリコン（Ｓｉ−ＳｉＣ）およびＳｉＧｅの傾斜ヘテロ接合半導体材料が挙げられる。パワー半導体の用途には、現在、主としてＳｉ材料、ＳｉＣ材料、およびＳｉ−ＳｉＣ材料が用いられている。
【００３３】
半導体基板２は、単一のバルク単結晶材料であってよい。半導体基板２が、バルク単結晶材料、および上記バルク単結晶材料上に形成された少なくとも１つのエピタキシャル層を含むことも可能である。一実施形態において、エピタキシャル層によって、この材料のバックグラウンドドーピングをより自由に調整することができる。これは、１つ以上のエピタキシャル層を堆積させる間に、ドーピング濃度を調節することができるからである。
【００３４】
図１Ａは、半導体装置１の一部を示す平面図である。半導体装置１内には、複数のセルが形成されている。図１Ａは、第１の電極部分４１および第２の電極部分４２を有する電極構造４０を示している。図１Ａにおいて、第１の電極部分４１は、線ＢＢ’と平行に伸びるストライプまたはバーによって形成されており、一方で第２の電極部分４２は、線ＡＡ’と平行に伸びるストライプまたはバーによって形成されている。第１の電極部分４１の幅ｄ１は、第２の電極部分４２幅ｄ２よりも大きい。図２Ａおよび図２Ｂからより明確になるように、第１の電極部分４１はゲート電極として機能し、一方で第２の電極部分４２は、デバイス１のゲート−ドレイン容量を動的に変化させるキャパシタ電極として機能する。
【００３５】
１つ以上の実施形態において、電極構造４０は、複数の第１のバー４１および複数の第２のバー４２を含み得る。第１のバー４１のそれぞれはゲート電極部分を形成し、第２のバー４２のそれぞれはスイッチ電極部分を形成している。ここで、第１の表面に関する平面図を見る場合に、上記第１のバー４１が、第２のバー４２に対して直角に伸びている。
【００３６】
第１の電極部分またはゲート電極部分４１は、半導体装置１を通って流れる負荷電流の制御および切替えのために配置されている。第２の電極部分またはスイッチ電極部分４２は、動的に変化する容量を有する構造として機能する。これについては、以下にさらに詳細に説明する。
【００３７】
電極構造４０内には規則的に配置される開口部４３が形成されており、各セルの各ソース領域を露出させている。例えば図３Ａおよび図３Ｂからより明らかになるように、プラグ３６が、ソース領域およびボディ領域に電気的接続を提供する。プラグ３６は、図２Ａおよび図２Ｂにおいて架空のものとして示されている。
【００３８】
半導体基板２は、第１の導電型のドレイン領域２１をさらに含む。この実施形態において、ドレイン領域２１は高濃度にｎ型ドープされている。上記ドレイン領域２１に接触して、第１の導電型のドリフト領域２２（電圧維持領域とも呼ばれる）が形成されている。ドリフト領域２２は低濃度にｎ型ドープされた領域であり、ドレイン領域２１に対してｎｎ＋型接合３１を形成している。他の実施形態において、第１の導電型の電界停止領域が、ドリフト領域２２とドレイン領域２１との間に形成され得る。当該電界停止領域のドーピング濃度は、ドリフト領域２２よりも高いが、ドレイン領域２１よりも低い。いくつかの実施形態において、ドリフト領域２２は、求められる阻止電圧に応じて、約５×１０１３／ｃｍ３〜約５×１０１６／ｃｍ３の範囲のドーピング濃度を有し得る。さらに後述するような補償領域を有する装置にとって、ドーピング濃度は、約５×１０１４／ｃｍ３〜約５×１０１６／ｃｍ３の範囲にあり得ると同時に、補償領域を含まない装置にとって、ドーピング濃度は、しばしば約５×１０１３／ｃｍ３〜約５×１０１５／ｃｍ３の範囲にある。さらなる実施形態において、ドレイン領域２１は、約５×１０１７／ｃｍ３以上の範囲のドーピング濃度を有し得る。この説明において示されるドーピング濃度は、特に断りがない限り、ピークドーピング濃度を指すことをここに明記する。なぜなら、ドーピング領域が、一定のドーピングレベルを典型的に有していないからである。
【００３９】
この実施形態ではｐ型である第２の導電型のボディ領域２３は、ドリフト領域２２上に当該ドリフト領域２２と接して形成されている。これによって第１のｐｎ接合３２が形成される。いくつかの実施形態において、ボディ領域２３は、約１×１０１６／ｃｍ３〜約１０１８／ｃｍ３以下およびそれ以上の典型的なドーピング濃度を有し得る。ボディ領域２３のドーピング濃度は、ドリフト領域２２と共に形成されるｐｎ接合の方に向うにつれて典型的に低下して、当該ｐｎ接合において、ドリフト領域２２のドーピング濃度と同程度のドーピング濃度に達する。図２Ａおよび図２Ｂに示すように、高濃度にｎ型ドープされた各ソース領域２４は、各ボディ領域２３に埋め込まれている。いくつかの実施形態において、１つ以上のソース領域２４は、約５×１０１８／ｃｍ３〜約１×１０２１／ｃｍ３の範囲のドーピング濃度を有し得る。第２のｐｎ接合３３は、ソース領域２４と各ボディ領域２３との間に形成されている。
【００４０】
素子のオン状態抵抗を低減するために、第２の導電型の補償領域２５がボディ領域２３の下方に導電型配置されている場合に、ドリフト領域２２のドーピング濃度を約１桁分またはそれ以上まで増大させられ得る。補償領域２５のそれぞれは、各ボディ領域２３に対して割り当てられ得る。そして、補償領域２５は、ボディ領域２３に隣接している。補償領域２５は円柱形を有し得る。そして、ここでは、異なる深さに配置された複数の重なり合ったドーピング領域によって形成されているように示されている。ドリフト領域２２の過度のｎ型ドーピングは、逆の型にドープされた補償領域２５によって、逆状態にある間に補償される。１つ以上の実施形態において、補償領域２５は、約５×１０１７／ｃｍ３以下の典型的なピークドーピング濃度を有し得る。そして、補償領域２５のドーピング濃度は、ドリフト領域２２と共に形成されるｐｎ接合の方に向かうにつれて低下する。
【００４１】
半導体基板２は、単一バルクの単結晶ボディを準備することによって典型的に形成される。単結晶ボディの上には、１つ以上の単結晶層エピタキシャルに（ｅｐｉｔａｘｉａｌｌｙ）堆積している。１つ以上のエピタキシャル層は、ドリフト領域２２、ボディ領域２３、１つ以上のソース領域２４を形成するための層である。エピタキシャル堆積の間には、適切な量のドーパントを供給することによって、ドリフト領域２２のドーピング濃度を所望の濃度に調節し得る。一実施形態において、エピタキシャル堆積を中断して、中間注入プロセスを行ってもよい。これとは異なり、ボディ領域２３および１つ以上のソース領域２４は、完全にエピタキシャルに堆積されたドリフト領域２２内に、注入法によって典型的に形成される。また、第２の導電型のドーパントを所望の濃度において適切に供給することによって、エピタキシャル法による堆積の間にボディ領域２３を形成することが可能であろう。また、ソース領域２４は、注入法によってか、またはエピタキシャル堆積の間に、ほぼ連続した層として形成され得る。必要に応じて、この製造方法は、様々な濃度の異なるドーパント、または濃度が異なるが同じドーパントを用いた個々のエピタキシャル堆積処理を含んで、機能領域を形成し得る。いくつかの実施形態において、ドリフト領域２２の最終ドーピング濃度が変更されて、少なくとも１つの最小値もしくは少なくとも１つの最大値を有するドーピングプロファイル、またはドレイン領域２１からボディ領域２３までドーピング濃度が増大もしくは減少するドーピングプロファイルを含み得る。
【００４２】
他の実施形態において、所望のバックグラウンドドーピング濃度のドリフト領域２２を有する基板ウェハが提供される。基板ウェハは好適に薄化され、かつボディ領域２３およびソース領域２４が、第１の表面１１に注入法によって形成される。必要に応じて、基板ウェハは第２の表面１６においてさらに薄化され得、かつドレイン領域２１が第２の表面１２における注入法によって形成される。また、ソース領域２４およびボディ領域２３のみを注入した後に、基板ウェハを薄化することが可能であろう。この方法を用いることによって、コストの高いエピタキシャル堆積法が回避され得る。
【００４３】
電極構造４０が第１の表面１１上に配置されている。電極構造４０は、第１の誘電体層または誘電体部分４５ａならびに第２の誘電体層または誘電体部分４５ｂを有する誘電体層４５によって、第１の表面１１から絶縁されている。第１の誘電体部分４５ａは、第１の電極部分４１と半導体基板２との間に配置されており、その一方で第２の誘電体部分４５ｂは、第２の電極部分４２と半導体基板２との間に配置されている。さらに詳細には、第１の誘電体部分４５ａは、ゲート誘電体層として機能し、ボディ領域２３およびドリフト領域２２の一部から第１の電極部分４１を絶縁しており、その一方で第２の誘電体部分４５ｂは、キャパシタ誘電体として機能し、空乏化可能領域２６から第２の電極部分４２を絶縁している。この空乏化可能領域２６は、図２Ｂに示されており、ボディ領域２３の一部である。
【００４４】
図２Ｂは、図１Ａの線ＢＢ’に沿った断面を見た場合に、隣り合うボディ領域２３の間に形成された、第２の導電型の空乏化可能領域２６を示す。図１Ａの線ＡＡ’に沿って見た場合、空乏化可能領域２６は、隣り合うボディ領域２３の間に形成されていない。空乏化可能領域２６は、半導体基板２の第１の表面１１に少なくとも部分的に典型的に配置され、線ＢＢ’に沿って隣り合う複数のボディ領域２３を電気的に接続している。第３のｐｎ接合３４は、各空乏化可能領域２６とドリフト領域２２との間に形成されている。図２Ｂに示した実施形態とは異なるが、空乏化可能領域２６は、線ＢＢ’に沿って隣り合う全てのボディ領域２３の間に形成されている必要がない。空乏化可能領域２６の数、および空乏化可能領域２６が覆っている面積は、特定の必要に合わせて調節され得る。
【００４５】
空乏化可能領域２６は、ボディ領域２３のドーピング濃度よりも低いドーピング濃度を典型的に有している。１つ以上の実施形態において、空乏化可能領域２６は、約５×１０１３／ｃｍ３〜約１×１０１７／ｃｍ３の範囲の典型的な正味ドーピング濃度を有し得る。空乏化可能領域２６のドーピング濃度は、半導体装置１の仕様、特に所望の阻止電圧または逆電圧を鑑みて選択される必要がある。一実施形態において、空乏化可能領域２６は、所定の逆閾値電圧よりも高い電圧において完全に空乏化される。さらなる詳細について後述するように、これによって、結果的に、電極構造４０を少なくとも部分的にボディ領域２３およびソース領域２４から分離させ、ゲート−ドレイン容量を増大させる。空乏化可能領域２６のドーピング濃度は、空乏化可能領域２６のドーピング量が半導体材料の破壊電荷よりも低くなるように選択される必要がある。ドーピング量とは、ドーピング濃度を電界の向きの線に沿って積分したものであるため、空乏化可能領域２６の「幅」または厚さも、ドーピング量に影響を与える。例えば、薄い空乏化可能領域２６が、より厚い空乏化可能領域２６よりも高いドーピング濃度を有し得ることは、当業者にとって明らかであろう。
【００４６】
容量スイッチング特性をよりよく説明するために、半導体装置の拡大部分を示す図３Ａ〜図４Ｂについて説明するが、これらに限定されない。図３Ａおよび図４Ａは、図１Ａの線ＡＡ’に対応する線に沿った断面を示すものであり、図３Ｂおよび図４Ｂは、線ＢＢ’に対応する線に沿った断面を示すものである。図３Ａ〜図４Ｂの実施形態には補償領域は含まれていない。図３Ａ〜図４Ｂの実施形態には、図２Ａおよび図２Ｂの実施形態に加えて、絶縁層２８が含まれる。絶縁層２８は、第１の表面１１上に形成され、電極構造４０が埋め込まれている。第１のメタライゼーション３５は、絶縁層２８上に配置され、かつプラグ３６を介してボディ領域２３およびソース領域２４と接触している。第２のメタライゼーション３７は、第２の表面１２上に形成されており、かつドレイン領域２１に対する接触部を提供している。第１のメタライゼーション３５および第２のメタライゼーション３７は、任意の好適な導電性材料および／または多層のメタライゼーションからなり得るか、あるいはこれを含み得る。上記導電性材料としては、高濃度にドープされたポリシリコン、アルミニウム、アルミニウム合金、銅、銅合金、ニッケル合金、金属成分、金属合金が挙げられるが、これらに限定されない。上記多層のメタライゼーションは、バリア層またはコンタクト層（例えば、窒化チタン層および金属層）を含む。プラグ３６は、メタライゼーション３５、３７と同じ材料またはこれらと異なる材料から形成され得る。１つ以上の実施形態において、プラグ３６は、高濃度にドープされたポリシリコンからなる。さらに、１つ以上の実施形態において、第１のメタライゼーション３５はＡｌＳｉＣｕ合金を含み、第２のメタライゼーション３７は、第２のメタライゼーション３７のはんだ付け性を向上させるためにニッケル合金を含んでいる。高濃度にドープされたコンタクト領域がボディ領域２３およびソース領域２４内のそれぞれに形成されて、プラグ３６に対する良好なオーミックコンタクトを提供し得ることは、当業者には明らかであろう。
【００４７】
図３Ａ〜図４Ｂには、逆状態にある半導体装置１が示されている。ここで、第１のメタライゼーション３５と第２のメタライゼーション３７との間に印加される逆電圧は、図４Ａおよび図４Ｂよりも、図３Ａおよび図３Ｂにおいて低い。図４Ａおよび図４Ｂの逆電圧は、特に、空乏化可能領域２６を完全に空乏化させる所定の閾値電圧よりも高い。
【００４８】
第１のｐｎ接合３２に沿って形成されるいわゆる空間電荷領域または空乏化ゾーン３８の空間的な広がりが、図３Ａ〜図４Ｂにおいて点線によって示されている。図３Ａに示すように、隣り合う２つのボディ領域２３の間に空乏化可能領域２６が配置されていない場合、電極構造４０（つまり第１の電極部分またはゲート電極４１のそれぞれ）は、空間電荷領域３８の広がりに応じて、ゲート−ソース容量ＣＧＳおよびゲート−ドレイン容量ＣＧＤを形成する。ボディ領域２３およびソース領域２４が、プラグ３６によって電気的に接続されており、かつソース電位にあるため、ゲート−ソース容量ＣＧＳの区域は、ゲート電極４１の横方向の外側部に形成される。ゲート電極４１の横方向の外側部とは、ゲート電極４１がボディ領域２３の無電界部分およびソース領域２４と重なっており、空間電荷領域３８が形成されない区域である。ボディ領域２３の無電界部分およびソース領域２４は、ゲート−ソース容量ＣＧＳの対電極を形成する。
【００４９】
他方、ゲート電極４１の中心部分は、ゲート−ドレイン容量ＣＧＤを形成する。ここでは、ドリフト領域２２の無電界部分（つまり空間電荷領域３８よりも下方にあるドリフト領域２２の部分）によって、対電極が形成される。ゲート−ドレイン容量ＣＧＤの「キャパシタ誘電体層」は、第１の誘電体層４５ａおよび空間電荷領域３８によって形成される。空間電荷領域３８の広がりが逆電圧または阻止電圧とともに変化するため、キャパシタ誘電体層の「厚さ」は逆電圧に依存する。
【００５０】
図３Ｂに示される構造に関しては状況が異なる。ここで、選択された隣り合う複数のボディ領域２３は、空乏化可能領域２６によって電気的に接続されている。ソース領域とドレイン領域との間に印加された逆電圧が閾値電圧よりも低い場合、空乏化可能領域２６は、完全に空乏化されないが、第１の表面１１において隣り合う複数のボディ領域２３を依然として互いに電気的に接続している。これは、第２の電極部分４２全体が、ゲート−ソース容量ＣＧＳのキャパシタ電極を形成しているということを意味している。
【００５１】
逆電圧が上昇すると、空間電荷領域３８の空間的広がりが増大する。ここで、ボディ領域２３よりも低濃度にドープされたドリフト領域２２において、最も著しく拡大する。図３Ａの構造に対応する図４Ａに示した構造では、大きな変化はない。ソース領域２４および無電界のボディ領域２３と、ゲート電極４１とが重なり合った領域が、ほぼ一定に維持されるため、ゲート−ソース容量ＣＧＳもほぼ一定に維持される。これとは異なり、ゲート−ドレイン容量ＣＧＤは減少する。なぜなら、対電極の間（つまりドリフト領域２２の無電界部分とゲート電極４１の中心部分との間）の間隔が増大して、この領域のゲート−ドレイン容量ＣＧＤが低減するからである。
【００５２】
図４Ｂには、図３Ｂに示された構造の、高い逆電圧における状況が示されている。ここでは、空乏化可能領域２６は完全に空乏化されている。従って、隣り合う複数のボディ領域２３は、互いに電気的に絶縁されている。これは、ゲート−ドレイン容量ＣＧＤが、ここではキャパシタ電極４２の中心部分とドリフト領域２２の無電界部分との間に形成されることを意味している。従って、図３Ｂに示した構造は、単一のゲート−ソース容量ＣＧＳから、ゲート−ソース容量ＣＧＳおよびゲート−ドレイン容量ＣＧＤを組み合わせに切替わるため、総ゲート−ドレイン容量ＣＧＤは、空乏化可能領域２６が完全に空乏化される閾値電圧よりも逆電圧が高くなり、かつ隣り合う複数のボディ領域２３が互いに絶縁される時に突然増大する。
【００５３】
また、このようなスイッチング特性は、単一のボディ領域２３だけに隣接する空乏化可能領域２６によって取得され得る。図５Ａおよび図５Ｂは、空乏化可能領域を有していない構造を示し、一方で図６Ａおよび図６Ｂは、異なる逆電圧における空乏化可能領域２６を有する構造を示す図である。図５Ａ〜図６Ｂは、半導体装置１の上部だけを示す図である。これらの図には、ゲート−ソース容量用のキャパシタ領域ＡＧＳおよびゲート−ドレイン容量用のキャパシタ領域ＡＧＤのそれぞれが、いずれも示されている。図５Ａおよび図５Ｂを比較すると、ソース領域２４およびボディ領域２３の無電界部分と、ゲート電極４１との間の重複部分は、異なる逆電圧においてほぼ一定に維持されている。ゲート電極４１と無電界のドリフト領域２２との間の重複部分は、逆電圧が増大するにつれて減少する。これは、空間電荷領域３８が増大するからである。キャパシタ誘電体層の一部を形成する空間電荷領域３８の増大した広がりは、ゲート−ソース容量ＣＧＳを全体的に低減させる。しかし、ゲート−ドレイン容量ＣＧＤによって形成される全体の区域ＡＧＤは、ほぼ一定に維持される。
【００５４】
図６Ａおよび図６Ｂと図５Ａおよび図５Ｂを比較すると、空乏化可能領域２６が、ゲート−ドレイン領域ＡＧＤの著しい増大を引き起こしており、このためゲート−ドレイン容量ＣＧＤが、所定の閾値電圧よりも大きくなることが明らかである。逆電圧が閾値よりも低いと、空乏化可能領域２６が完全に空乏化されずに、かつ空乏化可能領域２６が電極構造４０に対する対電極の一部を形成して、大きなゲート−ソース容量ＣＧＳが形成される。図６Ａには、対応するゲート−ソース容量ＣＧＳの区域が示されている。導電性の空乏化可能領域２６が、依然として電極構造４０の大部分をドリフト領域２２から遮蔽しているため、ゲート−ドレイン容量ＣＧＤは小さい。
【００５５】
逆電圧が増大すると、空乏化可能領域２６が空乏化されて、かつ空乏化可能領域２６の遮蔽効果が消滅して、大きなゲート−ドレイン容量ＣＧＤが形成される。一方でゲート−ソース容量ＣＧＳは著しく低下する。換言すると、図６Ａに示すような補助的な空乏化可能領域２６の場合、ゲート−ドレイン容量ＣＧＤは、閾値電圧よりも低い逆電圧または阻止電圧に関して、図５Ａに示した参考構造の場合よりも著しく小さい。両方の構造は、閾値電圧よりも高い電圧において、同程度のゲート−ドレイン容量ＣＧＤを有している。この状況は図６Ｂに示されている。また、図６Ａと図６Ｂと間の比較から明らかになるように、ここでは、ゲート−ドレイン容量ＣＧＤが高い逆電圧を形成する区域が、空乏化可能領域２６の区域を覆っている。従って、空乏化可能領域２６の寸法を適切に選択することによって、ゲート−ドレイン容量ＣＧＤの増大を調節し得る。
【００５６】
また、逆電圧ＵＤＳ（ドレインとソースとの間の電圧）に応じたゲート−ドレイン容量ＣＧＤは、図１３に示されている。各シミュレーションに関して、初期のゲート−ドレイン容量ＣＧＤが、各誘電体層によって覆われた総面積の１％を覆っていることが推測される。破線６０は、空乏化可能領域２６を有していない、図５Ａに示される参考構造のゲート−ドレイン容量ＣＧＤを示している。逆電圧を増大させると、ＣＧＤは単調減少する。これと異なるのは曲線６１、６２および６３である。曲線６１、６２および６３は、電極構造４０の近傍にある表面において空間電荷領域３８を広げるために、空乏化可能領域２６を有する構造（図６Ａ）にとってのゲート−ドレイン容量ＣＧＤを示す。曲線６１、６２、および６３は、それらの「閾値電圧」のそれぞれが異なる。当該閾値電圧は、曲線６１に関して約１０Ｖであり、曲線６２に関して約３０Ｖであり、かつ曲線６３に関して約１００Ｖである。閾値電圧は、例えば空乏化可能領域２６のドーピング量を変更することによって調節され得る。より多いドーピング量によってより高い閾値電圧が生じる。閾値電圧よりも低い電圧において、ＣＧＤは同じく小さいが、閾値電圧において参考構造の値まで急激に上昇する。逆電圧が増大するにつれて参考構造のＣＧＤが単調減少するため、曲線６１、６２および６３は、各閾値電圧において極大値６１ａ、６２ａおよび６３ａのそれぞれを有する。従って、空乏化可能領域を有している構造にとって、ＣＧＤの全体的な低下は極めて小さい。低逆電圧において低減されたＣＧＤは、切替中におけるより平坦なゲート−ドレイン電圧の推移を生じる。ゲート−ドレイン容量ＣＧＤの全体的な推移がまた、空乏化可能領域２６を有する素子区域と、空乏化可能領域２６を有さない素子区域との間の割合によって決定されることは、当業者には明らかであろう。図１３は、空乏化可能領域２６を有する素子区域の推移を示す。この推移は、閾値電圧において急激に上昇している。選択された区域のみに空乏化可能領域２６を集積することによって、急激な上昇が低減され、かつより平坦なＣＧＤの推移が生じる。
【００５７】
結果として生じる半導体装置のゲート−ドレイン容量ＣＧＤの推移が、設定され得る。例えば、１つ以上の実施形態において、半導体装置は、逆電圧ＵＤＳに対するゲート−ドレイン容量の推移がそれぞれ異なる、複数のキャパシタ構造を含み得る。例えば、１つ以上の実施形態において、半導体装置は、逆電位ＵＤＳに関してゲート−ドレイン容量のそれぞれの推移を有する、少なくとも１つのキャパシタ構造を含み得る。例えば、半導体装置は、第１の閾値電圧を有する少なくとも１つの第１のキャパシタ構造、および第１の閾値電圧とは異なる第２の閾値電圧を有する少なくとも１つの第２のキャパシタ構造を含み得る。第１のキャパシタ構造および第２のキャパシタ構造は、第１のキャパシタ構造および第２のキャパシタ構造は、互いに並列接続されている。ここで、第１のキャパシタ構造および第２のキャパシタ構造のそれぞれは、キャパシタを形成している。第１のキャパシタ構造のゲート−ドレイン容量ＣＧＤは、例えば第２のキャパシタ構造よりも低い閾値電圧を有し得る。結果として、両方のキャパシタ構造は、異なる閾値電圧において極大値を示す。これらのキャパシタ構造は互いに並列接続されているため、結果として生じる半導体装置のゲート−ドレイン容量ＣＧＤは、２つの極大値を示す。
【００５８】
本明細書に記載の１つ以上の実施形態において、半導体装置は、空乏化可能領域２６を有する第１のキャパシタ構造、および空乏化可能領域２６を有していない第２のキャパシタ構造を含み得る。空乏化可能領域２６を有するキャパシタ構造は、例えば図１３の曲線６２に相当する所定の閾値において「スイッチ」し、一方で空乏化可能領域２６を有していないキャパシタ構造は、曲線６０に相当するゲート−ドレイン容量の推移を示す。両方のキャパシタ構造のゲート−ドレインキャパシタの推移を組み合わせることによって、低逆電圧ＵＤＳにおいて、少なくとも１つの最大値を有する低減されたゲート容量を生じる。
【００５９】
また、２つ、３つ、４つまたはそれ以上の、異なる閾値電圧のキャパシタ構造を組み合わせると、結果として生じるゲート−ドレイン容量のより平坦な推移を得ることが可能である。例えば、曲線６０〜６３のうちのいずれか１つに相当するゲート−ドレイン容量の推移を有する、４つのキャパシタ構造を組み合わせることができる。結果として生じるゲート−ドレイン容量は、低逆電圧において平坦域を示すであろう。
【００６０】
図１３は、ゲート−ドレイン容量ＣＧＤの相対的な推移を示す。また、絶対的な推移は、特に各キャパシタ構造によって形成される区域に依存している。従って、結果として生じる半導体装置のゲート−ドレイン容量ＣＧＤの推移はまた、各キャパシタ構造によって形成される区域の相関によって決定されることは、当業者に明らかであろう。従って、全体的なゲート−ドレイン容量ＣＧＤまたは結果として生じるゲート−ドレイン容量ＣＧＤの推移は、閾値電圧を適合させるための空乏化可能領域２６の少なくとも１つのドーピングレベル、キャパシタ区域（１つ以上の空乏化可能領域２６によって形成される区域）、ならびに誘電体層の厚さおよび材料の適切な変更によってか、あるいはこれらの手法の好適な組み合わせによって、調節され得る。
【００６１】
また、空乏化可能領域２６が段階的に空乏化されるように、変化したドーピング濃度を有する１つの空乏化可能領域２６を設けることが可能である。本明細書に記載のような１つ以上の実施形態において、空乏化可能領域２６は第１の部分を含む。当該第１の部分は、空乏化可能領域２６の第２の部分よりも低いドーピング濃度を有している。いくつかの実施形態において、より高いドーピング濃度を有する第２の部分が、ボディ領域２３に隣接しており、ボディ領域２３と上記第１の部分との間に配置されている。この場合、第１の部分は、第２の部分よりも低い逆電圧において空乏化される。従って、空乏化可能領域２６は２つの閾値電圧を示す。
【００６２】
従って、本明細書に記載のような半導体装置は、１つ以上の実施形態において、逆電圧に依存して変化し、かつ所定の閾値電圧において極大値を有して変化するキャパシタ構造を含む。１つ以上の実施形態において、複数の第１のバーおよび複数の第２のバーを有する電極構造を設けることによって、変化した容量を得ることができる。複数の第１のバーはゲート電極部分を形成し、複数の第２のバーはスイッチゲート部分を形成する。例えば、図１Ａは、このような構成を示している。この実施形態において、第１の電極部分４１を形成する第１のバーは、第１の表面を上から見た平面図を見ると、第２の電極部分４２を形成する第２のバーに対して直角に伸びている。第１の電極部分４１はゲート電極として機能する。これは、第１の電極部分４１がボディ領域２３の上方に配置され、かつボディ領域２３内に反転チャネルが形成され得るからである。この反転チャネルは、半導体装置１がオン状態である時に、負荷電流を通す。これとは異なり、第２の電極部分４２は、それらが少なくとも部分的に空乏化可能領域２６の上方に配置されているので、スイッチゲート部分または切替可能なキャパシタ電極として機能する。空乏化可能領域２６内にも反転チャネルは形成され得るが、これらの反転チャネルは、負荷電流に対して典型的にほとんど寄与しない。
【００６３】
空乏化可能領域２６は、例えば、好適に設計された電極構造４０を注入マスクとして用いた注入法によって形成され得る。図１Ａは、一実施形態の電極構造４０の上面図である。比較のために、参考の半導体装置１’の電極構造４０’の上面を見た状態を図１Ｂに示す。両方の構造では、縦に伸びるバーまたはストライプ４１、４１’が、ゲート電極構造を形成している。参考の装置１’において横に伸びるバーまたはストライプ４２’は、縦のバー４１’を互いに電気的に接続しているだけであり、一方で図１Ａの実施形態において、横に伸びるバーまたはストライプ４２は、縦のバー４１を電気的に接続しており、かつスイッチング電極またはキャパシタ電極として機能している。バー４２の幅ｄ２は、バー４２’の幅よりも広い。電極構造４０、４０’の配置および寸法が、ボディ領域の位置および横方向への広がりを規定する。これは、電極構造４０、４０’が、ドーパントを注入してボディ領域２３を形成するための注入マスクとして用いられるからである。これによって、横に伸びるバー４２の下に空乏化可能領域２６の形成が可能になる。これは、参考の装置１’の類似する横に伸びる細いバー４２’とは異なる。
【００６４】
図１Ａおよび図１Ｂが電極構造４０の特定の配置を示しているに過ぎないことは、当業者には明らかであろう。また、六面構造のような他の配置が考えられる。
【００６５】
電極構造の配置を適切に設計することによって、ゲート電荷を著しく増大させることなく、低減されたゲート−ドレイン容量ＣＧＤ、特に所定の閾値電圧よりも低い容量を示す半導体装置を形成することが可能である。従って、デバイスの帰還容量またはミラー容量は、電極構造によって覆われた（特に空乏化可能領域の上方の）面積を増大させることによって、好適に調節され得る。これによって、ゲート−ドレイン容量ＣＧＤの電圧依存的な増加すなわち、逆電圧の増大にともなうＣＧＤの程度の低い全体的な低減を可能にする。
【００６６】
いくつかの実施形態において、ボディ領域２３の拡散部分が、電極構造４０によって覆われた空乏化可能領域２６を形成する。これは、ドーピング濃度がボディ領域２３の端部に向うにつれて低減するためである。他の実施形態において、空乏化可能領域２６は個別の注入によって形成される。空乏化可能領域２６は、電極構造４０の下方にかつ電極構造４０の近傍にある空間電荷領域３８の広がりおよび位置を決める一因となる。上述のように、空間電荷領域３８の広がりは、ゲート−ドレイン容量ＣＧＤおよびゲート−ソース容量ＣＧＳに大きく影響し得る。例示を目的として、空間電荷領域３８の上方に配置された電極構造４０の区域は、ゲート−ドレイン容量ＣＧＤに寄与する部分と見なされ得る。この部分は、逆電圧と共に大きく変化するので、ゲート−ドレイン容量ＣＧＤも変化する。空乏化可能領域２６を選択された位置に組み込むことによって、逆電圧を有する空間電荷領域３８の空間的な広がりの変化が調整され得て、ゲート−ドレイン容量ＣＧＤの大幅な変化が実現され得る。
【００６７】
電極構造の配置の設計が、全体的にか、または局所的にのみ変更されて、半導体装置１の選択された部分に切替可能な容量を組み込こみ得る。例えば、空間電荷領域３８の上方にある電極構造４０の面積を約４０％〜４２％だけ増大させることによって、素子のスイッチング特性を向上させる。特に、ゲート−ドレイン容量ＣＧＤの増大は、切替中の急峻な電圧変化を低減させる。このため、ゲート−ドレイン容量ＣＧＤの増大は、誘導寄生および／または容量寄生（ｃａｐａｃｉｔｉｖｅ  ｐａｒａｓｉｔｉｃｓ）によって生じ得る発振を減衰させる。誘導寄生および／または容量寄生は、例えば導電接続によって形成される。
【００６８】
従って、１つ以上の実施形態において、半導体装置は、形成された電極構造および少なくとも１つの空乏化可能領域２６を備える。少なくとも１つの空乏化可能領域２６は、空間電荷領域３８の空間的広がりを増大させて、電極構造が増大させた空間電荷領域３８の大部分を覆うようにする。
【００６９】
さらなる実施形態は、半導体装置１の平面図である図７および図８に示される。図７では、キャパシタ電極部分４２と電気接続部４２’とが交互に配置されている。電気接続部４２’は、電極構造４０の隣り合う複数のゲート電極部分４１間に電気接続を単に提供するものである。この実施形態において、ゲート電極部分４１は横に伸びており、一方でキャパシタ電極部分４２は縦に伸びている。この実施形態において、電極構造４０のキャパシタ電極部分４２は、選択された位置にのみ配置されている。また、電極構造４０を注入マスクとして用いる場合には、これが、空乏化可能領域２６が形成される場所に影響を与える。なぜなら、空乏化可能領域２６はキャパシタ電極部分４２の下方にのみ形成されるからである。
【００７０】
図８に示されるように、ゲート電荷を低減させるために、ゲート電荷低減用開口部４６が電極構造４０内に形成され得る。ゲート電荷低減用開口部４６は、ボディ領域２３および空乏化可能領域２６のいずれにも覆われていない電極構造４０の部分に形成され得る。これは例えば図８に示されている。図８では、電極構造４０がこの図の右側部分において部分的に取り除かれて、通常は電極構造４０によって覆われているソース領域２４およびボディ領域２３の位置が示されている。ゲート電荷低減用開口部４６の位置は、架空の線として示されている。また、図８に示されているのは、空乏化可能領域２６の位置である。空乏化可能領域２６は、隣り合うボディ領域２３の拡散領域が近接し合い、かつ部分的に重なり合っている場所に配置されている。横に伸びるゲート電極部分４１の幅が広いため、図８に示されている縦方向に離間された隣り合うボディ領域２３は、それらの拡散領域を融合させるには、互いに離れすぎている。従って、ドリフト領域２２の一部は、このようなボディ領域２３の間に配置される。この特定の実施形態において、ゲート電荷低減用開口部４６は、縦方向に離間されたボディ領域２３の中間にある主要電流経路の外側の領域に配置されている。
【００７１】
電極構造４０を注入マスクとして用いる場合、ゲート電荷低減用開口部４６はドーパントの注入を可能にするが、ゲート電荷低減用開口部４６の寸法は、ボディ領域２３と同じ導電型を有するこのように形成されたドーピング領域が完全に空乏化されるか、または反転状態でイオン化され、これによって電極構造４０の隣り合う部分が、こうして形成された空間電荷領域３８の上方に配置されるように、選択されている。これを例示するために、ゲート電極部分４１の典型的な幅ｄ１は約３μｍの範囲にあり、それからゲート電荷低減用開口部４６の幅は約０．２５μｍ〜約０．５μｍの範囲内にある。ソース注入中は、ゲート電荷低減用開口部４６はノンクリティカルマスク（ｎｏｎｃｒｉｔｉｃａｌ  ｍａｓｋ）によって覆われて、逆のドーピング型のドーパントがボディ領域２３に導入されることを回避し得る。
【００７２】
しかし、ゲート電荷低減用開口部４６を、図８に示した位置とは違う位置にも形成可能である。ゲート電荷低減用開口部４６は、例えばボディ領域２３の上方に形成され得るか、または空乏化可能領域２６の上方にでさえ形成可能である。ゲート電荷低減用開口部４６を、例えばボディ領域２３の上方に形成する場合、ゲート電荷および容量は小さい逆電圧において大きく変化しない。また、これはスイッチング特性の向上に寄与する。
【００７３】
また、代替可能にか、またはこれらに加えて、ゲート電荷低減用開口部４６の領域内に、より厚い誘電体層４５を形成することが可能である。このように厚い誘電体層は、例えば異なる目的のために形成される誘電体層、例えば半導体装置の周辺領域内の厚いフィールド酸化膜と共に形成され得る。
【００７４】
さらなる実施形態において、電極構造４０を、（複数の）蛇行様形状、（複数の）はしご様形状および／または（複数の）フィヨルド様形状を有するように設計されて、空乏化可能領域２６を電極構造４０の下方に形成し得ると同時に、電極構造４０によって覆われた全体の面積を維持してゲート電荷をほぼ一定に保ち得る。さらに、素子のチャネル幅は、設計の変更によって影響されるべきではない。
【００７５】
他の実施形態において、半導体装置の一部は六面構造のような完全な被覆電極構造で形成され、一方で他の部分は例えば図８に示したバー状の配置物のような異なる配置物によって覆われる。これによって、装置のミラー容量を多くの用途にとって十分な値に部分的に増大させる。また、図１１Ｂには、異なる形状をした電極構造の区域を有する装置が示されている。また、図１１Ｂにおいて、六面の配置物は四角形の配置物に置き換えられ得る。一実施形態において、電極構造４０と半導体基板２との間の誘電体層４５は、ミラー容量またはゲート−ドレイン容量をそれぞれ増大させるために、異なる厚さおよび／または異なる誘電率を有する複数の部分を有し得る。従って、いくつかの実施形態において、半導体装置１は、第１の電極部分４１と少なくとも１つのボディ領域２３との間に配置された第１の誘電体層４５ａ、および第２の電極部分４２と少なくとも１つの空乏化可能領域２６との間に配置された第２の誘電体層４５ｂを含む。１つ以上の実施形態において、第１の誘電体層４５ａは第１の厚さを含み得、第２の誘電体層４５ｂは第２の厚さを含み得、ここで、第１の厚さおよび第２の厚さは互いに異なる。一実施形態において、第１の誘電体層４５ａは第１の誘電率を含み得、第２の誘電体層４５ｂは第２の誘電率を含み得、ここで、第１の誘電率および第２の誘電率は互いに異なる。
【００７６】
選択された区域における誘電率の局所的な増大は、半導体装置１のスイッチング特性を調整するためのさらなる選択の余地を提供する。例えば、空乏化可能領域２６と電極構造４０との間に増大した誘電率を有する第２の誘電体層４５ｂを設けることが可能である。この場合、異なる材料が、第１の誘電体層４５ａおよび第２の誘電体層４５ｂの形成に使用され得る。また、例えば、第２の誘電体層４５ｂを選択的に薄くして、切替可能な容量をさらに増大させることが可能であろう。当業者には、これらの選択肢の組み合わせが可能であるが明らかであろう。
【００７７】
１つ以上の実施形態において、誘電体層４５は、空乏化可能領域２６の形成とは無関係に、誘電率および／または厚さを増大または低減させて、選択された部分に設けられている。ボディ領域２３および／またはドリフト領域２２の一部と電極構造４０との間に配置されており、かつ空乏化可能領域２６を含んでいない誘電体層４５を備える半導体装置を形成することでさえ可能であろう。ここで、誘電体層４５は、ゲート−ドレイン容量ＣＧＤを調節するために、高い誘電率および／またはより大きな厚さを有する領域を含む。
【００７８】
ゲート電荷を大きく変化させることなく、切替可能な容量を形成することによって、半導体装置１のスイッチング損失が低減され得る。スイッチング損失は、大電流が高電圧において装置内を流れる時に発生する。これは、図１２に示したｔ２とｔ３との間のスイッチングオン中の、中間切替状態の場合である。この状態では、負荷電流は装置内を流れ、一方でドレインとソースとの間の電圧は大きいままである。ゲート−ドレイン容量ＣＧＤの推移を調整することによって、発振を生じさせる望ましくないフィードバック、およびスイッチング損失が、発振を低減させる従来の付加的な手法と比較して低減される。従来の手法は例えば外部抵抗器を含む。
【００７９】
図９Ａ〜図９Ｃを参照して、一実施形態に係る半導体装置１の製造方法が説明される。図９Ａでは、第１の表面１１を有する半導体基板２が設けられる。半導体基板２は、第１の導電型、例えばｎ型ドープであり得、第１の表面１１まで伸びるドリフト領域２２を含む。誘電体層４５、および導電性材料（例えば、高濃度にドープされたポリシリコン）の層が、第１の表面１１の上にこの順番において形成される。次に、これらの層を、例えば上記導電性材料上にレジストマスクを形成することおよび各材料をエッチングすることによって、適切に構造化する。第１の誘電体層４５ａおよび第２の誘電体層４５ｂを有する構造化された誘電体層４５、ならびに第１の電極部分４１および第２の電極部分４２を有する電極構造４０に対応する、構造化された導電層のそれぞれが、結果として形成される。電極構造４０は、例えば図１に示した開口部４３を含む。図９Ａに示すように、第２の誘電体層４５ｂおよび第２の電極部分４２は、第１の誘電体層４５ａおよび第１の電極部分４１よりも小さい横方向の幅を有している。
【００８０】
次に、導電型注入マスクとして機能する電極構造４０とともに半導体材料２に対して、第２の導電型のドーパントを注入する。これによって、ドーピング領域２３’を形成する。上記ドーピング領域２３’は、電極構造４０に対して自己整合化されて形成される。図９Ａに示すように、ドーピング領域２３’は互いに離間されて形成される。
【００８１】
第１の熱アニーリングプロセスによって、注入されたドーパントを外方拡散させる。第２の電極部分４２の下方にある、隣り合うドーピング領域２３’間の横の間隔がそれほど大きくないため、ドーピング領域２３’は、この位置において部分的に融合し、ドーピング領域２３’の内部のドーピング濃度よりもドーピング濃度が大幅に低い空乏化可能領域２６を形成する。外方拡散されたドーピング領域２３がボディ領域２３になる。結果として生じる構造を図９Ｂに示す。空乏化可能領域２６が第２の電極部分４２の下方に形成されるか否かは、（複数の）熱アニーリングプロセスの関連パラメータ、および幅ｄ２に依存する。これは、空乏化可能領域２６の形成を制御する１つの選択肢を提供するものであり、これに応じて上記関連パラメータが選択されるべきである。
【００８２】
さらなるプロセスにおいて、電極構造４０を注入マスクとして用いてソース領域２４の形成が所望される区域に第１の導電型のドーパントが注入されて、ソース領域２４を形成する。ソース領域２４は、ソース領域２４を形成することが望ましい、ボディ領域２３内の区域内に埋め込まれる。そうでなければ、ノンクリティカルマスクが用いられて、選択された区域を覆い得る。次に、第２の熱アニーリングプロセス、典型的にはドーパントのさらなる拡散をほとんど生じさせない短いアニーリングプロセスを行う。図９Ｃは、第２の熱アニーリングステップの後の状態を示す図である。半導体装置を完成させるために、さらなるプロセスをこの後に行うか、またはこの前に行い得ることは、当業者には明らかであろう。このようなさらなるプロセスとしては、（１）半導体基板２の第２の表面１２に電界停止領域およびドレイン領域を形成すること、ならびに（２）電極構造４０の上に絶縁層２８を形成し、かつ第１のメタライゼーション３５および第２のメタライゼーション３７を形成して、ソース領域２４およびボディ領域２３に対して、かつドレイン領域２１に対して電気接続を提供することが挙げられるが、これらに限定されない。
【００８３】
第１の電極部分４１の横方向の幅ｄ１は、約１μｍ〜約２５μｍの範囲にあり得る。いくつかの実施形態において、ｄ１は、約５μｍ〜約１５μｍの範囲にある。さらに、第２の電極部分４２の横方向の幅ｄ２は、約０．５μｍ〜約１５μｍの範囲にあり得る。いくつかの実施形態において、ｄ２は、約２μｍ〜約１０μｍの範囲にある。横方向の幅ｄ２は、約１０００°Ｃ〜約１２００°Ｃにおいて約１０〜５００分間にわたって行われる第１の熱アニーリングプロセスを考慮して選択される。
【００８４】
図１０Ａおよび図１０Ｂには、さらなる実施形態に係る方法のプロセスが示されている。半導体基板２の上には、例えば堆積法およびその後のレジストマスクを用いたエッチング法によって、誘電体層４５および電極構造４０が形成される。図９Ａ〜図９Ｃの実施形態と同様に、電極構造４０が注入マスクとして用されて、ボディ領域２３およびソース領域２４を形成する。これらは、第１のドーパントの注入および第２のドーパントの注入によって形成され、ここで、これらの注入の間に第１の熱アニーリングをともなう。ソース領域２３は、ソース領域２３がその最も外側の境界において融合しない程度に、横方向に互いに離間されている。この結果として生じる構造を図１０Ａに示す。
【００８５】
次のプロセスでは、電極構造４０の上に注入マスク５３が形成されて、少なくともソース領域２４を覆う。選択された位置では、注入マスク５３は、電極構造４０の上方に注入開口部５４を有する。注入開口部５４によって、ボディ領域２３の形成に用いられた第１のドーパントと同じ導電型の第３のドーパントの注入が可能である。図１０Ｂに示したこの注入によって、選択された隣り合うボディ領域２３間に空乏化可能領域２６を形成する。この方法によって、図９Ａ〜図９Ｃの方法と比べて横方向により大きな空乏化可能領域２６の形成が可能である。従って、電極構造４０は、図９Ａに示した第２の電極部分４２の幅ｄ２よりも極めて大きな幅ｄ２を有する第２の電極部分４２を含み得る。また、ボディ領域２３および／またはソース領域２４を形成する前に、空乏化可能領域２６を形成し得る。この場合、ボディ領域２３および／またはソース領域２４を拡散させるために用いられる熱アニーリングプロセスを用いて、これによって、装置に対する全熱処理量を低減させ得る。
【００８６】
また、製造コストを低減するために、空乏化可能領域２６を形成する注入プロセスが使用されて、半導体装置の他の位置に所望のドーピング領域を形成し得る。例えば、上記注入プロセスを、例えば半導体装置１の周辺に低濃度にドープされた領域を形成するために用いられる注入プロセスと共に行い得る。注入量が空乏化可能領域２６の形成にとって多すぎる場合、さらなるレジスト領域またはレジストバーを用いて、注入開口部５４の一部が覆われ得る。これによって、この位置に注入される第３のドーパント５５の量を低減させる。
【００８７】
これらの方法は、さらなるマスクを必要としないために、コスト効率がよい。実際、既存の注入プロセス、特に既存の注入マスクが容易に変更されて、空乏化可能領域の形成を可能にする。従って、空乏化可能領域２６の寸法および／またはドーピング濃度の調節を、プロセスを行わずに提供することも可能である。例えば、第２の電極部分４２の幅ｄ２を適切に選択することによって、空乏化可能領域２６の横の広がりを、図９Ａ〜図９Ｃに記載のように設定し得る。これは、図１０Ａおよび図１０Ｂに関連して示した注入マスク５３にも当てはまる。増大した空乏化可能領域２６は、切替可能な容量が大きく、このため半導体装置１のスイッチング特性のより良好な調節が可能である。
【００８８】
空乏化可能領域のドーピング濃度、より詳細にはドーピング量を適切に選択することによって、容量が切替わる閾値を調節し得る。これによって、スイッチング特性の調整およびスイッチング損失の低減を可能にする。従って、ドーピング量は、スイッチング閾値を考慮して適切に選択される。
【００８９】
ボディ領域２３の外方拡散を少なくとも部分的に低減させることによって、スイッチング特性をさらに向上させることが可能である。また、ボディ領域２３のドーピング濃度を低減することによって、半導体装置１が導電性になる閾値、つまり反転チャネルが形成される閾値を低減することが可能であろう。
【００９０】
図１１Ａおよび図１１Ｂに関連して、さらなる一実施形態に係る、補償領域２５を含む半導体装置１の一部分が説明される。図１１Ａは半導体装置の一部を示す断面図であり、図１１Ｂは半導体装置の電極構造を示す平面図である。
【００９１】
上述の実施形態と同様に、半導体装置１は、第１の表面１１および第２の表面１２を有する半導体基板２を含む。半導体基板２は、ｎ＋型ドープされたドレイン領域２１、ｎ型ドープされた電界停止領域３０、ｎ−型ドープされたドリフト領域２２をこの順番で含む。ｐ型ドープされたボディ領域２３およびｎ＋型ドープされたソース領域２４は、ドリフト領域２２内に埋め込まれて形成されている。さらに、ボディ領域２３と電気的に接続されたｐ型ドープされた補償領域２５が、ボディ領域２３の下方において柱状に形成されている。選択された区域では、空乏化可能領域２６が、第１の表面１１において隣り合うボディ領域２３間に形成されている。ソース領域２４およびボディ領域２３は、第１のメタライゼーション３５と電気的に接続されており、ここで、ｐ＋型ドープされたボディコンタクト領域２９が設けられて、第１のメタライゼーション３５とボディ領域２３との間に良好なオーミックコンタクトを形成している。
【００９２】
第１の部分４５ａと第２の部分４５ｂとを有する誘電体層４５が、第１の表面１１上に形成されている。絶縁層２８が、第１の電極部分４１および第２の電極部分４２を有する電極構造４０を半導体基板２から絶縁している。
【００９３】
この実施形態において、半導体装置の選択された区域にのみ、空乏化可能領域２６が形成されている。例えば、ゲート−ドレイン容量の切替えを可能にする空乏化可能領域が形成されるように、電極構造４０は、図１Ａと同様のバー状の形状を所定の領域内に有する領域を含むことが可能である。半導体装置１の他の領域では、電極構造４０は、空乏化可能領域２６がそこに形成されないように、六面形状を含み得る。空乏化可能領域２６を含む区域と空乏化可能領域２６を含まない区域との間の相対比率は、特定の必要に応じて選択され得る。図１１Ｂは、異なる区域における異なる配置を示す。
【００９４】
本明細書に記載される複数の実施形態は、半導体基板および電界効果トランジスタ構造とを含む半導体装置を形成する。電界効果トランジスタ構造は、第１の導電型のソース領域、第２の導電型の第１のボディ領域、第１の導電型のドレイン領域、ゲート電極構造およびゲート絶縁層を含む。ゲート絶縁層は、ゲート電極構造とボディ領域との間に配置されている。ゲート電極構造およびドレイン領域は、ゲート−ドレイン容量を含むキャパシタ構造を形成する。ゲート−ドレイン容量は、逆電圧に応じたゲート−ドレイン容量の推移が少なくとも１つの極大値または少なくとも１つの平坦域を示すように、ソース領域とドレイン領域との間に印加された逆電圧が増大するにつれて動的に増大し得る。
【００９５】
半導体装置は、ボディ領域と電気的に接続されている第２の導電型の空乏化可能領域をさらに含し得、ここで空乏化可能領域は、ゲート電極の一部の近傍において第１の表面に配置されている。空乏化可能領域は、ゲート電極構造の一部と共にキャパシタ構造を形成する。キャパシタ構造が有する容量は、ドリフト領域と空乏化可能領域との間に形成された空間電荷領域が拡大する作用によって逆電圧が増大するにつれて増大する。
【００９６】
この半導体装置は、空乏化可能領域を有する第２の導電型の第２のボディ領域をさらに含み得る空乏化可能領域は、第１のボディ領域および上記第２のボディ領域を接続している。
【００９７】
また、半導体装置は、第１の導電型のドリフト領域を有する半導体基板を含むと説明され得る。半導体装置は、ゲート電極、ゲート絶縁層および第２の導電型のボディ領域を有する電界効果トランジスタ構造をさらに含む。ここで、ボディ領域は、半導体基板内に形成され、ドリフト領域と共にｐｎ接合を形成している。ゲート絶縁層は、ボディ領域とゲート電極との間に配置されている。半導体装置は、キャパシタ電極、キャパシタ絶縁層、および第２の導電型の空乏化可能領域を有するキャパシタ構造をさらに含む。ここで、空乏化可能領域は、半導体基板内に形成され、ドリフト領域と共にｐｎ接合を形成し、電界効果トランジスタ構造のボディ領域と電気的に接続されている。キャパシタ絶縁層は、ゲート電極と電気的に接続されたキャパシタ電極と、空乏化可能領域との間に配置されている。キャパシタ構造は、半導体装置に印加される逆電圧に応じて切替えられ得る、切替可能な容量を提供する。
【００９８】
本明細書には、特定の実施形態が説明され、かつ例示されているが、種々の代替物および／または等価物の実施が、本発明の範囲から逸脱することなく、示されかつ説明された特定の実施形態と置き換えられ得ることは、当業者には明らかであろう。本願は、本明細書に説明した特定の実施形態の任意の適合または変更を包含することを意図する。従って、本発明は、特許請求の範囲およびこれらの等価物によってのみ限定されると意図される。
【図面の簡単な説明】
【００９９】
【図１Ａ】電極構造のレイアウトを有する半導体装置の一実施形態を示す図である。
【図１Ｂ】参考構造の一実施形態を示す図である。
【図２Ａ】図１Ａの線ＡＡ’とＢＢ’とに沿って切断した断面図である。
【図２Ｂ】図１Ａの線ＡＡ’とＢＢ’とに沿って切断した断面図である。
【図３Ａ】低い逆電圧における、空乏化ゾーンの範囲を異なる断面図に示す図である。
【図３Ｂ】低い逆電圧における、空乏化ゾーンの範囲を異なる断面図に示す図である。
【図４Ａ】高い逆電圧における、空乏化ゾーンの範囲を異なる断面図に示す図である。
【図４Ｂ】高い逆電圧における、空乏化ゾーンの範囲を異なる断面図に示す図である。
【図５Ａ】逆電圧が異なる場合の、空乏化可能領域を有していない区域の空乏化ゾーンを示す図である。
【図５Ｂ】逆電圧が異なる場合の、空乏化可能領域を有していない区域の空乏化ゾーンを示す図である。
【図６Ａ】逆電圧が異なる場合の、ボディ領域に隣接して空乏化可能領域を有する区域の空間電荷領域の範囲を示す図である。
【図６Ｂ】逆電圧が異なる場合の、ボディ領域に隣接して空乏化可能領域を有する区域の空間電荷領域の範囲を示す図である。
【図７】一実施形態に係る電極構造のレイアウトを示す図である。
【図８】一実施形態に係る電極構造のレイアウトを示す図である。
【図９Ａ】一実施形態に係る製造方法の工程を示す図である。
【図９Ｂ】一実施形態に係る製造方法の工程を示す図である。
【図９Ｃ】一実施形態に係る製造方法の工程を示す図である。
【図１０Ａ】一実施形態に係る製造方法の工程を示す図である。
【図１０Ｂ】一実施形態に係る製造方法の工程を示す図である。
【図１１Ａ】複数の補償領域を有する一実施形態に係る半導体装置を示す図である。
【図１１Ｂ】複数の補償領域を有する一実施形態に係る半導体装置を示す図である。
【図１２】ミラー容量がデバイスのスイッチング特性に与える効果を示す図である。
【図１３】ゲート−ドレイン容量の、逆電圧への依存度を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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