(57)【要約】【課題】各画素の空乏層を本来の深さまで伸びるようにし、可視光での画素間のクロストークを低減すると共に赤外光での感度を高めることが可能な増幅型固体撮像装置を提供する。【解決手段】第１導電型で不純物密度１０14ｃｍ-3以下且つ１０11ｃｍ-3以上の電荷生成層１２と、この電荷生成層１２の上部の一部に埋め込まれた第２導電型の表面埋込領域１３とを有する光電変換素子ＰＤｉｊと、電荷生成層１２の上部の他の一部に埋め込まれた第１導電型の転送チャネル形成ウェル１９及び増幅回路形成ウェル１８と、転送チャネル形成ウェル１９の上部の一部に埋め込まれた第２導電型の半導体領域からなり、光電変換素子から信号電荷が転送される電荷検出領域１６と、転送チャネル形成ウェル１９及び増幅回路形成ウェル１８のそれぞれの底部に設けられ電荷生成層１２と接して設けられた第２導電型の半導体領域からブロック層２１とを備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１導電型で不純物密度１０14ｃｍ-3以下且つ１０11ｃｍ-3以上、厚さ１０μｍ以上且つ５０μｍ以下の半導体層からなる電荷生成層と、該電荷生成層の上部の一部に埋め込まれた第２導電型の半導体領域からなる表面埋込領域とを有する光電変換素子と、
前記電荷生成層の上部の他の一部に、平面パターン上前記表面埋込領域を囲むように埋め込まれ、第１導電型で不純物密度１０15ｃｍ-3以上且つ１０18ｃｍ-3以下の転送チャネル形成ウェル及び増幅回路形成ウェルと、
前記転送チャネル形成ウェルの上部の一部に埋め込まれた第２導電型の半導体領域からなり、前記光電変換素子から信号電荷が転送される電荷検出領域と、
前記増幅回路形成ウェルの上部の一部を用いて構成され、前記電荷検出領域の電位を増幅して読み出す増幅回路と、
前記転送チャネル形成ウェル及び前記増幅回路形成ウェルのそれぞれの底部に設けられ前記電荷生成層と接して設けられた第２導電型の半導体領域からなるブロック層
とを備える複数の画素を配列し、前記電荷生成層は前記複数の画素の共通層であり、前記転送チャネル形成ウェル及び前記増幅回路形成ウェルの少なくとも一方が、前記複数の画素間を電気的に分離する画素間分離領域として機能することを特徴とする増幅型固体撮像装置。
【請求項２】
前記転送チャネル形成ウェル内に、遮光された電荷蓄積素子を更に備えることを特徴とする請求項１に記載の増幅型固体撮像装置。
【請求項３】
第１導電型で不純物密度１０14ｃｍ-3以下且つ１０11ｃｍ-3以上、厚さ１０μｍ以上且つ５０μｍ以下の半導体層からなる電荷生成層と、該電荷生成層の上部の一部に埋め込まれた第２導電型の半導体領域からなる表面埋込領域とを有する光電変換素子と、
前記電荷生成層の上部の他の一部に、平面パターン上前記表面埋込領域を囲むように埋め込まれ、第１導電型で不純物密度１０15ｃｍ-3以上且つ１０18ｃｍ-3以下の転送チャネル形成ウェル及び増幅回路形成ウェルと、
前記転送チャネル形成ウェルの上部の一部に埋め込まれた第２導電型の半導体領域からなり、前記光電変換素子から信号電荷が転送される第１及び第２の電荷検出領域と、
前記増幅回路形成ウェルの上部の一部を用いて構成され、前記第１及び第２の電荷検出領域の電位をそれぞれ増幅して読み出す増幅回路と、
前記転送チャネル形成ウェル及び前記増幅回路形成ウェルのそれぞれの底部に設けられ前記電荷生成層と接して設けられた第２導電型の半導体領域からなるブロック層
とを備える複数の画素を配列し、前記電荷生成層は前記複数の画素の共通層であり、前記転送チャネル形成ウェル及び前記増幅回路形成ウェルの少なくとも一方が、前記複数の画素間を電気的に分離する画素間分離領域として機能することを特徴とする増幅型固体撮像装置。
【請求項４】
前記電荷生成層の下面に、第１導電型で不純物密度１０17ｃｍ-3以上且つ１０21ｃｍ-3以下の半導体からなる基板を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の増幅型固体撮像装置。
【請求項５】
前記電荷生成層の下面に、第２導電型で、不純物密度１０13ｃｍ-3以上且つ１０15ｃｍ-3以下の半導体からなる基板を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の増幅型固体撮像装置。
【請求項６】
前記画素は、
前記転送チャネル形成ウェルの表面に設けられた絶縁膜と、
前記光電変換素子と前記電荷検出領域の間の前記絶縁膜上に設けられた転送ゲート電極
とを更に備え、
前記表面埋込領域、前記電荷検出領域及び前記転送ゲート電極により、前記転送チャネル形成ウェルの上部に設けれた転送チャネルを介して、前記表面埋込領域から前記電荷検出領域に信号電荷を転送する転送トランジスタが構成されることを特徴とする請求項１、３，４，５のいずれか１項に記載の増幅型固体撮像装置。
【請求項７】
前記転送トランジスタがオフの時の前記転送チャネルのポテンシャルが正であることを特徴とする請求項６に記載の増幅型固体撮像装置。
【請求項８】
前記転送チャネル形成ウェルに、前記転送チャネルの電位を固定するコンタクト領域を更に備えることを特徴とする請求項６に記載の増幅型固体撮像装置。
【請求項９】
前記画素は、
前記転送チャネル形成ウェルの表面に設けられた絶縁膜と、
前記光電変換素子と前記第１の電荷検出領域の間の前記絶縁膜上に設けられた第１の転送ゲート電極と、
前記光電変換素子と前記第２の電荷検出領域の間の前記絶縁膜上に設けられた第２の転送ゲート電極
とを更に備え、
前記表面埋込領域、前記第１の電荷検出領域及び前記第１の転送ゲート電極により、前記転送チャネル形成ウェルの上部に設けれた第１の転送チャネルを介して、前記表面埋込領域から前記第１の電荷検出領域に信号電荷を転送する第１の転送トランジスタが構成され、
前記表面埋込領域、前記第２の電荷検出領域及び前記第２の転送ゲート電極により、前記転送チャネル形成ウェルの上部に設けれた第２の転送チャネルを介して、前記表面埋込領域から前記第２の電荷検出領域に信号電荷を転送する第２の転送トランジスタが構成されることを特徴とする請求項３に記載の増幅型固体撮像装置。
【請求項１０】
前記ブロック層の電位を固定する手段を更に備えることを特徴とする請求項１〜９のいずれか１項に記載の増幅型固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に係り、特に画素部に増幅回路を有する増幅型固体撮像装置に関する。
【背景技術】
【０００２】
一般に、増幅型固体撮像装置としては、増幅機能を持たせた画素部とその画素部の周辺に配置された走査回路とを有し、その走査回路により画素部から画素データを読み出すものが普及している。
【０００３】
そのような増幅型固体撮像装置の一例としては、画素部が周辺の駆動回路及び信号処理回路と一体化するのに有利なＣＭＯＳにより構成されたＡＰＳ（Active Pixel Sensor）型イメージセンサが知られている。ＡＰＳ型イメージセンサの中でも、埋込型フォトダイオードとそれから検出部への電荷転送を組み合わせた４トランジスタ型はランダムノイズ、固定ノイズ共に少なく高画質であり、近年は主流となりつつある。
【０００４】
図２２は、比較的低不純物密度のｐ−エピ層１１２とｎ型表面埋込領域１１３とで埋込みフォトダイオードを構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路１１７をそれぞれ配置した４トランジスタ型の画素構成の断面である。図２２に示すように、ｎ型表面埋込領域１１３の上にはｐ＋ピニング層１１４が形成され、転送ゲート電極１１５を介して埋込みフォトダイオードから電荷検出用浮遊拡散領域１１６に電荷が転送され、増幅回路１１７で増幅される。周辺のＣＭＯＳ回路部との一体化が必要なことから、ＣＭＯＳロジック素子で一般的な、高不純物密度のｐ＋基板上に比較的低不純物密度のｐ−エピ層１１２を形成したものが使われる。ｐ＋基板１１の不純物密度は１×１０１８ｃｍ−３以上、ｐ−エピ層１１２の不純物密度は１×１０１５ｃｍ−３程度、ｐ−エピ層１１２の厚さｃは５μｍ程度である。又、増幅回路１１７を構成する３つのトランジスタのそれぞれは、通常、エピ層１１２より高不純物密度のｐ＋ウェル１１８上に設けられたソース領域１５２及びドレイン領域１５３と、ソース領域１５２及びドレイン領域１５３の間のチャネルの上部に設けられたゲート電極１５１とで形成される。
【０００５】
ＣＭＯＳイメージセンサが使える電源電圧は３Ｖ程度であり、又ｎ型表面埋込領域１１３から電荷検出用浮遊拡散領域１１６へ電荷を完全転送するためには電位差が必要なことから、ｎ型表面埋込領域１１３とｐ−エピ層１１２との間の接合バイアス電圧は１Ｖ程度となる。この場合、シリコン表面からの空乏層深さｄと基板の不純物密度との関係は図２３のようになる。ｐ−エピ層１１２の不純物密度が１×１０１５ｃｍ−３程度の場合は、空乏層深さｄは２μｍ程度となる。他方、入射光のシリコン中への侵入深さの入射光の波長依存性は、図２４に示すようになる。ここで可視光の内、波長６００ｎｍの赤色の光では、入射光の侵入深さは２．２μｍとなり、入射光の４０％は中性領域で光電変換する。中性領域で発生した電荷は拡散で四方へ広がるから、隣接画素へも漏れ、これが画素間のクロストークとなる。大きなクロストークは解像度低下となる他、カラーフィルタを用いたカラー素子では混色となり、彩度低下をもたらす。
【０００６】
ＣＭＯＳイメージセンサの用途の中には、夜間の撮像や距離計測など、波長１μｍまでの近赤外光での撮像がある。この場合は、図２４より明らかなように、光の侵入深さは１０μｍを超える。このため入射光の相当部分はｐ＋基板１１１内で光電変換し、その多くが図１７の符号１２５に示すようにｐ＋基板１２５内で再結合するから、有効な信号にならない。即ち、感度が非常に低くなる。
【０００７】
画素間のクロストークを低減する方法として、ｎ基板２１１を用いる手法が知られている。これを図２５に示す。縦型オーバーフロードレイン構造のＣＣＤで使われる、不純物密度２×１０１４ｃｍ−３付近のｎ基板２１１と、その上の同程度の不純物密度のｎ型エピ層２１２の上にｐ−ウェル２１３を形成し、図２２の場合と同様の画素部が形成される。ｎ基板２１１には電源電圧ＶＤが印加されるから、埋込フォトダイオードを構成するｎ型表面埋込領域１１３の下のｐ−ウェル２１３は完全に空乏化し、空乏層内に形成された曲線２２１で示されるポテンシャルの山の深さｆはシリコン表面から２μｍ程度の位置となる。ポテンシャルの山２２１より表面側で発生した電荷は、空乏化した電界に従い横に広がることなくｎ型表面埋込領域１１３に到達する。又、ポテンシャルの山２２１より深い側で発生した電荷は、符号２２５で示すようにｎ基板２１１へ排出される。以上よりクロストーク成分は大幅に低減する。しかしながらｎ基板２１１を用いる手法は、シリコン深部で発生する電荷をｎ基板２１１へ排出するため、赤外光での感度がほとんど取れないという問題を有する。
【０００８】
近赤外光での感度を確保し、画素間のクロストークを低減する方法として、高抵抗基板上にイメ−ジセンサを形成する案が提示されている（特許文献１及び非特許文献１参照。）。特許文献１は高比抵抗エピ層上にＣＣＤイメージセンサを形成したものであるが、非特許文献２は図２６に示すように、高比抵抗のｐ- -エピ層３１２上にＣＭＯＳイメージセンサを形成したものである。
【０００９】
図２６では、不純物密度が１×１０１８ｃｍ−３以上の高不純物密度のｐ＋基板１１１上に、不純物密度が１×１０１２ｃｍ−３程度の極低不純物密度のｐ- -エピ層３１２を厚さｇ＝２０μｍ程度となるように形成して、ｐ- -エピ層３１２とｎ型表面埋込領域１１３とで埋込みフォトダイオードを構成している。そして、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路１１７をそれぞれ配置して４トランジスタ型の画素を構成している。図２６に示すように、ｎ型表面埋込領域１１３の上にはｐ＋ピニング層１１４が形成され、転送ゲート電極１１５を介して埋込みフォトダイオードから電荷検出用浮遊拡散領域１１６に電荷が転送され、増幅回路１１７で増幅される。増幅回路１１７を構成する３つのトランジスタのそれぞれは、ｐ＋ウェル１１８上に設けられたソース領域１５２及びドレイン領域１５３と、ソース領域１５２及びドレイン領域１５３の間のチャネルの上部に設けられたゲート電極１５１とで形成される。この構造により、ｐ- -エピ層３１２に対して埋込みフォトダイオードを構成するｎ型表面埋込領域１１３に１Ｖ程度の逆バイアス電位が印加されれば、原理的には埋込フォトダイオードの下側はｐ＋基板１１１近くまで空乏化し、光の侵入深さが１０μｍを超える赤外光に対しても、発生した電荷は空乏層内の上下方向の電界によりフォトダイオードまで導かれて有効な感度となると共に、横方向への広がりが抑えられて画素間のクロストークも少ないであろうと、一見予測される。
【特許文献１】米国特許第６，６０８，３３７号明細書
【非特許文献１】Ｊ．ジャネジック（Janesick）ら、「ＣＭＯＳ微小アレイ（CMOS Minimal Array）」、国際光工学会議事録(proc. SPIE） 6295, 2006年８月
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図２６の構造をデバイスシミュレーションにより解析した結果、上記駆動条件において、埋込フォトダイオードをなすｎ型表面埋込領域１１３の下の空乏層は、ｐ- -エピ層３１２の不純物密度が１×１０１３ｃｍ−３で４μｍ程度、１×１０１２ｃｍ−３でも５μｍ程度しか伸びないことが判明した。即ち、図２３に示す理想的な空乏層深さｄと基板の不純物密度との関係から大幅にずれ、極低不純物密度のｐ- -エピ層３１２を用いるメリットが全く失せている。この理由を調べた結果、ｐ- -エピ層３１２と同電位で、通常１×１０１７ｃｍ−３程度のｐ＋ウェル１１８との不純物密度比が非常に大きいため、拡散による正孔の流入によりｐ- -エピ層３１２で空乏化するはずの正孔分を埋めてしまうことが判明した。即ち、ｐ- -エピ層３１２において、それと大きな不純物密度比を持った同導電型の高不純物密度層が隣接して存在する場合には、空乏層近似が成り立たない。この現象は、不純物密度１×１０１４ｃｍ−３以下で顕著となる。このことは、表面部ｐ＋ウェル１１８を削除すると本来の空乏層が形成されることからも裏付けされる。しかしながら、ＣＭＯＳイメージセンサにとって表面部のｐ＋ウェル１１８内には各種トランジスタを形成する必要があり、無くすことはできない。又、同様の現象は高不純物密度のｐ＋基板１１１側からも生じる。
【００１１】
更に、図２６に示すように、埋込フォトダイオードをなすｎ型表面埋込領域１１３と電荷検出用浮遊拡散領域１１６の間は極低不純物密度のｐ- -エピ層３１２であり、途中のポテンシャルバリヤが形成されず、転送ゲート電極１１５のチャネルがパンチスルーしてしまい、閉じることができなくなる。即ち、フォトダイオードに電荷を蓄積することができない。又、ｎ型表面埋込領域１１３の下側と同様に電荷検出用浮遊拡散領域１１６の下側にもポテンシャルバリヤが存在しないため、ｐ- -エピ層３１２の深部で発生した電荷の一部は、直接、電荷検出用浮遊拡散領域１１６へ流入してしまい、有効な信号とならない。即ち、感度低下を招く。
【００１２】
そこで、本発明は、各画素の空乏層を本来の深さまで伸びるようにし、可視光での画素間のクロストークを低減すると共に赤外光での感度を高めることが可能な増幅型固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の第１の態様は、（イ）第１導電型で不純物密度１０14ｃｍ-3以下且つ１０11ｃｍ-3以上、厚さ１０μｍ以上且つ５０μｍ以下の半導体層からなる電荷生成層と、この電荷生成層の上部の一部に埋め込まれた第２導電型の半導体領域からなる表面埋込領域とを有する光電変換素子と、（ロ）電荷生成層の上部の他の一部に、平面パターン上表面埋込領域を囲むように埋め込まれ、第１導電型で不純物密度１０15ｃｍ-3以上且つ１０18ｃｍ-3以下の転送チャネル形成ウェル及び増幅回路形成ウェルと、（ハ）転送チャネル形成ウェルの上部の一部に埋め込まれた第２導電型の半導体領域からなり、光電変換素子から信号電荷が転送される電荷検出領域と、（ニ）増幅回路形成ウェルの上部の一部を用いて構成され、電荷検出領域の電位を増幅して読み出す増幅回路と、（ホ）転送チャネル形成ウェル及び増幅回路形成ウェルのそれぞれの底部に設けられ電荷生成層と接して設けられた第２導電型の半導体領域からなるブロック層とを備える複数の画素を配列し、電荷生成層は複数の画素の共通層であり、転送チャネル形成ウェル及び増幅回路形成ウェルの少なくとも一方が、複数の画素間を電気的に分離する画素間分離領域として機能する増幅型固体撮像装置であることを要旨とする。
【００１４】
本発明の第２の態様は、（イ）第１導電型で不純物密度１０14ｃｍ-3以下且つ１０11ｃｍ-3以上、厚さ１０μｍ以上且つ５０μｍ以下の半導体層からなる電荷生成層と、この電荷生成層の上部の一部に埋め込まれた第２導電型の半導体領域からなる表面埋込領域とを有する光電変換素子と、（ロ）電荷生成層の上部の他の一部に、平面パターン上表面埋込領域を囲むように埋め込まれ、第１導電型で不純物密度１０15ｃｍ-3以上且つ１０18ｃｍ-3以下の転送チャネル形成ウェル及び増幅回路形成ウェルと、（ハ）転送チャネル形成ウェルの上部の一部に埋め込まれた第２導電型の半導体領域からなり、光電変換素子から信号電荷が転送される第１及び第２の電荷検出領域と、（ニ）増幅回路形成ウェルの上部の一部を用いて構成され、第１及び第２の電荷検出領域の電位をそれぞれ増幅して読み出す増幅回路と、（ホ）転送チャネル形成ウェル及び増幅回路形成ウェルのそれぞれの底部に設けられ電荷生成層と接して設けられた第２導電型の半導体領域からなるブロック層とを備える複数の画素を配列し、電荷生成層は複数の画素の共通層であり、転送チャネル形成ウェル及び増幅回路形成ウェルの少なくとも一方が、複数の画素間を電気的に分離する画素間分離領域として機能する増幅型固体撮像装置であることを要旨とする。
【発明の効果】
【００１５】
本発明によれば、各画素の空乏層を本来の深さまで伸びるようにし、可視光での画素間のクロストークを低減すると共に赤外光での感度を高めることが可能な増幅型固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
又、以下に示す第１〜第５の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態に係る増幅型固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，５）とを同一の半導体チップ上に集積化している。画素アレイ部１には、２次元マトリクス状に多数の画素Ｘｉｊ（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部１の左辺部にはタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、下辺部には水平シフトレジスタ（水平走査回路）２が設けられ、画素アレイ部１の右辺部の下辺側にはバイアス発生回路７が設けられている。図１では、ｉ行ｊ列の画素Ｘｉｊにのみ、その内部構造を例示しているが、それぞれの画素Ｘ１１〜Ｘ１ｍ；Ｘ２１〜Ｘ２ｍ；・・・・・；Ｘｉ１〜Ｘｉｍ；・・・・・；Ｘｎ１〜Ｘｎｍは、ｉ行ｊ列の画素Ｘｉｊと同様に、検出回路Ｄ１１〜Ｄ１ｍ；Ｄ２１〜Ｄ２ｍ；・・・・・；Ｄｉ１〜Ｄｉｍ；・・・・・；Ｄｎ１〜Ｄｎｍ及び増幅回路（電圧読み出し用バッファアンプ）Ａ１１〜Ａ１ｍ；Ａ２１〜Ａ２ｍ；・・・・・；Ａｉ１〜Ａｉｍ；・・・・・；Ａｎ１〜Ａｎｍを備える。検出回路Ｄｉｊ（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）は、図２に示すように、半導体（シリコン）からなる基板１１の上部に設けられた光電変換素子（埋込フォトダイオード）ＰＤｉｊ、及び電荷転送部（転送ゲート電極）１５を備える。
【００１９】
タイミング発生回路４及びタイミング発生回路４により駆動される垂直シフトレジスタ（垂直走査回路）３、並びに水平シフトレジスタ（水平走査回路）２によって画素アレイ部１内の画素Ｘｉｊが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る増幅型固体撮像装置では、画素アレイ部１を各画素行Ｘ１１〜Ｘ１ｍ；Ｘ２１〜Ｘ２ｍ；・・・・・；Ｘｉ１〜Ｘｉｍ；・・・・・；Ｘｎ１〜Ｘｎｍ単位で垂直方向に走査することにより、各画素行Ｘ１１〜Ｘ１ｍ；Ｘ２１〜Ｘ２ｍ；・・・・・；Ｘｉ１〜Ｘｉｍ；・・・・・；Ｘｎ１〜Ｘｎｍの画素信号を各画素列Ｘ１１〜Ｘｎ１；Ｘ１２〜Ｘｎ２；・・・・・；Ｘ１ｊ〜Ｘｎｊ；・・・・・；Ｘ１ｍ〜Ｘｎｍ毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。
【００２０】
各画素Ｘ１１〜Ｘ１ｍ；Ｘ２１〜Ｘ２ｍ；・・・・・；Ｘｉ１〜Ｘｉｍ；・・・・・；Ｘｎ１〜Ｘｎｍからの信号読み出しについては、概ね通常のＣＭＯＳイメージセンサと同様であり、画素アレイ部１の下段（出力側）には、複数のカラム処理回路Ｑ１，Ｑ２，・・・・・，Ｑｊ，・・・・・，Ｑｍを、それぞれ画素列Ｘ１１〜Ｘｎ１；Ｘ１２〜Ｘｎ２；・・・・・；Ｘ１ｊ〜Ｘｎｊ；・・・・・；Ｘ１ｍ〜Ｘｎｍに対応して配置して、信号処理部５を構成している。画素アレイ部１から垂直信号線によって読み出された画素列Ｘ１１〜Ｘｎ１の画素信号は、この信号処理部５のカラム処理回路Ｑ１に順次入力され、画素固有ノイズの除去処理が施される。同様に、画素列Ｘ１２〜Ｘｎ２の画素信号は、この信号処理部５のカラム処理回路Ｑ２に順次入力され、画素固有ノイズの除去処理が施され、・・・・・、画素列Ｘ１ｊ〜Ｘｎｊの画素信号は、この信号処理部５のカラム処理回路Ｑｊに順次入力され、画素固有ノイズの除去処理が施される。又、画素列Ｘ１ｍ〜Ｘｎｍの画素信号は、この信号処理部５のカラム処理回路Ｑｍに順次入力され、画素固有ノイズの除去処理が施される。即ち、画素アレイ部１の各単位画素Ｘｉｊには、それを構成するＭＯＳトランジスタ等による固有の特性誤差が含まれているため、各単位画素Ｘｉｊから読み出した画素信号でそのまま映像信号を構成すると、各画素Ｘｉｊ間での特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。
【００２１】
図２は、本発明の第１の実施形態の増幅型固体撮像装置の画素アレイ部１を構成する画素Ｘｉｊの埋込フォトダイオード（光電変換素子）ＰＤｉｊ（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）から転送ゲート電極１５を経由して電荷検出領域１６に向かう電荷転送方向に沿った概略構造を模式的に示す断面である（図２は、概ね図６のＡ−Ａ方向に沿った階段断面図に相当する。）。図２に示すように、不純物密度が１×１０１７ｃｍ−３以上、１０21ｃｍ-3以下の高不純物密度の第１導電型（ｐ＋型）のシリコン基板（以下において、単に「基板」という。）１１上に、不純物密度が１×１０１４ｃｍ−３以下、１０11ｃｍ-3以上の極低不純物密度の第１導電型（ｐ- -型）のエピ層からなる電荷生成層１２を厚さａが１０μｍ以上、５０μｍ以下となるように形成し、第１の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊ，Ｘｉｊ＋１，…が構成されている。即ち、極低不純物密度の電荷生成層１２をアノード領域、第２導電型（ｎ型）の表面埋込領域１３をカソード領域として、埋込フォトダイオード（以下において「フォトダイオード」と略記する。）ＰＤｉｊ，ＰＤｉｊ＋１，…を構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａｉｊ，Ａｉｊ＋１，…をそれぞれ配置した４トランジスタ型の画素ＸｉｊＸｉｊ＋１，…が構成されている。
【００２２】
図２に示すように、それぞれのｎ型の表面埋込領域１３の上には第１導電型（ｐ＋型）のピニング層１４が形成され、転送ゲート電極１５を介してフォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…から電荷検出領域１６に電荷が転送され、増幅回路Ａｉｊ，Ａｉｊ＋１，…で増幅される。それぞれの増幅回路Ａｉｊ，Ａｉｊ＋１，…を構成する３つのトランジスタ（図７参照。）のそれぞれは、高不純物密度の第１導電型（ｐ＋型）のウェル（増幅回路形成ウェル）１８上に配置され、例えば、第２導電型（ｎ＋型）のソース領域５２及びｎ＋型のドレイン領域５３と、ソース領域５２及びドレイン領域５３の間のチャネルの上部に設けられたゲート電極５１とで形成される。ピニング層１４は、ダーク時の表面でのキャリアの生成を抑制する層であり、暗電流削減のために好ましい層として用いている。したがって、暗電流が問題とならない用途（応用）等では、構造上、ピニング層１４を省略しても構わない。
【００２３】
第１の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊは、更に電荷検出領域１６及び転送ゲート電極１５の下側、及び隣接するフォトダイオードＰＤｉｊ＋１の間の領域に、不純物密度１０15ｃｍ-3以上、１０18ｃｍ-3以下で深さがｎ型の表面埋込領域１３より深い第１導電型（ｐ型）の転送チャネル形成ウェル１９を形成する。又、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９は共通にｐ＋型のトップコンタクト領域２０を介して接地電位が与えられる。第１の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊにおいては、表面の増幅回路形成ウェル１８及び転送チャネル形成ウェル１９と極低不純物密度の電荷生成層１２との境界の内、大部分を占めるボトム部分に第２導電型（ｎ型）のブロック層２１を設け、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９から電荷生成層１２への正孔（キャリア）の拡散流入をブロックしている。
【００２４】
ピニング層１４上、更にはピニング層１４と電荷検出領域１６との間の転送チャネル形成ウェル１９上には絶縁膜（図示省略。）が形成され、同様に、増幅回路形成ウェル１８上にも絶縁膜（図示省略。）が形成されている。転送ゲート電極１５は、ピニング層１４と電荷検出領域１６との間の絶縁膜上に設けられ、ゲート電極５１はソース領域５２とドレイン領域５３の間の絶縁膜上に設けられている。絶縁膜としては、シリコン酸化膜（ＳｉＯ２膜）が好適であるが、シリコン酸化膜（ＳｉＯ２膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（ＳｉＯ２膜）／シリコン窒化膜（Ｓｉ３Ｎ４膜）／シリコン酸化膜（ＳｉＯ２膜）の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜として使用可能である。
【００２５】
増幅回路形成ウェル１８及び転送チャネル形成ウェル１９の不純物密度を１×１０１７ｃｍ−３、厚さを１μｍ程度とし、ブロック層２１の不純物密度を１×１０１６ｃｍ−３、厚さ０．４μｍ程度として、デバイスシミュレーションを行った結果、フォトダイオードＰＤｉｊの下の空乏層は、電荷生成層１２の不純物密度が１×１０１３ｃｍ−３で１５μｍ程度、１×１０１２ｃｍ−３では２５μｍ程度となり、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９から電荷生成層１２への正孔（キャリア）の拡散流入をほぼブロックできることが判明した。ここでブロック層２１の電位はフローティングであり、フェルミレベルとしてはほぼ０Ｖである。又、基板１１の不純物密度を１×１０１８ｃｍ−３程度とし、その上に極低不純物密度の電荷生成層１２を形成した場合、電荷生成層１２の不純物密度が１×１０１３ｃｍ−３では厚さ１５μｍ以上、１×１０１２ｃｍ−３では厚さ２５μｍ以上とすれば、基板１１からの正孔（キャリア）の拡散は空乏層の形成に影響を与えないことも確認された。なお、図２において、符号２２はポテンシャルの山の位置を示す曲線、符号２３ｊ−１，２３ｊ，２３ｊ＋１はポテンシャル等高線、ＣＴＰは電荷ドリフト経路を示す。
【００２６】
なお、ブロック層２１の電位をフローティングでなく正の固定電位に固定すると、正孔の拡散流入をブロックする効果は一層高まる。図１８，１９，２０にブロック層２１の電位を固定する方法を示す。図１８は図１における画素アレイ部１の周辺を模式的に示した図であり、図１９はそのコーナー部Ｃを拡大したもの、図２０は図１９のXX−XX方向から見た断面図である。図１９で増幅回路形成ウェル１８及び転送チャネル形成ウェル１９の下側にはブロック層２１が存在するため、画素エリア１内では格子状に繋がっている。そのため画素エリアの周辺を深い第２導電型（ｎ型）のウェル８１で囲み、この深いウェル８１を図２０に示すようにブロック層２１に接続するとともに、ウェル８１を第２導電型（ｎ＋型）のコンタクト層８２により表面配線（図示省略。）を介して固定電位Ｖｂｉａｓに固定すれば、ブロック層２１が固定電位Ｖｂｉａｓとなる。即ち、シリコン中で、ブロック層２１に接続されたウェル８１と、このウェル８１の内部に設けられたコンタクト層８２と、このコンタクト層８２に接続された表面配線と、この表面配線に接続される電源回路（図示省略。）とで、ブロック層の電位を固定する手段（ブロック層電位固定手段）が構成される。但し、固定電位Ｖｂｉａｓの値はブロック層２１が空乏化する電位よりは低くし、第２導電型（ｎ型）のチャネルが形成されるようにする。
【００２７】
図２１は、増幅回路形成ウェル１８，ブロック層２１及び電荷生成層１２の不純物密度を、それぞれ、１×１０１７ｃｍ−３，１×１０１６ｃｍ−３及び１×１０１３ｃｍ−３とした場合において、ブロック層２１の電位を固定した場合の効果を説明するポテンシャル図である。増幅回路形成ウェル１８からブロック層２１を介して電荷生成層１２へのパスでの正孔のポテンシャルは、図２１（ａ）に示すように、ブロック層２１がない場合ＶＢ１＝０．２４Ｖであるが、図２１（ｂ）に示すようにブロック層２１があり、このブロック層２１をフローティングとした場合は、ＶＢ２＝０．７６Ｖと大きくなる。更に、図２１（ｃ）に示すようにブロック層２１があり、ブロック層２１にバイアス、例えば固定電位Ｖｂｉａｓ＝０．５Ｖを印加すればＶＢ３＝１．２６Ｖと更に増大し、正孔注入を一層ブロックできることが分かる。
【００２８】
しかしながら、ブロック層２１の電位を正の固定電位Ｖbiasに固定すると、光電変換された信号電荷の一部がブロック層２１に吸収されて表面埋込領域１３へ届かず感度低下を招くため、表面埋込領域１３の最小電位（即ち飽和時電位）をＶpd(min)とした時、Ｖbias＜Ｖpd(min)とする必要がある。他方、ブロック層２１の電位がフローティングであれば感度低下を招かない。
【００２９】
図３は、図２の構成において画素分離部を挟んでフォトダイオードＰＤｉｊ−１，ＰＤｉｊ，ＰＤｉｊ＋１，…が隣接している方向での断面である。ここで、フォトダイオードＰＤｉｊ−１とフォトダイオードＰＤｉｊとの間、及びフォトダイオードＰＤｉｊとフォトダイオードＰＤｉｊ＋１との間の画素分離部は、増幅回路形成ウェル１８と同じ不純物密度となる１×１０１７ｃｍ−３、厚さは１μｍ程度の領域である。図３では、中央のフォトダイオードＰＤｉｊが飽和に近い電荷が蓄積した状態とし、両側に隣接するフォトダイオードＰＤｉｊ−１，ＰＤｉｊ＋１への電荷蓄積は少ない状態を考える。この時、フォトダイオードＰＤｉｊのポテンシャルは浅く、フォトダイオードＰＤｉｊ−１，ＰＤｉｊ＋１のポテンシャルは深い。
【００３０】
図３に示したフォトダイオードＰＤｉｊとフォトダイオードＰＤｉｊ＋１との間の電荷流動経路Ａにおけるポテンシャル分布を図４に示す。図４において、フォトダイオードＰＤｉｊからフォトダイオードＰＤｉｊ＋１へのポテンシャルバリヤをＶ１で表わす。フォトダイオードＰＤｉｊの電位が下がり過ぎるとＶ１は低下し、フォトダイオードＰＤｉｊからフォトダイオードＰＤｉｊ＋１へ電荷が溢れ出し、ブルーミングが発生する。これを回避するため、図５に示すように、転送ゲート電極１５に印加する信号ＴＸは、転送トランジスタがオフ時のポテンシャル値ΦＴＸ（off）が正となるようにする。これにより、フォトダイオードＰＤｉｊが飽和する時のポテンシャルΦＰＤ（sat）も正の値に制限され、図４で分布曲線Ｆ３の状態は回避されてＦ２の状態が維持され、ポテンシャルバリヤＶ１が確保される。
【００３１】
図２に示したフォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…を構成するｎ型の表面埋込領域１３とｐ型の増幅回路形成ウェル１８及び転送チャネル形成ウェル１９の平面的な位置関係を図６に例示する。図６では図示を省略しているが、ｎ型のブロック層２１は図２から分かるようにｐ型の増幅回路形成ウェル１８及び転送チャネル形成ウェル１９のボトム部に存在するので、その平面パターンは増幅回路形成ウェル１８及び転送チャネル形成ウェル１９領域を合わせた形状が占めるパターンとなる。更にその下には、電荷生成層１２が存在する。
【００３２】
図７は、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９に配置される増幅回路Ａｉｊの例を示す。図７に示すように、電荷検出領域１６にはコンタクトプラグ（図示省略）を介して、表面配線により、増幅回路Ａｉｊを構成する信号読み出しトランジスタ（増幅トランジスタ）ＴAｉｊのゲート電極と、リセットトランジスタＴＲｉｊのソース電極が接続されている。リセットトランジスタＴＲｉｊのドレイン電極及び信号読み出しトランジスタ（増幅トランジスタ）ＴAｉｊのドレイン電極は、それぞれ電源ＶＤＤに接続され、信号読み出しトランジスタ（増幅トランジスタ）ＴAｉｊのソース電極は画素選択用のスイッチングトランジスタＴSｉｊのドレイン電極に接続されている。リセットトランジスタＴRｉｊのリセットゲート電極に対し、リセット信号Ｒｉをハイ（Ｈ）レベル（Ｒｉ＝“１”）にして、電荷検出領域１６に蓄積された電荷をそれぞれ吐き出し、電荷検出領域１６をリセットする。画素選択用のスイッチングトランジスタＴSｉｊのソース電極は、ｊ列の垂直信号線Ｂｊに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓｉがタイミング発生回路４に駆動されて垂直シフトレジスタ（垂直走査回路）３から与えられる。例えば、図６において、増幅回路形成ウェル１８上に設けられたｎ＋型のソース領域５２及びｎ＋型のドレイン領域５３と、ソース領域５２及びドレイン領域５３の間のチャネルの上部に設けられたゲート電極５１とがリセットトランジスタＴＲｉｊを構成するとすれば、図６のリセットトランジスタＴＲｉｊ の左側の３つのｎ＋型の領域により、信号読み出しトランジスタ（増幅トランジスタ）ＴAｉｊとスイッチングトランジスタＴSｉｊとの直列回路が構成されるが、これに限定されるものではなく、増幅回路Ａｉｊのレイアウトは種々のトポロジーが可能である。回路トポロジーにも依存するが、例えば、ｎ＋型のドレイン領域５３とこのドレイン領域５３の左側に隣接するｎ＋領域が共通の電源配線ＶＤＤに接続される回路構成であれば、ドレイン領域５３とこのドレイン領域５３の左側に隣接するｎ＋領域とを連続した一体の領域として構成しても良い。
【００３３】
図１に示したように、画素アレイ部１のｊ列目の垂直信号線Ｂｊには、共通の負荷となる定電流トランジスタTＬＮｊが接続され，例えばｉ行ｊ列目の増幅回路Ａｉｊと，定電流トランジスタTＬＮｊとによって，ソースフォロワ回路が形成され、ソースフォロワ回路の出力Ｖｏｕｔｊがカラム処理回路Ｑｊに読み出される。図示を省略しているが、他の列の垂直信号線Ｂ１，Ｂ２，・・・・・，Ｂｊ−１，Ｂｊ＋１，・・・・・，Ｂｍにも同様に、共通の負荷となる定電流トランジスタＴＬＮ１，ＴＬＮ２，・・・・・，ＴＬＮｊ−１，ＴＬＮｊ＋１，・・・・・，ＴＬＮｍがそれぞれ接続されてソースフォロワ回路が形成され、ソースフォロワ回路の出力Ｖｏｕｔ１，Ｖｏｕｔ２，・・・・・，Ｖｏｕｔｊ−１，Ｖｏｕｔｊ＋１，・・・・・，Ｖｏｕｔｍが、それぞれカラム処理回路Ｑ１，Ｑ２，・・・・・，Ｑｊ−１，Ｑｊ＋１，・・・・・，Ｑｍに読み出される。図７に示す垂直信号線Ｂｊの場合、増幅回路Ａｉｊの画素選択用のスイッチングトランジスタＴSｉｊのゲート電極にｉ行の垂直選択信号Ｓｉをハイレベル（Ｓｉ＝“１”）にする信号を印加してスイッチングトランジスタＴSｉｊを導通させ、且つ、定電流トランジスタTＬＮｊのゲート電極に、バイアス発生回路７から一定電圧Ｖbを印加することにより、信号読み出しトランジスタ（増幅トランジスタ）ＴAｉｊで増幅された電荷検出領域１６に蓄積された電荷をソースフォロワ回路の出力Ｖｏｕｔｊとして画素アレイ部１の外に読み出す。
【００３４】
図２に示したフォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…を構成するｎ型の表面埋込領域１３とｐ型の増幅回路形成ウェル１８及び転送チャネル形成ウェル１９の平面的な位置関係の他の例を図８に例示する。図６では、それぞれのフォトダイオードＰＤｉ，ｊ，ＰＤｉ，ｊ＋１，ＰＤｉ＋１，ｊ，ＰＤｉ＋１，ｊ＋１，…を構成するｎ型の表面埋込領域１３とその周囲の増幅回路形成ウェル１８及び転送チャネル形成ウェル１９は接しているが、図８ではわずかにギャップが存在し、この部分はｐ＋型のピニング層１４のみが存在する。ギャップ部が小さければ、電荷生成層１２への正孔拡散は少なく抑えられる。図８では図示を省略しているが、ブロック層２１は図２から分かるように増幅回路形成ウェル１８及び転送チャネル形成ウェル１９のボトム部に存在するので、その平面パターンは増幅回路形成ウェル１８及び転送チャネル形成ウェル１９領域を合わせた形状が占めるパターンとなる。更にその下には、電荷生成層１２が存在する。なお、本発明による画素のレイアウトは、図６及び図８に限定されるものではなく、上記関係を維持する他のトポロジーも可能である。
【００３５】
図２に示す第１の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊ，Ｘｉｊ＋１，…において、電荷生成層１２全体を極低不純物密度化すると、空乏層の伸びは非常に深くなる。したがって、電荷生成層１２の深くまで侵入する赤外光に対し、たとえそれが空乏層内で光電変換し、発生電荷が上向きの電界により真上方向に移動するとしても、入射角θ１での斜め入射光では隣接画素への信号となり、画素間のクロストークとなる。幸いシリコンの屈折率は波長８５０ｎｍの赤外光で３．７３と大きく、光電変換素子上部の空気層（屈折率１）からＳｉＯ２層を介してＳｉ層へ入射角θ１で斜め入射する場合、垂直方向に引き戻され、出射角（屈折角）θ２＜θ１となる。これを、図１１及び図１２に示す。例えば、画素サイズを５．６μｍとし、シリコン中への侵入深さを１７μｍ（これは波長８５０ｎｍの赤外光の場合に相当）とすると、隣接画素へ信号電荷が漏れない限界は、シリコン内への出射角（屈折角）θ２で１０度、空気層からの入射角θ１で４０度となり、これ以上深く侵入する場合にはクロストークとなる。このため、極低不純物密度の電荷生成層１２の厚さは２０μｍ程度とし、それより深い領域は高不純物密度の基板１１としてとして拡散を抑えるのが望ましい。即ち、極低不純物密度の電荷生成層１２をなすエピ層の厚さを２０μｍ程度、それより下側を高不純物密度の基板１１とするのが望ましい。
【００３６】
第１の実施形態に係る増幅型固体撮像装置において、それぞれの画素Ｘｉｊ，Ｘｉｊ＋１，…の電荷生成層１２の不純物密度の値としては、少数キャリアの拡散長Ｌｄｉｆｆを数μｍ程度にできる不純物密度が望ましい。ｐ型の高不純物密度領域での少数キャリアの拡散長Ｌｄｉｆｆは、
Ｌｄｉｆｆ＝（Ｄｎτｎ）１／２          ……（１）
τｎ＝１／（Ｃｐｐ２）                  ……（２）
で表わされる。ここで、Ｄｎは少数キャリア（電子）拡散係数、Ｃｐはオージェ係数、ｐは多数キャリア（正孔）不純物密度である。ここで不純物密度ｐ＝１０１８，３×１０１８，１０１９ｃｍ−３の場合を考えると、Ｄｎ＝７．５，５．０，３．３ｃｍ２／ｓとなるが、Ｃｐ＝１０−３０〜１０−３１ｃｍ６／ｓと幅があるため（Ｄ．Ｋ．シュローダー（Schroder）、「シリコン中のキャリアライフタイム（Carrier Lifetimes in Silicon）、米国電子電気学会（IEEE）、トランザクション・オン・エレクトロン・デバイス（Trans. Electron devices）, 第４４巻、ｐ１６０−１７０、１９９７年参照。）、Ｌｄｉｆｆ＝２６〜７１，７〜１９，１．７〜４．７μｍとなる。したがって、画素間のクロストークを防止するためには、不純物密度が１０１８ｃｍ−３以上の高不純物密度の基板１１を極低不純物密度の電荷生成層１２の底部に配置して、発生電荷の拡散を抑えるのが望ましい。
【００３７】
第１の実施形態に係る増幅型固体撮像装置においては、図２に示すように、それぞれの画素Ｘｉｊ，Ｘｉｊ＋１，…のフォトダイオードＰＤｉｊ−１，ＰＤｉｊ＋１の下側の電荷生成層１２の不純物密度が１×１０１３ｃｍ−３以下で空乏層端の深さが１５μｍ以上であれば、電荷生成層１２の大部分が空乏化する。したがって、図２４に示すように、シリコン中に１０μｍ以上侵入する波長８００ｎｍ以上の近赤外光においても、十分な感度を維持することが可能となる。又、発生した電荷は空乏層内の上下方向の電界によりフォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…まで導かれて有効な感度となると共に、横方向への広がりが抑えられて画素間のクロストークも少ない。
【００３８】
更に第１の実施形態に係る増幅型固体撮像装置によれば、それぞれのフォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…を構成するｎ型の表面埋込領域１３と電荷検出領域１６の間にそれぞれｐ型の転送チャネル形成ウェル１９があるため、転送ゲート電極１５の直下のチャネルはパンチスルーせず、ゲート電圧ＴＸによってオン・オフさせることができる。即ち、フォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…の電位が転送トランジスタのオフポテンシャルになるまで電荷を蓄積することができる。又、電荷検出領域１６の下側にｐ型の転送チャネル形成ウェル１９があるため、電荷生成層１２の深部で発生した電荷が電荷検出領域１６へ流入することは防止され、電荷ドリフト経路ＣＴＰに沿って、それぞれのフォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…を構成するｎ型の表面埋込領域１３へ有効に集められる。即ち、感度向上をもたらす。更に、増幅回路形成ウェル１８及びｐ型の転送チャネル形成ウェル１９はトップコンタクト領域２０によって共通に接地電位に固定されるため、電荷生成層１２全体が空乏化しても転送ゲート電極１５がなす転送トランジスタ及び増幅回路Ａｉｊ，Ａｉｊ＋１，…を安定して動作させることができる。
【００３９】
−第１の実施形態の第１変形例−
転送トランジスタのオフポテンシャルを正にする方法として、以下の手法が可能である。図９は、転送トランジスタのチャネル部分におけるウェル構成を示す図である。ｐ型の転送チャネル形成ウェル１９の厚みの中心がｎ型の表面埋込領域１３の接合深さ付近に位置するように形成され、そのボトム部にはブロック層２１が形成されて、正孔が電荷生成層１２へ拡散するのを阻止する。又ｐ型の転送チャネル形成ウェル１９の上部に極低不純物密度のｐ- -型のキャップ層１７を設け、シリコン表面部に転送チャネル形成ウェル１９が形成されないようにしている。キャップ層１７により、転送ゲート電極１５の直下のチャネル表面部が極低不純物密度のｐ層のまま残るので、電荷検出領域１６を電源電位付近とすることにより、転送ゲート電極１５の直下のチャネルポテンシャルは、正電位へ引っ張られ、転送トランジスタのオフポテンシャルを正にすることができる。
【００４０】
−第１の実施形態の第２変形例−
転送トランジスタのオフポテンシャルを正にする他の方法を図１０に示す。ｐ型の転送チャネル形成ウェル１９の厚みの中心がｎ型の表面埋込領域１３の接合深さ付近に位置するように形成されると共に、そのボトム部にはブロック層２１が形成され、シリコン表面部にはｎ型のキャップ層２９が形成される。これにより転送ゲート電極１５の直下は埋込チャネル構造となり、ゲート電位が０でもそのチャネルポテンシャルを正にすることが可能となる。但し、転送ゲート電極１５の直下のチャネルが埋込型であっても、フォトダイオードＰＤｉｊを構成するｎ型の表面埋込領域１３と電荷検出領域１６の間にはｐ型の転送チャネル形成ウェル１９が存在することにより、両者間のパンチスルーは防止される。なお、特許３４０３０６１号公報には、図２２に示す通常のｐ層１１２の上にフォトダイオードと転送トランジスタを形成し、転送トランジスタのチャネル部にフォトダイオードをなすｎ層より浅いバリヤｐ層とその上にｎ層を形成する技術が開示されているが、完全転送を目的とするものでブルーミング防止のためオフ時のチャネルポテンシャルを正にするものではない。
【００４１】
（第２の実施形態）
第１の実施形態に係る増幅型固体撮像装置においては、シリコン中を深く侵入する赤外光での画素間のクロストークを防止するために、不純物密度が１０１８ｃｍ−３以上の高不純物密度のｐ＋型の基板１１を極低不純物密度の電荷生成層１２の底部に配置して、発生電荷の拡散を抑えるのが望ましいことを述べたが、本発明の第２の実施形態に係る増幅型固体撮像装置では、基板の深部で発生する電荷を無効化して、クロストークを防止する他の方法として、図１３に示すように、ｎ型の基板（以下において「ｎ基板」という。）２６を用いる方法について説明する。
【００４２】
図１３に示す第２の実施形態に係る増幅型固体撮像装置のそれぞれの画素Ｘｉｊ，Ｘｉｊ＋１，…の構造は、図２において、ｐ＋型の基板１１をｎ基板２６に置き換えた以外は同じ構成であり、電荷生成層１２より上側での動作は図２と基本的に同じである。
【００４３】
但し、第２の実施形態に係る増幅型固体撮像装置では、極低不純物密度の電荷生成層１２において、空乏層内の曲線２２で示されるポテンシャルの山は、ｎ基板２６の電位を高くすると表面側に近づき感度低下を招くから、ｎ基板２６と電荷生成層１２は同電位（接地電位）ないしそれに近い値とする。又、ｎ基板２６不純物密度としては、ｎ基板２６側の電子が電荷生成層１２へ拡散流入するのを防ぐため、１×１０１４ｃｍ−３から１×１０１５ｃｍ−３程度の低い不純物密度が望ましい。
【００４４】
なお、従来のｎ基板を用いた技術として、例えば特開平０９−３３１０５８号公報に示されるように、低不純物密度のｎ基板の上に低不純物密度ｐ層を形成し、ｐ層内にＣＣＤ（電荷結合素子）を形成した例があるが、ｎ基板には１５Ｖ程度の逆バイアス電位を印加して、ｐ層内の光電変換素子で発生した過剰な電荷をｎ基板側へ排出する縦型オーバーフロードレイン構造であり、第２の実施形態に係る増幅型固体撮像装置におけるクロストークを防止するための構造とは異なる技術である。
【００４５】
（第３の実施形態）
本発明の第３の実施形態に係る増幅型固体撮像装置では、斜め入射光による画素間のクロストークを防止するための更に他の構造を述べる。
【００４６】
増幅型固体撮像装置では通常、フォトダイオード（光電変換素子）へ入射する光の割合を高めるためマイクロレンズが用いられる。ここで、受光部中心では入射角度が垂直であるのに対し、周辺では斜め入射となるため、図２７に示すようなマイクロレンズ１５５の位置を光の入射角度に応じてシフトさせる方法が知られている（特開平０５−３２８２３３号公報参照。）。
【００４７】
受光部中心を示す図２７（ａ）では、マイクロレンズ１５５の中心はフォトダイオード（光電変換素子）を構成するｎ型表面埋込領域１１３の中心と一致する。斜め入射となる周辺部を示す図２７（ｂ）では、マイクロレンズ１５５の中心はｎ型表面埋込領域１１３の中心からΔＸａだけシフトさせることにより、マイクロレンズ１５５によるシリコン表面での集光中心位置Ｆをフォトダイオードの中心位置と一致させる。
【００４８】
これに対し本発明の第３の実施形態に係る増幅型固体撮像装置では、赤外入射光は極低不純物密度の電荷生成層１２の深くまで侵入する。受光部中心を示す図１４（ａ）ではマイクロレンズ１５５の中心はフォトダイオードを構成するｎ型表面埋込領域１３の中心位置と一致させるが、斜め入射となる周辺部を示す図１４（ｂ）では、マイクロレンズ１５５中心をｎ型表面埋込領域１３の中心から
ΔＸｂ＞ΔＸａ                    ……（３）
だけシフトさせ、マイクロレンズ１５５によるシリコン表面での集光中心位置Ｆをフォトダイオードの中心位置よりも斜め入射の方向へシフト（図１４（ｂ）において左側へシフト）させる。即ち、マイクロレンズ１５５の周辺部におけるシフト量ΔＸｂを、図２７（ｂ）に示した通常のシフト量ΔＸａより大きくする。これにより、極低不純物密度の電荷生成層１２の深部で発生した電荷も同じ画素領域に留まることが可能となる。
【００４９】
（第４の実施形態）
例えば特開２００２−６４７５１号公報に開示されているように、画素内に一時的な電荷保持部を備えた増幅型固体撮像装置は、既に多くの提案がなされている。しかしながら、従来の電荷保持部を備えた増幅型固体撮像装置は電荷保持部の信号電荷が入射光ないし周辺からの電荷流入により濁される問題があった。
【００５０】
図１５及び図１６に示す本発明の第４の実施形態に係る増幅型固体撮像装置は、画素内に一時的な電荷保持部を備え、電荷保持部の信号電荷が入射光ないし周辺からの電荷流入により濁される問題を改善するものである（図１６は図１５のＢ−Ｂ方向から見た断面図である。）。図１６に示すように、第１導電型（ｐ＋型）で不純物密度が１×１０１７ｃｍ−３以上、１０21ｃｍ-3以下の高不純物密度の基板１１上に、第１導電型（ｐ- -型）で不純物密度が１×１０１４ｃｍ−３以下、１０11ｃｍ-3以上の極低不純物密度の電荷生成層１２を厚さａが１０μｍ以上、５０μｍ以下となるように形成し、第４の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊ，Ｘｉｊ＋１，…が構成されている。
【００５１】
各画素Ｘｉｊ，Ｘｉｊ＋１，…は、電荷生成層１２と、電荷生成層１２の上部の一部に埋込まれ、光を入射する第２導電型（ｎ型）の表面埋込領域（受光カソード領域）１３と、電荷生成層１２の上部の一部に表面埋込領域１３と離間して埋込まれ、表面埋込領域１３よりも高不純物密度であり、表面埋込領域１３により生成した信号電荷を蓄積する第２導電型（ｎ＋型）の電荷蓄積領域７３と、電荷蓄積領域７３により蓄積した信号電荷を受け入れる電荷検出領域１６とを備える。表面埋込領域１３と、表面埋込領域１３の直下の電荷生成層（アノード領域）１２とでフォトダイオード（光電変換素子）ＰＤｉｊを構成している。電荷蓄積領域（カソード領域）７３と、電荷蓄積領域７３直下の転送チャネル形成ウェル（アノード領域）１９とで電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊを構成している。
【００５２】
図１５から分かるように、電荷生成層１２の上には、高不純物密度のｐ＋型の増幅回路形成ウェル１８及び転送チャネル形成ウェル１９が埋込まれ、図１６に示した電荷蓄積領域７３及び電荷検出領域１６は転送チャネル形成ウェル１９の表面に設けられている。第１の実施形態に係る増幅型固体撮像装置と同様に、第４の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊを構成する転送チャネル形成ウェル１９は、不純物密度１０15ｃｍ-3以上、１０18ｃｍ-3以下で深さがｎ型の表面埋込領域１３より深いｐ型の領域である。又、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９は共通にｐ＋型のトップコンタクト領域２０を介して接地電位が与えられる。図１５に示すように、増幅回路Ａｉｊを構成する３つのトランジスタ（図７参照。）のそれぞれは、増幅回路形成ウェル１８上に配置され、例えば、ｎ＋型のソース領域５２及びｎ＋型のドレイン領域５３と、ソース領域５２及びドレイン領域５３の間のチャネルの上部に設けられたゲート電極５１とで形成される。例えば、図１５において、増幅回路形成ウェル１８上に設けられたｎ＋型のソース領域５２及びｎ＋型のドレイン領域５３と、ソース領域５２及びドレイン領域５３の間のチャネルの上部に設けられたゲート電極５１とがリセットトランジスタＴＲｉｊを構成するとすれば、増幅回路形成ウェル１８上に設けられたｎ＋型のドレイン領域５４及びｎ＋型のソース・ドレイン共有領域５６と、ドレイン領域５４及びソース・ドレイン共有領域５６の間のチャネルの上部に設けられたゲート電極５５で信号読み出しトランジスタ（増幅トランジスタ）ＴAｉｊが、ｎ＋型のソース・ドレイン共有領域５６及びｎ＋型のソース領域５８と、ソース・ドレイン共有領域５６びソース領域５８の間のチャネルの上部に設けられたゲート電極５７とでスイッチングトランジスタＴSｉｊが構成されるが、これに限定されるものではなく、増幅回路Ａｉｊのレイアウトは種々のトポロジーが可能である。例えば、ｎ＋型のドレイン領域５３とｎ＋型のドレイン領域５４及とは共通の電源配線ＶＤＤに接続されるので、連続した一体の領域として構成しても良い。更に、非常に明るい光を受けた場合の対策として、図１６に示すように、表面埋込領域１３の左側に接した転送チャネル形成ウェル１９中に排出ドレイン領域６７を設けている。排出ドレイン領域６７は、表面埋込領域１３からの信号電荷をオーバーフローさせ、排出ドレイン領域６７に排出することができる。
【００５３】
第１の実施形態に係る増幅型固体撮像装置と同様に、第４の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊは、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９と電荷生成層１２との境界の、即ち、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９のそれぞれのボトム部分にｎ型のブロック層２１を設け、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９から電荷生成層１２への正孔（キャリア）の拡散流入をブロックしている。
【００５４】
表面埋込領域１３の上には、ｐ＋型のピニング層１４が配置されている。電荷蓄積領域７３の上には、ｐ＋型のピニング層７４が配置されている。ピニング層１４及びピニング層７４は、ダーク時の表面でのキャリアの生成を抑制する層であり、暗電流削減のために好ましい層として用いている。暗電流が問題とならない用途（応用）等では、構造上、ピニング層１４及びピニング層７４を省略しても構わない。
【００５５】
図１５の平面図は、シリコン領域の上面を、ゲート電極６６，６２，１５，５７，５５，５１を透過して見た上面図であるので、シリコン領域の最上面の平面パターンとしては、転送チャネル形成ウェル１９がフォトダイオードＰＤｉｊ及び電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊを囲むように構成されているように図示されているが、図１６の断面図から分かるように、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊの下方に転送チャネル形成ウェル１９が存在し、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊは転送チャネル形成ウェル１９の上部に埋め込まれていることになる。このため、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊの底部より深い位置で、シリコン領域の上面に平行なレベルの面で切った平面パターンとしては、転送チャネル形成ウェル１９がフォトダイオードＰＤｉｊの周りを囲むように構成されている。
【００５６】
図１５に示されるシリコン領域の最上面の平面パターンとしては、実際には、転送チャネル形成ウェル１９によって囲まれた矩形のフォトダイオードＰＤｉｊの領域の上面にはピニング層１４が現れ、転送チャネル形成ウェル１９によって囲まれた矩形の電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊの領域の上面にはピニング層７４が現れている。又、図１５の平面図において、転送チャネル形成ウェル１９の上方には増幅回路形成ウェル１８が配置されているので、シリコン領域の最上面の平面パターンとしては、矩形のフォトダイオードＰＤｉｊ、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊの領域、電荷検出領域１６、ソース／ドレイン領域５２，５３，５４，５６，５８，排出ドレイン領域６７等以外はｐ層がシリコンの表面領域を覆っていることになる。一方、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊの底部より深い位置での水平レベルのパターンとしては、矩形のフォトダイオードＰＤｉｊの領域以外をウェルとしてｐ層が囲んでいることになる。
【００５７】
ピニング層１４及びピニング層７４上、更にはピニング層１４とピニング層７４との間の転送チャネル形成ウェル１９上、及びピニング層７４と電荷検出領域１６との間の転送チャネル形成ウェル１９上には絶縁膜（図示省略。）が形成されている。絶縁膜としては、シリコン酸化膜が好適であるが、第１の実施形態で説明したように、シリコン酸化膜以外の種々の絶縁膜が使用可能である。絶縁膜上には、表面埋込領域１３と電荷蓄積領域７３との間に形成される第１転送チャネルの電位を制御して、表面埋込領域１３から電荷蓄積領域７３へ信号電荷を転送する転送ゲート電極（蓄積転送ゲート電極）６２が配置され、第１の電位制御手段を構成し、表面埋込領域１３、電荷蓄積領域７３及び転送ゲート電極６２で第１の転送トランジスタを構成している。更に、絶縁膜上には、電荷蓄積領域７３と電荷検出領域１６との間に形成される第２転送チャネルの電位を制御して、電荷蓄積領域７３から電荷検出領域１６へ信号電荷を転送する転送ゲート電極（読み出し転送ゲート電極）１５が配置され、第２の電位制御手段を構成し、電荷蓄積領域７３、電荷検出領域１６及び転送ゲート電極１５で第２の転送トランジスタを構成している。更に、絶縁膜上には、表面埋込領域１３と排出ドレイン領域６７との間に形成される排出チャネルの電位を制御して、表面埋込領域１３から排出ドレイン領域６７へ過剰な電荷を排出する排出ゲート電極６６が配置され、表面埋込領域１３、排出ドレイン領域６７及び排出ゲート電極６６で排出トランジスタを構成している。排出トランジスタは、フォトダイオードＰＤｉｊをリセットしたり、過剰な電荷のみオーバーフローさせたりする。なお、図１５の平面図において、転送チャネル形成ウェル１９の上方に配置された増幅回路形成ウェル１８は、その他のトランジスタ形成部６８として機能している。
【００５８】
電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊの上にはメタル等による遮光層７５が形成されており、光の入射が阻止されている。電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊに保持された電荷は、転送ゲート電極１５を介して電荷検出領域１６へ読み出される。他方、フォトダイオードＰＤｉｊの電荷は排出ゲート電極６６により直接、排出ドレイン領域６７へ排出される。
【００５９】
この構成により、第４の実施形態に係る増幅型固体撮像装置によれば、フォトダイオードＰＤｉｊを構成するｎ型の表面埋込領域１３と電荷生成層１２との間に１Ｖ程度のバイアス電圧が印加されることにより、電荷生成層１２内に１０μｍ以上の空乏層が形成され、高い赤外感度と低いクロストークが確保される。又、電荷生成層１２内で光電変換された電子は、電荷ドリフト経路ＣＴＰに沿って、フォトダイオードＰＤｉｊへ向かい、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊへの流入は阻止される。即ち、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊに保持された電荷が保持期間中に光電変換電荷により濁されることが回避される。電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊがピニング層７４を有するダイオード構造であることは、ここでの暗電流発生を極小に抑えることが可能となり、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊでの保持電荷が暗電流電荷で濁されることをも回避される。
【００６０】
以上の動作により、第４の実施形態に係る増幅型固体撮像装置によれば、電荷蓄積ダイオード（電荷蓄積素子）ＣＳｉｊに入射光の影響を受けることなく画素情報を一時記憶することが可能となり、一括露光動作など光電変換蓄積動作と読み出し動作を独立に制御することが可能となる。
【００６１】
（第５の実施形態）
光の飛行時間（ＴＯＦ）から距離を測定するＴＯＦ型距離センサでは、通常赤外光が用いられるため、赤外感度を高められる構造が望ましい。そこで、本発明の第５の実施形態に係る増幅型固体撮像装置として、ＴＯＦ型距離センサについて説明する。
【００６２】
図１７に断面構造を示すように、本発明の第５の実施形態に係る増幅型固体撮像装置の画素Ｘｉｊ，Ｘｉｊ＋１，…は、第１導電型（ｐ＋型）で不純物密度が１×１０１８ｃｍ−３以上の基板１１と、基板１１の上に厚さｂ=１０μｍ以上で配置され、第１導電型（ｐ- -型）で不純物密度が１×１０１４ｃｍ−３以下の電荷生成層１２と、電荷生成層１２の上に配置された第２導電型（ｎ型）の表面埋込領域３３を備える。表面埋込領域３３の上には、絶縁膜３４が設けられ、絶縁膜３４の上には、中央部に受光ゲート電極３５が配置され、この受光ゲート電極３５の左右には第１転送ゲート電極３７及び第２転送ゲート電極３６が配置されている。
【００６３】
絶縁膜３４を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。絶縁膜３４を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率εｒ（１ＭＨｚでεｒ＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率εｒ＝４．４であるＣＶＤ酸化膜膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率εｒ＝７であるシリコン窒化物（Ｓｉ３Ｎ４）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ２膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。
【００６４】
平面図を省略しているが、図１５と同様に表面埋込領域３３を囲むように、第１導電型（ｐ＋型）で不純物密度が１×１０１７ｃｍ−３、厚さが１μｍ程度の転送チャネル形成ウェル１９が配置されている。又、図１５の平面図と同様に、転送チャネル形成ウェル１９の上方には増幅回路形成ウェル１８が配置され、増幅回路形成ウェル１８には、増幅回路Ａｉｊを構成する３つのトランジスタ（図７参照。）が配置される。増幅回路形成ウェル１８及び転送チャネル形成ウェル１９の少なくとも一方にはトップコンタクト領域２０が設けられ、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９はトップコンタクト領域２０で接地電位に固定される。更に、増幅回路形成ウェル１８及び転送チャネル形成ウェル１９のボトム部にはｎ型のブロック層２１が形成され、電荷生成層１２に対して正孔拡散の阻止層となっている。
【００６５】
中央部の受光ゲート電極３５の直下の絶縁膜３４と、表面埋込領域３３と、電荷生成層１２と基板１１とで、第５の実施形態に係る増幅型固体撮像装置のそれぞれの画素Ｘｉｊ，Ｘｉｊ＋１，…の光電変換素子となるフォトゲート構造を構成している。実際には、受光ゲート電極３５の直下に位置する第１導電型（ｐ型）の電荷生成層１２の一部が、光電変換素子（フォトゲート構造）の主なる電荷生成領域として機能している。電荷生成領域で生成されたキャリア（電子）は、電荷生成領域の直上の表面埋込領域３３の一部に注入される。
【００６６】
絶縁膜３４は、受光ゲート電極３５の直下から左右の第１転送ゲート電極３７及び第２転送ゲート電極３６の下まで延伸し、この絶縁膜３４の下には、受光ゲート電極３５の直下から第１転送ゲート電極３７及び第２転送ゲート電極３６の下まで左右に延伸するように表面埋込領域３３が配置されている。即ち、受光ゲート電極３５の直下（電荷生成領域の直上）の表面埋込領域３３の右側に隣接した表面埋込領域（表面埋込領域の他の一部）３３で、第１転送ゲート電極３７の直下に位置する部分が第１転送チャネルとして機能している。一方、受光ゲート電極３５の直下（電荷生成領域の直上）の表面埋込領域３３の左側に隣接した表面埋込領域（表面埋込領域の他の一部）３３で、第２転送ゲート電極３６の直下に位置する部分が第２転送チャネルとして機能している。
【００６７】
更に、図１７に示すように、第１転送ゲート電極３７により転送された信号電荷を蓄積する第１電荷検出領域５２ａが右側の転送チャネル形成ウェル１９の内部に、第２転送ゲート電極３６により転送された信号電荷を蓄積する第２電荷検出領域５２ｂが左側の転送チャネル形成ウェル１９の内部に配置されている。図１７では、更に第１電荷検出領域５２ａの右側に隣接して第１リセットゲート電極５１ａと、この第１リセットゲート電極５１ａを介して第１電荷検出領域５２ａに対向する第１リセットソース領域５３ａが配置されている。一方、図１７の左側の転送チャネル形成ウェル１９の内部には第２電荷検出領域５２ｂに隣接し、第２リセットゲート電極５１ｂと、この第２リセットゲート電極５１ｂを介して、第２電荷検出領域５２ｂに対向する第２リセットソース領域５３ｂが更に配置されている。第１電荷検出領域５２ａ、第１リセットゲート電極５１ａ及び第１リセットソース領域５３ａとで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、第２電荷検出領域５２ｂ、第２リセットゲート電極５１ｂ及び第２リセットソース領域５３ｂとで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれの第１リセットゲート電極５１ａ及び第２リセットゲート電極５１ｂに対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１電荷検出領域５２ａ及び第２電荷検出領域５２ｂに蓄積された電荷を第１リセットソース領域５３ａ及び第２リセットソース領域５３ｂにそれぞれ吐き出し、第１電荷検出領域５２ａ及び第２電荷検出領域５２ｂをリセットする。
【００６８】
第１転送ゲート電極３７及び第２転送ゲート電極３６は、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３４を介して静電的に制御し、信号電荷を第１及び第２転送チャネルを介して交互に、第２導電型（ｎ型）の第１電荷検出領域５２ａ及び第２電荷検出領域５２ｂにそれぞれ転送する。第１電荷検出領域５２ａ及び第２電荷検出領域５２ｂは、それぞれ、表面埋込領域３３より高不純物密度の半導体領域である。図１７から明らかなように、表面埋込領域３３は左右の第１電荷検出領域５２ａ及び第２電荷検出領域５２ｂに接触するように形成している。
【００６９】
なお、図１７において、符号２２は空乏層端の位置、符号２３ｊ−１，２３ｊはポテンシャル等高線、ＣＴＰは電荷ドリフト経路を示す。
【００７０】
本発明の第５の実施形態に係る増幅型固体撮像装置は、図１７に断面構造を示すような画素Ｘｉｊ，Ｘｉｊ＋１，…をマトリクス状に配置して増幅型固体撮像装置を構成している（図１参照。）この本発明の第５の実施形態に係る増幅型固体撮像装置においては、それぞれの画素Ｘｉｊ，Ｘｉｊ＋１，…において、受光ゲート電極３５及び第１転送ゲート電極３７及び第２転送ゲート電極３６に数Ｖの駆動電圧が印加されることにより、電荷生成層１２内に１０μｍ以上の空乏層が形成され、高い赤外感度と低いクロストークが確保される。又、表面のトップコンタクト領域２０により、転送チャネル形成ウェル１９の電位を安定化することができる。
【００７１】
なお、図１７の例では光電変換素子は厚い絶縁膜３４を介したＭＯＳ構造のフォトゲート構造の場合について述べたが、図１７の光電変換素子をフォトダイオードに置き換えた場合に本発明を適用することも、勿論可能である。
【００７２】
（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７３】
既に述べた第１〜第５の実施の形態の説明においては、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう（その場合、フォトダイオードＰＤｉｊ，ＰＤｉｊ＋１，…に着目すれば、ｎ型の第１主電極領域がカソード領域となり、ｐ型の第２主電極領域がアノード領域となることは説明の必要のないことであろう。）。
【００７４】
又、第１〜第５の実施の形態の説明においては半導体材料としてシリコンの場合を説明したが、ゲルマニウム（Ｇｅ）やガリウムヒ素（ＧａＡｓ）等の他の半導体の場合であっても、半導体材料の比誘電率は真性半導体の不純物密度を考慮して適宜修正を加えれば、本発明の技術的思想は同様に適用可能である。
【００７５】
更に、例えば、第１の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）について例示的に説明したが、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体測距素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。
【００７６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態に係る増幅型固体撮像装置（２次元固体撮像装置）の半導体チップ上のレイアウトを説明する模式的平面図である。
【図２】図１に示した第１の実施形態の増幅型固体撮像装置の画素部の構成を、一断面にて示す図である（図６のＡ−Ａ方向に沿った階段断面図にほぼ相当する。）。
【図３】図２に示す増幅型固体撮像装置の画素部の構成を、他の断面にて示す図である。
【図４】第１の実施の形態に係る増幅型固体撮像装置の画素間の電荷移動経路でのポテンシャル分布を示す図である。
【図５】第１の実施の形態に係る増幅型固体撮像装置の画素を構成するフォトダイオードから電荷検出領域に至る経路でのポテンシャル分布を示す図である。
【図６】第１の実施の形態に係る増幅型固体撮像装置の４つの画素に着目した平面図である。
【図７】第１の実施の形態に係る増幅型固体撮像装置の各画素に配置される３トランジスタ増幅回路の具体例を示す回路図である。
【図８】第１の実施の形態に係る増幅型固体撮像装置の４つの画素に着目した他の平面図である。
【図９】本発明の第１の実施の形態の第１変形例に係る増幅型固体撮像装置の各画素に配置される転送トランジスタのチャネル部分におけるウェル構成を示す図である。
【図１０】本発明の第１の実施の形態の第２変形例に係る増幅型固体撮像装置の各画素に配置される転送トランジスタのチャネル部分におけるウェル構成を示す図である。
【図１１】増幅型固体撮像装置に入射角θ１で斜め入射する光に対し、シリコン中に出射角（屈折角）θ２＜θ１で光が侵入する様子を示す模式図である。
【図１２】増幅型固体撮像装置の受光部表面に入射角θ１で斜め入射する光の角度と、シリコン中を出射角（屈折角）θ２＜θ１で進む光の角度との関係を示す図である。
【図１３】本発明の第２の実施形態に係る増幅型固体撮像装置の画素部の構成を、一断面にて示す図である。
【図１４】本発明の第３の実施形態に係る増幅型固体撮像装置における、マイクロレンズの形成位置を示す図である。
【図１５】本発明の第４の実施形態に係る増幅型固体撮像装置の画素内に電荷蓄積ダイオード（電荷蓄積素子）を備える増幅型固体撮像装置の平面図である。
【図１６】図１５に示した増幅型固体撮像装置の画素のＢ−Ｂ方向から見た断面図である。
【図１７】本発明の第５の実施形態に係る増幅型固体撮像装置である距離センサにおける画素部の構成を、断面にて示す図である。
【図１８】本発明の第１の実施形態に係る増幅型固体撮像装置の画素アレイ部１の周辺を模式的に示した平面図である。
【図１９】図１８のコーナー部Ｃを拡大して示す平面図である。
【図２０】図１９のXX−XX方向から見た断面図である。
【図２１】ブロック層２１の電位を固定した場合の効果を説明するポテンシャル図である。
【図２２】従来の増幅型固体撮像装置の画素部の断面図である。
【図２３】基板の不純物密度と空乏層深さとの関係を示す図である。
【図２４】入射光波長とシリコン中への侵入深さとの関係を示す図である。
【図２５】従来の他の増幅型固体撮像装置の画素部の断面図である。
【図２６】従来の更に別の増幅型固体撮像装置の画素部の断面図である。
【図２７】従来の増幅型固体撮像装置における、マイクロレンズの形成位置を示す図である。
【符号の説明】
【００７８】
Ａｉｊ…増幅回路
Ｂｊ…垂直信号線
ＣＳｉｊ…電荷蓄積ダイオード（電荷蓄積素子）
ＣＴＰ…電荷ドリフト経路
Ｄｉｊ…検出回路
ＰＤｉｊ…フォトダイオード（埋込フォトダイオード）
Ｑｊ…カラム処理回路
ＴRｉｊ…リセットトランジスタ
ＴSｉｊ…スイッチングトランジスタ
ＴＲｉｊ…リセットトランジスタ
Ｘｉｊ…画素
１…画素アレイ部
４…タイミング発生回路
５…信号処理部
７…バイアス発生回路
１１…基板
１２…電荷生成層
１３…表面埋込領域
１４…ピニング層
１５…転送ゲート電極
１６…電荷検出領域
１７…キャップ層
１８…増幅回路形成ウェル
１９…転送チャネル形成ウェル
２０…トップコンタクト領域
２１…ブロック層
２２…ポテンシャルの山を示す曲線
２６…ｎ基板
２９…キャップ層
３３…表面埋込領域
３４…絶縁膜
３５…受光ゲート電極
３６…第２転送ゲート電極
３７…第１転送ゲート電極
５１…ゲート電極
５１ａ…第１リセットゲート電極
５１ｂ…第２リセットゲート電極
５２，５８…ソース領域
５２ａ…第１電荷検出領域
５２ｂ…第２電荷検出領域
５３，５４…ドレイン領域
５３ａ…第１リセットソース領域
５３ｂ…第２リセットソース領域
５５，５７…ゲート電極
５６…ソース・ドレイン共有領域
６２…転送ゲート電極
６６…排出ゲート電極
６７…排出ドレイン領域
６８…トランジスタ形成部
７３…電荷蓄積領域
７４…ピニング層
７５…遮光層
８１…ウェル
８２…コンタクト層
１１２…エピ層
１１２…ｐ層
１１３…表面埋込領域
１１４…ピニング層
１１５…転送ゲート電極
１１６…電荷検出用浮遊拡散領域
１１７…トランジスタ増幅回路
１１７…増幅回路
１１８…ウェル
１２５…基板
１５１…ゲート電極
１５２…ソース領域
１５３…ドレイン領域
１５５…マイクロレンズ
２１１…ｎ基板
２１２…ｎ型エピ層
２１３…ウェル
２２１…空乏層端
３１２…エピ層
【図１】
2010056345.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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