(57)【要約】【課題】ドレイン、バックゲート間耐圧が高く、ＤＭＯＳＦＥＴ用ゲートのＥＳＤ保護を両立することが可能なＥＳＤ保護素子を備える半導体装置を提供する。【解決手段】本体トランジスタ領域１０と、ＥＳＤ保護素子領域３０とからなり、第１導電型の半導体層からなるドレイン領域１１と、ドレイン領域１１上に形成された第１導電型半導体領域から成るドリフト領域１２と、ドリフト領域１２に形成された第２導電型半導体領域から成るボディ領域１４，３４とを備える。そして、ＥＳＤ保護素子領域１０におけるゲート電極３７のゲート長が、本体トランジスタ領域１０におけるチャネル領域長の２倍以下である半導体装置を構成する。【選択図】図１
2010056486.tif 000002
【特許請求の範囲】
【請求項１】
本体トランジスタ領域とＥＳＤ保護素子領域とを備え、
前記本体トランジスタ領域が、
第１導電型の半導体層からなるドレイン領域と、
前記ドレイン領域上に形成された第１導電型半導体領域から成るドリフト領域と、
前記ドリフト領域に形成された第２導電型半導体領域から成るボディ領域と、
前記ドリフト領域及び前記ボディ領域表面に形成されたゲート絶縁膜と、
前記ボディ領域表面の一部とドリフト領域表面の一部にまたがるように、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極端部の前記ボディ領域表面の一部に形成された第１導電型半導体領域から成るソース領域と、 
前記ソース領域が形成された前記ゲート電極端部と前記ゲート電極に覆われた前記ボディ領域表面の一部に形成されたチャネル領域と、
前記ボディ領域表面に形成された第２導電型不純物拡散層から成るボディ電位取り出し領域と 、を備え、
前記ＥＳＤ保護素子領域が、
前記本体トランジスタ領域と同じ構成の前記ボディ領域と、
前記ボディ領域表面に形成された前記ゲート絶縁膜と、
前記ボディ領域表面の一部の前記ゲート絶縁膜上に形成された前記ゲート電極と、
前記ゲート電極両端部の前記ボディ領域表面の一部に形成された第１導電型半導体領域から成るソース領域及びドレイン領域と、
前記ボディ領域表面の一部に形成された第２導電型半導体領域から成る前記ボディ電位取り出し領域と、を備え、
前記ＥＳＤ保護素子領域におけるゲート長が、前記本体トランジスタ領域におけるチャネル長 の２倍以下である
半導体装置。
【請求項２】
前記本体トランジスタ領域と前記ＥＳＤ保護素子領域において、前記ドレイン領域の主面に対して略平行な方向に周期的に配列された第２導電型のピラー領域を有する請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基体の主面上に、第１導電型の半導体層をエピタキシャル成長させてドリフト領域を形成する工程と、
前記ドリフト層表面にゲート絶縁膜を形成する工程と
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして第２導電型の不純物をイオン注入する工程と、
前記イオン注入した不純物を熱拡散させて第２導電型のボディ領域を形成する工程と、
前記ゲート電極をマスクにして前記ボディ領域に第１導電型の不純物をイオン注入し、本体トランジスタにソース領域を形成し、ＥＳＤ保護素子にソース領域とドレイン領域を形成する工程と、
前記ボディ領域に第２導電型の不純物をイオン注入し、ボディ電位取り出し領域を形成する工程とからなり、
前記ＥＳＤ保護素子のゲート電極を、前記第２導電型のボディ領域を形成する工程において、イオン注入された前記不純物が前記本体トランジスタのゲート電極方向に拡散する長さの２倍以下となるゲート長で形成する
半導体装置の製造方法。
【請求項４】
前記ドリフト領域内に、前記半導体基体の主面に対して略平行な方向に周期的に配列させて第２導電型のピラー領域を形成する工程を備える請求項３記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体基体の主面上に、第１導電型の半導体層をエピタキシャル成長させる工程と、前記エピタキシャル成長させた第１導電型の半導体層に第２導電型の不純物をイオン注入する工程とを繰り返した後、イオン注入した前記不純物を熱拡散させることにより、前記ドリフト領域と前記第２導電型のピラー領域を形成する請求項４記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基体の主面上に、第１導電型の半導体層をエピタキシャル成長させる工程と、前記エピタキシャル成長させた第１導電型半導体層に、前記半導体基体の主面に対して略平行な方向に周期的に配列させてトレンチを形成する工程と、前記トレンチに第２導電型の半導体層を埋め込む工程とにより、前記ドリフト領域と前記第２導電型のピラー領域を形成する請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造を有し、静電保護素子を備える半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
高耐圧パワーエレクトロニクスアプリケーション用途に用いられる高耐圧パワーデバイスとして、縦型ＤＭＯＳＦＥＴ（Double-diffused Metal Oxide Semiconductor Field Effect Transistor）が一般的に知られている。縦型ＤＭＯＳＦＥＴは、縦方向の第１導電型のドリフト領域の厚さ（深さ）と、不純物濃度で高耐圧を確保する。
例えば、素子耐圧と低Ｒｏｎを両立する縦型ＤＭＯＳＦＥＴのデバイス構造として、第１導電型のドリフト領域と、第２導電型のピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造がある（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照）。
【０００３】
図７に従来の半導体装置の例として、スーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴの断面構造図を示す。この図７では、縦型ＤＭＯＳＦＥＴにおける、スーパージャンクション構造の本体トランジスタ（Ｔｒ）領域５０と、ＥＳＤ（Electrostatic Discharge）保護素子領域６０とを示す。
【０００４】
不純物濃度の高い第１導電型（ｎ＋型）の半導体層からなるドレイン領域５１の主面上に、第１導電型（ｎ型）の半導体領域からなるドリフト領域５２が形成される。
ドリフト領域５２には、ドレイン領域５１の主面に対して略平行な方向に周期的に配列された第２導電型（ｐ型）のピラー領域５３が形成される。ドリフト領域５２とピラー領域５３とは、いわゆるスーパージャンクション構造を構成している。すなわち、ドリフト領域５２とピラー領域５３は、互いに隣接してｐｎ接合部を形成している。
【０００５】
ピラー領域５３の上には、第２導電型（ｐ型）の半導体領域からなるボディ領域５４がピラー領域５３に接して形成されている。このボディ領域５４もピラー領域５３と同様に、第１導電型のドリフト領域に隣接してｐｎ接合部を形成している。
また、ドリフト領域５３及びボディ領域５４上には、ゲート絶縁膜５８が設けられている。
【０００６】
そして、本体Ｔｒ領域５０では、ゲート絶縁膜５８上に、ボディ領域５４の一部とドリフト領域５２にまたがるようにゲート電極５７が形成される。
また、ボディ領域５４の表面には、ゲート電極５７の端部が重なる位置に第１導電型の半導体領域からなるソース領域５５が選択的に形成されている。また、ボディ領域５４の表面には、ソース領域５５に隣接して、ボディ領域５４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）５６が形成されている。
【０００７】
ＥＳＤ保護素子領域６０では、ボディ領域５４の表面に、第１導電型の半導体領域からなるソース領域６１が選択的に形成されている。また、ボディ領域５４の表面には、ソース領域６１と一定の間隔を置いて、ボディ領域５４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）６２が形成されている。
【０００８】
入力端子６３が備えられ、本体Ｔｒ領域５０のゲート電極５７と、ＥＳＤ保護素子領域６０のソース領域６１とが同電位になる。
そして、入力端子６３からゲート電極５７に電圧が印加されると、ゲート電極５７の直下のボディ領域５４であって、ソース領域５５とドリフト領域５２との間に、チャネル領域が形成され、電子がソース領域５５からドリフト領域５２に移動する。ドリフト領域５２に移動した電子が、ドリフト領域５２からドレイン領域５１へと移動し、基板へ電流が流れる。
【０００９】
図７に示す構成の縦型ＤＭＯＳＦＥＴの構成では、第２導電型のピラー領域５３と第１導電型のドリフト領域５２とで、同じ不純物濃度になるように構成されている。このため、トランジスタがＯＦＦ状態でドレイン、ソース間に逆バイアスが印加された際、ピラー領域５３とドリフト領域５２とが完全空乏化され、電界分布が均一となる。
従って、図７に示す構成の半導体装置の構成では、スーパージャンクション構造を用いない場合に比べて、ドリフト領域５２の不純物濃度を高くした場合でも高耐圧を確保できる。また、ドリフト領域の不純物濃度を高くできるため、トランジスタがＯＮ状態での抵抗Ｒｏｎを低くすることが可能となる。すなわち、上述の構成の半導体装置によれば、高い素子耐圧と低い抵抗Ｒｏｎの両立を実現することができる。
【００１０】
【特許文献１】特開２００７−３３５８４４号公報
【特許文献２】特開２００８−４６４３号公報
【特許文献３】特開２００８−１６５１８号公報
【特許文献４】特開２００８−１６５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のスーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴは、上述の通り素子耐圧とＲｏｎの両立を考慮し、ドレイン−バックゲート間耐圧は高く構成されているが、ゲート絶縁膜は比較的薄くゲート絶縁耐圧は低く構成される。また、一般的な縦型パワーＤＭＯＳＦＥＴ、及び、横型ＤＭＯＳＦＥＴを含むＤＭＯＳＦＥＴにおいても、上述のようにドレイン−バックゲート間耐圧は高く構成されているが、ゲート絶縁膜は比較的薄くゲート絶縁耐圧は低く構成される。
【００１２】
上述の図７に示す構成の半導体装置では、ＥＳＤ保護素子領域の耐圧で本体Ｔｒ領域のＤＭＯＳＦＥＴの耐圧が決まってしまわないように、ＥＳＤ保護素子領域のドレイン、バックゲート間の接合耐圧は、本体Ｔｒと同等以上の耐圧が必要となる。
しかし、上述のようにＤＭＯＳＦＥＴのゲート絶縁耐圧はドレイン、バックゲート間接合耐圧より低い。このため、本体Ｔｒ領域のＤＭＯＳＦＥＴのドレイン、バックゲート間と同等以上の接合耐圧を持つＥＳＤ保護素子領域を形成した場合には、ゲート保護の役割を果たせない問題があった。
【００１３】
上述した問題の解決のため、本発明においては、ドレイン、バックゲート間耐圧が高く、ＤＭＯＳＦＥＴ用ゲートのＥＳＤ保護を両立することが可能なＥＳＤ保護素子を備える半導体装置を提供する。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、本体トランジスタ領域と、ＥＳＤ保護素子領域とを備える。そして、本体トランジスタ領域は、第１導電型の半導体層からなるドレイン領域と、ドレイン領域上に形成された第１導電型半導体領域から成るドリフト領域と、ドリフト領域に形成された第２導電型半導体領域から成るボディ領域とを備える。また、ドリフト領域及びボディ領域表面に形成されたゲート絶縁膜と、ボディ領域表面の一部とドリフト領域表面の一部にまたがるように、ゲート絶縁膜上に形成されたゲート電極とが備えられる。本体トランジスタのボディ領域には、ボディ領域表面の一部に形成された第２導電型半導体領域から成るソース領域と、第１導電型不純物拡散層から成るボディ電位取り出し領域とを備える。そして、本体トランジスタでは、ソース領域が形成されたゲート電極端部とゲート電極に覆われたボディ領域表面の一部にチャネル領域が形成される。そして、ＥＳＤ保護素子領域におけるゲート長が、本体トランジスタ領域におけるチャネル領域長の２倍以下である。
【００１５】
本発明の半導体装置の製造方法は、第１導電型の半導体基体の主面上に、第１導電型の半導体層をエピタキシャル成長させてドリフト領域を形成する。そして、ドリフト層表面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成する。そして、形成したゲート電極をマスクにして第２導電型の不純物をイオン注入し、熱拡散させて第２導電型のボディ領域を形成する。さらに、形成したボディ領域に、ゲート電極をマスクにして第１導電型の不純物をイオン注入し、本体トランジスタにソース領域を形成する。また、ＥＳＤ保護素子にソース領域とドレイン領域を形成し、ボディ領域に第２導電型の不純物をイオン注入し、ボディ電位取り出し領域を形成する。そして、ＥＳＤ保護素子のゲート電極を、第２導電型のボディ領域を形成する工程において、イオン注入された不純物が本体トランジスタのゲート電極方向に拡散する長さの２倍以下となるゲート長で形成する。
【００１６】
本発明の半導体装置によれば、ＥＳＤ保護素子におけるゲート電極のゲート長を、本体トランジスタのチャネル長の２倍以下で形成することにより、ＥＳＤ保護素子に本体トランジスタと同様の構成のゲート電極とボディ領域を形成することができる。従って、ＥＳＤ保護素子領域の接合耐圧を、本体トランジスタと同等以上の耐圧とすることができる。また、ＥＳＤ保護素子のゲート長が、本体トランジスタのチャネル領域長の２倍以下であるため、ボディ領域の横方向拡散によるＧＧＭＯＳ型静電保護素子の形成が実現できる。このため、ゲートに静電気が印加された場合にのみゲート絶縁耐圧以下の電圧で静電保護を実現することができる。
【００１７】
また、本発明の半導体装置の製造方法によれば、上述のＥＳＤ保護素子の構成を、本体トランジスタを形成する工程と同じ工程により形成することができる。このため、本体トランジスタを形成するための工程を増加することなく、本体トランジスタと同等以上の接合耐圧を有するＥＳＤ保護素子を備えた半導体装置を製造することができる。
【発明の効果】
【００１８】
本発明の半導体装置によれば、工程数を増加させずに本体トランジスタの接合耐圧と同じ耐圧を有するＥＳＤ保護素子を構成することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
本実施の形態は、以下の順序で説明する。
１．半導体装置の実施の形態
２．第１の実施の形態の半導体装置の製造方法
３．半導体装置の他の実施の形態
【００２０】
〈１．半導体装置の実施の形態〉
以下本発明の半導体装置の具体的な実施の形態について説明する。
図１に、本実施の形態の半導体装置の概略構成図として、縦型ＤＭＯＳＦＥＴ（Double-diffused Metal Oxide Semiconductor Field Effect Transistor）における本体トランジスタ（Ｔｒ）領域１０と、ＥＳＤ（Electrostatics Discharge）保護素子領域３０とを示す。
本実施の形態の半導体装置は、縦型ＤＭＯＳＦＥＴのデバイス構造として、第１導電型、例えばｎ型のドリフト領域と、第２導電型、例えばｐ型のピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造である。この構造の半導体装置によれば、素子耐圧と低Ｒｏｎを両立することができる。
【００２１】
本体Ｔｒ領域１０とＥＳＤ保護素子領域３０に共通して、不純物濃度の高い第１導電型（ｎ＋型）の半導体層からなるドレイン領域１１の主面上に、第１導電型（ｎ型）の半導体領域からなるドリフト領域１２が形成される。
ドリフト領域１２には、ドレイン領域１１の主面に対して略平行な方向に周期的に配列された第２導電型（ｐ型）のピラー領域１３が形成される。ドリフト領域１２とピラー領域１３とは、いわゆるスーパージャンクション構造を構成している。すなわち、ドリフト領域１２とピラー領域１３は、互いに隣接してｐｎ接合部を形成している。
【００２２】
本体Ｔｒ領域１０では、ピラー領域１３の上には、第２導電型（ｐ型）の半導体領域からなるボディ領域１４がピラー領域１３に接して形成されている。このボディ領域１４もピラー領域１３と同様に、第１導電型のドリフト領域１２に隣接してｐｎ接合部を形成している。
同様に、ＥＳＤ保護素子領域では、ピラー領域１３の上には、第２導電型（ｐ型）の半導体領域からなるボディ領域３４がピラー領域１３に接して形成されている。このボディ領域３４もピラー領域１３と同様に、第１導電型のドリフト領域１２に隣接してｐｎ接合部を形成している。
ドリフト領域１２及びボディ領域１４，３４上には、ゲート絶縁膜１８が設けられている。
【００２３】
そして、本体Ｔｒ領域１０では、ゲート絶縁膜１８上に、ボディ領域１４の一部とドリフト領域１２にまたがるようにゲート電極１７が形成されている。
また、ボディ領域１４の表面には、ゲート電極１７の端部が重なる位置に第１導電型（ｎ型）の半導体領域からなるソース領域１５が選択的に形成されている。また、ボディ領域１４の表面には、ソース領域１５に隣接して、ボディ領域１４の電位を取りだすための第２導電型（ｐ型）の半導体領域からなる電位取り出し領域（バックゲート）１６が形成されている。
【００２４】
本実施の形態の縦型ＤＭＯＳＦＥＴでは、本体Ｔｒ領域１０のゲート電極１７と重なる位置のボディ領域１４にチャネル領域が形成される。つまり、ゲート電極１７下のソース領域１５とドリフト領域１２との間の長さが実効チャネル長となる。
【００２５】
ＥＳＤ保護素子領域３０では、ゲート絶縁膜１８上の第２導電型のボディ領域３４の領域内にゲート電極３７が形成されている。ゲート電極３７のゲート長は、本体Ｔｒのチャネル長ｃの２倍以下で形成される。
【００２６】
また、ＥＳＤ保護素子領域３０では、ボディ領域３４の表面に、第１導電型の半導体領域からなるドレイン領域３１が形成されている。また、ボディ領域１４の表面には、ドレイン領域３１とゲート電極３７を挟んで対向する位置に第１導電型のソース領域３５が形成されている。また、ボディ領域３４の表面には、ソース領域３５に隣接して、ボディ領域３４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）３６が形成されている。
【００２７】
本体Ｔｒ領域１０のＤＭＯＳＦＥＴでは、ドリフト領域１２上にゲート電極１７が形成された後、イオン注入により第２導電型のボディ領域１４が形成される。つまり、第２導電型のボディ部１４は、ドリフト領域１２上に形成したゲート電極１７をマスクにして、ドリフト領域１２に第２導電型の不純物、例えばボロン（Ｂ）をイオン注入し、不純物を熱拡散することにより形成される。このとき、イオン注入した不純物の拡散によりゲート電極１７の下方までボディ領域１４が広がることにより、ゲート電極下方まで延在されて形成される。
また、ＥＳＤ保護素子領域３０では、本体Ｔｒ領域１０と同様に、ドリフト領域１２上にゲート電極３７を形成した後、ゲート電極３７上からイオン注入が行われ、第２導電型のボディ領域３４が形成される。
【００２８】
イオン注入が行われた段階では、ゲート直下を除く部分に不純物注入が行われ、ゲート電極３７の下部には、不純物が注入されていない。そして、熱拡散を行うことにより、ゲート直下まで不純物層が広がる。このとき、ゲート電極３７のゲート長Ｌは、本体Ｔｒ領域１０のチャネル長ｃの２倍以下である。
本体Ｔｒ領域１０のチャネル長ｃは、ゲート電極１７をマスクにして行われたイオン注入の後、熱拡散により不純物層が広がった領域である。このため、本体Ｔｒ領域１０のボディ領域１４を形成するための熱拡散により、イオン注入された不純物領域が少なくともチャネル長ｃの領域まで横方向に拡散される。
ＥＳＤ保護素子領域３０において、ゲート電極３７をマスクにしてイオン注入された不純物が、少なくともチャネル長ｃの領域まで横方向に拡散される。
ゲート電極３７の周囲にイオン注入が行われているため、ゲート電極３７のゲート長Ｌがチャネル長ｃの２倍以下であれば、ゲート電極３７直下までボディ領域３４を延在させることができる。
従って、ボディ領域３４の不純物領域をゲート電極３７の下部まで延在させたＧＧＭＯＳ型のＥＳＤ保護素子を形成することができる。
【００２９】
また、本実施の半導体装置では、入力端子４０が備えられ、本体Ｔｒ領域１０ゲート電極１７と、ＥＳＤ保護素子領域３０のドレイン領域３１とが同電位になる。
そして、入力端子４０からゲート電極１７に電圧が印加されると、ゲート電極１７の直下のボディ領域１４であって、ソース領域１５とドリフト領域１２との間に、チャネル領域が形成され、電子がソース領域１５からドリフト領域１２に移動する。ドリフト領域１２に移動した電子が、ドリフト領域１２からドレイン領域１１へと移動し、基板へ電流が流れる。
【００３０】
図１に示す縦型ＤＭＯＳＦＥＴの構成では、第２導電型のピラー領域１３と第１導電型のドリフト領域１２とが、同じ不純物濃度になるように構成されている。このため、トランジスタがＯＦＦ状態でドレイン、ソース間に逆バイアスが印加された際、ピラー領域１３とドリフト領域１２とが完全空乏化され、電界分布が均一となる。
従って、図１に示す半導体装置の構成では、スーパージャンクション構造を用いない場合に比べて、ドリフト領域１２の不純物濃度を高くした場合でも高耐圧を確保できる。また、ドリフト領域の不純物濃度を高くできるため、トランジスタがＯＮ状態での抵抗Ｒｏｎを低くすることが可能となる。すなわち、上述の構成の半導体装置によれば、高い素子耐圧と低い抵抗Ｒｏｎの両立を実現することができる。
【００３１】
また、本実施の形態の半導体装置は、第１導電型の半導体層１１上に、第１導電型のエピタキシャル層から成るドリフト領域１２と、第２導電型の半導体領域から成るピラー領域１３が形成されている。そして、ドリフト領域１２が幅ｂ、ピラー領域１３が幅ａ１を有し、交互に繰返し形成されたスーパージャンクション構造を構成する。
また、ピラー領域１３上には第２導電型のボディ領域１４が幅ａ２で形成されている。そして、ボディ領域１４表面に形成されたゲート電極１７とゲート電極１７両端に形成されたソース領域１５との間にＤＭＯＳＦＥＴのチャネル領域が形成される。
一方、ＤＭＯＳＦＥＴ用のＥＳＤ保護素子は、本体Ｔｒを構成するスーパージャンクション構造の縦型ＤＭＯＳＦＥＴと同一工程で形成される。そして、第１導電型のエピタキシャル層から成る幅Ｂのドリフト領域１２と、幅Ａ１の第２導電型のピラー領域１３が交互に繰返し形成されたスーパージャンクション構造を構成している。またピラー領域１３上にはボディ領域３４が幅Ａ２で形成されている。
ここで、本体Ｔｒ領域１０とＥＳＤ保護素子領域３０とは、ｂ＝Ｂ，ａ１＝Ａ１，ａ２＝Ａ２で形成されている。このため、本体ＴｒのＤＭＯＳＦＥＴがＯＦＦ状態でドレイン、ソース間に逆バイアスが印加された時に、本体ＴｒのＤＭＯＳＦＥＴと同様にＥＳＤ保護素子のピラー領域１３とドリフト領域１２も完全空乏化され、同一耐圧が得られる。
【００３２】
本実施の形態の半導体装置によれば、ＥＳＤ保護素子領域３０において、いわゆるＧＧＭＯＳ型の静電保護素子を形成することにより、本体Ｔｒ領域のＤＭＯＳＦＥＴのソース１５、バックゲート１６間接合耐圧と同じ耐圧を確保することができる。また、ＥＳＤ保護素子をＧＧＭＯＳ型の静電保護素子とすることにより、ゲート電極３７に静電気が印加された場合にのみ、ゲート絶縁耐圧以下の電圧で静電保護を実現することができる。
また、本体Ｔｒ領域１０のゲート電極１７と、ＥＳＤ保護素子領域３０のゲート電極３７は、同一工程により形成することが可能である。また、本体Ｔｒ領域１０のボディ領域１４と、ＥＳＤ保護素子領域３０のボディ領域３４は、イオン注入工程及び熱拡散を同一工程により行うことが可能である。また、ＥＳＤ保護素子領域３０のドレイン領域３１、ソース領域３５、バックゲート３６も、本体Ｔｒ領域１０のソース領域１５、バックゲート１６と同じ工程で形成することができる。このため、本体Ｔｒ領域のＤＭＯＳＦＥＴ構造を形成するために必要な工程において、ＥＳＤ保護素子領域を形成することができる。
従って、工程数を増加させずに、耐圧に優れたＥＳＤ保護素子領域３０の形成が可能となる。
【００３３】
〈２．第１の実施の形態の半導体装置の製造方法〉
次に、図１に示す構成の半導体装置の製造方法の一例について図面を用いて詳細に説明する。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。
【００３４】
まず、図２Ａに示すように、不純物濃度が高い第１導電型（ｎ＋型）の半導体基体からなるドレイン領域１１の主面側に、第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させ、ドリフト領域１２を形成する。このとき半導体層は、この半導体層に形成されるピラー領域の上部の高さに合わせて形成する。
【００３５】
次に、図２Ｂに示すように、第２導電型のピラー領域を形成する位置に、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、トレンチＴを形成する。そして、図２Ｃに示すように、トレンチＴを第２導電型の半導体で埋め込むことにより、ピラー領域１３を形成する。
さらに、ドリフト領域の第１導電型の半導体層をエピタキシャル成長させることにより、図２Ｄに示すように、ピラー領域１３を、ドリフト領域１２に完全に埋め込む。
【００３６】
なお、図２Ｄに示すドリフト領域１２とピラー領域１３は、他の方法によって形成することができる。
例えば、図３Ａに示すように、第１導電型の半導体基体上に第１導電型の半導体層をエピタキシャル成長させる。そして、このエピタキシャル成長層２０に、ピラー領域を形成する位置に合わせて第２導電型の不純物、例えばボロン（Ｂ）をイオン注入し、不純物領域２１を形成する。さらに、図３Ｂに示すように、第１導電型の半導体層をエピタキシャル成長させる工程と、エピタキシャル成長層２０に不純物領域２１を形成する工程を繰り返す。
そして、第２導電型の不純物を熱拡散することにより、図３Ｃに示すように、エピタキシャル成長層２０内に、ピラー領域１３を形成することができる。
以上の方法により、ドリフト領域とピラー領域とを形成することができる。
【００３７】
次に、図４Ａに示すように、エピタキシャル成長させた半導体層の表面にゲート絶縁膜１８を形成した後、ゲート絶縁膜１８上にゲート電極１７，３７を形成する。
ＥＳＤ保護素子領域３０では、ゲート電極３７のゲート長Ｌを、本体Ｔｒのチャネル長ｃの２倍以下で形成する。
【００３８】
次に、図４Ｂに示すように、ゲート電極１７，３７をマスクにして第２導電型の不純物、例えばボロン（Ｂ）をイオン注入し、不純物領域２２，２３を形成する。そして、イオン注入した第２導電型の不純物を熱拡散することにより、図４Ｃに示すように第２導電型のボディ領域を形成する。
ＥＳＤ保護素子領域３０では、ゲート電極３７のゲート長Ｌを、本体Ｔｒのチャネル長ｃの２倍以下で形成しているため、不純物の熱拡散により、ゲート電極３７の下部まで不純物が横方向に拡散し、ボディ領域３４を形成することができる。
また、ボディ領域１４，３４を形成するために熱拡散により、不純物が横方向に拡散し、本体Ｔｒのゲート電極１７の下部に、この拡散した部分によりチャネル領域が形成される。
【００３９】
次に、図５Ａに示しように、ゲート電極１７，３７をマスクにして第１導電型の不純物、例えばリン（Ｐ）をボディ領域１４，３４の所定の位置にイオン注入し、熱拡散を行う。この工程により、本体Ｔｒのボディ領域にソース領域１５を形成し、ＥＳＤ保護素子領域にソース領域３１、及び、ドレイン領域３５を形成することができる。
さらに、図５Ｂに示すように、ボディ領域１４，３４に、第２導電型の不純物、例えばボロン（Ｂ）をイオン注入し、本体Ｔｒ領域１０のボディ領域１４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）１６を形成する。また、ＥＳＤ保護素子領域のボディ領域３４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）３６を形成する。
【００４０】
上述の製造方法において、ボディ領域１４，３４を形成するための第２導電型の不純物をイオン注入する工程では、ゲート電極１７，３７をマスクにして不純物をイオン注入することにより、自己整合的に形成することができる。また、同様に、ボディ領域１４，３４にソース領域１５，３１、及び、ドレイン領域３５を形成するために第１導電型の不純物をイオン注入する工程では、ゲート電極１７，３７をマスクにして不純物をイオン注入することにより、自己整合的に形成することができる。このため、マスクの位置合わせの精度が低い場合にも、ゲート電極１７，３７をマスクとしている部分のイオン注入を精度よく行うことができる。
【００４１】
〈３．半導体装置の他の実施の形態〉
上述の実施の形態では、本発明の半導体装置について、スーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴと、ＤＭＯＳＦＥＴ用ＥＳＤ保護素子との組み合わせを用いて説明したが、スーパージャンクション構造に変えて、一般的な縦型及び横型ＤＭＯＳＦＥＴと組み合わせてもよい。一例として、横型ＤＭＯＳＦＥＴを用いた半導体装置の構成を図６に示す。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。
【００４２】
本体Ｔｒ領域１０とＥＳＤ保護素子領域３０に共通して、第２導電型（ｐ型）の半導体基体４１上に、第１導電型（ｎ型）のエピタキシャル成長層からなるドリフト層１２が形成されている。また、ドリフト層１２上にゲート絶縁膜１８を介してゲート電極１７が形成されている。
本体Ｔｒ領域１０では、エピタキシャル成長層から成るドリフト領域１２の表面に、ボディ領域１４が形成されている。また、ボディ領域１４とゲート電極を挟んで対向する位置に、第２導電型（ｐ型）のドレイン領域４２が形成されている。
ボディ領域１４の表面には、ゲート電極１７の端部が重なる位置に第１導電型の半導体領域からなるソース領域１５が選択的に形成されている。また、ボディ領域１４の表面には、ソース領域１５に隣接して、ボディ領域１４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）１６が形成されている。
また、本体Ｔｒ領域１０のゲート１７と重なる位置のボディ領域１４にチャネル領域が形成されている。
そして、入力端子４０からゲート電極１７に電圧が印加されると、ゲート電極１７の直下のボディ領域１４にあたるソース領域１５とドリフト領域１２との間に、チャネル領域が形成され、電子がソース領域１５からドリフト領域１２に移動する。そして、ドリフト領域１２に移動した電子が、ドリフト領域１２からドレイン領域４２へと移動する構成である。
【００４３】
また。ＥＳＤ保護素子領域３０は、図１に示した半導体装置の構成と同じ構成である。ここでも、ゲート電極３７のゲート長Ｌを、本体Ｔｒ領域１０のチャネル長ｃの２倍以下とすることにより、ボディ領域３４の不純物領域をゲート電極３７の下部まで延在させたＧＧＭＯＳ型のＥＳＤ保護素子を形成することができる。
【００４４】
なお、上述の半導体装置の実施の形態では、第１導電型、例えばｎ型のエピタキシャル成長層からなるドリフト領域に、第１導電型、例えばｐ型のボディ領域を形成しているが、ｎ型とｐ型とを逆導電型としてもよい。
【００４５】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態の半導体装置の構成を説明するための図である。
【図２】Ａ〜Ｄは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。
【図３】Ａ〜Ｃは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。
【図４】Ａ〜Ｃは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。
【図５】Ａ〜Ｂは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。
【図６】本発明の他の実施の形態の半導体装置の構成を説明するための図である。
【図７】従来の半導体装置の構成を説明するための図である。
【符号の説明】
【００４７】
１０，５０  本体トランジスタ領域、  １１，３１，５１  ドレイン領域、１２，５２  ドリフト層、１３，５３  ピラー領域、１４，３４，５４  ボディ領域、１５，３５，５５，６１  ソース領域、１６，３６，５６，６２  電位取り出し領域（バックゲート）、１７，３７，５７  ゲート電極、１８，５８ゲート絶縁膜、２０  エピタキシャル成長層、２１，２２，２３  不純物領域、３０  ＥＳＤ保護素子領域、４０  入力端子、４２  ドレイン領域、ｃ  チャネル長、Ｔ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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