(57)【要約】【課題】化合物半導体電界効果トランジスタの高集積化及び高電力化を図る。【解決手段】角柱状又は角錐台状の、オン状態のときに軸方向に電流が流れる半導体部４３と、半導体部の周囲に、第１絶縁層５０、制御電極層６０及び第２絶縁層７２が、半導体部の軸方向に沿って順に積層された周辺部とを備える。半導体部が、角柱状又は角錐台状の電子走行部４４と、電子走行部の側面４４ｃ上に形成された電子供給部４６とを備えて構成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
角柱状又は角錐台状の、オン状態のときに軸方向に電流が流れる半導体部と、
該半導体部の周囲に、第１絶縁層、制御電極層及び第２絶縁層が、前記軸方向に順に積層された周辺部と
を備えることを特徴とする化合物半導体電界効果トランジスタ。
【請求項２】
前記半導体部が、
角柱状又は角錐台状の電子走行部と、
該電子走行部の側面上に形成された電子供給部と
を備えることを特徴とする請求項１に記載の化合物半導体電界効果トランジスタ。
【請求項３】
前記半導体部の２つの底面上に、それぞれ主電極を備える
ことを特徴とする請求項１又は２に記載の化合物半導体電界効果トランジスタ。
【請求項４】
前記半導体部が、支持基板の第１の主表面上に形成されており、
前記軸方向が、前記主表面に直角である
ことを特徴とする請求項１又は２に記載の化合物半導体電界効果トランジスタ。
【請求項５】
前記支持基板の第２の主表面上と、前記半導体部の前記支持基板と非接触の底面上とに、それぞれ主電極を備える
ことを特徴とする請求項４に記載の化合物半導体電界効果トランジスタ。
【請求項６】
前記制御電極層は、ラップゲート構造を有している
ことを特徴とする請求項１〜５のいずれか一項に記載の化合物半導体電界効果トランジスタ。
【請求項７】
前記制御電極層の厚みが、３０ｎｍ以下である
ことを特徴とする請求項１〜６のいずれか一項に記載の化合物半導体電界効果トランジスタ。
【請求項８】
支持基板の第１の主表面上に、軸が前記第１の主表面に直角である角柱状の半導体部を形成する工程と、
前記半導体部の周囲に、第１絶縁層、制御電極層及び第２絶縁層を前記軸の方向に順次に積層する工程と
を備えることを特徴とする化合物半導体電界効果トランジスタの製造方法。
【請求項９】
前記半導体部を形成する工程は、
前記第１の主表面に直角方向に第１半導体を成長させて、前記第１の主表面上に、軸が前記第１の主表面に直角である角柱状の電子走行部を形成する工程と、
前記電子走行部の側面上に、前記第１半導体とは異なる方向に第２半導体を成長させて、電子供給部を形成する工程と
を備えることを特徴とする請求項８に記載の化合物半導体電界効果トランジスタの製造方法。
【請求項１０】
支持基板の第１の主表面上に、軸が前記第１の主表面に直角である角錐状の半導体部を形成する工程と、
前記半導体部の周囲に、第１絶縁層、制御電極層及び第２絶縁層を前記軸の方向に順次に積層する工程と、
前記半導体部の頂部をエッチングにより除去して、前記半導体部を角錐台状にする工程と
を備えることを特徴とする化合物半導体電界効果トランジスタの製造方法。
【請求項１１】
前記半導体部を形成する工程は、
前記第１の主表面に直角方向に第１半導体を成長させて、前記第１の主表面上に、軸が前記第１の主表面に直角である角錐状の電子走行部を形成する工程と、
前記電子走行部の側面上に第２半導体を成長させて、電子供給部を形成する工程と
を備え、
前記半導体部を角錐台状にする工程では、
前記電子走行部が露出するまでエッチングを行う
ことを特徴とする請求項１０に記載の化合物半導体電界効果トランジスタの製造方法。
【請求項１２】
さらに、
前記支持基板の第２の主表面上と、前記半導体部の前記支持基板と非接触の底面上とに、それぞれ主電極を形成する工程
を備えることを特徴とする請求項８〜１１のいずれか一項に記載の化合物半導体電界効果トランジスタの製造方法。
【請求項１３】
さらに、
前記支持基板の少なくとも一部を除去して、前記半導体部の底面を露出させる工程と、
前記半導体部の２つの底面上に、それぞれ主電極を形成する工程と
を備えることを特徴とする請求項８〜１１のいずれか一項に記載の化合物半導体電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、化合物半導体電界効果トランジスタとその製造方法に関する。
【背景技術】
【０００２】
図１０を参照して、従来のヘテロ接合型電界効果トランジスタについて説明する。図１０は、従来のヘテロ接合型電界効果トランジスタを説明するための概略図であって、主要部の切断端面を示している。
【０００３】
ヘテロ接合型電界効果トランジスタ１１０は、下地１２０上に、電子走行層１４０であるＧａＮ層と、電子供給層１５０であるＡｌＧａＮ層とが順次に積層されて構成されている。ヘテロ接合型電界効果トランジスタ１１０は、電子供給層１５０であるＡｌＧａＮ層と、電子走行層１４０であるＧａＮ層のヘテロ構造を有している。この構造によれば、電子走行層１４０と電子供給層１５０の境界面であるヘテロ界面１４２に形成される２次元電子ガス（２ＤＥＧ）が高濃度であり、及び、電子移動度も高いので、高電子移動度トランジスタとして良好な特性を示す。以下、ＡｌＧａＮ／ＧａＮヘテロ構造を有するヘテロ接合型電界効果トランジスタである高電子移動度トランジスタを、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と称することもある。
【０００４】
電子供給層１５０上には、オーミック接合で形成されたソース電極１８２及びドレイン電極１８４と、ショットキー接合で形成されたゲート電極１８０とが設けられている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１１０は、例えば、電子走行層１４０と電子供給層１５０に不純物が注入されて形成された素子分離領域１３５により、他の素子と分離される。電子供給層１５０の上側表面１５２上には、表面保護膜１９０としてシリコン窒化膜が形成されている（例えば、特許文献１参照）。
【特許文献１】特開２００６−１２０６９４号公報（段落０００４〜００１０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＨＥＭＴを用いた高出力デバイスを設計するに当たり生じる課題について、図１を参照して説明する。図１は、高出力デバイスの設計における課題を説明するための図であって、電界効果トランジスタの模式的平面図である。
【０００６】
高集積化を実現するには、各素子の面積を小さくして、素子の高密度化を図る必要がある。このために、ゲート（Ｇ）の幅を狭くする（図１中、矢印Ａの方向）と、オン状態のときに流れる電流に対して、電気抵抗が増す。一方、ソース（Ｓ）−ドレイン（Ｄ）間の距離を短くする（図１中、矢印Ｂの方向）ことは、ドレイン（Ｄ）−ゲート（Ｇ）間、及び、ゲート（Ｇ）−ソース（Ｓ）間の耐圧の観点から、困難である。
【０００７】
一方、高電力トランジスタとして使用するには、必要な電流経路を確保する必要がある。この場合、ゲート幅Ｗを広げる（図１中、矢印Ｃの方向）か、あるいは、各素子を並列に配置することが考えられる。しかし、これらはいずれも面積の増大の原因となる。
【０００８】
高集積化を実現するには各素子の面積の縮小が求められ、高電力化を実現するにはゲート幅の拡大が求められる。これら２つの要求は相反するので、従来の２次元的な設計では、要求を満たすＨＥＭＴの実現は困難である。
【０００９】
そこで、この出願に係る発明者が鋭意研究を行ったところ、２次元電子ガス（２ＤＥＧ）を筒状にすることで、各素子の面積を縮小できることを見出した。また、２ＤＥＧを筒状にすることにより、素子の並列配置が容易になり高電力トランジスタとしての用途に応じた電流経路の確保が可能になることを見出した。
【００１０】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、各素子の面積を縮小すると共に、高電力トランジスタとして使用する際に電流経路の確保が容易である化合物半導体電界効果トランジスタと、その製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上述した目的を達成するために、この発明の化合物半導体電界効果トランジスタは、角柱状又は角錐台状の、オン状態のときに軸方向に電流が流れる半導体部と、半導体部の周囲に、第１絶縁層、制御電極層及び第２絶縁層が、半導体部の軸方向に沿って順に積層された周辺部とを備える。
【００１２】
上述した化合物半導体電界効果トランジスタの実施にあたり、好ましくは、半導体部が、角柱状又は角錐台状の電子走行部と、電子走行部の側面上に形成された電子供給部とを備えるのが良い。
【００１３】
また、この発明の化合物半導体電界効果トランジスタの好適実施例によれば、半導体部の２つの底面上に、それぞれ主電極を備えるのが良い。
【００１４】
また、この発明の化合物半導体電界効果トランジスタの好適実施例によれば、半導体部が、支持基板の第１の主表面上に形成されており、軸方向が、第１の主表面に直角であるのが良い。このとき、支持基板の第２の主表面上と、半導体部の支持基板と非接触の底面上とに、それぞれ主電極を備えるのが好適である。
【００１５】
また、上述した化合物半導体電界効果トランジスタの実施にあたり、制御電極層は、ラップゲート構造を有しているのが良い。さらに、制御電極層の厚みが、３０ｎｍ以下であるのが好適である。
【００１６】
また、上述した目的を達成するために、この発明の半導体装置の製造方法は、以下の工程を備えている。
【００１７】
先ず、支持基板の第１の主表面上に、軸が第１の主表面に直角である角柱状の半導体部を形成する。次に、半導体部の周囲に、第１絶縁層、制御電極層及び第２絶縁層を半導体部の軸の方向に順次に積層する。
【００１８】
上述した化合物半導体電界効果トランジスタの製造方法の実施にあたり、好ましくは、半導体部を形成する工程は、支持基板の第１の主表面に直角方向に第１半導体を成長させて、第１の主表面上に軸が第１の主表面に直角である角柱状の電子走行部を形成する工程と、電子走行部の側面上に、第１半導体とは異なる方向に第２半導体を成長させて、電子供給部を形成する工程とを備えるのが良い。
【００１９】
また、この発明の化合物半導体電界効果トランジスタの製造方法の他の実施形態によれば、以下の工程を備えている。先ず、支持基板の第１の主表面上に、軸が第１の主表面に直角である角錐状の半導体部を形成する。次に、半導体部の周囲に、第１絶縁層、制御電極層及び第２絶縁層を半導体部の軸の方向に順次に積層する。次に、半導体部の頂部をエッチングにより除去して、半導体部を角錐台状にする。
【００２０】
上述した化合物半導体電界効果トランジスタの製造方法の実施にあたり、好ましくは、半導体部を形成する工程は、支持基板の第１の主表面に直角方向に第１半導体を成長させて、第１の主表面上に軸が第１の主表面に直角である角錐状の電子走行部を形成する工程と、電子走行部の側面上に、第２半導体を成長させて、電子供給部を形成する工程とを備え、半導体部を角錐台状にする工程では、電子走行部が露出するまでエッチングを行うのが良い。
【００２１】
また、上述した化合物半導体電界効果トランジスタの製造方法によれば、さらに、支持基板の第２の主表面上と、半導体部の支持基板と非接触の底面上とに、それぞれ主電極を形成する工程を備えるのが良い。
【００２２】
また、支持基板の少なくとも一部を除去して、半導体部の底面を露出させる工程と、半導体部の２つの底面上に、それぞれ主電極を形成する工程とを備えても良い。
【発明の効果】
【００２３】
この発明の化合物半導体電界効果トランジスタ及びその製造方法によれば、半導体部が角柱状又は角錐台状であり、オン状態でその軸方向に電流が流れる。
【００２４】
このような構成にすることで、各素子の面積を縮小できる。また、素子の並列配置が容易になり高電力トランジスタとしての用途に応じた電流経路の確保が可能になる。
【発明を実施するための最良の形態】
【００２５】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２６】
（化合物半導体ＦＥＴの第１の構成例）
図２及び図３を参照して、この発明の化合物半導体電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）について説明する。図２は、化合物半導体ＦＥＴの第１の構成例について主要部の切断端面を示す図である。図３は、図２のＩ−Ｉ’線に沿った面で取った、切断端面を示す図である。
【００２７】
この発明の化合物半導体ＦＥＴは、導電性を有する支持基板２０と、支持基板２０の第１の主表面２０ａ上に角柱状の半導体部４３を備えている。ここでは、支持基板２０としてＧａＮ基板を用いる例について説明するが、ＧａＡｓ基板又はＩｎＰ基板を用いても良い。
【００２８】
半導体部４３は、角柱状の電子走行部（チャネル部）４４と、電子走行部４４の側面４４ｃ上に形成された電子供給部（バリア部）４６とを備えている。電子走行部４４と電子供給部４６の境界面であるヘテロ界面に形成される２次元電子ガス（２ＤＥＧ）が高濃度であり、及び、電子移動度も高いので、高電子移動度トランジスタとして良好な特性を示す。以下、ヘテロ構造を有するヘテロ接合型電界効果トランジスタである高電子移動度トランジスタを、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と称することもある。
【００２９】
電子走行部４４及び電子供給部４６の材質は、支持基板２０の材質に応じて定まる。支持基板２０がＧａＮ基板のときは、電子走行部４４はＧａＮで形成され、電子供給部４６はＡｌＧａＮ又はＡｌＮで形成される。また、支持基板２０がＧａＡｓ基板のときは、電子走行部４４はＧａＡｓで形成され、電子供給部４６はＡｌＧａＡｓで形成される。また、支持基板２０がＩｎＰ基板のときは、電子走行部４４はＩｎＧａＡｓで形成され、電子供給部４６は、ＩｎＡｌＡｓで形成される。
【００３０】
ここで、電子走行部４４の底面４４ａ及び４４ｂの形状は、電子走行部４４を構成する化合物半導体の結晶構造により定まる。電子走行部４４がＧａＮの場合、電子走行部４４の底面４４ａ及び４４ｂの形状は六角形になる。すなわち、電子走行部４４は、六角柱となる。この六角形の各辺の方向は、＜２−１−１０＞、＜−１２−１０＞及び＜−１−１２０＞方向である。ここで、−１は、ミラー指数の１の上にバーをつけたものを表している。
【００３１】
電子供給部４６は、電子走行部４４の側面４４ｃ上に形成されているので、半導体部４３も六角柱となる。
【００３２】
電子走行部４４と電子供給部４６の境界面であるヘテロ界面に形成される２ＤＥＧは、電子走行部４４の側面４４ｃに形成されることになり、２ＤＥＧが筒状になる。この構成によれば、オン状態のときに、半導体部４３の軸方向、すなわち、六角柱の半導体部４３の一方の底面（例えば、符号４４ｂで示す面）から、他方の底面（例えば、符号４４ａで示す面）へ向かって電流が流れる。
【００３３】
半導体部４３の周囲の、基板２０の第１の主表面２０ａ上には、絶縁膜マスク３０、第１絶縁層５０、制御電極層６０及び第２絶縁層７２が順に積層されている。絶縁膜マスク３０は、電子走行部４４の底面４４ａを、所望の形状及び大きさにするのに用いられるものであり、例えば、シリコン酸化（ＳｉＯ２）膜又はシリコン窒化（ＳｉＮ）膜で形成され、その膜厚は５０ｎｍ程度である。
【００３４】
第１絶縁層５０は、絶縁膜マスク３０と同様に、ＳｉＯ２膜又はＳｉＮ膜で形成される。第１絶縁層５０と絶縁膜マスク３０の膜厚の和は、化合物半導体ＦＥＴの、制御電極と一方の主電極間の距離、例えば、ゲート−ソース間距離に対応して定められる。ゲート−ソース間の距離を１００ｎｍとしたい場合は、第１絶縁層５０の膜厚を５０ｎｍにすればよい。なお、絶縁膜マスク３０の膜厚が５０ｎｍであるときに、ゲート−ソース間の距離を５０ｎｍとしたい場合は、絶縁膜マスク３０が第１絶縁層を兼ねる構成として、第１絶縁層を別途設けない構成にしてもよい。
【００３５】
制御電極層６０は、化合物半導体ＦＥＴのゲート電極として機能する。この構成では、オン状態のときに、六角柱状の半導体部４３の軸方向に電流が流れるので、制御電極層６０の膜厚ｄが、いわゆるゲート長に対応する。
【００３６】
このとき、制御電極層６０は、半導体部４３を取り囲むラップゲート構造とすることができる。ラップゲート構造にすることにより、ＦＥＴの制御性を高めることができる（図３）。
【００３７】
第２絶縁層７２は、第１絶縁層５０と同様に、ＳｉＯ２膜又はＳｉＮ膜で形成される。第２絶縁層７２の膜厚は、化合物半導体ＦＥＴの、制御電極と主電極間の距離、例えば、ゲート−ドレイン間距離に対応して定められる。
【００３８】
基板２０の、第１の主表面２０ａと反対側の主表面である第２の主表面２０ｂ上には、オーミック電極８２が形成されている。このオーミック電極８２は、一方の主電極、例えば、ソース電極として機能する。なお、オーミック電極８２の形成にあたり、支持基板２０の一部、又は、全部を除去して、半導体部４３の底面４４ａを露出させても良い。この場合、オーミック電極８２は、半導体部４３の底面４４ａにオーミック接合される。
【００３９】
半導体部４３の他方の底面４４ｂ上に、オーミック電極８０が形成されている。このオーミック電極８０は、主電極、例えば、ドレイン電極として機能する。このオーミック電極８０は、２ＤＥＧに接して設けられている。
【００４０】
また、ゲート電極として用いられる制御電極層６０に電圧を供給するために、第２絶縁層７２上に、制御用パターン電極８６が設けられている。また、第２絶縁層７２中に、制御用パターン電極８６と、制御電極層６０とを電気的に接続する貫通電極８４が設けられている。
【００４１】
この実施形態の化合物半導体ＦＥＴによれば、２ＤＥＧを筒状とした縦型構造にすることで、各素子の面積を小さくでき、素子の高密度化が図れる。この理由について、図１及び図４を参照して説明する。図４は、この実施形態の化合物半導体ＦＥＴの、素子の占有面積Ｓｔｕｂｅについて説明するための模式図である。図４（Ａ）は、１つの素子について示し、図４（Ｂ）は、複数の素子で１つの化合物半導体デバイスを構成する場合を示している。
【００４２】
図１を参照して説明したように、２ＤＥＧを平面的に形成した場合、１つの素子の占有面積Ｓｐｌは、Ｗ×Ｌで与えられる。ここで、Ｗは、ゲート幅に対応して定まり、Ｌは、ソース−ドレイン間の距離に対応して定まる。
【００４３】
これに対し、この実施形態の化合物半導体ＦＥＴのように、２ＤＥＧを筒状とすると、１つの素子の占有面積Ｓｔｕｂｅ１は、π×Ｒ２で与えられる。ここで、図１を参照して説明したゲート幅Ｗに対応する長さは、軸に直角な断面の円周に対応するので、図１と図４（Ａ）の構成で、ゲート幅を等しくするには、円柱の底面の半径Ｒを、Ｗ＝２π×Ｒを満たすように設定すれば良い。
【００４４】
このとき、Ｓｔｕｂｅ１／Ｓｐｌ＝π×（Ｗ／２π）２／（Ｗ×Ｌ）＝Ｗ／（４π×Ｌ）となり、Ｗ≦Ｌであれば、Ｓｔｕｂｅ１／Ｓｐｌは１０分の１以下になる。
【００４５】
また、図４（Ｂ）に示すように、複数の筒状の構成にすると、面積Ｓｔｕｂｅｎは、π×Ｒ２×ｎで与えられる。ここで、図１のＦＥＴとゲート幅を等しくするには、２π×Ｒ×ｎ＝Ｗと設定すれば、Ｓｔｕｂｅｎ／Ｓｔｕｂｅ１＝１／ｎ２となり、ｎの２乗に反比例して小さくなる。
【００４６】
なお、図４（Ａ）及び図４（Ｂ）を参照して、半導体部の形状を円柱として説明しているが、六角柱の場合も同様の傾向となる。六角柱の底面を一辺がＲの正六角形とすると、Ｓｔｕｂｅ１は、Ｓｔｕｂｅ１＝３／２×√３×Ｒ２で与えられる。図１を参照して説明したＦＥＴとゲート幅を等しくするには、一辺の長さＲをＷ＝６×Ｒを満たすようにすれば良い。
【００４７】
（化合物半導体ＦＥＴの第２の構成例）
図５を参照して、この発明の化合物半導体ＦＥＴの第２の構成例について説明する。図５は、化合物半導体ＦＥＴの第２の構成例について、主要部の切断端面を示す図である。
【００４８】
この構成例の化合物半導体ＦＥＴは、半導体部４５の形状が角錐台状である点が、第１の構成例の化合物半導体ＦＥＴと異なっており、それ以外の点は同様であるので、重複する説明を省略する。
【００４９】
この場合、半導体部４５は、角錐台状の電子走行部４７と、電子走行部４７の側面４７ｃ上に形成された電子供給部４９とを備えている。電子走行部４７の形状は、化合物半導体の結晶構造により定まる。電子走行部４７がＧａＮの場合、電子走行部４７の底面４７ａ及び４７ｂの形状は、六角形になる。すなわち、電子走行部４７は、六角錐台状となる。ここで、六角錐台は、六角錐を底面に平行な平面で２分したときに、頂部を含まない方を指す。
【００５０】
（化合物半導体ＦＥＴの製造方法）
図６〜９を参照して、化合物半導体ＦＥＴの製造方法について説明する。図６〜９は、化合物半導体ＦＥＴの製造方法を説明するための工程図である。図６（Ａ）及び図９（Ａ）は、各工程で形成される構造体の概略平面図である。図６（Ｂ）及び図９（Ｂ）は、それぞれ、図６（Ａ）及び図９（Ａ）のＡ−Ａ´線に沿った面で取った、切断端面を示す図である。図７（Ａ）及び図８（Ａ）〜（Ｃ）は、各工程で形成される構造体について、図６（Ａ）のＡ−Ａ´線に対応する線に沿った面で取った、切断端面を示す図である。図７（Ｂ）は、図７（Ａ）で示される構造体を示す、斜視図である。
【００５１】
先ず、支持基板２０を用意する。
【００５２】
支持基板２０として、例えばＧａＡｓ基板又はＩｎＰ基板を用いることができる。また、Ｓｉ、ＳｉＣ、サファイア基板上にＡｌＮ層などのバッファ層を形成した後、ＧａＮ層を成長させたものを用いても良い。以下の説明では、半導体基板２０として、Ｓｉ基板上にＡｌＮ層及びＧａＮ層を順に積層して形成したもの（ＧａＮ基板と称する。）を用いる場合を例にとって説明する。
【００５３】
次に、支持基板２０の第１の主表面２０ａ上に、絶縁膜マスク３０を形成する。
【００５４】
絶縁膜マスク３０の形成は、例えば、以下のように行われる。先ず、絶縁膜としてＳｉＯ２膜又はＳｉＮ膜を、例えば５０〜１００ｎｍ程度の厚みで形成する。このＳｉＯ２膜又はＳｉＮ膜は、任意好適な従来周知の方法で形成すれば良く、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成できる。
【００５５】
次に、絶縁膜上にレジストを塗布した後、フォトリソグラフィによりレジストパターン（図示を省略する。）を形成する。次に、レジストパターンをマスクとして用いて、従来周知のエッチングを行うことにより、レジストパターンを絶縁膜に転写して、絶縁膜マスク３０を形成する。この絶縁膜マスク３０は、半導体部を形成する領域に開口３２を有しており、開口３２内に、半導体基板２０の第１の主表面２０ａが露出している。また、開口３２の平面形状は、半導体基板２０の結晶方向に対応して形成するのが良い。ここでは、半導体基板２０をＧａＮ基板としているので、開口３２の平面形状が正六角形であり、各辺を、それぞれＧａＮ基板の＜２−１−１０＞、＜−１２−１０＞及び＜−１−１２０＞方向に設けるのが好適である。ここで、−１は、ミラー指数の１の上にバーをつけたものを表している。
【００５６】
この開口３２を、例えば、一辺（対角線の長さ）を３０ｎｍから１μｍ程度の大きさで形成する。後述するように、ＧａＮを角錐状に形成する場合、角錐の高さは、開口の大きさに対応して定まる（図６（Ａ）及び（Ｂ））。
【００５７】
次に、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法を用いてＧａＮを成長させて、電子走行部４０を形成する。電子走行部４０は、半導体基板２０と同じ材質で形成される。ここでは、半導体基板２０として、ＧａＮ基板を用いているので、電子走行部４０もＧａＮで形成される。六角形状の開口３２を有する絶縁膜マスクを用いているので、ＧａＮはこの露出した面上に、底面が六角形の六角柱状、あるいは六角錐状に成長する。
【００５８】
例えば、ＭＯＣＶＤ装置内の圧力を、４．０×１０４〜６．７×１０４Ｐａ（３００〜５００Ｔｏｒｒ）の範囲内に設定し、９２５〜１０００℃の範囲内の温度で成長させると、ＧａＮは六角錐状に成長する。このとき、電子走行部４０は、０．２〜３μｍ程度の高さで形成される（図７（Ａ）及び（Ｂ））。
【００５９】
次に、ＭＯＣＶＤ法を用いてＡｌＧａＮ又はＡｌＮを成長させて、電子供給部４２を形成する。電子供給部４２は、角錐状の電子走行部４０の側面４０ａ上に成長する。このとき、ＭＯＣＶＤ装置内の圧力を、５．３×１０３〜４．０×１０４Ｐａ（４０〜３０Ｔｏｒｒ）の範囲内に設定し、成長温度を９２５〜１０００℃の範囲内に設定すれば良い。
【００６０】
なお、ゲート長を短くしたときに生じるショートチャネル効果を防ぐためには、ゲート長とチャネル深さ（電子供給部の厚み）の比であるアスペクト比を５以上にすれば良いことが知られている。そこで、例えば、ゲート長が３０ｎｍであるならば、電子供給部４２の厚みは、２〜６ｎｍ程度にするのが良い。また、２ＤＥＧ濃度の低下を防ぐためには、電子供給部をＡｌＮで形成するか、Ａｌ濃度を高めたＡｌＧａＮ（例えば、ＡｌｘＧａ１−ｘＮでｘを０．５以上にする。）で形成するのが良い（図８（Ａ））。
【００６１】
電子走行部４０及び電子供給部４２からなる半導体部を形成した後、絶縁膜マスク３０上に、第１絶縁層５０を例えば５０ｎｍ程度の厚みで形成する。第１絶縁層５０の形成は、例えば、ＣＶＤ法により、ＳｉＮ又はＳｉＯ２を堆積させることにより行われる。このとき、絶縁膜マスク３０の厚みと、第１絶縁層５０の厚みの和が、制御電極と一方の主電極との距離、例えばソース−ゲート間距離に対応するので、設計上要求される距離に応じて、第１絶縁層５０の厚みを定めればよい。デバイスサイズの縮小化を進める上で、第１絶縁膜が不必要な場合もある。なお、半導体部の側面など、不要な箇所に形成された絶縁膜は、例えば、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）型の反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｉｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）による選択エッチングもしくは、ブラスト法により除去される（図８（Ｂ））。
【００６２】
次に、金属膜を蒸着させることにより、第１絶縁層５０上に制御電極層６０を形成する。なお、この制御電極層６０は、ゲート電極として用いられ、制御電極層６０の厚みｄが、ゲート長に対応する。
【００６３】
制御電極層６０の厚みｄは、蒸着時間等により定めることができるので、所望のゲート長を得るのに、フォトリソグラフィ技術が不要になる。このため、現在のフォトリソグラフィ法では形成が困難な、３０ｎｍ以下のゲート長を容易に得ることができる。また、制御電極層６０の厚みｄの下限は、ショートチャネル効果等を考慮することにより定まるが、ＧａＮ−ＨＥＭＴの場合、１０ｎｍ程度にすることができる。なお、化合物半導体ＦＥＴを高出力デバイスとして使用する場合は、ゲート長を１μｍ程度にしてもよい。
【００６４】
この蒸着による制御電極層６０の形成の際に、露出している電子供給部４２上にも金属膜が形成される。この不要な部分の金属膜は、従来周知のエッチング又はブラストなど任意好適な手段で除去する。
【００６５】
次に、制御電極層６０上に、第２絶縁層７０を例えば１００ｎｍ程度の厚みで形成する。第２絶縁層７０の形成は、第１絶縁層５０と同様に行えば良い。なお、第２絶縁層７０の厚みが、例えばゲート−ドレイン間距離に対応するので、設計上要求される距離に応じて、第２絶縁層７０の厚みを定めれば良い。このとき、電子走行部４０が電子供給部４２で覆われている（図８（Ｃ））。
【００６６】
そこで、図８（Ｃ）に示す構造体の上面をエッチングして、電子走行部４７を露出させる。この結果、電子走行部４７及び半導体部４５は角錐台状になる。なお、全面をエッチングする場合は、第２絶縁膜７２も同時にエッチングされる（図９（Ａ）及び（Ｂ））。
【００６７】
次に、上面に露出している半導体部４５上に、例えばドレイン電極として用いられるオーミック電極を形成する。また、このとき、制御電極層６０と電気的に接続される貫通電極８４及び制御用パターン電極８６を任意好適な従来周知の方法で形成する。
【００６８】
また、下面にソース電極として用いられるオーミック電極を形成する。この場合、エッチングにより、電子走行部を露出させた後、オーミック電極を形成する。なお、半導体基板に不純物注入するなどして導電性を高めた場合、電子走行部を露出させることなく半導体基板の表面にオーミック電極を形成しても良い。半導体基板としてＧａＮ基板を用いる場合は、例えば、機械研磨などを行って、Ｓｉ基板及びＡｌＮ層を除去した後、オーミック電極を形成する。
【００６９】
この工程により、図５を参照して説明した、第２の構成例の化合物半導体ＦＥＴが得られる。なお、図５では、半導体部４５の底面と、第２絶縁層７２の上面が、同一の平面をなしている例を示しているが、図９に示すように、半導体部４５の底面４５ｂと、第２絶縁層７２の上面７２ｂが、異なる高さになっていてもよい。
【００７０】
ここでは、半導体部の形状を角錐台状にする例について説明したが、角柱状に形成することもできる。
【００７１】
電子走行部を角柱状に形成する場合は、角錐状に成長させるのと異なる条件で、成長させれば良い。例えば、ＧａＮを角柱状に成長させるには、１．１×１０４〜４．０×１０４Ｐａ（８０〜３００Ｔｏｒｒ）の範囲内の圧力に設定し、９７５〜１０００℃の範囲の温度で成長させればよい。また、電子走行部の側面に電子供給部を成長させるには、５．３×１０３〜１．１×１０４Ｐａ（４０〜８０Ｔｏｒｒ）の範囲内の圧力に設定し、９５０〜１０２５℃の範囲の温度で成長させればよい。
【００７２】
なお、半導体部が角柱状の場合、上側の底面には、２ＤＥＧ層が露出しているので、全面エッチングの工程は、行わなくても良い。
【図面の簡単な説明】
【００７３】
【図１】高出力デバイスの設計における課題を説明するための図である。
【図２】化合物半導体ＦＥＴの第１の構成例について、主要部の切断端面を示す図である。
【図３】図２のＩ−Ｉ’線に沿った面で取った、切断端面を示す図である。
【図４】化合物半導体ＦＥＴの、素子の占有面積について説明するための模式図である。
【図５】化合物半導体ＦＥＴの第２の構成例について、主要部の切断端面を示す図である。
【図６】化合物半導体ＦＥＴの製造方法を説明するための工程図（１）である。
【図７】化合物半導体ＦＥＴの製造方法を説明するための工程図（２）である。
【図８】化合物半導体ＦＥＴの製造方法を説明するための工程図（３）である。
【図９】化合物半導体ＦＥＴの製造方法を説明するための工程図（４）である。
【図１０】従来のヘテロ接合型電界効果トランジスタを説明するための概略図である。
【符号の説明】
【００７４】
２０    支持基板
２０ａ    第１の主表面
２０ｂ    第２の主表面    
３０    絶縁膜マスク  
３２    開口  
４３、４５    半導体部
４４、４７    電子走行部
４４ａ、４４ｂ    底面
４４ｃ、４７ｃ    側面
４６、４９    電子供給部
５０    第１絶縁層
６０    制御電極層
７０、７２    第２絶縁層
７２ｂ    上面
８０、８２    オーミック電極
８４    貫通電極
８６    制御用パターン電極    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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