(57)【要約】【課題】ゲートパッドからゲート電極までの配線抵抗の経路差を低減し、ゲート電極に対して、ゲート電圧をより均等に印加できる半導体装置とその製造方法を提供すること。【解決手段】本発明にかかる半導体装置は、能動領域に配置されたＭＯＳＦＥＴセル２０のゲート電極６に印加されるゲート電圧が供給されるゲートパッドＧＰ１とを備える。また、ゲートパッドＧＰ１と接続されたゲート連結配線８を備える。さらに、ゲート電極６とゲート連結配線８との間に並列に接続された複数のゲート引き出し配線７１ａを備える。複数のゲート引き出し配線７１ａは、ゲートパッドＧＰ１から離れるに従って１本または複数本の単位で抵抗値が小さくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
能動領域に配置された電界効果型トランジスタのゲート電極に印加されるゲート電圧が供給されるゲートパッドと、
前記ゲートパッドと接続されたゲート連結配線と、
前記ゲート電極と前記ゲート連結配線との間に並列に接続された複数のゲート引き出し配線とを備え、
前記複数のゲート引き出し配線は前記ゲートパッドから離れるに従って１本または複数本の単位で抵抗値が小さくなる半導体装置。
【請求項２】
前記ゲートパッド、前記ゲート連結配線及び前記ゲート引き出し配線はポリシリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲートパッド、前記ゲート連結配線及び前記ゲート引き出し配線に不純物が導入されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート引き出し配線は、前記ゲートパッドから離れるに従い、高密度に形成されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート引き出し配線は、前記ゲートパッドから離れるに従い、幅が広くなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲート引き出し配線は、前記ゲートパッドから離れるに従い、長さが短くなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート引き出し配線は、前記ゲートパッドから離れるに従い、前記不純物の濃度が高くなることを特徴とする請求項３に記載の半導体装置。
【請求項８】
シリコンからなる半導体基板上に作製されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記電界効果型トランジスタはＭＯＳＦＥＴであることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
能動領域に配置された電界効果型トランジスタのゲート電極に印加されるゲート電圧が供給されるゲートパッドを形成する工程と、
ゲート連結配線を前記ゲートパッドと接続して形成する工程と、
複数のゲート引き出し配線を前記ゲート電極と前記ゲート連結配線との間に並列に接続して形成する工程とを備え、
前記複数のゲート引き出し配線は前記ゲートパッドから離れるに従って１本または複数本の単位で抵抗値が小さくなる半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒｓ）を備える半導体装置では、通常、格子状のゲート電極で区画された、多数の縦型ＭＯＳＦＥＴが配置された能動領域を備えている。能動領域の外部には、ゲート電極を引き出すために、例えば、ポリシリコンからなるゲート引き出し配線が設けられている。ゲート引き出し配線は、ゲート電極と連続的かつ一体的に形成されて、ゲート抵抗の一部を担う（特許文献１〜５）。
【０００３】
また、これらの半導体装置においては、高い信頼性を確保するために、ゲート耐圧を高める手法が提案されている、特許文献１では、絶縁膜の厚みを変えることによりゲート耐圧の向上を図っている。また、特許文献２及び３ではゲート電極及びゲート配線の構造や配置によりゲート耐圧を向上できるとしている。
【０００４】
特許文献４では、ゲート耐圧向上に加えて、シリコンの結晶方位を考慮してＭＯＳＦＥＴセルの形状を六角形状にすることなどにより、局所的なオン抵抗を抑制できる構造が提案されている。また、特許文献５では、ゲート電極の接触面積を増加させるなどしてゲート電極の配線抵抗を低減する構造が提案されている。
【０００５】
ここで、多数のＭＯＳＦＥＴセルを配置した、一般的な半導体装置の構成について説明する。図１０は、多数のＭＯＳＦＥＴセルを配置した、一般的な半導体装置の上面図である。図１０に示すように、この半導体装置には、中央部を占める能動領域を被覆するように、アルミニウムからなるソース電極１１０が配置されている。
【０００６】
その外周領域には、ソース電極１１０を取り囲むようにゲートパッドＧＰ２から延在する、例えばアルミニウムからなるゲート金属配線１１１が配置されている。ソース電極１１０とゲート金属配線１１１の間には、後述するゲート引き出し配線が形成されているゲート引き出し配線領域１７０が配置されている。
【０００７】
図１１は、図１０に示す領域Ｅ１０１での上面図である。図１１に示すように、能動領域には、トレンチゲート構造を有する縦型のＮチャネル型ＭＯＳＦＥＴである、ＭＯＳＦＥＴセル１２０が千鳥に配置されている。それぞれのＭＯＳＦＥＴセル１２０の間には、ポリシリコンからなるゲート電極１０６が形成されている。また、外周領域には、ポリシリコンからなるゲート連結配線１０８が形成されている。その上に重畳して、ゲート金属配線１１１が形成されている。また、ゲート電極１０６とゲート連結配線１０８の間には、ポリシリコンからなる、均一な間隔、幅、長さのゲート引き出し配線１７１が形成されている。
【０００８】
次に、この半導体装置の断面構造を説明する。図１２Ａは図１１のIIＡ−IIＡ断面図、図１２Ｂは図１１のIIＢ−IIＢ断面図である。
【０００９】
図１２Ａに示す断面の能動領域では、Ｎ＋型基板１０１の上に、Ｎ型ドレイン層１０２、Ｐ−型チャネル層１０３が順に積層されている。能動領域に設けられたトレンチＴＲ２は、ゲート酸化膜１０４で覆われている。トレンチＴＲ２の開口部両端には、Ｎ＋型ソース領域１０５が形成されている。トレンチＴＲ２の上には、ゲート電極１０６、層間絶縁膜１０９が順に形成されている。また、能動領域の上部は、ソース電極１１０で覆われている。
【００１０】
一方、外周領域では、Ｎ＋型基板１０１の上に、Ｎ型ドレイン層１０２、Ｐ−型チャネル層１０３が順に積層されている。Ｐ−型チャネル層１０３の上には、ゲート酸化膜１０４が形成されている。ゲート酸化膜１０４の上には、ポリシリコンからなるゲート連結配線１０８が形成されている。その上には、開口部１０９ａを有する層間絶縁膜１０９が形成されている。また、アルミニウムからなるゲート金属配線１１１が、開口部１０９ａを通して、ゲート連結配線１０８と接続している。
【００１１】
図１２Ｂに示す断面の能動領域では、Ｎ＋型基板１０１の上に、Ｎ型ドレイン層１０２が積層されている。Ｎ型ドレイン層１０２上には、ゲート酸化膜１０４が形成されている。その上には、ポリシリコンからなるゲート電極１０６、層間絶縁膜１０９、ソース電極１１０が順に形成されている。
【００１２】
一方、外周領域では、Ｎ＋型基板１０１の上にＮ型ドレイン層１０２が積層されている。Ｎ型ドレイン層１０２の上には、Ｐ−型チャネル層１０３が部分的に積層されている。Ｎ型ドレイン層１０２とＰ−型チャネル層１０３は、ゲート酸化膜１０４で覆われている。ゲート酸化膜１０４の上には、ポリシリコンからなるゲート連結配線１０８が形成され、ポリシリコンからなるゲート引き出し配線１７１を介して、能動領域に形成されているゲート電極１０６と接続している。その上には、開口部１０９ａを有する層間絶縁膜１０９が形成されている。また、アルミニウムからなるゲート金属配線１１１が、開口部１０９ａを通して、ゲート連結配線１０８と接続している。
【００１３】
この半導体装置では、ゲートパッドＧＰ２に供給されたゲート電圧は、アルミニウムからなるゲート金属配線１１１及びポリシリコンからなるゲート連結配線１０８、ゲート引き出し配線１７１を経由して、各ＭＯＳＦＥＴセル１２０のゲート電極１０６に印加される。
【００１４】
そのため、この半導体装置では、各ＭＯＳＦＥＴセル１２０のゲート電極１０６に、なるべくゲート電圧が均等に印加されるように、ゲート連結配線１０８及びゲート金属配線１１１は、能動領域を取り囲むように配置されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００５−３２２９４９号公報
【特許文献２】特開２００４−２５９９８１号公報
【特許文献３】特開２００７−６７２４９号公報
【特許文献４】特開２００４−７９９５５号公報
【特許文献５】特開２００３−２５８２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで、ゲート引き出し配線１７１及びゲート連結配線１０８は、ポリシリコンからなるため、アルミニウムからなるゲート金属配線１１１に比べて、無視し得ないほど大きな電気抵抗を有している。
【００１７】
図１３は、図１０に示す半導体装置を模式的に表した斜視図である。上述のように、ゲートパッドＧＰ２に供給されたゲート電圧は、アルミニウムからなるゲート金属配線１１１（図１３では不図示）及びポリシリコンからなるゲート連結配線１０８、ゲート引き出し配線１７１を経由して、ソース電極１１０で覆われた能動領域内に形成された、ＭＯＳＦＥＴセル１２０のゲート電極１０６（図１３では不図示）に印加される。
【００１８】
従って、ゲートパッドＧＰ２から、任意のゲート引き出し配線１７１ａｎまでのポリシリコン配線の配線抵抗Ｒｗは、ゲート連結配線１０８が有する抵抗Ｒｂと、ゲート引き出し配線１７１ａｎが有する抵抗Ｒａの和（Ｒｗ＝Ｒａ＋Ｒｂ）となる。
【００１９】
ゲート連結配線１０８が有する抵抗Ｒｂは、ゲートパッドＧＰ２からの配線距離ｈが長くなるほど増大し、ゲートパッドＧＰ２の近傍位置と、ゲートパッドＧＰ２から遠い位置とでは、経路差が生じる。
【００２０】
これに対して、ゲート引き出し配線１７１の長さは均一であるので、ゲート引き出し配線１７１が有する抵抗Ｒａは一定である。
【００２１】
すなわち、この半導体装置の配線抵抗には、ゲートパッドＧＰ２からの距離に応じた経路差が生じるので、能動領域内のゲート電極１０６に対してゲート電圧を均等に印加することができない。
【課題を解決するための手段】
【００２２】
本発明の一態様の半導体装置は、能動領域に配置された電界効果型トランジスタのゲート電極に印加されるゲート電圧が供給されるゲートパッドと、前記ゲートパッドと接続されたゲート連結配線と、前記ゲート電極と前記ゲート連結配線との間に並列に接続された複数のゲート引き出し配線とを備え、前記複数のゲート引き出し配線は前記ゲートパッドから離れるに従って１本または複数本の単位で抵抗値が小さくなるものである。
【００２３】
本発明の一態様の半導体装置の製造方法は、能動領域に配置された電界効果型トランジスタのゲート電極に印加されるゲート電圧が供給されるゲートパッドを形成する工程と、
ゲート連結配線を前記ゲートパッドと接続して形成する工程と、複数のゲート引き出し配線を前記ゲート電極と前記ゲート連結配線との間に並列に接続して形成する工程とを備え、前記複数のゲート引き出し配線は前記ゲートパッドから離れるに従って１本または複数本の単位で抵抗値が小さくなる。
【００２４】
本発明によれば、ゲートパッドから離れた位置でのゲート引き出し配線の実質的な配線抵抗を低減することができる。よって、ゲートパッドからゲート電極までの配線抵抗の経路差を低減し、ゲート電極に対して、ゲート電圧をより均等に印加することが可能となる。
【発明の効果】
【００２５】
本発明により、ゲートパッドからゲート電極までの配線抵抗の経路差を低減し、ゲート電極に対して、ゲート電圧をより均等に印加できる半導体装置とその製造方法を提供できる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかる半導体装置の上面図である。
【図２Ａ】実施の形態１にかかる半導体装置の部分拡大図である。
【図２Ｂ】実施の形態１にかかる半導体装置の部分拡大図である。
【図２Ｃ】実施の形態１にかかる半導体装置の部分拡大図である。
【図３Ａ】実施の形態１にかかる半導体装置の断面図である。
【図３Ｂ】実施の形態１にかかる半導体装置の断面図である。
【図４】実施の形態２にかかる半導体装置の上面図である。
【図５Ａ】実施の形態２にかかる半導体装置の部分拡大図である。
【図５Ｂ】実施の形態２にかかる半導体装置の部分拡大図である。
【図５Ｃ】実施の形態２にかかる半導体装置の部分拡大図である。
【図６】実施の形態３にかかる半導体装置の上面図である。
【図７Ａ】実施の形態３にかかる半導体装置の部分拡大図である。
【図７Ｂ】実施の形態３にかかる半導体装置の部分拡大図である。
【図７Ｃ】実施の形態３にかかる半導体装置の部分拡大図である。
【図８】実施の形態４にかかる半導体装置の上面図である。
【図９Ａ】実施の形態４にかかる半導体装置の部分拡大図である。
【図９Ｂ】実施の形態４にかかる半導体装置の部分拡大図である。
【図９Ｃ】実施の形態４にかかる半導体装置の部分拡大図である。
【図１０】一般的な半導体装置の上面図である。
【図１１】一般的な半導体装置の部分拡大図である。
【図１２Ａ】一般的な半導体装置の断面図である。
【図１２Ｂ】一般的な半導体装置の断面図である。
【図１３】一般的な半導体装置の斜視図である。
【発明を実施するための形態】
【００２７】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１にかかる半導体装置の構成を説明する。図１は、この半導体装置の上面図である。図１に示すように、この半導体装置には、中央部を占める能動領域を被覆するように、例えばアルミニウムからなるソース電極１０が形成されている。
【００２８】
その外周領域には、ソース電極１０を取り囲むようにゲートパッドＧＰ１から延在する、例えばアルミニウムからなるゲート金属配線１１が形成されている。外周領域は、ゲートパッドＧＰ１に近い順に、区域Ｋ１〜３に区分されている。ソース電極１０とゲート金属配線１１の間には、区域Ｋ１ではゲート引き出し配線群ＷＧ１１が、区域Ｋ２ではゲート引き出し配線群ＷＧ１２が、区域Ｋ３ではゲート引き出し配線群ＷＧ１３がそれぞれ形成されている。
【００２９】
図２Ａは、図１に示す領域Ｅ１１での上面図である。図２Ａに示すように、能動領域には、トレンチゲート構造を有する縦型のＮチャネル型ＭＯＳＦＥＴである、ＭＯＳＦＥＴセル２０が千鳥に多数配置されている。それぞれのＭＯＳＦＥＴセル２０の間には、ポリシリコンからなるゲート電極６が形成されている。外周領域には、ポリシリコンからなるゲート連結配線８が形成されている。その上に重畳して、ゲート金属配線１１が形成されている。また、ゲート電極６とゲート連結配線８の間の、ゲート引き出し配線群ＷＧ１１には、ポリシリコンからなるゲート引き出し配線７１ａが配列ピッチｐ１、幅Ｗ、長さＬで、その先端部がゲート連結配線８の下まで伸びて形成されている。
【００３０】
図２Ｂは、図１に示す領域Ｅ１２での上面図である。図２Ｂに示すように、ゲート引き出し配線群ＷＧ１２には、ゲート引き出し配線７１ａが配列ピッチｐ２で形成されている。その他の構成は、図２Ａと同様であるので、説明を省略する。
【００３１】
図２Ｃは、図１に示す領域Ｅ１３での上面図である。図２Ｃに示すように、ゲート引き出し配線群ＷＧ１３には、ゲート引き出し配線７１ａが配列ピッチｐ３で形成されている。その他の構成は、図２Ａと同様であるので、説明を省略する。
【００３２】
尚、ゲート電極６、ゲート引き出し配線７１ａ、ゲート連結配線８には、電気抵抗を下げることを目的として、不純物濃度Ｄで不純物が導入されている。
【００３３】
本構成では、ゲート引き出し配線７１ａの幅Ｗ、長さＬ、不純物濃度Ｄは均一であるが、配列ピッチｐ１〜ｐ３はゲート引き出し配線群ＷＧ１１〜１３でそれぞれ異なり、ｐ１＞ｐ２＞ｐ３である。本構成においては、具体的には、ｐ１：ｐ２：ｐ３＝４：３：２としている。尚、能動領域の構成を説明するため、図２Ａ〜Ｃでは、能動領域上を覆うソース電極１０は図示していない。
【００３４】
次に、この半導体装置の断面構造を説明する。図３Ａは図２ＡのＩＡ−ＩＡ断面図、図３Ｂは図２ＡのＩＢ−ＩＢ断面図である。
【００３５】
図３Ａに示す断面の能動領域では、Ｎ＋型基板１の上に、Ｎ型ドレイン層２、Ｐ−型チャネル層３が順に積層されている。能動領域に設けられたトレンチＴＲ１は、ゲート酸化膜４で覆われている。トレンチＴＲ１の開口部両端には、Ｎ＋型ソース領域５が形成されている。トレンチＴＲ１の上には、ゲート電極６、層間絶縁膜９が順に形成されている。また、能動領域の上部は、ソース電極１０で覆われている。
【００３６】
一方、外周領域では、Ｎ＋型基板１の上に、Ｎ型ドレイン層２、Ｐ−型チャネル層３が順に積層されている。Ｐ−型チャネル層３の上には、ゲート酸化膜４が形成されている。ゲート酸化膜４の上には、ポリシリコンからなるゲート連結配線８が形成されている。その上には、開口部９ａを有する層間絶縁膜９が形成されている。また、アルミニウムからなるゲート金属配線１１が、開口部９ａを通して、ゲート連結配線８と接続している。
【００３７】
図３Ｂに示す断面の能動領域では、Ｎ＋型基板１の上に、Ｎ型ドレイン層２が積層されている。Ｎ型ドレイン層２上には、ゲート酸化膜４が形成されている。その上には、ポリシリコンからなるゲート電極６、層間絶縁膜９、ソース電極１０が順に形成されている。
【００３８】
一方、外周領域では、Ｎ型ドレイン層２の上にＰ−型チャネル層３が部分的に積層されている。Ｎ型ドレイン層２とＰ−型チャネル層３は、ゲート酸化膜４で覆われている。ゲート酸化膜４の上には、ポリシリコンからなるゲート連結配線８が形成され、ポリシリコンからなるゲート引き出し配線７１ａを介して、能動領域に形成されているゲート電極６と接続している。その上には、開口部９ａを有する層間絶縁膜９が形成されている。また、アルミニウムからなるゲート金属配線１１が、開口部９ａを通して、ゲート連結配線８と接続している。
【００３９】
本構成では、ゲート引き出し配線７１ａの配列ピッチをｐ１＞ｐ２＞ｐ３としている。よって、ゲート引き出し配線７１ａは、ゲートパッドＧＰ１に近いゲート引き出し配線群ＷＧ１１では低密度に形成されている。また、ゲートパッドＧＰ１から離れ、ゲート引き出し配線群ＷＧ１２、ゲート引き出し配線群ＷＧ１３と移るに従い、高密度に形成されている。
【００４０】
ここで、半導体装置の外周領域における配線抵抗について検討する。配線抵抗のうち、ゲート連結配線８による寄与は、ゲートパッドＧＰ１から離れたゲート引き出し配線群ほど増加する。従って、ゲート引き出し配線群ＷＧ１１〜１３におけるゲート連結配線８の寄与は、ゲート引き出し配線群ＷＧ１１＜ゲート引き出し配線群ＷＧ１２＜ゲート引き出し配線群ＷＧ１３となる。
【００４１】
一方、ゲート引き出し配線７１ａは、ゲートパッドＧＰ１から離れたゲート引き出し配線群ほど高密度に形成され、実質的な電流経路断面積が増加する。従って、ゲート引き出し配線７１ａによる寄与は、ゲート引き出し配線群ＷＧ１１＞ゲート引き出し配線群ＷＧ１２＞ゲート引き出し配線群ＷＧ１３となる。
【００４２】
つまり、ゲート引き出し配線群ＷＧ１１〜１３におけるゲート引き出し配線７１ａと、ゲート連結配線８の配線抵抗に対する寄与は、逆の大小関係となる。よって、ゲート引き出し配線７１ａが均一なピッチで形成されている場合に比べて、ゲート引き出し配線群ＷＧ１１〜１３の配線抵抗の経路差を小さくできる。従って、ゲートパッドＧＰ１に供給されたゲート電圧を、能動領域内の各ＭＯＳＦＥＴセル２０に、より均等に印加できるようになる。
【００４３】
実施の形態２
次に、実施の形態２にかかる半導体装置の構成について説明する。図４は、この半導体装置の上面図である。図４では、ソース電極１０とゲート金属配線１１の間には、ゲート引き出し配線群ＷＧ２１〜２３が形成されている。その他の構成は、図１と同様であるので、説明を省略する。
【００４４】
図５Ａは、図４に示す領域Ｅ２１での上面図である。図５Ａに示すように、ゲート引き出し配線群ＷＧ２１には、ゲート引き出し電極７２ａが、配列ピッチｐ、幅Ｗ１、長さＬで形成されている。その他の構成は、図２Ａと同様であるので、説明を省略する。
【００４５】
図５Ｂは、図４に示す領域Ｅ２２での上面図である。図５Ｂに示すように、ゲート引き出し配線群ＷＧ２２には、ゲート引き出し配線７２ｂが、幅Ｗ２で形成されている。その他の構成は、図５Ａと同様であるので、説明を省略する。
【００４６】
図５Ｃは、図４に示す領域Ｅ２３での上面図である。図５Ｃに示すように、ゲート引き出し配線群ＷＧ２３には、ゲート引き出し配線７２ｃが、幅Ｗ３で形成されている。その他の構成は、図５Ａと同様であるので、説明を省略する。
【００４７】
尚、ゲート電極６、ゲート引き出し配線７２ａ〜ｃ、ゲート連結配線８には、電気抵抗を下げることを目的として、不純物濃度Ｄで不純物が導入されている。
【００４８】
本構成では、ゲート引き出し配線７２ａ〜ｃの配列ピッチｐ、長さＬ、不純物濃度Ｄは均一であるが、幅Ｗ１〜３はゲート引き出し配線群ＷＧ２１〜２３で異なり、Ｗ１＜Ｗ２＜Ｗ３である。本構成においては、具体的には、Ｗ１：Ｗ２：Ｗ３＝２：３：４としている。
【００４９】
ここで、この半導体装置の外周領域における配線抵抗について検討する。配線抵抗のうち、ゲート連結配線８による寄与は、実施の形態１と同様に、ゲート引き出し配線群ＷＧ２１＜ゲート引き出し配線群ＷＧ２２＜ゲート引き出し配線群ＷＧ２３となる。
【００５０】
一方、ゲート引き出し配線７２ａ〜ｃは、ゲートパッドＧＰ１から離れたゲート引き出し配線群ほど幅が広くなり、実質的な電流経路断面積が増加して電気抵抗が減少する。従って、ゲート引き出し配線７２ａ〜ｃによる寄与は、ゲート引き出し配線群ＷＧ２１＞ゲート引き出し配線群ＷＧ２２＞ゲート引き出し配線群ＷＧ２３となる。
【００５１】
つまり、ゲート引き出し配線群ＷＧ２１〜２３におけるゲート引き出し配線７２ａ〜ｃと、ゲート連結配線８の配線抵抗に対する寄与は、逆の大小関係となる。よって、ゲート引き出し配線７２ａ〜ｃが均一な幅で形成されている場合に比べて、ゲート引き出し配線群ＷＧ２１〜２３の配線抵抗の経路差を小さくできる。従って、ゲートパッドＧＰ１に供給されたゲート電圧を、能動領域内の各ＭＯＳＦＥＴセル２０に、より均等に印加できるようになる。
【００５２】
実施の形態３
次に、実施の形態３にかかる半導体装置の構成について説明する。図６は、この半導体装置の上面図である。図６では、ソース電極１０とゲート金属配線１１の間には、ゲート引き出し配線群ＷＧ３１〜３３が形成されている。その他の構成は、図１と同様であるので、説明を省略する。
【００５３】
図７Ａは、図６に示す領域Ｅ３１での上面図である。図７Ａに示すように、ゲート引き出し配線群ＷＧ３１には、ゲート引き出し配線７３ａが、配列ピッチｐ、幅Ｗ、長さＬ１で形成されている。その他の構成は、図２Ａと同様であるので、説明を省略する。
【００５４】
図７Ｂは、図６に示す領域Ｅ３２での上面図である。図７Ｂに示すように、ゲート引き出し配線群ＷＧ３２には、ゲート引き出し配線７３ｂが、長さＬ２で形成されている。その他の構成は、図７Ａと同様であるので、説明を省略する。
【００５５】
図７Ｃは、図６に示す領域Ｅ３３での上面図である。図７Ｃに示すように、ゲート引き出し配線群ＷＧ３３には、ゲート引き出し配線７３ｃが、長さＬ３で形成されている。その他の構成は、図７Ａと同様であるので、説明を省略する。
【００５６】
尚、ゲート電極６、ゲート引き出し配線７３ａ〜ｃ、ゲート連結配線８には、電気抵抗を下げることを目的として、不純物濃度Ｄで不純物が導入されている。
【００５７】
本構成では、ゲート引き出し配線７３ａ〜ｃの配列ピッチｐ、幅Ｗ、不純物濃度Ｄは均一であるが、長さＬ１〜３はゲート引き出し配線群ＷＧ３１〜３３で異なり、Ｌ１＞Ｌ２＞Ｌ３である。本構成においては、具体的には、Ｌ１：Ｌ２：Ｌ３＝４：３：２としている。
【００５８】
ここで、この半導体装置の外周領域における配線抵抗について検討する。配線抵抗のうち、ゲート連結配線８による寄与は、実施の形態１と同様に、ゲート引き出し配線群ＷＧ３１＜ゲート引き出し配線群ＷＧ３２＜ゲート引き出し配線群ＷＧ３３となる。
【００５９】
一方、ゲート引き出し配線７３ａ〜ｃは、ゲートパッドＧＰ１から離れたゲート引き出し配線群ほど長さが短くなり、電気抵抗が減少する。従って、ゲート引き出し配線７３ａ〜ｃによる寄与は、ゲート引き出し配線群ＷＧ３１＞ゲート引き出し配線群ＷＧ３２＞ゲート引き出し配線群ＷＧ３３となる。
【００６０】
つまり、ゲート引き出し配線群ＷＧ３１〜３３におけるゲート引き出し配線７３ａ〜ｃと、ゲート連結配線８の配線抵抗に対する寄与は、逆の大小関係となる。よって、ゲート引き出し配線７３ａ〜ｃが均一な長さで形成されている場合に比べてゲート引き出し配線群ＷＧ３１〜３３の配線抵抗の経路差を小さくできる。従って、ゲートパッドＧＰ１に供給されたゲート電圧を、各ＭＯＳＦＥＴセル２０に、より均等に印加できるようになる。
【００６１】
実施の形態４
次に、実施の形態４にかかる半導体装置の構成について説明する。図８は、この半導体装置の上面図である。図８では、ソース電極１０とゲート金属配線１１の間には、ゲート引き出し配線群ＷＧ４１〜４３が形成されている。その他の構成は、図１と同様であるので、説明を省略する。
【００６２】
図９Ａは、図８に示す領域Ｅ４１での上面図である。図９Ａに示すように、ゲート引き出し配線群ＷＧ４１には、ゲート引き出し電極７４ａが、配列ピッチｐ、幅Ｗ、長さＬで形成されている。また、ゲート引き出し電極７４ａの電気抵抗を下げるため、ゲート引き出し電極７４ａには不純物濃度Ｄ１で不純物が導入されている。その他の構成は、図２Ａと同様であるので、説明を省略する。
【００６３】
図９Ｂは、図８に示す領域Ｅ４２での上面図である。図９Ｂに示すように、ゲート引き出し配線群ＷＧ４２には、ゲート引き出し配線７４ｂが配列ピッチｐ、幅Ｗ、長さＬで形成されている。ゲート引き出し配線７４ｂには、電気抵抗を下げるため、不純物濃度Ｄ２で不純物が導入されている。その他の構成は、図９Ａと同様であるので、説明を省略する。
【００６４】
図９Ｃは、図８に示す領域Ｅ４３での上面図である。図９Ｃに示すように、ゲート引き出し配線群ＷＧ４３には、ゲート引き出し配線７４ｃが配列ピッチｐ、幅Ｗ、長さＬで形成されている。ゲート引き出し配線７４ｃには、電気抵抗を下げるため、不純物濃度Ｄ３で不純物が導入されている。その他の構成は、図９Ａと同様であるので、説明を省略する。
【００６５】
本構成では、ゲート引き出し配線７４ａ〜ｃの配列ピッチｐ、幅Ｗ、長さＬは均一であるが、不純物濃度Ｄ１〜３はゲート引き出し配線群ＷＧ４１〜４３でそれぞれ異なり、Ｄ１＜Ｄ２＜Ｄ３である。
【００６６】
尚、ゲート電極６、ゲート連結配線８には、電気抵抗を下げることを目的として、不純物濃度Ｄで不純物が導入されている。
【００６７】
ここで、この半導体装置の外周領域における配線抵抗について検討する。配線抵抗のうち、ゲート連結配線８による寄与は、実施の形態１と同様に、ゲート引き出し配線群ＷＧ４１＜ゲート引き出し配線群ＷＧ４２＜ゲート引き出し配線群ＷＧ４３となる。
【００６８】
一方、ゲート引き出し配線７４ａ〜ｃは、ゲートパッドＧＰ１から離れたゲート引き出し配線群ほど不純物濃度が高くなり、電気抵抗が減少する。従って、ゲート引き出し配線７４ａ〜ｃによる寄与は、ゲート引き出し配線群ＷＧ４１＞ゲート引き出し配線群ＷＧ４２＞ゲート引き出し配線群ＷＧ４３となる。
【００６９】
つまり、ゲート引き出し配線群ＷＧ４１〜４３におけるゲート引き出し配線７４ａ〜ｃと、ゲート連結配線８の配線抵抗に対する寄与は、逆の大小関係となる。よって、ゲート引き出し配線７４ａ〜ｃが均一な不純物濃度で形成されている場合に比べて、ゲート引き出し配線群ＷＧ４１〜４３の配線抵抗の経路差を小さくできる。従って、ゲートパッドＧＰ１に供給されたゲート電圧を、各ＭＯＳＦＥＴセル２０に、より均等に印加できるようになる。
【００７０】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の実施の形態における半導体の導電型を入れ替えてもよい。
【００７１】
上記の実施の形態では半導体にシリコンを用いているが、使用する半導体はこれに限られず、例えば、ＩｎＰ系材料、ＧａＮ系材料、ＧａＡｓ系材料などを用いてもよい。
【００７２】
また、上記の実施の形態１〜３における、ゲート引き出し配線の配列ピッチ、幅、長さの比率は上記の例に限られず、大小関係を維持する限り、別の比率としてもよい。
【００７３】
また、能動領域に配置する素子はトレンチゲート構造を有するＭＯＳＦＥＴに限られず、半導体装置に集積できる他の構造のトランジスタを用いてもよい。
【００７４】
また、外周領域の区域の配置は３分割に限られず、任意の分割数とすることができる。また、分割位置についても、任意に設定してもよい。
【００７５】
さらに、上述の実施の形態では、ゲート引き出し配線の配列ピッチ、幅、長さまたは不純物濃度を、区域ごとに段階的に変化させているが、究極的には、ゲートパッドＧＰ１からの配線距離に応じて、ゲート引き出し配線の配列ピッチ、長さまたは幅を、幾何級数的に変化させてもよい。
【００７６】
なお、ゲート引き出し配線の配列ピッチ、幅、長さ、不純物濃度は、適宜組み合わせて変化させることが可能である。例えば、ゲート引き出し配線群ごとにゲート引き出し配線の配列ピッチを変化させ、ゲート引き出し配線群に形成されたゲート引き出し配線については１本ごとに、または複数本ごとに幅を変化させてもよいし、長さまたは不純物濃度を変化させてもよい。
【００７７】
例えば、ゲート引き出し配線群ごとにゲート引き出し配線の幅を変化させ、ゲート引き出し配線群に形成されたゲート引き出し配線については１本ごとに、または複数本ごとに配列ピッチを変化させてもよいし、長さまたは不純物濃度を変化させてもよい。
【００７８】
例えば、ゲート引き出し配線群ごとにゲート引き出し配線の長さ変化させ、ゲート引き出し配線群に形成されたゲート引き出し配線については１本ごとに、または複数本ごとに配列ピッチを変化させてもよいし、幅または不純物濃度を変化させてもよい。
【００７９】
例えば、ゲート引き出し配線群ごとにゲート引き出し配線の不純物濃度を変化させ、ゲート引き出し配線群に形成されたゲート引き出し配線については１本ごとに、または複数本ごとに配列ピッチを変化させてもよいし、幅または長さを変化させてもよい。
【００８０】
さらに、例えば、ゲートパッドＧＰ１からの配線距離に応じて、ゲート引き出し配線の配列ピッチ及び幅を幾何級数的あるいは算術級数的に変化させてもよいし、配列ピッチ及び長さ、配列ピッチ及び不純物濃度、幅及び長さ、幅及び不純物濃度、長さ及び不純物濃度を幾何級数的あるいは算術級数的に変化させてもよい。
【符号の説明】
【００８１】
１  Ｎ＋型基板
２  Ｎ型ドレイン層
３  Ｐ−型チャネル層
４  ゲート酸化膜
５  Ｎ＋型ソース領域
６  ゲート電極
７１ａ  ゲート引き出し配線
７２ａ、ｂ、ｃ  ゲート引き出し配線
７３ａ、ｂ、ｃ  ゲート引き出し配線
７４ａ、ｂ、ｃ  ゲート引き出し配線
８  ゲート連結配線
９  層間絶縁膜    ９ａ  開口部
１０  ソース電極
１１  ゲート金属配線
２０  ＭＯＳＦＥＴセル
１０１  Ｎ＋型基板
１０２  Ｎ型ドレイン層
１０３  Ｐ−型チャネル層
１０４  ゲート酸化膜
１０５  Ｎ＋型ソース領域
１０６  ゲート電極
１０８  ゲート連結配線
１０９  層間絶縁膜    １０９ａ  開口部
１１０  ソース電極
１１１  ゲート金属配線
１２０  ＭＯＳＦＥＴセル
１７０  ゲート引き出し配線領域    １７１、１７１ａｎ  ゲート引き出し配線
ＷＧ１１、１２、１３  ゲート引き出し配線群
ＷＧ２１、２２、２３  ゲート引き出し配線群
ＷＧ３１、３２、３３  ゲート引き出し配線群
ＷＧ４１、４２、４３  ゲート引き出し配線群
ＧＰ１、２  ゲートパッド
ＴＲ１、２  トレンチ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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