(57)【要約】【課題】本発明の目的は、狭帯域バッファの特性への影響を抑えたラッチ回路を提供することである。【解決手段】上記の課題を解決するため、ラッチ回路は、第一論理値と第二論理値とを有する非反転クロックと、該非反転クロックが該第一論理値となる第一期間よりも短い第二期間において該第二論理値となる反転クロックとを出力するクロック生成回路と、第一差動データと該非反転クロックを入力し、該第一差動データを該非反転クロックでサンプルする標本化回路と、該標本化回路から出力される第二差動データと該反転クロックを入力し、該第二差動データを該反転クロックに応じて保持する第一保持回路と、該非反転クロックおよび該反転クロックがいずれも該第一論理値の期間にイネーブル信号を出力するイネーブル信号生成部と、該イネーブル信号に応じて該第二差動データを保持する第二保持回路とを有する。【選択図】図１
2010041087.tif 000002
【特許請求の範囲】
【請求項１】
第一論理値と第二論理値とを有する非反転クロックと、該非反転クロックが該第一論理値となる第一期間よりも短い第二期間において該第二論理値となる反転クロックとを出力するクロック生成回路と、
第一差動データと該非反転クロックを入力し、該第一差動データを該非反転クロックでサンプルする標本化回路と、
該標本化回路から出力される第二差動データと該反転クロックを入力し、該第二差動データを該反転クロックに応じて保持する第一保持回路と、
該非反転クロックおよび該反転クロックがいずれも該第一論理値の期間にイネーブル信号を出力するイネーブル信号生成部と、
該イネーブル信号に応じて該第二差動データを保持する第二保持回路と
を有することを特徴とするラッチ回路。
【請求項２】
該保持回路は該差動データをラッチするラッチ部と、該ラッチ部と該標本化回路の出力との間に接続されたインダクタとを有することを特徴とする請求項１に記載のラッチ回路。
【請求項３】
該保持回路は該差動データをラッチするラッチ部と、該ラッチ部と該標本化回路の出力との間に接続された抵抗とを有することを特徴とする請求項１に記載のラッチ回路。
【請求項４】
試験時にクロックを出力するバッファと、
該クロックを入力とし、第一論理値と第二論理値とを有する非反転クロックと、該非反転クロックが該第一論理値となる第一期間よりも短い第二期間において該第二論理値となる反転クロックとを出力するクロック生成回路と、
切り替え信号に応じて該非反転クロックおよび該反転クロックの出力を有効にするスイッチと
第一差動データと該非反転クロックを入力し、該第一差動データを該非反転クロックでサンプルする標本化回路と、
該標本化回路から出力される第二差動データと該反転クロックを入力し、該第二差動データを該反転クロックに応じて保持する第一保持回路と、
該非反転クロックおよび該反転クロックがいずれも該第一論理値の期間にイネーブル信号を出力するイネーブル信号生成部と、
該イネーブル信号に応じて該第二差動データを保持する第二保持回路と
を有することを特徴とする試験回路。
【請求項５】
該イネーブル信号生成部は該非反転クロックおよび該反転クロックの出力が有効な場合にのみ該イネーブル信号を出力することを特徴とする請求項４に記載の試験回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動データをクロックでラッチするラッチ回路およびラッチ回路を利用した試験回路に関する。
【背景技術】
【０００２】
高速光伝送技術において、複数対のパラレル差動信号は１対の高速なシリアル差動信号に変換後、光信号に変換される。１対の高速なシリアル差動信号への変換はシリアライザとよばれる半導体装置により行われる。パラレル差動信号をシリアル差動信号に変換するため、シリアライザは複数のカレントモードロジック（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ：ＣＭＬ）によってパラレル差動信号を受け、上記信号間の位相を調整し、それらの信号を束ねることによりシリアル化している。そこでＣＭＬは高速動作が要求されるため、トランジスタの飽和領域を使用せずに電流をスイッチングする回路構成となっている。
【０００３】
ＣＭＬによるラッチ回路に高周波クロックを供給するため、クロックバッファは狭帯域バッファから構成されている。狭帯域バッファは回路共振を利用することにより特定の狭帯域で高い駆動能力を得ることの出来るバッファである。回路共振はバッファの出力から見える配線容量やＭＯＳトランジスタの寄生容量等の負荷容量とバッファの出力の差動対に挿入されたインダクタンス成分との間で発生する。
【０００４】
一方、シリアライザは出荷前に動作試験がなされる。数十ＧＨｚで高速動作するシリアライザをウエハレベルで動作試験することは困難である。そのため、試験対象のシリアライザをパッケージングしてから動作試験を行う必要がある。パッケージングするまで良品かどうか判断できないため不良品もパッケージングすることになり、試験コストが増大する。このようなコスト増大を防ぐためにはウエハレベルでの動作試験を数十ＭＨｚの低周波で行う必要がある。
【０００５】
低周波での動作試験を実現するため、高速動作に用いられる狭帯域バッファと並列に接続される低周波用クロックバッファが必要になる。低周波での動作試験に十分な駆動能力を確保するため、低周波用クロックバッファのサイズは狭帯域バッファと同等かそれ以上にする。低周波用クロックバッファのサイズが大きくなると狭帯域バッファ動作時において駆動すべき負荷容量が増大する。負荷容量の増大は狭帯域バッファによる高速動作に悪影響を与える。そこで高速動作への影響を小さくするために低周波用クロックバッファの駆動能力を小さくすると、低周波動作試験時のクロックの立上り立下り時間は長くなる。シリアライザにおいて、クロックの立上り立下り時間が長くなるとクロックおよび反転クロックがともに論理値１になる期間が発生する。クロックおよび反転クロックが共に論理値１になると差動クロックによるデータのラッチが出来ず、正確な低周波動作試験ができなくなる。以下の特許文献には立上りおよび立下り時間が比較的長いクロック信号の入力段にインバータを設け、クロック信号の電位とインバータの閾値との大小関係により動作タイミングを制御するラッチ回路が開示されている。
【特許文献１】特開平０４−３５２５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、狭帯域バッファの特性への影響を抑えたラッチ回路およびラッチ回路を利用した試験回路を提供することである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、ラッチ回路は、第一論理値と第二論理値とを有する非反転クロックと、該非反転クロックが該第一論理値となる第一期間よりも短い第二期間において該第二論理値となる反転クロックとを出力するクロック生成回路と、第一差動データと該非反転クロックを入力し、該第一差動データを該非反転クロックでサンプルする標本化回路と、該標本化回路から出力される第二差動データと該反転クロックを入力し、該第二差動データを該反転クロックに応じて保持する第一保持回路と、該非反転クロックおよび該反転クロックがいずれも該第一論理値の期間にイネーブル信号を出力するイネーブル信号生成部と、該イネーブル信号に応じて該第二差動データを保持する第二保持回路とを有する。
【発明の効果】
【０００８】
本発明によれば、非反転クロックと反転クロックとの位相をクロックの遷移時間以上ずらすことによりデータの筒抜けを防ぐことができる。また、非反転クロックと反転クロックとが互いに第一論理値となる間標本化回路の出力を保持することによりラッチ回路の動作が不安定になるのを防ぐことができる。この結果、駆動能力の低いクロックバッファを用いてオンチップでのラッチ回路の低速試験を行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の一形態について詳細に説明する。
［トランスミッタ］
図１は本実施の形態におけるトランスミッタ１００のブロック図である。トランスミッタ１００は複数の差動信号を１つの差動信号に変換する機能を有する半導体装置である。トランスミッタ１００はシリアライザ１０２、フェイズ  ロックド  ループ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＰＬＬ）１０４、スイッチ１０５、分周器１０６、クロック生成回路４００、狭帯域バッファ１０８、イネーブル信号生成部５００、スイッチ１１０、１１２を有する。
【００１０】
クロック１１６はＰＬＬ１０４に入力され高周波の差動クロックに変換される。狭帯域バッファ１０８はＰＬＬ１０４から入力された差動クロックと同一周波数の差動クロックを出力する高駆動能力のバッファである。分周器１０６はＰＬＬから入力された差動クロックを低周波クロックに分周し出力する。クロック生成回路４００は分周器１０６から出力された低周波クロックを入力とし、クロック２０と、クロック２０が論理値０の期間においてこの期間よりも短く、かつ論理値１となる期間を有する反転クロック２１とを出力する。イネーブル信号生成部５００はクロック生成回路４００から出力された低周波差動クロックのクロック２０、反転クロック２１のいずれもが論理値０の場合に論理値１となるイネーブル信号３４８を出力する。低周波試験が可能な回路を本実施例では試験回路とする。
【００１１】
切り替え信号１１８はスイッチ１１０、１１２のいずれか一方をオンにする。スイッチ１１０がオンしている場合にはクロック生成回路４００から出力されるクロック２０、反転クロック２１が有効になる。この場合クロック２０、反転クロック２１はそれぞれ非反転クロック３３４、反転クロック３４６としてシリアライザ１０２に供給される。スイッチ１１２がオンしている場合には狭帯域バッファ１０８から出力されるクロック２２、反転クロック２３が有効になる。この場合クロック２２、反転クロック２３はそれぞれ非反転クロック３３４、反転クロック３４６としてシリアライザ１０２に供給される。
【００１２】
また切り替え信号１１８はスイッチ１１２をオンにする信号を出力した場合にスイッチ１０５をオフにする信号を出力する。低周波動作時においては、スイッチ１０５は切り替え信号１１８に応じてオンとなり、ＰＬＬ１０４から入力されたクロックを出力する。高
周波動作時においては、スイッチ１０５は切り替え信号１１８に応じてオフとなり、ＰＬＬ１０４から入力されたクロックの出力を遮断すると共に論理値０の信号を出力し続ける。このような構成により高周波動作時において狭帯域バッファ１０８に対する分周器１０６、クロック生成回路４００、イネーブル信号生成部５００の寄生容量の影響を小さくすることが出来る。
【００１３】
また後述のとおりイネーブル信号３４８はシリアライザ１０２の低周波動作を安定させるのに用いられる。上記構成により高周波動作時のイネーブル信号３４８の論理値は固定される。これによりシリアライザ１０２の高周波動作を安定させることが出来る。
［シリアライザ］
シリアライザ１０２は入力された信号１、２、３、４、５、６、７、８からなる複数対のパラレル差動信号を信号１２０、１２１からなる１対のシリアル差動信号に変換する。本実施例において、シリアライザ１０２は４対のパラレル差動信号を１対のシリアル差動信号に変換する。シリアライザ１０２はマルチプレクサ１０、１２、１４を有する。マルチプレクサ１０は信号１、２からなる差動信号および信号３，４からなる差動信号を入力とし信号３３０、３３２からなる差動信号を出力する。マルチプレクサ１２は信号５、６からなる差動信号および信号７，８からなる差動信号を入力とし信号１２２、１２３からなる差動信号を出力する。マルチプレクサ１４は信号３３０、３３２からなる差動信号および信号１２２，１２３からなる差動信号を入力とし信号１２０、１２１からなる差動信号を出力する。
【００１４】
信号１から８はすべて同じ周波数で入力される。信号３３０、３３２は信号１，２，３，４の２倍の周波数でマルチプレクサ１０から出力される。信号１２２、１２３は信号５，６，７，８の２倍の周波数でマルチプレクサ１２から出力される。信号１２０、１２１は信号３３０、３３２、１２２，１２３の２倍の周波数でマルチプレクサ１４から出力される。したがって、信号１２０、１２１からなるシリアル差動信号は信号１から８のパラレル差動信号の４倍の周波数で出力される。信号１２０、１２１は電気信号から光信号に変換され、受信側の装置へ高速伝送される。マルチプレクサの動作に関する詳細は後述する。
【００１５】
イネーブル信号３４８、非反転クロック３３４、反転クロック３４６はそれぞれのマルチプレクサ１０、１２、１４に入力される。イネーブル信号３４８、非反転クロック３３４、反転クロック３４６についての詳細は後述する。
［マルチプレクサ］
図２はマルチプレクサ１４の詳細なブロック図である。他のマルチプレクサ１０、１２も同様の構成を有する。マルチプレクサ１４は信号３３０、３３２、１２２、１２３からなるパラレル差動信号を信号１２０、１２１からなるシリアル差動信号に変換する。マルチプレクサ１４はフリップフロップ３２、３４、試験対象回路３００−３、分周器３６０、セレクタ３０を有する。フリップフロップ３２は試験対象回路３００−１、３００−２を有する。フリップフロップ３４は試験対象回路３００−４、３００−５を有する。それぞれの試験対象回路３００−１〜３００−ｍの高速動作時の動作は通常のラッチ回路と同じである。ここでｍはシリアライザ１０２を構成する全ての試験対象回路の総数である。イネーブル信号３４８はそれぞれの試験対象回路３００−１〜３００−ｍに入力される。イネーブル信号３４８は低速動作時において試験対象回路３００−１〜３００−ｍを安定動作させる。試験対象回路３００−ｍについての詳細な説明は後述する。
【００１６】
分周器３６０は入力された非反転クロック３３４、反転クロック３４６の周波数を信号３３０、３３２、１２２、１２３に適合するように分周する。例えば信号３３０が２Ｇｂｐｓ（ｂｉｔ  ｐｅｒ  ｓｅｃｏｎｄ）であるとする。２Ｇｂｐｓの信号は周波数に換算すると１ＧＨｚとなる。この場合、分周器３６０は非反転クロック３３４、および反転ク
ロック３４６の周波数を信号３３０の２倍の周波数である２ＧＨｚに分周する。分周器３６０の出力するクロック周波数はマルチプレクサごとに異なる。図１のマルチプレクサ１０、１２からは１ＧＨｚの信号３３０、３３２、１２２、１２３が出力されているため、それぞれのマルチプレクサに実装された分周器３６０は入力された非反転クロック３３４、反転クロック３４６の周波数を１ＧＨｚに分周する。シリアライザ１０２に供給する非反転クロック３３４、反転クロック３４６の周波数は、最終段のマルチプレクサ１４から出力される信号１２０、１２１の基本クロック周波数以上の周波数である。
【００１７】
フリップフロップ３２は信号３３０、３３２を入力とし、非反転クロック３３４に同期して信号５０、５１を出力する。フリップフロップ３４は信号１２２、１２３を入力とし、非反転クロック３３４に同期して信号５４、５５を出力する。つまり信号５０、５１と信号５４、５５とは同相である。試験対象回路３００−３は信号５０、５１を入力とし、差動クロック３４６に同期して信号５２、５３を出力する。したがって信号５２、５３は信号５４、５５よりも非反転クロック３３４の半周期分遅れてセレクタ３０に入力される。
【００１８】
セレクタ３０は非反転クロック３３４の論理値に応じて信号５２、５３からなる差動信号または信号５４、５５からなる差動信号のいずれか一方を選択し信号１２０、１２１からなる差動信号として時分割で多重し出力する。セレクタ３０は非反転クロック３３４が論理値０のときには信号５２、５３からなる差動信号を選択し、非反転クロック３３４が論理値１のときには信号５４、５５からなる差動信号を選択する。
【００１９】
セレクタ３０は非反転クロック３３４の論理値の変化に応じて信号５２、５３と信号５４、５５との論理値を交互に信号１２０、１２１として出力する。前述のとおり信号５２、５３の位相は信号５４、５５よりも非反転クロック３３４の半周期分遅れているので、セレクタ３０は非反転クロック３３４の１周期中に論理値のデータを２つ出力することが出来る。
【００２０】
以上よりマルチプレクサ１４は信号３３０、３３２、１２２、１２３からなる２対のパラレル差動信号を信号１２０、１２１からなる１対のシリアル差動信号として、入力パラレル差動信号の２倍の周波数である４Ｇｂｐｓすなわち２ＧＨｚの信号に変換し出力することが出来る。
［試験対象回路］
図３は本実施の形態における試験対象回路３００−１の回路図である。試験対象回路３００−１はラッチ回路２００と保持回路３５４とを有する。ラッチ回路２００は非反転クロック３３４が論理値１の場合に入力された信号３３０、３３２と同一の論理値を有する信号３３８、３４０を反転クロック３４６が論理値１の間ラッチする。
【００２１】
高周波でのラッチ回路２００の通常動作は以下の通りである。標本化回路３５０は信号３３０、３３２を非反転クロック３３４が論理値１の場合にサンプルし、信号３３０と等しい論理値を有する信号３３８、および信号３３２と等しい論理値を有する信号３４０を出力する。標本化回路３５０は抵抗３０１、３０２、ＭＯＳトランジスタ３０４、３０５、３０６を有する。抵抗３０１の一方は正電源に、他方はＭＯＳトランジスタ３０４のドレインにそれぞれ接続されている。抵抗３０２の一方は正電源に、他方はＭＯＳトランジスタ３０５のドレインにそれぞれ接続されている。信号３３８はＭＯＳトランジスタ３０４のドレインに接続されている。信号３４０はＭＯＳトランジスタ３０５のドレインに接続されている。信号３３０はＭＯＳトランジスタ３０４のゲートに入力される。信号３３２はＭＯＳトランジスタ３０５のゲートに入力される。信号３３０、３３２が論理値１になるとＭＯＳトランジスタ３０４、３０５はオンし、ドレインからソースへ電流を流す。
【００２２】
ＭＯＳトランジスタ３０４、３０５のソースはそれぞれＭＯＳトランジスタ３０６のドレインに接続されている。ＭＯＳトランジスタ３０６のゲートは非反転クロック３３４に接続されている。ＭＯＳトランジスタ３０６のソースはＭＯＳトランジスタ３０８のドレインに接続されている。ＭＯＳトランジスタ３０８のゲートにはバイアス電圧３３６が印加されている。ＭＯＳトランジスタ３０８のソースはグランドに接続されている。ＭＯＳトランジスタ３０８は電流源として動作する。電流源の電流値はバイアス電圧３３６の電圧値により決定する。
【００２３】
非反転クロック３３４が論理値１となるとＭＯＳトランジスタ３０６がオンする。信号３３０が論理値１となりＭＯＳトランジスタ３０４がオンするとＭＯＳトランジスタ３０８で設定された電流値が抵抗３０１を流れる。この結果信号３４０の論理値は信号３３０の反転論理値０となる。このとき信号３３０の差動対である信号３３２は論理値０なのでＭＯＳトランジスタ３０５はオフである。そのため抵抗３０２には電流が流れず、信号３３８は論理値１となる。よって非反転クロック３３４が論理値１の場合、標本化回路３５０は信号３３０、３３２を入力とし、その入力信号と等しい論理値を有する信号３３８、３４０を出力する。
【００２４】
保持回路３５２は反転クロック３４６が論理値１の間、信号３３８、３４０の論理値を保持し続ける。保持回路３５２はＭＯＳトランジスタ３１０、３１２、３１４を有する。ＭＯＳトランジスタ３１０のドレインは信号３３８に接続されている。ＭＯＳトランジスタ３１２のドレインは信号３４０に接続されている。ＭＯＳトランジスタ３１０のゲートは信号３４０に、ＭＯＳトランジスタ３１２のゲートは信号３３８にそれぞれ接続されている。ＭＯＳトランジスタ３１０、３１２のソースはＭＯＳトランジスタ３１４のドレインにそれぞれ接続されている。ＭＯＳトランジスタ３１４のゲートは非反転クロック３３４を論理反転した反転クロック３４６に接続されている。ＭＯＳトランジスタ３１４のソースはトランジスタ３０８のドレインに接続されている。
【００２５】
信号３３８が論理値１であるとするとその差動対である信号３４０は論理値０となる。このとき信号３３８にゲートを接続したＭＯＳトランジスタ３１２がオンする。反転クロック３４６が論理値１の場合、ＭＯＳトランジスタ３１４がオンする。ＭＯＳトランジスタ３１４がオンするとＭＯＳトランジスタ３０８に設定した電流値が抵抗３０１を流れる。これにより信号３４０は論理値０に保持される。信号３４０にゲートを接続したＭＯＳトランジスタ３１０はオフするので抵抗３０２には電流は流れない。これにより信号３３８は論理値１に保持される。よって反転クロック３４６が論理値１の場合、保持回路３５２は信号３３８、３４０の論理値を保持し続ける。
【００２６】
低周波での試験動作時において、非反転クロック３３４および反転クロック３４６の立上り、立下り時間は非常に長くなる。非反転クロック３３４および反転クロック３４６の立上り、立下り時間が非常に長い場合、非反転クロック３３４および反転クロック３４６がいずれも論理値１となる場合がある。このとき標本化回路３５０および保持回路３５２がいずれも動作するため、ラッチ回路２００は信号の論理値をラッチできなくなる。そこでクロック生成回路４００を用いて非反転クロック３３４および反転クロック３４６が共に論理値１とならないように立上り、立下りの位相をずらす。これにより標本化回路３５０および保持回路３５２が共に動作するのを回避することが出来る。位相をずらす時間は非反転クロック３３４の遷移時間以上にするのが望ましい。これにより非反転クロック３３４および反転クロック３４６が共に論理値１となるのを確実に防ぐことが出来る。
【００２７】
非反転クロック３３４および反転クロック３４６がいずれも論理値０の場合、標本化回路３５０および保持回路３５２は共に動作しない。標本化回路３５０および保持回路３５２が共に動作しない場合、信号３３８、３４０の論理値を決定するものがなくなり、信号
３３８、３４０の論理値が不安定になる。そこで非反転クロック３３４および反転クロック３４６がいずれも論理値０の場合に信号３３８、３４０の論理値をラッチする保持回路３５４を設ける。
【００２８】
保持回路３５４はイネーブル信号３４８が論理値１の場合にのみ動作する。論理値１のイネーブル信号３４８は非反転クロック３３４および反転クロック３４６がいずれも論理値０の場合に保持回路３５４に入力される。保持回路３５４は抵抗３１６、３１８、ＭＯＳトランジスタ３２０、３２２、３２４を有する。抵抗３１６の一方は信号３３８に、他方はＭＯＳトランジスタ３２０にそれぞれ接続されている。抵抗３１８の一方は信号３４０に、他方はＭＯＳトランジスタ３２２にそれぞれ接続されている。ＭＯＳトランジスタ３２０のゲートは抵抗３１８に、ＭＯＳトランジスタ３２２のゲートは抵抗３１６にそれぞれ接続されている。トランジスタ３２０、３２２のソースはＭＯＳトランジスタ３２４のドレインに接続されている。ＭＯＳトランジスタ３２４のゲートはイネーブル信号３４８に接続されている。ＭＯＳトランジスタ３２４のソースはグランドに接続されている。
【００２９】
信号３３８が論理値１であるとするとその差動対である信号３４０は論理値０となる。このとき信号３３８に抵抗３１６を介してゲートを接続したＭＯＳトランジスタ３２２がオンする。イネーブル信号３４８が論理値１になるとＭＯＳトランジスタ３２４がオンする。ＭＯＳトランジスタ３２２および３２４がオンすると電流が抵抗３０１を流れる。これにより信号３４０は論理値０に保持される。信号３４０に抵抗３１８を介してゲートを接続したＭＯＳトランジスタ３２０はオフするので抵抗３０２には電流は流れない。これにより信号３３８は論理値１に保持される。よってイネーブル信号３４８が論理値１の間、保持回路３５４は信号３３８、３４０の論理値を保持し続ける。これにより非反転クロック３３４および反転クロック３４６が共に論理値０の間も信号３３８、３４０の論理値をラッチし続けることが出来る。よって試験動作時においてシリアライザ１４は正常動作することができる。
【００３０】
保持回路３５４とイネーブル信号３４８を出力するイネーブル信号生成部５００とを有するものをレベル保持部と呼ぶこととする。レベル保持部は上述の動作により非反転クロック３３４および反転クロック３４６がいずれも論理値０の間信号３３８、３４０の論理値を保持することが出来る。
【００３１】
保持回路３５４において、抵抗３１６、３１８は信号３３８、３４０が保持回路３５４から受ける影響を小さくするために挿入されている。ＭＯＳトランジスタ３２０、３２２はドレイン容量を有する。容量成分はその容量成分が接続された信号線を伝播する信号の立上り、立下りを遅くする。信号の立上り、立下りが遅くなると信号の高速伝送が困難になる。抵抗３１６、３１８を信号３３８、３４０とＭＯＳトランジスタ３２０、３２２との間に接続することにより、ＭＯＳトランジスタ３２０、３２２のドレイン容量を見えなくすることが出来る。抵抗３１６、３１８の抵抗値はＭＯＳトランジスタ３２０、３２２がオンした場合に信号３３８、３４０がそれぞれ論理値０であると判定できるよう、抵抗３０１、３０２の抵抗値との関係から決定する。
【００３２】
また、抵抗３１６、３１８の代わりにインダクタを用いることも出来る。インダクタは数十ＭＨｚの低周波ではインピーダンスが非常に小さい。このため低周波動作時において抵抗を挿入する場合よりもより正確に信号３３８、３４０の論理値を保持することが出来る。
またインダクタは高周波になるほどインピーダンス値が大きくなる。インピーダンス値が大きくなることにより、高周波動作時に保持回路３５４が信号３３８、３４０に与える影響はより小さくなる。インダクタのインダクタンス値は高周波動作時において保持回路３５４の寄生容量が信号３３８、３４０に影響を与えない十分な大きさとする。
［クロック生成回路］
図４Ａはクロックと反転クロックとの立上り、立下りのタイミングを調整するクロック生成回路４００の回路図の一例である。図４Ｂはクロック生成回路４００の動作を説明するための波形図である。クロック生成回路４００はクロック２０と、クロック２０が論理値０の期間においてこの期間よりも短く、かつ論理値１となる期間を有する反転クロック２１とを出力する。クロック２０、反転クロック２１はスイッチ１１０から出力され非反転クロック３３４、反転クロック３４６となる。
【００３３】
図４Ａにおいてクロック生成回路４００はＮＯＴ回路４１０、４１４、４１６、４２０、４２２、ＮＯＲ回路４１２、４１８を有する。ＮＯＴ回路４１０はクロック４０１を入力とし、クロックの論理反転信号を出力する。ＮＯＲ回路４１２はＮＯＴ回路４１０の出力を一方の入力とし、ＮＯＴ回路４２２の出力を他方の入力とする。ＮＯＲ回路４１２は一方の入力信号が論理値１の場合に論理値０の信号を出力する。ＮＯＴ回路４１４はＮＯＲ回路４１２の出力信号を入力としその反転信号を出力する。ＮＯＴ回路４１６はＮＯＴ回路４１４の出力を入力としその反転信号をクロック２０として出力する。
【００３４】
ＮＯＲ回路４１８はＮＯＴ回路４１６の出力を一方の入力とし、クロック４０１を他方の入力とする。ＮＯＲ回路４１８は一方の入力信号が論理値１の場合に論理値０の信号を出力する。ＮＯＴ回路４２０はＮＯＲ回路４１８の出力信号を入力としその反転信号を出力する。ＮＯＴ回路４２２はＮＯＴ回路４２０の出力を入力としその反転信号を反転クロック２１として出力する。
【００３５】
図４Ｂはクロック生成回路４００におけるクロック４０１、クロック２０、反転クロック２１の波形図である。ＮＯＴ回路４１６の出力であるクロック２０が論理値１から０に遷移すると、論理値０がＮＯＲ回路４１８の一方に入力される。ＮＯＲ回路４１８の他方の入力であるクロック４０１も論理値０である。よってＮＯＲ回路４１８、ＮＯＴ回路４２０、４２２によりクロック２０の遷移からＴ１時間遅延して反転クロック２１が論理値０から１に遷移する。また、ＮＯＴ回路４２２の出力である反転クロック２１が論理値１から０に遷移すると、論理値０がＮＯＲ回路４１２の一方に入力される。ＮＯＲ回路４１２の他方の入力であるＮＯＴ回路４１０の出力も論理値０である。よってＮＯＲ回路４１２、ＮＯＴ回路４１４、４１６によりクロック２１の遷移からＴ２時間遅延してクロック２０が論理値０から１に遷移する。これによりクロック生成回路４００はクロック４０１を入力とし、クロック２０またはクロックの位相反転信号である反転クロック２１が同時に論理値１となる期間を排除する。
【００３６】
クロック生成回路４００を用いることにより信号の立上り、立下りが遅い低周波のクロックを用いてもクロックおよびその反転クロックが同時に論理値１となるオーバーラッピングを回避することが出来る。オーバーラッピングを回避することにより図３の標本化回路３５０、保持回路３５２はいずれか一方が動作しているか、またはいずれも動作していない状態となる。つまり標本化回路３５０、保持回路３５２が同時に動作する状態を無くすことにより、ラッチ回路２００におけるデータの筒抜けを無くすことが出来る。なお、クロックおよびその反転クロックがいずれも論理値０になっている時間Ｔ１、Ｔ２はＮＯＴ回路４１４、４１６、４２０、４２２の数を変えることにより調整することが出来る。［イネーブル信号生成部］
図５はイネーブル信号生成部５００の回路図の一例である。イネーブル信号生成部５００はクロック２０および反転クロック２１がいずれも論理値０の場合に論理値１のイネーブル信号３４８を出力する。イネーブル信号生成部５００はＮＯＴ回路５０２、５０４、５０６、５０８、ＡＮＤ回路５１０、５１２、ＯＲ回路５１４を有する。イネーブル信号部生成部５００はＮＯＲ論理を有しており、クロック２０、反転クロック２１がいずれも論理値０の場合にイネーブル信号３４８は論理値１となる。
【００３７】
クロック２０および反転クロック２１がいずれも論理値１の場合、ＮＯＴ回路５０２、５０４、５０６、５０８の出力はすべて論理値０になる。よってＡＮＤ回路５１０、５１２の出力は論理値０となり、ＯＲ回路５１４の出力も論理値０となる。
【００３８】
クロック２０、反転クロック２１のいずれか一方が論理値１の場合、ＡＮＤ回路５１０、５１２の出力は論理値０となり、ＯＲ回路５１４の出力も論理値０となる。
【００３９】
クロック２０、反転クロック２１がいずれも論理値０の場合、ＮＯＴ回路５０２、５０４、５０６、５０８の出力はいずれも論理値１となる。よってＡＮＤ回路５１０の出力は論理値１となり、ＯＲ回路５１４の出力も論理値１となる。よってイネーブル信号生成部５００はクロック２０、反転クロック２１がいずれも論理値０の場合にイネーブル信号３４８を論理値１にすることが出来る。
【００４０】
クロック２０、反転クロック２１がいずれも論理値０の場合、図３の標本化回路３５０、保持回路３５２はいずれも動作しない。いずれも動作しない場合、信号３３８、３４０の論理値を決定するものがなくなるため、信号３３８、３４０の論理値が不安定になる。クロック２０、反転クロック２１がいずれも論理値０の場合に論理値１となるイネーブル信号３４８を保持回路３５４に入力することにより、保持回路３５４は信号３３８、３４０の論理値を保持する。これによりクロック２０、反転クロック２１がいずれも論理値０の間信号３３８、３４０の論理値が不安定になるのを防止することが出来る。
［ＮＯＴ回路の特性］
図６Ａはイネーブル信号生成部５００に用いられるＮＯＴ回路のトランジスタ構成図である。図６Ｂおよび図６ＣはＮＯＴ回路に用いられるトランジスタの入出力特性図である。イネーブル信号生成部５００に用いられるＮＯＴ回路は信号のロウレベルまたはハイレベルのいずれかに偏った閾値を有する。
【００４１】
前述のとおり、高周波動作時における狭帯域バッファの共振特性への影響を小さくするため、低周波用クロックバッファの駆動能力は低く設定されている。クロックバッファの駆動能力が低いとそのクロックの立上り、立下り時間は長くなる。クロックの立上り、立下り時間が長くなるとＮＯＴ回路の出力論理値が確定しない期間も長くなる。ＮＯＴ回路の出力論理値が確定しないとイネーブル信号３４８の論理値も確定しないので、保持回路３５４が信号３３８、３４０の論理値を保持する期間も不確定なものとなる。ＮＯＴ回路のトランジスタ特性を調整することにより保持回路３５４は信号３３８、３４０の論理値をより確実に保持することが出来る。
【００４２】
図６Ａはイネーブル信号生成部５００に用いられるＮＯＴ回路５０２、５０４、５０６、５０８のトランジスタ構成図である。図６ＡのＮＯＴ回路６００はＰ型ＭＯＳトランジスタ６０２、Ｎ型ＭＯＳトランジスタ６０４を有する。ＮＯＴ回路６００は信号６０６を入力とし、信号６０８を出力する。信号６０８の論理値は信号６０６の論理値を反転したものとなる。
【００４３】
図６ＢはＰ型ＭＯＳトランジスタのゲート幅をＮ型ＭＯＳトランジスタのゲート幅よりも小さくしたときの図６Ａにおける入力信号６０６の電圧と出力信号６０８の電圧との関係を表す入出力特性図である。トランジスタの閾値電圧はＭＯＳトランジスタのゲート幅により変化させることが出来る。例えばＰ型およびＮ型ＭＯＳトランジスタのゲート長を同じにし、ゲート幅の比率を変えることにより、電源電圧ＶＤＤの半分であるＶＤＤ／２よりも高い電圧ＸをＮＯＴ回路６００の閾値とすることが出来る。
【００４４】
図６ＣはＰ型ＭＯＳトランジスタのゲート幅をＮ型ＭＯＳトランジスタのゲート幅より
も大きくしたときの図６Ａにおける入力信号６０６の電圧と出力信号６０８の電圧との関係を表す入出力特性図である。Ｐ型およびＮ型ＭＯＳトランジスタのゲート長を同じにし、ゲート幅の比率を変えることにより、電源電圧ＶＤＤの半分であるＶＤＤ／２よりも低い電圧ＹをＮＯＴ回路６００の閾値とすることが出来る。
【００４５】
図５におけるＮＯＴ回路５０２、５０８は図６Ｂに示す入出力特性を有する。また図５におけるＮＯＴ回路５０４、５０６は図６Ｃにしめす入出力特性を有する。これによりクロック２０、反転クロック２１の電圧値がいずれも電圧Ｘ以下になると、イネーブル信号３４８は論理値１となる。またクロック２０、反転クロック２１のいずれか一方の電圧値が電圧Ｙ以上になると、イネーブル信号３４８は論理値０となる。これにより保持回路３５４が信号３３８、３４０を保持する期間を明確にすることが出来、信号３３８、３４０の論理値をより確実に保持することが出来る。
【００４６】
図７は図６のトランジスタ特性を有するイネーブル信号生成部５００を用いた場合のクロック２０、反転クロック２１およびイネーブル信号３４８の波形図である。
【００４７】
時間Ｔ３において、クロック２０の電圧値がＶＤＤからＸに下がると、イネーブル信号３４８は論理値１に遷移する。また時間Ｔ４において、反転クロック２１の電圧値が０からＹに上がるとイネーブル信号３４８は論理値０に遷移する。この結果イネーブル信号の論理値が遷移するタイミングをクロック２０および反転クロック２１の遷移タイミングに近づけることが出来る。これにより保持回路３５４が信号３３８、３４０を保持する期間を明確にすることが出来、信号３３８、３４０の論理値をより確実に保持することが出来る。
［本実施例の有効性］
本実施例をまとめると以下のとおりとなる。高周波動作用の狭帯域バッファへの影響を小さくするため、低周波動作用のクロックバッファの駆動能力は小さくする。駆動能力が小さいクロックバッファから出力されるクロックおよび反転クロックの立上り、立下り時間は非常に長くなる。立上り、立下り時間が長いと、クロックおよび反転クロックの論理値が同時に１となる期間が発生する。論理値が同時に１となるとラッチ回路２００を構成する標本化回路３５０および保持回路３５２が同時に動作する。同時に動作するとラッチ回路２００はデータをラッチできなくなり、データの筒抜けが発生する。
【００４８】
データの筒抜けを防ぐため、クロック生成回路４００によりクロック２０および反転クロック２１のいずれか一方が論理値１となるか、あるいは両方が論理値０となるようにする。この場合標本化回路３５０および保持回路３５２はいずれか一方が動作しているか、両方が動作していない状態となる。すなわち標本化回路３５０および保持回路３５２が同時に動作している状態がなくなり、データの筒抜けを防ぐことが出来る。
【００４９】
クロック２０および反転クロック２１が同時に論理値０になるとラッチ回路２００を構成する標本化回路３５０および保持回路３５２が同時に停止する。標本化回路３５０および保持回路３５２が同時に停止することによりラッチ回路２００の出力信号の論理値は不安定になる。
【００５０】
出力信号の論理値を安定させるためクロック２０および反転クロック２１が同時に論理値０の間、ラッチ回路２００の出力信号の論理値を保持するレベル保持部を設ける。レベル保持部は保持回路３５４とイネーブル信号生成部５００とを有する。イネーブル信号生成部５００はクロック２０および反転クロック２１が同時に論理値０の間、論理値１のイネーブル信号３４８を出力する。保持回路３５４はイネーブル信号３４８が論理値１の間、ラッチ回路２００の出力信号の論理値を保持する。以上の構成により低周波でもラッチ回路２００の出力を安定させることが出来、シリアライザの低周波動作試験が可能となる。
【図面の簡単な説明】
【００５１】
【図１】トランスミッタのブロック図である。
【図２】マルチプレクサの詳細ブロック図である。
【図３】本発明の一実施例である試験対象回路の回路図である。
【図４】本発明の一実施例であるクロック生成回路の回路図および波形図である。
【図５】本発明の一実施例であるイネーブル信号生成部の回路図である。
【図６】ＮＯＴ回路のトランジスタ構成図およびトランジスタの入出力特性図である。
【図７】クロック、反転クロック、およびイネーブル信号の波形図である。
【符号の説明】
【００５２】
１０、１２、１４  マルチプレクサ
２０、２２  クロック
２１、２４  反転クロック
３２、３４  フリップフロップ
３０  セレクタ
１００  トランスミッタ
１０２ シリアライザ
１０４ ＰＬＬ
１０６  分周器
１０８  バッファ
１１０、１１２  スイッチ
２００  ラッチ回路
３００−ｍ  試験対象回路
３３４  非反転クロック
３４６  反転クロック
３４８  イネーブル信号
３５０  標本化回路
３５２、３５４  保持回路
４００  クロック生成回路
４０１  クロック
５００  イネーブル信号生成部
６００  ＮＯＴ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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