(57)【要約】【課題】複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供する。【解決手段】不揮発性半導体メモリ装置１００ｓは、記憶領域１３２ｓと、セレクトデコーダ１３１ｓと、セレクトアドレス処理部１２ｓとを備え、記憶領域１３２ｓがｎビット幅（ｎ＞１）の記憶素子をｍ＋１個有し、セレクトデコーダ１３１ｓが記憶領域１３２ｓのうちいずれか１つの記憶素子に記憶されるセレクトアドレスに応じて、他のｍ個の記憶素子のいずれか１つを選択し、セレクトアドレス処理部１２ｓが、記憶領域１３２ｓにデータを書き込むとき、セレクトアドレスを更新して、更新したセレクトアドレスをセレクトデコーダ１３１ｓに出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎビット幅（ｎ＞１）のデータを記憶するｎ個の記憶素子群がｍ＋１個（ｍ＞１、ｎ≧ｍ）含まれる記憶領域と、
前記記憶領域のうちのいずれか１つの前記記憶素子群に記憶されるセレクトアドレスに応じて、他のｍ個の前記記憶素子群のいずれか１つを選択するセレクトデコーダと、
前記他のｍ個の記憶素子群のいずれか１つの記憶素子群にデータを書き込む場合、前記セレクトアドレスを更新して、前記セレクトデコーダに更新した前記セレクトアドレスを出力するセレクトアドレス処理部と
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記セレクトアドレスを記憶する前記記憶素子群が有するｎビット中のｍビットそれぞれは、前記他のｍ個の記憶素子群がデータを書き込まれたか否かと対応付けられる
ことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記ｎビット幅の記憶素子群を構成するｎ個の１ビット幅のメモリ素子それぞれは、
ｐ型半導体基板上に形成されるＭＯＳトランジスタであり、
ドレインを形成する第１のｎ型拡散層と、チャネル領域と、ソースを形成する第２のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成領域と、
前記第１のｎ型拡散層とコンタクトを介して接続され、前記直列方向に配置される第１のメタル配線と、
前記第２のｎ型拡散層とコンタクトを介して接続され、前記直列方向と直交する水平方向に配置される第２のメタル配線と、
前記トランジスタ形成領域と前記水平方向に一定間隔をあけて配置されるｎ型ウエルと、
前記ｎ型ウエル上に形成される第３のｎ型拡散層と、
前記ｎ型ウエル上に形成される第１のｐ型拡散層と、
前記第３のｎ型拡散層と前記第１のｐ型拡散層それぞれとコンタクトを介して接続され、前記水平方向に配置されたコントロールゲートを形成する第３のメタル配線と、
前記第３のメタル配線と平行に、かつ、前記第１のｐ型各拡散及び前記チャネル領域の一部を覆うように配置されたポリシリコンと
を有することを特徴とする請求項１又は請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記メモリ素子にデータを書き込む場合、
前記ドレインに第１の電圧を印加し、前記コントロールゲートに第１の電圧より高い第２の電圧を印加し、前記ソースに接地電位を印加することで、前記ドレイン近傍に空乏層を形成すると共にホットエレクトロンを発生させ、前記ホットエレクトロンをフローティングゲートを形成する前記ポリシリコンに注入して閾値電圧を高く変化させ、
前記メモリ素子からデータを読み出す場合、
前記ドレインに第３の電圧を印加し、前記コントロールゲートに前記第３の電圧より低く、前記メモリ素子の書き込みを行う前の初期状態の閾値より高い電圧を印加し、前記ソースに接地電位を印加して、前記ドレインと前記ソースとの間に電流が流れるか否かによりデータを読み出す
ことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記記憶領域は、
前記メモリ素子をマトリックス状に配置し、配置された前記メモリ素子それぞれは、行方向に隣接するメモリ素子と行方向に対して対称に配置され、かつ、列方向に隣接するメモリ素子と列方向に対して対称に配置され、
行方向に対して隣接する一方の前記メモリ素子と前記第３のｎ型拡散層を共有し、
同一の行方向に配置される前記メモリ素子は、前記第２のメタル配線と、前記第３のメタル配線とを共有し、
同一の列方向に配置される前記メモリ素子は、前記第１のメタル配線を共有する
ことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
ｎ（ｎ＞１）ビット幅のデータを記憶するｎ個の記憶素子群がｍ＋１個（ｍ＞１、ｎ≧ｍ）含む記憶領域と、
前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちの１つに記憶されているセレクトアドレスを前記センスアンプ部を介して読み出して記憶するセレクトアドレス処理部と、
前記セレクトアドレス処理部から入力される前記セレクトアドレスをデコードして、前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちから１つの前記記憶素子群を選択するセレクトデコーダと、
前記セレクトデコーダにより選択された前記記憶素子群が出力したｎビット幅のデータを増幅してデータ入出力部を介して入出力端子に出力するセンスアンプ部と、
前記入出力端子からデータ入出力部を介して入力されるｎビット幅のデータを増幅して、増幅したｎビット幅のデータを前記セレクトデコーダにより選択された記憶素子群に書き込み記憶させるライトアンプ部と、
外部から読み出し命令が入力されると、前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちの１つの記憶素子群に記憶されているｎビット幅のデータを前記センスアンプ及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令が入力されると、前記入出力端子から入力されるｎビット幅のデータを前記データ入出力部及び前記ライトアンプ部を介して前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちの１つの記憶素子群に記憶させる制御を行うアクセス制御部と、を備える
ことを特徴とする不揮発性半導体メモリ装置。
【請求項７】
外部から前記書き込み命令が入力されると、
前記アクセス制御部は、
前記セレクトアドレス処理部が、記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、出力した前記セレクトアドレスに応じて前記セレクトデコーダに１つの前記記憶素子群を選択させ、前記データ入出力部及び前記ライトアンプ部を介して前記入出力端子から入力されるｎビット幅のデータを前記セレクトデコーダにより選択された前記記憶素子群に出力して記憶させる制御をし、
続いて、前記アクセス制御部は、
前記セレクトアドレス処理部が、前記セレクトアドレスを記憶している前記記憶素子群を選択する信号を前記セレクトデコーダに出力すると共に、更新した前記セレクトアドレスを該記憶素子群に前記ライトアンプ部を介して出力して該記憶素子群に更新したセレクトアドレスを記憶させる制御をし、
更に、前記アクセス制御部は、
前記セレクトアドレス処理部が、前記セレクトアドレスを記憶している前記記憶素子群を選択する信号をセレクトデコーダに出力すると共に、該記憶素子群が記憶している前記セレクトアドレスを前記センスアンプを介して読み込んで記憶する制御をし、
外部から前記読み出し命令が入力されると、
前記アクセス制御部は、
前記セレクトアドレス処理部が、記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、出力した前記セレクトアドレスに応じて前記セレクトデコーダに１つの前記記憶素子群を選択させ、選択された前記記憶素子群に記憶されているｎビット幅のデータを読み出して前記センスアンプ部及び前記データ入出力部を介して前記入出力端子に出力する制御をする
ことを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記セレクトアドレス処理部は、
前記セレクトアドレスをエンコードして記憶するカウンタを備え、
前記セレクトアドレスを更新する場合、前記カウンタが記憶している値を１増加させ、
前記セレクトデコーダは、
前記セレクトアドレス処理部の前記カウンタが出力する値をデコードして、前記ｍ個の記憶素子群それぞれに対応する選択信号のうち１つのみを選択すると共に、前記セレクトアドレス処理部から前記セレクトアドレスを記憶する前記記憶素子群を選択する信号が入力されると該記憶素子群を選択する選択信号を出力するデコーダを備える
ことを特徴とする請求項６又は請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記セレクトアドレス処理部は、
前記セレクトアドレスを記憶するシフトレジスタを備え、
前記セレクトアドレスを更新する場合、前記シフトレジスタが記憶している値をシフトすると共に１をシフトインし、
前記セレクトデコーダは、
前記セレクトアドレス処理部の前記シフトレジスタが出力する値の０と１との境界を検出して、前記ｍ個の記憶素子群それぞれに対応する選択信号を出力すると共に、前記セレクトアドレス処理部から前記セレクトアドレスを記憶する前記記憶素子群を選択する信号が入力されると該記憶素子群を選択する選択信号を出力するデコーダを備える
ことを特徴とする請求項６又は請求項７に記載の不揮発性半導体メモリ装置。
【請求項１０】
ｎ（ｎ＞１）ビット幅のデータを記憶するｎ個の記憶素子群がｍ＋１個（ｍ＞１、ｎ≧ｍ）含む記憶領域と、前記ｍ＋１個の記憶素子群のうちの１つの記憶素子群を除くｍ個の記憶素子群から１つを選択するセレクトアドレスをデコードするセレクトデコーダとを含み構成されるｋ（ｋ＞１）個の記憶ブロック部と、
外部から入力される行アドレスをデコードして、前記ｋ個の記憶ブロック部のうち１つの記憶ブロック部を選択する行デコーダと、
前記ｋ個の記憶ブロック部のうち、前記行デコーダにより選択された前記記憶ブロック部に含まれる前記ｍ＋１個の記憶素子群のうち１つの記憶素子群から読み出されたｎビット幅のデータを増幅してデータ入出力部に出力するセンスアンプ部と、
前記データ入出力部から入力されるｎビット幅のデータを増幅して、前記行デコーダにより選択された前記記憶ブロック部に含まれる前記ｍ＋１個の記憶素子群のうち１つの記憶素子群に書き込み記憶させるライトアンプ部と、
前記ｋ個の記憶ブロック部それぞれに対応した前記セレクトアドレスを記憶し、前記ｋ個の記憶ブロック部がｎビット幅のデータを新たに記憶する際に、対応する前記セレクトアドレスを更新し、更新した前記セレクトアドレスを前記記憶ブロック部の前記セレクトデコーダに出力するセレクトアドレス処理部と、
外部から読み出し命令と前記行アドレスとが入力されると、入力された該行アドレスを前記行デコーダに出力し、前記セレクトアドレス処理部に記憶している前記セレクトアドレスを出力させ、前記セレクトデコーダにより選択された前記記憶素子群から読み出されたｎビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令と前記行アドレスとが入力されると、前記入出力端子から入力されるｎビット幅のデータを前記データ入出力部及び前記ライトアンプ部を介して前記行デコーダに選択された前記記憶領域に含まれる前記セレクトデコーダに選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備える
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、
複数の選択信号線と複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに対応付けられ前記列方向に分割されたｉ個のメモリブロックからなるメモリセルアレイと、
前記メモリセルアレイの一部に記憶されているセレクトアドレスを読み出して記憶するセレクトアドレス処理部と、
前記ｉ個のメモリブロックそれぞれの複数のビット線と、前記ｉ個のメモリブロックそれぞれに対応する前記データ線との接続を切り替える複数のスイッチ素子と、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数の選択信号線のうち１つの選択信号線を活性化させるセレクトデコーダと、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数のスイッチ素子のオン／オフを切り替える複数の列デコーダと、
外部から入力される前記メモリセルアレイに書き込むデータに応じて前記ｉ本のデータ線に電圧を印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１２】
ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、
複数の選択信号線と複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに前記列方向にｉ個に分割され、更に、それぞれが前記行方向にｋ（ｋ＞１）個に分割されたｉ×ｋ個のメモリブロックからなるメモリセルアレイと、
前記メモリセルアレイの一部に記憶されているセレクトアドレスを読み出して記憶するセレクトアドレス処理部と、
前記ｉ本のデータ線それぞれと、該データ線に対応して前記列方向に分割された前記メモリブロックの前記複数のビット線との接続を切り替える複数のスイッチ素子と、
前記行方向に分割されたｉ個のメモリブロックからなるメモリブロック群ごとに設けられ、該メモリブロック群に対応する前記複数の選択信号線のうち１つの選択信号線を活性化させるｋ個のセレクトデコーダと、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数のスイッチ素子のオン／オフを切り替える複数の列デコーダと、
前記ｋ個のセレクトデコーダに対応して設けられ、外部から入力される行アドレスに応じて前記ｋ個のセレクトデコーダのうちから１つのセレクトデコーダを選択して動作させる複数の行デコーダと、
外部から入力される前記メモリセルアレイに書き込むデータに応じて前記ｉ本のデータ線に電圧を印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
前記記憶素子である前記トランジスタのドレインに第１の電圧を印加し、該トランジスタのコントロールゲートに前記第１の電圧より高い第２の電圧を印加し、該トランジスタのソースを接地電位にすることにより書き込み動作を行い、
また、前記トランジスタのドレインに前記第２の電圧より高い第４の電圧を印加し、該トランジスタのコントロールゲートを接地電位にし、該トランジスタのソースをオープン状態か接地電位より高く前記第１の電圧より低い電圧を印加することにより消去動作を行い、
また、前記トランジスタのドレインに前記接地電位か第４の電圧を印加し、該トランジスタのコントロールゲートに接地電位か第３の電圧を印加し、該トランジスタのソースに接地電位を印加するか、あるいは、前記トランジスタのドレインに前記第１の電圧を印加し、該トランジスタのソースに接地電位を印加し、該トランジスタのコントロールゲートに印加する電圧を前記第３の電圧から予め定められた電位まで徐々に高くすることにより書き戻し動作を行う
ことを特徴とする請求項１１又は請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記記憶素子に対して書き込み動作を行って閾値が予め定めた書き込み基準値を超えたことを確認するテストを行った後に、消去動作を少なくとも１回以上行い、前記記憶素子である前記トランジスタの閾値が初期の閾値以下に変更されたか否かを検証し、更に、前記トランジスタの閾値が予め定められた判定基準値より低いとき書き戻し動作を少なくとも１回以上行い、閾値が、前記初期の閾値以下、かつ、前記判定基準値以上となるか否かにより前記記憶素子の動作検証を行い、
予め定めた回数の前記消去動作を行っても前記トランジスタの閾値が前記初期の閾値以下にならないとき、前記記憶素子を不良と判断し、
また、予め定めた回数の前記書き戻し動作を行っても、前記トランジスタの閾値が前記判定基準以上とならないとき、前記記憶素子を不良と判断する
ことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記消去制御回路は、前記複数の記憶素子の共通接続されたソースに接地電位のみを印加する
ことを特徴とする請求項１１又は請求項１２に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンタイムプログラマブル（ＯＴＰ）の不揮発性メモリ素子を用いたメモリ装置に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ（Electrically Programmable Read Only Memory）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＰＲＯＭの代表的な用途としては、中容量のマスクＲＯＭマイコン内のマスクＲＯＭの置き換えとして使われている。また、ＥＰＲＯＭは、紫外線で情報を消去可能であり複数回書き換えができるが、透明ガラスを使用したパッケージが高価なため、安価なプラスチックパッケージに封入し、消去はできないが安価な不揮発性メモリとして、ＯＴＰ（One Time Programmable ROM）が普及してきた。更に、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)の需要が高まってきている。特に、一回の書き込みのみを必要とするＯＴＰは、書き込んだデータを消去するための消去回路を必要とせず、書き込み回路及び読出し回路のみで十分であり、回路構成を簡単化できるのでＭＴＰ（Multi Time Programmable ROM）より、製造コストが低くできる。また、ＯＴＰは、実装面積を小さくできるため需要が拡大している。
【０００３】
ところで、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になっており、調整用スイッチ用途では複数回のデータの書き換えが可能なＭＴＰ（Multi Time Programmable ROM）の需要も拡大している。このような需要に対して、複数のＯＴＰを含む構成を用いた擬似ＭＴＰを構成する技術がある（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３２３９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、擬似ＭＴＰであるメモリ装置が備える複数のＯＴＰのうちのいずれのデータを読み出せばよいのかを判定するため、及び、新たなデータを書き込む際に複数のＯＴＰのうちのいずれにデータを書き込めばよいのかを判定するために、複数のＯＴＰそれぞれが記憶している書き込みを示す情報を読み出す必要がある。そのため、上述の判定を行うために、複数のＯＴＰ各々に記憶されている書き込みを示す情報を読み出す時間が必要となり、アクセス速度を高速化できないという問題がある。
【０００６】
本発明は、上記問題を解決すべくなされたもので、その目的は、複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
（１）上記問題を解決するために、本発明は、ｎビット幅（ｎ＞１）のデータを記憶するｎ個の記憶素子群がｍ＋１個（ｍ＞１、ｎ≧ｍ）含まれる記憶領域と、前記記憶領域のうちのいずれか１つの前記記憶素子群に記憶されるセレクトアドレスに応じて、他のｍ個の前記記憶素子群のいずれか１つを選択するセレクトデコーダと、前記他のｍ個の記憶素子群のいずれか１つの記憶素子群にデータを書き込む場合、前記セレクトアドレスを更新して、前記セレクトデコーダに更新した前記セレクトアドレスを出力するセレクトアドレス処理部とを備えることを特徴とする不揮発性半導体メモリ装置である。
【０００８】
（２）また、本発明は、上記に記載の発明において、前記セレクトアドレスを記憶する前記記憶素子群が有するｎビット中のｍビットそれぞれは、前記他のｍ個の記憶素子群がデータを書き込まれたか否かと対応付けられることを特徴とする。
【０００９】
（３）また、本発明は、上記に記載の発明において、前記ｎビット幅の記憶素子群を構成するｎ個の１ビット幅のメモリ素子それぞれは、ｐ型半導体基板上に形成されるＭＯＳトランジスタであり、ドレインを形成する第１のｎ型拡散層と、チャネル領域と、ソースを形成する第２のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成領域と、前記第１のｎ型拡散層とコンタクトを介して接続され、前記直列方向に配置される第１のメタル配線と、前記第２のｎ型拡散層とコンタクトを介して接続され、前記直列方向と直交する水平方向に配置される第２のメタル配線と、前記トランジスタ形成領域と前記水平方向に一定間隔をあけて配置されるｎ型ウエルと、前記ｎ型ウエル上に形成される第３のｎ型拡散層と、前記ｎ型ウエル上に形成される第４のｎ型拡散層と、前記第３のｎ型拡散層と前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記水平方向に配置されたコントロールゲートを形成する第３のメタル配線と、前記第３のメタル配線と平行に、かつ、前記ｎ型ウエル及び前記チャネル領域の一部を覆うように配置されたポリシリコンとを有することを特徴とする。
【００１０】
（４）また、本発明は、上記に記載の発明において、前記メモリ素子にデータを書き込む場合、前記ドレインに第１の電圧を印加し、前記コントロールゲートに第１の電圧より高い第２の電圧を印加し、前記ソースに接地電位を印加することで、前記ドレイン近傍に空乏層を形成すると共にホットエレクトロンを発生させ、前記ホットエレクトロンをフローティングゲートを形成する前記ポリシリコンに注入して閾値電圧を高く変化させ、前記メモリ素子からデータを読み出す場合、前記ドレインに第３の電圧を印加し、前記コントロールゲートに前記第３の電圧より低く、前記メモリ素子の書き込みを行う前の初期状態の閾値より高い電圧を印加し、前記ソースに接地電位を印加して、前記ドレインと前記ソースとの間に電流が流れるか否かによりデータを読み出すことを特徴とする。
【００１１】
（５）また、本発明は、上記に記載の発明において、前記記憶領域は、前記メモリ素子をマトリックス状に配置し、配置された前記メモリ素子それぞれは、行方向に隣接するメモリ素子と行方向に対して対称に配置され、かつ、列方向に隣接するメモリ素子と列方向に対して対称に配置され、行方向に対して隣接する一方の前記メモリ素子と前記第４のｎ型拡散層を共有し、同一の行方向に配置される前記メモリ素子は、前記第２のメタル配線と、前記第３のメタル配線とを共有し、同一の列方向に配置される前記メモリ素子は、前記第１のメタル配線を共有することを特徴とする。
【００１２】
（６）また、本発明は、ｎ（ｎ＞１）ビット幅のデータを記憶するｎ個の記憶素子群がｍ＋１個（ｍ＞１、ｎ≧ｍ）含む記憶領域と、前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちの１つに記憶されているセレクトアドレスを前記センスアンプ部を介して読み出して記憶するセレクトアドレス処理部と、前記セレクトアドレス処理部から入力される前記セレクトアドレスをデコードして、前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちから１つの前記記憶素子群を選択するセレクトデコーダと、前記セレクトデコーダにより選択された前記記憶素子群が出力したｎビット幅のデータを増幅してデータ入出力部を介して入出力端子に出力するセンスアンプ部と、前記入出力端子からデータ入出力部を介して入力されるｎビット幅のデータを増幅して、増幅したｎビット幅のデータを前記セレクトデコーダにより選択された記憶素子群に書き込み記憶させるライトアンプ部と、外部から読み出し命令が入力されると、前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちの１つの記憶素子群に記憶されているｎビット幅のデータを前記センスアンプ及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令が入力されると、前記入出力端子から入力されるｎビット幅のデータを前記データ入出力部及び前記ライトアンプ部を介して前記記憶領域に含まれる前記ｍ＋１個の記憶素子群のうちの１つの記憶素子群に記憶させる制御を行うアクセス制御部と、を備えることを特徴とする不揮発性半導体メモリ装置である。
【００１３】
（７）また、本発明は、上記に記載の発明において、外部から前記書き込み命令が入力されると、前記アクセス制御部は、前記セレクトアドレス処理部が、記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、出力した前記セレクトアドレスに応じて前記セレクトデコーダに１つの前記記憶素子群を選択させ、前記データ入出力部及び前記ライトアンプ部を介して前記入出力端子から入力されるｎビット幅のデータを前記セレクトデコーダにより選択された前記記憶素子群に出力して記憶させる制御をし、続いて、前記アクセス制御部は、前記セレクトアドレス処理部が、前記セレクトアドレスを記憶している前記記憶素子群を選択する信号を前記セレクトデコーダに出力すると共に、更新した前記セレクトアドレスを該記憶素子群に前記ライトアンプ部を介して出力して該記憶素子群に更新したセレクトアドレスを記憶させる制御をし、更に、前記アクセス制御部は、前記セレクトアドレス処理部が、前記セレクトアドレスを記憶している前記記憶素子群を選択する信号をセレクトデコーダに出力すると共に、該記憶素子群が記憶している前記セレクトアドレスを前記センスアンプを介して読み込んで記憶する制御をし、外部から前記読み出し命令が入力されると、前記アクセス制御部は、前記セレクトアドレス処理部が、記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、出力した前記セレクトアドレスに応じて前記セレクトデコーダに１つの前記記憶素子群を選択させ、選択された前記記憶素子群に記憶されているｎビット幅のデータを読み出して前記センスアンプ部及び前記データ入出力部を介して前記入出力端子に出力する制御をすることを特徴とする。
【００１４】
（８）また、本発明は、上記に記載の発明において、前記セレクトアドレス処理部は、前記セレクトアドレスをエンコードして記憶するカウンタを備え、前記セレクトアドレスを更新する場合、前記カウンタが記憶している値を１増加させ、前記セレクトデコーダは、前記セレクトアドレス処理部の前記カウンタが出力する値をデコードして、前記ｍ個の記憶素子群それぞれに対応する選択信号のうち１つのみを選択すると共に、前記セレクトアドレス処理部から前記セレクトアドレスを記憶する前記記憶素子群を選択する信号が入力されると該記憶素子群を選択する選択信号を出力するデコーダを備えることを特徴とする。      
【００１５】
（９）また、本発明は、上記に記載の発明において、前記セレクトアドレス処理部は、前記セレクトアドレスを記憶するシフトレジスタを備え、前記セレクトアドレスを更新する場合、前記シフトレジスタが記憶している値をシフトすると共に１をシフトインし、前記セレクトデコーダは、前記セレクトアドレス処理部の前記シフトレジスタが出力する値の０と１との境界を検出して、前記ｍ個の記憶素子群それぞれに対応する選択信号を出力すると共に、前記セレクトアドレス処理部から前記セレクトアドレスを記憶する前記記憶素子群を選択する信号が入力されると該記憶素子群を選択する選択信号を出力するデコーダを備えることを特徴とする。
【００１６】
（１０）また、本発明は、ｎ（ｎ＞１）ビット幅のデータを記憶するｎ個の記憶素子群がｍ＋１個（ｍ＞１、ｎ≧ｍ）含む記憶領域と、前記ｍ＋１個の記憶素子群のうちの１つの記憶素子群を除くｍ個の記憶素子群から１つを選択するセレクトアドレスをデコードするセレクトデコーダとを含み構成されるｋ（ｋ＞１）個の記憶ブロック部と、外部から入力される行アドレスをデコードして、前記ｋ個の記憶ブロック部のうち１つの記憶ブロック部を選択する行デコーダと、前記ｋ個の記憶ブロック部のうち、前記行デコーダにより選択された前記記憶ブロック部に含まれる前記ｍ＋１個の記憶素子群のうち１つの記憶素子群から読み出されたｎビット幅のデータを増幅してデータ入出力部に出力するセンスアンプ部と、前記データ入出力部から入力されるｎビット幅のデータを増幅して、前記行デコーダにより選択された前記記憶ブロック部に含まれる前記ｍ＋１個の記憶素子群のうち１つの記憶素子群に書き込み記憶させるライトアンプ部と、前記ｋ個の記憶ブロック部それぞれに対応した前記セレクトアドレスを記憶し、前記ｋ個の記憶ブロック部がｎビット幅のデータを新たに記憶する際に、対応する前記セレクトアドレスを更新し、更新した前記セレクトアドレスを前記記憶ブロック部の前記セレクトデコーダに出力するセレクトアドレス処理部と、外部から読み出し命令と前記行アドレスとが入力されると、入力された該行アドレスを前記行デコーダに出力し、前記セレクトアドレス処理部に記憶している前記セレクトアドレスを出力させ、前記セレクトデコーダにより選択された前記記憶素子群から読み出されたｎビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令と前記行アドレスとが入力されると、前記入出力端子から入力されるｎビット幅のデータを前記データ入出力部及び前記ライトアンプ部を介して前記行デコーダに選択された前記記憶領域に含まれる前記セレクトデコーダに選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備えることを特徴とする不揮発性半導体メモリ装置である。
【００１７】
（１１）また、本発明は、ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、複数の選択信号線と複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに対応付けられ前記列方向に分割されたｉ個のメモリブロックからなるメモリセルアレイと、前記メモリセルアレイの一部に記憶されているセレクトアドレスを読み出して記憶するセレクトアドレス処理部と、前記ｉ個のメモリブロックそれぞれの複数のビット線と、前記ｉ個のメモリブロックそれぞれに対応する前記データ線との接続を切り替える複数のスイッチ素子と、前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数の選択信号線のうち１つの選択信号線を活性化させるセレクトデコーダと、前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数のスイッチ素子のオン／オフを切り替える複数の列デコーダと、外部から入力される前記メモリセルアレイに書き込むデータに応じて前記ｉ本のデータ線に電圧を印加するデータ入力変換回路とを備え、前記記憶素子それぞれは、半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続されることを特徴とする不揮発性半導体メモリ装置である。
【００１８】
（１２）また、本発明は、ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、複数の選択信号線と複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに前記列方向にｉ個に分割され、更に、それぞれが前記行方向にｋ（ｋ＞１）個に分割されたｉ×ｋ個のメモリブロックからなるメモリセルアレイと、前記メモリセルアレイの一部に記憶されているセレクトアドレスを読み出して記憶するセレクトアドレス処理部と、前記ｉ本のデータ線それぞれと、該データ線に対応して前記列方向に分割された前記メモリブロックの前記複数のビット線との接続を切り替える複数のスイッチ素子と、前記行方向に分割されたｉ個のメモリブロックからなるメモリブロック群ごとに設けられ、該メモリブロック群に対応する前記複数の選択信号線のうち１つの選択信号線を活性化させるｋ個のセレクトデコーダと、前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて前記複数のスイッチ素子のオン／オフを切り替える複数の列デコーダと、前記ｋ個のセレクトデコーダに対応して設けられ、外部から入力される行アドレスに応じて前記ｋ個のセレクトデコーダのうちから１つのセレクトデコーダを選択して動作させる複数の行デコーダと、外部から入力される前記メモリセルアレイに書き込むデータに応じて前記ｉ本のデータ線に電圧を印加するデータ入力変換回路とを備え、前記記憶素子それぞれは、半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続されることを特徴とする不揮発性半導体メモリ装置である。
【００１９】
（１３）また、本発明は、上記に記載の発明において、前記記憶素子である前記トランジスタのドレインに第１の電圧を印加し、該トランジスタのコントロールゲートに前記第１の電圧より高い第２の電圧を印加し、該トランジスタのソースを接地電位にすることにより書き込み動作を行い、また、前記トランジスタのドレインに前記第２の電圧より高い第４の電圧を印加し、該トランジスタのコントロールゲートを接地電位にし、該トランジスタのソースをオープン状態か接地電位より高く前記第１の電圧より低い電圧を印加することにより消去動作を行い、また、前記トランジスタのドレインに前記接地電位か第４の電圧を印加し、該トランジスタのコントロールゲートに接地電位か第３の電圧を印加し、該トランジスタのソースに接地電位を印加するか、あるいは、前記トランジスタのドレインに前記第１の電圧を印加し、該トランジスタのソースに接地電位を印加し、該トランジスタのコントロールゲートに印加する電圧を前記第３の電圧から予め定められた電位まで徐々に高くすることにより書き戻し動作を行うことを特徴とする。
【００２０】
（１４）また、本発明は、上記に記載の発明において、前記記憶素子に対して書き込み動作を行って閾値が予め定めた書き込み基準値を超えたことを確認するテストを行った後に、消去動作を少なくとも１回以上行い、前記記憶素子である前記トランジスタの閾値が初期の閾値以下に変更されたか否かを検証し、更に、前記トランジスタの閾値が予め定められた判定基準値より低いとき書き戻し動作を少なくとも１回以上行い、閾値が、前記初期の閾値以下、かつ、前記判定基準値以上となるか否かにより前記記憶素子の動作検証を行い、予め定めた回数の前記消去動作を行っても前記トランジスタの閾値が前記初期の閾値以下にならないとき、前記記憶素子を不良と判断し、また、予め定めた回数の前記書き戻し動作を行っても、前記トランジスタの閾値が前記判定基準以上とならないとき、前記記憶素子を不良と判断することを特徴とする。
【００２１】
（１５）また、本発明は、上記に記載の発明において、前記消去制御回路は、前記複数の記憶素子の共通接続されたソースに接地電位のみを印加することを特徴とする。
【発明の効果】
【００２２】
この発明によれば、記憶領域が有する記憶素子（ＯＴＰ）にセレクトアドレスを記憶し、セレクトデコーダがセレクトアドレスに応じた記憶素子（ＯＴＰ）を選択することで、セレクトアドレスを記憶したＯＴＰを１回読み出すことで、最後にデータを記憶した記憶素子を検出することができる。また、データを書き込む際に、セレクトアドレスを更新するようにしたので、最後にデータが書き込まれた記憶素子を検出することができる。これにより、データの読み出し及びデータの書き込みにおいて、最後にデータが書き込まれた記憶素子を検出するために、記憶領域が有する記憶素子を順に読み出すことなく、アクセス回数を減らすことができるので、アクセス速度を改善することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態における不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図２】同実施形態におけるセレクトデコーダとセレクトアドレス処理部との構成例を示す回路図である。
【図３】同実施形態におけるデータＤ＜７：０＞、Ａ＜２：０＞、及び、ＳＥＬ＜７：０＞の関係を示す表である。
【図４】第２実施形態におけるセレクトアドレス処理部とセレクトデコーダの構成を示す回路図である。
【図５】第３実施形態の不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図６】ＯＴＰアレイに用いるメモリ素子の構成図である。
【図７】ＯＴＰアレイに用いるメモリ素子の構成図である。
【図８】メモリ素子の動作表を示すテーブルである。
【図９】メモリ素子の書き込み、消去、及び、書き戻しそれぞれの動作による特性の変化を示すグラフである。
【図１０】メモリ素子の弱書き込みの特性を示すグラフである。
【図１１】メモリ素子のカップリング系の等価回路を示す図である。
【図１２】第４実施形態におけるメモリ素子を用いたマトリックスアレイ（メモリアレイ）を有するＯＴＰとしての図１に示した第１実施形態の不揮発性半導体メモリ装置の構成例を示す概略図である。
【図１３】第５実施形態におけるメモリ素子を用いたマトリックスアレイ（メモリアレイ）を有するＭＴＰとしての図５に示した第３実施形態の不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１４】第６実施形態における不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１５】第７実施形態における不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１６】第８実施形態におけるメモリ素子によるメモリブロックの構成例を示したレイアウト図である。
【図１７】第９実施形態における不揮発性半導体メモリ装置が有するメモリ素子の消去動作及び書き戻し動作に対する不揮発性半導体メモリ装置が行う検証シーケンスのフローチャートである。
【図１８】第９実施形態における不揮発性半導体メモリ装置が有するメモリ素子の消去動作及び書き戻し動作に対する不揮発性半導体メモリ装置が行う検証シーケンスのフローチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態による不揮発性半導体メモリ装置を図面を参照して説明する。
【００２５】
（第１実施形態）
図１は、第１実施形態における不揮発性半導体メモリ装置１００ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置１００ｓは、アクセス制御部１１ｓ、セレクトアドレス処理部１２ｓ、ＭＴＰブロック部１３ｓ、ライトアンプ部１４ｓ、センスアンプ部１５ｓ、データ入出力部１６ｓ、及び、入出力端子１７ｓを備える。
アクセス制御部１１ｓは、外部から入力されるデータの読み出し命令と、外部から入力されるデータの書き込み命令とに応じて、セレクトアドレス処理部１２ｓ、ライトアンプ部１４ｓ、センスアンプ部１５ｓ、及び、データ入出力部１６ｓそれぞれの動作順序を制御する。
【００２６】
セレクトアドレス処理部１２ｓは、ＭＴＰブロック部１３ｓから読み出したセレクトアドレスを記憶し、アクセス制御部１１ｓが出力する読み出し動作を示す情報に応じて、記憶しているセレクトアドレスをＭＴＰブロック部１３ｓに出力すると共に、アクセス制御部１１ｓが出力する書き込み動作を示す情報に応じて、セレクトアドレスを更新し、更新したセレクトアドレスをＭＴＰブロック部１３ｓに出力する。
ＭＴＰブロック部１３ｓは、ｎビット幅（ｎは、ｎ＞１を満たす整数である。）のデータを記憶するｍ＋１個（ｍ＞１、ｎ≧ｍ）のＯＴＰアレイ（記憶素子群）１３３ｓ−１、…、１３３ｓ−（ｍ＋１）を含み構成されるデータ記憶部（記憶領域）１３２ｓと、セレクトデコーダ１３１ｓとを備える。ここで、ｍ＋１個のＯＴＰアレイ１３３ｓ−１、…、１３３ｓ−（ｍ＋１）は、同じ構成を有し、いずれか１つ、あるいは、全てを代表して示す場合に、ＯＴＰアレイ１３３ｓという。
【００２７】
なお、ＯＴＰアレイ１３３ｓ−（ｍ＋１）は、ＭＴＰブロック部１３ｓの使用状態を示す情報であるセレクトアドレス、すなわち、いずれのＯＴＰアレイ１３３ｓが既にデータを書き込まれているか否かを判定するために用いられる情報を記憶する。ここで、ＯＴＰアレイ１３３ｓ−（ｍ＋１）は、使用状態レジスタといい、ｎビット幅のデータを記憶でき、各ビットがＯＴＰアレイ１３３ｓ−１、…、ＯＴＰアレイ１３３ｓ−ｍそれぞれに対応する。ＯＴＰアレイ１３３ｓ−（ｍ＋１）が記憶しているデータのビットが「０」のとき、当該ビットに対応するＯＴＰアレイ１３３ｓは、データが書き込まれていないことを示し、ＯＴＰアレイ１３３ｓ−（ｍ＋１）が記憶しているデータのビットが「１」のとき、当該ビットに対応するＯＴＰアレイ１３３ｓは、既にデータが書き込まれていることを示す。
【００２８】
ここで、ＯＴＰアレイ１３３ｓ−（ｍ＋１）は、初期状態、すなわち、不揮発性半導体メモリ装置１００ｓにまだデータが書き込まれていない状態において、全てのビットが「０」であり、ＯＴＰアレイ１３３ｓ−１から１３３ｓ−ｍの順にデータが書き込まれるのに応じて１ビット目から順に「１」が書き込まれる。例えば、ＯＴＰアレイ１３３ｓ−（ｍ＋１）の記憶しているデータが、１ビット目（ｂｉｔ０）から８ビット目（ｂｉｔ７）まで「１」であり、９ビット目以降が「０」のとき、ＯＴＰアレイ１３３ｓ−１からＯＴＰアレイ１３３ｓ−８には、既にデータが書き込まれ、最後に書き込まれたデータはＯＴＰアレイ１３３ｓ−８に記憶されているデータであることを示す。
また、ＯＴＰアレイ１３３ｓ−（ｍ＋１）のｎビットの内、ｍビット全てが「１」のとき、不揮発性半導体メモリ装置１００ｓは、新たなデータを記憶するＯＴＰアレイ１３３ｓが存在せず、新たなデータを記憶することができない状態であることを示す。
【００２９】
セレクトデコーダ１３１ｓは、セレクトアドレス処理部１２ｓが出力する使用状態を示すデータをデコードして、データ記憶部１３２ｓが含むＯＴＰアレイ１３３ｓ−１、…、１３３ｓ−（ｍ＋１）のいずれか１つのＯＴＰアレイ１３３ｓを選択する。
ＯＴＰアレイ１３３ｓは、読み出し動作のとき、記憶するｎビット幅のデータをセンスアンプ部１５ｓに出力し、書き込み動作のとき、ライトアンプ部１４ｓから出力されるデータを読み込んで記憶する。
【００３０】
ライトアンプ部１４ｓは、アクセス制御部１１ｓが書き込み動作を示す情報を出力すると、セレクトアドレス処理部１２ｓ又はデータ入出力部１６ｓが出力したデータをＭＴＰブロック部１３ｓのＯＴＰアレイ１３３ｓに出力する。センスアンプ部１５ｓは、アクセス制御部１１ｓが読み出し動作を示す情報を出力すると、ＭＴＰブロック部１３ｓのＯＴＰアレイ１３３ｓが出力するデータを読み取り、増幅してデータ入出力部１６ｓに出力する。データ入出力部１６ｓは、アクセス制御部１１ｓが書き込み動作を示す情報を出力すると、データ入出力端子１７ｓを介して外部から入力されるデータを読み取り、読み取ったデータをライトアンプ部１４ｓに出力し、アクセス制御部１１ｓが読み出し動作を示す情報を出力すると、センスアンプ部１５ｓが出力するデータを読み取り、入出力端子１７ｓを介して外部に読み取ったデータを出力する。
【００３１】
次に、不揮発性半導体メモリ装置１００ｓの動作について説明する。
【００３２】
（電源の供給開始時における初期化動作）
まず、不揮発性半導体メモリ装置１００ｓに電源の供給が開始されると、アクセス制御部１１ｓは、セレクトアドレス処理部１２ｓにＯＴＰアレイ１３３ｓ−（ｍ＋１）が記憶するセレクトアドレスを読み出すため、セレクトアドレス処理部１２ｓに当該ＯＴＰアレイ１３３ｓ−（ｍ＋１）を選択するセレクトアドレスをセレクトデコーダ１３１ｓの中の１３１ｓ−（ｍ＋１）に出力させる制御を行う。また、アクセス制御部１１ｓは、センスアンプ部１５ｓが、データ記憶部１３２ｓのＯＴＰアレイ１３３ｓ−（ｍ＋１）から出力されるデータを読み込んで出力する制御を行い、セレクトアドレス処理部１２ｓがセンスアンプ部１５ｓから出力されるデータを読み込んで記憶する制御を行う。
【００３３】
セレクトデコーダ１３１ｓは、セレクトアドレス処理部１２ｓが出力したアドレスをデコードして、ＯＴＰアレイ１３３ｓ−（ｍ＋１）を選択する読み出し信号をデータ記憶部１３２ｓのＯＴＰアレイ１３３ｓ−（ｍ＋１）に出力する。ＯＴＰアレイ１３３ｓ−（ｍ＋１）は、セレクトデコーダ１３１ｓが出力した読み出し信号に応じて、記憶しているデータをセンスアンプ部１５ｓに出力する。センスアンプ部１５ｓは、ＯＴＰアレイ１３３ｓ−（ｍ＋１）が出力したデータを読み込み、読み込んだデータを増幅してセレクトアドレス処理部１２ｓに出力する。セレクトアドレス処理部１２ｓは、センスアンプ部１５ｓが出力したデータを記憶する。ここで、読み出し信号とは、ＯＴＰアレイ１３３ｓのいずれか１つを選択すると共に、ＯＴＰアレイ１３３ｓが記憶しているデータを出力すること示す信号である。
【００３４】
上述の動作により、セレクトアドレス処理部１２ｓは、ＯＴＰアレイ１３３ｓのうち最後にデータを書き込まれたＯＴＰアレイ１３３ｓを示す情報をセレクトアドレスに記憶する。この動作により、セレクトアドレス処理部１２ｓがセレクトアドレスを記憶して、初期化動作が完了する。
【００３５】
（データ書き込み動作）
次に、不揮発性半導体メモリ装置１００ｓにデータを記憶させる書き込み動作について説明する。
まず、不揮発性半導体メモリ装置１００ｓは、外部からデータの書き込み命令が入力されると、アクセス制御部１１ｓは、セレクトアドレス処理部１２ｓが記憶しているセレクトアドレスから、新たなデータを記憶するＯＴＰアレイ１３３ｓを示すセレクトアドレスを生成し、セレクトデコーダ１３１ｓに出力する。セレクトデコーダ１３１ｓは、セレクトアドレス処理部１２ｓが出力したセレクトアドレスをデコードしてデータ記憶部１３２ｓが有するＯＴＰアレイ１３３ｓ−１、…、１３３ｓ−ｍのうち１つのＯＴＰアレイ１３３ｓに対して書き込み信号を出力する。
【００３６】
セレクトデコーダ１３１ｓから書き込み信号を入力されたＯＴＰアレイ１３３ｓは、ライトアンプ部１４ｓが出力するデータを読み込んで記憶する。ここで、ライトアンプ部１４ｓが出力するデータは、入出力端子１７ｓとデータ入出力部１６ｓとを介して外部から入力されたｎビット幅のデータである。ここで、書き込み信号とは、ＯＴＰアレイ１３３ｓのいずれか１つを選択すると共に、ＯＴＰアレイ１３３ｓがライトアンプ部１４ｓから出力されているデータを読み取って、記憶することを示す信号である。
上述の動作により、外部から入力されたデータは、ＯＴＰアレイ１３３ｓに記憶される。続いて、アクセス制御部１１ｓは、セレクトアドレス処理部１２ｓに更新したセレクトアドレスをライトアンプ部１４ｓに出力させて、更新したセレクトアドレスをＯＴＰアレイ１３３ｓに記憶させる制御を行う。
【００３７】
アクセス制御部１１ｓは、外部から入力されたデータをＯＴＰアレイ１３３ｓに記憶させる動作が完了すると、セレクトアドレス処理部１２ｓがＯＴＰアレイ１３３ｓ−（ｍ＋１）を選択するセレクトアドレスを出力すると共に、セレクトアドレス処理部１２ｓが更新したセレクトアドレスをライトアンプ部１４ｓに出力する制御を行う。また、アクセス制御部１１ｓは、ライトアンプ部１４ｓが入力されたセレクトアドレスをＯＴＰアレイ１３３ｓに出力する制御を行う。
【００３８】
セレクトデコーダ１３１ｓは、セレクトアドレス処理部１２ｓが出力したＯＴＰアレイ１３３ｓ−（ｍ＋１）を選択するセレクトアドレスが入力されると、ＯＴＰアレイ１３３ｓ−（ｍ＋１）に対して書き込み信号を出力する。ＯＴＰアレイ１３３ｓ−（ｍ＋１）は、セレクトデコーダ１３１ｓから書き込み信号が入力されると、ライトアンプ部１４ｓが出力する更新されたセレクトアドレスをデータとして読み込んで記憶する。これにより、ＯＴＰアレイ１３３ｓ−（ｍ＋１）に記憶されているセレクトアドレスが更新される。
【００３９】
続いて、セレクトアドレス処理部１２ｓが記憶している不揮発性半導体メモリ装置１００ｓの使用状態を示す情報の更新を行う。
アクセス制御部１１ｓは、セレクトアドレス処理部１２ｓがデータをＯＴＰアレイ１３３ｓ−（ｍ＋１）が記憶するセレクトアドレスを読み出すために、ＯＴＰアレイ１３３ｓ−（ｍ＋１）を選択するセレクトアドレスをセレクトデコーダ１３１ｓに出力させる制御を行う。また、アクセス制御部１１ｓは、センスアンプ部１５ｓがＯＴＰアレイ１３３ｓから出力されるデータを読み込んでセレクトアドレス処理部１２ｓに出力する制御を行う。
【００４０】
セレクトデコーダ１３１ｓは、セレクトアドレス処理部１２ｓからセレクトアドレスが入力されると、入力されたセレクトアドレスをデコードしてＯＴＰアレイ１３３ｓ−（ｍ＋１）に読み出し信号を出力する。ＯＴＰアレイ１３３ｓ−（ｍ＋１）は、セレクトデコーダ１３１ｓから読み出し信号が入力されると、記憶しているデータをセンスアンプ部１５ｓに出力する。センスアンプ部１５ｓは、ＯＴＰアレイ１３３ｓ−（ｍ＋１）が出力するデータを増幅して、増幅したデータをセレクトアドレス処理部１２ｓに出力する。セレクトアドレス処理部１２ｓは、センスアンプ部１５ｓが出力するデータ、すなわち、ＯＴＰアレイ１３３ｓ−（ｍ＋１）が記憶しているセレクトアドレスを読み込んで記憶する。
【００４１】
上述のように、不揮発性半導体メモリ装置１００ｓは、外部から入力されたデータをＯＴＰアレイ１３３ｓに記憶させる処理、ＯＴＰアレイ１３３ｓ−（ｍ＋１）に記憶されているセレクトアドレスを更新する処理、及び、セレクトアドレス処理部１２ｓが記憶しているセレクトアドレスを更新して、ＯＴＰアレイ１３３ｓ−（ｍ＋１）に記憶されているセレクトアドレスと同期をとる処理の３つの処理を行うことにより、データ書き込み動作を行う。
なお、データを書き込むＯＴＰアレイ１３３ｓがない場合、すなわち、不揮発性半導体メモリ装置１００ｓが有する全てのＯＰＴアレイ１３３ｓ−１〜１３３ｓ−ｍに対して既にデータが書き込まれている場合、すなわち、新たなデータを書き込むことができない場合、セレクトアドレス処理部１２ｓは、データの書き込み処理を行わない。また、このとき、セレクトアドレス処理部１２ｓは、外部に対してこれ以上のデータの書き込み処理が行えない旨を通知する信号を出力しても良い。
【００４２】
（データ読み出し動作）
次に、不揮発性半導体メモリ装置１００ｓのデータ読み出し動作について説明する。
まず、アクセス制御部１１ｓは、外部からデータの読み出し命令が入力されると、セレクトアドレス処理部１２ｓが記憶しているセレクトアドレスを、読み出しセレクトアドレスとしてセレクトデコーダ１３１ｓに出力する。セレクトデコーダ１３１ｓは、入力されたセレクトアドレスをデコードして、入力されたセレクトアドレスに対応するＯＴＰアレイ１３３ｓに読み出し信号を出力する。読み出し信号が入力されたＯＴＰアレイ１３３ｓは、記憶しているデータをセンスアンプ部１５ｓに出力する。センスアンプ部１５ｓは、ＯＴＰアレイ１３３ｓが出力したデータを読み込んで増幅し、増幅したデータをデータ入出力部１６ｓに出力する。データ入出力部１６ｓは、センスアンプ部１５ｓが出力したデータを入出力端子１７ｓを介して外部に出力する。
上述のように、不揮発性半導体メモリ装置１００ｓは、データ読み出し動作を行う。
【００４３】
不揮発性半導体メモリ装置１００ｓは、上述の構成を備えることにより、ｎビット幅のデータを１つ記憶し、記憶しているデータを読み出し、ｎビット幅のデータをｍ回書き換えることのできる擬似ＭＴＰとして用いることができる。
また、不揮発性半導体メモリ装置１００ｓは、セレクトアドレス処理部１２ｓを備え、セレクトアドレス処理部１２ｓが使用状態を示すセレクトアドレスを記憶することにより、ＯＴＰアレイ１３３ｓのうち最後に書き込まれたデータを記憶するＯＴＰアレイ１３３ｓ、すなわち、最新のデータを記憶するＯＴＰアレイ１３３ｓを特定してデータを読み出すことができるため、ＯＴＰアレイ１３３ｓ各々の状態を検出してデータを読み出すメモリ装置に比べ、高速にデータの読み出しを行うことができる。また、不揮発性半導体メモリ装置１００ｓは、データの書き込み動作については、ＯＴＰアレイ１３３ｓにデータを書き込みが２回と、ＯＴＰアレイ１３３ｓのデータを読み出し１回とを行うので、アクセス速度の改善はデータの読み出しほどではないが、データを書き込む対象を検出するためにＯＴＰアレイ各々にアクセスする場合に比べ、アクセス速度を改善することができる。
【００４４】
次に、図２は、セレクトデコーダ１３１ｓとセレクトアドレス処理部１２ｓとの構成例を示す回路図である。図２においては、ＯＴＰアレイ１３３ｓが記憶するデータのビット幅が８ビット、書き換え回数８回（ｍ＝ｎ＝８）である場合について説明する。また、データＤ＜７：０＞は、セレクトアドレスである。
セレクトアドレス処理部１２ｓは、フリップフロップＦＦ０〜２、排他的論理和ゲートＸＯＲ１、２、セレクタＳＥＬ０〜２、論理和ゲートＯＲ１、４入力論理和ゲートＯＲ２、２入力論理積ゲートＡＮＤ９、１２、３入力論理積ゲートＡＮＤ１１、４入力論理積ゲートＡＮＤ１０、インバータＩＮＶ１〜３、バッファＢＵＦ１を有している。
【００４５】
セレクタＳＥＬ２の入力Ａには、バッファＢＵＦ１を介してデータＤ＜４＞が入力される。論理積ゲートＡＮＤ９は、データＤ＜４＞がインバータＩＮＶ１で反転された信号と、データＤ＜２＞とが入力され、論理積演算の結果を論理和ゲートＯＲ１に出力する。論理和ゲートＯＲ１は、論理積ゲートＡＮＤ９の出力と、データＤ＜６＞とを論理和演算してセレクタＳＥＬ１の入力Ａに出力する。
論理積ゲートＡＮＤ１０は、データＤ＜６＞がインバータＩＮＶ３で反転された信号と、データＤ＜４＞がインバータＩＮＶ１で反転された信号と、データ＜Ｄ２＞がインバータＩＮＶ２で反転された信号と、データＤ＜１＞とを論理積演算して論理和ゲートＯＲ２
に出力する。論理積ゲートＡＮＤ１１は、データＤ＜６＞がインバータＩＮＶ３で反転された信号と、データＤ＜４＞がインバータＩＮＶ１で反転された信号と、データＤ＜３＞とを論理積演算して論理和ゲートＯＲ２に出力する。論理積ゲートＡＮＤ１２は、データＤ＜６＞がインバータＩＮＶ３で反転された信号と、データＤ＜５＞とを論理積演算して論理和ゲートＯＲ２に出力する。論理和ゲートＯＲ２は、論理積ゲートＡＮＤ１０〜１２の出力と、データＤ＜７＞とを論理積演算してセレクタＳＥＬ０の入力Ａに出力する。
【００４６】
排他的論理ゲートＸＯＲ１は、フリップフロップＦＦ２、ＦＦ１それぞれのＱ出力が入力され、排他的論理和演算の結果をセレクタＳＥＬ２の入力Ｂに出力する。排他的論理和ゲートＸＯＲ２は、フリップフロップＦＦ１、ＦＦ０Ｑ出力に対して、排他的論理和演算を行いセレクタＳＥＬ１の入力Ｂに出力する。
セレクタＳＥＬ０の入力Ｂには、フリップフロップＦＦ０の反転出力ＱＢと、論理和ゲートＯＲ２の出力とが入力され、排他的論理和演算の結果をフリップフロップＦＦ０の入力Ｄに出力する。
【００４７】
セレクタＳＥＬ０〜ＳＥＬ２は、センスアンプ部１５ｓを介して入力されるデータＤ＜７：０＞を読み込んで記憶するとき、入力Ｂからの信号をフリップフロップＦＦ０〜ＦＦ２の入力Ｄに出力し、データを書き込むＯＴＰアレイ１３３ｓを指し示すセレクトアドレスを生成するとき、入力Ａからの信号をフリップフロップＦＦ０〜ＦＦ２の入力Ｄに出力する。
上述の構成により、セレクトアドレス処理部１２ｓは、アクセス制御部１１ｓが動作に合わせて出力するクロック信号ＣＬＫに同期して、セレクトアドレス処理部１２ｓにセレクトアドレスを記憶させる場合、入力されるデータＤ＜７：０＞を３ビットにエンコードしてフリップフロップＦＦ０〜ＦＦ２に記憶し、記憶したデータをセレクトデコーダ１３１ｓにアドレスＡ＜２：０＞として出力し、セレクトアドレスを更新してデータを書き込むＯＴＰアレイ１３３ｓを指し示す場合、フリップフロップＦＦ０〜ＦＦ２に記憶しているデータに「＋１」インクリメントしてセレクトデコーダ１３１ｓにアドレスＡ＜２：０＞として出力する。また、セレクトアドレス処理部１２ｓは、アクセス制御部１１ｓから入力されるＯＴＰアレイ１３３ｓ−９を選択する信号ＳＥＬ８をセレクトデコーダ１３１ｓに出力する。
【００４８】
セレクトデコーダ１３１ｓは、図示するように、３入力論理積ゲートＡＮＤ０〜８を有し、論理積ゲートＡＮＤ０〜７には、セレクトアドレス処理部１２ｓが出力するエンコードされたアドレスＡ＜２：０＞が入力される。
論理積ゲートＡＮＤ０は、入力されるアドレスＡ＜２：０＞＝（０，０，０）（左から順に、Ａ＜２＞、Ａ＜１＞、Ａ＜０＞の値を示す）のとき、ＯＴＰアレイ１３３ｓ−１を選択する「１（Ｈｉｇｈを表す）」レベルの選択信号ＳＥＬ＜０＞を出力し、それ以外のとき「０（Ｌｏｗを表す）」レベルの選択信号ＳＥＬ＜０＞を出力する。論理積ゲートＡＮＤ１は、入力されるアドレスＡ＜２：０＞＝（０，０，１）のとき、ＯＴＰアレイ１３３ｓ−２を選択する「１」レベルの選択信号ＳＥＬ＜１＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜１＞を出力する。
【００４９】
論理積ゲートＡＮＤ２は、入力されるアドレスＡ＜２：０＞＝（０，１，０）のとき、ＯＴＰアレイ１３３ｓ−３を選択する「１」レベルの選択信号ＳＥＬ＜２＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜２＞を出力する。論理積ゲートＡＮＤ３は、入力されるアドレスＡ＜２：０＞＝（０，１，１）のとき、ＯＴＰアレイ１３３ｓ−４を選択する「１」レベルの選択信号ＳＥＬ＜３＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜３＞を出力する。
論理積ゲートＡＮＤ４は、入力されるアドレスＡ＜２：０＞＝（１，０，０）のとき、ＯＴＰアレイ１３３ｓ−５を選択する「１」レベルの選択信号ＳＥＬ＜４＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜４＞を出力する。論理積ゲートＡＮＤ５は、入力されるアドレスＡ＜２：０＞＝（１，０，１）のとき、ＯＴＰアレイ１３３ｓ−６を選択する「１」レベルの選択信号ＳＥＬ＜５＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜５＞を出力する。
【００５０】
論理積ゲートＡＮＤ６は、入力されるアドレスＡ＜２：０＞＝（１，１，０）のとき、ＯＴＰアレイ１３３ｓ−７を選択する「１」レベルの選択信号ＳＥＬ＜６＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜６＞を出力する。論理積ゲートＡＮＤ７は、入力されるアドレスＡ＜２：０＞＝（１，１，１）のとき、ＯＴＰアレイ１３３ｓ−８を選択する「１」レベルの選択信号ＳＥＬ＜７＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜７＞を出力する。
論理積ゲートＡＮＤ８は、「１」レベルの使用状態レジスタであるＯＴＰアレイ１３３ｓ−９を選択する選択信号Ｄ＜８＞が入力されると「１」レベルの選択信号ＳＥＬ＜８＞を出力し「０」レベルの選択信号Ｄ＜８＞が入力されると、「０」レベルの選択信号ＳＥＬ＜８＞を出力する。
【００５１】
図３は、データＤ＜７：０＞、アドレスＡ＜２：０＞、及び、ＳＥＬ＜７：０＞の関係を示す表である。図示するように、データＤ＜７：０＞は、ＯＴＰアレイ１３３ｓにデータを書き込む度に、０ビットから順に「０」が「１」に書き換えられる。セレクトアドレス処理部１２ｓは、入力されるデータＤ＜７：０＞を３ビットのアドレスＡ＜２：０＞にエンコードして記憶すると共に、セレクトデコーダ１３１ｓにアドレスＡ＜２：０＞を出力する。セレクトデコーダ１３１ｓは、入力されたアドレスＡ＜２：０＞をデコードして、アドレスＡ＜２：０＞の値に対応した選択信号ＳＥＬ＜７：０＞をデータ記憶部１３２ｓに出力する。
不揮発性半導体メモリ装置１００ｓは、上述のような、セレクトアドレス処理部１２ｓとセレクトデコーダ１３１ｓとを設けることにより、書き込み回数に応じたＯＴＰアレイ１３３ｓを選択することができる。
【００５２】
（第２実施形態）
第２実施形態において、セレクトアドレス処理部１２ｓとセレクトデコーダ１３１ｓの異なる構成例を示す。以下、ｍ＝ｎ＝８、すなわち、ＯＴＰアレイ１３３ｓは、８ビット幅のデータを記憶し、データ記憶部１３２ｓは、９つのＯＴＰアレイ１３３ｓ−１〜１３３ｓ−９を含み構成されるとして説明する。
図４は、第２実施形態におけるセレクトアドレス処理部１２ｓＡとセレクトデコーダ１３１ｓＡの構成を示す回路図である。セレクトアドレス処理部１２ｓＡは、フリップフロップＦＦ２０〜ＦＦ２７、及び、セレクタＳＥＬ２０〜ＳＥＬ２７を有している。
【００５３】
セレクタＳＥＬ２０〜ＳＥＬ２７は、フリップフロップＦＦ２０〜ＦＦ２７にセレクトアドレスを記憶させる場合、入力Ａに入力される信号を出力し、データを書き込むＯＴＰアレイ１３３ｓを指し示すセレクトアドレスを生成する場合、入力Ｂに入力される信号を出力する。
セレクタＳＥＬ２０は、入力ＡにデータＤ＜０＞が入力され、入力ＢにＶＤＤ電位の「１」レベルの信号が入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２０の入力Ｄに出力する。セレクタＳＥＬ２１は、入力ＡにデータＤ＜１＞が入力され、入力ＢにフリップフロップＦ２０の出力Ｑが入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２１に入力Ｄに出力する。
【００５４】
セレクタＳＥＬ２２は、入力ＡにデータＤ＜２＞が入力され、入力ＢにフリップフロップＦ２１の出力Ｑが入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２２に入力Ｄに出力する。セレクタＳＥＬ２３は、入力ＡにデータＤ＜３＞が入力され、入力ＢにフリップフロップＦ２２の出力Ｑが入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２３に入力Ｄに出力する。
セレクタＳＥＬ２４は、入力ＡにデータＤ＜４＞が入力され、入力ＢにフリップフロップＦ２３の出力Ｑが入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２４に入力Ｄに出力する。セレクタＳＥＬ２５は、入力ＡにデータＤ＜５＞が入力され、入力ＢにフリップフロップＦ２４の出力Ｑが入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２５に入力Ｄに出力する。
【００５５】
セレクタＳＥＬ２６は、入力ＡにデータＤ＜６＞が入力され、入力ＢにフリップフロップＦ２５の出力Ｑが入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２６に入力Ｄに出力する。セレクタＳＥＬ２７は、入力ＡにデータＤ＜７＞が入力され、入力ＢにフリップフロップＦ２５の出力Ｑが入力され、入力された信号のいずれか一方を選択してフリップフロップＦＦ２６に入力Ｄに出力する。
【００５６】
フリップフロップＦＦ２０〜ＦＦ２７には、アクセス制御部１１ｓが出力するクロック信号が入力され、クロック信号に同期して入力Ｄから入力される信号を記憶し、記憶した信号を出力Ｑから出力すると共に、記憶した信号を反転した信号を出力ＱＢから出力する。フリップフロップＦＦ２０〜ＦＦ２７は、各々がセレクタＳＥＬ２０〜ＳＥＬ２７を介して直列に接続され、シフトレジスタを形成しており、セレクトアドレスを記憶する場合、データＤ＜７：０＞をセレクタＳＥＬ２０〜ＳＥＬ２７を介して読み込んで記憶し、データを書き込むセレクトアドレスを生成する場合、記憶しているデータをフリップフロップＦＦ２０からフリップフロップＦＦ２７に向かって、図面上では左にデータをシフトする動作をする。また、フリップフロップＦＦ２０〜Ｆ２７は、データをシフトするとき、最下位ビットを記憶するフリップフロップＦＦ２０に「１」をシフトインする動作をする。また、セレクトアドレス処理部１２ｓＡは、フリップフロップＦＦ２０〜ＦＦ２７の出力ＱをデータＤＴ＜７：０＞としてセレクトデコーダ１３１ｓＡに出力する。
【００５７】
セレクトデコーダ１３１ｓＡは、９つの２入力の論理積ゲートＡＮＤ２１〜ＡＮＤ２９を有している。
論理積ゲートＡＮＤ２１は、データＤＴ＜０：１＞＝（０，１）（左から順に、ＤＴ＜０＞、ＤＴ＜１＞の値を示す）のとき、ＯＴＰアレイ１３３ｓ−１を選択する「１」レベルの選択信号ＳＥＬ＜０＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜０＞を出力する。理積ゲートＡＮＤ２２は、データＤＴ＜１：２＞＝（０，１）のとき、ＯＴＰアレイ１３３ｓ−２を選択する「１」レベルの選択信号ＳＥＬ＜１＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜１＞を出力する。
【００５８】
論理積ゲートＡＮＤ２３は、データＤＴ＜２：３＞＝（０，１）のとき、ＯＴＰアレイ１３３ｓ−３を選択する「１」レベルの選択信号ＳＥＬ＜２＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜２＞を出力する。論理積ゲートＡＮＤ２４は、データＤＴ＜３：４＞＝（０，１）のとき、ＯＴＰアレイ１３３ｓ−４を選択する「１」レベルの選択信号ＳＥＬ＜３＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜３＞を出力する。
論理積ゲートＡＮＤ２５は、データＤＴ＜４：５＞＝（０，１）のとき、ＯＴＰアレイ１３３ｓ−５を選択する「１」レベルの選択信号ＳＥＬ＜４＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜４＞を出力する。論理積ゲートＡＮＤ２６は、データＤＴ＜５：６＞＝（０，１）のとき、ＯＴＰアレイ１３３ｓ−６を選択する「１」レベルの選択信号ＳＥＬ＜５＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜５＞を出力する。
【００５９】
論理積ゲートＡＮＤ２７は、データＤＴ＜６：７＞＝（０，１）のとき、ＯＴＰアレイ１３３ｓ−７を選択する「１」レベルの選択信号ＳＥＬ＜６＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜６＞を出力する。論理積ゲートＡＮＤ２８は、データＤＴ＜７＞が「１」レベルのとき、ＯＴＰアレイ１３３ｓ−８を選択する「１」レベルの選択信号ＳＥＬ＜７＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜７＞を出力する。
論理ゲートＡＮＤ２９は、セレクトアドレス処理部１２ｓＡから「１」レベルの選択信号Ｄ＜８＞が入力されると、セレクトアドレスを記憶するＯＰＴアレイ１３３ｓ−８を選択する「１」レベルの選択信号ＳＥＬ＜８＞を出力し、それ以外のとき「０」レベルの選択信号ＳＥＬ＜８＞を出力する。
本実施形態においては、セレクトアドレス処理部１２ｓＡとセレクトデコーダ１３１ｓＡとを、第１実施形態のセレクトアドレス処理部１２ｓとセレクトデコーダ１３１ｓに比べ、少ない論理素子で構成することができる。
【００６０】
（第３実施形態）
図５は、第３実施形態の不揮発性半導体メモリ装置２００ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置２００ｓは、アクセス制御部２１ｓ、セレクトアドレス処理部２２ｓ、行デコーダ２３ｓ、データ記憶部２４ｓ、ライトアンプ部１４ｓ、センスアンプ部１５ｓ、データ入出力部１６ｓ、及び、入出力端子１７ｓを備える。
データ記憶部２４ｓは、ｋ個（ｋ＞１を満たす整数である。）のＭＴＰブロック部１３ｓ−１〜１３ｓ−ｋを含み構成される。ＭＴＰブロック部１３ｓ−１〜１３ｓ−ｋは、図１に図示する第１実施形態のＭＴＰブロック部１３ｓと同じ構成を有しており、以下、いずれか１つ、あるいは、全てを代表して示す場合に、ＭＴＰブロック部１３ｓという。
【００６１】
セレクトアドレス処理部２２ｓは、第１実施形態のセレクトアドレス処理部１２ｓと同様に、ＭＴＰブロック部１３ｓ−１、…、１３ｓ−ｋそれぞれから読み出した不揮発性半導体メモリ装置２００ｓの使用状態を示す情報であるｋ個のセレクトアドレスを記憶し、アクセス制御部２１ｓが出力する読み出し動作を示す情報に応じて、セレクトアドレスをＭＴＰブロック部１３ｓに出力すると共に、アクセス制御部２１ｓが出力する書き込み動作を示す情報に応じて、セレクトアドレスを更新してＭＴＰブロック部１３ｓに出力する。
不揮発性半導体メモリ装置２００ｓにおいて、アクセス制御部２１ｓ、セレクトアドレス処理部２２ｓ、行デコーダ２３ｓ、データ記憶部２４ｓ以外は、第１実施形態の対応する構成と同じであるため、同じ符号（１４ｓ〜１７ｓ）を付して、その説明を省略する。
【００６２】
アクセス制御部２１ｓは、第１実施形態のアクセス制御部１１ｓと同様に、外部から入力されるデータの読み出し命令と、外部から入力されるデータの書き込み命令とに応じて、セレクトアドレス処理部２２ｓ、ライトアンプ部１４ｓ、センスアンプ部１５ｓ、及び、データ入出力部１６ｓそれぞれの動作順序を制御し、更に、行アドレス信号が入力され、データの読み出し及びデータの書き込みに合わせて、当該行アドレスを行デコーダ２３ｓに出力する。行デコーダ２３ｓは、入力された行アドレス信号をデコードして、データ記憶部２４ｓに含まれるｋ個のＭＴＰブロック部１３ｓから当該行アドレス信号に対応するＭＴＰブロック部１３ｓのいずれか１つを選択する。読み出し命令において、行デコーダ２３ｓに選択されたＭＴＰブロック部１３ｓは、記憶しているデータをセンスアンプ部１５ｓに出力する。また、書きこみ命令において、行デコーダ２３ｓに選択されたＭＴＰブロック部１３ｓには、ライトアンプ部１４ｓからデータが入力されて、当該データが記憶される。
【００６３】
上述のように構成された、不揮発性半導体メモリ装置２００ｓは、第１実施形態の不揮発性半導体メモリ装置１００ｓの動作に比べ、行アドレス信号が入力され、行デコーダ２３ｓが入力された行アドレス信号に対応したＭＴＰブロック部１３ｓを選択して動作する点が異なる。選択されたＭＴＰブロック部１３ｓに対しては、第１実施形態と同様の動作により、データの読み出し及び書き込みを行う。これにより、不揮発性半導体メモリ装置２００ｓは、不揮発性半導体メモリ装置１００ｓが１個のｎビット幅のデータを記憶するのに対して、ｋ個のｎビット幅のデータを記憶することができ、各々別にデータを読み出し、及び、書き換えを行うことができる。このとき、行デコーダ２３ｓが、外部から入力される行アドレスに応じて、ｋ個のＭＴＰブロック部１３ｓ−１〜１３ｓ−ｋのうちいずれか１つのＭＴＰブロック部１３ｓを選択する。
【００６４】
次に、不揮発性半導体メモリ装置１００ｓ、２００ｓに用いる不揮発性のメモリ素子（記憶素子）３０について説明する。
図６、７は、上述の第１実施形態から第３実施形態のＯＴＰアレイ１３３ｓに用いるメモリ素子３０の構成図である。図６（ａ）は、メモリ素子３０のレイアウトを示す図である。図６（ｂ）は、図６（ａ）の等価回路を示す図である。図示するように、メモリ素子３０は、フローティングゲートＦＧを有するトランジスタＴ１である。図７（ａ）は、図６（ａ）におけるＡ−Ａ’に沿った断面図を示し、図７（ｂ）は、図６（ａ）におけるＢ−Ｂ’に沿った断面図を示す。
【００６５】
構造的には、図６（ａ)及び（ｂ）、図７（ａ）及び（ｂ）において、トランジスタＴ１は、ｐ型半導体基板１上に形成（配置）される。トランジスタＴ１は、ドレインを形成するｎ型拡散層５（第１のｎ型拡散層）、チャネル領域４、ソースを形成するｎ型拡散層７（第２のｎ型拡散層）が、順に直列方向（第１の方向）に配置され、ｎ型拡散層５とｎ型拡散層７とが、チャネル領域４を挟んで対向して配置され、トランジスタＴ１のトランジスタ形成領域８を形成する。
ｎ型拡散層５は、コンタクト１０を介して直列方向に配置されるドレイン配線であるメタル配線１２（第１のメタル配線）と接続する。ｎ型拡散層７は、コンタクト１１を介して直列方向と直交する同一平面上の水平方向に配置されるソース配線であるメタル配線１３（第２のメタル配線）と接続する。
【００６６】
トランジスタ形成領域８に対して水平方向に一定の間隔をあけて、ｐ型半導体基板１上にｎ型ウエル２が形成され、ｎ型ウエル２上にｎ型拡散層１７（第３のｎ型拡散層）とｐ型拡散層１５（第１のｐ型拡散層）とが形成される。ｎ型拡散層１７は、コンタクト１８を介して水平方向(第２の方向)に配置されるコントロールゲート配線であるメタル配線１９（第３のメタル配線）と接続される。ｐ型拡散層１５は、ｎ型拡散層１７と同様に、コンタクト１６を介してメタル配線１９と接続される。
メタル配線１９と平行に配置されるポリシリコン９は、フローティングゲートＦＧを形成し、ｎ型ウエル２の領域の一部と、あるいは、ｐ型拡散層１５の領域の一部と、チャネル領域４の一部とを覆うように配置され、ｎ型ウエル２との間に容量を形成すると共に、チャネル領域４との間に容量を形成する。
なお、２０と２１とで示される領域は、分離用絶縁酸化膜である。
【００６７】
次に、図８は、メモリ素子３０の動作表を示すテーブルである。図８（ａ）は、メモリ素子３０をＯＴＰとして用いる場合の動作表である。メモリ素子３０に対する書き込み動作は、コントロールゲートＣＧに６Ｖ（第２の電圧）の電圧を印加し、ドレインＤに５Ｖ（第１の電圧）の電圧を印加し、ソースＳに０Ｖの電圧を印加する。これにより、高電圧が印加されたドレインＤ近傍に空乏層が形成されてホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートＦＧに注入されて蓄積する。その結果、メモリ素子３０のフローティングゲートトランジスタＴ１の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
【００６８】
次に、メモリ素子３０に対する読み出し動作は、コントロールゲートＣＧに３Ｖの電圧を印加し、ドレインＤに１Ｖ（第３の電圧）の電圧を印加し、ソースＳに０Ｖの電圧を印加する。このとき、メモリ素子３０のドレインＤとソースＳとの間に電流が流れるか否かにより、消去状態であるか、あるいは、書き込み状態であるかを判断し、情報を読み出す。メモリ素子３０の初期状態における閾値電圧は、１Ｖ程度であり、コントロールゲートＣＧに３Ｖを印加するとオン状態となり通電する。一方、書き込み状態では、メモリ素子３０の閾値電圧は、フローティングゲートＦＧに電子が注入されて５Ｖ程度であり、コントロールゲートＣＧに３Ｖを印加してもオフ状態であり、通電しない。
【００６９】
続いて、図８（ｂ）は、メモリ素子３０をＭＴＰとして用いる場合の動作表である。メモリ素子３０に対する書き込み及び読み出し動作は、図８（ａ）に図示した動作と同じなので、その説明を省略する。
メモリ素子３０に対する消去動作は、コントロールゲートＣＧに０Ｖの電圧を印加し、ドレインＤに８Ｖ（第４の電圧）の電圧を印加し、ソースＳをオープン状態にするか、あるいは、ソースＳに２Ｖ（第５の電圧）の電圧を印加する。これにより、コントロールゲートＣＧとドレインＤとの間に高電界が加わり、ＦＮ電流が流れると共に、フローティングゲートＦＧから電子がドレインＤに放出される。これにより、メモリ素子３０の閾値電圧が初期状態より低い電圧に変化した状態、データが消去された状態である消去状態になる。
【００７０】
次に、メモリ素子３０の消去動作により閾値電圧が初期状態の閾値電圧より低くなった状態（過消去状態）のうち、閾値電圧が負になってしまう場合がある。この場合、メモリ素子３０は、コントロールゲートＣＧが０Ｖでも、常にオン状態となるので、ドレインＤとソースＳとに電圧を印加するとドレインＤとソースＳとの間に常に電流が流れる状態となり、コントロールゲートＣＧ印加する電圧による選択性がなくなり、メモリアレイに組み込んだ場合、不良となってしまう。そこで、低くなりすぎた閾値電圧を初期状態の閾値電圧近傍に戻す書き戻し動作を行う。書き戻し動作には、以下に示すように２通りある。
【００７１】
１つ目の書き戻し動作（第１の書き戻し動作）は、図示するように、コントロールゲートＣＧに０Ｖ又は１Ｖ（第３の電圧）の電圧を印加し、ドレインＤに８Ｖ（第４の電圧）の電圧を印加し、ソースＳに０Ｖの電圧を印加する。このとき、メモリ素子３０が過消去されていれば、オン状態となりドレインＤとソースＳとの間には、チャネル電流が流れると共に、ドレインＤに高電圧を印加しているので、ドレインＤ近傍にホットエレクトロンが発生し、フローティングゲートＦＧにホットエレクトロンが注入される書き込みが行われる。これにより、メモリ素子３０の閾値電圧は上昇して、正の閾値電圧となる。このとき、コントロールゲートＣＧには、書き込み動作に比べ低い電圧が印加されているので、書き込み動作に比べフローティングゲートＦＧに注入されるホットエレクトロンの量は少ない。この書き込みを、弱書き込み（ドレインストレス）という。
【００７２】
２つ目の書き戻し動作（第２の書き戻し動作）は、基本的に書き込み動作であるが、時間をかけて徐々に書き込みを行う必要があるので、コントロールゲートＣＧに印加する電圧を１Ｖ程度から３Ｖ程度まで、電圧を徐々に上げて複数回書き込みを行うことにより、閾値電圧を正の値、１Ｖ程度に変化させる。このとき、コントロールゲートＣＧに印加する電圧は、予め定められたステップで電圧を徐々に高くしてもよいし、電圧を印加する時間に応じて線形的に増加させてもよい。
【００７３】
次に、図９は、メモリ素子３０の書き込み、消去、及び、書き戻しそれぞれの動作による特性の変化を示すグラフ及びメモリ素子３０の等価回路であるフローティングゲートトランジスタＴ１を示す図である。縦軸方向は、ドレイン電流を示し、横軸方向は、コントロールゲート電圧を示す。メモリ素子３０は、初期状態において閾値電圧は１Ｖであるが、書き込み動作により閾値電圧は５Ｖに変化する。その後に、メモリ素子３０の閾値電圧は、消去動作により−１Ｖに変化し、書き戻し動作により１Ｖに変化させることができる。このように、メモリ素子３０の閾値電圧を変化させることにより、メモリ素子３０に情報を記憶させることができる。
【００７４】
次に、図１０は、メモリ素子３０の弱書き込みの特性を示すグラフ、及び、メモリ素子３０の等価回路であるフローティングゲートトランジスタＴ１と印加する電圧とを示す図である。縦軸方向は、メモリ素子３０の閾値電圧であり、横軸方向は、弱書き込みを行う時間である。例えば、コントロールゲートＣＧに０Ｖの電圧を印加する弱書き込みを行うと、ドレイン近傍の高電界により高エネルギーを有するホットエレクトロンが発生し、その一部のホットエレクトロンがフローティングゲートＦＧに注入されて弱書き込みとなり、メモリ素子３０の閾値電圧は、最終的には初期状態の閾値電圧に自己収束する。ここで、コントロールゲートＣＧに１Ｖの電圧を印加すると、コントロールゲートＣＧに印加した電圧に応じて収束する閾値電圧がシフトするので、収束する閾値電圧を制御することができる。この特性を用いて、消去動作により過消去状態となったメモリ素子３０に対して書き戻しを行うことにより、メモリ素子３０の閾値電圧を正の閾値電圧に自己収束させることができ、過消去状態を解消することができる。
【００７５】
図１１は、メモリ素子３０のカップリング系の等価回路を示す図である。コントロールゲートＣＧに印加される電位をＶＣＧ、コントロールゲートＣＧとフローティングゲートＦＧの静電容量をＣ（ＦＣ）、ソースＳに印加される電位をＶＳ、ソースＳとフローティングゲートＦＧとの間の静電容量をＣ（ＦＳ）、半導体基板Ｓｕｂに印加される電位をＶｓｕｂ、半導体基板ＳｕｂとフローティングゲートＦＧとの間の静電容量をＣ（ＦＢ）、ドレインＤに印加される電位をＶＤ、ドレインＤとフローティングゲートＦＧとの間の静電容量をＣ（ＦＤ）、フローティングゲートに印加される電位をＶＦＧとする。
フローティングゲートＦＧの状態が初期状態（中性状態）のとき、この系のトータルチャージは、ゼロであるから次式（１）が成り立つ。
【００７６】
【数１】
2010238278.tif 000003
【００７７】
この系の総静電容量をＣＴとすると、ＣＴは次式（２）で表される。
【００７８】
【数２】
2010238278.tif 000004
【００７９】
式（２）を用いて、式（１）をＶＦＧについて変形すると次式（３）と表せる。
【００８０】
【数３】
2010238278.tif 000005
【００８１】
ここで、Ｃ（ＦＤ）＝Ｃ（ＦＳ）≒０，Ｖｓｕｂ＝ＶＳ＝０とすると、式（３）は次式（４）のように表される。
【００８２】
【数４】
2010238278.tif 000006
【００８３】
ここで、Ｃ（ＦＧ）／｛Ｃ（ＦＣ）｝＋Ｃ（ＦＢ）＝α（カップリング比）とすると、式（４）は、次式（５）で表される。
【００８４】
【数５】
2010238278.tif 000007
【００８５】
通常α≒０．６に設定し、フローティングゲートＦＧなどの静電容量を定めて、不揮発性半導体メモリセルの設計を行う。
【００８６】
上述のメモリ素子３０は、標準的なＣＭＯＳプロセスで製造可能な記憶素子である。メモリ素子３０を記憶素子として用いた第１実施形態の不揮発性半導体メモリ装置１００ｓ及び第２実施形態の不揮発性半導体メモリ装置２００ｓは、製造工程を増やさずにシステムＬＳＩなどに混載することができる。
【００８７】
（第４実施形態）
図１２は、第４実施形態におけるメモリ素子３０を用いたマトリックスアレイ（メモリアレイ）を有するＯＴＰとしての図１に示した第１実施形態の不揮発性半導体メモリ装置１００ｓの構成例を示す概略図である。
メモリアレイは、図示するように、セレクト信号線（選択信号線）ＳＥＬ１〜ＳＥＬｍ＋１と、ビット線ＢＩＴ１−０、…、ＢＩＴｊ−０、…、ＢＩＴ１−７、…、ＢＩＴｊ−７との交点それぞれメモリ素子３０が配置され構成される。また、メモリアレイは、読み出し及び書き込みを８ビット単位で行う構成とし、すなわち、データの入出を８ビット単位で行う構成とする。不揮発性半導体メモリ装置１００ｓは、メモリ素子３０であるメモリセルＭ１１−０〜Ｍ１１−７、…、Ｍ（ｍ＋１）ｊ−０〜Ｍ（ｍ＋１）ｊ−７からなるメモリアレイ、セレクトデコーダ１３１ｓに相当するセレクトデコーダ２０００、列デコーダ３００−１〜３００−ｊ、データ入力変換回路４００、センスアンプ部１５ｓに相当するセンスアンプ５００−０〜５００−７、セレクトアドレス処理部１２ｓに相当するセレクトアドレス処理部６００、列デコーダ３００−１〜３００−ｊの出力に応じてオン／オフを切り替えるスイッチ素子ＣＧ１−０〜ＣＧｊ−０、…、ＣＧ１−７〜ＣＧｊ−７を含み構成される。
【００８８】
１ビット目に相当するデータを記憶する（ｍ＋１）×ｊ個のメモリセルＭ１１−０〜Ｍ（ｍ＋１）ｊ−０は、メモリブロック１００−０を構成する。２〜８ビット目それぞれのデータを記憶するメモリセルＭ１１−１〜Ｍ（ｍ＋１）ｊ−１、…、Ｍ１１−７〜Ｍ（ｍ＋１）ｊ−７は、１ビット目と同様に、メモリブロック１００−１、…、１００−７を構成する。
メモリブロック１００−０において、メモリセルＭ１１−０〜Ｍ（ｍ＋１）１−０のドレインＤは、ビット線ＢＩＴ１−０に接続される。メモリセルＭ１２−０〜Ｍ（ｍ＋１）ｊ−０のドレインＤは、メモリセルＭ１１−０〜Ｍ（ｍ＋１）１−０と同様に、ビット線ＢＩＴ２−０〜ＢＩＴｊ−０に接続される。メモリブロック１００−１〜１００−７においても、メモリブロック１００−０と同様に、それぞれのメモリセルＭ１１−１〜Ｍ（ｍ＋１）ｊ−１、…、Ｍ１１−７〜Ｍ（ｍ＋１）ｊ−７のドレインＤは、ビット線ＢＩＴ１−１〜ＢＩＴｊ−１、…、ＢＩＴ１−７〜ＢＩＴｊ−７に接続される。ビット線ＢＩＴ１−０〜ＢＩＴｊ−０、…、ＢＩＴ１−７〜ＢＩＴｊ−７は、スイッチ素子ＣＧ１−０〜ＣＧｊ−０、…、ＣＧ１−７〜ＣＧｊ−７を介してデータ線Ｄ０〜Ｄ７に接続される。
【００８９】
セレクトデコーダ２０００は、ｍ＋１個のセレクトデコーダ回路２００−１〜２００−ｍ＋１を有し、セレクトデコーダ回路２００−１〜２００−ｍ＋１がセレクトアドレス処理部６００から出力されるセレクトアドレスをデコードして、セレクト信号線ＳＥＬ１〜ＳＥＬｍ＋１のいずれか１つのセレクト信号線を活性化する。セレクト信号線ＳＥＬ１は、各メモリブロック１００−０〜１００−７に含まれるメモリセルＭ１１−０〜Ｍ１ｊ−０、…、Ｍ１１−７〜Ｍ１ｊ−７のコントロールゲートＣＧに接続され、データの読み出し又は書き込みをするメモリセルを選択する。セレクト信号線ＳＥＬ２〜ＳＥＬｍ＋１は、セレクト信号線ＳＥＬ１と同様に、各メモリブロック１００−０〜１００−７に含まれるメモリセルのコントロールゲートＣＧに接続され、データの読み出し又は書き込みをするメモリセルを選択する。セレクトデコーダ回路２００−１〜２００−ｍ＋１は、それぞれアドレスデコード回路２０１、インバータ２０２、レベルシフト回路２０３を含み構成される。
【００９０】
列デコーダ３００−１〜３００−ｊは、それぞれ列デコーダ回路３０１、インバータ３０２、レベルシフト回路３０３を含み構成され、セレクトアドレス処理部６００が出力するセレクトアドレスをデコードして、カラム線ＣＯＬ１〜ＣＯＬｊのいずれか１つのカラム線を活性化してビット線を選択し、スイッチ素子ＣＧ１−０〜ＣＧｊ−０、…、ＣＧ１−７〜ＣＧｊ−７のオン／オフを切り替える。
データ入力変換回路４００は、入力データＤｉｎ０〜Ｄｉｎ７が入力され、書き込み動作に応じた高電圧Ｖｐ３（５Ｖ）を、データ線Ｄ０〜Ｄ７に出力してカラム線ＣＯＬ１〜ＣＯＬｊ、及び、セレクト信号線ＳＥＬ１〜ＳＥＬｍ＋１により選択されるメモリセルに印加する。センスアンプ５００−０〜５００−７は、データ線Ｄ０〜Ｄ７に接続されカラム線ＣＯＬ１〜ＣＯＬｊ、及び、セレクト信号線ＳＥＬ１〜ＳＥＬｍ＋１により選択されるメモリセルから読み出したデータを増幅して出力データＤｏｕｔ０〜Ｄｏｕｔ７として出力する。全てのメモリセルＭ１１−０〜Ｍｍｊ−７のソースＳは、共通接続され接地される。
【００９１】
次に、本実施形態の不揮発性半導体メモリ装置１００ｓの動作を説明する。
書き込み動作において、例えば、セレクトデコーダ回路２００−１と列デコーダ３００−１が、セレクトアドレス処理部６００が出力するセレクトアドレスにより、セレクト信号線ＳＥＬ１とカラム線ＣＯＬ１とを活性化する。このとき、セレクト信号線ＳＥＬ１には、電圧Ｖｐ１（６Ｖ）が印加され、メモリセルＭ１１−０〜Ｍ１ｊ−０、…、Ｍ１１−７〜Ｍ１ｊ−７のコントロールゲートＣＧに電圧Ｖｐ１（６Ｖ）が印加される。データ入力変換回路４００は、入力データＤｉｎ０〜Ｄｉｎ７に応じてデータ線Ｄ０〜Ｄ７に電圧Ｖｐ３（５Ｖ）を印加する。また、列デコーダ３００−１は、カラム線ＣＯＬ１に電圧Ｖｐ３より高い電圧Ｖｐ２が列デコーダ３００−１のレベルシフト回路３０３により印加し、スイッチ素子ＣＧ１−０、ＣＧ１−１、…、ＣＧ１−７をオンにすることで、データ線Ｄ０〜Ｄ７とビット線ＢＩＴ１−０、ＢＩＴ１−１、…、ＢＩＴ１−７とを接続し、メモリセルのドレインＤに電圧Ｖｐ３を印加する。
【００９２】
例えば、書き込みデータをＤｉｎ０＝Ｄｉｎ２＝Ｄｉｎ４＝Ｄｉｎ６＝「０」データ（書き込みをする）、Ｄｉｎ１＝Ｄｉｎ３＝Ｄｉｎ５＝Ｄｉｎ７＝「１」（書き込みをしない）が入力された場合、データ線Ｄ０，Ｄ２，Ｄ４，Ｄ６には、電圧Ｖｐ３が印加され、データ線Ｄ１，Ｄ３，Ｄ５，Ｄ７には、０Ｖの電圧が印加される。カラム線ＣＯＬ１が選択されているので、ビット線ＢＩＴ１−０、ＢＩＴ１−２、ＢＩＴ１−４、ＢＩＴ１−６には電圧Ｖｐ３（５Ｖ）が印加され、ビット線ＢＩＴ１−１、ＢＩＴ１−３、ＢＩＴ１−５、ＢＩＴ１−７には、０Ｖの電圧が印加される。これにより、メモリセルＭ１１−０、Ｍ１１−２、Ｍ１１−４、Ｍ１１−６には、書き込みが行われ、メモリセルＭ１１−１、Ｍ１１−３、Ｍ１１−５、Ｍ１１−７には書き込みが行われない。
上述のように、セレクトアドレスに応じてメモリセルが選択され、選択されたメモリセルにデータが記憶される。
【００９３】
読み出し動作は、上述のようにセレクトアドレスに応じてメモリセルが選択され、選択されたメモリセルに流れる電流をセンスアンプ５００−０〜５００−７が検出し、検出した電流を増幅してデータを検出して「０」又は「１」に対応する電圧を出力データＤｏｕｔ０〜Ｄｏｕｔ７として出力する。このとき、メモリセルが消去状態（「１」；オン）であればメモリセルに電流が流れ、選択されたメモリセルが書き込み状態（「０」；オフ）であればメモリセルに電流が流れない。
なお、図１の第１実施形態では、ｎビット幅のデータを１度に読み出し及び書き込みを行う構成を示したが、本実施形態では、不揮発性半導体メモリ装置１００ｓは、ｎ＞８の場合、ｎビット幅のデータを８ビットごとに読み出し及び書き込みを複数回行い、その複数回の切り替えを列デコーダ３００−１〜３００−ｊが行う。このとき、セレクトアドレス処理部６００は、読み出すデータ又は書き込むデータの順序を制御するために、セレクトアドレスの一部、例えば、セレクトアドレスの上位ビットを順次切り替えて８ビットごとのデータに対する読み出し及び書き込みを行う。
もちろん、セレクトアドレス処理部６００は、セレクトアドレスの一部の順次切り替えずに、外部アドレス端子より入力する列アドレスに応じて、任意の列アドレスを選択しても良い。
【００９４】
（第５実施形態）
図１３は、第５実施形態におけるメモリ素子３０を用いたマトリックスアレイ（メモリアレイ）を有するＭＴＰとしての図５に示した第３実施形態の不揮発性半導体メモリ装置２００ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置２００ｓは、図１２に示した第４実施形態が１個のｎビット幅（ｎ＝８）のデータをｍ回書き換え可能なＯＴＰであるのに対して、ｋ個のｎビット幅のデータをｍ回書き換え可能なＯＴＰである。不揮発性半導体メモリ装置２００ｓは、不揮発性半導体メモリ装置１００ｓと比べ、ｋ個の行デコーダ７００−１〜７００−ｋと、ｋ個のセレクトデコーダ２０００−１〜２０００−ｋと、ｋ×８個のメモリブロック１００−１０〜１００−１７、…、１００−ｋ０〜１００−ｋ７を有する点と、セレクトアドレス処理部６００に替えてセレクトアドレス処理部６０１を有する点が異なる。不揮発性半導体メモリ装置１００ｓと同じ構成については、対応する構成と同じ符号（３００−１〜３００−ｊ、４００、５００−０〜５００−７）を付して、その説明を省略する。
【００９５】
メモリブロック１００−１０〜１００−１７からなるメモリブロック群には、１つセレクトアドレスが記憶される。同様に、メモリブロック１００−２０〜２７、…、メモリブロック１００−ｋ０〜１００−ｋ７からなる７個のメモリブロック群それぞれには、１つのセレクトアドレスが記憶され、ｋ個のセレクトアドレスがメモリブロック１００−１０〜１００−１７、…、１００−ｋ０〜１００−ｋ７に記憶されている。
セレクトアドレス処理部６０１は、図５に示すセレクトアドレス処理部２２ｓに相当し、ｋ個のセレクトアドレスを読み出して記憶すると共に、不図示のアクセス制御部が出力する読み出し動作を示す情報に応じて、データを読み出すメモリブロック群に対応するセレクトアドレスをセレクトデコーダ２０００−１〜２０００−ｋに出力し、アクセス制御部が出力する書き込み動作を示す情報に応じて、データを書き込むメモリブロック群に対応したセレクトアドレスを更新してセレクトデコーダ２０００−１〜２０００−ｋに出力する。      
【００９６】
行デコーダ７００−１〜７００−ｋそれぞれには、セレクトデコーダ２０００−１〜２０００−ｋと、メモリブロック１００−１０〜１００−１７、…、１００−ｋ０〜１００−ｋ７とが対応付けられて接続される。セレクトデコーダ２０００−１〜２０００−ｋは、同じ構成を有しており、図１２に示した第４実施形態のセレクトデコーダ２０００と同じ構成である。
外部から入力される行アドレスにより、行デコーダ７００−１〜７００−ｋのうち１つが活性化され、活性化された行デコーダは、対応したセレクトデコーダとメモリブロックとを選択して活性化し、第４実施形態で説明した動作（書き込み、読み出し、消去、書き戻し）を行う。不揮発性半導体メモリ装置２００ｓは、セレクトアドレス処理部６０１と、行デコーダ７００−１〜７００−ｋとを備えることにより、ｎビット幅のｋ個のデータを記憶し、読み出すことができる。これにより、不揮発性半導体メモリ装置２００ｓは、異なるｋ個のデータを記憶することができ複数のデータが要求されるＯＴＰに用いることが可能となる。
【００９７】
（第６実施形態）
図１４は、第６実施形態における不揮発性半導体メモリ装置１０１ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置１０１ｓは、第４実施形態の不揮発性半導体メモリ装置１００ｓが有するメモリ素子３０それぞれをＯＴＰとしてではなく、ＭＴＰとして使用する構成が特徴である。メモリ素子３０をＭＴＰとして使用するために、不揮発性半導体メモリ装置１０１ｓは、メモリ素子３０のソースＳに消去動作用の電圧を印加する消去制御回路８００を備えること以外、図１２に示した第４実施形態の不揮発性半導体メモリ装置１００ｓと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
【００９８】
消去制御回路８００は、レベルシフト回路により構成され、不揮発性半導体メモリ装置１０１ｓが有する全てのメモリ素子３０のソースＳと接続され、消去動作に用いられる電圧Ｖｐ４をメモリ素子３０のソースＳに印加する。消去回路８００は、書き込み、書き戻し、及び、消去の動作の場合、接地電位である０Ｖをメモリ素子３０のソースＳに印加し、消去動作の場合、電圧Ｖｐ４（２Ｖ）をメモリ素子３０のソースＳに印加する。この印加する電位の切り替えは、外部から入力される非消去信号ＥＢにより切り替えられる。
【００９９】
この構成により、不揮発性半導体メモリ装置１０１ｓは、ＯＴＰである複数のメモリ素子３０を切り替えて使用する擬似ＭＴＰとして用いるだけでなく、ＯＴＰである複数のメモリ素子３０をＭＴＰとして用いることができる。このとき、ＯＴＰであるメモリ素子３０の記憶するデータを正しく保持できるか否かの信頼性に応じて、メモリ素子３０を切り替えて用いることができる。
更に、以下の利点もある。ＯＴＰの最大の問題点は、出荷時に書き込みテストができないことである。書き込みテストができないため、信頼性に問題が残る。図１４の第６実施形態に示した不揮発性半導体メモリ装置１０１ｓでは、出荷時に書き込みテストを行った後に、最後に消去を行うことにより、書き込みテストにより動作検証された信頼性の高いＯＴＰが提供できる。
【０１００】
（第７実施形態）
図１５は、第７実施形態における不揮発性半導体メモリ装置２０１ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置２０１ｓは、図１３に示した第５実施形態の不揮発性半導体メモリ装置２００ｓが有するメモリ素子３０それぞれをＯＴＰとしてではなく、ＭＴＰとして使用する構成が特徴である。メモリ素子３０をＭＴＰとして使用するために、不揮発性半導体メモリ装置２０１ｓは、メモリ素子３０のソースＳに消去動作用の電圧を印加する消去制御回路８００−１〜８００−ｋを備えること以外、図１３に示した第５実施形態の不揮発性半導体メモリ装置２００ｓと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
【０１０１】
消去制御回路８００−１〜８００−ｋは、レベルシフト回路により構成され、行デコーダ７００−１〜７００−ｋそれぞれに対応して設けられ、行デコーダ７００−１〜７００−ｋそれぞれに対応して接続されるメモリブロック１００−１０〜１００−ｋ７それぞれに含まれるメモリ素子３０のソースＳに共通接続される。消去制御回路８００−１〜８００−ｋは、同じ構成を有し、それぞれには、メモリ素子３０のソースＳに印加する電位を切り替える非消去信号ＥＢ１〜ＥＢｋが入力される。
【０１０２】
この構成により、不揮発性半導体メモリ装置２０１ｓは、ＯＴＰである複数のメモリ素子３０を切り替えて使用する擬似ＭＴＰとして用いるだけでなく、ＯＴＰである複数のメモリ素子３０をＭＴＰとして用いることができる。このとき、ＯＴＰであるメモリ素子３０の記憶するデータを正しく保持できるか否かの信頼性に応じて、メモリ素子３０を切り替えて用いることができる。
なお、本実施例では、行アドレス記憶部として、冗長メモリＯＴＰアレイ（ＳＥＬｍ＋１で選択されるメモリアレイ）を設けたが、列アドレス記憶部として、更に、冗長メモリアレイ部（例えば、ＳＥＬｍ＋２で選択されるメモリアレイ）を設けても良い。
【０１０３】
（第８実施形態）
図１６は、第８実施形態として、上述の第４実施形態から第７実施形態におけるメモリ素子３０によるメモリブロック１００−０の構成例を示したレイアウト図である。
メモリブロック１００−０において、メモリ素子３０であるメモリセルＭ１１、…、Ｍｍｊは、行方向及び列方向にマトリックス状に配置される。また、図の上下方向（列方向、トランジスタ形成領域の直列方向）に隣接するメモリセルＭ１１、…、Ｍｍｊは、互いに直列方向に直交する水平方向に対して対称に配置され、直列方向に隣接する一方のメモリセルとソース線（Ｓ１、Ｓ２）であるメタル配線１３を共有する。
【０１０４】
また、図の左右方向（行方向、トランジスタ形成領域の直列方向に対して直交する水平方向）に隣接するメモリセルＭ１１、…、Ｍ（ｍ＋１）ｊは、互いに水平方向に対して対称に配置され、垂直方向に隣接する一方のメモリセルとｎ型拡散層１７及びコンタクト１８を共有し、互いのｎ型ウエル２の間に境界を設けることなく接続して配置される。更に、メモリセルＭ１１、…、Ｍ（ｍ＋１）ｊの行方向を同じにするメモリセルは、コントロールゲート線（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４）であるメタル配線１９を共有し、ソース線（Ｓ１、Ｓ２）であるメタル配線１３を共有して配置される。
このようにして、メモリセルＭ１１、…、Ｍ（ｍ＋１）ｊを配置することで配置面積を削減することが可能となる。
【０１０５】
（第９実施形態）
第９実施形態として、上述の第６実施形態の不揮発性半導体メモリ装置１０１ｓは、内部あるいは外部に閾値検証回路を有し、メモリ素子３０に対する消去動作及び第１の書き戻し動作の２通りの検証シーケンスについて説明する。
まず、図１７は、第９実施形態として、上述の不揮発性半導体メモリ装置１０１ｓが有するメモリ素子３０の消去動作及び書き戻し動作に対する不揮発性半導体メモリ装置１０１ｓが行う検証シーケンスのフローチャートである。なお、閾値検証回路（不図示）は、以下の動作を制御する。また、検証シーケンスは、書き込みテストを行った後に行われる。ここで、書き込みテストとは、メモリ素子３０に対してデータの書き込みを行い、閾値が予め定めた値より高くなっているか否かを判定することにより行う検証である。
【０１０６】
まず、消去動作において、列デコーダ３００−１〜３００−ｊは、セレクトアドレス処理部６００が出力するセレクトアドレスに応じたカラム線を選択する。データ入力変換回路４００は、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加する。また、セレクトデコーダ２０００は、セレクトアドレス処理部６００が出力するセレクトアドレスに応じたメモリ素子３０のコントロールゲートＣＧに０Ｖの電圧を印加する。消去制御回路８００は、メモリ素子３０のソースが共通接続されたソース線Ｓに電圧Ｖｐ４（２Ｖ）を印加する。これにより、選択されたメモリ素子３０のそれぞれの端子には、消去状態の電圧が印加され消去が行われる（ステップＳ１０１）。
【０１０７】
ステップＳ１０１における消去動作により、閾値検証回路は、正しく消去が行われたか否かをかの確認として閾値電圧が初期状態の閾値電圧である１Ｖより高いか否かを判定する（ステップＳ１０２）。
ステップＳ１０２において、閾値電圧が初期状態の閾値電圧より高い場合（ステップＳ１０２：Ｙｅｓ）、閾値検証回路は、ステップＳ１０１における消去回数Ｎを「１」カウントアップし、消去回数Ｎが１００回以下か否かを判定する（ステップＳ１０３）。
なお、消去回数Ｎは、当該シーケンス開始時において「０」に初期化される。
【０１０８】
消去回数が１００回以下の場合（ステップＳ１０３；Ｎ≦１００）、閾値検証回路は、ステップＳ１０１を実行する制御を行う。
一方、一方消去回数が１００回を越える場合(ステップＳ１０３；Ｎ＞１００)、閾値検証回路は、テスト対象となっているメモリ素子３０は、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ１０８）。
また、ステップＳ１０２において、閾値電圧が初期状態の閾値電圧未満の場合（ステップＳ１０２；Ｎｏ）、閾値検証回路は、メモリ素子３０の閾値電圧が０．５Ｖ以上か否かを判定する（ステップＳ１０４）。
なお、ステップＳ１０４における判定基準とする閾値電圧０．５Ｖは、非選択状態において、コントロールゲートＣＧに印加する電圧（０Ｖ）に対してメモリ素子３０がオフ状態であるためのマージンがあるか否かを判定するステップである。なお、判定基準とする閾値電圧０．５Ｖは、メモリ素子３０に用いるプロセスと、非選択状態においてメモリ素子３０のコントロールゲートＣＧに印加する電圧に応じて定められる判定基準値である。
【０１０９】
ステップＳ１０４において、閾値電圧が０．５Ｖ未満の場合（ステップＳ１０４；Ｎｏ）、閾値検証回路は、データ入力変換回路４００が、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加し、セレクトデコーダ２０００が、セレクトアドレス処理部６００が出力するセレクトアドレスに応じたメモリ素子３０のコントロールゲートＣＧに１Ｖの電圧を印加し、消去制御回路８００が、メモリ素子３０のソースが共通接続されたソース線Ｓに電圧Ｖｐ４（０Ｖ）を印加する制御を行う。これにより、検証対象のメモリ素子３０が有するそれぞれの端子には、第１の書き戻し動作に対応する電圧が１００ｍｓの間印加され、書き戻しが行われる（ステップＳ１０５）。
閾値検証回路は、ステップＳ１０５における書き戻し回数をカウントするＭを「１」カウントアップし、書き戻し回数が１０回以下であるか否かを判定する（ステップＳ１０６）。
【０１１０】
ステップＳ１０６において、書き戻し回数が１０回以下の場合（ステップＳ１０６；Ｍ≦１０）、閾値検証回路は、再度ステップＳ１０４を実行する制御をし、メモリ素子３０の閾値電圧を判定する。
一方、ステップＳ１０６において書き戻し回数が１０回を越える場合（ステップＳ１０６；Ｍ＞１０）、閾値検証回路は、テスト対象となっているメモリ素子３０が、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ１０８）。
なお、書き戻し回数をカウントするＭは、当該シーケンス開始時において「０」に初期化される。
ステップＳ１０４において、閾値電圧が０．５Ｖ以上の場合（ステップＳ１０４；Ｙｅｓ）、閾値検証回路は、メモリ素子３０が正しく消去動作を行えるとして外部に通知する（ステップＳ１０７）。
以上の処理により、閾値検証回路は、メモリ素子３０が正しく動作することを検証することができる。
【０１１１】
次に、異なる検証シーケンスとして、図１８は、上述の不揮発性半導体メモリ装置１０１ｓが有するメモリ素子３０の消去動作及び書き戻し動作に対する不揮発性半導体メモリ装置１０１ｓが行う検証シーケンスのフローチャートである。
まず、消去動作において、列デコーダ３００−１〜３００−ｊは、セレクトアドレス処理部６００が出力するセレクトアドレスに応じたカラム線を選択する。データ入力変換回路４００は、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加する。また、セレクトデコーダ２０００は、セレクトアドレス処理部６００が出力するセレクトアドレスに応じたメモリ素子３０のコントロールゲートＣＧに０Ｖの電圧を印加する。消去制御回路８００は、メモリ素子３０のソースが共通接続されたソース線Ｓに電圧Ｖｐ４（２Ｖ）を印加する。閾値検証回路は、データ入力変換回路４００、セレクトデコーダ２０００、及び、消去制御回路８００が上述の電圧を印加する制御を行い、選択されたメモリ素子３０に１０ｍｓの間電圧を印加して消去を行う（ステップＳ２０１）。
【０１１２】
ステップＳ２０１における消去動作により、閾値検証回路は、正しく消去が行われたか否かをかの確認として閾値電圧が初期状態の閾値電圧である１Ｖより高いか否かを判定する（ステップＳ２０２）。
ステップＳ２０２において、閾値電圧が初期状態の閾値電圧より高い場合（ステップＳ２０２：Ｙｅｓ）、閾値検証回路は、ステップＳ２０１における消去回数Ｎを「１」カウントアップし、消去回数Ｎが１０００回以下か否かを判定する（ステップＳ１０３）。
なお、消去回数Ｎは、当該シーケンス開始時において「０」に初期化される。
【０１１３】
消去回数が１０００回以下の場合（ステップＳ２０３；Ｎ≦１０００）、閾値検証回路は、ステップＳ２０１を実行する制御を行う。
一方、消去回数が１０００回を越える場合(ステップＳ２０３；Ｎ＞１０００)、閾値検証回路は、テスト対象となっているメモリ素子３０が、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ２０８）。
また、ステップＳ２０２において、閾値電圧が初期状態の閾値電圧未満の場合（ステップＳ２０２；Ｎｏ）、閾値検証回路は、メモリ素子３０の閾値電圧が０．５Ｖ以上か否かを判定する（ステップＳ２０４）。
なお、ステップＳ２０４における判定は、非選択状態において、コントロールゲートＣＧに印加する電圧（０Ｖ）に対してメモリ素子３０がオフ状態であるためのマージンがあるか否かを判定するステップである。
【０１１４】
ステップＳ２０４において、閾値電圧が０．５Ｖ未満の場合（ステップＳ２０４；Ｎｏ）、閾値検証回路は、データ入力変換回路４００が、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加し、セレクトデコーダ２０００が、セレクトアドレス処理部６００が出力するセレクトアドレスに応じたメモリ素子３０のコントロールゲートＣＧに（１＋０．５Ｍ）Ｖの電圧を印加し、消去制御回路８００が、メモリ素子３０のソースが共通接続されたソース線Ｓに電圧Ｖｐ４（０Ｖ）を印加する制御を行う。これにより、検証対象のメモリ素子３０が有するそれぞれの端子には、第１の書き戻し動作に対応する電圧が１ｍｓの間印加され、書き戻しが行われる（ステップＳ２０５）。
なお、Ｍは、書き戻し回数のカウント値であり、書き戻し動作（ステップＳ２０５）を行うごとに、セレクトデコーダ２０００は、コントロールゲートＣＧに印加する電圧を高くして、書き戻し動作を行う。
閾値検証回路は、ステップＳ２０５における書き戻し回数をカウントするＭを「１」カウントアップし、書き戻し回数が５回以下であるか否かを判定する（ステップＳ２０６）。
【０１１５】
ステップＳ２０６において、書き戻し回数が５回以下の場合（ステップＳ２０６；Ｎ≦５）、閾値検証回路は、再度ステップＳ２０４を実行する制御をし、メモリ素子３０の閾値電圧を判定する。
一方、ステップＳ２０６において書き戻し回数が５回を越える場合（ステップＳ２０６；Ｎ＞５）、閾値検証回路は、テスト対象となっているメモリ素子３０が、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ２０８）。
ステップＳ２０４において、閾値電圧が０．５Ｖ以上の場合（ステップＳ２０４；Ｙｅｓ）、閾値検証回路は、メモリ素子３０が正しく消去動作を行えるとして外部に通知する（ステップＳ２０７）。
【０１１６】
以上の処理により、閾値検証回路は、メモリ素子３０が正しく動作することを検証することができる。当該シーケンスは、図１７の検証シーケンスに比べ、書き戻し動作の時間を長く設定することにより、過消去により閾値電圧が負の電圧になり常にオン状態となる不良を防ぐ動作を行うことで、不良発生を削減することができる。
なお、上述の２つの検証シーケンスは、図１５に図示する第７実施形態の不揮発性半導体メモリ装置２０１ｓにおいても同様に行われる。
【０１１７】
上述の図１７及び図１８で行った検証シーケンスは、不揮発性半導体メモリ装置１０１ｓが行うものであるが、テスト装置などを使って、閾値検証回路及び消去制御回路を備えず、メモリ素子３０をＯＴＰとして用いる不揮発性半導体メモリ装置１００ｓ、２００ｓに対しても行うことができる。これにより、メモリ素子３０の信頼性を十分に保証した製品を出荷することができる。また、上述のシーケンスを処理する閾値検証回路と、消去制御回路８００とを備える不揮発性半導体メモリ装置１０１ｓ、２０１ｓは、回路規模が大きくなり製造コストが高くなるため、数回程度の書き換えを要するシステムなどには、メモリ素子３０をＯＴＰとして用い、擬似ＭＴＰを実現する不揮発性半導体メモリ装置１００ｓ、２００ｓが好適である。
また、不揮発性半導体メモリ装置１００ｓ、２００ｓは、アンチヒューズ型のＣＭＯＳプロセスを用いたＯＴＰ用のメモリ素子と異なり、キャパシタを形成する酸化膜に高電圧を印加して非可逆的な破壊を用いないので、上述のような閾値の検証を行うことができ、製品の信頼性を向上させることが可能である。
【符号の説明】
【０１１８】
１００ｓ、２００ｓ、１０１ｓ、２０１ｓ…不揮発性半導体メモリ装置
１１ｓ…アクセス制御部、１２ｓ、１２ｓＡ…セレクトアドレス処理部
１３ｓ、１３ｓ−１、１３ｓ−ｋ…ＭＴＰブロック部
１４ｓ…ライトアンプ部、１５ｓ…センスアンプ部
１６ｓ…データ入出力部、１７ｓ…入出力端子
１３１ｓ、１３１ｓＡ…セレクトデコーダ、１３２ｓ…データ記憶部
１３３ｓ、１３３ｓ−１、１３３ｓ−（ｍ＋１）…ＯＴＰアレイ
２１ｓ…アクセス制御部、２２ｓ…セレクトアドレス処理部、２３ｓ…行デコーダ
２４ｓ…データ記憶部
１…ｐ型半導体基板、２…ｎ型ウエル、４…チャネル領域
５、７、１７…ｎ型拡散層、１５…ｐ型拡散層、９…ポリシリコン
１０、１１、１６、１８…コンタクト
１２、１３、１９…メタル配線
３０…メモリ素子
１００−０、１００−１、１００−７、１００−１０、１００−１７…メモリブロック
１００−２０〜１００−２７、１００−ｋ０〜１００−ｋ７…メモリブロック
２００−１、２００−ｍ＋１…セレクトデコーダ回路
２０００、２０００−１、２０００−ｋ…セレクトデコーダ
３００−１、３００−ｊ…列デコーダ、４００…データ入力変換回路
５００−０、５００−７…センスアンプ、６００、６０１…セレクトアドレス処理部
７００−１、７００−ｋ…行デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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