(57)【要約】【課題】従来のΔΣ型アナログデジタル変換器は消費電力が大きくなる問題があった。【解決手段】本発明のΔΣ型アナログデジタル変換器は、入力信号を増幅する前段増幅回路と、前段増幅部から出力されるアナログ信号をデジタル信号に変換する変換回路と、を有するΔΣ型アナログデジタル変換器であって、前段増幅回路内に設けられる入力ノード４１と、変換回路内に設けられる複数のコンデンサＣ１Ａ〜Ｃ２Ｂと、第１の増幅器ＡＭＰ０と、第２の増幅器ＡＭＰ１と、アナログ信号のサンプリングを行う第１のモードにおいて第１の増幅器ＡＭＰ０を入力ノード４１に接続し、積分演算を行う第２のモードにおいて第１の増幅器ＡＭＰ０を複数のコンデンサＣ１Ａ〜Ｃ２Ａに接続する経路切り替え回路と、を有し、第１の増幅器ＡＭＰ０は、第１のモードにおいて前段増幅回路を構成し、第２のモードにおいて変換回路で実行される積分演算を実行する積分器を構成する。【選択図】図３
2010056713.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する前段増幅回路と、前記前段増幅部から出力されるアナログ信号をデジタル信号に変換する変換回路と、を有するΔΣ型アナログデジタル変換器であって、
前記前段増幅回路内に設けられる入力ノードと、
前記変換回路内に設けられる複数のコンデンサと、
第１、第２の増幅器と、
前記アナログ信号のサンプリングを行う第１のモードにおいて前記第１の増幅器を前記入力ノードに接続し、積分演算を行う第２のモードにおいて前記第１の増幅器を前記複数のコンデンサに接続する経路切り替え回路と、を有し、
前記第１の増幅器は、前記第１のモードにおいて前記前段増幅回路を構成し、第２のモードにおいて前記変換回路で実行される積分演算を実行する積分器を構成するΔΣ型アナログデジタル変換器。
【請求項２】
前記ΔΣ型アナログデジタル変換器は、ｎ次のΔΣ型アナログデジタル変換器であって、ｎ−１個の前記第２の増幅器を有し、
前記第２のモードにおいて、前記第１の増幅器及びｎ−１個の前記第２の増幅器によりｎ個の前記積分器を構成する請求項１に記載のΔΣ型アナログデジタル変換器。
【請求項３】
前記第１の増幅器は、前記第２の増幅器よりも高い電流出力能力を有し、前記第２のモードにおいて、前記第２の増幅器により構成される前記積分器よりも前のステージにおいて積分演算を実行する前記積分器を構成する請求項１又は２に記載のΔΣ型アナログデジタル変換器。
【請求項４】
前記変換回路は、ΔΣ符号信号を出力する量子化器を有し、
前記経路切り替え回路は、前記第１のモードにおいて、前記複数のコンデンサのうち最終段に配置される最終段コンデンサを前記量子化器と参照電圧が供給される参照電圧ノードとの間に接続し、前記量子化器は、前記第１のモードにおいて前記最終段コンデンサから出力される信号に基づき前記ΔΣ符号信号を出力する請求項１乃至３のいずれか１項に記載のΔΣ型アナログデジタル変換器。
【請求項５】
前記ΔΣ型アナログデジタル変換器は、前記第１のモードと前記第２のモードとを順次繰り返して行う請求項１乃至４のいずれか１項に記載のΔΣ型アナログデジタル変換器。
【請求項６】
前記前段増幅回路は、前記入力信号に重畳されるノイズを除去するフィルタ回路である請求項１乃至５のいずれか１項に記載のΔΣ型アナログデジタル変換器。
【請求項７】
前記前段増幅回路は、前記入力信号の振幅を所定の増幅率で増幅する請求項１乃至５のいずれか１項に記載のΔΣ型アナログデジタル変換器。
【請求項８】
前記前段増幅回路は、前記所定の増幅率を前記入力信号の振幅に応じて変化させる請求項７に記載のΔΣ型アナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はΔΣ型アナログデジタル変換器に関し、特に変換回路の前段に増幅器が別途設けられるΔΣ型アナログデジタル変換器に関する。
【背景技術】
【０００２】
デジタル回路技術の進歩に伴い、入力されるアナログ信号をデジタル回路により処理することが行われるようになってきた。この場合、入力されるアナログ信号をデジタル信号に変換する必要がある。そこで、多くのアナログデジタル変換器が提案されている。このアナログデジタル変換器の一つにΔΣ型アナログデジタル変換器がある。ΔΣ型アナログデジタル変換器は、アナログ信号に重畳されるノイズ成分を低減するノイズシェービング能力に優れる特性を有する。ΔΣ型アナログデジタル変換器は、次数によりノイズシェービング能力が高まる。
【０００３】
ΔΣ型アナログデジタル変換器は、コンデンサと増幅器とにより構成される積分回路を多段接続することで構成される。この段数はΔΣ型アナログデジタル変換器の次数により決まる。そして、ΔΣ型アナログデジタル変換器における増幅器及びコンデンサの個数は、次数に比例して増加する。そのため、ΔΣ型アナログデジタル変換器では、次数に応じて回路規模が大きくなる問題がある。そこで、ΔΣ型アナログデジタル変換器において、回路規模を抑制する技術の一例が特許文献１、２に開示されている。
【０００４】
特許文献１、２に開示されたΔΣ型アナログデジタル変換器では、一つの増幅器の帰還経路に複数のコンデンサを並列に接続する。そして、時分割で複数のコンデンサを切り替えながら積分演算を実行する。つまり、特許文献１、２に記載のΔΣ型アナログデジタル変換器は、次数よりも少ない個数の増幅器によって、変換器を構成する。これにより、増幅器にかかる回路面積及び消費電力を削減することができる。
【特許文献１】特開平９−２０５３６９号公報
【特許文献２】再公表特許ＷＯ９６／２５８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１、２に記載のΔΣ型アナログデジタル変換器は、コンデンサを時分割で切り替えながら積分演算を実行するため、一のサンプリングタイミングでサンプリングした入力信号に対する変換処理が完了するまで、次の入力信号の変換処理を行うことができない。ここで、一の変換処理にかかる時間を短くするためには、増幅器を高速動作させる必要がある。増幅器を高速に動作させるためには、増幅器における消費電力を増加させる必要がある。そのため、従来のΔΣ型アナログデジタル変換器において、変換能力を向上させるためには、より多くの消費電力で増幅器を動作させなければならない。つまり、従来のΔΣ型アナログデジタル変換器では消費電力を十分に削減できない問題がある。
【課題を解決するための手段】
【０００６】
本発明にかかるΔΣ型アナログデジタル変換器の一態様は、入力信号を増幅する前段増幅回路と、前記前段増幅部から出力されるアナログ信号をデジタル信号に変換する変換回路と、を有するΔΣ型アナログデジタル変換器であって、前記前段増幅回路内に設けられる入力ノードと、前記変換回路内に設けられる複数のコンデンサと、第１、第２の増幅器と、前記アナログ信号のサンプリングを行う第１のモードにおいて前記第１の増幅器を前記入力ノードに接続し、積分演算を行う第２のモードにおいて前記第１の増幅器を前記複数のコンデンサに接続する経路切り替え回路と、を有し、前記第１の増幅器は、前記第１のモードにおいて前記前段増幅回路を構成し、第２のモードにおいて前記変換回路で実行される積分演算を実行する積分器を構成するΔΣ型アナログデジタル変換器。
【０００７】
本発明にかかるΔΣ型アナログデジタル変換器は、積分演算を行う第２のモードにおいて、第１のモードで前段増幅回路を構成する第１の増幅器を変換回路内の積分器として動作させる。これにより、本発明にかかるΔΣ型アナログデジタル変換器は、次数よりも少ない個数の第２の増幅器により変換回路を構成することができる。
【発明の効果】
【０００８】
本発明にかかるΔΣアナログデジタル変換器によれば、消費電力を削減したΔΣ型アナログデジタル変換器を実現することがでる
【発明を実施するための最良の形態】
【０００９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、図１に本実施の形態にかかるΔΣ型アナログデジタル変換器の前提となるΔΣ型アナログデジタル変換器１００のブロック図を示す。本実施の形態では、２次のΔΣ型アナログデジタル変換器について説明するが、本発明は特に２次に限られるものではない。図１に示すように、ΔΣ型アナログデジタル変換器１００は、変換回路１０、前段増幅回路２０、基準電圧生成回路３０を有する。
【００１０】
変換回路１０は、入力信号のサンプリング及び積分演算を行うことで入力信号に応じたΔΣ符号信号ＯＵＴを出力する。変換回路１０は、増幅器ＡＭＰ１、ＡＭＰ２、スイッチＳＷ１〜ＳＷ１０、第１のコンデンサＣ１Ａ、第２のコンデンサＣ１Ｂ、第３のコンデンサＣ２Ａ、第４のコンデンサＣ２Ｂ、量子化器１２、ラッチ回路１３、タイミング制御部１１、デジタルアナログ変換回路１５、遅延回路１４を有する。なお、後述する本実施の形態にかかるΔΣアナログデジタル変換器では、増幅器ＡＭＰ２が除かれる。
【００１１】
変換回路１０では、スイッチＳＷ５の一方の端子に前段増幅回路２０を介して入力信号が与えられる。スイッチＳＷ５の他方の端子には第１のコンデンサＣ１Ａの一方の端子が接続される。また、スイッチＳＷ５と第１のコンデンサＣ１Ａとの接続点には、スイッチＳＷ１、ＳＷ２を介して第１の基準電圧ＲＥＦ−又は第２の基準電圧ＲＥＦ＋が与えられる。この第１の基準電圧ＲＥＦ−及び第２の基準電圧ＲＥＦ＋は、スイッチＳＷ１、ＳＷ２の開閉状態に応じて第１のコンデンサＣ１Ａに選択的に与えられる。第１のコンデンサＣ１Ａの他方の端子は、スイッチＳＷ７の一方の端子に接続される。また、第１のコンデンサＣ１Ａの他方の端子は、スイッチＳＷ６を介して参照電圧ＡＣＯＭが供給される参照電圧ノードに接続される。なお、第１の基準電圧ＲＥＦ−、第２の基準電圧ＲＥＦ＋及び参照電圧ＡＣＯＭの詳細については、後述する。
【００１２】
スイッチＳＷ７の他方の端子には、第２のコンデンサＣ１Ｂの一方の端子が接続される。第２のコンデンサＣ１Ｂの他方の端子にはスイッチＳＷ８の一方の端子が接続される。また、第２のコンデンサＣ１Ｂの一方の端子は、増幅器ＡＭＰ１の負入力端子に接続され、他方の端子は増幅器ＡＭＰ１の出力端子に接続される。増幅器ＡＭＰ１の正入力端子は参照電圧ノードに接続され、参照電圧ＡＣＯＭが与えられる。
【００１３】
スイッチＳＷ８の他方の端子は第３のコンデンサＣ２Ａの一方の端子が接続される。また、スイッチＳＷ８と第３のコンデンサＣ２Ａとの接続点には、スイッチＳＷ３、ＳＷ４を介して第１の基準電圧ＲＥＦ−又は第２の基準電圧ＲＥＦ＋が与えられる。この第１の基準電圧ＲＥＦ−及び第２の基準電圧ＲＥＦ＋は、スイッチＳＷ３、ＳＷ４の開閉状態に応じて第３のコンデンサＣ２Ａに選択的に与えられる。第３のコンデンサＣ２Ａの他方の端子は、スイッチＳＷ１０の一方の端子に接続される。また、第３のコンデンサＣ２Ａの他方の端子は、スイッチＳＷ９を介して参照電圧ＡＣＯＭが供給される参照電圧ノードに接続される。スイッチＳＷ１０の他方の端子は、第４のコンデンサＣ２Ｂの一方の端子に接続される。第４のコンデンサＣ２Ｂの他方の端子には量子化器１２の負入力端子が接続される。また、第４のコンデンサＣ２Ｂの一方の端子は、増幅器ＡＭＰ２の負入力端子に接続され、他方の端子は増幅器ＡＭＰ２の出力端子に接続される。増幅器ＡＭＰ２の正入力端子は参照電圧ノードに接続され、参照電圧ＡＣＯＭが与えられる。
【００１４】
量子化器１２の正入力端子は参照電圧ノードに接続される。量子化器１２の出力は、ラッチ回路１３の入力端子Ｄに接続される。ラッチ回路１３は、例えば、Ｄフリップフロップであって、図示していな他の回路から受けるクロック信号に同期して量子化器１２が出力するΔΣ符号信号ＯＵＴを出力端子Ｑから出力する
【００１５】
デジタルアナログ変換回路１５は、ΔΣ符号信号ＯＵＴをアナログ値に変換して出力する。そして、デジタルアナログ変換回路１５が出力した信号は、遅延回路１４において遅延させられてタイミング制御部１１に入力される。
【００１６】
タイミング制御部１１は、遅延回路１４を介して入力される信号に応じて帰還制御信号φ２Ａ、φ２Ｂを出力する。期間制御信号φ２Ａ、φ２Ｂは、後述するタイミング制御信号φ１とは排他的な関係（又はタイミング制御信号φ２と同期した関係）になる信号である。帰還制御信号φ２Ａは、スイッチＳＷ１、ＳＷ３に与えられ、帰還制御信号φ２Ｂは、スイッチＳＷ２、ＳＷ４に与えられる。そして、帰還制御信号φ２Ａ、φ２Ｂは、ΔΣ符号信号ＯＵＴの値に応じて、増幅器ＡＭＰ１、ＡＭＰ２に対して負帰還制御が行われるように排他的に制御される。スイッチＳＷ１〜ＳＷ４は、帰還制御信号φ２Ａ、φ２Ｂに応じて開閉状態が制御される。なお、スイッチＳＷ１、ＳＷ３とスイッチＳＷ２、ＳＷ４とは、互いに排他的に開閉状態が制御される。
【００１７】
また、タイミング制御部１１は、図示していない他の回路からクロック信号ＭＣＬＫ及びリセット信号ＲＳＴを受けてタイミング信号φ１、φ２を出力する。タイミング信号φ１は、スイッチＳＷ５、ＳＷ６、ＳＷ８、ＳＷ９に与えられ、タイミング信号φ２は、スイッチＳＷ７に与えられる。そして、スイッチＳＷ５、ＳＷ６、ＳＷ８、ＳＷ９とスイッチＳＷ７とは互いに排他的に開閉状態が制御される。
【００１８】
前段増幅回路２０は、本実施の形態では、増幅器を含むフィルタ回路を構成する。前段増幅回路２０は、増幅器ＡＭＰ０、抵抗Ｒｉ、Ｒｆ、コンデンサＣｆを有する。抵抗Ｒｉの一方の端子は、外部入力端子ＩＮに接続される。抵抗Ｒｉの他方の端子は、抵抗Ｒｆの一方の端子に接続される。また、抵抗Ｒｆの一方の端子は、増幅器ＡＭＰ０の負入力端子に接続される。抵抗Ｒｆの他方の端子は、増幅器ＡＭＰ０の出力端子に接続される。コンデンサＣｆは、抵抗Ｒｆと並列に接続される。また増幅器ＡＭＰ０の正入力端子は、参照電圧ノードに接続される。つまり、前段増幅回路２０は、抵抗Ｒｉと抵抗Ｒｆとの抵抗比により増幅率が決まり、抵抗ＲｆとコンデンサＣｆとによりカットオフ周波数が決まるフィルタ回路を構成する。このとき、増幅器ＡＭＰ０を用いることで、抵抗Ｒｆの抵抗値によらず外部入力端子側からの入力インピーダンスを一定にすることができる。
【００１９】
また、前段増幅回路２０を変換回路１０の前段に設けることで、変換回路１０においてデジタル信号に変換されるアナログ信号から高い周波数のノイズを除去することができる。ΔΣ型アナログデジタル変換器では、高域ノイズは、折り返しノイズとなり、変換結果に大きな誤差を生じさせる原因となる。従って、ΔΣ型アナログデジタル変換器では、前段増幅回路としてローパスフィルタを設けることで低い次数構成であってもより高い変換精度を実現できる。
【００２０】
基準電圧生成回路３０は、バッファ回路ＢＵＦと抵抗Ｒ１〜Ｒ３を有する。抵抗Ｒ１〜Ｒ３は、バッファ回路ＢＵＦの出力と接地端子との間に直列に接続される。バッファ回路ＢＵＦは、図示しない他の回路において生成された基準電圧ＲＥＦを第２の基準電圧ＲＥＦ＋として出力する。また、基準電圧生成回路３０は、抵抗Ｒ１〜Ｒ３を用いて第２の基準電圧ＲＥＦ＋を分圧して参照電圧ＡＣＯＭ及び第１の基準電圧ＲＥＦ−を生成する。なお、参照電圧ＡＣＯＭを伝達するための配線を以下では参照電圧ノードと称す。
【００２１】
続いて、ΔΣ型アナログデジタル変換器１００の動作について説明する。図２にタイミング制御部１１において生成される帰還制御信号φ２Ａ、φ２Ｂ及びタイミング信号φ１、φ２の波形図を示す。図２に示すように、タイミング信号φ１、φ２は、クロック信号ＭＣＬＫを分周した信号として生成される。また、タイミング信号φ１、φ２は、互いに反転した信号である。また、タイミング信号φ１、φ２の両方の論理レベルがロウレベルとなるデッドタイムを有する。このデッドタイムは、変換回路１０のコンデンサ間の電荷転送を精度よく行うために設けられる期間である。さらに、本実施の形態では、帰還制御信号φ２Ａ、φ２Ｂがタイミング信号φ２と同期した信号となる。なお、図２においては、帰還制御信号φ２Ａ、φ２Ｂを１つの信号として示したが、本来は個別の信号である。つまり、図２において示した帰還制御信号φ２Ａ、φ２Ｂの波形は、２つの信号の合成波形である。
【００２２】
ΔΣ型アナログデジタル変換器１００は、タイミング信号φ１、φ２により、第１のモードＭＯＤＥ１と第２のモードＭＯＤＥ２の２つの動作モードを有する。本実施の形態では、タイミング信号φ１がハイレベルであって、タイミング信号φ２がロウレベルの期間を第１のモードＭＯＤＥ１とする。また、タイミング信号φ１がロウレベルであって、タイミング信号φ２がハイレベルである期間を第２のモードＭＯＤＥ２とする。
【００２３】
第１のモードＭＯＤＥ１では、スイッチＳＷ５、ＳＷ６、ＳＷ８、ＳＷ９が導通した状態であって、スイッチＳＷ７、ＳＷ１０が遮断した状態である。この第１のモードＭＯＤＥ１では、変換回路１０は、第１のコンデンサＣ１Ａに前段増幅回路２０を介して入力される入力信号をサンプリングする。また、増幅器ＡＭＰ１は出力端子と負入力端子と出力端子との間に第２のコンデンサＣ１Ｂが接続され、出力端子と参照電圧ノードとの間に第３のコンデンサＣ１Ｂが接続された状態となっている。そのため、第２のコンデンサＣ１Ｂに保存されている前サイクルの積分結果を第３のコンデンサＣ２Ａによりサンプリングする。また、増幅器ＡＭＰ２は出力端子と負入力端子と出力端子との間に第４のコンデンサＣ２Ｂが接続され、入力端子が参照電圧ノードに接続された状態となっている。そして、この第４のコンデンサＣ２Ｂに保存されている前サイクルの積分結果に基づき量子化器１２がΔΣ符号信号を出力する。
【００２４】
第２のモードＭＯＤＥ２では、スイッチＳＷ５、ＳＷ６、ＳＷ８、ＳＷ９が遮断した状態であって、スイッチＳＷ７、ＳＷ１０が導通した状態である。また、第２のモードＭＯＤＥ２では、スイッチＳＷ１、ＳＷ３又はスイッチＳＷ２、ＳＷ４のいずれかが導通した状態となる。そのため、第２のモードＭＯＤＥ２では、増幅器ＡＭＰ１の入力端子に第１のコンデンサＣ１Ａを介して第１の基準電圧ＲＥＦ−又は第２の基準電圧ＲＥＦ＋が与えられる。また、増幅器ＡＭＰ１は負入力端子と出力端子との間に第２のコンデンサＣ１Ｂが接続された状態となっている。増幅器ＡＭＰ２の入力端子に第３のコンデンサＣ２Ａを介して第１の基準電圧ＲＥＦ−又は第２の基準電圧ＲＥＦ＋が与えられる。また、増幅器ＡＭＰ２は負入力端子と出力端子との間に第４のコンデンサＣ２Ｂが接続された状態となっている。つまり、第２のモードＭＯＤＥ２では、増幅器ＡＭＰ１、ＡＭＰ２は積分器を構成する。そして積分器により、前回の積分結果から得られた差分電圧とΔΣ符号信号に基づき与えられる基準電圧との差分電圧を積分する。
【００２５】
上記で説明したΔΣ型アナログデジタル変換器では、２次の変換処理を実現するために変換回路１０に２つの増幅器を搭載した。しかし、本実施の形態にかかるΔΣ型アナログデジタル変換器では、変換回路１０から増幅器を１つ削減する。そして、新たに経路切り替え回路４０を設ける。そして、経路切り替え回路４０により、前段増幅回路２０内の増幅器ＡＭＰ０を第２のモードＭＯＤＥ２において変換回路にて用いる。
【００２６】
そこで、図３に本実施の形態にかかるΔΣ型アナログデジタル変換器１０１のブロック図を示す。なお、ΔΣ型アナログデジタル変換器１０１においてΔΣ型アナログデジタル変換器１００と同じ構成要素には同じ符号を付して説明を省略する。また、タイミング制御部１１、遅延回路１４、デジタルアナログ変換回路１５、基準電圧生成回路３０については、図面上の記載及び説明を省略する。
【００２７】
図３に示すように、ΔΣ型アナログデジタル変換器１０１は、第１の増幅器（例えば、増幅器ＡＭＰ０）、第２の増幅器（増幅器ＡＭＰ１）、経路切り替え回路４０、入力ノード４１、第１のコンデンサＣ１Ａ、第２のコンデンサＣ２Ｂ、第３のコンデンサＣ２Ａ、第４のコンデンサＣ２Ｂを有する。なお、本実施の形態では、増幅器ＡＭＰ０、ＡＭＰ１は、シングルエンド出力の増幅器である。
【００２８】
入力ノード４１は、ΔΣ型アナログデジタル変換器１００において前段増幅回路２０の抵抗Ｒｉ、Ｒｆ、コンデンサＣｆを増幅器ＡＭＰ０と切り離して設けたものである。また、ΔΣ型アナログデジタル変換器１０１では、第１のコンデンサＣ１Ａ、第２のコンデンサＣ２Ｂ、第３のコンデンサＣ２Ａ、第４のコンデンサＣ２Ｂは、増幅器ＡＭＰ０、ＡＭＰ１とは切り離される。経路切り替え回路４０は、増幅器ＡＭＰ０及び増幅器ＡＭＰ１と、入力ノード４１、第１のコンデンサＣ１Ａ、第２のコンデンサＣ２Ｂ、第３のコンデンサＣ２Ａ及び第４のコンデンサＣ２Ｂとの間に設けられる。そして、経路切り替え回路４０は、第１のモードＭＯＤＥ１と第２のモードＭＯＤＥ２とで増幅器ＡＭＰ０、ＡＭＰ１をいずれの素子と接続するかを切り替える。
【００２９】
ここで、経路切り替え回路４０についてさらに詳細に説明する。経路切り替え回路４０は、スイッチＳＷ１１〜ＳＷ１９、スイッチＳＷ２１〜ＳＷ２６を有する。スイッチＳＷ１１〜ＳＷ１９は、第１のモードＭＯＤＥ１（タイミング信号φ１がハイレベルの状態）において導通状態となるスイッチであって、スイッチＳＷ２１〜ＳＷ２６は、第２のモードＭＯＤＥ２（タイミング信号φ２がハイレベルの状態）において導通状態となるスイッチである。
【００３０】
スイッチＳＷ１１は、入力ノード４１の抵抗Ｒｆの一方の端子と増幅器ＡＭＰ０の負入力端子との間に設けられる。スイッチＳＷ１２は、入力ノード４１の抵抗Ｒｆの他方の端子と増幅器ＡＭＰ０の出力端子との間に設けられる。スイッチＳＷ１３は、抵抗Ｒｆの他方の端子と第１のコンデンサＣ１Ａの一方の端子との間に設けられる。スイッチＳＷ１４は、第１のコンデンサＣ１Ａの他方の端子と参照電圧ノードとの間に設けられる。スイッチＳＷ１５は、第２のコンデンサＣ１Ｂの一方の端子と増幅器ＡＭＰ１の負入力端子との間に設けられる。スイッチＳＷ１６は、第２のコンデンサＣ１Ｂの他方の端子と増幅器ＡＭＰ１の出力端子との間に設けられる。スイッチＳＷ１７は、増幅器ＡＭＰ１の出力端子と第３のコンデンサＣ２Ａの一方の端子との間に設けられる。スイッチＳＷ１８は、第３のコンデンサＣ２Ａの他方の端子と参照電圧ノードとの間に設けられる。スイッチＳＷ１９は、第４のコンデンサＣ２Ｂの一方の端子と参照電圧ノードとの間に設けられる。
【００３１】
スイッチＳＷ２１は、第１のコンデンサＣ１Ａの他方の端子と増幅器ＡＭＰ０の負入力端子との間に設けられる。スイッチＳＷ２２は、増幅器ＡＭＰ０の負入力端子と第２のコンデンサＣ１Ｂの一方の端子との間に設けられる。スイッチＳＷ２３は、第２のコンデンサＣ１Ｂの他方の端子と増幅器ＡＭＰ０の出力端子との間に設けられる。スイッチＳＷ２４は、第３のコンデンサＣ２Ａの他方の端子と増幅器ＡＭＰ１の負入力端子との間に設けられる。スイッチＳＷ２５は、増幅器ＡＭＰ１の負入力端子と第４のコンデンサＣ２Ｂの一方の端子との間に設けられる。スイッチＳＷ２６は、第４のコンデンサＣ２Ｂの他方の端子と増幅器ＡＭＰ１の出力端子との間に設けられる。
【００３２】
続いて、本実施の形態にかかるΔΣ型アナログデジタル変換器１０１の動作について説明する。ΔΣ型アナログデジタル変換器１０１においても、タイミング信号φ１、φ２により２つのモードを切り替えながら動作を行う。このとき、ΔΣ型アナログデジタル変換器１０１では、経路切り替え回路４０がモードに応じて増幅器ＡＭＰ０、ＡＭＰ１と入力ノード４１及びコンデンサとの接続を切り替える。そこで、ΔΣ型アナログデジタル変換器１０１の各モードにおける回路の接続を説明する。
【００３３】
まず、図４に第１のモードＭＯＤＥ１におけるΔΣ型アナログデジタル変換器１０１の接続状態を示す。図４に示すように、第１のモードＭＯＤＥ１では、スイッチＳＷ１１〜ＳＷ１９が導通した状態となり、スイッチＳＷ２１〜２６は遮断した状態となる。そして、抵抗Ｒｉの一方の端子が外部入力端子ＩＮに接続される。抵抗Ｒｉの他方の端子は増幅器ＡＭＰ０の負入力端子に接続される。抵抗Ｒｆの一方の端子は、増幅器ＡＭＰ０の負入力端子に接続される。抵抗Ｒｆの他方の端子は、増幅器ＡＭＰ０の出力端子及び第１のコンデンサＣ１Ａの一方の端子に接続される。コンデンサＣｆは、抵抗Ｒｆと並列に接続される。また、第１のコンデンサＣ１Ａの他方の端子は参照電圧ノードに接続される。つまり、第１のモードＭＯＤＥ１において増幅器ＡＭＰ０は、ローパスフィルタ回路を構成し、第１のコンデンサＣ１Ａに対してフィルタリング後の入力信号を与える。そして、第１のコンデンサＣ１Ａには入力信号がサンプリングされる。
【００３４】
第２のコンデンサＣ１Ｂは、増幅器ＡＭＰ１の負入力端子と出力端子との間に接続される。また、増幅器ＡＭＰ１の出力端子と参照電圧ノードとの間には、第３のコンデンサＣ２Ａが接続される。このとき、第２のコンデンサＣ１Ｂには、１つ前の第２のモードＭＯＤＥ２において演算された１次目の積分結果が保存されている。そして、第２のコンデンサＣ１Ｂに保存されている積分結果を第３のコンデンサＣ２Ａによりサンプリングする。
【００３５】
第４のコンデンサＣ２Ｂは、量子化器１２の正入力端子と参照電圧ノードとの間に接続される。このとき、第４のコンデンサＣ２Ｂには、１つ前の第２のモードＭＯＤＥ２において演算された２次目の積分結果が保存されている。そして、量子化器１２は、第４のコンデンサＣ２Ｂに保存されている２次目の積分結果を量子化してΔΣ符号信号を出力する。
【００３６】
次に、図５に第２のモードＭＯＤＥ２におけるΔΣ型アナログデジタル変換器１０１の接続状態を示す。図５に示すように、第２のモードＭＯＤＥ２では、入力ノード４１は、第１のコンデンサＣ１Ａと増幅器ＡＭＰ０とは切り離された状態となる。
【００３７】
一方、増幅器ＡＭＰ０は、変換回路内のコンデンサと接続される。増幅器ＡＭＰ０の負入力端子と出力端子との間には、第２のコンデンサＣ１Ｂが接続される。また、増幅器ＡＭＰ０の負入力端子には、第１のコンデンサＣ１Ａの他方の端子が接続される。そして、第２のモードＭＯＤＥ２では、第１のコンデンサＣ１Ａの一方の端子に、前回の第２のモードＭＯＤＥ２において出力されたΔΣ符号信号に基づき第１の基準電圧ＲＥＦ−又は第２の基準電圧ＲＥＦ＋が与えられる。つまり、第２のモードＭＯＤＥ２において増幅器ＡＭＰ０は、変換回路内の積分器の一つを構成する。増幅器ＡＭＰ０は、サンプリングされた差分信号と与えられた基準電圧との差分を積分し、積分結果を第２のコンデンサＣ１Ｂに保持する。
【００３８】
増幅器ＡＭＰ１の負入力端子と出力端子との間には、第４のコンデンサＣ２Ｂが接続される。また、増幅器ＡＭＰ１の負入力端子には、第３のコンデンサＣ２Ａの他方の端子が接続される。そして、第２のモードＭＯＤＥ２では、第３のコンデンサＣ２Ａの一方の端子に、前回の第２のモードＭＯＤＥ２において出力されたΔΣ符号信号に基づき第１の基準電圧ＲＥＦ−又は第２の基準電圧ＲＥＦ＋が与えられる。つまり、第２のモードＭＯＤＥ２において増幅器ＡＭＰ１は、変換回路内の積分器の一つを構成する。増幅器ＡＭＰ１は、サンプリングされた差分信号と与えられた基準電圧との差分を積分し、積分結果を第４のコンデンサＣ２Ｂに保持する。
【００３９】
上記説明より、本実施の形態にかかるΔΣ型アナログデジタル変換器１０１では、２次のΔΣ型アナログデジタル変換器を構成する際に変換回路内に１つの増幅器を備える。そして、積分動作を行う第２のモードＭＯＤＥ２の動作を行う際には、前段増幅回路の増幅器ＡＭＰ０を変換回路に移動させ、移動させた増幅器ＡＭＰ０と、元々変換回路内に設けられた増幅器ＡＭＰ１とにより２つの積分器を実現する。つまり、本実施の形態にかかるΔΣ型アナログデジタル変換器１０１は、増幅器の数よりも高い次数のΔΣ型アナログデジタル変換器を実現する。これにより、本実施の形態にかかるΔΣ型アナログデジタル変換器１０１は、増幅器の消費電力を削減し、さらに、回路面積も削減することができる。
【００４０】
特に、音声処理の用途では、前段増幅回路を設けることで変換精度を高めることができる。しかし、積分動作を行う第２のモードにおいては、この前段増幅回路の増幅器を特に回路全体の動作には影響しない。そこで、本実施の形態にかかるΔΣ型アナログデジタル変換器１０１では、このように使用されない期間を有する前段増幅回路内に設けられる増幅器を、その用いられない期間に変換回路で用い、変換回路内の増幅器の数を減らす。そのため、本実施の形態にかかるΔΣ型アナログデジタル変換器１０１では、単純に回路面積及び消費電力を削減することができる。
【００４１】
また、本実施の形態にかかるΔΣ型アナログデジタル変換器では、第２のモードＭＯＤＥ２において行われる積分動作においてコンデンサを多重化する必要がないため、時分割によるコンデンサの切り替えを行う必要がない。そのため、変換回路において積分器を構成する増幅器に高速動作は要求されない。従って、本実施の形態にかかるΔΣ型アナログデジタル変換器１０１では、積分器を構成する増幅器を低消費電力でどうさせることができる。これにより、本実施の形態にかかるΔΣ型アナログデジタル変換器では、回路全体の消費電力を削減することができる。言い換えると、増幅器における消費電力を増加させることなく、回路数削減による消費電力の削減効果を得ることができる。
【００４２】
なお、ΔΣ型アナログデジタル変換器では、後段に配置される増幅器ほど電流能力が小さくてすむ傾向がある。一方、前段増幅回路内の増幅器ＡＭＰ０は、変換回路においてサンプリングを行う初段のコンデンサを十分に駆動するため大きな電流能力を有する。そのため、上記実施の形態のように前段増幅回路内の増幅器ＡＭＰ０を変換回路の初段の積分器として用いる方が回路面積削減の効果が高い。なお、変換回路の構成に応じて、前段増幅回路の増幅器を変換回路のどの積分器として割り当てるかは特に制限はない。
【００４３】
また、上記実施の形態では、前段増幅回路２０によりローパスフィルタを構成したが、入力信号にノイズが少ない用途では、特にフィルタ回路を構成することなく、前段増幅回路は、単に入力信号を増幅する増幅回路としてもよい。この場合、前段増幅回路内のコンデンサＣｆを削除すればよい。また、入力信号の振幅を揃えるために前段増幅回路として可変増幅率を有するＡＧＣ（Auto Gain Control）回路を用いてもよい。ＡＧＣ回路を用いることで、サンプリングされる入力信号の振幅を入力信号の振幅よらず一定にすることができる。この場合、前段増幅回路内の抵抗Ｒｆの抵抗値を出力信号の振幅に応じて可変して増幅率を変更できる構成とすればよい。
【００４４】
実施の形態２
実施の形態２にかかるΔΣ型アナログデジタル変換器１０２のブロック図を図６に示す。図６に示すように、ΔΣ型アナログデジタル変換器１０２は、実施の形態１で説明したΔΣ型アナログデジタル変換器１０１を差動入力信号に対応させたものである。つまり、ΔΣ型アナログデジタル変換器１０２では、増幅器ＡＭＰ０、ＡＭＰ１として全差動増幅器を用いる。
【００４５】
図６に示すように、ΔΣ型アナログデジタル変換器１０２では、増幅器の正入力端子側に、差動信号の一方の信号に対応するために、経路切り替え回路４０、入力ノード４１、第１のコンデンサＣ１Ａ、第２のコンデンサＣ１Ｂ、第３のコンデンサＣ２Ａ、第４のコンデンサＣ２Ｂが設けられる。そして、ΔΣ型アナログデジタル変換器１０２では、増幅器の負入力端子側に、差動信号の他方の信号に対応するために、経路切り替え回路４０ｂ、入力ノード４１ｂ、第１のコンデンサＣ１Ａｂ、第２のコンデンサＣ１Ｂｂ、第３のコンデンサＣ２Ａｂ、第４のコンデンサＣ２Ｂｂが設けられる。
【００４６】
経路切り替え回路４０ｂ、入力ノード４１ｂ、第１のコンデンサＣ１Ａｂ、第２のコンデンサＣ１Ｂｂ、第３のコンデンサＣ２Ａｂ、第４のコンデンサＣ２Ｂｂは、経路切り替え回路４０、入力ノード４１、第１のコンデンサＣ１Ａ、第２のコンデンサＣ１Ｂ、第３のコンデンサＣ２Ａ、第４のコンデンサＣ２Ｂと実施的に同じものである。また、図面においては、抵抗及びコンデンサに同じ符号を付して、差動信号の他方の信号に対応する経路に配置されるものには符号の末尾にｂの符号を付した。そのため、ここでは説明を省略する。なお、増幅器の負入力端子側に設けられたコンデンサは、正入力端子側に設けられたコンデンサと同一容量かつ同一形状のものである。また、増幅器の経路切り替え回路４０ｂ内のスイッチは、経路切り替え回路４０の対応するスイッチと同相のタイミング信号により制御される。
【００４７】
このように、差動信号の入力に対応することで、増幅器において同相ノイズ成分を除去することができる。これにより、ΔΣ型アナログデジタル変換器１０２では、変換処理における耐ノイズ性を高めることができる。なお、ΔΣ型アナログデジタル変換器１０２においても、ΔΣ型アナログデジタル変換器１０１と同様に消費電力及び回路面積の削減を実現する効果がある。
【００４８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、経路切り替え回路の形態は、上記実施の形態に限られるものでなく、増幅器が変換回路内において正しく接続される接続形態を実現できればよい。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１にかかるΔΣアナログデジタル変換器の前提となるΔΣ型アナログデジタル変換器のブロック図である。
【図２】図１に示したΔΣ型アナログデジタル変換器におけるタイミング信号の波形図である。
【図３】実施の形態１にかかるΔΣ型アナログデジタル変換器のブロック図である。
【図４】実施の形態１にかかるΔΣ型アナログデジタル変換器の第１のモードにおける接続形態を示すブロック図である。
【図５】実施の形態１にかかるΔΣ型アナログデジタル変換器の第２のモードにおける接続形態を示すブロック図である。
【図６】実施の形態１にかかるΔΣ型アナログデジタル変換器のブロック図である。
【符号の説明】
【００５０】
１００、１０１、１０２    ΔΣ型アナログデジタル変換器
１０    変換回路
１１    タイミング制御部
１２    量子化器
１３    ラッチ回路
１４    遅延回路
１５    デジタルアナログ変換回路
２０    前段増幅回路
３０    基準電圧生成回路
４０、４０ｂ    経路切り替え回路
４１、４１ｂ    入力ノード
ＡＭＰ０〜ＡＭＰ２    増幅器
ＢＵＦ    バッファ回路
Ｃ１Ａ、Ｃ１Ｂ    コンデンサ
Ｃ１Ａｂ、Ｃ１Ｂｂ    コンデンサ
Ｃ２Ａ、Ｃ２Ｂ    コンデンサ
Ｃ２Ａｂ、Ｃ２Ｂｂ    コンデンサ
Ｃｆ    コンデンサ
ＩＮ    外部入力端子
ＯＵＴ    ΔΣ符号信号
Ｒ１〜Ｒ３    抵抗
Ｒｉ、Ｒｆ    抵抗
ＳＷ１〜ＳＷ９    スイッチ
ＳＷ１１〜ＳＷ１９    スイッチ
ＳＷ２１〜ＳＷ２６    スイッチ
ＲＳＴ    リセット信号
ＭＣＬＫ    クロック信号
ＳＷｃｎｔ    スイッチ制御信号
φ１、φ２    タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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