(57)【要約】【課題】ゲート長によらずトランジスタ特性を向上させることが可能な半導体装置を提供する。【解決手段】半導体装置は、第１の結晶面上に形成された第１のＮチャンネルＦｉｎＦＥＴと、第１の結晶面上に形成され、第１のＮチャンネルＦｉｎＦＥＴよりもゲート長が長い第２のＮチャンネルＦｉｎＦＥＴとを具備する。第１のＮチャンネルＦｉｎＦＥＴのフィン部の側面と、第２のＮチャンネルＦｉｎＦＥＴのフィン部の側面とは、共に第１の結晶面のキャリア移動度よりも遅いキャリア移動度を有する第２の結晶面に形成されている。第２のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅は、第１のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅よりも広い。【選択図】図２
2010206112.tif 000002
【特許請求の範囲】
【請求項１】
第１の結晶面上に形成された第１のＮチャンネルＦｉｎＦＥＴと、
前記第１の結晶面上に形成され、前記第１のＮチャンネルＦｉｎＦＥＴよりもゲート長が長い第２のＮチャンネルＦｉｎＦＥＴと
を具備し、
前記第１のＮチャンネルＦｉｎＦＥＴのフィン部の側面と、前記第２のＮチャンネルＦｉｎＦＥＴのフィン部の側面とは、共に前記第１の結晶面のキャリア移動度よりも遅いキャリア移動度を有する第２の結晶面に形成され、
前記第２のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅は、前記第１のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅よりも広い
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の結晶面は、（１００）面である
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２の結晶面は、（１１０）面である
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記（１００）面上に形成された第１のＰチャネルＦｉｎＦＥＴを更に具備し、
前記第１のＰチャネルＦｉｎＦＥＴのフィン部の幅は、前記第２のＮチャネルＦｉｎＦＥＴの前記フィン部の幅よりも狭い
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記（１００）面上に形成され、前記第１のＰチャネルＦｉｎＦＥＴよりもゲート長が長い第２のＰチャネルＦｉｎＦＥＴと
を更に具備し、
前記第２のＰチャネルＦｉｎＦＥＴのフィン部の幅は、前記第２のＮチャネルＦｉｎＦＥＴの前記フィン部の幅よりも狭い
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のＰチャネルＦｉｎＦＥＴのフィン部の側面、及び、前記第１のＰチャネルＦｉｎＦＥＴのフィン部の側面は、（１１０）面である
半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２のＰチャネルＦｉｎＦＥＴのフィン部の上面側に接する絶縁層の膜厚は、側面側に接する絶縁層の膜厚よりも厚い
半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記第１のＰチャネルＦｉｎＦＥＴの前記フィン部の幅、及び前記第２のＮチャネルＦｉｎＦＥＴの前記フィン部の幅は、当該フィン部の高さ以下である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電界効果トランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタの一つとして、ＦｉｎＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。ＦｉｎＦＥＴは、２２ｎｍノード以降に有力視されているデバイス構造で、従来のｐｌａｎａｒＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と比較して、短チャネル効果耐性が高いこと、不純物ランダムばらつきを低減できること等のメリットを有する。このように、ＦｉｎＦＥＴはゲート長の非常に小さいトランジスタを構築する上で有益であり、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の微細化の進展に伴い開発が進められている。ＦｉｎＦＥＴの一例としては、特開２００５−８６０２４号公報（特許文献１、対応米国特許：ＵＳ７１２９５５０（Ｂ２））に半導体装置及びその製造方法が開示されている。
【０００３】
図１は、この特許文献１の半導体装置の構成を示す上面図である。この特許文献１の半導体装置は、半導体基板（図示されず）と、半導体層１１５と、ゲート絶縁層（図示されず）と、ゲート電極１１４と、チャネル領域（図示されず）と、ソース／ドレインエクステンション領域（図示されず）と、ソース／ドレイン領域１１１、１１２とを具備する。半導体層１１５は、半導体基板上に形成され、第ｘ方向に長く、第ｘ方向に交差する第ｙ方向に短いフィン状である。ゲート絶縁層は、半導体層１１５の第ｙ方向の側面に形成される。ゲート電極１１４は、ゲート絶縁層に隣接して配置される。チャネル領域は、半導体層１１５内のゲート絶縁層に隣接する位置に形成される。ソース／ドレインエクステンション領域は、半導体層１１５内においてチャネル領域に対し第ｘ方向に隣接する位置に形成される。ソース／ドレイン領域１１１、１１２は、半導体層１１５内においてソース／ドレインエクステンション領域に対し第ｘ方向に隣接する位置に形成される。チャネル領域における半導体層１１５の第ｙ方向の幅は、ソース／ドレイン領域１１１、１１２における半導体層１１５の第ｙ方向の幅よりも狭い。
【０００４】
また、国際公開ＷＯ２００５／０３８９３１号公報（特許文献２、対応米国出願：ＵＳ２００７０７５３７２（Ａ１））に、半導体装置及び半導体装置の製造方法が開示されている。この半導体装置は、基体上に設けられた突起状の半導体領域と、該半導体領域を挟んで形成された突起状のソース／ドレイン領域と、絶縁膜を介して該半導体領域の少なくとも側面上に設けられたゲート電極とを備えている。この半導体装置では、該ソース／ドレイン領域は、少なくともその幅が最も大きい部分では前記半導体領域の幅よりも大きく、かつ該ソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−８６０２４号公報
【特許文献２】国際公開ＷＯ２００５／０３８９３１号公報
【非特許文献】
【０００６】
【非特許文献１】Ｍ．Ｓａｉｔｏｈ，ｅｔ  ａｌ．，“Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ  ｓｔｒｅｓｓ  ｅｎｇｉｎｅｅｒｉｎｇ  ｉｎ  ＦｉｎＦＥＴｓ  ｆｏｒ  ｍｏｂｉｌｉｔｙ／ｏｎ−ｃｕｒｒｅｎｔ  ｅｎｈａｎｃｅｍｅｎｔ  ａｎｄ  ｇａｔｅ  ｃｕｒｒｅｎｔ  ｒｅｄｕｃｔｉｏｎ”，Ｄｉｇ．Ｓｙｍｐ．ＶＬＳＩ  Ｔｅｃｈ．２００８，ＩＥＥＥ，ｐ．１８−１９．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このＦｉｎＦＥＴに関して、今回初めて発明者は以下のような問題点を発見した。
上記特許文献１のようなＦｉｎＦＥＴを用いる半導体装置では、ＦｉｎＦＥＴのフィン幅が狭くなるように構成されている。フィン幅が狭ければ狭いほど短チャネル効果耐性が高くなり、不純物ランダムばらつきを低減できるからである。しかし、フィン幅を狭くすると、チャネル領域が狭くなり駆動電流量が減少することが考えられので、電流駆動力の低下が懸念される。ＦｉｎＦＥＴを用いる半導体装置において、電流駆動力を高くする技術が望まれる。
【０００８】
一方、半導体装置のチャネル領域における電子移動度及び正孔移動度は、結晶面により異なることが知られている。例えば、非特許文献１（Ｍ．Ｓａｉｔｏｈ，ｅｔ  ａｌ．，Ｄｉｇ．Ｓｙｍｐ．ＶＬＳＩ  Ｔｅｃｈ．２００８，ＩＥＥＥ，ｐ．１８−１９）に電子移動度及び正孔移動度とＳｉ結晶面との関係が開示されている。図８Ａ及び図８Ｂは、非特許文献１に開示されたＳｉ（１００）面及びＳｉ（１１０）面でのトランジスタのドレイン電流とゲート長との関係を示すグラフである。横軸はゲート長（Ｌｇ（μｍ））を、縦軸はＳｉ（１１０）面でのドレイン電流（Ｉｄｓ（１１０））とＳｉ（１００）面でのドレイン電流（Ｉｄｓ（１００））との比をそれぞれ示している。図８ＡはｎＦＥＴ（キャリアは電子）、図８ＢはｐＦＥＴ（キャリアは正孔）である。
【０００９】
図８Ａに示すように、ｎＦＥＴでは、ゲート長Ｌｇの長い領域において（各グラフにおいて右側に行くほど）、（１１０）面のドレイン電流Ｉｄｓ（１１０）が（１００）面のドレイン電流Ｉｄｓ（１００）の約１／２倍程度に減少する。ここで、ドレイン電流Ｉｄｓは主にキャリア移動度により決定されることから、図８Ａは、（１１０）面の電子移動度が（１００）面の電子移動度の約１／２倍程度に減少することを示している。一方、図８Ｂに示すように、ｐＦＥＴでは、ゲート長Ｌｇの長い領域において（各グラフにおいて右側に行くほど）、ドレイン電流Ｉｄｓ（１１０）がドレイン電流Ｉｄｓ（１００）の約２倍程度に増加する。すなわち、図８Ｂは、（１１０）面の正孔移動度が（１００）面の正孔移動度の約２倍程度に増加することを示している。
【００１０】
チャネル長が長い場合、電流駆動力はキャリア移動度の影響をダイレクトに受ける。そのため、チャネル長が長い（＝ゲート長が長い）場合、ｎＦＥＴ（図８Ａ）では、上記電子移動度の関係から、（１１０）面の電流駆動力が（１００）面の電流駆動力の約１／２倍程度に低くなる。一方、チャネル長が長い（＝ゲート長が長い）場合、ｐＦＥＴ（図８Ｂ）では、上記正孔移動度の関係から、（１１０）面の電流駆動力は（１００）面の電流駆動力の約２倍程度に高くなる。
【００１１】
このようなことから、ゲート長の長いｎＦＥＴにフィン幅の狭いＦｉｎＦＥＴを適用すると、以下のような問題が発生すると考えられる。
（１００）基板上にＦｉｎＦＥＴ（ｎＦＥＴ）を形成し、＜１１０＞方向にフィンを形成した場合、このＦｉｎＦＥＴのチャネル面は、フィン側面が（１１０）面、フィン上面が（１００面）となる。そして、フィン幅の狭いＦｉｎＦＥＴではフィン側面の領域がフィン上面の領域よりも大きい。その結果、フィン幅の狭いＦｉｎＦＥＴでは、（１１０）面がチャネル面として優勢になる。一方、通常のＭＯＳＦＥＴでは、（１００）基板の上面すなわち（１００）面がチャネル面になる。ここで、上述（図８Ａ）したように、（１１０）面の電流駆動力は（１００）面の電流駆動力の約１／２倍程度に低くなる。これを、フィン幅の狭いＦｉｎＦＥＴと通常のＭＯＳＦＥＴに当てはめて考えてみると、フィン幅の狭いＦｉｎＦＥＴの電流駆動力は、通常のＭＯＳＦＥＴの電流駆動力と比較して１／２程度に低くなってしまう。
【００１２】
すなわち、ゲート長の長い領域において、フィン幅の狭いＦｉｎＦＥＴをｎＦＥＴに適用すると、通常のｎＭＯＳＦＥＴと比較して、電流駆動力が１／２程度にするという問題がある。このように、ＬＳＩにおいてＦｉｎＦＥＴを用いる場合、単純にフィン幅を狭くするだけではトランジスタの能力を低下させてしまい、機能を十分に発揮させることができない可能性がある。ゲート長によらずトランジスタの特性（例示：電流駆動力、短チャネル効果耐性、不純物ランダムばらつき）を向上させることが可能な技術が望まれる。
【課題を解決するための手段】
【００１３】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の半導体装置は、第１の結晶面（例示：（１００））上に形成された第１のＮチャンネルＦｉｎＦＥＴ（１）と、第１の結晶面（例示：（１００））上に形成され、第１のＮチャンネルＦｉｎＦＥＴ（１）よりもゲート長（Ｌｇ）が長い第２のＮチャンネルＦｉｎＦＥＴ（２）とを具備する。第１のＮチャンネルＦｉｎＦＥＴ（１）のフィン部（１５）の側面と、第２のＮチャンネルＦｉｎＦＥＴ（２）のフィン部（２５）の側面とは、共に第１の結晶面（例示：（１００））のキャリア移動度よりも遅いキャリア移動度を有する第２の結晶面（例示：（１１０））に形成されている。第２のＮチャンネルＦｉｎＦＥＴ（２）の前記フィン部（２５）の幅（ＷｆｉｎＢ）は、第１のＮチャンネルＦｉｎＦＥＴ（１）の前記フィン部（１５）の幅（ＷｆｉｎＡ）よりも広い。
【００１５】
本発明では、相対的にゲート長（Ｌｇ）が長いＮチャネルのＦｉｎＦＥＴ（２）については、相対的にフィン部（２５）の幅（ＷｆｉｎＢ）を広くしている。フィン部（２５）の幅（ＷｆｉｎＢ）を広くすることで、フィン部（２５）の上面の領域（２３ｂ）をフィン部（２５）の側面の領域（２３ａ）よりも広くすることができる。その結果、チャネル領域に含まれるフィン部（２５）の上面の領域（２３ｂ）の割合を多くすることができる。ここで、第１の結晶面（例示：（１００））上に形成されたフィン部（２５）の上面は、第１の結晶面（例示：（１００））面である。したがって、ゲート長（Ｌｇ）が長いＮチャネルのＦｉｎＦＥＴ（２）において、チャネル領域を第２の結晶面（例示：（１１０））のキャリア移動度よりも速いキャリア移動度を有する第１の結晶面（例示：（１００））の領域とすることができる。
ゲート長（Ｌｇ）が長い場合、短チャネル効果や不純物ランダムばらつきの影響は小さく、電流駆動力の重要性が高い。フィン部（２５）の幅（ＷｆｉｎＢ）を広くして、ＮチャネルのＦｉｎＦＥＴ（２）のチャネル領域を第２の結晶面（例示：（１１０））のキャリア移動度よりも速いキャリア移動度を有する第１の結晶面（例示：（１００））の領域とするで、図８Ａに例示されるように、電子移動度を向上させることができる。それにより、ゲート長（Ｌｇ）が長い場合、短チャネル効果耐性や不純物ランダムばらつき低減に影響を与えることなく、電流駆動力を向上させることができる。
一方、相対的にゲート長（Ｌｇ）が短いＮチャネルのＦｉｎＦＥＴ（１）については、相対的にフィン部（１５）の幅（ＷｆｉｎＡ）を狭くしている。それにより、典型的なＦｉｎＦＥＴと同様に、短チャネル効果耐性や不純物ランダムばらつき抑制の効果を有するＦｉｎＦＥＴとすることができる。このとき、フィン部（１５）の幅（ＷｆｉｎＡ）を狭くすることで、フィン部（１５）の側面の領域（１３ａ）はフィン部（１５）の上面の領域（１３ｂ）よりも広くなる。その結果、チャネル領域に含まれるフィン部（１５）の側面の領域（１３ａ）の割合が多くなる。ここで、フィン部（１５）の側面が第２の結晶面（例示：（１１０））の場合がある。しかし、図８に例示されるように、ゲート長（Ｌｇ）が短いＮチャネルのＦｉｎＦＥＴ（１）において、第２の結晶面（例示：（１１０））の電流駆動力は、第１の結晶面（例示：（１００））の電流駆動力とほとんど変わらないため、特性の低減はほとんど考える必要はない。
【発明の効果】
【００１６】
本発明により、半導体装置において、ゲート長によらずトランジスタの特性を向上させることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１は、特許文献１に開示された半導体装置の構成を示す平面図である。
【図２】図２は、本発明の実施の形態に係る半導体装置としてのＦｉｎＦＥＴにおける導電型とフィン幅と及びゲート長との関係を示す表である。
【図３】図３は、本発明の実施の形態に係る半導体装置の構成を示す平面図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の他の構成を示す断面図である。
【図６】図６は、本発明の実施の形態に係る半導体装置の構成を示す平面図である。
【図７】図７は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図８Ａ】図８Ａは、非特許文献１に開示されたＳｉ（１００）面及びＳｉ（１１０）面でのトランジスタのドレイン電流とゲート長との関係を示すグラフである。
【図８Ｂ】図８Ｂは、非特許文献１に開示されたＳｉ（１００）面及びＳｉ（１１０）面でのトランジスタのドレイン電流とゲート長との関係を示すグラフである。
【発明を実施するための形態】
【００１８】
以下、本発明の半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００１９】
まず、本発明の実施の形態に係る半導体装置の構成について説明する。図２は、本発明の実施の形態に係る半導体装置としてのＦｉｎＦＥＴにおける導電型とフィン幅と及びゲート長との関係を示す表である。本表において、ｎＦＥＴがｎ型のＦｉｎＦＥＴ、ｐＦＥＴがｐ型のＦｉｎＦＥＴ、Ｌｇがゲート長（ｎｍ）、Ｗｆｉｎがフィン幅（ｎｍ）をそれぞれ示す。
【００２０】
ＬＳＩを構成するトランジスタとして、ＦｉｎＦＥＴを用いる場合を考える。ＦｉｎＦＥＴには、ｐ型のＦＥＴ（ｐＦＥＴ）、及びｎ型のＦＥＴ（ｎＦＥＴ）が含まれ、それぞれにつきゲート長が長いＦｉｎＦＥＴ、及び短いＦｉｎＦＥＴが含まれている。このように、ＬＳＩを構成するＦｉｎＦＥＴのゲート長は複数種類存在する。そして、一般的にＦｉｎＦＥＴのフィン幅（Ｗｆｉｎ）は狭いことが好ましいとされている。しかし、電流駆動力に着目すると、その電流駆動力の観点から、すべてのゲート長においてフィン幅の狭いＦｉｎＦＥＴが優れているわけではない。この理由として、下記２点が挙げられる。
【００２１】
第１の理由は、ゲート長の長いトランジスタでは、短チャネル効果は問題にならず、不純物ランダムばらつきも比較的小さいので、フィン幅の狭いＦｉｎＦＥＴを適用するメリットはないということである。すなわち、ゲート長の大きさに基づいて、フィン幅の狭いＦｉｎＦＥＴを適用するか否かを設定する必要が有ると考えられる。具体的には、短チャネル効果及び不純物ランダムばらつきが問題となるようなゲート長の場合、ＦｉｎＦＥＴのフィン幅を狭くし、問題とならないゲート長の場合、ＦｉｎＦＥＴのフィン幅を広くしてもよいと考えられる。
【００２２】
第２の理由は、図８Ａ及び図８Ｂにおいて説明したように、（１００）基板上にＦｉｎＦＥＴ（ｎＦＥＴ）を形成し、＜１１０＞方向にフィンを形成した場合、フィン幅の狭いＦｉｎＦＥＴの電流駆動力は、通常のＭＯＳＦＥＴの電流駆動力と比較して１／２程度に低くなってしまうことである。すなわち、電流駆動力や導電型、フィンの形成方向に基づいて、フィン幅の狭いＦｉｎＦＥＴを適用するか否かを設定する必要が有ると考えられる。具体的には、＜１１０＞方向にフィンを形成したｎ型のＦｉｎＦＥＴのとき、電流駆動力を大きくする必要がある場合、ＦｉｎＦＥＴのフィン幅を広くし、必要がない場合、ＦｉｎＦＥＴのフィン幅を狭くしてもよいと考えられる。
【００２３】
このように、ＬＳＩを構成するトランジスタとして、ＦｉｎＦＥＴを用いる場合、そのＦｉｎＦＥＴの構成として典型的なフィン幅の狭いＦｉｎＦＥＴを適用するか否かは、ゲート長や電流駆動力、導電型、フィンの形成方向に対応して設定する必要があると考えられる。本発明では、上記考察に基づいて、ＦｉｎＦＥＴにおける構成について、以下に示すように、導電型（ｎ型、ｐ型）、フィン幅（Ｗｆｉｎ）、及びゲート長（Ｌｇ）を設定する。
【００２４】
本実施の形態に係るＦｉｎＦＥＴは、図２に示すような、ゲート長によらず電流駆動力を最大化するための構造を有する。すなわち、このＦｉｎＦＥＴの構造の特徴は、ゲート長Ｌｇが所定の第１値（例示：４０ｎｍ）よりも小さい場合（例示：４０ｎｍ未満）、ｎＦＥＴ、ｐＦＥＴともにフィン幅Ｗｆｉｎを所定の第２値（例示：２０ｎｍ）よりも小さくする（例示：２０ｎｍ未満）。また、ゲート長が第１値よりも大きい場合（例示：４０ｎｍ以上）、ｐＦＥＴではＷｆｉｎを第２値よりも小さくし（例示：２０ｎｍ未満）、ｎＦＥＴではＷｆｉｎを第２値よりも大きくする（例示：２０ｎｍ以上）。ただし、第１値及び第２値は、ｎＦＥＴとｐＦＥＴとで異なっていてもよい。なお、ゲート長が第１値そのものの場合、Ｗｆｉｎを第２値と同じにしても、それよりも大きくしても小さくしてもよい。以下、具体的な構成について説明する。
【００２５】
図３及び図４は、それぞれ本発明の実施の形態に係る半導体装置の構成を示す平面図及び断面図である。ただし、図４は、図３のＢ−Ｂ’断面図である。図３及び図４は、フィン幅が狭い場合のＦｉｎＦＥＴ１の構成を示している。
【００２６】
ＦｉｎＦＥＴ１において、半導体基板１０上には、ソース１１、ドレイン１２、ゲート１４、及び複数のフィン１５が設けられている。ソース１１及びドレイン１２は、第１導電型の半導体層である。ソース１１及びドレイン１２は、略直方体の平板形状を有し、ｘ方向に並んで設けられている。複数のフィン１５は、第１導電型とは異なる第２導電型の半導体層である。複数のフィン１５は、それぞれ略直方体のフィン型形状を有し、ｘ方向に延伸し、ｙ方向に互いに平行に並んで設けられている。複数のフィン１５の各々は、一端をソース１１に、他端をドレイン１２にそれぞれ接続されている。ゲート１４は、第１導電型の半導体層である。ゲート１４は、ｙ方向に延伸し、複数のフィン１５を覆うように設けられている。ゲート１４と複数のフィン１５との間には、ゲート絶縁層１６が設けられている。すなわち、ゲート１４は、ゲート絶縁層１６を介してフィン１５と接続されている。そして、ゲート絶縁層１６を介してゲート１４と接続されたフィン１５の部分がチャネル領域１３（１３ａ、１３ｂ）になる。ゲート長はフィン１５におけるチャネル領域のｘ方向長さ（実質的にゲート１４の幅）である。第１導電型及び第２導電型は、一方がｎ型であり他方がｐ型である。
【００２７】
半導体基板１０の表面が（１００）面で、フィン１５のｘ−ｙ面内において伸びる方向が＜１１０＞方向とすると、フィン１５の側面のチャネル領域１３ａは（１１０）面になる。そのとき、フィン１５の上面のチャネル領域１３ｂは（１００）面になる。フィン１５の幅が狭い場合、チャネル領域１３に占める（１１０）面のチャネル領域１３ａの割合が高くなる。従って、図３及び図４の場合、（１１０）面の特性が反映されたトランジスタ特性になる。ここで、フィン１５の幅が狭い場合に関しては、フィン１５の幅が、少なくともフィン１５の高さ以下であることが好ましい。その場合、チャネル領域に占める（１１０）面の割合は、約６６％以上となる。より好ましくは、フィン１５の高さの１／２以下であり、その場合には約９０％以上となる。フィン１５の幅の下限は、例えば製法上の制約から２ｎｍが例示される。
【００２８】
ｎＦＥＴの場合、図８Ａに示すように、（１１０）面のトランジスタ特性では電子移動度が低くなるので、電流駆動力は低くなる。したがって、このような図３及び図４に示す構成は、電流駆動力よりも短チャネル効果や不純物ランダムばらつきの抑制を重視した構成となる。ただし、ゲート長が短い（図８Ａのグラフの左に向かう方向）場合、（１１０）面のトランジスタ特性は（１００）面のトランジスタ特性に近づいて行く。ゲート長の短い領域では、速度飽和現象により、キャリア移動度の電流駆動力への寄与が減少するからである。よって、ゲート長が短い領域でこの構成を用いれば、実質的にはトランジスタ特性にそれほど大きな影響はないと考えられる。例えば、ｎＦＥＴにおいて、ゲート長が１００ｎｍを下回れば、（１１０）の電流駆動力は（１００）と比較して１０％程度減少するにとどまる。すなわち、チャネル長が短いｎＦＥＴでは、電流駆動力は概ね同じと考えて、短チャネル効果や不純物ランダムばらつきの抑制を考慮すれば、本構成を用いることが好ましい。
【００２９】
一方、ｐＦＥＴの場合、図８Ｂに示すように、チャネル長の長短に関わらず、（１１０）面のトランジスタ特性では正孔移動度が高くなるので、電流駆動力は高くなる。このような図３及び図４に示す構成は、短チャネル効果や不純物ランダムばらつきを抑制する効果が大きいだけでなく、電流駆動力も高い構成となり好ましい。すなわち、チャネル長の長短に関わらず、ｐＦＥＴでは、電流駆動力及び短チャネル効果や不純物ランダムばらつきの抑制を考慮すれば、本構成を用いることが好ましい。
【００３０】
フィン幅ＷｆｉｎＡは、５〜２０ｎｍが好ましい。また、フィン１５の高さは、５〜２００ｎｍが好ましい。図２に示される境界となるフィン幅は、２０ｎｍが例示される。ゲート長ＬｇＡは、１０〜１０００ｎｍが好ましい。図２に示される境界となるゲート長は、４０ｎｍが例示される。
【００３１】
なお、ｐＦＥＴの場合、（１００）面のチャネル領域１３ｂは、トランジスタ特性の面で必ずしも有効ではない。そこで、フィン１５の上面の（１００）面をチャネル領域に用いないことが考えられる。図５は、本発明の実施の形態に係る半導体装置の他の構成を示す断面図である。ただし、図５は、図３のＢ−Ｂ’断面図である。この構成では、フィン１５の上面の（１００）面とゲート絶縁層１６との間に、他の絶縁層１７を介在させている。この絶縁層１７により、フィン１５の上面の（１００）面に、ゲート１４からのゲート電圧が印加され難くすることができる。それにより、フィン１５の上面の（１００）面をチャネル領域として機能させないようにすることができる。特にゲート長が長い場合、キャリア移動度が電流駆動力に直接効くので、このような構成を選択することが好ましい。
【００３２】
図６及び図７は、それぞれ本発明の実施の形態に係る半導体装置の構成を示す平面図及び断面図である。ただし、図７は、図６のＣ−Ｃ’断面図である。図６及び図７は、フィン幅が広い場合のＦｉｎＦＥＴ２の構成を示している。
【００３３】
ＦｉｎＦＥＴ２において、半導体基板２０上には、ソース２１、ドレイン２２、ゲート２４、及びフィン２５が設けられている。ソース２１及びドレイン２２は、第１導電型の半導体層である。ソース２１及びドレイン２２は、略直方体の平板形状を有し、ｘ方向に並んで設けられている。フィン２５は、第１導電型とは異なる第２導電型の半導体層である。フィン２５は、略直方体で平板形状のフィン型形状を有している。フィン２５は、一端をソース２１に、他端をドレイン２２にそれぞれ接続されている。ゲート２４は、第１導電型の半導体層である。ゲート２４は、ｙ方向に延伸し、フィン２５を覆うように設けられている。ゲート２４とフィン２５との間には、ゲート絶縁層２６が設けられている。すなわち、ゲート２４は、ゲート絶縁層２６を介してフィン２５と接続されている。そして、ゲート絶縁層２６を介してゲート２４と接続されたフィン２５の部分がチャネル領域２３（２３ａ、２３ｂ）になる。ゲート長はフィン２５におけるチャネル領域のｘ方向長さ（実質的にゲート２４の幅）である。第１導電型及び第２導電型は、一方がｎ型であり他方がｐ型である。
【００３４】
半導体基板２０の表面が（１００）面で、フィン２５のｘ−ｙ面内において伸びる方向が＜１１０＞方向とすると、フィン２５の側面のチャネル領域２３ａは（１１０）面になる。そのとき、フィン２５の上面のチャネル領域２３ｂは（１００）面になる。フィン２５の幅が広い場合、チャネル領域２３に占める（１００）面のチャネル領域２３ａの割合が高くなる。従って、図６及び図７の場合、（１００）面の特性が反映されたトランジスタ特性になる。一方、チャネル領域の大部分が連続的な平面になるので、通常のＭＯＳＦＥＴと同様に短チャネル効果の影響を受け易くなると考えられる。ここで、フィン１５の幅が広い場合に関しては、フィン１５の幅が、少なくともフィン１５の高さの４倍以上であることが好ましい。その場合、チャネル領域に占める（１００）面の割合は、約６６％以上となる。より好ましくは、８倍以上であり、その場合には約９０％以上となる。フィン１５の幅の上限は、例えば設計上の制約から１０００ｎｍが例示される。
【００３５】
ｎＦＥＴの場合、図８Ａに示すように、（１００）面のトランジスタ特性では電子移動度が高いので、電流駆動力は高くなる。このような構成は、ゲート長が長く、短チャネル効果や不純物ランダムばらつきの抑制を考慮しなくてもよく、電流駆動力が重要な場合に好ましい構成となる。すなわち、チャネル長が長いｎＦＥＴにおいて、本構成を用いることが好ましい。
【００３６】
一方、ｐＦＥＴの場合、図８Ｂに示すように、（１００）面のトランジスタ特性では正孔移動度が低くなるので、電流駆動力は低くなる。このような構成は、短チャネル効果や不純物ランダムばらつきの影響を受け易く、電流駆動力も低い構成となり適切でない。すなわち、チャネル長の長短に関わらず、ｐＦＥＴにおいて、本構成を用いないことが好ましい。
【００３７】
フィン幅ＷｆｉｎＢは、２０〜１０００ｎｍが好ましい。また、フィン１５の高さは、５〜２００ｎｍが好ましい。図２に示される境界となるフィン幅は、既述のように２０ｎｍが例示される。ゲート長ＬｇＢは、４０〜１０００ｎｍが好ましい。図２に示される境界となるゲート長は、既述のように４０ｎｍが例示される。なお、フィン１５の高さは、ＦｉｎＦＥＴ１とＦｉｎＦＥＴ２とで同じであることが好ましい。製造が容易であるからである。
【００３８】
以上をまとめると、本発明の実施の形態に係るＦｉｎＦＥＴは、図２に示すような構成になる。
（１）ｎＦＥＴ
まず、ゲート長が長い場合、短チャネル効果や不純物ランダムばらつきが発生し難い。そのため、必ずしもフィン幅の狭いＦｉｎＦＥＴにする必要はなく、電流駆動力を最大化する構成を選択すればよい。それは、ｎＦＥＴの場合、図８Ａに示すように、（１００）面をチャネル領域とすることが好ましい構成となる。したがって、図６及び図７に示す構成が好ましい。
一方、ゲート長が短い場合、短チャネル効果や不純物ランダムばらつきが発生するおそれがある。そのため、フィン幅の狭いＦｉｎＦＥＴにする必要がある。その場合、図３及び図４に示すように、（１１０）面をチャネル領域とする構成となる。この場合、図８Ａに示すように、ゲート長の短い場合には（１００）面の特性と（１１０）面の特性とで大きな変化はないと考えられるので、問題はないと考えられる。
【００３９】
以上から、ｎＦＥＴでは、ゲート長が長い場合には図６及び図７に示す構成であり、ゲート長が短い場合には図３及び図４に示す構成となる。図２の例では、例えばゲート長Ｌｇ＝４０ｎｍ、フィン幅Ｗｆｉｎ＝２０ｎｍを基準として、それよりゲート長が長い場合（Ｌｇ＞４０ｎｍ）には、フィン幅の広い（Ｗｆｉｎ＞２０ｎｍ）構成（図６及び図７）を採用することになる。一方、それよりゲート長が短い場合（Ｌｇ＜４０ｎｍ）には、フィン幅の狭い（Ｗｆｉｎ＜２０ｎｍ）構成（図３及び図４）を採用することになる。なお、ゲート長Ｌｇの大小に応じて、上記条件の下、フィン幅Ｗｆｉｎも変動してもよい。
【００４０】
（２）ｐＦＥＴ
まず、ゲート長が長い場合、短チャネル効果や不純物ランダムばらつきが発生し難い。そのため、必ずしもフィン幅の狭いＦｉｎＦＥＴにする必要はなく、電流駆動力を最大化する構成を選択すればよい。それは、ｐＦＥＴの場合、図８Ｂに示すように、（１１０）面をチャネル領域とすることが好ましい構成となる。したがって、図３及び図４に示す構成が好ましい。
一方、ゲート長が短い場合、短チャネル効果や不純物ランダムばらつきが発生するおそれがある。そのため、フィン幅の狭いＦｉｎＦＥＴにする必要がある。その場合、図３及び図４に示すように、（１１０）面をチャネル領域とするゲート長の短い構成となる。この場合、図８Ｂに示すように、ゲート長の短い場合には（１１０）面の特性の方が（１００）面の特性よりもよいので、いずれにしても図３及び図４に示す構成が好ましい。
【００４１】
以上から、ｐＦＥＴでは、ゲート長の長短に関わらず、図３及び図４に示す構成となる。図２では、例えばゲート長Ｌｇ＝４０ｎｍ、フィン幅Ｗｆｉｎ＝２０ｎｍを基準として、それよりゲート長が長い場合（Ｌｇ＞４０ｎｍ）でも、ゲート長が短い場合（Ｌｇ＜４０ｎｍ）でも、フィン幅の狭い（Ｗｆｉｎ＜２０ｎｍ）構成（図３及び図４）を採用する。なお、ゲート長Ｌｇの大小に応じて、上記条件の下、フィン幅Ｗｆｉｎも変動してもよい。
【００４２】
以上の構成を採用することにより、本発明の半導体装置（ＦｉｎＦＥＴ）ではゲート長によらず電流駆動力を最大化することが可能となる。
【００４３】
このように、本発明により、ゲート長の短いトランジスタｎＦＥＴ、ｐＦＥＴは、フィン幅の狭いＦｉｎＦＥＴで構成することで、短チャネル効果耐性が高く、不純物ランダムばらつきの小さい高性能トランジスタを実現できる。また、ゲート長の長いトランジスタｎＦＥＴ、ｐＦＥＴは、短チャネル効果及び不純物ランダムばらつきの観点からは、フィン幅を狭くする必要がない。しかし、電流駆動力の観点からｎＦＥＴにはフィン幅の広いＦｉｎＦＥＴを適用することで（１００）領域の割合を増やす。それにより、（１１０）領域のチャネル幅に対して、（１００）領域のチャネル幅の比率を増加させ、平均の電子移動度を向上させて、電流駆動能力を改善することができる。その結果、フィン幅の狭いＦｉｎＦＥＴと比較して電流駆動力を２倍程度向上できる。一方、ｐＦＥＴにはフィン幅の狭いＦｉｎＦＥＴを適用することで（１１０）領域の割合を増やす。それにより、（１００）領域のチャネル幅に対して、（１１０）領域のチャネル幅の比率を増加させ、平均の正孔移動度を向上させて、電流駆動能力を改善することができる。その結果、フィン幅の広いＦｉｎＦＥＴと比較して電流駆動力を１．５倍程度向上できる。
【００４４】
なお、上記実施の形態では、図８Ａ及び図８Ｂに示される（１００）面及び（１１０）面におけるキャリア移動度の関係に基づいて説明を行ったが、本発明は（１００）面及び（１１０）面に限定されるものではなく、上記説明におけるキャリア移動度の関係が相対的に図８Ａや図８Ｂに示されるような関係にある二つの結晶面（第１の結晶面及び第２の結晶面）に対して本発明を適用することが可能である。
【００４５】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００４６】
１、２    ＦｉｎＦＥＴ
１０    半導体基板
１１、２１    ソース
１２、２２    ドレイン
１３、１３ａ、１３ｂ、２３、２３ａ、２３ｂ    チャネル
１４、２４    ゲート
１５、２５    フィン
１６、２６    ゲート絶縁層
１７    絶縁層
１１１    ソース
１１２    ドレイン
１１４    ゲート
１１５    フィン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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