(57)【要約】【課題】  加熱処理により、ランタンやアルミニウムがｈｉｇｈ−ｋ材料とシリコン基板との間の酸化シリコン膜まで拡散する。ランタンやアルミニウムの拡散が、チャネル移動度の低下や素子の信頼性の低下の原因になる。【解決手段】  半導体基板の一部の領域上に、ＳｉとＯとを含む絶縁層が形成されている。絶縁層の上に、ハフニウムシリケートを含む下側高誘電率膜が形成されている。下側高誘電率膜の上に、ハフニウム酸化物、またはＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が、下側高誘電率膜のそれよりも大きいハフニウムシリケートを含む上側高誘電率膜が形成されている。上側高誘電率膜の上にゲート電極が形成されている。ゲート電極の両側にソース及びドレインが配置されている。【選択図】  図１−２
2010206099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部の領域上に形成され、ＳｉとＯとを含む絶縁層と、
前記絶縁層の上に配置され、ハフニウムシリケートを含む下側高誘電率膜と、
前記下側高誘電率膜の上に配置され、ハフニウム酸化物、またはＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が、前記下側高誘電率膜のそれよりも大きいハフニウムシリケートを含む上側高誘電率膜と、
前記上側高誘電率膜の上に形成されたゲート電極と、
前記ゲート電極の両側に配置されたソース及びドレインと
を有する半導体素子。
【請求項２】
前記下側高誘電率膜の、ＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が２０％未満である請求項１に記載の半導体素子。
【請求項３】
半導体基板と、
前記半導体基板の一部の領域上に形成され、ＳｉとＯとを含む絶縁層と、
前記絶縁層の上に配置され、ＨｆｘＳｉ１−ｘＯｙ（０＜ｘ≦１、ｙ＞２）で形成された下側高誘電率膜と、
前記下側高誘電率膜の上に配置され、ＨｆｕＳｉ１−ｕＯｖ（０＜ｕ≦１、ｖ＝２）で形成された上側高誘電率膜と、
前記上側高誘電率膜の上に形成されたゲート電極と、
前記ゲート電極の両側に配置されたソース及びドレインと
を有する半導体素子。
【請求項４】
前記下側高誘電率膜において、２．１≦ｙ≦２．３である請求項３に記載の半導体素子。
【請求項５】
前記前記下側高誘電率膜及び前記上側高誘電率膜が、Ｍｇ、Ａｌ、Ｔｉ、Ｓｒ、Ｙ、またはランタノイド金属を含む請求項１乃至４のいずれか１項に記載の半導体素子。
【請求項６】
半導体基板の上に、ＳｉとＯとを含む絶縁層を形成する工程と、
前記絶縁層の上に、ハフニウムシリケートを含む下側高誘電率膜を形成する工程と、
前記下側高誘電率膜の上に、ハフニウム酸化物、またはＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が、前記下側高誘電率膜のそれよりも大きいハフニウムシリケートを含む上側高誘電率膜を形成する工程と、
前記上側高誘電率膜の上に、Ｈｆとは異なる第１の金属元素を含有する金属、または該第１の金属元素を含有する金属の酸化物を含むキャップ膜を形成する工程と、
前記下側高誘電率膜、上側高誘電率膜、及びキャップ膜を加熱する工程と、
前記界面層、下側高誘電率膜、及び前記上側高誘電率膜をゲート絶縁膜として、該ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の両側に不純物を注入して、ソース及びドレインを形成する工程と
を有する半導体素子の製造方法。
【請求項７】
半導体基板の上に、ＳｉとＯとを含む絶縁層を形成する工程と、
前記絶縁層の上に、ハフニウム酸化物またはハフニウムシリケートを含む下側高誘電率膜を形成する工程と、
前記下側高誘電率膜に酸素を添加し、酸素の組成比を化学量論的組成比よりも高くする工程と、
前記下側高誘電率膜に酸素を添加した後、該下側高誘電率膜の上に、ハフニウム酸化物またはハフニウムシリケートを含む上側高誘電率膜を形成する工程と、
前記上側高誘電率膜の上に、Ｈｆとは異なる第１の金属元素を含有する金属、または該第１の金属元素を含有する金属の酸化物を含むキャップ膜を形成する工程と、
前記下側高誘電率膜、上側高誘電率膜、及びキャップ膜を加熱する工程と、
前記絶縁層、下側高誘電率膜、及び前記上側高誘電率膜をゲート絶縁膜として、該ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の両側に不純物を注入して、ソース及びドレインを形成する工程と
を有する半導体素子の製造方法。
【請求項８】
前記第１の金属元素が、Ｍｇ、Ａｌ、Ｔｉ、Ｓｒ、Ｙ、またはランタノイド金属である請求項６または７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜に、酸化シリコンよりも高誘電率の誘電体材料を用いた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ等の半導体素子のゲート絶縁膜に、熱的安定性、界面特性等の観点から、長年に亘り酸化シリコンが用いられていた。今後、半導体素子の高性能化を進めるために、ＭＯＳＦＥＴのさらなる微細化が図られており、ゲート絶縁膜を１ｎｍに満たない程度まで薄くすることが期待されている。
【０００３】
ところが、ゲート絶縁膜を２ｎｍ程度まで薄くすると、またはそれ以下まで薄くすると、直接トンネル効果によるゲートリーク電流の増大が深刻な問題となる。そこで、ゲート絶縁膜材料として、酸化シリコンに代えて、誘電率の高い所謂ｈｉｇｈ−ｋ材料（高誘電率材料）が注目されている。ゲート絶縁膜にｈｉｇｈ−ｋ材料を用いると、等価酸化シリコン膜厚（ＥＯＴ）を１ｎｍ未満に抑えつつ、物理的な膜厚を厚くすることが可能である。このため、ゲートリーク電流の増大を抑制することができる。
【０００４】
ゲート絶縁膜に用いるｈｉｇｈ−ｋ材料には、物理的な膜厚を十分厚くしてもＥＯＴを薄く維持するために、誘電率が高いことが望まれる。また、リーク電流の増大の要因になるゲート絶縁膜の結晶化を引き起こさないようにするために、結晶化温度が十分高いことが好ましい。さらには、バンドギャップが大きいことが望ましい。これらの要請を満たす材料として、ジルコニウムシリケート、ハフニウムシリケート、ランタンシリケート、イットリウムシリケート等の金属珪酸化物や、それを窒化した金属珪酸窒化物が有望視されている。
【０００５】
上部ゲート電極材料として、従来から多結晶シリコンが用いられている。従来、多結晶シリコンにドープする不純物濃度を制御することにより、ＭＯＳＦＥＴのしきい値の制御を行っていた。ところが、ゲート絶縁膜にｈｉｇｈ−ｋ材料を用いた場合、ゲート電極を形成して加熱処理を行うと、フェルミレベルピニング現象が生じ、ゲート電極の実効仕事関数を制御することができなくなる。すなわち、ＭＯＳＦＥＴのしきい値電圧を制御することができなくなる。Ｈｉｇｈ−ｋ材料を用いたゲート絶縁膜中に、ランタンやアルミニウム等の遷移金属の酸化物層を挿入することにより、しきい値電圧を制御できることが報告されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】C. Hobbs et al., "Fermi Level Pinning at the Poly Si/metal Oxide Interface", VLSI Tech. Dig. pp.9-10 (2003)
【非特許文献２】Y. Kamimuta et al., "Comprehensive Study of VFB Shift in High-k CMOS - Dipole Formation, Fermi-level Pinning and Oxygen Vacancy Effect -", IEDM Tech. Dig. pp.341-344 (2007)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＯＳＦＥＴのしきい値電圧を制御するために、ｈｉｇｈ−ｋ材料を用いたゲート絶縁膜中に、ランタンやアルミニウム等の遷移金属の酸化物層を挿入し、加熱処理が行われる。この加熱処理により、ランタンやアルミニウムがｈｉｇｈ−ｋ材料とシリコン基板との間の酸化シリコン膜まで拡散する。ランタンやアルミニウムの拡散は、チャネル移動度の低下や素子の信頼性の低下の原因になる。
【課題を解決するための手段】
【０００８】
上記課題を解決する半導体素子は、
半導体基板と、
前記半導体基板の一部の領域上に形成され、ＳｉとＯとを含む絶縁層と、
前記絶縁層の上に配置され、ハフニウムシリケートを含む下側高誘電率膜と、
前記下側高誘電率膜の上に配置され、ハフニウム酸化物、またはＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が、前記下側高誘電率膜のそれよりも大きいハフニウムシリケートを含む上側高誘電率膜と、
前記上側高誘電率膜の上に形成されたゲート電極と、
前記ゲート電極の両側に配置されたソース及びドレインと
を有する。
【０００９】
上記課題を解決する他の半導体素子は、
半導体基板と、
前記半導体基板の一部の領域上に形成され、ＳｉとＯとを含む絶縁層と、
前記絶縁層の上に配置され、ＨｆｘＳｉ１−ｘＯｙ（０＜ｘ≦１、ｙ＞２）で形成された下側高誘電率膜と、
前記下側高誘電率膜の上に配置され、ＨｆｕＳｉ１−ｕＯｖ（０＜ｕ≦１、ｖ＝２）で形成された上側高誘電率膜と、
前記上側高誘電率膜の上に形成されたゲート電極と、
前記ゲート電極の両側に配置されたソース及びドレインと
を有する。
【００１０】
上記課題を解決する半導体素子の製造方法は、
半導体基板の上に、ＳｉとＯとを含む絶縁層を形成する工程と、
前記絶縁層の上に、ハフニウムシリケートを含む下側高誘電率膜を形成する工程と、
前記下側高誘電率膜の上に、ハフニウム酸化物、またはＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が、前記下側高誘電率膜のそれよりも大きいハフニウムシリケートを含む上側高誘電率膜を形成する工程と、
前記上側高誘電率膜の上に、Ｈｆとは異なる第１の金属元素を含有する金属、または該第１の金属元素を含有する金属の酸化物を含むキャップ膜を形成する工程と、
前記下側高誘電率膜、上側高誘電率膜、及びキャップ膜を加熱する工程と、
前記界面層、下側高誘電率膜、及び前記上側高誘電率膜をゲート絶縁膜として、該ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の両側に不純物を注入して、ソース及びドレインを形成する工程と
を有する。
【００１１】
上記課題を解決する半導体素子の他の製造方法は、
半導体基板の上に、ＳｉとＯとを含む絶縁層を形成する工程と、
前記絶縁層の上に、ハフニウム酸化物またはハフニウムシリケートを含む下側高誘電率膜を形成する工程と、
前記下側高誘電率膜に酸素を添加し、酸素の組成比を化学量論的組成比よりも高くする工程と、
前記下側高誘電率膜に酸素を添加した後、該下側高誘電率膜の上に、ハフニウム酸化物またはハフニウムシリケートを含む上側高誘電率膜を形成する工程と、
前記上側高誘電率膜の上に、Ｈｆとは異なる第１の金属元素を含有する金属、または該第１の金属元素を含有する金属の酸化物を含むキャップ膜を形成する工程と、
前記下側高誘電率膜、上側高誘電率膜、及びキャップ膜を加熱する工程と、
前記絶縁層、下側高誘電率膜、及び前記上側高誘電率膜をゲート絶縁膜として、該ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の両側に不純物を注入して、ソース及びドレインを形成する工程と
を有する。
【発明の効果】
【００１２】
下側高誘電率膜に、ゲート絶縁膜から拡散した金属元素が蓄積される。このため、絶縁層や半導体基板への金属元素の拡散を抑制することができる。これにより、チャネル移動度の低下や素子の信頼性の低下を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１−１】（１Ａ）〜（１Ｄ）は、実施例１による半導体素子の、製造途中段階における素子の断面図である。
【図１−２】（１Ｅ）〜（１Ｆ）は、実施例１による半導体素子の、製造途中段階における素子の断面図であり、（１Ｇ）は、実施例１による半導体素子の断面図である。
【図２】（２Ａ）は、評価用試料の断面図であり、（２Ｂ）は、陽電子消滅法による評価結果を示すグラフである。
【図３】（３Ａ）は、評価用試料の窒素プラズマ処理中の断面図であり、（３Ｂ）は、試料の窒素濃度の測定結果を示すグラフである。
【図４】（４Ａ）及び（４Ｂ）は、それぞれ実施例１及び比較例による半導体素子の実効仕事関数制御用金属元素の濃度分布の一例を示すグラフである。
【図５】（５Ａ）〜（５Ｃ）は、実施例２による半導体素子の、製造途中段階における素子の断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、実施例１及び実施例２について説明する。
【実施例１】
【００１５】
図１Ａ〜図１Ｇを参照して実施例１による半導体素子の製造方法について説明する。
【００１６】
図１Ａに示すように、シリコン等からなる半導体基板１０の表層部に素子分離絶縁膜１１を形成し、活性領域を画定する。素子分離絶縁膜１１は、例えばシャロートレンチアイソレーション（ＳＴＩ）等により形成される。必要に応じて、ｎ型またはｐ型ウェルを形成する。活性領域の表層部に所定の導電型の不純物を注入し、活性化アニールを行うことにより、チャネル不純物拡散領域１２を形成する。一般的に、ｐＭＯＳＦＥＴを作製する場合には、チャネル不純物はｎ型であり、ｎＭＯＳＦＥＴを作製する場合には、チャネル不純物はｐ型である。
【００１７】
図１Ｂに示すように、半導体基板１０の表面を熱酸化することにより、酸化シリコンからなる厚さ０．３〜１ｎｍの界面層１３を形成する。酸化条件は、例えば下記の通りである。
・圧力  １３Ｐａ〜１×１０５Ｐａ
・温度  ５００℃〜１０００℃
・時間  １秒〜１００秒
なお、熱酸化した後、窒化処理を行うことにより、界面層１３を酸窒化シリコンで形成してもよい。
【００１８】
図１Ｃに示すように、半導体基板１０の上に、ハフニウムシリケート（ＨｆＳｉＯ）からなる下側高誘電率膜１５を有機金属化学気相成長（ＭＯＣＶＤ）により形成する。成膜条件は、例えば下記の通りである。
・Ｈｆ原料  テトラキスジエチルアミノハフニウム（ＴＤＥＡＨｆ）
・シリコン原料  テトラキスジメチルアミノシラン（Ｓｉ（ＮＭｅ２）４）
・酸化剤  Ｏ２ガス、Ｏ３ガス、またはＨ２Ｏ
・成長温度  ４００℃〜７００℃
・厚さ  ０．３ｎｍ〜０．５ｎｍ
・Ｈｆ／（Ｈｆ＋Ｓｉ）  １０％〜２０％
ここで、Ｈｆ／（Ｈｆ＋Ｓｉ）は、ＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比を意味する。なお、ＨｆとＳｉとの合計の原子数と、Ｏの原子数との化学量論的組成比は１：２である。下側高誘電率膜１５の酸素の組成比は、化学量論的組成比に近い。
【００１９】
下側高誘電率膜１５の上に、ハフニウム酸化物（ＨｆＯ）またはハフニウムシリケートからなる上側高誘電率膜１６を、ＭＯＣＶＤにより形成する。上側高誘電率膜１６は、Ｈｆ／（Ｈｆ＋Ｓｉ）が、下側高誘電率膜１５のＨｆ／（Ｈｆ＋Ｓｉ）よりも大きくなる条件で形成する。上側高誘電率膜１６の厚さは、例えば１ｎｍ〜２ｎｍである。なお、ＨｆＳｉＯの高い誘電率を維持するために、上側高誘電率膜１６のＨｆ／（Ｈｆ＋Ｓｉ）を５０％以上にすることが好ましい。なお、上側高誘電率膜１６のＨｆ／（Ｈｆ＋Ｓｉ）を１００％としてもよい。Ｈｆ／（Ｈｆ＋Ｓｉ）を１００％であるということは、上側高誘電率膜１６がハフニウム酸化物（ＨｆＯ）であることを意味する。
【００２０】
上側高誘電率膜１６の上に、キャップ膜１７を形成する。キャップ膜１７は、ゲート電極の実効仕事関数の制御を可能にする金属元素（以下、「実効仕事関数制御用金属元素」という。）を含む金属、または実効仕事関数制御用金属元素を含む金属の酸化物で形成される。実効仕事関数制御用金属元素として、Ｍｇ、Ａｌ、Ｔｉ、Ｓｒ、Ｙ、ランタノイド族金属が挙げられる。例えば、ｐＭＯＳＦＥＴを作製する場合には、キャップ膜１７に、Ａｌを含む金属またはアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。ｎＭＯＳＦＥＴを作製する場合には、キャップ膜１７に、Ｌａを含む金属またはランタン酸化物（Ｌａ２Ｏ３）を用いることができる。
【００２１】
キャップ膜１７は、例えばスパッタリングにより形成することができる。キャップ膜１７を金属で形成する場合には、ターゲットとして所望の金属を用い、スパッタリングガスとしてＡｒを用いる。キャップ膜１７を金属酸化物で形成する場合には、ターゲットとして所望の金属を用い、スパッタリングガスとして酸素等の酸化性ガスを用いる。
【００２２】
図１Ｄに示した工程において、加熱処理を行う。加熱処理の条件は、例えば下記の通りである。
・雰囲気  窒素ガス
・圧力  １．３×１０２Ｐａ〜１．３×１０３Ｐａ
・温度  ６００℃〜１０５０℃
・加熱時間  １秒〜３０秒
下側高誘電率膜１５、上側高誘電率膜１６、及びキャップ膜１７が加熱されることにより、キャップ膜中の実効仕事関数制御用金属元素、例えばＬａまたはＡｌが上側高誘電率膜１６及び下側高誘電率膜１５内に拡散する。拡散後もキャップ膜１７は残留する。なお、当初のキャップ膜１７が薄い場合には、加熱処理後にキャップ膜１７が消滅する場合もある。実効仕事関数制御用金属元素の還元を防止するために、加熱雰囲気に酸素を添加してもよい。
【００２３】
図１Ｅに示すように、キャップ膜１７の上に、金属ゲート電極膜２０を、例えばスパッタリングにより形成する。金属ゲート電極膜２０には、例えばＴｉＮ、ＴｉＡｌＮ、ＴａＣＮ、ＴａＡｌＮ等が用いられる。金属ゲート電極膜２０は、これらの金属からなる複数金属層を積層した構造にしてもよい。ＴｉＮ膜の堆積条件は、例えば下記の通りである。
・ガス  Ｎ２：Ａｒ＝５：９５
・パワー  １００Ｗ
・圧力  １Ｐａ
・ターゲット基板間距離  ５０ｍｍ
・堆積時間  ５０秒
・堆積膜厚  １０ｎｍ
金属ゲート電極膜２０の上に、ＣＶＤによりポリシリコン膜２１を形成する。
【００２４】
図１Ｆに示すように、界面層１３からポリシリコン膜２１までの積層構造をパターニングすることにより、ゲートパターン２２を形成する。ゲートパターン２２は、平面視において、活性領域と交差する平面形状を有する。
【００２５】
図１Ｇに示す構造に至るまでの工程について説明する。ゲートパターン２２をマスクとして、半導体基板１０の表層部に不純物を注入することにより、ソース及びドレインのエクステンション部２４を形成する。ゲートパターン２２の側面にサイドウォールスペーサ２５を形成する。ゲートパターン２２及びサイドウォールスペーサ２５をマスクとして、半導体基板１０の表層部に不純物を注入することにより、ソース及びドレインの深い領域２６を形成する。
【００２６】
ｐＭＯＳＦＥＴを作製する場合に、ソース及びドレインのエクステンション部２４及び深い領域２６に注入される不純物はｐ型不純物、例えばボロン（Ｂ）等である。ｎＭＯＳＦＥＴを作製する場合に、ソース及びドレインのエクステンション部２４及び深い領域２６に注入される不純物はｎ型不純物、例えばリン（Ｐ）または砒素（Ａｓ）等である。
【００２７】
ソース及びドレインの深い領域２６、及びゲートパターン２２の上面に露出しているポリシリコン膜２１の表面に、金属シリサイド膜２８を形成する。金属シリサイド膜２８には、例えばＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ等が用いられる。
【００２８】
次に、図２〜図４を参照して、上記実施例１による半導体素子の構造を採用することの効果について説明する。
【００２９】
図２Ａに、評価用試料の断面図を示す。評価用試料は、シリコン基板５０の表面に形成された酸化シリコン膜５１、及びその上に形成されたハフニウムシリケート膜５２を有する。ハフニウムシリケート膜５２の成膜条件を異ならせることにより、Ｈｆ／（Ｈｆ＋Ｓｉ）の異なる複数の試料を作製した。ハフニウムシリケート膜５２の厚さは２ｎｍとした。各試料のハフニウムシリケート膜について、陽電子消滅法による評価を行った。
【００３０】
図２Ｂに、陽電子消滅法による評価結果を示す。横軸は、試料のハフニウムシリケート膜５２のＨｆ／（Ｈｆ＋Ｓｉ）を単位「％」で表し、縦軸はＳパラメータを任意単位で表す。Ｈｆ／（Ｈｆ＋Ｓｉ）が２０％未満になると、Ｓパラメータが急激に増加することがわかる。Ｓパラメータの増加は、膜中の空孔の密度が高いことを意味する。
【００３１】
図３Ａに示すように、各試料のハフニウムシリケート膜５２を窒素プラズマに晒すことにより、窒化処理を行った。
【００３２】
図３Ｂに、窒化処理後の各試料のハフニウムシリケート膜５２中の窒素濃度の測定結果を示す。横軸は、試料のハフニウムシリケート膜５２のＨｆ／（Ｈｆ＋Ｓｉ）を単位「％」で表し、縦軸は、窒素濃度を任意単位で表す。Ｈｆ／（Ｈｆ＋Ｓｉ）が２０％未満になると、急激に窒素濃度が増加していることがわかる。これは、ハフニウムシリケート膜５２内の空孔密度が高いために、窒素を蓄積し易いためと考えられる。
【００３３】
これらの評価結果から、ハフニウムシリケート膜５２は、そのＨｆ／（Ｈｆ＋Ｓｉ）が小さくなると、不純物を含有し易くなることがわかる。特に、Ｈｆ／（Ｈｆ＋Ｓｉ）が２０％未満の範囲で、不純物を含有しやすくなる効果が顕著である。
【００３４】
図４Ａに、実施例１による半導体素子の実効仕事関数制御用金属元素の濃度分布の一例を示す。上側高誘電率膜１６の上面にキャップ膜１７が配置されているため、上側高誘電率膜１６内においては、深くなるに従って、濃度が低下する。実効仕事関数制御用金属元素が、下側高誘電率膜１５内に蓄積されやすいため、下側高誘電率膜１５内における濃度が、上側高誘電率膜１６の最も深い位置における濃度よりも高くなる。
【００３５】
実効仕事関数制御用金属元素が下側高誘電率膜１５内に蓄積されやすいため、それよりも深い領域への拡散が抑制される。このため、界面層１３及び半導体基板１０内においては、深くなるに従って濃度が急激に低下する。
【００３６】
比較のために、図４Ｂに、下側高誘電率膜１５を配置しない場合の、実効仕事関数制御用金属元素の濃度分布の一例を示す。下側高誘電率膜１５が配置されていないため、図４Ａに示したような濃度分布のピークは見られない。また、図４Ａに示した場合よりも、界面層１３及び半導体基板１０内へ多くの実効仕事関数制御用金属元素が拡散する。
【００３７】
上記実施例１では、図１Ｃに示した下側高誘電率膜１５のＨｆ／（Ｈｆ＋Ｓｉ）が、上側高誘電率膜１６のＨｆ／（Ｈｆ＋Ｓｉ）よりも小さい。このため、図１Ｄに示した加熱処理工程において、キャップ膜１７から拡散した実効仕事関数制御用金属元素が、上側高誘電率膜１６よりも下側高誘電率膜１５に蓄積されやすい。すなわち、酸化シリコン等からなる界面層１３と、高誘電率膜１５、１６との界面に、実効仕事関数制御用金属元素が優先的に分布する。
【００３８】
下側高誘電率膜１５内に実効仕事関数制御用金属元素を蓄積する顕著な効果を得るために、下側高誘電率膜１５のＨｆ／（Ｈｆ＋Ｓｉ）を２０％未満にすることが好ましい。また、Ｈｆ／（Ｈｆ＋Ｓｉ）を小さくし過ぎると誘電率が低下してしまい、ｈｉｇｈ−ｋ材料を用いる十分な効果が期待できなくなる。Ｈｉｇｈ−ｋ材料を用いる十分な効果を得るために、下側高誘電率膜１５のＨｆ／（Ｈｆ＋Ｓｉ）を１０％以上にすることが好ましい。
【００３９】
ＬａやＡｌ等を、高誘電率膜と酸化シリコン膜との界面に分布させることにより、ゲート電極の実効仕事関数を制御しやすくなることが知られている。実施例１では、実効仕事関数制御用金属元素を、高誘電率膜１５、１６と界面層１３との界面に優先的に分布させることができる。このため、ゲート電極の実効仕事関数をより制御し易くなる。
【００４０】
また、実効仕事関数制御用金属元素が、下側高誘電率膜１５に蓄積されるため、界面層１３まで拡散し難い。このため、実効仕事関数制御用金属元素の拡散に起因するチャネル移動度の低下を抑制することができる。さらに、半導体素子の信頼性の低下を抑制することができる。
【００４１】
下側高誘電率膜１５の誘電率は、上側高誘電率膜１６の誘電率よりも低い。ゲート絶縁膜の等価酸化シリコン膜厚（ＥＯＴ）を薄くするためには、下側高誘電率膜１５を相対的に薄くし、上側高誘電率膜１６を相対的に厚くすることが好ましい。また、下側高誘電率膜１５を薄くし過ぎると、表面全面を覆うことが困難になる。これらの観点から、下側高誘電率膜１５の厚さを０．３ｎｍ〜０．５ｎｍとすることが好ましい。
【００４２】
上記実施例１では、実効仕事関数制御用金属元素を拡散させるための加熱処理を、キャップ膜１７の成膜直後に行ったが、金属ゲート電極膜２０を形成した後に加熱処理を行ってもよい。ただし、エクステンション部２４に注入した不純物の再拡散を防止するために、エクステンション部２４形成用の不純物を注入する前に加熱処理を行うことが好ましい。
【実施例２】
【００４３】
図５Ａ〜図５Ｃを参照して、実施例２による半導体素子の製造方法について説明する。
【００４４】
図５Ａに示した界面層１３の形成までは、実施例１における図１Ａから図１Ｂまでの工程と共通である。
【００４５】
界面層１３の上に、下側高誘電率膜１５Ａを形成する。下側高誘電率膜１５Ａの形成方法は、図１Ｄに示した上側高誘電率膜１６の形成方法と同一である。下側高誘電率膜１５ＡのＨｆ／（Ｈｆ＋Ｓｉ）は、５０％以上１００％以下である。Ｈｆ／（Ｈｆ＋Ｓｉ）が１００％ということは、下側高誘電率膜１５ＡがＳｉを含まず、ハフニウム酸化物であることを意味する。下側高誘電率膜１５Ａのハフニウムシリケートまたはハフニウム酸化物の酸素組成比は、化学量論的組成比とほぼ等しい。
【００４６】
図５Ｂに示すように、下側高誘電率膜１５Ａを酸素プラズマに晒すことにより、下側高誘電率膜１５Ａ内に酸素を導入する。これにより、下側高誘電率膜１５Ａのハフニウムシリケートまたはハフニウム酸化物が酸素過剰な状態になる。  
【００４７】
図５Ｃに示すように、酸素過剰になった下側高誘電率膜１５Ａの上に、上側高誘電率膜１６及びキャップ膜１７を順番に形成する。これらの膜の形成方法は、実施例１における図１Ｃに示した上側高誘電率膜１６及びキャップ膜１７の形成方法と同じである。その後の工程は、実施例１における図１Ｄ〜図１Ｇに示した工程と共通である。
【００４８】
実施例２では、下側高誘電率膜１５Ａが酸素過剰な状態にされている。実効仕事関数制御用金属元素は、酸素と結合しやすいため、酸素過剰な下側高誘電率膜１５Ａ内に蓄積されやすい。このため、実施例１の場合と同様に、実効仕事関数制御用金属元素を、高誘電率膜１５Ａ、１６と界面層１３との界面に優先的に分布させることができる。また、実効仕事関数制御用金属元素の拡散に起因するチャネル移動度の低下を抑制し、かつ半導体素子の信頼性の低下を抑制することができる。
【００４９】
下側高誘電率膜１５Ａの組成をＨｆｘＳｉ１−ｘＯｙとし、上側高誘電率膜１６の組成をＨｆｕＳｉ１−ｕＯｖとしたとき、０＜ｘ≦１かつ０＜ｕ≦１である。さらに、下側高誘電率膜１５Ａの酸素の組成比が化学量論的組成比よりも大きい。すなわち、ｙ＞２である。また、上側高誘電率膜１６における酸素の組成比は、化学量論的組成比に等しい。すなわち、ｖ＝２である。
【００５０】
下側高誘電率膜１５Ａ内に、実効仕事関数制御用金属元素を蓄積する十分な効果を得るために、２．１≦ｙとすることが好ましい。また、下側高誘電率膜１５Ａの膜質を維持するという条件で、酸素過剰の上限は十数％である。この観点から、ｙ≦２．３とすることが好ましい。
【００５１】
また、下側高誘電率膜１５Ａの厚さは、実施例１の場合と同様に、０．３ｎｍ〜０．５ｎｍとすることが好ましい。
【００５２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５３】
以上の実施例１〜実施例２を含む実施形態に関し、更に以下の付記を開示する。
【００５４】
（付記１）
半導体基板と、
前記半導体基板の一部の領域上に形成され、ＳｉとＯとを含む絶縁層と、
前記絶縁層の上に配置され、ハフニウムシリケートを含む下側高誘電率膜と、
前記下側高誘電率膜の上に配置され、ハフニウム酸化物、またはＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が、前記下側高誘電率膜のそれよりも大きいハフニウムシリケートを含む上側高誘電率膜と、
前記上側高誘電率膜の上に形成されたゲート電極と、
前記ゲート電極の両側に配置されたソース及びドレインと
を有する半導体素子。
【００５５】
（付記２）
前記下側高誘電率膜の、ＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が２０％未満である付記１に記載の半導体素子。
【００５６】
（付記３）
前記下側高誘電率膜の、ＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が１０％以上である付記２に記載の半導体素子。
【００５７】
（付記４）
前記上側高誘電率膜の、ＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が５０％以上である付記１乃至３のいずれか１項に記載の半導体素子。  
【００５８】
（付記５）
半導体基板と、
前記半導体基板の一部の領域上に形成され、ＳｉとＯとを含む絶縁層と、
前記絶縁層の上に配置され、ＨｆｘＳｉ１−ｘＯｙ（０＜ｘ≦１、ｙ＞２）で形成された下側高誘電率膜と、
前記下側高誘電率膜の上に配置され、ＨｆｕＳｉ１−ｕＯｖ（０＜ｕ≦１、ｖ＝２）で形成された上側高誘電率膜と、
前記上側高誘電率膜の上に形成されたゲート電極と、
前記ゲート電極の両側に配置されたソース及びドレインと
を有する半導体素子。
【００５９】
（付記６）
前記下側高誘電率膜において、２．１≦ｙ≦２．３である付記５に記載の半導体素子。
【００６０】
（付記７）
前記前記下側高誘電率膜及び前記上側高誘電率膜が、Ｍｇ、Ａｌ、Ｔｉ、Ｓｒ、Ｙ、またはランタノイド金属を含む付記１乃至５のいずれか１項に記載の半導体素子。
【００６１】
（付記８）
前記下側高誘電率膜の厚さが０．３ｎｍ〜０．５ｎｍの範囲内である付記１乃至７のいずれか１項に記載の半導体素子。
【００６２】
（付記９）
前記上側高誘電率膜と前記ゲート電極との間に、さらに、Ｍｇ、Ａｌ、Ｔｉ、Ｓｒ、Ｙ、またはランタノイド金属を含有する金属、またはＭｇ、Ａｌ、Ｔｉ、Ｓｒ、Ｙ、またはランタノイド金属を含有する金属の酸化物からなるキャップ膜を有する付記１乃至８のいずれか１項に記載の半導体素子。
【００６３】
（付記１０）
半導体基板の上に、ＳｉとＯとを含む絶縁層を形成する工程と、
前記絶縁層の上に、ハフニウムシリケートを含む下側高誘電率膜を形成する工程と、
前記下側高誘電率膜の上に、ハフニウム酸化物、またはＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が、前記下側高誘電率膜のそれよりも大きいハフニウムシリケートを含む上側高誘電率膜を形成する工程と、
前記上側高誘電率膜の上に、Ｈｆとは異なる第１の金属元素を含有する金属、または該第１の金属元素を含有する金属の酸化物を含むキャップ膜を形成する工程と、
前記下側高誘電率膜、上側高誘電率膜、及びキャップ膜を加熱する工程と、
前記界面層、下側高誘電率膜、及び前記上側高誘電率膜をゲート絶縁膜として、該ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の両側に不純物を注入して、ソース及びドレインを形成する工程と
を有する半導体素子の製造方法。
【００６４】
（付記１１）
前記下側高誘電率膜の、ＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が２０％未満になる条件で前記下側高誘電率膜の形成する付記１０に記載の半導体素子の製造方法。
【００６５】
（付記１２）
前記上側高誘電率膜の、ＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比が５０％以上になる条件で、前記上側高誘電率膜を形成する付記１０または１１に記載の半導体素子の製造方法。
【００６６】
（付記１３）
半導体基板の上に、ＳｉとＯとを含む絶縁層を形成する工程と、
前記絶縁層の上に、ハフニウム酸化物またはハフニウムシリケートを含む下側高誘電率膜を形成する工程と、
前記下側高誘電率膜に酸素を添加し、酸素の組成比を化学量論的組成比よりも高くする工程と、
前記下側高誘電率膜に酸素を添加した後、該下側高誘電率膜の上に、ハフニウム酸化物またはハフニウムシリケートを含む上側高誘電率膜を形成する工程と、
前記上側高誘電率膜の上に、Ｈｆとは異なる第１の金属元素を含有する金属、または該第１の金属元素を含有する金属の酸化物を含むキャップ膜を形成する工程と、
前記下側高誘電率膜、上側高誘電率膜、及びキャップ膜を加熱する工程と、
前記絶縁層、下側高誘電率膜、及び前記上側高誘電率膜をゲート絶縁膜として、該ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の両側に不純物を注入して、ソース及びドレインを形成する工程と
を有する半導体素子の製造方法。
【００６７】
（付記１４）
前記下側高誘電率膜に酸素を添加する工程において、前記下側高誘電率膜を酸素プラズマに晒すことにより、該下側高誘電率膜の組成がＨｆｘＳｉ１−ｘＯｙ（０＜ｘ≦１、２．１≦ｙ≦２．３）になる条件で該下側高誘電率膜に酸素を添加する付記１３に記載の半導体素子の製造方法。
【００６８】
（付記１５）
前記第１の金属元素が、Ｍｇ、Ａｌ、Ｔｉ、Ｓｒ、Ｙ、またはランタノイド金属である付記１０乃至１４のいずれか１項に記載の半導体素子の製造方法。
【００６９】
（付記１６）
前記下側高誘電率膜の厚さが０．３ｎｍ〜０．５ｎｍの範囲内になる条件で前記下側高誘電率膜を形成する付記１０乃至１５のいずれか１項に記載の半導体素子の製造方法。
【符号の説明】
【００７０】
１０  半導体基板
１１  素子分離絶縁膜
１２  チャネル不純物拡散領域
１３  界面層
１５、１５Ａ  下側高誘電率膜
１６  上側高誘電率膜
１７  キャップ膜
２０  金属ゲート電極膜
２１  ポリシリコン膜
２２  ゲートパターン
２４  エクステンション部
２５  サイドウォールスペーサ
２６  ソース及びドレインの深い領域
２８  金属シリサイド膜
５０  半導体基板
５１  酸化シリコン膜
５２  ハフニウムシリケート膜
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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【図５】
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