(57)【要約】      （修正有）【課題】列並列型ＡＤ方式のＣＭＯＳイメージセンサにおいて、データ出力部への転送線上の配線遅延による影響を低減し、データ出力部におけるデータの取り込みを的確かつ高精度に行う。【解決手段】各転送線１２−０〜１２−ｍを転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部１４−０〜１４−ｍと、選択信号に応答してデータを対応する転送線に転送するデータ送信部ＴＲＭと、選択信号を対応するデータ送信部ＴＲＭに出力する選択部１５と、データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号ＲＥＧを生成しデータ出力部１４−０〜１４−ｍに出力する制御部１６と、を有し、制御部１６は、駆動の能力を調整するための制御信号を、データ出力部を基準に転送線におけるデータ転送距離の長短に応じて生成する。【選択図】図１
2010166449.tif 000002
【特許請求の範囲】
【請求項１】
データを転送する複数の転送線と、
上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、
選択信号に応答してデータを対応する上記転送線に転送する、並列に配置された複数のデータ送信部と、
上記選択信号を生成し、当該選択信号を対応する上記データ送信部に出力する選択制御部と、
上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、
上記転送線は、
上記データ送信部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
上記制御部は、
上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成する
データ転送回路。
【請求項２】
上記制御部は、
上記データ出力部を基準に上記転送線におけるデータ転送距離が長いほど上記駆動能力を上げるように上記制御信号を生成する
請求項１記載のデータ転送回路。
【請求項３】
上記各データ出力部は、
上記転送線を転送された入力データを増幅する増幅部と、
上記増幅部で増幅されたデータを上記転送線に帰還させるための帰還部と、を有し、
上記帰還部は、
上記制御信号に応じた帰還量で上記増幅されたデータを上記転送線に帰還させる
請求項１または２記載のデータ転送回路。
【請求項４】
上記各データ出力部は、
上記制御信号に応じて調整可能な基準電流によってしきい値電圧を生成するしきい値電圧生成部と、
上記転送線を転送された入力データと上記しきい値電圧との比較により当該入力データを増幅する増幅部と、
上記増幅部で増幅されたデータを上記転送線に帰還させるための帰還部と、を有し、
上記しきい値電圧生成部は、
上記制御信号に応じた基準電流量で上記しきい値電圧を生成し、
上記帰還部は、
上記制御信号に応じた帰還量で上記増幅されたデータを上記転送線に帰還させる
請求項１または２記載のデータ転送回路。
【請求項５】
上記しきい値電圧生成部は、
電流量が異なる複数の電流源を有し、上記制御信号により一または複数の電流源を選択可能であり、
上記帰還部は、
駆動能力の異なる複数のトランジスタを有し、上記制御信号により帰還にかかわるトランジスタを一または複数選択可能である
請求項４記載のデータ転送回路。
【請求項６】
上記制御部は、
上記転送線の配線長に応じて帰還量を調整する分割数を決め、上記保持部のデータの上記転送線への読み出し位置に応じてステップが変化して帰還量を制御する信号として上記制御信号を生成する
請求項５記載のデータ転送回路。
【請求項７】
光電変換を行う複数の画素が行列状に配列された画素部と、
データを転送する複数の転送線と、
上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、
上記画素部から読み出したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
上記選択信号を生成し、当該選択信号を対応する上記保持部に出力する走査部と、
上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、
上記転送線は、
上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
上記制御部は、
上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成する
固体撮像素子。
【請求項８】
上記制御部は、
上記データ出力部を基準に上記転送線におけるデータ転送距離が長いほど上記駆動能力を上げるように上記制御信号を生成する
請求項７記載の固体撮像素子。
【請求項９】
上記各データ出力部は、
上記転送線を転送された入力データを増幅する増幅部と、
上記増幅部で増幅されたデータを上記転送線に帰還させるための帰還部と、を有し、
上記帰還部は、
上記制御信号に応じた帰還量で上記増幅されたデータを上記転送線に帰還させる
請求項７または８記載の固体撮像素子。
【請求項１０】
上記各データ出力部は、
上記制御信号に応じて調整可能な基準電流によってしきい値電圧を生成するしきい値電圧生成部と、
上記転送線を転送された入力データと上記しきい値電圧との比較により当該入力データを増幅する増幅部と、
上記増幅部で増幅されたデータを上記転送線に帰還させるための帰還部と、を有し、
上記しきい値電圧生成部は、
上記制御信号に応じた基準電流量で上記しきい値電圧を生成し、
上記帰還部は、
上記制御信号に応じた帰還量で上記増幅されたデータを上記転送線に帰還させる
請求項７または８記載の固体撮像素子。
【請求項１１】
上記しきい値電圧生成部は、
電流量が異なる複数の電流源を有し、上記制御信号により一または複数の電流源を選択可能であり、
上記帰還部は、
駆動能力の異なる複数のトランジスタを有し、上記制御信号により帰還にかかわるトランジスタを一または複数選択可能である
請求項１０記載の固体撮像素子。
【請求項１２】
上記制御部は、
上記転送線の配線長に応じて帰還量を調整する分割数を決め、上記保持部のデータの上記転送線への読み出し位置に応じてステップが変化して帰還量を制御する信号として上記制御信号を生成する
請求項１１記載の固体撮像素子。
【請求項１３】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
データを転送する複数の転送線と、
上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、
上記画素部から読み出したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
上記選択信号を生成し、当該選択信号を対応する上記保持部に出力する走査部と、
上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、
上記転送線は、
上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
上記制御部は、
上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、転送データを選択可能な複数のデータをバス上に有し、バス端で転送されたデータを受信する機能を有するデータ転送回路、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
バス上に転送データを選択可能な複数のデータをバス上に有し、転送されたデータをバス端に配置されたセンスアンプ回路で読み出すデータバス系が、メモリ等のデータ転送回路として用いられている。
【０００３】
一般的に、この種のデータ転送回路では、センスアンプ回路を基準にして近い位置のデータを読み出す場合と遠い位置のデータを読み出す場合が存在し、データを転送する距離が選択されるデータによって異なっている。
【０００４】
また、この種のデータ転送回路は、固体撮像素子（イメージセンサ）としてのＣＭＯＳイメージセンサ等に適用されている。
【０００５】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００６】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００７】
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００８】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【０００９】
このように固体撮像素子（ＣＭＯＳイメージセンサ）では、列並列読み出し方式が採用される場合がある。
このため、ＣＭＯＳイメージセンサにおいては、行方向の走査（垂直走査）は非常に低速だが、列方向の走査（水平走査）は、１Ｈ（水平走査）時間内に１行分のデータをすべて読みきらなければならないため、非常に高速となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−３２３３３１号公報
【非特許文献】
【００１１】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、上述したように、転送されたデータをバス端のセンスアンプ回路で読み出すデータ転送では、センスアンプ回路を基準にして近い位置のデータを読み出す場合と遠い位置のデータを読み出す場合が存在し、データを転送する距離が選択されるデータによって異なっている。
このため、センスアンプ回路の配置位置に近い位置のデータを読み出す場合と遠い位置のデータを読み出す場合とでは信号が配線を伝播する距離が異なるため、配線の寄生抵抗および容量の影響の差で転送速度（転送遅延）が大きく異なってしまうという問題がある。
また、センスアンプ回路の構成は固定されるため、近い位置のデータと遠い位置のデータの両方を読み出せるよう設計する必要があり、データ転送線上に伝搬させるデータ数や、データ転送速度には限度があった。
【００１３】
たとえば、列並列型ＡＤ方式のＣＭＯＳイメージセンサでは、ＡＤ変換されたフル振幅のデータは、微小差動信号に変換してデータ転送線バスを伝送させ、センスアンプ回路によって再びフル振幅の信号に復元する。
この際、センスアンプ回路に近いカラムのデータと遠いカラムのデータが存在し、伝送距離がカラム位置によって異なる。
上述したように、センスアンプ回路の構成は基本的に固定されているので、読み出し遅延は伝送距離に応じて範囲が広い。そのため、センスアンプ回路の後段でデータを取り込むフリップフロップのラッチタイミングの保証が難しいという問題もあった。
【００１４】
近年、イメージセンサは多画素、高速化だけでなく、１眼レフカメラ市場の拡大にともない、イメージセンサの大型化もかなり進んでおり、この配線遅延による影響は、イメージセンサの列（水平）走査高速化の妨げとなっている。
【００１５】
本発明は、データ出力部への転送線上の配線遅延による影響を低減でき、データ出力部におけるデータの取り込みを的確かつ高精度に行うことが可能で、ひいては走査の高速化を図ることが可能なデータ転送回路、固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の観点のデータ転送回路は、データを転送する複数の転送線と、上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、選択信号に応答してデータを対応する上記転送線に転送する、並列に配置された複数のデータ送信部と、上記選択信号を生成し、当該選択信号を対応する上記データ送信部に出力する選択制御部と、上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、上記転送線は、上記データ送信部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記制御部は、上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成する。
【００１７】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、データを転送する複数の転送線と、上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、上記画素部から読み出したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記選択信号を生成し、当該選択信号を対応する上記保持部に出力する走査部と、上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記制御部は、上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成する。
【００１８】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、データを転送する複数の転送線と、上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、上記画素部から読み出したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記選択信号を生成し、当該選択信号を対応する上記保持部に出力する走査部と、上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記制御部は、上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成する。
【００１９】
本発明によれば、走査部において、選択信号が生成され、対応する保持部に出力される。これにより、保持部から対応する転送線にデータが出力され、データ出力部に転送される。
データ出力部においては、転送線を転送されたデータが、制御部による制御信号に応じた駆動能力をもって検出され、出力される。
【発明の効果】
【００２０】
本発明によれば、データ出力部への転送線上の配線遅延による影響を低減できる。
よって、データ出力部におけるデータの取り込みを的確かつ高精度に行うことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係るデータ転送回路の構成例を示す図である。
【図２】第１の実施形態に係るデータ転送回路が差動伝送方式に適用できることを説明するための図である。
【図３】本発明の一実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図４】図３の固体撮像素子のデータ保持およびデータ転送系のより具体的な構成例を示す図である。
【図５】データ転送距離の長短の情報から、駆動能力を調整可能な機能を含むセンスアンプ回路（ＳＡ）を有するデータ転送系の全体構成の一例を示す図である。
【図６】本実施形態に係るカウンタラッチ回路内のドライブトランジスタＴｒの具体例を示す回路図である。
【図７】図６の回路を適用した本実施形態に係るデータ転送系のより具体的な構成例を示す回路図である。
【図８】データ転送距離の長短の情報から、駆動能力を調整可能な機能を含むセンスアンプ回路（ＳＡ）を有する差動伝送方式を採用したデータ転送系の全体構成の一例を示す図である。
【図９】本実施形態に係る差動伝送方式を採用したデータ転送系のより具体的な構成例を示す回路図である。
【図１０】本実施形態に係るデータ転送距離の長短の情報から、駆動能力を調整可能なセンスアンプ回路の構成例を示す回路図である。
【図１１】データ転送距離の長短に応じて帰還トランジスタの実効的なゲート幅と基準電流ＩＳＡの電流量が可変な回路の具体的な構成例を示す図である。
【図１２】図３の固体撮像素子の動作を説明するためのタイミングチャートである。
【図１３】本実施形態に係る回路と通常回路の伝送波形と遅延状態のシミュレーションの結果を比較して示す図である。
【図１４】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（データ転送回路の基本構成例）
２．第２の実施形態（データ転送回路の列並列ＡＤＣ搭載固体撮像素子への適用例）
３．第３の実施形態（カメラシステムの構成例）
【００２３】
＜１．第１の実施形態＞
図１は、本発明の第１の実施形態に係るデータ転送回路の構成例を示す図である。
【００２４】
本データ転送回路１０は、送信部アレイ１１、複数のデータ転送線１２−０〜１２−ｍ、複数の選択線１３−０〜１３−ｎ、複数のセンスアンプ回路（ＳＡ）１４−０〜１４−ｍ、選択線制御回路１５、およびセンスアンプ（ＳＡ）制御回路１６を有する。
なお、センスアンプ回路１４−０〜１４−ｍがデータ出力部を形成し、選択線制御回路１５が選択制御部を形成し、センスアンプ制御回路１６が制御部を形成する。
【００２５】
送信部アレイ１１は、複数のデータ送信部ＴＲＭが（ｍ＋１）×（ｎ＋１）のマトリクス状に配列されている。
送信部アレイ１１は、データ送信部ＴＲＭのマトリクス配列の各行に対応してデータ転送線１２−０〜１２−ｍが配線され、マトリクス配列の各列に対応してデータ転送線１２−０〜１２−ｍに直交するように選択線１３−０〜１３−ｎが配線されている。
同一行に配列されたデータ送信部ＴＲＭは対応する行に配線されたデータ転送線１２−０〜１２−ｍに共通に接続され、同一列に配列されたデータ送信部ＴＲＭは対応する列に配線された選択線１３−０〜１３−ｎに接続されている。
【００２６】
各データ転送線１２−０〜１２−ｍの一端部は、データ出力部としての対応するセンスアンプ回路１４−０〜１４−ｍの入力部に接続されている。
各データ転送線１２−０〜１２−ｍは、データ送信部ＴＲＭの並列配置方向に配線され、この方向に配置された対応するセンスアンプ回路１４−０〜１４−ｍの入力部に接続されている。
また、選択線１３−０〜１３−ｎの一端部は、選択線制御回路１５に接続されている。
【００２７】
各データ送信部ＴＲＭは、選択信号に応答してデータを対応するデータ転送線１２−０〜１２−ｍに転送する。
選択線制御回路１５は、選択信号ＳＥＬ０〜ＳＥＬｎを生成し、対応する選択線１３−０〜１３−ｎに出力する。
【００２８】
センスアンプ回路１４−０〜１４−ｍは、上述したように、それぞれの入力部が各データ転送線１２−０〜１２−ｍの一端部に接続されている。
センスアンプ回路１４−０〜１４−ｍは、データ転送線１２−０〜１２−ｍを転送されたデータをセンスアンプ制御回路１６による制御信号ＲＥＧに応じた駆動能力をもって検出し出力する機能を有する。
【００２９】
センスアンプ制御回路１６は、センスアンプ回路１４−０〜１４−ｍの駆動能力を制御してデータ転送遅延を調整するための制御信号ＲＥＧを生成し、各センスアンプ回路１４−０〜１４−ｍに出力する。
センスアンプ制御回路１６は、駆動の能力を調整するための制御信号ＲＥＧを、センスアンプ回路１４−０〜１４−ｍの配置位置を基準にデータ転送線１２−０〜１２−ｍにおけるデータ転送距離の長短に応じて生成する機能を有する。
この場合、センスアンプ制御回路１６は、たとえばセンスアンプ回路１４−０〜１４−ｍの配置位置を基準にデータ転送線１２−０〜１２−ｍにおけるデータ転送距離が長いほど駆動能力を上げるように制御信号ＲＥＧを生成する。
センスアンプ制御回路１６は、データ転送距離の長短の情報を、たとえば選択線制御回路１５から取得する。
【００３０】
各センスアンプ回路１４−０〜１４−ｍは、制御信号ＲＥＧに応じて駆動能力が調整可能であるが、その具体的な構成例については後で詳述する。
基本的に、各センスアンプ回路１４−０〜１４−ｍは、データ転送線１２−０〜１２−ｍを転送された入力データを増幅する増幅部と、記増幅部で増幅されたデータをデータ転送線１２−０〜１２−ｍに帰還させるための帰還部と、を有する。
この帰還部は、制御信号ＲＥＧに応じた帰還量で増幅されたデータをデータ転送線１２−０〜１２−ｍに帰還させる機能を有する。
【００３１】
以上の構成を有するデータ転送回路１０は、データ転送線１２−０〜１２−ｍにおけるデータ転送距離の長短の情報から、駆動能力を調整可能なセンスアンプ回路（ＳＡ）１４−０〜１４−ｍを有するデータバス系として形成される。
複数のデータ送信部ＴＲＭがデータ転送線１２−０〜１２−ｍに接続されており、どのデータを転送するかは各データ送信部ＴＲＭが接続された選択線１３−０〜１３−ｎの選択信号ＳＥＬ０〜ＳＥＬｎによって制御される。
データ転送線１２−０〜１２−ｍ上を転送されてきたデータはセンスアンプ回路１４−０〜１４−ｍによって読み出される。
センスアンプ回路１４−０〜１４−ｍは、センスアンプ制御回路１６による制御信号ＲＥＧによってデータ転送距離の長短に応じて駆動能力を制御される。
センスアンプ制御回路１６は、データ転送距離の長短の情報を、たとえば選択線制御回路１５から取得する。
【００３２】
ただし、あらかじめデータバスの構成や選択線の制御順がわかっている場合、転送距離の長短の情報を直接センスアンプ制御回路１６に内蔵させればよく、必ずしも選択線制御回路１５から情報を取得する必要はない。
また、データ転送線１２−０〜１２−ｍの並列度、各データ転送線１２−０〜１２−ｍに接続されるデータ送信部ＴＲＭの数は任意である。
【００３３】
なお、図１においては、データ転送線１２−０〜１２−ｍは単線であるが、たとえば、図２に示すように１つのデータに対し、２線のデータバスを用いる差動伝送方式でも構わない。
図２の例では、データ転送回路１０Ａの一部のみを示している。
図２においては、センスアンプ回路１４ｉ（０≦ｉ≦ｍ）に２つのデータ転送線１２−ｉＰ，１２−ｉＭの一端部が接続されている。
そして、各データ送信部ＴＲＭは、選択線１３−０〜１３−ｎの選択信号ＳＥＬ０〜ＳＥＬｎに応答して、差動データをデータ転送線１２−ｉＰ，１２−ｉＭに転送する。
【００３４】
以上のように、本実施形態によれば、データ転送回路１０において、センスアンプ回路１４−０〜１４−ｍは、それぞれの入力部が各データ転送線１２−０〜１２−ｍの一端部に接続されている。
センスアンプ回路１４−０〜１４−ｍは、データ転送線１２−０〜１２−ｍを転送されたデータをセンスアンプ制御回路１６による制御信号ＲＥＧに応じた駆動能力をもって検出し出力する機能を有する。
センスアンプ制御回路１６は、センスアンプ回路１４−０〜１４−ｍの駆動の能力を調整するための制御信号ＲＥＧを、センスアンプ回路１４−０〜１４−ｍの配置位置を基準にデータ転送線１２−０〜１２−ｍにおけるデータ転送距離の長短に応じて生成する。
したがって、本第１の実施形態によれば、以下の効果を得ることができる。
【００３５】
すなわち、遠端からのデータ転送の高速化が可能で、長配線にも対応可能になる。これはフルサイズやＡＰＳサイズの大型のＣＭＯＳイメージセンサのようにＨサイズが長いデータ転送に有利に働く。
すなわち、撮像部のデータの水平転送時において、高速化の妨げとなっていたデータのスキュー成分のうち、データの転送距離に起因した位置依存成分を除去することができ、イメージセンサの更なる高速化、あるいは大型化に貢献することができる。
近端と遠端からのデータ転送遅延を合わせ込むことが可能で、センスアンプ回路の後段でデータを取り込むフリップフロップでタイミングマージン設計が容易になり、設計期間、工数の削減をも実現することができる。
配線にリピータを挟まずに高速化が可能で、イメージセンサはカラム幅が狭く均一で、配線の途中に挿入されるリピータ回路はイレギュラーであるため、イメージセンサでは有利に働く。
近端からのデータ転送遅延を遅くすることで、消費電力を削減できる。
【００３６】
次に、このような構成および効果を有するデータ転送回路を列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）に適用した具体的な構成例について、第２の実施形態として詳細に説明する。
【００３７】
＜２．第２の実施形態＞
［列並列ＡＤＣ搭載固体撮像素子の全体構成例］
図３は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の固体撮像素子のデータ保持およびデータ転送系のより具体的な構成例を示す図である。
図５は、データ転送距離の長短の情報から、駆動能力を調整可能な機能を含むセンスアンプ回路（ＳＡ）を有するデータ転送系の全体構成の一例を示す図である。
なお、図５のデータ転送系は、基本的に図１のデータ転送回路１０と等価な構成を有している。
【００３８】
本固体撮像素子１００は、画素部としての画素アレイ部１１０、行走査回路１２０、走査部としての列走査回路１３０、タイミング制御回路１４０、ＡＤＣ群１５０、およびデジタルアナログコンバータ（ＤＡＣ：Digital Analog Converter）１６０を有する。
固体撮像素子１００は、さらに複数のセンスアンプ（ＳＡ）回路１７１を含むデータ出力回路（データ出力部）１７０、および制御部としてのセンスアンプ（ＳＡ）制御回路１８０を有する。
なお、列走査回路１３０により選択制御部が形成される。この列走査回路１３０は、図１のデータ転送回路１０の選択線制御回路１５と同様の機能を併せ持つ。
【００３９】
本固体撮像素子１００は、第１の実施形態のデータ転送回路１０と同様の機能を含み、センスアンプ回路１７１を基準にデータ転送距離の長短に応じてセンスアンプ回路の駆動能力を調整することでデータ転送速度（遅延）を調整（補償）する機能を有する。
本実施形態では、データ転送距離の長短の情報から、センスアンプ回路１７１の駆動能力を調整可能に構成される。
【００４０】
画素アレイ部１１０は、光電変換素子であるフォトダイオードと画素内アンプとを含む単位画素１１１がＭ行Ｎ列のマトリクス状（行列状）に配置されて形成される。
また、固体撮像素子１００においては、画素アレイ部１１０の信号を順次読み出すための制御系が配置される。
すなわち、固体撮像素子１００は、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する行走査回路１２０、列アドレスや列走査を制御する列走査回路１３０が配置される。
【００４１】
ＡＤＣ群１５０は、画素配列の各列に対応して配置された（ｎ＋１）個の比較器（ＲＥＦ）１５１と、各比較器１５１の出力に接続された非同期アップダウンカウンタ（以下、カウンタラッチという）とを含む複数のＡＤＣ１５０Ａを有する。
比較器１５１は、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線Ｈ０、Ｈ１…毎に単位画素１１１から列線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較する。
カウンタラッチ１５２は、比較器１５１の出力を受けてアップダウンカウントを行う。
この比較器１５１およびカウンタラッチ１５２を含むＡＤＣ１５０Ａが画素配列の各列に対応して各列線Ｖ０、Ｖ１…毎に配置され、列並列ＡＤＣブロック１５３が構成される。
各カウンタラッチ１５２の出力は、データ転送線１５４に接続されている。このデータ転送線１５４には、データ出力回路１７０のセンスアンプ回路１７１の入力が接続されている。
【００４２】
保持部としての機能を有するカウンタラッチ１５２は、たとえば初期時にはダウンカウント状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、ダウンカウント動作を停止し、カウント値を保持する。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔＶを読み出している。
カウンタラッチ１５２は、その後、アップカウント状態にし、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値を保持する。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３０により走査され、デジタル信号として、データ転送線１５４を経てセンスアンプ回路１７１に転送される。
【００４３】
列走査回路１３０は、たとえばスタートパルスＳＴＲおよびマスタクロックＭＣＫが供給されることで活性化される。
列走査回路１３０は、マスタクロックＭＣＫに応じた（ＭＣＫを基準とする）駆動クロックＣＬＫに同期して対応する選択線ＬＳＥＬを駆動して、カウンタラッチ１５２のラッチデータのデータ転送線１５４に読み出させる。
【００４４】
［データ転送系の第１の構成例］
ここで、図３のＡＤＣ搭載固体撮像素子のデータ転送系のより具体的な構成例について図４、図５等に関連付けて説明する。
【００４５】
カウンタラッチ１５２−０〜１５２−ｎは、たとえば図４に示すように、カウンタＣＮＴ／ラッチＬＴＣ／ドライブトランジスタＤＲＶＴｒが、１ビット分（１０bit、１２bit等）並んで構成される。そして、ＡＤＣ１５０Ａとして（ｎ＋１）列並んで配置される。
データ転送時は、カウンタラッチ１５２−０〜１５２−ｎは、列走査回路１３０によって、選択線ＬＳＥＬ０〜ＬＳＥＬｎを通して供給される選択信号ＳＥＬ０〜ＳＥＬｎにより特定の列が順次選択される。
列走査回路１３０は、スタートパルスにより、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。
選択された列のドライブトランジスタＤＲＶＴｒによる情報（１or０）は、データ転送線１５４−０〜１５４−ｍに読み出され、データ出力回路１７０のセンスアンプ回路１７１−０〜１７１−ｍによって検出され、出力データ処理回路２００に出力される。
【００４６】
図６は、本実施形態に係るカウンタラッチ内のドライブトランジスタの具体例を示す回路図である。
ドライブトランジスタＤＲＶＴｒは、図６に示すように、所定電位（たとえば接地電位）とデータ転送線１５４との間に直列に接続された２つのＭＯＳトランジスタにより形成されている。
すなわち、図６のドライブトランジスタＤＲＶＴｒは、接地電位ＧＮＤとデータ転送線１５４との間に直列に接続されたｎチャネルＭＯＳ（ＮＭＯＳ）からなるセレクトトランジスタＮＴ１と、ＮＭＯＳからなるデータトランジスタＮＴ２により形成されている。
そして、セレクトトランジスタＮＴ１のゲートが列走査回路１３０により駆動される選択線ＬＳＥＬ０〜ＬＳＥＬｎに接続され、データトランジスタＮＴ２のゲートがラッチＬＴＣの出力に接続されている。
【００４７】
ドライブトランジスタＤＲＶＴｒは、列走査回路１３０の出力により駆動される選択線ＬＳＥＬ０〜ＬＳＥＬｎにより選択される。
そして、ラッチデータにより決まるトランジスタＮＴ２の状態が、データ転送線（ＳＡバス）１５４−０〜１５４−ｍを介して、データ検出回路であるセンスアンプ回路１７１−０〜１７１−ｍにより読み出される。
ドライブトランジスタＤＲＶＴｒは、ラッチデータが１のときは、電流パスができ、電流が流れる。また、ラッチデータが０のときは電流パスが遮断され電流が流れない。
【００４８】
図７は、図６の回路を適用した本実施形態に係るデータ転送系３００のより具体的な構成例を示す回路図である。
【００４９】
図７において、データ出力回路１７０は、センスアンプ回路１７１−０〜１７１−ｍの出力側に、たとえばフリップフロップからなるデータ同期回路１７２−０〜１７２−ｍを有している。
センスアンプ回路１７１−０〜１７１−ｍは、各データ転送線１５４−０〜１５４−ｍの端部が接続され、その転送されたデータを増幅し読み出す（検出する）。
データ同期回路１７２−０〜１７２−ｍは、センスアンプ回路１７１−０〜１７１−ｍの出力を取り込みクロックＳＡＣＫに同期して取り込み、出力データ処理回路２００に出力する。
【００５０】
本実施形態に係るデータ転送系３００においては、各データ転送線１５４−０〜１５４−ｍには、複数のカウンタラッチ１５２が接続されている。
いずれのデータを転送するかは列走査回路１３０の出力により駆動される選択線ＬＳＥＬ０〜ＬＳＥＬｎにより制御される。そして、データ転送線１５４−０〜１５４−ｍを転送されたデータはセンスアンプ回路１７１−１〜１７１−ｍによって読み出される。
【００５１】
センスアンプ制御回路１８０は、データ転送距離の長短に応じた制御信号ＲＥＧによりセンスアンプ回路１７１−１〜１７１−ｍの駆動能力を制御する。
本実施形態において、センスアンプ制御回路１８０は、データ転送距離の長短の情報は列走査回路１３０の図示しない選択線制御回路から取得する。
ただし、第１の実施形態において説明したように、あらかじめデータバスの構成や選択線の制御順がわかっている場合、転送距離の長短の情報を直接センスアンプ制御回路１８０に内蔵させればよく、必ずしも選択線制御回路から情報を取得する必要はない。
データ転送線１５４の並列度、データ転送線１５４に接続されるカウンタラッチ１５２の数は任意である。
【００５２】
［データ転送系の第２の構成例］
図８は、データ転送距離の長短の情報から、駆動能力を調整可能な機能を含むセンスアンプ回路（ＳＡ）を有する差動伝送方式を採用したデータ転送系の全体構成の一例を図である。
図９は、本実施形態に係る差動伝送方式を採用したデータ転送系のより具体的な構成例を示す回路図である。
図５および図７ではデータ転送線１５４は単線であるが、図８および図９に示すように１つのデータに対し、２線のデータバスを用いる差動伝送方式であっても構わない。
【００５３】
差動伝送方式のデータ転送系３００Ａにおいては、図８および図９に示すように、差動型のセンスアンプ回路１７１Ａ−０〜１７１Ａ−ｍが用いられる。
基本構成は上述したほとんど変わり無いが、差動であることからデータ転送線は各チャネル（ｃｈ）あたり２本ずつになる。
したがって、カウンタラッチ１５２Ａ−０〜１５２Ａ−ｎは、それぞれデータ転送線１５４−０Ｐ，１５４−０Ｍ〜１５４−ｍＰ，１５４−ｍＭに相補的なデータを流すように構成される。
【００５４】
カウンタラッチ１５２Ａ−０〜１５２Ａ−ｎは、上述したように、データラッチＬＴＣとドライブトランジスタＤＲＶＴｒＡを有する。
ドライブトランジスタＤＲＶＴｒＡは、図９に示すように、所定電位（たとえば接地電位）とデータ転送線１５４−０Ｍ〜１５４−ｍＭ，１５４−０Ｐ〜１５４−ｍＰとの間に２つずつ直列に接続されたＭＯＳトランジスタにより形成されている。
すなわち、図９のドライブトランジスタＤＲＶＴｒＡは、接地電位ＧＮＤとデータ転送線１５４−０Ｍ〜１５４−ｍＭとの間に直列に接続されたＮＭＯＳからなるセレクトトランジスタＮＴ１と、ＮＭＯＳからなるデータトランジスタＮＴ２とを有する。
さらに、図９のドライブトランジスタＤＲＶＴｒＡは、接地電位ＧＮＤとデータ転送線１５４−０Ｐ〜１５４−ｍＰとの間に直列に接続されたＮＭＯＳからなるセレクトトランジスタＮＴ３と、ＮＭＯＳからなるデータトランジスタＮＴ４とを有する。
そして、セレクトトランジスタＮＴ１，ＮＴ３のゲートが列走査回路１３０により駆動される選択線ＬＳＥＬ０〜ＬＳＥＬｎに接続されている。
データトランジスタＮＴ２のゲートがラッチＬＴＣの出力に接続され、データトランジスタＮＴ４のゲートがインバータＩＮＶ２を介してラッチＬＴＣの出力に接続されている。
【００５５】
図８および図９のデータ転送系３００Ａによれば、差動構成を採用することで、ノイズマージンが大きくなる。
【００５６】
このデータ転送系３００Ａにおいては、ＡＤ変換されたデータはカウンタラッチ１５２のラッチＬＴＣに格納される。
このフル振幅のデータ信号は、データ送信部としてのドライブトランジスタＤＲＶＴｒＡで微小振幅の差動信号に変換されてデータ転送線１５４−０Ｍ〜１５４−ｍＭ，１５４−０Ｐ〜１５４−ｍＰに転送される。
データ転送線１５４−０Ｍ〜１５４−ｍＭ，１５４−０Ｐ〜１５４−ｍＰを伝送された差動データＤ，ＸＤは、センスアンプ回路１７１Ａ−０〜１７１Ａ−ｍによって読み出され、再びフル振幅のデータ信号に復元される。
センスアンプ回路１７１Ａ−０〜１７１Ａ−ｍでフル振幅のデータ信号に復元されたデータ信号は、ラッチを形成するデータ同期回路としてのフリップフロップ（ＦＦ）１７２−０〜１７２−ｍに格納される。
カラムの読み出し順は、列走査回路１３０から出力される選択信号ＳＥＬ０〜ＳＥＬｎによって選択線ＬＳＥＬ０〜ＬＳＥＬｎを通して制御される。
【００５７】
センスアンプ制御回路１８０Ａは、データ転送距離の長短に応じた制御信号ＲＥＧによりセンスアンプ回路１７１Ａ−１〜１７１Ａ−ｍの駆動能力を制御する。
センスアンプ制御回路１８０Ａは、カウンタ１８１を有する。
データ転送距離の長短の情報はカウンタ１８１によって生成される。カウンタ１８１は、端から読み出されていくカラム数を数えており、カウンタ値によってどの位置のカラムのデータが読み出されているかを認識する。
全体のカラム数は既知であるので、カウンタ値からデータ転送距離の長短の情報を生成することができる。
この実施形態は、一例として、配線長を１６のエリアに分け、データ転送距離の長短を４ビットの制御信号ＲＥＧ［０］〜［３］で表し、この制御信号ＲＥＧ［０］〜［３］によりセンスアンプ回路１７１Ａ〜１７１Ａ−ｍを制御する。
なお、データ転送距離の長短を表す情報は何ビットであっても構わない。
【００５８】
［センスアンプ回路の具体的な回路例］
次に、データ転送距離の長短の情報から、駆動能力を調整可能なセンスアンプ回路の具体的な回路例について説明する。
【００５９】
図１０は、本実施形態に係るデータ転送距離の長短の情報から、駆動能力を調整可能なセンスアンプ回路の構成例を示す回路図である。
【００６０】
なお、以下では、センスアンプ回路１７１を、符号４００をもって表す。
図１０のセンスアンプ回路４００は、第１アンプとしての第１および第２の前段アンプ４１０，４２０、第２アンプとしての後段アンプ４３０、しきい値電圧生成部４４０、インバータ４５０、入力端子ＴＤ，ＴＸＤ、および出力端子ＴＯＵＴを有する。
【００６１】
第１の前段アンプ４１０は、帰還部としての帰還トランジスタ部ＴＲＦＤ４１、入力段トランジスタＴＲＩＮＰ４１、差動増幅器ＤＡＭＰ４１、ノードＮＤ４１，ＮＤ４２，ＮＤ４３を有する。
【００６２】
帰還トランジスタ部ＴＲＦＤ４１は、増幅された信号をデータ転送線１５４−Ｐに帰還させるための帰還トランジスタとして機能する。
帰還トランジスタ部ＴＲＦＤ４１は、後で詳述するように、ゲート幅Ｗが異なる複数のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタが、電源電圧ＶＤＤの供給ラインＬＶＤＤと入力端子ＴＤのデータ入力ラインＬＩＤＰとの間に並列に接続されて、形成されている。
帰還トランジスタ部ＴＲＦＤ４１は、センスアンプ制御回路１８０Ａからの制御信号ＲＷＥＧ［０］〜［３］に応じてゲート幅Ｗが異なる複数のＰＭＯＳトランジスタの導通状態が制御される。ゲート幅Ｗが異なるトラジスタは駆動能力が異なる。ゲート幅Ｗが大きいトランジスタ程、駆動能力が高い。
【００６３】
図１０においては、帰還トランジスタ部ＴＲＦＤ４１としてＰＭＯＳトランジスタＰＴ４１に可変の意味を含む矢印を付して示している。
ＰＭＯＳトランジスタＰＴ４１のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力端子ＴＤに接続されたノードＮＤ４１に接続されている。
【００６４】
入力段トランジスタＴＲＩＮ４１は、ダイオード接続されるＮＭＯＳトランジスタＮＴ４１により形成されている。
ＮＭＯＳトランジスタＮＴ４１は、ドレインおよびゲートがノードＮＤ４１、すなわちＰＭＯＳトランジスタＰＴ４１のドレインおよび入力端子ＴＤに接続され、ソースが基準電位（たとえば接地電位）源ＶＳＳに接続されている。
【００６５】
差動増幅器ＤＡＭＰ４１は、入力端子ＴＤを介して入力した入力電圧ＶＤと、しきい値電圧生成部しきい値電圧ＶＧとの差を差動増幅して、増幅した信号を後段アンプ４３０に出力する。
【００６６】
差動増幅器ＤＡＭＰ４１は、ＰＭＯＳトランジスタＰＴ４２，ＰＴ４３、およびＮＭＯＳトランジスタＮＴ４２，ＮＴ４３を有する。
【００６７】
ＰＭＯＳトランジスタＰＴ４２のソースおよびＰＭＯＳトランジスタＰＴ４３のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ４２のドレインがＮＭＯＳトランジスタＮＴ４２のドレインに接続され、その接続点によりノードＮＤ４２が形成されている。そして、ノードＮＤ４２がＰＭＯＳトランジスタＰＴ４２のゲートおよびＰＭＯＳトランジスタＰＴ４３のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ４２のソースが基準電位源ＶＳＳに接続され、ゲートがノードＮＤ４１を通して入力端子ＴＤに接続されている。
ＮＭＯＳトランジスタＮＴ４３のソースが基準電位源ＶＳＳに接続され、ゲートがしきい値電圧ＶＧの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ４３のドレインがＮＭＯＳトランジスタＮＴ４３のドレインに接続され、その接続点により差動増幅器ＤＡＭＰ４１の出力ノードＮＤ４３が形成されている。
ノードＮＤ４３は、次段の後段アンプ４３０の一方の入力に接続され、かつ、ＰＭＯＳトランジスタＰＴ４１のゲートに接続されている（帰還されている）。
【００６８】
第２の前段アンプ４２０は、帰還トランジスタ部ＴＲＦＤ４２、入力段トランジスタＴＲＩＮ４２、差動増幅器ＤＡＭＰ４２、ノードＮＤ４４，ＮＤ４５，ＮＤ４６を有する。
【００６９】
帰還トランジスタ部ＴＲＦＤ４２は、増幅された信号をデータ転送線１５４−Ｍに帰還させるための帰還トランジスタとして機能する。
帰還トランジスタ部ＴＲＦＤ４２は、後で詳述するように、ゲート幅Ｗが異なる複数のＰＭＯＳトランジスタが、電源電圧ＶＤＤの供給ラインＬＶＤＤと入力端子ＴＤのデータ入力ラインＬＩＤＭとの並列に接続されて、形成されている。
帰還トランジスタ部ＴＲＦＤ４２は、センスアンプ制御回路１８０Ａからの制御信号ＲＷＥＧ［０］〜［３］に応じてゲート幅Ｗが異なる複数のＰＭＯＳトランジスタの導通状態が制御される。
【００７０】
図１０においては、帰還トランジスタ部ＴＲＦＤ４２としてＰＭＯＳトランジスタＰＴ４４に可変の意味を含む矢印を付して示している。
ＰＭＯＳトランジスタＰＴ４２のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力端子ＴＤＸに接続されたノードＮＤ４４に接続されている。
【００７１】
入力段トランジスタＴＲＩＮ４２は、ダイオード接続されるＮＭＯＳトランジスタＮＴ４４により形成されている。
ＮＭＯＳトランジスタＮＴ４４は、ドレインおよびゲートがノードＮＤ４４、すなわちＰＭＯＳトランジスタＰＴ４４のドレインおよび入力端子ＴＤＸに接続され、ソースが基準電位源ＶＳＳに接続されている。
【００７２】
差動増幅器ＤＡＭＰ４２は、入力端子ＴＤＸを介して入力した入力電圧ＶＤＸと、しきい値電圧生成部しきい値電圧ＶＧとの差を差動増幅して、増幅した信号を後段アンプ４３０に出力する。
【００７３】
差動増幅器ＤＡＭＰ４２は、ＰＭＯＳトランジスタＰＴ４５，ＰＴ４６、およびＮＭＯＳトランジスタＮＴ４５，ＮＴ４６を有する。
【００７４】
ＰＭＯＳトランジスタＰＴ４５のソースおよびＰＭＯＳトランジスタＰＴ４６のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ４５のドレインがＮＭＯＳトランジスタＮＴ４５のドレインに接続され、その接続点によりノードＮＤ４５が形成されている。そして、ノードＮＤ４５がＰＭＯＳトランジスタＰＴ４５のゲートおよびＰＭＯＳトランジスタＰＴ４６のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ４５のソースが基準電位源ＶＳＳに接続され、ゲートがノードＮＤ４４を通して入力端子ＴＤＸに接続されている。
ＮＭＯＳトランジスタＮＴ４６のソースが基準電位源ＶＳＳに接続され、ゲートがしきい値電圧ＶＧの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ４６のドレインがＮＭＯＳトランジスタＮＴ４６のドレインに接続され、その接続点により差動増幅器ＤＡＭＰ４２の出力ノードＮＤ４６が形成されている。
ノードＮＤ４６は、次段の後段アンプ４３０の他方の入力に接続され、かつ、ＰＭＯＳトランジスタＰＴ４４のゲートに接続されている（帰還されている）。
【００７５】
後段アンプ４３０は、第１の前段アンプ４１０の出力と第２の前段アンプ４２０の出力を差動増幅して、センスアンプ回路１７１Ａの出力ＳＡＯＵＴを得る。
【００７６】
後段アンプ４３０は、ＰＭＯＳトランジスタＰＴ４７，ＰＴ４８、およびＮＭＯＳトランジスタＮＴ４７，ＮＴ４８を有する。
【００７７】
ＰＭＯＳトランジスタＰＴ４７のソースおよびＰＭＯＳトランジスタＰＴ４８のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ４７のドレインがＮＭＯＳトランジスタＮＴ４７のドレインに接続され、その接続点によりノードＮＤ４７が形成されている。そして、ノードＮＤ４７がＮＭＯＳトランジスタＮＴ４７のゲートおよびＮＭＯＳトランジスタＮＴ４８のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ４７のソースおよびＮＭＯＳトランジスタＮＴ４８のソースが基準電位源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ４８のドレインがＮＭＯＳトランジスタＮＴ４８のドレインに接続され、その接続点により後段アンプ４３０の出力ノードＮＤ４８が形成されている。
出力ノードＮＤ４８は、インバータ４５０の入力に接続され、インバータ４５０の出力が出力端子ＴＯＵＴに接続されている。
【００７８】
しきい値電圧生成部４４０は、しきい値電圧ＶＧを生成し、生成したしきい値電圧ＶＧを第１の前段アンプ４１０および第２の前段アンプ４２０に供給する。
【００７９】
しきい値電圧生成部４４０は、基準電流源ＩＳＡ４４、およびＮＭＯＳトランジスタＮＴ４９を有する。
【００８０】
基準電流源ＩＳＡ４４がＮＭＯＳトランジスタＮＴ４９のドレインおよびゲートに接続され、その接続点によりノードＮＤ４９が形成されている。ＮＭＯＳトランジスタＮＴ４９のソースは基準電位源ＶＳＳに接続されている。
そして，ノードＮＤ４９が第１の前段アンプ４１０のＮＭＯＳトランジスタＮＴ４３のゲートおよび第２の前段アンプ４２０のＮＭＯＳトランジスタＮＴ４６のゲートに接続されている。
【００８１】
そして、本実施形態のセンスアンプ回路１７１Ａは、データ転送距離の長短に応じて駆動能力を調整するため、帰還トランジスタＰＴ４１，ＰＴ４４の実効的なゲート幅と基準電流源ＩＳＡ４４の基準電流ＩＳＡの電流量を変更可能な構成を有している。
【００８２】
［データ転送距離の長短に応じた駆動能力調整の具体例］
図１１は、データ転送距離の長短に応じて帰還トランジスタの実効的なゲート幅と基準電流ＩＳＡの電流量が可変な回路の具体的な構成例を示す図である。
図１１は、第１の前段アンプ４１０としきい値電圧生成部４４０を取り出して示す図である。
【００８３】
帰還トランジスタ部ＴＲＦＤ４１は、電源電圧ＶＤＤの供給ラインＬＶＤＤと入力ラインＬＩＤとの間に並列に接続されたＰＭＯＳトランジスタＰＴ４１１，ＰＴ４１２，ＰＴ４１３，ＰＴ４１４，ＰＴ４１５を有する。
帰還トランジスタ部ＴＲＦＤ４１は、ノードＮＤ４３に接続された帰還ラインＬＦＤＢとＰＭＯＳトランジスタＰＴ４１２，ＰＴ４１３，ＰＴ４１４，ＰＴ４１５のゲート間に接続されたスイッチＳＷ４１１，ＳＷ４１２，ＳＷ４１３，ＳＷ４１４を有する。
帰還トランジスタ部ＴＲＦＤ４１は、電源電圧ＶＤＤの供給ラインＬＶＤＤとＰＭＯＳトランジスタＰＴ４１２，ＰＴ４１３，ＰＴ４１４，ＰＴ４１５のゲート間に接続されたＰＭＯＳトランジスタＰＴ４１６，ＰＴ４１７，ＰＴ４１８，ＰＴ４１９を有する。
ＰＭＯＳトランジスタＰＴ４１６，ＰＴ４１７，ＰＴ４１８，ＰＴ４１９はスイッチングトランジスタとして機能する。
【００８４】
ＰＭＯＳトランジスタＰＴ４１１は、オフセットの帰還量を決めるためのトランジスタである。
ＰＭＯＳトランジスタＰＴ４１１は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力ラインＬＩＤＰに接続され、ゲートが帰還ラインＬＦＤＢに接続されている。
【００８５】
ＰＭＯＳトランジスタＰＴ４１２は、ゲート幅がＷに設定される。
ＰＭＯＳトランジスタＰＴ４１２のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力ラインＬＩＤＰに接続され、ゲートがスイッチＳＷ４１１の端子ａおよびＰＭＯＳトランジスタＰＴ４１６のドレインに接続されている。
【００８６】
ＰＭＯＳトランジスタＰＴ４１３は、ゲート幅が２Ｗに設定される。
ＰＭＯＳトランジスタＰＴ４１３のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力ラインＬＩＤＰに接続され、ゲートがスイッチＳＷ４１２の端子ａおよびＰＭＯＳトランジスタＰＴ４１７のドレインに接続されている。
【００８７】
ＰＭＯＳトランジスタＰＴ４１４は、ゲート幅が４Ｗに設定される。
ＰＭＯＳトランジスタＰＴ４１４のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力ラインＬＩＤＰに接続され、ゲートがスイッチＳＷ４１３の端子ａおよびＰＭＯＳトランジスタＰＴ４１８のドレインに接続されている。
【００８８】
ＰＭＯＳトランジスタＰＴ４１５は、ゲート幅が８Ｗに設定される。
ＰＭＯＳトランジスタＰＴ４１５のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力ラインＬＩＤＰに接続され、ゲートがスイッチＳＷ４１４の端子ａおよびＰＭＯＳトランジスタＰＴ４１９のドレインに接続されている。
【００８９】
スイッチＳＷ４１１は、端子ａがＰＭＯＳトランジスタＰＴ４１２のゲートに接続され、端子ｂが帰還ラインＬＦＤＢに接続され、制御端子が制御信号ＲＥＧ［０］の供給ラインＬＲＥＧ０に接続されている。
スイッチＳＷ４１１は、制御信号ＲＥＧ［０］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［０］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【００９０】
スイッチＳＷ４１２は、端子ａがＰＭＯＳトランジスタＰＴ４１３のゲートに接続され、端子ｂが帰還ラインＬＦＤＢに接続され、制御端子が制御信号ＲＥＧ［１］の供給ラインＬＲＥＧ１に接続されている。
スイッチＳＷ４１２は、制御信号ＲＥＧ［１］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［１］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【００９１】
スイッチＳＷ４１３は、端子ａがＰＭＯＳトランジスタＰＴ４１４のゲートに接続され、端子ｂが帰還ラインＬＦＤＢに接続され、制御端子が制御信号ＲＥＧ［２］の供給ラインＬＲＥＧ２に接続されている。
スイッチＳＷ４１３は、制御信号ＲＥＧ［２］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［２］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【００９２】
スイッチＳＷ４１４は、端子ａがＰＭＯＳトランジスタＰＴ４１５のゲートに接続され、端子ｂが帰還ラインＬＦＤＢに接続され、制御端子が制御信号ＲＥＧ［３］の供給ラインＬＲＥＧ３に接続されている。
スイッチＳＷ４１４は、制御信号ＲＥＧ［３］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［３］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【００９３】
ＰＭＯＳトランジスタＰＴ４１６のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ４１２のゲートに接続され、ゲートが制御信号ＲＥＧ［０］の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ４１６は、制御信号ＲＥＧ［０］が論理「１」のとき非導通状態に保持され、制御信号ＲＥＧ［０］が論理「０」のとき導通状態に保持されてＰＭＯＳトランジスタＰＴ４１２を非導通状態とする。
ＰＭＯＳトランジスタＰＴ４１６とスイッチＳＷ４１１は、制御信号ＲＥＧ「０」により相補的にオン、オフされる。
【００９４】
ＰＭＯＳトランジスタＰＴ４１７のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ４１３のゲートに接続され、ゲートが制御信号ＲＥＧ［１］の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ４１７は、制御信号ＲＥＧ［１］が論理「１」のとき非導通状態に保持され、制御信号ＲＥＧ［１］が論理「０」のとき導通状態に保持されてＰＭＯＳトランジスタＰＴ４１３を非導通状態とする。
ＰＭＯＳトランジスタＰＴ４１７とスイッチＳＷ４１２は、制御信号ＲＥＧ「１」により相補的にオン、オフされる。
【００９５】
ＰＭＯＳトランジスタＰＴ４１８のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ４１４のゲートに接続され、ゲートが制御信号ＲＥＧ［２］の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ４１８は、制御信号ＲＥＧ［２］が論理「１」のとき非導通状態に保持され、制御信号ＲＥＧ［２］が論理「０」のとき導通状態に保持されてＰＭＯＳトランジスタＰＴ４１４を非導通状態とする。
ＰＭＯＳトランジスタＰＴ４１８とスイッチＳＷ４１３は、制御信号ＲＥＧ「２」により相補的にオン、オフされる。
【００９６】
ＰＭＯＳトランジスタＰＴ４１９のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＴ４１５のゲートに接続され、ゲートが制御信号ＲＥＧ［３］の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ４１９は、制御信号ＲＥＧ［３］が論理「１」のとき非導通状態に保持され、制御信号ＲＥＧ［３］が論理「０」のとき導通状態に保持されてＰＭＯＳトランジスタＰＴ４１５を非導通状態とする。
ＰＭＯＳトランジスタＰＴ４１９とスイッチＳＷ４１４は、制御信号ＲＥＧ「３」により相補的にオン、オフされる。
【００９７】
基準電流源ＳＩＡ４４は、電流源Ｉ４４１，Ｉ４４２，Ｉ４４３，Ｉ４４４，Ｉ４４５、およびスイッチＳＷ４４１，ＳＷ４４２，ＳＷ４４３，ＳＷ４４４を有する。
【００９８】
電流源Ｉ４４１〜Ｉ４４５は、電源側端子が電源電圧ＶＤＤの供給ラインＬＶＤＤに対して共通に接続されている。
【００９９】
電流源Ｉ４４１は、オフセットの基準電流を決めるための電流源である。
電流源Ｉ４４１は、電流出力端がＮＭＯＳトランジスタＮＴ４９のドレインおよびゲート、すなわちノードＮＤ４９に接続されている。
【０１００】
電流源Ｉ４４２は、電流値がＩに設定されている。
電流源Ｉ４４２の電流出力端はスイッチＳＷ４４１に接続されている。
【０１０１】
電流源Ｉ４４３は、電流値が２Ｉに設定されている。
電流源Ｉ４４３の電流出力端はスイッチＳＷ４４２に接続されている。
【０１０２】
電流源Ｉ４４４は、電流値が４Ｉに設定されている。
電流源Ｉ４４４の電流出力端はスイッチＳＷ４４３に接続されている。
【０１０３】
電流源Ｉ４４５は、電流値が８Ｉに設定されている。
電流源Ｉ４４５の電流出力端はスイッチＳＷ４４４に接続されている。
【０１０４】
スイッチＳＷ４４１は、端子ａがノードＮＤ４９に接続され、端子ｂが電流源Ｉ４４２の電流出力端に接続され、制御端子が制御信号ＲＥＧ［０］の供給ラインＬＲＥＧ０に接続されている。
スイッチＳＷ４４１は、制御信号ＲＥＧ［０］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［０］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【０１０５】
スイッチＳＷ４４２は、端子ａがノードＮＤ４９に接続され、端子ｂが電流源Ｉ４４３の電流出力端に接続され、制御端子が制御信号ＲＥＧ［１］の供給ラインＬＲＥＧ１に接続されている。
スイッチＳＷ４４２は、制御信号ＲＥＧ［１］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［１］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【０１０６】
スイッチＳＷ４４３は、端子ａがノードＮＤ４９に接続され、端子ｂが電流源Ｉ４４４の電流出力端に接続され、制御端子が制御信号ＲＥＧ［２］の供給ラインＬＲＥＧ２に接続されている。
スイッチＳＷ４４３は、制御信号ＲＥＧ［２］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［２］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【０１０７】
スイッチＳＷ４４４は、端子ａがノードＮＤ４９に接続され、端子ｂが電流源Ｉ４４５の電流出力端に接続され、制御端子が制御信号ＲＥＧ［３］の供給ラインＬＲＥＧ３に接続されている。
スイッチＳＷ４４４は、制御信号ＲＥＧ［３］が論理「１」のとき端子ａと端子ｂとを導通状態に保持し、制御信号ＲＥＧ［３］が論理「０」のとき端子ａと端子ｂとを非導通状態に保持する。
【０１０８】
このように、本実施形態の帰還トランジスタ部ＴＲＦＤ４１（４２）は、オフセットの帰還量を決めるＰＭＯＳトランジスタＰＴ４１１と、ＰＭＯＳトランジスタＰＴ４１１と並列にゲート幅が異なる４つのＰＭＯＳトランジスタＰＴ４１２〜ＰＴ４１５を有する。
４つのＰＭＯＳトランジスタＰＴ４１２〜ＰＴ４１５は、それぞれデータ転送距離の長短を段階的に表す４ビットの制御信号ＲＥＧ［０］〜［３］によって制御される。
そして、ＰＭＯＳトランジスタＰＴ４１２〜ＰＴ４１５は、スイッチＳＷ４１１〜ＳＷ４１４がオンするかオフするかで帰還トランジスタとして有効か無効かが制御される。
４つのＰＭＯＳトランジスタＰＴ４１２〜ＰＴ４１５のゲート幅は、それぞれＷ、２Ｗ、４Ｗ、８Ｗに設定され、制御信号ＲＥＧ［０］〜［３］の値によって実効的なゲート幅が段階的に制御できるようになっている。
【０１０９】
同様に基準電流源ＩＳＡ４４も、オフセットの基準電流を決める電流源Ｉ４４１とその電流源Ｉ４４１と並列に電流量の異なる４つの電流源Ｉ４４２〜Ｉ４４５を有する。
４つの電流源Ｉ４４２〜Ｉ４４５は、それぞれ４ビットの制御信号ＲＥＧ［０］〜［３］によって制御され、スイッチＳＷ４４１〜ＳＷ４４４がオンするかオフするかで合計の電流値が制御される。
４つの電流源Ｉ４４２〜Ｉ４４５の電流値は、それぞれＩ、２Ｉ、４Ｉ、８Ｉに設定され、制御信号ＲＥＧ［０］〜［３］の値によって実効的な電流量が段階的に制御できるようになっている。
【０１１０】
なお、それぞれのゲート幅や電流量の設定値は、この例に限るものではなく任意で構わない。
【０１１１】
次に、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）１００の動作を、図１２のタイミングチャートと図３のブロック図、図１０の回路図に関連付けて説明する。
【０１１２】
任意の行Ｈｘの単位画素１１１から列線Ｖ０、Ｖ１、…への１回目の読み出しが安定した後、ＤＡＣ１６０の出力から、参照電圧の基づくランプ波形ＲＡＭＰを出力する。
この参照電圧の基づくランプ波形ＲＡＭＰは、比較器１５１の基準電圧ＲＥＦとして、階段状の波形として入力される。そして、各比較器１５１において、任意の列線Ｖｘの電圧との比較が行われる。
このとき、カウンタラッチ１５２は、ダウンカウント状態に有り、リセットカウントを行う。基準電圧ＲＥＦとＶｘの電圧が等しくなったとき、比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、ダウンカウント動作は停止し、カウントが保持される。
カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔＶを読み出している。
【０１１３】
その後、入射光量に応じて列線Ｖ０、Ｖ１、…が安定した後、データカウント期間として、ランプ波形ＲＡＭＰは、基準電圧ＲＥＦとして入力され、任意の列線Ｖ０、Ｖ１、…の電圧との比較が比較器１５１にて行われる。
階段波であるランプ波形ＲＡＭＰの入力と並行して、カウンタラッチ１５２にて、それぞれアップカウントが行われる。基準電圧ＲＥＦと、Ｖｘの電圧が等しくなったとき比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、比較期間に応じたカウントが保持される。
【０１１４】
カウンタラッチ１５２のラッチＬＴＣに保持されたカウンタ値は、フル振幅のデジタルデータ信号として列走査回路１３により走査される。
このフル振幅のデータ信号は、ドライブトランジスタＤＲＶＴｒで微小振幅の差動信号に変換されてデータ転送線１５４−０Ｍ〜１５４−ｍＭ，１５４−０Ｐ〜１５４−ｍＰに転送される。
データ転送線１５４−０Ｍ〜１５４−ｍＭ，１５４−０Ｐ〜１５４−ｍＰを伝送された差動データＤ，ＸＤは、センスアンプ回路１７１Ａ−０〜１７１Ａ−ｍによって読み出され、再びフル振幅のデータ信号に復元される。
センスアンプ回路１７１Ａ−０〜１７１Ａ−ｍにおいては、データ転送線１５４を微小振幅の差動信号として伝送されてきたデータＤ，ＸＤは、まずそれぞれ前段アンプ４１０，４２０で振幅を増幅され、後段アンプ４３０で元のフル振幅のデータ信号に復元される。
【０１１５】
具体的に処理を、前段アンプ４１０を例に説明する。
前段アンプ４１０では、差動増幅器ＤＡＭＰ４１のプラス入力側のＮＭＯＳトランジスタＮＴ４２のゲートにデータバスの入力電圧ＶＤが印加され、マイナス入力側のＮＭＯＳトランジスタＮＴ４３のゲートにしきい値電圧ＶＧが印加され、その電圧差が増幅される。
しきい値電圧ＶＧは、基準電流源ＩＳＡ４４によって生成される。
差動増幅器ＤＡＭＰ４１の出力ＶＯは帰還トランジスタ部ＴＲＦＤ４１を介して入力にフィードバックされる。
入力電圧ＶＤの電位が下がりＶＤ＜ＶＧのとき出力ＶＯは低電位となるため、出力電圧ＶＯがゲートに印加された帰還トランジスタＰＴ４１は帰還が強くなり、電源から電流が供給されるため入力電圧ＶＤは電位が下がる方向から上げる方向に働く。
逆に、入力電圧ＶＤの電位が上がりＶＤ＞ＶＧのとき出力ＶＯは高電位となるため、帰還トランジスタＰＴ４１は帰還が弱くなり、電源から電流が絞られるため入力電圧ＶＤは電位が上げる方向から下がる方向に働く。
【０１１６】
この帰還の作用によって入力電圧は微小電圧差が保たれている。このセンスアンプ回路１７１Ａ−０〜１７１Ａ−ｍにおいて、転送速度を決める要素は、主に帰還トランジスタＰＴ４１１としきい値電圧を作るのに必要な基準電流ＩＳＡである。
前者はトランジスタのゲート幅によって直接帰還量が決まり、後者は帰還トランジスタＰＴ４１のゲートに印加される電位ＶＯの充放電の速度を決めるからである。
帰還トランジスタＰＴ４１のゲート幅が広いほど、基準電流ＩＳＡが大きいほど帰還が強くなり転送速度が高速になる。
そこで、センスアンプ制御回路１８０Ａにより、データ転送距離の長短に応じた制御信号ＲＥＧ［０］〜［３］がセンスアンプ回路１７１Ａ−１〜１７１Ａ−ｍに供給され、センスアンプ回路１７１Ａ−１〜１７１Ａ−ｍの駆動能力が制御される。
これにより、センスアンプ回路１７１Ａ−１〜１７１Ａ−ｍでは、制御信号ＲＥＧ［０］〜［３］に応じて帰還トランジスタＰＴ４１の実効的なゲート幅と基準電流ＩＳＡの電流量が変更されて、データ転送距離の長短に応じて駆動能力が調整される。
【０１１７】
図１３（Ａ）および（Ｂ）は、本実施形態に係る回路と通常回路の伝送波形と遅延状態のシミュレーションの結果を比較して示す図である。図１３（Ａ）が通常回路の伝送波形と遅延状態を示し、図１３（Ｂ）が本回路の伝送波形と遅延状態を示している。
図１３（Ａ）および（Ｂ）は、それぞれ近端（Ｎｅａｒ）と遠端（Ｆａｒ）の伝送波形と遅延状態を示す。
【０１１８】
通常回路の場合、近端（Ｎｅａｒ）と遠端（Ｆａｒ）とも、センスアンプ回路のトランジスタの実効ゲート幅Ｗは７．５μｍで、基準電流ＩＳＡの値は１００μＡに固定である。
この場合、近端での遅延は２．９４ｎｓ、平均消費電流は５８１．４μＡであり、遠端での遅延は４．５６ｎｓ、平均消費電流は５８１．３μＡである。
【０１１９】
これに対して、本回路では、近端（Ｎｅａｒ）の場合、センスアンプ回路のトランジスタの実効ゲート幅Ｗは４．５μｍで、基準電流ＩＳＡの値は４０μＡに設定される。一方、遠端（Ｆａｒ）の場合、センスアンプ回路のトランジスタの実効ゲート幅Ｗは９．０μｍで、基準電流ＩＳＡの値は１８０μＡに設定される。
この場合、近端での遅延は３．７８ｎｓ、平均消費電流は４６０μＡであり、遠端での遅延は３．７８ｎｓ、平均消費電流は６４７μＡである。
すなわち、本回路では、近端より遠端側のデータを受けるセンスアンプ回路の駆動能力が高くなるように、センスアンプ制御回路１６，１８０，１８０Ａが制御する。
【０１２０】
図１３（Ａ）および（Ｂ）からわかるように、本回路は通常回路に比べて、転送線上の配線遅延による影響を低減でき、近端からのデータ転送遅延を遅くすることで、消費電力を削減できる。
【０１２１】
以上説明したように、本実施形態の固体撮像素子１００は以下の構成を有する。
固体撮像素子１００は、光電変換を行う複数の画素が行列状に配列された画素アレイ部１１０と、デジタルデータを転送する複数のデータ転送線１５４−０〜１５４−ｍと、を有する。
固体撮像素子１００は、各転送線の端部に接続され、転送線を転送されたデータを制御信号ＲＥＧに応じた駆動能力をもって検出し出力する複数のセンスアンプ回路１７１−０〜１７１−ｍを有する。
固体撮像素子１００は、選択信号に応答して保持したデータを対応する転送線に転送する、並列に配置された複数のカウンタラッチ１５２−０〜１５２−ｎと、選択信号を生成し、選択信号を対応するカウンタラッチ１５２に出力する列走査回路１３０と、を有する。
さらに、固体撮像素子１００は、センスアンプ回路１７１−０〜１７１−ｍの駆動能力を制御してデータ転送遅延を調整するための制御信号ＲＥＧを生成し、センスアンプ回路１７１−０〜１７１−ｍに出力するセンスアンプ制御回路１８０を有する。
そして、転送線１５４−０〜１５４−ｍは、カウンタラッチ１５２−０〜１５２−ｎの並列配置方向に配線され、この方向に配置された対応するセンスアンプ回路１７１−０〜１７１−ｍに接続されている。
センスアンプ制御回路１８０は、駆動の能力を調整するための制御信号ＲＥＧを、センスアンプ回路１７１−０〜１７１−ｍを基準に転送線１５４−０〜１５４−ｍにおけるデータ転送距離の長短に応じて生成する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【０１２２】
すなわち、遠端からのデータ転送の高速化が可能で、長配線にも対応可能になる。これはフルサイズやＡＰＳサイズの大型のＣＭＯＳイメージセンサのようにＨサイズが長いデータ転送に有利に働く。
すなわち、撮像部のデータの水平転送時において、高速化の妨げとなっていたデータのスキュー成分のうち、データの転送距離に起因した位置依存成分を除去することができ、イメージセンサの更なる高速化、あるいは大型化に貢献することができる。
近端と遠端からのデータ転送遅延を合わせ込むことが可能で、センスアンプ回路の後段でデータを取り込むフリップフロップでタイミングマージン設計が容易になり、設計期間、工数の削減をも実現することができる。
配線にリピータを挟まずに高速化が可能で、イメージセンサはカラム幅が狭く均一で、配線の途中に挿入されるリピータ回路はイレギュラーであるため、イメージセンサでは有利に働く。
近端からのデータ転送遅延を遅くすることで、消費電力を削減できる。
【０１２３】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１２４】
＜３．第３の実施形態＞
図１４は、本発明の第３の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１２５】
本カメラシステム５００は、図１４に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス５１０を有する。
カメラシステム５００は、この撮像デバイス５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させる光学系（レンズ）５２０を有する。
さらに、カメラシステム５００は、撮像デバイス５１０を駆動する駆動回路(ＤＲＶ)５３０と、撮像デバイス５１０の出力信号を処理する信号処理回路(ＰＲＣ)５４０と、を有する。
【０１２６】
駆動回路５３０は、撮像デバイス５１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス５１０を駆動する。
【０１２７】
また、信号処理回路５４０は、撮像デバイス５１０の出力信号に対して所定の信号処理を施す。
信号処理回路５４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路５４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１２８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス５１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０１２９】
１０，１０Ａ・・・データ転送回路、１１・・・送信部アレイ、ＴＲＭ・・・データ送信部、１２−０〜１２−ｍ・・・データ転送線、１３−０〜１３−ｎ・・・選択線、１４−０〜１４−ｍ・・・センスアンプ回路（ＳＡ）、１５・・・選択線制御回路、１６・・・センスアンプ（ＳＡ）制御回路、１００・・・固体撮像素子、１１０・・・画素アレイ部、１２０・・・行走査回路、１３０・・・列走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・非同期アップ／ダウンカウンタ、１５３・・・列並列ＡＣブロック、１５４，１５４−０〜１５４−ｍ，１５４−０Ｐ〜１５４−ｍＰ，１５４−０Ｍ〜１５４−ｍＭ・・・データ転送線、１６０・・・ＤＡＣ、１７９・・・データ出力回路、１７１，１７１−０〜１７１−ｍ・・・センスアンプ（ＳＡ）回路、１７２−０〜１７２−ｍ・・・フリップフロップ（データ同期回路）、１８０，１８０Ａ・・・センスアンプ（ＳＡ）制御回路、２００・・・出力データ処理回路、３００，３００Ａ・・・データ転送系、４００・・・センスアンプ回路、４１０・・・第１の前段アンプ、４２０・・・第２の前段アンプ、４３０・・・後段アンプ、４４０・・・しきい値電圧生成部、５００・・・カメラシステム、５１０・・・撮像デバイス、５２０・・・光学系（レンズ）、５３０・・・駆動回路、５４０・・・信号処理回路。
【図１】
2010166449.tif 000003
【図２】
2010166449.tif 000004
【図３】
2010166449.tif 000005
【図４】
2010166449.tif 000006
【図５】
2010166449.tif 000007
【図６】
2010166449.tif 000008
【図７】
2010166449.tif 000009
【図８】
2010166449.tif 000010
【図９】
2010166449.tif 000011
【図１０】
2010166449.tif 000012
【図１１】
2010166449.tif 000013
【図１２】
2010166449.tif 000014
【図１３】
2010166449.tif 000015
【図１４】
2010166449.tif 000016
【手続補正書】
【提出日】平成21年12月14日(2009.12.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
センスアンプ制御回路１８０Ａは、データ転送距離の長短に応じた制御信号ＲＥＧによりセンスアンプ回路１７１Ａ−０〜１７１Ａ−ｍの駆動能力を制御する。
センスアンプ制御回路１８０Ａは、カウンタ１８１を有する。
データ転送距離の長短の情報はカウンタ１８１によって生成される。カウンタ１８１は、端から読み出されていくカラム数を数えており、カウンタ値によってどの位置のカラムのデータが読み出されているかを認識する。
全体のカラム数は既知であるので、カウンタ値からデータ転送距離の長短の情報を生成することができる。
この実施形態は、一例として、配線長を１６のエリアに分け、データ転送距離の長短を４ビットの制御信号ＲＥＧ［０］〜［３］で表し、この制御信号ＲＥＧ［０］〜［３］によりセンスアンプ回路１７１Ａ−０〜１７１Ａ−ｍを制御する。
なお、データ転送距離の長短を表す情報は何ビットであっても構わない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
第１の前段アンプ４１０は、帰還部としての帰還トランジスタ部ＴＲＦＤ４１、入力段トランジスタＴＲＩＮ４１、差動増幅器ＤＡＭＰ４１、ノードＮＤ４１，ＮＤ４２，ＮＤ４３を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
図１０においては、帰還トランジスタ部ＴＲＦＤ４２としてＰＭＯＳトランジスタＰＴ４４に可変の意味を含む矢印を付して示している。
ＰＭＯＳトランジスタＰＴ４４のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが入力端子ＴＤＸに接続されたノードＮＤ４４に接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
帰還トランジスタ部ＴＲＦＤ４１は、電源電圧ＶＤＤの供給ラインＬＶＤＤと入力ラインＬＩＤＰとの間に並列に接続されたＰＭＯＳトランジスタＰＴ４１１，ＰＴ４１２，ＰＴ４１３，ＰＴ４１４，ＰＴ４１５を有する。
帰還トランジスタ部ＴＲＦＤ４１は、ノードＮＤ４３に接続された帰還ラインＬＦＤＢとＰＭＯＳトランジスタＰＴ４１２，ＰＴ４１３，ＰＴ４１４，ＰＴ４１５のゲート間に接続されたスイッチＳＷ４１１，ＳＷ４１２，ＳＷ４１３，ＳＷ４１４を有する。
帰還トランジスタ部ＴＲＦＤ４１は、電源電圧ＶＤＤの供給ラインＬＶＤＤとＰＭＯＳトランジスタＰＴ４１２，ＰＴ４１３，ＰＴ４１４，ＰＴ４１５のゲート間に接続されたＰＭＯＳトランジスタＰＴ４１６，ＰＴ４１７，ＰＴ４１８，ＰＴ４１９を有する。
ＰＭＯＳトランジスタＰＴ４１６，ＰＴ４１７，ＰＴ４１８，ＰＴ４１９はスイッチングトランジスタとして機能する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
基準電流源ＩＳＡ４４は、電流源Ｉ４４１，Ｉ４４２，Ｉ４４３，Ｉ４４４，Ｉ４４５、およびスイッチＳＷ４４１，ＳＷ４４２，ＳＷ４４３，ＳＷ４４４を有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
この帰還の作用によって入力電圧は微小電圧差が保たれている。このセンスアンプ回路１７１Ａ−０〜１７１Ａ−ｍにおいて、転送速度を決める要素は、主に帰還トランジスタＰＴ４１としきい値電圧を作るのに必要な基準電流ＩＳＡである。
前者はトランジスタのゲート幅によって直接帰還量が決まり、後者は帰還トランジスタＰＴ４１のゲートに印加される電位ＶＯの充放電の速度を決めるからである。
帰還トランジスタＰＴ４１のゲート幅が広いほど、基準電流ＩＳＡが大きいほど帰還が強くなり転送速度が高速になる。
そこで、センスアンプ制御回路１８０Ａにより、データ転送距離の長短に応じた制御信号ＲＥＧ［０］〜［３］がセンスアンプ回路１７１Ａ−１〜１７１Ａ−ｍに供給され、センスアンプ回路１７１Ａ−１〜１７１Ａ−ｍの駆動能力が制御される。
これにより、センスアンプ回路１７１Ａ−１〜１７１Ａ−ｍでは、制御信号ＲＥＧ［０］〜［３］に応じて帰還トランジスタＰＴ４１の実効的なゲート幅と基準電流ＩＳＡの電流量が変更されて、データ転送距離の長短に応じて駆動能力が調整される。