(57)【要約】【課題】アドレスバスとデータバス夫々のバス幅の相対的な関係に依存せずにアドレスバスのテストをすること。【解決手段】複数のメモリセルを有するメモリ装置２０へ伝送される複数ビットのアドレスパタンの伝送路であるアドレスバス１５ａのテスト方法は、次のステップを含む。全ビットが第１論理値であるアドレスパタンにより特定されるメモリセルに対して第１論理値を書き込み、あるビットがその他の全てのビットとは異なり第２論理値である複数のアドレスパタン夫々により特定されるメモリセルに対して第１論理値を書き込み（Ｓ１）、第１のアドレスパタンにより特定されるメモリセルに対して第１論理値とは異なる値の第２論理値を書き込み（Ｓ５）、第２のアドレスパタンにより特定され、かつ第１論理値が読み出されるべきメモリセルからの第２論理値の読み出しに基づいてアドレスバスの不良を検出する（Ｓ４）。【選択図】図３
2010117974.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリへ伝送される複数ビットのアドレスパタンの伝送路であるアドレスバスのテスト方法であって、
全ビットが第１論理値であるアドレスパタンにより特定される前記メモリセルに対して第１論理値を書き込み、
あるビットがその他の全てのビットとは異なり第２論理値である複数のアドレスパタン夫々により特定される前記メモリセルに対して前記第１論理値を書き込み、
第１の前記アドレスパタンにより特定される前記メモリセルに対して前記第１論理値とは異なる値の第２論理値を書き込み、
第２の前記アドレスパタンにより特定され、かつ前記第１論理値が読み出されるべき前記メモリセルからの前記第２論理値の読み出しに基づいて前記アドレスバスの不良を検出する、アドレスバスのテスト方法。
【請求項２】
複数の前記アドレスパタンの中から特定の前記アドレスパタンを選択し、
選択された前記アドレスパタンにより特定される前記メモリセルに保持された論理値を読み出し、
読み出した前記論理値が前記第１論理値か否かを判定し、
読み出した前記論理値が前記第１論理値でないときに不良を検出し、
読み出した前記論理値が前記第１論理値のとき、選択された前記アドレスパタンにより特定される前記メモリセルに対して前記第２論理値を書き込むことを特徴とする請求項１に記載のアドレスバスのテスト方法。
【請求項３】
予め定められた順序で前記アドレスパタンを選択することを特徴とする請求項２に記載のアドレスバスのテスト方法。
【請求項４】
選択された前記アドレスパタンにより特定される前記メモリセルから読み出した前記論理値が前記第１論理値であるか否かの判断をした後、選択した前記アドレスパタン以外の前記アドレスパタンの選択が終了しているか否かを判断し、
選択された前記アドレスパタン以外の前記アドレスパタンの選択が終了しているとき、前記アドレスバスのテストを終了することを特徴とする請求項２又は３に記載のアドレスバスのテスト方法。
【請求項５】
複数のメモリセルを有するメモリへ伝送される複数ビットのアドレスパタンの伝送路であるアドレスバスのテスト方法であって、
全ビットが第１論理値であるアドレスパタンにより特定される前記メモリセルに対して第１論理値を書き込み、
あるビットがその他の全てのビットとは異なり第２論理値である複数のアドレスパタン夫々により特定される前記メモリセルに対して前記第１論理値を書き込み、
今回選択された前記アドレスパタンにより特定される前記メモリセルから、今回よりも前に選択された前記アドレスパタンにより特定される前記メモリセルに対して書き込まれた第２論理値を読み出すことに基づいて、前記アドレスバスの不良を検出する、アドレスバスのテスト方法。
【請求項６】
複数の前記アドレスパタンの中から特定の前記アドレスパタンを選択し、
選択された前記アドレスパタンにより特定される前記メモリセルに保持された論理値を読み出し、
読み出した前記論理値が前記第１論理値か否かを判定し、
読み出した前記論理値が前記第１論理値でないときに不良を検出し、
読み出した前記論理値が前記第１論理値のとき、選択された前記アドレスパタンにより特定される前記メモリセルに対して前記第２論理値を書き込むことを特徴とする請求項５に記載のアドレスバスのテスト方法。
【請求項７】
予め定められた順序で前記アドレスパタンを選択することを特徴とする請求項６に記載のアドレスバスのテスト方法。
【請求項８】
選択された前記アドレスパタンにより特定される前記メモリセルから読み出した前記論理値が前記第１論理値であるか否かの判断をした後、今回選択された前記アドレスパタン以外の前記アドレスパタンの選択が既に終了しているか否かを判断し、
今回選択された前記アドレスパタン以外の前記アドレスパタンの選択が既に終了しているとき、前記アドレスバスのテストを終了することを特徴とする請求項６又は７に記載のアドレスバスのテスト方法。
【請求項９】
検査対象とする前記アドレスバスに含まれるアドレス線の本数がＮ（但し、Ｎは２以上の自然数とする）本であるとき、Ｎ＋１個の前記アドレスパタンを用意することを特徴とする請求項１乃至８のいずれか一項に記載のアドレスバスのテスト方法。
【請求項１０】
前記第１論理値は０であり、前記第２論理値は１であることを特徴とする請求項１乃至８のいずれか一項に記載のアドレスバスのテスト方法。
【請求項１１】
前記アドレスバスは、予めメモリセルのテストが実行された前記メモリに対して接続されることを特徴とする請求項１乃至１０のいずれか一項に記載のアドレスバスのテスト方法。
【請求項１２】
前記アドレスバスは、組込型自己テスト回路を有する前記メモリに対して接続されることを特徴とする請求項１乃至１０のいずれか一項に記載のアドレスバスのテスト方法。
【請求項１３】
複数のメモリセルを有するメモリへ伝送される複数ビットのアドレスパタンの伝送路であるアドレスバスのテスト装置であって、
全ビットが第１論理値であるアドレスパタンにより特定される前記メモリセルに対して第１論理値を書き込むように前記メモリに対して指示し、
あるビットがその他の全てのビットとは異なり第２論理値である複数のアドレスパタン夫々により特定される前記メモリセルに対して前記第１論理値を書き込むように前記メモリに対して指示し、
第１の前記アドレスパタンにより特定される前記メモリセルに対して前記第１論理値とは異なる値の第２論理値を書き込むように前記メモリに対して指示し、
第２の前記アドレスパタンにより特定され、かつ前記第１論理値が読み出されるべき前記メモリセルからの前記第２論理値の読み出しに基づいて前記アドレスバスの不良を検出する、アドレスバスのテスト装置。
【請求項１４】
複数の前記アドレスパタンの中から特定の前記アドレスパタンを選択し、
選択された前記アドレスパタンにより特定される前記メモリセルに保持された論理値の読み出しを前記メモリに対して指示し、
読み出した前記論理値が前記第１論理値か否かを判定し、
読み出した前記論理値が前記第１論理値でないときに不良を検出し、
読み出した前記論理値が前記第１論理値のとき、選択された前記アドレスパタンにより特定される前記メモリセルに対する前記第２論理値の書き込みを前記メモリに対して指示することを特徴とする請求項１３に記載のテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アドレスバスのテスト方法及びテスト装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置（以下、メモリと呼ぶこともある）に関する技術の進展が著しい。メモリは、多数のメモリセルがマトリクス状に配置されたメモリセルアレイを有する。メモリは、０又は１の論理値を各メモリセルで保持することでデータを記憶する。メモリの記憶容量の増大に応じて、メモリのメモリセル数が増大している。
【０００３】
メモリの信頼性を高めるため、様々なテストが実行されている。
【０００４】
メモリのテスト方法の代表格としては、マーチングテストが知られている（特許文献１参照）。マーチングテストでは、原則として、個々のメモリセルにアクセスすることが要求される。従って、メモリのテストに要する時間が長時間化する。
【０００５】
メモリセル自体の信頼性が保障されている場合、メモリコントローラとメモリとを接続するバスに限定してテストすることが要求される。例えば、外部からテスト済みのメモリを購入し、これに対してバスを接続する場合である。また、ＢIＳＴ(Built-In Self Test)回路が組み込まれたメモリを採用する場合である。
【０００６】
メモリコントローラとメモリとを接続するバスに欠陥がある場合、（１）メモリに対して適切なアドレス指定ができない、（２）メモリに対して所望のデータを転送できない等の問題が生じるおそれがある。
【０００７】
特許文献２には、データ線、及びアドレス線をテストする方法が開示されている。ここでは、次の手順に従って、アドレス線の故障を検出している。（ａ）全アドレス線のチェックのためにデータを書き込み、（ｂ）メモリ全領域からデータを読み出し、（ｃ）同一のデータが２箇所から読み出された場合にアドレス線の故障を検出する。しかしながら、このテストは、互いに異なるデータを個々のメモリセルに書き込むことが要求されるため、アドレス線のバス幅に対してデータ線のバス幅が狭い場合には採用できない。結果として、アドレス線とデータ線のバス幅の相対的な関係に応じて、他のテスト方法を採用する等の対応が必要になるおそれがある。なお、特許文献３にも、アドレス線のテスト方法に関する技術が開示されている。
【特許文献１】特開平５−３４２１１３号公報
【特許文献２】特開２００１−２４３１２１号公報
【特許文献３】特開２０００−２１５０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の説明から明らかなように、アドレスバスとデータバス夫々のバス幅の相対的な関係に依存せずにアドレスバスのテストをすることが強く求められている。
【課題を解決するための手段】
【０００９】
本発明に係るテスト方法は、複数のメモリセルを有するメモリへ伝送される複数ビットのアドレスパタンの伝送路であるアドレスバスのテスト方法であって、全ビットが第１論理値であるアドレスパタンにより特定される前記メモリセルに対して第１論理値を書き込み、あるビットがその他の全てのビットとは異なり第２論理値である複数のアドレスパタン夫々により特定される前記メモリセルに対して前記第１論理値を書き込み、第１の前記アドレスパタンにより特定される前記メモリセルに対して前記第１論理値とは異なる値の第２論理値を書き込み、第２の前記アドレスパタンにより特定され、かつ前記第１論理値が読み出されるべき前記メモリセルからの前記第２論理値の読み出しに基づいて前記アドレスバスの不良を検出する。
【００１０】
予め対象となるメモリセルに対して第１論理値を書き込んだうえで、今回選択したアドレスパタンに対応する番地のメモリセルに対して第２論理値を書き込み、次回以降に選択したアドレスパタンに対応する番地のメモリセルからのリード値が第１論理値か否かを判定する。リード値＝第２論理値の場合、以前に選択したアドレスパタンに対応する番地のメモリセルに対する第２論理値の書き込みが、実際には他のアドレスパタンに対応する番地にも書き込まれていたことになる。このようにして、（１）アドレスバスに含まれるアドレス線の値が第１論理値又は第２論理値に固定されている、（２）アドレスバスに含まれるアドレス線同士が互いに短絡している、といったアドレスバスの欠陥を検出することができる。
【００１１】
本発明に係るテスト方法は、複数のメモリセルを有するメモリへ伝送される複数ビットのアドレスパタンの伝送路であるアドレスバスのテスト方法であって、全ビットが第１論理値であるアドレスパタンにより特定される前記メモリセルに対して第１論理値を書き込み、あるビットがその他の全てのビットとは異なり第２論理値である複数のアドレスパタン夫々により特定される前記メモリセルに対して前記第１論理値を書き込み、今回選択された前記アドレスパタンにより特定される前記メモリセルから、今回よりも前に選択された前記アドレスパタンにより特定される前記メモリセルに対して書き込まれた第２論理値を読み出すことに基づいて、前記アドレスバスの不良を検出する。
【００１２】
本発明に係るテスト装置は、複数のメモリセルを有するメモリへ伝送される複数ビットのアドレスパタンの伝送路であるアドレスバスのテスト装置であって、全ビットが第１論理値であるアドレスパタンにより特定される前記メモリセルに対して第１論理値を書き込むように前記メモリに対して指示し、あるビットがその他の全てのビットとは異なり第２論理値である複数のアドレスパタン夫々により特定される前記メモリセルに対して前記第１論理値を書き込むように前記メモリに対して指示し、第１の前記アドレスパタンにより特定される前記メモリセルに対して前記第１論理値とは異なる値の第２論理値を書き込むように前記メモリに対して指示し、第２の前記アドレスパタンにより特定され、かつ前記第１論理値が読み出されるべき前記メモリセルからの前記第２論理値の読み出しに基づいて前記アドレスバスの不良を検出する。
【発明の効果】
【００１３】
本発明によれば、アドレスバスとデータバス夫々のバス幅の相対的な関係に依存せずにアドレスバスのテストをすることができる。
【発明を実施するための最良の形態】
【００１４】
［第１の実施形態］
以下、図１乃至図４を参照して、本発明の第１の実施形態について説明する。図１は、テスト装置の概略的なブロック図である。図２は、アドレスパタンを説明するための説明図である。図３は、テスト装置の動作を説明するための概略的なフローチャートである。図４は、アドレスバスに不良が生じた場合の説明図である。
【００１５】
図１に示すように、テスト装置１０は、バス１５を介して、メモリ装置２０に接続される。テスト装置１０は、一般的なコンピュータである。バス１５は、パラレルな複数ビットの信号伝送路である。メモリ装置２０は、一般的な半導体記憶装置であり、複数のメモリセルがマトリクス状に形成されたメモリセルアレイを有する。
【００１６】
バス１５は、アドレスバス１５ａ、データバス１５ｂ、及び制御線１５ｃからなる。アドレスバス１５ａは、パラレルなＮ（但し、Ｎは、２以上の自然数とする）本のアドレス線からなる。データバス１５ｂは、パラレルなＮ本のデータ線からなる。アドレスバス１５ａには、アドレス指定に用いられるアドレスパタンが流れる。データバス１５ｂには、メモリセルにライトされるデータ又はメモリセルからリードされたデータが流れる。制御線１５ｃには、メモリ装置２０を制御するための制御信号（例えば、クロック信号）が流れる。なお、メモリコントローラ２とメモリ装置２０間を接続する制御線の数は任意である。１本の制御線１５ｃでメモリコントローラ２とメモリ装置２０間を接続しているが、複数の制御線からなる制御バスでメモリコントローラ２とメモリ装置２０間を接続しても良い。
【００１７】
図１に示すように、テスト装置１０は、メモリコントローラ２、ＲＯＭ(Read Only Memory)４、ＣＰＵ(Central Processing Unit)６、及びＧＰＩＯ(General Purpose Input Output)８を有する。ＧＰＩＯ８には、テスター２５が接続される。
【００１８】
ＲＯＭ４は、一般的な半導体記憶装置であり、プログラム、及びテーブルを記憶する。換言すると、ＲＯＭ４は、プログラム格納部及びテーブル格納部を有する。具体的には、ＲＯＭ４には、図２に示すアドレスパタンテーブルが記憶されている。以下、説明の便宜上、アドレスバス１５ａのバス幅は４ｂｉｔであるものとして説明する。
【００１９】
図２に模式的に示すように、アドレスパタンテーブルには、４ｂｉｔのアドレスバスに対応して５つのアドレスパタンが格納されている。アドレスパタン０は、全ｂｉｔが論理値０である。アドレスパタン１は、０ｂｉｔが論理値１であり、その他のｂｉｔが論理値０である。アドレスパタン２乃至４は、アドレスパタン１とは異なるｂｉｔに論理値１がセットされている。なお、アドレスパタンは、メモリセルの番地を行、列の指定で表示する。ＣＰＵ６又はメモリコントローラ２がアドレス変換を実行する場合には、必ずしもアドレスバスに対応していないアドレスパタン（アドレス情報）をＲＯＭ４に格納しても良い。
【００２０】
ＣＰＵ６は、一般的な演算処理装置であり、ＲＯＭ４に格納されたテストプログラムを実行する。尚、ＣＰＵ６によるプログラムの実行については後述する。
【００２１】
ＧＰＩＯ８は、汎用性のある半導体集積回路であり、ＣＰＵ６の演算結果を外部に出力する。
【００２２】
メモリコントローラ２は、ＣＰＵ６から伝達される指令に応じてメモリ装置２０を制御する機能回路である。例えば、メモリコントローラ２は、ＣＰＵ６からの指令に応じて、所望の番地のメモリセルに対して論理値０をライトするようにメモリ装置２０に対して指示する。同様に、メモリコントローラ２は、ＣＰＵ６からの指令に応じて、所望の番地にあるメモリセルから、そこに保持された論理値をリードするようにメモリ装置２０に対して指示する。
【００２３】
メモリ装置２０は、メモリコントローラ２からの指示に応じて、指定番地にあるメモリセルに対して論理値０又は１を書き込む。具体的には次のとおりである。メモリ装置２０は、制御線１５ｃを介して伝達される制御信号に応じて、メモリセルに対するデータのライト指示を検出する。メモリ装置２０は、アドレスバス１５ａを介して伝達するアドレスパタンから論理値を書き込むべきメモリセルの番地を検出する。メモリ装置２０は、データバス１５ｂに含まれるデータ線を介して伝達する論理値を受信し、この論理値を上述のように検出した番地のメモリセルに対して書き込む。
【００２４】
同様に、メモリ装置２０は、メモリコントローラ２からの指示に応じて、指定番地にあるメモリセルから、そこに保持された論理値を読み出す。具体的には次のとおりである。メモリ装置２０は、制御線１５ｃを介して伝達される制御信号に応じて、メモリセルに対するデータのリード指示を検出する。メモリ装置２０は、アドレスバス１５ａを介して伝達するアドレスパタンから論理値を読み出すべきメモリセルの番地を検出する。メモリ装置２０は、上述のように検出した番地のメモリセルに保持された論理値を読み出し、これをデータバス１５ｂに含まれるデータ線を介してメモリコントローラ２へ出力する。
【００２５】
次に、図３を参照して、テスト装置１０の動作について説明する。なお、以下の説明では、ＲＯＭ４に格納されたプログラムがＣＰＵ６で実行されていることを前提とする。
【００２６】
まず、テスト領域に論理値０をライトする（Ｓ１）。
【００２７】
ＣＰＵ５は、ＲＯＭ４からアドレスパタン０〜４（図２参照）をこの順で読み出す。ＣＰＵ５は、メモリコントローラ２に対してアドレスパタン０〜４をこの順で伝送し、各アドレスパタンにより特定されるメモリセルに対して論理値０をライトすることを指示する。メモリコントローラ２は、バス１５を介して、メモリ装置２０に対して、アドレスパタン０〜４により特定されるメモリセルに対して論理値０をライトすることを指示する。具体的には、メモリコントローラ２は、ライト指示を示す制御信号を制御線１５ｃに出力し、アドレスパタン０をアドレスバス１５ａに出力し、論理値０をデータバス１５ｂに含まれるデータ線に出力する。この手順を他のアドレスパタンにも適用して、アドレスパタン０〜４により特定されるメモリセルに対して論理値０をライトする。
【００２８】
次に、初期アドレスを指定する（Ｓ２）。
【００２９】
ＣＰＵ６は、ＲＯＭ４からアドレスパタン０をリードして、これをメモリコントローラ２へ伝送する。メモリコントローラ２は、アドレスバス１５ａに接続されたバッファーにアドレスパタン０をセットする等によって、アドレスバス１５ａにアドレスパタン０を流す。なお、図２に示すように、ＲＯＭ４には、行番号に応じた順番でアドレスパタンが格納されている。ここでは、初期アドレスとしてアドレスパタン０が一番目の行に格納されている。
【００３０】
次に、データリードをする（Ｓ３）。
【００３１】
ＣＰＵ６は、メモリコントローラ２に対して、指定アドレスに対応した番地のメモリセルから、そこに保持された論理値のリードを指示する。メモリコントローラ２は、アドレスバス１５ａに流れるアドレスパタンにより特定されるメモリセルから、そこに保持された論理値のリードを指示する制御信号を制御線１５ｃに流す。なお、このとき、アドレスバス１５ａには今回のアドレスパタン（１回目であればアドレスパタン０、２回目であればアドレスパタン１、３回目であればアドレスパタン２、他同様）が流れている。このようにしてメモリ装置２０からメモリコントローラ２へは、指定番地のメモリセルからリードされた論理値がデータ線を介して伝送される。そして、リードされた論理値は、メモリコントローラ２からＣＰＵ６へ伝送される。
【００３２】
次に、リード値＝０であるか否かを判定する（Ｓ４）。
【００３３】
ＣＰＵ６は、リードした論理値が０であるか否かを判定する。リードした論理値＝０のとき、次のステップに進む。リードした論理値≠０のとき、ＣＰＵ６は、テスト対象とするアドレスバス１５ａが不良であることを検出する。そして、アドレスバス１５ａが不良であると判定する（Ｓ９）。ＣＰＵ６は、不良判定を示す信号を生成して、これをＧＰＩＯ８に出力する。ＧＰＩＯ８は、この判定結果をテスター２５へ出力する。
【００３４】
リード値＝０のとき、指定アドレスに論理値１をライトする（Ｓ５）。
【００３５】
リード値＝０のとき、ＣＰＵ６は、メモリコントローラ２に対して、指定したアドレスに対して論理値１をライトするように指示する。メモリコントローラ２は、バッファへの論理値のセット等によって、論理値１が書き込まれるようにデータバス１５ｂに含まれるデータ線に論理値を流す。なお、このとき、上述と同様、アドレスバス１５ａには今回のアドレスパタンが流れている。メモリコントローラ２は、アドレスバス１５ａに流れるアドレスパタンにより特定されるメモリセルに対して論理値１が書き込まれるように指示する制御信号を制御線１５ｃに出力する。これによって、今回のアドレスパタンに対応するメモリセルには論理値１がライトされる。
【００３６】
次に、最終アドレスか否かを判定する（Ｓ６）。
【００３７】
ＣＰＵ６は、現在の指定アドレスが、５行目のアドレスか否かを確認する。現在の指定アドレスが５行目であれば、ＣＰＵ６は、テスト対象としたアドレスバスが良品であることを検出する。ＣＰＵ６は、良品判定を示す信号を生成して、これをＧＰＩＯ８に出力する。ＧＰＩＯ８は、この判定結果をテスター２５へ出力する。現在の指定アドレスが５行目以下であれば、上述のステップＳ３に戻る。
【００３８】
後述の説明から明らかなように、アドレスバス１５ａに欠陥があるとき、上述のステップＳ５のとき、指定番地以外のメモリセルに対しても論理値１が書き込まれてしまう場合がある。本実施形態では、この点に鑑みて、今回選択したアドレスパタンに対応する番地のメモリセルに対して論理値１を書き込み、次回以降に選択したアドレスパタンに対応する番地のメモリセルからのリード値が０か否かを判定する。リード値＝１の場合、以前に選択したアドレスパタンに対応する番地のメモリセルに対する論理値１の書き込みが、実際には他のアドレスパタンに対応する番地にも書き込まれていたことになる。このようにして、（１）アドレスバス１５ａに含まれるアドレス線の値が論理値０又は１に固定されている、（２）アドレスバス１５ａに含まれるアドレス線同士が互いに短絡している、といったアドレスバス１５ａの欠陥を検出する。
【００３９】
最後に、図４を参照して、アドレスバス１５ａのテストについて補足的に説明する。尚、図４（ａ）は、アドレス線Ｂｉｔ２が論理値１に固定されている場合を示す。図４（ｂ）は、アドレス線Ｂｉｔ２が論理値０に固定されている場合を示す。図４（ｃ）は、アドレス線Ｂｉｔ１とアドレス線Ｂｉｔ３が短絡し、論理値１になるべきアドレス線Ｂｉｔ１及びＢｉｔ３が論理値０になる場合を示す。図４（ｄ）は、アドレス線Ｂｉｔ１とアドレス線Ｂｉｔ３が短絡し、論理値０になるべきアドレス線Ｂｉｔ１及びＢｉｔ３が論理値１になる場合を示す。
【００４０】
図４（ａ）の場合について説明する。
【００４１】
アドレスパタン０でアドレス指定したとしても、実際には、アドレスパタン０１００がメモリ装置２０に伝達される。よって、論理値１は、アドレスパタン０１００に対応する番地のメモリセルにライトされる。
【００４２】
同様に、アドレスパタン１でアドレス指定したとしても、実際には、アドレスパタン０１０１がメモリ装置２０に伝達される。よって、論理値１は、アドレスパタン０１０１に対応する番地のメモリセルにライトされる。
【００４３】
同様に、アドレスパタン２でアドレス指定したとしても、実際には、アドレスパタン０１１０がメモリ装置２０に伝達される。よって、論理値１は、アドレスパタン０１１０に対応する番地のメモリにライトされる。
【００４４】
次に、アドレスパタン３を選択し、ステップ３によりリード値＝０か否かを判定するとき、アドレスパタン３に対応する番地のメモリセルからリードされる値は論理値１である。これによって、アドレスパタン４の選択をすることなく、アドレスバス１５ａの欠陥を短時間で検出することができる。
【００４５】
図４（ｂ）の場合について説明する。
【００４６】
アドレスパタン３でアドレス指定したとしても、実際には、アドレスパタン００００がメモリ装置２０に伝達される。アドレスパタン００００に対応する番地のメモリセルには、既にサイクル１のステップＳ５で論理値＝１がライトされている。よって、今回のサイクル４のステップＳ３ではリード値＝１となる。このようにして、アドレスバス１５ａの欠陥を短時間で検出することができる。
【００４７】
図４（ｃ）の場合について説明する。
【００４８】
アドレスパタン２でアドレス指定したとしても、実際には、アドレスパタン００００がメモリ装置に伝達される。アドレスパタン００００に対応する番地のメモリセルには、既にサイクル１のステップＳ５で論理値＝１がライトされている。よって、今回のサイクル３のステップＳ３ではリード値＝１となる。このようにして、アドレスバス１５ａの欠陥を短時間で検出することができる。また、ショートしたアドレス線が互いに隣り合っていない場合であってもアドレスバス１５ａのテストをすることができる。
【００４９】
図４（ｄ）の場合について説明する。
【００５０】
アドレスパタン３でアドレス指定したとしても、実際には、アドレスパタン１０１０がメモリ装置２０に伝達される。よって、論理値１は、アドレスパタン１０１０に対応する番地のメモリセルにライトされる。
【００５１】
アドレスパタン５でアドレス指定したとしても、実際には、アドレスパタン１０１０がメモリ装置２０に伝達される。アドレスパタン５を選択し、ステップ３によりリード値＝０か否かを判定するとき、アドレスパタン５に対応する番地のメモリセルからリードされる値は論理値１である。このようにして、アドレスバス１５ａの欠陥を検出することができる。また、ショートしたアドレス線が互いに隣り合っていない場合であってもアドレスバス１５ａのテストをすることができる。
【００５２】
上述の説明から明らかなように、本実施形態では、今回選択としたアドレスパタンに対応する番地のメモリセルに対して論理値１を書き込み、次回以降に選択したアドレスパタンに対応する番地のメモリセルからのリード値が０か否かを判定する。リード値が１の場合、以前に選択したアドレスパタンに対応する番地のメモリセルに対する論理値１の書き込みが、実際には他のアドレスパタンに対応する番地にも書き込まれていたことになる。このようにして、（１）アドレスバス１５ａに含まれるアドレス線の値が論理値０又は１に固定されている、（２）アドレスバス１５ａに含まれるアドレス線同士が互いに短絡している、といったアドレスバス１５ａの欠陥を簡易、かつ短時間で検出する。
【００５３】
また、本実施形態では、本実施形態では、５つのメモリセルに対してアクセスし、上述のステップＳ７で最終アドレスを検出すれば、アドレスバス１５ａに欠陥がないと判定することができる。従来のように個々のライトデータの比較をする等の必要性はなく、非常に簡易に短時間にアドレスバス１５ａのテストをすることができる。
【００５４】
［第２の実施形態］
以下、図５及び図６を参照して、本発明の第２の実施形態について説明する。図５は、アドレスパタンを説明するための説明図である。図６は、メモリセルアレイの概略的な模式図である。
【００５５】
本実施形態では、アドレスバス１５ａのバス幅は７ｂｉｔである。また、アドレスバス１５ａのバス幅に対応してアドレスパタン０〜７を用意する。このような場合であっても第１の実施形態と同様の効果を得ることができる。なお、本実施形態の場合には、８つのメモリセルに対してアクセスし、上述のステップＳ７で最終アドレスを検出すれば、アドレスバス１５ａに欠陥がないと判定することができる。
【００５６】
［第３の実施形態］
以下、図７を参照して、本発明の第３の実施形態について説明する。図７は、テスト装置の概略的なブロック図である。
【００５７】
本実施形態では、バス１５に接続されるメモリ装置２０にはＢＩＳＴ回路（組込型自己テスト回路）３０が組み込まれている。このような場合であっても上述の実施形態で説明したものと同様の効果を得ることができる。
【００５８】
本発明の技術的範囲は上述の実施形態に限定されない。本発明は、アドレスバスに加えて、データバス、及び制御線のテストをする場合にも適用可能である。アドレスバスのバス幅は任意である。メモリ装置の具体的な構成は任意である。テスト装置の具体的な構成は任意である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態にかかるテスト装置の概略的なブロック図である。
【図２】本発明の第１の実施形態にかかるアドレスパタンを説明するための説明図である。
【図３】本発明の第１の実施形態にかかるテスト装置の動作を説明するための概略的なフローチャートである。
【図４】本発明の第１の実施形態にかかるアドレスバスに不良が生じた場合の説明図である。
【図５】本発明の第２の実施形態にかかるアドレスパタンを説明するための説明図である。
【図６】本発明の第２の実施形態にかかるメモリセルアレイの概略的な模式図である。
【図７】本発明の第３の実施形態にかかるテスト装置の概略的なブロック図である。
【符号の説明】
【００６０】
１０    テスト装置
２    メモリコントローラ
４    ＲＯＭ
６    ＣＰＵ
８    ＧＰＩＯ
１５    バス
１５ａ    アドレスバス
１５ｂ    データバス
１５ｃ    制御線
２０    メモリ装置
２５    テスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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