(57)【要約】【課題】  ブレークダウン電圧を調整可能であり、かつ、小型なサージ保護素子を提供する。【解決手段】  半導体基板１２の表面に露出している第１導電型の第１領域２６と、半導体基板１２の表面に露出しており、第１領域２６と隣接している第２導電型の第２領域２４と、半導体基板１２の表面に露出しており、第２領域２４と隣接しており、第２領域２４によって第１領域２６から分離されている第１導電型の第３領域２２と、第１領域２６の表面に形成されている第１電極３２と、第３領域の表面に形成されている第２電極３０と、第１電極３２と第２領域２４の間の第１領域２６の表面に形成されている絶縁膜３４と、絶縁膜３４上に形成されているブレークダウン制御電極３６を有していることを特徴とするサージ保護素子２０。【選択図】図１
2010097996.tif 000002
【特許請求の範囲】
【請求項１】
サージ保護素子であって、
半導体基板の表面に露出している第１導電型の第１領域と、
半導体基板の表面に露出しており、第１領域と隣接している第２導電型の第２領域と、
半導体基板の表面に露出しており、第２領域と隣接しており、第２領域によって第１領域から分離されている第１導電型の第３領域と、
第１領域の表面に形成されている第１電極と、
第３領域の表面に形成されている第２電極と、
第１電極と第２領域の間の第１領域の表面に形成されている絶縁膜と、
絶縁膜上に形成されているブレークダウン制御電極、
を有していることを特徴とするサージ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージから回路を保護するサージ保護素子に関する。
【背景技術】
【０００２】
特許文献１には、ＮＰＮトランジスタ型のサージ保護素子が開示されている。このサージ保護素子では、エミッタ電極とベース電極が抵抗素子を介して接続されており、これによってエミッタ−コレクタ間のブレークダウン電圧を低下させている。このサージ保護素子は、所定の配線間に接続されて使用される。その配線間にサージが印加されたときには、ブレークダウン電圧が低いためにサージ保護素子がオンする。これによって、その配線間に接続されている回路にサージが印加されることが防止される。
【０００３】
【特許文献１】特開昭５６−１００４６７号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１のサージ保護素子では、エミッタ電極とベース電極を抵抗素子によって接続する必要がある。すなわち、半導体基板上に抵抗素子を形成する領域が必要となる。このため、半導体基板上におけるサージ保護素子のサイズが大きくなるという問題があった。
また、サージ保護素子のブレークダウン電圧は、保護対象の回路に応じて変更する必要がある。一方、抵抗素子の電気抵抗は製造ばらつきが大きく、また、温度によって電気抵抗が変化する。これらの電気抵抗の変動によって、サージ保護素子のブレークダウン電圧も変動する。このようなブレークダウン電圧の変動を考慮して、保護対象の回路に応じてサージ保護素子を設計する必要があった。
【０００５】
本発明は、上述した実情に鑑みて創作されたものであり、ブレークダウン電圧を調整可能であり、かつ、小型なサージ保護素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のサージ保護素子は、半導体基板の表面に露出している第１導電型の第１領域と、半導体基板の表面に露出しており、第１領域と隣接している第２導電型の第２領域と、半導体基板の表面に露出しており、第２領域と隣接しており、第２領域によって第１領域から分離されている第１導電型の第３領域と、第１領域の表面に形成されている第１電極と、第３領域の表面に形成されている第２電極と、第１電極と第２領域の間の第１領域の表面に形成されている絶縁膜と、絶縁膜上に形成されているブレークダウン制御電極を有している。
最初に、第１導電型がＮ型であり、第２導電型がＰ型である本発明のサージ保護素子（ＮＰＮトランジスタ型のサージ保護素子）について説明する。この場合、第１領域がＮ型コレクタ領域であり、第２領域がＰ型ベース領域であり、第３領域がＮ型エミッタ領域であり、第１電極がコレクタ電極であり、第２電極がエミッタ電極である。このサージ保護素子を使用する際には、コレクタ電極を高電位側の配線に接続し、エミッタ電極を低電位側の配線に接続する。また、ブレークダウン制御電極には、マイナスの電位（低電位側の配線より低い電位）を印加する。ブレークダウン制御電極にマイナスの電位を印加すると、絶縁膜近傍のコレクタ領域（すなわち、コレクタ電極とベース領域の間のコレクタ領域の表面近傍）にホールが引き寄せられる。このため、その領域でホールの濃度が上昇し、その領域がＰ型化する。Ｐ型化した領域の端部とコレクタ電極の間の距離は短いので、Ｐ型化した領域の端部に電界が集中する。これによって、コレクタ領域−ベース領域間がアバランシェ降伏し易くなり、サージ保護素子のブレークダウン電圧が低くなる。高電位配線にサージが印加された場合に、サージ保護素子がブレークダウンによりオンし、高電位配線に接続されている回路にサージが印加されることが防止される。
次に、第１導電型がＰ型であり、第２導電型がＮ型である本発明のサージ保護素子（ＰＮＰトランジスタ型のサージ保護素子）について説明する。この場合、第１領域がＰ型コレクタ領域であり、第２領域がＮ型ベース領域であり、第３領域がＰ型エミッタ領域であり、第１電極がコレクタ電極であり、第２電極がエミッタ電極である。このサージ保護素子を使用する際には、エミッタ電極を高電位側の配線に接続し、コレクタ電極を低電位側の配線に接続する。また、ブレークダウン制御電極には、プラスの電位（高電位側の配線より高い電位）を印加する。ブレークダウン制御電極にプラスの電位を印加すると、絶縁膜近傍のコレクタ領域（すなわち、コレクタ電極とベース領域の間のコレクタ領域の表面近傍）に電子が引き寄せられる。このため、その領域で電子の濃度が上昇し、Ｎ型化する。Ｎ型化した領域の端部とコレクタ電極の間の距離は短いので、Ｎ型化した領域の端部に電界が集中する。これによって、コレクタ領域−ベース領域間がアバランシェ降伏し易くなり、サージ保護素子のブレークダウン電圧が低くなる。高電位配線にサージが印加された場合に、サージ保護素子がブレークダウンによりオンし、高電位配線に接続されている回路にサージが印加されることが防止される。
【発明の効果】
【０００７】
以上に説明したように、本発明のサージ保護素子は、ブレークダウン制御電極に印加される電位によって、ブレークダウン電圧が低下する。すなわち、ブレークダウン制御電極に印加する電位を変更することで、サージ保護素子のブレークダウン電圧を変更することができる。したがって、このサージ保護素子は、必要なブレークダウン電圧が異なる種々の回路の保護に用いることができる。また、このサージ保護素子は、コレクタ領域上に絶縁膜及びブレークダウン制御電極を設けるだけで形成することができる。したがって、半導体基板上におけるサージ保護素子のサイズが拡大することもない。小型なサージ保護素子を提供することができる。
【発明を実施するための最良の形態】
【０００８】
実施形態に係るサージ保護素子を備えた半導体装置について説明する。実施形態に係る半導体装置は、内部回路とサージ保護回路を備えている。内部回路とサージ保護回路は同一の半導体基板に形成されている。図１は、サージ保護素子２０の断面図、及び、サージ保護素子２０と内部回路１０の接続関係を示している。
【０００９】
図１に示すように、サージ保護素子２０は、エミッタ領域２２と、ベース領域２４と、コレクタ領域２６を有している。エミッタ領域２２は、Ｎ型領域であり、半導体基板１２の上面に臨む領域に形成されている。ベース領域２４は、Ｐ型領域であり、半導体基板１２の上面に臨む領域においてエミッタ領域２２の下面と側面を覆うように形成されている。コレクタ領域２６は、Ｎ型領域であり、半導体基板１２の上面に臨む領域においてベース領域２４の下面と側面を覆うように形成されている。エミッタ領域２２上には、エミッタ電極３０が形成されている。エミッタ電極３０は、ＧＮＤパッド４２に接続されている。ＧＮＤパッド４２には、グランド電位が印加される。コレクタ領域２６上には、コレクタ電極３２が形成されている。コレクタ電極３２は、ＶＤＤパッド４０に接続されている。ＶＤＤパッド４０には、プラス電位（グランド電位より高い電位）が印加される。半導体基板１２上には、コレクタ領域２６とベース領域２４を跨ぐように絶縁膜３４が形成されている。絶縁膜３４上には、ポリシリコンからなるブレークダウン制御電極３６が形成されている。ブレークダウン制御電極３６は、ＢＤパッド４４に接続されている。ＢＤパッド４４には、マイナス電位（グランド電位より低い電位）が印加される。
【００１０】
内部回路１０は、ＶＤＤパッド４０に接続されている。図示していないが、内部回路１０は、ＮＰＮトランジスタを備えている。内部回路１０のＮＰＮトランジスタは、半導体基板１２の上面側のサージ保護素子２０に隣接する領域に形成されている。これらのＮＰＮトランジスタは、サージ保護素子２０と同様の深さ範囲に形成されたエミッタ領域、ベース領域、及び、コレクタ領域を備えている。
【００１１】
上述したように、ブレークダウン制御電極３６（すなわち、ＢＤパッド４４）には、マイナス電位（グランド電位より低い電位）が印加される。このため、コレクタ領域２６のうちのブレークダウン制御電極３６の下部の領域３８（すなわち、絶縁膜３４と接している領域３８：図１参照）に、コレクタ領域２６中のホールが引き寄せられる。このため、領域３８では、ホールの濃度が高くなる。これによって、領域３８がＰ型半導体の特性を有するようになる（すなわち、領域３８がＰ型化する）。
【００１２】
サージ保護素子２０のブレークダウン電圧（コレクタ電極３２−エミッタ電極３０間のブレークダウン電圧）は、領域３８が形成されている状態（ブレークダウン制御電極３６にマイナス電位が印加されている状態）と、形成されていない状態（ブレークダウン制御電極３６にマイナス電位が印加されていない状態）とで異なる。
【００１３】
領域３８が形成されていない状態で、コレクタ電極３２−エミッタ電極３０間への電圧の印加によってベース領域２４とコレクタ領域２６の間のＰＮ接合に逆電圧が印加されると、コレクタ電極３２に近い側のＰＮ接合の近傍の領域Ａ１に電界が集中する。領域Ａ１に生じる電界が所定値以上に高くなると、領域Ａ１でキャリアのインパクトイオン化が生じ、ＰＮ接合がアバランシェ降伏する。但し、領域Ａ１とコレクタ電極３２との間の距離が比較的長いため、その間のコレクタ領域２６内に電界がある程度分散する。したがって、領域Ａ１に生じる電界はそれほど大きくならない。このため、ＰＮ接合がアバランシェ降伏し難く、サージ保護素子２０のブレークダウン電圧は高くなる。
【００１４】
一方、領域３８が形成されている状態では、Ｐ型化した領域３８が形成されている。このために、領域３８とコレクタ領域２６（Ｐ型化していないコレクタ領域２６）の界面に逆電圧が印加され、領域３８の端部近傍（コレクタ電極３２に近い側の端部近傍）の領域Ａ２に電界集中が生じる。この場合、領域Ａ２とコレクタ電極３２との間の距離が短いために、電界がコレクタ領域２６内にほとんど分散しない。したがって、領域Ａ２に生じる電界は非常に大きくなり、領域Ａ２でキャリアのインパクトイオン化が生じ易い。このため、領域３８とコレクタ領域２６の界面でアバランシェ降伏が生じ易く、サージ保護素子２０のブレークダウン電圧が低くなる。
【００１５】
このように、サージ保護素子２０のブレークダウン電圧は、ブレークダウン制御電極３６に印加する電位によって変化する。図２は、ブレークダウン制御電極３６に印加する電位を変化させたときの、サージ保護素子２０のブレークダウン電圧の変化を示すグラフである。図２に示すように、ブレークダウン制御電極３６に印加する電位が低いほど（すなわち、マイナス電位の絶対値が大きいほど）、サージ保護素子２０のブレークダウン電圧は低くなる。本実施形態では、ブレークダウン制御電極３６に−５Ｖを印加する。したがって、サージ保護素子２０は、通常のＮＰＮトランジスタに比べて（すなわち、ブレークダウン制御電極３６への印加電位が０Ｖの場合に比べて）ブレークダウン電圧が約５Ｖ低くなる。
【００１６】
ＶＤＤパッド４０には、通常時は、ブレークダウン電圧より小さい電圧が印加される。したがって、サージ保護素子２０はオンせず、内部回路１０が動作する。ＶＤＤパッド４０にブレークダウン電圧以上の大きさのサージが印加されると、サージ保護素子２０がオンする。これによって、サージ電流がサージ保護素子２０を介してＶＤＤパッド４０からＧＮＤパッド４２に流れ、サージが減衰する。これによって、サージが内部回路１０に印加されることが防止される。
【００１７】
以上に説明したように、本実施形態のサージ保護素子２０は、ブレークダウン制御電極３６に印加する電位によって、ブレークダウン電圧が変化する。したがって、内部回路で使用する電圧に応じて、ブレークダウン電圧を調整することができる。サージ保護素子２０は、種々の内部回路の保護に用いることができる。
また、上述したサージ保護素子２０は、ＮＰＮトランジスタのコレクタ領域２６上に絶縁膜３４及びブレークダウン制御電極３６を形成した構造を有している。通常のＮＰＮトランジスタは、コレクタ電極３２とベース領域２４の間にスペースが設けられている。サージ保護素子２０は、上記のスペースに絶縁膜３４及びブレークダウン制御電極３６を設けることで製造可能であり、通常のＮＰＮトランジスタと同等のサイズで形成することができる。抵抗素子を設ける従来のサージ保護素子に比べて、小型なサージ保護素子２０を提供することができる。
また、サージ保護素子２０と内部回路１０は同一の半導体基板に形成されるので、サージ保護素子２０と内部回路１０の間に分離領域を設ける必要がある。通常は、分離領域は、サージ保護素子の製造公差と内部回路の製造公差の双方を考慮して設ける必要がある。しかしながら、本実施形態の半導体装置では、サージ保護素子２０に隣接する領域に、内部回路１０のＮＰＮトランジスタが形成されている。サージ保護素子２０の拡散領域（すなわち、コレクタ領域２６、ベース領域２４、及び、エミッタ領域２２）は、ＮＰＮトランジスタと同じ構造である。したがって、サージ保護回路２０の拡散領域の形成範囲に製造公差によるズレが生じた場合、ＮＰＮトランジスタの拡散領域も同一方向にズレが生じる。したがって、分離領域の幅を狭くすることができる。特に、サージ保護素子２０とＮＰＮトランジスタの拡散領域を同一工程で形成する場合には、従来のようにサージ保護素子形成工程の製造公差と内部回路形成工程の製造公差のそれぞれを考慮する必要がなく、分離領域の幅をより狭くすることができる。これによって、半導体装置をより小型化することができる。
【００１８】
なお、上述した実施形態では、絶縁膜３４及びブレークダウン制御電極３６が、コレクタ領域２６とベース領域２４の境界のＰＮ接合を跨ぐように形成されていた。しかしながら、絶縁膜３４及びブレークダウン制御電極３６は、ベース領域２４上には形成されていなくてもよい。すなわち、少なくともコレクタ電極３２とベース領域２４の間のコレクタ領域２６上に形成されていればよい。コレクタ領域２６上にこれらを形成すれば、ブレークダウン制御電極３６へのマイナス電位の印加によって、コレクタ領域２６の一部をＰ型化することができる。Ｐ型化した領域がベース領域２４と繋がるように絶縁膜３４及びブレークダウン制御電極３６を配置することで、ブレークダウン電圧を調整可能なサージ保護素子を提供することができる。
【００１９】
なお、上述した実施形態では、ＮＰＮトランジスタ型のサージ保護素子２０について説明したが、図３に示すＰＮＰトランジスタ型のサージ保護素子１２０でも同様の効果を得ることができる。ＰＮＰ型のサージ保護素子１２０の場合、エミッタ電極１３２をＶＤＤパッド１４０に接続し、コレクタ電極１３０をＧＮＤパッド１４２に接続し、ブレークダウン制御電極１３６をＢＤパッド１４４に接続する。また、ＢＤパッド１４４（すなわち、ブレークダウン制御電極１３６）には、プラス電位（ＶＤＤパッド１４０より高い電位）を印加する。これによって、コレクタ領域１２２中の領域１３８がＮ型化し、サージ保護素子１２０のブレークダウン電圧が低下する。ブレークダウン制御電極１３６に印加する電位によって、保護素子１２０のブレークダウン電圧を調整することができる。
【００２０】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２１】
【図１】ＮＰＮトランジスタ型のサージ保護素子２０の断面、及び、サージ保護素子２０と内部回路１０の接続関係を示す図。
【図２】ブレークダウン制御電極３６への印加電位とブレークダウン電圧との関係を示すグラフ。
【図３】ＰＮＰトランジスタ型のサージ保護素子１２０の断面、及び、サージ保護素子１２０と内部回路１１０の接続関係を示す図。
【符号の説明】
【００２２】
１０：内部回路
１２：半導体基板
２０：サージ保護素子
２２：エミッタ領域
２４：ベース領域
２６：コレクタ領域
３０：エミッタ電極
３２：コレクタ電極
３４：絶縁膜
３６：ブレークダウン制御電極
３８：領域
４０：ＶＤＤパッド
４２：ＧＮＤパッド
４４：ＢＤパッド
【図１】
2010097996.tif 000003
【図２】
2010097996.tif 000004
【図３】
2010097996.tif 000005