(57)【要約】【課題】時定数が比較的短い高速なフィルタ回路について、トリミングを容易に行うことができるトリミング方法を提供する。【解決手段】フィルタ回路４の出力端子に、パルス信号の出力状態が変化したことを検出すると、アクティブとなる検出信号を出力し続けるように構成されるパルス検出回路１１を配置する。そして、フィルタ回路４の時定数を一定方向に漸次変化させながら、所定パルス幅のパルス信号を入力した場合、パルス検出回１１路が検出信号を出力した時点に、フィルタ回路４に設定した時定数でトリミングを完了する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されるパルス信号のパルス幅に応じて、当該パルス信号を出力するか否かが決定されるフィルタ回路をトリミングする方法において、
前記フィルタ回路の出力端子に、前記パルス信号の出力状態が変化したことを検出すると、アクティブとなる検出信号を出力し続けるように構成されるパルス出力検出回路を配置し、
前記フィルタ回路の時定数を一定方向に漸次変化させながら、所定パルス幅のパルス信号を入力した場合、
前記パルス出力検出回路が前記検出信号を出力した時点に、前記フィルタ回路に設定した時定数により、トリミングを完了することを特徴とするフィルタ回路のトリミング方法。
【請求項２】
前記パルス出力検出回路に、ＲＳフリップフロップを使用することを特徴とする請求項１記載のフィルタ回路のトリミング方法。
【請求項３】
前記パルス出力検出回路に、Ｄフリップフロップを使用することを特徴とする請求項１記載のフィルタ回路のトリミング方法。
【請求項４】
前記パルス出力検出回路に、前記フィルタ回路に対して前記パルス信号を入力する所定間隔よりも短い周期のクロック信号によりカウント動作を行い、前記フィルタ回路よりパルス信号が出力されると、カウント状態がリセットされるカウンタ使用することを特徴とする請求項１記載のフィルタ回路のトリミング方法。
【請求項５】
前記フィルタ回路が半導体集積回路として構成される場合、前記パルス出力検出回路を、前記フィルタ回路と同一の基板上に構成した状態で行うことを特徴とする請求項１乃至４の何れかに記載のフィルタ回路のトリミング方法。
【請求項６】
前記フィルタ回路が、
パルス信号が伝送される信号線と、所定の基準電位が付与される電位点との間に接続されるコンデンサと、
電源と前記信号線との間に接続される、半導体スイッチング素子と、抵抗値がそれぞれ異なる抵抗素子との組合せでなる複数の直列回路と、
入力されるパルス信号に応じて、前記複数の半導体スイッチング素子のオンオフを切り替える複数のロジックゲートと、
これら複数のロジックゲートに前記オンオフ設定データを与えるメモリとで構成されるものを対象とすることを特徴とする請求項１乃至５の何れかに記載のフィルタ回路のトリミング方法。
【請求項７】
前記コンデンサと、前記複数の直列回路と、前記複数のロジックゲートとを、正転側フィルタ部とすると、
前記フィルタ回路が、
前記正転側フィルタ部に対応する構成を、前記パルス信号の反転信号が伝送される信号線についても同様に反転側フィルタ部として備え、
前記メモリが、前記オンオフ設定データを、正転側，反転側の各ロジックゲートについて、抵抗値が同一の抵抗素子に対応するものに共通して与え、
出力段に、前記正転側フィルタ部の出力と、前記反転側フィルタ部の出力とでセット，リセットが制御されるＲＳフリップフロップを備えるものを対象とすることを特徴とする請求項６記載のフィルタ回路のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されるパルス信号のパルス幅に応じて、当該パルス信号を出力するか否かが決定されるフィルタ回路のトリミング方法に関する。
【背景技術】
【０００２】
図１３は、カウンタを用いて構成されるフィルタ回路の一例を示す。フィルタ回路１は、クロック生成回路２とカウンタを含むデジタル回路３とで構成され、入力端子ＩＮに与えられる信号がハイレベルを示す期間を、クロック生成回路２より供給されるクロックパルスに基づいてカウントする。そして、そのカウント値が所定値以上である場合には、ワンショットのパルス信号を出力するように構成されている。
【０００３】
この場合、フィルタ回路１の周波数特性をトリミングするには、クロック生成回路２より供給されるクロックパルスの周波数をトリミングすることになる。そして、クロック生成回路２が、例えばデジタルＰＬＬ等を利用してデジタル的にクロックパルス生成出力する構成である場合には、設定データを変更することでトリミングを行うことができる。
しかしながら、上記のようなフィルタ回路１では、フィルタ時間（許容する入力信号のパルス幅）が短くなり、クロックパルスの周期に近付くと相対的にデジタル的な誤差が大きくなるという問題がある。その問題を解決するには、クロックパルスを高速化する必要がある。
【０００４】
そこで、フィルタ時間が短い場合には、図１４に示すように、ＣＲ時定数を用いたアナログ的なフィルタ回路４を用いる。フィルタ回路４は、入力段を構成し、電源側，グランド側にそれぞれ接続されるＰ，ＮチャネルＭＯＳＦＥＴ５，６と、それらのＦＥＴ５，６のドレイン間に接続される可変抵抗素子７，ＦＥＴ６のドレインとグランドとの間に接続されるコンデンサ８，ＦＥＴ６のドレインに接続されて出力段をなすＮＯＴゲート９で構成される。
尚、特許文献１には、フィルタ回路に関するものではないが、ＣＲ発振回路の発振周波数をトリミングする（レーザトリミング）技術が開示されている。
【特許文献１】特開２００６−１１９８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようなフィルタ回路４では、可変抵抗素子７の抵抗値をトリミングすれば良いが、フィルタ回路１のように設定データを変更しつつ連続的にトリミングして、抵抗値の調整ポイントを容易に認識できるような形態では実行できない。
本発明は上記事情に鑑みてなされたものであり、その目的は、時定数が比較的短い高速なフィルタ回路について、トリミングを容易に行うことができるトリミング方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のフィルタ回路のトリミング方法によれば、フィルタ回路の出力端子に、前記パルス信号の出力状態が変化したことを検出すると、アクティブとなる検出信号を出力し続けるように構成されるパルス出力検出回路を配置する。そして、フィルタ回路の時定数を一定方向に漸次変化させながら、所定パルス幅のパルス信号を入力した場合、パルス出力検出回路が検出信号を出力した時点において、フィルタ回路に設定した時定数でトリミングを完了する。したがって、パルス出力検出回路による検出信号の出力をトリガとして、トリミングを完了させるタイミングを容易に決定することができる。
【０００７】
請求項２記載のフィルタ回路のトリミング方法によれば、パルス出力検出回路にＲＳフリップフロップを使用するので、トリミングを行うことでフィルタ回路の出力端子のレベルが変化した場合に、その変化に応じてＲＳフリップフロップをセット又はリセットさせれば検出信号を出力することができる。
【０００８】
請求項３記載のフィルタ回路のトリミング方法によれば、パルス出力検出回路にＤフリップフロップを使用するので、トリミングを行うことでフィルタ回路の出力端子のレベルが変化した場合に、その変化に応じてＤフリップフロップをトリガさせる等すれば、検出信号を出力することができる。
【０００９】
請求項４記載のフィルタ回路のトリミング方法によれば、パルス出力検出回路として、フィルタ回路にパルス信号を入力する所定間隔よりも短い周期のクロック信号によりカウント動作を行い、フィルタ回路よりパルス信号が出力されるとリセットされるカウンタ使用する。すなわち、フィルタ回路より所定間隔でパルス信号が出力され続けている間は、カウンタがリセットされ続けるので、カウンタがカウントアップすることはない。そして、トリミングによって、フィルタ回路よりパルス信号が出力されなくなると、カウンタがリセットされ続けなくなりカウントアップするので、それに伴い検出信号を出力することができる。したがって、フィルタ回路の時定数を増加させる方向でトリミングを行う場合に対応できる。
【００１０】
請求項５記載のフィルタ回路のトリミング方法によれば、フィルタ回路が半導体集積回路として構成される場合、パルス出力検出回路をフィルタ回路と同一の基板上に構成した状態で行う。すなわち、半導体集積回路の内部で行う配線に対して、回路間を外部配線によって接続する場合は、抵抗値や浮遊容量が極めて大きくなる。そのため、パルス幅が狭い場合には、それらの影響を受けてパルスが消失することも想定される。したがって、パルス出力検出回路をフィルタ回路と同一の基板上に構成すれば、フィルタ回路が出力するパルス信号が配線抵抗や浮遊容量の影響を受けることを回避して、トリミングを高精度に行うことができる。
【００１１】
請求項６記載のフィルタ回路のトリミング方法によれば、フィルタ回路が、パルス信号が伝送される信号線と所定の基準電位点との間に接続されるコンデンサと、電源と前記信号線との間に接続される半導体スイッチング素子及び抵抗値がそれぞれ異なる抵抗素子の組合せでなる複数の直列回路と、入力されるパルス信号に応じて複数の半導体スイッチング素子のオンオフを切り替える複数のロジックゲートと、これら複数のロジックゲートに前記オンオフ設定データを与えるメモリとで構成されるものを対象とする。
すなわち、フィルタ回路が上記のように構成されていると、フィルタ回路の時定数を、メモリに書き込むデータに応じて変更することができるため、トリミングを自動的に行う構成に非常に適している。したがって、トリミング作業を容易に行うことが可能となる。
【００１２】
請求項７記載のフィルタ回路のトリミング方法によれば、請求項６記載のフィルタ回路を正転側フィルタ部とすると、正転側フィルタ部に対応する構成をパルス信号の反転信号が伝送される信号線についても同様に反転側フィルタ部として備え、メモリによるオンオフ設定データを、正転側，反転側の各ロジックゲートについて抵抗値が同一の抵抗素子に対応するものに共通して与え、出力段に、正転側フィルタ部の出力と反転側フィルタ部の出力とでセット，リセットが制御されるＲＳフリップフロップを備えるものを対象とする。斯様に構成すれば、微小なパルスの出力を阻止することができる。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。尚、図１３及び図１４と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例では、フィルタ回路４の出力端子にパルス検出回路１１を接続して、そのパルス検出回路１１の出力端子ＴＲＭからの信号出力状態を監視しながらフィルタ回路４のトリミングを行う。
フィルタ回路４の入力端子ＩＮには、一定幅のパルス信号を一定周期で連続して与えるようにする。パルス検出回路１１は、フィルタ回路４よりパルス信号が出力されている場合は出力端子ＴＲＭをハイレベルにして、パルス信号が出力されていない場合は出力端子ＴＲＭをロウレベルにするように構成されている。
【００１４】
次に、本実施例の作用について図２及び図３も参照して説明する。図２は、フィルタ回路４を構成する可変抵抗素子７の抵抗値を、次第に大きくする方向でトリミングを行う場合を示す。この時、フィルタ回路４の入力端子ＩＮに与える信号のパルス幅は、通過を阻止する臨界値に設定しておく。フィルタ回路４の時定数は当初は小さく設定されているので、トリミングを開始した時点からフィルタ回路４はパルス信号を出力し、パルス検出回路１１は出力端子ＴＲＭをハイレベルにする。
【００１５】
その状態から、可変抵抗素子７の抵抗値を次第に大きくすると、ある時点からフィルタ回路４はパルス信号を出力しなくなり、パルス検出回路１１は出力端子ＴＲＭをロウレベルに変化させる。したがって、出力端子ＴＲＭがハイレベルからロウレベルに変化した時点の可変抵抗素子７の抵抗値が調整目標値に相当するので、その時点でトリミングを終了すれば良い。
【００１６】
一方、図３は、フィルタ回路４を構成する可変抵抗素子７の抵抗値を、次第に小さくする方向でトリミングを行う場合を示す。この時、フィルタ回路４の入力端子ＩＮに与える信号のパルス幅は、通過を許容する臨界値に設定しておく。フィルタ回路４の時定数は当初は小さく設定されているので、トリミングを開始した時点からフィルタ回路４はパルス信号を出力せず、パルス検出回路１１は出力端子ＴＲＭをロウレベルにする。
【００１７】
その状態から、可変抵抗素子７の抵抗値を次第に小さくすると、ある時点からフィルタ回路４はパルス信号を出力するようになり、パルス検出回路１１は出力端子ＴＲＭをハイレベルに変化させる。したがって、出力端子ＴＲＭがロウレベルからハイレベルに変化した時点の可変抵抗素子７の抵抗値が調整目標値に相当するので、その時点でトリミングを終了すれば良い。
尚、この場合の可変抵抗素子７の抵抗値を段階的に変化させる調整と、パルス検出回路１１が出力端子ＴＲＭの信号レベルを変化させたことに伴うトリミングの停止とは、トリミング試験装置を用いることで自動的に行うようにすれば良い。
【００１８】
以上のように本実施例によれば、フィルタ回路４の出力端子に、パルス信号の出力状態が変化したことを検出すると、アクティブとなる検出信号を出力し続けるように構成されるパルス検出回路１１を配置する。そして、フィルタ回路４の時定数を一定方向に漸次変化させながら、所定パルス幅のパルス信号を入力した場合、パルス検出回路１１が検出信号を出力した時点に、フィルタ回路４に設定した時定数でトリミングを完了するようにした。したがって、パルス検出回路１１による検出信号の出力をトリガとして、トリミングを完了させるタイミングを容易に決定することができる。
【００１９】
（第２実施例）
図４及び図５は本発明の第２実施例を示すものであり、第１実施例と異なる部分について説明する。第２実施例は、第１実施例の図３に示すケースに対応するパルス検出回路１１の具体構成例を示す。図４（ａ）に示すパルス検出回路１１Ａは、ＲＳフリップフロップで構成した場合であり、図４（ｂ）に示すパルス検出回路１１Ｂは、Ｄフリップフロップで構成した場合である。
【００２０】
図４（ａ）の場合、フィルタ回路４の出力端子ＯＵＴをＲＳフリップフロップのセット端子Ｓに接続し、図４（ｂ）の場合、フィルタ回路４の出力端子ＯＵＴをＤフリップフロップのクロック端子に接続して、入力端子Ｄはハイレベルに固定する。斯様に構成すれば、可変抵抗素子７の抵抗値を、次第に小さくする方向でトリミングを行い、ある時点からフィルタ回路４がパルス信号の出力を開始すると、その時点から、パルス検出回路１１Ａ，１１Ｂは、出力端子ＴＲＭをハイレベルに変化させる（図５参照）。
【００２１】
以上のように第２実施例によれば、パルス検出回路１１ＡにＲＳフリップフロップを使用するので、トリミングを行うことでフィルタ回路４の出力端子のレベルが変化した場合に、その変化に応じてＲＳフリップフロップをセット又はリセットさせれば検出信号を出力することができる。また、パルス検出回路１１ＢにＤフリップフロップを使用するので、トリミングを行うことでフィルタ回路４の出力端子のレベルが変化した場合に、その変化に応じてＤフリップフロップをトリガさせる等すれば、検出信号を出力することができる。
【００２２】
（第３実施例）
図６及び図７は本発明の第３実施例を示すものである。第３実施例は、第１実施例の図２，図３の何れにも対応可能なパルス検出回路１１の具体構成例を示す。パルス検出回路１１Ｃは、例えば５個のＤフリップフロップ１２を直列に接続してなるカウンタ１３で構成され、初段のＤフリップフロップ１２の入力端子Ｄは、ハイレベルに設定されている。各Ｄフリップフロップ１２のクロック端子ＣＫには、フィルタ回路４に入力されるパルス信号の周期よりも短い周期のクロックパルスＡが与えられており、リセット端子Ｒには、フィルタ回路４の出力端子ＯＵＴが接続されている。
【００２３】
次に、第３実施例の作用について図７も参照して説明する。カウンタ１３がリセットされている状態から、クロックパルスＡが５周期分出力されると出力端子ＴＲＭがハイレベルとなる。したがって、可変抵抗素子７の抵抗値を次第に大きくする場合、トリミングの開始から、フィルタ回路４がパルス信号を周期的に（クロックパルスＡの５周期未満で）出力している間は、カウンタ１３はリセットされるので、出力端子ＴＲＭはロウレベルを維持する。
【００２４】
その状態から、可変抵抗素子７の抵抗値を次第に大きくすると、ある時点からフィルタ回路４はパルス信号を出力しなくなり、カウンタ１３はリセットされなくなる。すると、パルス検出回路１１Ｃは、出力端子ＴＲＭをハイレベルに変化させるので、その時点でトリミングを終了すれば良い（したがって、出力端子ＴＲＭのレベル変化は図２の場合と逆になっている）。
【００２５】
一方、可変抵抗素子７の抵抗値を次第に小さくする場合、トリミングの開始から、カウンタ１３はリセットされず、出力端子ＴＲＭはハイレベルを維持する。その状態から、可変抵抗素子７の抵抗値を次第に小さくすると、ある時点からフィルタ回路４はパルス信号を出力するようになり、カウンタ１３は周期的にリセットされるようになる。すると、パルス検出回路１１Ｃは、出力端子ＴＲＭをロウレベルに変化させるので、その時点でトリミングを終了すれば良い。
【００２６】
以上のように第３実施例によれば、パルス検出回路１１Ｃとして、フィルタ回路４にパルス信号を入力する所定間隔よりも短い周期のクロック信号によりカウント動作を行い、フィルタ回路４よりパルス信号が出力されるとリセットされるカウンタ１３を使用するので、フィルタ回路４の時定数を増加させる方向でトリミングを行う場合にも対応できる。この場合、図１３に示すフィルタ回路１についても、適用することができる。
【００２７】
（第４実施例）
図８及び図９は本発明の第４実施例を示すものであり、トリミングにおける抵抗値の切り替えを、より容易に行うことができるフィルタ回路の構造を示す。フィルタ回路２１は、フィルタ回路４が備えているＰチャネルＭＯＳＦＥＴ５を、複数のＰチャネルＭＯＳＦＥＴ２２（ａ〜ｅ，半導体スイッチング素子）に置き換え、各ＦＥＴ２２のドレインとＦＥＴ６（半導体スイッチング素子）のドレインとの間に、抵抗値が異なる抵抗素子２３〜２７をそれぞれ接続している。これらの抵抗素子２３〜２７の抵抗値は、例えば抵抗素子２３の抵抗値をＲとすると、２Ｒ，４Ｒ，８Ｒ，１６Ｒというように順次２倍となる値に設定されている。
【００２８】
そして、各ＦＥＴ２２（ａ〜ｅ）のゲートには、ＡＮＤゲート２８（ａ〜ｅ，ロジックゲート）の出力端子が接続されており、ＡＮＤゲート２８（ａ〜ｅ）の一方の入力端子は、フィルタ回路２１の入力端子ＩＮに共通に接続されている。また、ＡＮＤゲート２８（ａ〜ｅ）の他方の入力端子は、メモリ回路２９の各データ出力端子に接続されている。尚、ＡＮＤゲート２８は、入力端子ＩＮに接続されている側と、出力端子とが負論理となっている。
【００２９】
次に、第４実施例の作用について図９も参照して説明する。メモリ回路２９は、入力端子を介して外部よりデータの書き込みが行えるようになっており、各ＡＮＤゲート２８（ａ〜ｅ）に応じて５ビットのデータを出力する。したがって、メモリ回路２９が出力する５ビットデータを択一的に「１」にすることで、例えば図９に示すように、フィルタ回路２１の時定数を抵抗素子２３〜２７の抵抗値に応じて２倍又は１／２ずつ変化させることができる。勿論、２つ以上の抵抗素子を並列に接続するように設定しても良い。
【００３０】
以上のように第４実施例によれば、フィルタ回路２１を、パルス信号が伝送される信号線とグランド（所定電位）との間に接続されるコンデンサ８と、電源と前記信号線との間に接続されるＦＥＴ２２ａ〜２２ｅと抵抗値がそれぞれ異なる抵抗素子２３〜２７との組合せでなる複数の直列回路と、入力されるパルス信号に応じてＦＥＴ２２のオンオフを切り替える複数のＡＮＤゲート２８ａ〜２８ｅと、これら複数のＡＮＤゲート２８にオンオフ設定データを与えるメモリ回路２９とで構成されるものをトリミングの対象とした。
すなわち、フィルタ回路２１が上記のように構成されていると、フィルタ回路２２の時定数を、メモリ回路２９に書き込むデータに応じて変更することができるため、トリミングを自動的に行う構成に非常に適している。したがって、トリミング作業を容易に行うことが可能となる。
【００３１】
（第５実施例）
図１０及び図１１は、本発明の第５実施例を示すものである。第５実施例は、例えば第１実施例におけるフィルタ回路４を半導体集積回路３１の一部として構成する場合に、パルス検出回路１１を同一の半導体基板上に構成することで、同じ半導体集積回路３１の一部とした場合を示す。図１０では、トリミング試験装置３２も併せて図示しており、トリミング試験装置３２は、半導体集積回路３１側のフィルタ回路４の時定数を調整する。また、トリミング試験装置３２には、半導体集積回路３１側のパルス検出回路１１より出力される検出信号ＴＲＭが与えられており、その検出信号ＴＲＭの出力状態を参照して、トリミング作業の完了を判定する。
【００３２】
図１１は比較のため、パルス検出回路１１がトリミング試験装置３２側に配置されている場合を示す。この場合、フィルタ回路４の出力端子ＯＵＴと、パルス検出回路１１との間は、外部配線３３によって接続されることになる。外部配線３３は、図１０に示すように、両者を共に半導体集積回路３１に搭載する場合に比較すると、配線抵抗や浮遊容量が極めて大きい。したがって、図１０のように構成すれば、フィルタ回路４が出力するパルス信号が配線抵抗や浮遊容量の影響を受けることを回避して、トリミングを高精度に行うことができる。
【００３３】
（第６実施例）
図１２は本発明の第６実施例を示すものであり、第４実施例と異なる部分について説明する。第６実施例のフィルタ回路４１は、第４実施例のフィルタ回路２１をセット側フィルタ部２１Ｓ（正転側フィルタ部）とし、同一の構成をリセット側フィルタ部２１Ｒ（反転側フィルタ部）として別途配置する。そして、リセット側フィルタ部２１Ｒには、入力信号を、端子ＩＮよりＮＯＴゲート４２を介して入力し、フィルタ部２１Ｒ，２１Ｓの出力信号は、ＲＳフリップフロップ４３のセット端子Ｓ，リセット端子Ｒにそれぞれ与え、ＲＳフリップフロップ４３の出力端子Ｑをパルス検出回路１１の入力端子に接続する。フィルタ部２１ＲのＡＮＤゲート２８ａ〜２８ｅに対しては、メモリ回路２９よりフィルタ部２１Ｓと共通のデータが与えられる。
【００３４】
以上のように構成されるフィルタ回路４１を用いると、入力信号の立上り側についてもリセット側フィルタ部２１Ｒが作用するため、結果として、フィルタ回路４１全体としての濾波機能がより強く作用し、より微小なパルス幅の入力信号を阻止することができる。
【００３５】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ローパスフィルタに限ることなく、ハイパスフィルタやバンドパスフィルタに適用しても良い。
第３実施例におけるカウンタのビット数は、適宜変更して実施すれば良い。
第４実施例においてコンデンサ８の一方の端子に付与する所定電位はグランドに限ることなく、安定していればどのような電位でも良い。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施例であり、パルス検出回路を用いてフィルタ回路のトリミングを行う状態を示す図
【図２】フィルタ回路を構成する可変抵抗素子の抵抗値を、次第に大きくする方向でトリミングを行う場合を示すタイミングチャート
【図３】同抵抗値を次第に小さくする方向でトリミングを行う場合の図２相当図
【図４】本発明の第２実施例であり、パルス検出回路の具体構成例を示す図
【図５】図３相当図
【図６】本発明の第３実施例を示す図４相当図
【図７】図２相当図
【図８】本発明の第４実施例であり、トリミング対象とするフィルタ回路の構成を示す図
【図９】トリミングを説明する図
【図１０】本発明の第５実施例であり、半導体集積回路とトリミング試験装置とを示す図
【図１１】比較のため、パルス検出回路をトリミング試験装置側に配置した状態を示す図
【図１２】本発明の第６実施例を示す図８相当図
【図１３】従来技術を示す図１相当図
【図１４】フィルタ回路の具体構成例を示す図
【符号の説明】
【００３７】
図面中、４はフィルタ回路、６はＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、８はコンデンサ、１１はパルス検出回路（パルス出力検出回路）、１３はカウンタ、２１はフィルタ回路、２１Ｓはセット側フィルタ部（正転側フィルタ部）、２１Ｒはリセット側フィルタ部（反転側フィルタ部）、２２はＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、２３〜２７は抵抗素子、２８はＡＮＤゲート（ロジックゲート）、２９はメモリ回路、３１は半導体集積回路、３２はトリミング試験装置、４１はフィルタ回路、４３はＲＳフリップフロップを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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