(57)【要約】【課題】ポゴブロック３内にポゴピン用フェライトコアを埋め込むことで、衝撃に強く、固定が容易で、ワイヤにストレスのかからない構成のポゴブロックを実現する。【解決手段】複数のワイヤと複数のポゴピンをソケットを介して接続するように構成されたポゴブロックにおいて、ポゴブロック内にポゴピン用貫通型ノイズ対策部材を埋め込むとともに、ポゴピン用貫通型ノイズ対策部材に前記ソケットを埋め込んだ。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のワイヤと複数のポゴピンをソケットを介して接続するように構成されたポゴブロックにおいて、ポゴブロック内にポゴピン用貫通型ノイズ対策部材を埋め込むとともに、ポゴピン用貫通型ノイズ対策部材に前記ソケットを埋め込んだことを特徴とするポゴブロック。
【請求項２】
ポゴブロック内のポゴピン用貫通型ノイズ対策部材を複数個に分割したことを特徴とする請求項１記載のポゴブロック。
【請求項３】
ポゴブロック内の複数のポゴピン用貫通型ノイズ対策部材の少なくとも一つをダミーブロックとしたことを特徴とするポゴブロック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験対象であるＤＵＴ（被試験デバイス）のＰＦＢ（パフォーマンスボード）にポゴピンを接続するポゴブロックに関するものである。
【背景技術】
【０００２】
図３は半導体基板の一般的な試験装置を示す概略構成図である。図において、基板ステージ１０の上部には基板１１が載置され、測定対象と接触する探針１２を有するプローブカード１３が配置されている。プローブカード１３はプローブカードステージ１４によって支持されている。
【０００３】
プローブカード１３の上部には、探針１２を通じて基板１１に信号を伝達することで基板１１の電気的特性を検査するためのテスタ１５が配置されている。テスタ１５には第１ポゴブロック３ａが内蔵され、この第１ポゴブロック３ａにはパフォーマンスボード１６に接する第１ポゴピン１ａおよび外部からの信号を導入する複数のワイヤ４が接続されている。
【０００４】
また、テスタ１５とプローブカード１３との間にはパフォーマンスボード１６を介して信号を伝達するための第２ポゴブロック３ｂが配置されており、第２ポゴブロック３ｂには信号伝達のための複数の第２ポゴピン１ｂが装着されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１４４１４９号公報
【特許文献２】特開２００７−３００１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図４（ａ〜ｃ）は図３に示す半導体試験装置の第１ポゴブロック３ａのワイヤ４とポゴピン１ａを単純化して示す構成図である。
図４（ａ）はパフォーマンスボード１６にポゴブロック３に取付けたポゴピン１が接触している状態を示し、図４（ｂ）はパフォーマンスボード１６を除くポゴブロック３とポゴピンのみを示している。ポゴブロック３にはソケット２が固定されており、ソケット２の一方にはポゴピン１が挿入されている。また、ソケット２の他方には、ワイヤ４が接続されており一端が試験装置（図示省略）側へ接続されている。
【０００７】
実際の試験中においては、図４（ａ）に示すようにパフォーマンスボード１６にポゴピン１を押し当てることで接続され、その接続性をポゴピン１の内部にあるスプリング（図示省略）で安定させている。
【０００８】
ところで、近年のＩＣ高性能化に伴い、半導体試験装置に対して低ノイズ化の要求が増大している。
図１（ｃ）は低ノイズ化を図ったもので、半導体試験装置の最終端であるポゴブロック３の近辺に例えばワイヤ用フェライトコア(貫通型ノイズ対策部材)６を取り付けることで対応していた。
【０００９】
しかしながら、このような対応では、ＩＣ多ピン化に対応してワイヤ４の本数が増えてきた場合、フェライトコア６も大型化することとなり、しかもフェライトコアを使用したノイズ対策ではフェライトコア自体が衝撃に対して弱いという欠点に対応するために保護部材（図示省略）を使用すると、さらに大型化するという問題があった。また、フェライトコア６の固定位置がワイヤ４であることから、ワイヤ４にストレスがかかるという問題もあった。
【００１０】
本発明の目的は、ポゴブロック３内にポゴピン用貫通型ノイズ対策部材(フェライトコア)を埋め込むことで、衝撃に強く、固定が容易で、ワイヤにストレスのかからない構成のポゴブロックを実現することにある。
【課題を解決するための手段】
【００１１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のワイヤと複数のポゴピンをソケットを介して接続するように構成されたポゴブロックにおいて、ポゴブロック内にポゴピン用貫通型ノイズ対策部材を埋め込むとともに、ポゴピン用貫通型ノイズ対策部材に前記ソケットを埋め込んだことを特徴としている。
【００１２】
請求項２記載の発明は、
請求項１記載の発明においてポゴブロック内のポゴピン用貫通型ノイズ対策部材を複数個に分割したことを特徴とする。
【００１３】
請求項３記載の発明は、
請求項２記載の発明においてポゴブロック内の複数のポゴピン用貫通型ノイズ対策部材の少なくとも一つをダミーブロックとしたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば以下のような効果がある。
１）ポゴピン用貫通型ノイズ対策部材を、ポゴブロック内に配置するため、保護部材が不要となる。
２）ポゴピン用貫通型ノイズ対策部材を、ポゴブロック内に配置するため、固定が容易となり、ワイヤにストレスをかけることがない。
３）半導体試験装置として、よりＤＵＴに近い位置にポゴピン用貫通型ノイズ対策部材を入れることになるため、ノイズ低減効果を高めることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例を示した構成図である。
【図２】本発明の他の実施例を示した構成図である。
【図３】半導体基板の一般的な試験装置を示す概略構成図である。
【図４】図３に示す半導体試験装置のポゴブロックのワイヤとポゴピンを単純化して示す構成図である。
【発明を実施するための形態】
【００１６】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００１７】
図１において、図３と同一要素には同一符号を付している。７はポゴピン用貫通型ノイズ対策部材（例えば、フェライトコア）であり、ポゴブロック３ａ内に埋め込まれている。ソケット２はフェライトコア７に形成された孔およびポゴブロック３ａに形成された孔を貫通し、ポゴブロック３ａの両端に面一となるように埋め込まれ接着等により固定されている。ポゴピン１とワイヤ４はソケット２内で電気的に接続されている。
【００１８】
上述の構成によれば、フェライトコア７がポゴブロック３ａによって、保護されるためあらたな保護部材が不要となる。
また、ポゴブロック３ａによって、フェライトコア７が固定されるため、ワイヤ４にストレスをかけることがない。
更に、半導体試験装置として、よりＤＵＴに近い位置にフェライトコアを入れることになるため、ノイズ低減効果を高めることができる。
【００１９】
なお、よりＤＵＴに近いという観点では、フェライトコア７をパフォーマンスボード５（１６）に実装することも考えられるが、パフォーマンスボード５は半導体試験装置の使用者が試験対象のＤＵＴに最適化した物を使用することが多いため、ここに実装することは好ましくない。
【００２０】
図２（ａ，ｂ）は他の実施例を示すもので、図２（ａ）はポゴピン数が増えフェライトコア７を２分割した例を示している。図２（ｂ）はフェライトコア７を部分的に実装することが望ましくない場合の対応を示し、一方のフェライトコア７をダミーブロック（ノイズ低減特性を持たない部品）９に置き換えた状態を示している。
【００２１】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。例えば実施例ではポゴピン用貫通型ノイズ対策部材をフェライトコアとして説明したが同様の特性を有する部材であれば他の部材であっても良い。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【符号の説明】
【００２２】
１        ポゴピン
２        ソケット
３，３ａ  ポゴブロック
４        ワイヤ
５，１６  パフォーマンスボード
６，７    ポゴピン用貫通型ノイズ対策部材（フェライトコア）
９        ダミーブロック
１０      基板ステージ
１１      基板
１２      探針
１３      プローブカード
１４      プローブカードステージ
１５      テスタ
【図１】
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【図２】
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【図３】
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【図４】
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