(57)【要約】【課題】配線の高抵抗化を抑制可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体基板１０の表面に設けられ、上面がほぼ同一平面をなすメモリセル部６の不純物拡散層１１ａ及び周辺回路部７の不純物拡散層１１ｂと、不純物拡散層１１ａ、１１ｂの上面を被うように形成さられた膜厚がほぼ一定の絶縁膜１２、１４と、絶縁膜１２、１４内に形成され、不純物拡散層１１ａと接続されたメタルプラグ１３ａと、絶縁膜１２の内に形成され、メタルプラグ１３ａより短く形成され、不純物拡散層１１ｂと接続されたメタルプラグ１３ｂと、メタルプラグ１３ａの上端部と接続され、上面が絶縁膜１４と面一に埋め込まれたメタル配線１５ａと、メタルプラグ１３ｂの上端部と接続され、上面が絶縁膜１４と面一に埋め込まれたメタル配線１５ｂとを備えている。【選択図】図１
2010056227.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面または前記半導体基板から上方に離れた位置に設けられ、上面がほぼ同一平面をなす第１及び第２の導電体と、
前記第１及び第２の導電体の上面を被うように形成さられた膜厚がほぼ一定の絶縁膜と、
前記絶縁膜内に形成され、前記第１の導電体と接続された第１の導電体プラグと、
前記絶縁膜内に形成され、第１の導電体プラグより短く形成され、前記第２の導電体と接続された第２の導電体プラグと、
下端部が前記第１の導電体プラグの上端部と接続され、上面が前記絶縁膜と面一に埋め込まれた第１の配線層と、
下端部が前記第２の導電体プラグの上端部と接続され、上面が前記絶縁膜と面一に埋め込まれた第２の配線層と、
を備えていることを特徴とする半導体装置。
【請求項２】
第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、それぞれ、前記第１及び第２の導電体に通ずる貫通孔を形成し、前記貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、
前記第２の領域の前記第３の導電体を選択的にエッチングして、前記第３の導電体を低く加工する工程と、
前記第１及び第２の領域の前記第３の導電体及び前記第１の絶縁膜の上に、第２の絶縁膜を形成する工程と、
前記第１の領域の前記第２の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、
前記第２の領域の前記第２の絶縁膜及び前記第１の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、
露出された前記第１及び第２の導電体、並びに前記第１及び第２の絶縁膜の上に、第４の導電体を形成し、前記第４の導電体及び前記第２の絶縁膜を面一とする工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項３】
第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１及び第２の導電体に通ずる、それぞれ、径小及び径大の貫通孔を形成し、前記貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、
前記第３の導電体と前記第１の絶縁膜の上に、第２の絶縁膜を形成し、次に、前記第１の領域の前記第２の絶縁膜及び前記第２の領域の前記第２及び第１の絶縁膜を、それぞれ、小さい開口幅及び大きい開口幅に形成して、前記第１の領域の前記第３の導電体が底面に露出するまでエッチングするとともに、前記小さい開口部の底部よりも前記大きい開口部の底部を深くする工程と、
前記第２の領域の前記第３の導電体を前記大きい開口部の底面とほぼ面一となるように選択的にエッチング加工する工程と、
露出された前記第３の導電体、並びに前記第１及び第２の絶縁膜の上に、第４の導電体を形成し、前記第４の導電体及び前記第２の絶縁膜を面一とする工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項４】
第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第２の導電体に通ずる第１の貫通孔を選択的に形成し、前記第１の貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、
前記第３の導電体と前記第１の絶縁膜の上に、第２の絶縁膜を形成し、前記第２及び第１の絶縁膜に、前記第１の導電体に通ずる第２の貫通孔を選択的に形成し、前記第２の貫通孔を第４の導電体で埋め込んで、前記第４の導電体の表面と前記第２の絶縁膜を面一に加工する工程と、
前記第４の導電体と前記第２の絶縁膜の上に、第３の絶縁膜を形成する工程と、
前記第１の領域の前記第３の絶縁膜を選択的にエッチングして、底面に前記第４の導電体を露出させる工程と、
前記第２の領域の前記第３及び第２の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、
露出された前記第３及び第４の導電体、並びに前記第１、第２及び第３の絶縁膜の上に、第５の導電体を形成し、前記第５の導電体及び前記第３の絶縁膜を面一とする工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項５】
第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、それぞれ、前記第１及び第２の導電体に通ずる第１の貫通孔を形成し、前記第１の貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、
前記第３の導電体と前記第１の絶縁膜の上に、第２の絶縁膜を形成し、前記第１の領域の前記第２の絶縁膜を選択的にエッチングして、前記第１の導電体に通ずる第２の貫通孔を形成し、前記第２の貫通孔を第４の導電体で埋め込んで、前記第４の導電体の表面と前記第２の絶縁膜を面一に加工する工程と、
前記第４の導電体と前記第２の絶縁膜の上に、第３の絶縁膜を形成する工程と、
前記第１の領域の前記第３の絶縁膜を選択的にエッチングして、底面に前記第４の導電体を露出させる工程と、
前記第２の領域の前記第３及び第２の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、
露出された前記第３及び第４の導電体、並びに前記第１、第２及び第３の絶縁膜の上に、第５の導電体を形成し、前記第５の導電体及び前記第３の絶縁膜を面一とする工程と、
を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリ等の半導体装置では、大容量化、すなわち微細化が進められている。特に、メモリセル部等においては、配線の微細化と共に、隣接する配線間のピッチが狭められる。配線を狭ピッチ化すると、配線間容量が目立ってくる。容量を低減させるため、配線層を薄くして、隣接配線間の対向面積を小さくする対策が採られることが多い。一方で、制御回路（周辺回路部）等においては、電源配線等は低抵抗であることが要求される。このため、狭ピッチの微細配線が存在する層と同一の配線層に、比較的線幅の太い配線が配置されることが必要となる。
【０００３】
近年の半導体装置においては、比抵抗のより小さなＣｕを用いたダマシン配線が用いられてきている。メモリセル部のＣｕ配線を可能な限り薄くし、周辺回路部のＣｕ配線を厚くすることは考えられるが、埋め込み方法での形成のために、Ｃｕ配線層の上面を同一平面として、Ｃｕ配線層の下面の位置を変化させて、配線層を適する厚さに調整することが行われる。
【０００４】
例えば、コンタクトホール内に形成されたＷプラグ上の層間膜に、エッチングで溝配線加工（開口）を行った後、この溝配線加工により形成された配線溝にＡｌまたはＣｕからなる配線金属を埋め込んだ半導体装置の配線の形成方法において、溝配線加工時のマイクロローディング効果によって異なる配線溝間で深さを変えるようにした半導体装置の配線の形成方法が開示されている（例えば、特許文献１参照。）。これらのプラグと埋め込み材料は、ＷとＣｕとに限定しないが、異種材料であることが多い。
【０００５】
開示された形成方法によると、開口幅の大きな絶縁膜では、開口幅の小さな絶縁膜より深くエッチングされ、断面積の小さい配線と大きい配線を形成可能であるが、Ｗプラグはほとんどエッチングされずに残されるために、断面積の大きな配線では、配線金属中に、Ｗプラグが深く入り込んだ形状となる。Ｗプラグが配線金属中に深く入り込むと、Ｗプラグの側面及び側面の近傍で、配線金属に空洞等が発生する埋め込み不良が発生し、また、Ｗプラグの上面の配線金属が相対的に薄く形成されて、電流密度の高い部分が出来て、エレクトロマイグレーションが起こる可能性が高くなるという問題が発生する。これらの埋め込み不良、及びエレクトロマイグレーションの少なくともいずれかが起こると、配線抵抗が高くなり、半導体装置の性能を発揮できなくなる。
【特許文献１】特開２０００−１１４２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、配線の高抵抗化を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板の表面または前記半導体基板から上方に離れた位置に設けられ、上面がほぼ同一平面をなす第１及び第２の導電体と、前記第１及び第２の導電体の上面を被うように形成さられた膜厚がほぼ一定の絶縁膜と、前記絶縁膜内に形成され、前記第１の導電体と接続された第１の導電体プラグと、前記絶縁膜内に形成され、第１の導電体プラグより短く形成され、前記第２の導電体と接続された第２の導電体プラグと、下端部が前記第１の導電体プラグの上端部と接続され、上面が前記絶縁膜と面一に埋め込まれた第１の配線層と、下端部が前記第２の導電体プラグの上端部と接続され、上面が前記絶縁膜と面一に埋め込まれた第２の配線層とを備えていることを特徴とする。
【０００８】
また、本発明の別態様の半導体装置の製造方法は、第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、それぞれ、前記第１及び第２の導電体に通ずる貫通孔を形成し、前記貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、前記第２の領域の前記第３の導電体を選択的にエッチングして、前記第３の導電体を低く加工する工程と、前記第１及び第２の領域の前記第３の導電体及び前記第１の絶縁膜の上に、第２の絶縁膜を形成する工程と、前記第１の領域の前記第２の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、前記第２の領域の前記第２の絶縁膜及び前記第１の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、露出された前記第１及び第２の導電体、並びに前記第１及び第２の絶縁膜の上に、第４の導電体を形成し、前記第４の導電体及び前記第２の絶縁膜を面一とする工程とを備えていることを特徴とする。
【０００９】
また、本発明の別態様の半導体装置の製造方法は、第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記第１及び第２の導電体に通ずる、それぞれ、径小及び径大の貫通孔を形成し、前記貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、前記第３の導電体と前記第１の絶縁膜の上に、第２の絶縁膜を形成し、次に、前記第１の領域の前記第２の絶縁膜及び前記第２の領域の前記第２及び第１の絶縁膜を、それぞれ、小さい開口幅及び大きい開口幅に形成して、前記第１の領域の前記第３の導電体が底面に露出するまでエッチングするとともに、前記小さい開口部の底部よりも前記大きい開口部の底部を深くする工程と、前記第２の領域の前記第３の導電体を前記大きい開口部の底面とほぼ面一となるように選択的にエッチング加工する工程と、露出された前記第３の導電体、並びに前記第１及び第２の絶縁膜の上に、第４の導電体を形成し、前記第４の導電体及び前記第２の絶縁膜を面一とする工程とを備えていることを特徴とする。
【００１０】
また、本発明の別態様の半導体装置の製造方法は、第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記第２の導電体に通ずる第１の貫通孔を選択的に形成し、前記第１の貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、前記第３の導電体と前記第１の絶縁膜の上に、第２の絶縁膜を形成し、前記第２及び第１の絶縁膜に、前記第１の導電体に通ずる第２の貫通孔を選択的に形成し、前記第２の貫通孔を第４の導電体で埋め込んで、前記第４の導電体の表面と前記第２の絶縁膜を面一に加工する工程と、前記第４の導電体と前記第２の絶縁膜の上に、第３の絶縁膜を形成する工程と、前記第１の領域の前記第３の絶縁膜を選択的にエッチングして、底面に前記第４の導電体を露出させる工程と、前記第２の領域の前記第３及び第２の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、露出された前記第３及び第４の導電体、並びに前記第１、第２及び第３の絶縁膜の上に、第５の導電体を形成し、前記第５の導電体及び前記第３の絶縁膜を面一とする工程とを備えていることを特徴とする。
【００１１】
また、本発明の別態様の半導体装置の製造方法は、第１及び第２の領域を有する半導体基板の表面または前記半導体基板から上方に離れた位置に、それぞれ、形成された上面が面一の第１及び第２の導電体があり、前記第１及び第２の導電体の上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、それぞれ、前記第１及び第２の導電体に通ずる第１の貫通孔を形成し、前記第１の貫通孔を第３の導電体で埋め込んで、前記第３の導電体の表面と前記第１の絶縁膜を面一に加工する工程と、前記第３の導電体と前記第１の絶縁膜の上に、第２の絶縁膜を形成し、前記第１の領域の前記第２の絶縁膜を選択的にエッチングして、前記第１の導電体に通ずる第２の貫通孔を形成し、前記第２の貫通孔を第４の導電体で埋め込んで、前記第４の導電体の表面と前記第２の絶縁膜を面一に加工する工程と、前記第４の導電体と前記第２の絶縁膜の上に、第３の絶縁膜を形成する工程と、前記第１の領域の前記第３の絶縁膜を選択的にエッチングして、底面に前記第４の導電体を露出させる工程と、前記第２の領域の前記第３及び第２の絶縁膜を選択的にエッチングして、底面に前記第３の導電体を露出させる工程と、露出された前記第３及び第４の導電体、並びに前記第１、第２及び第３の絶縁膜の上に、第５の導電体を形成し、前記第５の導電体及び前記第３の絶縁膜を面一とする工程とを備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、配線の高抵抗化を抑制可能な半導体装置及び半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。なお、以下の実施例において、外から半導体基板の表面に向かう方向を下または下方といい、半導体基板の表面から遠ざかる方向を上または上方という。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置及び半導体装置の製造方法について、図１乃至図４を参照しながら説明する。図１は半導体装置の構造を模式的に示す断面図で、図１（ａ）はＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable Read Only Memory）のメモリセル部の断面図、図１（ｂ）は周辺回路部の断面図、図１（ｃ）はメモリセル部及び周辺回路部のメタルプラグに接続される部分を概略的に示した断面図である。図２は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。
【００１５】
図１に示すように、半導体装置１は、半導体基板１０の表面に設けられ、上面がほぼ同一平面をなす第１及び第２の不純物拡散層であるメモリセル部６の不純物拡散層１１ａ及び周辺回路部７の不純物拡散層１１ｂと、不純物拡散層１１ａ、１１ｂの上面を被うように形成さられた膜厚がほぼ一定の絶縁膜１２、１４と、絶縁膜１２、１４内に形成され、不純物拡散層１１ａと接続された第１の導電体プラグであるメタルプラグ１３ａと、絶縁膜１２の内に形成され、メタルプラグ１３ａより短く形成され、不純物拡散層１１ｂと接続された第２のプラグ導電体であるメタルプラグ１３ｂと、メタルプラグ１３ａの上端部と接続され、上面が絶縁膜１４と面一に埋め込まれた第１の配線層であるメタル配線１５ａと、メタルプラグ１３ｂの上端部と接続され、上面が絶縁膜１４と面一に埋め込まれた第２の配線層であるメタル配線１５ｂとを備えている。
【００１６】
半導体基板１０は、例えば、シリコン基板である。半導体基板１０は、最小線幅でのリソグラフィ工程等を経てトランジスタが形成されたメモリセル部６（図１（ａ）参照）、及び、メモリセル部６を駆動するトランジスタが形成された制御回路等からなる周辺回路部７（図１（ｂ）参照）を有している。
【００１７】
半導体基板１０の表面には、例えば、メモリセル部６にトランジスタ等の拡散領域である不純物拡散層１１ａ、周辺回路部７にトランジスタ等の拡散領域である不純物拡散層１１ｂが形成されている。なお、不純物拡散層１１ａ、１１ｂは、メモリセル部６及び周辺回路部７の上部の配線部、つまり、半導体基板１０の表面から上方に離れた位置に設けられた配線部であっても差し支えない。
【００１８】
半導体基板１０の上に、絶縁膜１２、その上に、絶縁膜１４が積層されている。図１（ａ）、（ｂ）に示すように、絶縁膜１２は、例えば、半導体基板１０の側から、ゲート絶縁膜９１ａ、９１ｂ、シリコン窒化膜９５ａ、９５ｂ、シリコン酸化膜１２ａが積層されている。ゲート絶縁膜９１ａ、９１ｂは、シリコン酸化膜（ＳｉＯ２）、または、シリコン酸窒化膜（ＳｉＯＮ）等からなる。シリコン酸化膜１２ａは、炭素含有シリコン酸化膜（ＳｉＯＣ）、またはシリコン酸窒化膜（ＳｉＯＮ）等に置き換えることが可能である。絶縁膜１４は、シリコン酸化膜、炭素含有シリコン酸化膜（ＳｉＯＣ）、またはシリコン酸窒化膜（ＳｉＯＮ）等から選択することが可能である。
【００１９】
また、トランジスタのゲート電極９３ａ、９３ｂは、ゲート絶縁膜９１ａ、９１ｂの上に、シリコン窒化膜９５ａ、９５ｂで被われるように配設されている。メモリセル部６のゲート電極９３ａは、図示を省略するが、ゲート絶縁膜９１ａ側から、例えば、多結晶シリコン膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ膜、多結晶シリコン膜、タングステンシリサイド膜、及びシリコン酸化膜が積層されている。周辺回路部７のゲート電極９３ｂは、図示を省略するが、例えば、メモリセル部６のゲート電極９３ａからＯＮＯ膜を除去した構成とすることが可能である。
【００２０】
以下の説明では、図１（ｃ）に示すように、概略的な絶縁膜１２を用いて説明する。メモリセル部６では、絶縁膜１２、１４を貫通して、不純物拡散層１１ａと接続されたメタルプラグ１３ａ、メタルプラグ１３ａの上端と接続されたメタル配線１５ａが形成されている。メタル配線１５ａの上面は絶縁膜１４の上面とほぼ面一となっている。メタルプラグ１３ａは、図示を省略するが、絶縁膜１２に設けられた開口３１ａに接する拡散防止金属膜（バリアメタル）であるＴａ膜、Ｔａ膜、このバリアメタルに接して開口３１ａの中央部に、Ｗ膜を有する構成である。メタル配線１５ａは、図示を省略するが、メタルプラグ１３ａに接し、かつ、絶縁膜１４及び絶縁膜１２に設けられた開口３２に接するバリアメタルであるＴａ膜、Ｔａ膜、このバリアメタルに接して開口３２の中央部に、Ｃｕ膜を有する構成である。なお、メタルプラグ１３ａのバリアメタルはＴｉＮ、Ｔａ等、また、メタル配線１５ａのバリアメタルはＴｉ、ＴｉＮ、ＴａＮ、Ｔａ等であっても差し支えない。
【００２１】
周辺回路部７では、不純物拡散層１１ｂ、メタルプラグ１３ｂ、及びメタル配線１５ｂが、メモリセル部６と同様に配列され、同様の全体の高さを有しているが、メタルプラグ１３ｂがより不純物拡散層１１ｂからの高さが低く且つより幅広く、メタル配線１５ｂがより厚く（不純物拡散層１１ａからの高さが高く）且つより幅広く形成されている。つまり、メモリセル部６のメタルプラグ１３ａは、高さが絶縁膜１２の膜厚とほぼ同様であるのに対して、周辺回路部７のメタルプラグ１３ｂは、高さが絶縁膜１２の膜厚より低く形成されている。
【００２２】
メモリセル部６のメタル配線１５ａは、図示を省略するが、隣接のメタル配線との配線間容量を低減するために、高さを許容範囲内に設定されている。絶縁膜１４は、メタル配線１５ａの高さにほぼ見合う膜厚に形成され、開口３２は、絶縁膜１２の上部に少し食い込むように、すなわち、メタルプラグ１３ａの上面より少し下がった位置に底面を有するように形成されている。
【００２３】
周辺回路部７のメタル配線１５ｂは、配線抵抗を小さくすることが優先されている。メタル配線１５ｂの断面積は、メタル配線１５ａの断面積より大きく、開口３３は、絶縁膜１４を貫き、絶縁膜１２のほぼ中央部に達し、メタルプラグ１３ｂの上面より少し下がった位置に底面を有するように形成されている。
【００２４】
次に、半導体装置１の製造方法について説明する。図２（ａ）に示すように、第１及び第２の領域であるメモリセル部６及び周辺回路部７を有し、メモリセル部６の不純物拡散層１１ａ及び周辺回路部７の不純物拡散層１１ｂが形成された半導体基板１０の表面に、絶縁膜１２を形成する。絶縁膜１２は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）あるいはＤＦ−ＰＥＣＶＤ（Dual Frequency-Plasma Enhanced Chemical Vapor Deposion）法によるＴＥＯＳ(Tetra Ethoxy Silane)等を用いて形成された膜である。その後、不純物拡散層１１ａ、１１ｂに通ずる開口を形成するために、パターニングされたレジスト２１を形成する。抵抗を小さくするために、不純物拡散層１１ｂに通ずる開口用のパターンは、不純物拡散層１１ａに通ずる開口用のパターンより大きな幅を有する。
【００２５】
図２（ｂ）に示すように、レジスト２１をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、絶縁膜１２がエッチングされて、底部に不純物拡散層１１ａ、１１ｂが露出した貫通孔となる開口３１ａ、３１ｂが形成される。開口３１ａ、３１ｂをなす絶縁膜１２壁面は、半導体基板１０の表面にほぼ垂直乃至底部に行くほど幅が小さくなるテーパが付いた形状を有している。なお、簡略化のため、以降の実施例でも同様であるが、図面上、開口の壁面は、半導体基板１０の表面にほぼ垂直に描いてある。
【００２６】
図２（ｃ）に示すように、レジスト２１を剥離した後、開口３１ａ、３１ｂを埋め込むように、第３の導電体であるメタルプラグ１３ａ、１３ｂとなるメタルが、ＣＶＤ法等により形成され、その後、ＣＭＰ（Chemical Mechanical Polishing）法等で絶縁膜１２をストッパとして表面が平坦化される。メタルプラグ１３ａ、１３ｂ及び絶縁膜１２の上面が一致した平面が形成される。なお、メタルプラグ１３ａ、１３ｂは、バリアメタルとなるＴａ薄膜、及びＷ膜が、順次、積層された構造を有する。
【００２７】
図２（ｄ）に示すように、メタルプラグ１３ａ、１３ｂ及び絶縁膜１２からなる平面の上に、メタルプラグ１３ｂを短く成形するために、パターニングされたレジスト２２を形成する。
【００２８】
図３（ａ）に示すように、レジスト２２をマスクとして、ＲＩＥ法により、メタルプラグ１３ｂが上方から選択的にエッチングされる。メタルプラグ１３ｂの上面は、最終的に上部に配置されるメタル配線の膜厚及びメタル配線中の位置関係が適するようになるまで、絶縁膜１２の膜厚のほぼ中央部まで落とされる。メタルプラグ１３ｂの上面が下げられるので、開口３１ｂをなす壁面の上部が露出する。
【００２９】
図３（ｂ）に示すように、レジスト２２を剥離した後、メタルプラグ１３ａ、１３ｂの上面及び絶縁膜１２の上面を被うように、絶縁膜１４が形成され、その後、メタルプラグ１３ａに接続するメタル配線用の開口のために、パターニングされたレジスト２３を形成する。絶縁膜１４は、メタルプラグ１３ａに接続するメタル配線の膜厚に整合する膜厚となる。
【００３０】
図３（ｃ）に示すように、レジスト２３をマスクとして、ＲＩＥ法により、メタルプラグ１３ａに接続するメタル配線用の開口３２を形成する。開口３２は、底部にメタルプラグ１３ａの上端部が露出するように、絶縁膜１４を貫通し、絶縁膜１２の上端部をエッチングした構造である。
【００３１】
図３（ｄ）に示すように、レジスト２３を剥離した後、メタルプラグ１３ａ及び絶縁膜１２、１４の上に、メタルプラグ１３ｂに接続するメタル配線用の開口のために、パターニングされたレジスト２４を形成する。
【００３２】
図４（ａ）に示すように、レジスト２４をマスクとして、ＲＩＥ法により、メタルプラグ１３ｂに接続するメタル配線用の開口３３を形成する。開口３３は、底部にメタルプラグ１３ｂの上端部が露出するように、絶縁膜１４を貫通し、メタルプラグ１３ｂの上面からわずかに下がった位置に絶縁膜１２が来るようにエッチングした構造である。なお、開口３２と開口３３の形成は、順序を逆にして、開口３３を先に形成し、開口３２を後で形成することは可能である。
【００３３】
図４（ｂ）に示すように、レジスト２４を剥離すると、開口３２の底部にメタルプラグ１３ａの上端が露出し、開口３３の底部にメタルプラグ１３ｂの上端が露出する。この後、開口３２、３３及び絶縁膜１４の上面を被うように、メタル配線１５ａ、１５ｂとなるメタルが、ＣＶＤ法等により形成され、その後、ＣＭＰ法等で表面が平坦化され、メタル配線１５ａ、１５ｂ及び絶縁膜１４からなる平面が形成される（図１参照）。なお、メタル配線１５ａ、１５ｂは、バリアメタルとなるＴａ薄膜、及びＣｕ膜が、順次、積層された構造を有する。なお、Ｃｕ膜は、バリアメタルの上に、例えば、Ｃｕからなるシード膜を形成して、その上に、メッキ法により形成することは可能である。
【００３４】
メタル配線１５ａ、１５ｂ、及び絶縁膜１４からなる平面の上には、周知の上部配線工程等を行うことによって、半導体装置１が完成する。
【００３５】
上述したように、半導体装置１は、メモリセル部６に、不純物拡散層１１ａと接続された比較的長いメタルプラグ１３ａ、メタルプラグ１３ａの上端部と接続された比較的薄いメタル配線１５ａ、周辺回路部７に、不純物拡散層１１ａとほぼ同一平面にある不純物拡散層１１ｂと接続された比較的短いメタルプラグ１３ｂ、メタルプラグ１３ｂの上端部と接続された比較的厚いメタル配線１５ｂを備えて、メタル配線１５ａとメタル配線１５ｂの上面はほぼ同一平面をなしている。
【００３６】
その結果、半導体装置１は、メモリセル部６のメタル配線１５ａ同士の配線間容量が相対的に低減されることが可能となる。つまり、メモリセル部６の微細化が可能となる。一方、周辺回路部７のメタル配線１５ｂの抵抗が相対的に低減されることが可能となる。
【００３７】
また、半導体装置１は、電流が多く流れる周辺回路部７のメタル配線１５ｂにおいて、メタル配線１５ｂの上面とメタルプラグ１３ｂの上端部との距離が、ほぼメタル配線１５ｂの膜厚に相当する程度に大きく取れることになり、メタルプラグ１３ｂの上部に生じる電流密度を低く抑えることが可能となる。その結果、エレクトロマイグレーションの発生を抑制することが可能となり、抵抗の増大の抑制、更には、断線の抑制が可能となる。
【００３８】
また、半導体装置１は、メタルプラグ１３ａ、１３ｂの上端部が、メタル配線１５ａ、１５ｂの中に深く入り込むことがないので、メタル配線１５ａ、１５ｂを埋め込み形成するときに、メタルプラグ１３ａ、１３ｂの側面及び側面近傍に発生する埋め込み不良を、少なくすることが可能となる。
【００３９】
また、半導体装置１は、メタルプラグ１３ａ、１３ｂを、メタル配線１５ａ、１５ｂとは別の工程で形成しているので、アスペクト比（開口の幅に対する深さ（高さ）の比）が大きい開口に対しても、良好な形態のメタルプラグ１３ａ、１３ｂを埋め込み形成可能であり、メタルプラグ１３ａ、１３ｂの高抵抗化を抑制し、電気的特性の安定化を図ることができる。
【実施例２】
【００４０】
本発明の実施例２に係る半導体装置及び半導体装置の製造方法について、図５及び図６を参照しながら説明する。図５は半導体装置の製造方法を工程順に模式的に示す構造断面図である。図６は、図５に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。実施例１の半導体装置１とは、メモリセル部及び周辺回路部のメタル配線用の開口を同時に行う点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４１】
本実施例の半導体装置（図示略）は、実施例１の半導体装置１と同様な構成を有している。なお、製造順序の異なる一部の構成部分は、異なる符号を付してある。
【００４２】
次に、半導体装置の製造方法について説明する。図５（ａ）に示すように、実施例１の図２（ａ）乃至図２（ｃ）に示す工程と同じ工程が終了した後、平坦化されたメタルプラグ１３ａ、１３ｂ及び絶縁膜１２の上に、絶縁膜４４が形成される。
【００４３】
図５（ｂ）に示すように、絶縁膜４４の上に、メタルプラグ１３ａ、１３ｂに接続するメタル配線用の開口のために、パターニングされたレジスト５７を形成する。
【００４４】
図５（ｃ）に示すように、レジスト５７をマスクとして、ＲＩＥ法により、メタルプラグ１３ａに接続するメタル配線用の幅の狭い開口５２ａ、及びメタルプラグ１３ｂに接続するメタル配線用の幅の広い開口５２ｂを、同時に形成する。幅の狭い開口５２ａでは、メタルプラグ１３ａの上端が露出したとき、幅の広い開口５２ｂでは、より深くエッチングされ、メタルプラグ１３ｂが底面からかなり大きく突出する。すなわち、幅の狭い開口５２ａの底部よりも幅の広い開口５２ｂの底部の方が深くなる。なお、幅の狭い領域のエッチングは、幅の広い領域のエッチングより速度が落ちるというマイクロローディング効果を利用する。ここで、開口幅、エッチング速度、エッチング条件等の関係は、予め求めておき、必要な開口幅に対するメタル配線用の開口の深さを、一定の時間のエッチングで、つまり同時のエッチングで、達成することが可能である。
【００４５】
図５（ｄ）に示すように、レジスト５７を剥離した後、メタルプラグ１３ａ及び絶縁膜１２、４４の上に、メタルプラグ１３ｂが露出するようにパターニングされたレジスト５８を形成する。
【００４６】
図６（ａ）に示すように、レジスト５８をマスクとして、ＲＩＥ法により、露出したメタルプラグ１３ｂは、選択的にエッチングされて、メタルプラグ１３ｂの上面が開口５２ｂの底面から、わずかに高い程度まで落とされる。
【００４７】
図６（ｂ）に示すように、レジスト５８を剥離すると、実施例１の図４（ｂ）に示された構造と同様な構造が形成される。以降は、実施例１の工程と同様にして、実施例１の半導体装置１と同様な半導体装置が完成する。
【００４８】
上述したように、本実施例の半導体装置は、実施例１の半導体装置１と同様な構造をなしているので、半導体装置１が有する効果を同様に有している。その他、メタル配線用の開口を、メモリセル部６及び周辺回路部７で同時に行うことができるので、工程が短縮可能である。
【実施例３】
【００４９】
本発明の実施例３に係る半導体装置及び半導体装置の製造方法について、図７乃至図１０を参照しながら説明する。図７は半導体装置の構造を模式的に示す断面図である。図８は半導体装置の製造方法を工程順に模式的に示す構造断面図である。図９は、図８に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図１０は、図９に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。実施例１の半導体装置１とは、絶縁膜が１層多く積層されている点が異なる。なお、実施例１及び実施例２と同一構成部分には同一の符号を付して、その説明は省略する。
【００５０】
図７に示すように、半導体装置２は、実施例１の半導体装置１の絶縁膜１２が、下層の絶縁膜６２及び上層の絶縁膜６４の２層に置き換えられた構成を有している。また、半導体装置２は、実施例１の半導体装置１のメタルプラグ１３ａに対応するメタルプラグ６５が、上層の絶縁膜６４の上面と面一の上面を有し、実施例１の半導体装置１のメタルプラグ１３ｂに対応するメタルプラグ６３が、下層の絶縁膜６２の上面と面一の上面を有している。その他、半導体装置２は、実施例１の半導体装置１と同様な構成を有している。
【００５１】
次に、半導体装置２の製造方法について説明する。図８（ａ）に示すように、メモリセル部６及び周辺回路部７を有し、メモリセル部６の不純物拡散層１１ａ及び周辺回路部７の不純物拡散層１１ｂが形成された半導体基板１０の表面に、絶縁膜６２を形成する。絶縁膜６２は、実施例１の絶縁膜１２と同様な膜であるが、膜厚が、絶縁膜１２より薄く形成されている。その後、不純物拡散層１１ｂに通ずる開口を形成するために、絶縁膜６２の上に、パターニングされたレジスト７６を形成する。
【００５２】
図８（ｂ）に示すように、レジスト７６をマスクとして、ＲＩＥ法により、絶縁膜６２がエッチングされて、底部に不純物拡散層１１ｂが露出した貫通孔となる開口７１が形成される。
【００５３】
図８（ｃ）に示すように、レジスト７６を剥離した後、開口７１を埋め込むように、メタルプラグ６３となるメタルが、ＣＶＤ法等により形成され、その後、ＣＭＰ法等で表面が平坦化され、メタルプラグ６３及び絶縁膜６２の上面が一致した平面が形成される。メタルプラグ６３は、実施例１のメタルプラグ１３ａ、１３ｂと同様な材料で構成される。
【００５４】
図８（ｄ）に示すように、メタルプラグ６３及び絶縁膜６２からなる平面の上に、絶縁膜６４を形成し、絶縁膜６４の上に、不純物拡散層１１ａに通ずる開口を形成するために、パターニングされたレジスト７７を形成する。絶縁膜６２と絶縁膜６４の積層した膜厚は、例えば、実施例１の絶縁膜１２と同様な膜厚とすることが可能である。
【００５５】
図９（ａ）に示すように、レジスト７７をマスクとして、ＲＩＥ法により、絶縁膜６４及び絶縁膜６２がエッチングされて、底部に不純物拡散層１１ａが露出した貫通孔となる開口７２が形成される。
【００５６】
図９（ｂ）に示すように、レジスト７７を剥離した後、開口７２を埋め込むように、メタルプラグ６５となるメタルが、ＣＶＤ法等により形成され、その後、ＣＭＰ法等で表面が平坦化され、メタルプラグ６５及び絶縁膜６４の上面が一致した平面が形成される。メタルプラグ６５は、実施例１のメタルプラグ１３ａ、１３ｂと同様な材料で構成される。
【００５７】
図９（ｃ）に示すように、メタルプラグ６５及び絶縁膜６４の上面を被うように、絶縁膜１４が形成され、その後、メタルプラグ６５に接続するメタル配線用の開口のために、パターニングされたレジスト７８を形成する。絶縁膜１４は、メタルプラグ６５に接続するメタル配線の膜厚に整合する膜厚となる。
【００５８】
図９（ｄ）に示すように、レジスト７８をマスクとして、ＲＩＥ法により、メタルプラグ６５に接続するメタル配線用の開口７３を形成する。開口７３は、底部にメタルプラグ６５の上端部が露出するように、絶縁膜１４を貫通し、絶縁膜６４の上端部をエッチングした構造である。
【００５９】
図１０（ａ）に示すように、レジスト７８を剥離した後、メタルプラグ６５及び絶縁膜６４、１４の上に、メタルプラグ６３に接続するメタル配線用の開口のために、パターニングされたレジスト７９を形成する。
【００６０】
図１０（ｂ）に示すように、レジスト７９をマスクとして、ＲＩＥ法により、メタルプラグ６３に接続するメタル配線用の開口７４を形成する。開口７４は、底部にメタルプラグ６３の上端が露出するように、絶縁膜１４及び絶縁膜６４を貫通し、メタルプラグ６３の上面からわずかに下がった位置に絶縁膜６２が来るようにエッチングした構造である。なお、開口７３と開口７４の形成は、順序を逆にして、開口７４を先に形成し、開口７３を後で形成することは可能である。その後、レジスト７９を剥離すると、開口７３の底部にメタルプラグ６５の上端部が露出し、開口７４の底部にメタルプラグ６３の上端部が露出する。
【００６１】
この後、実施例１の半導体装置１と同様にして、半導体装置２が完成する（図７参照）。半導体装置２は、半導体装置１が２層構造の絶縁膜１２、１４を有するのに対して、３層構造の絶縁膜６２、６４、１４を有する点が異なるものの、半導体装置１とほぼ同様な構造を有している。
【００６２】
その結果、半導体装置２は、実施例１の半導体装置１が有する効果を同様に有している。その他、開口プロセスが増えるものの、半導体装置１のように、メタルプラグをエッチング法で短く加工することがなくなるので、メタルプラグ６３の高さはより正確に加工することが可能である。
【実施例４】
【００６３】
本発明の実施例４に係る半導体装置及び半導体装置の製造方法について、図１１及び図１２を参照しながら説明する。図１１は半導体装置の製造方法を工程順に模式的に示す構造断面図である。図１２は、図１１に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。実施例３の半導体装置２とは、長い方のメタルプラグを短いメタルプラグの積み重ねで形成する点が異なる。なお、実施例１乃至実施例３と同一構成部分には同一の符号を付して、その説明は省略する。
【００６４】
本実施例の半導体装置（図示略）は、実施例３の半導体装置２と同様な構成を有している。なお、製造順序の異なる一部の構成部分、及び材料の異なる箇所は、異なる符号を付してある。
【００６５】
次に、半導体装置の製造方法について説明する。図１１（ａ）に示すように、第１及び第２の領域であるメモリセル部６及び周辺回路部７を有し、メモリセル部６の不純物拡散層１１ａ及び周辺回路部７の不純物拡散層１１ｂが形成された半導体基板１０の表面に、絶縁膜６２を形成する。その後、不純物拡散層１１ａ、１１ｂに通ずる開口を形成するために、絶縁膜６２の上に、パターニングされたレジスト８６を形成する。抵抗を小さくするために、不純物拡散層１１ｂに通ずる開口用のパターンは、不純物拡散層１１ａに通ずる開口用のパターンより大きな幅を有する。
【００６６】
図１１（ｂ）に示すように、レジスト８６をマスクとして、ＲＩＥ法により、絶縁膜６２がエッチングされて、底部に不純物拡散層１１ａ、１１ｂが露出した貫通孔となる開口８１ａ、８１ｂが形成される。
【００６７】
図１１（ｃ）に示すように、レジスト８６を剥離した後、開口８１ａ、８１ｂを埋め込むように、プラグ６３ａ、６３ｂとなるメタルプラグ１３ａ、１３ｂと同様なメタルが、ＣＶＤ法等により形成され、その後、ＣＭＰ法等で表面が平坦化され、メタルプラグ６３ａ、６３ｂ及び絶縁膜６２の上面が一致した平面が形成される。
【００６８】
図１１（ｄ）に示すように、メタルプラグ６３ａ、６３ｂ及び絶縁膜６２の上面を被うように、絶縁膜６４を形成し、絶縁膜６４の上に、メタルプラグ６３ａに通ずる開口を形成するために、パターニングされたレジスト８７を形成する。
【００６９】
図１２（ａ）に示すように、レジスト８７をマスクとして、ＲＩＥ法により、絶縁膜６４がエッチングされて、底部にメタルプラグ６３ａが露出した貫通孔となる開口８２が形成される。
【００７０】
図１２（ｂ）に示すように、レジスト８７を剥離した後、開口８２を埋め込むように、メタルプラグ６７となるメタルが、ＣＶＤ法等により形成され、その後、ＣＭＰ法等で表面が平坦化され、メタルプラグ６７及び絶縁膜６４からなる平面が形成される。メタルプラグ６７は、実施例１のメタルプラグ１３ａ、１３ｂと同様な材料で構成される。つまり、メタルプラグ６７は、薄いバリアメタルを介して、メタルプラグ６３ａと接続される。
【００７１】
この後の製造方法は、実施例３の図９（ｃ）に示す工程及び図９（ｃ）に続く工程と同様である。そして、不純物拡散層１１ａと接続するメタルプラグが２層構造のメタルプラグ６３ａ及びメタルプラグ６７からなる構造である点を除くと、実施例３の半導体装置２とほぼ同様な構造を有する半導体装置が完成する。
【００７２】
その結果、本実施例の半導体装置は、実施例３の半導体装置２が有する効果を同様に有している。その他、メタルプラグ６３ａ、６７のためのそれぞれ開口は、一貫して形成した、例えば、実施例３の開口７２に比較して、アスペクト比の小さい、すなわちより浅い構造となるので、加工及び埋め込み工程の容易性または確実性を上げることが可能となる。つまり、製造工程歩留の向上が可能となる。また、逆には、２段に積層されて、メタルプラグ６３ａ、６７は、よりアスペクト比の大きなメタルプラグを形成することが可能となり、半導体装置の配線のレイアウトの自由度を上げることが可能となる。
【００７３】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。例えば、メタルプラグの下面には不純物拡散層１１ａ、１１ｂが形成されているが、この不純物拡散層１１ａ、１１ｂに代えて半導体基板の上方に離れた位置に配置された導電体からなる配線等を用いることも可能である。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板の表面または前記半導体基板から上方に離れた位置に設けられ、上面がほぼ同一平面をなす第１及び第２の導電体と、前記第１及び第２の導電体の上面を被うように形成さられた膜厚がほぼ一定の絶縁膜と、前記絶縁膜内に形成され、前記第１の導電体と接続された第１の導電体プラグと、前記絶縁膜内に形成され、第１の導電体プラグより短く形成され、前記第２の導電体と接続された第２の導電体プラグと、下端部が前記第１の導電体プラグの上端部と接続され、上面が前記絶縁膜と面一に埋め込まれた第１の配線層と、下端部が前記第２の導電体プラグの上端部と接続され、上面が前記絶縁膜と面一に埋め込まれた第２の配線層とを備えている半導体装置。
【００７５】
（付記２）  前記絶縁膜は、少なくとも、前記第１の導電体プラグの上端面と同一面をなす下側絶縁膜と、前記下側絶縁膜の上の上側絶縁膜との積層構造をなす付記１に記載の半導体装置。
【００７６】
（付記３）  前記絶縁膜は、少なくとも、前記第２の導電体プラグの上端面と同一面をなす下側絶縁膜と、前記第１の導電体プラグの上端面と同一面をなす中間絶縁膜と、前記中間絶縁膜の上の上側絶縁膜との積層構造をなす付記１に記載の半導体装置。
【００７７】
（付記４）  前記絶縁膜は、シリコン酸化膜、炭素含有シリコン酸化膜、及びシリコン酸窒化膜の内のいずれか１つまたは複数からなる付記１に記載の半導体装置。
【００７８】
（付記５）  前記第１及び第２の配線層は、Ｃｕを主にした金属からなる付記１に記載の半導体装置。
【００７９】
（付記６）  前記第１及び第２の導電体プラグは、Ｗを主にした金属からなる付記１に記載の半導体装置。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施例１に係る半導体装置の構造を模式的に示す断面図で、図１（ａ）はＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル部の断面図、図１（ｂ）は周辺回路部の断面図、図１（ｃ）はメモリセル部及び周辺回路部のメタルプラグに接続される部分を概略的に示した断面図。
【図２】本発明の実施例１に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例１に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例１に係る半導体装置の図３に続く製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例２に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図６】本発明の実施例２に係る半導体装置の図５に続く製造方法を工程順に模式的に示す構造断面図。
【図７】本発明の実施例３に係る半導体装置の構造を模式的に示す断面図。
【図８】本発明の実施例３に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図９】本発明の実施例３に係る半導体装置の図８に続く製造方法を工程順に模式的に示す構造断面図。
【図１０】本発明の実施例３に係る半導体装置の図９に続く製造方法を工程順に模式的に示す構造断面図。
【図１１】本発明の実施例４に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図１２】本発明の実施例４に係る半導体装置の図１１に続く製造方法を工程順に模式的に示す構造断面図。
【符号の説明】
【００８１】
１、２  半導体装置
６  メモリセル部
７  周辺回路部
１０  半導体基板
１１ａ、１１ｂ  不純物拡散層
１２、１４、４４、６２、６４  絶縁膜
１２ａ  シリコン酸化膜
１３ａ、１３ｂ、６３、６３ａ、６３ｂ、６５、６７  メタルプラグ
１５ａ、１５ｂ  メタル配線
２１、２２、２３、２４、５７、５８、７６、７７、７８、７９、８６、８７  レジスト
３１ａ、３１ｂ、３２、３３、５２ａ、５２ｂ、７１、７２、７３、７４、８１ａ、８１ｂ、８２  開口
９１ａ、９１ｂ  ゲート絶縁膜
９３ａ、９３ｂ  ゲート電極
９５ａ、９５ｂ  シリコン窒化膜
【図１】
2010056227.tif 000003
【図２】
2010056227.tif 000004
【図３】
2010056227.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010056227.tif 000012
【図１１】
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【図１２】
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