(57)【要約】【課題】試験時間を短縮することができる半導体集積回路装置を提供する。【解決手段】試験時には、マルチプレクサ１９が観測対象信号Ｐ１〜Ｐ４から第１観測対象信号を選択する選択工程と、クロック供給回路２７が、フリップフロップ２６に、マルチプレクサ１９が出力する観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給するクロック供給工程と、フリップフロップ２６がマルチプレクサ１９から出力される観測対象信号を、クロック供給回路２７から出力されるクロックに同期して取り込む取込工程と、遅延調整回路２８がフリップフロップ２６から出力される観測対象信号を入力して遅延調整し、その出力端において、観測対象信号Ｐ１〜Ｐ４を共通タイミングでサンプリング可能とする遅延調整工程とを実行する。【選択図】図２
2010117283.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置内部の複数の観測対象信号から第１観測対象信号を選択する第１選択回路と、
前記第１選択回路が出力する前記第１観測対象信号をクロックに同期して取り込むフリップフロップと、
前記フリップフロップに、前記クロックとして、前記第１選択回路が出力する前記第１観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給するクロック供給回路と、
前記フリップフロップが出力する前記第１観測対象信号を入力して遅延調整し、その出力端において、前記複数の観測対象信号を共通タイミングでサンプリング可能とする遅延調整回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記クロック供給回路は、
第１クロックを、第１の複数の分岐伝送路を通して、位相を異にする複数のクロックとする第１分岐回路と、
前記第１分岐回路が出力する前記複数のクロックから第２クロックを選択する第２選択回路と、
を有し、
前記遅延調整回路は、
前記フリップフロップが出力する前記第１観測対象信号を、第２の複数の分岐伝送路を通して、位相を異にする複数の遅延含有観測対象信号とする第２分岐回路と、
前記第２分岐回路が出力する前記複数の遅延含有観測対象信号から第１遅延含有観測対象信号を選択する第３選択回路と、
を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２選択回路及び前記第３選択回路の選択動作を制御する選択制御回路を更に有し、
前記選択制御回路は、
前記第１選択回路に与える第１選択制御信号の値と、前記第２選択回路に与える第２選択制御信号の値と、前記第３選択回路に与える第３選択制御信号の値とを関係付けて記憶する記憶回路を有し、
前記第１選択制御信号を入力し、前記第１選択制御信号の値に対応した値の前記第２選択制御信号及び前記第３選択制御信号を出力すること
を特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
選択回路が半導体集積回路装置内部の複数の観測対象信号から第１観測対象信号を選択する選択工程と、
クロック供給回路がフリップフロップに前記選択回路から出力される前記第１観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給するクロック供給工程と、
前記フリップフロップが前記選択回路から出力される前記第１観測対象信号を前記クロックに同期して取り込む取込工程と、
遅延調整回路が前記フリップフロップから出力される前記第１観測対象信号を入力して遅延調整し、その出力端において、前記複数の観測対象信号を共通タイミングでサンプリング可能とする遅延調整工程と、
を含むことを特徴とする半導体集積回路装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験回路を搭載した半導体集積回路装置及び半導体集積回路装置の試験方法に関する。
【背景技術】
【０００２】
図６は試験回路を搭載した従来の半導体集積回路装置の一例の一部分を示す回路図である。図６中、１は半導体チップ、２−１、２−２、２−ｍは入力ピン、３は試験対象回路、４〜９はフリップフロップ、１０はクロックＣＫｔを伝送するクロックツリー、１１〜１４は観測対象信号Ｐ１〜Ｐ４用に設けられた試験用の信号配線、１５〜１８は信号配線１１〜１４に挿入されているバッファ等の遅延要素、１９は観測対象信号Ｐ１〜Ｐ４の選択を行う選択回路をなすマルチプレクサ、２０は試験用の出力ピン、２１はマルチプレクサ１９の選択動作を制御する選択制御信号用の入力ピンである。
【０００３】
この半導体集積回路装置は、信号配線１１〜１４と、マルチプレクサ１９と、出力ピン２０と、入力ピン２１とで試験回路を構成し、観測対象信号Ｐ１〜Ｐ４をマルチプレクサ１９を介して出力ピン２０に伝送し、テスタが出力ピン２０に出力される観測対象信号をサンプリングすることができるようにしたものである。
【０００４】
この半導体集積回路装置では、観測対象信号Ｐ１〜Ｐ４の値を観測したい半導体集積回路装置内のポイント（以下、プローブポイントという）であるフリップフロップ６〜９の出力端子からマルチプレクサ１９までの遅延時間が異なる。このため、クロックに同期したタイミングでマルチプレクサ１９を切り替えても、観測対象信号を本来のサンプリング・タイミングでサンプリングすることができないという場合が発生する。したがって、マルチプレクサ１９を切り替えた場合には、観測対象信号のサンプリング・タイミングをずらしながら、観測対象信号をサンプリングし、本来のサンプリング・タイミングを決める必要があり、試験時間が増大するという問題点があった。
【特許文献１】特開平１０−２３９３９５号公報
【特許文献２】特開２０００−３１４７６６号公報
【特許文献３】特開平６−１４８２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる点に鑑み、試験時間を短縮することができるようにした半導体集積回路装置及び半導体集積回路装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
ここで開示する半導体集積回路装置は、選択回路と、フリップフロップと、クロック供給回路と、遅延調整回路とを有するものである。前記選択回路は、半導体集積回路装置内部の複数の観測対象信号から第１観測対象信号を選択するものである。前記フリップフロップは、前記選択回路が出力する前記第１観測対象信号をクロックに同期して取り込むものである。前記クロック供給回路は、前記フリップフロップに、前記クロックとして、前記選択回路が出力する前記第１観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給するものである。前記遅延調整回路は、前記フリップフロップが出力する前記第１観測対象信号を入力して遅延調整し、その出力端において、前記複数の観測対象信号を共通タイミングでサンプリング可能とするものである。
【０００７】
ここで開示する半導体集積回路装置の試験方法は、選択工程と、クロック供給工程と、取込工程と、遅延調整工程とを含むものである。前記選択工程は、選択回路が半導体集積回路装置内部の複数の観測対象信号から第１観測対象信号を選択する工程である。前記クロック供給工程は、クロック供給回路がフリップフロップに前記選択回路から出力される前記第１観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給する工程である。前記取込工程は、前記フリップフロップが前記選択回路から出力される前記第１観測対象信号を前記クロックに同期して取り込む工程である。前記遅延調整工程は、遅延調整回路が前記フリップフロップから出力される前記第１観測対象信号を入力して遅延調整し、その出力端において、前記複数の観測対象信号を共通タイミングでサンプリング可能とする工程である。
【発明の効果】
【０００８】
前記フリップフロップは、前記選択回路が出力する観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックに同期して前記選択回路が出力する観測対象信号を取り込む。これにより、前記フリップフロップが出力する観測対象信号を、その値を観測するためにサンプリングする場合のサンプリング可能範囲が拡大する。そして、また、前記遅延調整回路を設け、前記フリップフロップが出力する観測対象信号を入力して遅延調整し、その出力端において、前記複数の観測対象信号を共通タイミングでサンプリング可能としている。
【０００９】
したがって、前記選択回路により選択する観測対象信号を切り替えた場合でも、観測対象信号のサンプリング・タイミングをずらしながら、観測対象信号をサンプリングし、本来のサンプリング・タイミングを決めるという作業が不要となり、試験時間を短縮することができる。また、特に、開示した半導体集積回路装置によれば、半導体集積回路装置内部の複数の観測対象信号のプローブポイントから前記選択回路までの遅延調整を考慮することなく回路設計を行うことができるので、設計工程を短縮することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図１〜図５を参照して、本発明の一実施形態について説明する。本発明は、本発明の一実施形態に限定されるものではない。なお、図１において、図６に示す部分と対応する部分には同一符号を付し、その重複説明は省略する。
【００１１】
図１は本発明の半導体集積回路装置の一実施形態の一部分を示す回路図である。本発明の半導体集積回路装置の一実施形態は、マルチプレクサ１９と出力端子２０との間に出力タイミング調整回路２２を設けると共に、セレクタ制御回路２３と、入力ピン２４とを設け、その他については、図６に示す従来の半導体集積回路装置と同様に構成したものである。
【００１２】
出力タイミング調整回路２２は、観測対象信号のサンプリング可能範囲を拡大し、かつ、観測対象信号の出力タイミングを調整するものである。セレクタ制御回路２３は、出力タイミング調整回路２２内のセレクタの選択動作を制御するものである。入力ピン２４は、セレクタ制御回路２３内のテーブル２５に設定する情報を入力するためのものである。
【００１３】
本発明の半導体集積回路装置の一実施形態では、信号配線１１〜１４と、マルチプレクサ１９と、出力タイミング調整回路２２と、セレクタ制御回路２３と、出力ピン２０と、入力ピン２１、２４とで試験回路が構成されている。
【００１４】
また、マルチプレクサ１９には、入力ピン２１から選択制御信号ＳＡ１、ＳＡ２が与えられる。マルチプレクサ１９は、ＳＡ１＝“０”、ＳＡ２＝“０”の場合は、観測対象信号Ｐ１を選択し、ＳＡ１＝“０”、ＳＡ２＝“１”の場合は、観測対象信号Ｐ２を選択し、ＳＡ１＝“１”、ＳＡ２＝“０”の場合は、観測対象信号Ｐ３を選択し、ＳＡ１＝“１”、ＳＡ２＝“１”の場合は、観測対象信号Ｐ４を選択する。
【００１５】
図２は出力タイミング調整回路２２の構成を示す回路図である。出力タイミング調整回路２２は、フリップフロップ２６と、クロック供給回路２７と、遅延調整回路２８と、出力回路２９とを有している。
【００１６】
フリップフロップ２６は、マルチプレクサ１９が出力する観測対象信号をクロック供給回路２７が出力するクロックに同期して取り込むものである。クロック供給回路２７は、クロックＣＫ１を入力し、フリップフロップ２６に、マルチプレクサ１９が出力する観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給するものである。クロックＣＫ１は、クロックＣＫｔが伝送経路で遅延されたものである。
【００１７】
クロック供給回路２７は、分岐回路３０と、セレクタ３１とを有している。分岐回路３０は、クロックＣＫ１の伝送路を４つに分けるものであり、遅延回路３２〜３４を有している。遅延回路３２〜３４は、クロックＣＫ１を遅延するものであり、遅延回路３２はクロックＣＫ２を出力し、遅延回路３３はクロックＣＫ３を出力し、遅延回路３４はクロックＣＫ４を出力する。遅延回路３２〜３４は、当初は、その遅延時間が１クロック・サイクル内において、バラツキがあるように設計され、後に調整される。
【００１８】
セレクタ３１は、セレクタ制御信号ＳＢ１、ＳＢ２に制御され、クロックＣＫ１〜ＣＫ４から１つのクロックを選択するものである。セレクタ３１は、ＳＢ１＝“０”、ＳＢ２＝“０”の場合はクロックＣＫ１を選択し、ＳＢ１＝“０”、ＳＢ２＝“１”の場合はクロックＣＫ２を選択し、ＳＢ１＝“１”、ＳＢ２＝“０”の場合はクロックＣＫ３を選択し、ＳＢ１＝“１”、ＳＢ２＝“１”の場合はクロックＣＫ４を選択する。
【００１９】
遅延調整回路２８は、フリップフロップ２６が出力する観測対象信号を入力して遅延調整し、その出力端において、観測対象信号Ｐ１〜Ｐ４を、クロック・サイクル上、共通タイミングでサンプリング可能とするものである。遅延調整回路２８は、分岐回路３５と、セレクタ３６とを有している。分岐回路３５は、フリップフロップ２６が出力する観測対象信号の伝送路を４つに分けるものであり、遅延回路３７〜３９を有している。遅延回路３７〜３９は、フリップフロップ２６が出力する観測対象信号を遅延するものであり、遅延回路３７の遅延時間＜遅延回路３８の遅延時間＜遅延回路３９の遅延時間とされる。遅延回路３７〜３９は、当初は、その遅延時間にバラツキがあるように設計され、後に調整される。
【００２０】
セレクタ３６は、セレクタ制御信号ＳＣ１、ＳＣ２に制御され、フリップフロップ２６が出力する観測対象信号及び遅延回路３７〜３９が出力する観測対象信号から１つの観測対象信号を選択するものである。セレクタ３６は、ＳＣ１＝“０”、ＳＣ２＝“０”の場合は、フリップフロップ２６が出力する観測対象信号を選択し、ＳＣ１＝“０”、ＳＣ２＝“１”の場合は、遅延回路３７が出力する観測対象信号を選択し、ＳＣ１＝“１”、ＳＣ２＝“０”の場合は、遅延回路３８が出力する観測対象信号を選択し、ＳＣ１＝“１”、ＳＣ２＝“１”の場合は、遅延回路３９が出力する観測対象信号を選択する。
【００２１】
出力回路２９は、遅延調整回路２８が出力する観測対象信号を外部に出力するためのものであり、フリップフロップ４０と、出力バッファ４１とを有している。フリップフロップ４０は、セレクタ３６が出力する観測対象信号をクロックＣＫ５に同期して取り込むものである。クロックＣＫ５は、クロックＣＫｔが伝送経路で遅延されたものである。
【００２２】
図３はテーブル２５の内容を示す図である。テーブル２５は、書換え可能なメモリ素子を有し、このメモリ素子に、外部に出力すべき観測対象信号（マルチプレクサ１９が出力すべき観測対象信号）と、選択制御信号ＳＢ１、ＳＢ２と、選択制御信号ＳＣ１、ＳＣ２とを関係付けて記憶するものである。なお、テーブル２５をＲＯＭ（read only memory）で構成するようにしても良い。この場合、テーブル２５の内容は製造プロセス工程で書き込まれ、入力ピン２４は不要となる。
【００２３】
セレクタ制御回路２３は、入力ピン２４を介して与えられるテーブル２５の内容をテーブル２５に書き込み、また、選択制御信号ＳＡ１、ＳＡ２を入力し、テーブル２５を参照して、選択制御信号ＳＡ１、ＳＡ２の値（外部に出力すべき観測対象信号）に対応する値の選択制御信号ＳＢ１、ＳＢ２、ＳＣ１、ＳＣ２を出力する。
【００２４】
本例では、セレクタ制御回路２３は、ＳＡ１＝“０”、ＳＡ２＝“０”の場合（観測対象信号Ｐ１を外部に出力する場合）は、ＳＢ１＝“１”、ＳＢ２＝“０”、ＳＣ１＝“０”、ＳＣ２＝“１”とする。この結果、セレクタ３１は遅延回路３３が出力するクロックＣＫ３を選択し、セレクタ３６は遅延回路３７が出力する観測対象信号を選択する。
【００２５】
また、セレクタ制御回路２３は、ＳＡ１＝“０”、ＳＡ２＝“１”の場合（観測対象信号Ｐ２を外部に出力する場合）は、ＳＢ１＝“０”、ＳＢ２＝“１”、ＳＣ１＝“１”、ＳＣ２＝“０”とする。この結果、セレクタ３１は遅延回路３２が出力するクロックＣＫ２を選択し、セレクタ３６は遅延回路３８が出力する観測対象信号を選択する。
【００２６】
また、セレクタ制御回路２３は、ＳＡ１＝“１”、ＳＡ２＝“０”の場合（観測対象信号Ｐ３を外部に出力する場合）は、ＳＢ１＝“１”、ＳＢ２＝“１”、ＳＣ１＝“０”、ＳＣ２＝“０”とする。この結果、セレクタ３１は遅延回路３４が出力するクロックＣＫ４を選択し、セレクタ３６はフリップフロップ２６が出力する観測対象信号を選択する。
【００２７】
また、セレクタ制御回路２３は、ＳＡ１＝“１”、ＳＡ２＝“１”の場合（観測対象信号Ｐ４を外部に出力する場合）には、ＳＢ１＝“０”、ＳＢ２＝“０”、ＳＣ１＝“１”、ＳＣ２＝“１”とする。この結果、セレクタ３１はクロックＣＫ１を選択し、セレクタ３６は遅延回路３９が出力する観測対象信号を選択する。
【００２８】
本発明の半導体集積回路の一実施形態の設計は以下のように行う。まず、回路の物理設計を試験回路の制約を考慮せずに行う（ステップＳ１）。次に、観測対象信号Ｐ１〜Ｐ４のプローブポイント（フリップフロップ６〜９の出力端子）からマルチプレクサ１９までの遅延をスタティック・タイミング解析で見積る（ステップＳ２）。次に、クロック供給回路２７から出力されるクロックが、マルチプレクサ１９から出力される観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすように、クロックＣＫ１〜ＣＫ４の遅延をバッファの挿入や削除などで行う（ステップＳ３）。次に、スタティック・タイミング解析の結果から、遅延調整回路２８の遅延回路３７〜３９の遅延値を決定する（ステップＳ４）。
【００２９】
図４はクロックＣＫ１〜ＣＫ４の遅延調整（ステップＳ３）を説明するためのタイミングチャートである。図４中、Ｐｋａ（但し、ｋ＝１、２、３、４であり、以下、同様である。）、Ｐｋｂはフリップフロップ２６に与えられる観測対象信号Ｐｋを示している。Ｐｋａは、プロセスばらつきや駆動電圧変化やチップ温度変化による遅延変動がなく、観測対象信号Ｐｋのプローブポイントからマルチプレクサ１９までの遅延値が最小値の場合である。Ｐｋｂはプロセスばらつきや駆動電圧変化やチップ温度変化による遅延変動が最大であり、観測対象信号Ｐｋのプローブポイントからマルチプレクサ１９までの遅延値が最大値の場合である。Ｐｋ−０〜Ｐｋ−３は観測対象信号Ｐ１の値を示している。
【００３０】
この場合、フリップフロップ２６から観測対象信号Ｐｋを捉えると、観測対象信号Ｐｋは、観測対象信号Ｐｋａの値Ｐｋ−１の部分と観測対象信号Ｐｋｂの値Ｐｋ−１の部分とが時間的に重なる範囲や、観測対象信号Ｐｋａの値Ｐｋ−２の部分と観測対象信号Ｐｋｂの値Ｐｋ−２の部分とが時間的に重なる範囲など、観測対象信号Ｐｋａと観測対象信号Ｐｋｂとの同一データ部分が重なる範囲Ｗｋが、観測対象信号Ｐｋの値が確かな範囲となり、範囲Ｗｋ以外の部分は、観測対象信号Ｐｋの値が不確定な範囲となる信号である。したがって、観測対象信号Ｐｋａと観測対象信号Ｐｋｂとの同一データ部分が重なる範囲Ｗｋがサプリング可能範囲となる。Ｐｋｃは、このように、フリップフロップ２６から捉えられる観測対象信号Ｐｋを示している。
【００３１】
したがって、この場合には、クロック供給回路２７が出力するクロックは、立ち上がりエッジが範囲Ｗ１にあるもの、立ち上がりエッジが範囲Ｗ２にあるもの、立ち上がりエッジが範囲Ｗ３にあるもの、立ち上がりエッジが範囲Ｗ４にあるものの４種類となるように、クロックＣＫ１〜ＣＫ４の遅延調整を行う必要がある。
【００３２】
図５は本発明の半導体集積回路装置の一実施形態で実行される試験動作（本発明の半導体集積回路装置の試験方法の一実施形態）を説明するためのタイミングチャートである。（Ａ）はクロックＣＫｔ、ＣＫ１〜ＣＫ４、（Ｂ）はマルチプレクサ１９が出力する観測対象信号Ｐ１＿１９〜Ｐ４＿１９、（Ｃ）はフリップフロップ２６が出力する観測対象信号Ｐ１＿２６〜Ｐ４＿２６、（Ｄ）は遅延調整回路２８が出力する観測対象信号Ｐ１＿２８〜Ｐ４＿２８、（Ｅ）はフリップフロップ４０に与えられるクロックＣＫ５を示している。
【００３３】
観測対象信号Ｐ１＿１９、Ｐ１＿２６、Ｐ１＿２８は観測対象信号Ｐ１に対応し、観測対象信号Ｐ２＿１９、Ｐ２＿２６、Ｐ２＿２８は観測対象信号Ｐ２に対応し、観測対象信号Ｐ３＿１９、Ｐ３＿２６、Ｐ３＿２８は観測対象信号Ｐ３に対応し、観測対象信号Ｐ４＿１９、Ｐ４＿２６、Ｐ４＿２８は観測対象信号Ｐ４に対応している。
【００３４】
本例では、クロックＣＫ１は、マルチプレクサ１９が出力する観測対象信号Ｐ４＿１９に対してセットアップ・ホールド制約を満たすように遅延調整されている。クロックＣＫ２は、マルチプレクサ１９が出力する観測対象信号Ｐ２＿１９に対してセットアップ・ホールド制約を満たすように遅延調整されている。クロックＣＫ３は、マルチプレクサ１９が出力する観測対象信号Ｐ１＿１９に対してセットアップ・ホールド制約を満たすように遅延調整されている。クロックＣＫ４は、マルチプレクサ１９が出力する観測対象信号Ｐ３＿１９に対してセットアップ・ホールド制約を満たすように遅延調整されている。
【００３５】
したがって、マルチプレクサ１９が観測対象信号Ｐ１＿１９を出力する場合には、セレクタ制御信号２３は、セレクタ３１にクロックＣＫ３を選択させる。この結果、フリップフロップ２６が出力する観測対象信号は、観測対象信号Ｐ１＿２６のようになる。
【００３６】
また、マルチプレクサ１９が観測対象信号Ｐ２＿１９を出力する場合には、セレクタ制御信号２３は、セレクタ３１にクロックＣＫ２を選択させる。この結果、フリップフロップ２６が出力する観測対象信号は、観測対象信号Ｐ２＿２６のようになる。
【００３７】
また、マルチプレクサ１９が観測対象信号Ｐ３＿１９を選択する場合には、セレクタ制御信号２３は、セレクタ３１にクロックＣＫ４を選択させる。この結果、フリップフロップ２６が出力する観測対象信号は、観測対象信号Ｐ３＿２６のようになる。
【００３８】
また、マルチプレクサ１９が観測対象信号Ｐ４＿１９を選択する場合には、セレクタ制御信号２３は、セレクタ３１にクロックＣＫ１を選択させる。この結果、フリップフロップ２６が出力する観測対象信号は、観測対象信号Ｐ４＿２６のようになる。
【００３９】
フリップフロップ２６から出力される観測対象信号Ｐ１＿２６〜Ｐ４＿２６は、テーブル２５の内容に従って、遅延調整回路２８で遅延調整される。本例では、観測対象信号Ｐ１＿２８は、観測対象信号Ｐ１＿２６を遅延回路３７で遅延したものとなる。観測対象信号Ｐ２＿２８は、観測対象信号Ｐ＿２６を遅延回路３８で遅延したものとなる。観測対象信号Ｐ３＿２８は、観測対象信号Ｐ３＿２６を遅延しないものとなる。観測対象信号Ｐ４＿２８は、観測対象信号Ｐ４＿２６を遅延回路３９で遅延したものとなる。
【００４０】
即ち、試験時には、マルチプレクサ１９が観測対象信号Ｐ１〜Ｐ４から１つの観測対象信号を選択する選択工程と、クロック供給回路２７が、フリップフロップ２６に、マルチプレクサ１９が出力する観測対象信号の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給するクロック供給工程と、フリップフロップ１９がマルチプレクサ１９から出力される観測対象信号を、クロック供給回路２７から出力されるクロックに同期して取り込む取込工程と、遅延調整回路２８がフリップフロップ２６から出力される観測対象信号を入力して遅延調整し、その出力端において、観測対象信号Ｐ１〜Ｐ４を共通タイミングでサンプリング可能とする遅延調整工程とが実行される。
【００４１】
そして、遅延調整回路２８が出力する観測対象信号は、出力回路２９を介して出力ピン２０に伝送される。したがって、テスタは、出力ピン２０に出力される観測対象信号Ｐ１〜Ｐ４を、クロック・サイクル上、共通タイミングでサンプリングすることにより、観測対象信号Ｐ１〜Ｐ４の値を観測することができる。
【００４２】
なお、本発明の半導体集積回路装置の一実施形態においては、出力回路２９を設けるようにしているが、この出力回路２９を設けずに、遅延調整回路２８が出力する観測対象信号を直接に出力ピン２０に伝送するようにしても良い。この場合には、図５（Ｄ）に示す範囲Ｗ０において、テスタは、出力ピン２０に出力される観測対象信号Ｐ１〜Ｐ４を、クロック・サイクル上、共通タイミングでサンプリングすることにより、観測対象信号Ｐ１〜Ｐ４の値を観測することができる。この場合でも、サンプリング可能範囲Ｗ０は、図４に示すサンプリング可能範囲Ｗ１〜Ｗ４よりも拡大されている。
【００４３】
以上のように、観測対象信号Ｐ１〜Ｐ４は、プロセスばらつきや駆動電圧変化やチップ温度変化などによって遅延変動を起こす。このため、マルチプレクサ１９が出力する観測対象信号Ｐ１〜Ｐ４をフリップフロップ２６で取り込む場合には、マルチプレクサ１９が出力する観測対象信号Ｐ１〜Ｐ４の遅延変動が最大の場合でも、セットアップ・ホールド制約を満たすクロックをフリップフロップ２６に供給する必要がある。そこで、本発明の半導体集積回路装置の一実施形態では、クロック供給回路２７が、フリップフロップ２６に、クロックとして、マルチプレクサ１９が出力する観測対象信号Ｐ１〜Ｐ４の遅延変動に対してセットアップ・ホールド制約を満たすクロックを供給するとしている。
【００４４】
この結果、フリップフロップ２６は、マルチプレクサ１９が出力する観測対象信号Ｐ１〜Ｐ４の遅延変動に対してセットアップ・ホールド制約を満たすクロックに同期して、マルチプレクサ１９が出力する観測対象信号を取り込むことになる。これにより、フリップフロップ２６が出力する観測対象信号を、その値を観測するためにサンプリングする場合のサンプリング可能範囲Ｗ１〜Ｗ４が拡大する。また、遅延調整回路２８を設けて、フリップフロップ２６が出力する観測対象信号Ｐ１〜Ｐ４を入力して遅延調整し、その出力端において、観測対象信号Ｐ１〜Ｐ４を、クロック・サイクル上、共通タイミングでサンプリング可能な状態としている。
【００４５】
したがって、本発明の半導体集積回路装置の一実施形態によれば、マルチプレクサ１９により選択する観測対象信号を切り替えた場合でも、観測対象信号のサンプリング・タイミングをずらしながら、観測対象信号をサンプリングし、本来のサンプリング・タイミングを決めるという作業が不要となり、試験時間を短縮することができる。また、観測対象信号Ｐ１〜Ｐ４のプローブポイント（フリップフロップ６〜９の出力端子）からマルチプレクサ１９までの遅延調整を考慮することなく回路設計を行うことができるので、設計工程を短縮することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体集積回路装置の一実施形態の一部分を示す回路図である。
【図２】本発明の半導体集積回路装置の一実施形態が有する出力タイミング調整回路の構成を示す回路図である。
【図３】本発明の半導体集積回路装置の一実施形態が有するセレクタ制御回路内のテーブルの内容を示す図である。
【図４】本発明の半導体集積回路の一実施形態で実行されるクロックの遅延調整を説明するためのタイミングチャートである。
【図５】本発明の半導体集積回路装置の一実施形態で実行される試験動作（本発明の半導体集積回路装置の試験方法の一実施形態）を説明するためのタイミングチャートである。
【図６】試験回路を搭載した従来の半導体集積回路装置の一例の一部分を示す回路図である。
【符号の説明】
【００４７】
１…半導体チップ
２−１、２−２、２−ｍ…入力ピン
３…試験対象回路
４〜９…フリップフロップ
１０…クロックツリー
１１〜１４…試験用の信号配線
１５〜１８…遅延要素
１９…マルチプレクサ
２０…出力ピン
２１…入力ピン
２２…出力タイミング調整回路
２３…セレクタ制御回路
２４…入力ピン
２５…テーブル
２６…フリップフロップ
２７…クロック供給回路
２８…遅延調整回路
２９…出力回路
３０…分岐回路
３１…セレクタ
３２〜３４…遅延回路
３５…分岐回路
３６…セレクタ
３７〜３９…遅延回路
４０…フリップフロップ
４１…出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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