(57)【要約】【課題】動作モードの指定を可能とする外部端子を電源端子あるいはグランド端子として十分に機能させることができ、しかも、当該外部端子の論理を外部から容易に切り替え可能にする。【解決手段】内部回路（１０２〜１０７）と、グランドライン（２９）と、電源ライン（２８）と、上記内部回路の動作モードを指定可能な外部端子（２０，２１）と、電源スイッチ回路（１０１）とを設ける。上記電源スイッチ回路には、上記外部端子を電源ライン又はグランドラインに接続するための第１電源ドライバ（４０）と、上記第１電源ドライバよりも小さな駆動能力を有し、上記外部端子を電源ライン又はグランドラインに接続するための第２電源ドライバ（４１）とを設ける。上記内部回路のリセット期間中は上記第１電源ドライバの回路動作を禁止し、上記内部回路のリセット解除後に上記第１電源ドライバの回路動作を許可することで、上記課題を解決する。【選択図】図２
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【特許請求の範囲】
【請求項１】
リセット信号によってリセット可能な内部回路と、
グランドレベルの電位が供給されるグランドラインと、
上記グランドレベルを基準とする電源電圧が供給される電源ラインと、
上記内部回路の動作モードを指定可能な外部端子と、
動作モード指定のために上記外部端子に与えられた論理レベルに応じて、上記外部端子を上記グランドライン又は上記電源ラインに接続可能な電源スイッチ回路と、を含み、
上記電源スイッチ回路は、上記外部端子を上記電源ライン又は上記グランドラインに接続するための第１電源ドライバと、
上記第１電源ドライバよりも小さな駆動能力を有し、上記第１電源ドライバとは別に、上記外部端子を上記電源ライン又は上記グランドラインに接続するための第２電源ドライバと、
上記内部回路のリセット期間中は上記第１電源ドライバの回路動作を禁止し、上記内部回路のリセット解除後に上記第１電源ドライバの回路動作を許可するプリドライバと、を含んで成ることを特徴とするマイクロコンピュータ。
【請求項２】
上記外部端子が複数設けられ、それに対応して上記電源スイッチ回路が複数配置されて成る請求項１記載のマイクロコンピュータ。
【請求項３】
上記プリドライバは、上記内部回路のリセット期間中、上記リセット信号に呼応して上記第１電源ドライバの出力端子を高インピーダンス状態に制御することで、上記第１電源ドライバの回路動作を禁止するための論理ゲートを含む請求項１記載のマイクロコンピュータ。
【請求項４】
上記第１電源ドライバは、第１ｐチャンネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳトランジスタとが直列接続され、上記第２電源ドライバは、上記第１ｐチャンネル型ＭＯＳトランジスタよりも駆動能力が小さな第２ｎチャネル型ＭＯＳトランジスタと、上記第１ｐチャンネル型ＭＯＳトランジスタよりも駆動能力が小さな第２ｎチャネル型ＭＯＳトランジスタとが直列接続され、
上記第１ｐチャンネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳトランジスタとの直列接続ノードと、第２ｐチャンネル型ＭＯＳトランジスタと第２ｎチャネル型ＭＯＳトランジスタとの直列接続ノードとが、上記外部端子に共通接続されて成る請求項１記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータ、さらにはそれにおける外部端子の共用化技術に関する。
【背景技術】
【０００２】
例えば特許文献１に示されるように、電源ピン、グランドピン、及びモードピンを共用（兼用）することにより、ピン数を削減することを目的とし、各ピンに印加される電源電圧又はグランドの電圧レベルを内部回路に対し、そのモード信号として与えるようにした半導体集積回路が知られている。この場合、入力（電源・グランド）ピンを２つ以上で一組として使用し、かつ上記一組の入力ピンはこれらが電源電圧及びグランド電圧の組に接続された時に、該組と並びが等しい電源ピン及びグランドピンの組として機能するようにされる。
【０００３】
また、特許文献２に示されるように、各電源端子に時間差を持たせて電源を供給し、各電源端子に電源が供給される順序を識別することで半導体素子内部で半導体素子の動作モードを選択するための動作モード選択信号を作り出すことにより、モード選択信号ピンを設けることなく、動作モードを選択することができる半導体装置が知られている。
【０００４】
【特許文献１】特開平１０−２５６４８１号公報
【特許文献２】特開平０７−０３００７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
マイクロコンピュータ（マイクロプロセッサ、データプロセッサ、あるいはデータ処理装置などと称されることもある）においては、内部回路の動作モードを指定するためのモード端子（ピン）と、内部回路にグランドレベルを供給するためのグランド（ＧＮＤ）端子と、内部回路に上記グランドレベルを基準とする電源電圧（Ｖｃｃ）を供給するための電源端子などが設けられる。このとき、グランド端子や電源端子には、それぞれ複数の端子が割り当てられることにより、電源電圧安定化のための電源補強を行うことができる。しかし、配列される端子数には限度があるため、グランド端子数や電源端子数にも自ずと限界がある。一般的なマイクロコンピュータは、動作モードを設定するためのモード端子を有するが、動作中にダイナミックにモード変更することはなく、ユーザの使用上、電源、グランドと直結されることが多い。そこで、例えば図５に示されるように、電源、グランド端子とモード端子をピンマルチプレクスすることにより端子数の削減が可能と考えられる。すなわち、外部端子２０に、電源ドライバ４１の出力部とモードコントローラ１０５の入力部とが共通接続され、モード指定のための信号が外部端子２０に与えられると、それに応じてモード設定が行われるのと同時に、プリドライバ４３によって電源ドライバ４１が駆動されることによって、外部端子２０が、電源ライン又はグランドラインに結合される。ｐチャネル型ＭＯＳトランジスタＭＰ１がオンされた場合、外部端子２０は電源ラインに接続され、ｎチャネル型ＭＯＳトランジスタＭＮ１がオンされた場合、外部端子はグランドラインに結合される。
【０００６】
図５に示される回路において、外部端子２０の論理を外部から切り替えるには、電源ドライバ４１におけるｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャネル型ＭＯＳトランジスタＭＮ１よりも強い駆動能力が必要となる。従って、電源ドライバ４１の駆動能力が強い場合、外部端子２０の論理を外部から切り替えるのは容易ではない。これに対して、電源ドライバ４０の駆動能力が弱い場合、外部端子２０の論理を外部から切り替えるのは容易となる。しかし、電源ドライバ４１の駆動能力が弱ければ、そこに流れる電流量も少ないため、外部端子２０の電源端子としての機能や、グランド端子としての機能も弱くなる。
【０００７】
本発明の目的は、動作モードの指定を可能とする外部端子を電源端子あるいはグランド端子として十分に機能させることができ、しかも、当該外部端子の論理を外部から容易に切り替えることができるマイクロコンピュータを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１０】
すなわち、内部回路と、グランドラインと、電源ラインと、上記内部回路の動作モードを指定可能な外部端子と、上記外部端子に与えられた論理レベルに応じて、上記外部端子を上記グランドライン又は上記電源ラインに接続可能な電源スイッチ回路とを設ける。上記電源スイッチ回路には、上記外部端子を電源ライン又はグランドラインに接続するための第１電源ドライバと、上記第１電源ドライバよりも小さな駆動能力を有し、上記第１電源ドライバとは別に、上記外部端子を電源ライン又はグランドラインに接続するための第２電源ドライバとを設け、上記内部回路のリセット期間中は上記第１電源ドライバの回路動作を禁止し、上記内部回路のリセット解除後に上記第１電源ドライバの回路動作を許可する。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１２】
すなわち、動作モードの指定を可能とする外部端子を電源端子あるいはグランド端子として十分に機能させることができ、しかも、当該外部端子の論理を外部から容易に切り替えることができるマイクロコンピュータを提供することができる。
【発明を実施するための最良の形態】
【００１３】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係るマイクロコンピュータ（１０）は、リセット信号によってリセット可能な内部回路（１０２〜１０７）と、グランドレベルの電位が供給されるグランドライン（２９）と、上記グランドレベルを基準とする電源電圧が供給される電源ライン（２８）とが設けられる。さらに上記マイクロコンピュータ（１０）は、上記内部回路の動作モードを指定可能な外部端子（２０，２１）と、動作モード指定のために上記外部端子に与えられた論理レベルに応じて、上記外部端子を上記グランドライン又は上記電源ラインに接続可能な電源スイッチ回路（１０１）とが設けられる。上記電源スイッチ回路には、上記外部端子を上記電源ライン又は上記グランドラインに接続するための第１電源ドライバ（４０）と、上記第１電源ドライバよりも小さな駆動能力を有し、上記第１電源ドライバとは別に、上記外部端子を上記電源ライン又は上記グランドラインに接続するための第２電源ドライバ（４１）とが設けられる。さらに上記電源スイッチ回路には、上記内部回路のリセット期間中は上記第１電源ドライバの回路動作を禁止し、上記内部回路のリセット解除後に上記第１電源ドライバの回路動作を許可するプリドライバ（４２）が設けられる。
【００１５】
上記の構成によれば、リセット期間において第１電源ドライバの回路動作が禁止されていることから、上記外部端子をローレベルからハイレベルに遷移させるには、第２電源ドライバよりも大きな駆動能力によって上記外部端子を外部から駆動すれば良い。第２電源ドライバの駆動能力は、第１電源ドライバの駆動能力よりも小さく設定されているため、上記外部端子の論理を外部から切り替えるのは容易である。また、リセット解除後に上記第１電源ドライバの回路動作が許可されるため、リセット解除後の通常動作においては、上記外部端子によって電源を補強するのに十分な電流量を、上記外部端子を介して流すことができるので、動作モードの指定を可能とする上記外部端子を電源端子あるいはグランド端子として十分に機能させることができる。
【００１６】
〔２〕上記〔１〕において、上記外部端子を複数設け、それに対応して上記電源スイッチ回路を複数配置することができる。
【００１７】
〔３〕上記〔１〕において、上記プリドライバは、上記内部回路のリセット期間中、上記リセット信号に呼応して上記第１電源ドライバの出力端子を高インピーダンス状態に制御することで、上記第１電源ドライバの回路動作を禁止するための論理ゲート（５１，５２，５３）を含んで構成することができる。
【００１８】
〔４〕上記〔１〕において、上記第１電源ドライバ（４０）は、第１ｐチャンネル型ＭＯＳトランジスタ（ＭＰ１）と第１ｎチャネル型ＭＯＳトランジスタ（ＭＮ１）とを直列接続して構成することができる。上記第２電源ドライバ（４１）は、上記第１ｐチャンネル型ＭＯＳトランジスタよりも駆動能力が小さな第２ｎチャネル型ＭＯＳトランジスタ（ＭＰ２）と、上記第１ｐチャンネル型ＭＯＳトランジスタよりも駆動能力が小さな第２ｎチャネル型ＭＯＳトランジスタ（ＭＮ２）とを直列接続して構成することができる。そして、上記第１ｐチャンネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳトランジスタとの直列接続ノードと、第２ｐチャンネル型ＭＯＳトランジスタと第２ｎチャネル型ＭＯＳトランジスタとの直列接続ノードとを、上記外部端子（２０）に共通接続することができる。
【００１９】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２０】
図１には、本発明にかかるマイクロコンピュータの構成例が示される。
【００２１】
図１（Ａ）に示されるマイクロコンピュータ１０は、特に制限されないが、電源スイッチ回路１０１、ＣＰＵ（中央処理装置）１０２、メモリ１０３、ＢＳＣ（バスステートコントローラ）１０４、モードコントローラ１０５、ＣＰＧ（クロックパルスジェネレータ）１０６、及び周辺モジュール１０７を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。上記ＣＰＵ１０２、メモリ１０３、ＢＳＣ１０４、及び周辺モジュール１０７は、内部バス１０８を介して互いに信号のやり取りが可能に結合されている。また、このマイクロコンピュータ１０には、各種外部端子、例えばＭＯＤＥ０／電源＿グランド端子２０、ＭＯＤＥ１／グランド＿電源端子２１、電源（Ｖｃｃ）端子２２、グランド（ＧＮＤ）端子２３、外部バス接続端子２４、入出力端子２５、ＥＸＴＡＬ／ＸＴＡＬ端子２６、リセット（ＲＥＳ）端子２７が設けられる。
【００２２】
電源（Ｖｃｃ）端子２２は電源ライン２８に接続され、グランド（ＧＮＤ）端子２３はグランドライン２９に結合される。グランドライン２９には、グランド端子２３を介してグランドレベルの電位が供給される。電源ライン２８には、電源端子２２を介して、グランドレベルを基準とする電源電圧が供給される。電源スイッチ回路１０１は、動作モード指定のために上記ＭＯＤＥ０／電源＿グランド端子２０及びＭＯＤＥ１／グランド＿電源端子２１に与えられた論理レベルに応じて、ＭＯＤＥ０／電源＿グランド端子２０及びＭＯＤＥ１／グランド＿電源端子２１を上記グランドライン２９又は上記電源ライン２８に接続するために設けられる。ＣＰＵ１０２は、予め設定されたプログラムを実行することによって所定の演算処理を行う。メモリ１０３は、上記ＣＰＵ１０２によってランダムアクセス可能とされ、上記ＣＰＵ１０２で実行されるプログラムや、上記ＣＰＵ１０２での演算処理で用いられる各種データの一時的な保存に利用される。ＢＳＣ１０４は、外部バス接続端子２４を介して結合された外部バスとの間で各種データのやり取りを行う際のバスステート制御を行う。モードコントローラ１０５は、ＭＯＤＥ０／電源＿グランド端子２０及びＭＯＤＥ１／グランド＿電源端子２１の論理レベルに応じて動作モード信号ＭＯＤφを形成する。この動作モード信号ＭＯＤφは、このマイクロコンピュータ１０の各部に供給され、この動作モード信号ＭＯＤφによって、このマイクロコンピュータ１０の動作モードが決定される。また、モードコントローラ１０５は、リセット端子２７からのリセット信号に基づいて、内部リセット信号ＲＥＳφを形成する。この内部リセット信号ＲＥＳφがアサートされることで、ＣＰＵ１０２は所定のリセット処理を実行する。特に制限されないが、このマイクロコンピュータ１０の動作モードには、ＣＰＵでユーザプログラムが実行される通常動作モードや、動作診断のためのデバッグモードを挙げることができる。ＣＰＧ１０６は、ＥＸＴＡＬ／ＸＴＡＬ端子２６に接続された水晶振動子の発振動作により得られたクロック信号を分周するなどして、互いに周波数の異なる複数のクロック信号ＣＬＫを形成する。このクロック信号ＣＬＫは、このマイクロコンピュータ１０の各部に供給される。周辺モジュール１０７は、例えばシリアルインタフェースとされ、入出力端子２５を介して外部との間でシリアル通信を行う。
【００２３】
尚、マイクロコンピュータ１０における内部回路の動作用電源電圧は、グランドレベルを基準とする電源電圧Ｖｃｃを降圧回路（図示せず）で所定レベルに降圧したものとされる。
【００２４】
図１（Ｂ）には、ＭＯＤＥ０／電源＿グランド端子２０及びＭＯＤＥ１／グランド＿電源端子２１によって指定される動作モードと、電源スイッチ回路１０１による接続動作との関係が示される。
【００２５】
図１（Ｂ）に示されるように、ＭＯＤＥ０／電源＿グランド端子２０がロー（Ｌ）レベル、ＭＯＤＥ１／グランド＿電源端子２１がハイ（Ｈ）レベルとされた場合、モードＡ（例えば通常動作モード）が指定され、ＭＯＤＥ０／電源＿グランド端子２０がハイ（Ｈ）レベル、ＭＯＤＥ１／グランド＿電源端子２１がロー（Ｌ）レベルとされた場合、モードＢ（例えばデバッグモード）が指定される。モードＡが指定されるとき、電源スイッチ回路１０１によってＭＯＤＥ０／電源＿グランド端子２０がグランドライン２９に接続され、ＭＯＤＥ１／グランド＿電源端子２１電源ライン２８に接続される。また、モードＢが指定されるとき、電源スイッチ回路１０１によってＭＯＤＥ０／電源＿グランド端子２０がグランドライン２９に接続され、ＭＯＤＥ１／グランド＿電源端子２１がグランドライン２９に接続される。尚、本例ではモードＡ，Ｂ以外の設定は禁止される。
【００２６】
図２には、上記電源スイッチ回路１０１の構成例が示される。
【００２７】
上記電源スイッチ回路１０１は、図２に示されるようにＭＯＤＥ０／電源＿グランド端子２０に対応する第１スイッチ回路１０１−０と、ＭＯＤＥ１／グランド＿電源端子２１に対応する第２スイッチ回路１０１−１とを含む。第１スイッチ回路１０１と第２スイッチ回路１０１−１とは、互いに同一構成とされるため、第１スイッチ回路１０１についてのみ、詳細に説明する。
【００２８】
第１電源スイッチ１０１−０は、第１電源ドライバ４０、第１プリドライバ４２、第２電源ドライバ４１、第２プリドライバ４３、及びインバータ４４を含む。上記プリドライバ４２には、インバータ４４を介してリセット信号ＲＥＳが伝達される。第２電源ドライバ４０の駆動能力は、第１電源ドライバ４０の駆動能力よりも小さく設定されている。換言すれば、第１電源ドライバ４０の駆動能力は、第２電源ドライバ４０の駆動能力よりも大きく設定されている。また、上記第１プリドライバ４２は、上記インバータ４４を介してリセット信号ＲＥＳに基づいて、内部回路のリセット期間中は上記第２電源ドライバ４１の回路動作を禁止し、上記内部回路のリセット解除後に上記第２電源ドライバ４１の回路動作を許可する。上記第２電源ドライバ４１は、回路動作が許可された状態では、ＭＯＤＥ０／電源＿グランド端子２０の論理レベルに応じて第１ドライバ４０を駆動する。これによって、ＭＯＤＥ０／電源＿グランド端子２０は、第１電源ドライバ４０を介して電源ライン２８又はグランドライン２９に接続される。ここで、第１プリドライバ４２は、伝達されたリセット信号ＲＥＳに呼応して上記第２電源ドライバ４０の出力端子を高インピーダンス状態に制御することで、上記第２電源ドライバ４１の回路動作を禁止する。上記第２プリドライバ４３は、上記リセット信号ＲＥＳに係わらず、ＭＯＤＥ０／電源＿グランド端子２０の論理レベルに応じて第１ドライバ４０を駆動する。これによって、ＭＯＤＥ０／電源＿グランド端子２０は、第２電源ドライバ４１を介して電源ライン２８又はグランドライン２９に接続される。
【００２９】
図３には、上記第１電源スイッチ１０１−０の更に詳細な構成が示される。
【００３０】
第１電源ドライバ４０は、ｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャネル型ＭＯＳトランジスタＭＮ１とが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタＭＰ１のソース電極（Ｖｏｕｔ）は電源ライン２８に結合され、ｎチャネル型ＭＯＳトランジスタＭＮ１のソース電極（Ｇｏｕｔ）はグランドライン２９に結合される。ｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャネル型ＭＯＳトランジスタＭＮ１との直列接続ノードはＭＯＤＥ０／電源＿グランド端子２０に結合される。第２電源ドライバ４１は、ｐチャネル型ＭＯＳトランジスタＭＰ２とｎチャネル型ＭＯＳトランジスタ４１とが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタＭＰ２のソース電極（Ｖｏｕｔ）は電源ライン２８に結合され、ｎチャネル型ＭＯＳトランジスタＭＮ２のソース電極（Ｇｏｕｔ）はグランドライン２９に結合される。ｐチャネル型ＭＯＳトランジスタＭＰ２とｎチャネル型ＭＯＳトランジスタＭＮ２との直列接続ノードはＭＯＤＥ０／電源＿グランド端子２０に結合される。
【００３１】
ここで、上記ｐチャネル型ＭＯＳトランジスタＭＰ１及び上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲートサイズ（ゲート幅／ゲート長）は、上記ｐチャネル型ＭＯＳトランジスタＭＰ２及び上記ｎチャネル型ＭＯＳトランジスタＭＮ２のゲートサイズよりも大きく設定されている。換言すれば、上記ｐチャネル型ＭＯＳトランジスタＭＰ１及び上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲートサイズは、ＭＯＤＥ０／電源＿グランド端子２０によって電源を補強するのに十分な電流量を、ＭＯＤＥ０／電源＿グランド端子２０を介して流し得るサイズとされる。これに対して、上記ｐチャネル型ＭＯＳトランジスタＭＰ２及び上記ｎチャネル型ＭＯＳトランジスタＭＮ２のゲートサイズは、ＭＯＤＥ０／電源＿グランド端子２０の論理を外部から容易に反転し易くするため、上記ｐチャネル型ＭＯＳトランジスタＭＰ１及び上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲートサイズよりも小さく設定されている。
【００３２】
上記第１プリドライバ４２は、ナンドゲート５１、ノアゲート５２、及びインバータ５３を含む。ナンドゲート５１は、インバータ４４，５１を介して伝達されたリセット信号（ＲＥＳ）とＭＯＤＥ０／電源＿グランド端子２０の論理とのナンド論理を得る。このナンドゲート５１の出力信号によってｐチャネル型ＭＯＳトランジスタＭＰ１が駆動される。ノアゲート５２は、インバータ４４を介して伝達されたリセット信号（ＲＥＳ）とＭＯＤＥ０／電源＿グランド端子２０の論理とのノア論理を得る。このノアゲート５２の出力信号によってｎチャネル型ＭＯＳトランジスタＭＮ１が駆動される。かかる構成により、リセット信号（ＲＥＳ）がハイレベルの場合にのみ、ＭＯＤＥ０／電源＿グランド端子２０の論理に応じて上記ｐチャネル型ＭＯＳトランジスタＭＰ１又は上記ｎチャネル型ＭＯＳトランジスタＭＮ１が選択的に駆動される。リセット信号（ＲＥＳ）がローレベルの場合には、ＭＯＤＥ０／電源＿グランド端子２０の論理にかかわらず、上記ｐチャネル型ＭＯＳトランジスタＭＰ１及び上記ｎチャネル型ＭＯＳトランジスタＭＮ１の駆動は禁止される。尚、上記ナンドゲート５１、ノアゲート５２、及びインバータ５３には、図面上省略されているが、高電位側電源電圧Ｖｄｄ及び低電位側電源電圧Ｖｓｓが供給される。高電位側電源電圧Ｖｄｄは、電源端子２２を介して外部から供給された電源電圧Ｖｃｃを、降圧回路で所定のレベルに降圧したものである。低電位側電源電圧Ｖｓｓは、グランドレベルに等しい。
【００３３】
上記第２プリドライバ４３は、ｐチャネル型ＭＯＳトランジスタＭＰ３とｎチャネル型ＭＯＳトランジスタＭＮ３とが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタＭＰ３のソース電極には高電位側電源電圧Ｖｄｄが供給され、ｎチャネル型ＭＯＳトランジスタＭＮ３のソース電極は、低電位側電源電圧Ｖｓｓが供給される。
【００３４】
尚、モードコントローラ１０５は、ｐチャネル型ＭＯＳトランジスタＭＰ４とｎチャネル型ＭＯＳトランジスタＭＮ４とが直列接続されて成るインバータ６１、及びｐチャネル型ＭＯＳトランジスタＭＰ５とｎチャネル型ＭＯＳトランジスタＭＮ５とが直列接続されて成るインバータ６２とを含む。ＭＯＤＥ０／電源＿グランド端子２０の論理レベルは、インバータ６１に伝達される。インバータ６２の出力信号ｃｉｎに応じて、内部リセット信号ＲＥＳφや動作モード信号ＭＯＤφが形成される。
【００３５】
図４には、図３における主要部の動作タイミングが示される。
【００３６】
リセット（ＲＥＳ）端子２７がローレベルとされることでリセットが指示される。リセット端子２７のローレベル期間はリセット期間とされる。このリセット期間においては、第１プリドライバ４２により、第１電源ドライバ４０の出力端子は高インピーダンス状態（Ｈｉｚ）に制御される。従って、このリセット期間においては、第１電源ドライバ４０は回路動作に関与されない。このとき、ＭＯＤＥ０／電源＿グランド端子２０がローレベル、ＭＯＤＥ１／グランド＿電源端子２１がハイレベルであれば、モードＡとされる。ここで、ＭＯＤＥ０／電源＿グランド端子２０がローレベルからハイレベルに遷移され、ＭＯＤＥ１／グランド＿電源端子２１がハイレベルからローレベルに遷移されることで、モードＡからモードＢに遷移される場合を考える。リセット期間においては、第１プリドライバ４２により、第１電源ドライバ４０の出力端子は高インピーダンス状態（Ｈｉｚ）に制御される。このため、例えばＭＯＤＥ０／電源＿グランド端子２０をローレベルからハイレベルに遷移させるには、第２電源ドライバ４１よりも大きな駆動能力によってＭＯＤＥ０／電源＿グランド端子２０を外部から駆動すれば良い。時刻Ｔ１において、第２電源ドライバ４１よりも大きな駆動能力によってＭＯＤＥ０／電源＿グランド端子２０が外部から駆動されることにより、ＭＯＤＥ０／電源＿グランド端子２０がローレベルからハイレベルに遷移されると、第２プリドライバ４３の出力がローレベルとされ、第２電源ドライバ４１において、ｐチャネル型ＭＯＳトランジスタＭＰ２がオンされ、ｎチャネル型ＭＯＳトランジスタＭＮ２がオフされることにより、ＭＯＤＥ０／電源＿グランド端子２０のハイレベルが保持される。これにより、モードＡからモードＢに切り替えられる。そして、時刻Ｔ２において、リセット（ＲＥＳ）端子２７がローレベルからハイレベルに遷移されると、リセットが解除され、また、第１プリドライバ４２により、ｐチャネル型ＭＯＳトランジスタＭＰ１がオンされ、ｎチャネル型ＭＯＳトランジスタＭＮ１がオフされることで、第１電源ドライバ４０が回路動作に関与される。
【００３７】
尚、ＭＯＤＥ０／電源＿グランド端子２０がハイレベルからローレベルに遷移され、ＭＯＤＥ１／グランド＿電源端子２１がローレベルからハイレベルに遷移されることで、モードＢからモードＡに遷移される場合には、図４において、破線で示されるように各部の論理が変化される。かかる場合においても、上記の場合と同様に、リセット期間中は、第１プリドライバ４２により、第１電源ドライバ４０の出力端子は高インピーダンス状態（Ｈｉｚ）に制御され、時刻Ｔ２において、リセット（ＲＥＳ）端子２７がローレベルからハイレベルに遷移されると、第１プリドライバ４２により、ｐチャネル型ＭＯＳトランジスタＭＰ１がオフされ、ｎチャネル型ＭＯＳトランジスタＭＮ１がオンされることで、第１電源ドライバ４０が回路動作に関与される。
【００３８】
ここで、例えば図５に示されるように、電源スイッチ回路１０１が電源ドライバ４１とプリドライバ４３のみで構成される場合を考える。端子２０の論理を外部から切り替えるには、電源ドライバ４１におけるｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャネル型ＭＯＳトランジスタＭＮ１よりも強い駆動能力が必要となる。従って、電源ドライバ４１の駆動能力が強い場合、端子２０の論理を外部から切り替えるのは容易ではない。これに対して、電源ドライバ４０の駆動能力が弱い場合、端子２０の論理を外部から切り替えるのは容易となるが、電源ドライバ４１の駆動能力が弱ければ、そこに流れる電流量も少ないため、端子２０の電源端子としての機能や、グランド端子としての機能も弱くなる。
【００３９】
これに対して、図２及び図３に示されるように、第１電源ドライバ４０及び第２電源ドライバ４１を設け、第２電源ドライバ４０の駆動能力を、第１電源ドライバ４０の駆動能力よりも小さく設定し、リセット期間中は上記第１電源ドライバ４０の回路動作を禁止し、リセット解除後に上記第１電源ドライバ４０の回路動作を許可することにより、以下の作用効果を得ることができる。
【００４０】
リセット期間において第１電源ドライバ４０の回路動作が禁止されていることから、ＭＯＤＥ０／電源＿グランド端子２０をローレベルからハイレベルに遷移させるには、第２電源ドライバ４１よりも大きな駆動能力によってＭＯＤＥ０／電源＿グランド端子２０を外部から駆動すれば良い。第２電源ドライバ４１の駆動能力は、第１電源ドライバ４０の駆動能力よりも小さく設定されているため、ＭＯＤＥ０／電源＿グランド端子２０の論理を外部から切り替えるのは容易である。つまり、モード切り替えのためにＭＯＤＥ０／電源＿グランド端子２０を外部から駆動するための回路は、駆動能力の小さなＭＯＳトランジスタで形成することができる。また、リセット解除後に上記第１電源ドライバ４０の回路動作が許可されるため、リセット解除後の通常動作においては、ＭＯＤＥ０／電源＿グランド端子２０によって電源を補強するのに十分な電流量を、ＭＯＤＥ０／電源＿グランド端子２０を介して流すことができるので、動作モードの指定を可能とする外部端子を電源端子あるいはグランド端子として十分に機能させることができる。
【００４１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかるマイクロコンピュータの構成例ブロック図である。
【図２】上記マイクロコンピュータにおける電源スイッチ回路の構成例回路図である。
【図３】上記電源スイッチ回路の詳細な構成例回路図である。
【図４】上記電源スイッチ回路における主要部の動作タイミング図である。
【図５】上記電源スイッチ回路の比較対象とされる構成の回路図である。
【符号の説明】
【００４３】
１０  マイクロコンピュータ
２０  ＭＯＤＥ０／電源＿グランド端子
２１  ＭＯＤＥ１／グランド＿電源端子
２２  電源（Ｖｃｃ）端子
２３  グランド（ＧＮＤ）端子
２４  外部バス接続端子
２５  入出力端子
２６  ＥＸＴＡＬ／ＸＴＡＬ端子
２７  リセット（ＲＥＳ）端子
２８  電源ライン
２９  グランドライン
４０  第１電源ドライバ
４１  第２電源ドライバ
４２  第１プリドライバ
４３  第２プリドライバ
１０１  電源スイッチ回路
１０２  ＣＰＵ
１０３  メモリ
１０４  ＢＳＣ
１０５  モードコントローラ
１０６  ＣＰＧ
１０７  周辺モジュール
【図１】
2010097470.tif 000003
【図２】
2010097470.tif 000004
【図３】
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【図４】
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【図５】
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