(57)【要約】【課題】  本発明は、伝送路の伝送損失の程度、及び、データ転送レートに対して、広範囲にわたってデータ受信が可能な、受信装置を提供することを目的とする。【解決手段】  上記の課題を解決するため、クロック信号を発生するクロック発生回路と、クロック信号が一方の論理を示す期間において、入力信号の信号電位を蓄積し、第１蓄積電位を発生する積分フィルタと、第１蓄積電位を第１デジタル値に変換するアナログデジタル回路と、第１デジタル値に基づいて、前記クロック信号が一方の論理を示す期間における、入力信号の論理を判定するデータ判定回路と、を備えることを特徴とする受信回路が提供される。 【選択図】    図１
2010068349.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を発生するクロック発生回路と、
前記クロック信号が一方の論理を示す期間において、入力信号の信号電位を蓄積し、第１蓄積電位を発生する積分フィルタと、
前記第１蓄積電位を第１デジタル値に変換する第１アナログデジタル回路と、
前記第１デジタル値に基づいて、前記入力信号の論理を判定するデータ判定回路と、
を備えることを特徴とする受信回路。
【請求項２】
前記積分フィルタは、さらに、前記クロック信号が他方の論理を示す期間において、入力信号の信号電位を蓄積し、第２蓄積電位を発生し、
前記第２蓄積電位を第２デジタル値に変換する第２アナログデジタル回路と、
前記第１デジタル値及び前記第２デジタル値に応じて、前記入力信号の位相に対する前記クロック信号の位相差を検出し、前記位相差に応じた論理を有する情報信号を出力する位相検出回路と、を備え、
前記クロック発生回路は前記情報信号に応じて、前記クロック信号の位相を調節することを特徴とする請求項１記載の受信回路。
【請求項３】
１周期を３６０度と対応させた場合に、９０度分のパルス期間を有し、パルス期間が９０度異なる４つのクロック信号を発生するクロック発生回路と、
前記クロック信号のパルス期間それぞれにおいて、入力信号の信号電位を蓄積して得た第１蓄積電位、第２蓄積電位、第３蓄積電位、第４蓄積電位を発生する積分フィルタと、
前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内から、選択した２つについて演算を行って得られる演算電位を発生する演算回路と、
前記演算電位をデジタル値に変換するアナログデジタル回路と、
前記デジタル値に基づいて、前記入力信号の論理を判定するデータ判定回路と、
を備えることを特徴とする受信回路。
【請求項４】
前記演算回路から発生される前記演算電位は、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内、異なる２つの組み合わせから、演算によって得られる第１演算電位、第２演算電位、第３演算電位、及び、第４演算電位を含み、
前記デジタル値は、前記第１演算電位、前記第２演算電位、前記第３演算電位、及び、前記第４演算電位に対応する、第１演算デジタル値、第２演算デジタル値、第３演算デジタル値、及び、第４演算デジタル値を含み、
前記第１演算デジタル値、前記第２演算デジタル値、及び前記第３演算デジタル値、又は、前記第１演算デジタル値、前記第３演算デジタル値、及び前記第４演算デジタル値とから、前記入力信号の位相に対する前記クロック信号の位相差を検出し、前記位相差に応じた論理を有する情報信号を出力する位相検出回路と、を備え、
前記クロック発生回路は前記情報信号に応じて、前記クロック信号の位相を調節することを特徴とする請求項３記載の受信回路。
【請求項５】
前記演算回路は、
電位を増幅し、正転した電位を発生する第１増幅器と、
前記第１増幅器の第１増幅率より小さい第２増幅率を有し、反転した電位を発生する第２増幅器と、を備え、
第１蓄積電位、第２蓄積電位、第３蓄積電位、第４蓄積電位の内から、選択した２つの内の、位相が遅い前記クロック信号によって得られたものを前記第1増幅器の入力とし、他方を前記第2増幅器の入力とし、前記第1増幅器の出力電位と前記第2増幅器の出力電位とを加算することにより前記演算電位を得ることを特徴とする請求項３記載の受信回路。
【請求項６】
前記演算回路は、
電位を増幅し、正転した電位を発生する第１増幅器と、
前記第１増幅器の第１増幅率より小さい第２増幅率を有し、反転した電位を発生する第２増幅器と、
前記４つのクロック信号内、注目する前記クロック信号のパルス期間において、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第１増幅器に接続する第１のスイッチと、
前記注目する前記クロック信号のパルス期間より、９０度後のパルス期間を有するクロック信号により、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第２増幅器に接続する第２のスイッチと、を備え、
前記第１増幅器が発生する電位に、前記第２増幅器が発生する電位を加えた電位を出力することを特徴とする請求項３記載の受信回路。
【請求項７】
前記演算回路は、
電位を増幅し、正転した電位を発生する第１増幅器と、
前記第１増幅器の第１増幅率より小さい第２増幅率を有し、反転した電位を発生する第２増幅器と、
前記第２増幅器の第２増幅率より小さい第３増幅率を有し、正転した電位を発生する第３増幅器と、
前記４つのクロック信号内、注目する前記クロック信号のパルス期間において、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第１増幅器に接続する第１のスイッチと、
前記注目する前記クロック信号のパルス期間より、９０度前のパルス期間を有するクロック信号により、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第２増幅器に接続する第２のスイッチと、
前記注目する前記クロック信号のパルス期間より、１８０度前のパルス期間を有するクロック信号により、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第２増幅器に接続する第３のスイッチと、を備え、
前記第１増幅器が発生する電位、前記第２増幅器が発生する電位、前記第３増幅器が発生する電位を加えた電位を出力することを特徴とする請求項３記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
受信したデータ信号の信号レベルを、アナログデジタル変換回路によって検出することにより、データ信号の論理を判定するデータ受信装置に関する。
【背景技術】
【０００２】
データ信号のデータ転送レートが増加する傾向にあり、通信基幹用のシステムのみならず、一般消費者用のシステムにおいても、ギガビットクラスの高速なデータ転送レートが求められるようになってきた。  通信基幹用のシステムにおいては、データ信号を伝送する伝送路の特性は、ある程度、特定でき、また、データ転送レートも予め決められている。そのため、データ信号レベルの品質はほぼ一定である。
一方、一般消費者向けシステムにおいては、伝送路の特性は広範囲であり、データ転送レートも広範囲である。そのため、データ信号レベルの品質にばらつきが生じる。
【０００３】
ここで、高速なデータ転送レートに対応する受信装置は、データ信号中において、データの境界部を検出する部分と、データの境界に応じたクロックを発生するクロック発生部分と、そのクロックに応じて、検出したデータの境界部におけるデータ信号レベル、及び、データの中心部におけるデータ信号レベルを検出する部分と、を有することが一般的である（例えば、特許文献１、特許文献２。）。
【０００４】
さらに、高速なデータ転送レートに対応する受信装置は、データ信号レベルを検出する部分がアナログデジタル変換回路であり、そのデータ信号レベルによって、データ信号の論理を検出する部分を有している。
そうすると、上記の受信装置においては、システム毎にデータ信号の品質がばらつくと、データ信号レベルの検出にもばらつきが生じる。そのため、データの境界部の検出及びデータ信号の論理の判定が困難となる。
【特許文献１】特開２００３−３０９５４３号公報
【特許文献２】特開２００４−２０８２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、伝送路の伝送損失の程度、及び、データ転送レートに対して、広範囲にわたってデータ受信が可能な、受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面によれば、クロック信号を発生するクロック発生回路と、クロック信号が一方の論理を示す期間において、入力信号の信号電位を蓄積し、第１蓄積電位を発生する積分フィルタと、第１蓄積電位を第１デジタル値に変換するアナログデジタル回路と、第１デジタル値に基づいて、入力信号の論理を判定するデータ判定回路と、を備えることを特徴とする受信回路が提供される。
【発明の効果】
【０００７】
本発明によれば、伝送路の伝送損失の程度、及び、データ転送レートに対して、広範囲にわたってデータ受信が可能な、受信装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例１、実施例２、実施例３、実施例４、及び、実施例５について説明する。なお、本発明は、上記の実施例には限定されない。
【実施例１】
【０００９】
図１は、データ出力バッファ１、伝送路２、実施例１に係る受信回路１０を示す。データ出力バッファ１は、データ送信機のデータ出力回路の最終段バッファである。伝送路２は、送信機から受信機までの信号伝達に使用される伝送路である。データ信号３は、データ出力バッファ１から出力され、伝送路２により伝送されたデータ信号である。
【００１０】
本実施例に係る受信回路１０は、積分フィルタ１１、ＡＤＣ回路（Analog-digital circuit）１２、ＰＬＬ(Phase look loop)/PＩ（phase interpolater）回路１３、位相検出１４、データ判定回路１５から構成されている。
積分フィルタ１１は、変換回路１１１、サンプリング回路１１２、積分回路１１３、リセット回路１１４から構成されている。積分フィルタ１１は、入力端子でデータ信号３及びクロック信号４を受け取る。
【００１１】
変換回路１１１は、入力端子に入力されたデータ信号３の信号レベルに応じた電流を供給する回路である。
【００１２】
サンプリング回路１１２は、クロック信号４の一方の論理に応じて接続状態、他方の論理に応じて切断状態となるスイッチ１１２ａと、クロック信号４の論理に応じてその逆の動作をするスイッチＢから構成されている。双方のスイッチ１１２ａ、１１２ｂの一方は共通の入力端子に接続し、それぞれスイッチ１１２ａ，１１２ｂの他方は、それぞれ、別の出力端子に接続している。上記の入力端子は、変換回路１１１からの電流の入力を受ける。なお、クロック信号４はＰＬＬ／ＰＩ回路１３によって供給される。
【００１３】
積分回路１１３は、２つの入力端子、２つの出力端子、一方の入力端子と一方の出力端子を接続する配線、他方の入力端子と他方の出力端子を接続する配線、一方の配線に接続する容量素子１１３ａ、及び、他方の配線に接続する上記と同様な容量を有する容量素子１１３ｂを有する。
一方の入力端子は、スイッチ１１２ａと接続し、他方の入力端子は、スイッチ１１２ｂと接続する。一方の出力端子はデータ積算信号５aを出力し、他方の出力端子はデータ境界積算信号５ｂを出力する。
【００１４】
リセット回路１１４は、クロック信号４の他方の論理に応じて接続状態、一方の論理に応じて切断状態となるスイッチ１１４ｃと、クロック信号４の論理に応じてその逆の動作をするスイッチ１１４ｄから構成されている。双方のスイッチ１１４ｃ、１１４ｄの他方は共通の出力端子に接続し、それぞれのスイッチの一方は、それぞれ、別の入力端子に接続している。
【００１５】
以上より、積分回路１１３は、クロック信号４の論理によって示された、データ信号３におけるデータ境界期間の間、及び、データ信号３におけるデータ期間の間、データ信号３の信号レベルに応じた電流の供給を、変換回路１１１から受ける。その結果、積分回路１１３が出力する電圧は、クロック信号４で指定された期間、データ信号３の電位レベルを積分した結果を、データ積算信号５ａ、データ境界積算信号５ｂとして出力する。一方、積分回路１１３において、クロック信号４の論理によって示された、データ信号３におけるデータ境界期間の間、容量素子１１３ａに蓄積したデータ積算信号５ａの電位レベルは、リセット回路１１４を通じてリセットされる。また、積分回路１１３において、クロック信号４の論理によって示された、データ信号３におけるデータ期間の間、容量素子１１３ｂに蓄積したデータ積算信号５ｂの電位レベルは、リセット回路１１４を通じてリセットされる。
【００１６】
ＡＤＣ回路１２は、アナログデジタル回路１２１及びアナログデジタル回路１４１から構成されている。
アナログデジタル変換回路１２１はデータ積算信号５ａを受けるデータ信号入力端子、データ積算信号５ａの信号レベルに応じた３ビットのデジタル信号を出力する３つの出力端子、参照電圧（Ｖｒｅｆ）の入力を受ける参照電圧入力端子、及び、グランド電圧の入力を受けるグランド入力端子を有する。アナログデジタル回路１２１は参照電圧入力端子と、グランド入力端子間に直列に接続された、抵抗１３０から抵抗１３７までを有する。アナログデジタル回路１２１は、差動増幅器１２２から１２９までを有する。差動増幅器１２２から１２９までは一方の入力端子がデータ信号入力端子に接続され、他方の入力端子が、抵抗１３０から抵抗１３７までの抵抗の内の、連続する２つの抵抗に挟まれた、ノードに接続する。各差動増幅器１２２から１２９まではデータ積分信号の電位レベルと各ノードの電位レベルとの大小を比較し、大小に応じた論理を有する信号を出力する。アナログデジタル変換回路１２１aは、差動増幅器１２２から１２９までからの出力信号を８つの入力端子おのおのに受け、８ビットの信号の内、論理”Ｈ”の数に応じた、３ビットのデジタルデータ積算信号６を出力する。
アナログデジタル回路１４１は、アナログデジタル回路１２１と同様に、データ信号入力端子、３ビットのデジタルデータ境界積算信号７を出力する３つの出力端子、参照電圧入力端子、及び、グランド入力端子を有する。ただし、データ信号入力端子には、データ境界積算信号５ｂが入力される。アナログデジタル回路１４１はアナログデジタル回路１２１と同様な、抵抗１３０から抵抗１３７までの抵抗、差動増幅器１２２から１２９、アナログデジタル変換回路１４１aを有し、同様な回路を構成している。ＡＤＣ回路１２は、データ積算信号に関連する３ビットのデジタルデータ積算信号６と、データ境界積算信号に関連する３ビットのデジタルデータ境界積算信号７とを出力する。
【００１７】
データ判定回路１５は、デジタルデータ積算信号により表される論理レベルが”０”未満であるときには、データ信号3のデータ期間の論理は”Ｌ”であると判断し、デジタルデータ積算信号により表される論理レベルが”０”以上であるときには、データ信号3のデータ期間の論理は”H”であると判断する。
位相検出回路１４は、デジタルデータ積算信号６の電位レベル及びデジタルデータ境界積算信号７の電位レベルからクロック信号４とデータ信号３の位相差を検出する回路である。
ここで、上記の位相差の検出は以下のように行われる。まず、最初のデジタルデータ累積信号６のデジタル値が、積分フィルタ１１から出力される信号の電位レベルの最大値の１／２を表す中点デジタル値により、大きいか小さいかを判断する。次いで、次のデジタルデータ累積信号６のデジタル値が、上記の中点デジタル値より大きいから小さいかを判断する。その結果から、電位レベルが大きい状態から小さい状態に変化するのか、小さい状態から大きい状態に変化するのかを判断する。
次いで、デジタルデータ境界累積信号７のデジタル値が、中点デジタル値により、大きいか小さいかを判断する。
デジタルデータ累積信号６のデジタル値が大きい状態から小さい状態に変化する場合に、デジタルデータ境界累積信号７のデジタル値が大きい状態であるときには、クロック信号４に対してデータ信号３の位相は早いと判断し、その大きさによって、位相差の程度を判断する。同様に、デジタルデータ累積信号６のデジタル値が大きい状態から小さい状態に変化する場合に、デジタルデータ境界累積信号７のデジタル値が小さい状態であるときには、クロック信号４に対してデータ信号３の位相は遅いと判断し、その大きさによって、位相差の程度を判断する。なお、デジタルデータ累積信号６のデジタル値が小さい状態から大きい状態に変化する場合に、デジタルデータ境界累積信号７のデジタル値が大きい状態であるときには、クロック信号４に対してデータ信号３の位相は遅いと判断し、その大きさによって、位相差の程度を判断する。デジタルデータ累積信号６のデジタル値が小さい状態から大きい状態に変化する場合に、デジタルデータ境界累積信号７のデジタル値が小さい状態であるときには、クロック信号４に対してデータ信号３の位相は早いと判断し、その大きさによって、位相差の程度を判断する。
そして、位相検出回路１４は、位相が早いか遅いか、また、その位相差の程度を表す情報信号を発生し、情報信号として、ＰＬＬ／ＰＩ回路１３へ出力する。
ＰＬＬ／ＰＩ回路１３は、上記の情報信号に基づいて、クロック信号４の周期（論理”Ｈ”の期間、及び、論理”L”の期間）を、データ信号３のデータ期間及びデータ境界期間との繰り返し周期に一致させるように調整する。そして、ＰＬＬ／ＰＩ回路１３は、積分フィルタ１１に向けてクロック信号４を出力する。
【００１８】
図２は、積分フィルタ１１及びＡＤＣ回路１２の動作を詳細に説明する図である。図２において、横軸は時間の経過を示し、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５は時刻を示している。また、縦軸には、下段から、クロック信号４、伝送ロスが小さいときのデータ信号３、伝送が中程度のときのデータ信号３、伝送ロスが大きいときのデータ信号３を示す。
また、ＡＤＣ回路１２が積分フィルタ１１から受け取る電位レベルを−１６から１６までのデジタルで表したものを論理レベルとする。
【００１９】
まず、伝送損失が大きいときのデータ信号３を例にとって、積分フィルタ１１及びＡＤＣ回路１２の動作を説明する。伝送ロスが大きな場合に、データ信号３は、データの境界期間において、大きくなまっている。
しかし、積分フィルタ１１は、上記のデータ信号３が入力されると、クロック信号４を受けて、データ信号３の信号レベルを、時間Ｔ１からＴ２の間（データ期間）、積分する。データ信号３は、時間Ｔ１から時間Ｔ２の間（データ期間）、論理はほぼ”Ｌ”であるから、積分フィルタ１１は、時間Ｔ２において、論理レベル−１６となる、データ積算信号を出力する。
また、データ信号３は、時間Ｔ２からＴ３の間（データの境界期間）、論理は”Ｌ”から”Ｈ”に遷移するので、積分フィルタ１１は、時間Ｔ３において、デジタルデータ境界積算信号に変換すると論理レベル−６となる、データ境界積算信号を出力する。
そうすると、データ判定回路１５は、時間Ｔ２において論理レベル−１６に相当する、デジタルデータ積算信号６を受け取る。
同様に、データ信号３は、時間Ｔ３からＴ４の間（データ期間）、論理はほぼ”Ｈ”であり、時間Ｔ４からＴ５の間（データの境界期間）、論理はほぼ”Ｈ”から”Ｌ”に遷移するのであるから、積分フィルタ１１は、時間Ｔ４において、論理レベル１５となる、データ積算信号５を出力し、時間Ｔ５において、論理レベル６となる、データ境界積算信号を出力する。データ判定回路１５は、時間Ｔ４において論理レベル＋１６に相当するデジタルデータ積算信号７を受け取る。
積分フィルタ１１から出力される信号の論理レベルが低くなるのは、なまりが大きいため、データの境界期間のみならず、データ期間においても、データ信号３の電位レベルが低くなるからである。しかし、データ信号３の電位レベルを、データ期間とデータの境界期間とで、それぞれ、積分して、データ積算信号５ａの論理レベル、及び、データ境界積算信号５ｂの論理レベルを得ると、データ積算信号５ａの論理レベルより、データ信号３のデータ期間の論理を判定することができる。
すなわち、時間Ｔ１から時間Ｔ２までの期間に対応するデータ積算信号５ａの論理レベルから、時間Ｔ１から時間Ｔ２までの期間におけるデータ信号３の論理は”Ｌ”であると判定することができる。
また、時間Ｔ３から時間Ｔ４までの期間に対応するデータ積算信号５ａの論理レベルから、時間Ｔ３から時間Ｔ４までの期間におけるデータ信号３の論理は”Ｈ”であると判定することができる。
【００２０】
次いで、伝送損失が中程度の場合に、データ信号３は、データの境界期間において、中程度になまっている。
上記と同様に、データ判定回路１５は、時間Ｔ２において論理レベル−１６を表すデジタルデータ積算信号６を受け取る。また、データ判定回路１５は、時間Ｔ４において論理レベル＋１６を表すデジタルデータ積算信号６を受け取る。データの境界部におけるデジタル境界積算信号７の論理レベルが上昇している理由は、中程度のなまりのため、論理の遷移期間が短くなり、論理レベルが高いデータ信号３を、積分フィルタ１１が長期間受けることになるからである。その結果、同様にデータ判定回路１５は、データ信号３の論理を、判定することができる。
【００２１】
次いで、伝送損失が小さい場合に、データ信号３は、データの境界期間におけるなまりは、小さい。
従って、データ判定回路１５は、時間Ｔ２において論理レベル−１６を表すデジタルデータ積算信号６を受け取る。また、データ判定回路１５は、時間Ｔ４において論理レベル＋１６を表すデジタルデータ積算信号６を受け取る。データ境界期間におけるデジタル境界積算信号６の論理レベルが上昇している理由は、なまりが小さいため、より論理の遷移期間が短くなり、論理レベルが高いデータ信号３を、積分フィルタ１１が長期間受けることになるからである。
その結果、同様にデータ判定回路１５は、データ信号３の論理を、判定することができる。
【００２２】
ＡＤＣ回路１２のみにより、時間Ｔ２または時間Ｔ４において、データ信号３のデータ境界期間の論理レベルを検出した結果と、ＡＤＣ回路１２のみにより、時間Ｔ３または時間Ｔ５において、データ信号３のデータ期間の論理レベルを検出した結果とを比較した場合に、データ信号３になまり、ノイズなどがのることにより、波形の品質が悪いと、検出結果に差がないときがあり、データ信号３の論理判定が困難である。
しかし、実施例１の受信回路１０は積分フィルタ１１、ＡＤＣ回路１２、ＰＬＬ/PＩ回路１３、位相検出１４、データ判定回路１５備え、実施例１の受信回路１０によれば、データ信号３の論理判定をする場合、積分フィルタ１１により、ＡＤＣ回路１２によって受け取られるデータ積算信号５ａの論理レベルが強調されるため、データ信号３の論理の判定が容易となる。また、デジタルデータ境界積分信号７により表される論理レベルと、デジタルデータ積分信号６により表される論理レベルの差は大きくなるため、位相検出回路１４による、データ期間及びデータ境界期間との繰り返し周期と、ＰＬＬ／ＰＩ回路１３から発生されるクロック信号の周期との一致性が向上する。
その結果、実施例１の受信装置１０によれば、信号の伝送路による、伝送損失が大きい場合でも、データ信号３を受信することができ、伝送路の伝送損失の程度に対して、広範囲にわたってデータ受信が可能となる。
【実施例２】
【００２３】
図３は、実施例２の受信回路２０を示す。実施例２の受信回路２０は、積分フィルタ２１、ＡＤＣ回路２２、クロック発生回路２３、位相検出回路２４、データ判定回路２５、演算回路２６から構成されている。
積分フィルタ２１は、変換回路２１１、サンプリング回路２１２、積分回路２１３、リセット回路２１４、クロック生成回路２１５から構成されている。積分フィルタ２１は、入力端子でデータ信号３及びクロック信号４を受け取る。
【００２４】
変換回路２１１は、入力端子に入力されたデータ信号３の電位レベルに応じた電流を供給する回路である。
【００２５】
サンプリング回路２１２は、４相クロック信号２３５内の一つの論理に応じて接続又は切断状態となるスイッチ２１２ａと、２１２ｂと、２１２ｃと、２１２ｄと、から構成されている。双方のスイッチ２１２ａ、２１２ｂ、２１２ｃ、２１２ｄの一方は共通の入力端子に接続し、それぞれスイッチの他方は、それぞれ、別の出力端子に接続している。上記の入力端子は、変換回路２１１からの入力電流を受けとる。４相クロック信号２３５のそれぞれのクロックは、２つのデータ期間と２つのデータ境界期間とを合わせた周期を有し、その周期の４分の１の期間において、論理”Ｈ”のパルスを有する。また、４相クロック信号２３５を構成するクロックの論理”Ｈ”のパルスは、９０度ずつずれている。
従って、サンプリング回路２１２によれば、入力端子からのデータ信号３は、スイッチ２１２ａ、２１２ｂ、２１２ｃ、及び、２１２ｄによって、４つの期間に分割されて、サンプリングされる。
【００２６】
積分回路２１３は、４つの入力端子、４つの出力端子、入力端子の内の一つと出力端子の内の一つを接続する４本の配線、及び、配線各々に接続する同様な容量を有する４つの容量素子２１３ａ、２１３ｂ、２１３ｃ、２１３ｄを有する。
４つの入力端子のそれぞれは、スイッチ２１２ａ、２１２ｂ、２１２ｃ、２１２ｄと１対１に接続する。４つの出力端子のそれぞれは、演算回路２６における４つの入力端子に接続するノードＮ０、Ｎ１、Ｎ２、Ｎ３の内の一つと、１対１で対応するように接続している。
上記の積分回路２１３は、４相クロック信号２３５を構成するクロックのパルス期間の間、入力端子におけるデータ信号３の電位レベルに応じた入力電流を受け、その結果、上記の電位レベルを積分して得られた電位レベルを備える信号を出力する。
【００２７】
リセット回路２１４は、グランド線（Vconst）と、積分回路２１３の４つの出力端子各々とを接続する４つのスイッチ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄから構成されている。各スイッチ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄの接続及び切断は、４相クロック信号２１６を受けて行われる。
クロック発生回路２１５は、４相クロック信号２３５を受けて、４相クロック信号２３５とは異なる位相を有する、４相クロック信号２１６を発生する。
リセット回路２１４によれば、入力端子からの入力信号のレベルを積分が終了した期間に、積分回路２１３内の４つの容量素子２１３ａ、２１３ｂ、２１３ｃ、２１３ｄに蓄えられた電荷を、順番にグランドに逃がし、積分回路２１３はリセットされる。
【００２８】
演算回路２６は、さらに、出力端子に接続するノードｃａｌ０からｃａｌ３を有する。演算回路２６は、増幅器２６１、２６２、２６３、２６４、２６５、２６６、２６７、２６８を有する。増幅器２６１は、ノードＮ０と接続しノードＮ０の電位レベルに応じた電位レベルを、ノードｃａｌ０に出力する。増幅器２６２は、ノードＮ３と接続しノードＮ３の電位レベルに応じた電位レベルを、ノードｃａｌ０に出力する。増幅器２６３は、ノードＮ３と接続しノードＮ３の電位レベルに応じた電位レベルを、ノードｃａｌ３に出力する。増幅器２６４は、ノードＮ２と接続しノードＮ２の電位レベルに応じた電位レベルを、ノードｃａｌ３に出力する。増幅器２６５は、ノードＮ２と接続しノードＮ２の電位レベルに応じた電位レベルを、ノードｃａｌ２に出力する。増幅器２６６は、ノードＮ１と接続しノードＮ１の電位レベルに応じた電位レベルを、ノードｃａｌ２に出力する。増幅器２６７は、ノードＮ１と接続しノードＮ１の電位レベルに応じた電位レベルを、ノードｃａｌ１に出力する。増幅器２６８は、ノードＮ０と接続しノードＮ０の電位レベルに応じた電位レベルを、ノードｃａｌ１に出力する。すなわち、増幅器２６１の出力信号の電位レベルと、増幅器２６２の出力信号の電位レベルはノードｃａｌ０において、加算される。同様に、増幅器２６３、２６４の出力信号の電位レベルは、ノードｃａｌ３において加算される。増幅器２６５、２６６の出力信号の電位レベルは、ノードｃａｌ２において加算される。増幅器２６７、２６８の出力信号の電位レベルは、ノードｃａｌ１において加算される。
なお、ノードｃａｌ０の電位、Ｖ（ｃａｌ０）＝Ｖ（Ｎ０）−Ｖ（Ｎ３）×１／２となるように、増幅器２６１、２６２の増幅率が設定されている。
以下同様に、ノードｃａｌ３の電位、Ｖ（ｃａｌ３）＝Ｖ（Ｎ３）−Ｖ（Ｎ２）×１／２となるように、増幅器２６３、２６４の増幅率が設定されている。
また、ノードｃａｌ２の電位、Ｖ（ｃａｌ２）＝Ｖ（Ｎ２）−Ｖ（Ｎ１）×１／２となるように、増幅器２６５、２６６の増幅率が設定されている。
また、ノードｃａｌ１の電位、Ｖ（ｃａｌ１）＝Ｖ（Ｎ１）−Ｖ（Ｎ０）×１／２となるように、増幅器２６７、２６８の増幅率が設定されている。
【００２９】
ＡＤＣ回路２２は、アナログデジタル回路２２１、２２２、２２３、２２４、クロック生成回路２２６から構成されている。アナログデジタル回路２２１は、演算回路２６のノードｃａｌ３に接続し、クロック生成回路２２６からの４相クロック信号２２５の内の一つのクロックを受けて、ノードｃａｌ３における電位レベルをデジタル信号Ｄ０に変換し、出力する。同様に、アナログデジタル回路２２２、２２３、２２４は、それぞれ、ノードｃａｌ２、１、０に接続し、出力端子ｃａｌ２、１、０における電位レベルをデジタル信号Ｂ０、Ｄ１、Ｂ１に変換し、出力する。なお、デジタル信号Ｄ０及びデジタル信号Ｄ１は、入力端子から入力された入力信号のデータ期間中の論理レベルであり、デジタル信号Ｂ０及びデジタル信号Ｂ１は、データ境界期間中の論理レベルである。クロック生成回路２２６は４相クロック信号２３５を受けて、異なる位相の４相クロック信号２２５を出力する。
【００３０】
データ判定回路２５は、判定回路２５１、判定回路２５２を有する。判定回路２５１は、デジタル信号Ｄ０からデータ期間の入力信号の論理を判定する回路である。判定回路２５２は、デジタル信号Ｄ１からデータ期間の入力信号の論理を判定する回路である。なお、論理レベルの判定は、データ期間の論理レベルが”０”より小さいときには、論理”Ｌ”と判定する。一方、データ期間の論理レベルが”０”より大きいときには、論理”H”と判定する。
【００３１】
位相検出回路２４は、位相差検出回路２４１、２４２、位相差情報合成回路２４３、高周波フィルタ２４４、位相調整コードの出力回路２４５、位相調整コードのラッチ回路２４６から構成されている。
すなわち、位相検出回路２４は、クロック信号２３５と、デジタル信号Ｄ０、Ｄ１、Ｂ０、及び、Ｂ１との位相差を検出し、クロック発生回路２３に位相調整コードを出力する回路である。
位相差検出回路２４１は、デジタル信号Ｄ０、デジタル信号Ｂ０、デジタル信号Ｄ１、それぞれと、それぞれの信号に関連する４相クロック２３５の内の一つのクロックとの位相差を検出する回路である。
位相差検出回路２４２は、デジタル信号Ｄ０、デジタル信号Ｄ１、デジタル信号Ｂ１、それぞれと、それぞれの信号に関連する４相クロック２３５の内の一つのクロックとの位相差を検出する回路である。
ここで、上記の位相差の検出は、位相差検出回路２４１を例にとると、以下のように行われる。なお、位相差検出回路２４２についても、同様に行われる。まず、最初のデジタル信号Ｄ０のデジタル値が、積分フィルタ２１から出力される信号の電位レベルの最大値の１／２を表す中点デジタル値により、大きいか小さいかを判断する。
次いで、次のデジタル信号Ｄ１のデジタル値が、上記の中点デジタル値より大きいから小さいかを判断する。その結果から、電位レベルが大きい状態から小さい状態に変化するのか、小さい状態から大きい状態に変化するのかを判断する。
次いで、デジタル信号Ｂ０のデジタル値が、中点デジタル値により、大きいか小さいかを判断する。
デジタル信号Ｄ０のデジタル値が大きい状態から小さい状態に変化する場合に、デジタル信号Ｂ０のデジタル値が大きい状態であるときには、クロック信号４に対してデータ信号３の位相は早いと判断し、その大きさによって、位相差の程度を判断する。同様に、デジ信号Ｄ０のデジタル値が大きい状態から小さい状態に変化する場合に、デジタルデータ境界累積信号Ｂ０のデジタル値が小さい状態であるときには、クロック信号４に対してデータ信号３の位相は遅いと判断し、その大きさによって、位相差の程度を判断する。なお、デジタル信号Ｄ０のデジタル値が小さい状態から大きい状態に変化する場合に、デジタルデータ信号Ｂ０のデジタル値が大きい状態であるときには、クロック信号４に対してデータ信号３の位相は遅いと判断し、その大きさによって、位相差の程度を判断する。デジタル信号Ｄ０のデジタル値が小さい状態から大きい状態に変化する場合に、デジタル信号Ｂ０のデジタル値が小さい状態であるときには、クロック信号４に対してデータ信号３の位相は早いと判断し、その大きさによって、位相差の程度を判断する。
そして、位相差検出回路２４１、２４２は、位相が早いか遅いか、また、その位相差の程度を表す情報信号を発生し、情報信号として、位相差の合成回路２４３へ出力する。
位相差の合成回路２４３は、位相差検出回路２４１、２４２において検出した位相差を合成し、位相差合成信号を出力する回路である。
すなわち、位相差の合成回路２４３は、デジタル信号Ｄ０、デジタル信号Ｂ０、デジタル信号Ｄ１と、４相クロック２３５の内の一つのクロックとの位相差を検出する回路である。
高周波フィルタ２４４は、位相差合成信号から高周波成分を除去する回路である。位相調整コードのラッチ回路２４６は、現在の位相調整コードをラッチする回路である。
位相調整コードの出力回路２４５は、ラッチ回路２４６がラッチする現在の位相調整コードに、位相差合成信号からの情報を加えて、次の位相調整コードを発生する回路である。その位相調整コードは、クロック発生回路２３に出力される。
【００３２】
クロック発生回路２３は、ＰＬＬ回路２３１、ＤＡＣ（digital-analog converter）２３２、任意位相発生回路２３３、及び、パルスクロック発生回路２３４から構成されている。
ＰＬＬ回路２３１は、合成回路２４３からの情報信号を受けて、入力信号のデータ期間及びデータ境界期間との繰り返し周期と一致するクロック信号を発生する。
ＤＡＣ２３２は、位相調整コードのラッチ回路２４６から出力された位相調整コードを受けて、任意位相発生回路２３３に位相を発生させるための、アナログ信号からなる位相指示信号を出力する。
任意位相発生回路２３３は、ＤＡＣ２３２により発生されたアナログ信号からなる位相指示信号を受け、その電位に応じて任意位相のクロックを発生する回路である。なお、任意位相を発生する回路の例として、特開平１１−２６１４０８に記載がある。
パルスクロック発生回路２３４は、任意位相発生回路２３３が発生するクロックからパルスクロックを発生する回路である。
【００３３】
図４は、クロック発生回路２３において発生されるクロック及び、パルスクロックについて説明する図である。任意位相発生回路２３３は、位相が９０度ずつ異なるクロックＣＬＫＡ、クロックＣＬＫＡＸ、クロックＣＬＫＢ、クロックＣＬＫＢＸを出力する。クロックＣＬＫＡは、ＤＡＣ２３２からの位相指示信号の電位に応じて決定される位相において、論理”Ｌ”から論理”Ｈ”へ立ち上がるクロックである。クロックＣＬＫＡＸはクロックＣＬＫＡの反転クロックである。クロックＣＬＫＢはクロックＣＬＫＡから９０度遅れて論理”Ｌ”から論理”Ｈ”へ立ち上がるクロックである。クロックＣＬＫＢＸはクロックＣＬＫＢの反転クロックである。
パルスクロック発生回路２３４は、パルスクロック信号ＣＬＫＡ＊ＣＬＫＢ、パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢ、パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢＸ、パルスクロック信号ＣＬＫＡ＊ＣＬＫＢＸを発生する。パルスクロック信号ＣＬＫＡ＊ＣＬＫＢはクロックＣＬＫＡとクロックＣＬＫＢとの論理積をとって得た信号である。パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢはクロックＣＬＫＡＸとクロックＣＬＫＢとの論理積をとって得た信号である。パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢＸは、クロックＣＬＫＡＸとクロックＣＬＫＢＸとの論理積をとって得た信号である。パルスクロック信号ＣＬＫＡ＊ＣＬＫＢＸは、クロックＣＬＫＡとクロックＣＬＫＢＸとの論理積をとって得た信号である。
その結果、パルスクロック信号ＣＬＫＡ＊ＣＬＫＢ、パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢ、パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢＸ、パルスクロック信号ＣＬＫＡ＊ＣＬＫＢＸは、それぞれ、順次９０度ずつ位相が遅れた、４相クロックパルス信号を構成する。また、上記各々のクロックのパルス幅はクロックＣＬＫＡの１／４周期分の幅である。
【００３４】
図５は、演算回路２６の動作及び受信回路２０を駆動する各制御クロックについて示す図である。図５Ａは、各制御クロック、すなわち、サンプリング回路２１２に対する４相クロック信号２３５、リセット回路２１４に対する４相クロック信号２１６、ＡＤＣ回路２２に対する４相クロック信号２２５と、において、位相関係を図示したものである。
サンプリング回路２１２に対する４相クロック信号は、信号ＣＫＳＷ−０、信号ＣＫＳＷ−１、信号ＣＫＳＷ−２、信号ＣＫＳＷ−３から構成されている。信号ＣＫＳＷ−０、信号ＣＫＳＷ−１、信号ＣＫＳＷ−２、信号ＣＫＳＷ−３は、それぞれ、パルスクロック信号ＣＬＫＡ＊ＣＬＫＢ、パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢ、パルスクロック信号ＣＬＫＡＸ＊ＣＬＫＢＸ、パルスクロック信号ＣＬＫＡ＊ＣＬＫＢＸに対応している。
リセット回路２１４に対する４相クロック信号は信号ＣＫＲＳＴ−０、信号ＣＫＲＳＴ−１、信号ＣＫＲＳＴ−２、信号ＣＫＲＳＴ−３から構成されている。信号ＣＫＲＳＴ−０、信号ＣＫＲＳＴ−１、信号ＣＫＲＳＴ−２、信号ＣＫＲＳＴ−３は、それぞれ、信号ＣＫＳＷ−０、信号ＣＫＳＷ−１、信号ＣＫＳＷ−２、信号ＣＫＳＷ−３に対して９０度先行する信号であり、同様のパルス幅を有する信号である。
ＡＤＣ回路２２に対する４相クロック信号２２５は、信号ＣＫＡＤＣ−０、信号ＣＫＡＤＣ−１、信号ＣＫＡＤＣ−２、信号ＣＫＡＤＣ−３から構成されている。信号ＣＫＡＤＣ−０、信号ＣＫＡＤＣ−１、信号ＣＫＡＤＣ−２、信号ＣＫＡＤＣ−３は、信号ＣＫＲＳＴ−０、信号ＣＫＲＳＴ−１、信号ＣＫＲＳＴ−２、信号ＣＫＲＳＴ−３に対して９０度先行する信号であり、同様のパルス幅を有する信号である。
【００３５】
図５Ｂ、図５Ｃは演算回路２６の動作を説明する図である。ここで、ノードｎ０、ノードｎ１、ノードｎ２、ノードｎ３は、積分回路２１３の容量素子２１３ｄ、２１３ｃ、２１３ｂ、２１３ａに接続するノードである。ノードｃａｌ３、２、１、０は、演算回路２６によって、それぞれ、ノードｎ３、ノードｎ２、ノードｎ１、ノードｎ０に対する演算結果が出力されるノードである。
そこで、上記のように、４相クロック信号２３５、４相クロック信号２１６、及び、４相クロック信号２２５の論理が変化するため、以下のように受信回路２０が動作する。
図５Ｂに示すノードｎ３を参照しながら、動作の説明をさらに続ける。まず、積分回路２１３は、信号ＣＫＲＳＴ−３の論理が”Ｌ”になることにより、リセット状態から容量素子２１３ａによる、変換回路２１１からの信号の積分を行える状態となる。なお、変換回路２１１からの信号は、論理レベル１であって、論理”Ｈ”の信号である。次いで、積分回路２１３は、信号ＣＫＳＷ−３の論理が”Ｈ”となることにより、サンプリング回路２１２のスイッチ２１２ａが閉じるため、容量素子２１３ａによる上記の信号の積分を開始する。次いで、積分回路２１３は、信号ＣＫＳＷ−３の論理が”Ｌ”となることにより、サンプリング回路２１２のスイッチ２１２ａが開くため、容量素子２１３ａによる上記信号の積分を終了する。その結果、時刻Ｔ２において、積分回路２１のノードｎ３に、上記信号の積分後の論理レベル＋１が保存される。
図５Ｂに示すノードｎ０を参照しながら、動作の説明をさらに続ける。時刻Ｔ２から時刻Ｔ３間の間、変換回路２１１からの信号は、論理レベル−１であって、論理”Ｌ”の信号である。信号ＣＫＳＷ−０が論理”Ｈ”となるパルス信号であるので、積分回路２１３の容量素子２１２ｄは、論理レベル−１であって、論理”Ｌ”の信号を取り込む。その結果、時刻Ｔ３において、ノードｎ０のレベルは、論理レベル−１である。
図５Ｂに示すノードｎ３とノードｎ０、及び、図５Ｃに示すノードｃａｌ０を参照しながら、動作の説明をさらに続ける。次いで、演算回路２６は、ノードｎ０の論理レベル−１から、容量素子２１３ａの電荷蓄積により得られた、ノードｎ３の論理レベル＋１の１／２レベルを引く演算を行い、時刻Ｔ３において、ノードｃａｌ０に演算後の論理レベル−１．５を有する信号を出力する。
次いで、ｃｋａｄｃ−３の論理”Ｈ”のパルス信号により、論理ＡＤＣ回路２２のアナログデジタル変換回路２２１が動作し、演算回路２６のノードｃａｌ０の論理レベルは、デジタル信号Ｄ０に変換される。
【００３６】
同様に、図５Ｂに示すノードｎ０とノードｎ１、及び、図５Ｃに示すノードｃａｌ１を参照すると、時刻Ｔ３において、容量素子２１３ｄによる積分が行われた結果えられた信号の論理レベル−１はノードｎ０に保存される。時刻Ｔ４において、容量素子２１３ｃによる積分が行われた結果えられた信号の論理レベル−２はノードｎ１に保存される。図５Ｂの右の波形図を参照すると、時刻Ｔ４において、演算回路２６のノードｃａｌ１には、ノードｎ１の論理レベル−２からノードｎ０の論理レベル−１の１／２を引いた論理レベル−１．５が現れる。
同様に、図５Ｂに示すノードｎ１とノードｎ２、及び、図５Ｃに示すノードｃａｌ２を参照すると、時刻Ｔ４において、容量素子２１３ｃによる積分が行われた信号の論理レベル−２はノードｎ１に保存される。時刻Ｔ５において、容量素子２１３ｂによる積分が行われた信号の論理レベル３はノードｎ２に保存される。図５Ｂの右の波形図を参照すると、時刻Ｔ５において、演算回路２６のノードｃａｌ２に、ノードｎ２の論理レベル３から、ノードｎ１の論理レベル−２の１／２レベルを引いた論理レベル４が現れる。
同様に、図５Ｂに示すノードｎ２とノードｎ３、及び、図５Ｃに示すノードｃａｌ３を参照すると、時刻Ｔ５において、容量素子２１３ｂによる積分が行われた信号の論理レベル３はノードｎ２に保存される。時刻Ｔ６において、容量素子２１３ａによる積分が行われた信号の論理レベル４はノードｎ３に保存される。図５Ｂの右の波形図を参照すると、時刻Ｔ６において、演算回路２６のノードｃａｌ３に、ノードｎ３の論理レベル＋４からノードｎ２の論理レベル３の１／２を引いた論理レベル＋２．５が現れる。
【００３７】
以上より、積分回路２１３によって蓄積したデータの論理レベルから、９０度前に蓄積したデータの論理レベルの１／２を引く演算を、演算回路２６は行う。そうすると、データ信号３において論理変化があった場合に、データ期間に積分して得られた論理レベルは強調される、一方、データ信号３において論理変化がなかった場合に、データ期間に積分して得られた論理レベルは、減じられる。
【００３８】
上記のようになる理由は、以下である。まず、データ信号３の１周期分は０度から３６０度の位相に対応している。一方、１周期分は２つのデータ境界期間、２つのデータ期間から構成されている。従って、データ境界期間、データ期間は、それぞれ９０度の位相に対応する期間である。
そうすると、演算回路２６は、データ境界期間においてデータ信号３を積分して得られた論理レベルに対して、データ期間においてデータ信号３を積分して得られた論理レベルの１／２を引くことになるか、又は、データ期間においてデータ信号３を積分して得られた論理レベルに対して、データ境界期間においてデータ信号３を積分して得られた論理レベルの１／２を引くことになる。
ここで、データ信号３の論理が変化した場合、データ境界期間において、データ信号３を積分して得られた論理レベルの絶対値は小さい。また、データ信号３の論理が変化しないため、データ期間において、データ信号３を積分して得られた論理レベルの絶対値は大きい。データ信号３の論理が変化しない場合、データ境界期間においてデータ信号３を積分して得られた論理レベルの絶対値と、データ期間においてデータ信号３を積分して得られた論理レベルの絶対値とはほぼ等しい。
また、データ信号３の論理が変化した場合、データ境界期間において、データ信号３を積分して得られた論理レベルの正負の符号と、その期間に引き続く、データ期間において、データ信号３を積分して得られた論理レベルの正負の符号は、反対である。
【００３９】
従って、データ信号３の論理が変化しない場合は、同符号の論理レベルが引かれるため、データ信号３を積分して得られた論理レベルは、減衰することになる。一方、データ信号３の論理が変化する場合は、絶対値は小さいが反対符号の論理レベルを引くことになるため、データ信号３を積分して得られた論理レベルは、増加し、すなわち、論理レベルは強調される。
そうすると、伝送損失が大きく、データ信号３が、なまっている場合には、ＡＤＣ回路２２に入力される信号は、論理の変化点における信号の強調により、信号のなまりが軽減された信号となる。一方、伝送損失が小さく、データ信号３が、なまっていない場合には、ＡＤＣ回路２２に入力される信号は、論理の変化がない場合に起こる信号の減衰により、もとの信号よりなまった信号となる。すなわち、受信回路２０に入力される信号によらず、ＡＤＣ回路２２に入力される信号は一定のなまりをもった信号となる。
【００４０】
すなわち、実施例２の受信装置２０によれば、信号の伝送路による、伝送損失の程度に対して、広範囲にわたってデータ受信が可能となる。
【実施例３】
【００４１】
図６は、実施例３の受信回路３０を示す。実施例３の受信回路３０は、積分フィルタ３１、ＡＤＣ回路３２、クロック発生回路３３、位相検出回路３４、データ判定回路３５、演算回路３６から構成されている。
クロック発生回路３３、位相検出回路３４は、クロック発生回路２３、位相検出回路２４と同様な回路である。データ判定回路３５は、判定回路２５１と同様な判定回路である。
積分フィルタ３１は、変換回路３１１、サンプリング回路３１２、積分回路３１３、リセット回路３１４、クロック生成回路３１５から構成されている。積分フィルタ３１は、入力端子でデータ信号３及びクロック信号４を受け取る。
【００４２】
変換回路３１１は、変換回路２１１と同様に、入力端子に入力されたデータ信号３の信号レベルに応じた電流を供給する回路である。
【００４３】
サンプリング回路３１２は、サンプリング回路２１２と、同様な回路構成及び同様な動作を行う回路である。すなわち、４相クロック信号３３５内の一つの論理に応じて接続又は切断状態となるスイッチ３１２ａと、３１２ｂと、３１２ｃと、３１２ｄと、から構成されている。双方のスイッチ３１２ａ、３１２ｂ、３１２ｃ、３１２ｄの一方は共通の入力端子に接続し、それぞれスイッチの他方は、それぞれ、別の出力端子に接続している。
従って、サンプリング回路３１２によれば、４相クロック信号３３５のそれぞれに応じて、入力端子からのデータ信号３を、サンプリングする。
【００４４】
積分回路３１３は、積分回路２１３と同様な回路であり、４つの入力端子、４つの出力端子、入力端子の内の一つと出力端子の内の一つを接続する４本の配線、及び、配線各々に接続する同様な容量を有する４つの容量素子３１３ａ、３１３ｂ、３１３ｃ、３１３ｄを有する。
４つの入力端子のそれぞれは、スイッチ３１２ａ、３１２ｂ、３１２ｃ、３１２ｄと１対１に接続する。４つの出力端子のそれぞれは、演算回路３６における４つの入力端子に接続するノードＮ０、Ｎ１、Ｎ２、Ｎ３の内の一つと、１対１で対応するように接続している。
上記の積分回路３１３によれば、４相クロック信号３３５を構成するクロックのパルス期間の間、入力端子からのデータ信号３のレベルを、積分する。
【００４５】
リセット回路３１４は、リセット回路２１４と同様な回路であり、グランド線（Ｖｃｏｎｓｔ）と、積分回路３１３の４つの出力端子各々とを接続する４つのスイッチ３１４ａ、３１４ｂ、３１４ｃ、３１４ｄから構成されている。各スイッチ３１４ａ、３１４ｂ、３１４ｃ、３１４ｄの接続及び切断は、４相クロック信号３１６を受けて行われる。クロック発生回路３１５は、４相クロック信号３３５を受けて、４相クロック信号３３５とは異なる位相を有する、４相クロック信号３１６を発生する。
リセット回路３１４によれば、入力端子からのデータ信号３のレベルを積分が終了した期間に、積分回路３１３内の４つの容量素子３１３ａ、３１３ｂ、３１３ｃ、３１３ｄに蓄えられた電荷を、順番にグランド（Ｖｃｏｎｓｔ）に逃がし、積分回路３１３はリセットされる。
ＡＤＣ回路３２はアナログデジタル回路３２１と、スイッチ回路３２２から構成されている。アナログデジタル回路３２１はアナログデジタル回路２２１と同様な回路であるため、説明を省略する。スイッチ回路３２２はクロック発生回路３６５から出力される４相クロック信号（Ｖｇａ０−ＳＷ０、Ｖｇａ０−ＳＷ１、Ｖｇａ０−ＳＷ２、Ｖｇａ０−Ｓｗ３）に応じて、アナログデジタル回路３２１の出力端子と位相検出回路３４の端子を接続するスイッチである。なお、クロック信号Ｖｇａ０−ＳＷ０、Ｖｇａ０−ＳＷ１、Ｖｇａ０−ＳＷ２、Ｖｇａ０−Ｓｗ３に対応して、信号Ｄ０、信号Ｂ０、信号Ｄ１、信号Ｂ２が、スイッチ回路３２２から出力される。
【００４６】
演算回路３６は、入力端子に接続するノードＮ０、Ｎ１、Ｎ２、Ｎ３、出力端子に接続するノードｃａｌ０、増幅器３６３、３６４、さらに、入力端子が４端子であり、出力端子が１端子からなるスイッチ３６１、３６２と、クロック発生回路３６５を有する。
増幅器３６３は、スイッチ３６１の出力端子に接続し、入力端子に接続するノードＮ０、Ｎ１、Ｎ２、Ｎ３の電位レベルの１／２であって、反対符号の電位レベルを、出力端子ｃａｌ０に出力する。増幅器３６４は、スイッチ３６２の出力端子に接続し、入力端子に接続するノードＮ０、Ｎ１、Ｎ２、Ｎ３の電位レベルをそのまま出力端子に接続するノードｃａｌ０に出力する。ただし、スイッチ３６１とスイッチ３６２は以下の動作を繰り替えしている。第１の動作：スイッチ３６１がノードＮ３と増幅器３６３とを接続しているときには、スイッチ３６２はノードＮ０と増幅器３６４とを接続する。第２の動作：スイッチ３６１がノードＮ０と増幅器３６３とを接続しているときには、スイッチ３６２はノードＮ１と増幅器３６４とを接続する。第３の動作：スイッチ３６１がノードＮ１と増幅器３６３とを接続しているときには、スイッチ３６２はノードＮ２と増幅器３６４とを接続する。第４の動作：スイッチ３６１がノードＮ２と増幅器３６３とを接続しているときには、スイッチ３６２は入力端子Ｎ３と増幅器３６４とを接続する。そして、第１の動作に戻る。
【００４７】
クロック発生回路３６５は、スイッチ３６１に上記のような接続、非接続動作を行わせるクロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３を出力し、スイッチ３６２に上記のような接続、非接続動作を行わせるクロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３を出力する。
【００４８】
図７は、クロック発生回路３６５が発生するクロック信号の詳細を説明する図である。
図７Ａに示す、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３、ＣＫＲＳＴ−０、ＣＫＲＳＴ−１、ＣＫＲＳＴ−２、ＣＫＲＳＴ−３は、図５Ａに示す同名の信号と同様な信号である。
【００４９】
クロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３は、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３と同様な信号である。
クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３は、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３から９０度位相が遅れた信号である。すなわち、クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３の論理が”Ｌ”から”Ｈ”となる立ち上がり時期が、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３の立ち上がり時期より９０度分遅れている。
【００５０】
図７Ｂは図６における演算回路３６を構成するスイッチ３６１、スイッチ３６２、増幅器３６３、増幅器３６４を示す。そして、スイッチ３６１に対して、クロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３が入力される。それぞれの信号は、順次、論理”Ｈ”となるため、スイッチ３６１は、順次、ノードｎ０からノードｎ３までを増幅器３６３に接続する。また、スイッチ３６２に対して、クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３が入力される。それぞれの信号は、順次、論理”Ｈ”となるため、スイッチ３６２は、順次、ノードｎ０からノードｎ３までを増幅器３６３に接続する。
そして、上記のように、クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３、クロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３において、論理”Ｈ”のパルスの時期が、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３における、論理”Ｈ”のパルスの時期と関連しているため、演算回路３６は、上記図６で説明した動作をする。
【００５１】
そうすると、演算回路３６は、演算回路２６と同様な動作をする。その結果、実施例３の受信回路３０は、データ信号３を受け入れる入力端子に対して、直列接続した積分回路３１３と、積分回路３１３に直列接続した演算回路３６と、ＡＤＣ回路３２と、データ判定回路３５を備えるため、実施例２の受信回路２０と、実施例３の受信回路３０とは同様な効果を有する。また、受信回路３０においては、スイッチ３６１、スイッチ３６２によって、演算回路３６内の増幅器３６３、３６４を時分割して動作させることにより、受信回路３０の部品数が少なくなる効果がある。さらに、受信回路３０においては、スイッチ３６１、スイッチ３６２によって、増幅器３６３、３６４からの信号が順次出力されるため、ＡＤＣ回路３２内のアナログデジタル変換回路の部品数が少なくなる効果がある。
【００５２】
なお、実施例２、実施例３の受信回路２０、３０は、実施例２の演算回路２６、実施例３の演算回路３６によって、９０度前のデータ信号３の論理レベル応じて、現在のデータ信号３の論理レベルを変更し、データ判定回路２５、３５におけるデータ信号３の論理の判定を容易とするものであった。しかし、演算回路によって、９０度前のデータ信号３の論理レベルに応じて、現在のデータ信号３の論理レベルを変更するだけでなく、１８０度前のデータ信号３の論理レベルに応じて、現在のデータの論理レベルを変更することでも、実施例２、３の受信回路と同様な効果を有する受信回路を構成可能である。
また、実施例４において説明する受信回路のように、演算回路によって、９０度前のデータ信号３の論理レベル、及び、１８０度前のデータ信号３の論理レベルに応じて、現在のデータ信号３の論理レベルを変更することも、同様な効果を有する受信回路を構成可能である。
【実施例４】
【００５３】
図８は、実施例４の受信回路４０を示す。実施例４の受信回路４０は、積分フィルタ４１、ＡＤＣ回路４２、クロック発生回路４３、位相検出回路４４、データ判定回路４５、演算回路４６から構成されている。
クロック発生回路４３、位相検出回路４４は、クロック発生回路２３、位相検出回路２４と同様な回路である。データ判定回路４５は、判定回路４５１と同様な判定回路である。
積分フィルタ４１は、変換回路４１１、サンプリング回路４１２、積分回路４１３、リセット回路４１４、クロック発生回路４１５から構成されている。積分フィルタ４１は、入力端子でデータ信号３及びクロック信号４を受け取る。
【００５４】
変換回路４１１は、変換回路２１１と同様に、入力端子に入力されたデータ信号３の信号レベルに応じた電流を供給する回路である。
【００５５】
サンプリング回路４１２は、サンプリング回路４１２と、同様な回路構成及び同様な動作を行う回路である。すなわち、４相クロック信号４３５内の一つの論理に応じて接続又は切断状態となるスイッチ４１２ａと、４１２ｂと、４１２ｃと、４１２ｄと、から構成されている。双方のスイッチ４１２ａ、４１２ｂ、４１２ｃ、４１２ｄの一方は共通の入力端子に接続し、それぞれスイッチの他方は、それぞれ、別の出力端子に接続している。
従って、サンプリング回路４１２によれば、４相クロック信号４３５のそれぞれに応じて、入力端子からのデータ信号３を、サンプリングする。
【００５６】
積分回路４１３は、積分回路４１３と同様な回路であり、４つの入力端子、４つの出力端子、入力端子の内の一つと出力端子の内の一つを接続する４本の配線、及び、配線各々に接続する同様な容量を有する４つの容量素子４１３ａ、４１３ｂ、４１３ｃ、４１３ｄを有する。
４つの入力端子のそれぞれは、スイッチ４１２ａ、４１２ｂ、４１２ｃ、４１２ｄと１対１に接続する。４つの出力端子のそれぞれは、演算回路４６における４つの入力端子Ｎ０、Ｎ１、Ｎ２、Ｎ３の内の一つと、１対１で対応するように接続している。
上記の積分回路４１３によれば、４相クロック信号４３５を構成するクロックのパルス期間の間、入力端子からのデータ信号３のレベルを、積分する。
【００５７】
リセット回路４１４は、リセット回路２１４と同様な回路であり、グランド線と、積分回路４１３の４つの出力端子各々とを接続する４つのスイッチ４１４ａ、４１４ｂ、４１４ｃ、４１４ｄから構成されている。各スイッチ４１４ａ、４１４ｂ、４１４ｃ、４１４ｄの接続及び切断は、４相クロック信号４１６を受けて行われる。クロック発生回路４１５は、４相クロック信号４３５を受けて、４相クロック信号４３５とは異なる位相を有する、４相クロック信号４１６を発生する。
リセット回路４１４によれば、入力端子からの入力信号のレベルを積分が終了した期間に、積分回路４１３内の４つの容量素子４１３ａ、４１３ｂ、４１３ｃ、４１３ｄに蓄えられた電荷を、順番にグランドに逃がし、積分回路４１３はリセットされる。
ＡＤＣ回路４２はアナログデジタル回路４２１と、スイッチ回路４２２から構成されている。アナログデジタル回路４２１はアナログデジタル回路３２１と同様な回路であるため、説明を省略する。スイッチ回路４２２はクロック発生回路４６５から出力される４相クロック信号（Ｖｇａ０−ＳＷ０、Ｖｇａ０−ＳＷ１、Ｖｇａ０−ＳＷ２、Ｖｇａ０−Ｓｗ３）に応じて、アナログデジタル回路４２１の出力端子と位相検出回路４４の端子を接続するスイッチである。なお、クロック信号Ｖｇａ０−ＳＷ０、Ｖｇａ０−ＳＷ１、Ｖｇａ０−ＳＷ２、Ｖｇａ０−Ｓｗ３に対応して、信号Ｄ０、信号Ｂ０、信号Ｄ１、信号Ｂ２が、スイッチ回路４２２から出力される。
【００５８】
演算回路４６は、入力端子Ｎ０、Ｎ１、Ｎ２、Ｎ３、出力端子ｃａｌ０、増幅器４６４、４６５、４６６、さらに、入力端子が４端子であり、出力端子が１端子からなるスイッチ４６１、４６２、４６３と、クロック発生回路４６７を有する。
増幅器４６４は、スイッチ４６１の出力端子に接続し、入力端子Ｎ０、Ｎ１、Ｎ２、Ｎ３の電位レベルの１／４であって、同符号の電位レベルを、出力端子ｃａｌ０に出力する。
増幅器４６５は、スイッチ４６２の出力端子に接続し、入力端子Ｎ０、Ｎ１、Ｎ２、Ｎ３の電位レベルの１／２であって、反対符号の電位レベルを、出力端子ｃａｌ０に出力する。
増幅器４６６は、スイッチ４６３の出力端子に接続し、入力端子Ｎ０、Ｎ１、Ｎ２、Ｎ３の電位レベルをそのまま出力端子ｃａｌ０に出力する。
ただし、スイッチ４６１、スイッチ４６２、及び、スイッチ４６３は以下の動作を繰り替えしている。
第１の動作：スイッチ４６１が入力端子Ｎ１と増幅器４６４とを接続し、スイッチ４６２は入力端子Ｎ０と増幅器４６５とを接続し、スイッチ４６３は入力端子Ｎ３と増幅器４６６とを接続する。
第２の動作：スイッチ４６１が入力端子Ｎ２と増幅器４６４とを接続し、スイッチ４６２は入力端子Ｎ１と増幅器４６５とを接続し、スイッチ４６３は入力端子Ｎ０と増幅器４６６とを接続する。
第３の動作： スイッチ４６１が入力端子Ｎ３と増幅器４６４とを接続し、スイッチ４６２は入力端子Ｎ２と増幅器４６５とを接続し、スイッチ４６３は入力端子Ｎ１と増幅器４６６とを接続する。
第４の動作：スイッチ４６１が入力端子Ｎ０と増幅器４６４とを接続し、スイッチ４６２は入力端子Ｎ３と増幅器４６５とを接続し、スイッチ４６３は入力端子Ｎ２と増幅器４６６とを接続する。そして、第１の動作に戻る。
【００５９】
クロック発生回路４６７は、スイッチ４６１に上記のような接続、非接続動作を行わせるクロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３を出力する。また、スイッチ４６２に上記のような接続、非接続動作を行わせるクロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３を出力する。さらに、スイッチ４６３に上記のような接続、非接続動作を行わせるクロック信号Ｖｇａ２−ＳＷ０、クロック信号Ｖｇａ２−ＳＷ１、クロック信号Ｖｇａ２−ＳＷ２、クロック信号Ｖｇａ２−ＳＷ３を出力する。
【００６０】
図９は、クロック発生回路４６７が発生するクロック信号の詳細を説明する図である。
図９Ａに示す、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３、ＣＫＲＳＴ−０、ＣＫＲＳＴ−１、ＣＫＲＳＴ−２、ＣＫＲＳＴ−３は、図５Ａに示す同同名の信号を同様な信号である。
【００６１】
クロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３は、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３と同様な信号である。
クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３は、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３から９０度位相が遅れた信号である。すなわち、クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３の論理が”Ｌ”から”Ｈ”となる立ち上がり時期が、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３の立ち上がり時期より９０度分遅れている。
クロック信号Ｖｇａ２−ＳＷ０、クロック信号Ｖｇａ２−ＳＷ１、クロック信号Ｖｇａ２−ＳＷ２、クロック信号Ｖｇａ２−ＳＷ３は、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３より９０度位相が早い信号である。すなわち、クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３の論理が”Ｌ”から”Ｈ”となる立ち上がり時期が、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３の立ち上がり時期より９０度分早い。
【００６２】
図９Ｂは、図８における演算回路４６を構成するスイッチ４６１、スイッチ４６２、スイッチ４６３、増幅器４６４、増幅器４６５、増幅器４６６を示す。そして、スイッチ４６１に対して、クロック信号Ｖｇａ２−ＳＷ０、クロック信号Ｖｇａ２−ＳＷ１、クロック信号Ｖｇａ２−ＳＷ２、クロック信号Ｖｇａ２−ＳＷ３が入力される。それぞれの信号は、順次、論理”Ｈ”となるため、スイッチ４６１は、順次、ノードｎ０からノードｎ３までを増幅器４６４に接続する。また、スイッチ４６２に対して、クロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３が入力される。それぞれの信号は、順次、論理”Ｈ”となるため、スイッチ４６２は、順次、ノードｎ０からノードｎ３までを増幅器４６５に接続する。さらに、スイッチ４６３に対して、クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３が入力される。それぞれの信号は、順次、論理”Ｈ”となるため、スイッチ４６３は、順次、ノードｎ０からノードｎ３までを増幅器４６６に接続する。
そして、上記のように、クロック信号Ｖｇａ０−ＳＷ０、クロック信号Ｖｇａ０−ＳＷ１、クロック信号Ｖｇａ０−ＳＷ２、クロック信号Ｖｇａ０−ＳＷ３、クロック信号Ｖｇａ１−ＳＷ０、クロック信号Ｖｇａ１−ＳＷ１、クロック信号Ｖｇａ１−ＳＷ２、クロック信号Ｖｇａ１−ＳＷ３、クロック信号Ｖｇａ２−ＳＷ０、クロック信号Ｖｇａ２−ＳＷ１、クロック信号Ｖｇａ２−ＳＷ２、クロック信号Ｖｇａ２−ＳＷ３において、論理”Ｈ”のパルスの時期が、クロック信号ＣＫＳＷ−０、ＣＫＳＷ−１、ＣＫＳＷ−２、ＣＫＳＷ−３における、論理”Ｈ”のパルスの時期と関連しているため、演算回路４６は、上記図８で説明した動作をする。
【００６３】
そうすると、演算回路４６は、９０度前のデータ信号３の論理レベル、及び、１８０度前のデータ信号３の論理レベルに応じて、現在のデータ信号３の論理レベルを変更する演算回路４６である。
その結果、実施例４の受信回路４０は、データ信号３を受け入れる入力端子に対して、直列接続した積分回路４１３と、積分回路４１３に直列接続した演算回路４６と、ＡＤＣ回路４２と、データ判定回路４５を備えるため、実施例３の受信回路３０と同様な効果を有する。また、受信回路４０においては、スイッチ４６１、スイッチ４６２、スイッチ４６３によって、演算回路４６内の増幅器４６４、４６５、４６６を時分割して動作させることにより、受信回路４０の部品数が少なくなる効果がある。さらに、受信回路４０においては、スイッチ４６１、スイッチ４６２、スイッチ４６３によって、増幅器４６４、４６５、４６４からの信号が順次出力されるため、ＡＤＣ回路４２内のアナログデジタル変換回路の部品数が少なくなる効果がある。
演算回路４６によって、９０度前のデータ信号３の論理レベル、及び、１８０度前のデータ信号３の論理レベルに応じて、現在のデータ信号３の論理レベルが変更されることにより、よりデータ信号３の論理判定がより容易となる効果がある。
【実施例５】
【００６４】
図１０は、実施例５の受信回路５０を示す。実施例５の受信回路５０は、積分フィルタ５１、ＡＤＣ回路５２、クロック発生回路５３、位相検出回路５４、データ判定回路５５、演算回路５６から構成されている。
積分フィルタ５１、ＡＤＣ回路５２、クロック発生回路５３、データ判定回路５５は、実施例２の積分フィルタ２１、ＡＤＣ回路２２、クロック発生回路２３、データ判定回路２５、演算回路２６と同様な回路である。そこで、上記の回路については、説明を省略する。
位相検出回路５４は、位相検出回路５４１と、ＣＰＵ５４７とを備える回路である。
位相検出回路５４１は、実施例２の位相検出回路２４と同様な回路である。従って、その説明を省略する。
【００６５】
ＣＰＵ５４７は、位相検出回路５４１からの位相調整コードを受けとる。また、ＣＰＵ５４７は、その位相調整コードに応じて、演算回路５６が行う演算において、９０度位相前のデータ信号３の論理レベルからのフィードバックの割合を決定する。
演算回路５６は、ノードＮ０の論理レベル（Ｖ（Ｎ０））と、ノードＮ１の論理レベル（Ｖ（Ｎ１））とに、下記の演算を加えて得たノードＣａｌ１の論理レベル（Ｖ（ｃａｌ１））を有する信号を出力する。
Ｖ（ｃａｌ１）＝Ｖ（Ｎ１）−αＶ（Ｎ０）
ここで、αは１以下の正の任意定数であり、ＣＰＵ５４７が決定するフィードバックの割合である。また、演算回路５６は、ノードＮ１の論理レベル（Ｖ（Ｎ１））と、ノードＮ２の論理レベル（Ｖ（Ｎ２））とに、同様の演算を加えて得たノードＣａｌ２の論理レベル（Ｖ（Ｃａｌ２）を有する信号を出力する。また、演算回路５６は、ノードＮ２の論理レベル（Ｖ（Ｎ２））と、ノードＮ３の論理レベル（Ｖ（Ｎ３））とに、同様の演算を加えて得たノードＣａｌ３の論理レベル（Ｖ（Ｃａｌ３）を有する信号を出力する。また、演算回路５６は、ノードＮ３の論理レベル（Ｖ（Ｎ３））と、ノードＮ０の論理レベル（Ｖ（Ｎ０））とに、同様の演算を加えて得たノードＣａｌ０の論理レベル（Ｖ（Ｃａｌ０）を有する信号を出力する。
【００６６】
すなわち、演算回路５６を構成する増幅器５６２、５６４、５６６、５６８は、それぞれ、ノードＮ３、ノードＮ２、ノードＮ１、ノードＮ０の論理レベルをそのまま、Ｃａｌ３、Ｃａｌ２、Ｃａｌ１、Ｃａｌ０に出力する。一方、演算回路５６を構成する増幅器５６１、５６３、５６５、５６７は、それぞれ、ノードＮ３、ノードＮ２、ノードＮ１、ノードＮ０の論理レベルの−α倍の論理レベルを、Ｃａｌ３、Ｃａｌ２、Ｃａｌ１、Ｃａｌ０に出力する。
【００６７】
実施例５の受信回路５によれば、演算回路５６によって、９０度前のデータ信号３の論理レベルに応じて、現在のデータ信号３の論理レベルが変更されることにより、よりデータ信号３の論理判定が容易となる効果がある。
以下に本発明の特徴を付記する。
（付記１）
クロック信号を発生するクロック発生回路と、
前記クロック信号が一方の論理を示す期間において、入力信号の信号電位を蓄積し、第１蓄積電位を発生する積分フィルタと、
前記第１蓄積電位を第１デジタル値に変換する第１アナログデジタル回路と、
前記第１デジタル値に基づいて、前記入力信号の論理を判定するデータ判定回路と、
を備えることを特徴とする受信回路。
（付記２）
前記積分フィルタは、さらに、前記クロック信号が他方の論理を示す期間において、入力信号の信号電位を蓄積し、第２蓄積電位を発生し、
前記第２蓄積電位を第２デジタル値に変換する第２アナログデジタル回路と、
前記第１デジタル値及び前記第２デジタル値に応じて、前記入力信号の位相に対する前記クロック信号の位相差を検出し、前記位相差に応じた論理を有する情報信号を出力する位相検出回路と、を備え、
前記クロック発生回路は前記情報信号に応じて、前記クロック信号の位相を調節することを特徴とする付記１記載の受信回路。
（付記３）
１周期を３６０度と対応させた場合に、９０度分のパルス期間を有し、パルス期間が９０度異なる４つのクロック信号を発生するクロック発生回路と、
前記クロック信号のパルス期間それぞれにおいて、入力信号の信号電位を蓄積して得た第１蓄積電位、第２蓄積電位、第３蓄積電位、第４蓄積電位を発生する積分フィルタと、
前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内から、選択した２つについて演算を行って得られる演算電位を発生する演算回路と、
前記演算電位をデジタル値に変換するアナログデジタル回路と、
前記デジタル値に基づいて、前記入力信号の論理を判定するデータ判定回路と、
を備えることを特徴とする受信回路。
（付記４）
前記演算回路から発生される前記演算電位は、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内、異なる２つの組み合わせから、演算によって得られる第１演算電位、第２演算電位、第３演算電位、及び、第４演算電位を含み、
前記デジタル値は、前記第１演算電位、前記第２演算電位、前記第３演算電位、及び、前記第４演算電位に対応する、第１演算デジタル値、第２演算デジタル値、第３演算デジタル値、及び、第４演算デジタル値を含み、
前記第１演算デジタル値、前記第２演算デジタル値、及び前記第３演算デジタル値、又は、前記第１演算デジタル値、前記第３演算デジタル値、及び前記第４演算デジタル値とから、前記入力信号の位相に対する前記クロック信号の位相差を検出し、前記位相差に応じた論理を有する情報信号を出力する位相検出回路と、を備え、
前記クロック発生回路は前記情報信号に応じて、前記クロック信号の位相を調節することを特徴とする付記３記載の受信回路。
（付記５）
前記演算回路は、
電位を増幅し、正転した電位を発生する第１増幅器と、
前記第１増幅器の第１増幅率より小さい第２増幅率を有し、反転した電位を発生する第２増幅器と、を備え、
第１蓄積電位、第２蓄積電位、第３蓄積電位、第４蓄積電位の内から、選択した２つの内の、位相が遅い前記クロック信号によって得られたものを前記第1増幅器の入力とし、他方を前記第2増幅器の入力とし、前記第1増幅器の出力電位と前記第2増幅器の出力電位とを加算することにより前記演算電位を得ることを特徴とする付記３の受信回路。
（付記６）
前記入力信号の位相に対する前記クロック信号の位相差に応じて前記第１増幅率が決定されることを特徴とする付記５記載の受信回路。
（付記７）
前記演算回路は、
電位を増幅し、正転した電位を発生する第１増幅器と、
前記第１増幅器の第１増幅率より小さい第２増幅率を有し、反転した電位を発生する第２増幅器と、
前記４つのクロック信号内、注目する前記クロック信号のパルス期間において、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第１増幅器に接続する第１のスイッチと、
前記注目する前記クロック信号のパルス期間より、９０度後のパルス期間を有するクロック信号により、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第２増幅器に接続する第２のスイッチと、を備え、
前記第１増幅器が発生する電位に、前記第２増幅器が発生する電位を加えた電位を出力することを特徴とする付記３記載の受信回路。
（付記８）
前記演算回路は、
電位を増幅し、正転した電位を発生する第１増幅器と、
前記第１増幅器の第１増幅率より小さい第２増幅率を有し、反転した電位を発生する第２増幅器と、
前記第２増幅器の第２増幅率より小さい第３増幅率を有し、正転した電位を発生する第３増幅器と、
前記４つのクロック信号内、注目する前記クロック信号のパルス期間において、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第１増幅器に接続する第１のスイッチと、
前記注目する前記クロック信号のパルス期間より、９０度前のパルス期間を有するクロック信号により、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第２増幅器に接続する第２のスイッチと、
前記注目する前記クロック信号のパルス期間より、１８０度前のパルス期間を有するクロック信号により、前記入力信号の信号電位を蓄積して得た、前記第１蓄積電位、前記第２蓄積電位、前記第３蓄積電位、前記第４蓄積電位の内のいずれかを、前記第２増幅器に接続する第３のスイッチと、を備え、
前記第１増幅器が発生する電位、前記第２増幅器が発生する電位、前記第３増幅器が発生する電位を加えた電位を出力することを特徴とする付記３記載の受信回路。
【産業上の利用可能性】
【００６８】
本発明によれば、伝送路の伝送損失の程度、及び、データ転送レートに対して、広範囲にわたってデータ受信が可能な、受信装置を提供することができる。
【図面の簡単な説明】
【００６９】
【図１】図１は、データ出力バッファ１、伝送路２、実施例１に係る受信回路１０を示す。データ出力バッファ１は、データ送信機のデータ出力回路の最終段バッファである。
【図２】図２は、積分フィルタ１１及びＡＤＣ回路１２の動作を詳細に説明する図である。
【図３】図３は、実施例２の受信回路２０を示す。
【図４】図４は、クロック発生回路２３において発生されるクロック及び、パルスクロックについて説明する図である。
【図５】図５は、演算回路２６の動作及び受信回路２０を駆動する各制御クロックについて示す図である。
【図６】図６は、実施例３の受信回路３０を示す。
【図７】図７は、クロック発生回路３６５が発生するクロック信号の詳細を説明する図である。
【図８】図８は、実施例４の受信回路４０を示す。
【図９】図９は、クロック発生回路４６７が発生するクロック信号の詳細を説明する図である。
【図１０】図１０は、実施例５の受信回路５０を示す。
【符号の説明】
【００７０】
１  データ出力バッファ
２  伝送路
３  データ信号
４  クロック信号
５ａ  データ積算信号
５ｂ  データ境界積算信号
６  デジタルデータ積算信号
７  デジタルデータ境界積算信号
１０、２０、３０、４０、５０  受信回路
１１、２１、３１、４１、５１  積分フィルタ
１２、２２、３２、４２、５２  ＡＤＣ回路
１３  ＰＬＬ／ＰＩ回路
２３、３３、４３、４３  クロック発生回路
１４、２４、３４、４４、５４  位相検出回路
１５、２５、３５、４５、５５  データ判定回路
２６、３６、４６、５６  演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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