(57)【要約】【課題】送電経路及びデバイス帯電モデルの静電気放電試験を用いて、集積回路デバイスを試験するためのシステム及び方法を提供する。【解決手段】本方法は、システム１０の帯電送電経路５６からの静電気放電信号１５２の測定を行う段階と、システム１０の帯電送電経路５６及び該送電経路５６に接続された帯電集積回路デバイス１２からの静電気放電信号１６２の測定を行う段階と、静電気放電信号１５２と静電気放電信号１６２との間の差に基づいて、デバイス帯電モデル波形１８２の決定を行う段階とを有する。【選択図】図１Ａ
2010117352.tif 000002
【特許請求の範囲】
【請求項１】
集積回路デバイスの試験方法であって、
帯電送電経路からの第１静電気放電信号を測定する段階と、
前記帯電送電経路及び該帯電送電経路に接続された帯電集積回路デバイスからの第２静電気放電信号を測定する段階と、
前記第１及び第２静電気放電信号に基づいて、デバイス帯電モデル（ＣＤＭ）波形を決定する段階と
を有することを特徴とする方法。
【請求項２】
前記ＣＤＭ波形を決定する段階が、第２波形から第１波形を取り除いて、前記ＣＤＭ波形を生成する段階であり、
前記第１波形には、前記第１静電気放電信号が含まれており、
前記第２波形には、前記第２静電気放電信号が含まれていることを特徴とする請求項１に記載の方法。
【請求項３】
前記第２波形から前記第１波形を取り除く段階が、
個々の測定値毎に、初期時間に対して、対応する時間で前記第２波形から前記第１波形を減算して、前記ＣＤＭ波形を生成する段階であることを特徴とする請求項２に記載の方法。
【請求項４】
前記第１静電気放電信号を測定する段階が、
前記送電経路を充電する段階と、
前記送電経路を放電させる段階と、
前記送電経路の放電に応答して、前記第１静電気放電信号を測定する段階と
を有することを特徴とする請求項１に記載の方法。
【請求項５】
前記第２静電気放電信号を測定する段階が、
前記集積回路デバイスを前記送電経路に電気的に接続する段階と、
前記送電経路及び前記集積回路デバイスを同時に充電する段階と、
前記送電経路及び前記集積回路デバイスを同時に放電させる段階と、
前記送電経路及び前記集積回路デバイスの放電に応答して、前記第２静電気放電信号を測定する段階と
を有することを特徴とする請求項４に記載の方法。
【請求項６】
前記送電経路が、５０ミリ秒よりも長い時間充電され、
前記送電経路及び前記集積回路デバイスが、５０ミリ秒よりも長い時間充電されることを特徴とする請求項４に記載の方法。
【請求項７】
前記第２静電気放電信号を測定する段階が、
前記集積回路デバイスを前記送電経路に電気的に接続する段階と、
前記送電経路及び前記集積回路デバイスを同時に充電する段階と、
前記送電経路及び前記集積回路デバイスを同時に放電させる段階と、
前記送電経路及び前記集積回路デバイスの放電に応答して、前記第２静電気放電信号を測定する段階と
を有することを特徴とする請求項１に記載の方法。
【請求項８】
前記第１静電気放電信号を測定する段階が、
前記第１静電気放電信号を、少なくとも１つの減衰部を介して、前記ＣＤＭ波形を決定する機能を有したオシロスコープに、又は、前記ＣＤＭ波形を決定する機能を有した制御部に、向かわせる段階をさらに有することを特徴とする請求項１に記載の方法。
【請求項９】
前記第２静電気放電信号を測定する段階が、
前記第２静電気放電信号を、少なくとも１つの減衰部を介して、前記オシロスコープ又は前記制御部に向かわせる段階をさらに有することを特徴とする請求項８に記載の方法。
【請求項１０】
集積回路デバイスの試験を行うためのシステムであって、
電気的接地に電気的に接続され、前記集積回路デバイスを支持するように構成された第１導電板と、
前記電気的接地に電気的に接続された第２導電板と、
送電経路に電気的に接続され、前記集積回路デバイスと電気的なやりとりを行うプローブピンと、
前記プローブピンを前記集積回路デバイスに電気的に接続するように機能する、前記第２導電板及び前記プローブピンを支持する支持アームと、
前記プローブピン及び前記支持アームに接続された制御部と
を具備し、
前記制御部は、
前記送電経路を充電し、前記送電経路を放電させて、第１静電気放電信号の測定を行い、
前記支持アームを動かして前記集積回路デバイスを前記送電経路に電気的に接続した後、前記送電経路及び前記集積回路デバイスを充電し、前記送電経路及び前記集積回路デバイスを放電させて、前記第１静電気放電信号を除去可能な第２静電気放電信号の測定を行い、
デバイス帯電モデル（ＣＤＭ）波形を決定するように構成されることを特徴とするシステム。
【請求項１１】
前記第２導電板が、ソリッドプレートであり、
前記プローブピンが、前記第１導電板に向かって、前記ソリッドプレートの中心部周辺に突き出ていることを特徴とする請求項１０に記載のシステム。
【請求項１２】
前記第２導電板が、複数の開口部を有するように、交差する２方向に沿って伸びる実質的に平行な複数のワイヤから成るワイヤスクリーンであり、
前記プローブピンが、前記第１導電板に向かって、前記ワイヤスクリーンから突き出ていることを特徴とする請求項１０に記載のシステム。
【請求項１３】
高圧電力供給ユニットと、
前記高圧電力供給ユニットを前記送電経路に選択的に接続するように構成された切換部と
をさらに具備し、
前記切換部は、
前記送電経路を前記高圧電力供給ユニットに電気的に接続する第１位置と、
前記送電経路を前記高圧電力供給ユニットから切り離して、前記第１及び第２静電気放電信号を測定するために前記送電経路を放電させる第２位置と
を有することを特徴とする請求項１０に記載のシステム。
【請求項１４】
前記切換部のインピーダンスが、前記送電経路のインピーダンスにほぼ等しいことを特徴とする請求項１３に記載のシステム。
【請求項１５】
前記第２位置にある前記切換部によって接続されて、前記送電経路を信号線とするオシロスコープをさらに具備し、
前記オシロスコープは、前記第２静電気放電信号から前記第１静電気放電信号を取り除くことによって、前記波形を決定するように構成されることを特徴とする請求項１３に記載のシステム。
【請求項１６】
前記オシロスコープと前記切換部との間の前記信号線に、少なくとも１つの減衰部をさらに具備することを特徴とする請求項１５に記載のシステム。
【請求項１７】
前記少なくとも１つの減衰部が、前記オシロスコープに対して、前記第１及び第２静電気放電信号を４０ｄＢ減衰させるように構成されることを特徴とする請求項１６に記載のシステム。
【請求項１８】
前記制御部が、前記第２位置にある前記切換部によって前記送電経路に接続され、前記第２静電気放電信号から前記第１静電気放電信号を取り除くことによって、前記波形を決定するように構成されることを特徴とする請求項１３に記載のシステム。
【請求項１９】
前記オシロスコープと前記切換部との間の前記信号線上の少なくとも１つの減衰部と、
前記少なくとも１つの減衰部と前記制御部との間の前記信号線上の抵抗部と
をさらに具備することを特徴とする請求項１８に記載のシステム。
【請求項２０】
前記送電経路が、コア部及び該コア部を取り囲むシールド部を具備した同軸ケーブルであり、
前記同軸ケーブルの前記シールド部は、電気的接地と電気的なやりとりを行うように接続され、
前記第１導電板が、前記シールド部と電気的なやりとりを行うことを特徴とする請求項１０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００８年１１月１１日に出願された米国特許仮出願第６１／１１３，３０８号の優先権を主張するものであり、上記仮出願の全体が引用によって本明細書に組み込まれる。
【０００２】
本発明は、電子回路の試験に関し、より詳細には、デバイス帯電モデルの静電気放電試験のためのシステム及び方法に関する。
【背景技術】
【０００３】
集積回路は、コンピュータのバックボーンであるとともに、最新の大衆消費電子製品である。典型的な集積回路の製造において、さまざまな半導体材料が、インゴット状に形成され、次いで、ウェーハ状にスライスされる。通常、インゴットは、ほぼ純粋な単結晶シリコンから成る。典型的に、各ウェーハには、蒸着、パターニング、エッチング、及び／又は電気的特性の変更による処理が行われ、それによって、ウェーハ上に複数のチップが形成される。典型的に、上記複数のチップは、ウェーハから個片化（singulate）され、パッケージ化される。
【０００４】
技術の進歩及び電力系統の改善にもかかわらず、しばしば、集積回路は、電力入力、出力、又は入出力（Ｉ／Ｏ）ピンのいずれにせよ、異常な値の入力（典型的に、「過渡信号（transient）」と称される）を経験する。これは、集積回路の予期せぬ動作、エラー、故障、又は、さらには、集積回路の構成要素の破壊を引き起こすおそれがある。一般に、これらの過渡信号には、静電気放電、電圧スパイク、電圧降下、電流スパイク、電流低下、電磁放射、及びその他の電気ノイズが含まれる。一般に、集積回路は、これらの過渡信号のいくらかに耐えるように設計されており、それによって、過渡信号が誤った結果を生成したり、集積回路の故障を引き起こしたりすることがない。
【０００５】
典型的な集積回路は、１つ以上の内部過渡信号保護回路を具備する。過渡信号保護回路は、集積回路への過渡信号の影響の軽減又は除去を図るものである。しかしながら、これらの過渡信号保護回路は、動作に失敗するおそれがあり、故に、しばしば、パッケージ化の前と後との両方の過渡信号に対するチップ、ウェーハ、及び／又は、その他の電子部品若しくは集積回路デバイスの応答を確かめることが望まれる。したがって、しばしば、さまざまな処理及び／又はパッケージ化段階の後に試験が行われ、例えば静電気放電（ＥＳＤ）などの過渡信号に対する集積回路デバイスの応答が試験される。
【０００６】
従来のＥＳＤ試験は、多くの場合、人の接触の擬似再現又は帯電導電物体によるＥＳＤに対する集積回路デバイスの脆弱性をそれぞれ試験する人体モデル（ＨＢＭ）試験とマシンモデル（ＭＭ）試験とを含む。さらに、従来のＥＳＤ試験は、多くの場合、集積回路デバイスからの電荷の移動を試験するデバイス帯電モデル（ＣＤＭ）試験を含む。典型的に、あるいくつかの集積回路デバイスからの電荷の移動は、ＨＢＭ ＥＳＤよりも破壊力が大きい。
【０００７】
典型的に、ある新しいタイプのＣＤＭ試験は、パッケージ化された集積回路デバイスをソケットに挿入する段階と、ソケット及び集積回路デバイスを帯電させる段階と、帯電した集積回路デバイスを放電させる段階とから成る。しかしながら、このソケット式放電モデル（ＳＤＭ）試験は、ソケットの静電容量、パッケージ化された集積回路デバイスのピンの静電容量、及び／又は、ソケット及び／又はテスターからの電力信号の振幅の低い予測可能性によって、しばしば、波形がゆがみ、ＥＳＤ測定値にずれが生じることで、不安定な結果をもたらすおそれがある。さらに、ＳＤＭ試験は、多くの場合、ウェーハに配置された集積回路デバイス、ウェーハの一部分に配置された集積回路デバイス、及び／又は、チップへと個片化された集積回路デバイスを試験するには効率が悪い。それは、それらの集積回路デバイスがパッケージ化されるまでは、それらを頻繁にソケットにはめ込む訳にはいかないからである。
【０００８】
典型的に、ある追加的なタイプのＣＤＭ試験には、集積回路デバイスに電場を誘導することが含まれる。電場誘起デバイス帯電モデル（ＦＩＣＤＭ）試験では、典型的に、パッケージに配置された集積回路デバイスは、電場板によって充電され、かつ放電ヘッドに接触する。多くの場合、放電ヘッドは、接地平面の機能を有する。典型的に、放電ヘッドに送電されたＥＳＤを測定して、集積回路デバイスのＦＩＣＤＭ ＥＳＤ応答を決定する。しかしながら、電場板と接地平面との間の静電容量、ＥＳＤへの大気の影響、ＥＳＤへの湿気の影響、放電ヘッドの集積回路デバイスへの接近速度、及び／又は、集積回路デバイスの実際の帯電の低い予測精度が、多くの場合、波形をゆがませ、ＥＳＤ測定値にずれを生じさせるので、ＦＩＣＤＭ試験は、不安定な結果をもたらす。
【０００９】
したがって、集積回路デバイスのＣＤＭ ＥＳＤ試験の改善が必要とされており、特に、従来のＣＤＭ ＥＳＤ試験システムに固有の問題を多少とも解決したシステムを用いて集積回路デバイスの試験を行うことが求められている。
【発明の概要】
【課題を解決するための手段】
【００１０】
本発明の実施態様は、送電経路及びデバイス帯電モデル（ＴＰＣＤＭ）静電気放電試験を用いる集積回路デバイスの試験のための方法及びシステムを提供することによって、当分野のこれら又はその他の欠点に対処する。一実施態様において、本方法は、帯電送電経路からの第１静電気放電信号を測定する段階と、上記帯電送電経路及び該帯電送電経路に接続された帯電集積回路デバイスからの第２静電気放電信号を測定する段階と、上記第１及び第２静電気放電信号に基づいて、デバイス帯電モデル（ＣＤＭ）波形を決定する段階とを有する。
【００１１】
別の実施態様において、本システムは、集積回路デバイスの試験を行うために提供される。本システムは、電気的接地に電気的にそれぞれ電気的なやりとりを行う第１及び第２導電板と、送電経路と電気的なやりとりを行って、上記集積回路デバイスと電気的なやりとりを行うプローブピンと、上記プローブピンを上記集積回路デバイスに電気的に接続するように機能する支持アームとを具備する。上記第１導電板は、上記集積回路デバイスを支持するように構成される。上記支持アームは、上記第２導電板及び上記プローブピンを支持するように構成される。システムは、上記プローブピン及び上記支持アームに接続された制御部をさらに具備し、上記制御部は、上記送電経路を充電し、上記送電経路を放電させて、第１静電気放電信号の測定を行い、
上記支持アームを動かして上記集積回路デバイスを上記送電経路に電気的に接続した後、上記送電経路及び上記集積回路デバイスを充電し、上記送電経路及び上記集積回路デバイスを放電させて、上記第１静電気放電信号を除去可能な第２静電気放電信号の測定を行い、デバイス帯電モデル（ＣＤＭ）波形を決定するように構成される。
【００１２】
これら及びその他の利点は、添付の図面及び以下の詳細な説明の参照から明らかとなる。
【図面の簡単な説明】
【００１３】
【図１Ａ】本発明の実施形態による、送電経路放電デバイス帯電モデル試験によって集積回路デバイスを試験するための集積回路デバイス試験システムの構成図である。
【図１Ｂ】制御部が静電気放電信号を受信してデバイス帯電モデル（ＣＤＭ）波形を決定する、図１Ａに類似した構成図である。
【図２】ソリッドな上部接地板とシステムを集積回路デバイスに電気的に接続するプローブピンとを支持する、図１Ａのシステムのプローブヘッドの一実施形態を図示する。
【図３】ワイヤスクリーン状の上部接地板とシステムを集積回路デバイスに電気的に接続するプローブピンとを支持する、図２のシステムのプローブヘッドの代替実施形態を図示する。
【図４】本発明の実施形態による、送電経路が集積回路デバイスに接続されていない場合の、システムの帯電送電経路の静電気放電である基本波形を決定するための過程を示したフローチャートである。
【図５】本発明の実施形態による、帯電送電経路放電の静電気放電及び帯電集積回路デバイスの静電気放電である送電経路放電及びデバイス帯電モデル波形を決定するための過程を示したフローチャートである。
【図６】本発明の実施形態による、帯電集積回路デバイスの静電気放電であるデバイス帯電モデル波形を決定するための過程を示したフローチャートである。
【図７】図４の基本波形を図示する。
【図８】図５の送電経路放電及びデバイス帯電モデル波形を図示する。
【図９】図４の基本波形と、図５の送電経路放電及びデバイス帯電モデル波形と、図６のデバイス帯電モデル波形との間の関係を図示する。
【図１０】図６のデバイス帯電モデル波形を図示する。
【発明を実施するための形態】
【００１４】
添付の図面は、この明細書に組み込まれ、その一部分を構成する。これらの図面は、発明の実施の形態を図示したものであって、先に記載した発明の一般的な説明及び以下に記載する各実施形態の詳細な説明と併せて、発明の原理を明らかにする役目を果たす。
【００１５】
添付の図面は、本発明の基本原理を表すさまざまな好ましい特徴を多少単純化して表したものであり、必ずしも縮尺が正しいとは限らないということを理解されたい。明細書中に記載されるように、一連の動作の特定の設計特徴、例えば、図示されたさまざまな構成要素の特定の寸法、方向、位置、及び形状から成る特徴は、個々の意図する用途及び使用環境によって部分的に決定される。図示された実施形態のある特徴は、可視化及び明確な理解の促進のために、他の部分に対して拡大又は変型されていることがある。
【００１６】
各図面を参照すると、個々の図面を通して、類似した部位には、同一の参照符号が付されている。図１Ａは、集積回路デバイス１２（「ＩＣ」１２と図示し、かつ以降ではそのように称する）を試験可能な集積回路デバイス試験システム１０（以降では「システム１０」と称する）の一実施形態を図示する。いくつかの実施形態では、システム１０は、電場誘起デバイス帯電モデル（ＦＩＣＤＭ）試験に類似した、デバイス帯電モデル（ＣＤＭ）静電気放電（ＥＳＤ）信号を求めるよう機能する送電経路である。システム１０には、特にＦＩＣＤＭ試験で起こりうる、空隙、湿気の問題、プローブピンの距離の問題、ソケット及びピンの静電容量の存在、及び／又は、パッケージ化されていない集積回路デバイスを試験する際に生じる構造的な問題に関連した不確実性が無い。特定の実施形態では、システム１０は、送電経路及びＣＤＭ（ＴＰＣＤＭ）ＥＳＤ試験を実行して、帯電送電経路からの送電経路ＥＳＤ信号を測定し、帯電送電経路及び帯電集積回路デバイスからの送電経路及び帯電集積回路デバイスＥＳＤ信号を測定し、かつ、測定した送電経路単体の静電気放電信号と測定した送電経路及び帯電デバイスの両方の静電気放電信号とに基づいて、帯電デバイスＥＳＤ信号を決定することによって、ＩＣ １２のＣＤＭ応答を求めるように構成される。
【００１７】
さまざまな実施形態において、ＩＣ １２は、半導体ウェーハ、半導体ウェーハの一部分、半導体ウェーハ上のチップ、剥き出しの集積回路デバイス、又はパッケージ内に配置された集積回路デバイスであってよい。一番最後の実施形態では、ＩＣ １２は、絶縁パッケージされるとともに、パッケージを介して伸びる又はパッケージ外部に構成される複数のピン、接点、はんだボールによって電気的に接続される。試験の間、ＩＣ １２は、底部接地板１４に配置される。
【００１８】
試験の間、ＩＣ １２は、プローブピン１６を介してシステム１０と電気的なやりとりを行う。ＩＣ １２がパッケージ内に配置されている実施形態では、ＩＣ １２は、底部接地板１４上に「デッドバグ（dead bug）」ポジションで構成される（例えば、ＩＣ １２は、自身のピン、接点、又ははんだボールと共に構成される）。ＩＣ １２がウェーハ、ウェーハの一部分、及び／又はウェーハ上のチップ上に配置される、及び／又は、ＩＣ １２が剥き出しの集積回路デバイスである代替実施形態では、ＩＣ １２は、底部接地板１４上に構成され、それによって、システム１０は、プローブピン１６を介してＩＣ １２と電気的なやりとりを行う。
【００１９】
システム１０は、ＩＣ １２のＴＰＣＤＭ試験と、システム１０のその他の動作とをコントロールするための制御部２０を具備する。典型的に、制御部２０は、メモリ２４とのやりとりを行う少なくとも１つの演算処理ユニット２２を具備する。演算処理ユニット２２は、１つ以上のマイクロプロセッサ、マイクロ−コントローラ、フィールド−プログラマブルゲートアレイ、又はＡＳＩＣであってよく、一方、メモリ２４は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、及び／又は、その他のデジタル記憶媒体であってよい。そのように、メモリ２４は、制御部２０以外に物理的に位置する記憶装置を含むと見なされる。例を挙げると、少なくとも１つの処理演算ユニット２２の任意のキャッシュメモリと、例えば大容量記憶装置上に格納されるような、仮想メモリとして使用される任意の記憶容量と、ネットワーク２６によって制御部２０に接続された別の制御部とが含まれる。特定の実施形態では、制御部２０は、コンピュータ、コンピュータシステム、コンピューティングシステム、サーバ、ディスクアレイ、又は、マルチ−ユーザコンピュータ、シングル−ユーザコンピュータ、ハンドヘルドデバイス、ネットワークデバイス、又はその他のプログラム制御可能な電子デバイスなどのプログラマブルデバイスであってよい。そのように、制御部２０は、表示部３０及びユーザ入力デバイス２３とのやりとりを行うＩ／Ｏ制御部２８を具備し、ユーザへの情報の表示と、ユーザからの情報の受け取りとをそれぞれ行う。Ｉ／Ｏ制御部２８は、ネットワークインタフェース３４（「ネットワークＩ／Ｆ」３４と図示する）とのやりとりを行う。続いて、ネットワークインタフェース３４は、ネットワーク２６とのやりとりを行う。また、制御部２０は、プログラムコード３８（「アプリケーション」３８と図示する）を実行して、システム１０及び／又はＴＰＣＤＭ試験をコントロールするためのオペレーティングシステム３６を具備する。
【００２０】
ＩＣ １２を試験するために、システム１０は、第１電圧信号を生成し、それを送電経路に印加し、かつ帯電した送電経路のＥＳＤを測定して、システム１０に対する送電経路基本波形（例えば、送電経路ＥＳＤ信号）を求める。続いて、システム１０は、ＩＣ １２に電気的に接続され、第２電圧信号を生成し、第２電圧信号を送電経路及びＩＣ １２に印加し、次いで、帯電した送電経路及び帯電したＩＣのＥＳＤを測定して、システム１０に対する送電経路放電（ＴＬＤ）及びデバイス帯電モデル（ＣＤＭ）波形（例えば、送電経路及び帯電ＩＣ ＥＳＤ信号）を求める。次いで、ＣＤＭ波形（帯電ＩＣ ＥＳＤ信号）は、基本波形と、ＴＬＤ及びＣＤＭ波形（以降では「ＴＬＤ／ＣＤＭ」波形と称する）とに基づいて決定される。電圧信号を生成するために、システム１０は、少なくとも１つの高圧電力供給ユニット４０（「ＨＶＰＳＵ」４０と図示し、かつ以降ではそのように称する）を具備する。続いて、ＨＶＰＳＵ ４０は、正及び負の高電圧信号をそれぞれ生成するために、少なくとも１つの正電圧源４２と、少なくとも１つの負電圧源４４と（まとめて「電圧源」４２，４４と称する）を具備する。正電圧源４２は、約１Ｖから約２０００Ｖまでの正電圧信号を供給するように構成され、一方、負電圧源４４は、約−１Ｖから約−２０００Ｖまでの負電圧信号を供給するように構成される。
【００２１】
システム４０は、第１切換部４６（「ＳＷ１」４６と図示し、かつ以降ではそのように称する）と、第２切換部４８（「ＳＷ２」４８と図示し、かつ以降ではそのように称する）と、第３切換部５０（「ＳＷ３」５０と図示し、かつ以降ではそのように称する）とを具備する。ＳＷ１ ４６は、複数の電圧源４２，４４間の切り換えを行う。ＳＷ２ ４８は、ＳＷ１ ４６からの出力と、電気的接地への接続との間の切り換えを行う。ＳＷ３ ５０は、抵抗部Ｒ１を介してＳＷ３に接続されるＳＷ２ ４８からの出力と、少なくとも１つの減衰部５４を介するオシロスコープ５２への信号経路との間の切り換えを行う。ＳＷ３ ５０の出力は、送電経路５６と電気的なやりとりを行い、続いて、そのうちの少なくとも一部は、プローブピン１６と電気的なやりとりを行う。いくつかの実施形態では、ＳＷ１ ４６、ＳＷ２ ４８、及びＳＷ３ ５０のそれぞれは、制御線５８，６０，６２を介して制御部２０によってコントロールされる単極双投（ＳＰＤＴ）スイッチである。いくつかの実施形態では、ＨＶＰＳＵ ４０からＳＷ１ ４６への信号線と、ＳＷ１ ４６からＳＷ２ ４８への信号線と、ＳＷ２からＳＷ３への信号線と、ＳＷ３からオシロスコープ５２及び減衰部５４への信号線と、送電経路５６とは、当分野では既知の同軸ケーブルである。そして、同軸ケーブルのコア部は、ＨＶＰＳＵ ４０、ＳＷ１ ４６、ＳＷ２ ４８、及び／又はＳＷ３ ５０からの信号を伝達するように構成され、一方、同軸ケーブルのシールド部は、電気的接地と電気的なやりとりを行う。
【００２２】
いくつかの実施形態において、切換部ＳＷ１ ４６及びＳＷ２ ４８は、少なくとも２０００Ｖに耐えるように構成された高電圧スイッチであり、かつ特定の実施形態では、切換部ＳＷ１ ４６及びＳＷ２ ４８は、Ｃｏｔｏ社（Coto Corporation, dba Coto Technology, of Providence, Rhode Island ）によって市販されている部品番号５５０１−２４−１ ＳＰＤＴスイッチである。いくつかの実施形態において、ＳＷ３ ５０は、少なくとも２０００Ｖに耐えるように構成された約５０Ωのインピーダンスを有した高周波スイッチであり、かつ特定の実施形態では、切換部ＳＷ３は、Ｃｏｍｐｕｔｅｒ Ｃｏｍｐｏｎｅｎｔｓ社（Computer Components, Inc., of East Granby, Connecticut）によって市販されている部品番号４００−３１３Ａ ＳＰＤＴスイッチである。いくつかの実施形態において、送電経路５６は、約５０Ωのインピーダンスを有した同軸ケーブルである。そして、ＳＷ３ ５０のインピーダンスは、送電経路５６のインピーダンスに一致する。いくつかの実施形態において、オシロスコープ５２は、デジタルオシロスコープであり、かつ特定の実施形態では、オシロスコープ５２は、Ｔｅｋｔｒｏｎｉｘ社（Tektronix, Inc., of Beaverton, Oregon）によって市販されているモデル番号ＴＤＳ６９４Ｂ ３ＧＨｚ デジタルストレージオシロスコープである。いくつかの実施形態において、少なくとも１つの減衰部５４は、ＭＥＣＡ Ｅｌｅｃｔｒｏｎｉｃｓ社（MECA Electronics, Inc., of Denville, New Jersey）によって市販されている部品番号６６５−２０−１−Ｍ０１／ＢＲ ２０ｄＢ減衰器２つである。代替実施形態では、少なくとも１つの減衰部５４は、オシロスコープ５２への信号の４０ｄＢ減衰を達成する５つの８ｄＢ減衰器、４つの１０ｄＢ減衰器、１つの４０ｄＢ減衰器、及び／又は複数の減衰器の他の組み合わせである。別の代替実施形態では、少なくとも１つの減衰部５４は、４０ｄＢ前後の減衰を提供するように構成され、かつ、さらに別の代替実施形態では、少なくとも１つの減衰部５４は、当分野では既知の少なくとも１つの周波数減衰器及び少なくとも１つの電力減衰器である。
【００２３】
ＩＣ １２の試験を行うために、システム１０は、アクチュエータ６４を用いて、支持アーム６６を動かすように構成される。そして、支持アーム６６は、試験の間、送電経路５６を受け入れ、プローブピン１６を保持するように構成される。さらに、支持アーム６６は、電気的接地に電気的に接続された上部接地板６８を保持するように構成される。いくつかの実施形態において、上部接地板６８は、ＣＤＭ試験に関連した波形を形成するように構成され、かつ特定の実施形態では、上部接地板６８は、ＩＣ １２への及びＩＣ １２からの信号、ＩＣ １２自身、プローブピン１６を介した信号、及び送電経路５６を介した信号によって生成される電磁場を形成するように構成される。上部接地板６８は、送電経路５６の同軸ケーブルのシールド部８３に、又は、別個の電気的接地に、電気的に接続される。制御部２０は、制御線７０を介してアクチュエータ６４の動作をコントロールし、支持アーム６６を動かして、プローブピンをＩＣ １２に電気的に接続するか、又は、プローブピン１６をＩＣ １２から電気的に切り離す。さらに、制御部２０は、制御線７２を介してオシロスコープ５２の動作をコントロールする。故に、制御部２０は、オシロスコープ５２が測定値を取得及び／又は格納するためのコマンドと、オシロスコープ５２が取得した測定値を制御部２０に転送するためのコマンドとを与える。また、いくつかの実施形態において、制御部２０は、制御線７２を介してオシロスコープ５２から情報を受け取る。図１Ａに示されたように、プローブピン１６、支持アーム６６の少なくとも一部分、及び／又は、上部接地板６８は、本発明の実施形態によるＥＳＤ試験のために、プローブヘッド８０又はその一部分として構成される。
【００２４】
故に、さまざまな実施形態において、制御部２０は、各々の制御線５８，６０，６２を介してＳＷ１ ４６、ＳＷ２ ４８、ＳＷ３ ５０、及びアクチュエータ６４をコントロールするとともに、プローブピン１６及び／又はＩＣ １２を、正電圧源４２、負電圧源４４，電気的接地、又は減衰部５４を介してオシロスコープ５２に電気的に接続するように構成される。さらに、制御部２０は、制御線７２を介してオシロスコープ５２を用いて送電経路５６及び／又はＩＣ １２から測定した信号を取得、格納、及び／又は転送するように構成される。
【００２５】
また、システム１０は、抵抗部Ｒ１を具備する。抵抗部Ｒ１は、ＩＣ １２の電位を所望のレベルに引き上げるように構成される。そのため、抵抗部Ｒ１は、約１００ＭΩから約１ＧΩまでの抵抗値を有した従来の抵抗器として構成される。それによって、送電経路５６及び／又はＩＣ １２を充電するためのＨＶＰＳＵ ４０からの信号は、小さい電流となる。有利には、ＩＣ １２に小さい電流が供給されることによって、ＴＰＣＤＭ試験の前にＩＣ １２に損傷を与えることが阻止されると考えられる。ＩＣ １２の所望の電位に応じて、抵抗部Ｒ１がより大きい又はより小さい値となることを、当業者は正しく理解する。
【００２６】
ＴＰＣＤＭ試験の少なくとも一部分の間、支持アーム６６は、アクチュエータ６４によってコントロールされて、プローブピン１６を接点に移動させ、そして、ＩＣ １２の接点（例えば、ウェーハ、ウェーハの一部分、ウェーハ上のチップ、剥き出しの集積回路デバイス、及び／又は、パッケージ内に配置された集積回路デバイスのピン上の接点）と電気的なやりとりを行う。それによって、ＩＣ １２とシステム１０との間に、少なくとも１つの電気的接続が確立される。逆に、ＴＰＣＤＭ試験の少なくとも一部分の間、支持アーム６６は、アクチュエータ６４によってコントロールされて、ＩＣ １２とシステム１０との間の電気的接続を切断するように、プローブピン１６をＩＣ １２から移動させる。図２は、本発明の実施形態によるシステム１０のプローブヘッド８０の拡大構成図である。図２に示されたように、ＩＣ １２は、底部接地板１４に配置される。底部接地板１４は、電気的接地と電気的なやりとりを行う導電ソリッドプレートであるが、ＩＣ １２は、底部接地板１４自体とは電気的なやりとりを行わない。
【００２７】
各実施形態を通して、プローブヘッド８０は、支持アーム６６の少なくとも一部分である。そして、支持アーム６６は、送電経路５６の同軸ケーブルを保持するように構成されるとともに、アクチュエータ６４によってコントロールされて、プローブピン１６とＩＣ １２の接点とを電気的に接続する。さらに、支持アーム６６は、アクチュエータ６４によってコントロールされて、プローブピン１６とＩＣ １２の接点との間の電気的接続を断つ。図２に示されたように、ＩＣ １２は、プローブピン１６を接続するために適した少なくとも１つの接点を備えた半導体ウェーハ、半導体ウェーハの一部分、半導体ウェーハ上のチップ、及び／又は、剥き出しの集積回路デバイスである。いくつかの実施形態において、プローブピン１６は、当分野では既知のように、ワンオーム放射抵抗器８４を介して送電経路５６の同軸ケーブル８２のコア部に電気的に接続される。特定の実施形態では、プローブピン１６は、当分野では既知のように、バネ固定ポゴピンである。
【００２８】
図２に示されたように、上部接地板６８ａは、電気的接地と電気的なやりとりを行う導電ソリッドプレートである。上部接地板６８ａは、ニッケル、金、又は、ニッケル及び金のめっき層で覆われている。いくつかの実施形態において、上部接地板６８ａは、送電経路５６の同軸ケーブルの導電シールド部８３と電気的なやりとりを行い、一方、代替実施形態では、上部接地板６８ａは、個別に電気的接地と電気的なやりとりを行う。図示したように、上部接地板６８ａは、円断面と、板６８ａを垂直に見た場合の幾何学的円盤形状を形作る円周部とを有する。或いは、上部接地板６８ａが、異なる断面、例えば、当分野では既知のように、三角形、四角形、五角形、又はその他の断面で構成されてよいということを、当業者は正しく理解する。ＴＰＣＤＭ試験の間、上部接地板６８ａは、ＴＰＣＤＭ試験に関連した波形を形成するように構成される。特定の実施形態では、上部接地板６８ａは、プローブピン１６及び／又はＩＣ １２が充電される際に生成される電磁場、及び／又は、充電されたプローブピン及び／又はＩＣ １２が放電する際に生成される電磁場を形成するように構成される。図２に示されたように、上部接地板６８ａは、ＩＣ １２よりも広い断面エリア又は「フットプリント」を有する。プローブピン１６は、底部接地板１４に向かって、上部接地板６８ａの一面から突き出ているとともに、上部接地板６８ａから電気的に絶縁されている。
【００２９】
図３は、本発明の代替実施形態によるシステム１０のプローブヘッド９０の代替実施形態の拡大構成図である。図２のシステム１０のプローブヘッド８０と同様に、図３は、プローブヘッド９０が、プローブピン１６を保持するように構成されることを示している。プローブピン１６は、ワンオーム放射抵抗器８４を介して送電経路５６の同軸ケーブルのコア部８２と電気的なやりとりを行う。また、上部接地板６８ｂは、送電経路５６の同軸ケーブルのシールド部８３と電気的なやりとりを行う。しかしながら、図２に示されたように、ＩＣ １２は、パッケージ内に配置された、及び「デッドバグ」形態で底部接地板１４に配置された、集積回路デバイスである。故に、ＩＣ １２は、少なくとも１つの接点と一緒に構成され、プローブピン１６による接触に適している。また、図３に示されたように、上部接地板６８ｂは、電気的接地と電気的なやりとりを行う導電ワイヤスクリーンである。いくつかの実施形態において、上部接地板６８ｂは、導電スクリーンであり、かつ、さまざまな実施形態では、上部接地板６８ｂは、鋼材スクリーン、鉄スクリーン、アルミニウムスクリーン、及び／又は、ニッケル、金、又は、ニッケル及び金のめっきが施されたそのようなスクリーンである。特定の実施形態では、上部接地板６８ｂは、複数の開口部を形成するように、２つの交差する方向に沿った複数の実質的に平行な導電ワイヤから成る導電ワイヤスクリーンである。さらなる特定の実施形態では、上部接地板６８ｂは、図２に示したような同様のサイズのソリッドな上部接地板６８ａのフットプリントの約５％から約６０％を占める導電ワイヤスクリーンである。図示したように、上部接地板６８ｂは、円断面部と、板６８ｂを垂直に見た場合の幾何学的円盤形状を形作る円周部とを有する。プローブピン１６は、底部接地板１４に向かって、上部接地板６８ａの面から突き出ているとともに、上部接地板６８ｂから電気的に絶縁されている。
【００３０】
有利には、かつ図３に示したように、上部接地板６８ｂは、ワイヤスクリーンとして構成され、それによって、上部接地板６８ｂとプローブピン１６との間の寄生静電容量が削減され、かつ、それによって、プローブピン１６及び／又はＩＣ １２が充電される際に、及び／又は、充電されたプローブピン１６及び／又はＩＣ １２が放電する際に、生成される電磁場が形成される。さらに、上部接地板６８ｂがワイヤスクリーンとして構成されると、上部接地板６８ｂが複数の開口部を有するので、底部接地板１４とＩＣ １２との間の寄生静電容量が削減される。
【００３１】
図１Ａ、図２、及び図３に示した環境が本発明の実施形態の限定を意図したものではないことを、当業者は正しく理解する。実際には、本発明の範囲から逸脱することなく、その他の代替ハードウェア環境を用いることができることを、当業者は正しく理解する。例えば、システム１０は、追加的なコンピュータ、コントローラ、又は測定コンポーネントを具備してよい。
【００３２】
代替実施形態において、かつ図１Ａの同様の特徴に同様の参照符号を付けた図１Ｂに示したように、システム１０は、オシロスコープ５２を省略し、その代わりに、制御部２０が減衰部５４から直接に静電気放電信号を受信できるように、５０Ωの抵抗部９２を具備する。そうして、制御部２０は、アプリケーション３８などのソフトウェアを介して、ＩＣ １２のＴＰＣＤＭ応答を決定するように構成される。アプリケーション３８は、当分野では既知のように、コンピュータベースのオシロスコープとして構成される。
【００３３】
さらに、制御部２０に対する環境が本発明の実施形態の範囲の限定を意図したものではないということを、当業者は正しく理解する。図示していないが、例えば、本発明の範囲から逸脱することなく、システム１０の他の実施形態に２つ以上の制御部２０が具備できるということは、当業者には明白である。
【００３４】
それがオペレーティングシステムの一部として実行されるか、又は少なくとも１つの処理演算ユニット２２によって実行される特定のアプリケーション、コンポーネント、プログラム、オブジェクト、モジュール、若しくは一連の命令であるかはともかく、本発明の実施形態を実現するために実行されるルーチンは、明細書中では、「コンピュータプログラムコード」又は単純に「プログラムコード」と称される。典型的に、プログラムコードは、１つ以上の命令を含む。命令は、制御部２０のさまざまなメモリ又は記憶装置にさまざまな時期に常駐するとともに、制御部２０の１つ以上の処理演算ユニット２２によって読取り及び実行されたとき、制御部２０に、本発明のさまざまな態様を具体化する実行ステップ、エレメント、及び／又はブロックに必要とされるステップを実行させる。
【００３５】
本発明は、完全な機能を備えたシステムに照らして記載され、かつ以降にさらに記載される。しかしながら、本発明のさまざまな実施形態が、多様な形態のプログラム製品として配布可能であること、及び、本発明が、コンピュータ可読信号保持媒体の特定のタイプに関係なく、それらを実際の配布の実行に同等に利用することを、当業者は正しく理解する。コンピュータ可読信号保持媒体の一例としては、これらに限定されないが、揮発性及び不揮発性メモリ装置、フロッピー（登録商標）及びその他のリムーバブルディスク、ハードディスクドライブ、光ディクス（例えば、ＣＤ−ＲＯＭ、ＤＶＤ等）などの記録可能型媒体と、デジタル及びアナログ通信リンクのような伝送型媒体とがある。
【００３６】
さらに、以降に記載されるさまざまなプログラムコードは、本発明の特定の実施形態で実行されるアプリケーション又はソフトウェアコンポーネントに基づいて識別される。しかしながら、以下では任意の特定のプログラム用語が単に便宜上使用されることに留意されたく、故に、本発明は、そのような用語によって識別及び／又は解釈されるある特定の応用例のみに使用を限定されることはない。さらに、ルーチン、プロシージャ、メソッド、モジュール、オブジェクトなどをコンピュータプログラムで構成する典型的な無数の手法と、典型的なコンピュータに存在するさまざまなソフトウェアレイヤにプログラム機能を割り当てるさまざまな手法（例えば、オペレーティングシステム、ライブラリ、ＡＰＩ、アプリケーション、アプレット等）とにかんがみて、本発明が、明細書中に記載されたプログラム機能の特定の構成及び割り当てに限定されないことは明らかである。
【００３７】
本発明の実施形態によるＴＰＣＤＭ ＥＳＤ試験は、集積回路デバイスの試験を行って、それらが（例えば、摩擦帯電及び／又は静電気誘導過程を介して）帯電し、次いで接地された物体又は面に接触したときの、それらのデバイスのＣＤＭ特性を求めるために用いられる。例えば、基本波形（例えば、帯電した送電経路からＩＣへの送電経路ＥＳＤ信号）を測定し、ＴＬＤ及びＣＤＭ波形（ＴＬＤ／ＣＤＭ波形）（例えば、帯電した送電経路及び帯電したＩＣからの送電経路及び帯電ＩＣ信号）を測定し、基本波形とＴＬＤ／ＣＤＭ波形とに基づいてＣＤＭ波形（例えば、帯電ＩＣ ＥＳＤ信号）を求めることによって、ＩＣのＣＤＭ特性が定まる。図４は、本発明の実施形態による、システムの送電経路ＥＳＤ信号である基本波形を取得するために、制御部によって実行される過程を表したフローチャート１００である。制御部は、第２切換部（ＳＷ２）を切り換えて、ＳＷ２の第１入力を電気的接地へ電気的に接続し（ブロック１０２）、第３切換部（ＳＷ３）を充電位置に切り換えて、ＳＷ３の第１入力をＳＷ２の出力に電気的に接続し（ブロック１０４）、その後、電気的接地に切り換える。いくつかの実施形態において、ＳＷ３の出力は、ＩＣのＴＰＣＤＭ試験に使用される送電経路に電気的に接続される。
【００３８】
送電経路が充電されるより前に、制御部は、送電経路を正又は負の電圧源のどちらで充電するかを決定する。例えば、制御部のプログラムコードは、送電経路を正又は負の電圧で充電するように構成されるか、又は、制御部は、ユーザによってコントロールされて、送電経路を正又は負の電圧で充電する。いくつかの実施形態において、高圧電力供給ユニット（ＨＶＰＳＵ）は、１つの正電圧源と１つの負電圧源とを具備し、制御部は、第１切換部（ＳＷ１）をコントロールして、正電圧切り換えと負電圧切り換えとを選択する。特定の実施形態では、ＨＶＰＳＵの正電圧源は、ＳＷ１の第１入力に接続され、かつＨＶＰＳＵの負電圧源は、ＳＷ１の第２入力に接続される。代替実施形態では、ＨＶＰＳＵの正電圧源は、ＳＷ１の第２入力に接続され、かつＨＶＰＳＵの負電圧源は、ＳＷ１の第１入力に接続される。そのようにして、制御部は、制御部又はユーザに基づいて、ＳＷ１を正又は負の電圧源に切り換える（ブロック１０６）。一方、ＳＷ１の出力は、ＳＷ２の第２入力と電気的なやりとりを行い、それによって、ＳＷ２が第１入力及び電気的接地への接続から第２入力及びＨＶＰＳＵへの接続に切り換えられたとき、ＳＷ２は、充電位置に切り換わる（ブロック１０８）。ＳＷ２及びＳＷ３が充電位置にあるとき、送電経路は、ＨＶＰＳＵによって充電される。特定の実施形態では、送電経路は、ＨＶＰＳＵによって、５０マイクロ秒よりも長い時間、充電される。
【００３９】
送電経路の充電の後、制御部は、ＳＷ３を第１入力から第２入力に切り換えることによって、ＳＷ３を放電位置に切り換える（ブロック１１０）。ＳＷ３の第２入力は、少なくとも１つの減衰部を介してオシロスコープと電気的なやりとりを行う。そのようにして、送電経路上の電荷は、オシロスコープに対して放出され、制御部は、送電経路によって生成された基本波形を取得及び格納するように、オシロスコープをコントロールする（ブロック１１２）。或いは、送電経路からの静電気放電信号は、制御部へ直接に印加され、後で使用するために、制御部によって格納されてもよい。次いで、制御部は、ＳＷ２を第１入力に戻し、故に、ＳＷ２の出力は電気的接地に電気的に接続される（ブロック１１４）。
【００４０】
基本波形が取得されたなら、システムは、信号線及びＩＣからＴＬＤ／ＣＤＭ波形を取得する。図５は、本発明の実施形態による、ＴＬＤ／ＣＤＭ波形を取得するために制御部によって実行される過程を表したフローチャート１００である。制御部は、ＳＷ２を切り換えて、ＳＷ２の第１入力を電気的接地へ電気的に接続し（ブロック１２２）、ＳＷ３を充電位置に切り換えて、ＳＷ３の第１入力をＳＷ２の出力に電気的に接続し（ブロック１２４）、その後、電気的接地に切り換える。次いで、制御部は、アクチュエータをコントロールして、上部接地板及びプローブピンを保持する支持アームを動かし、送電経路と電気的なやりとりを行うプローブピンを介して、ＩＣをシステムに電気的に接続する（ブロック１２６）。
【００４１】
送電経路及びＩＣの充電の前に、制御部は、信号線を正又は負の電圧源のどちらで充電するかを決定する。例えば、制御部のプログラムコードは、送電経路及びＩＣを正又は負の電圧で充電するように構成されるか、又は、制御部は、ユーザによってコントロールされて、送電経路及びＩＣを正又は負の電圧で充電する。そして、制御部は、制御部又はユーザに基づいて、ＳＷ１を正又は負の電圧源に切り換える（ブロック１２８）。一方、ＳＷ１の出力は、ＳＷ２の第２入力と電気的なやりとりを行い、それによって、ＳＷ２が第１入力及び電気的接地への接続から第２入力及びＨＶＰＳＵへの接続に切り換えられたとき、ＳＷ２を充電位置に切り換える（ブロック１３０）。ＳＷ２及びＳＷ３が充電位置にあるとき、送電経路及びＩＣは、ＨＶＰＳＵによって充電される。特定の実施形態では、送電経路及びＩＣは、ＨＶＰＳＵによって、５０ミリ秒よりも長い時間、充電される。
【００４２】
送電経路及びＩＣの充電の後、制御部は、ＳＷを第１入力から第２入力に切り換えることによって、ＳＷ３を放電位置に切り替える（ブロック１３２）。ＳＷ３の第２入力は、少なくとも１つの減衰部を介してオシロスコープと電気的なやりとりを行う。そして、送電経路及びＩＣ上の電荷が、オシロスコープに対して放出され、制御部は、帯電した送電経路及び帯電したＩＣによって生成されたＴＬＤ／ＣＤＭ波形を取得及び格納するように、オシロスコープをコントロールする（ブロック１３４）。或いは、送電経路及びＩＣからの静電気放電信号が制御部へ直接に印加されて、後で使用するために、制御部によって格納されてもよい。次いで、制御部は、ＳＷ２を第１入力に戻し、故に、ＳＷ２の出力は電気的接地に電気的に接続される（ブロック１３６）。
【００４３】
ＩＣのＣＤＭ特性を決定するために、基本波形は、ＴＬＤ／ＣＤＭ波形と比較され、システムの構成に応じて、オシロスコープ又は制御部のどちらかによって、ＩＣのＣＤＭ特性を表すＣＤＭ波形が求められる。図６は、本発明の実施形態による、基本波形とＴＬＤ／ＣＤＭ波形とに基づいてＣＤＭ波形を求めるために実行される過程を表したフローチャート１４０である。ＣＤＭ波形を求めるために、基本波形は、図４に示された実施形態の過程に従って取得された（ブロック１４２）。図６に戻ると、ＴＬＤ／ＣＤＭ波形は、図５に示された実施形態の過程に従って取得された（ブロック１４４）。再び図６に戻ると、基本波形は、オシロスコープ又は制御部によって、ＴＬＤ／ＣＤＭ波形と比較される（ブロック１４６）。いくつかの実施形態において、基本波形は、帯電した送電経路からの送電経路ＥＳＤ信号から成る波形である。いくつかの実施形態において、ＴＬＤ／ＣＤＭ波形は、帯電した送電経路及び帯電したＩＣからのそれぞれの送電経路ＥＳＤ信号及び帯電デバイスＥＳＤ信号から成る波形である。故に、基本波形とＴＬＤ／ＣＤＭ波形とを比較することによって（ブロック１４６）、帯電ＩＣ ＥＳＤから成る波形が抽出され（ブロック１４８）、ＩＣのＣＤＭ特性が定まる。特定の実施形態では、制御部又はオシロスコープは、基本波形の値からＴＬＤ／ＣＤＭ波形の対応する値を減算することによって、基本波形とＴＬＤ／ＣＤＭ波形との比較に基づいて、ＣＤＭ波形を抽出する。例えば、基本波形及びＴＬＤ／ＣＤＭ波形は、毎秒所定の回数だけサンプリングされる。基本波形の開始位置とＴＬＤ／ＣＤＭの開始位置とを揃えることによって、対応する時間で、基本波形の値をＴＬＤ／ＣＤＭ波形の対応する値から減算でき、帯電ＩＣ ＥＳＤから成るＣＤＭ波形が抽出される。
【００４４】
図７は、本発明の実施形態による、オシロスコープ又は制御部によって取得された基本波形の軌跡のグラフ１５０を示す。基本波形１５２は、帯電した送電経路の送電経路ＥＳＤ信号から成り、ＩＣのＣＤＭ特性を求めるために使用される。一方、図８は、本発明の実施形態による、オシロスコープ又は制御部によって取得されたＴＬＤ／ＣＤＭ波形の軌跡のグラフ１６０を示す。ＴＬＤ／ＣＤＭ波形１６２は、帯電した送電経路の送電経路ＥＳＤ信号と、帯電したＩＣからの帯電ＩＣ ＥＳＤ信号とから成る。図９は、基本波形（点線）の比較結果のグラフ１７０と、ＴＬＤ／ＣＤＭ波形１６２（実線）とを示す。図示されたように、基本波形１５２及びＴＬＤ／ＣＤＭ波形１６２のかなりの部分は、オーバーラップしている。基本波形１５２とＴＬＤ／ＣＤＭ波形１６２との間には、わずかな偏差が存在するが、どちらも、帯電した送電経路の送電経路ＥＳＤ信号を反映しており、一方、ＴＬＤ／ＣＤＭ波形１６２は、帯電したＩＣからの帯電ＩＣ ＥＳＤ信号を追加的に反映している。さらに、図９は、破線で帯電したＩＣからの帯電ＩＣ ＥＳＤ信号から成るＣＤＭ波形を図示し、一方、図１０は、基本波形１５２及びＴＬＤ／ＣＤＭ波形１６２から抽出したＣＤＭ波形１８２のグラフ１８０を示す。図９は、基本波形１５２をＴＬＤ／ＣＤＭ波形１６２から減算することによって基本波形１５２及びＴＬＤ／ＣＤＭ波形１６２に基づいて抽出されたＣＤＭ波形１８２（破線）を示し、一方、図１０は、絶縁で抽出したＣＤＭ波形１８２を示す。波形１５２．１６２，１８２に対し、各自のサンプリングレートは１０ＧＳ／ｓであり、縦軸は電圧の信号レベル通りに表されている。
【００４５】
本発明の実施形態がさまざまな実施形態の記載によって示され、かつこれらの実施形態はかなり詳細に記載されたが、出願人は、添付の特許請求の範囲のそのような細部へのいかなる限定も意図していない。追加的な利点及び修正例に、当業者は容易に想到しうる。故に、発明は、特定の詳細、個々の装置及び方法、並びに、図示及び記載された実施例に限定されない。特に、上記のフローチャートの任意のブロックは、削除、増加、別のブロックとの同時実行、組合せ、又は、本発明の原理に従ったその他の変更をなすことができる。さらに、発明の範囲から逸脱することなく、制御部ではなくユーザが、システムの切換部（例えば、ＳＷ１、ＳＷ２、及び／又はＳＷ３）の一部又すべてを手動操作できるということは、当業者には明白である。したがって、出願人の全般的な発明の構想の範囲から逸脱することなく、新しい試みがなされる。
【符号の説明】
【００４６】
１０  集積回路デバイス試験システム
１２  集積回路（ＩＣ）
１４  底部接地板
１６  プローブピン
２０  制御部
２２  処理演算ユニット
２４  メモリ
２６  ネットワーク
２８  Ｉ／Ｏ制御部
３０  表示部
３２  ユーザ入力部
３４  ネットワークインタフェース
３６  オペレーティングシステム
３８  アプリケーション
４０  高圧電力供給ユニット（ＨＶＰＳＵ）
４２  正電圧源
４４  負電圧源
４６  第１切換部
４８  第２切換部
５０  第３切換部
５２  オシロスコープ
５４  減衰部
５６  送電経路
６４  アクチュエータ
６６  支持アーム
６８  上部接地板
【図１Ａ】
2010117352.tif 000003
【図１Ｂ】
2010117352.tif 000004
【図２】
2010117352.tif 000005
【図３】
2010117352.tif 000006
【図４】
2010117352.tif 000007
【図５】
2010117352.tif 000008
【図６】
2010117352.tif 000009
【図７】
2010117352.tif 000010
【図８】
2010117352.tif 000011
【図９】
2010117352.tif 000012
【図１０】
2010117352.tif 000013
【外国語明細書】
2010117352.tif 000014
2010117352.tif 000015
2010117352.tif 000016
2010117352.tif 000017
2010117352.tif 000018
2010117352.tif 000019
2010117352.tif 000020
2010117352.tif 000021
2010117352.tif 000022
2010117352.tif 000023
2010117352.tif 000024
2010117352.tif 000025
2010117352.tif 000026
2010117352.tif 000027
2010117352.tif 000028
2010117352.tif 000029
2010117352.tif 000030
2010117352.tif 000031
2010117352.tif 000032
2010117352.tif 000033
2010117352.tif 000034
2010117352.tif 000035
2010117352.tif 000036
2010117352.tif 000037
2010117352.tif 000038
2010117352.tif 000039
2010117352.tif 000040
2010117352.tif 000041
2010117352.tif 000042