(57)【要約】【課題】本発明は、データの入出力モードにより、差動データ及びシングルエンドデータを可変的に生成できる半導体メモリ装置を提供する。【解決手段】本発明は、 第１のデータ及び第２のデータを受信して、アドレスにより前記第１及び第２のデータの何れか一つを第１の選択データとして出力する第１のデータ選択部；前記第２のデータ及び前記第１の選択データを受信して、入出力モードに応じて、前記第２のデータ及び前記第１の選択データの何れか一つを第２の選択データとして出力する第２のデータ選択部；及び、前記第１及び第２の選択データを受信して、第１及び第２の 出力データを出力するデータ出力部を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のデータ及び第２のデータを受信して、アドレスにより前記第１及び第２のデータの何れか一つを第１の選択データとして出力する第１のデータ選択部と、
前記第２のデータ及び前記第１の選択データを受信して、入出力モードに応じて、前記第２のデータ及び前記第１の選択データの何れか一つを第２の選択データとして出力する第２のデータ選択部と、
前記第１及び第２の選択データを受信して、第１及び第２の 出力データを出力するデータ出力部と
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記入出力モードは、第１の入出力モード及び第２の入出力モードを含み、
前記第２のデータ選択部は、前記第１の入出力モードにおいて、前記第１のデータが反転されたデータを前記第２の選択データとして出力し、前記第２の入出力モードにおいて、前記第２のデータを前記第２の選択データとして出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１のデータ選択部は、前記第２の入出力モードにおいて、アドレスにより前記第１のデータを前記第１の選択データとして出力することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記データ出力部は、
前記第１の選択データを受信して、前記第１の出力データを生成する第１のデータ出力部と、
前記第２の選択データを受信して、前記第２の出力データを生成する第２のデータ出力部と
からなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１〜第４のデータを受信して、第１のアドレスにより前記第１〜第４の選択データの何れか一つを第１の選択データとして出力する第１のデータ選択部と、
前記第２〜第４のデータを受信して、第２のアドレスにより前記第２〜第４のデータの何れか一つを第２の選択データとして出力する第２のデータ選択部と、
前記第３のデータ及び前記第１の選択データを受信して、入出力モードに応じて、前記第３のデータ及び前記第１の選択データの何れか一つを第３の選択データとして出力する第３のデータ選択部と、
前記第４のデータ及び前記第２の選択データを受信して、前記入出力モードに応じて、前記第４のデータ及び前記第２の選択データの何れか一つを第４の選択データとして出力する第４のデータ選択部と、
前記入出力モードに応じて活性化され、前記第１〜第４の選択データを受信して、第１〜第４の出力データを生成するデータ出力部と
を含むことを特徴とする半導体メモリ装置。
【請求項６】
前記入出力モードは、第１〜第３の入出力モードを含み、
前記第３のデータ選択部は、前記第１及び第２の入出力モードにおいて、前記第１の選択データが反転されたデータを前記第３の選択データとして出力し、前記第３の入出力モードにおいて、前記第３のデータを第３の選択データとして出力することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第４のデータ選択部は、前記第２の入出力モードにおいて、前記第２の選択データが反転されたデータを前記第４の選択データとして出力し、前記第３の入出力モードにおいて、前記第４のデータを前記第４の選択データとして出力することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１のデータ選択部は、前記第２及び第３の入出力モードにおいて、前記第１のアドレスにより前記第１のデータを前記第１の選択データとして出力することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記第２のデータ選択部は、前記第２及び第３の入出力モードにおいて、前記第２のアドレスにより前記第２のデータを前記第２の選択データとして出力することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記データ出力部は、前記入出力モードに応じて活性化の可否が決定され、前記第１の選択データを受信して、前記第１の出力データを生成する第１のデータ出力部と、
前記入出力モードに応じて活性化の可否が決定され、前記第２の選択データを受信して、前記第２の出力データを生成する第２のデータ出力部と、
前記入出力モードに応じて活性化の可否が決定され、前記第３の選択データを受信して、前記第３の出力データを生成する第３のデータ出力部と、
前記入出力モードに応じて活性化の可否が決定され、前記第４の選択データを受信して、前記第４の出力データを生成する第４のデータ出力部と
からなることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
前記第１の入出力モードにおいて、前記第１及び第３のデータ出力部が活性化されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第２及び第３の入出力モードにおいて、前記第１〜第４のデータ出力部が活性化されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記第１〜第４のデータ出力部は、それぞれ並列に入力される前記第１〜第４の選択データを受信して、直列に出力される前記第１〜第４の出力データを生成することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１４】
第１及び第２のデータを受信して、アドレスにより前記第１及び第２のデータの何れか一つを第１の選択データとして出力するデータ選択部と、
前記第１の選択データを受信して、前記第１の選択データにより第１の伝達データ及び第１の出力データを生成する第１のデータ出力部と、
前記第２のデータ及び前記第１の伝達データを受信して、入出力モードに応じて、前記第２のデータ及び前記第１の伝達データの何れか一つを第２の出力データとして生成する第２のデータ出力部と
を含むことを特徴とする半導体メモリ装置。
【請求項１５】
前記入出力モードは、第１及び第２の入出力モードを含み、
前記第２のデータ出力部は、前記第１の入出力モードにおいて、前記第１の伝達データが反転されたデータにより前記第２の出力データを生成し、前記第２の入出力モードにおいて、前記第２のデータにより前記第２の出力データを生成することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
第１のデータ選択部は、並列に入力される前記第１の選択データを受信して、直列に出力される前記第１の伝達データ及び前記第１の出力データを生成することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第２のデータ選択部は、並列に入力される前記第２のデータ及び直列に入力される前記第１の伝達データを受信して、直列に出力される前記第２の出力データを生成することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
第１〜第４のデータを受信して、第１のアドレスにより前記第１〜第４のデータの何れか一つを第１の選択データとして出力する第１のデータ選択部と、
前記第２〜第４のデータを受信して、第２のアドレスにより前記第２〜第４のデータの何れか一つを第２の選択データとして出力する第２のデータ選択部と、
前記入出力モードに応じて活性化され、前記第１の選択データを受信して、第１の伝達データ及び第１の出力データを生成する第１のデータ出力部と、
前記入出力モードに応じて活性化され、前記第２の選択データを受信して、第２の伝達データ及び第２の出力データを生成する第２のデータ出力部と、
前記入出力モードに応じて活性化され、前記第３のデータ及び第１の伝達データを受信して、 前記入出力モードにより前記第３データ及び前記第１の伝達データの何れか一つを第３の出力データとして生成する第３のデータ出力部と、
前記入出力モードに応じて活性化され、前記第４のデータ及び前記第２の伝達データを受信して、前記入出力モード信号により前記第４のデータ及び第２の伝達データの何れか一つを第４の出力データとして生成する第４のデータ出力部と
を含むことを特徴とする半導体メモリ装置。
【請求項１９】
前記入出力モードは、第１〜第３の入出力モードを含み、
前記第３のデータ出力部は、前記第１及び第２の入出力モードにおいて、前記第１の伝達データが反転されたデータにより前記第３の出力データを生成し、前記第３の入出力モードにおいて、前記第３のデータにより前記第３の出力データを生成することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第４のデータ出力部は、前記第２の入出力モードにおいて、前記第２の伝達データが反転されたデータにより前記第４の出力データを生成し、前記第３の入出力モードにおいて、前記第４のデータにより前記第４の出力データを生成することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第１のデータ出力部は、並列に入力される前記第１の選択データを受信して、直列に出力される前記第１の伝達データ及び前記第１の出力データを生成することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２２】
前記第２のデータ出力部は、並列に入力される前記第２の選択データを受信して、直列に出力される前記第２の伝達データ及び前記第２の出力データを生成することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２３】
前記第３のデータ選択部は、並列に入力される前記第３のデータ及び直列に入力される前記第１の伝達データを受信して、直列に出力される前記第３の出力データを生成することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２４】
前記第４のデータ選択部は、並列に入力される前記第４のデータ及び直列に入力される前記第２の伝達データを受信して、直列に出力される前記第４の出力データを生成することを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のデータの入出力に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、入出力モードにより使用する入出力の個数が変化する。入出力モードは、半導体メモリ装置が一度に入出力できるデータの個数を示すが、Ｘ４、Ｘ８、Ｘ１６などが入出力モードを示すものである。すなわち、Ｘ４は半導体メモリ装置が一度に４個のデータを、Ｘ８は一度に８個のデータを、Ｘ１６は一度に１６個のデータを入出力できるという意味である。Ｘ４及びＸ８はサーバーやデスクトップコンピュータに主に用いられ、Ｘ１６はグラフィックアプリケーションやノートブックコンピュータに主に用いられる。
【０００３】
半導体メモリ装置のデータ伝送方式には、シングルエンド(Single Ended)信号伝送方式及び差動信号伝送方式の２種類がある。シングルエンド伝送方式は、データを伝送するためのチャンネルの数が差動伝送方式より少ないため、半導体メモリ装置は少ない数のチャンネルだけでも、高い伝送率を具現できるシングルエンド伝送方式を用いた（例えば特許文献１）。
【０００４】
しかしながら、シングルエンド伝送方式を用いる場合、多くのノイズを発生させ、チャンネルの帯域幅の限界によりデータ伝送速度の増加にも限界がある。
【０００５】
一方、差動伝送方式を用いる場合、シングルエンド伝送方式の短所を解決できるが、データを伝送するためのチャンネルの数が２倍に増加し、チップ具現のために２倍のパッド数を必要とする。これは、半導体メモリ装置の面積を増加させるため、半導体メモリ装置が小型化している現趨勢に符合していない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２１１０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、データの入出力モードにより、差動データ及びシングルエンドデータを可変的に生成できる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の実施例による半導体メモリ装置は、 第１のデータ及び第２のデータを受信して、アドレスにより前記第１及び第２のデータの何れか一つを第１の選択データとして出力する第１のデータ選択部；前記第２のデータ及び前記第１の選択データを受信して、入出力モードに応じて、前記第２のデータ及び前記第１の選択データの何れか一つを第２の選択データとして出力する第２のデータ選択部；及び、前記第１及び第２の選択データを受信して、第１及び第２の 出力データを出力するデータ出力部を含む。
【０００９】
本発明の第２の実施例におる半導体メモリ装置は、前記第１〜第４のデータを受信して、第１のアドレスにより前記第１〜第４の選択データの何れか一つを第１の選択データとして出力する第１のデータ選択部；前記第２〜第４のデータを受信して、第２のアドレスにより前記第２〜第４のデータの何れか一つを第２の選択データとして出力する第２のデータ選択部；前記第３のデータ及び前記第１の選択データを受信して、入出力モードに応じて、前記第３のデータ及び前記第１の選択データの何れか一つを第３の選択データとして出力する第３のデータ選択部；前記第４のデータ及び前記第２の選択データを受信して、前記入出力モードに応じて、前記第４のデータ及び前記第２の選択データの何れか一つを第４の選択データとして出力する第４のデータ選択部；及び、前記入出力モードに応じて活性化され、前記第１〜第４の選択データを受信して、第１〜第４の出力データを生成するデータ出力部を含む。
【００１０】
本発明の第３の実施例による半導体メモリ装置は、第１及び第２のデータを受信して、アドレスにより前記第１及び第２のデータの何れか一つを第１の選択データとして出力するデータ選択部；前記第１の選択データを受信して、前記第１の選択データにより第１の伝達データ及び第１の出力データを生成する第１のデータ出力部；前記第２のデータ及び前記第１の伝達データを受信して、入出力モードに応じて前記第２のデータ及び前記第１の伝達データの何れか一つを第２の出力データとして生成する第２のデータ出力部を含む。
【００１１】
本発明の第４の実施例による半導体メモリ装置は、第１〜第４のデータを受信して、第１のアドレスにより前記第１〜第４のデータの何れか一つを第１の選択データとして出力する第１のデータ選択部；前記第２〜第４のデータを受信して、第２のアドレスにより前記第２〜第４のデータの何れか一つを第２の選択データとして出力する第２のデータ選択部；前記入出力モードに応じて活性化され、前記第１の選択データを受信して、第１の伝達データ及び第１の出力データを生成する第１のデータ出力部；前記入出力モードに応じて活性化され、前記第２の選択データを受信して、第２の伝達データ及び第２の出力データを生成する第２のデータ出力部；前記入出力モードに応じて活性化され、前記第３のデータ及び第１の伝達データを受信して、前記入出力モードにより前記第３のデータ及び前記第１の伝達データの何れか一つを第３の出力データとして生成する第３のデータ出力部；及び、前記入出力モードに応じて活性化され、前記第４のデータ及び前記第２の伝達データを受信して、前記入出力モード信号により前記第４のデータ及び第２の伝達データの何れか一つを第４の出力データとして生成する第４のデータ出力部を含む。
【発明の効果】
【００１２】
本発明によれば、第１及び第２の入出力モードでは、差動データを生成して、出力データのノイズの減少により帯域幅を増加させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施例による半導体メモリ装置の概略構成図である。
【図２】本発明の第２の実施例による半導体メモリ装置の概略構成図である。
【図３】本発明の第３の実施例による半導体メモリ装置の概略構成図である。
【図４】本発明の第４の実施例による半導体メモリ装置の概略構成図である。
【図５】本発明の第２の実施例が適用された半導体メモリ装置の一例を示す図である。
【図６】図５のＤＱブロックの詳細構成図である。
【図７】本発明の第４の実施例が適用された半導体メモリ装置の一例を示す図である。
【図８】図７のＤＱブロックの詳細構成図である。
【００１４】
また、本発明の第３の入出力モードでは、シングルエンドデータを生成して、別度のチャンネルやパッドが不要になるため、チップ面積の確保が可能である。
【発明を実施するための形態】
【００１５】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明の第１の実施例による半導体メモリ装置１の概略構成図である。
【００１６】
本発明の第１の実施例による半導体メモリ装置１は、第１のデータ選択部１１、第２のデータ選択部１２及びデータ出力部１３を含む。第１のデータ選択部１１は、第１及び第２のデータ(ｄ１、ｄ２)を受信し、アドレス(ａｄｄ)により第１の選択データ(ｄｓ１)を出力する。第２のデータ選択部１２は、第２のデータ(ｄ２)及び第１の選択データ(ｄｓ１)を受信する。第２のデータ選択部１２は、入出力モード(ＩＯ＿ｍｏｄｅ)によって第２の選択データ(ｄｓ２)を出力する。
【００１７】
半導体メモリ装置の入出力モードは、半導体メモリ装置が一度に入出力できるデータの個数を意味するもので、入出力モードには一般的にＸ４、Ｘ８、Ｘ１６モードが用いられる。Ｘ４は半導体メモリ装置が一度に４個のデータを、Ｘ８は一度に４個のデータを、Ｘ１６は一度に１６個のデータを入出力するモードを示す。
【００１８】
第２のデータ選択部１２は、入出力モードによって入力される入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第２のデータ(ｄ２)を第２の選択データ(ｄｓ２)として出力したり、第１の選択データ(ｄｓ１)が反転されたデータを第２の選択データ(ｄｓ２)として出力する。例えば、 第２のデータ選択部１２は、入出力モードが第１の入出力モードであれば、第１の選択データ(ｄｓ１)が反転されたデータを第２の選択データ(ｄｓ２)として出力し、入出力モード信号が第２の入出力モードであれば、第２のデータ(ｄ２)を第２の選択データ(ｄｓ２)として出力できる。本発明の実施例において、第１の入出力モードはＸ４信号、第２の入出力モードはＸ８信号に該当する。しかしながら、これに限定されず、第２の入出力モードは第１の入出力モードに比べて２倍のデータを一度に入出力できる入出力モードであればよい。入出力モード信号(ＩＯ＿ｍｏｄｅ)は、入出力モードによって論理レベルを異にして入力され得る。例えば、第１の入出力モードでは、ローレベルの信号が入出力モード信号(ＩＯ＿ｍｏｄｅ)として入力でき、第２の入出力モードでは、ハイレバルの信号が入出力モード信号(ＩＯ＿ｍｏｄｅ)として入力できる。
【００１９】
第１及び第２のデータ選択部１１、１２は、それぞれアドレス(ａｄｄ)及び入出力モード信号(ＩＯ＿ｍｏｄｅ)を制御信号とするＭＵＸからなる。
【００２０】
データ出力部１３は、第１及び第２の選択データ(ｄｓ１、ｄｓ２)を受信して、第１及び第２の出力データ(ｄｏ１、ｄｏ２)を生成する。データ出力部１３は、第１のデータ出力部１３ａ及び第２のデータ出力部１３ｂからなる。
【００２１】
第１のデータ出力部１３ａは、受信される第１の選択データ(ｄｓ１)によって第１の出力データ(ｄｏ１)を生成し、第２のデータ出力部１３ｂは、受信される第２の選択データ(ｄｓ２)によって第２の出力データ(ｄｏ２)を生成する。第１及び第２のデータ出力部１３ａ、１３ｂは、それぞれ並列に入力される第１及び第２の選択データ(ｄｓ１、ｄｓ２)を受信して、直列に出力される第１及び第２の出力データ(ｄｏ１、ｄｏ２)を生成できる。第１及び第２のデータ出力部１３ａ、１３ｂは、従来技術と同様に具現される。
【００２２】
本発明の第１の実施例による半導体メモリ装置１の動作を説明する。第１のデータ選択部１１は、メモリコア(Memory Core)を通して第１及び第２のデータ(ｄ１、ｄ２)を受信する。受信したアドレス(ａｄｄ)によって第１及び第２のデータ(ｄ１、ｄ２)の何れか一つを第１の選択データ(ｄｓ１)として出力する。アドレス(ａｄｄ)は、第１のデータ選択部１１が、第１の入出力モードにおいて第１及び第２のデータ(ｄ１、ｄ２)の何れも第１の選択データ(ｄｓ１)として出力するように入力され、第２の入出力モードにおいて第１のデータ(ｄ１)を第１の選択データ(ｄｓ１)として出力するように入力される。
【００２３】
第１のデータ出力部１３ａは、第１の選択データ(ｄｓ１)を受信して第１の出力データ(ｄｏ１)を生成する。第２のデータ選択部１２は、第２のデータ(ｄ２)及び第１の選択データ(ｄｓ１)を受信する。第２のデータ選択部１２は、第１の入出力モードにおいて、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第１の選択データ(ｄｓ１)が反転されたデータを第２の選択データ(ｄｓ２)として出力し、第２の入出力モードにおいて、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第２のデータ(ｄ２)を第２の選択データ(ｄｓ２)として出力する。第２の選択データ(ｄｓ２)は第２のデータ出力部１３ｂに入力され、第２のデータ出力部１３ｂは第２の出力データ(ｄｏ２)を生成する。
【００２４】
よって、本発明の第１の実施例では、半導体メモリ装置１が第１の入出力モードで動作する場合、第１のデータ出力部１３ａが出力する第１の出力データ(ｄｏ１)と、第２のデータ出力部１３ｂが出力する第２の出力データ(ｄｏ２)とは、互いに反対の位相を有するデータになる。例えば、第１の出力データ(ｄｏ１)がハイレバルであれば、第２の出力データ(ｄｏ２)はローレベルになる。半導体メモリ装置が第２の入出力モードで動作する場合、第１及び第２の出力データ(ｄｏ１、ｄｏ２)は、それぞれ第１及び第２のデータ(ｄ１、ｄ２)によって変化する。
【００２５】
すなわち、本発明の第１の実施例による半導体メモリ装置１は、入出力モードによって差動データを出力したりシングルエンドデータを出力できる。
【００２６】
図２は、本発明の第２の実施例による半導体メモリ装置２の概略構成図である。
本発明の第２の実施例による半導体メモリ装置２は、第１〜第４のデータ選択部２１〜２４及びデータ出力部２５を含む。第１のデータ選択部２１は、第１〜第４のデータ(ｄ１〜ｄ４)を受信して、第１のアドレス(ａｄｄ１)により第１の選択データ(ｄｓ１)を出力する。第２のデータ選択部２２は、第２〜第４のデータ(ｄ２〜ｄ４)を受信して、第２のアドレス(ａｄｄ２)により第２の選択データ(ｄｓ２)を出力する。
【００２７】
第３のデータ選択部２３は、第３のデータ(ｄ３)及び第１の選択データ(ｄｓ１)を受信して、入出力モードに応じて、第３のデータ(ｄ３)及び第１の選択データ(ｄｓ１)の何れか一つを第３の選択データ(ｄｓ３)として出力する。例えば、第３のデータ選択部２３は、第１の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第１の選択データ(ｄｓ１)が反転されたデータを第３の選択データ(ｄｓ３)として出力し、第２の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第１の選択データ(ｄｓ１)が反転されたデータを第３の選択データ(ｄｓ３)として出力し、第３の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第３のデータ(ｄ３)を第３の選択データ(ｄｓ３)として出力する。第１〜第３の入出力モードは、例えばそれぞれＸ４、Ｘ８、Ｘ１６であり得るが、これに限定されるものではない。入出力モード信号(ＩＯ＿ｍｏｄｅ)は、入出力モードによってそれぞれ異なる論理レベル信号の組合で具現できる。
【００２８】
第４のデータ選択部２４は、第４のデータ(ｄ４)及び第２の選択データ(ｄｓ２)を受信して、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第４のデータ(ｄ４)及び第２の選択データ(ｄｓ２)が反転されたデータの何れか一つを第４の選択データ(ｄ４)として出力する。例えば、第４のデータ選択部２４は、第２の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第２の選択データ(ｄｓ２)が反転されたデータを第４の選択データ(ｄｓ４)として出力し、第３の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第４のデータ(ｄ４)を第４の選択データ(ｄｓ４)として出力できる。
【００２９】
第１及び第２のデータ選択部２１、２２は、それぞれ第１及び第２のアドレス(ａｄｄ１、ａｄｄ２)を制御信号とするＭＵＸからなり、第３及び第４のデータ選択部２３、２４は、それぞれ入出力モード信号(ＩＯ＿ｍｏｄｅ)を制御信号とするＭＵＸからなる。
【００３０】
データ出力部２５は、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて活性化の可否が決定され、第１〜第４の選択データ(ｄｓ１〜ｄｓ４)を受信して、第１〜第４の出力データ(ｄｏ１〜ｄｏ４)を生成する。データ出力部２５は、第１〜第４のデータ出力部２５ａ〜２５ｄからなる。
【００３１】
第１〜第４のデータ出力部２５ａ〜２５ｄは、それぞれ入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて活性化の可否が決定される。例えば、第１の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第１及び第３のデータ出力部２５ａ、２５ｃが活性化され、第２の入出力モードや第３の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第１〜第４のデータ出力部２５ａ〜２５ｄが全部活性化される。第１〜第４のデータ出力部２５ａ〜２５ｄは、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて活性化され、それぞれ第１〜第４の選択データ(ｄｓ１〜ｄｓ４)を受信して、第１〜第４の出力データ(ｄｏ１〜ｄｏ４)を生成する。
【００３２】
第１〜第４のデータ出力部２５ａ〜２５ｄは、それぞれ並列に入力される第１〜第４の選択データ(ｄｓ１〜ｄｓ４)を受信して、直列に出力される第１〜第４の出力データ(ｄｏ１〜ｄｏ４)を生成する。第１〜第４のデータ出力部２５ａ〜２５ｄは、従来技術として具現できる。
【００３３】
本発明の第２の実施例による半導体メモリ装置２の動作を説明する。まず、半導体メモリ装置２が第１の入出力モードで動作する場合、第１のデータ選択部２１は、第１のアドレス(ａｄｄ１)により、第１〜第４のデータ(ｄ１〜ｄ４)の何れも第１の選択データ(ｄｓ１)として出力できる。第１のデータ選択部２１から出力された第１の選択データ(ｄｓ１)は、第１のデータ出力部２５ａ及び第３のデータ選択部２３に各々入力される。第１のデータ出力部２５ａは、第１の選択データ(ｄｓ１)のレベルにより第１の出力データ(ｄｏ１)を生成し、第３のデータ選択部２３は、入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、受信される第１の選択データ(ｄｓ１)が反転されたデータを第３の選択データ(ｄｓ３)として出力する。第３のデータ出力部２５ｃは、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて活性化され、第３の選択データ(ｄｓ３)のレベルにより第３の出力データ(ｄｏ３)を生成する。よって、半導体メモリ装置が第１の入出力モードで動作する場合、第１及び第３の出力データ(ｄｏ１、ｄｏ３)が生成されるが、第１及び第３の出力データ(ｄｏ１、ｄｏ３)は、互いに反対の位相を有する一対の差動データになる。
【００３４】
次に、半導体メモリ装置が第２の入出力モードで動作する場合、第１のアドレス(ａｄｄ１)は、第１のデータ選択部２１が第１〜第４のデータ(ｄ１〜ｄ４)の何れか一つを第１の選択データ(ｄｓ１)として出力するように入力され、第２のアドレス(ａｄｄ２)は、第２のデータ選択部２２が第１のデータ選択部２１の選択するデータのすぐ次のデータを第２の選択データ(ｄｓ２)として出力するように入力される。例えば、第１のデータ選択部２１が第１のアドレス(ａｄｄ１)により第１のデータ(ｄ１)を第１の選択データ(ｄｓ１)として出力する場合、第２のデータ選択部２２は、第２のアドレス(ａｄｄ２)により第２のデータ(ｄ２)を第２の選択データ(ｄｓ２)として出力できる。
【００３５】
第１のデータ選択部２１から出力された第１の選択データ(ｄｓ１)は、それぞれ第１のデータ出力部２５ａ及び第３のデータ選択部２３に入力され、第２のデータ選択部２２から出力された第２の選択データ(ｄｓ２)は、それぞれ第２のデータ出力部２５ｂ及び第４のデータ選択部２４に入力される。第３のデータ(ｄ３)及び第１の選択データ(ｄｓ１)を受信する第３のデータ選択部２３は、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて第１の選択データ(ｄｓ１)が反転されたデータを第３の選択データ(ｄｓ３)として出力し、第４のデータ(ｄ４)及び第２の選択データ(ｄｓ２)を受信する第４のデータ選択部２４は、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて第２の選択データ(ｄｓ２)が反転されたデータを第４の選択データ(ｄｓ４)として出力する。入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信する第１〜第４のデータ出力部２５ａ〜２５ｄは全部活性化され、それぞれ第１〜第４の選択データ(ｄｓ１〜ｄｓ４)により、第１〜第４の出力データ(ｄｏ１〜ｄｏ４)を生成する。したがって、第１の出力データ(ｄｏ１)及び第３の出力データ(ｄｏ３)が互いに反対の位相を有する差動データ対になり、第２の出力データ(ｄｏ２)及び第４の出力データ(ｄｏ４)が互いに反対の位相を有する差動データ対になる。すなわち、本発明の第２の実施例による半導体メモリ装置２は、２個の差動データ対を生成する。
【００３６】
最後に、半導体メモリ装置が第３の入出力モードで動作する場合、第１のアドレス(ａｄｄ１)は、第１のデータ選択部２１が第１のデータ(ｄ１)を第１の選択データ(ｄｓ１)として出力するように入力され、第２のアドレス(ａｄｄ２)は、第２のデータ選択部２２が第２のデータ(ｄ２)を第２の選択データ(ｄｓ２)として出力するように入力される。第１〜第４のデータ選択部２１〜２４は、それぞれ第１〜第４のデータ(ｄ１〜ｄ４)を第１〜第４の選択データ(ｄｓ１〜ｄｓ４）として出力し、第１〜第４のデータ出力部２５ａ〜２５ｄは、全部活性化されて第１〜第４のデータ(ｄ１〜ｄ４）のレベルにより、それぞれ第１〜第４の出力データ(ｄｏ１〜ｄｏ４)を生成する。したがって、４個のシングルエンドデータが生成される。
【００３７】
本発明の第２の実施例による半導体メモリ装置２は、第１の入出力モードにおいて１個の差動データを生成し、第２の入出力モードにおいて２個の差動データを生成し、第３の入出力モードにおいて４個のシングルエンドデータを生成することが分かる。
【００３８】
図３は、本発明の第３の実施例による半導体メモリ装置３の概略構成図である。
本発明の第３の実施例による半導体メモリ装置３は、データ選択部３１、第１のデータ出力部３２及び第２のデータ出力部３３を含む。データ選択部３１は、第１及び第２のデータ(ｄ１、ｄ２)を受信し、アドレス(ａｄｄ)によって第１の選択データ(ｄｓ１)を出力する。
【００３９】
第１のデータ出力部３２は、第１の選択データ(ｄｓ１)を受信して、第１の伝達データ(ｄｔ１)及び第１の出力データ(ｄｏ１)を生成する。第１のデータ出力部３２は、第１の伝達データ(ｄｔ１)を第２のデータ出力部３３に印加する。第１のデータ出力部３２は、並列に入力される第１の選択データ(ｄｓ１)を受信して、直列に出力される第１の伝達データ(ｄｔ１)及び第１の出力データ(ｄｏ１)を生成できる。
【００４０】
第２のデータ出力部３３は、第２のデータ(ｄ２)及び第１の伝達データ(ｄｔ１)を受信して、入出力モード(ＩＯ＿ｍｏｄｅ)に応じて、第２の出力データ(ｄｏ２)を生成できる。第１の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第１の伝達データ(ｄｔ１)が反転されたデータにより第２の出力データ(ｄｏ２)を生成し、第２の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第２のデータ(ｄ２)により第２の出力データ(ｄｏ２)を生成できる。第２のデータ出力部３３は、並列に入力される第２のデータ(ｄ２)及び直列に入力される第１の伝達データ(ｄｔ１)を受信して、直列に出力される第２の出力データ(ｄｏ２)を生成する。第１のデータ出力部３２は、従来技術と同様に構成でき、第２のデータ出力部３３は、従来技術に追加的に、例えば、入出力モード信号(ＩＯ＿ｍｏｄｅ)を制御信号として、第２のデータ(ｄ２)及び第１の伝達データ(ｄｔ１)が反転されたデータの何れか一つを出力するＭＵＸをさらに備えて構成できる。
【００４１】
本発明の第３の実施例による半導体メモリ装置３の動作を説明する。第１の入出力モードにおいて、データ選択部３１がアドレス(ａｄｄ)により第１及び第２のデータ(ｄ１、ｄ２)の何れか一つを第１の選択データ(ｄｓ１)として出力する。第１の選択データ(ｄｓ１)は第１のデータ出力部３２に入力される。第１のデータ出力部３２は、第１の選択データ(ｄｓ１)により第１の伝達データ(ｄｔ１)及び第１の出力データ(ｄｏ１)を生成し、第１の伝達データ(ｄｔ１)を第２のデータ出力部３３に印加する。半導体メモリ装置３が第１の入出力モードで動作して入出力モード信号(ＩＯ＿ｍｏｄｅ)が入力される場合、第２のデータ(ｄ２)及び第１の伝達データ(ｄｔ１)を受信する第２のデータ出力部３３は、第１の伝達データ(ｄｔ１)が反転されたデータにより第２の出力データ(ｄｏ２)を生成する。したがって、第１及び第２のデータ出力部３２、３３が生成する第１及び第２の出力データ(ｄｏ１、ｄｏ２）は、互いに反対の位相を有する一対の差動データになる。
【００４２】
半導体メモリ装置３が第２の入出力モードで動作して入出力モード信号(ＩＯ＿ｍｏｄｅ)が入力される場合、第２のデータ出力部３３は、第２のデータ(ｄ２)により第２の出力データ(ｄｏ２)を生成する。したがって、２個のシングルエンドデータが生成される。すなわち、本発明の第３の実施例による半導体メモリ装置３は、第１の入出力モードにおいて１個の差動データを生成し、第２の入出力モードにおいて２個のシングルエンドデータを出力できる。
【００４３】
図４は、本発明の第４の実施例による半導体メモリ装置４の概略構成図である。
本発明の第４の実施例による半導体メモリ装置４は、第１及び第２のデータ選択部４１、４２、第１〜第４のデータ出力部４３〜４６を含むことができる。第１のデータ選択部４１は、第１〜第４のデータ(ｄ１〜ｄ４)を受信して、第１のアドレス(ａｄｄ１)により第１〜第４のデータ(ｄ１〜ｄ４)の何れか一つを第１の選択データ(ｄｓ１)として出力する。第２のデータ選択部４２は、第２〜第４のデータ(ｄ２〜ｄ４)を受信して、第２のアドレス(ａｄｄ２)により第２〜第４のデータ(ｄ２〜ｄ４)の何れか一つを第２の選択データ(ｄｓ２)として出力する。
【００４４】
第１のデータ出力部４３は、入出力モードに応じて活性化され、第１の選択データ(ｄｓ１)を受信して、第１の伝達データ(ｄｔ１)及び第１の出力データ(ｄｏ１)を生成し、第１の伝達データ(ｄｔ１)を第３のデータ出力部４５に印加する。第１のデータ出力部４３は、並列に入力される第１の選択データ(ｄｓ１)を受信して、直列に出力される第１の伝達データ(ｄｔ１)及び第１の出力データ(ｄｏ１)を生成できる。
【００４５】
第２のデータ出力部４４は、入出力モードに応じて活性化され、第２の選択データ(ｄｓ２)を受信して、第２の伝達データ(ｄｔ２)及び第２の出力データ(ｄｏ２)を生成し、第２の伝達データ(ｄｔ２)を第４のデータ出力部４６に印加する。第２のデータ出力部４４は、並列に入力される第２の選択データ(ｄｓ２)を受信して、直列に出力される第２の伝達データ(ｄｔ２)及び第２の出力データ(ｄｏ２)を生成できる。
【００４６】
第３及び第４のデータ出力部４５、４６は、それぞれ入出力モードによる入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、活性化の可否が決定される。第３のデータ出力部４５は、第１の伝達データ(ｄｔ１)及び第３のデータ(ｄ３)を受信して、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第１の伝達データ(ｄｔ１)が反転されたデータ及び第３のデータ(ｄ３)の何れか一つにより第３の出力データ(ｄｏ３)を生成する。例えば、第３のデータ出力部４５は、第１及び第２の入出力モードにおいて、第１の伝達データ(ｄｔ１)が反転されたデータにより第３の出力データ(ｄｏ３)を生成し、第３の入出力モードにおいて、第３のデータ(ｄ３)により第３の出力データ(ｄｏ３)を生成できる。第３のデータ出力部４５は、並列に入力される第３のデータ(ｄ３)及び直列に入力される第１の伝達データ(ｄｔ１)を受信して、直列に出力される第３の出力データ(ｄｏ３)を生成できる。
【００４７】
第４のデータ出力部４６は、第２の伝達データ(ｄｔ２)及び第４のデータ(ｄ４)を受信して、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第２の伝達データ(ｄｔ２)が反転されたデータ及び第４のデータ(ｄ４)の何れか一つにより第４の出力データ(ｄｏ４)を生成する。例えば、第４のデータ出力部４６は、第２の入出力モードにおいて、第２の伝達データ(ｄｔ２)が反転されたデータにより第４の出力データ(ｄｏ４)を生成し、第３の入出力モードにおいて、第４のデータ(ｄ４)により第４の出力データ(ｄｏ４)を生成できる。第４のデータ出力部４６は、並列に入力される第４のデータ(ｄ４)及び直列に入力される第２の伝達データ(ｄｔ２)を受信して、直列に出力される第４の出力データ(ｄｏ４)を生成できる。
【００４８】
本発明の第４の実施例による半導体メモリ装置４の動作を説明する。半導体メモリ装置４が第１の入出力モードで動作する場合、第１のデータ選択部４１は、第１のアドレス(ａｄｄ１)により、第１〜第４のデータ(ｄ１〜ｄ４)の何れか一つを第１の選択データ(ｄｓ１)として出力し、第２のデータ選択部４２は、第２のアドレス(ａｄｄ２)により、第２〜第４のデータ(ｄ２〜ｄ４)のうち、第１のデータ選択部４１が出力するデータの次のデータを第２の選択データ(ｄｓ２)として出力する。例えば、第１のデータ選択部４１が、第１のアドレス(ａｄｄ１)により、第１のデータ(ｄ１)を第１の選択データ(ｄｓ１)として出力する場合、第２のデータ選択部４２は、第２のアドレス(ａｄｄ２)により、第２のデータ(ｄ２)を第２の選択データ(ｄｓ２)として出力する。第１の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)が入力されれば、第１及び第３のデータ出力部４３、４５は活性化され、第２及び第４のデータ出力部４４、４６は非活性化される。第１のデータ出力部４１は、第１の選択データ(ｄｓ１)を受信して、第１の伝達データ(ｄｔ１)及び第１の出力データ(ｄｏ１)を生成する。第３のデータ出力部４５は、第１のデータ出力部４３から印加される第１の伝達データ(ｄｔ１)及び第３のデータ(ｄ３)を受信して、第１の伝達データ(ｄｔ１)が反転されたデータにより第３の出力データ(ｄｏ３)を生成する。したがって、第１の入出力モードにおいて、本発明の第４の実施例による半導体メモリ装置４は、互いに反対の位相を有する一対の作動データを生成する。
【００４９】
半導体メモリ装置４が第２の入出力モードで動作する場合、第１及び第２のデータ選択部４１、４２は、それぞれ第１及び第２のアドレス(ａｄｄ１、ａｄｄ２)により、第１及び第２のデータ(ｄ１、ｄ２)を第１及び第２の選択データ(ｄｓ１、ｄｓ２)として出力する。第２の入出力モードにおいて入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第１〜第４のデータ出力部４３〜４６は全部活性化される。第１のデータ出力部４３は、第１の選択データ(ｄｓ１)により第１の出力データ(ｄｏ１)を生成すると同時に、第１の選択データ(ｄｓ１)により生成された第１の伝達データ(ｄｔ１)を第３のデータ出力部４５に印加する。第２のデータ出力部４４は、第２の選択データ(ｄｓ２)により第２の出力データ(ｄｏ２)を生成すると同時に、第２の選択データ(ｄｓ２)により生成された第２の伝達データ(ｄｔ２)を第４のデータ出力部４６に印加する。第３のデータ出力部４５は、第３のデータ(ｄ３)及び第１の伝達データ(ｄｔ１)を受信して、第１の伝達データ(ｄｔ１)が反転されたデータにより第３の出力データ(ｄｏ３)を生成する。第４のデータ出力部４６は、第４のデータ(ｄ４)及び第２の伝達データ(ｄｔ２)を受信して、第２の伝達データ(ｄｔ２)が反転されたデータにより第４の出力データ(ｄｏ４)を生成する。したがって、第２の入出力モードにおいて２個の差動データが生成される。すなわち、第１及び第３の出力データ(ｄｏ１、ｄｏ３)が互いに反対の位相を有する１個の差動データ対になり、第２及び第４の出力データ(ｄｏ２、ｄｏ４)が互いに反対の位相を有する１個の差動データ対になる。
【００５０】
半導体メモリ装置が第３の入出力モードで動作する場合、入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、第１〜第４のデータ出力部４３〜４６は全部活性化される。第１及び第２のデータ出力部４３、４４は、それぞれ第１及び第２の選択データ(ｄｓ１、ｄｓ２)を受信して、第１及び第２の出力データ(ｄｏ１、ｄｏ２)を生成する。第３のデータ出力部４５は、第３のデータ(ｄ３)により第３の出力データ(ｄｏ３)を生成する。第４のデータ出力部４６は、第４のデータ(ｄ４)により第４の出力データ(ｄｏ４)を生成する。したがって、４個のシングルエンドデータが生成される。
【００５１】
よって、本発明の実施例による半導体メモリ装置は、半導体メモリ装置の入出力モードに応じて互いに区分される入出力モード信号(ＩＯ＿ｍｏｄｅ)を受信して、差動データ又はシングルエンドデータが生成されるようにできる。
【００５２】
図５は、本発明の第２の実施例が適用された半導体メモリ装置の一例を示す図である。
図５によれば、第１〜第４のＭＵＸ(ＭＵＸ１〜ＭＵＸ４)は図２の第１のデータ選択部２１に該当し、第５〜第８のＭＵＸ(ＭＵＸ５〜ＭＵＸ８)は図２の第２のデータ選択部２２に該当し、第９〜第１２のＭＵＸ(ＭＵＸ９〜ＭＵＸ１２)は図２の第３のデータ選択部２３に該当し、第１３〜第１６のＭＵＸ(ＭＵＸ１３〜ＭＵＸ１６)は図２の第４のデータ選択部２４に該当する。また、ＤＱ Ｘ４ブロックは図２の第１のデータ出力部２５に該当し、ＤＱ Ｘ８ブロックは図２の第２のデータ選択部２６に該当し、ＤＱ Ｘ１６Ａ及びＤＱ Ｘ１６Ｂブロックはそれぞれ図２の第３及び第４のデータ出力部２７、２８に該当する。図２の第１のデータ(ｄ１)は図５の第１〜第４のデータ(ｄ１〜ｄ４)に該当する。Ｘ４は、一度に４個のデータを入出力するモードを意味するため、図５の第１〜第４のデータ(ｄ１〜ｄ４)を示す。それぞれのデータ(ｄ１〜ｄ１６)は８ビットからなる。半導体メモリ装置は、動作速度の向上のために、プリフェッチ(Prefetch)動作を遂行するが、一般に４ビットプリフェッチ及び８ビットプリフェッチが主に用いられている。本発明の実施例では、半導体メモリ装置が８ビットプリフェッチを使用するものを例としたが、これに限定されるものではない。図２の第２のデータ(ｄ２)は図５の第５〜第８のデータ(ｄ５〜ｄ８)に該当し、図２の第３及び第４のデータ(ｄ３、ｄ４)はそれぞれ第９〜第１２のデータ(ｄ９〜ｄ１２)、第１３〜第１６のデータ(ｄ１３〜ｄ１６)に該当する。
【００５３】
図６は、図５のＤＱブロック(ＤＱ Ｘ４、ＤＱ Ｘ８、ＤＱ Ｘ１６Ａ、ＤＱ Ｘ１６Ｂ)の詳細構成図である。図５のＤＱ Ｘ４、ＤＱ Ｘ８、ＤＱ Ｘ１６Ａ、ＤＱ Ｘ１６Ｂブロックは、全部同様な構成からなり、図６で一つのＤＱブロックを代表的に示した。
【００５４】
図６によれば、ＤＱブロックは、パイプラッチ部１０１、ＭＵＸ部１０２及び出力ドライバ１０３からなる。パイプラッチ部１０１は、並列に入力される８ビットの選択データ(ｄｓ＜０：７＞)を一度に保存しておき、順次８ビットの選択データ(ｄｓ＜０：７＞)を直列に出力するように構成され得る。パイプラッチ部１０１は、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて活性化の可否が決定され、並列に入力される選択データ(ｄｓ＜０：７＞)を立ち上りデータ(ｒｄｏ)及び立ち下り(ｆｄｏ)に区分して出力する。例えば、偶数番目の選択データ(ｄｓ＜０＞、ｄｓ＜２＞、ｄｓ＜４＞、ｄｓ＜６＞)は立ち上りデータ(ｒｄｏ)を構成し、奇数番目の選択データ(ｄｓ＜１＞、ｄｓ＜３＞、ｄｓ＜５＞、ｄｓ＜７＞)は立ち下りデータ(ｆｄｏ)を構成できる。ＭＵＸ部１０２は、ＤＬＬクロック(ｄｌｌ＿ｃｌｋ)及びドライバーオフ信号(ｄｏｆｆ)に応じて、立ち上りデータ(ｒｄｏ)及び立ち下りデータ(ｆｄｏ)の何れか一つの選択データ(ｄｓ＜ｎ＞)を出力する。ＤＬＬクロック(ｄｌｌ＿ｃｌｋ)は、半導体メモリ装置内のＤＬＬ (Delayed Locked Loop)回路で生成されたクロックであって、半導体メモリ装置に入力される外部クロックと同期されるクロックに該当する。ドライバーオフ信号(ｄｏｆｆ)は、半導体メモリ装置がスタンバイ状態のときにイネーブルされ、ＭＵＸ部１０２がデータを出力しないように、ＭＵＸ部１０２を非活性化させる信号である。
【００５５】
出力ドライバ１０３は、ＭＵＸ部１０２の出力(ｄｓ＜ｎ＞)を受信して出力データ(ｄｏ)を生成する。出力データ(ｄｏ)は、半導体メモリ装置が備えるデータパッド(Ｄａtａ ＰＡＤ)に伝送される。前記構成を含むＤＱブロックは、従来技術と同様に具現できる。
【００５６】
図５及び図６を参照して、図５の半導体メモリ装置の詳細な動作を説明する。第１の入出力モードにおいて、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、ＤＱ Ｘ４ブロック及びＤＱ Ｘ１６Ａブロックは活性化され、ＤＱ Ｘ８ブロック及びＤＱ Ｘ１６Ｂブロックは非活性化される。第１のアドレス(ａｄｄ１)により、第１のＭＵＸ (ＭＵＸ１)が第１のデータ(ｄ１)を第１の選択データ(ｄｓ１）として出力し、第２〜第４のＭＵＸ (ＭＵＸ２〜ＭＵＸ４)がそれぞれ第２〜第４のデータ(ｄ２〜ｄ４)を第２〜第４の選択データ(ｄｓ２〜ｄｓ４)として出力する場合を例として説明する。第９〜第１２のＭＵＸ (ＭＵＸ９〜ＭＵＸ１２)は、それぞれ入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第９〜第１２のデータ(ｄ９〜ｄ１２)及び第１〜第４の選択データ(ｄｓ１〜ｄｓ４)を受信して、第１〜第４の選択データ(ｄｓ１〜ｄｓ４)が反転されたデータを第９〜第１２の選択データ(ｄｓ９〜ｄｓ１２)として出力する。
【００５７】
ＤＱ Ｘ４ブロックは、それぞれ第１〜第４の選択データ(ｄｓ１〜ｄｓ４)を受信して、第１〜第４の出力データ(ｄｏ１〜ｄｏ４)を生成し、ＤＱ Ｘ１６Ａブロックは、それぞれ第１〜第４の選択データ(ｄｓ１〜ｄｓ４)が反転されたデータを受信して、第９〜第１２の出力データ(ｄｏ９〜ｄｏ１２)を生成する。したがって、４個の差動データ対が生成される。すなわち、第１の出力データ(ｄｏ１)と第９の出力データ(ｄｏ９)、第２の出力データ(ｄｏ２)と第１０の出力データ(ｄｏ１０)、第３の出力データ(ｄｏ３)と第１１の出力データ(ｄｏ１１)、第４の出力データ(ｄｏ４)と第１２の出力データ(ｄｏ１２)が、それぞれ差動データ対になる。
【００５８】
第２の入出力モードにおいて、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて全てのＤＱブロックが活性化される。第１のアドレス(ａｄｄ１)により、第１〜第４のＭＵＸ (ＭＵＸ１〜ＭＵＸ４)がそれぞれ第１〜第４のデータ(ｄ１〜ｄ４)を第１〜第４の選択データ(ｄｓ１〜ｄｓ４)として出力し、第２のアドレス(ａｄｄ２)により、第５〜第８のＭＵＸ(ＭＵＸ５〜ＭＵＸ８)がそれぞれ第５〜第８のデータ(ｄ５〜ｄ８)を第５〜第８の選択データ(ｄｓ５〜ｄｓ８)として出力する場合を例として説明する。入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、第９〜第１２のＭＵＸ(ＭＵＸ９〜ＭＵＸ１２)は、第１〜第４のＭＵＸ(ＭＵＸ１〜ＭＵＸ４)から印加される第１〜第４の選択データ(ｄｓ１〜ｄｓ４)をそれぞれ受信して、第１〜第４の選択データ(ｄｓ１〜ｄｓ４)が反転されたデータをそれぞれ第９〜第１２の選択データ(ｄｓ９〜ｄｓ１２)として出力する。第１３〜第１６のＭＵＸ(ＭＵＸ１３〜ＭＵＸ１６)は、第５〜第８のＭＵＸ(ＭＵＸ５〜ＭＵＸ８)から印加される第５〜第８の選択データ(ｄｓ５〜ｄｓ８)をそれぞれ受信して、第５〜第８の選択データ(ｄｓ５〜ｄｓ８)が反転されたデータをそれぞれ第１３〜第１６の選択データ(ｄｓ１３〜ｄｓ１６)として出力する。
【００５９】
ＤＱ Ｘ４ブロックは、それぞれ第１〜第４の選択データ(ｄｓ１〜ｄｓ４)を受信して、ＤＬＬクロック(ｄｌｌ＿ｃｌｋ)に同期される第１〜第４の選択データ(ｄｓ１＜ｎ＞〜ｄｓ４＜ｎ＞)の論理レベルにより、第１〜第４の出力データ(ｄｏ１〜ｄｏ４)を生成する。ＤＱ Ｘ８ブロックは、それぞれ第５〜第８の選択データ(ｄｓ５〜ｄｓ８)を受信して、ＤＬＬクロック(ｄｌｌ＿ｃｌｋ)に同期される第５〜第８の選択データ(ｄｓ５＜ｎ＞〜ｄｓ８＜ｎ＞)の論理レベルにより、第５〜第８の出力データ(ｄｏ５〜ｄｏ８)を生成する。
【００６０】
ＤＱ Ｘ１６Ａブロックは、それぞれ第９〜第１２の選択データ(ｄｓ９〜ｄｓ１２)を受信して、ＤＬＬクロック(ｄｌｌ＿ｃｌｋ)に同期される第９〜第１２の選択データ(ｄｓ９＜ｎ＞〜ｄｓ１２＜ｎ＞)の論理レベルにより、第９〜第１２の出力データ(ｄｏ９〜ｄｏ１２)を生成する。ＤＱ Ｘ１６Ｂブロックは、それぞれ第１３〜第１６の選択データ(ｄｓ１３〜ｄｓ１６)を受信して、ＤＬＬクロック(ｄｌｌ＿ｃｌｋ)に同期される第１３〜第１６の選択データ(ｄｓ１３＜ｎ＞〜ｄｓ１６＜ｎ＞)の論理レベルにより、第１３〜第１６の出力データ(ｄｏ１３〜ｄｏ１６)を生成する。
【００６１】
したがって、第１〜第４の出力データ(ｄｏ１〜ｄｏ４)と第９〜第１２の出力データ(ｄｏ９〜ｄｏ１２)とがそれぞれ一対をなし、第５〜第８の出力データ(ｄｏ５〜ｄｏ８)と第１３〜第１６の出力データ(ｄｏ１３〜ｄｏ１６)とがそれぞれ一対をなし、８個の差動データが生成され得る。
【００６２】
第３の入出力モードにおいて、入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて全てのＤＱブロックが活性化される。第１〜第１６のＭＵＸ (ＭＵＸ１〜ＭＵＸ１６)は、それぞれ第１〜第１６のデータ(ｄ１〜ｄ１６)を受信して、それぞれ第１〜第１６の選択データ(ｄｓ１〜ｄｓ１６)を出力し、ＤＱ Ｘ４ブロック、ＤＱ Ｘ８ブロック、ＤＱ Ｘ１６Ａブロック、ＤＱ Ｘ１６Ｂブロックは、それぞれ第１〜第１６の選択データ(ｄｓ１〜ｄｓ１６)を受信して、それぞれ第１〜第１６の出力データ(ｄｏ１〜ｄｏ１６)を生成する。よって、１６個のシングルエンドデータが生成され得る。
【００６３】
図７は、本発明の第４の実施例が適用された半導体メモリ装置の一例を示す図であり、図８は、図７に示すＤＱブロックの詳細構成図である。
【００６４】
図７に示す半導体メモリ装置は、図５の半導体メモリ装置と比較すれば、第９〜第１６のＭＵＸ(ＭＵＸ９〜ＭＵＸ１６)を備えず、新規に構成されるＤＱブロックを備える。新規なＤＱブロックは、従来のＤＱブロックでＭＵＸをさらに備えて構成され得る。
【００６５】
図６を参照すれば、図８のＤＱブロックは、図６のＤＱブロックに比べて選択ＭＵＸ部２０１をさらに含むことが分かる。選択ＭＵＸ部２０１は、入出力モードによる入出力モード信号(ＩＯ＿ｍｏｄｅ)に応じて、選択データ(ｄｓ＜０：７＞)のうち、ＤＬＬクロック(ｄｌｌ＿ｃｌｋ)と同期されるデータ、すなわちＭＵＸ部１０２の出力とＤＱブロックとマッチングされる他のＤＱブロックで受信される伝達データ(ｄｔ＜ｎ＞＿ｉｎ)が反転されたデータの何れか一つを出力するように構成され、選択ＭＵＸ部２０１により出力されたデータ(ｄｔ＜ｎ＞)は、出力ドライバ１０３を通して出力データ(ｄｏ)が生成されると同時に、ＤＱブロックとマッチングされる他のＤＱブロックに印加される。
【符号の説明】
【００６６】
１１、２１、４１…第１のデータ選択部
１２、２２、４２…第２のデータ選択部
１３…データ出力部
２３…第３のデータ選択部
２４…第４のデータ選択部
２５…データ出力部
３１…データ選択部
３２、４３…第１のデータ出力部
３３、４４…第２のデータ出力部
４５…第３のデータ出力部
４６…第４のデータ出力部
１０１…パイプラッチ部
１０２…ＭＵＸ部
１０３…出力ドライバ
２０１…選択ＭＵＸ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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