(57)【要約】      （修正有）【課題】微細化した抵抗アレイ及びそれを用いた集積回路において、局所的な温度分布の影響を軽減して相対精度を向上する。【解決手段】抵抗アレイは、素子分離膜１０２を有する半導体基板１０１上に形成された複数の抵抗素子１０３を含む。それぞれの抵抗素子１０３は、少なくともシリコンを含む多結晶体からなる抵抗部と、シリサイド層を含むコンタクト部１０４とを備える。それぞれの抵抗素子１０３の少なくとも一部が、素子分離膜１０２よりも膜厚の薄い絶縁膜３０１を介して半導体基板１０１上に配置されている。【選択図】図１
2010238723.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜を有する半導体基板上に形成され且つ複数の抵抗素子を含む抵抗アレイにおいて、
それぞれの前記抵抗素子は、少なくともシリコンを含む多結晶体からなる抵抗部と、シリサイド層を含むコンタクト部とを備え、
それぞれの前記抵抗素子の少なくとも一部が、前記素子分離膜よりも膜厚の薄い絶縁膜を介して前記半導体基板上に配置されていることを特徴とする抵抗アレイ。
【請求項２】
請求項１の抵抗アレイにおいて、
それぞれの前記抵抗素子の全体が、前記絶縁膜を介して前記半導体基板上に配置されていることを特徴とする抵抗アレイ。
【請求項３】
請求項１の抵抗アレイにおいて、
それぞれの前記抵抗素子の前記一部が前記絶縁膜を介して前記半導体基板上に配置されると共に、他の部分が前記素子分離膜上に配置されていることを特徴とする抵抗アレイ。
【請求項４】
請求項３の抵抗アレイにおいて、
それぞれの前記抵抗素子の前記一部は、前記コンタクト部の少なくとも一部を含むことを特徴とする抵抗アレイ。
【請求項５】
請求項１〜４のいずれか一つの抵抗アレイにおいて、
前記絶縁膜の膜厚は、１０ｎｍ以下であることを特徴とする抵抗アレイ。
【請求項６】
請求項１〜５のいずれか一つの抵抗アレイにおいて、
それぞれの前記抵抗素子は、Ｐ型不純物として少なくともボロン及びインジウムを含むことを特徴とする抵抗アレイ。
【請求項７】
請求項１〜６のいずれか一つの抵抗アレイをラダー回路として用いたＤ／Ａコンバータを含むことを特徴とする集積回路。
【請求項８】
請求項１〜６のいずれか一つの抵抗アレイをペア抵抗として用いた差動増幅器を含むことを特徴とする集積回路。
【請求項９】
素子分離膜を有する半導体基板上に形成され且つ複数の抵抗素子を含む抵抗アレイにおいて、
それぞれの前記抵抗素子は、少なくともシリコンを含む多結晶体からなる抵抗部と、シリサイド層を含むコンタクト部とを備え、
それぞれの前記抵抗素子の少なくとも一部が前記素子分離膜上に配置されると共に、少なくとも隣り合う前記抵抗素子の間の前記半導体基板上に、前記素子分離膜よりも膜厚の薄い絶縁膜が形成されていることを特徴とする抵抗アレイ。
【請求項１０】
請求項９の抵抗アレイにおいて、
隣り合う前記抵抗素子の間に形成された前記絶縁膜は、前記複数の抵抗素子の長手方向に延びるように配置されていることを特徴とする抵抗アレイ。
【請求項１１】
請求項９又は１０の抵抗アレイにおいて、
それぞれの前記抵抗素子の全体が、前記素子分離膜上に形成されていることを特徴とする抵抗アレイ。
【請求項１２】
請求項９〜１１のいずれか一つの抵抗アレイにおいて、
それぞれの前記抵抗素子の一部が前記絶縁膜を介して前記半導体基板上に形成されると共に、他の部分が前記素子分離膜上に形成されていることを特徴とする抵抗アレイ。
【請求項１３】
請求項１２の抵抗アレイにおいて、
それぞれの前記抵抗素子の前記一部は、前記コンタクト部の少なくとも一部を含むことを特徴とする抵抗アレイ。
【請求項１４】
請求項９〜１３のいずれか一つの抵抗アレイにおいて、
前記絶縁膜の膜厚は、１０ｎｍ以下であることを特徴とする抵抗アレイ。
【請求項１５】
請求項９〜１４のいずれか一つの抵抗アレイにおいて、
それぞれの前記抵抗素子は、Ｐ型不純物として少なくともボロン及びインジウムを含むことを特徴とする抵抗アレイ。
【請求項１６】
請求項９〜１５のいずれか一つの抵抗アレイをラダー回路として用いたＤ／Ａコンバータを含むことを特徴とする集積回路。
【請求項１７】
請求項９〜１５のいずれか一つの抵抗アレイをペア抵抗として用いた差動増幅器を含むことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の抵抗素子を備える抵抗アレイ、特に、抵抗値の相対精度に優れた抵抗アレイと、該抵抗アレイを含むアナログ集積回路と、該アナログ集積回路がデジタル回路と共に混載されたシステムＬＳＩ（Large Scale Integration ）に関する。
【背景技術】
【０００２】
現在、アナログ信号処理回路はデジタル信号処理回路と共に１チップに混載化され、アナログ・デジタル混載システムＬＳＩとして、デジタルテレビ、ＤＶＤレコーダ等の高性能デジタル家電に用いられている。セットの高性能化に伴い、アナログ回路についても高精度化が要求されている。
【０００３】
アナログ回路で広く用いられている抵抗素子は、多くの場合、複数の抵抗素子からなるペア又はアレイとして用いられる。
【０００４】
図１２（ａ）に、アナログ回路において用いられる典型的な抵抗アレイを示す。また、図１２（ｂ）に、抵抗素子２個の断面（図１２（ａ）におけるXIIb-XIIb'による断面）を示す。複数の抵抗素子１３は、基板１１上に設けられたシリコン酸化膜からなる厚い（膜厚２００〜５００ｎｍ程度の）素子分離膜１２上に形成されている。また、各抵抗素子１３の両端にはコンタクト部１４が設けられている。更に、各抵抗素子１３の抵抗部を構成するポリシリコン部２２（図１２（ｂ））には、Ｐ型不純物としてボロンがドープされている。ポリシリコン部２２の両側面を覆うようにサイドウォール１５がそれぞれ形成されると共に、ポリシリコン部２２及びサイドウォール１５上を覆うように、シリサイド防止酸化膜１６が形成されている。
【０００５】
このようなペア又はアレイにおいて、各抵抗素子の抵抗値のバラツキが大きいと、アナログ回路の精度が劣化する。例えば、デジタル・アナログ信号変換機（Ｄ／Ａコンバータ）の場合、ビット数が大きく、高精度になるほど抵抗値のバラツキを小さく抑えることが要求される。バラツキが大きくなると信号変換誤差が大きくなり、所望のアナログ信号が得られない。
【０００６】
特に、１０ビットを超えるような分解能を持つ高精度なＤ／Ａコンバータの場合、各抵抗素子の抵抗値のバラツキは、一般的に１％よりも小さくなるように抑える必要がある。また、差動アンプの場合、ペア抵抗の抵抗値の差によってオフセット電圧が発生し、システムによっては影響が生じることがある。
【０００７】
このような、アナログ回路の不具合に繋がる抵抗値のバラツキが発生する要因について、抵抗素子のうちのコンタクト部と抵抗部とに分けて考えることができる。つまり、コンタクト部については配線及びコンタクトの抵抗バラツキ、抵抗部については抵抗のサイズ（縦、横の寸法と膜厚）のバラツキ及び抵抗中に含まれる活性化不純物濃度及び欠陥密度のバラツキが要因の例として挙げられる。
【０００８】
そこで、抵抗素子の製造時に発生するバラツキを抑えるため、以下に示すような技術が開示されている。
【０００９】
まず、特許文献１では、ポリシリコンにより形成される抵抗素子について、コンタクト抵抗のバラツキに着目し、コンタクト部のみをシリサイド化することによって該コンタクト抵抗バラツキを低減し、抵抗値のバラツキを抑制している。
【００１０】
また、特許文献２では、コンタクト部から抵抗部への不純物拡散による不純物濃度のバラツキに着目し、ポリシリコン抵抗部にＰ型不純物と同濃度のＮ型不純物を添加することにより抵抗部もコンタクト部と同程度に高濃度化している。その結果、濃度勾配を無くして横方向の不純物拡散を抑制し、不純物濃度のバラツキを抑え、抵抗値を安定させている。
【００１１】
他には、特許文献３では、ポリシリコン抵抗中の水素欠陥の影響に着目している。具体的には、Ｐ型不純物に加えて、Ｐ型不純物よりも小量であるが多結晶粒界の水素欠陥を補償するためは充分高い濃度であるＮ型不純物を共にドーピングすることにより、水素欠陥による抵抗値の変動を抑制している。典型的なＰ型ドーパントであるボロン、インジウム、ガリウム等のいずれを用いる場合も同じ効果が得られるとされている。
【００１２】
また、特許文献４には、抵抗値のバラツキ低減に関するものではないが、インジウムの温度特性に着目し、インジウムをドーピングしたポリシリコン抵抗を冷却して使用される半導体装置の保護回路としての実施例が記載されている。
【特許文献１】特開２００４−７９８９３号公報
【特許文献２】特開昭６０−７４４６５号公報
【特許文献３】特表平１１−５１２５６５号公報
【特許文献４】特開平８−１６７６９４号公報
【非特許文献１】Samuel K.H.Fung et. al., 2004 Symposium on VLSI Technology Digest of Technical Papers, p92,"65ｎｍ CMOS High Speed, General Purpose and Low Power Transistor Technology for High Volume Foundry Application"
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来のポリシリコン抵抗は、特許文献３にもあるように、トータルとしてＰ型になるようにドーピングされ、また、ドーパントとしてボロンを用いている。これは、一般的に、抵抗体を形成するポリシリコンが、同じチップに集積されるトランジスタのＰ型ゲート、ソース・ドレイン領域（ソース領域及びドレイン領域をあわせてこのように呼ぶ）と同時に形成されるためである。
【００１４】
ここで、近年、微細化が進むにつれて、トランジスタのソース・ドレイン領域及びそのエクステンション領域の深さを浅くするため、不純物活性化熱処理をより高温且つ短時間に行う傾向にある。例えば、６５ｎｍ世代から後、msec（ミリ秒）オーダーの高温熱処理を行う新規技術として、フラッシュランプアニール及びレーザーアニールの導入が盛んに検討されてきた（例えば、非特許文献１を参照）。
【００１５】
前記の熱処理技術によると、１１００度を越える高温においてmsecオーダーの熱処理を行うため、微細なレイアウトの変化に起因した温度分布は、より顕著に発生すると考えられる。
【００１６】
一般的に、アナログ回路に用いる各抵抗素子の抵抗値が１％以上のバラツキを有すると、変換誤差及び増幅誤差が大きい１０ビット以上の高精度なＤ／Ａコンバータ、高性能な差動アンプ等は、所望のアナログ特性が得られなくなる。
【００１７】
このため、前記のような構成を有する抵抗素子１３の場合、６５ｎｍ以細の微細プロセスにおけるレイアウトの局所的な温度分布を無視できなくなることが考えられる。つまり、抵抗体を複数有する高精度なアナログ集積回路を確実に作成することが困難になる場合がある。
【００１８】
また、ドーパントのボロンはシリコンに対する固溶限が高いため、温度が高くなると活性化率が上がり、抵抗素子の抵抗値は低くなる。加えて、ボロンは軽い元素であるためシリコン中を拡散しやすい。このことから、高温熱処理時に抵抗素子に含まれるボロンが抵抗体の外へ拡散（外方拡散）し、不純物濃度が減少して抵抗値が高くなることも考えられる。このように、ボロンを含むシリコンからなる抵抗素子は、温度により抵抗値が変動しやすい。
【００１９】
また、特許文献４に示されるインジウムのみをドーピングしたポリシリコン抵抗の場合、冷却して用いる半導体集積回路の保護回路としてはその温度特性を利用して保護回路としての効果を得ている。しかし、通常のアナログ回路に用いる抵抗素子としては、インジウムだけでは固溶限がボロンに比べて２桁以上低いため、抵抗値が高くなりすぎてしまう。その結果、設計的に適当な抵抗値にするためには抵抗体のサイズが長さ方向に小さくなり、寸法のバラツキが影響する数十ｎｍのオーダーになる。この結果、相対抵抗値のバラツキが増加し、インジウムのみをドーパントとする場合にも、高精度なアナログ集積回路は作成が困難であると推測できる。
【００２０】
以上に鑑み、本発明の目的は、微細化によって高温短時間化する熱処理、微細レイアウト等に起因する局所的な温度分布の影響を軽減し、相対精度が優れた抵抗アレイ及びそれを用いた集積回路を提供することである。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本願発明者らは、図１２（ａ）及び（ｂ）に示す抵抗素子アレイの構造について検討した。その中で、素子分離膜１２の熱容量が大きいために抵抗素子１３から基板１１方向には熱が逃げにくく、抵抗素子１３の温度が上昇しやすくなっていることに着目した。
【００２２】
また、レーザーアニールは、フラッシュランプアニールに比べればレイアウト依存性が小さいことが報告されている。しかし、本願発明者等は、レーザーアニールにおいても、レイアウト及びレーザーのスキャン方法の影響を受け、各抵抗素子の抵抗値のバラツキが３％程度まで増加する場合があることを今回新たに発見した。これは、抵抗アレイにおいて局所的に温度分布が発生し、抵抗値がばらついたためであると推定している。
【００２３】
図１３に、レーザーアニールの処理温度とＰ型ポリシリコン抵抗の抵抗値の関係を示す。図１３に示す通り、レーザーアニールの処理温度が約４℃変化すると、抵抗値が約３％も変化してしまう。
【００２４】
更に、抵抗素子に含ませるＰ型不純物として、ボロンと共にインジウムを用いると、ボロンの拡散を抑制する効果が得られることにも着目した。
【００２５】
以上の検討に基づき、本発明に係る第１の抵抗アレイは、素子分離膜を有する半導体基板上に形成され且つ複数の抵抗素子を含み、それぞれの抵抗素子は、少なくともシリコンを含む多結晶体からなる抵抗部と、シリサイド層を含むコンタクト部とを備え、それぞれの抵抗素子の少なくとも一部が、素子分離膜よりも膜厚の薄い絶縁膜を介して半導体基板上に配置されている。
【００２６】
第１の抵抗アレイによると、半導体基板に比べて熱伝導率が低く且つ熱容量が大きい素子分離膜上を避けるように抵抗素子が配置されているため、抵抗素子から半導体基板に熱が逃げやすくなっている。このことから、アニール等の際にも抵抗素子の温度が上昇しにくくなり、各抵抗素子の抵抗値のバラツキを低減することができる。
【００２７】
尚、それぞれの抵抗素子の全体が、絶縁膜を介して半導体基板上に配置されていることが好ましい。このようにすると、抵抗素子から半導体基板に更に容易に熱を逃がすことができ、抵抗素子の温度上昇を抑制し、抵抗値のバラツキを低減することができる。
【００２８】
前記の目的を達成するため、本発明に係る第２の抵抗アレイは、素子分離膜を有する半導体基板上に形成され且つ複数の抵抗素子を含み、それぞれの抵抗素子は、少なくともシリコンを含む多結晶体からなる抵抗部と、シリサイド層を含むコンタクト部とを備え、それぞれの抵抗素子の少なくとも一部が素子分離膜上に配置されると共に、少なくとも隣り合う抵抗素子の間の半導体基板上に、素子分離膜よりも膜厚の薄い絶縁膜が形成されている。
【００２９】
第２の抵抗アレイによると、隣り合う抵抗素子同士の間において、半導体基板上に絶縁膜の形成された領域が配置されている。つまり、抵抗素子が素子分離膜上に設けられている場合にも、該素子分離膜の側方には半導体基板（半導体層）が配置されている。これにより、半導体基板に比べて熱伝導率が低く且つ熱容量の大きい素子分離膜の体積を小さくし、その底面に加えて側面からも熱が逃げるようにすることができる。よって、各抵抗素子における抵抗値のバラツキを低減することができる。更に、絶縁膜を介して半導体基板上に抵抗素子を配置した場合に生じる寄生容量の増加を避けることができる。
【００３０】
尚、隣り合う抵抗素子の間に形成された絶縁膜は、複数の抵抗素子の長手方向に延びるように配置されていることが好ましい。
【００３１】
これにより、抵抗素子の下方の素子分離膜から熱を効率良く逃がすことができる。
【００３２】
また、それぞれの抵抗素子の全体が、素子分離膜上に形成されていることが好ましい。
【００３３】
このようにすると、寄生容量の増加を伴うことなく抵抗素子から熱が逃げやすくすることができる。
【００３４】
また、第１の抵抗アレイ及び第２の抵抗アレイにおいて、それぞれの抵抗素子の一部が絶縁膜を介して半導体基板上に配置されると共に、他の部分が素子分離膜上に配置されていることが好ましい。
【００３５】
このようにすると、抵抗素子と半導体基板との間に生じる寄生容量の増加を抑制しながら、各抵抗素子についての抵抗値のバラツキを低減することができる。つまり、抵抗素子が絶縁膜を介して半導体基板上に配置されている部分では、層間絶縁膜上に配置されている部分に比べると、前記の寄生容量が大きくなる。このため、絶縁膜上に配置される部分と素子分離膜上に配置される部分とを設けると共に、その比率を設定することにより、放熱性の向上による抵抗値のバラツキ低減と、寄生容量増大の抑制とを調整することができる。
【００３６】
また、それぞれの抵抗素子の一部は、コンタクト部の少なくとも一部を含むことが好ましい。
【００３７】
シリサイド層を含むことにより、抵抗素子のコンタクト部の抵抗値は他の部分よりも低い。このため、絶縁膜上に配置されて寄生容量が大きくなっていても、抵抗と容量の積によって表される時定数は小さくなる。よって、抵抗値のバラツキを低減すると共に高速応答に有利な抵抗アレイを実現することができる。
【００３８】
また、絶縁膜の膜厚は、１０ｎｍ以下であることが好ましい。
【００３９】
絶縁膜は、半導体基板に比べて熱伝導率が低く且つ熱容量が大きいために放熱性が悪い。よって、放熱性向上のためには、より薄い絶縁膜を介して基板上に抵抗素子が配置されている方が良い。特に、絶縁膜の膜厚が１０ｎｍ以下である場合、抵抗値のバラツキを低減する効果が顕著に発揮される。尚、ここで言う膜厚は、物理膜厚である。つまり、酸化膜換算膜厚等ではない実際の膜厚である。
【００４０】
また、それぞれの前記抵抗素子は、Ｐ型不純物として少なくともボロン及びインジウムを含むことが好ましい。
【００４１】
不純物としてボロンに加えてインジウムを用いると、抵抗素子のシリコン中におけるボロンの拡散を抑制し、ボロン濃度を安定化することができる。これにより、各抵抗素子についての抵抗値のバラツキを低減することができる。ここで、インジウムに起因する抵抗値のバラツキは、ボロン濃度を安定化する効果と比べれば僅かである。
【００４２】
前記の目的を達成するため、本発明に係る集積回路は、本発明のいずれかの抵抗アレイをラダー回路として用いたＤ／Ａコンバータを含む。
【００４３】
このようにして、抵抗値のバラツキの低減された抵抗アレイを用いることにより、デジタル信号をアナログ信号に変換する際の変換誤差が小さい、つまり、リニアリティ特性（線形性）に優れたＤ／Ａコンバータを含む集積回路を実現することができる。
【００４４】
また、本発明に係る他の集積回路は、本発明のいずれかの抵抗アレイをペア抵抗として用いた差動増幅器を含む。
【００４５】
このようにして、抵抗値のバラツキの低減された抵抗アレイにより構成したペア抵抗を用いることにより、差動出力電圧に同相ノイズとして生じるオフセット電圧を低減することができる。この結果、オフセット電圧の増加によって後段のアンプが非線形動作領域に入るのを抑制し、後段のアンプへの影響が少ない差動アンプを含む集積回路を実現することができる。
【発明の効果】
【００４６】
本発明の抵抗アレイによると、各抵抗素子から半導体基板への放熱性が高められていることにより、抵抗素子の温度上昇を抑制して抵抗値のバラツキを低減することができる。また、Ｐ型不純物として、ボロンに加えてインジウムを用いることにより、ボロン濃度を安定化して各抵抗素子についての抵抗値のバラツキを低減することができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００４８】
（第１の実施形態）
第１の実施形態について以下に説明する。図１（ａ）〜（ｃ）は、本実施形態に係る抵抗アレイについて説明する図である。図１（ａ）は平面図であり、そのIb-Ib'線による断面（抵抗素子１０３の抵抗部を通る断面）及びIc-Ic'線による断面（抵抗素子１０３のコンタクト領域１０４を通る断面）が、順に図１（ｂ）及び図１（ｃ）に示されている。
【００４９】
図１（ａ）に示す通り、本実施形態の抵抗アレイは、ｍ×ｎ個（ここでは一例として３×４個）の抵抗素子１０３を備え、各抵抗素子１０３はポリシリコンからなり且つ半導体基板１０１上にアレイ状に配置されている。各抵抗素子１０３は同じサイズ（例えば、それぞれ縦１〜１０μｍ程度、横１０〜１００μｍ程度）を有し且つ同じ間隔に並べられており、抵抗素子１０３自身のレイアウトに起因した温度の不均一性をできるだけ排除するようになっている。また、抵抗素子１０３の両端は、コンタクト領域１０４となっている。
【００５０】
２つの抵抗素子１０３の断面（図１（ａ）におけるIb-Ib'線による断面）を示す図１（ｂ）からも判るように、抵抗素子１０３は、絶縁膜３０１を介して半導体基板１０１上に設けられている。抵抗素子１０３の抵抗部を構成するポリシリコン部２０２は、Ｐ型不純物としてボロンを含む。また、ポリシリコン部２０２の側壁には、シリコン酸化膜又はシリコン窒化膜からなるサイドウォール２０３が形成されている。コンタクト領域１０４以外の部分については、ポリシリコン部２０２の表面にシリサイド層は無く、シリサイド防止膜２０４、層間膜（シリコン酸化膜等、図示は省略）等によって覆われている。シリサイド防止膜２０４は、サイドウォール２０３及び絶縁膜３０１上にも形成されている。
【００５１】
また、抵抗素子１０３のコンタクト領域１０４における断面（図１（ａ）のIc-Ic'線による断面）を示す図１（ｃ）から判るように、コンタクト領域１０４において、ポリシリコン部２０２の上部にはシリサイド層２０５が形成されている。図示は省略するが、シリサイド層２０５上に接続するようにコンタクトが形成される。該コンタクト、配線層等を介し、各抵抗素子１０３は、他の抵抗素子１０３又は周辺回路に電気的に接続される。尚、シリサイド層２０５は、抵抗素子１０３同士の間の領域にも形成されている（図１（ａ）ではシリサイド層２０５の図示は省略されている）。
【００５２】
また、図１（ａ）〜（ｃ）に示すように、半導体基板１０１の上部にはシリコン酸化膜からなる素子分離膜１０２が形成され、抵抗素子１０３のアレイの周囲を取り囲んでいる。
【００５３】
図１２（ａ）及び（ｂ）に示した従来例の場合、抵抗素子１３は、シリコン酸化膜等からなる素子分離膜１２の上に配置されている。これに対し、本実施形態の場合、特徴の一つとして、各抵抗素子１０３は、素子分離膜１０２上ではなく、絶縁膜３０１を介して半導体基板１０１の活性領域上に配置されている。ここで、絶縁膜３０１の膜厚は、素子分離膜１０２の膜厚（通常は２００〜５００ｎｍ）の十分の一以下である。
【００５４】
一般に、絶縁膜は、シリコンに比べると、熱伝導率が高く且つ熱容量が大きいために放熱性が悪い。よって、抵抗素子１０３が素子分離膜１０２上に配置されるのを避け、素子分離膜１０２よりも薄い絶縁膜３０１上に配置される構成とすることにより、抵抗素子１０３から半導体基板１０１へと熱が逃げやすいようにすることができる。このようにすると、アニールの際等における抵抗素子１０３の温度上昇を抑制し、レイアウトに起因する温度分布の影響を低減して、各抵抗素子１０３における抵抗値のバラツキを低減することができる。
【００５５】
絶縁膜３０１は、Ｉ／Ｏ用トランジスタのゲート酸化膜と同様に膜厚１０ｎｍ以下のシリコン酸化膜又はシリコン酸窒化膜であっても良いし、更に、これらの膜と、シリコン酸化膜よりも高誘電率である絶縁膜（High-k膜）との積層膜であってもよい。より薄い絶縁膜３０１を用いるほど抵抗素子１０３の温度上昇を抑制することができ、バラツキを低減する効果も高くなる。
【００５６】
但し、以上の構造において、抵抗素子１０３をゲートとして、絶縁膜３０１及び半導体基板１０１により大面積のＭＯＳキャパシタが構成されることになるため、巨大な寄生容量が発生しうる。素子分離膜１０２上に抵抗素子を形成する構造と比べると、絶縁膜３０１との膜厚の違いから、発生する寄生容量は約２０倍〜５０倍にも増加する。このため、抵抗アレイに電圧、電流を印加する際の応答時間が長くなり、高速動作が必要なシステムにおいては要求される仕様を満たさない場合が考えられる。よって、本実施形態の抵抗アレイは、求められる相対精度は高いが、高速であることはそれほど要求されないようなアナログ回路及びそれを用いたシステムに適している。
【００５７】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例を説明する。図２は、本変形例の抵抗アレイにおける抵抗素子１０３ａの断面図であり、第１の実施形態における図１（ｂ）に対応する。本変形例の抵抗素子１０３ａにおけるポリシリコン部３０２は、Ｐ型不純物として、ボロンに加えてインジウムを含んでいる。これが、第１の実施形態と異なる点である。他の構成については図１（ａ）〜（ｃ）に示す構造と同様であるため、詳しい説明は省略する。
【００５８】
不純物としてポリシリコン部３０２に導入されたインジウムは、ボロンの拡散を抑制する効果を有する。そのため、ボロンがポリシリコン部３０２の外に拡散する（外方拡散する）ことについても抑制する効果があると考えられる。よって、インジウム及びボロンの両方を不純物として用いることにより、ポリシリコン部３０２中におけるボロン濃度を安定化することができる。
【００５９】
ここで、インジウムは、不純物活性化アニール温度において、ボロンに比べると固溶限が百分の一以下である。このため、ポリシリコン部３０２の抵抗値は、活性化率の高いボロンによって概ね決定され、インジウム自体の抵抗値に対する影響が１％以上となることは無い。
【００６０】
また、インジウムを導入する場合、インジウムの濃度バラツキによって、抵抗値のバラツキが増加することは考え得る。しかし、一般的なイオン注入を想定すると、インジウムの注入ドーズ量のバラツキは多くても１％程度であるし、ボロンの濃度に対しては０．０１％のオーダーとなる。これに対し、レイアウト起因の温度バラツキの影響によって生じるボロン濃度のバラツキは、３％程度になる。このように、インジウム導入に起因する抵抗バラツキは、ボロンの温度変動による抵抗バラツキと比較すると非常に小さい。このため、ボロンに加えてインジウムを不純物として添加することにより、局所的な温度変動に対する耐性が強化され、抵抗アレイにおける抵抗値バラツキを低減することができる。
【００６１】
（第２の実施形態）
第２の実施形態について以下に説明する。図３（ａ）は、本実施形態の抵抗アレイを示す平面図である。図３（ａ）におけるIb-Ib'線による断面及びIc-Ic'線による断面は、順に、第１の実施形態における図１（ｂ）及び図１（ｃ）と同様である。また、図３（ａ）におけるIIIb-IIIb'線による断面が、図３（ｂ）に示されている。
【００６２】
第１の実施形態と同様に、本実施形態の抵抗アレイは、ｍ×ｎ個（ここでは３×４個）の抵抗素子１０３を備えている。抵抗素子１０３の構成、つまり、両端にコンタクト領域１０４を有すること、また、ボロンを含むポリシリコン部２０２、サイドウォール２０３、シリサイド防止膜２０４及びシリサイド層２０５等を備えることについても、第１の実施形態と同様である。以下には、第１の実施形態との相違点を主に説明する。
【００６３】
本実施形態では、抵抗アレイの下方に、素子分離膜１０２（例えば幅０．５〜１０μｍ）と、半導体基板１０１のシリコンからなる活性化領域（例えば幅０．５〜１０μｍ）上に絶縁膜３０１が形成された部分とが交互に配置され、いずれも各抵抗素子１０３と直交するようになっている。
【００６４】
このように、本実施形態では、各抵抗素子１０３の一部ずつが絶縁膜３０１上に（より詳しくは、絶縁膜３０１を介して半導体基板１０１上に）配置されている。この点において、各抵抗素子１０３の全体が絶縁膜３０１上に配置されていた第１の実施形態と相違する。素子分離膜１０２及び絶縁膜３０１の膜厚、材料等については、第１の実施形態と同様である。
【００６５】
抵抗素子１０３のうち、絶縁膜３０１を介して半導体基板１０１上にが配置されている部分については、素子分離膜１０２上に配置されている部分に比べて半導体基板１０１に向かって熱が逃げやすい。このことにより、第１の実施形態において説明したのと同様に、抵抗素子１０３の温度上昇を抑制して各抵抗素子１０３の抵抗値のバラツキを低減する効果を得ることができる。
【００６６】
ここで、第１の実施形態に比べると、膜厚の薄い絶縁膜３０１上に配置されている部分の面積が小さいことから、放熱性を良くする効果については小さい。この一方、絶縁膜３０１上に配置されている部分は大きな寄生容量を発生させる原因となるため、この部分の面積を縮小することによって寄生容量を抑制することができる。この結果、抵抗アレイに電圧、電流を印加する際の応答時間が短くなり、高速動作を必要とするＤ／Ａコンバータ等のアナログ回路用に用いる抵抗アレイとしては有利である。
【００６７】
つまり、このような抵抗アレイにおいて、アナログ回路の精度と高速性とはトレードオフの関係にある。そのため、より高速性を重視する場合には絶縁膜３０１を介する部分の面積を小さくし、より精度を重視する場合には絶縁膜３０１を介する部分の面積を大きくすることにより、アナログ回路の仕様に合わせて調整することができる。
【００６８】
更に、抵抗素子１０３におけるコンタクト領域１０４にはシリサイド層２０５が形成されている。コンタクト領域１０４についても、素子分離膜１０２よりも薄い絶縁膜３０１を介して半導体基板１０１上に配置されると寄生容量が増加する。しかし、シリサイド層２０５が形成されているために、他の部分よりも２桁程度は抵抗が低い。この結果、抵抗と容量との積によって表される時定数が小さくなり、抵抗アレイの高速応答には有利である。
【００６９】
また、本実施形態においても、抵抗素子１０３のポリシリコン部３０２について、Ｐ型不純物としてボロンの他にインジウムを含む構成とすることができる。これにより、ボロンの拡散を抑えてボロン濃度を安定化し、抵抗値のバラツキを低減することができる。
【００７０】
（第２の実施形態の変形例）
第２の実施形態の抵抗アレイについて説明したことから、図４に示す変形例のように、抵抗素子１０３のうちコンタクト領域１０４の全体又は一部のみについて、絶縁膜３０１を介して半導体基板１０１上に配置することが考えられる。図４において、コンタクト領域１０４を通るIc-Ic'線による断面は図１（ｃ）、抵抗素子１０３の他の部分を通るIIIb-IIIb'線による断面は図３（ｂ）と同様である。
【００７１】
このようにすると、抵抗値のバラツキを低減すると共に、より高速性についても重視したアナログ回路の抵抗アレイとすることができる。
【００７２】
（第３の実施形態）
第３の実施形態について以下に説明する。図５（ａ）〜（ｃ）は、本実施形態に係る抵抗アレイについて説明する図である。図５（ａ）は平面図であり、そのVb-Vb'線による断面及びVc-Vc'線による断面が、順に図５（ｂ）及び図５（ｃ）に示されている。
【００７３】
第１の実施形態と同様に、本実施形態の抵抗アレイは、ｍ×ｎ個（ここでは３×４個）の抵抗素子１０３を備えている。抵抗素子１０３の構成、つまり、両端にコンタクト領域１０４を有すること、また、ボロンを含むポリシリコン部２０２、サイドウォール２０３、シリサイド防止膜２０４及びシリサイド層２０５等を備えることについても、第１の実施形態と同様である。以下には、第１の実施形態との相違点を主に説明する。
【００７４】
本実施形態では、図５（ａ）〜（ｃ）に示すように、各抵抗素子１０３は、素子分離膜１０２（膜厚０．５〜１０μｍ）上に形成されている。また、抵抗素子１０３同士の間のに、抵抗素子１０３の長手方向と並行に延びるように、絶縁膜３０１の形成された半導体基板１０１の活性領域が配置されている。
【００７５】
このように、抵抗素子１０３の下方ではなく、隣り合う抵抗素子１０３同士の間（長辺同士の間）に、半導体基板１０１の活性領域上に絶縁膜３０１の形成された領域が配置されている。この点において、本実施形態の構造は、第１の実施形態と異なっている。
【００７６】
シリコン酸化膜かなる素子分離膜１０２は、シリコンからなる半導体基板１０１に比べると、熱伝導率が低く且つ熱容量が大きいために放熱性が悪い。そこで、抵抗素子１０３の下に位置する部分の素子分離膜１０２について、体積を小さくして周囲には半導体基板１０１の活性領域が位置するようにする。このようにすると、抵抗素子１０３下の素子分離膜１０２は、底面に加えて側面からも熱を逃がすことができるようになる。この結果、抵抗素子１０３の温度上昇を抑制し、レイアウトに起因する温度分布の影響を低減して、各抵抗素子１０３における抵抗値のバラツキを低減することができる。
【００７７】
第１及び第２の実施形態に比べると、薄い絶縁膜３０１を介して半導体基板１０１上に抵抗素子１０３が配置された構造を有していないため、本実施形態の構造による放熱性の向上は小さい。その一方、抵抗素子１０３と半導体基板１０１との間の寄生容量の増大を避けることができる。このため、抵抗アレイに電圧、電流を印加する際の応答時間が短くなり、高速動作を必要とするＤ／Ａコンバータ等のアナログ回路用に用いる抵抗アレイとしては有利である。
【００７８】
尚、本実施形態においても、抵抗素子１０３のポリシリコン部３０２について、Ｐ型不純物としてボロンの他にインジウムを含む構成とすることができる。これにより、ボロンの拡散を抑えてボロン濃度を安定化し、各抵抗素子における抵抗値のバラツキを低減することができる。
【００７９】
（第３の実施形態の第１変形例）
第３の実施形態の第１変形例について説明する。図６（ａ）は、本変形例の抵抗アレイの平面図である。また、図６（ａ）におけるVb-Vb'線による断面は図５（ｂ）と同様であり、VIb-VIb'線による断面は図６（ｂ）に示されている。
【００８０】
本変形例では、各抵抗素子１０３の周囲全てを囲むように、半導体基板１０１の活性領域とその上に形成された絶縁膜３０１が配置されている。結果として、各抵抗素子１０３は、独立した素子分離膜１０２上にそれぞれ形成された構造となっている。
【００８１】
このような構造であるから、抵抗素子１０３下の素子分離膜１０２は、図５（ｂ）に示されているVb-Vb'線方向の側面に加えて、図６（ｂ）に示されているVIb-VIb'線方向の側面からも熱を逃がすことができる。このため、図５（ａ）〜（ｃ）の構造に比べ、抵抗素子１０３からの放熱が更に容易になり、レイアウトに起因する温度分布の影響を低減して、各抵抗素子１０３における抵抗値のバラツキを低減することができる。
【００８２】
（第３の実施形態の第２変形例）
第３の実施形態の第２変形例について説明する。図７（ａ）は、本変形例の抵抗アレイの平面図である。また、図７（ａ）におけるVb-Vb'線による断面は図５（ｂ）と同様であり、VIIb-VIIb'線による断面は図７（ｂ）に示されている。
【００８３】
図６（ｂ）に断面を示す第１変形例と比較すると、変形例では、図７（ｂ）に示す通り、シリサイド層２０５を有するコンタクト領域１０４の下方にも半導体基板１０１の活性領域が位置している。このようにすると、素子分離膜１０２よりも薄い絶縁膜３０１を介して半導体基板１０１上に配置された部分の抵抗素子１０３から半導体基板１０１に放熱しやすくなる。この一方、当該部分における寄生容量が大きくなる。しかし、当該部分では、シリサイド層２０５が形成されていることから他の部分よりも２桁程度は抵抗が低くなっている。この結果、抵抗と容量との積によって表される時定数が小さくなり、抵抗アレイの高速応答には有利である。
【００８４】
以上の通り、各抵抗素子１０３の周囲に半導体基板１０１の活性領域を配置すると共に、コンタクト領域１０４の全体又は一部については絶縁膜３０１を介して半導体基板１０１上に配置するようにする。このようにすると、抵抗素子１０３からの放熱性の向上によって相対精度を向上させると共に、高速性を重視するアナログ回路の抵抗アレイに適している。
【００８５】
（第４の実施形態）
第４の実施形態について以下に説明する。図８（ａ）は、本実施形態の抵抗アレイを示す平面図である。また、図８（ａ）におけるVIIIb-VIIIb'線における断面が図８（ｂ）に示されている。
【００８６】
第１の実施形態と同様に、本実施形態の抵抗アレイは、ｍ×ｎ個（ここでは３×４個）の抵抗素子１０３ａを備えている。抵抗素子１０３ａの構成、つまり、両端にコンタクト領域１０４を有すること、また、ポリシリコン部３０２、サイドウォール２０３、シリサイド防止膜２０４及びシリサイド層２０５等を備えることについても、第１の実施形態と同様である。以下には、第１の実施形態との相違点を主に説明する。
【００８７】
本実施形態の抵抗アレイでは、各抵抗素子１０３ａは、素子分離膜１０２上に形成されている。このため、素子分離膜１０２よりも薄い絶縁膜３０１を介して半導体基板１０１上に配置された部分を有する構成である第１〜第３の実施形態に比べると、抵抗素子１０３ａから熱が逃げにくく、温度が上昇しやすい構造である。
【００８８】
ここで、抵抗素子１０３ａのポリシリコン部３０２は、Ｐ型不純物として、ボロンに加えてインジウムを含んでいる。
【００８９】
不純物としてポリシリコン部３０２に導入されたインジウムは、ボロンの拡散を抑制する効果を有する。そのため、ボロンがポリシリコン部３０２の外に拡散する（外方拡散する）ことについても抑制する効果があると考えられる。よって、インジウム及びボロンの両方を不純物として用いることにより、ポリシリコン部３０２中におけるボロン濃度を安定化することができる。
【００９０】
ここで、インジウムは、不純物活性化アニール温度において、ボロンに比べると固溶限が百分の一以下である。このため、ポリシリコン部３０２の抵抗値は、活性化率の高いボロンによって概ね決定され、インジウム自体の抵抗値に対する影響が１％以上となることは無い。
【００９１】
また、インジウムを導入する場合、インジウムの濃度バラツキによって、抵抗値のバラツキが増加することは考え得る。しかし、一般的なイオン注入を想定すると、インジウムの注入ドーズ量のバラツキは多くても１％程度であるし、ボロンの濃度に対しては０．０１％のオーダーとなる。これに対し、レイアウト起因の温度バラツキの影響によって生じるボロン濃度のバラツキは、３％程度になる。このように、インジウム導入に起因する抵抗バラツキは、ボロンの温度変動による抵抗バラツキと比較すると非常に小さい。このため、ボロンに加えてインジウムを不純物として添加することにより、局所的な温度変動に対する耐性が強化され、抵抗アレイにおける各抵抗素子の抵抗値のバラツキを低減することができる。
【００９２】
このような抵抗アレイの製造法について、以下に説明する。
【００９３】
まず、シリコンからなる半導体基板１０１の上部に、素子分離膜１０２を形成する。例えば、膜厚２００〜５００ｎｍのシリコン酸化膜を種とするＳＴＩ（Shallow Trench Isolation）として形成すれば良い。
【００９４】
この後、ＳＴＩである素子分離膜１０２上に、膜厚５０〜２００ｎｍのＰ型ポリシリコン膜を形成する。ここで、抵抗アレイと同じチップに集積するトランジスタのＰ型ゲート電極と同時に該Ｐ型ポリシリコン膜を形成すると、工程数を低減して低コスト化することができる。この場合、ポリシリコン膜形成後、トランジスタのゲート注入時に、まずインジウムを注入した後、続いてボロンを注入する。この際、インジウムの注入が深すぎると、ゲート酸化膜を突き抜けて信頼性を劣化させることがあるため、例えば３０ｋｅＶ以下の注入エネルギーによって浅く注入する。
【００９５】
また、ポリシリコン膜の形成後に注入を行なわない場合、ソース・ドレイン領域に対する不純物注入工程にてインジウム及びボロンを導入しても良い。更には、抵抗素子１０３ａのみに注入するためのマスクを用い、インジウムを追加の工程として注入しても良い。このようにすると、トランジスタ領域にインジウムが注入されることはないため、ゲート酸化膜には影響しない。
【００９６】
インジウムの注入ドーズ量については、固溶限よりも高く、且つ、結晶欠陥が影響しないと推定される１×１０15／ｃｍ2 以下とすることが好ましい。この一方、ボロンの注入ドーズ量については、１ｘ１０15〜１ｘ１０16／ｃｍ2 とする。
【００９７】
また、不純物の活性化は、最終的に、処理温度が最も高いソース・ドレイン注入後の熱処理によって決まる。１０００℃以上のスパイクアニール、１１００℃以上のフラッシュランプアニール又はレーザーアニールを用いて不純物の活性化が行なわれると、ボロンの活性化濃度は、１ｘ１０20／ｃｍ2 から、固溶限である５ｘ１０20〜６ｘ１０20／ｃｍ3 程度になる。また、インジウムの活性化濃度は、固溶限である３ｘ１０18／ｃｍ3 程度となる。このため、抵抗素子１０３ａの抵抗値については、ボロンの活性化濃度によってほぼ決まることになる。
【００９８】
尚、図８（ａ）に示しているように、レイアウトに起因して局所的な温度分布が発生するのを避けるために、抵抗素子１０３ａを左右対称に配置し、更に、周辺回路も極力対称になるように配置する。また、レーザーアニールの場合、スキャン方法によってはビームの重なり具合によってスキャンムラが発生することがあるため、１つのアナログ回路において用いる複数の抵抗素子の全てを同時にスキャンするのが良い。これを可能とするためには、抵抗アレイをレーザーのビーム径よりも小さい領域内に配置する。これにより、温度分布の影響を小さくすることができる。
【００９９】
（第５の実施形態）
第５の実施形態として、第１から第４の実施形態における抵抗アレイを用いたＤ／Ａコンバータを説明する。
【０１００】
図９（ａ）に示す回路図は、抵抗値のＲΩの複数の抵抗素子４０１からなる抵抗アレイを用いたＲ−２Ｒ型の抵抗ラダー回路の一例を示している。また、図９（ｂ）は、図９（ａ）の回路図を元にして、抵抗アレイ４０３と、スイッチ４０２（トランジスタを含む）と、制御回路４０４とからなるＤ／Ａコンバータのレイアウトの一例を示したものである。
【０１０１】
抵抗アレイ４０３は、第１から第４のいずれかの実施形態における抵抗アレイであるため抵抗値のバラツキが小さい。このため、デジタル信号をアナログ信号に変換する際の変換誤差が小さく、リニアリティ特性（線形性）に優れたＤ／Ａコンバータを構成することができる。
【０１０２】
更に、複数個（ここでは３ｎ個とする）の抵抗素子５０１を有する抵抗アレイを複数個（Ｎ個とする）用い、ＮビットのＤ／Ａコンバータを構成することもできる。これについて、図１０（ａ）及び（ｂ）に示す。
【０１０３】
図１０（ａ）は、抵抗値ＲΩの複数の抵抗素子５０１からなる抵抗アレイを用いた抵抗ラダー回路を例示している。但し、ｎ個の抵抗素子５０１をまとめてｎＲと示している。また、図１０（ｂ）に示すように、該Ｄ／Ａコンバータにおいて、１ビットに相当する回路は、３ｎ個の抵抗素子を含む抵抗アレイ５０３一つと、スイッチ５０２（トランジスタを含む）とを含む。同様の構造によりＮビットの回路が設けられ、制御回路５０４と合わせてＮビットのＤ／Ａコンバータとなっている。図１０（ａ）及び（ｂ）に示す例の場合、１０個の抵抗アレイ５０３が設けられており、１０ビットのＤ／Ａコンバータである。
【０１０４】
このようにすると、１ビットを構成する抵抗素子の数を増やすことができるため、抵抗値が平均化されてバラツキが小さくなる。よって、例えば１０ビット以上の高精度なＤ／Ａコンバータを形成することができる。
【０１０５】
（第６の実施形態）
第６の実施形態として、第１から第４の実施形態における抵抗アレイを用いた差動アンプを説明する。
【０１０６】
図１１（ａ）に、最も基本的な差動アンプの回路図を示す。該差動アンプは、抵抗アレイ６０３、第１のトランジスタ６０４、第２のトランジスタ６０５、電流源６０６、Ｖin（差動入力）６０７、Ｖout （差動出力）６０８、ＶＤＤ（電源電圧）６０９を備える。また、抵抗アレイ６０３中の抵抗素子６０１をｎ個（ｎは１以上）と、他の抵抗素子６０２をｎ個とをペアとしてペア抵抗を構成し、ペアの第１のトランジスタ６０４及び第２のトランジスタ６０５と共に差動アンプを構成している。図１１（ｂ）は、このような差動アンプのレイアウトの例を示す。ここでは、ペアトランジスタ及び電流源をまとめて６１１としている。
【０１０７】
また、複数の抵抗アレイ７０１を用いてペア抵抗７０２を形成しても良い。図１１（ｃ）に、２つの抵抗アレイ７０１を用いる場合のレイアウト例を示している。ここでも、ペアトランジスタ及び電流源をまとめて７０３としている。
【０１０８】
第１から第４の実施形態における抵抗アレイにより構成したペア抵抗はバラツキが小さいため、これを用いることにより、差動出力電圧に同相ノイズとして生じるオフセット電圧を低減することができる。その結果、例えばオフセット電圧増加によって後段のアンプが非線形動作領域に入るのを抑制することができ、後段のアンプへの影響が少ない高精度な差動アンプを構成することができる。
【産業上の利用可能性】
【０１０９】
本発明の抵抗アレイ及びそれを用いた集積回路は、抵抗アレイを構成する各抵抗素子の相対精度に優れるため、高精度なアナログ集積回路として、また、そのようなアナログ回路とデジタル回路とが混載されたシステムＬＳＩとしても有用である。
【図面の簡単な説明】
【０１１０】
【図１】図１（ａ）〜（ｃ）は、第１の実施形態の抵抗アレイについて模式的に示す平面図及び断面図である。
【図２】図２は、第１の実施形態の変形例の抵抗アレイについて模式的に示す断面図である
【図３】図３（ａ）及び（ｂ）は、第２の実施形態の抵抗アレイについて模式的に示す平面図及び断面図である。
【図４】図４は、第２の実施形態の変形例の抵抗アレイについて模式的に示す平面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第３の実施形態の抵抗アレイについて模式的に示す平面図及び断面図である。
【図６】図６（ａ）及び（ｂ）は、第３の実施形態の第１変形例の抵抗アレイについて模式的に示す平面図及び断面図である。
【図７】図７（ａ）及び（ｂ）は、第３の実施形態の第２変形例の抵抗アレイについて模式的に示す平面図及び断面図である。
【図８】図８（ａ）及び（ｂ）は、本発明の第４の実施形態の抵抗アレイについて模式的に示す平面図及び断面図である。
【図９】図９（ａ）及び（ｂ）は、本発明の第５の実施形態のＤ／Ａコンバータについて説明する回路図及びレイアウト図である。
【図１０】図１０（ａ）及び（ｂ）は、本発明の第５の実施形態のＤ／Ａコンバータについて説明する他の回路図及びレイアウト図である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第６の実施形態の差動アンプについて説明する回路図及びレイアウト図である。
【図１２】図１２（ａ）及び（ｂ）は、従来の抵抗アレイについて模式的に示す平面図である。
【図１３】図１３は、レーザーアニールの処理温度と、Ｐ型ポリシリコン抵抗の抵抗値との関係を示す図である。
【符号の説明】
【０１１１】
１０１      半導体基板
１０２      素子分離膜
１０３      抵抗素子
１０３ａ    抵抗素子
１０４      コンタクト領域
２０２      ポリシリコン部
２０３      サイドウォール
２０４      シリサイド防止膜
２０５      シリサイド層
３０１      絶縁膜
３０２      ポリシリコン部
４０１      抵抗素子（ＲΩ）
４０２      スイッチ
４０３      抵抗アレイ
４０４      制御回路
５０１      抵抗素子（ＲΩ、ｎ個）
５０２      スイッチ
５０３      抵抗アレイ（３ｎ個の抵抗素子を含む）
５０４      制御回路
６０１      抵抗素子（ｎ個）
６０２      抵抗素子（ｎ個）
６０３      抵抗アレイ
６０４      第１のトランジスタ
６０５      第２のトランジスタ
６０６      電流源
６０７      Ｖin（差動入力）
６０８      Ｖout （差動出力）
６０９      ＶＤＤ（電源電圧）
６１０      ペア抵抗
７０１      抵抗アレイ
７０２      ペア抵抗
７０３      ペアトランジスタ及び電流源
【図１】
2010238723.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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