(57)【要約】【課題】２系統の電源を使用する半導体集積回路において、電源投入・遮断時に、一方の電源が投入されていない場合、回路内部のノードの電位が不定になってしまう箇所が発生するという課題があり、更に、その結果として回路内部に無駄な貫通電流が流れるという課題があった。【解決手段】ＶＤＤＩＯを電圧降下させてノードＮ１にＶＤＤ以下の所定電位を印加する電圧降下手段８２と、ノードＮ１に接続され、ＶＤＤを入力するインバータ８３と、インバータ８３の出力信号に基づきオン／オフ動作し、オン状態のときには、“Ｌ”を出力するＮＭＯＳ８４とを有する論理回路８０を設け、ＶＤＤＩＯが印加され、ＶＤＤが印加されていないときは、ＮＭＯＳ８４からレベルシフタのノードＮ３にＬ”を出力してレベルシフタ９０内の論理レベルを確定する。【選択図】図１
2010166405.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位を電圧降下させて第１のノードに第２の電源電位以下の所定電位を印加する電圧降下手段と、
前記第１のノードと、第３の電源電位が印加される第１の電源端子の間に接続され、前記第２の電源電位を入力してその論理レベルを反転した信号を出力する第１のインバータと、
前記第１のインバータの出力信号に基づきオン／オフ動作し、オン状態のときには、前記第３の電源電位に応じた論理レベルの信号を出力するスイッチ手段と、
前記第１、第２及び第３の電源電位が印加され、論理レベルを表す入力信号を入力し、前記入力信号における前記第２の電源電位に対応する論理レベルの電位を前記第２の電源電位から前記第１の電源電位にシフトして前記入力信号の論理レベルに対応する信号を第１の出力端子に出力し、且つ前記第２の電源電位が遮断されたときには、前記スイッチ手段の出力信号を入力して、前記第１の出力端子の論理レベルを確定するレベルシフタと、
を備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路は、更に、
前記第１の電源電位が印加される第２の電源端子と、第２の出力端子との間に接続され、前記第１の出力端子の出力信号によりオン／オフ動作し、前記第１の電源電位に基づく出力信号を前記第２の出力端子に出力する第１の出力トランジスタを備えたことを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路により構成され、第１の入力信号を前記入力信号として入力し、前記入力信号における前記第２の電源電位に対応する前記論理レベルの電位を前記第２の電源電位から前記第１の電源電位にシフトし、第１の出力信号として前記第１の出力端子から出力する第１の論理回路付きレベルシフタと、
請求項１記載の半導体集積回路により構成され、第２の入力信号を前記入力信号として入力し、前記入力信号における前記第２の電源電位に対応する前記論理レベルの電位を前記第２の電源電位から前記第１の電源電位にシフトし、第２の出力信号として前記第１の出力端子から出力する第２の論理回路付きレベルシフタと、
前記第１の電源電位が印加される第２の電源端子と、第２の出力端子との間に直列に接続され、前記第１の論理回路付きレベルシフタの前記第１の出力信号によりオン／オフ動作する第１の出力トランジスタと、
前記第２の出力端子と、前記第３の電源電位が印加される前記第１の電源端子との間に直列に接続され、前記第２の論理回路付きレベルシフタの前記第２の出力信号によりオン／オフ動作する第２の出力トランジスタと、
を備えたことを特徴とする半導体集積回路。
【請求項４】
前記レベルシフタは、
前記第１の電源電位により駆動され、第２のノード及び第１の出力端子上の論理レベルを確定するクロスカップル回路と、
前記第２のノードに接続され、前記入力信号に基づき前記第２のノード上の前記論理レベルを設定する第１のスイッチと、
前記第２の電源電位により駆動され、前記入力信号の論理レベルを反転する第２のインバータと、
前記第１の出力端子に接続され、前記第２のインバータの出力信号に基づき前記第１の出力端子上の論理レベルを設定する第２のスイッチと、
を備えたことを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記レベルシフタにおいて、前記第２のノードには、前記スイッチ手段の出力信号が印加されることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記レベルシフタにおいて、前記第１の出力端子には、前記スイッチ手段の出力信号が印加されることを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記電圧降下手段は、ダイオード接続された複数のＭＯＳトランジスタを有し、前記第２の電源端子と前記第１のノードとの間に直列接続されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入時及び電源遮断時における貫通電流発生の抑制を図った、半導体集積回路のインターフェース部の回路に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路間の信号のインターフェース部には、半導体集積回路内部の信号レベルと、他の半導体集積回路の信号レベルを変換する出力回路、入力回路、又は入出力回路が用いられ、信号の授受が行われている。
【０００３】
これらの出力回路等では主に二つの異なる電源電位が使われている。一つは半導体集積回路内部の回路で使用する電源電位（以下「ＶＤＤ」という。）、もう一つは他の半導体集積回路との信号レベルとなる電源電位（以下「ＶＤＤＩＯ」という。）である。一般的に、ＶＤＤよりＶＤＤＩＯの電源電位が高く、以下、ＶＤＤ＝１．５Ｖ、ＶＤＤＩＯ＝３．３Ｖを例に一般的な出力回路について説明する。
【０００４】
図７（ａ）〜（ｃ）は、従来の出力回路を示す回路図であり、同図（ａ）はシンボルを示す図、同図（ｂ）は全体の回路図、及び同図（ｃ）は同図（ｂ）中のレベルシフタの回路図である。
【０００５】
この出力回路１０は、トライステート出力回路であって、入力信号を入力する入力端子Ｘと、制御信号を入力するアウトプットイネーブル端子ＯＥと、ＶＤＤがそれぞれ印加されたインバータ１１、２入力の否定論理積回路（以下「ＮＡＮＤ」という。）１２、及び２入力の否定論理和回路（以下「ＮＯＲ」という。）１３と、ＶＤＤ及びＶＤＤＩＯがそれぞれ印加された２つのレベルシフタ２０−１，２０−２と、出力用のＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）２７と、出力用のＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）２８と、外部出力端子ＰＡＤとで構成されている。
【０００６】
一方のレベルシフタ２０−１は、ＰＭＯＳ２４，２５で構成されたクロスカップル回路と、ＰＭＯＳ２１及びＮＭＯＳ２２で構成されたインバータと、スイッチ用のＮＭＯＳ２３及びＮＭＯＳ２６とを有している。他方のレベルシフタ２０−２は、レベルシフタ２０−１と同様の構成である。
【０００７】
次に、出力回路１０の動作について説明する。
この出力回路１０では、アウトプットイネーブル端子ＯＥの信号がローレベル（以下“Ｌ”という。）のときは、外部出力端子ＰＡＤがハイインピーダンス状態（以下“ＨＺ”という。）になる。アウトプットイネーブル端子ＯＥの信号がハイレベル（以下“Ｈ”という。）のときは、入力信号の論理レベルと同一の出力信号を出力する。
【０００８】
例えば、アウトプットイネーブル端子ＯＥに“Ｈ”が入力され、入力端子Ｘに“Ｈ”の信号が入力されると、ＮＡＮＤ１２は“Ｌ”、ＮＯＲ１３は“Ｌ”を出力する。これにより、レベルシフタ２０−１，２０−２の入力端子ＩＮには“Ｌ”が入力される。
【０００９】
レベルシフタ２０−１の入力端子ＩＮに“Ｌ”が入力されると、ＰＭＯＳ２１がオンするため、ＮＭＯＳ２６がオンして、出力端子ＯＵＴには“Ｌ”が出力される。この結果、ＰＭＯＳ２７をオンする。同様に、レベルシフタ２０−２は、出力端子ＯＵＴからの“Ｌ”を出力して、ＮＭＯＳ２８をオフする。
【００１０】
ＰＭＯＳ２７がオン、ＮＭＯＳ２８がオフとすると、外部出力端子ＰＡＤには、ＶＤＤＩＯレベルの“Ｈ”が出力される。
【００１１】
アウトプットイネーブル端子ＯＥに“Ｈ”、入力端子Ｘに“Ｌ”が入力された場合は、レベルシフタ２０−１，２０−２には“Ｌ”が入力され、ＮＭＯＳ２６には“Ｈ”、ＰＭＯＳ２５には“Ｈ”が入力されるので、出力端子ＯＵＴには“Ｌ”が出力される。
【００１２】
このようにして、出力回路１０は入力端子Ｘに入力される入力信号の電源電位をＶＤＤからＶＤＤＩＯにシフトする。
【００１３】
下記の特許文献１には、入力信号のレベルを、ＶＤＤからＶＤＤＩＯに変換するレベルシフト回路において、ＶＤＤよりもＶＤＤＩＯの方が早く投入された場合であっても、貫通電流が流れることを防止するレベルシフタが開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平９−９８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の図７の出力回路１０や特許文献１のレベルシフタを用いた半導体集積回路では、次の（１）、（２）のような課題があった。
【００１６】
（１）図７の出力回路１０の課題
図８（ａ）、（ｂ）は、図７の従来の出力回路１０の動作を示す波形図である。
【００１７】
図８（ａ）に示すＶＤＤ及びＶＤＤＩＯの電源投入時には、時刻ｔ１とｔ２のタイミングで、ＶＤＤがオフ、ＶＤＤＩＯがオンの状態となることがあるが、このとき、図７（ｃ）のＰＭＯＳ２１、ＮＭＯＳ２２で構成されるインバータには、ＶＤＤが印加されていないため、このインバータの出力が不定となり、レベルシフタ２０−１，２０−２の出力信号も不定となってしまう。この結果、レベルシフタ２０−１，２０−２の出力電位が中間電位になると、ＶＤＤＩＯ端子と接地との間に、ＰＭＯＳ２７及びＮＭＯＳ２８を介して大きな貫通電流が流れてしまう。同様に、図８（ｂ）に示すＶＤＤ及びＶＤＤＩＯの電源遮断時には、時刻ｔ３とｔ４のタイミングで、ＶＤＤがオフ、ＶＤＤＩＯがオンの状態となることがある。このときも、電源投入時と同様の理由でＰＭＯＳ２７及びＮＭＯＳ２８を介して大きな貫通電流が流れてしまう。
【００１８】
このように、図７の出力回路１０では、ＶＤＤ及びＶＤＤＩＯの電源投入時及び電源遮断時に、ＰＭＯＳ２７及びＮＭＯＳ２８を介して大きな貫通電流が流れてしまうという課題があった。
【００１９】
（２）特許文献１のレベルシフタの課題
特許文献１に記載のレベルシフタでは、図７（ｃ）に示すレベルシフタの出力端子ＯＵＴに対し、電源投入時に貫通電流が流れることを防止するためのパワーオン・リセット回路が接続されている。このパワーオン・リセット回路では、ＶＤＤよりもＶＤＤＩＯの方が早く投入された場合には、同回路内のＮＭＯＳのゲートにＶＤＤが印加されなくなるので当該のＮＭＯＳはオフとなり、容量素子にＶＤＤＩＯが印加されてこの容量素子により電荷がチャージされる。これにより、出力端子ＯＵＴの論理レベルが“Ｌ”に設定され、レベルシフタ内の論理レベルが確定する回路である。
【００２０】
しかし、特許文献１の回路は、容量素子を用いているため、ＶＤＤが１度、オンになると電荷がディスチャージされるので、再び、ＶＤＤがオフになってもパワーオン・リセット回路はレベルシフタ２０−１（２０−２）から遮断されて機能しなくなる。したがって、特許文献１の回路は、ＶＤＤ及びＶＤＤＩＯの投入時には有効であるが、遮断時には利用できない。
【００２１】
更に、特許文献１の回路の場合、パワーオン・リセット回路の容量素子による電荷は、ＮＭＯＳのリーク電流によりディスチャージされるため、ＶＤＤＩＯがオンになってから長時間、ＶＤＤがオフ状態を続けると貫通電流の防止ができなくなることがある。これを防ぐために、大きな容量の容量素子が必要となり、回路面積が大きくなるという課題があった。
【課題を解決するための手段】
【００２２】
本発明の半導体集積回路は、第１の電源電位を電圧降下させて第１のノードに第２の電源電位以下の所定電位を印加する電圧降下手段と、前記第１のノードと、第３の電源電位が印加される第１の電源端子の間に接続され、前記第２の電源電位を入力してその論理レベルを反転した信号を出力する第１のインバータと、前記第１のインバータの出力信号に基づきオン／オフ動作し、オン状態のときには、前記第３の電源電位に応じた論理レベルの信号を出力するスイッチ手段と、前記第１、第２及び第３の電源電位が印加され、論理レベルを表す入力信号を入力し、前記入力信号における前記第２の電源電位に対応する論理レベルの電位を前記第２の電源電位から前記第１の電源電位にシフトして前記入力信号の論理レベルに対応する信号を第１の出力端子に出力し、且つ前記第２の電源電位が遮断されたときには、前記スイッチ手段の出力信号を入力して、前記第１の出力端子の論理レベルを確定するレベルシフタとを備えたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、半導体集積回路に第１の電源電位が印加されており、且つ第２の電源電位が印加されていないときは、一定の論理レベルの信号をレベルシフタに出力するための論理回路を設けたので、レベルシフタ内の各ノードの電位が確定して第１の出力端子の電位も確定する。これにより、貫通電流の発生を防止できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１における図２中の出力回路を示す回路図である。
【図２】本発明の実施例１における半導体集積回路を示す概略構成図である。
【図３】図１の論理回路８０の動作を示す波形図である。
【図４】本発明の実施例２における出力回路を示す回路図である。
【図５】本発明の実施例３における出力回路を示す回路図である。
【図６】本発明の実施例４における入出力回路を示す構成図である。
【図７】従来の出力回路を示す回路図である。
【図８】従来の図７の出力回路１０の動作を示す波形図である。
【発明を実施するための形態】
【００２５】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２６】
（実施例１の半導体集積回路）
図２は、本発明の実施例１における半導体集積回路を示す概略構成図である。
【００２７】
この半導体集積回路４０及び５０は、例えば、基板３０上に搭載されており、これらに対して低電源部５６からは電位の低いＶＤＤが供給され、高電源部５７からは、電位の高いＶＤＤＩＯが供給されている。
【００２８】
一方の半導体集積回路４０は、信号処理等を行う内部回路４１と、この内部回路４１の出力信号を同回路の外部に出力する出力回路４２と、外部からの入力信号を入力して内部回路４１に与える入力回路４３と、内部回路４１に対して信号の授受を行う入出力回路４４とを有している。
【００２９】
他方の半導体集積回路５０は、信号処理等を行う内部回路５１と、一方の出力回路４２の出力信号を入力して内部回路５１に与える入力回路５２と、内部回路５１の出力信号を入力して入力回路４３に出力する出力回路５３と、内部回路５１に対して信号の授受を行い、一方の入出力回路４４と信号の入出力を行う入出力回路５４とを有している。
【００３０】
このような半導体集積回路４０及び５０では、次のような動作を行う。
例えば、ＶＤＤにより駆動される半導体集積回路４０からＶＤＤＩＯにより駆動される半導体集積回路５０に信号を送信する場合、使用している電源電位が異なるため、電源電位のシフトが必要となる。半導体集積回路４０において、内部回路４１からＶＤＤの出力信号が出力されると、出力回路４２では、これをＶＤＤＩＯの出力信号にシフトして出力する。入力回路４３は、他の半導体集積回路５０から出力されたＶＤＤの出力信号を入力して、内部回路４１に与える。
【００３１】
（実施例１の出力回路）
図１（ａ）、（ｂ）、（ｃ）は、本発明の実施例１における図２中の出力回路を示す回路図であり、同図（ａ）はシンボルを示す図、同図（ｂ）は全体の回路図及び同図（ｃ）は同図（ｂ）中のレベルシフタの回路図である。
【００３２】
この出力回路４２は、トライステート出力回路であって、入力端子Ｘと、アウトプットイネーブル端子ＯＥと、外部出力端子ＰＡＤとを有している。出力回路４２は、アウトプットイネーブル端子ＯＥの信号を反転するインバータ６３と、インプットイネーブル端子ＯＥの信号及び入力端子Ｘの信号の否定論理積をとる２入力ＮＡＮＤ６２と、入力端子Ｘの信号及びインバータ６３の出力信号の否定論理和をとる２入力ＮＯＲ６３とを有している。これらのインバータ６１、ＮＡＮＤ６２及び２入力ＮＯＲ６３は、ＶＤＤにより駆動される。
【００３３】
出力回路４２は、更に、ＮＡＮＤ６２の出力側に接続された論理回路付きレベルシフタ７０−１と、ＮＯＲ６３の出力側に接続された論理回路付きレベルシフタ７０−２と、論理回路付きレベルシフタ７０−１の出力側に接続されたＰＭＯＳ９５と、論理回路付きレベルシフタ７０−２の出力側に接続されたＮＭＯＳ９６を有している。論理回路付きレベルシフタ７０−１，７０−２は、ＶＤＤＩＯ及びＶＤＤにより駆動される。
【００３４】
ＰＭＯＳ９５は、ＶＤＤＩＯが印加される第２の電源端子（例えば、ＶＤＤＩＯ端子）と、第２の出力端子（例えば、外部出力端子）ＰＡＤとの間に接続され、論理回路付きレベルシフタ７０−１の出力信号によりオン／オフ動作し、ＶＤＤＩＯに基づく出力信号を外部出力端子ＰＡＤに出力する機能を有している。ＮＭＯＳ９６は、外部出力端子ＰＡＤと、接地との間に接続され、論理回路付きレベルシフタ７０−２の出力信号によりオン／オフ動作し、接地電位に基づく出力信号を外部出力端子ＰＡＤに出力する機能を有している。
【００３５】
論理回路付きレベルシフタ７０−１は、論理回路８０及びレベルシフタ９０により構成されている。論理回路８０は、ゲートが接地された静電気対策用のＰＭＯＳ８１と、ダイオード接続された複数のＮＭＯＳ８２ａ〜８２ｃを有し、ＶＤＤＩＯ端子とノードＮ１の間にダイオード接続された電圧降下手段８２と、第１のノードＮ１、及び接地との間に接続され、ＰＭＯＳ８３ａ及びＮＭＯＳ８３ｂで構成された第１のインバータ８３と、このインバータ８３の出力信号に基づきオン／オフ動作し、オン状態のときには接地電位の“Ｌ”を出力するスイッチ手段（例えば、ＮＭＯＳ）８４により構成されている。
【００３６】
レベルシフタ９０は、ＶＤＤＩＯにより駆動され、第２のノードＮ３及び出力端子ＯＵＴ上の論理レベルを確定するクロスカップル回路９３と、入力端子ＩＮの信号に基づきノードＮ３上の論理レベルを設定する第１のスイッチ（例えば、ＮＭＯＳ）９２と、入力端子ＩＮの信号の論理レベルを反転する第２のインバータ（例えば、インバータ）９１と、第１の出力端子（例えば、出力端子）ＯＵＴに接続され、インバータ９１の出力信号に基づき出力端子ＯＵＴ上の論理レベルを設定する第２のスイッチ（例えば、ＮＭＯＳ）９４とを有している。
【００３７】
ノードＮ３は、ＮＭＯＳ８４のドレインに接続されている。インバータ９１は、ＰＭＯＳ９１ａ及びＮＭＯＳ９１ｂを有し、これらがＶＤＤ端子と接地との間に直列に接続されている。論理回路付きレベルシフタ７０−２は、論理回路付きレベルシフタ７０−１と同様の構成である。
【００３８】
（実施例１の動作）
本実施例１の出力回路４２の動作を、（１）出力回路４２の全体動作と、（２）論理回路付きレベルシフタ７０−１（７０−２）の動作とに分けて、以下説明する。
【００３９】
（１）  出力回路４２の全体動作
出力回路４２は、図１（ｂ）において、アウトプットイネーブル端子ＯＥの信号が“Ｌ”のときは、ＰＭＯＳ９５及びＮＭＯＳ９６がいずれもオフとなり、外部出力端子ＰＡＤは“ＨＺ”になる。アウトプットイネーブル端子ＯＥの信号が“Ｈ”のときは、入力端子Ｘに入力される入力信号の論理レベルが外部出力端子ＰＡＤに出力される。すなわち、入力端子Ｘへの入力信号の論理レベルが“Ｌ”のときは、ＮＡＮＤ６２及びＮＯＲ６３は“Ｈ”を出力する。ＮＡＮＤ６２の出力信号を第１の入力信号として、論理回路付きレベルシフタ７０−１は、第１の出力信号“Ｈ”を出力し、ＮＯＲ６３の出力信号を第２の入力信号として論理回路付きレベルシフタ７０−２は、第２の出力信号“Ｈ”を出力する。その結果、ＰＭＯＳ９５はオフ、ＮＭＯS９６はオンとなり、外部出力端子ＰＡＤに“Ｌ”が出力さる。同様に、入力信号の論理レベルが“Ｈ”のときは、外部出力端子ＰＡＤに“Ｈ”が出力される。
【００４０】
（２）  論理回路付きレベルシフタ７０−１（７０−２）の動作
図１（ｃ）において、通常、出力回路４２は、ＶＤＤＩＯ及びＶＤＤが印加されて動作している。このときは、インバータ８３には、論理レベルが“Ｈ”であるＶＤＤが入力されるので、ノードＮ２には“Ｌ”が出力される。そのため、ＮＭＯＳ８４はオフとなり、論理回路８０とレベルシフタ９０は切り離され、論理回路８０は、レベルシフタ９０の動作に寄与することがなく、このレベルシフタ９０は、通常の動作を行う。
【００４１】
半導体集積回路４０への電源投入時、又は電源遮断時に出力回路４２にはＶＤＤＩＯオン、ＶＤＤオフのときの論理回路８０の動作について説明する。
【００４２】
電圧降下手段８２には、常時オン状態の静電気対策用ＰＭＯＳ８１を介して、ＶＤＤＩＯが印加されている。ダイオード接続された複数のＮＭＯＳ８２ａ〜８２ｃのダイオード接続部において、ＮＭＯＳ８２ａ〜８２ｃの閾値×段数分の電圧を降下させてノードＮ１の電位をＶＤＤ同等またはＶＤＤより低い電位にし、インバータ８３がＶＤＤの入力で動作するようにしている。
【００４３】
図３（ａ）、（ｂ）は、図１の論理回路８０の動作を示す波形図であり、同図（ａ）は電源投入時の波形図、及び同図（ｂ）は電源遮断時の波形図である。
【００４４】
図３（ａ）において、時刻ｔ１でＶＤＤＩＯ端子にＶＤＤＩＯ印加されると、ＶＤＤＩＯからＮＭＯＳ８２ａ〜８２ｃの閾値×段数分電圧を降下させた電位（ＶＤＤＩＯ−Ｖｔｎ×Ｎ）が、ノードＮ１に印加される。ここで、Ｖｔｎは各ＮＭＯＳ８２ａ、８２ｂ及び８２ｃの閾値、Ｎは段数で、実施例１の場合は“３”である。
【００４５】
時刻ｔ１からｔ２のタイミングでは、出力回路４２には、ＶＤＤが印加されていないので、インバータ８３にもＶＤＤが印加されず、論理レベル“Ｌ”が入力されることになり、ノードＮ２には“Ｈ”が出力される。そのため、ＮＭＯＳ８４はオンとなり、接地電位（＝“Ｌ”）がノードＮ３に出力される。
【００４６】
ノードＮ３が“Ｌ”となると、ＰＭＯＳ９３ｂがオンとなり、出力端子ＯＵＴが“Ｈ”となり、ＰＭＯＳ９３ａがオフとなって、ノードＮ３及び出力端子ＯＵＴの論理レベルが確定する。この結果、ＰＭＯＳ９５及びＮＭＯＳ９６には、“Ｈ”が入力されてＰＭＯＳ９５がオフするので、ＶＤＤＩＯ端子及び接地間には、ＰＭＯＳ９５及びＮＭＯＳ９６を介して貫通する電流は流れない。
【００４７】
図３において、時刻ｔ２でＶＤＤ端子に電源が投入されると、ノードＮ２には”Ｌ”が出力され、ＮＭＯＳ８４はオフとなり、論理回路８０とレベルシフタ９０は切り離される。
【００４８】
図３（ｂ）の電源遮断時においても同様に、時刻ｔ３でＶＤＤ端子にＶＤＤオフになると、ノードＮ２には“Ｈ”が出力されて、ノードＮ３には“Ｌ”、出力端子ＯＵＴには“Ｈ”が出力される。ノードＮ２には“Ｈ”が出力され、ノードＮ３には“Ｌ”、出力端子ＯＵＴには“Ｈ”が出力される。以下は電源投入時の動作と同様である。
【００４９】
（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。
【００５０】
（１）  本実施例１によれば、インバータ８３の入力端子にＶＤＤ端子が接続されるとともに、ＰＭＯＳ８１のソースにＶＤＤＩＯ端子が接続された論理回路８０を設けたので、半導体集積回路４０の電源投入・遮断時にＶＤＤがオフであっても、レベルシフタ９０の出力端子ＯＵＴが“Ｈ”となり出力回路４２内の論理レベルを確定することができる。その結果、出力回路４２内での貫通電流の発生を防止することができる。
【００５１】
（２）  実施例１の論理回路８０の電圧降下手段８２は、ＭＯＳ８２ａ、８２ｂ及び８３ｃを用いて構成したので、特許文献１の回路が容量素子を用いていることに比べ、半導体集積回路４０の面積を極小化することができる。
【実施例２】
【００５２】
（実施例２の構成）
図４（ａ）、（ｂ）、（ｃ）は、本発明の実施例２における出力回路を示す回路図であり、同図（ａ）はシンボルを示す図、同図（ｂ）は全体の回路図及び同図（ｃ）は同図（ｂ）中のレベルシフタの回路図である。この図４では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５３】
実施例２の出力回路２Ａは、図２中の出力回路４２に代えて半導体集積回路４０内に設けられるトライステート出力回路である。
【００５４】
実施例１においては、論理回路８０内のＮＭＯＳ８４は、レベルシフタ９０内のノードＮ３に接続されていたが、本実施例２では、ＮＭＯＳ８４は、出力端子ＯＵＴに接続されている。その他の構成は、実施例１の構成と同様である。
【００５５】
（実施例２の動作）
本実施例２の出力回路４２Ａの通常動作は、実施例１の動作と同様である。
【００５６】
次に、半導体集積回路４０への電源投入時又は電源遮断時にＶＤＤＩＯがオンでＶＤＤオフのときの論理回路８０の動作について説明する。ＶＤＤがオフのため、ＮＭＯＳ８４は、“Ｌを”出力し、出力端子ＯＵＴの論理レベルは、“Ｌ”となる。その結果、ＰＭＯＳ９３ａはオン、ノードＮ３は“Ｈ”、ＰＭＯＳ９３ｂはオフとなりレベルシフタ９０内の論理レベルが確定する。
【００５７】
（実施例２の効果）
本実施例２の効果は、実施例１と同様である。
【実施例３】
【００５８】
（実施例３の構成）
図５（ａ）、（ｂ）、（ｃ）は、本発明の実施例３における出力回路を示す回路図であり、同図（ａ）はシンボルを示す図、同図（ｂ）は全体の回路図及び同図（ｃ）は同図（ｂ）中のレベルシフタの回路図である。この図５では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５９】
実施例３の出力回路２Ｂは、図２中の出力回路４２に代えて半導体集積回路４０内に設けられるトライステート出力回路である。
【００６０】
実施例３の構成は、図５の（ｂ）において、実施例１で説明した論理回路付きレベルシフタ７０、及び実施例２で説明した論理回路付きレベルシフタ７０Ａを用いて構成したことを特徴とする。その他の構成は、実施例１と同様である。
【００６１】
（実施例３の動作）
実施例３の出力回路４２Ｂの通常動作は、実施例１の動作と同様である。
【００６２】
次に、半導体集積回路４０への電源投入時又は電源遮断時にＶＤＤＩＯがオンでＶＤＤオフのときの論理回路８０の動作について説明する。
【００６３】
半導体集積回路４０へのＶＤＤ及びＶＤＤＩＯ投入時、又は遮断時であって、ＶＤＤＩＯがオン、ＶＤＤがオフのときは、論理回路付きレベルシフタ７０は、“Ｈ”を出力し、論理回路付きレベルシフタ７０Ａは、“Ｌ”を出力する。その結果、ＰＭＯＳ９５、及びＮＭＯＳ９６がオフとなる。
【００６４】
（実施例３の効果）
実施例３の効果は、実施例１と同様である。
【実施例４】
【００６５】
（実施例４の構成）
図６は、本発明の実施例４における入出力回路を示す構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６６】
図６において、実施例４の入出力回路は、実施例１の出力回路４２、又は実施例２の出力回路４２Ａと、従来の入力回路４３を組み合わせた構成である。
【００６７】
（実施例４の動作）
本実施例４の出力回路としての動作は、実施例１、実施例２と同様である。
【００６８】
入力回路としての動作は、出力回路４２又は４２ＡのアウトプットイネーブルＯＥ端子の信号が“Ｌ”になることで、出力回路４２又は４２Ａの出力が“ＨＺ”となり、外部出力端子ＰＡＤからの入力を入力回路の出力端子Ｙに出力する。ＶＤＤ及びＶＤＤＩＯ投入又は遮断時における出力回路としての動作は、実施例１、実施例２と同様である。
【００６９】
（実施例４の効果）
実施例４の効果は、実施例１と同様である。
【００７０】
（変形例）
本発明は、上記実施例１〜４に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００７１】
（ａ）  インバータ９１は、ＶＤＤの電圧に耐性のあるＰＭＯＳ９１ａ及びＮＭＯＳ９１ｂは、ＭＯＳトランジスタで説明したが、ＶＤＤＩＯの電圧に耐性のあるＰＭＯＳ、ＮＭＯＳでも実現可能である。
【００７２】
（ｂ）  電圧降下手段８２をダイオード接続された３段のＮＭＯＳ８２ａ〜８２ｃを例に説明したが、段数は特に限定されない。接続する段数を変更することで、ノードＮ１に様々な電源電位を印加することができる。
【００７３】
（ｃ）  電圧降下手段８２をダイオード接続された３段のＮＭＯＳ８２ａ〜８２ｃを例に説明したが、ＰＭＯＳ又はバイポーラトランジスタを用いても実現可能である。
【符号の説明】
【００７４】
３０          基板
４０、５０    半導体集積回路
４１、５１    内部回路
４２、５２    出力回路
４３、５３    入力回路
４４、５４    入出力回路
５６          低電源部
５７          高電源部
７０、７０Ａ  論理回路付きレベルシフタ
８０          論理回路
８２          電圧降下手段
９０          レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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