(57)【要約】【課題】制御装置が介在する時間を極力削減して、ＤＵＴの試験を行う上で必要な各種の初期設定を行うためのデータの転送に要する時間を短縮することができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、パターンメモリ２４に記憶させるべきパターンデータを圧縮した圧縮パターンデータを出力するテスタコントローラ１０と、テスタコントローラ１０からの圧縮パターンデータを伸長するパターン伸長制御部４２と、パターン伸長制御部４２により伸長されたパターンデータをパターンメモリ２４に書き込むパターンロード制御部４４と、パターン伸長制御部４２における処理及びパターンロード制御部４４における処理の少なくとも一方が終了した場合に、テスタコントローラ１０に向けて処理終了信号Ｓ２を出力する処理終了通知部４６ｂとを備える制御処理部２３とを備える。【選択図】図１
2010117155.tif 000002
【特許請求の範囲】
【請求項１】
記憶部に記憶されたデータを用いて半導体デバイスの試験を行う上で必要な初期設定を行う半導体試験装置において、
前記記憶部に記憶すべきデータを圧縮した圧縮データを出力する制御部と、
前記制御部からの前記圧縮データを伸長する処理及び伸長されたデータを前記記憶部に書き込む処理の少なくとも一方が終了した場合に、前記制御部に向けて処理終了信号を出力する処理部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記処理部は、前記制御部からの前記圧縮データを伸長する処理を行う伸長部と、
前記伸長部により伸長されたデータを前記記憶部に書き込む処理を行う書込部と、
前記伸長部における処理及び前記書込部における処理の少なくとも一方が終了した場合に、前記制御部に向けて前記処理終了信号を出力する通知部と
を備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記制御部から出力される前記圧縮データを前記処理部に転送し、前記圧縮データの転送が終了した場合に転送終了信号を出力する転送部を備えており、
前記処理部は、前記転送部からの前記転送終了信号が入力された場合に前記伸長部における処理を開始させる
ことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記転送部からの前記転送終了信号を前記処理部に出力するか、又は前記制御部に出力するかを選択する第１選択部と、
前記第１選択部で選択された前記制御部に出力されるべき前記転送終了信号と、前記処理部からの前記処理終了信号との何れか一方を選択して前記制御部に出力する第２選択部と
を備えることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記処理部は、前記転送部によって転送された前記圧縮データを記憶する第１バッファと、
前記伸長部によって伸長されたデータを記憶する第２バッファと
を備えることを特徴とする請求項３又は請求項４記載の半導体試験装置。
【請求項６】
前記制御部は、前記処理部からの前記処理終了信号を受けた場合に、前記記憶部に記憶すべき次の圧縮データを出力することを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
一般的に、半導体試験装置では、被試験対象たる半導体デバイス（以下、ＤＵＴ（Device Under Test）という）の試験開始前に、試験手順及び試験条件を規定する試験プログラムに従ってＤＵＴの試験を行う上で必要な各種の初期設定が行われる。例えば、試験パターン（ＤＵＴに印加すべき試験信号の生成に用いられるパターン）や期待値パターン（ＤＵＴから得られる信号と比較される期待値信号の生成に用いられるパターン）等の各種パターンを発生させるための初期設定、ＤＵＴに印加される試験信号の上限電圧及び下限電圧の初期設定、ＤＵＴに対するインターフェイスであるピンエレクトロニクスに設けられた各種リレーの初期設定、その他の各種初期設定が行われる。
【０００３】
上述した各種の初期設定は、半導体試験装置の動作を統括して制御する制御装置（所謂テスタコントローラ）から、半導体試験装置に設けられた各種ユニット（パターン発生ユニット、ピンエレクトロニクスユニット、その他の各種ユニット）に対して転送されるデータに基づいて行われる。近年においては、ＤＵＴの高機能化、高性能化、大容量化等に伴って、初期設定時に転送されるデータ（特に、上述した各種パターンを発生させるパターンデータ）のデータ量が膨大になっている。このため、近年では、転送すべきデータを圧縮してＤＭＡ（Direct Memory Access）制御方式により転送し、転送終了後に伸長して元のデータに戻すことで、データ転送に要する時間の短縮が図られている。
【０００４】
尚、以下の特許文献１には、テストヘッドに送信すべきパターンデータをメインフレーム（半導体試験装置本体）側で予め圧縮して圧縮パターンデータとして記憶しておき、メインフレームからテストヘッドに対して圧縮パターンデータを転送し、テストヘッド側で圧縮パターンデータを伸長することで、テストヘッドに設けられたパターンメモリにパターンデータを格納するのに要する時間を短縮する技術の詳細が開示されている。
【特許文献１】特開２０００−２９２５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述した通り、従来の半導体試験装置では、制御装置から出力された圧縮パターンデータはＤＭＡ転送制御部によって伸長処理部に転送され、伸長処理部で伸長された後にパターンメモリに書き込まれる。しかしながら、従来の半導体試験装置では、上述した制御装置と圧縮パターンデータの転送や伸長を行うハードウェア（ＤＭＡ転送制御部や伸長処理部）との間の連携が十分でなかったため、パターンデータの転送が開始されてからパターンメモリへの書き込みが終了するまでに制御装置が介在する時間が多く効率が悪いという問題があった。
【０００６】
具体的には、ＤＭＡ転送制御部が圧縮パターンデータの転送を終了したときに、制御部が伸長処理部に対して伸長処理の開始を示す処理開始信号を必ず出力する必要があった。また、制御装置は、伸長処理部に対して上記の処理開始信号を出力した後に、伸長されたパターンデータのパターンメモリに対する書き込みが終了したか否かを確認する必要があった。特に、複数のパターンメモリが設けられている場合には、制御装置は、各々のパターンメモリに対するパターンデータの書き込みが終了したかを順にポーリングしなければならかった。このように、従来は、ＤＭＡ転送制御部における処理終了時及び伸長処理部における処理開始時、並びに伸長処理部における処理終了時に制御装置が介在していたため効率が悪かった。
【０００７】
本発明は上記事情に鑑みてなされたものであり、制御装置が介在する時間を極力削減して、ＤＵＴの試験を行う上で必要な各種の初期設定を行うためのデータの転送に要する時間を短縮することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体試験装置は、記憶部（２４）に記憶されたデータを用いて半導体デバイスの試験を行う上で必要な初期設定を行う半導体試験装置（１）において、前記記憶部に記憶すべきデータを圧縮した圧縮データを出力する制御部（１０）と、前記制御部からの前記圧縮データを伸長する処理及び伸長されたデータを前記記憶部に書き込む処理の少なくとも一方が終了した場合に、前記制御部に向けて処理終了信号（Ｓ２）を出力する処理部（２３）とを備えることを特徴としている。
この発明によると、圧縮データの伸長処理が終了した時点、及び伸長されたデータの記憶部に対する書き込み処理が終了した時点の少なくとも一方の時点で、処理部から制御部に向けて処理終了信号が出力される。
また、本発明の半導体試験装置は、前記処理部が、前記制御部からの前記圧縮データを伸長する処理を行う伸長部（４２）と、前記伸長部により伸長されたデータを前記記憶部に書き込む処理を行う書込部（４４）と、前記伸長部における処理及び前記書込部における処理の少なくとも一方が終了した場合に、前記制御部に向けて前記処理終了信号を出力する通知部（４６ｂ）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御部から出力される前記圧縮データを前記処理部に転送し、前記圧縮データの転送が終了した場合に転送終了信号（Ｓ１）を出力する転送部（２２）を備えており、前記処理部は、前記転送部からの前記転送終了信号が入力された場合に前記伸長部における処理を開始させることを特徴としている。
また、本発明の半導体試験装置は、前記転送部からの前記転送終了信号を前記処理部に出力するか、又は前記制御部に出力するかを選択する第１選択部（３２）と、前記第１選択部で選択された前記制御部に出力されるべき前記転送終了信号と、前記処理部からの前記処理終了信号との何れか一方を選択して前記制御部に出力する第２選択部（３３）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記処理部が、前記転送部によって転送された前記圧縮データを記憶する第１バッファ（４１）と、前記伸長部によって伸長されたデータを記憶する第２バッファ（４３）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、前記処理部からの前記処理終了信号を受けた場合に、前記記憶部に記憶すべき次の圧縮データを出力することを特徴としている。
ここで、本発明の半導体試験装置は、前記記憶部に記憶されるデータが、前記半導体デバイスに印加する試験信号を生成するために用いられる試験パターン及び期待値を生成するために用いられる期待値パターンの少なくとも一方を発生させるパターンデータを含むことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、圧縮データの伸長処理が終了した場合、及び伸長されたデータの記憶部に対する書き込み処理が終了した場合の少なくとも一方の場合に、処理部が制御部に向けて処理終了信号を出力しているため、従来のように、制御部がポーリングによって記憶部に対するデータの書き込みが終了したか否かを確認する必要がない。これにより、制御部が介在する時間が削減されるため、半導体デバイスの試験を行う上で必要な各種の初期設定を行うためのデータの転送に要する時間を短縮することができるという効果がある。
また、転送部から出力される転送終了信号が入力された場合に、処理部が圧縮データの伸長を開始しているため、従来のように、制御部が処理部に対して伸長処理の開始指示をする必要がない。これにより、制御部が介在する時間が更に削減されるため、半導体デバイスの試験を行う上で必要な各種の初期設定を行うためのデータの転送に要する時間を更に短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、テスタコントローラ１０（制御部）とテストカード２０とを備えており、ＤＵＴ（図示省略）の試験を行う上で必要な初期設定を行った後に、ＤＵＴに試験信号を印加してＤＵＴから得られる信号を用いてＤＵＴの試験を行う。
【００１１】
尚、ＤＵＴの試験を行う上で必要な初期設定とは、例えば試験パターン（ＤＵＴに印加すべき試験信号の生成に用いられるパターン）や期待値パターン（ＤＵＴから得られる信号と比較される期待値信号の生成に用いられるパターン）等の各種パターンを発生させるための初期設定である。また、ＤＵＴに印加される試験信号の上限電圧及び下限電圧の初期設定、ＤＵＴに対するインターフェイスであるピンエレクトロニクス（図示省略）に設けられた各種リレー（図示省略）の初期設定等も含まれる。
【００１２】
テスタコントローラ１０は、半導体試験装置１の動作を統括して制御する。具体的には、ユーザによって作成されてＤＵＴの試験手順及び試験条件が規定された試験プログラムに従い、上述した各種の初期設定を行うためのデータをテストカード２０に出力することにより、テストカード２０で行われる初期設定の制御を行う。ここで、テスタコントローラ１０からテストカード２０に出力されるデータは、上述した試験パターンや期待値パターン等を発生させるためのパターンデータ、上述した上下限電圧やリレーの設定を行うデータ等を含むデータであって、データ量の削減のために圧縮されたデータである。
【００１３】
尚、以上の通り、テスタコントローラ１０から出力されるデータには各種データが含まれるが、以下では説明を簡単にするために、テスタコントローラ１０からは圧縮されたパターンデータ（圧縮パターンデータ）が出力されるものとする。尚、詳細は後述するが、テスタコントローラ１０から出力された圧縮パターンデータを伸長して得られるパターンデータがテストカード２０のパターンメモリ２４に記憶されることになる。
【００１４】
また、テスタコントローラ１０は、処理制御部２３から出力されてＤＭＡ転送制御部２２を介した処理終了信号Ｓ２（詳細は後述する）が入力された場合には、パターンメモリ２４に記憶させるべき次の圧縮パターンデータを出力する。更に、テスタコントローラ１０は、圧縮パターンデータを出力して上記の各種の初期設定を終了した後に、試験プログラムの記述に従って、ＤＵＴに対する試験の実行手順を制御する。
【００１５】
テストカード２０は、バスインターフェイス（バスＩ／Ｆ）２１、ＤＭＡ転送制御部２２（転送部）、処理制御部２３（処理部）、及びパターンメモリ２４（記憶部）を備えており、テスタコントローラ１０の制御の下で、ＤＵＴの試験を行うための各種処理を行う。ここで、テストカード２０で行われる各種処理とは、試験パターン等の各種パターンを発生させるための初期設定の処理、及び試験パターンを発生させる処理である。
【００１６】
バスインターフェイス２１は、テストカード２０のテスタコントローラ１０に対するインターフェイスである。このバスインターフェイス２１には、テスタコントローラ１０から出力される圧縮パターンデータが入力される。また、バスインターフェイス２１には、ＤＭＡ転送制御を行うためにテスタコントローラ１０とＤＭＡ転送制御部２２との間で授受される各種信号が入出力される。
【００１７】
ＤＭＡ転送制御部２２は、転送終了検出部３１、セレクタ３２（第１選択部）、及びセレクタ３３（第２選択部）を備えており、バスインターフェイス２１を介して入力された圧縮パターンデータをＤＭＡ制御方式により処理制御部２３に転送する。転送終了検出部３１は、ＤＭＡ転送制御部２２における圧縮パターンデータの転送終了を検出する。転送終了検出部３１が転送終了を検出した場合には、その旨を示す転送終了信号Ｓ１を出力する。
【００１８】
セレクタ３２は、処理制御部２３に設けられたレジスタ部４５から出力されるセレクト信号ＳＬに基づいて、転送終了検出部３１から出力される転送終了信号Ｓ１をセレクタ３３に出力するか、又は処理制御部２３に出力するかを選択する。セレクタ３３は、セレクタ３２から出力される転送終了信号Ｓ１と処理制御部２３の処理終了通知部４６ｂから出力される処理終了信号Ｓ２とを入力としており、これらの何れか一方をレジスタ部４５から出力されるセレクト信号ＳＬに基づいて選択してテスタコントローラ１０に出力する。
【００１９】
これらのセレクタ３２，３３は、従来との互換性を確保しつつ、本発明に係る制御を実現するために設けられる。つまり、転送終了検出部３１から出力される転送終了信号Ｓ１がセレクタ３３に出力されるようにセレクタ３２を設定し、且つセレクタ３２からの転送終了信号Ｓ１が選択されるようにセレクタ３３を設定すれば、ＤＭＡ転送制御部２２における転送終了を示す転送終了信号Ｓ１がテスタコントローラ１０に入力されるため、従来の制御（転送終了信号Ｓ１に基づいてテスタコントローラ１０が処理制御部２３における処理を開始させる制御）を行うことができる。
【００２０】
これに対し、転送終了検出部３１から出力される転送終了信号Ｓ１が処理制御部２３に出力されるようにセレクタ３２を設定し、且つ処理制御部２３の処理終了通知部４６ｂから出力される処理終了信号Ｓ２が選択されるようにセレクタ３３を設定すれば、本実施形態に係る制御を行うことができる。つまり、ＤＭＡ転送制御部２２からの転送終了信号Ｓ１が処理制御部２３に入力されるとともに、処理制御部２３からの処理終了信号Ｓ２がテスタコントローラ１０に入力されることにより、本実施形態に係る制御を実現することができる。尚、本実施形態に係る制御の詳細については後述する。
【００２１】
処理制御部２３は、バッファ４１（第１バッファ）、パターン伸長制御部４２（伸長部）、バッファ４３（第２バッファ）、パターンロード制御部４４（書込部）、レジスタ部４５、及びメインシーケンサ４６を備えており、ＤＭＡ転送制御部２２によって転送された圧縮パターンデータを伸長するとともに、伸長されたパターンデータをパターンメモリ２４に書き込む。バッファ４１は、ＤＭＡ転送制御部２２によって転送されてきた圧縮パターンデータを一時的に記憶する。
【００２２】
パターン伸長制御部４２は、メインシーケンサ４６から処理開始信号が出力された場合に、バッファ４１に記憶された圧縮パターンデータを読み出して伸長し、伸長して得られるパターンデータをバッファ４３に書き込む。尚、パターン伸長制御部４２は、圧縮パターンデータの伸長を終えてバッファ４３に対するパターンデータの書き込みを終えた時点で、その旨を示す終了信号をメインシーケンサ４６に出力する。
【００２３】
バッファ４３はパターン伸長制御部４２によって伸長されたパターンデータを一時的に記憶する。パターンロード制御部４４は、メインシーケンサ４６から処理開始信号が出力された場合に、バッファ４３に記憶されたパターンデータを読み出してパターンメモリ２４に書き込む（ロードする）。尚、パターンロード制御部４４は、バッファ４３に記憶されたパターンデータのパターンメモリ２４に対する書き込みを終えた時点で、その旨を示す終了信号をメインシーケンサ４６に出力する。
【００２４】
レジスタ部４５は、複数のレジスタを備えており、バスインターフェイス２１を介して入力されるテスタコントローラ１０からの各種の制御命令を記憶する。このレジスタ部４５に記憶された制御命令は、メインシーケンサ４６に出力される。また、このレジスタ部４５からセレクタ３２，３３に対してセレクト信号ＳＬが出力される。つまり、セレクタ３２が転送終了検出部３１から出力される転送終了信号Ｓ１をセレクタ３３に出力するか、又は処理制御部２３に出力するか、及び、セレクタ３３が入力される転送終了信号Ｓ１と処理終了信号Ｓ２との何れを選択するかは、テスタコントローラ１０からの制御命令によって設定されることになる。
【００２５】
メインシーケンサ４６は、転送終了検出部４６ａと処理終了通知部４６ｂ（通知部）とを備えており、レジスタ部４５から出力される制御命令に基づいてパターン伸長制御部４２及びパターンロード制御部４４の動作を制御する。転送終了検出部４６ａは、転送終了検出部３１から出力されてセレクタ３２を介して入力される転送終了信号Ｓ１を検出する。メインシーケンサ４６は、転送終了検出部４６ａが転送終了信号Ｓ１の入力を検出した場合に、パターン伸長制御部４２に対して処理開始信号を出力して処理を開始させる。
【００２６】
処理終了通知部４６ｂは、パターン伸長制御部４２からの終了信号及びパターンロード制御部４４からの終了信号の少なくとも一方がメインシーケンサ４６に入力された場合に処理終了信号Ｓ２を出力する。この処理終了通知部４６ｂは、処理終了信号Ｓ２によって処理制御部２３における処理の終了をテスタコントローラ１０に通知することで、テスタコントローラ１０によるポーリング（処理制御部２３における処理終了の確認）を無くしてデータ転送に要する時間を短縮するために設けられる。
【００２７】
尚、本明細書中における「データ転送に要する時間」とは、テスタコントローラ１０からの圧縮パターンデータの出力が開始されてから、パターンメモリ２４への伸長されたパターンデータの書き込みが終了するまでに要する時間である。処理終了通知部４６ｂが何れの終了信号が入力された場合に処理終了信号Ｓ２を出力するかは、レジスタ部４５から出力される制御命令によって設定される。
【００２８】
パターンメモリ２４は、処理制御部２３で伸長されたパターンデータを記憶するメモリである。このパターンメモリ２４に記憶されたパターンデータは、ＤＵＴの試験を行うために用いられる。つまり、ＤＵＴに対する試験が開始されると、パターンメモリ２４に記憶されたパターンデータは、試験パターンや期待値パターン等を発生させるために読み出される。
【００２９】
次に、上記構成における半導体試験装置１の動作について説明する。本実施形態の半導体試験装置１の動作は、処理制御部２３からテスタコントローラ１０に対する処理終了信号Ｓ２の出力を、パターンロード制御部４４からメインシーケンサ４６に終了信号が入力された時点で行う第１動作と、パターン伸長制御部４２からメインシーケンサ４６に終了信号が入力された時点で行う第２動作とに大別される。以下、これらの動作について順に説明する。
【００３０】
〔第１動作〕
図２は、本発明の一実施形態による半導体試験装置の第１動作を説明するためのタイミングチャートである。パターンメモリ２４に記憶すべき圧縮パターンデータがテスタコントローラ１０から出力される前に、まず圧縮パターンの転送に必要な各種制御命令がテスタコントローラ１０から出力される。この制御命令は、バスインターフェイス２１及びＤＭＡ転送制御部２２を順に介して処理制御部２３のレジスタ部４５に入力されて記憶される。
【００３１】
これにより、レジスタ部４５からメインシーケンサ４６に対して制御命令が出力され、パターンロード制御部４４からの終了信号が入力された場合に処理終了信号Ｓ２を出力する旨の設定が処理終了通知部４６ｂで行われる。また、レジスタ部４５からＤＭＡ転送制御部２２のセレクタ３２，３３に対してセレクト信号ＳＬが出力され、転送終了検出部３１から出力される転送終了信号Ｓ１が処理制御部２３に出力されるようにセレクタ３２が設定されるとともに、処理制御部２３の処理終了通知部４６ｂから出力される処理終了信号Ｓ２が選択されるようにセレクタ３３が設定される。
【００３２】
以上の処理が終了すると、テスタコントローラ１０によってパターンメモリ２４に記憶すべき最初の圧縮パターンデータＤ１１の出力が開始される（時刻ｔ１１）。テスタコントローラ１０から出力された圧縮パターンデータＤ１１は、バスインターフェイス２１を介してＤＭＡ転送制御部２２に入力されて、ＤＭＡ転送制御部２２によってＤＭＡ転送方式により処理制御部２３に転送され、処理制御部２３に設けられたバッファ４１に順に書き込まれる。尚、説明を簡単にするために、図２においてはＤＭＡ転送制御部２２での圧縮パターンデータＤ１１の転送に要する時間は無視している。
【００３３】
圧縮パターンデータＤ１１の転送が終了すると、ＤＭＡ転送制御部２２の転送終了検出部３１で転送終了が検出されて、その旨を示す転送終了信号Ｓ１が出力される（時刻ｔ１２）。この転送終了信号Ｓ１は、セレクタ３２を介して処理制御部２３のメインシーケンサ４６に入力され、メインシーケンサ４６に設けられた転送終了検出部４６ａで検出される。すると、メインシーケンサ４６からパターン伸長制御部４２に対して処理開始信号が出力され、パターン伸長制御部４２における処理が開始される（時刻ｔ１３）。
【００３４】
つまり、時刻ｔ１１〜ｔ１２の間にバッファ４１に書き込まれた圧縮パターンデータＤ１１がパターン伸長制御部４２によって読み出されて伸長され、伸長により得られたパターンデータがバッファ４３に書き込まれる。以下、バッファ４１に書き込まれた圧縮パターンデータＤ１１が順次読み出されて同様の処理が繰り返し行われる。バッファ４１に書き込まれた圧縮パターンデータＤ１１が全て読み出され、バッファ４３に対するパターンデータの書き込みが終了すると、パターン伸長制御部４２からメインシーケンサ４６に対して、その旨を示す終了信号が出力される。
【００３５】
パターン伸長制御部４２からの終了信号が入力されると、メインシーケンサ４６からパターンロード制御部４４に対して処理開始信号が出力され、パターンロード制御部４４における処理が開始される（時刻ｔ１４）。つまり、時刻ｔ１３〜ｔ１４の間にバッファ４３に書き込まれたパターンデータがパターンロード制御部４４によって読み出されて、パターンメモリ２４に書き込まれる。以下、バッファ４３からパターンデータが順次読み出されて同様の処理が繰り返し行われる。
【００３６】
バッファ４３に記憶されたパターンデータが全て読み出され、パターンメモリ２４に対するパターンデータの書き込みが終了すると、パターンロード制御部４４からメインシーケンサ４６に対して、その旨を示す終了信号が出力される。パターンロード制御部４４からの終了信号が入力されると、メインシーケンサ４６に設けられた処理終了通知部４６ｂから処理終了信号Ｓ２が出力される。この処理終了信号Ｓ２は、ＤＭＡ転送制御部２２に設けられたセレクタ３３を介してテスタコントローラ１０に入力される（時刻ｔ１５）。
【００３７】
処理終了信号Ｓ２が入力されると、テスタコントローラ１０からは、パターンメモリ２４に記憶すべき次の圧縮パターンデータＤ１２の出力が開始され（時刻ｔ１６）、処理制御部２３に設けられたバッファ４１に順に書き込まれる。圧縮パターンデータＤ１２の転送が終了すると、転送終了検出部３１からの転送終了信号Ｓ１がメインシーケンサ４６に入力され（時刻ｔ１７）、これに基づいてパターン伸長制御部４２における処理が開始される（時刻ｔ１８）。
【００３８】
パターン伸長制御部４２における処理が終了すると、伸長されたパターンデータ（バッファ４３に書き込まれたパターンデータ）のパターンメモリ２４に対する書き込みがパターンロード制御部４４によって開始される（時刻ｔ１９）。そして、パターンメモリ２４に対するパターンデータの書き込みが終了すると、パターンロード制御部４４からメインシーケンサ４６に終了信号が出力され、メインシーケンサ４６に設けられた処理終了通知部４６ｂから処理終了信号Ｓ２が出力されてテスタコントローラ１０に入力される。パターンメモリ２４に記憶すべき次の圧縮パターンデータがある場合には、テスタコントローラ１０から圧縮パターンデータが出力され、以上の処理と同様の処理が繰り返される。
【００３９】
以上の通り、第１動作例では、ＤＭＡ転送制御部２２からの転送終了信号Ｓ１が処理制御部２３に入力され、この転送終了信号Ｓ１に基づいてパターン伸長制御部４２における伸長が開始されている。また、パターンロード制御部４４によるパターンメモリ２４に対するパターンデータの書き込みが終了した場合に、処理制御部２３からテスタコントローラ１０に対して処理終了信号Ｓ２が通知されている。このため、ＤＭＡ転送制御部２２による圧縮パターンデータの転送終了時に、パターン伸長制御部４２に処理を開始させるためにテスタコントローラ１０が介在する必要はなく、しかも、テスタコントローラ１０がポーリングによってパターンメモリ２４に対するパターンデータの書き込みが終了したか否かを確認する必要もない。このように、テスタコントローラ１０から圧縮パターンデータが出力されてからパターンデータがパターンメモリ２４に書き込まれるまでにテスタコントローラ１０が介在する時間が削減されるため、パターンデータのデータ転送に要する時間を短縮することができる。
【００４０】
〔第２動作〕
図３は、本発明の一実施形態による半導体試験装置の第２動作を説明するためのタイミングチャートである。本動作においても、前述した第１動作と同様に、まず圧縮パターンの転送に必要な各種制御命令がテスタコントローラ１０から処理制御部２３のレジスタ部４５に対して出力される。本動作では、レジスタ部４５からメインシーケンサ４６に対して出力される制御命令によって、パターン伸長制御部４２からの終了信号が入力された場合に処理終了信号Ｓ２を出力する旨の設定が処理終了通知部４６ｂで行われる。
【００４１】
尚、レジスタ部４５から出力されるセレクト信号ＳＬによってＤＭＡ転送制御部２２のセレクタ３２，３３は、前述した第１動作と同様の設定がなされる。つまり、セレクタ３２は転送終了検出部３１から出力される転送終了信号Ｓ１が処理制御部２３に出力されるように設定され、セレクタ３３は処理制御部２３の処理終了通知部４６ｂから出力される処理終了信号Ｓ２が選択されるように設定される。
【００４２】
以上の処理が終了すると、テスタコントローラ１０によってパターンメモリ２４に記憶すべき最初の圧縮パターンデータＤ２１の出力が開始される（時刻ｔ２１）。この圧縮パターンデータＤ２１は、ＤＭＡ転送制御部２２によってＤＭＡ転送方式により処理制御部２３に転送され、処理制御部２３に設けられたバッファ４１に順に書き込まれる。尚、図３においても、説明を簡単にするために、ＤＭＡ転送制御部２２での圧縮パターンデータＤ２１の転送に要する時間は無視している。
【００４３】
圧縮パターンデータＤ２１の転送が終了すると、転送終了検出部３１から転送終了信号Ｓ１が出力される（時刻ｔ２２）。この転送終了信号Ｓ１は、セレクタ３２を介して処理制御部２３のメインシーケンサ４６に入力されて転送終了検出部４６ａで検出される。すると、メインシーケンサ４６からパターン伸長制御部４２に対して処理開始信号が出力され、これによりパターン伸長制御部４２における処理が開始される（時刻ｔ２３）。
【００４４】
バッファ４１に書き込まれた圧縮パターンデータＤ２１の読み出し、及び、バッファ４３に対するパターンデータの書き込みが終了すると、パターン伸長制御部４２からメインシーケンサ４６に対して、その旨を示す終了信号が出力される。パターン伸長制御部４２からの終了信号が入力されると、メインシーケンサ４６に設けられた処理終了通知部４６ｂから処理終了信号Ｓ２が出力される。この処理終了信号Ｓ２は、ＤＭＡ転送制御部２２に設けられたセレクタ３３を介してテスタコントローラ１０に入力される（時刻ｔ２４）。
【００４５】
処理終了信号Ｓ２が入力されると、テスタコントローラ１０からは、パターンメモリ２４に記憶すべき次の圧縮パターンデータＤ２２の出力が開始され（時刻ｔ２５）、処理制御部２３に設けられたバッファ４１に順に書き込まれる。ここで、メインシーケンサ４６は、処理終了通知部４６ｂから処理終了信号Ｓ２が出力された後に、パターンロード制御部４４に対して処理開始信号を出力して、パターンロード制御部４４における処理を開始させる。このため、図３に示す通り、転送されてきた圧縮パターンデータＤ２２をバッファ４１に書き込む処理と、バッファ４３からパターンデータを読み出してパターンメモリ２４に書き込む処理とが並行して行われる。
【００４６】
圧縮パターンデータＤ２２の転送が終了すると、転送終了検出部３１から転送終了信号Ｓ１が出力される（時刻ｔ２６）。この転送終了信号Ｓ１は、セレクタ３２を介して処理制御部２３のメインシーケンサ４６に入力されて転送終了検出部４６ａで検出される。すると、メインシーケンサ４６からパターン伸長制御部４２に対して処理開始信号が出力され、パターン伸長制御部４２における処理が開始される（時刻ｔ２７）。
【００４７】
バッファ４１に書き込まれた圧縮パターンデータＤ２２の読み出し、及び、バッファ４３に対するパターンデータの書き込みが終了すると、パターン伸長制御部４２からメインシーケンサ４６に対して終了信号が出力される。パターン伸長制御部４２からの終了信号が入力されると、メインシーケンサ４６に設けられた処理終了通知部４６ｂから処理終了信号Ｓ２が出力される。この処理終了信号Ｓ２は、ＤＭＡ転送制御部２２に設けられたセレクタ３３を介してテスタコントローラ１０に入力される（時刻ｔ２８）。
【００４８】
すると、テスタコントローラ１０からは、パターンメモリ２４に記憶すべき次の圧縮パターンデータＤ２３の出力が開始され（時刻ｔ２９）、処理制御部２３に設けられたバッファ４１に順に書き込まれる。また、メインシーケンサ４６は、処理終了通知部４６ｂから処理終了信号Ｓ２が出力された後に、パターンロード制御部４４に対して処理開始信号を出力して、パターンロード制御部４４における処理が開始させる。これにより、図３に示す通り、転送されてきた圧縮パターンデータＤ２３をバッファ４１に書き込む処理と、バッファ４３からパターンデータを読み出してパターンメモリ２４に書き込む処理とが並行して行われる。
【００４９】
圧縮パターンデータＤ２３の転送が終了すると、転送終了検出部３１から転送終了信号Ｓ１が出力されてメインシーケンサ４６に入力される（時刻ｔ３０）。ここで、図３に示す通り、圧縮パターンデータＤ２３のデータ量が先に転送された圧縮パターンデータＤ２２のデータ量よりも少ない場合には、バッファ４３に記憶されたパターンデータ（圧縮パターンデータＤ２２を伸長して得られるパターンデータ）の読み出しがパターンロード制御部４４によって行われている間に転送終了信号Ｓ１がメインシーケンサ４６に入力されることになる。このため、メインシーケンサ４６はパターンロード制御部４４からの終了信号が入力されてからパターンロード制御部４４に対する処理開始信号を出力して、パターン伸長制御部４２における処理を開始させる（時刻ｔ３１）。
【００５０】
バッファ４１に書き込まれた圧縮パターンデータＤ２３の読み出し、及び、バッファ４３に対するパターンデータの書き込みが終了すると、パターン伸長制御部４２からメインシーケンサ４６に対して終了信号が出力される。パターン伸長制御部４２からの終了信号が入力されると、メインシーケンサ４６に設けられた処理終了通知部４６ｂからテスタコントローラ１０に対して処理終了信号Ｓ２が出力される（時刻ｔ３２）。
【００５１】
ここで、パターンメモリ２４に記憶すべき次の圧縮パターンデータが無い場合には、テスタコントローラ１０は、バスインターフェイス２１を介して制御処理部２３のレジスタ部４５をポーリングによりアクセスし、パターンロード制御部４４によるパターンメモリ２４に対するパターンデータの書き込みが終了したかを判断する。ここで、パターンロード制御部４４の処理（パターンメモリ２４に対するパターンデータの書き込み処理）が終了すると、メインシーケンサ４６に終了信号が出力される。すると、メインシーケンサ４６によって処理終了を示す情報がレジスタ部４５に書き込まれる。これによって、パターンロード制御部４４における処理の終了がテスタコントローラ１０によって確認され（時刻ｔ３３）、パターンデータの転送に係る一連の処理が終了する。
【００５２】
以上の通り、第２動作例では、第１動作例と同様に、ＤＭＡ転送制御部２２からの転送終了信号Ｓ１が処理制御部２３に入力され、この転送終了信号Ｓ１に基づいてパターン伸長制御部４２における伸長が開始されている。また、パターン伸長制御部４２による処理終了した場合に、処理制御部２３からテスタコントローラ１０に対して処理終了信号Ｓ２が通知されている。
【００５３】
このため、第１実施形態と同様に、ＤＭＡ転送制御部２２による圧縮パターンデータの転送終了時に、パターン伸長制御部４２に処理を開始させるためにテスタコントローラ１０が介在する必要はない。しかも、全ての圧縮パターンデータの転送が終了した後（図３に示す例では、圧縮パターンデータＤ２３の転送が終了した後）を除いて、テスタコントローラ１０がポーリングによってパターンメモリ２４に対するパターンデータの書き込みが終了したか否かを確認する必要もない。このように、テスタコントローラ１０から圧縮パターンデータが出力されてからパターンデータがパターンメモリ２４に書き込まれるまでにテスタコントローラ１０が介在する時間が削減されるため、パターンデータのデータ転送に要する時間を短縮することができる。
【００５４】
また、第２動作例では、パターン伸長制御部４２による処理が終了した時点でテスタコントローラ１０に対して処理終了信号Ｓ２が通知されているため、バッファ４１に対する新たな圧縮パターンデータ書き込みと、バッファ４３に記憶されたパターンデータ（先に転送された圧縮パターンデータによって得られたパターンデータ）の読み出しとを並行して行うことができる。このため、第１動作例よりもパターンデータのデータの転送に要する時間を短縮することができる。
【００５５】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態における第２動作においては、図３に示す通り、圧縮パターンデータＤ２３の転送を終えた後に、テスタコントローラ１０がレジスタ部４５をポーリングによりアクセスして、パターンロード制御部４４によるパターンメモリ２４に対するパターンデータの書き込みが終了したかを判断していた。しかしながら、パターンメモリ２４に転送すべき最後の圧縮パターンデータ（図３に示す例では圧縮パターンデータＤ２３）の転送を終えた後に、レジスタ部４５に制御命令を出力して処理終了通知部４６ｂの設定内容を変更すれば、ポーリングを行う必要がなくなる。
【００５６】
つまり、図３に示す圧縮パターンデータＤ２３の転送を終えた時点で直ちにレジスタ部４５に制御命令を出力し、処理終了通知部４６ｂに対して、パターン伸長制御部４２からの終了信号が入力された場合、及びパターンロード制御部４４からの終了信号が入力された場合の何れの場合においても処理終了信号Ｓ２を出力する旨の設定を行う。かかる設定を行うことにより、処理終了信号Ｓ２が２回入力されることによりパターンメモリ２４に対するパターンデータの書き込みが終了した旨を確認することができるため、ポーリングを行う必要がなくなる。
【００５７】
尚、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するドライバテスタ等の各種の半導体試験装置に適用することも可能である。また、上記実施形態では、パターンデータを転送する場合を例に挙げて説明したが、ＤＵＴに印加される試験信号の上限電圧及び下限電圧の初期設定に用いられるデータ、ＤＵＴに対するインターフェイスであるピンエレクトロニクスに設けられた各種リレーの初期設定を行うデータ等の各種データを転送する場合にも本発明を適用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】本発明の一実施形態による半導体試験装置の第１動作を説明するためのタイミングチャートである。
【図３】本発明の一実施形態による半導体試験装置の第２動作を説明するためのタイミングチャートである。
【符号の説明】
【００５９】
１            半導体試験装置
１０          テスタコントローラ
２３          処理制御部
２２          ＤＭＡ転送制御部
２４          パターンメモリ
３２，３３    セレクタ
４１，４３    バッファ
４２          パターン伸長制御部
４４          パターンロード制御部
４６ｂ        処理終了通知部
Ｓ１          処理終了信号
Ｓ１          転送終了信号
【図１】
2010117155.tif 000003
【図２】
2010117155.tif 000004
【図３】
2010117155.tif 000005