(57)【要約】【課題】レイアウト修正を必要としないでメタル密度を均一化し、レイアウト修正を必要としないでダミーメタルを配置する半導体集積回路のレイアウト方法を提供する。【解決手段】半導体集積回路のレイアウト方法は、フロアプラン時に所定のメタル密度となるように所定の寸法Ｘ×Ｘ及び間隔２Ｘでダミーパターン１を第１領域に配置するステップと、第１領域にタイミング解析をしながらタイミング制約を満たすように論理回路セルを配置し配線を行うステップと、論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証するステップとを具備する。【選択図】図５
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【特許請求の範囲】
【請求項１】
フロアプラン時に、所定のメタル密度となるように、所定の寸法及び間隔でダミーパターンを第１領域に配置するステップと、
前記第１領域に、タイミング解析をしながら、タイミング制約を満たすように、論理回路セルを配置し、配線を行うステップと、
前記論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証するステップとを具備する
半導体集積回路のレイアウト方法。
【請求項２】
請求項１に記載の半導体集積回路のレイアウト方法において、
前記ダミーパターンは、前記第１領域の配線格子の格子点に配置される
半導体集積回路のレイアウト方法。
【請求項３】
請求項１に記載の半導体集積回路のレイアウト方法において、
前記ダミーパターンは、半導体プロセス設計基準により一義的に決まる規格配線幅の矩形である
半導体集積回路のレイアウト方法。
【請求項４】
請求項１に記載の半導体集積回路のレイアウト方法において、
前記ダミーパターンは、前記配線との違いを識別のための配線属性を有する
半導体集積回路のレイアウト方法。
【請求項５】
請求項１に記載の半導体集積回路のレイアウト方法において、
前記ダミーパターンを配置するステップは、
前記ダミーパターンの配置後に、前記第１領域にマクロを配置するステップを備え、
前記ダミーパターンは、前記配線との違いを識別のための配線属性を有さず、
更に、
前記ダミーパターンを配置するステップ後に、前記マクロと重なる前記ダミーパターンを削除するステップと、
前記配線を行うステップ後に、前記配線と重なる前記ダミーパターンを削除するステップとを具備する
半導体集積回路のレイアウト方法。
【請求項６】
請求項１に記載の半導体集積回路のレイアウト方法において、
前記ダミーパターンを配置するステップは、
前記第１領域にマクロを配置するステップと、
前記第１領域のうち、前記マクロの配置されていない領域に、前記ダミーパターンを配置するステップとを備え、
更に、
前記配線を行うステップ後に、前記配線と重なる前記ダミーパターンを削除するステップを具備する
半導体集積回路のレイアウト方法。
【請求項７】
請求項１に記載の半導体集積回路のレイアウト方法において、
前記配線を行うステップ後に、前記配線の配線間隔が第１間隔以上ある第２領域があるか否かを判定するステップと、
前記第２領域において、前記配線から前記第１間隔より小さい第２間隔以上離れた前記ダミーパターンの第３領域を抽出するステップと、
前記第３領域の前記ダミーパターンを一体化するステップとを更に具備する
半導体集積回路のレイアウト方法。
【請求項８】
請求項７に記載の半導体集積回路のレイアウト方法において、
前記第１間隔をＹ、前記第２間隔をＸとすれば、Ｙ＝２×Ｘの関係を有する
半導体集積回路のレイアウト方法。
【請求項９】
請求項７に記載の半導体集積回路のレイアウト方法において、
前記第２間隔は、前記検証におけるカップリング容量抽出時に、カップリング容量抽出対象とならないダミーパターンの格子数を用いる
半導体集積回路のレイアウト方法。
【請求項１０】
請求項１乃至９のいずれか一項に記載の半導体集積回路のレイアウト方法をコンピュータに実行させるプログラム。
【請求項１１】
フロアプラン時に、所定のメタル密度となるように、所定の寸法及び間隔でダミーパターンを第１領域に配置するフロアプラン部と、
前記第１領域に、タイミング解析をしながら、タイミング制約を満たすように、論理回路セルを配置し、配線を行う配置・配線部と、
前記論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証するベリファイ部とを具備する
半導体集積回路のレイアウト装置。
【請求項１２】
請求項１１に記載の半導体集積回路のレイアウト装置において、
前記ダミーパターンは、前記第１領域の配線格子の格子点に配置される
半導体集積回路のレイアウト装置。
【請求項１３】
請求項１１に記載の半導体集積回路のレイアウト装置において、
前記ダミーパターンは、半導体プロセス設計基準により一義的に決まる規格配線幅の矩形である
半導体集積回路のレイアウト装置。
【請求項１４】
請求項１１に記載の半導体集積回路のレイアウト装置において、
前記ダミーパターンは、前記配線との違いを識別のための配線属性を有する
半導体集積回路のレイアウト装置。
【請求項１５】
請求項１１に記載の半導体集積回路のレイアウト装置において、
前記フロアプラン部は、
前記ダミーパターンの配置する第１フロアプラン部と、
前記第１領域にマクロを配置する第２フロアプラン部とを備え、
前記ダミーパターンは、前記配線との違いを識別のための配線属性を有さず、
前記第２フロアプラン部は、前記ダミーパターンを配置するステップ後に、前記マクロと重なる前記ダミーパターンを削除し、
前記配置・配線部は、前記配線を行った後に、前記配線と重なる前記ダミーパターンを削除する
半導体集積回路のレイアウト装置。
【請求項１６】
請求項１１に記載の半導体集積回路のレイアウト装置において、
前記フロアプラン部は、
前記第１領域にマクロを配置する第１フロアプラン部と、
前記第１領域のうち、前記マクロの配置されていない領域に、前記ダミーパターンを配置する第２フロアプラン部とを備え、
前記配置・配線部は、前記配線を行った後に、前記配線と重なる前記ダミーパターンを削除する
半導体集積回路のレイアウト装置。
【請求項１７】
請求項１１に記載の半導体集積回路のレイアウト装置において、
前記配置・配線部は、
前記配線を行った後に、前記配線の配線間隔が第１間隔以上ある第２領域があるか否かを判定し、
前記第２領域において、前記配線から前記第１間隔より小さい第２間隔以上離れた前記ダミーパターンの第３領域を抽出し、
前記第３領域の前記ダミーパターンを一体化する
半導体集積回路のレイアウト装置。
【請求項１８】
請求項１７に記載の半導体集積回路のレイアウト装置において、
前記第１間隔をＹ、前記第２間隔をＸとすれば、Ｙ＝２×Ｘの関係を有する
半導体集積回路のレイアウト装置。
【請求項１９】
請求項１７に記載の半導体集積回路のレイアウト装置において、
前記第２間隔は、前記検証におけるカップリング容量抽出時に、カップリング容量抽出対象とならないダミーパターンの格子数を用いる
半導体集積回路のレイアウト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のＤＦＭ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ）に関し、特にフィルメタルに関する半導体集積回路のレイアウト装置及びレイアウト方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化に伴い、多層配線化が進んでいる。多層配線を実現するには、配線層の平坦化が必須である。平坦化を実現するため、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ：化学機械研磨）処理が実施されている。ＣＭＰ処理において、平坦性を確保するためには、配線メタルの粗密割合（以下、「メタル密度」と称す）を所定の設計基準値以上にする必要がある。メタル密度が設計基準値未満の場合、メタル配線の膜厚が減少することや、メタル配線が断線する問題がある。そのため、メタル配線の少ない領域に対し、フィルメタルを挿入し、メタル密度を均一にする処理が行われている。
【０００３】
例えば、特開２００１−２７４２５５号公報に、半導体集積回路の自動配置配線方法が開示されている。図１は特開２００１−２７４２５５号公報における自動配置配線方法を示すフローチャートである。図２は特開２００１−２７４２５５号公報におけるＣＭＰ用ダミーパターンのレイアウトパターンを示す平面図である。このレイアウトパターンは、前述のフィルメタルと同意であるダミーパターン１０２、固定電位配線またはノードである固定電位ノード１０３、ダミーパターン１０２同士を接続しこれらを固定電位ノード１０３に接続するダミー配線１０１、実配線１０４を有している。なお、ダミー配線１０１、ダミーパターン１０２、実配線１０４は製造プロセスを経てアルミなどの金属配線で形成される。
【０００４】
図１のフローチャートに示されるように、まず、配置ステップ（ＳＴ１）において、各ブロックを配置する。それとともに、図２に示されるようなダミーパターン１０２を生成して適所に配置する。ここで配置する各ブロックとは、ＮＡＮＤゲートやＮＯＲゲートなどの論理ゲート、フリップフロップや、その他のトランジスタ、抵抗およびこれらを組み合わせてなる基本セルを用いて機能ブロックまたはブロック（論理機能単位）で、配線パターンは予めレイアウト設計され、ライブラリとして準備されている。次に概略配線ステップ（ＳＴ２）において、配線領域を互いに重ならない矩形領域（チャネル）に分割し、各ネットの配線経路がどのチャネルを通るか決定する。詳細配線ステップ（ＳＴ３）において、各チャネル毎にチャネル内の詳細な配線経路を決定する。そして、配線パターンとしてダミー配線１０１を生成して、これを電源あるいはグランドなどの固定電位ノード１０３に接続する。なお、詳細配線ステップ（ＳＴ３）では、通常の詳細配線後に、回路ブロックが配置されていない配線領域毎に、配線の占有率（密度）を計算する。そして、この占有率がＣＭＰ法で要求される値に満たない配線領域に対しては、配線の空き領域に向けてダミー配線１０１を生成し、これを固定電位ノードに接続する。
【０００５】
関連する技術として、特開２００７−１２８５１２号公報（対応する米国出願の出願番号１１／２６５６４１）に半導体デバイスの製造適合性を向上させるための方法、システム及びプログラムが開示されている。この特許文献には、タイミング制約を満たすように論理セルの配置を行い、検証を行う方法が開示されている。
【０００６】
【特許文献１】特開２００１−２７４２５５号公報
【特許文献２】特開２００７−１２８５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特開２００１−２７４２５５号公報の自動配置配線方法では、通常の詳細配線後に、メタル密度（占有率）を計算する。そして、配線領域のうち、計算されたメタル密度がＣＭＰで要求されるメタル密度を満たしていない配線領域に対して、ダミーパターンを追加している。この場合、ダミーパターンを追加すると、実配線と追加されたダミーパターンの間にカップリング容量が発生する。そうなると、新たに発生したカップリング容量のために、各信号のタイミングが変わってしまう。その結果、配置・配線時にはタイミングを満足している箇所において、ダミーパターンの追加により、タイミングバイオレーションが発生してしまう。このようなタイミングバイオレーションが発生した箇所については、バッファ挿入や配線修正など前工程に戻ってレイアウト修正を行うというイタレーションが発生していた。レイアウト修正を必要としないでメタル密度を均一化する技術が望まれる。レイアウト修正を必要としないでフィルメタル（ダミーメタル）を配置する技術が求められる。
【課題を解決するための手段】
【０００８】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体集積回路のレイアウト方法及びそれをコンピュータに実行させるプログラムは、フロアプラン時に所定のメタル密度となるように所定の寸法（Ｘ×Ｘ）及び間隔（２Ｘ）でダミーパターン（１）を第１領域に配置するステップと、第１領域にタイミング解析をしながらタイミング制約を満たすように論理回路セルを配置し配線を行うステップと、論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証するステップとを具備する。
【００１０】
本発明では、フロアプラン時に所定のメタル密度を満足するようにダミーメタル（１）を配置し、タイミング解析をしながらタイミング制約を満たすように配置・配線を行っている。すなわち、配置・配線時には、既に配置したダミーパターンと配線とのカップリング容量を織り込んで配置・配線を行うことができる。それにより、配置・配線後にタイミングバイオレーションが発生しないため、タイミングバイオレーションが発生した箇所は、バッファ挿入、配線修正などの前工程に戻るレイアウト修正を行うというイタレーションが発生しない。 
【００１１】
本発明の半導体集積回路のレイアウト装置は、フロアプラン部（２１、２２）と、配置・配線部（２４）と、ベリファイ部（２５）とを具備する。フロアプラン部（２１、２２）は、フロアプラン時に所定のメタル密度となるように所定の寸法（Ｘ×Ｘ）及び間隔（２Ｘ）でダミーパターンを第１領域に配置する。配置・配線部（２４）は、第１領域に、タイミング解析をしながら、タイミング制約を満たすように、論理回路セルを配置し、配線を行う。ベリファイ部（２５）は、論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証する。
【００１２】
本発明では、レイアウト装置が上記のレイアウト方法のように機能するので、上記のレイアウト方法と同様の効果を得ることが出来る。
【発明の効果】
【００１３】
本発明により、レイアウト修正を必要としないでメタル密度を均一化することが可能となる。レイアウト修正を必要としないでダミーメタルを配置することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態に係る半導体集積回路のレイアウト装置及びレイアウト方法に関して、添付図面を参照して説明する。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路のレイアウト装置及びレイアウト方法について、添付図面を参照して説明する。図３は、本発明の第１の実施の形態に係る半導体集積回路のレイアウト装置の構成を示すブロック図である。レイアウト装置（システム）は、ネットワーク１３を介して双方向通信可能に接続されたコンピュータ装置１０及びサーバ１１で構成される。 
【００１６】
サーバ１１は、記憶媒体１２を保持し、ワークステーションに例示される情報処理装置である。記録媒体１２は、レイアウト方法の実行プログラムを格納し、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）に例示される記憶装置である。コンピュータ装置１０は、エンジニアリングワークステーションに例示される情報処理装置である。サーバ１１は、インターネットに例示されるネットワーク１３を介して、コンピュータ装置１０に接続される。コンピュータ装置１０は、サーバ１１の記録媒体１２に格納されているプログラムを、ネットワーク１３を介してダウンロードして、自身のローカルなＨＤＤあるいはメモリなどに格納する。そして、コンピュータ装置１０は、ダウンロードされたプログラムを実行処理する。なお、コンピュータ装置１０に記憶媒体１２が含まれていても良い。すなわち、レイアウト装置が一台の情報処理装置であっても良い。
【００１７】
図４は、レイアウト装置の記憶媒体１２の構成を示すブロック図である。記憶媒体１２は、レイアウト方法を実行するための設計プログラム１５と、設計プログラム１５の実行に用いられるデータを含むデータベース１６とを格納している。データベース１６は、ライブラリ３１、回路情報ファイル３２、設計ルールファイル３３を有している。
【００１８】
ライブラリ３１は、機能ブロックまたはブロック（論理機能単位）などに関するデータを記憶している。ＮＡＮＤゲートやＮＯＲゲートなどの論理ゲート、フリップフロップや、その他のトランジスタ、抵抗およびこれらを組み合わせた基本セルで構成された論理回路セル／ブロックであり、その配線パターンは予めレイアウト設計されている。回路情報ファイル３２は、設計対象のＬＳＩを構成する各ブロック、位置、端子間の接続関係を示す論理接続データなど、論理設計により得られた論理回路情報を記憶している。設計ルールファイル３３は、半導体プロセス設計基準、例えば、半導体プロセスの製造上で要求されるメタル密度や、フィルメタルの配置間隔、フィルメタルの寸法、各配線層の配線間隔（配線格子の間隔）、配線幅および配線最小間隔のような半導体設計やプロセスに関する設計ルールを格納する。
【００１９】
設計プログラム１５は、フロアプランＡ部２１、フロアプランＢ部２２、電源配線部２３、配置・配線部２４、ベリファイ部２５、ＧＤＳ作成部２６を具備する。フロアプランＡ部２１は、フィルメタルをチップ上に配置する（フロアプラン１処理）。フロアプランＢ部２２は、マクロなどをチップ上に配置する（フロアプラン２処理）。電源配線部２３は、電源用の配線をチップ上に配置する（電源配線処理）。配置・配線部２４は、論理回路セル／ブロックなどを配置し、各階層の配線を行い（配置・配線処理）、レイアウトパターンを生成する。ベリファイ部２５は、レイアウトパターンが所定の規格を満足しているかについて検証する（レイアウト検証処理）。ＧＤＳ作成部２６は、レイアウトパターンを変換し、所定のデータ形式のマスクパターンを生成する。
【００２０】
次に、本発明の第１の実施の形態に係る半導体集積回路のレイアウト装置の動作（レイアウト方法）について説明する。図５は、本発明の第１の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【００２１】
まず、ステップＳ１において、フロアプランＡ部２１がフロアプラン１の処理を実行する。すなわち、フロアプランＡ部２１は、ライブラリ３１、回路情報ファイル３２及び設計ルールファイル３３のデータに基づいて、ＩＯバッファなどの周辺ブロックをチップの周辺部に設けられた周辺領域４（後述）配置する。更に、フロアプランＡ部２１は、回路情報ファイル３２のデータに基づいて、チップ全体から周辺領域４を除いた領域（周辺領域４に囲まれた内部領域）を特定し、設計ルールファイル３３のデータに基づいて、フィルメタル１（後述）を配置する。そのとき、フィルメタル１は、半導体プロセス設計基準より規定された格子間隔を有する仮想的な配線グリッド２（後述）の交点に配置する。
【００２２】
このフィルメタル１の配置に関しては、半導体プロセスの製造上で要求されるメタル密度である、少なくとも２０％以上を満足できるように、フィルメタル１を配置することが好ましい。それ以降の工程で、マクロや実配線、論理回路セルについて配置・配線する場合、それらはフィルメタル１よりもメタル密度が高いので、確実にメタル密度２０％以上を満足することができる。
【００２３】
ここで、図６は、フィルメタルや実配線の配置方法を示す概念図である。図６に示されるように、フィルメタル１（ダミーパターン）や実配線３（後述）などを配置する領域には、仮想的に、半導体プロセス設計基準により一義的に決まる値Ｘの２倍の２Ｘの間隔で、縦横に配線グリッド２が設けられている。フィルメタル１のパターンは、値Ｘを一辺とする正方形の形状とする。実配線３の配線幅はＸとする。フィルメタル１及び実配線３は、配線グリッド２上に配置される。特に、フィルメタル１は、配線グリッド２の交点（以下「格子点」とも称す）に配置される。このようにすると、一辺Ｘの正方形は、隣接する正方形との関係で、４Ｘ２の領域にＸ２の正方形が設けられることになる。従って、メタル密度２５％（＝Ｘ２／４Ｘ２×１００）が得られる。また、フィルメタル１の配線属性は、実配線３と区別するために異なる名前を付けて識別可能とする。ただし、本発明において、フィルメタル１のパターンの一辺は、メタル密度２０％以上が満足されれば、値Ｘに限定されるものではない。
【００２４】
図７は、フロアプラン（Ｓ１）後のレイアウトパターンの一例を示す平面図である。チップ全体領域から周辺領域４を除いた領域（フィルメタル１や実配線３などを配置する領域）は、横１８Ｘ×縦１４Ｘである。ただし、図６で説明した仮想的な配線グリッド２の記載は省略している。この領域において、配線グリッド２の格子点に、Ｘ×Ｘの大きさ（一辺Ｘの正方形）を有するフィルメタル１が配置されている。この例の場合、各辺や各隅を含めて８０個（内部：４８＋四辺：２８個＋四隅：４個）の格子点に、８０個のフィルメタル１が配置されている。このとき、（４８×Ｘ２＋２８×（Ｘ２／２）＋４×（Ｘ２／４））／２５２Ｘ２×１００＝２５％である。このように、配置・配線（Ｓ４）前のフロアプラン（Ｓ１）の段階で半導体プロセスの製造上で要求されるメタル密度（２５％）に達成することで、配置・配線後にフィルメタル１を追加する必要がない。そのため、フィルメタル１と実配線３のカップリング容量を織り込んだ配置・配線を１回目から行うことができ、配置・配線後のタイミングバイオレーションは発生しなくなる。
【００２５】
次に、ステップＳ２において、フロアプランＢ部２２がフロアプラン２の処理を実行する。すなわち、フロアプランＢ部２２は、ライブラリ３１、回路情報ファイル３２及び設計ルールファイル３３基づいて、チップ全体から周辺領域４を除いた領域（周辺領域４に囲まれた内部領域）に、マクロ５（後述）を配置する。具体的には、機能ブロック単位で作成されたマクロ５を、チップ全体から周辺領域４を除いた領域の所望の位置に配置する。ただし、周辺領域４に囲まれた内部領域には、フィルメタル１が配線グリッド２の格子点上に配置されているので、フィルメタル１は考慮されずに、マクロ５はそのフィルメタル１に重なるように配置される。
【００２６】
図８は、フロアプラン（Ｓ２）後のレイアウトパターンの一例を示す平面図である。図７の状態に続いて、チップ全体領域から周辺領域４を除いた領域に、５Ｘ×５Ｘの大きさを有するマクロ５が２個、フィルメタル１の配置された領域に重なるように配置されている。この図に示すように、マクロ５を配置した箇所は、マクロ５にフィルメタル１が埋もれる。この図の場合、マクロ５の挿入によってメタル密度は減少しないので、メタル密度２０％以上が達成されている。
【００２７】
続いて、ステップＳ３において、電源配線部２３がチップ全体に電源配線の処理を行う。すなわち、電源配線部２３は、ライブラリ３１、回路情報ファイル３２及び設計ルールファイル３３基づいて、電源用の配線をチップ上に配置する。この電源配線方法は基本的には従来の方法を用いることができる。電源配線については、図示を省略する。
【００２８】
次に、ステップＳ４において、配置・配線部２４が論理回路セル等を配置し、各階層の配線を行う配置・配線を実行する。すなわち、配置・配線部２４は、ライブラリ３１、回路情報ファイル３２及び設計ルールファイル３３基づいて、ステップＳ１でフィルメタル１が配線グリッド２の格子点上に配置された領域（周辺領域４に囲まれた内部領域）に、タイミング解析をしながら、タイミング制約を満たすように、論理回路セルを配置し、各階層の配線を行う。各階層の配線は、論理回路情報のネット情報に基づいて行う。実配線３は、既述のように、配線グリッド２上に配置される。この配置・配線工程により、レイアウトパターンが生成される。
【００２９】
ただし、周辺領域４に囲まれた内部領域には、フィルメタル１が配線グリッド２の格子点上に配置されているので、論理回路セル及び実配線はフィルメタル１に重なるように配置される。このとき、タイミング解析及びタイミング制約については、重なり部分に関して、フィルメタル１ではなく論理回路セル及び実配線の存在を優先的に考慮しながら解析し、配置を行う。
【００３０】
図９は、配置・配線（Ｓ４）後のレイアウトパターンの一例を示す平面図である。この図に示すように、実配線３が配線グリッド２上を通った箇所は、実配線３にフィルメタル１が埋もれる。一方、実配線３が配線グリッド２上を通らない箇所は、そのままフィルメタル１として残る。この配置・配線工程では、フィルメタル１と実配線３のカップリング容量を考慮したタイミング解析をしながら配線を行う。そのため、タイミング制約を満たした状態で配置・配線を終了する。
なお、この図において、分かり易さのために、図８に示されるようなマクロ５を配置した領域は、図示を省略している。又は、図示された領域に、マクロ５を配置しなかった例を示していると見ることもできる。
【００３１】
続いて、ステップＳ５において、ベリファイ部２５が、レイアウトパターンがプロセスの規定する規格を満足しているか検証（Ｖｅｒｉｆｙ）する。
すなわち、ベリファイ部２５は、設計ルールファイル３３に基づいて、レイアウトパターンに関して、メタル配線ショートの有無などについてのレイアウトチェック（例示：ＬＶＳ、ＤＲＣ）を行う。フィルメタル１の配線属性は、実配線３と区別するために異なる名前を付けて識別可能であるため、フィルメタル１と実配線３の重なりはショートとして扱わないようにオプションを追加してチェックを行う。この検証には、メタル密度が半導体プロセスの製造上で要求されるメタル密度である少なくとも２５％以上を満たしているか否かのチェックも含まれる。
【００３２】
次に、ステップＳ６において、ＧＤＳ２形式（Ｇｒａｐｈｉｃ  Ｄａｔａ  Ｓｙｓｔｅｍ  ２：マスクパターンを記述するための世界標準であるバイナリデータ形式）を作成する。すなわち、ＧＤＳ作成部２６は、Ｖｅｒｉｆｙ後のレイアウトデータをＧＤＳ２形式に変換する。
【００３３】
以上のようにして、レイアウトパターンが設計される。
ここで、フィルメタル１のパターンは、図６に示すように、半導体プロセス設計基準により一義的に決まる値Ｘを一辺とする正方形の形状とし、配線グリッド２の間隔が２Ｘで、実配線３の配線幅はＸとする構成である。従って、４Ｘ２の領域にＸ２のフィルメタルが設けられるので、フィルメタルだけでメタル密度２５％（＝Ｘ２／４Ｘ２×１００）が得られる。ただし、Ｘの値は設計基準を満たす範囲であれば、多少の増減は可能であるとする。
【００３４】
図１０は、フィルメタルを配置したレイアウトパターンの一例を示す平面図である。ここでは、一辺が１２Ｘの正方形の領域における配線グリッド２の格子点に、一辺Ｘの正方形のフィルメタル１を配置した場合を例として説明する。一辺が１２Ｘの正方形の領域におけるフィルメタル１のパターン数は次のようになる。一辺が１２Ｘの正方形の領域（面積は１４４Ｘ２）において、まず、その中央部分に、一辺Ｘの正方形のフィルメタル１（面積はＸ２）のパターンは合計２５個配置される。また、正方形の領域の四辺に、一辺Ｘの正方形のフィルメタル１のパターンが合計２０個配置される。このとき、フィルメタル１の半分は正方形の領域からはみ出している。従って、これらのフィルメタル１の１個分の面積は、正方形の領域内でＸ２／２である。更に、正方形の領域の四隅に、一辺Ｘの正方形のフィルメタル１のパターンが合計４個配置される。このとき、フィルメタル１の３／４は正方形の領域からはみ出している。従って、これらのフィルメタル１の１個分の面積は、正方形の領域内でＸ２／４である。以上のことから、フィルメタル１の合計パターン数は、２５個＋２０個＋４個＝４９個となり、フィルメタル１の合計面積は、２５×Ｘ２＋２０×（Ｘ２／２）＋４×（Ｘ２／４）＝３６Ｘ２となる。従って、フィルメタル１の占有率を計算すると、３６Ｘ２／１４４Ｘ２×１００＝２５％となる。すなわち、「２０％以上」が満たされている。
【００３５】
以上説明したように本発明の半導体集積回路のレイアウト方法では、フィルメタル１の配置工程（ステップＳ１）のとき、４Ｘ２の領域にＸ２の正方形が設けられることになる。そのため、配置・配線（ステップＳ４）の前に配線グリッド２の格子点にフィルメタル１を配置して、半導体プロセスの製造上で要求されるメタル密度である、少なくとも２５％（Ｘ２／４Ｘ２）以上を満足できる。その結果、それ以降の工程で、マクロ５や実配線３、論理回路セルについて配置・配線する場合、それらはフィルメタル１よりもメタル密度が高いので、確実にメタル密度２０％以上を満足することができる。
【００３６】
加えて、配置・配線工程（ステップＳ４）後に、新たにフィルメタル１を追加する必要がない。そのため、配置・配線工程において、フィルメタル１と実配線３とのカップリング容量を織り込んだ配置・配線を１回目から行うことができる。それにより、配置・配線工程後のタイミングバイオレーションは発生しなくなる。その結果、バッファ挿入、配線修正など前工程に戻るレイアウト修正を行うというイタレーションが発生しない、という効果を得ることができる。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路のレイアウト装置及びレイアウト方法について、添付図面を参照して説明する。図３は、本発明の第２の実施の形態に係る半導体集積回路のレイアウト装置の構成を示すブロック図である。レイアウト装置（システム）は、ネットワーク１３を介して双方向通信可能に接続されたコンピュータ装置１０及びサーバ１１で構成される。本構成は、第１の実施の形態と同様であるのでその説明を省略する。
【００３８】
図４は、レイアウト装置の記憶媒体１２の構成を示すブロック図である。記憶媒体１２は、レイアウト方法を実行するための設計プログラム１５と、設計プログラム１５の実行に用いられるデータを含むデータベース１６とを格納している。本実施の形態では、図４に示される構成において、設計プログラム１５のフロアプランＡ部２１、フロアプランＢ部２２及び配置・配線部２４の機能が第１の実施の形態の場合と異なる。すなわち、フロアプランＡ部２１は、フロアプラン３の処理として、フィルメタル１の配線属性を実配線３と違う名前にしておく処理を行わずに、フロアプラン１の処理を実行する（Ｓ１１）。フロアプランＢ部２２は、フロアプラン２の処理（Ｓ２）に加えて、マクロと重なるフィルメタルを削除する処理（Ｓ７）を実行する。配置・配線部２４は、配置・配線の処理（Ｓ４）に加えて、配線と重なるフィルメタルを削除する処理（Ｓ８）を実行する。
【００３９】
次に、本発明の第２の実施の形態に係る半導体集積回路のレイアウト装置の動作（レイアウト方法）について説明する。図１１は、本発明の第２の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【００４０】
本半導体集積回路のレイアウト装置の動作では、第１の実施の形態での動作を示す図５のフローチャートと比較して、フロアプラン１の処理（ステップＳ１）をフロアプラン３の処理（ステップＳ１１）に置き換え、フロアプラン２の処理（ステップＳ２）と電源配線の処理（ステップＳ３）との間にマクロと重なるフィルメタルを削除する処理（ステップＳ７）を追加し、配置・配線の処理（ステップＳ４）と検証処理（ステップＳ５）との間に配線と重なるフィルメタルを削除する処理（ステップＳ８）を追加している。その他の各ステップ（処理）は、第１の実施の形態と同様である。
【００４１】
ステップＳ１１において、フロアプランＡ部２１がフロアプラン３の処理を実行する。
フロアプラン３の処理（ステップＳ１１）は、フロアプラン１の処理（ステップＳ１）と比較して、フィルメタル１の配線属性を実配線３と違う名前にしておく処理が不要である点で相違する。その他はフロアプラン１の処理（ステップＳ１）と同様である。
【００４２】
また、ステップＳ７において、フロアプランＢ部２２は、ステップＳ２後のレイアウトデータについて、配置されたマクロ５と重なるフィルメタル１を削除する処理を実行する。重なる箇所は、例えば、マクロ５の座標とフィルメタル１の座標とを比較して決定する。更に、ステップＳ８において、配置・配線部２４は、ステップＳ４後に、配置された実配線３と重なるフィルメタル１を削除する処理を実行する。重なる箇所は、例えば、実配線３の座標とフィルメタル１の座標とを比較して決定する。
【００４３】
図１２は、配線と重なるフィルメタルを削除する処理（Ｓ８）後のレイアウトパターンの一例を示す平面図である。本図に示されるように、フロアプランＢ部２２は、マクロ５とフィルメタル１とが重なって配置されている箇所のフィルメタル１を削除する（Ｓ７）。その結果、マクロ５中にはフィルメタル１が存在しない。また、配置・配線部２４は、実配線３とフィルメタル１とが重なって配置されている箇所のフィルメタル１を削除する（Ｓ８）。その結果、実配線３中にはフィルメタル１が存在しない。
【００４４】
本実施の形態では、実配線３およびマクロ５とフィルメタル１とが重なって配置されていた分だけ、フィルメタル１を削除している。そのため、削減されたフィルメタル１分のデータ量が減少し、検証（Ｖｅｒｉｆｙ：Ｓ５）でのデータ処理時間を短縮することが可能となる。
【００４５】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体集積回路のレイアウト装置及びレイアウト方法について、添付図面を参照して説明する。図３は、本発明の第３の実施の形態に係る半導体集積回路のレイアウト装置の構成を示すブロック図である。レイアウト装置（システム）は、ネットワーク１３を介して双方向通信可能に接続されたコンピュータ装置１０及びサーバ１１で構成される。本構成は、第１の実施の形態と同様であるのでその説明を省略する。
【００４６】
図４は、レイアウト装置の記憶媒体１２の構成を示すブロック図である。記憶媒体１２は、レイアウト方法を実行するための設計プログラム１５と、設計プログラム１５の実行に用いられるデータを含むデータベース１６とを格納している。本実施の形態では、図４に示される構成において、設計プログラム１５のフロアプランＡ部２１、及びフロアプランＢ部２２の機能が第２の実施の形態の場合と異なる。すなわち、フロアプランＡ部２１は、フロアプラン４の処理として、周辺ブロックを周辺領域４配置し、周辺領域４を除いた領域にマクロ５を配置する。フロアプランＢ部２２は、周辺領域４を除いた領域であって、マクロ５の配置されていない領域全面にフィルメタル１を配置する。
【００４７】
次に、本発明の第３の実施の形態に係る半導体集積回路のレイアウト装置の動作（レイアウト方法）について説明する。図１３は、本発明の第３の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【００４８】
本半導体集積回路のレイアウト装置の動作では、第２の実施の形態での動作を示す図１１のフローチャートと比較して、フロアプラン３の処理（ステップＳ１１）、フロアプラン２の処理（ステップＳ２）及びマクロと重なるフィルメタルを削除する処理（ステップＳ７）を、フロアプラン４の処理（ステップＳ９）及びマクロの配置されていない領域にフィルメタルを配置する処理（ステップＳ１０）で置き換えている。その他の各ステップ（処理）は、第２の実施の形態と同様である。
【００４９】
ステップＳ９において、フロアプランＡ部２１が、ライブラリ３１、回路情報ファイル３２及び設計ルールファイル３３のデータに基づいて、ＩＯバッファなどの周辺ブロックをチップの周辺部に設けられた周辺領域４に配置する。続いて、フロアプランＡ部２１が、ライブラリ３１、回路情報ファイル３２及び設計ルールファイル３３基づいて、チップ全体から周辺領域４を除いた領域に、マクロ５を配置する。
【００５０】
また、ステップＳ１０において、フロアプランＢ部２２が、チップ全体から周辺領域４を除いた領域（周辺領域４に囲まれた内部領域）であって、マクロ５の配置されていない領域全面における配線グリッド２の格子点にフィルメタル１を配置する。
【００５１】
本実施の形態では、マクロ５とフィルメタル１とが重なって配置されていた分だけ、フィルメタル１を削除している。そのため、削減されたフィルメタル１分のデータ量が減少するので、フィルメタル１を配置する処理（Ｓ１１）でのデータ処理時間を短縮することが可能となる。
【００５２】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体集積回路のレイアウト装置及びレイアウト方法について、添付図面を参照して説明する。図３は、本発明の第４の実施の形態に係る半導体集積回路のレイアウト装置の構成を示すブロック図である。レイアウト装置（システム）は、ネットワーク１３を介して双方向通信可能に接続されたコンピュータ装置１０及びサーバ１１で構成される。本構成は、第１の実施の形態と同様であるのでその説明を省略する。
【００５３】
図４は、レイアウト装置の記憶媒体１２の構成を示すブロック図である。記憶媒体１２は、レイアウト方法を実行するための設計プログラム１５と、設計プログラム１５の実行に用いられるデータを含むデータベース１６とを格納している。本実施の形態では、図４に示される構成において、設計プログラム１５の配置・配線部２４の機能が第１の実施の形態の場合と異なる。すなわち、配置・配線部２４は、第１の実施の形態の配置・配線部２４の機能に加えて、実配線３の密度を検査し、実配線３の密度の低い箇所に関して、フィルメタル１をべた状の寸法の大きなフィルメタルに成形する。
【００５４】
次に、本発明の第４の実施の形態に係る半導体集積回路のレイアウト装置の動作（レイアウト方法）について説明する。図１４は、本発明の第４の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【００５５】
本半導体集積回路のレイアウト装置の動作では、第１の実施の形態での動作を示す図５のフローチャートと比較して、配置・配線の処理（ステップＳ４）と検証処理（ステップＳ５）との間に、配線間隔がＹＧｒｉｄ以上ある領域がある否かを判定する処理（ステップＳ１２）と、各配線からＸＧｒｉｄ以上離れたフィルメタル１の領域を抽出する処理（ステップＳ１３）と、抽出した領域のフィルメタル１をべた状（隙間なく一面に広がった状態）に成形する処理（ステップＳ１４）を追加している。その他の各ステップ（処理）は、第１の実施の形態と同様である。
【００５６】
ステップＳ１２において、配置・配線の処理（Ｓ４）後、配置・配線部２４は、実配線３同士の配線間隔が距離ＹＧｒｉｄ以上ある領域が有るか否かを判定する。そのような領域が無い場合（ステップＳ１２：ＮＯ）、ステップＳ５において、ベリファイ部２５は、検証処理を実行する。そのような領域が有る場合（ステップＳ１２：ＹＥＳ）、ステップＳ１３において、配置・配線部２４は、その実配線３同士の配線間隔がＹＧｒｉｄ以上ある領域に対して、判定に使用された配線から距離ＸＧｒｉｄ以上離れたフィルメタル１の領域を抽出する。そして、ステップＳ１４において、配置・配線部２４は、抽出された領域のフィルメタル１を、べた状に成形する。べた状の成形は、複数のフィルメタル１を一体化して隙間なく一面に広がった状態にする。ただし、使用したＸＧｒｉｄは、配置・配線工程（ステップＳ４）におけるカップリング容量抽出時に、カップリング容量抽出対象としないフィルメタル１の格子数を用いる。また、ＹＧｒｉｄの値は、２×ＸＧｒｉｄ以上とする。その後、ステップＳ５において、ベリファイ部２５は、検証処理を実行する。このとき、ＸＧｒｉｄはカップリング容量抽出時にカップリング容量抽出対象にならない距離（間隔）に設定されているので、ベタ状フィルメタル６はカップリング容量に影響しない。その他の各ステップ（処理）は、第１の実施の形態と同様である。
【００５７】
図１５及び図１６は、それぞれ配置・配線（Ｓ４）後及びフィルメタル１をべた状に成形した後（Ｓ１４）のレイアウトパターンの一例を示す平面図である。両図において、ＹＧｒｉｄ＝７格子、距離ＸＧｒｉｄ＝３格子であり、ＹＧｒｉｄ＞２×ＸＧｒｉｄが満たされている。
【００５８】
まず、図１５において、実配線３同士の配線間隔が距離ＹＧｒｉｄ＝７格子以上ある領域８を抽出する（ステップＳ１２：ＹＥＳ）。次に、判定に使用された配線から距離ＸＧｒｉｄ＝３格子以上離れたフィルメタル１の領域９を抽出する（ステップＳ１３）。続いて、図１６において、抽出された領域９のフィルメタル１をべた状フィルメタル６で埋める（ステップＳ１４）。
【００５９】
本実施の形態では、個別のフィルメタル１をべた状にしている。従って、その分だけ配線メタルのメタル密度の向上が図れる。また、ＧＤＳ２形式作成時（ステップＳ６）において、検証後のレイアウトデータからマスクパターンを記述するためのバイナリデータ形式に変換するデータ量を削減することができる。
【００６０】
本発明の第一の効果として、配置・配線後にフィルメタルを追加する必要がない。そのため、フィルメタルと実配線のカップリング容量を織り込んだ配置・配線を行うことによって、配置・配線後のタイミングバイオレーションが発生しないので、レイアウト修正を行うというイタレーションが発生しないという効果が得られる。本発明の第二の効果として、半導体プロセスの製造上で要求されるメタル密度として少なくとも２５％以上を満足できる。本発明の第三の効果として、実配線、およびマクロとフィルメタルが重なっている分だけ、フィルメタルのデータ量が減少し、Ｖｅｒｉｆｙのデータ処理時間を短縮できる。本発明の第四の効果として、チップ全体にフィルメタルを配置するのに比べ、配置するフィルメタル量がマクロ占有面積分減少し、フィルメタル配置データ処理時間を短縮できる。本発明の第五の効果として、フィルメタルをべたにした分だけ配線メタルのメタル密度の向上が図れる。本発明の第六の効果として、ＧＤＳ２作成時のレイアウトパターンをマスクパターン記述するためのバイナリデータ形式に変換するデータ量を削減できる。
【００６１】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【００６２】
また、本発明におけるプログラムは、コンピュータ読取可能な記憶媒体に記録され、その記憶媒体から情報処理装置（コンピュータ）に読み込まれても良い。
【図面の簡単な説明】
【００６３】
【図１】図１は、特開２００１−２７４２５５号公報における自動配置配線方法を示すフローチャートである。
【図２】図２は、特開２００１−２７４２５５号公報におけるＣＭＰ用ダミーパターンのレイアウトパターンを示す平面図である。
【図３】図３は、本発明の実施の形態に係る半導体集積回路のレイアウト装置の構成を示すブロック図である。
【図４】図４は、本発明の実施の形態に係るレイアウト装置の記憶媒体の構成を示すブロック図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【図６】図６は、フィルメタルや実配線の配置方法を示す概念図である。
【図７】図７は、フロアプラン（Ｓ１）後のレイアウトパターンの一例を示す平面図である。
【図８】図８は、フロアプラン（Ｓ２）後のレイアウトパターンの一例を示す平面図である。
【図９】図９は、配置・配線（Ｓ４）後のレイアウトパターンの一例を示す平面図である。
【図１０】図１０は、フィルメタルを配置したレイアウトパターンの一例を示す平面図である。
【図１１】図１１は、本発明の第２の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【図１２】図１２は、配線と重なるフィルメタルを削除する処理（Ｓ８）後のレイアウトパターンの一例を示す平面図である。
【図１３】図１３は、本発明の第３の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【図１４】図１４は、本発明の第４の実施の形態に係る半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【図１５】図１５は、配置・配線（Ｓ４）後のレイアウトパターンの一例を示す平面図である。
【図１６】図１６は、フィルメタル１をべた状に成形した後（Ｓ１４）のレイアウトパターンの一例を示す平面図である。
【符号の説明】
【００６４】
１    フィルメタル
２    配線グリッド
３    実配線
４    周辺領域
５    マクロ
６    ベタ状フィルメタル
１０    コンピュータ装置
１１    サーバ
１２    記憶媒体
１３    ネットワーク
１５    設計プログラム
１６    データベース
２１    フロアプランＡ部
２２    フロアプランＢ部
２３    電源配線部
２４    配置・配線部
２５    ベリファイ部
２６    ＧＤＳ作成部
３１    ライブラリ
３２    回路情報ファイル
３３    設計ルールファイル
１０１    ダミー配線
１０２    ダミーパターン
１０３    固定電位ノード
１０４    実配線
【図１】
2010097972.tif 000003
【図２】
2010097972.tif 000004
【図３】
2010097972.tif 000005
【図４】
2010097972.tif 000006
【図５】
2010097972.tif 000007
【図６】
2010097972.tif 000008
【図７】
2010097972.tif 000009
【図８】
2010097972.tif 000010
【図９】
2010097972.tif 000011
【図１０】
2010097972.tif 000012
【図１１】
2010097972.tif 000013
【図１２】
2010097972.tif 000014
【図１３】
2010097972.tif 000015
【図１４】
2010097972.tif 000016
【図１５】
2010097972.tif 000017
【図１６】
2010097972.tif 000018