(57)【要約】【課題】矩形波を生成するスイッチング回路において、本来、排他的に導通／非導通と制御されるべきスイッチング素子が、必然的に排他的導通／非導通と制御される制御回路を実現する。【解決手段】排他的に電位を出力する第１の信号出力端及び第２の信号出力端を有するパルス信号出力器を備えて、第１制御端及び第２制御端にはパルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、第３制御端及び第４制御端にはパルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成され、これにより、第１〜第４の半導体素子がスイッチングされ、第１の信号出力端と第２の信号出力端の出力には所定の時間的間隔が存在する。【選択図】図１
2010063225.tif 000002
【特許請求の範囲】
【請求項１】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
排他的に電位を出力する第１の信号出力端及び第２の信号出力端を有するパルス信号出力器と、を備え、
前記第１半導体素子の一端及び前記第３半導体素子の一端には外部の直流電源の一方の極の電位が印加されるべく構成され、
前記第１半導体素子の他端は前記第４半導体素子の一端に接続され、前記第３半導体素子の他端は前記第２半導体素子の一端に接続され、
前記第２半導体素子の他端及び前記第４半導体素子の他端には前記外部の直流電源の他方の極の電位が印加されるべく構成され、
前記第１半導体素子の他端と前記第４半導体素子の一端の接続部と、前記第３半導体素子の他端と前記第２半導体素子の一端の接続部との間が矩形波電圧出力端であり、
前記第１制御端及び前記第２制御端には前記パルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、前記第３制御端及び前記第４制御端には前記パルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成され、
前記第１の信号出力端と前記第２の信号出力端の出力には所定の時間的間隔が存在することを特徴とする矩形波電圧発生装置。
【請求項２】
一の前記矩形波電圧発生装置が有する前記パルス信号出力器を共通として、
前記パルス信号出力器を有しない他の前記矩形波電圧発生装置の前記前記第１制御端及び前記第２制御端には前記パルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、前記第３制御端及び前記第４制御端には前記パルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の一端及び前記第３半導体素子の一端には前記外部の直流電源の一方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第２半導体素子の他端及び前記第４半導体素子の他端には前記外部の直流電源の他方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の他端と前記第４半導体素子の一端の接続部と、前記第３半導体素子の他端と前記第２半導体素子の一端の接続部との間が共通の矩形波電圧出力端とし、
前記矩形波電圧発生装置を複数並列接続することが可能であることを特徴とする請求項１に記載の矩形波電圧発生装置。
【請求項３】
一の前記矩形波電圧発生装置が有する前記パルス信号出力器を共通として、
前記パルス信号出力器を有しない他の前記矩形波電圧発生装置の前記前記第１制御端及び前記第２制御端には前記パルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、前記第３制御端及び前記第４制御端には前記パルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の一端及び前記第３半導体素子の一端には前記外部の直流電源の一方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第２半導体素子の他端及び前記第４半導体素子の他端には前記外部の直流電源の他方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の他端と前記第４半導体素子の一端の接続部と、前記第３半導体素子の他端と前記第２半導体素子の一端の接続部との間が共通の矩形波電圧出力端とし、
前記矩形波電圧発生装置が複数並列接続されていることを特徴とする請求項１に記載の矩形波電圧発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流を交流矩形波に変換する装置（以下、矩形波インバータと略す。）に関する。
【背景技術】
【０００２】
従来から、矩形波インバータは存在していたが、直流電源から交流矩形波を生成させるスイッチング回路において、本来、排他的に導通／非導通と制御されるべきスイッチング素子が、この導通／非導通の制御を司る制御部の発生するパルス信号の位相ずれ等により、同時に導通となる事象が発生していた。このため、これらスイッチング素子が直流電源を短絡し、機器の損傷や、直流電源の瞬断が発生するなどの問題があった。
【０００３】
特許文献１には、高周波ノイズの原因となる振動電流を低減する回路技術が開示されている。
【０００４】
【特許文献１】特開２００３−３４８８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、高周波ノイズの原因となる振動電流を低減する回路技術が開示されているが、矩形波を生成するスイッチング回路において、本来、排他的に導通／非導通と制御されるべきスイッチング素子が、必然的に排他的導通／非導通と制御されるという技術は開示されていない。
【０００６】
以上の現状に鑑み、本発明は、必然的に排他的導通／非導通と制御されるスイッチング素子制御を有する矩形波インバータを実現する。
【課題を解決するための手段】
【０００７】
上記の目的を実現するべく本発明は以下の構成を有する。
（１）請求項１に係る矩形波電圧発生装置は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
排他的に電位を出力する第１の信号出力端及び第２の信号出力端を有するパルス信号出力器と、を備え、
前記第１半導体素子の一端及び前記第３半導体素子の一端には外部の直流電源の一方の極の電位が印加されるべく構成され、
前記第１半導体素子の他端は前記第４半導体素子の一端に接続され、前記第３半導体素子の他端は前記第２半導体素子の一端に接続され、
前記第２半導体素子の他端及び前記第４半導体素子の他端には前記外部の直流電源の他方の極の電位が印加されるべく構成され、
前記第１半導体素子の他端と前記第４半導体素子の一端の接続部と、前記第３半導体素子の他端と前記第２半導体素子の一端の接続部との間が矩形波電圧出力端であり、
前記第１制御端及び前記第２制御端には前記パルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、前記第３制御端及び前記第４制御端には前記パルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成され、
前記第１の信号出力端と前記第２の信号出力端の出力には所定の時間的間隔が存在することを特徴とする。
（２）請求項２に係る矩形波電圧発生装置は、請求項１において、
一の前記矩形波電圧発生装置が有する前記パルス信号出力器を共通として、
前記パルス信号出力器を有しない他の前記矩形波電圧発生装置の前記前記第１制御端及び前記第２制御端には前記パルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、前記第３制御端及び前記第４制御端には前記パルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の一端及び前記第３半導体素子の一端には前記外部の直流電源の一方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第２半導体素子の他端及び前記第４半導体素子の他端には前記外部の直流電源の他方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の他端と前記第４半導体素子の一端の接続部と、前記第３半導体素子の他端と前記第２半導体素子の一端の接続部との間が共通の矩形波電圧出力端とし、
前記矩形波電圧発生装置を複数並列接続することが可能であることを特徴とする。
（３）請求項３に係る矩形波電圧発生装置は、請求項１において、
一の前記矩形波電圧発生装置が有する前記パルス信号出力器を共通として、
前記パルス信号出力器を有しない他の前記矩形波電圧発生装置の前記前記第１制御端及び前記第２制御端には前記パルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、前記第３制御端及び前記第４制御端には前記パルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の一端及び前記第３半導体素子の一端には前記外部の直流電源の一方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第２半導体素子の他端及び前記第４半導体素子の他端には前記外部の直流電源の他方の極の電位が印加されるべく構成し、
一の及び他の前記矩形波電圧発生装置の前記第１半導体素子の他端と前記第４半導体素子の一端の接続部と、前記第３半導体素子の他端と前記第２半導体素子の一端の接続部との間が共通の矩形波電圧出力端とし、
前記矩形波電圧発生装置が複数並列接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明の矩形波電圧発生装置は、第１制御端及び第２制御端にはパルス信号出力器の第１の信号出力端の出力信号に基づく電位が印加され、第３制御端及び第４制御端にはパルス信号出力器の第２の信号出力端の出力信号に基づく電位が印加されるべく構成されているため、第１の信号出力端の出力信号及び／又は第２の信号出力端の出力信号に位相ずれが発生しても、第１の信号出力端の出力信号と第２の信号出力端の出力信号が、排他的に出力され、かつ、該信号が第１制御端と第２制御端に対して第３制御端と第４制御端に排他的にに送信されるため、第１制御端と第３制御端及び第４制御端、第２制御端と第３制御端及び第４制御端が同時にＯＮ制御されることはない。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態
（１）回路構成
図１は、本発明の実施の形態を示す回路構成図である。
図１において、端子Ｔ１と端子Ｔ２間には外部の直流電源Ｖｄｃが印加され、端子Ｔ３、端子Ｔ４間には負荷が接続され、端子Ｔ３と端子Ｔ４間に出力される交流矩形波電圧（Ｖｏｕｔ）により負荷が動作する。
【００１０】
外部の直流電源の正電位の入力端子である端子Ｔ１に、第１半導体素子であるＦＥＴＱ１のドレインが接続され、ＦＥＴＱ１のソースには第４半導体素子であるＦＥＴＱ４のドレインが接続され、ＦＥＴＱ４のソースは、外部の直流電源の負電位の入力端子である端子Ｔ２に接続される。
同様に、端子Ｔ１に、第３半導体素子であるＦＥＴＱ３のドレインが接続され、ＦＥＴＱ３のソースには第２半導体素子であるＦＥＴＱ２のドレインが接続され、ＦＥＴＱ２のソースは、端子Ｔ２に接続される。
【００１１】
＜ＦＥＴＱ１の駆動回路＞
端子Ｔ１に、第１整流素子であるダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードには、第１抵抗素子である抵抗素子Ｒ１の一端が接続され、抵抗素子Ｒ１の他端には、第１１半導体素子であるＮＰＮバイポーラトランジスタＱ１１のコレクタ、フォトカプラＰＣ１の中のフォトトランジスタのコレクタ、第１容量素子であるコンデンサＣ１の一端及び第１定電圧素子であるツェナーダイオードＺｅ１のカソードが接続される。
フォトカプラＰＣ１内には、上記フォトトランジスタに発光を照射する発光素子（発光ダイオード）が存在する。
【００１２】
ＮＰＮバイポーラトランジスタＱ１１と、第１２半導体素子であるＰＮＰバイポーラトランジスタＱ１２のエミッタ同士、ベース同士は接続され、ＮＰＮバイポーラトランジスタＱ１１とＰＮＰバイポーラトランジスタＱ１２とのベースの接続部とＰＮＰバイポーラトランジスタＱ１２のコレクタ間には第１１抵抗素子である抵抗素子Ｒ１１が接続される。この回路がエミッタフォロアであり、他の部分回路の説明において参照する。
【００１３】
ＮＰＮバイポーラトランジスタＱ１１とＰＮＰバイポーラトランジスタＱ１２のエミッタ同士の接続部は、ＦＥＴＱ１のゲートに接続され、コンデンサＣ１の他端、ツェナーダイオードＺｅ１のアノードは、ＰＮＰバイポーラトランジスタＱ１２のコレクタとＦＥＴＱ１のソースの接続部に接続される。
【００１４】
＜ＦＥＴＱ３の駆動回路＞
ＦＥＴＱ３の駆動回路についても、ＦＥＴＱ１の駆動回路において、素子の符号は異なるが、同一素子を使用して同一の回路であるのでＦＥＴＱ１の駆動回路の説明を援用し、説明を省略する。
【００１５】
＜ＦＥＴＱ４及びＦＥＴＱ２の駆動回路＞
端子Ｔ１に、第４抵抗素子である抵抗素子Ｒ４の一端が接続され、抵抗素子Ｒ４の他端には第４容量素子であるコンデンサＣ４の一端及び第４定電圧素子であるツェナーダイオードＺｅ４のカソードが接続され、コンデンサＣ４の他端及びツェナーダイオードＺｅ４のアノードが端子Ｔ２に接続される。
【００１６】
ＦＥＴＱ４、ＦＥＴＱ２を駆動するエミッタフォロア回路は、ＦＥＴＱ４については、第４１半導体素子であるＮＰＮバイポーラトランジスタＱ４１及び第４２半導体素子であるＰＮＰバイポーラトランジスタＱ４２からなる回路で構成され、同様に、ＦＥＴＱ２については、第２１半導体素子であるＮＰＮバイポーラトランジスタＱ２１及び第２２半導体素子であるＰＮＰバイポーラトランジスタＱ２２からなる回路で構成される。両エミッタフォロアを構成するＮＰＮバイポーラトランジスタＱ４１及びＱ２１、ＰＮＰバイポーラトランジスタＱ４２及びＱ２２のコレクタ同士は接続されている。
【００１７】
コンデンサＣ４の一端及びツェナーダイオードＺｅ４のカソードは、ＮＰＮバイポーラトランジスタＱ４１及びＮＰＮバイポーラトランジスタＱ２１のコレクタに接続され、コンデンサＣ４の他端及びツェナーダイオードＺｅ４のアノードは、ＰＮＰバイポーラトランジスタＱ４２のコレクタ、ＰＮＰバイポーラトランジスタＱ２２のコレクタ、ＦＥＴＱ４のソース及びＦＥＴＱ２のソースの接続部に接続され、これらの接続部は端子Ｔ２に接続されている。
【００１８】
ＦＥＴＱ４、ＦＥＴＱ２の駆動回路についても、ＦＥＴＱ１の駆動回路において、エミッタフォロアへの電源の供給方法が異なる（ＦＥＴＱ１、ＦＥＴＱ３の駆動回路のエミッタフォロアへは、それぞれコンデンサＣ１、コンデンサＣ３により独立して電源を供給しているが、ＦＥＴＱ４、ＦＥＴＱ２の駆動回路のエミッタフォロアへは、コンデンサＣ４により共通して電源を供給している。）のみで、その他は同一であり、素子の符号は異なるものの、同一素子を使用して同一の回路であるのでＦＥＴＱ１の駆動回路の説明を援用し、説明を省略する。
【００１９】
＜パルス信号出力器＞
パルス信号出力器ＯＳＣは、動作用電源の供給を受けるため、電源入力端は、端子Ｔ１及び端子Ｔ２に接続される。排他的に電位を出力する第１の信号出力端Ｏｕｔ１、第２の信号出力端Ｏｕｔ２は、それぞれ、抵抗素子Ｒｄ１を介してフォトカプラＰＣ１の中の発光素子（発光ダイオード）のアノード、抵抗素子Ｒｄ２を介してフォトカプラＰＣ３の中の発光ダイオードのアノードに接続される。
フォトカプラＰＣ１の中の発光ダイオードのカソードは、フォトカプラＰＣ２の中の発光ダイオードのアノードに接続され、フォトカプラＰＣ３の中の発光ダイオードのカソードは、フォトカプラＰＣ４の中の発光ダイオードのアノードに接続され、フォトカプラＰＣ２、ＰＣ４の中のそれぞれの発光ダイオードのカソードは、端子Ｔ２に接続される。
【００２０】
＜その他＞
ＦＥＴＱ１のソースとＦＥＴＱ４のドレインの接続部は、誘導素子であるインダクターＬを介して端子Ｔ３に接続され、ＦＥＴＱ３のソースとＦＥＴＱ２のドレインの接続部は、端子Ｔ４に接続される。端子Ｔ３には、ダイオードＤｏ１のアノード及びダイオードＤｏ２のカソードが接続され、ダイオードＤｏ１のカソードは端子Ｔ１、ダイオードＤｏ２のアノードは端子Ｔ２に接続される。
【００２１】
（２）回路動作
図１を参照して本発明の実施の形態の回路動作を説明する。
図１において、端子Ｔ１、端子Ｔ２間に外部の直流電源を接続し、パルス信号出力器ＯＳＣを動作させる。パルス信号出力器ＯＳＣは、排他的に電位を出力する第１の信号出力端Ｏｕｔ１及び第２の信号出力端Ｏｕｔ２を有する。また、第１の信号出力端Ｏｕｔ１から出力されるパルス信号Ｐ１と第２の信号出力端Ｏｕｔ２から出力されるパルス信号Ｐ２には、所定の時間的間隔がとられており、同時にパルス信号が出力されることはない。すなわち、パルス信号Ｐ１とパルス信号Ｐ２が重なり合うことはない。図１の回路においては、第１の信号出力端Ｏｕｔ１から出力されるパルス信号Ｐ１及び第２の信号出力端Ｏｕｔ２から出力されるパルス信号Ｐ２は正極性電位である。
【００２２】
パルス信号出力器ＯＳＣの第１の信号出力端Ｏｕｔ１からパルス信号Ｐ１が出力されると、フォトカプラＰＣ１及びフォトカプラＰＣ２内の両発光素子（発光ダイオード）のアノードに該パルス電位が印加され、両発光ダイオードが発光する。なお、パルス信号Ｐ１は、抵抗素子Ｒｄ１を介して、該両発光ダイオードのアノードに印加されるが、抵抗素子Ｒｄ１は、電流制限用である。この発光を受光するフォトカプラＰＣ１及びフォトカプラＰＣ２内の両受光素子（フォトトランジスタ）は導通し、ＮＰＮバイポーラトランジスタＱ１１及びＰＮＰバイポーラトランジスタＱ１２のベースＢに、コンデンサＣ１に充電された正極性電位が印加され、ＮＰＮバイポーラトランジスタＱ１１は導通、ＰＮＰバイポーラトランジスタＱ１２は非導通となり、両バイポーラトランジスタのエミッタ接続部の電位が上昇し、この電位が印加されるＦＥＴＱ１のゲート電位が上昇しＦＥＴＱ１が導通する。ＮＰＮバイポーラトランジスタＱ２１、ＰＮＰバイポーラトランジスタＱ２２も同様に動作（ただし、エミッタフォロアへの電源は、コンデンサＣ４からである。）し、ＦＥＴＱ２が導通する。
したがって、端子Ｔ１からＦＥＴＱ１、インダクターＬ、端子Ｔ３、負荷、端子Ｔ４、ＦＥＴＱ２、端子Ｔ２の経路で電流が流れる。このとき、ＦＥＴＱ３、ＦＥＴＱ４は非導通である。
【００２３】
次に、パルス信号出力器ＯＳＣの第２の信号出力端Ｏｕｔ２からパルス信号Ｐ２が出力されると、フォトカプラＰＣ３及びフォトカプラＰＣ４内の両発光素子（発光ダイオード）のアノードに該パルス電位が印加され、両発光ダイオードが発光する。なお、パルス信号Ｐ２は、抵抗素子Ｒｄ２を介して、該両発光ダイオードのアノードに印加されるが、抵抗素子Ｒｄ２は、電流制限用である。この発光を受光するフォトカプラＰＣ３及びフォトカプラＰＣ４内の両受光素子（フォトトランジスタ）は導通し、ＮＰＮバイポーラトランジスタＱ３１及びＰＮＰバイポーラトランジスタＱ３２のベースＢに、コンデンサＣ３に充電された正極性電位が印加され、ＮＰＮバイポーラトランジスタＱ３１は導通、ＰＮＰバイポーラトランジスタＱ３２は非導通となり、両バイポーラトランジスタのエミッタ接続部の電位が上昇し、この電位が印加されるＦＥＴＱ３のゲート電位が上昇しＦＥＴＱ３が導通する。ＮＰＮバイポーラトランジスタＱ４１、ＰＮＰバイポーラトランジスタＱ４２も同様に動作（ただし、エミッタフォロアへの電源は、コンデンサＣ４からである。）し、ＦＥＴＱ４が導通する。
したがって、端子Ｔ１からＦＥＴＱ３、端子Ｔ４、負荷、端子Ｔ３、インダクターＬ、ＦＥＴＱ４、端子Ｔ２の経路で電流が流れる。このとき、ＦＥＴＱ１、ＦＥＴＱ２は非導通である。
【００２４】
これを繰り返し、負荷へ矩形波交流電圧が供給される。負荷へ供給される正極／負極の矩形波の発生には、所定の時間的間隔があり、連続した矩形波ではない。
【００２５】
ここで、ダイオードＤ１（ダイオードＤ３も同様）は、ＦＥＴＱ１（ＦＥＴＱ３も同様）が導通したとき、コンデンサＣ１（コンデンサＣ３も同様）の電荷が放電することを阻止する。コンデンサＣ１（コンデンサＣ３も同様）の電荷が放電するとエミッタフォロア回路が動作できない。ツェナーダイオードＺｅ１（ツェナーダイオードＺｅ３も同様）は、エミッタフォロアの電源電圧を定める。
インダクターＬは、ノイズ対策と、急激な電圧、電流の変化を緩和する。ダイオードＤｏ１及びダイオードＤｏ２は、インダクターＬの逆起電力を吸収する。
【００２６】
ここで、本来、排他的に導通／非導通と制御されるスイッチング素子が、必然的に排他制御され、同時導通しない動作原理を説明する。図１の回路において、パルス信号Ｐ１は、必ず、ＦＥＴＱ１及びＦＥＴＱ２のみを導通させ、パルス信号Ｐ２は必ず、ＦＥＴＱ３及びＦＥＴＱ４のみを導通させる回路構成となっている。
【００２７】
すなわち、ＦＥＴＱ１及びＦＥＴＱ２が導通のとき、ＦＥＴＱ３及びＦＥＴＱ４が導通することは有り得ない回路構成となっている。
なぜならば、ＦＥＴＱ１及びＦＥＴＱ２を駆動する回路は、パルス信号Ｐ１を受信するフォトカプラＰＣ１及びフォトカプラＰＣ２の直列接続回路であり、ＦＥＴＱ３及びＦＥＴＱ４を駆動する回路は、パルス信号Ｐ２を受信するフォトカプラＰＣ３及びフォトカプラＰＣ４の直列接続回路であり、両者の駆動回路が相互に干渉できる余地がない。
さらに、パルス信号Ｐ１とパルス信号Ｐ２は、排他的に出力され、同時に出力されたり、重なり合うことはない。したがって、ＦＥＴＱ１とＦＥＴＱ２が導通のときＦＥＴＱ３及びＦＥＴＱ４が導通することはない。よって、ＦＥＴＱ３とＦＥＴＱ２、ＦＥＴＱ１とＦＥＴＱ４の組み合わせ導通による端子Ｔ１と端子Ｔ２間の短絡は有り得ない。
なお、パルス信号Ｐ１が出力されてから、パルス信号Ｐ２が出力されるまで、所定の時間的間隔が存在する。
【００２８】
従来技術のように、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３、ＦＥＴＱ４が独立に制御される回路要素がない。ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３、ＦＥＴＱ４が独立に制御されている場合、ＦＥＴＱ１及びＦＥＴＱ２が導通しているとき、制御パルスの位相が少しずれてＦＥＴＱ３が導通することがあり得る。この場合、ＦＥＴＱ３とＦＥＴＱ２の直列回路で端子Ｔ１、端子Ｔ２間を短絡し、外部の直流電源を短絡することになる。
【００２９】
以上、本発明の実施の形態を説明してきたが、本実施の形態に使用されるＮチャネルＦＥＴＱ１〜Ｑ４は、ＰチャネルＦＥＴ、ＮＰＮバイポーラトランジスタ又はＰＮＰバイポーラトランジスタでもよい。
【００３０】
ＦＥＴとバイポーラトランジスタを相互交換する場合、ドレイン＝コレクタ、ソース＝エミッタ及びゲート＝ベースとして当該回路に接続する。
【００３１】
Ｎチャネル及びＮＰＮ素子をＰチャネル及びＰＮＰ素子に交換した場合、外部の直流電源の極性は逆にし、ダイオード及びツェナーダイオードのアノード、カソード逆にする。電解コンデンサを使用する場合も極性を逆にする。
また、パルス信号出力器ＯＳＣの第１の信号出力端Ｏｕｔ１、第２の信号出力端Ｏｕｔ２からそれぞれ出力されるパルス信号Ｐ１、Ｐ２は負極性電位を出力し、フォトカプラ内の発光素子（発光ダイオード）のアノード、カソードを逆にし、フォトカプラ内のフォトトランジスタもＰＮＰ素子にする。
【図面の簡単な説明】
【００３２】
【図１】は、本発明による矩形波電圧発生装置の実施の形態を示す回路図である。
【符号の説明】
【００３３】
Ｑ１〜Ｑ４                      半導体素子（ＦＥＴ又はバイポーラトランジスタ）
Ｑ１１〜Ｑ４２                  半導体素子（バイポーラトランジスタ）
Ｒ１〜Ｒ４１、Ｒｄ１、Ｒｄ２    抵抗素子
Ｄ１、Ｄ３、Ｄｏ１、Ｄｏ２      整流素子（ダイオード）
Ｚｅ１〜Ｚｅ４                  定電圧素子（ツェナーダイオード）
Ｃ１〜Ｃ４                      容量素子（コンデンサ）
Ｌ                              インダクター（チョークコイル）
ＯＳＣ                          パルス信号出力器
Ｏｕｔ１、Ｏｕｔ２              信号出力端
Ｐ１、Ｐ２                      パルス信号
Ｔ１〜Ｔ４                      端子
Ｖｏｕｔ                        交流矩形波電圧
Ｖｄｃ                          外部の直流電源
【図１】
2010063225.tif 000003