(57)【要約】【課題】周波数がクロック周波数の整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供する。【解決手段】局所発振信号の周波数をｆＬＯ、整数をＮ、受信信号の下限周波数をｆＤ１、受信信号の上限周波数をｆＤ２とするとき、ｆＬＯ＝Ｎ×ｆｃｌｋ    （１）と（Ｎ−１）×ｆｃｌｋ＜ｆＤ１＜Ｎ×ｆｃｌｋ＜ｆＤ２＜（Ｎ＋１）×ｆｃｌｋ    （２）とが成立する。これにより、周波数が上記クロック周波数ｆｃｌｋの整数倍である高調波成分が、スプリアスとして希望信号の経路に混入しても、ミキサーによる周波数変換後の希望波の帯域内には入らない。従って、周波数がクロック周波数の整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能となる。【選択図】図２
2010166338.tif 000002
【特許請求の範囲】
【請求項１】
受信信号と局所発振信号とを混合して周波数を変換し、上記受信信号をベースバンド信号に変換するための周波数変換回路と、該周波数変換回路における周波数変換後の信号に含まれる直流オフセットを除去するための、直流オフセットキャンセル回路とを有するダイレクトコンバージョン方式の受信機と、
クロック周波数ｆｃｌｋのクロック信号に同期して動作するクロック同期回路とを備える電子装置において、
上記局所発振信号の周波数をｆＬＯ、整数をＮ、上記受信信号の下限周波数をｆＤ１、上記受信信号の上限周波数をｆＤ２とするとき、
ｆＬＯ＝Ｎ×ｆｃｌｋ    （１）
（Ｎ−１）×ｆｃｌｋ＜ｆＤ１＜Ｎ×ｆｃｌｋ＜ｆＤ２＜（Ｎ＋１）×ｆｃｌｋ    （２）
が成立することを特徴とする電子装置。
【請求項２】
受信信号と局所発振信号とを混合して周波数を変換し、上記受信信号を中間周波数信号に変換するための周波数変換回路を有するスーパーヘテロダイン方式の受信機と、
クロック周波数ｆｃｌｋのクロック信号に同期して動作するクロック同期回路とを備える電子装置において、
上記局所発振信号の周波数をｆＬＯ、整数をＮ，Ｋ、上記受信信号の下限周波数をｆＤ１、上記受信信号の上限周波数をｆＤ２とするとき、
ｆＬＯ＝Ｎ×ｆｃｌｋ    （３）
｛Ｎ＋（Ｋ−１）｝×ｆｃｌｋ＜ｆＤ１＜ｆＤ２＜（Ｎ＋Ｋ）×ｆｃｌｋ    （４）
が成立することを特徴とする電子装置。
【請求項３】
Ｎ＝１であることを特徴とする請求項１または２に記載の電子装置。
【請求項４】
上記クロック同期回路がデジタル回路であることを特徴とする請求項１に記載の電子装置。
【請求項５】
上記クロック同期回路がスイッチトキャパシタ回路であることを特徴とする請求項１に記載の電子装置。
【請求項６】
上記クロック同期回路として、デジタル回路とスイッチトキャパシタ回路の両方を含むことを特徴とする請求項１に記載の電子装置。
【請求項７】
上記局所発振信号の周波数ｆＬＯを変更すると共に、上記（１）式及び上記（２）式を満足するように上記クロック周波数ｆｃｌｋを選択することを特徴とする請求項１に記載の電子装置。
【請求項８】
上記局所発振信号の周波数ｆＬＯを変更すると共に、上記（３）式及び上記（４）式を満足するように上記クロック周波数ｆｃｌｋを選択することを特徴とする請求項２に記載の電子装置。
【請求項９】
周波数がｆＬＯである上記局所発振信号を出力する発振器と、上記局所発振信号をＮ分周してクロック周波数ｆｃｌｋのクロック信号を出力する分周器とをさらに備えることを特徴とする請求項１または２に記載の電子装置。
【請求項１０】
上記周波数変換回路と上記クロック同期回路とは、単一の集積回路に形成されていることを特徴とする請求項１または２に記載の電子装置。
【請求項１１】
上記周波数変換回路と上記クロック同期回路とは、単一のパッケージ内に形成されていることを特徴とする請求項１または２に記載の電子装置。
【請求項１２】
上記周波数変換回路と上記クロック同期回路とは単一のプリント基板上に配置されていることを特徴とする請求項１または２に記載の電子装置。
【請求項１３】
上記受信信号はデジタル変調された信号で、クロックに同期して動作する回路が該デジタル変調された信号の復調回路であることを特徴とする請求項１または２に記載の電子装置。
【請求項１４】
上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、上記ダイレクトコンバージョン方式の受信機とは別の機能を実現するために使われていることを特徴とする請求項１に記載の電子装置。
【請求項１５】
上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、上記スーパーヘテロダイン方式の受信機とは別の機能を実現するために使われていることを特徴とする請求項２に記載の電子装置。
【請求項１６】
上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、単一の機能を実現するために使われていることを特徴とする請求項１または２に記載の電子装置。
【請求項１７】
上記周波数変換回路は受信機能の実現のために使われていることを特徴とする請求項１または２に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信等に使用される電子装置に関するものであり、特に、周波数変換回路と、クロックに同期して動く回路とを備えた電子装置における、クロックスプリアスの除去またはその影響の緩和に関するものである。
【背景技術】
【０００２】
近年の電子機器、特に無線用の通信機器及び有線用の通信機器では、デジタル回路やスイッチトキャパシタ回路など、クロックに同期して動作する回路が広く使われている。これらの回路では、クロックに同期して瞬時電流が流れるため、クロックの周波数、およびその高調波の周波数に、レベルが大きいノイズを発生する。このノイズが信号に混入し、信号のＳ／Ｎ比が劣化する。この現象は、特に通信用の受信機で問題になることが多い。
【０００３】
図８は、ダイレクトコンバージョン方式の受信機１１０とクロック同期回路１０６を備えた従来の電子装置１００のブロック図の一例を示す図である。アンテナ１０１で受信されたＲＦ信号を、アンプ１０２で増幅する。次に、ミキサー１０３において、増幅した信号と周波数ｆＬＯの局所発振信号とをミキシングして周波数変換を行い、ベースバンド信号に変換する。さらに、ローパスフィルタ１０４において、ミキサー１０３から出力されるベースバンド信号の希望信号帯域外の成分を減衰させ、アンプ１０５にて増幅して出力端子ＯＵＴから出力する。
【０００４】
アンプ１０５の出力に含まれるＤＣオフセットは、ＤＣオフセットキャンセラ１０７によるミキサー出力へのフィードバックにより除去される。クロック同期回路１０６は、ダイレクトコンバージョン方式の受信機の機能の一部を受け持つ場合と、ダイレクトコンバージョン方式の受信機の機能とは別の機能を実現するために使われている場合とがある。いずれの場合も、クロック周波数ｆｃｌｋのクロックに同期して動作を行っているため、周波数がクロック周波数ｆｃｌｋの整数倍である高調波成分が、アンテナ１０１で受信した信号の経路に混入する。混入の例を挙げると、電源配線を通じた混入、共通の基板を介する混入、電界または磁界の結合による混入、または電磁波を介する混入が挙げられる。
【０００５】
図９には、図８の受信機のＲＦ信号入力点Ａにおける信号スペクトルの例を示す。図９には、変調されて一定の周波数帯域を占有する希望信号と、ＲＦ信号入力点Ａに混入したクロック周波数ｆｃｌｋのクロック信号と、クロック周波数ｆｃｌｋのクロック信号の高調波が示されている。
【０００６】
これらの信号が図８のミキサー１０３において周波数ｆＬＯの局所発振信号と混合されて、図１０に示されるような信号スペクトルを有するベースバンド信号に変換される。
【０００７】
図１０において、(Ｎ−１)×ｆｃｌｋ＜ｆＬＯ＜Ｎ×ｆｃｌｋの関係を仮定している。周波数Ｎ×ｆｃｌｋのＮ次高調波と周波数ｆＬＯの局所発振信号とがミキシングされて周波数Ｎ×ｆｃｌｋ−ｆＬＯに帯域内スプリアスが発生していることがわかる。
【０００８】
図１１は、ヘテロダイン方式の受信機１３０とクロック同期回路１２６を備えた従来の電子装置１２０のブロック図の一例を示す図である。図１１の受信機１３０のＲＦ信号入力点Ａにおける希望信号と、ＲＦ信号入力点Ａに混入した、クロック周波数ｆｃｌｋのクロック信号の高調波信号との信号スペクトルは、図９と同じである。
【０００９】
電子装置１３０では、アンテナ１２１で受信されたＲＦ信号を、アンプ１２２で増幅し、ミキサー１２３において、周波数ｆＬＯの局所発振信号とミキシングして周波数変換を行い、中間周波数信号に変換する。さらに、バンドパスフィルタ１２４において、ミキサー１２３から出力される中間周波数信号の希望信号帯域外の成分を減衰させて、アンプ１２５にて増幅して出力端子ＯＵＴから出力する。
【００１０】
クロック同期回路１２６は、スーパーヘテロダイン型受信機（スーパーヘテロダイン方式の受信機）１３０の機能の一部を受け持つ場合と、スーパーヘテロダイン型受信機１３０の機能とは別の機能を実現するために使われている場合とがある。いずれの場合も、クロック周波数ｆｃｌｋのクロック信号に同期して動作を行っているため、周波数がクロック周波数ｆｃｌｋの整数倍である高調波成分が、アンテナ１２１で受信した信号の経路に混入する。混入の例を挙げると、電源配線を通じた混入、共通の基板を介する混入、電界または磁界の結合による混入、または電磁波を介する混入が挙げられる。
【００１１】
これらの信号が図１１のミキサー１１３において周波数ｆＬＯの局所発振信号と混合されて、図１２に示されるような信号スペクトルを有するベースバンド信号に変換される。
【００１２】
図１２において、(Ｎ−２)×ｆｃｌｋ＜ｆＬＯ＜(Ｎ−１)×ｆｃｌｋの関係を仮定している。周波数Ｎ×ｆｃｌｋのＮ次高調波と周波数ｆＬＯの局所発振信号とがミキシングされて周波数Ｎ×ｆｃｌｋ−ｆＬＯに帯域内スプリアスが発生していることがわかる。
【００１３】
これらの問題に対処するために、ノッチ周波数を高調波スプリアスの周波数としたノッチフィルタを配置して、スプリアスを除去する方法が知られている。
【００１４】
特許文献１では、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing：直交周波数分割多重）受信装置におけるスプリアスを除去する方法が開示されている。この手法では、周波数変換回路で変換された受信信号をＦＦＴ（Fast Fourier Transform：高速フーリエ変換）回路により周波数領域の信号に変換して、混入しているスプリアスの周波数を検出、可変ノッチフィルタのノッチ周波数を制御して、スプリアスの周波数に一致させることで、妨害スプリアスを除去することが記載されている。
【００１５】
特許文献２では、マイコンを使用する機器において、このクロックを受けて動作する機構から発生する、クロックの高調波成分などの不必要な信号が、その機器が本来扱おうとする信号への干渉を改善する為、クロックの周波数を時間的に変動させることで、高調波のエネルギーを分散させて、ノイズレベルを低くすることが開示されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−１７４２１８号公報（２００６年６月２９日公開）
【特許文献２】特開平１１−１４３５７２号公報（平成１１年５月２８日）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献１のＯＦＤＭ受信装置では、妨害検出や可変ノッチフィルタといった追加回路が必要であり、消費電力の増加や回路規模の増大をまねくという懸念があった。
【００１８】
また、特許文献２のクロック生成方式では、信号帯域内に入るノイズがゼロにはならないため、十分な効果が期待できなかった。
【００１９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、周波数がクロック周波数の整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の電子装置は、上記課題を解決するために、受信信号と局所発振信号とを混合して周波数を変換し、上記受信信号をベースバンド信号に変換するための周波数変換回路と、該周波数変換回路における周波数変換後の信号に含まれる直流オフセットを除去するための、直流オフセットキャンセル回路とを有するダイレクトコンバージョン方式の受信機と、クロック周波数ｆｃｌｋのクロック信号に同期して動作するクロック同期回路とを備える電子装置において、上記局所発振信号の周波数をｆＬＯ、整数をＮ、上記受信信号の下限周波数をｆＤ１、上記受信信号の上限周波数をｆＤ２とするとき、ｆＬＯ＝Ｎ×ｆｃｌｋ    （１）と（Ｎ−１）×ｆｃｌｋ＜ｆＤ１＜Ｎ×ｆｃｌｋ＜ｆＤ２＜（Ｎ＋１）×ｆｃｌｋ    （２）とが成立することを特徴とする。
【００２１】
上記発明によれば、上記クロック同期回路は、上記クロック周波数ｆｃｌｋの上記クロック信号に同期して動作を行っている。このため、周波数が上記クロック周波数ｆｃｌｋの整数倍である高調波成分が、スプリアスとして上記受信信号の経路に混入する。
【００２２】
上記周波数変換回路による周波数変換により、周波数がＮ×ｆｃｌｋである上記スプリアスは局所発振信号とミキシングされ、直流成分に変換された後に、上記直流オフセットキャンセル回路により除去される。
【００２３】
周波数がＮ×ｆｃｌｋ以外の高調波の上記スプリアスは、局所発振信号の周波数がＮ×ｆｃｌｋであるためにクロック周波数ｆｃｌｋの整数倍の周波数に変換される。上記周波数変換回路による周波数変換後の、上記受信信号の上限周波数ｆＤ２から上記局所発振信号の周波数ｆＬＯを引いた周波数は、０より大きく、クロック周波数ｆｃｌｋより小さい。よって、周波数がＮ×ｆｃｌｋ以外の高調波のスプリアスは、上記周波数変換回路による周波数変換後の希望波の帯域内には入らない。
【００２４】
従って、周波数がクロック周波数ｆｃｌｋの整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供することが可能となる。
【００２５】
また、本発明の電子装置は、上記課題を解決するために、受信信号と局所発振信号とを混合して周波数を変換し、上記受信信号を中間周波数信号に変換するための周波数変換回路を有するスーパーヘテロダイン方式の受信機と、クロック周波数ｆｃｌｋのクロック信号に同期して動作するクロック同期回路とを備える電子装置において、上記局所発振信号の周波数をｆＬＯ、整数をＮ，Ｋ、上記受信信号の下限周波数をｆＤ１、上記受信信号の上限周波数をｆＤ２とするとき、ｆＬＯ＝Ｎ×ｆｃｌｋ    （３）と｛Ｎ＋（Ｋ−１）｝×ｆｃｌｋ＜ｆＤ１＜ｆＤ２＜（Ｎ＋Ｋ）×ｆｃｌｋ    （４）とが成立することを特徴とする。
【００２６】
上記発明によれば、上記クロック同期回路は、上記クロック周波数ｆｃｌｋの上記クロック信号に同期して動作を行っている。このため、周波数が上記クロック周波数ｆｃｌｋの整数倍である高調波成分が、スプリアスとして上記受信信号の経路に混入する。
【００２７】
上記局所発振信号の周波数がＮ×ｆｃｌｋであるために、上記周波数変換回路による周波数変換後の、上記受信信号の下限周波数ｆＤ１から上記局所発振信号の周波数ｆＬＯを引いた周波数は、（Ｋ−１）×ｆｃｌｋよりも大きくなる。同様に、上記受信信号の上限周波数ｆＤ２から上記局所発振信号の周波数ｆＬＯを引いた周波数は、Ｋ×ｆｃｌｋよりも小さくなる。よって、上記スプリアスは、上記周波数変換回路による周波数変換後の希望波の帯域内には入らない。
【００２８】
従って、周波数がクロック周波数ｆｃｌｋの整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供することが可能となる。
【００２９】
上記電子装置では、Ｎ＝１であってもよい。
【００３０】
これにより、上記クロック同期回路の上記クロック周波数ｆｃｌｋは、上記局所発振信号の周波数ｆＬＯと等しくすることが可能である。よって、上記クロック同期回路のクロック周波数ｆｃｌｋとして上記局所発振信号の周波数ｆＬＯを使うことも可能であり、回路規模の削減につながる。
【００３１】
上記電子装置では、上記クロック同期回路がデジタル回路であってもよい。
【００３２】
また、上記電子装置では、上記クロック同期回路がスイッチトキャパシタ回路であってもよい。
【００３３】
さらに、上記電子装置では、上記クロック同期回路として、デジタル回路とスイッチトキャパシタ回路の両方を含んでもよい。
【００３４】
上記電子装置では、上記局所発振信号の周波数ｆＬＯを変更すると共に、上記（１）式及び上記（２）式を満足するように上記クロック周波数ｆｃｌｋを選択してもよい。
【００３５】
このようにクロック周波数ｆｃｌｋを選択することにより、上記（２）式を満足できる。また、ｆｃｌｋ＝ｆＬＯ／Ｎは（Ｎ−１）／Ｎ×ｆＬＯと（Ｎ＋１）／Ｎ×ｆＬＯの間になるので、上記（１）式も満足できる。
【００３６】
よって、クロック周波数ｆｃｌｋの高調波スプリアスが受信機の帯域内スプリアスとなることを防止することが可能である。従って、周波数がクロック周波数ｆｃｌｋの整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供することが可能となる。
【００３７】
また、選択後のクロック周波数ｆｃｌｋが上記クロック同期回路の動作周波数として速すぎるのであれば、上記整数Ｎをより大きくすることにより、クロック周波数ｆｃｌｋをより遅くした上で上記（１）式及び上記（２）式を満足できる。
【００３８】
さらに、上記局所発振信号の周波数ｆＬＯを変更することにより、クロック周波数ｆｃｌｋも変化する。よって、電子装置内部で特定の周波数のスプリアスに弱い回路がある場合に、上記局所発振信号の周波数ｆＬＯ変更後の、周波数がｆｃｌｋの整数倍である高調波と、上記特定の周波数とが重なることを回避出来る。
【００３９】
上記電子装置では、上記局所発振信号の周波数ｆＬＯを変更すると共に、上記（３）式及び上記（４）式を満足するように上記クロック周波数ｆｃｌｋを選択してもよい。
【００４０】
このようにクロック周波数ｆｃｌｋを選択することにより、上記（４）式を満足できる。また、ｆｃｌｋ＝ｆＬＯ／Ｎは｛Ｎ＋（Ｋ−１）｝／Ｎ×ｆＬＯと（Ｎ＋Ｋ）／Ｎ×ｆＬＯの間になるので、上記（３）式も満足できる。
【００４１】
よって、クロック周波数ｆｃｌｋの高調波スプリアスが受信機の帯域内スプリアスとなることを防止することが可能である。従って、周波数がクロック周波数ｆｃｌｋの整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供することが可能となる。
【００４２】
また、選択後のクロック周波数ｆｃｌｋが上記クロック同期回路の動作周波数として速すぎるのであれば、上記整数Ｎをより大きくすることにより、クロック周波数ｆｃｌｋをより遅くした上で上記（３）式及び上記（４）式を満足できる。
【００４３】
さらに、上記局所発振信号の周波数ｆＬＯを変更することにより、クロック周波数ｆｃｌｋも変化する。よって、電子装置内部で特定の周波数のスプリアスに弱い回路がある場合に、上記局所発振信号の周波数ｆＬＯ変更後の、周波数がｆｃｌｋの整数倍である高調波と、上記特定の周波数とが重なることを回避出来る。
【００４４】
上記電子装置では、周波数がｆＬＯである上記局所発振信号を出力する発振器と、上記局所発振信号をＮ分周してクロック周波数ｆｃｌｋのクロック信号を出力する分周器とをさらに備えてもよい。
【００４５】
これにより、上記局所発振信号用の発振器と別の発振器を用いてクロック信号を作る場合と比較して、回路規模の削減、消費電力の削減が可能である。
【００４６】
上記電子装置では、上記周波数変換回路と上記クロック同期回路とは、単一の集積回路に形成されてもよい。
【００４７】
また、上記電子装置では、上記周波数変換回路と上記クロック同期回路とは、単一のパッケージ内に形成されてもよい。
【００４８】
さらに、上記電子装置では、上記周波数変換回路と上記クロック同期回路とは単一のプリント基板上に配置されてもよい。
【００４９】
さらに、上記電子装置では、上記受信信号はデジタル変調された信号で、クロックに同期して動作する回路が該デジタル変調された信号の復調回路であってもよい。
【００５０】
さらに、上記電子装置では、上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、上記ダイレクトコンバージョン方式の受信機とは別の機能を実現するために使われてもよい。
【００５１】
さらに、上記電子装置では、上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、上記スーパーヘテロダイン方式の受信機とは別の機能を実現するために使われてもよい。
【００５２】
さらに、上記電子装置では、上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、単一の機能を実現するために使われてもよい。
【００５３】
さらに、上記電子装置では、上記周波数変換回路は受信機能の実現のために使われてもよい。
【発明の効果】
【００５４】
本発明の電子装置は、以上のように、局所発振信号の周波数をｆＬＯ、整数をＮ、受信信号の下限周波数をｆＤ１、受信信号の上限周波数をｆＤ２とするとき、ｆＬＯ＝Ｎ×ｆｃｌｋ    （１）と（Ｎ−１）×ｆｃｌｋ＜ｆＤ１＜Ｎ×ｆｃｌｋ＜ｆＤ２＜（Ｎ＋１）×ｆｃｌｋ    （２）とが成立するものである。
【００５５】
また、本発明の電子装置は、以上のように、局所発振信号の周波数をｆＬＯ、整数をＮ，Ｋ、受信信号の下限周波数をｆＤ１、受信信号の上限周波数をｆＤ２とするとき、ｆＬＯ＝Ｎ×ｆｃｌｋ    （３）と｛Ｎ＋（Ｋ−１）｝×ｆｃｌｋ＜ｆＤ１＜ｆＤ２＜（Ｎ＋Ｋ）×ｆｃｌｋ    （４）とが成立するものである。
【００５６】
それゆえ、周波数がクロック周波数の整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供するという効果を奏する。
【図面の簡単な説明】
【００５７】
【図１】ダイレクトコンバージョン方式の受信機とクロック同期回路とを備えた、本発明の実施形態に係る電子装置のブロック図である。
【図２】クロック周波数がｆｃｌｋであるクロック信号のＮ次高調波の周波数と局所発振信号の周波数とがＮ×ｆｃｌｋで一致するようにした場合の、高調波スプリアスと希望信号との周波数関係を示す信号スペクトルである。
【図３】図２の信号スペクトルで示されるＲＦ信号が、ダイレクトコンバージョン方式の受信機のミキサーにて周波数変換された後の信号スペクトルである。
【図４】ヘテロダイン方式の受信機とクロック同期回路とを備えた、本発明の他の実施形態に係る電子装置のブロック図である。
【図５】スーパーヘテロダイン型受信機における、局所発振信号の周波数、及びクロックに同期して動作する回路の動作クロック周波数と整数Ｋとの周波数関係を示す周波数スペクトルである。
【図６】図５の信号スペクトルで示されるＲＦ信号が、スーパーヘテロダイン型受信機のミキサーにて周波数変換された後の信号スペクトルである。
【図７】図４の電子装置に、発振器及び分周器を設けた電子装置２３のブロック図である。
【図８】ダイレクトコンバージョン方式の受信機とクロック同期回路とを備えた従来の電子装置のブロック図である。
【図９】図８，１１の受信機のＲＦ信号入力点における信号スペクトルである。
【図１０】図８の電子装置において図９の周波数帯域の信号がベースバンドへ周波数変換されたことを示す信号スペクトルである。
【図１１】ヘテロダイン方式の受信機とクロック同期回路とを備えた従来の電子装置のブロック図である。
【図１２】図１１の電子装置において図９の周波数帯域の信号がベースバンドへ周波数変換されたことを示す信号スペクトルである。
【発明を実施するための形態】
【００５８】
〔実施の形態１〕
本発明の一実施形態について図１〜図３に基づいて説明すると以下の通りである。
【００５９】
図１は、ダイレクトコンバージョン方式の受信機１０とクロック同期回路８とを備えた、本実施の形態１に係る電子装置１のブロック図である。電子装置１は、アンテナ２、アンプ３、ミキサー４、ローパスフィルタ５、アンプ６、ＤＣ（Direct Current：直流）オフセットキャンセラ７、及びクロック同期回路８を備えている。また、アンテナ２、アンプ３、ミキサー４、ローパスフィルタ５、アンプ６及びＤＣオフセットキャンセラ７は、受信機１０を構成している。
【００６０】
電子装置１では、アンテナ２で受信されたＲＦ信号を、アンプ３で増幅する。次に、ミキサー４において、増幅した信号と周波数ｆＬＯの局所発振信号とをミキシングして周波数変換を行い、ベースバンド信号に変換する。さらに、ローパスフィルタ５において、ミキサー４から出力されるベースバンド信号の希望信号帯域外の成分を減衰させ、アンプ６にて増幅して出力端子ＯＵＴから出力する。
【００６１】
アンプ６の出力に含まれるＤＣオフセットは、ＤＣオフセットキャンセラ７によるミキサー出力へのフィードバックにより除去される。クロック同期回路８は、ダイレクトコンバージョン方式の受信機１０の機能の一部を受け持つ場合と、ダイレクトコンバージョン方式の受信機１０の機能とは別の機能を実現するために使われている場合とがある。いずれの場合も、クロック周波数ｆｃｌｋのクロック信号に同期して動作を行っているため、周波数がクロック周波数ｆｃｌｋの整数倍である高調波成分が、スプリアスとしてアンテナ２で受信した信号の経路に混入する。混入の例を挙げると、電源配線を通じた混入、共通の基板を介する混入、電界または磁界の結合による混入、または電磁波を介する混入などが挙げられる。
【００６２】
ダイレクトコンバージョン方式の受信機１０においては、受信信号と、受信信号と同じ周波数の局所発振信号とを、ミキサー４においてミキシングする。このため、ローカルリークと呼ばれる局所発振信号の漏れと、局所発振信号とがミキシングするセルフミキシングという現象が発生する。
【００６３】
ミキサー４から出力される信号は、セルフミキシングやデバイスバラツキ等によるＤＣオフセットを含んでいる。このため、ミキサー４の後段に接続されている回路において信号が飽和したり、Ｓ／Ｎ比（signal to noise ratio：信号対雑音比）が劣化したりする課題が生じる。
【００６４】
以上の理由から、一般的にダイレクトコンバージョン方式の受信機１０（無線受信機）においては、ミキサー４における周波数変換後の信号に含まれるＤＣオフセットを除去するための、ＤＣオフセットキャンセラ７（直流オフセットキャンセル回路）を装備している。
【００６５】
ＤＣオフセットキャンセラ７は、ＤＣ成分を含む低周波数域の信号を除去するフィルタの機能を有している。このため、セルフミキシングにより発生したＤＣオフセットでなくても、ミキサー４の出力に存在する、ＤＣ成分及びＤＣ近傍の周波数成分の信号を除去する。
【００６６】
従って、ミキサー４の入力に局所発振信号と同じ周波数のスプリアス成分が存在すれば、そのスプリアス成分が局所発振信号と混合されてＤＣオフセット（ＤＣ成分）に変換され、ＤＣオフセットキャンセラ７により除去される。
【００６７】
そこで、周波数がｆｃｌｋであるクロック信号に同期して動作する回路（図１のクロック同期回路８）の動作クロック周波数（ｆＣＬＫ）を、その高調波が局所発振信号の周波数（ｆＬＯ）と重なるように設定することで、ダイレクトコンバージョン方式の受信機１０が必然的に備えているクロック同期回路８から混入する信号（クロックスプリアス）を、ＤＣオフセットキャンセラ７により除去することが可能である。
【００６８】
図２は、クロック周波数がｆｃｌｋであるクロック信号のＮ倍高調波の周波数と局所発振信号の周波数とがＮ×ｆｃｌｋで一致するようにした場合の、高調波スプリアスと希望信号との周波数関係を示す信号スペクトルである。図３は、図２の信号スペクトルで示されるＲＦ信号が、ダイレクトコンバージョン方式の受信機１０のミキサー４にて周波数変換された後の信号スペクトルである。
【００６９】
局所発振信号の周波数はＮ×ｆｃｌｋであるため、周波数Ｎ×ｆｃｌｋのスプリアスは、図１のミキサー４によりＤＣ成分に変換されてＤＣオフセットキャンセラ７で除去される。
【００７０】
また、周波数（Ｎ−１）×ｆｃｌｋのスプリアス、及び周波数（Ｎ＋１）×ｆｃｌｋのスプリアスは、ミキサー４によりクロック周波数ｆｃｌｋのスプリアスに変換される。
【００７１】
そこで、図２に示すように、周波数（Ｎ−１）×ｆｃｌｋのスプリアス、及び周波数（Ｎ＋１）×ｆｃｌｋのスプリアスが、希望信号の帯域外になるようにクロック周波数ｆｃｌｋを選べば、ミキサー４で変換後のベースバンド信号において、希望信号の帯域内にスプリアスが存在しないようにすることが可能となる。
【００７２】
本実施の形態１においては、図２に示すように、ある整数Ｎに対して以下の（１）式及び（２）式で示される周波数関係が成り立つように、クロック周波数ｆｃｌｋを選ぶ。ここで、ｆＤ１は希望信号（受信信号）の下限周波数であり、ｆＤ２は希望信号の上限周波数である。
ｆＬＯ＝Ｎ×ｆｃｌｋ    （１）
（Ｎ−１）×ｆｃｌｋ＜ｆＤ１＜Ｎ×ｆｃｌｋ＜ｆＤ２＜（Ｎ＋１）×ｆｃｌｋ    （２）
ミキサー４による周波数変換により、周波数がＮ×ｆｃｌｋであるスプリアスは局所発振信号とミキシングされ、直流成分に変換された後に、ＤＣオフセットキャンセラ７により除去される。
【００７３】
周波数がＮ×ｆｃｌｋ以外の高調波のスプリアスは、局所発振信号の周波数がＮ×ｆｃｌｋであるためにクロック周波数ｆｃｌｋの整数倍の周波数に変換される。ミキサー４による周波数変換後の、上記受信信号の上限周波数ｆＤ２から局所発振信号の周波数ｆＬＯを引いた周波数は、０より大きく、クロック周波数ｆｃｌｋより小さい。よって、周波数がＮ×ｆｃｌｋ以外の高調波のスプリアスは、ミキサーによる周波数変換後の希望波の帯域内には入らない。
【００７４】
また、クロックに同期して動作する回路は、デジタル回路または、スイッチトキャパシタ回路などであり、受信機１０の一部の機能を実現するために使われている場合と、受信機１０の機能とは別の機能を実現するために使われている場合とがある。
【００７５】
受信機１０の一部の機能を実現するために使われるデジタル回路の例としては、デジタル変調された信号の復調回路などがある。受信機１０の機能とは別の機能を実現するために使われるデジタル回路の例としては、受信機１０がパーソナルコンピュータに搭載された場合のＣＰＵ等がある。
【００７６】
受信機１０の一部の機能を実現するために使われるスイッチトキャパシタ回路の例としては、図１のローパスフィルタ５をスイッチトキャパシタ回路で実現する場合などがある。受信機１０の機能とは別の機能を実現するために使われる例としては、受信機１０が携帯電話の一部を構成している場合に、携帯電話に搭載されたイメージセンサーの出力信号をデジタルに変換するＡＤ変換器をスイッチトキャパシタ回路で実現する場合などがある。
【００７７】
いずれの場合においても、クロック周波数ｆｃｌｋと、受信機１０の局所発振信号の周波数ｆＬＯとの間に、（１）式及び（２）式の関係が成り立つようにクロック周波数ｆｃｌｋを選ぶことで、デジタル回路であるクロック同期回路８のクロック周波数ｆｃｌｋの高調波スプリアスが受信機１０の帯域内スプリアスとなることを防止することが可能である。よって、周波数がクロック周波数ｆｃｌｋの整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供することが可能となる。
【００７８】
なお、本実施形態１に係る、クロック同期回路８のクロック周波数ｆｃｌｋ（動作クロック周波数）は、局所発振信号の周波数ｆＬＯと等しくすることが可能であり、（１）式においてＮ＝１とした場合に相当する。この場合、クロック同期回路８のクロック周波数ｆｃｌｋとして局所発振信号の周波数ｆＬＯを使うことも可能であり、回路規模の削減につながる。
【００７９】
〔実施の形態２〕
本発明の他の実施形態について図４〜図６に基づいて説明すると以下の通りである。
【００８０】
図４は、スーパーヘテロダイン型受信機２０とクロック同期回路１７とを備えた、本実施の形態２に係る電子装置１１のブロック図である。電子装置１１は、アンテナ１２、アンプ１３、ミキサー１４、バンドパスフィルタ１５、アンプ１６、及びクロック同期回路１７を備えている。また、アンテナ１２、アンプ１３、ミキサー１４、バンドパスフィルタ１５及びアンプ１６は、スーパーヘテロダイン型受信機２０を構成している。
【００８１】
電子装置１１では、アンテナ１２で受信されたＲＦ信号を、アンプ１３で増幅し、ミキサー１４において、周波数ｆＬＯの局所発振信号とミキシングして周波数変換を行い、中間周波数信号に変換する。さらに、バンドパスフィルタ１５において、ミキサー１４から出力される中間周波数信号の希望信号帯域外の成分を減衰させて、アンプ１６にて増幅して出力端子ＯＵＴから出力する。
【００８２】
クロック同期回路１７は、スーパーヘテロダイン型受信機２０の機能の一部を受け持つ場合と、スーパーヘテロダイン型受信機２０の機能とは別の機能を実現するために使われている場合とがある。いずれの場合も、クロック周波数ｆｃｌｋのクロック信号に同期して動作を行っているため、周波数がクロック周波数ｆｃｌｋの整数倍である高調波成分が、スプリアスとしてアンテナ１２で受信した信号の経路に混入する。混入の例を挙げると、電源配線を通じた混入、共通の基板を介する混入、電界または磁界の結合による混入、または電磁波を介する混入が挙げられる。
【００８３】
スーパーヘテロダイン型受信機においては、図５に示すように、局所発振信号の周波数ｆＬＯと、クロックに同期して動作する回路のクロック周波数ｆｃｌｋとが、整数Ｎに対してｆＬＯ＝Ｎ×ｆｃｌｋの周波数関係が成り立ち、さらに、整数Ｋに対して、クロック周波数ｆｃｌｋの高調波の周波数である、｛Ｎ＋（Ｋ−１）｝×ｆｃｌｋと（Ｎ＋Ｋ）×ｆｃｌｋとの間に希望信号の周波数帯域が入るように、クロック周波数ｆｃｌｋを選ぶ。このときのミキサー１４での周波数変換により、図６のようにクロック周波数ｆｃｌｋの高調波は、希望信号の帯域外に変換される。
【００８４】
スーパーヘテロダイン型受信機２０のミキサー１４に入力される、各スプリアスの周波数は、・・・、Ｎ×ｆｃｌｋ、（Ｎ＋１）×ｆｃｌｋ、（Ｎ＋２）×ｆｃｌｋ、・・・、｛Ｎ＋（Ｋ−２）｝×ｆｃｌｋ、｛Ｎ＋（Ｋ−１）｝×ｆｃｌｋ、（Ｎ＋Ｋ）×ｆｃｌｋ、｛Ｎ＋（Ｋ＋１）｝×ｆｃｌｋ、・・・となっている。
【００８５】
本実施の形態２においては図５に示すように、ある整数Ｎと別のある整数Ｋとに対して以下の（３）式及び（４）式で示される周波数関係が成り立つように、クロック周波数ｆｃｌｋを選ぶ。ここで、ｆＤ１は希望信号（受信信号）の下限周波数であり、ｆＤ２は希望信号の上限周波数である。
ｆＬＯ＝Ｎ×ｆｃｌｋ    （３）
｛Ｎ＋（Ｋ−１）｝×ｆｃｌｋ＜ｆＤ１＜ｆＤ２＜（Ｎ＋Ｋ）×ｆｃｌｋ    （４）
局所発振信号の周波数がＮ×ｆｃｌｋであるために、ミキサー１４による周波数変換後の、上記受信信号の下限周波数ｆＤ１から局所発振信号の周波数ｆＬＯを引いた周波数は、（Ｋ−１）×ｆｃｌｋよりも大きくなる。同様に、上記受信信号の上限周波数ｆＤ２から上記局所発振信号の周波数ｆＬＯを引いた周波数は、Ｋ×ｆｃｌｋよりも小さくなる。
【００８６】
このように、ミキサー１４による周波数変換により、周波数がクロック周波数ｆｃｌｋに整数を乗じた周波数である高調波のスプリアスは、再びクロック周波数ｆｃｌｋの高調波の周波数に変換され、ミキサー１４による周波数変換後の希望波の帯域内には入らない。図６は、図５の信号スペクトルで示されるＲＦ信号が、スーパーヘテロダイン型受信機のミキサーにて周波数変換された後の信号スペクトルである。
【００８７】
また、クロックに同期して動作する回路は、デジタル回路または、スイッチトキャパシタ回路などであり、受信機２０の一部の機能を実現するために使われている場合と、受信機２０の機能とは別の機能を実現するために使われている場合とがある。
【００８８】
受信機２０の一部の機能を実現するために使われるデジタル回路の例としては、デジタル変調された信号の復調回路などがある。受信機２０の機能とは別の機能を実現するために使われるデジタル回路の例としては、受信機２０がパーソナルコンピュータに搭載された場合のＣＰＵ等がある。
【００８９】
受信機２０の一部の機能を実現するために使われるスイッチトキャパシタ回路の例としては、図４のバンドパスフィルタ１５をスイッチトキャパシタ回路で実現する場合などがある。受信機２０の機能とは別の機能を実現するために使われる例としては、受信機２０が携帯電話の一部を構成している場合に、携帯電話に搭載されたイメージセンサーの出力信号をデジタルに変換するＡＤ変換器をスイッチトキャパシタ回路で実現する場合などがある。
【００９０】
いずれの場合においても、クロック周波数ｆｃｌｋと、受信機２０の局所発振信号の周波数ｆＬＯとの間に、（３）式及び（４）式の関係が成り立つようにクロック周波数ｆｃｌｋを選ぶことで、デジタル回路であるクロック同期回路のクロック周波数ｆｃｌｋの高調波スプリアスが受信機２０の帯域内スプリアスとなることを防止することが可能である。よって、周波数がクロック周波数ｆｃｌｋの整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能な電子装置を提供することが可能となる。
【００９１】
なお、本実施形態２に係る、クロック同期回路１７のクロック周波数ｆｃｌｋ（動作クロック周波数）は、局所発振信号の周波数ｆＬＯと等しくすることが可能であり、（３）式においてＮ＝１とした場合に相当する。この場合、クロック同期回路１７のクロック周波数ｆｃｌｋとして局所発振信号の周波数ｆＬＯを使うことも可能であり、回路規模の削減につながる。
【００９２】
〔実施の形態３〕
本発明のさらに別の実施形態について図７に基づいて説明すると以下の通りである。
【００９３】
実施の形態１においては（１）式、実施の形態２においては（３）式として記載されているように、局所発振信号の周波数ｆＬＯとクロック周波数ｆｃｌｋの間には、ｆＬＯ＝Ｎ×ｆｃｌｋの関係が成り立つようにクロック周波数ｆｃｌｋが選ばれている。
【００９４】
この関係を満たすクロック周波数ｆｃｌｋのクロック信号は、発振器２１で生成された周波数ｆＬＯの局所発振信号を、分周器２２によりＮ分周することにより好適に生成することが可能である。
【００９５】
図７は、図４の電子装置１１に、発振器２１及び分周器２２を設けた電子装置２３のブロック図である。このような構成とすることにより、局所発振信号用の発振器と別の発振器を用いてクロック信号を作る場合と比較して、回路規模の削減、消費電力の削減が可能である。
【００９６】
〔実施の形態４〕
実施の形態１の受信機１０、または実施の形態２のスーパーヘテロダイン型受信機２０が、テレビ受像機やラジオ受信機などのように、複数の受信信号から希望の信号を選択して受信する機能を有する場合、選択した受信信号の周波数帯域に応じて、クロック周波数ｆｃｌｋを変更することが望ましい。
【００９７】
実施の形態１の電子装置１では、局所発振信号の周波数ｆＬＯを変更すると共に、上記（１）式及び上記（２）式を満足するように上記クロック周波数ｆｃｌｋを選択してもよい。
【００９８】
このようにクロック周波数ｆｃｌｋを選択することにより、（２）式を満足できる。また、ｆｃｌｋ＝ｆＬＯ／Ｎは（Ｎ−１）／Ｎ×ｆＬＯと（Ｎ＋１）／Ｎ×ｆＬＯの間になるので、（１）式も満足できる。
【００９９】
また、選択後のクロック周波数ｆｃｌｋが上記クロック同期回路の動作周波数として速すぎるのであれば、整数Ｎをより大きくすることにより、クロック周波数ｆｃｌｋをより遅くした上で（１）式及び（２）式を満足できる。
【０１００】
さらに、上記局所発振信号の周波数ｆＬＯを変更することにより、クロック周波数ｆｃｌｋも変化する。よって、電子装置内部で特定の周波数のスプリアスに弱い回路がある場合に、上記局所発振信号の周波数ｆＬＯ変更後の、周波数がｆｃｌｋの整数倍である高調波と、上記特定の周波数とが重なることを回避出来る。
【０１０１】
例えば、ｆＬＯ＝５００ＭＨｚ，Ｎ＝２５，ｆｃｌｋ＝２０ＭＨｚとする。この場合は、ｆｃｌｋの３倍高調波は６０ＭＨｚになるが、６０ＭＨｚのスプリアスに弱い回路がある場合に、ｆＬＯ＝５０５ＭＨｚ，Ｎ＝２５，ｆｃｌｋ＝２０．２ＭＨｚとする。これにより、ｆｃｌｋの３倍高調波は６０．６ＭＨｚとなり、スプリアスの影響が軽減出来る。
【０１０２】
実施の形態２の電子装置１１においても同様に、局所発振信号の周波数ｆＬＯを変更すると共に、上記（３）式及び上記（４）式を満足するように上記クロック周波数ｆｃｌｋを選択してもよい。
【０１０３】
このようにクロック周波数ｆｃｌｋを選択することにより、（４）式を満足できる。また、ｆｃｌｋ＝ｆＬＯ／Ｎは｛Ｎ＋（Ｋ−１）｝／Ｎ×ｆＬＯと（Ｎ＋Ｋ）／Ｎ×ｆＬＯの間になるので、（３）式も満足できる。
【０１０４】
また、選択後のクロック周波数ｆｃｌｋが上記クロック同期回路の動作周波数として速すぎるのであれば、整数Ｎをより大きくすることにより、クロック周波数ｆｃｌｋをより遅くした上で（３）式及び（４）式を満足できる。
【０１０５】
さらに、上記局所発振信号の周波数ｆＬＯを変更することにより、クロック周波数ｆｃｌｋも変化する。よって、電子装置内部で特定の周波数のスプリアスに弱い回路がある場合に、上記局所発振信号の周波数ｆＬＯ変更後の、周波数がｆｃｌｋの整数倍である高調波と、上記特定の周波数とが重なることを回避出来る。
【０１０６】
一例として、受信機が実施の形態１に記載のようにダイレクトコンバージョン方式の場合は、クロック周波数ｆｃｌｋが（１）式及び（２）式を満足するように選ぶ。例えば、選択した受信信号の周波数帯域が１００ＭＨｚから１１０ＭＨｚで、局所発振信号の周波数が１０５ＭＨｚの場合にクロック周波数ｆｃｌｋを２１ＭＨｚに選ぶと、Ｎ＝５の場合において（１）式及び（２）式が成り立つ。
【０１０７】
次に、選択した受信信号の周波数帯域が１１０ＭＨｚから１２０ＭＨｚで、局所発振信号の周波数が１１５ＭＨｚの場合にクロック周波数ｆｃｌｋを２３ＭＨｚに選ぶと、Ｎ＝５の場合において（１）式及び（２）式が成り立つ。
【０１０８】
さらに、選択した受信信号の周波数帯域が１２０ＭＨｚから１３０ＭＨｚで、局所発振信号の周波数が１２５ＭＨｚの場合、クロック周波数ｆｃｌｋを２５ＭＨｚに選ぶと、Ｎ＝５の場合において（１）式及び（２）式が成り立つ。
【０１０９】
この場合、クロック周波数ｆｃｌｋ＝２５ＭＨｚがクロック同期回路８の動作周波数として速すぎるのであれば、（１）式においてＮ＝５からＮ＝６と変更し、クロック周波数ｆｃｌｋを１２５／６＝２０．８３３ＭＨｚとすれば、Ｎ＝６の場合において（１）式及び（２）式が成り立つ。
【０１１０】
このように、選択した受信信号の周波数帯域に応じて、適切なクロック周波数ｆｃｌｋを選択することにより、（１）式及び（２）式が成り立つ。また、適切な整数Ｎを選択することにより、クロック周波数ｆｃｌｋをクロック同期回路８の動作周波数として適切な周波数に変更することが可能となる。これにより、デジタル回路であるクロック同期回路８のクロック周波数ｆｃｌｋの高調波スプリアスが受信機１０の帯域内スプリアスとなることを防止することが可能である。
【０１１１】
受信機が実施の形態１に記載のようにダイレクトコンバージョン方式の場合について以上のように述べたが、受信機が実施の形態２に記載のスーパーへテロダイン型受信機である場合も同様に、選択した受信信号の周波数帯域に応じて、適切なクロック周波数ｆｃｌｋを選択することが可能となる。
【０１１２】
上記各実施形態において、各電子装置では、クロック同期回路がデジタル回路であってもよい。
【０１１３】
また、上記各実施形態において、各電子装置では、クロック同期回路がスイッチトキャパシタ回路であってもよい。
【０１１４】
さらに、上記各実施形態において、各電子装置では、クロック同期回路として、デジタル回路とスイッチトキャパシタ回路の両方を含んでもよい。
【０１１５】
さらに、上記各実施形態において、各電子装置では、上記周波数変換回路と上記クロック同期回路とは、単一の集積回路に形成されてもよい。
【０１１６】
さらに、上記各実施形態において、各電子装置では、上記周波数変換回路と上記クロック同期回路とは、単一のパッケージ内に形成されてもよい。
【０１１７】
さらに、上記各実施形態において、各電子装置では、上記周波数変換回路と上記クロック同期回路とは単一のプリント基板上に配置されてもよい。
【０１１８】
さらに、上記各実施形態において、各電子装置では、上記受信信号はデジタル変調された信号で、クロックに同期して動作する回路が該デジタル変調された信号の復調回路であってもよい。
【０１１９】
さらに、実施の形態１，３，４において、各電子装置では、上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、上記ダイレクトコンバージョン方式の受信機とは別の機能を実現するために使われてもよい。
【０１２０】
さらに、実施の形態２〜４において、各電子装置では、上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、上記スーパーヘテロダイン方式の受信機とは別の機能を実現するために使われてもよい。
【０１２１】
さらに、上記各実施形態において、各電子装置では、上記周波数変換回路と、上記クロック周波数ｆｃｌｋのクロック信号に同期して動作するデジタル回路とは、単一の機能を実現するために使われてもよい。ここで、「単一の機能する」とは、例えば周波数変換回路とデジタル回路がイメージ除去型の周波数変換機能を実現する場合を示す。デジタル回路によりミキサーのばらつきを補正することで、イメージ除去比を改善する回路が実現されている。
【０１２２】
さらに、上記各実施形態において、各電子装置では、上記周波数変換回路は受信機能の実現のために使われてもよい。
【０１２３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２４】
本発明の電子装置は、周波数がクロック周波数の整数倍である高調波に起因する帯域内スプリアスによる受信性能劣化を抑制可能であるので、通信用受信回路を備えた電子装置として好適に用いることが出来る。
【符号の説明】
【０１２５】
１，１１，２３  電子装置
２，１２  アンテナ
３，１３  アンプ
４，１４  ミキサー（周波数変換回路）
５  ローパスフィルタ
６，１６  アンプ
７  ＤＣオフセットキャンセラ（直流オフセットキャンセル回路）
８，１７  クロック同期回路
１０  受信機
１５  バンドパスフィルタ
２０  スーパーヘテロダイン型受信機
２１  発振器
２２  分周器
２３  電子装置
Ａ  ＲＦ信号入力点
Ｋ，Ｎ  整数
ＯＵＴ  出力端子
ｆＬＯ  局所発振信号の周波数
ｆｃｌｋ  クロック周波数
【図１】
2010166338.tif 000003
【図２】
2010166338.tif 000004
【図３】
2010166338.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010166338.tif 000012
【図１１】
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【図１２】
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