(57)【要約】【課題】実装面積や消費電力を低減させることができるクロック位相調整回路を提供すること。【解決手段】ｎ個の第１の遅延素子１５を多段に接続し、入力クロック信号ＩＮＣＬＫをその周期の１／ｎずつ遅延させたクロック信号をそれぞれ出力するＤＬＬ回路２と、ｎ個の第１の遅延素子１５から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路３と、この第１のセレクタ回路３から出力されるクロック信号ＣＬＫ１を遅延させる遅延部４を備えている。遅延部４は、１又は複数の直列に接続された遅延回路２０を有しており、この遅延回路２０は、前段の遅延回路１０に設けられた第１の遅延素子１５の遅延量に対して１／２の遅延量を有する第２の遅延素子２１と、入力されたクロック信号ＣＬＫ１と第２の遅延素子２１により遅延されたクロック信号のいずれかを選択して出力する第２のセレクタ回路２２とを備える。【選択図】図１
2010206311.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の整数）の第１の遅延素子を多段に接続し、入力クロック信号をその周期の１／ｎずつ遅延させる遅延回路により生成したｎ個のクロック信号をそれぞれ出力するＤＬＬ回路と、
前記第１の遅延素子から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路と、
前記第１のセレクタ回路から出力されるクロック信号を遅延させる遅延部を備え、
前記遅延部は、１又は複数の直列に接続された遅延回路を有しており、
前記遅延回路は、当該遅延回路の前段の遅延回路に設けられた遅延素子の遅延量に対して、１／２の遅延量を有する第２の遅延素子と、
前記入力されたクロック信号と前記第２の遅延素子により遅延されたクロック信号のいずれかを選択して出力する第２のセレクタ回路を有するクロック位相調整回路。
【請求項２】
前記第２の遅延素子は、制御電圧を入力するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのチャネル幅とチャネル長の比を、当該第２の遅延素子の遅延量と前記第１の遅延素子の遅延量との比に応じて設定した請求項１に記載のクロック位相調整回路。
【請求項３】
ｎ個（ｎは２以上の整数）の第１の遅延素子を多段に接続し、入力クロック信号をその周期の１／ｎずつ遅延させて生成したクロック信号をそれぞれ出力するＤＬＬ回路と、
前記第１の遅延素子から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路と、
前記第１の遅延素子の遅延量に対して、１／ｍ（ｍは２以上の整数）の遅延量を有し、前記第１のセレクタ回路により選択されたクロック信号を遅延させる第２の遅延素子と、
前記第２の遅延素子から出力されるクロック信号と前記第１のセレクタ回路により選択されたクロック信号とを選択的に出力する第２のセレクタ回路を備えたクロック位相調整回路。
【請求項４】
前記第２の遅延素子の遅延量に対して、１／ｋ（ｋは２以上の整数）の遅延量を有し、前記第２のセレクタ回路により選択されたクロック信号を遅延させる第３の遅延素子と、
前記第３の遅延素子から出力されるクロック信号と前記第２のセレクタ回路により選択されたクロック信号とを選択的に出力する第３のセレクタ回路を備えた請求項３に記載のクロック位相調整回路。
【請求項５】
各前記遅延素子は入力される制御電圧によりその遅延量が可変である遅延素子であり、
前記ＤＬＬ回路には、前記ｎ個の第１の遅延素子のうち最終段の遅延素子から出力される信号と前記入力クロック信号との位相比較結果に応じた電圧を生成する制御電圧生成回路を含み、
前記制御電圧生成回路で生成された電圧を各前記遅延素子の制御電圧とした請求項１〜４のいずれか１項に記載のクロック位相調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック位相調整回路に関し、さらに詳細には、ＤＬＬ(Delay-Locked Loop)回路を用いたクロック位相調整回路に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）を備えた固体撮像装置などの電子機器では、クロック信号の位相を遅延させて出力するクロック位相調整回路が用いられている（例えば、特許文献１参照）。
【０００３】
図６に従来のクロック位相調整回路の構成を示す。同図に示すように、従来のクロック位相調整回路１００は、ＤＬＬ回路１０１と、セレクタ回路１０２とを備えている。
【０００４】
ＤＬＬ回路１０１は、遅延回路１１０と、位相比較回路（ＰＤ）１１１と、チャージポンプ回路（ＣＰ）１１２と、ローパスフィルタ回路（ＬＰＦ）１１３と、制御電圧生成回路１１４とを有して構成される。
【０００５】
遅延回路１１０は、遅延素子１１５−１〜１１５−６４を直列に接続して構成されており、上記回路１１１〜１１４により、各遅延素子１１５の遅延量が入力クロック信号ＩＮＣＬＫの周期の１／６４となるように制御される。すなわち、この遅延回路１１０では、遅延分解能ｐが６４となる。
【０００６】
各遅延素子１１５にはそれぞれタップＴＡＰ００〜ＴＡＰ６３が接続され、各タップＴＡＰ００〜ＴＡＰ６３から入力クロック信号ＩＮＣＬＫの周期Ｔａの１／ｎずつ遅延させたクロック信号（以下、遅延クロック信号とも呼ぶ）がそれぞれ出力される。
【０００７】
ＤＬＬ回路１０１の各タップＴＡＰ００〜ＴＡＰ６３から出力されるクロック信号は、セレクタ回路１０２に入力され、所望の位相を選択するための制御信号ＴＡＰＳＥＬによっていずれか１つのクロック信号が選択されて出力される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１６６１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、上記従来のクロック位相調整回路では、遅延素子をクロック信号の１周期Ｔａに対して遅延分解能ｐ（ｐは２以上の整数）分だけ直列に接続された回路構成となることから、遅延分解能ｐの増加に応じて実装面積及び消費電力が増加することになる。
【００１０】
すなわち、遅延分解能ｐの増加に従い遅延素子の数が増加することからクロック位相調整回路の実装面積が増加し、さらには、遅延素子の増加に伴いその出力負荷容量が増加するため消費電力が増加する。
【００１１】
しかも、遅延分解能ｐ分の遅延クロック信号の出力に対して1つを選択出力させるセレクタ回路も遅延素子の数に応じて回路規模が決まってくることから、遅延素子の増加に伴いクロック位相調整回路の実装面積がさらに増加する。
【００１２】
そこで、本発明は、実装面積や消費電力を低減させることができるクロック位相調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１に記載の発明は、ｎ個（ｎは２以上の整数）の第１の遅延素子を多段に接続し、入力クロック信号をその周期の１／ｎずつ遅延させる遅延回路により生成したｎ個のクロック信号をそれぞれ出力するＤＬＬ回路と、前記第１の遅延素子から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路と、前記第１のセレクタ回路から出力されるクロック信号を遅延させる遅延部を備え、前記遅延部は、１又は複数の直列に接続された遅延回路を有しており、前記遅延回路は、当該遅延回路の前段の遅延回路に設けられた遅延素子の遅延量に対して、１／２の遅延量を有する第２の遅延素子と、前記入力されたクロック信号と前記第２の遅延素子により遅延されたクロック信号のいずれかを選択して出力する第２のセレクタ回路を有するクロック位相調整回路とした。
【００１４】
また、請求項２に記載の発明は、請求項１に記載のクロック位相調整回路において、前記第２の遅延素子は、制御電圧を入力するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのチャネル幅とチャネル長の比を、当該第２の遅延素子の遅延量と前記第１の遅延素子の遅延量との比に応じて設定したものである。
【００１５】
また、請求項３に記載の発明は、ｎ個（ｎは２以上の整数）の第１の遅延素子を多段に接続し、入力クロック信号をその周期の１／ｎずつ遅延させて生成したクロック信号をそれぞれ出力するＤＬＬ回路と、前記第１の遅延素子から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路と、前記第１の遅延素子の遅延量に対して、１／ｍ（ｍは２以上の整数）の遅延量を有し、前記第１のセレクタ回路により選択されたクロック信号を遅延させる第２の遅延素子と、前記第２の遅延素子から出力されるクロック信号と前記第１のセレクタ回路により選択されたクロック信号とを選択的に出力する第２のセレクタ回路を備えたクロック位相調整回路とした。
【００１６】
また、請求項４に記載の発明は、請求項３に記載のクロック位相調整回路において、前記第２の遅延素子の遅延量に対して、１／ｋ（ｋは２以上の整数）の遅延量を有し、前記第２のセレクタ回路により選択されたクロック信号を遅延させる第３の遅延素子と、前記第３の遅延素子から出力されるクロック信号と前記第２のセレクタ回路により選択されたクロック信号とを選択的に出力する第３のセレクタ回路を備えたものである。
【００１７】
また、請求項５に記載の発明は、請求項１〜４のいずれか１項に記載のクロック位相調整回路において、各前記遅延素子は入力される制御電圧によりその遅延量が可変である遅延素子であり、前記ＤＬＬ回路には、前記ｎ個の第１の遅延素子のうち最終段の遅延素子から出力される信号と前記入力クロック信号との位相比較結果に応じた電圧を生成する制御電圧生成回路を含み、前記制御電圧生成回路で生成された電圧を各前記遅延素子の制御電圧としたものである。
【発明の効果】
【００１８】
本発明によれば、クロック位相調整回路において遅延素子の素子数を大幅に低減して、回路規模の縮小を図ることができ、しかも、遅延素子の素子数の低減によりその出力負荷容量も低減することができることから、消費電力の低減も図ることができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態に係るクロック位相調整回路の構成を示す図である。
【図２】図１に示す第１の遅延素子及び第２の遅延素子の構成を示す図である。
【図３】第２実施形態に係るクロック位相調整回路の構成を示す図である。
【図４】図３に示す第２の遅延素子の構成を示す図である。
【図５】その他の実施形態に係るクロック位相調整回路の構成を示す図である。
【図６】従来のクロック位相調整回路の構成を示す図である。
【発明を実施するための形態】
【００２０】
本実施形態のクロック位相調整回路は、入力されるクロック信号を所定時間遅延させることで位相調整して出力する回路であり、携帯電話や固体撮像装置などの電子機器に用いられるものである。
【００２１】
このクロック位相調整回路は、クロック信号を入力して１／ｎ（ｎは２以上の整数）ずつ位相をずらしたクロック信号を出力するＤＬＬ回路と、このＤＬＬ回路から出力されるクロック信号のうちいずれか１つを選択する第１のセレクタ回路とを備えている。
【００２２】
ＤＬＬ回路は、ｎ個の第１の遅延素子を多段に接続して構成されており、これらの第１の遅延素子により入力クロック信号をその周期の１／ｎずつ遅延させて生成したクロック信号をそれぞれ出力する。そして、第１のセレクタ回路は、これらｎ個の第１の遅延素子から出力されるクロック信号のうち１つのクロック信号を選択して出力するように構成される。
【００２３】
さらに、クロック位相調整回路には、第１のセレクタ回路から出力されるクロック信号を遅延させる遅延部を備えている。
【００２４】
この遅延部は、１又は複数の直列に接続された遅延回路を有しており、この遅延回路には、第２の遅延素子と第２のセレクタ回路とを有している。第２の遅延素子は、前段の遅延回路に設けられた遅延素子の遅延量に対して、１／２の遅延量を有しており、第２のセレクタ回路は遅延回路に入力されたクロック信号と第２の遅延素子により遅延されたクロック信号のいずれかを選択して出力する。なお、ここでの「遅延量」とはクロック信号を遅延させる時間を意味する。
【００２５】
このように、本実施形態のクロック位相調整回路では、異なる遅延量の第１の遅延素子と第２の遅延素子とによりクロック信号を遅延させるようにしているため、遅延分解能ｐの数だけの遅延素子が必要なく、実装面積や消費電力を低減させることができる。
【００２６】
例えば、遅延分解能ｐを６４としたとき、１／１６Ｔａの遅延量を有する第１の遅延素子の数ｎを１６とし、１／３２Ｔａの遅延量を有する第２の遅延素子を有する遅延回路と１／６４Ｔａの遅延量を有する第２の遅延素子を有する遅延回路とを直列に接続する。かかる構成により、入力されるクロック信号を１／６４Ｔａ〜１Ｔａの間で１／６４Ｔａ刻みで遅延させたクロック信号を生成できる一方で、遅延素子は１８個（＝１６＋２）となり、遅延素子の数を大幅に低減することができる。なお、１／６４Ｔａ（＝６５／６４Ｔａ）の遅延は、ｎ個の第１の遅延素子のうち最終段の遅延素子から出力されるクロック信号を第２の遅延素子で遅延することにより生成する。
【００２７】
また、遅延部の第２の遅延素子の遅延量を第１の遅延素子の遅延量の１／２とすることで、第１及び第２のセレクタ回路の制御を容易に行うことができる。例えば、遅延分解能ｐを６４とし、上記のように第１の遅延素子の数を１６とし、直列に接続した２つの遅延回路を設けた場合、第１のセレクタ回路に４ビットの制御信号を出力し、各第２のセレクタ回路にそれぞれ１ビットの制御信号を出力することで制御できる。
【００２８】
なお、遅延部の第２の遅延素子の遅延量を第１の遅延素子の遅延量の１／２としたが、これに限られず、１／３や１／４とするようにしてもよい。
【００２９】
以下、さらに本発明のクロック位相調整回路のいくつかの実施形態を具体的に説明する。なお、ここでは一例として遅延分解能ｐを６４とした実施形態を説明するが、遅延分解能ｐは３２、１２８或は２５６などであっても当然に適用可能である。
【００３０】
［１．第１実施形態］
まず、第１実施形態に係るクロック位相調整回路を図面を参照して具体的に説明する。図１は第１実施形態に係るクロック位相調整回路の構成を示す図、図２は図１に示す第１の遅延素子及び第２の遅延素子の構成を示す図である。
【００３１】
図１に示すように、本実施形態に係るクロック位相調整回路１は、入力されるクロック信号ＩＮＣＬＫを所定時間遅延させることで位相調整した出力クロック信号ＯＵＴＣＬＫを出力する回路であり、ＤＬＬ回路２と第１のセレクタ回路３と遅延部４とから構成される。
【００３２】
ＤＬＬ回路２は、３２個の第１の遅延素子１５−１〜１５―３２を備えた遅延回路１０を有しており、入力されるクロック信号ＩＮＣＬＫをこのクロック信号の周期Ｔａの１／３２の時間ずつ遅延させた遅延クロック信号をそれぞれ出力する。すなわち、３２個の第１の遅延素子１５−１〜１５―３２によってクロック信号ＩＮＣＬＫを１／３２Ｔａから３２／３２Ｔａまでの間で１／３２Ｔａの時間ずつ遅延させた遅延クロック信号を生成してタップＴＡＰ００〜ＴＡＰ３１からそれぞれ出力する。なお、第１の遅延素子１５−１〜１５−３２のうちいずれか又は全てを表すときに第１の遅延素子１５と呼ぶことがある。
【００３３】
各第１の遅延素子１５は、図２（ａ）に示すように、各２個のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタがカスコード接続されたインバータ回路１６，１７が直列に接続されて形成されている。なお、Ｐ型ＭＯＳトランジスタＱ２とＮ型ＭＯＳトランジスタＱ３により第１の出力段，Ｐ型ＭＯＳトランジスタＱ６とＮ型ＭＯＳトランジスタＱ７により第２の出力段を構成する。
【００３４】
第１の遅延素子１５には制御端子ＰＶ、ＮＶを備えており、遅延量制御用トランジスタであるＰ型ＭＯＳトランジスタＱ１，Ｑ５及びＮ型ＭＯＳトランジスタＱ４，Ｑ８の各ゲートに接続されている。この制御端子ＰＶ、ＮＶには制御電圧Ｖｐ，Ｖｎが入力され、この制御電圧Ｖｐ，Ｖｎのレベルに応じて第１の遅延素子１５の遅延量（クロック信号を遅延させる時間）を調整可能としている。
【００３５】
ＤＬＬ回路２は、この遅延回路１０に加え、さらに位相比較回路（ＰＤ）１１と、チャージポンプ回路（ＣＰ）１２と、ローパスフィルタ回路（ＬＰＦ）１３と、制御電圧生成回路１４とを有しており、これらの回路により遅延回路１０の遅延量が適切に調整される。
【００３６】
位相比較回路１１は、入力クロック信号ＩＮＣＬＫと遅延回路１０における最終段の第１の遅延素子１５−６４から出力されるクロック信号ＡＣＬＫとを入力し、入力クロック信号ＩＮＣＬＫとクロック信号ＡＣＬＫとの位相差に応じた電圧を出力する。チャージポンプ回路１２では位相比較回路１１から出力される電圧による充放電を行い、ローパスフィルタ回路１３により平滑されて高周波成分が除去される。制御電圧生成回路１４ではローパスフィルタ回路１３から出力される電圧に応じた制御電圧Ｖｐ，Ｖｎを生成して遅延回路１０へ出力する。
【００３７】
このようにＤＬＬ回路２では、入力クロック信号ＩＮＣＬＫとクロック信号ＡＣＬＫとの位相差に比例した平均電圧である制御電圧Ｖｐ，Ｖｎを制御電圧生成回路１４により発生させている。そして、位相比較回路１１、チャージポンプ回路１２及びローパスフィルタ回路１３により、遅延回路１０から出力されるクロック信号ＡＣＬＫと入力クロック信号ＩＮＣＬＫとの差が周期Ｔａとなったときに制御電圧Ｖｐ，Ｖｎの電圧がロックされて一定になる。これにより、遅延素子数に応じた遅延分解能の遅延回路が形成される。ここでは、遅延素子数は３２であるため、遅延回路１０の遅延分解能は３２となる。
【００３８】
第１のセレクタ回路３は、５ビットセレクタであり、ＴＡＰ００〜ＴＡＰ３１のそれぞれと接続された複数のスイッチが設けられている。これらのスイッチは、６ビットの制御信号ＴＡＰＳＥＬのうちの上位５ビットの制御信号に基づいて、いずれか１つのスイッチが短絡されて出力端子に接続される。すなわち、第１のセレクタ回路３は、上位５ビットの制御信号ＴＡＰＳＥＬに基づいて、遅延回路１０における第１の遅延素子１５−１〜１５−３２から出力される遅延クロック信号のいずれか１つを選択してクロック信号ＣＬＫ１として出力する。
【００３９】
遅延部４は、６ビットの制御信号ＴＡＰＳＥＬのうち下位１ビットの制御信号に基づいて、クロック信号ＣＬＫ１をそのまま出力するか１／６４Ｔａの遅延を施して出力するか選択して出力する遅延回路２０を備えている。
【００４０】
この遅延回路２０には、前段の遅延回路１０における遅延素子１５の遅延量に対して、１／２の遅延量を有する第２の遅延素子２１を有しており、この第２の遅延素子２１によりクロック信号ＣＬＫ１に１／６４Ｔａの遅延を施して出力している。
【００４１】
第２の遅延素子２１には、図２（ｂ）に示すように、第１の遅延素子１５と同様に、各２個のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタがカスコード接続されたインバータ回路２４，２５が直列に接続されて形成され、制御端子ＰＶ、ＮＶが設けられる。
【００４２】
この第２の遅延素子２１は、遅延量制御用トランジスタとして機能させるＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのチャネル幅とチャネル長の比（以下、アスペクト比とする）を、第１の遅延素子１５の遅延量の比（ここでは２倍）に応じて設定している。
【００４３】
図２（ｂ）に示す例では、第１の遅延素子１５における遅延量調整用トランジスタＱ１，Ｑ４，Ｑ５，Ｑ８とそれぞれ同一のアスペクト比（Ｗ／Ｌ）のトランジスタをそれぞれ２個並列してアスペクト比を２倍にしている。なお、第２の遅延素子２１のトランジスタＱ１１とＱ２１，Ｑ１４とＱ２４，Ｑ１５とＱ２５，Ｑ１８とＱ２８がそれぞれ、第１の遅延素子１５のトランジスタＱ１，Ｑ４，Ｑ５，Ｑ８に対応し、これらのトランジスタのアスペクト比を全て同一としている。
【００４４】
このように第２の遅延素子２１において遅延量制御用トランジスタのアスペクト比を第１の遅延素子１５に対して２倍にしており、これにより第２の遅延素子２１内の出力段の時定数を第１の遅延素子１５内の出力段の時定数の２倍にしている。その結果、ロック時の制御電圧Ｖｐ，Ｖｎに対して、第２の遅延素子２１の遅延量が第１の遅延素子１５の遅延量の１／２となる。
【００４５】
このようにアスペクト比を変更することにより第１の遅延素子１５及び第２の遅延素子２１を形成して、なおかつ各遅延素子に対して、共通のロック時の制御電圧Ｖｐ，Ｖｎを供給していることから、遅延量制御用トランジスタ間の特性のバラツキを低減して温度変動や電源変動などに対して遅延量を安定させることができる。
【００４６】
以上のように構成されたクロック位相調整回路１において、入力クロック信号ＩＮＣＬＫを４５／６４Ｔａだけ遅延させて出力するときの動作について具体的に説明する。
【００４７】
入力クロック信号ＩＮＣＬＫを４５／６４Ｔａだけ遅延させるために、６ビットの制御信号ＴＡＰＳＥＬのデータとして、「１０１１０１」のデータを外部の制御装置から入力する。
【００４８】
第１のセレクタ回路３では、６ビットの制御信号ＴＡＰＳＥＬのうち上位５ビット「１０１１０」に基づいて、第１の遅延素子１５−２２に接続されたＴＡＰ２１から入力される遅延クロック信号を選択して、クロック信号ＣＬＫ１として出力する。このＴＡＰ２１から出力されるクロック信号ＣＬＫ１は入力クロック信号ＩＮＣＬＫを２２／３２Ｔａだけ遅延させたクロック信号である。
【００４９】
第２のセレクタ回路２２は、６ビットの制御信号ＴＡＰＳＥＬのうち下位１ビットが「１」であるため、第２の遅延素子２１によりさらに遅延させたクロック信号を選択してクロック信号ＣＬＫ２として出力する。第２の遅延素子２１は入力されるクロック信号ＣＬＫ１を１／６４Ｔａだけ遅延させる遅延素子であり、第１のセレクタ回路３から出力されるクロック信号ＣＬＫ１が１／６４Ｔａだけ遅延されてクロック信号ＣＬＫ２として出力される。ここでは、クロック信号ＣＬＫ１は入力クロック信号ＩＮＣＬＫを２２／３２Ｔａだけ遅延させた信号であり、このクロック信号ＣＬＫ１が１／６４Ｔａだけ遅延される。従って、クロック信号ＣＬＫ２は入力クロック信号ＩＮＣＬＫを４５／６４Ｔａだけ遅延させたクロック信号となる。このクロック信号ＣＬＫ２がクロック位相調整回路１で位相調整をした出力クロック信号ＯＵＴＣＬＫとなる。
【００５０】
以上のように、第１実施形態のクロック位相調整回路１では、遅延分解能ｐを６４としつつも、この遅延分解能ｐよりも大幅に少ない数の遅延素子（３２個の遅延素子１５−１〜１５−３２と１個の遅延素子２１）により構成でき、実装面積や消費電力を低減できる。
【００５１】
［２．第２実施形態］
次に、第２実施形態に係るクロック位相調整回路を図面を参照して具体的に説明する。図３は第２実施形態に係るクロック位相調整回路の構成を示す図、図４は図３に示す第２の遅延素子の構成を示す図である。
【００５２】
上記第１実施形態では、ＤＬＬ回路２の遅延回路１０において３２個の遅延素子１５を用い、１つの遅延部４で１つの遅延素子２１を用いたが、本第２実施形態では、遅延回路で８個の遅延素子を用い、３つの遅延部で３つの遅延素子を用いる。
【００５３】
かかる構成とすることで、第２実施形態のクロック位相調整回路は、第１実施形態に比べて遅延素子をさらに削減することができ、実装面積や消費電力をさらに低減することができる。
【００５４】
図３に示すように、第２実施形態のクロック位相調整回路１’は、ＤＬＬ回路２’と、第１のセレクタ回路３’と、遅延部４’とを備えている。
【００５５】
ＤＬＬ回路２’は、８つの第１の遅延素子１５’−１〜１５’−８が直列接続された遅延回路１０’を有しており、各遅延素子１５’は第１実施形態の遅延素子１５と遅延量を除き同様の構成（ここでは、説明の便宜上図２（ａ）と同一構成とする）である。各遅延素子１５’は入力クロック信号ＩＮＣＬＫの周期Ｔａの１／８を遅延させる遅延素子であり、これら第１の遅延素子１５’−１〜１５’−８により入力クロック信号ＩＮＣＬＫをその周期Ｔａの１／８の時間ずつ遅延させて生成したクロック信号が出力される。なお、その他の部分については、第１実施形態のＤＬＬ回路２と同様の構成である。また、第１の遅延素子１５’−１〜１５’−８のうちいずれか又は全てを表すときに第１の遅延素子１５’と呼ぶことがある。
【００５６】
第１のセレクタ回路３’は、３ビットセレクタであり、ＴＡＰ００〜ＴＡＰ０７のそれぞれと接続された複数のスイッチが設けられている。これらのスイッチは、６ビットの制御信号ＴＡＰＳＥＬのうちの上位３ビットの制御信号に基づいて、いずれか１つのスイッチが短絡されて出力端子に接続される。すなわち、第１のセレクタ回路３は、上位３ビットの制御信号ＴＡＰＳＥＬに基づいて、遅延回路１０’における第１の遅延素子１５’−１〜１５’−８から出力される遅延クロック信号のいずれか１つを選択してクロック信号ＣＬＫ１として出力する。
【００５７】
遅延部４’は、複数の直列に接続された遅延回路２０ａ〜２０ｃを有している。そして、遅延回路２０ａによりクロック信号ＣＬＫ１を１／１６Ｔａ遅延させ、遅延回路２０ｂによりさらに１／３２Ｔａ遅延させ、遅延回路２０ｃによりさらに１／６４Ｔａ遅延させることができるように構成される。かかる構成により、遅延部４’は、クロック信号ＣＬＫ１を１／６４Ｔａ〜１／１６Ｔａまで１／６４Ｔａ刻みで遅延させることができる。
【００５８】
各遅延回路２０ａ，２０ｂ，２０ｃは、それぞれ前段の遅延回路１０'に設けられた遅延素子１５'の遅延量に対して、１／２，１／４，１／８の遅延量を有する第２の遅延素子２１ａ，２１ｂ，２１ｃを有し、さらにそれぞれ第２のセレクタ回路２２ａ，２０ｂ，２２ｃを備える。
【００５９】
すなわち、遅延回路２０ａは、前段の遅延回路１０’における遅延素子１５’の遅延量に対して、１／２の遅延量を有する第２の遅延素子２１ａを有し、この第２の遅延素子２１ａによりクロック信号ＣＬＫ１を１／１６Ｔａだけ遅延させて出力する。そして、第２のセレクタ回路２２ａによってクロック信号ＣＬＫ１かこのクロック信号ＣＬＫ１を１／１６Ｔａだけ遅延させたクロック信号を選択してクロック信号ＣＬＫ２として出力する。
【００６０】
第２の遅延素子２１ａは、第１実施形態における第２の遅延素子２１と同様の構成であり（図２（ｂ）参照）、その遅延量調整用トランジスタのアスペクト比は第１の遅延素子１５’の遅延量調整用トランジスタに対して２倍にしている。これにより、ロック時の制御電圧Ｖｐ，Ｖｎに対して、第２の遅延素子２１ａの遅延量を第１の遅延素子１５’の遅延量の１／２としている。
【００６１】
また遅延回路２０ｂは、前段の遅延回路２０ａにおける遅延素子２１ａの遅延量に対して、１／２の遅延量を有する第２の遅延素子２１ｂを有し、入力されるクロック信号ＣＬＫ２を第２の遅延素子２１ｂにより１／３２Ｔａだけ遅延させて出力する。そして、第２のセレクタ回路２２ｂによってクロック信号ＣＬＫ２かこのクロック信号ＣＬＫ２を１／３２Ｔａだけ遅延させたクロック信号を選択してクロック信号ＣＬＫ３として出力する。
【００６２】
第２の遅延素子２１ｂは、遅延量調整用トランジスタのアスペクト比を第１の遅延素子１５’の遅延量調整用トランジスタのアスペクト比に対して４倍にしている（図４（ａ）参照）。これにより、ロック時の制御電圧Ｖｐ，Ｖｎに対して、第２の遅延素子２１ｂの遅延量を第２の遅延素子２１ａの遅延量の１／２（第１の遅延素子１５’の遅延量の１／４）としている。
【００６３】
また遅延回路２０ｃは、前段の遅延回路２０ｂにおける遅延素子２１ｂの遅延量に対して、１／２の遅延量を有する第２の遅延素子２１ｃを有し、入力されるクロック信号ＣＬＫ３を第２の遅延素子２１ｃにより１／６４Ｔａだけ遅延させて出力する。そして、第２のセレクタ回路２２ｃによってクロック信号ＣＬＫ３かこのクロック信号ＣＬＫ３を１／６４Ｔａだけ遅延させたクロック信号を選択してクロック信号ＣＬＫ４として出力する。
【００６４】
第２の遅延素子２１ｃは、遅延量調整用トランジスタのアスペクト比を第１の遅延素子１５’の遅延量調整用トランジスタのアスペクト比に対して８倍にしている（図４（ｂ）参照）。これにより、ロック時の制御電圧Ｖｐ，Ｖｎに対して、第２の遅延素子２１ｃの遅延量を第２の遅延素子２１ｂの遅延量の１／２（第１の遅延素子１５’の遅延量の１／８）としている。
【００６５】
以上のように、クロック位相調整回路１’では、遅延部４’に設けた遅延回路２０ａ〜２０ｃにより、クロック信号ＣＬＫ１を１／６４Ｔａ〜１Ｔａまで１／６４Ｔａ刻みで遅延量を調整可能としており、遅延素子の大幅な低減を図って実装面積及び消費電力を低減している。
【００６６】
また、アスペクト比を変更することにより第１の遅延素子１５’及び第２の遅延素子２１ａ〜２１ｃを形成して、なおかつ各遅延素子に対して、共通のロック時の制御電圧Ｖｐ，Ｖｎを供給しており、遅延量制御用トランジスタ間の特性のバラツキを低減して温度変動や電源変動などに対して遅延量を安定させている。
【００６７】
以上のように構成されたクロック位相調整回路１’において、入力クロック信号ＩＮＣＬＫを４５／６４Ｔａだけ遅延させるときの動作について具体的に説明する。
【００６８】
入力クロック信号ＩＮＣＬＫを４５／６４Ｔａだけ遅延させるために、６ビットの制御信号ＴＡＰＳＥＬのデータとして、「１０１１０１」のデータを外部の制御装置から入力する。
【００６９】
第１のセレクタ回路３’では、６ビットの制御信号ＴＡＰＳＥＬのうち上位３ビット「１０１」に基づいて、第１の遅延素子１５’−５に接続されたＴＡＰ０４から入力される遅延クロック信号を選択して、クロック信号ＣＬＫ１として出力する。このＴＡＰ０４から出力されるクロック信号ＣＬＫ１は入力クロック信号ＩＮＣＬＫを５／８Ｔａだけ遅延させたクロック信号である。
【００７０】
第２のセレクタ回路２２ａでは、６ビットの制御信号ＴＡＰＳＥＬのうち下位３ビット目が「１」であるため、第２のセレクタ回路２２ａによりクロック信号ＣＬＫ１を第２の遅延素子２１ａによりさらに１／１６Ｔａだけ遅延させたクロック信号を選択する。第２のセレクタ回路２２ａは選択したクロック信号をクロック信号ＣＬＫ２として出力する。このクロック信号ＣＬＫ２は、入力クロック信号ＩＮＣＬＫを１１／１６Ｔａだけ遅延したクロック信号である。
【００７１】
次の第２のセレクタ回路２２ｂでは、６ビットの制御信号ＴＡＰＳＥＬのうち下位２ビット目が「０」であるため、第２のセレクタ回路２２ｂによりクロック信号ＣＬＫ２を選択してクロック信号ＣＬＫ３として出力する。このクロック信号ＣＬＫ３は、クロック信号ＣＬＫ２と同様に、入力クロック信号ＩＮＣＬＫを１１／１６Ｔａだけ遅延したクロック信号である。
【００７２】
次の第２のセレクタ回路２２ｃでは、６ビットの制御信号ＴＡＰＳＥＬのうち下位１ビット目が「１」であるため、第２のセレクタ回路２２ｃによりクロック信号ＣＬＫ３を第２の遅延素子２１ｃによりさらに１／６４Ｔａだけ遅延させたクロック信号を選択する。第２のセレクタ回路２２ａは選択したクロック信号をクロック信号ＣＬＫ４として出力する。このクロック信号ＣＬＫ４は、入力クロック信号ＩＮＣＬＫを４５／６４Ｔａだけ遅延したクロック信号である。このクロック信号ＣＬＫ４がクロック位相調整回路１’で位相調整をした出力クロック信号ＯＵＴＣＬＫとなる。
【００７３】
以上のように、第２実施形態のクロック位相調整回路１’では、遅延分解能ｐを６４としつつも、この遅延分解能ｐよりも大幅に少ない数の遅延素子（８個の遅延素子１５’−１〜１５’−８と３個の遅延素子２１ａ〜２１ｃ）により構成できる。従って、実装面積や消費電力を低減したクロック位相調整回路を提供することができる。
【００７４】
［３．その他の実施形態］
上述の実施形態では、遅延部の遅延回路を１つ又は３つとした例を説明したが、４つ以上設けることによりさらに遅延素子の数を低減することができ、実装面積や消費電力を低減することができる。また、勿論、遅延部の遅延回路を２つとしてもよい。
【００７５】
また、上述の実施形態では、遅延部４，４’の遅延回路２０，２０ａ〜２０ｃにそれぞれ１つの遅延素子２１，２１ａ〜２１ｃを設けることとしたが、これに限られない。
【００７６】
例えば、図５に示すように、前段の遅延回路１０”における第１の遅延素子１５”−１〜１５”−１６の遅延量に対して１／４の遅延量となる遅延素子２１ｄを第２の遅延素子として設けるようにしてもよい。この場合、遅延素子２１ｄで遅延させないクロック信号、１つの遅延素子２１ｄで遅延させたクロック信号、２つの遅延素子２１ｄで遅延させたクロック信号、３つの遅延素子２１ｄで遅延させたクロック信号のいずれかを第２のセレクタ回路２２”で選択する。
【００７７】
なお、前段の遅延回路１０”における第１の遅延素子１５”の遅延量に対して１／３や１／５の遅延量となる遅延素子２１ｄを設けてもよく、所望の位相のクロック信号を取得するために適切な組み合わせでクロック位相調整回路を構成することが可能となる。
【００７８】
また、上述の実施形態では、ｎ個の第１の遅延素子で遅延させて生成したクロック信号のうち１つのクロック信号を選択するようにしたが、これに限られない。例えば、第１のセレクタ回路に、ｎ−１個の第１の遅延素子（例えば、第１の遅延素子１５−１〜１５−３１，１５’−１〜１５’−７，１５”−１〜１５”−１５）から出力されるクロック信号と、入力クロック信号ＩＮＣＬＫとを入力し、これらのクロック信号のうち１つのクロック信号を第１のセレクタ回路により選択するようにしてもよい。
【００７９】
以上のように本実施形態に係るクロック位相調整回路では、ｎ個（ｎは２以上の整数）の第１の遅延素子（例えば、第１の遅延素子１５−１〜１５−３２，１５’−１〜１５’−８，１５”−１〜１５”−１６）を多段に接続し、入力クロック信号（例えば、入力クロック信号ＩＮＣＬＫ）をその周期の１／ｎずつ遅延させて生成したクロック信号をそれぞれ出力するＤＬＬ回路（例えば、ＤＬＬ回路２，２’，２”）と、入力クロック信号（例えば、入力クロック信号ＩＮＣＬＫ）や第１の遅延素子から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路（例えば、第１のセレクタ回路３，３’，３”）と、第１の遅延素子の遅延量に対して、１／ｍ（ｍは２以上の整数）の遅延量を有し、第１のセレクタ回路により選択されたクロック信号を遅延させる第２の遅延素子（例えば、遅延素子２１，２１ａ，２１ｄ）と、第２の遅延素子から出力されるクロック信号と第１のセレクタ回路により選択されたクロック信号とを選択的に出力する第２のセレクタ回路（例えば、第２のセレクタ回路２２，２２ａ，２２”）とを備えている。
【００８０】
従って、クロック位相調整回路を遅延分解能ｐよりも大幅に少ない数の遅延素子により構成でき、実装面積や消費電力を低減することができる。
【００８１】
また、第２の遅延素子（例えば、遅延素子２１ａ）の遅延量に対して、１／ｋ（ｋは２以上の整数）の遅延量を有し、第２のセレクタ回路（例えば、第２のセレクタ回路２２ａ）により選択されたクロック信号を遅延させる第３の遅延素子（例えば、遅延素子２１ｂ）と、第３の遅延素子から出力されるクロック信号と第２のセレクタ回路により選択されたクロック信号とを選択的に出力する第３のセレクタ回路（例えば、第２のセレクタ回路２２ｂ）とを備えている。
【００８２】
このように構成することで、クロック位相調整回路をさらに少ない数の遅延素子により構成でき、実装面積や消費電力を低減することができる。
【００８３】
また、アスペクト比を変更することにより遅延素子（例えば、第１の遅延素子１５，１５’，１５”、第２の遅延素子２１，２１ａ〜２１ｄ）の遅延量制御用トランジスタを形成している。さらに、この遅延素子は入力される制御電圧によりその遅延量が可変である遅延素子であり、ＤＬＬ回路（例えば、ＤＬＬ回路２，２’，２”）には、ｎ個の第１の遅延素子（例えば、第１の遅延素子１５，１５’，１５”）のうち最終段の遅延素子から出力される信号と入力クロック信号（例えば、入力クロック信号ＩＮＣＬＫ）との位相比較結果に応じた電圧を生成する制御電圧生成回路（例えば、制御電圧生成回路１４）を含んでおり、この制御電圧生成回路で生成された電圧を各遅延素子の制御電圧としている。
【００８４】
このようにすることで、遅延量制御用トランジスタ間の特性のバラツキを低減して温度変動や電源変動などに対して遅延量を安定させることができ、さらに、各遅延素子の制御を容易に行うことができる。
【００８５】
上述のクロック位相調整回路は、例えば固体撮像装置において、ＣＣＤ（Charge Coupled Device）などの固体撮像素子を駆動させるための駆動信号を生成するためにタイミングジェネレータに用いることができる。このタイミングジェネレータで生成する各種の駆動信号は、各信号の位相が画質に影響するために所定の位相関係を有する駆動信号を精度よく生成する必要がある。そこで、タイミングジェネレータにおける駆動信号の生成において、上述のクロック位相調整回路の出力を利用してフィードバック制御を行い所定の位相関係やディレイ・デューティを有する駆動信号を生成する。
【００８６】
なお、本実施形態のクロック位相調整回路は固体撮像装置に限らず、液晶表示装置や半導体記憶装置などにも用いることができる。
【００８７】
本発明に係る実施の一形態について具体的に説明したが、本発明は、上述した実施の形態に限定されるものでなく、本発明の技術的思想に基づく各種の変形は可能である。
【符号の説明】
【００８８】
１，１’，１”  クロック位相調整回路
２，２’，２”  ＤＬＬ回路
３，３’，３”  第１のセレクタ回路
４，４’,４”  遅延部
１０，１０’，１０”  遅延回路
１１  位相比較回路
１２  チャージポンプ回路
１３  ローパスフィルタ回路
１４  制御電圧生成回路
１５−１〜１５−３２，１５’−１〜１５’−８，１５”−１〜１５”−１６  第１の遅延素子
２０，２０ａ〜２０ｃ，２０”  遅延回路
２１，２１ａ〜２１ｄ  第２の遅延素子
２２，２２ａ〜２２ｃ，２２”  第２のセレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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