(57)【要約】【課題】  電流性能低下の犠牲を抑え、かつラッチアップ耐性向上を実現できる複数チャネルの横型絶縁ゲートバイポーラトランジスタを提供すること。【解決手段】  コレクタに最近接するゲート電極１４を断続的に加工する事で、それに伴い形成されるベース領域(チャネル領域)を断続的に変化させ、素子のラッチアップ耐性を決める最近接チャネル領域付近でのラッチアップの発生を抑える。また、加工した最近接ゲート電極の凹部、エミッタ領域内に第二導電型ベース引き出し領域を形成する事で、その部位が正孔引き抜き作用を示し、更なるラッチアップ耐性の向上が期待できる。【選択図】  図５
2010238839.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の表面層に互いに分離されて選択的に形成された第１導電型と反対の導電型である第２導電型のベース領域および前記第２導電型のコレクタ領域と、前記ベース領域の表面層に形成された前記第１導電型のエミッタ領域と、前記ベース領域上に形成された前記第２導電型のベース引き出し領域とが形成された半導体基板と、
ゲート酸化膜を介して前記ベース領域に対向するように配置されたゲート電極と、
前記ベース引き出し領域および前記エミッタ領域と接触するように配置されたエミッタ電極と、
前記コレクタ領域と接触するように配置されたコレクタ電極と
を備え、
前記エミッタ領域は、前記ベース領域のうち前記ゲート酸化膜を介して前記ゲート電極と対向する部分と前記ゲート酸化膜との界面に発生するチャネルの長さが互いに異なる複数のチャネル領域を含んで成る領域と隣接する第１のエミッタ部分領域と、前記チャネルの長さが全領域に亘ってほぼ等しいチャネル領域と隣接する第２のエミッタ部分領域とを有し、
前記第１のエミッタ部分領域は前記第２のエミッタ部分領域よりも前記コレクタ領域に近く配置される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項２】
請求項１において、
前記第１のエミッタ部分領域に隣接するチャネル領域は、互いに異なるチャネル長を有する複数のチャネル領域が所定の間隔で交互に配置されて成る
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項３】
請求項２において、
前記ベース領域および前記エミッタ領域が前記コレクタ領域１つに対して複数形成されて成る
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項４】
請求項２において、
前記所定の間隔は０umより大きく５um以下である間隔である
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項５】
請求項２において、
前記互いに異なるチャネル長は第１のチャネル長および前記第１のチャネル長より短い第２のチャネル長の２通りのチャネル長から成り、
前記複数のチャネル領域は、前記第１のチャネル長が前記第２のチャネル長の２倍より長く、かつ、凹部と凸部とが交互に現れる矩形状の端部を有するゲート電極によって形成される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項６】
請求項５において、
前記ベース引き出し領域は、前記ゲート電極の前記凹部の一部に接するように配置され、
前記エミッタ領域は、前記ゲート電極の前記凸部の一部に接するように配置される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項７】
請求項２において、
前記互いに異なるチャネル長は所定の上限値と所定の下限値との間で連続的に増減を繰り返して変化する長さであり、
前記複数のチャネル領域は、前記所定の下限値の２倍以下の繰返し間隔で前記チャネル長の最短部と最長部とが交互に現れる三角形状の端部を有するゲート電極によって形成される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。  
【請求項８】
請求項７において、
前記ベース引き出し領域は、前記ゲート電極の前記チャネル長の前記最短部の一部に接するように配置され、
前記エミッタ領域は、前記ゲート電極の前記チャネル長の前記最長部の一部に接するように配置される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項９】
第１導電型の半導体領域の表面層に互いに分離されて選択的に形成された第１導電型と反対の導電型である第２導電型のベース領域および前記第２導電型のコレクタ領域と、前記ベース領域の表面層に形成された前記第１導電型のエミッタ領域と、前記ベース領域上に形成された前記第２導電型のベース引き出し領域とが形成された半導体基板を備えた横型絶縁ゲートバイポーラトランジスタの製造方法であって、
前記第１導電型の半導体領域の表面層に所定の繰返し形状の端部を有するゲート電極を形成する工程と、
前記ベース領域、および前記ベース領域のうちゲート酸化膜を介して前記ゲート電極と対向する部分から成るチャネル領域となる前記第２導電型のイオン注入領域を前記ゲート電極に対して自己整合で形成する工程と、
熱処理による熱拡散を利用して、前記ベース領域および前記チャネル領域を形成する工程と
を有することを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１０】
請求項９において、
前記ベース引き出し領域および前記エミッタ領域と接触するように配置してエミッタ電極を形成する工程と、
前記コレクタ領域と接触するように配置してコレクタ電極を形成する工程と
を更に有し、
前記エミッタ領域は、前記ベース領域のうち前記ゲート酸化膜を介して前記ゲート電極と対向する部分と前記ゲート酸化膜との界面に発生するチャネルの長さが互いに異なる複数のチャネル領域を含んで成る領域と隣接する第１のエミッタ部分領域と、前記チャネルの長さが全領域に亘ってほぼ等しいチャネル領域と隣接する第２のエミッタ部分領域とを有し、
前記第１のエミッタ部分領域は前記第２のエミッタ部分領域よりも前記コレクタ領域に近く配置される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１１】
請求項１０において、
前記第１のエミッタ部分領域に隣接するチャネル領域は、互いに異なるチャネル長を有する複数のチャネル領域が所定の間隔で交互に配置されて成る
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１２】
請求項１１において、
前記ベース領域および前記エミッタ領域が前記コレクタ領域１つに対して複数形成されて成る
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１３】
請求項１１において、
前記所定の間隔は０umより大きく５um以下である間隔である
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１４】
請求項１１において、
前記互いに異なるチャネル長は第１のチャネル長および前記第１のチャネル長より短い第２のチャネル長の２通りのチャネル長から成り、
前記複数のチャネル領域は、前記第１のチャネル長が前記第２のチャネル長の２倍より長く、かつ、凹部と凸部とが交互に現れる矩形状の端部を有するゲート電極によって形成される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１５】
請求項１４において、
前記ベース引き出し領域は、前記ゲート電極の前記凹部の一部に接するように配置され、
前記エミッタ領域は、前記ゲート電極の前記凸部の一部に接するように配置される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１６】
請求項１１において、
前記互いに異なるチャネル長は所定の上限値と所定の下限値との間で連続的に増減を繰り返して変化する長さであり、
前記複数のチャネル領域は、前記所定の下限値の２倍以下の繰返し間隔で前記チャネル長の最短部と最長部とが交互に現れる三角形状の端部を有するゲート電極によって形成される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。  
【請求項１７】
請求項１６において、
前記ベース引き出し領域は、前記ゲート電極の前記チャネル長の前記最短部の一部に接するように配置され、
前記エミッタ領域は、前記ゲート電極の前記チャネル長の前記最長部の一部に接するように配置される
ことを特徴とする横型絶縁ゲートバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor（以下、「IGBT」と略す））のうちｐ型半導体領域とｎ型半導体領域とが基板面に平行な方向に配置されて成る横型（プレーナ型）絶縁ゲートバイポーラトランジスタに関し、特に複数のチャネル領域を有する横型IGBTおよびその製造方法に関する。
【背景技術】
【０００２】
従来、ラッチアップ耐性向上のために正孔電流の引き出し領域と電子電流の注入領域を離した構造があった（例えば、特許文献１参照）。
【０００３】
また、従来、電流駆動能力の低下を抑えながらラッチアップ耐性の向上を図るため、コレクタ領域に最近接のチャネル長をその他チャネル長に比べ長くし、最近接チャネル領域から注入される電子電流量を低減することで、正孔電流を相対的に減少させる構造があった（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３２０５９号公報
【特許文献２】特開２００５−１９５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
IGBTはゲート絶縁性と高速スイッチング特性及びバイポーラトランジスタの高耐圧大電流特性を持つ特徴がある。IGBTは当初、半導体基板の主表面に対して電流が直角方向に流れる縦形素子として開発が進められてきた。しかし近年、パワーデバイスのインテリジェント化動向に伴い、半導体基板の主表面に対して電流が水平方向に流れ、半導体基板の表面層に形成される横型IGBTが実用化されている。これは、縦型IGBTが半導体基板の表裏両面を使用するのに対し、横型IGBTは主電極およびゲート電極が半導体基板の一方の主面のみに形成されるため、制御用のCMOSトランジスタなどがIGBTと共に同一の半導体基板に作り込む事が容易となることによる。
【０００６】
横型IGBTの一般的な断面構造を図１に示す。横型IGBTはエミッタ・ゲート領域とコレクタ領域が同一平面上に形成されるため、縦型IGBTに比べ通電できる面積が減少する。このため面積あたりの電流性能の向上を目的に複数チャネル領域を持った構造が提案されている。ここでは複数チャネル構造ｎチャネル型の横型IGBTについて説明を進める。なお、ｐチャネル型のIGBTに関しては以下の導電型を反転させることにより説明できる。図において、ｎ型半導体基板１の表面層に選択的にｐ型ベース領域２が形成され、そのｐ型ベース領域２の表面層の一部に二つのｎ型エミッタ領域３が形成され、その二つのｎエミッタ領域間の一部ｎ型エミッタ領域と重複するようにｐ型ベース引き出し領域４が形成されている。ｐ型ベース領域２の形成されていないｎ型領域の表面露出部に選択的にｎ型バッファ領域６が形成され、そのｎ型バッファ領域６の表面層にｐ型コレクタ領域７が形成されている。ｎ型領域の表面露出部とｎ型エミッタ領域３に挟まれたｐ型ベース領域２の表面にチャネル領域１２が形成され、その上部にゲート酸化膜８及びゲート電極９が形成されてG端子に接続される。また、ｎ型エミッタ領域３とｐ型ベース引き出し領域４の表面に共通に接続するエミッタ電極１０が、ｐ型コレクタ領域７の表面上にはコレクタ電極１１が設けられ、それぞれE端子、C端子に接続されている。
【０００７】
図２に素子内部のオン状態における電流経路を示す。ｎチャネル型の横型IGBTの場合、多数キャリアの流れによる電流は電子電流であり、少数キャリアの流れによる電流は正孔電流となる。以下に素子動作について説明する。エミッタ電極１０に対してコレクタ電極１１に正の電圧を印加した状態で、ゲート電極９に、閾値以上の正の電圧を印加すると、ゲート電極９の直下のチャネル領域に反転層が形成される。このチャネル領域に形成された反転層を通して、ｎ型エミッタ領域３からｎ型半導体基板１に多数キャリアである電子が注入される。この電子の流れによって、ｐ型コレクタ領域７、ｎ型バッファ領域６及びｎ型基板１、ｐ型ベース領域２からなるpnpバイポーラトランジスタがオンし、ｐ型コレクタ層から少数キャリアである正孔がｎ型基板層１に注入されて、伝導度変調が起こる。こうしてIGBTがオン状態になる。
【０００８】
IGBTはゲート電極９の電位をエミッタ電極１０と同電位にすると、反転層の形成が阻止され、ｎ型エミッタ領域３からの電子の注入がなくなり、ｐｎｐバイポーラトランジスタがオフとなるため、正孔の注入が止まりオフ状態となる。
【０００９】
IGBTでは、ｐｎｐｎサイリスタ構造を有するためにラッチアップ現象による素子の不具合が生じる可能性があるという問題がある。
【００１０】
IGBTのラッチアップ現象は以下の通りである。まずオン状態において、コレクタ領域から少数キャリアである正孔がｎ型半導体層１に注入され正孔電流Ｉhが流れる。この正孔電流Ｉhはｎ型半導体層１からｐ型ベース層２、ｐ型ベース引出し層４、エミッタ電極１０の経路でエミッタ端子に流れる。正孔電流Ｉhがｐ型ベース層を流れる時に、ｎ型エミッタ層直下のｐ型ベース層の抵抗ＲｂによってＲb×Ｉhの電位差がｎ型エミッタ層とｐ型ベース層のｐｎ接合において生じ、このｐｎ接合が順方向にバイアス印加される。これによりｎ型エミッタ層からｐ型ベース層へ電子が注入され、電子電流がｎ型エミッタ層からｐ型ベース層を経由してｎ型半導体層に流れ込み、ｐ型コレクタ層／ｎ型半導体層／ｐ型ベース層／ｎ型エミッタ層で構成される寄生サイリスタがオンすることになる。これがIGBTのラッチアップ現象である。
【００１１】
ラッチアップが一旦起こると、ゲート電圧によるコレクタ電流制御機能が失われ、電圧印加状態によっては過電流による発熱により素子の不具合に至る可能性がある。ラッチアップによる素子不具合が生じるまでのIGBTオン時間の長さをラッチアップ耐性といい、一般にラッチアップ耐性と電流性能に関してはトレードオフの関係がある。ラッチアップ耐性向上のために正孔電流の引き出し領域と電子電流の注入領域を離した構造が提案されている（特許文献１参照）。その一例を図３に示す。
【００１２】
図３の複数チャネルの横型IGBTでは、コレクタ領域側に位置するｎ形エミッタ領域およびゲート電極がなく、正孔電流はコレクタ近傍のウェル領域からエミッタ電極１０に流れるため、チャネル領域近傍のウェル領域への正孔電流が少なくなり、この部分のＲb×Ｉhの電位差が少なくなる。このため図１の複数チャネルの横型IGBTと比べてラッチアップが発生しにくい。しかし、チャネル数が削除するために電流密度が低下し、電流駆動能力が低下するという課題がある。
【００１３】
電流駆動能力の低下を抑えながらラッチアップ耐性の向上を図るため、コレクタ領域に最近接のチャネル長をその他チャネル長に比べ長くし、最近接チャネル領域から注入される電子電流量を低減することで、正孔電流を相対的に減少させる構造が提案されている（特許文献２参照）。
【００１４】
単位面積当たりの電流性能を向上させることを目的とし、１つのエミッタから２つのチャネルを形成する複数チャネル構造やエミッタ領域数を増加させる複数エミッタ構造の横型IGBTでは、コレクタ領域側と最接する第1チャネル領域付近に少数キャリアである正孔が集中する。これは第1チャネル領域とｐ形コレクタ領域までの距離が、コレクタ領域と遠い側の第2チャネル領域とｐ形コレクタ領域までの距離より短いためであり、第1チャネル領域から注入される電子にクーロン力でひきつけられて流れる正孔が、第2チャネル領域から注入される電子にクーロン力でひきつけられて流れる正孔よりも多くなり、第１チャネル領域付近に集中することになる。そのため、この個所でラッチアップが発生し易くなる。
【００１５】
また、図３に示すようなラッチアップし易い領域を改善し耐性向上を図る構造(特許文献１参照)では、チャネル数が削除するために電流密度が低下し、電流駆動能力が低下するという課題があり、図４に示すような最近接チャネル抵抗を高める構造(特許文献２参照)では製造工程において課題があり、チャネル長の異なる構造を形成するのは、ゲート電極作成後にベース領域・チャネル領域を形成する製造工程を適用すると製造工程が複雑になる。
【００１６】
この発明の目的は、高い電流性能が期待できる複数チャネル型・複数チエミッタ構造を利用し、製造工程を変更する事無く、異なるチャネル長を形成し、第１チャネル領域の電流注入量をチャネル長変化により調整し電流性能犠牲を抑えて、ラッチアップ耐性の高い横型絶縁ゲートバイポーラトランジスタを提供することにある。
【課題を解決するための手段】
【００１７】
本発明の代表的なものの一例を示せば以下の通りである。すなわち、本発明の横型絶縁ゲートバイポーラトランジスタは、第１導電型の半導体領域の表面層に互いに分離されて選択的に形成された第１導電型と反対の導電型である第２導電型のベース領域および前記第２導電型のコレクタ領域と、前記ベース領域の表面層に形成された前記第１導電型のエミッタ領域と、前記ベース領域上に形成された前記第２導電型のベース引き出し領域とが形成された半導体基板と、ゲート酸化膜を介して前記ベース領域に対向するように配置されたゲート電極と、前記ベース引き出し領域および前記エミッタ領域と接触するように配置されたエミッタ電極と、前記コレクタ領域と接触するように配置されたコレクタ電極とを備え、前記エミッタ領域は、前記ベース領域のうち前記ゲート酸化膜を介して前記ゲート電極と対向する部分と前記ゲート酸化膜との界面に発生するチャネルの長さが互いに異なる複数のチャネル領域を含んで成る領域と隣接する第１のエミッタ部分領域と、前記チャネルの長さが全領域に亘ってほぼ等しいチャネル領域と隣接する第２のエミッタ部分領域とを有し、前記第１のエミッタ部分領域は前記第２のエミッタ部分領域よりも前記コレクタ領域に近く配置されることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、複数チャネル構造横型IGBTにおけるラッチアップの発生を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】一般的な横型IGBTの部分図である。
【図２】一般的な横型IGBTにおけるオン状態での電流経路図である。
【図３】ラッチアップ耐量向上を目的とした従来の横型IGBTの部分断面図の第１の例を示す図である。
【図４】ラッチアップ耐量向上を目的とした従来の横型IGBTの部分断面図の第２の例を示す図である。
【図５】第１実施例の横型IGBTの部分図である。
【図６】第１実施例の横型IGBTの部分平面図である。
【図７】第１実施例の横型IGBTの部分断面図（Ｘ-Ｘ線での切断面））である。
【図８】第１実施例の横型IGBTの部分断面図（Ｙ-Ｙ線での切断面））である。
【図９】第１実施例の横型IGBTの部分平面図である。
【図１０】第２実施例の横型IGBTの部分平面図である。
【図１１】第２実施例の横型IGBTの部分断面図（Ｘ-Ｘ線での切断面）である。
【図１２】第２実施例の横型IGBTの部分断面図（Ｙ-Ｙ線での切断面）である。
【図１３】第２実施例の横型IGBTの部分平面図である。
【図１４】第１実施例における横型IGBTの製造方法である。
【発明を実施するための形態】
【００２０】
第１導電型の半導体領域の表面層にそれぞれ離して選択的に形成された第２導電型のベース領域と第２導電形のコレクタ領域と前記ベース領域の表面層に第１導電型のエミッタ領域が形成され、さらに、前記ベース領域に対しゲート酸化膜を介してゲート電極が配置されるとともに、ベース領域上の第２導電型のベース引き出し領域及びエミッタ領域と接触するエミッタ電極が設けられた横型絶縁ゲートバイポーラトランジスタにおいて、互いに異なるチャネル長が一定間隔で配置させる構成とする。
【００２１】
ベース領域上に複数のチャネル領域・ゲート電極を持つ横型絶縁ゲートバイポーラトランジスタにおいて、コレクタ領域に最近接するチャネル領域において、互いに異なるチャネル長が一定間隔で配置されると共に、コレクタ領域に遠いチャネル領域においてそのチャネル長が一定であると良い。
【００２２】
矩形状もしくは三角状ゲート電極の凹部領域の一部に接して第２導電型のベース引き出し領域を有するとともに、矩形状ゲート電極の凸部領域の一部に接して第１導電型のエミッタ領域を有し、前記第１導電型のエミッタ領域、及び前記第２導電型のベース引き出し領域に接続したエミッタ電極を設置すると良い。
【００２３】
複数チャネル構造横型IGBTに対してコレクタ領域側に最近接するゲート電極構造で、コレクタ領域側に最近接するチャネルのチャネル抵抗を他のチャネルよりも長くする事で、このチャネルからの電子の注入量を他のチャネルよりも少なくすることができる。その結果、コレクタ領域から注入された正孔が他のチャネルから注入される電子にクーロン力によって引き付けられ、コレクタ領域側に最近接するチャネルに流れる正孔電流は少なくなる。これにより、このチャネル付近に正孔が集中することはなく、また、他チャネルのチャネル長は変化させないため、電流量の低下は抑えられる。
【００２４】
また、製造工程においてはベース領域、チャネル領域となる第２導電型のイオン注入をゲート電極に対して自己整合で形成し、熱処理による熱拡散を利用してベース領域、チャネル領域を形成する手法を用いるため、ゲート電極加工形状の調整によりベース領域、チャネル領域は調整され、製造工程の変更無く異なるチャネル長を半導体表面上に形成できる。
【００２５】
また、矩形状もしくは三角状ゲート電極の凹部領域の一部に接してベース引き出し領域を設ける事で、コレクタ領域から注入された正孔をその領域で引き抜くことができ、更にラッチアップの発生を抑制する効果が期待される。
【００２６】
以下、本発明の各実施例について図面を参照しながら詳細に説明する。尚、以下の説明は第1導電形をｎ型、第2導電形をｐ型としたが、逆の場合も同様の効果が期待できる。
【実施例１】
【００２７】
図５〜９はこの発明の第１の実施例の横型IGBTの構成図であり、図６は平面図、図７は図６のX−X線で切断した断面図、図８は図６のY−Y線で切断した断面図である。また、図１４は横型IGBTの製造工程を示した図である。
【００２８】
ｎ型半導体基板の表面層に選択的にｎ型バッファ層とｐ型ベース層をある距離を設けて形成する。この距離は素子に要求される耐圧に応じて決定される。また、ここでｐ型ベース層は予め半導体基板上に形成したゲート電極を介して形成される。ｎ型バッファ層内にはｐ型コレクタ層を形成する。ｐ型ベース領域の表面層には２つのｎ型エミッタ領域を形成する。これらのコレクタ部に近い第１エミッタ領域、コレクタ部から遠い第２エミッタ領域と重複するようにｐ型ベース引き出し領域を形成する。ｎ型半導体基板内ｎ型バッファ領域からｐ型ベース領域までのｎ型ドリフト領域と第１、第２ｎ型エミッタ領域に挟まれたｐ型ベース領域の表面層が第１、第２チャネル領域であり、その上部にゲート酸化膜を介してゲート電極が配置される事になる。チャネル領域はゲート電極下のベース領域内に含まれ、ゲート電極の加工形状によりチャネル領域も変化する。
【００２９】
また第１、第２ｎ型エミッタ領域とｐ型コンタクト領域に接触するエミッタ電極と、ｐ型コレクタ領域に接触するコレクタ電極とを形成する。
【００３０】
ゲート電極構造を凹凸の繰り返し構造とすると、チャネル長が一定間隔で異なる構造が形成される。これはゲート電極に対して自己整合で、ベース領域がイオン注入で形成され、熱処理により等方向に拡散させる事でチャネル領域が形成されるためである。チャネル長はコレクタ側ゲート電極凹部の加工長により変更でき、凹凸の間隔はベース領域の拡散長によりきまる。ここでは、５um以下が望ましい。ゲート電極の加工形状は矩形状の凹凸繰り返し構造の他に、図９のように３角形の凹凸繰り返し構造のものが適当である。
【００３１】
このようなゲート電極加工形状により、実効チャネル長を長くする事ができ、複数チャネル構造におけるコレクタ最接部ゲート電極に適用すれば、第１チャネル長＞第２チャネル長として、第１チャネル領域のチャネル抵抗を第２チャネル領域のチャネル抵抗よりも高くすることができ、第１チャネル領域から供給される電子を減少させ、この電子にクーロン力で引き寄せられて流れる正孔を減少させることができる。ここで、第１チャネル領域上ゲート電極加工形状においては、図５の凸部の加工長１７は第２チャネル領域の長さの２倍以下、図９の加工間隔１９は第２チャネル領域の長さの２倍以下とする必要がある。
【００３２】
その結果、第１チャネル領域付近のｐ形ベース領域への正孔電流の集中を回避することができる。よって第１チャネル領域付近でのラッチアップの発生が抑えられる。
【００３３】
このように、第１チャネル領域のチャネル抵抗を高くすると、IGBTとしての電流駆動能力は減少する。しかし、第１チャネル領域を削除しないので、第1チャネル領域からの電流寄与分は存在する。したがって図４に示すの横型IGBT構造の場合と比べて、電流駆動能力の犠牲を抑えることができる。
【００３４】
また、製造工程変更無く異なるチャネル長を表面上に形成でき、本構造が作成できる。
【実施例２】
【００３５】
図１０〜１３はこの発明の第２の実施例の横型IGBTの構成図であり、図１０は平面図、図１１は図１０のX−X線で切断した断面図、図１２は図１０のY−Y線で切断した断面図である。
【００３６】
ｎ型半導体基板の表面層に選択的にｎ型バッファ層とｐ型ベース層をある距離を設けて形成する。この距離は素子に要求される耐圧に応じて決定される。また、ここでｐ型ベース層は予め半導体基板上に形成したゲート電極を介して形成される。ｎ型バッファ層内にはｐ型コレクタ層を形成する。ｐ型ベース領域の表面層には２つのｎ型エミッタ領域を形成する。これらのコレクタ部に近い第１エミッタ領域、コレクタ部から遠い第２エミッタ領域と重複するようにｐ型コンタクト領域を形成する。ｎ型半導体基板内ｎ型バッファ領域からｐ型ベース領域までのｎ型ドリフト領域と第１、第２ｎ型エミッタ領域に挟まれたｐ型ベース領域の表面層が第１、第２チャネル領域であり、その上部にゲート酸化膜を介してゲート電極が配置される事になる。チャネル領域はゲート電極下のベース領域内に含まれ、ゲート電極の加工形状によりチャネル領域も変化する。
【００３７】
また第１、第２ｎ型エミッタ領域とｐ型ベース引き出し領域に接触するエミッタ電極と、ｐ型コレクタ領域に接触するコレクタ電極とを形成する。
【００３８】
ゲート電極構造を凹凸の繰り返し構造とすると、チャネル長が一定間隔で異なる構造が形成される。これはゲート電極に対して自己整合で、ベース領域がイオン注入で形成され、熱処理により等方向に拡散させる事でチャネル領域が形成されるためである。チャネル長はコレクタ側ゲート電極凹部の加工長により変更でき、凹凸の間隔はベース領域の拡散長によりきまる。
【００３９】
ここで加工したゲート電極の凹部にはｐ型ベース引き出し領域を形成し、エミッタ電極はこの領域にも通電するとすると、実行チャネル長を長くする事ができ、コレクタ最接部ゲート電極に適用すれば、第１チャネル長＞第２チャネル長として、第１チャネル領域のチャネル抵抗を第２チャネル領域のチャネル抵抗よりも高くすることができ、第１チャネル領域から供給される電子を減少させ、この電子にクーロン力で引き寄せられて流れる正孔を減少させることができる。
【００４０】
さらに最接エミッタ部にｐ型コンタクト領域を設置した本実施例においては、その領域での正孔引き抜き効果、ベース抵抗Rbの低下が期待でき、実施例１に比べ更にラッチアップ現象の抑制が期待できる。
【００４１】
ゲート電極の加工形状を図１３のように３角形の凹凸繰り返し構造とした場合においても、エミッタ部におけるｐ型ベース引き出し領域の設置により同様の効果が期待できる。
【００４２】
また、製造工程変更無く異なるチャネル長を表面上に形成でき、本構造が作成できる。
【符号の説明】
【００４３】
１.  ｎ形半導体基板、
２.  ｐ形ベース領域、
３.  ｎ形エミッタ領域、
４.  ｐ形コンタクト領域、
５.  ＬＯＣＯＳ酸化膜、
６.  ｎ形バッファ領域、
７.  ｐ形コレクタ領域、
８.  ゲート酸化膜、
９.  ゲート電極、
１０.  エミッタ電極、
１１.  コレクタ電極、
１２.  オン状態での電子の流れ、
１３.  オン状態での正孔の流れ、
１４.  加工したゲート電極、
１５.  ゲート電極非加工部、凹部におけるベース領域の拡散長（チャネル長）、
１６.  ゲート電極凸部におけるベース領域拡散長（チャネル長）。
１７.  ゲート電極凸部の加工長、
１８.  ゲート電極凹部の加工長、
１９.  ゲート電極の加工間隔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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