(57)【要約】【課題】  積分回路や発振回路の出力の相対的な遅延時間の分解能を高くする。【解決手段】  信号発生装置（１）は、複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路（１１１，１１２）と、前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と（１２１，１２２）、前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と（１３１，１３２）、前記各遅延信号、および前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路（１４）とを備える。【選択図】    図１
2010206335.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項２】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記各積分信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および前記遅延回路により遅延されていない積分信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項３】
それぞれがパルス信号を発生する少なくとも１つの発振器と、
前記各パルス信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項４】
少なくとも１つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも１つの積分回路と、
前記各積分信号を入力し、これらの積分信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも１つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項５】
少なくとも１つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも１つの積分回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの比較信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
それぞれがパルス信号を発生する少なくとも１つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号およびパルス信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【請求項６】
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも１つの信号を選んで出力することを特徴とする請求項１から５の何れかに記載の信号発生装置。
【請求項７】
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする請求項１から５の何れかに記載の信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つの入力量（電圧）を電圧／時間変換して得られた時間軸信号（パルス）、および／または、少なくとも１つの発振回路から生成された時間軸信号（パルス）を入力する信号発生装置に関し、これらの時間軸信号の少なくとも１つを、遅延させることで、精度の高い制御信号の生成ができる信号発生装置に関する。
【背景技術】
【０００２】
従来、積分回路を使用した信号発生装置が存在する（特許文献１等参照）。
図１５（Ａ）に示すように、信号発生装置９は、アナログ量／ディジタル量変換回路９１と、ディレイ回路９２と、第１積分回路９３と、第２積分回路９４と、目的信号出力回路９５とからなる。
【０００３】
アナログ量／ディジタル量変換回路９１は、第１アナログ量Ａ１（アナログ信号）からディジタル量Ｄを生成する。アナログ量／ディジタル量変換回路９１は、ディジタル量Ｄにディジタルフィルタ処理等の演算処理を施すように構成されている。
【０００４】
ディレイ回路９２は、ディジタル量を時間量に変換して第１積分回路の動作開始タイミングを第２積分回路の動作開始タイミングに対してシフトさせる。
第１積分回路９３は、参照信号Ｒを入力してその積分値Ｓ1を出力する。第２積分回路９４は、第２アナログ量Ａ２を入力してその積分値Ｓ2を出力する。信号比較回路９５は、１積分回路９３と第２積分回路９４とがそれぞれしきい値に達するまでの時間を比較し目的信号Ｓtgtを生成する。
【０００５】
アナログ量／ディジタル量変換回路９１、ディレイ回路９２、第１積分回路９３および第２積分回路９４では、基準クロックｃｌｋをマルチフェーズ処理することにより、実質上、クロックｃｌｋの整数倍のクロックで動作するように構成できる。すなわち、基準クロックｃｌｋから、これと同一周波数のＮ個のクロックｃｌｋを作り、これらにＴP／Ｎ，２ＴP／Ｎ，・・・，（Ｎ−１）ＴP／Ｎ遅れのディレイ処理を施し、これらを合成した信号を新たなクロックとして採用することで、高速な動作を行うように構成できる。
【０００６】
図１５（Ｂ）に、参照信号Ｒ（しきい値をＴＨRで示す）、積分値Ｓ1、高速化されたクロックｃｌｋR、第２アナログ量Ａ２（しきい値をＴＨA2で示す）、積分値Ｓ2、高速化されたクロックｃｌｋA2を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−３８８２１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
たとえば、図１５（Ａ）に示した信号発生装置９が電力変換装置の制御回路に用いられており、第１積分回路９３に入力される信号が電圧、第２積分回路９３に入力される信号が所定検出値（電圧や電流）と同時に測定される電流であるとする。
信号発生装置９では、第１積分回路９３の前段にディレイ回路９２が設けられているため、第１積分回路９３および第２積分回路９４に入力される信号に時間差が生じる。
【０００９】
このため、上記の電圧や電流が急激に変化したような場合には、本来同時に入力されるべき電圧や電流が、実質上同時には入力されず、目的信号出力回路９５は、精度の高い信号を出力することができない。
また、第１積分回路９３や第２積分回路９４の特性に温度誤差が生じたり製品誤差があるような場合には、各積分回路間の補正や校正の自由度が少ない。
本発明の目的は、少なくとも２つの積分回路を用い、あるいは少なくとも１つの発振回路と少なくとも１つの積分回路を用いて構成した信号発生装置において、積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正を容易にすることである。
本発明の他の目的は、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることである。
【課題を解決するための手段】
【００１０】
（１）
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【００１１】
（２）
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路と、
前記各積分信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および前記遅延回路により遅延されていない積分信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【００１２】
（３）
それぞれがパルス信号を発生する少なくとも１つの発振器と、
前記各パルス信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【００１３】
（４）
少なくとも１つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも１つの積分回路と、
前記各積分信号を入力し、これらの積分信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
それぞれがパルス信号を発生する少なくとも１つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【００１４】
（５）
少なくとも１つのアナログ信号を入力し当該アナログ信号を積分した積分信号をそれぞれ出力する少なくとも１つの積分回路と、
前記各遅延信号を入力し、これらの入力の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と、
前記各比較信号を入力し、これらの比較信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
それぞれがパルス信号を発生する少なくとも１つの発振器と、
前記各パルス信号を入力し、これらのパルス信号の全部または一部を、それぞれセットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と、
前記各遅延信号、および 前記遅延回路によっては遅延されていない比較信号およびパルス信号を入力し、各入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路と、
を備えたことを特徴とする信号発生装置。
【００１５】
（６）
前記信号処理回路は、
各入力信号のタイミングの中から、入力の先後関係により決定される少なくとも１つの信号を選んで出力することを特徴とする（１）から（５）の何れかに記載の信号発生装置。
【００１６】
（７）
前記信号処理回路は、
各入力信号のタイミングからディジタル値を生成し、これを出力することを特徴とする（１）から（５）の何れかに記載の信号発生装置。
【発明の効果】
【００１７】
本発明の信号発生装置では、積分回路や発振回路に時間差なく各信号が入力されるので、本発明を電力変換装置の制御回路に応用したような場合には、精度の高い制御が可能となる。
本発明の信号発生装置では、積分回路や発振回路の補正や校正を容易に行なうことができる。
本発明の信号発生装置では、積分回路や発振回路の出力の相対的な遅延時間の分解能を高くすることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の信号発生装置の第１実施形態を示す説明図である。
【図２】遅延回路の構成例を示す図であり、（Ａ）は並列型の遅延回路を示し、（Ｂ）は直列型の遅延回路を示している。
【図３】図１の信号発生装置の動作説明図である。
【図４】本発明の信号発生装置の第２実施形態を示す説明図である。
【図５】本発明の信号発生装置の第３実施形態を示す説明図である。
【図６】図５の信号発生装置の動作説明図である。
【図７】本発明の信号発生装置の第４実施形態を示す説明図である。
【図８】図７の信号発生装置の動作説明図である。
【図９】本発明のディジタル信号生成回路の第１実施形態を示す説明図である。
【図１０】図９のディジタル信号生成回路の動作説明図である。
【図１１】本発明のディジタル信号生成回路の第１実施形態を示す説明図である。
【図１２】図１１のディジタル信号生成回路の動作説明図である。
【図１３】本発明のディジタル信号生成回路の第１実施形態を示す説明図である。
【図１４】図１３のディジタル信号生成回路の動作説明図である。
【図１５】従来技術の説明図であり、（Ａ）は従来の信号発生装置の構成図、（Ｂ）は（Ａ）の信号発生装置の動作説明図である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を説明する。なお、信号発生装置１は、上記動作を所定の周期（一定周期とは限らない）ごとに繰り返し行なうが、積分回路，発振器，比較回路，遅延回路等についてはリセットやデータクリアについては、周知事項であるので説明を省略する。
【００２０】
図１（Ａ），（Ｂ）は、本発明の信号発生装置の第１実施形態を示す説明図である。
図１（Ａ）において、信号発生装置１は、２つの積分回路１１１，１１２と、２つの比較回路１２１，１２２と、遅延回路１３１，１３２と、信号処理回路１４とを備えている。
積分回路１１１は、基準アナログ信号Ａ1を入力し、これを積分して積分信号ＳA1を出力する。積分回路１１２は、測定アナログ信号Ａ2を入力し、これを積分して積分信号ＳA2を出力する。
比較回路１２１は、積分値ＳA1としきい値ＴＨ1とを比較し比較信号ＳCA1を出力する。比較回路１２２は、積分値ＳA1としきい値ＴＨ2とを比較し比較信号ＳCA2を出力する。
【００２１】
遅延回路１３１，１３２は、遅延時間ＤＴ1，ＤＴ2がプログラマブルにセットされるように構成されている。遅延回路１３１は、比較信号SCA1を入力し、比較信号SCA1の入力タイミングに応じた遅延信号ＳDA1を出力する。遅延回路１３２は、比較信号SCA2を入力し、比較信号SCA2の入力タイミングに応じた遅延信号ＳDA2を出力する。
【００２２】
信号処理回路１４は、遅延回路１３１，１３２からの遅延信号ＳDCA1，ＳDCA2を入力し、これらのタイミング（図３のｔ1，ｔ2参照）を比較し、当該タイミングに応じた比較結果信号ＳＣを出力する。ここで、タイミング比較回路１３２は、遅延信号ＳDCA1，ＳDCA2の先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1，ＳＣ2）として出力する。
【００２３】
図２（Ａ），（Ｂ）に遅延回路８１（図１の遅延回路１３１，１３２に相当）の構成例を示す。図２（Ａ）は並列型の遅延回路を示しており、遅延回路８１は複数（ここでは１０個）の遅延回路素子ｅDLY1，ｅDLY2，・・・，ｅDLY10の直列接続からなり、直列接続の前後、および遅延回路素子間からの信号は選択回路８０に入力されている。選択回路８０には選択信号ＳＬＣＴが入力され、選択回路８０は選択信号ＳＬＣＴに応じて、入力信号（図２（Ａ）では、積分信号ＳAで示す）を所定時間遅延させ、遅延信号（図２（Ａ）では、遅延信号ＳDAで示す）として、信号処理回路１４に出力する。
【００２４】
図２（Ｂ）は直列型の遅延回路を示しており、図２（Ａ）の遅延回路素子ｅDLY1，ｅDLY2，・・・，ｅDLY10と選択回路８０とからなる群を複段（図２（Ｂ）では３段）直列に接続した例を示している。図２（Ｂ）の遅延回路８３では、１段目の遅延回路素子と選択回路８０1からなる群は、０から９τcの遅れを生成し、２段目の遅延回路素子と選択回路８０2からなる群は、１０τcから９０τcの遅れを生成し、３段目の遅延回路素子と選択回路８０3からなる群は、１００τcから９００τcの遅れを生成することができ、これにより、遅延回路８１全体では０から９９９τcまでの遅れ時間を生成できる。
【００２５】
図３に、積分信号ＳA1，ＳA2と、比較信号ＳCAC1，ＳCA2と、遅延信号ＳDCAC1，ＳDCA2と、比較結果信号ＳＣ1，ＳＣ2との関係を示す。図３に示すように、信号処理回路１４は遅延信号SDCAC1,SDCA2が、それぞれしきい値ＴＨ1，ＴＨ2に達したときに（時刻ｔ1，ｔ2）、これらのタイミングの先後を判断する。図３では、信号処理回路１４は、ＳDCAC1の立上りエッジを，ＳDCA2の立上りエッジよりも先に入力したときはＳＣ1を出力し、逆にＳDCA2の立上りエッジをＳDCA1の立上りエッジよりも先に入力したときはＳＣ2を出力する。
【００２６】
なお、積分回路１１１，１１２の直後に遅延回路１３１，１３２を設け、その後段に比較回路１２１，１２２を設けることもできる。この場合には、積分信号ＳA1，ＳA2自体が遅延回路１３１，１３２により遅延され、タイミング比較回路１３２は、比較回路１２１，１２２が出力する比較信号の先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1またはＳＣ2）として出力する。
【００２７】
図４（Ａ），（Ｂ）は、本発明の信号発生装置の第２実施形態を示す説明図である。
図４（Ａ）において、信号発生装置２は、２つの発振回路２１１，２１２と、２つの遅延回路２３１，２３２と信号処理回路２４とを備えている。
発振回路２１１は、基準セット値ＳＥＴREF1を入力し、パルスＳPLS1を出力する。発振回路２１２は、基準セット値ＳＥＴREF2を入力し、パルスＳPLS2を出力する。
【００２８】
遅延回路２３１，２３２は、遅延時間ＤＴ1，ＤＴ2がプログラマブルにセットされるように構成されている。遅延回路２３１はパルスＳPLS1を入力し、パルスＳPLS1の入力タイミングに応じた遅延信号ＳDPLS1を出力する。遅延回路２３２はパルスＳPLS2を入力し、パルスＳPLS2の入力タイミングに応じた遅延信号ＳDPLS2を出力する。
【００２９】
信号処理回路２４は、遅延回路２３１，２３２からの遅延信号ＳDPLS1，ＳDPLS2を入力し、立ち上がりエッジ（または立下りエッジ）のタイミングを比較し、当該タイミングに応じた比較結果信号ＳＣを出力する。ここで、タイミング比較回路２３２は、遅延信号ＳDPLS1，ＳDPLS2の先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1，ＳＣ2）として出力する。信号処理回路２４は、たとえば、遅延信号ＳDPLS1のエッジが遅延信号ＳDPLS2のエッジよりも早ければＳＣ1を出力し、遅延信号ＳDPLS2のエッジが遅延信号ＳDPLS1のエッジよりも早ければＳＣ2を出力する。
【００３０】
図４（Ｂ）において、信号発生装置２は、３つの発振回路２１１，２１２，２１３と、２つの遅延回路２３１，２３２と、信号処理回路２４とを備えている。図４（Ｂ）は図４（Ａ）において発振回路２１３を追加した構成であり、発振回路２１３は、基準セット値ＳＥＴREF3を入力し、パルスＳPLS3を出力する。発振回路２１１，２１２の後段には遅延回路が設けられているが、 発振回路２１３の後段には遅延回路は設けられていない。
【００３１】
信号処理回路２４は、遅延回路２３１，２３２からの遅延信号ＳDPLS1，ＳDPLS2および、発振回路２１３からの遅延されていないパルスを入力し、立ち上がりエッジ（または立下りエッジ）のタイミングを比較し、当該タイミングに応じた比較結果信号ＳＣを出力する。ここで、タイミング比較回路２３２は、遅延信号ＳDPLS1，ＳDPLS2，ＳDPLS3の先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1，ＳＣ2，ＳＣ3）として出力する。
信号処理回路２４は、たとえば、遅延信号ＳDPLS1，ＳDPLS2，ＳDPLS3 のうち、ＳDPLS1のエッジが一番早ければＳＣ1を出力し、ＳDPLS2のエッジが一番早ければＳＣ2を出力し、ＳDPLS3のエッジが一番早ければＳＣ3を出力する。
【００３２】
図５（Ａ），（Ｂ）は、本発明の信号発生装置の第３実施形態を示す説明図である。
図５（Ａ）において、信号発生装置３は、発振回路３１１と、積分回路３１２と、比較回路３２１と、遅延回路３３１，３３２と、信号処理回路３４とを備えている。
発振回路３１１は、基準セット値ＳＥＴREFに基づき、周期ＴREFのパルスＳPLSを出力する。積分回路３１２は、測定アナログ信号Ａを入力し、これを積分して積分信号ＳAを出力する。比較回路３２１は積分信号ＳAを入力し、これをしきい値ＴＨと比較し、比較信号ＳCAを出力する。
【００３３】
遅延回路３３１，３３２は、遅延時間ＤＴ1，ＤＴ2がプログラマブルにセットされるように構成されている。遅延回路３３１，３３２は、パルスＳPLSおよび比較信号ＳCAを入力し、こられの入力タイミングに応じた遅延信号ＳDPLS，ＳDAを出力する。
【００３４】
信号処理回路３４は、遅延回路３３１１，３３１２からの遅延信号ＳDPLS，ＳDAを入力し、入力タイミングを比較し、当該タイミングに応じた比較結果信号ＳＣを出力する。ここで、タイミング比較回路３３２は、遅延信号ＳDPLS，ＳDAの先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1，ＳＣ2）として出力する。
遅延回路３３１，３３２として図２（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
【００３５】
図６に、遅延信号ＳDPLS，ＳDCAと、比較結果信号ＳＣ1，ＳＣ2との関係を示す。図６に示すように、遅延信号ＳDPLSが立ち下がりのタイミング（時刻ｔ1）、遅延信号ＳDCAが立ち下がりのタイミング（時刻ｔ2）の先後を判断する。
【００３６】
図５（Ｂ）では、信号発生装置３は、３つの発振回路３１１，３１２，３１３と、２つの積分回路３１４，３１５と、１つの比較回路３２１と、３つの遅延回路３３１，３３２，３３４と、信号処理回路３４とを備えている。
発振回路３１１，３１２，３１３は、基準セット値ＳＥＴREF1，ＴREF2，ＳＥＴREF3に基づき、周期ＴREF1，周期ＴREF2，ＴREF3のパルスＳPLS1，ＳPLS2，ＳPLS3を出力する。
積分回路３１４，３１５は、測定アナログ信号Ａ1，Ａ2を入力し、これらをそれぞれ積分して積分信号ＳA1，ＳA2を出力する。比較回路３２１は、積分信号SA1,SA2を入力し、これをしきい値ＴＨ1，ＴＨ2とと比較し、比較信号ＳCA1，ＳCA2を出力する。
【００３７】
遅延回路３３１，３３２，３１４は、遅延時間ＤＴ1，ＤＴ2，ＤＴ3がプログラマブルにセットされるように構成されている。遅延回路３３１，３３２は、パルスＳPLS1，ＳPLS2を入力し、こられの入力タイミングに応じた遅延信号ＳDPLS1，ＳDPLS1を出力する。遅延回路３３４は、比較信号ＳCA1を入力し、こられの入力タイミングに応じた遅延信号ＳDCA1を出力する。
【００３８】
信号処理回路３４は、遅延回路３３１，３３２からの遅延信号ＳDPLS1，ＳDPLS1、発振回路３１１ からのパルスＳPLS3、遅延回路３３４からの遅延信号ＳDCA1、比較回路３２１からの比較信号ＳCA1を入力し、これらの入力信号の先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1からＳＣ5）として出力する。号処理回路３４は、たとえば、入力信号のうち遅延信号ＳDPLS1のエッジを一番先に入力したときはＳＣ1を、遅延信号ＳDPLS2のエッジを一番先に入力したときはＳＣ2を、パルスＳPLS3のエッジを一番先に入力したときはＳＣ3を、遅延信号ＳDCA1のエッジを一番先に入力したときはＳＣ4を、比較信号ＳCA2を一番先に入力したときはＳＣ5を出力する。
【００３９】
なお、図５（Ｂ）において、遅延回路３３４を積分回路３１４の直後に配置することができる。この場合には、積分信号ＳA1自体が遅延回路３３４により遅延され、信号処理回路３４は、遅延信号ＳDPLS1，遅延信号ＳDPLS2，パルスＳPLS3，遅延信号ＳDCA1，比較信号ＳCA2の先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1〜ＳＣ5の何れか）として出力する。
【００４０】
図７は、本発明の信号発生装置の第４実施形態を示す説明図である。
図７において、信号発生装置４は、発振回路４０と、２つの積分回路４１１，４１２と、比較回路４２１，４２２と、遅延回路４３１，４３２と、信号処理回路４４とを備えている。
発振回路４０は、基準セット値ＳＥＴREFに基づき、周期ＴREFのパルスＳPLSを出力する。パルスＳPLSは遅延回路４３１に入力される。遅延回路４３１は、パルスＳPLSを遅延時間ＤＴ1がプログラマブルにセットされるように構成されている。遅延回路４１４は、パルスＳPLSを入力し、パルスＳPLSの入力タイミングに応じた遅延信号ＳDPLSを出力する。遅延信号ＳDPLSは、積分回路４１１に入力され、積分回路４１１は積分信号ＳADPLSを比較回路４２１に出力し、比較回路４２１は比較信号ＳCADPLSを出力する。
【００４１】
一方、積分回路４１２は、測定アナログ信号Ａを入力し、これを積分して積分信号ＳAを比較回路４２２に出力し、比較回路４２２は比較信号ＳCAを出力する。遅延回路４３１は遅延時間ＤＴ2がプログラマブルにセットされるように構成されている。遅延回路４３１は、比較信号ＳCAを入力し、比較信号ＳCAの入力タイミングに応じた遅延信号ＳDCAを出力する。
【００４２】
信号処理回路４４は、比較回路４２１からの比較信号ＳCADPLSと遅延回路４３２からの遅延信号ＳDCAを入力し、これらの入力タイミングを比較し、比較結果信号ＳＣを出力する。ここで、信号処理回路４４は、比較信号ＳCADPLSと遅延信号ＳDCAの先後を判断し、この結果を比較結果信号ＳＣ（ＳＣ1，ＳＣ2）として出力する。
遅延回路４３１，４３２として図２（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
【００４３】
図８に、比較信号ＳCADPLS，遅延信号ＳDCAと、比較結果信号ＳＣ1，ＳＣ2との関係を示す。
【００４４】
図９は、本発明の信号発生装置の第５実施形態を示す説明図である。図９において、信号発生装置５は、２つの積分回路５１１，５１２と、２つの比較回路５２１，５２２と、遅延回路５３１，５３２と、信号処理回路５４とを備えている。
積分回路５１１，５１２、比較回路５２１，５２２および遅延回路５３１，５３２は、図１（Ａ）の信号発生装置１の積分回路１１１，１１２、比較回路１２１，１２２および遅延回路１３１，１３２と同じである。
信号処理回路５４は、２つのカウンタ５４１，５４２と、デジタル差分器５４３とを備えている。
【００４５】
カウンタ５４１，５４２は、基準時刻を意味するタイミングエッジの入力により計数を開始し、遅延信号ＳDCA1，ＳDCA2のエッジ時刻での計数値ｎ1，ｎ2をそれぞれ出力する。
デジタル差分器５４３は、計数値ｎ1と計数値ｎ2と差を演算し、演算結果をディジタル値ＤＶとしで出力する。本実施形態では、デジタル差分器５４３は、ｎ2−ｎ2を演算し、ｔ2−ｔ2 に対応する時間をディジタル値ＤＶとしで出力する。
値ｎ1と計数値ｎ2との差の値には正負符号を付とすることもできるし、本実施形態におけるようにｎ2−ｎ1（すなわち、ｔ2−ｔ2）を行なう場合に ｎ2にオフセット値を設定し、ｎ2−ｎ1が常に正となるようにもできる。また、計数値ｎ1，ｎ2の大小により、差の値出力される端子を変えることもできる。このような動作を行なう回路は、当業者であるなら容易に想定できるので、これ以上の説明はしない。
【００４６】
遅延回路５３１，５３２として図２（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
図１０に、積分信号ＳA1，ＳA2と、比較信号ＳCA1，ＳCA2と、遅延信号ＳDCA1，ＳDCA2と、ディジタル値ＤＶとの関係を示す。
【００４７】
図１１は、本発明の信号発生装置の第６実施形態を示す説明図である。図１１において、信号発生装置６は、発振回路６１１と、積分回路６１２と、比較回路６２２と、遅延回路６３２と、信号処理回路６４とを備えている。
発振回路６１１、積分回路６１２、比較回路６２２および遅延回路６３２は、図５（Ａ）の信号発生装置２の発振回路２１１、積分回路２１２、比較回路２２２および遅延回路２３２と同じである。
信号処理回路６４は、２つのカウンタ６４１，６４２と、デジタル差分器６４３とを備えている。
【００４８】
カウンタ６４１，６４２は、基準時刻を意味するタイミングエッジの入力により計数を開始し、遅延信号ＳDPLS，ＳDCAのエッジ時刻での計数値ｎ1，ｎ2をそれぞれ出力する。
その他、カウンタ６４１，６４２およびデジタル差分器６４３の動作は、基本的には、図９に示したカウンタ５４１，５４２およびデジタル差分器５４３の動作と同じである。。
【００４９】
遅延回路６３２として図２（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
図１２に、積分信号ＳAと、比較信号ＳCAと、遅延信号ＳDPLS,ＳDCAと、クロックｃｌｋと、ディジタル値ＤＶとの関係を示す。
【００５０】
図１３は、本発明のディジタル信号生成回路の第７実施形態を示す説明図である。図１３において、信号発生装置７は、発振回路７０と、２つの積分回路７１１，７１２と、２つの比較回路７２１，７２２と、２つの遅延回路７３１，７３２と、信号処理回路７４とを備えている。
発振回路７０、積分回路７１１，７１２、比較回路７２１，７２２、遅延回路７３１，７３２は、図７の信号発生装置４の発振回路４０、積分回路４１１，４１２、比較回路４２１，４２２、遅延回路４３１，４３２と同じである。
信号処理回路７４は、２つのカウンタ７４１，７４２と、デジタル差分器７４３とを備えている。
【００５１】
カウンタ７４１，７４２は、基準時刻を意味するタイミングエッジの入力により計数を開始し、遅延信号ＳCADPLS，ＳDCAのエッジ時刻での計数値ｎ1，ｎ2をそれぞれ出力する。
その他、カウンタ７４１，７４２およびデジタル差分器７４３の動作は、基本的には、図９に示したカウンタ５４１，５４２およびデジタル差分器５４３の動作と同じである。。
【００５２】
遅延回路７３２として図２（Ａ），（Ｂ）に示した、遅延回路８１，８３と同様の構成の回路を使用することができる。
図１５に、積分信号ＳAと、比較信号ＳCAと、遅延信号ＳDPLS,ＳDCAと、クロックｃｌｋと、ディジタル値ＤＶとの関係を示す。
【符号の説明】
【００５３】
１  信号発生装置
１１１，１１２  積分回路
１２１，１２２  比較回路
１３１，１３２  遅延回路
１４  信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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