(57)【要約】      （修正有）【課題】パチンコ遊技機やスロットマシン等の遊技機に組み込まれた、所定のタイミングでハード乱数を発生させる乱数発生部の不具合を早期に発見し、その乱数発生部を一早く点検・交換して遊技店や遊技者に不利益を防止又は低減する手段の提供。【解決手段】所定のタイミングでハード乱数を発生させる乱数発生部を備えた遊技機におけるハード乱数監視装置において、前記乱数発生部の更新周期より短い間隔で、複数回ハード乱数を取得する、監視用ハード乱数取得制御手段と、前記監視用ハード乱数取得制御手段により取得された複数のハード乱数を２進数値及び／又は他の進数に変換した値で記憶する、監視用ハード乱数記憶手段と、前記監視用ハード乱数記憶手段中に記憶された複数のハード乱数の少なくとも一つの桁の値を比較することにより不具合の発生を判定する、乱数発生部不具合判定手段とを有するハード乱数監視装置。【選択図】図１１
2010063500.tif 000002
【特許請求の範囲】
【請求項１】
所定のタイミングでハード乱数を発生させる乱数発生部を備えた遊技機におけるハード乱数監視装置において、
前記乱数発生部の更新周期より短い間隔で、複数回ハード乱数を取得する、監視用ハード乱数取得制御手段と、
前記監視用ハード乱数取得制御手段により取得された複数のハード乱数を２進数値及び／又は他の進数に変換した値で記憶する、監視用ハード乱数記憶手段と、
前記監視用ハード乱数記憶手段中に記憶された複数のハード乱数の少なくとも一つの桁の値を比較することにより不具合の発生を判定する、乱数発生部不具合判定手段と
を有することを特徴とするハード乱数監視装置。
【請求項２】
前記乱数発生部不具合判定手段は、前記監視用ハード乱数記憶手段中に記憶された複数のハード乱数の少なくとも一つの桁の値を比較し、当該値が同一値である場合に不具合が発生したと判定する、請求項１記載のハード乱数監視装置。
【請求項３】
前記監視用ハード乱数取得制御手段は、前記複数回のハード乱数の取得間隔を可変してこれらハード乱数を取得し得る、請求項１又は２記載のハード乱数監視装置。
【請求項４】
前記監視用ハード乱数取得制御手段は、前記乱数発生部の更新周期より短い間隔で、２回ハード乱数を取得する、請求項１〜３のいずれか一項記載のハード乱数監視装置。
【請求項５】
前記乱数発生部と、
主制御部と
を有する遊技機において、
前記主制御部は、
前記所定のタイミングで、前記乱数発生部から発生したハード乱数を取得する、乱数取得制御手段と、
前記乱数取得制御手段により取得されたハード乱数に基づき、当否抽選を行う、当否抽選手段と、
前記当否抽選手段による当否抽選に当選した場合、遊技者に特典を付与する特典付与制御手段と、
請求項１〜４のいずれか一項記載のハード乱数監視装置と
を有する遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のタイミングでハード乱数を発生させる乱数発生部を備えた遊技機において、故障や不正行為による乱数発生部の不具合を識別し得るハード乱数監視装置に関する。
【背景技術】
【０００２】
従来は、スロットマシンやパチンコ遊技機等の遊技機においては、所定のタイミングでソフトウェアによりインクリメントカウンタから取得されたカウントの値（以下、ソフト乱数と称す）と、予めＲＯＭ（read only memory）に記憶された当選値とを比較して図柄の当選や内部入賞態様の判定を行っていた。具体的には、当該遊技機の乱数生成構造としては、その遊技機内に設けられたクロック発生部及び分周部で生成されたクロックパルスに従って、ＲＡＭ上の所定メモリに一定時間毎に割込み処理をかけ、当該メモリ内に以前に登録された乱数値に対して、１０進数で素数となる数を一定時間ごとに加算することで当該乱数値を繰り返し更新させ、この繰り返し更新する乱数を、例えばスタートスイッチにより発生させたタイミング信号に基づいてサンプリングすることで、そのゲームの乱数値を決定するようにしたものが知られている（例えば特許公報３−７２３１３号の実施例に記載）。しかし、上記した従来の乱数生成構造では、乱数の生成処理がＲＡＭ上の所定メモリにおける割り込み処理に従って、即ち遊技機のプログラム制御の一部に取り込まれて処理されるために、当該乱数の生成処理は、プログラム制御に使用されるメモリスペース及び処理時間の一部を裂いて行われていた。特に、最近の遊技趣向を高めた遊技機においては遊技自体のプログラムが肥大化し、限られたメモリスペース及びＣＰＵの処理速度の下では、相対的にいって、このように常時更新を繰り返す処理はソフト上の負担となっていた。また、上記した従来の乱数生成構造においては、プログラム制御の割込み処理時間で規制されて乱数の更新頻度を高くすることができず、そのため乱数の生成に周期性を生じることがあった。具体的に、例えば１４ビットのレジスタ（１０進数で０〜１６３８３表示可）において、１０進数の素数７６９を８ｍｓｅｃごとに加算して乱数を更新させた場合、この２１３回目の更新、即ち１．７０４ｓｅｃごとに、前の値に対して１０進数で３３違いの乱数が生成される計算が成り立つ。したがって、同じ様な乱数が一定周期で波のように繰り返されることとなり、この意味で周期性を生じてしまう。この他、レジスタのビットや素数の取り方によっては原理的に更に近い乱数が生じ、より周期性の強い乱数が繰り返し生成されることも考えられる。このように、ソフト乱数では、ＣＰＵの動作クロックによりカウンタの加算スピードが限定されることや、外部制御のクロックと同期してインクリメントカウンタが作動するために不正が行われやすいという問題がある。
【特許文献１】特開２００５−１６８５６２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、近年、スロットマシンやパチンコ遊技機等の遊技機においては、所定のタイミングでハードウェアによりインクリメントカウンタから取得されたカウントの値（以下、ハード乱数と称す）と、予めＲＯＭ（read only memory）に記憶された当選値とを比較して図柄の当選や内部入賞態様の判定を行う手法が採用されつつある。しかしながら、上記した従来のハード乱数による方法では、ソフトウェアと完全に非同期で乱数生成が行われるため、ハード乱数を生成する回路部に何らかの異常が生じても、それを判別することが困難であるという問題があった。特に、乱数は複数のビット（通常は１６ビット）により形成されているため、ある特定のビット、例えば、上位構成ビット部分や下位構成ビット部分に不具合が生じた場合には、当選の発生頻度が当初の設計値より高くなり、遊技店に不利益を与えたり、或いはその反対に、当選の発生頻度が低くなり、遊技者に不利益を与えたりする恐れがあった。
【０００４】
そこで、本発明は、パチンコ遊技機やスロットマシン等の遊技機に組み込まれた、所定のタイミングでハード乱数を発生させる乱数発生部の不具合を早期に発見し、その乱数発生部を一早く点検・交換して遊技店や遊技者に不利益を防止又は低減する手段を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明（１）は、所定のタイミングでハード乱数を発生させる乱数発生部（乱数発生部２５）を備えた遊技機（パチンコ遊技機１）におけるハード乱数監視装置（乱数監視手段３０）において、
前記乱数発生部（乱数発生部２５）の更新周期より短い間隔で、複数回ハード乱数を取得する、監視用ハード乱数取得制御手段（乱数取得手段３１、乱数取得タイミング制御手段３２）と、
前記監視用ハード乱数取得制御手段（乱数取得手段３１、乱数取得タイミング制御手段３２）により取得された複数のハード乱数を２進数値及び／又は他の進数に変換した値で記憶する、監視用ハード乱数記憶手段（乱数記憶手段３３）と、
前記監視用ハード乱数記憶手段（乱数記憶手段３３）中に記憶された複数のハード乱数の少なくとも一つの桁の値を比較することにより不具合の発生を判定する、乱数発生部不具合判定手段（乱数発生部不具合判定手段３５）と
を有することを特徴とするハード乱数監視装置である。
【０００６】
本発明（２）は、前記乱数発生部不具合判定手段（乱数発生部不具合判定手段３５）は、前記監視用ハード乱数記憶手段（乱数記憶手段３３）中に記憶された複数のハード乱数の少なくとも一つの桁の値を比較し、当該値が同一値である場合に不具合が発生したと判定する、前記発明（１）のハード乱数監視装置である。
【０００７】
本発明（３）は、前記監視用ハード乱数取得制御手段（乱数取得手段３１、乱数取得タイミング制御手段３２）は、前記複数回のハード乱数の取得間隔を可変してこれらハード乱数を取得し得る、前記発明（１）又は（２）のハード乱数監視装置である。
【０００８】
本発明（４）は、前記監視用ハード乱数取得制御手段（乱数取得手段３１、乱数取得タイミング制御手段３２）は、前記乱数発生部（乱数発生部２５）の更新周期より短い間隔で、２回ハード乱数を取得する、前記発明（１）〜（３）のいずれか一つのハード乱数監視装置である。
【０００９】
本発明（５）は、前記乱数発生部（乱数発生部２５）と、
主制御部（メインコントロール部２４）と
を有する遊技機（パチンコ遊技機１）において、
前記主制御部（メインコントロール部２４）は、
前記所定のタイミングで、前記乱数発生部から発生したハード乱数を取得する、乱数取得制御手段（入賞判定手段２６）と、
前記乱数取得制御手段（入賞判定手段２６）により取得されたハード乱数に基づき、当否抽選を行う、当否抽選手段（当たり判定手段２７）と、
前記当否抽選手段（当たり判定手段２７）による当否抽選に当選した場合、遊技者に特典を付与する特典付与制御手段（特別遊技実行手段２８）と、
前記発明（１）〜（４）のいずれか一つのハード乱数監視装置（乱数監視手段３０）と
を有する遊技機である。
【００１０】
次に、本特許請求の範囲及び本明細書における各用語の定義について説明する。まず、「他の進数」は、２進数以外であれば特に限定されることはなく、例えば、８進数、１０進数、１６進数が挙げられる。「所定のタイミング」とは、ハード乱数取得条件を充足したタイミングを指し、例えば、パチンコ遊技機においては、始動口に入球した時点を挙げることができ、スロットマシンにおいては、スタートスイッチが操作された時点を挙げることができる。「特典」は、例えば、遊技媒体の払出（例えば特別遊技）を含む。
【発明の効果】
【００１１】
本発明（１）によれば、ハード乱数を発生させる乱数発生部の更新周期より短い間隔で複数回ハード乱数を取得した上で、当該複数のハード乱数｛２進数値又は他の進数（例えば１０進数）に変換した値｝の少なくとも一つの桁の値を比較することにより不具合の発生を判定するよう構成されているので、乱数発生部の不具合を早期に発見し、その乱数発生部を早期に修理又は交換して遊技店や遊技者に不利益を防止又は低減することが可能になるという効果を奏する。これにより、不具合が発生した基板を早期に修理又は交換することができる。
【００１２】
本発明（２）によれば、前記効果に加え、複数のハード乱数の少なくとも一つの桁の値を比較し、当該値が同一値である場合に不具合が発生したと判定するよう構成されているので、乱数発生部の不具合をより簡単な処理で発見することが可能になるという効果を奏する。
【００１３】
本発明（３）によれば、前記効果に加え、複数回のハード乱数の取得間隔を可変してこれらハード乱数を取得し得るよう構成されているので、常時一定の間隔では把握できない乱数発生部の不具合も把握可能になると共に、どのビット部分に不具合が生じているかも把握できるという効果を奏する。
【００１４】
本発明（４）によれば、前記効果に加え、乱数発生部の更新周期より短い間隔で２回ハード乱数を取得するよう構成されているので、より多く乱数を取得することに起因した処理負担の向上やメモリ容量の増大を防止することが可能になるという効果を奏する。
【００１５】
本発明（５）によれば、前記効果に加え、主制御部と乱数発生部とが別体である遊技機において、乱数発生部の不具合の監視を主制御部側で実行するよう構成されている、即ち、ハード乱数監視装置が遊技機に内蔵されているよう構成されているので、乱数発生部の不具合が発生した時点でただちに当該不具合を把握できるという効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。尚、以下の説明では、本発明をパチンコ遊技機に適用した場合について説明する。先ず、図１及び図２を参照しつつ、パチンコ遊技機の概略構成について説明する。ここで、図１はパチンコ遊技機の遊技盤の正面図、図２はパチンコ遊技機の裏セット盤を示す背面図である。
【００１７】
このパチンコ遊技機１の前枠２には遊技盤３が収容されており、遊技盤３の前面には、環状に取付けられた外レール４及び内レール５の内側に遊技領域６が形成されている。遊技領域６には、ほぼ中央に３枚の図柄を変動表示させる図柄表示装置７が配設され、図柄表示装置７には、正面から見て左側上方に４個の保留ランプ４４が設けられている。また、遊技領域６には、図柄表示装置７の周囲に、第１始動入賞口８、第２始動入賞口９、大入賞口１０、一般入賞口１１の各入賞口が配設され、各入賞口にはそれぞれ、第１始動入賞センサ１２、第２始動入賞センサ１３、大入賞センサ４６（図５参照）、一般入賞センサ４７（図５参照）が設けられている。
【００１８】
前枠２の正面側には、前枠２に対して開閉且つ着脱可能にガラス扉１４が設けられ、ガラス扉１４により遊技盤３の前面側に形成された遊技領域６が閉鎖された状態で保持されるようになっている。前枠２のガラス扉１４の下方には上球皿１５が前方に突出して設けられ、更に、上球皿１５の下方には下球皿１６が前方に突出して設けられている。そして、下球皿１６には正面右側に発射ハンドル１７が前方に突出して設けられ、発射ハンドル１７を時計回り方向に回動させると、上球皿１５から発射された遊技球が遊技領域６に送出されるようになっている。
【００１９】
前枠２の背面側には裏セット盤１８が設けられ、その裏セット盤１８は、背面側から見て右側の上下に設置されたヒンジ１９ａ，１９ｂにより開閉可能に設けられ、更に、閉鎖レバー２０ａ，２０ｂ，２０ｃにより遊技盤３の裏面を覆うように閉鎖状態に保持されるようになっている。また、裏セット盤１８には、背面側から見て左側下部に遊技制御装置２１が取り付けられており、遊技制御装置２１には表示手段２２とその表示操作スイッチ２３とが設けられている。
【００２０】
次に、図３〜図５を参照しつつ、本最良形態における遊技制御装置２１について説明する。まず、図３及び図４を参照しながら、本最良形態における遊技制御装置２１のハード乱数の発生に係る部分を詳述することとする。ここで、図３は本最良形態におけるハード乱数の発生に関わる部分を示すブロック図、図４はそのハード乱数の発生に関わる主要部分の回路図である。尚、図４の回路図はあくまで一例であり、複数の機能（例えば、後述するレジスタとバッファの機能）を有するＩＣを用いて構成してもよい。
【００２１】
遊技制御装置２１は、パチンコ遊技機１の制御を制御プログラムに従って実行するメインコントロール部２４と、第１始動入賞センサ１２及び第２始動入賞センサ１３の検出信号に基づきメインロール部２４の制御とは無関係にハード乱数を発生させる乱数発生部２５と、を有している。以下、メインコントロール部２４と乱数発生部２５について詳述する。
【００２２】
《メインコントロール部》
まず、図３に示すように、メインコントロール部２４には、基準クロックを発生する基準クロック発生回路３６と、基準クロック発生回路３６で発生したパルスを分周する分周部３７と、ＣＰＵ３８とＲＯＭ３９及びＲＡＭ４０とから成る制御部４１と、入力回路部４２及び出力回路部４３と、出力回路部４３に接続される報知ＬＥＤ４５とが設けられている。以下、各要素を説明する。
【００２３】
はじめに、基準クロック発生回路３６は、制御の中枢を担うＣＰＵ３８の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルスを発生させる。本最良形態においては、基準クロック発生回路３６は、５０ＭＨｚのパルスを発生し、このパルスそのものが基準クロックとして使用される。尚、このパルスを適宜分周したものを基準クロックとすることもできる。また、ＲＯＭ３９にはＣＰＵ３８が実行すべき制御プログラム及び制御の過程で必要なデータが格納され、ＲＡＭ４０には制御の過程で生成及び変化するパラメータの数値が一時的に記憶される。
【００２４】
入力回路部４２は、遊技制御装置２１の外部からの入力情報及び遊技制御装置２１内に設けられた乱数発生部２５により発生した乱数を入力するためのものであり、バッファ用のＩＣ等により構成されている。具体的には、入力回路部４２には、第１始動入賞センサ１２からの入力信号が入力される第１センサ入力部、第２始動入賞センサ１３からの入力信号が入力される第２センサ入力部、乱数発生部２５によって発生された乱数の上位８ビット分が入力される上位乱数読込部及び下位８ビット分が入力される下位乱数読込部が設けられている。
【００２５】
ここで、図４を参照しながら、第１センサ入力部及び第２センサ入力部の回路構成を詳述する。まず、前記第１センサ入力部及び第２センサ入力部には、それぞれ、入賞信号のチャタリングを除去するコンデンサ及び論理反転する反転回路が設けられている。具体的には、図４に示すように、第１始動入賞センサ１２としてのＳＷ１が、ＣＮ１に電気的に接続されている。このＣＮ１を介して入力された信号は、Ｒ１、Ｒ２及びＣ１により適当な電圧値に分圧されるとともに、チャタリングが除去され、その後、ＩＣ１４の１Ａ端子に入力される。そして、ＩＣ１４の１Ｙ端子からＩＣ１５のＡ１端子に入力され、最終的にＹ１端子から第１センサ入力部へ入力される。同様に、第２始動入賞センサ１３（ＳＷ２）からの信号は、ＣＮ２からＲ３、Ｒ４及びＣ２を経て、更にＩＣ１４の２Ａ端子及び２Ｙ端子並びにＩＣ１５のＡ２端子及びＹ２端子を経て第２センサ入力部へ入力される。そのため、これらの入力部を通過する信号は、入賞時にはハイ信号として、また、非入賞時にはロー信号としてそれぞれ入力されることになる。尚、入力バッファＩＣ１５は、ＣＰＵ３８、ＲＯＭ３９及びＲＡＭ４０を有する制御部４１からの反転Ｒ５信号の入力により、Ａｎ端子に入力されたデータをＹｎ端子から出力するようになっている。
【００２６】
再び図３に戻ると、出力回路部４３は、遊技制御装置２１の外部の電気部品への制御信号等の信号及び遊技制御装置２１内に設けられた乱数発生部２５により発生した乱数を読み込む信号を出力するためのものであり、バッファ等のＩＣ等により構成されている。具体的には、出力回路部４３には、図柄表示装置７や図示しない賞球制御装置等、遊技制御装置２１からの制御信号に基づいて各部の制御を実行する図示しないサブ制御装置に信号を出力するサブ制御信号出力部、大入賞口開閉用の大入賞口ソレノイド４８を駆動する駆動信号を出力するソレノイド駆動信号出力部、遊技制御装置２１が第１始動入賞口８に入賞したと判定した場合にこの入賞に対応する乱数値のラッチの契機となる第１ラッチトリガ信号を出力すると共に乱数発生部２５に不具合が発生したか否かの判定を行うために遊技とは関係無く取得する乱数値のラッチの契機となる第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部、遊技制御装置２１が第２始動入賞口９に入賞したと判定した場合にこの入賞に対応する乱数値のラッチの契機となる第２ラッチトリガ信号を出力すると共に乱数発生部２５に不具合が発生したか否かの判定を行うために遊技とは関係無く取得する乱数値のラッチの契機となる第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部、遊技制御装置２１が第１始動入賞口８に入賞したと判定した場合にこの入賞に対応する乱数値の読込の契機となる第１読込信号を出力すると共に第１ラッチトリガ信号に基づきラッチされた乱数値の読込の契機となる第１読込信号を出力する第１読込信号出力部、遊技制御装置２１が第２始動入賞口９に入賞したと判定した場合にこの入賞に対応する乱数値の読込の契機となる第２読込信号を出力すると共に第２ラッチトリガ信号に基づきラッチされた乱数値の読込の契機となる第２読込信号を出力する第２読込信号出力部、が設けられている。
【００２７】
《乱数発生部》
まず、図３に示すように、乱数発生部２５は、乱数として供されるカウント値を生成するものであり、具体的には、乱数クロック発生回路４９、乱数クロック反転回路５０、第１ラッチ信号出力回路５１、第２ラッチ信号出力回路５２、クロックカウント回路５３、第１カウント値記憶回路５４及び第２カウント値記憶回路５５により構成されている。尚、本発明において、乱数とは、数学的な意味でランダムに生成される値のみならず、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも含むものとする。以下、各要素を詳述する。
【００２８】
まず、乱数クロック発生回路４９は、乱数用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部を備えている。具体的には、図４に示すように、前記の基準クロックとは非同期の５ＭＨｚのクロック（以下、「原発振」とする）を発生する水晶発振器（ＯＳＣＩ）と、この水晶発振器の出力端子に接続され、原発振を１／２分周して乱数クロックとしてクロックカウント回路５３（ＩＣ１〜ＩＣ４）へ出力するフリップフロップ回路として機能するＩＣ１８と、から構成されている。即ち、図４のＩＣ１８のうち、原発振を１／２分周した乱数クロックとして、乱数クロック出力部のＩＱ端子から出力する機能部分が、乱数クロック発生回路４９の一部を構成するようになっている。ここで、本最良形態における前記基準クロックを発生させる基準クロック発生回路３６のクロック周波数及び前記乱数用のクロックを発生させる乱数クロック発生回路４９のクロック周波数はあくまで一例であり、後述する乱数監視処理が実行可能であれば、どのような周波数でもよい。
【００２９】
乱数クロック反転回路５０は、ＩＣ１８により構成されており、乱数クロック発生回路４９から乱数クロック出力部（１Ｑ）を経て出力される乱数クロックを反転させ、これを反転クロックとして、反転クロック出力部（反転１Ｑ）より第１ラッチ信号出力回路５１（ＩＣ１６）及び第２ラッチ信号出力回路５２（ＩＣ１７）へ出力するものである。即ち、図４のＩＣ１８のうち、１Ｑ端子から出力される信号を反転した信号を反転信号として、反転クロック出力部の反転１Ｑ端子から出力する機能部分が、乱数クロック反転回路５０を構成するようになっている。
【００３０】
クロックカウント回路５３は、乱数クロックを入力する乱数クロック入力部と、計数したカウント値を出力するカウント出力部とを備えている。具体的には、図４に示すように、４ビットのインクリメントカウンタを４個（ＩＣ１〜ＩＣ４）カスケード接続した回路で構成され、乱数クロック発生回路４９により発生した乱数クロックの立ち上がりエッジで加算し、その加算結果を出力するための回路である。クロックカウント回路５３には、乱数クロック入力部（それぞれのＣＫ端子）を経て乱数クロック発生回路４９からの乱数クロックが入力される。乱数クロックの入力により、まず、ＩＣ１において、「００００」から「１１１１」までカウントが加算され、「１１１１」から再び「００００」になる際に、桁上がり信号がＩＣ１のＣＯ端子から、ＩＣ２のＥＮＴ端子へ出力される。ＩＣ２においては、この桁上がり信号と前記乱数クロックが同時に入力されて始めてカウントが加算される。同様に、ＩＣ３のカウント加算にはＩＣ２からの桁上がり信号の入力が必要であり、また、ＩＣ４のカウント加算にはＩＣ３からの桁上がり信号の入力が必要となる。このようにして、クロックカウント回路５３により、１６ビットの二進数が生成されるようになっている。すなわち、１６桁の二進数のうち、ＩＣ１が最下位の４桁、ＩＣ２がその上の４桁、ＩＣ３が更にその上の４桁及びＩＣ４が最上位の４桁をそれぞれ担当するようになっている。
【００３１】
クロックカウント回路５３により加算されているカウントは、カウント出力部（それぞれのＱＡ、ＱＢ、ＱＣ及びＱＤ端子）を経て、第１カウント値記憶回路５４及び第２カウント値記憶回路５５へ出力される。尚、本最良実施においては、１６ビットの乱数を４ビットカウンタ４個で生成しているが、これに限らず８ビット用のカウンタを２個用いる等、適宜変更が可能である。更に、本最良形態においては１６ビットの乱数を生成することとしているが、他の実施の形態においては、このビット数は１６に限らず適宜変更してもよい。
【００３２】
ラッチ信号出力回路は、第１始動入賞口８への入賞に伴う乱数及び監視用乱数の取得に係る第１ラッチ信号出力回路５１（ＩＣ１６）と、第２始動入賞口９への入賞に伴う乱数及び監視用乱数の取得に係る第２ラッチ信号出力回路５２（ＩＣ１７）とから構成されており、これらはいずれも、フリップフロップ回路により構成されている。
【００３３】
ここで、図４に示すように、第１ラッチ信号出力回路５１には、乱数クロック反転回路５０からの反転クロックが第１反転クロック入力部（１ＣＫ）を経て入力されるようになっている。また、前記第１ラッチトリガ信号出力部からの第１ラッチトリガ信号が、ＩＤ端子からＩＣ１３に入力され、更に、１Ｑ端子から出力された後、第１ラッチトリガ信号入力部（１Ｄ）を経て入力されるようになっている。そして、第１ラッチ信号出力回路５１は、この第１ラッチトリガ信号が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部５１（１Ｑ）を経て第１カウント値記憶回路５４へ出力するようになっている。
【００３４】
第２ラッチ信号出力回路５２には、乱数クロック反転回路５０からの反転クロックが第２反転クロック入力部（２ＣＫ）を経て入力されるようになっている。また、前記第２ラッチトリガ信号出力部からの第２ラッチトリガ信号が、２Ｄ端子からＩＣ１３に入力され、更に、２Ｑ端子から出力された後、第２ラッチトリガ信号入力部（２Ｄ）を経て入力されるようになっている。そして、第２ラッチ信号出力回路５２は、この第２ラッチトリガ信号が入力されたときは、この信号の立ち上がりエッジを、第２反転クロック入力部から入力される反転クロックの立ち上がりエッジと同期するように遅延させ、第２ラッチ信号として第２ラッチ信号出力部（２Ｑ）を経て第２カウント値記憶回路５５へ出力するようになっている。
【００３５】
カウント値記憶回路は、第１始動入賞口８への入賞に由来する乱数及び監視用乱数を一時的に記憶する第１カウント値記憶回路５４と、第２始動入賞口９への入賞に由来する乱数及び監視用乱数を一時的に記憶する第２カウント値記憶回路５５と、から構成されている。第１カウント値記憶回路５４は、クロックカウント回路５３によりカウントされた乱数値を第１ラッチ信号出力回路５１からの第１ラッチ信号に基づいて記憶し、メインコントロール部２４からの第１読込信号に基づいてその記憶した乱数を出力するものである。また、第２カウント値記憶回路５５は、クロックカウント回路５３によりカウントされた乱数値を第２ラッチ信号出力回路５２からの第２ラッチ信号に基づいて記憶し、メインコントロール部２４からの第２読込信号に基づいてその記憶した乱数を出力するものである。
【００３６】
ここで、図４を参照しながら各記憶回路を詳述すると、まず、第１カウント値記憶回路５４は、８ビットの２個のＩＣから成るレジスタ部（ＩＣ５及びＩＣ６）と、８ビットの２個のＩＣから成るバッファ部（ＩＣ９及びＩＣ１０）とから構成されている。同様に、第２カウント値記憶回路５５も、８ビットの２個のＩＣから成るレジスタ部（ＩＣ７及びＩＣ８）と、８ビットの２個のＩＣから成るバッファ部（ＩＣ１１及びＩＣ１２）とから構成されている。
【００３７】
第１カウント値記憶回路５４のレジスタ部のうち、ＩＣ５には、ＩＣ１からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ２からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。即ち、ＩＣ５のＤ１からＤ８までは第１カウント入力部として機能し、ＩＣ５には、これらを通じて第１ラッチ信号に由来する１６ビットの二進数の乱数のうち下８桁が入力されるようになっている。また、第１カウント値記憶回路５４のレジスタ部のうち、ＩＣ６には、ＩＣ３からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ４からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。即ち、ＩＣ６のＤ１からＤ８までは第１カウント入力部として機能し、ＩＣ６には、これらを通じて第１ラッチ信号に由来する１６ビットの二進数の乱数のうちの上８桁が入力されるようになっている。同様に、第２カウント値記憶回路５５のレジスタ部のうち、ＩＣ７には、ＩＣ１からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ２からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。即ち、ＩＣ７のＤ１からＤ８までは第２カウント入力部として機能し、ＩＣ７には、これらを通じて第２ラッチ信号に由来する１６ビットの二進数の乱数のうち下８桁が入力されるようになっている。また、第２カウント値記憶回路５５のレジスタ部のうち、ＩＣ８には、ＩＣ３からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ４からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。即ち、ＩＣ８のＤ１からＤ８までは第２カウント入力部として機能し、ＩＣ８には、これらを通じて第２ラッチ信号に由来する１６ビットの二進数の乱数のうちの上８桁が入力されるようになっている。
【００３８】
第１カウント値記憶回路５４のレジスタ部（ＩＣ５及びＩＣ６）におけるＣＬＯＣＫ端子からは、第１ラッチ信号出力回路５１からの第１ラッチ信号が入力されるようになっている。即ち、これらのＣＬＯＣＫ端子は、第１ラッチ信号入力部として機能している。この第１ラッチ信号入力部から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路５３から入力されているカウントが、乱数としてレジスタ部に記憶されるようになっている。同様に、第２カウント値記憶回路５５のレジスタ部（ＩＣ７及びＩＣ８）におけるＣＬＯＣＫ端子からは、第２ラッチ信号出力回路５２からの第２ラッチ信号が入力されるようになっている。即ち、これらのＣＬＯＣＫ端子は、第２ラッチ信号入力部として機能している。この第２ラッチ信号入力部から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路５３から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
【００３９】
第１カウント値記憶回路５４のバッファ部（ＩＣ９及びＩＣ１０）におけるＧ１端子からは、前記第１読込信号出力部からの第１読込信号（反転ＲＤ１及び反転ＲＤ２）が入力されるようになっている。即ち、これらのＧ１端子は、第１読込信号入力部として機能している。この第１読込信号入力部から入力される第１読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Ｙ１端子からＹ８端子までを経てＣＰＵデータバスへ出力されるようになっている。即ち、これらの端子は、第１乱数出力部として機能している。尚、この第１乱数出力部から出力される乱数のうち、ＩＣ９のバッファ部を経由するものは、入力回路部３４の下位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの下位８桁分として取り扱われるようになる。また、この第１乱数出力部から出力される乱数のうち、ＩＣ１０のバッファ部を経由するものは、入力回路部４２の上位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの上位８桁分として取り扱われるようになる。同様に、第２カウント値記憶回路５５のバッファ部（ＩＣ１１及びＩＣ１２）におけるＧ１端子からは、前記第２読込信号出力部からの第２読込信号（反転ＲＤ３及び反転ＲＤ４）が入力されるようになっている。即ち、これらのＧ１端子は、第２読込信号入力部として機能している。この第２読込信号入力部から入力される第２読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Ｙ１端子からＹ８端子までを経てＣＰＵデータバスへ出力されるようになっている。即ち、これらの端子は、第２乱数出力部として機能する。尚、この第２乱数出力部から出力される乱数のうち、ＩＣ１１のバッファ部を経由するものは、入力回路部４２の下位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの下位８桁分として取り扱われるようになる。また、この第２乱数出力部から出力される乱数のうち、ＩＣ１２のバッファ部を経由するものは、入力回路部４２の上位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの上位８桁分として取り扱われるようになる。
【００４０】
次に、図５を参照しながら、本最良形態に係るパチンコ遊技機の機能を説明する。本最良形態に係るパチンコ遊技機は、主遊技の制御を司る遊技制御装置２１を有している。そして、当該遊技制御装置２１は、各種周辺機器（第１始動入賞センサ１２、第２始動入賞センサ１３、一般入賞センサ４７、大入賞センサ４６、図柄表示装置７、大入賞ソレノイド４８、表示手段２２、表示操作スイッチ２３、報知ＬＥＤ４５等）と情報伝達可能に連絡している。以下、遊技制御装置２１について詳述する。
【００４１】
遊技制御装置２１は、前述のように、乱数発生部２５とメインコントロール部２４とを有している。ここで、メインコントロール部２４は、打球が入賞したかどうかを判定する入賞判定手段２６と、取得したハード乱数が当たりかどうかを判定する当たり判定手段２７と、大入賞口ソレノイド４８を作動させ、特別遊技を実行させる特別遊技実行手段２８と、図柄表示装置７の図柄を変動表示させる図柄表示制御手段２９と、ハード乱数を発生する乱数発生部２５が正しく機能しているかを監視する乱数監視手段３０とから構成されている。以下、本発明の特徴である乱数監視手段３０を詳述する。
【００４２】
乱数監視手段３０は、ラッチトリガ信号や読込信号を出力することにより監視用ハード乱数を取得する乱数取得手段３１と、ハード乱数取得タイミングを管理する乱数取得タイミング制御手段３２と、乱数発生部２５から取得した監視用ハード乱数を記憶する乱数記憶手段３３と、乱数取得タイミング情報や監視結果等の監視情報を一時記憶する監視情報記憶手段３４と、乱数発生部２５の更新周期よりも短い間隔で取得した２個の監視用ハード乱数を乱数記憶手段３３から読み出して比較し、両乱数値が同一である場合に不具合が発生したと判定する、乱数発生部不具合判定手段３５と、乱数発生部不具合判定手段３５により乱数発生部２５が不具合であると判定された場合、外部に報知するよう制御する、乱数発生部不具合報知制御手段３６と、を有している。ここで、乱数取得タイミング制御手段３２は、監視用ハード乱数を取得するタイミングを判定するために参照されるタイマ３２ａを更に有している。
【００４３】
次に、図６〜図１０のフローチャートを参照しながら、本最良形態における処理を説明する。まず、図６は、本最良形態における監視処理及び乱数の取得等の手順のメインルーチンを示すフローチャートである。まず、パチンコ遊技機１の電源が投入されると、メインコントロール部２４は、必要なパラメータの初期設定を実行した（Ｓ１００）後、メインルーチンに従って、順次、乱数監視処理（Ｓ３００）、入力チェック処理（Ｓ２００）、図柄変動処理（Ｓ４００）、特別遊技判定実行処理（Ｓ５００）の各サブルーチンを実行し、Ｓ２００に戻る。以下、Ｓ２００〜Ｓ５００の各サブルーチンを詳述する。
【００４４】
まず、図７は、乱数監視処理のサブルーチンを示すフローチャートである。まず、Ｓ３０２で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、監視用の第１乱数取得フラグ及び第２乱数取得フラグがいずれもオフであるか否かを判定する。ここで、「第１乱数取得フラグ」は、乱数監視処理における第１ラッチトリガ信号（以下、「乱数監視処理用第１ラッチトリガ信号」という。）に基づき取得されるべき２個の監視用ハード乱数の内、既に１個目が取得されている状況下でオンになるフラグである。また、「第２乱数取得フラグ」は、乱数監視処理における第２ラッチトリガ信号（以下、「乱数監視処理用第２ラッチトリガ信号」という。）に基づき取得されるべき２個の監視用ハード乱数の内、既に１個目が取得されている状況下でオンになるフラグである。ステップ３０２でＹｅｓの場合、ステップ３０４で、乱数監視手段３０は、監視情報記憶手段３４を参照し、Ｓ＝０であるか否か、即ち、今回正常動作の確認対象が第１始動口に基づく乱数取得であるか否かを判定する。
【００４５】
ここで、「Ｓ」が０である場合は、今回の正常動作の確認対象が第１始動口に基づく乱数取得であるときであり、「Ｓ」が１である場合は、今回の正常動作の確認対象が第２始動口に基づく乱数取得であるときである。Ｓ３０４でＹｅｓの場合、即ち、「Ｓ」が０である場合には、Ｓ３０６で、乱数取得手段３１は、乱数発生部２５に対し、乱数監視処理用第１ラッチトリガ信号や乱数監視処理における第１読込信号（以下、「乱数監視処理用第１読込信号」という。）を出力することにより監視用ハード乱数を取得し、乱数記憶手段３３に一時記憶する（監視用の第１のハード乱数の取得）。次に、Ｓ３０８で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、第１乱数取得フラグをオンにし、Ｓ３５０に移行する。他方、「Ｓ」が１である場合は、Ｓ３１０で、乱数取得手段３１は、乱数発生部２５に対し、乱数監視処理用第２ラッチトリガ信号や乱数監視処理における第２読込信号（以下、「乱数監視処理用第２ラッチトリガ信号」という。）を出力することにより監視用ハード乱数を取得し、乱数記憶手段３３に一時記憶する（監視用の第１のハード乱数の取得）。次に、Ｓ３１２で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、第２乱数取得フラグをオンにし、Ｓ３５０に移行する。
【００４６】
そして、Ｓ３５０で、乱数取得タイミング制御手段３２は、２個目の監視用ハード乱数の取得時間をタイマ３２ａにセットするタイマセット処理（後で詳述）を実行する。尚、本最良形態ではタイマにセットする時間を可変に構成しているが、乱数発生部２５の更新周期よりも短い時間であれば、常に同一の時間をセットするよう構成してもよい。
【００４７】
次に、Ｓ３１４で、乱数取得タイミング制御手段３２は、タイマ３２ａを参照し、タイムアップしたか否かを判定する。Ｓ３１４でＹｅｓの場合、Ｓ３１６で、乱数監視手段３０は、監視情報記憶手段３４を参照し、第１乱数取得フラグがオンであるか否か、即ち、今回正常動作の確認対象が第１始動口に基づく乱数取得であるか否かを判定する。Ｓ３１６でＹｅｓの場合、Ｓ３１８で、乱数取得手段３１は、乱数発生部２５に対し、乱数監視処理用第１ラッチトリガ信号や乱数監視処理用第１読込信号を出力することにより監視用ハード乱数を取得し、乱数記憶手段３３に一時記憶し（監視用の第２のハード乱数の取得）、Ｓ３２２に移行する。他方、第１乱数取得フラグがオフである場合、即ち、第２乱数取得フラグがオンである場合は、Ｓ３２０で、乱数取得手段３１は、乱数発生部２５に対し、乱数監視処理用第２ラッチトリガ信号や乱数監視処理用第２読込信号を出力することにより監視用ハード乱数を取得し、乱数記憶手段３３に一時記憶し（監視用の第２のハード乱数の取得）、Ｓ３２２に移行する。尚、前記監視用の第１のハード乱数及び前記監視用の第２のハード乱数は、２進数値で一時記憶しても、他の進数（８進数、１０進数、１６進数）に変換した値で一時記憶してもよい。
【００４８】
そして、Ｓ３２２で、乱数発生部不具合判定手段３３は、乱数記憶手段３３内に一時記憶された監視用の第１のハード乱数と第２のハード乱数とが一致するか否かを判定する。尚、当該乱数が一致するか否かの判定手法として、２進乱数による手法（ビット単位での判定）、１０進乱数（２進乱数を１０進値化した乱数）による手法を挙げることができるが、これらについては作用欄で説明することとする。Ｓ３２２でＹｅｓの場合、Ｓ３２４で、乱数発生部不具合報知制御手段３５は、監視情報記憶手段３４にアクセスし、第１乱数取得フラグがオンであるか否かを判定する。Ｓ３２４でＹｅｓの場合、Ｓ３２６で、乱数発生部不具合報知制御手段３５は、報知用ＬＥＤ（赤色）４５を点灯させ、Ｓ３３０に移行する。他方、Ｓ３２４でＮｏの場合、即ち、第２乱数取得フラグがオンである場合には、Ｓ３２８で、乱数発生部不具合報知制御手段３５は、報知用ＬＥＤ（緑色）４５を点灯させ、Ｓ３３０に移行する。このように、報知用ＬＥＤの赤色が点灯することで、第１始動口への入球に基づいて取得される乱数に不具合があることが報知され、他方、報知用ＬＥＤの緑色が点灯することで、第２始動口への入球に基づいて取得される乱数に不具合があることが報知される。そして、Ｓ３３０で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、第１乱数取得フラグ及び第２乱数取得フラグをオフにし、次の処理（Ｓ２００の入賞チェック処理）に移行する。尚、Ｓ３０２でＮｏの場合にはＳ３１４に移行し、Ｓ３２２でＮｏの場合にはＳ３３０に移行し、Ｓ３１４でＮｏの場合には次の処理（Ｓ２００の入賞チェック処理）に移行する。
【００４９】
次に、図８のフローチャートを参照しながら、図７のＳ３５０のサブルーチンに係る、タイマセット処理を詳述する。まず、Ｓ３５２で、乱数取得タイミング制御手段３２は、２ｎ−１×１カウント加算時間（乱数発生部２５において乱数値が１加算される時間）をタイマ３２ａにセットする。ここで、ｎ値は、ビット不具合（例えばバス切断）を判定する際に用いられる値であり、ｎ値がＸである場合に不具合と判定されたときは、最下位ビットからＸ個目のビットに不具合があることを意味する。次に、Ｓ３５４で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４を参照し、Ｓ＝１であるか否か、即ち、今回正常動作の確認対象が第２始動口に基づく乱数取得であるか否かを判定する。Ｓ３５４でＹｅｓの場合、Ｓ３５６で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、Ｓ＝０をセットする。次に、Ｓ３５８で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４を参照し、ｎ＝１６であるか否か、即ち、最上位ビットの不具合の確認動作が終了したか否かを判定する。Ｓ３５８でＹｅｓの場合、Ｓ３６０で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、ｎ＝１をセットし、次の処理（Ｓ３１４）に移行する。これにより、次の乱数監視処理にて、再度下位ビットからの不具合の確認動作が行われることとなる。他方、Ｓ３５４でＮｏの場合、即ち、今回正常動作の確認対象が第１始動口に基づく乱数取得である場合には、Ｓ３６２で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、Ｓ＝１をセットし、次の処理（Ｓ３１４）に移行する。これにより、次の乱数監視処理にて、第２始動口についても同一ビットの不具合について確認されることとなる。また、Ｓ３５８でＮｏの場合、即ち、ｎが１６未満である場合には、Ｓ３６４で、乱数取得タイミング制御手段３２は、監視情報記憶手段３４にアクセスし、ｎに１を加算し、次の処理（Ｓ３１４）に移行する。これにより、次の乱数監視処理にて、最下位ビットからｎ個目のビットの不具合が確認されることとなる。
【００５０】
次に、図９は、入賞チェック処理のサブルーチンを示すフローチャートである。はじめに、一般入賞口１１に打球が入賞したか否かが入賞判定手段２６により判定される（Ｓ２０１）。その結果、入賞があったと判定された場合には、１０個の賞球が払い出された（Ｓ２０２）後、次の段階（Ｓ２０３）に進む。一方、Ｓ２０１の段階において、入賞がなかったと判定された場合には、直接、Ｓ２０３の段階に進む。そして、Ｓ２０３の段階では、第１始動入賞口８への入賞があったか否かが入賞判定手段２６により判定される。その結果、入賞があったと判定された場合には、４個の賞球が払い出される（Ｓ２０４）。一方、第１始動入賞口８への入賞がなかったと判定された場合には、更に、第２始動入賞口９への入賞があったか否かが入賞判定手段２６により判定され（Ｓ２０５）、第２始動入賞口９への入賞があったと判定された場合には、Ｓ２０４の段階において４個の賞球が払い出される。次に、Ｓ２０６の段階において、保留球数が上限の４個に達しているか否かが判定される。その結果、保留球数が上限に達していないと判定された場合には、出力回路部４３より第１及び第２ラッチトリガ信号がそれぞれ第１ラッチ信号出力回路５１及び第２ラッチ信号出力回路５２へ出力される（Ｓ２０７）。そして、その上位８ビット分の乱数が読み込まれる（Ｓ２０８）と共に、下位８ビット分の乱数が読み込まれ（Ｓ２０９）、次の段階（Ｓ２１１）に進む。一方、Ｓ２０５の段階において、第２始動入賞口９への入賞がなかったと判定された場合、及びＳ２０６の段階において、保留球数が上限であると判定された場合には、直ちに、Ｓ２１１の段階へ進む。
【００５１】
Ｓ２１１の段階では、大入賞口１０への入賞があったか否かが入賞判定手段２６により判定される。その結果、入賞があったと判定された場合には、１５個の賞球が払い出された（Ｓ２１２）後、メインルーチンに戻る。一方、大入賞口１０への入賞がなかったと判定された場合には、賞球が払い出されることなく、メインルーチンに戻る。
【００５２】
次に、図１０は、図柄変動処理のサブルーチンを示すフローチャートである。この図柄変動処理サブルーチンでは、先ず、図柄変動許可が出ているか否かが判定される。その結果、許可が出ている場合には、次の段階（Ｓ４０２）に進み、許可が出ていない場合には、図柄変動処理は実行されず、メインルーチンに戻る。
【００５３】
Ｓ４０２の段階では、保留球数があるか否かが判断され、保留球数がある場合には次の段階（Ｓ４０３）に進み、保留球数がない場合には、図柄変動処理は実行されず、メインルーチンに戻る。
【００５４】
そして次に、ＲＡＭ４０に記憶された１６ビットの乱数のうち、上位ビットが読み出される（Ｓ４０３）と共に、下位ビットが読み出され（Ｓ４０４）、ＲＡＭ４０からこの記憶乱数がシフト（クリア）される（Ｓ４０５）。そして、次の段階（Ｓ４０６）では、当りの乱数の範囲が読み出され、その当りの乱数の範囲にＲＡＭ４０から読み出された前記乱数が入っている否か、すなわち、当選か否かが当り判定手段２７により判定される（Ｓ４０７）。その結果、当選と判定された場合には、当りフラグがオンにされ（Ｓ４０８）、図柄表示制御手段２９により当り図柄が変動表示された（Ｓ４０９）後、次の段階（Ｓ４１１）に進む。一方、Ｓ４０７の段階において、当選でないと判定された場合には、図柄表示制御手段２９により外れ図柄が変動表示され（Ｓ４１０）、Ｓ４１１の段階へ進む。
【００５５】
Ｓ４１１の段階では、図柄変動が終了されたか否かが判定され、終了されたと判定された場合には、当たりフラグがオンか否かが判定される（Ｓ４１２）。一方、Ｓ４１１の段階で、図柄変動が終了されていないと判定された場合には、終了されたと判定されるまで、繰り返し判定が行われる。
【００５６】
そして、Ｓ４１２の段階では、当りフラグがオンの場合に特別遊技実行フラグがオンにされ、特別遊技実行手段２８により特別遊技が実行され、特別遊技の終了後、特別遊技実行フラグをクリアし、メインルーチンへ戻る。一方、Ｓ４１２の段階で、当りフラグがオンでないと判定された場合には、直ちにメインルーチンへ戻る。
【００５７】
次に、図１１及び図１２を参照しながら、本最良形態に係る遊技機の作用を説明する。ここで、図１１は２進乱数による乱数監視処理（判定処理）、図１２は１０進乱数（２進乱数を１０進値化した乱数）による乱数監視処理（判定処理）の作用を夫々示している。以下、順に詳述する。
【００５８】
まず、図１１について説明する。ここで、（１）はビット不具合がない場合における２進値（乱数）を示しており、（２）は下位１ビット目に不具合がある場合における２進値を示しており、（３）は下位２ビット目に不具合がある場合における２進値を示しており、（４）は下位３ビット目に不具合がある場合における２進値を示しており、（５）は下位４ビット目に不具合がある場合における２進値を示している。以下、（１）の態様を参照しながら、（２）〜（５）の態様について詳述する。尚、理解の容易上、下位４ビットを例に挙げて説明をする。
【００５９】
まず、（２）の態様について説明する。下位１ビット目に不具合（バス切断）がない場合には、下位１ビット目は１カウント加算時間（２０×１カウント加算時間）毎に値が変化する（「０」→「１」→「０」・・・）｛（１）参照｝。他方、不具合がある場合には、「１」の値をとることができないため、下位１ビット目の値は変化しない｛（２）参照｝。したがって、下位１ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「１カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、１カウント加算時間後に第２のハード乱数を取得し、当該乱数の下位１ビット目の値が一致した場合には下位１ビット目に不具合があり、一致しなかった場合には不具合がないことになる。
【００６０】
次に、（３）の態様について説明する。下位２ビット目に不具合がない場合には、下位２ビット目は２カウント加算時間（２１×１カウント加算時間）毎に値が変化する｛（１）参照｝。他方、不具合がある場合には、「１」の値をとることができないため、下位２ビット目の値は変化しない｛（３）参照｝。したがって、下位２ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「２カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、２カウント加算時間後に第２のハード乱数を取得し、当該乱数の下位２ビット目の値が一致した場合には下位２ビット目に不具合があり、一致しなかった場合には不具合がないことになる。
【００６１】
次に、（４）の態様について説明する。下位３ビット目に不具合がない場合には、下位３ビット目は４カウント加算時間（２２×１カウント加算時間）毎に値が変化する｛（１）参照｝。他方、不具合がある場合には、「１」の値をとることができないため、下位３ビット目の値は変化しない｛（４）参照｝。したがって、下位３ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「４カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、４カウント加算時間後に第２のハード乱数を取得し、当該乱数の下位３ビット目の値が一致した場合には下位３ビット目に不具合があり、一致しなかった場合には不具合がないことになる。
【００６２】
次に、（５）の態様について説明する。下位４ビット目に不具合がない場合には、下位４ビット目は８カウント加算時間（２３×１カウント加算時間）毎に値が変化する｛（１）参照｝。他方、不具合がある場合には、「１」の値をとることができないため、下位４ビット目の値は変化しない｛（５）参照｝。したがって、下位４ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「８カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、８カウント加算時間後に第２のハード乱数を取得し、当該乱数の下位４ビット目の値が一致した場合には下位４ビット目に不具合があり、一致しなかった場合には不具合がないことになる。
【００６３】
尚、説明は省略するが、下位５ビット目から１６ビット目の不具合を判定するには、タイマ３２ａに｛２ｎ−１×１カウント加算時間（ｎ：判定するビット）｝をセットすればよい。このように、本最良形態では、各ビットの桁上がりのタイミングを踏まえて乱数値を比較して不具合を判定しているため、乱数発生部２５の更新周期よりも短い間隔｛かつ、下位１６ビット目の値が変化する時間（２１５×１カウント加算時間）より長い時間間隔｝で２個の監視用ハード乱数を取得することにより、各ビットの不具合の検出が可能となっている。また、本最良形態では、例えば１ビット目の不具合を判定するに際し、タイマ３２ａに１カウント加算時間（２０×１カウント加算時間）をセットしているが、桁上がりのタイミングを踏まえた不具合が判定可能な時間であれば｛１カウント加算時間＋２×ｍ（１，２，３，・・・）｝、その他の時間をセットしてもよい。その他のビットについても同様である。これにより、基準クロック発生回路３６のクロック周波数を低くすることが可能となる。また、本最良形態では、各ビットの桁上がりのタイミングを踏まえて不具合を判定するよう構成しているが、１カウント加算時間毎に乱数値を比較し、順次カウントアップされているか否かにより不具合を判定するよう構成してもよい。
【００６４】
次に、図１２について説明する。ここで、（１）はビット不具合がない場合における２進値及び１０進値（乱数）を示しており、（２）は下位１ビット目に不具合がある場合における２進値及び１０進値を示しており、（３）は下位２ビット目に不具合がある場合における２進値及び１０進値を示しており、（４）は下位３ビット目に不具合がある場合における２進値及び１０進値を示しており、（５）は下位４ビット目に不具合がある場合における２進値及び１０進値を示している。以下、各態様について説明する。尚、理解の容易上、下位４ビットを例に挙げて説明をする。
【００６５】
まず、（１）の態様を説明すると、各ビットに不具合がない場合には、各ビットが「０」と「１」の値をとることができる。したがって、正常時には、「０」〜「１５」の乱数値を取得することができる。
【００６６】
次に、（２）の態様を説明すると、下位１ビット目に不具合（バス切断）がある場合には、下位１ビット目が「１」の値をとることができないため、「０、２、４、６、８、１０、１２、１４」の乱数値しか取得することができない。ここで、図から分かるように、下位１ビット目に不具合がある場合には、１カウント加算時間（２０×１カウント加算時間）毎に同じ乱数値が出現することになる（原則）。したがって、下位１ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「１カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、１カウント加算時間後に第２のハード乱数を取得し、当該乱数値が一致した場合には下位１ビット目に不具合があり、一致しなかった場合には下位１ビット目に不具合がないことになる。
【００６７】
次に、（３）の態様を説明すると、下位２ビット目に不具合がある場合には、下位２ビット目が「１」の値をとることができないため、「０、１、４、５、８、９、１２、１３」の乱数値しか取得することができない。ここで、図から分かるように、下位２ビット目に不具合がある場合には、２カウント加算時間（２１×１カウント加算時間）毎に同じ乱数値が出現することになる。したがって、下位２ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「２カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、２カウント加算時間後に第２のハード乱数を取得し、当該乱数値が一致した場合には下位２ビット目に不具合があり、一致しなかった場合には下位２ビット目に不具合がないことになる。
【００６８】
次に、（４）の態様を説明すると、下位３ビット目に不具合がある場合には、下位３ビット目が「１」の値をとることができないため、「０、１、２、３、８、９、１０、１１」の乱数値しか取得することができない。ここで、図から分かるように、下位３ビット目に不具合がある場合には、４カウント加算時間（２２×１カウント加算時間）毎に同じ乱数値が出現することになる。したがって、下位３ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「４カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、４カウント加算時間後に第２のハード乱数を取得し、当該乱数値が一致した場合には下位３ビット目に不具合があり、一致しなかった場合には下位３ビット目に不具合がないことになる。
【００６９】
次に、（５）の態様を説明すると、下位４ビット目に不具合がある場合には、下位４ビット目が「１」の値をとることができないため、「０、１、２、３、４、５、６、７」の乱数値しか取得することができない。ここで、図から分かるように、下位４ビット目に不具合がある場合には、８カウント加算時間（２３×１カウント加算時間）毎に同じ乱数値が出現することになる。したがって、下位４ビット目の不具合を判定するには、Ｓ３５２でタイマ３２ａに「８カウント加算時間」をセットすればよいこととなる。具体的には、第１のハード乱数を取得した後、８カウント加算時間後に第２のハード乱数を取得し、当該乱数値が一致した場合には下位４ビット目に不具合があり、一致しなかった場合には下位４ビット目に不具合がないことになる。
【００７０】
尚、説明は省略するが、下位５ビット目から１６ビット目の不具合を判定するには、タイマに｛２ｎ−１×１カウント加算時間（ｎ：判定するビット）｝をセットすればよい。また、第１のハード乱数の値によっては正しく判定できない場合があるが、第１のハード乱数はランダムに取得されるため、所定時間内に不具合を検出することが可能である。
【００７１】
本最良形態によれば、ハード乱数を発生させる乱数発生部の更新周期より短い間隔で複数回ハード乱数を取得した上で、当該複数のハード乱数｛２進数値又は他の進数（例えば１０進数）に変換した値｝の少なくとも一つの桁の値を比較することにより不具合の発生を判定するよう構成されているので、乱数発生部の不具合を早期に発見し、その乱数発生部を早期に修理又は交換して遊技店や遊技者に不利益を防止又は低減することが可能になるという効果を奏する。これにより、不具合が発生した基板を早期に修理又は交換することができる。
【００７２】
更に、複数のハード乱数の少なくとも一つの桁の値を比較し、当該値が同一値である場合に不具合が発生したと判定するよう構成されているので、乱数発生部の不具合をより簡単な処理で発見することが可能になるという効果を奏する。
【００７３】
更に、複数回のハード乱数の取得間隔を可変してこれらハード乱数を取得し得るよう構成されているので、常時一定の間隔では把握できない乱数発生部の不具合も把握可能になると共に、どのビット部分に不具合が生じているかも把握できるという効果を奏する。
【００７４】
更に、乱数発生部の更新周期より短い間隔で２回ハード乱数を取得するよう構成されているので、より多く乱数を取得することに起因した処理負担の向上やメモリ容量の増大を防止することが可能になるという効果を奏する。
【００７５】
更に、主制御部と乱数発生部とが別体である遊技機において、乱数発生部の不具合の監視を主制御部側で実行するよう構成されている、即ち、ハード乱数監視装置が遊技機に内蔵されているよう構成されているので、乱数発生部の不具合が発生した時点でただちに当該不具合を把握できるという効果を奏する。
【図面の簡単な説明】
【００７６】
【図１】本発明の最良形態におけるパチンコ遊技機の遊技盤を示す正面図である。
【図２】本発明の最良形態におけるパチンコ遊技機の裏セット盤を示す背面図である。
【図３】本発明の最良形態におけるハード乱数の発生に関わる部分を示すブロック図である。
【図４】本発明の最良形態におけるハード乱数の発生に関わる部分を示す回路図である。
【図５】本発明の最良形態に係るハード乱数監視装置の構成を示すブロック図である。
【図６】本発明の最良形態における監視処理及び乱数の取得等の手順のメインルーチンを示すフローチャートである。
【図７】本発明の最良形態における乱数監視処理のサブルーチンを示すフローチャートである。
【図８】本発明の最良形態におけるタイマセット処理のサブルーチンを示すフローチャートである。
【図９】本発明の最良形態における入賞チェック処理のサブルーチンを示すフローチャートである。
【図１０】本発明の最良形態における図柄変動処理のサブルーチンを示すフローチャートである。
【図１１】本発明の最良形態における乱数監視装置の作用を示した図である。
【図１２】本発明の最良形態における乱数監視装置の作用を示した図である。
【符号の説明】
【００７７】
１  パチンコ遊技機
２４  メインコントロール部
２５  乱数発生部
２６  入賞判定手段
２７  当たり判定手段
２８  特別遊技実行手段
３０  乱数監視手段
３１  乱数取得手段
３２  乱数取得タイミング制御手段
３３  乱数記憶手段
３５  乱数発生部不具合判定手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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