(57)【要約】【課題】接合ＦＥＴを備えた半導体装置の特性を向上させる。【解決手段】主たるトランジスタとして接合ＦＥＴ１０を備え、制御用トランジスタとしてＭＩＳＦＥＴ２０を備えた半導体装置であって、接合ＦＥＴ１０は第１ゲート電極Ｇ１、第１ソース電極Ｓ１、および、第１ドレイン電極Ｄ１を有し、ＭＩＳＦＥＴ２０は第２ゲート電極Ｇ２、第２ソース電極Ｓ２、および、第２ドレイン電極Ｄ２を有する。また、ＭＩＳＦＥＴ２０はｎチャネル型であり、エンハンスメント型の電気特性を有する。また、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とは短絡接続され、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とは短絡接続されている。【選択図】図１
2010206100.tif 000002
【特許請求の範囲】
【請求項１】
接合ＦＥＴを主たるトランジスタとし、ＭＩＳＦＥＴを制御用トランジスタとして有する半導体装置であって、
前記接合ＦＥＴは、第１ゲート電極、第１ソース電極、および、第１ドレイン電極を有し、
前記ＭＩＳＦＥＴは、第２ゲート電極、第２ソース電極、および、第２ドレイン電極を有し、
前記ＭＩＳＦＥＴはｎチャネル型であり、かつ、エンハンスメント型の電気特性を有し、
前記ＭＩＳＦＥＴの前記第２ゲート電極と前記第２ドレイン電極とは短絡接続され、
前記接合ＦＥＴの前記第１ゲート電極と、前記ＭＩＳＦＥＴの前記第２ソース電極とは短絡接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記接合ＦＥＴと前記ＭＩＳＦＥＴとは、同一の半導体基板に配置され、
前記接合ＦＥＴは、前記半導体基板において、
（ａ１）ｎ型ドリフト層と、
（ａ２）前記ｎ型ドリフト層に形成された第１ｎ型ソース層と、
（ａ３）前記ｎ型ドリフト層に形成され、前記第１ｎ型ソース層に電気的に接続するｐ型ゲート層とを有し、
前記ＭＩＳＦＥＴは、前記半導体基板において、
（ｂ１）前記ｎ型ドリフト層に形成されたｐ型ウェル層と、
（ｂ２）前記ｐ型ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、
（ｂ３）前記ゲート電極の側方下部の前記ｐ型ウェル層に形成された、第２ｎ型ソース層および第２ｎ型ドレイン層とを有し、
前記ｐ型ゲート層と前記第２ｎ型ソース層とは、接合部を有するようにして形成され、
前記ｐ型ゲート層と前記ｐ型ウェル層とは、接合部を有するようにして形成され、
前記第１ソース電極は前記第１ｎ型ソース層に電気的に接続するようにして形成され、
前記第１ドレイン電極は前記半導体基板に電気的に接続するようにして形成され、
前記第１ゲート電極および前記第２ソース電極は一体的であり、かつ、前記ｐ型ゲート層および前記第２ｎ型ソース層に対して電気的に接続するようにして形成され、
前記第２ゲート電極および前記第２ドレイン電極は一体的であり、かつ、前記ゲート電極および前記第２ｎ型ドレイン層に対して電気的に接続するようにして形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体基板は、ＳｉＣを主体とする半導体材料であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記接合ＦＥＴは第１半導体基板に配置され、
前記ＭＩＳＦＥＴは第２半導体基板に配置され、
前記第１半導体基板と前記第２半導体基板とは同一パッケージに封止されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記接合ＦＥＴは、前記第１半導体基板において、
（ａ１）ｎ型ドリフト層と、
（ａ２）前記ｎ型ドリフト層に形成された第１ｎ型ソース層と、
（ａ３）前記ｎ型ドリフト層に形成され、前記第１ｎ型ソース層に電気的に接続するｐ型ゲート層とを有し、
前記ＭＩＳＦＥＴは、前記第２半導体基板において、
（ｂ１）ｐ型ウェル層と、
（ｂ２）前記ｐ型ウェル層上にゲート絶縁膜を介して形成されたゲート電極と、
（ｂ３）前記ゲート電極の側方下部の前記ｐ型ウェル層に形成された、第２ｎ型ソース層および第２ｎ型ドレイン層とを有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１半導体基板は、ＳｉＣを主体とする半導体材料であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１半導体基板と前記第２半導体基板とは、同一の放熱基板上に配置され、
前記放熱基板上には、前記パッケージの外部に電気的に接続できるような、ソース端子電極、ドレイン端子電極、および、ゲート端子電極が配置され、
前記放熱基板上には、中間端子電極が配置され、
前記第１ソース電極は、前記第１ｎ型ソース層に電気的に接続するようにして、前記第１半導体基板の上面に形成され、
前記第１ゲート電極は、前記ｐ型ゲート層に電気的に接続するようにして、前記第１半導体基板の上面に形成され、
前記第１ドレイン電極は、前記第１半導体基板に電気的に接続するようにして、前記第１半導体基板の下面に形成され、
前記第２ソース電極は、前記第２ｎ型ソース層に電気的に接続するようにして、前記第２半導体基板の上面および下面の２箇所に形成され、
前記第２ゲート電極は、前記ゲート電極に電気的に接続するようにして、前記第２半導体基板の上面に形成され、
前記第２ドレイン電極は、前記第２ｎ型ドレイン層に電気的に接続するようにして、前記第２半導体基板の上面に形成され、
前記第１半導体基板の下面の前記第１ドレイン電極と前記ドレイン端子電極とは、半田により電気的に接合され、
前記第２半導体基板の下面の前記第２ソース電極と前記中間端子電極とは、前記半田により電気的に接合され、
前記第１ソース電極と前記ソース端子電極とは、金属ワイヤによって電気的に接続され、
前記第１ゲート電極と前記第２ソース電極および前記中間端子電極とは、前記金属ワイヤによって電気的に接続され、
前記第２ゲート電極および前記第２ドレイン電極と前記ゲート端子電極とは、前記金属ワイヤによって電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第１半導体基板と前記第２半導体基板とは、同一の放熱基板上に配置され、
前記放熱基板上には、前記パッケージの外部に電気的に接続できるような、ソース端子電極、ドレイン端子電極、および、ゲート端子電極が配置され、
前記放熱基板上には、中間端子電極が配置され、
前記第１ソース電極は、前記第１ｎ型ソース層に電気的に接続するようにして、前記第１半導体基板の上面に形成され、
前記第１ゲート電極は、前記ｐ型ゲート層に電気的に接続するようにして、前記第１半導体基板の上面に形成され、
前記第１ドレイン電極は、前記第１半導体基板に電気的に接続するようにして、前記第１半導体基板の下面に形成され、
前記第２ソース電極は、前記第２ｎ型ソース層に電気的に接続するようにして、前記第２半導体基板の下面に形成され、
前記第２ゲート電極は、前記ゲート電極に電気的に接続するようにして、前記第２半導体基板の上面に形成され、
前記第２ドレイン電極は、前記第２ｎ型ドレイン層に電気的に接続するようにして、前記第２半導体基板の上面に形成され、
前記第１半導体基板の下面の前記第１ドレイン電極と前記ドレイン端子電極とは、半田により電気的に接合され、
前記第２半導体基板の下面の前記第１ソース電極と前記中間端子電極とは、前記半田により電気的に接合され、
前記第１ソース電極と前記ソース端子電極とは、金属ワイヤによって電気的に接続され、
前記第１ゲート電極と前記中間端子電極とは、前記金属ワイヤによって電気的に接続され、
前記第２ゲート電極および前記第２ドレイン電極と前記ゲート端子電極とは、前記金属ワイヤによって電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記第１半導体基板と前記第２半導体基板とは、同一の放熱基板上に配置され、
前記放熱基板上には、前記パッケージの外部に電気的に接続できるような、ソース端子電極、ドレイン端子電極、および、ゲート端子電極が配置され、
前記第１ソース電極は、前記第１ｎ型ソース層に電気的に接続するようにして、前記第１半導体基板の上面に形成され、
前記第１ゲート電極は、前記ｐ型ゲート層に電気的に接続するようにして、前記第１半導体基板の上面に形成され、
前記第１ドレイン電極は、前記第１半導体基板に電気的に接続するようにして、前記第１半導体基板の下面に形成され、
前記第２ソース電極は、前記第２ｎ型ソース層に電気的に接続するようにして、前記第２半導体基板の上面に形成され、
前記第２ゲート電極は、前記ゲート電極に電気的に接続するようにして、前記第２半導体基板の上面に形成され、
前記第２ドレイン電極は、前記第２ｎ型ドレイン層に電気的に接続するようにして、前記第２半導体基板の下面に形成され、
前記第１半導体基板の下面の前記第１ドレイン電極と前記ドレイン端子電極とは、半田により電気的に接合され、
前記第２半導体基板の下面の前記第２ドレイン電極と前記ゲート端子電極とは、前記半田により接合され、
前記第１ソース電極と前記ソース端子電極とは、金属ワイヤによって電気的に接続され、
前記第１ゲート電極と前記第２ソース電極とは、前記金属ワイヤによって電気的に接続され、
前記第２ゲート電極と前記ゲート端子電極とは、前記金属ワイヤによって電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記接合ＦＥＴと前記ＭＩＳＦＥＴとは、異なるパッケージによって構成され、同一のプリント基板状に配置されていることを特徴とする半導体装置。
【請求項１１】
昇圧回路を有する半導体装置であって、
前記昇圧回路はスイッチング素子を有し、
前記スイッチング素子は、主たるトランジスタである接合ＦＥＴと、制御用トランジスタであるＭＩＳＦＥＴとにより構成され、
前記接合ＦＥＴは、第１ゲート電極、第１ソース電極、および、第１ドレイン電極を有し、
前記ＭＩＳＦＥＴは、第２ゲート電極、第２ソース電極、および、第２ドレイン電極を有し、
前記ＭＩＳＦＥＴはｎチャネル型であり、かつ、エンハンスメント型の電気特性を有し、
前記ＭＩＳＦＥＴの前記第２ゲート電極と前記第２ドレイン電極とは短絡接続され、
前記接合ＦＥＴの前記第１ゲート電極と、前記ＭＩＳＦＥＴの前記第２ソース電極とは短絡接続されていることを特徴とする半導体装置。
【請求項１２】
インバータを有する半導体装置であって、
前記インバータは複数のスイッチング素子を有し、
前記複数のスイッチング素子は、主たるトランジスタである接合ＦＥＴと、制御用トランジスタであるＭＩＳＦＥＴとにより構成され、
前記接合ＦＥＴは、第１ゲート電極、第１ソース電極、および、第１ドレイン電極を有し、
前記ＭＩＳＦＥＴは、第２ゲート電極、第２ソース電極、および、第２ドレイン電極を有し、
前記ＭＩＳＦＥＴはｎチャネル型であり、かつ、エンハンスメント型の電気特性を有し、
前記ＭＩＳＦＥＴの前記第２ゲート電極と前記第２ドレイン電極とは短絡接続され、
前記接合ＦＥＴの前記第１ゲート電極と、前記ＭＩＳＦＥＴの前記第２ソース電極とは短絡接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記複数のスイッチング素子は、更に第１ダイオードを有し、
前記第１ダイオードは、前記接合ＦＥＴと並列に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、接合型電界効果トランジスタ（Junction Field Effect Transistor：ＪＦＥＴ）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
シリコンカーバイド（ＳｉＣ）は絶縁破壊電界がシリコン（Ｓｉ）に比べて約１０倍程度大きいため、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができる材料である。そのため、ＳｉＣを適用したパワー半導体素子は、Ｓｉに比べて低損失化を図れるとともに、耐圧性に優れたデバイスとして期待されている。その一つに、接合型電界効果トランジスタ（以下、単に接合ＦＥＴ）がある。接合ＦＥＴは、ゲートのｐ型領域と、電流経路であるチャネルのｎ−領域との間における空乏層の拡がりを、ゲート電圧で制御することによって、電流をオン／オフするデバイスである。
【０００３】
ノーマリオフ型の接合ＦＥＴの場合は、ゲート電圧が印加されていない（０Ｖ）のときは、電流が流れずブロッキング状態となり、正のゲート電圧が印加されたときに電流が流れるオン状態となる。このようなノーマリオフ型の接合ＦＥＴでは、オン状態となるゲート電圧（以下、閾値電圧）をｐｎ接合の拡散電位以下に設定する必要があるため、最大でも２．５Ｖ程度である。閾値電圧は、チャネルが開き始めるときのゲート電圧であるから、閾値電圧の時点では電流はほとんど流れないことになる。そのため、通常は１〜１．５Ｖ程度になるように設計される。
【０００４】
例えば、特開２００９−０２１４６１号公報（特許文献１）には、接合ＦＥＴのゲート端子にダイオードを接続した半導体装置技術が開示されている。これにより、接合ＦＥＴ単体の閾値電圧に接続ダイオードのビルトイン電圧を上乗せさせ、実質的に閾値電圧を高めることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２１４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者が検討した接合ＦＥＴでは、ゲートｐｎ接合の拡散電位以下という制限から、閾値電圧を高くすることが困難である。このように閾値電圧が低いと、オフ状態でゲートにノイズが入ったときにゲート電圧が閾値電圧を超えることにより、誤って素子がオンしてしまうことがある。このノイズは、電流に比例して大きくなるため、扱う電流量の大きい素子において、より顕著な問題となる。特に、二つのスイッチング素子を直列に接続し、個々の素子がどちらか一方しかオンしないように動作させるインバータ装置では、誤動作により、直列接続した二つのスイッチが同時にオンすることとなり、短絡電流が流れることで素子が破壊される恐れがある。
【０００７】
そこで本発明者は、上述のような、接合ＦＥＴのゲート端子にダイオードを接続した半導体装置を検討した。閾値電圧向上のための接続ダイオードとして、ＳｉのｐｎダイオードやＳｉＣのｐｎダイオードが考えられる。ビルトイン電圧は、Ｓｉのｐｎダイオードで０．６Ｖ程度であり、また、ＳｉＣのｐｎダイオードで２．５Ｖ程度である。従って、接合ＦＥＴ単体の閾値電圧を１Ｖ程度とすると、ゲート駆動回路から見た接合ＦＥＴの閾値電圧は、それぞれ１．６Ｖ程度または３．５Ｖ程度となる。
【０００８】
本発明者の更なる検討では、接合ＦＥＴの誤動作を抑制するには、閾値電圧として５Ｖ程度、あるいはそれ以上であることが望ましく、ダイオード接続により閾値電圧を調整するには、Ｓｉのｐｎダイオードで７つ以上、また、ＳｉＣのｐｎダイオードで２つ以上の直列接続が必要になる。従って、更に半導体素子を微細化することで高集積化が望まれる技術動向にあっては、接合ＦＥＴの閾値電圧をより向上させることが困難であることが、本発明者の検討により明らかになった。
【０００９】
また、接合ＦＥＴのゲート／ソース間は、ｐｎダイオードとなっているため、ゲート電圧がｐｎ接合のビルトイン電圧を越えると、大きなゲート電流が流れる。例えば、電流容量が１００Ａの場合、ゲートに３Ｖが印加されると、１〜２Ａのゲート電流となる。そして、ゲート電圧を更に高くしていくと、ゲート電流は更に急激に増加してしまう。これは閾値調整用のダイオードを接続した場合でも同様である。従って、ゲート電圧が所定の値より高くなった場合を想定した過電流対策が必要であり、これは、ゲート駆動回路に対する負担となることが、本発明者の更なる検討によって明らかになった。
【００１０】
以上のように、ノイズによる誤点孤（誤ってオン状態となること）を防止するために、ゲート駆動回路から見た接合ＦＥＴの閾値電圧を向上させる半導体装置技術が望まれる。また、ゲート電圧が所定の電圧より高くなった場合でも急激なゲート電流の増加を抑制できる接合ＦＥＴの構成あるいは構造が望まれる。そこで、本発明の目的は、接合ＦＥＴを備えた半導体装置の特性を向上させる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１３】
接合ＦＥＴを主たるトランジスタとし、ＭＩＳＦＥＴを制御用トランジスタとして有する半導体装置であって、接合ＦＥＴは、第１ゲート電極、第１ソース電極、および、第１ドレイン電極を有し、ＭＩＳＦＥＴは、第２ゲート電極、第２ソース電極、および、第２ドレイン電極を有し、ＭＩＳＦＥＴはｎチャネル型であり、かつ、エンハンスメント型の電気特性を有する。また、ＭＩＳＦＥＴの第２ゲート電極と第２ドレイン電極とは短絡接続されている。また、接合ＦＥＴの前記第１ゲート電極と、ＭＩＳＦＥＴの第２ソース電極とは短絡接続されている。
【発明の効果】
【００１４】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１５】
即ち、接合ＦＥＴを備えた半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１である半導体装置の回路図である。
【図２】本発明の実施の形態１である半導体装置の特性を示すグラフ図である。
【図３】本発明の実施の形態１である半導体装置の他の特性を示すグラフ図である。
【図４】本発明の実施の形態１である半導体装置の更に他の特性を示すグラフ図である。
【図５】本発明の実施の形態１である半導体装置の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】本発明の実施の形態２である半導体装置の要部断面図である。
【図１８】本発明の実施の形態２である他の半導体装置の要部断面図である。
【図１９】本発明の実施の形態２である更に他の半導体装置の要部断面図である。
【図２０】本発明の実施の形態３である半導体装置の回路図である。
【図２１】本発明の実施の形態４である半導体装置の回路図である。
【発明を実施するための形態】
【００１７】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
図１には、本実施の形態１の半導体装置を説明するための回路図を示している。本実施の形態１の半導体装置は、接合ＦＥＴ１０を主たるトランジスタとして有している。接合ＦＥＴ１０は、そのゲート電極である第１ゲート電極Ｇ１、ソース電極である第１ソース電極Ｓ１、ドレイン電極である第１ドレイン電極Ｄ１を有している。なお、本実施の形態１の接合ＦＥＴ１０はｎチャネル型であり、チャネルとなるドリフト層はｎ型半導体、ドリフト層に空乏層を生じさせるためのゲート層はｐ型半導体、ソース・ドレイン層はｎ型半導体によって構成されている。また、本実施の形態１の接合ＦＥＴ１０は母体材料としてＳｉＣを用いて形成されている。
【００１９】
また、本実施の形態１の半導体装置は、ＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタであるＭＩＳＦＥＴ２０を制御用トランジスタとして有している。ＭＩＳＦＥＴ２０は、そのゲート電極である第２ゲート電極Ｇ２、ソース電極である第２ソース電極Ｓ２、ドレイン電極である第２ドレイン電極Ｄ２を有している。ＭＩＳＦＥＴ２０は、エンハンスメント（ノーマリオフ）型の電気特性を有している。なお、本実施の形態１のＭＩＳＦＥＴ２０はｎチャネル型であり、チャネルが形成されるウェル層はｐ型半導体、ソース・ドレイン層はｎ型半導体によって構成されている。また、本実施の形態１のＭＩＳＦＥＴ２０は母体材料としてＳｉＣを用いて形成されている。
【００２０】
また、本実施の形態１の半導体装置は、ダイオード３０を有している。ダイオード３０は、ＭＩＳＦＥＴ２０とのソース・ドレイン間と並列になるようにして接続されている。本実施の形態１のダイオード３０は母体材料としてＳｉＣを用いて形成されている。
【００２１】
本実施の形態１の半導体装置では、接合ＦＥＴ１０の第１ゲート電極Ｇ１は、ＭＩＳＦＥＴ２０の第２ソース電極Ｓ２と短絡接続している。更に、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とは、短絡接続している。
【００２２】
本実施の形態１の半導体装置において、上記のような構成を備えることの効果に関して、以下で電気特性を用いながら説明する。以下の説明で用いる符号のうち、本実施の形態１の半導体装置の構成要素に付けた符号は、上記図１中の符号と対応している。
【００２３】
図２は、本実施の形態１のＭＩＳＦＥＴ２０単体のドレイン電流とドレイン電圧との関係を示すグラフ図である。点線は、ゲート電圧をパラメータとした場合のドレイン電流の電圧依存性である。エンハンスメント型であるため、ゲート電圧＝０Ｖでは、ドレイン電流は流れない。ここでは、ゲート電圧＝５Ｖまでオフ状態である。ゲート電圧を高くしていくとＭＩＳＦＥＴ２０はオン状態となり、ドレイン電流が流れる。オン状態におけるピンチオフ効果により、ゲート電圧の上昇に対するドレイン電流の上昇は飽和する。
【００２４】
図２中の実線は、ドレイン電圧とゲート電圧が等しい状態におけるドレイン電流を結んだものである。これは、上述のように、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とを短絡させた場合の電流−電圧特性を示している。
【００２５】
この特性は、所定の電圧値から電流が流れ出す整流特性を有しており、ダイオードと同様の特性と見ることができる。即ち、ＭＩＳＦＥＴ２０は、第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とが短絡した構成とすることで、ドレイン側をアノード、ソース側をカソードとしたダイオードのような特性を示す。図示されているのは、立ち上がり電圧が約５Ｖであるダイオードの順方向電流−電圧特性と同等である。これは、上述のＳｉＣを用いたｐｎダイオードを２つ直列接続した場合に相当する。通常のダイオードと異なるのは、ＭＩＳＦＥＴ２０の飽和特性に起因した、飽和電流特性を有することである。この飽和電流特性は、本実施の形態１の半導体装置が上述の課題を解決するために重要な要素となる。この点に関しては、後に詳しく説明する。
【００２６】
本実施の形態１の半導体装置では、このような擬似的ダイオード特性を有するＭＩＳＦＥＴ２０を用い、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とを接続させた構成としている。接合ＦＥＴ１０の第１ゲート電極Ｇ１と第１ソース電極Ｓ１との間の電位差を第１ゲートソース間電圧ＶＧ１Ｓ１とし、ここに流れる電流を第１ゲートソース電流ＩＧ１Ｓ１とすると、図３の点線で示す電流−電圧特性となる。これは、接合ＦＥＴ１０のゲート−ソース間がｐｎダイオードとなっているためである。一方、ＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２と第２ソース電極Ｓ２との間の電位差を第２ドレインソース間電圧ＶＤ２Ｓ２とし、ここに流れる電流を第２ドレインソース電流ＩＤ２Ｓ２とする。このとき、ＭＩＳＦＥＴ２０は擬似的ダイオード特性を有するため、図３の実線で示す飽和特性を有する電流−電圧特性となる。
【００２７】
図４は、本実施の形態１の接合ＦＥＴ１０の電流−電圧特性を示すグラフ図である。図中左側の点線の特性は、接合ＦＥＴ１０の第１ゲートソース間電圧ＶＧ１Ｓ１を変化させたときの、接合ＦＥＴ１０の第１ドレイン電極Ｄ１と第１ソース電極Ｓ１との間を流れる第１ドレインソース電流ＩＤ１Ｓ１の特性である。言い換えれば、接合ＦＥＴ１０単体（ＭＩＳＦＥＴ２０が接続されていない状態）での、ドレイン電流のゲート／ソース間電圧依存性である。閾値電圧は１Ｖである。第１ドレインソース電流ＩＤ１Ｓ１は、第１ゲートソース間電圧ＶＧ１Ｓ１＝１Ｖから立ち上がり、電圧が高くなるに従い増加する。第１ゲートソース間電圧ＶＧ１Ｓ１が２．５Ｖを超えると、第１ゲート電極Ｇ１と第１ソース電極Ｓ１との間のｐｎダイオードがオンし、第１ゲート電極Ｇ１から第１ソース電極Ｓ１間に上記図３の点線で示すようなゲート電流が流れる。その大きさは、第１ゲートソース間電圧ＶＧ１Ｓ１が３Ｖの場合、主電流である第１ドレインソース電流ＩＤ１Ｓ１の１〜２％程度となる。一例として、第１ドレインソース電流ＩＤ１Ｓ１＝１００Ａとすると第１ゲートソース電流ＩＧ１Ｓ１は、１〜２Ａである。
【００２８】
これに対し、本実施の形態１における接合ＦＥＴ１０の第１ゲート電極Ｇ１に擬似的ダイオード特性を有するＭＩＳＦＥＴ２０の第２ソース電極Ｓ２を接続させた構成とした場合の、ゲート電圧とドレイン電流との特性を、図４の実線によって示す。ここで、ゲート駆動回路から見て、この素子に加えるゲート電圧とは、ＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２と接合ＦＥＴ１０の第１ソース電極Ｓ１との間にかける電圧であり、素子ゲートソース間電圧ＶＤ２Ｓ１と記す。この素子のドレイン電流とは、主たるトランジスタである接合ＦＥＴ１０の第１ドレイン電極Ｄ１と第１ソース電極Ｓ１との間に流れる電流であり、上記の第１ドレインソース電流ＩＤ１Ｓ１である。即ち、図４の実線は、素子ゲートソース間電圧ＶＤ２Ｓ１を変化させたときの、第１ドレインソース電流ＩＤ１Ｓ１の変化の特性を示している。
【００２９】
ゲート駆動回路から見ると、接合ＦＥＴ１０単体の閾値電圧１Ｖに対し、ＭＩＳＦＥＴ２０の閾値電圧５Ｖ（上記図３の実線の特性などを参照）が加わる。従って、接合ＦＥＴ１０とＭＩＳＦＥＴ２０とから構成された素子全体の閾値電圧は６Ｖとなる。このように、本実施の形態１のような半導体装置の構成とすることで、直列に複数のダイオードを接続することなく、接合ＦＥＴの閾値電圧を向上することができる。これにより、ノイズによる誤点孤を起こし難い接合ＦＥＴを実現できる。結果として、接合ＦＥＴを備えた半導体装置の特性を向上させることができる。
【００３０】
また、図４の右側の破線には、素子ゲートソース間電圧ＶＤ２Ｓ１を変化させたときの、素子全体に流れる電流の変化の特性を示している。素子全体に流れる電流とは、ＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２から、主たるトランジスタである接合ＦＥＴ１０の第１ソース電極Ｓ１に流れる電流であり、素子ゲートソース電流ＩＤ２Ｓ１と記す。本実施の形態１の半導体装置では、ゲート駆動回路から見た素子のゲート電圧である素子ゲートソース間電圧ＶＤ２Ｓ１が７．５Ｖより高い場合において、素子ゲートソース電流ＩＤ２Ｓ１が上昇し、かつ、飽和するという特性を有している。その理由を以下で詳しく説明する。
【００３１】
接合ＦＥＴ１０の第１ゲート電極Ｇ１と第１ソース電極Ｓ１との間のｐｎ接合ダイオードがオンする電圧（２．５Ｖ）と、ＭＩＳＦＥＴ２０の立ち上がり電圧（５Ｖ）の和が７．５Ｖである。そして、素子ゲートソース間電圧ＶＤ２Ｓ１が７．５Ｖを超えることで、素子ゲートソース電流ＩＤ２Ｓ１は、ＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２と第２ソース電極Ｓ２とを流れる第２ドレインソース電流ＩＤ２Ｓ２と同様（即ち、ＩＤ２Ｓ１＝ＩＤ２Ｓ２）になる。これにより、上記図３の実線で示したように、第２ドレインソース電流ＩＤ２Ｓ２が飽和特性を有するならば、素子ゲートソース電流ＩＤ２Ｓ１も飽和特性を有することになる。
【００３２】
以上のように、本実施の形態１の半導体装置によれば、接合ＦＥＴにおいて、素子ゲートソース電流ＩＤ２Ｓ１は飽和特性を有する。従って、素子ゲートソース間電圧ＶＤ２Ｓ１が所定の電圧より高くなった場合でも、急激なゲート電流の増加を抑制することができる。これにより、ゲート駆動回路における負担を軽減することができる。結果として、接合ＦＥＴを備えた半導体装置の特性を、より向上させることができる。
【００３３】
なお、上述のような効果が得られる本実施の形態１の半導体装置のＭＩＳＦＥＴ２０としては、ゲートに正の電圧が印加されることでオン状態となるエンハンスメント型であり、ｎチャネル型のＭＩＳＦＥＴ２０を適用している。これに対し、本発明者はｐチャネル型のＭＩＳＦＥＴを適用することも検討した。ｐチャネル型のＭＩＳＦＥＴの場合、ゲートに正の電圧が印加されると、ｎチャネル型のＭＩＳＦＥＴとは逆にチャネルが閉じるため、デプレッション（ノーマリオン）型のＭＩＳＦＥＴを接続したことになる。更に、ＭＩＳＦＥＴ２０に並列接続しているダイオード３０に関しても、極性（アノード・カソードの向き）が逆転していることになる。これらの理由から、ｐチャネル型のＭＩＳＦＥＴを適用しても十分な効果は得られ難い。この観点から、本実施の形態１の半導体装置においては、制御用トランジスタとして、ｎチャネル型のエンハンスメント型ＭＩＳＦＥＴを適用する方が、より好ましい。
【００３４】
本実施の形態１の半導体装置が有する、以上のような構成の接合ＦＥＴ１０とＭＩＳＦＥＴ２０とを、同一の半導体チップ上に形成した構造について、詳しく説明する。図５には、本実施の形態１の半導体装置の要部断面図を示している。図中、左側の破線で囲まれた領域が本実施の形態１の接合ＦＥＴ１０を示し、右側の破線で囲まれた領域が本実施の形態１のＭＩＳＦＥＴ２０を示している。本実施の形態１の接合ＦＥＴ１０およびＭＩＳＦＥＴ２０は、半導体基板１１に形成されている。半導体基板１１は、ｎ型導電型のＳｉＣを主体とする半導体からなり、例えば２〜５×１０１８ｃｍ−３程度の不純物濃度である。ここでは、簡単のために一つのユニットの接合ＦＥＴ１０およびＭＩＳＦＥＴ２０のみを示しているが、実際には図示していない複数のユニットが並列に接続された構造となっている。以下で、図５を用いながら、本実施の形態１の接合ＦＥＴ１０およびＭＩＳＦＥＴ２０が有する構成要素に関して、詳しく説明する。
【００３５】
まず、本実施の形態１の接合ＦＥＴ１０が有する構成要素に関して、詳しく説明する。半導体基板１１は、接合ＦＥＴ１０のドレイン領域としても機能する。そのため、半導体基板１１の裏面には導体膜からなる裏面電極Ｍ１が形成されている。この裏面電極Ｍ１は接合ＦＥＴ１０の第１ドレイン電極Ｄ１となる。
【００３６】
半導体基板１１上には、ｎ型の半導体領域であるｎ型ドリフト層１２が形成されている。ｎ型ドリフト層１２の不純物濃度は半導体基板１１よりも低く、例えば１〜３×１０１６ｃｍ−３程度である。また、厚さは５〜１０μｍ程度である。
【００３７】
ｎ型ドリフト層１２の表面側には、分離部１３が形成されている。分離部１３はｎ型ドリフト層１２の深さ方向に形成した浅い溝に、酸化シリコンなどからなる絶縁膜を埋め込んだ構造となっている。
【００３８】
分離部１３とｎ型ドリフト層１２との境界部において、分離部１３の側壁の一部から底部、および、ｎ型ドリフト層１２の表面に渡って一体的に、ｐ型の半導体領域であるｐ型ゲート層１４が形成されている。従って、ｎ型ドリフト層１２とｐ型ゲート層１４とは、その境界部でｐｎ接合を形成している。ｐ型ゲート層１４は、例えば０．５〜１×１０２０ｃｍ−３程度の不純物濃度である。分離部１３の側壁または底部から見たｐ型ゲート層１４の厚さは、０．２〜０．３μｍ程度である。ｐ型ゲート層１４は、上記図１の回路図における接合ＦＥＴ１０の第１ゲート電極Ｇ１として機能する。
【００３９】
ｎ型ドリフト層１２の表面のうち、分離部１３が形成されていない領域にｎ型の半導体領域である第１ｎ型ソース層１５が形成されている。第１ｎ型ソース層１５の不純物濃度は半導体基板１１よりも高く、例えば１〜３×１０２０ｃｍ−３程度である。第１ｎ型ソース層１５は、ｎ型ドリフト層１２の表面から、深さ０．３〜０．４μｍ程度の位置まで形成されている。この第１ｎ型ソース層１５は、ｐ型ゲート層１４と接触するようにして形成されており、この部分でｐｎ接合が形成されている。第１ｎ型ソース層１５は、上記図１の回路図における接合ＦＥＴ１０の第１ソース電極Ｓ１として機能する。
【００４０】
第１ｎ型ソース層１５の表面には導体膜からなる第１表面電極Ｍ２が形成されている。この第１表面電極Ｍ２は接合ＦＥＴの第１ソース電極Ｓ１となる。また、ｐ型ゲート層１４のうち、ｎ型ドリフト層１２の表面に露出している部分には、導体膜からなる第２表面電極Ｍ３が形成されている。この第２表面電極Ｍ３は、接合ＦＥＴ１０の第１ゲート電極Ｇ１として機能する。ここで、本実施の形態１の半導体装置では、上述のように、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とは短絡接続されている。従って、接合ＦＥＴ１０の第１ゲート電極Ｇ１として機能する第２表面電極Ｍ３は、ＭＩＳＦＥＴ２０の第２ソース電極Ｓ２としても機能する。この構造については、後にＭＩＳＦＥＴ２０の構造を説明してから、より詳しく説明する。
【００４１】
以上が、本実施の形態１の半導体装置における主たるトランジスタである接合ＦＥＴの構造である。第１ｎ型ソース層１５、ｎ型ドリフト層１２、および、半導体基板１１は全てｎ型導電型の半導体領域であるから、第１表面電極Ｍ２と裏面電極Ｍ１とに電位差を与えることで電流が流れる。このとき、ｐ型ゲート層１４に導通している第２表面電極Ｍ３に印加される電圧を制御することで、ｐ型ゲート層１４からｎ型ドリフト層１２に生じる空乏層を制御することができる。そして、この空乏層の広がりによってｎ型ドリフト層１２の導通領域が変化し、電流量を制御することができる。
【００４２】
次に、本実施の形態１のＭＩＳＦＥＴ２０が有する構成要素に関して、詳しく説明する。本実施の形態１の半導体装置では、ＭＩＳＦＥＴ２０は上記の接合ＦＥＴ１０と同じ半導体基板１１において、接合ＦＥＴ１０と平面的に重ならない領域に、かつ、互いに隣り合うようにして形成されている。半導体基板１１上のｎ型ドリフト層１２のうち、ＭＩＳＦＥＴ２０を形成する領域には、ｐ型の半導体領域であるｐ型ウェル層２１が形成されている。ｐ型ウェル層２１の不純物濃度は、例えば２〜５×１０１７ｃｍ−３程度であり、表面から深さ１〜１．５μｍ程度の位置まで形成されている。本実施の形態１のＭＩＳＦＥＴ２０は、ｐ型ウェル層２１内に形成されている。そして、ＭＩＳＦＥＴ２０は、このｐ型ウェル層２１によってｎ型ドリフト層１２と分離される。
【００４３】
ｐ型ウェル層２１の表面の一部には、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜２２を介して、多結晶シリコンを主体とする導体膜からなるゲート電極２３が形成されている。このゲート電極２３は、上記図１の回路図中におけるＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２として機能する。ゲート電極２３の側壁には、他の部材とゲート電極２３とを絶縁分離するためのサイドウォールスペーサ２４が形成されている。サイドウォールスペーサ２４は、酸化シリコンを主体とする絶縁膜によって形成されている。
【００４４】
ゲート電極２３の側方下部に位置するｐ型ウェル層２１の表面には、ｎ型の半導体領域である第２ｎ型ソース層２５および第２ｎ型ドレイン層２６が形成されている。ここで、ゲート電極２３の片方の側方下部に第２ｎ型ソース層２５が形成され、他方の側方下部に第２ｎ型ドレイン層２６が形成されている。第２ｎ型ソース、ドレイン層２５，２６は、上述の第１ｎ型ソース層１５と同様の仕様で形成されており、不純物濃度は例えば１〜３×１０２０ｃｍ−３程度であり、表面から深さ０．３〜０．４μｍ程度の位置まで形成されている。第２ｎ型ソース層２５および第２ｎ型ドレイン層２６は、上記図１の回路図におけるＭＩＳＦＥＴ２０において、それぞれ、第２ソース電極Ｓ２および第２ドレイン電極Ｄ２として機能する。
【００４５】
ｐ型ウェル層２１の表面であって、ゲート絶縁膜２２の下部のうち、第２ｎ型ソース、ドレイン層２５，２６に平面的に挟まれる領域において、第２ｎ型ソース、ドレイン層２５，２６に電気的に接続するようにして、チャネル層２７が形成されている。これはＭＩＳＦＥＴ２０の動作において反転層（チャネル）が形成される領域であり、設定すべき不純物濃度は求められる特性によって変わる。
【００４６】
ここで、本実施の形態１のＭＩＳＦＥＴ２０では、第２ｎ型ソース層２５と第２ｎ型ドレイン層２６とでは、第２ｎ型ソース層２５の方が接合ＦＥＴ１０を形成した領域に近い位置に配置されるように、上記の構成が形成されている。特に、接合ＦＥＴ１０のｐ型ゲート層１４とＭＩＳＦＥＴ２０の第２ｎ型ソース層２５とは端部で接合している。更に、接合ＦＥＴ１０のｐ型ゲート層１４は、その一部がｐ型ウェル層２１と接触するようにして配置されている。即ち、ｐ型ゲート層１４とｐ型ウェル層２１とは両方ともｐ型導電型の半導体領域であるから、両者は電気的に同電位の状態で接続されている。
【００４７】
そして、前述のように、接合ＦＥＴ１０のｐ型ゲート層１４の表面を覆う第２表面電極Ｍ３は、ＭＩＳＦＥＴ２０の第２ｎ型ソース層２５の表面も覆うようにして、形成されている。これにより、接合ＦＥＴ１０のｐ型ゲート層１４と、ＭＩＳＦＥＴ２０の第２ｎ型ソース層２５とが、第２表面電極Ｍ３によって短絡接続されたことになる。なお、ＭＩＳＦＥＴ２０の第２ｎ型ソース層２５は、ＭＩＳＦＥＴ２０のソースとして機能する領域であるから、そこに導通している第２表面電極Ｍ３は、ＭＩＳＦＥＴ２０の第２ソース電極Ｓ２としても機能することになる。以上のようにして、上記図１を用いて説明したように、主たるトランジスタである接合ＦＥＴ１０の第１ゲート電極Ｇ１にＭＩＳＦＥＴの第２ソース電極Ｓ２を電気的に接続した構造を実現できる。
【００４８】
また、本実施の形態１のＭＩＳＦＥＴ２０では、ゲート電極２３と第２ｎ型ドレイン層２６との両方に電気的に接続するようにして、サイドウォールスペーサ２４を平面的に跨ぐようにして、第３表面電極Ｍ４が形成されている。言い換えれば、ＭＩＳＦＥＴ２０のゲート電極２３（上記図１の第２ゲート電極Ｇ２）と、ＭＩＳＦＥＴ２０の第２ｎ型ドレイン層２６とが、第３表面電極Ｍ４によって短絡接続されている。即ち、第３表面電極Ｍ４は、上記図１における第２ドレイン電極Ｄ２として機能する。以上のようにして、上記図１を用いて説明したように、本実施の形態１の半導体装置では、第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とを短絡接続したＭＩＳＦＥＴ２０の構造を実現できる。上述のように、このようにゲート電極とドレイン電極とを短絡接続したＭＩＳＦＥＴは、擬似的ダイオードとして動作する。
【００４９】
以上のようにして、接合ＦＥＴ１０と擬似的ダイオードとして動作するＭＩＳＦＥＴ２０とを同一半導体基板１１上に備え、それらのｐ型ゲート層１４（第１ゲート電極Ｇ１）と第２ｎ型ソース層２５（第２ソース電極Ｓ２）とを短絡接続した構造を実現できる。これにより、上記図１〜図４を用いて説明したような効果を有する本実施の形態１の半導体装置を、実際に形成できる。
【００５０】
特に、本実施の形態１の半導体装置のように、同一半導体基板１１上に接合ＦＥＴ１０とＭＩＳＦＥＴ２０とを配置することで、配線長を短くすることができる。例えば、接合ＦＥＴ１０のｐ型ゲート層１４とＭＩＳＦＥＴ２０の第２ｎ型ソース層２５とを短絡接続している第２表面電極Ｍ３を短くし、この箇所の配線インダクタンスを低減することで、より誤点孤を起こし難くすることができる。結果として、接合ＦＥＴを備えた半導体装置の特性を、より向上させることができる。
【００５１】
上記図５を用いて説明した構造の、本実施の形態１の半導体装置の製造方法について詳しく説明する。各構成要素の厚さ、不純物濃度などの仕様は、上記図５を用いて説明した仕様と同様となるようにして各工程を施す。
【００５２】
図６に示すように、ＳｉＣを主体とした半導体からなる半導体基板１１上に、ｎ型ドリフト層１２を形成する。ここでは、ｎ型の導電型であり、２〜５×１０１８ｃｍ−３程度の不純物濃度である半導体基板１１を用いる。そして、例えばエピタキシャル成長法などによって、ｎ型の導電型であり、１〜３×１０１６ｃｍ−３程度の不純物濃度であるｎ型ドリフト層１２を、５〜１０μｍ程度形成する。
【００５３】
その後、ｎ型ドリフト層１２上に、酸化シリコンを主体とする絶縁膜からなる酸化シリコン膜８１を形成する。酸化シリコン膜８１は、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって形成する。続いて、フォトリソグラフィ法およびエッチング法によって、所望の領域が開口するように、酸化シリコン膜８１をパターニングする。より具体的には、まず、酸化シリコン膜８１上にフォトレジスト膜（図示しない）を塗布し、マスク、露光、現像という一連のフォトリソグラフィ工程を施すことで、フォトレジスト膜に所望のパターンを転写する。その後、フォトレジスト膜をエッチングマスクとして、露出した部分の酸化シリコン膜８１にエッチングを施して除去することで、酸化シリコン膜８１をパターニングできる。以後、形成した膜をパターニングする工程は同様とする。
【００５４】
ここで、酸化シリコン膜８１を開口する所望の領域とは、後の工程でｎ型ドリフト層１２中にｐ型ウェル層２１（上記図５参照）を形成する領域を覆う部分の酸化シリコン膜８１である。以下で詳しく説明するように、ｐ型ウェル層２１は酸化シリコン膜８１をイオン注入マスクとして、イオン注入を施すことで形成する。このとき、イオン注入マスクとして形成するのは、フォトレジスト膜であっても良い。ただし、イオン注入工程に対してより安定なイオン注入マスクとしては、上記のように酸化シリコン膜８１を形成する方が、より好ましい。
【００５５】
次に、図７に示すように、酸化シリコン膜８１をイオン注入マスクとしてｎ型ドリフト層１２にイオン注入を施すことで、ｐ型ウェル層２１を形成する。ここでは、不純物濃度２〜５×１０１７ｃｍ−３程度、深さ１〜１．５μｍ程度のｐ型ウェル層２１となるように、アルミニウムイオンを注入する。なお、イオン注入によって半導体領域中に導入した不純物は、熱処理を施すことで活性化されて、所望の不純物濃度となる。また、この熱処理によって不純物は半導体領域中を拡散することで、厚さや深さが決まる。以後特筆しない限り、イオン注入によって導入する不純物の濃度、または、それによって形成される半導体領域の深さや厚さなどは、全ての熱処理を終えた後の設定値を記している。
【００５６】
続いて、同じ酸化シリコン膜８１をイオン注入マスクとして、ｎ型ドリフト層１２にイオン注入を施すことで、チャネル層２７を形成する。チャネル層２７の不純物濃度の設定値はＭＩＳＦＥＴ２０の電気特性によって決まり、例えば、閾値電圧などに影響する。ここでは、一例として、不純物濃度０．１〜１×１０１７ｃｍ−３程度となるように、窒素イオンを注入することで、ｎ型導電型化する。また、深さは１〜１．５μｍとなるようにイオン注入を施す。イオン注入工程終了後、酸化シリコン膜８１を除去する。
【００５７】
次に、図８に示すように、再度、ｎ型ドリフト層１２の上に酸化シリコン膜８２を形成し、所望の領域が開口するようにパターニングする。ここで、酸化シリコン膜８２を開口する所望の領域とは、後の工程で、ｐ型ゲート層１４のうち、ｎ型ドリフト層１２の表面に配置される部分のｐ型ゲート層１４を形成する領域を覆う部分の酸化シリコン膜８２である。
【００５８】
その後、酸化シリコン膜８２をイオン注入マスクとして、ｎ型ドリフト層１２にイオン注入を施すことで、ｐ型ゲート層１４を形成する。ここでは、不純物濃度０．５〜１×１０２０ｃｍ−３程度、深さ０．２〜０．３μｍ程度のｐ型ゲート層１４となるように、アルミニウムイオンを注入する。なお、ここで形成するｐ型ゲート層１４は、目的の構造のｐ型ゲート層１４の一部である。イオン注入工程終了後、酸化シリコン膜８２を除去する。
【００５９】
次に、図９に示すように、再度、ｎ型ドリフト層１２の上に酸化シリコン膜８３を形成し、所望の領域が開口するようにパターニングする。ここで、酸化シリコン膜８３を開口する所望の領域とは、後の工程で第１ｎ型ソース層１５、第２ｎ型ソース層２５、および、第２ｎ型ドレイン層２６を形成する領域を覆う部分の酸化シリコン膜８３である。
【００６０】
その後、酸化シリコン膜８３をイオン注入マスクとして、ｎ型ドリフト層１２にイオン注入を施すことで、第１ｎ型ソース層１５、第２ｎ型ソース層２５、および、第２ｎ型ドレイン層２６を形成する。ここでは、不純物濃度１〜３×１０２０ｃｍ−３程度、深さ０．３〜０．４μｍ程度の、第１ｎ型ソース層１５、第２ｎ型ソース層２５、および、第２ｎ型ドレイン層２６となるように、窒素イオンを注入する。なお、上記では、第１ｎ型ソース層１５、第２ｎ型ソース層２５、および、第２ｎ型ドレイン層２６を形成するためのイオン注入を同一工程として説明したが、これらは別工程で形成しても良い。その場合、酸化シリコン膜８３を用いたイオン注入マスクをかけ分けて、それぞれ別の条件でイオン注入を施す。ただし、第１ｎ型ソース層１５、第２ｎ型ソース層２５、および、第２ｎ型ドレイン層２６の不純物濃度や深さなどの仕様が同様であれば、上記のように同一の工程でイオン注入を施す方が、より好ましい。なぜなら、これにより工程数を削減できるからである。イオン注入工程終了後、酸化シリコン膜８３を除去する。
【００６１】
次に、図１０に示すように、再度、ｎ型ドリフト層１２の上に酸化シリコン膜８４を形成し、所望の領域が開口するようにパターニングする。ここで、酸化シリコン膜８４を開口する所望の領域とは、後の工程で、分離部１３（上記図５参照）を形成する領域を覆う部分の酸化シリコン膜８４である。
【００６２】
その後、酸化シリコン膜８４をエッチングマスクとして、ｎ型ドリフト層１２にドライエッチングを施す。これにより、ｎ型ドリフト層１２の深さ方向に窪んだトレンチ９０を形成する。ここでは、深さが０．８〜１μｍ程度となるように、トレンチ９０を形成する。
【００６３】
次に、図１１に示すように、トレンチ９０を形成するためのエッチングマスクとして用いた酸化シリコン膜８４をイオン注入マスクとして用い、トレンチ９０の側壁および底部にイオン注入を施すことで、ｐ型ゲート層１４を形成する。ここでは、不純物濃度２〜５×１０１８ｃｍ−３程度となるようにして、トレンチ９０の側壁から底部に渡って一体的にｐ型ゲート層１４を形成する。また、上記のように、トレンチ９０の底部のみならず側壁にもイオン注入を施すためには、斜めイオン注入を適用する方が、より好ましい。実際には、半導体基板１１面に対して垂直なイオン注入と斜めイオン注入とを両方施すことで、トレンチ９０の側壁の一部から底部に渡って一体的なｐ型ゲート層１４を形成する。この工程により、上記図８の工程で既に形成していた、ｎ型ドリフト層１２の表面に配置するｐ型ゲート層１４と、本工程でトレンチ９０の側壁と底部とに形成したｐ型ゲート層１４とが電気的に接続され、一体的にｐ型ゲート層１４が形成されたことになる。言い換えれば、トレンチ９０の側壁の一部から底部、および、ｎ型ドリフト層１２の表面に渡って一体的に、ｐ型ゲート層１４を形成したことになる。イオン注入工程終了後、酸化シリコン膜８４を除去する。
【００６４】
以上の工程を終えた後、先の工程で注入した不純物イオンを活性化するために、１７００℃で熱処理を施す。
【００６５】
次に、図１２に示すように、半導体基板１１の表面側からトレンチ９０を埋め込むようにして、酸化シリコンを主体とする絶縁膜である酸化シリコン膜９１を形成する。この酸化シリコン酸化膜９１は、熱酸化法やＣＶＤ法などによって形成する。
【００６６】
次に、図１３に示すように、先の工程で形成した酸化シリコン膜９１に対してエッチバックを施すことで、トレンチ９０以外の部分に形成された酸化シリコン膜９１を除去する。このようにして、トレンチ９０およびそれを埋め込む酸化シリコン膜９１からなる、浅溝型の分離部１３を形成する。
【００６７】
続いて、熱酸化法によって、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜２２を形成する。その後、ゲート絶縁膜２２上に、ＣＶＤ法によって、多結晶シリコンを主体とする導体膜からなるゲート電極２３を形成する。その後、フォトリソグラフィ法およびドライエッチング法などによって、これらを所望の形状に加工する。ここで、ゲート絶縁膜２２およびゲート電極２３は、上記図５を用いて説明したＭＩＳＦＥＴ２０を構成する要素であり、当該図５で説明した構造となるように加工する。より具体的には、チャネル層２７を覆うようにして残るように、かつ、側方下部に第２ｎ型ソース、ドレイン層２５，２６が配置されるように、ゲート絶縁膜２２およびゲート電極２３を加工する。
【００６８】
次に、図１４に示すように、半導体基板１１の表面側から、上記で形成した構造を一体的に覆うようにして、ＣＶＤ法によって酸化シリコン膜９２を形成する。この酸化シリコン膜９２は、各電極などの導体部を絶縁分離するために形成する。そこで、続く工程では、酸化シリコン膜９２を必要な部分に残すようにドライエッチングなどにより加工する。ここでは、ゲート電極２３の側壁部にサイドウォールスペーサ２４として酸化シリコン膜９２を残す必要がある。そこで、当該領域の酸化シリコン膜９２をエッチングから保護するためのエッチングマスクとして、フォトレジスト膜９３を形成する。その際、上記の工程で形成した分離部１３も酸化シリコン膜によって形成されているから、これが除去されないために、エッチングから保護する必要がある。従って、フォトレジスト膜９３は、ゲート電極２３の側壁部の酸化シリコン膜９２と、分離部１３とを覆うように、フォトリソグラフィ法などによってパターニングする。
【００６９】
続いて、フォトレジスト膜９３をエッチングマスクとして酸化シリコン膜９２にドライエッチングを施すことで、ゲート電極２３の側壁を覆うような酸化シリコン膜９２からなる、サイドウォールスペーサ２４を形成する。その際、分離部１３はフォトレジスト膜９３によって保護され、エッチングが施されずに残る。エッチング工程終了後、フォトレジスト膜９３を除去する。
【００７０】
次に、図１５に示すように、半導体基板１１の表面側から、上記で形成した構造を一体的に覆うようにして、表面電極膜ＭＡを形成する。例えば、表面電極膜ＭＡとして、５０ｎｍ程度のニッケル膜と、０．３μｍ程度のアルミニウム膜との積層膜を、スパッタリング法などによって形成する。その後、熱処理を施すことで、シリコンとニッケル膜とが接触している箇所をニッケルシリサイド化する。これにより、表面電極膜ＭＡと各部材との接触抵抗を低減できる。なお、シリコンとニッケル膜とが接触している箇所とは、第１ｎ型ソース層１５の表面、ｐ型ゲート層１４および第２ｎ型ソース層２５の表面、ゲート電極２３、および、第２ｎ型ドレイン層２６の表面である。
【００７１】
次に、図１６に示すように、表面電極膜ＭＡをパターニングする。特に、第１ｎ型ソース層１５に導通する第１表面電極Ｍ２と、ｐ型ゲート層１４および第２ｎ型ソース層２５に一体的に導通する第２表面電極Ｍ３と、ゲート電極２３および第２ｎ型ドレイン層２６に一体的に導通する第３表面電極Ｍ４とに分離するように、表面電極膜ＭＡをパターニングする。
【００７２】
その後、裏面研削およびエッチング法などによって、半導体基板１１の裏面を削り、半導体基板１１を所望の厚さにする。続いて、上記図１５の表面電極膜ＭＡと同様にして、半導体基板１１の裏面に裏面電極Ｍ１を形成する。
【００７３】
以上のようにして、上記図５を用いて説明した構造の、同一半導体基板１１上に配置された接合ＦＥＴ１０およびＭＩＳＦＥＴ２０を備えた半導体装置を形成することができる。
【００７４】
本発明者の検証によれば、チャネル層２７を形成しない場合は立ち上がり電圧が１０Ｖを超えていた。そのため、本実施の形態１のＭＩＳＦＥＴ２０ようにチャネル層２７を設ける構造とし、立ち上がり電圧が５Ｖになるように調整した。これは、本実施の形態１のＭＩＳＦＥＴ２０のドレイン電流−電圧特性として図２に示したものである。ＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２（第３表面電極Ｍ４）の電圧（ゲート電極２３の電圧に等しい）が９Ｖのとき、ＭＩＳＦＥＴ２０のドレイン電流は０．５Ａであった。
【００７５】
また、本発明者の検証によれば、接合ＦＥＴ１０単体の第１ドレインソース電流ＩＤ１Ｓ１−第１ゲートソース間電圧ＶＧ１Ｓ１特性は、上記図４の左側の点線で示したものであり、閾値電圧は１．２Ｖであった。また、接合ＦＥＴ１０の第１ゲート電極Ｇ１である短絡電極（上記図５の第２表面電極Ｍ３）の電圧（第１ゲートソース間電圧ＶＧ１Ｓ１）が２．５Ｖ、第１ドレイン電極Ｄ１（上記図５の裏面電極Ｍ１）の電圧が１Ｖのとき、接合ＦＥＴ１０の第１ドレインソース電流ＩＤ１Ｓ１は１００Ａであった。
【００７６】
接合ＦＥＴ１０とＭＩＳＦＥＴ２０を組み合わせた本実施の形態１の断面構造（上記図５参照）を有する複合半導体素子の場合、外部のゲート駆動回路からの電圧は、ＭＩＳＦＥＴ２０の第３表面電極Ｍ４に印加される。そして、この電圧は、接合ＦＥＴ１０のｐ型ゲート層１４および第１ｎ型ソース層１５と、ＭＩＳＦＥＴ２０の第２ｎ型ドレイン層２６および第２ｎ型ソース層２５との間で分担される。これにより、外部ドライブ回路から見た第１ドレインソース電流Ｉｄ１Ｓ１−素子ゲートソース間電圧ＶＤ２Ｓ１は、上記図４の実線で示すように、接合ＦＥＴ１０単体の場合に比べて高電圧側にシフトしたものとなる。より具体的には、閾値電圧を６．２Ｖまで向上させることができる。外部ドライブ回路の出力電圧を７．５Ｖとすることにより、接合ＦＥＴ１０の第１ゲートソース間電圧ＶＧ１Ｓ１が２．５Ｖとなり、主電流である複合半導体素子のドレイン電流（第１ドレインソース電流ＩＤ１Ｓ１に相当）が１００Ａとなった。このときのオン抵抗は２．５ｍΩｃｍ２であった。
【００７７】
また、上述の通り、ＭＩＳＦＥＴ２０の第２ドレインソース電流ＩＤ２Ｓ２は飽和特性を有するため、外部ドライブ回路から見たときの複合半導体素子のゲート電流（素子ゲートソース電流ＩＤ２Ｓ１に相当）にも、上記図４の右側の破線で示すような飽和特性を有することになる。ゲートドライブ回路の電圧が１０Ｖになった場合でも、電圧分担によりＭＩＳＦＥＴ２０の第２ドレインソース間電圧ＶＤ２Ｓ２は７．４Ｖ（上記図３の点Ａ）となる。その結果、接合ＦＥＴ１０の第１ゲートソース間電圧ＶＧ１Ｓ１は２．６Ｖ（上記図３の点Ｂ）にしかならない。本発明者の検証によれば、例えばＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２（上記図５の第３表面電極Ｍ４）の電圧が７．４Ｖのとき、ＭＩＳＦＥＴ２０の第２ドレインソース電流ＩＤ２Ｓ２は０．３Ａ（上記図３の電流Ｉ１）であった。従って、このときの外部ドライバから見た複合半導体素子のゲート電流（素子ゲートソース電流ＩＤ２Ｓ１に相当）も、０．３Ａ（上記図４の電流Ｉ２）に抑制できたことになる。
【００７８】
また、本実施の形態１の半導体装置において、ＭＩＳＦＥＴ２０に並列接続されているダイオード３０の役割は、オン状態からオフ状態への移行を速めるために適用している。これに関して、以下で詳しく説明する。
【００７９】
上記図１を用いて、第２ドレイン電極Ｄ２の電位を第１ソース電極Ｓ１より低く設定した場合を説明する。この場合、本実施の形態１のＭＩＳＦＥＴ２０では第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とを短絡接続しているため、ＭＩＳＦＥＴ２０はオフ状態となる。このとき、ダイオード３０が無いと第２ソース電極Ｓ２（即ち、接合ＦＥＴ１０の第１ゲート電極Ｇ１）の電位は固定されない。本実施の形態１のようにしてダイオード３０を備えていれば、上記の電位状態ではダイオード３０は順バイアス状態であるため、第２ソース電極Ｓ２の電位が固定される。第１ゲート電極Ｇ１と第１ソース電極Ｓ１との間においては、第１ゲート電極Ｇ１の電位が高い場合が順バイアス状態である。従って、第２ドレイン電極Ｄ２と第１ソース電極Ｓ１との間で考えると、２つのダイオードが極性を逆にして直列接続された状態であるから、これらを介して第２ドレイン電極Ｄ２と第１ソース電極Ｓ１との間に電流が流れることはない。本実施の形態１の半導体装置において、上記図５の構造はこれを実現するための構造であり、オフ動作の高速化を達成することができる。
【００８０】
（実施の形態２）
本実施の形態２の半導体装置は、上記実施の形態１の半導体装置と同様に、上記図１の回路図を用いて説明したような接合ＦＥＴ１０とＭＩＳＦＥＴ２０とからなる複合半導体素子を有している。
【００８１】
本実施の形態２の半導体装置の要部断面図を図１７に示す。本実施の形態２の半導体装置では、接合ＦＥＴ１０とＭＩＳＦＥＴ２０とは異なる半導体基板（チップ）に形成されている。接合ＦＥＴ１０は第１半導体基板１１ａに形成され、ＭＩＳＦＥＴ２０は第２半導体基板１１ｂに形成されている。これら２つの半導体基板１１ａ，１１ｂは、同一の放熱基板７０上に半田接合されている。そして、これらは同一のパッケージに封止されている。以下で、本実施の形態２の半導体装置の構造を、より詳しく説明する。
【００８２】
本実施の形態２の接合ＦＥＴ１０は、上記図５の左側に示した接合ＦＥＴ１０の部分と同様の構造を、ＳｉＣを主体とした第１半導体基板１１ａに形成したものである。また、本実施の形態２のＭＩＳＦＥＴ２０は、上記図５の右側に示したＭＩＳＦＥＴ２０の部分と同様の構造を、ＳｉＣを主体とした第２半導体基板１１ｂに形成したものである。ただし、本実施の形態２のＭＩＳＦＥＴ２０では、第２半導体基板１１ｂとして、ｐ型導電型のシリコンを主体とした基板を用いても良い。これは、本実施の形態２の半導体装置では必要な電流容量が１Ａ程度であり、かつ、ＭＩＳＦＥＴ２０の耐圧として３０Ｖ程度あれば良いためである。
【００８３】
放熱基板７０は上部に絶縁層を有しており、接合ＦＥＴ１０を備えた第１半導体基板１１ａ、および、ＭＩＳＦＥＴ２０を備えた第２半導体基板１１ｂは、この放熱基板７０上に配置されている。また、放熱基板７０上には、パッケージのソース端子と繋がっているソース端子電極７１Ｓ、パッケージのドレイン端子と繋がっているドレイン端子電極７２Ｄ、パッケージのゲート端子と繋がっているゲート端子電極７３Ｇ、および、パッケージ外部とは繋がっていない中間端子電極７４が配置されている。接合ＦＥＴ１０およびＭＩＳＦＥＴ２０は、これらの各端子電極７１Ｓ，７２Ｄ，７３Ｇ，７４を介して回路を構成し、かつ、パッケージ外部に電気的に接続できるようになっている。
【００８４】
接合ＦＥＴ１０は、第１半導体基板１１ａにおいて、第１ソース電極Ｓ１および第１ゲート電極Ｇ１を上面に備え、第１ドレイン電極Ｄ１を下面に備えている。また、ＭＩＳＦＥＴ２０は、第２半導体基板１１ｂにおいて、第２ドレイン電極Ｄ２および第２ゲート電極Ｇ２を上面に備え、第２ソース電極Ｓ２を上面および下面の２箇所に備えている。
【００８５】
接合ＦＥＴ１０において、第１半導体基板１１ａの下面の第１ドレイン電極Ｄ１は、放熱基板７０上のドレイン端子電極７２Ｄに対して、半田接合によって電気的に接続されている。また、ＭＩＳＦＥＴ２０において、第２半導体基板１１ｂの下面の第２ソース電極Ｓ２は、放熱基板７０上の中間端子電極７４に対して、半田接合によって電気的に接続されている。接合ＦＥＴ１０において、第１半導体基板１１ａの上面の第１ソース電極Ｓ１は、放熱基板７０上のソース端子電極７１Ｓに対して、金属ワイヤ７５ａによって電気的に接続されている。
【００８６】
更に、本実施の形態２の半導体装置では、接合ＦＥＴ１０において、第１半導体基板１１ａの上面の第１ゲート電極Ｇ１は、第２半導体基板１１ｂに形成されたＭＩＳＦＥＴ２０の第２ソース電極Ｓ２に対して、二つの金属ワイヤ７５ｂによって電気的に接続されている。一つは、第１ゲート電極Ｇ１と、放熱基板７０上の中間端子電極７４とが金属ワイヤ７５ｂで接続されている。これにより、第１ゲート電極Ｇ１は、中間端子電極７４を介して、第２半導体基板１１ｂの仮面の第２ソース電極Ｓ２と電気的に接続されている。もう一つは、第１ゲート電極Ｇ１と、ＭＩＳＦＥＴ２０が備えられた第２半導体基板１１ｂの上面の第２ソース電極Ｓ２とが金属ワイヤ７５ｂで接続されている。これによって、上記図１の回路図によって説明した構造のうち、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とが短絡接続した構造を実現している。
【００８７】
また、更に、本実施の形態２の半導体装置では、ＭＩＳＦＥＴ１０において、第２半導体基板１１ｂの上面の第２ゲート電極Ｇ２は、放熱基板７０上に形成されたゲート端子電極７３Ｇに対して、金属ワイヤ７５ｃによって電気的に接続されている。また、同様に、ＭＩＳＦＥＴ２０において、第２半導体基板１１ｂの上面の第２ドレイン電極Ｄ２は、放熱基板７０上に形成されたゲート端子電極７３Ｇに対して、金属ワイヤ７５ｄによって電気的に接続されている。言い換えれば、本実施の形態２の半導体装置では、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２および第２ドレイン電極Ｄ２は、同じゲート端子電極７３Ｇに電気的に接続されている。これによって、上記図１の回路図によって説明した構造のうち、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とが短絡接続した構造を実現している。なお、本図１７中のゲート端子電極７３Ｇは、上記図１中の第２ドレイン電極Ｄ２と対応している。
【００８８】
以上のようにして、上記図１に示した接合ＦＥＴ１０とＭＩＳＦＥＴ２０とからなる半導体装置の構成を、別チップを用いて同一の放熱基板７０上に配置させて、実現することができる。動作上の効果は、上記実施の形態１と同様である。即ち、閾値電圧の向上と、ゲート電流の抑制を実現し得る。
【００８９】
更に、本実施の形態２の半導体装置では、接合ＦＥＴ１０とＭＩＳＦＥＴ２０とを別チップとして構成することで、半導体装置の構造、および、各素子の製造工程を簡略化することができる。
【００９０】
一方、配線長を短くして配線インダクタンスを低減することで誤点孤の可能性を軽減するという観点からは、上記実施の形態１のように、同一基板上に接合ＦＥＴ１０およびＭＩＳＦＥＴ２０を形成した構造の方が、より好ましい。
【００９１】
以上のような本実施の形態２の半導体装置において、他の配線方法に関して説明する。図１８に示すように、接合ＦＥＴ１０とＭＩＳＦＥＴ２０とは、異なる半導体基板（チップ）からなる構成とし、これらを同一の放熱基板７０上に半田接合させ、同一のパッケージに封止している。この点は、上記図１７を用いて説明した半導体装置と同様である。また、それらの配線構造に関しても、以下で説明する点を除いて、上記図１７を用いて説明した配線構造と同様である。
【００９２】
第２半導体基板１１ｂに形成されたＭＩＳＦＥＴ２０では、上面の第２ソース電極Ｓ２が絶縁膜で覆われ、金属ワイヤなどを結線できるパッド部が存在しないことがある。この場合でも、ＭＩＳＦＥＴ２０の内部においては、ｐ型ウェル層２１と第２ｎ型ソース層２５とは短絡されているため（一例として上記図５参照）、接合ＦＥＴ１０およびＭＩＳＦＥＴ２０の半田接続方法は上記図１７と同様で良い。そして、第１ゲート電極Ｇ１と第２ソース電極Ｓ２とを直接接続している金属ワイヤ７５ｂを取り除くことで、同様の回路構成を実現できる。
【００９３】
以上のような構造を適用しても、上記図１に示した接合ＦＥＴ１０とＭＩＳＦＥＴ２０とからなる半導体装置の構成を、別チップを用いて同一の放熱基板７０上に配置させて、実現することができる。この点は、上記図１７を用いて説明した構造と同様であり、同様の効果が得られる。即ち、構造および製造方法を簡略化できる。また、動作上の効果は、上記実施の形態１と同様である。即ち、閾値電圧の向上と、ゲート電流の抑制を実現し得る。
【００９４】
更に、他の配線方法に関して説明する。図１９に示すように、接合ＦＥＴ１０とＭＩＳＦＥＴ２０とは、異なる半導体基板（チップ）からなる構成とし、これらを同一の放熱基板７０上に半田接合させ、同一のパッケージに封止している。この点は、上記図１７を用いて説明した半導体装置と同様である。また、それらの配線構造に関しても、以下で説明する点を除いて、上記図１７を用いて説明した配線構造と同様である。
【００９５】
第２半導体基板１１ｂに形成されたＭＩＳＦＥＴ２０では、第２ドレイン電極Ｄ２が第２半導体基板１１ｂの下面に配置されることがある。なお、第２半導体基板１１ｂの上面には第２ソース電極Ｓ２および第２ゲート電極Ｇ２が形成されている。このように、第２ドレイン電極Ｄ２が第２半導体基板１１ｂの下面に配置されている場合、上記図１７や上記図１８で適用した中間端子電極７４は不要である。
【００９６】
接合ＦＥＴ１０における第１半導体基板１１ａの上面に配置された第１ゲート電極Ｇ１は、ＭＩＳＦＥＴ２０における第２半導体基板１１ｂの上面に配置された第２ソース電極Ｓ２に対して、金属ワイヤ７５ｂによって電気的に接続されている。これによって、上記図１の回路図によって説明した構造のうち、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とが短絡接続した構造を実現している。
【００９７】
更に、ＭＩＳＦＥＴ２０において、第２半導体基板１１ｂの下面の第２ドレイン電極Ｄ２は、放熱基板７０上のゲート端子電極７３Ｇに対して、半田接合によって電気的に接続されている。更に、ＭＩＳＦＥＴ２０において、第２半導体基板１１ｂの上面の第２ゲート電極Ｇ２は、放熱基板７０上に形成されたゲート端子電極７３Ｇに対して、金属ワイヤ７５ｃによって電気的に接続されている。言い換えれば、本実施の形態２の半導体装置では、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２および第２ドレイン電極Ｄ２は、同じゲート端子電極７３Ｇに電気的に接続されている。これによって、上記図１の回路図によって説明した構造のうち、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とが短絡接続した構造を実現している。なお、本図１９中のゲート端子電極７３Ｇは、上記図１中の第２ドレイン電極Ｄ２と対応している。
【００９８】
以上のような構造を適用しても、上記図１に示した接合ＦＥＴ１０とＭＩＳＦＥＴ２０とからなる半導体装置の構成を、別チップを用いて同一の放熱基板７０上に配置させて、実現することができる。この点は、上記図１７を用いて説明した構造と同様であり、同様の効果が得られる。即ち、構造および製造方法を簡略化できる。また、動作上の効果は、上記実施の形態１と同様である。即ち、閾値電圧の向上と、ゲート電流の抑制を実現し得る。
【００９９】
（実施の形態３）
本実施の形態３では、上記実施の形態１で説明した、接合ＦＥＴ１０およびＭＩＳＦＥＴ２０からなる半導体素子を適用して有効な半導体装置について説明する。本実施の形態３の半導体装置の回路図を図２０に示す。本実施の形態３の半導体装置では、独立な二つの個別半導体素子からなる接合ＦＥＴ１０およびＭＩＳＦＥＴ２０を、構成要素として有している。即ち、接合ＦＥＴ１０とＭＩＳＦＥＴ２０とは、異なるパッケージによって構成されている。そして、接合ＦＥＴ１０およびＭＩＳＦＥＴ２０などの半導体素子の端子を、同一の回路ボード（またはプリント基板）６０上に配置し、回路ボード６０上の配線により接続させて構成されている。
【０１００】
図２０に示すのは、ＰＦＣ（力率改善回路）用の昇圧回路ＵＣである。この昇圧回路ＵＣは、以下の構成要素を備えている。回路ボード６０上には、二つのダイオード３１，３２が配置されている。これらのダイオード３１，３２としては、損失を低減し、変換効率を高めるために、ＳｉＣショットキーダイオードが適用されている。また、回路ボード６０上には、コンデンサ３３およびコイル３４が配置されている。これらのダイオード３１，３２、コンデンサ３３およびコイル３４の素子に、スイッチング素子ｓｗを加えることで、昇圧回路ＵＣは構成されている。また、このスイッチング素子ｓｗを制御するゲート駆動回路３５を有している。本実施の形態３の半導体装置が有する昇圧回路ＵＣでは、スイッチング素子ｓｗとして接合ＦＥＴ１０を適用している。図２０中において、破線で囲まれた領域が、スイッチング素子ｓｗとして機能する領域である。スイッチング素子ｓｗは、主たるトランジスタとして接合ＦＥＴ１０を有し、制御用トランジスタとしてＭＩＳＦＥＴ２０を備えている。上記の素子の回路ボード６０上での配線接続方法について、以下で詳しく説明する。
【０１０１】
回路ボード６０上には、入力端子（＋）からコイル３４とダイオード３２を経て出力端子（＋）に至る高圧側の主配線３６ａと、入力端子（−）から出力端子（−）に至る低圧側の主配線３６ｂとが配置されている。
【０１０２】
接合ＦＥＴ１０の第１ドレイン電極Ｄ１は、回路ボード６０上の配線３６ｃによって、高圧側の主配線３６ａに接続されている。また、接合ＦＥＴ１０の第１ソース電極Ｓ１は、回路ボード６０上の配線３６ｄによって、低圧側の主配線３６ｂに接続されている。
【０１０３】
接合ＦＥＴ１０の第１ゲート電極Ｇ１は、回路ボード６０上の配線３６ｅによって、ＭＩＳＦＥＴ２０の第２ソース電極Ｓ２に接続されている。これによって、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とは短絡接続された構造となる。また、ＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２は、回路ボード６０上の配線３６ｆによって第２ゲート電極Ｇ２と接続されている。これにより、ＭＩＳＦＥＴ２０の第２ドレイン電極Ｄ２と第２ゲート電極Ｇ２とは短絡接続された構造となる。なお、ＭＩＳＦＥＴ２０と並列接続するように、ダイオード３０が内蔵されている。
【０１０４】
また、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２（第２ドレイン電極Ｄ２と同電位）は、回路ボード６０上の配線３６ｇによって、ゲート駆動回路３５に接続されている。
【０１０５】
以上のような配線接続方法とすることで、本実施の形態３の昇圧回路ＵＣに適用するスイッチング素子ｓｗを、上記実施の形態１において上記図１を用いて説明したような構成とすることができる。即ち、本実施の形態３の半導体装置は、主たるトランジスタとしての接合ＦＥＴ１０と、制御用トランジスタとしてのＭＩＳＦＥＴ２０とからなるスイッチング素子ｓｗを有している。従って、このようなスイッチング素子ｓｗにおいても、上記実施の形態１と同様に、閾値電圧の向上と、ゲート電流の抑制を実現し得るという、動作上の効果をもたらす。本実施の形態３の昇圧回路ＵＣにおいては、接合ＦＥＴ１０のスイッチング速度を速めてスイッチング損失を低減させるために、スイッチングオン時のゲート駆動回路３５の出力電圧を１０Ｖに設定したとしても、過剰なゲート電流を抑制できる。これにより、ゲート駆動回路３５の負担が軽減され、ゲート駆動回路３５を小型化することができる。結果として、接合ＦＥＴを備えた半導体装置の特性を、より向上させることができる。
【０１０６】
そして、本実施の形態３の半導体装置では、異なるパッケージとして独立した接合ＦＥＴ１０およびＭＩＳＦＥＴ２０を用い、回路ボード６０上で結線することで、上記図１の回路図に示すような構成を実現している。これにより、半導体装置の構造、および、各素子の製造工程を、より簡略化することができる。
【０１０７】
一方、配線長を短くして配線インダクタンスを低減することで誤点孤の可能性を軽減するという観点からは、上記実施の形態１のように同一基板上に接合ＦＥＴ１０およびＭＩＳＦＥＴ２０を形成した構造、または、上記実施の形態２のように同一パッケージ内に配置した構造の方が、より好ましい。
【０１０８】
（実施の形態４）
本実施の形態４では、上記実施の形態１で説明した、接合ＦＥＴ１０およびＭＩＳＦＥＴ２０からなる半導体素子を適用して有効な、他の半導体装置について説明する。本実施の形態４の半導体装置の回路図を図２１に示す。図２１に示すのは、単相インバータ（あるいは３相インバータの１相分）を示した回路図である。以下、単にインバータＩＮＶと記す。
【０１０９】
本実施の形態４の半導体装置が有するインバータＩＮＶを構成する要素について、詳しく説明する。インバータＩＮＶでは、入力（＋）と出力との間の部分を上アームＡ１と称し、入力（−）と出力との間の部分を下アームＡ２と称する。本実施の形態４では、上アームＡ１および下アームＡ２間の電位差（入力（＋）と入力（−）との間の電圧）ＶＤＤは３００Ｖである。
【０１１０】
各アームＡ１，Ａ２には、それぞれ以下の構成のスイッチング素子ｓｗが備えられている。図２１中では、破線で囲まれた領域が、本実施の形態４のスイッチング素子ｓｗを構成している部分である。スイッチング素子ｓｗは、主たるトランジスタとして第１および第２接合ＦＥＴ１０ａ，１０ｂを有しており、制御用トランジスタとして第１および第２ＭＩＳＦＥＴ２０ａ，２０ｂを有している。ここでは、上アームＡ１には第１接合ＦＥＴ１０ａおよび第１ＭＩＳＦＥＴ２０ａが備えられ、下アームＡ２には第２接合ＦＥＴ１０ｂおよび第２ＭＳＩＦＥＴ２０ｂが備えられている。各接合ＦＥＴ１０ａ，１０ｂの耐圧は６００Ｖ、閾値電圧は１．２Ｖであり、１００Ａを通電したときのオン電圧は１Ｖである。また、スイッチオフ時に電流が還流できるように、第１接合ＦＥＴ１０ａには第１フライホイールダイオード（第１ダイオード）３１ａ、第２接合ＦＥＴ１０ｂには第２フライホイールダイオード（第１ダイオード）３１ｂが、それぞれ並列に接続されている。
【０１１１】
第１接合ＦＥＴ１０ａの第１ゲート電極Ｇ１ａは、第１ＭＩＳＦＥＴ２０ａの第２ソース電極Ｓ２ａに接続され、第２接合ＦＥＴ１０ｂの第１ゲート電極Ｇ１ｂは、第２ＭＩＳＦＥＴ２０ｂの第２ソース電極Ｓ２ｂに接続されている。また、第１ＭＩＳＦＥＴ２０ａの第２ゲート電極Ｇ２ａと第２ドレイン電極Ｄ２ａとは短絡接続され、第２ＭＩＳＦＥＴ２０ｂの第２ゲート電極Ｇ２ｂと第２ドレイン電極Ｄ２ｂとは短絡接続されている。そして、各接合ＦＥＴ１０ａ，１０ｂの第２ゲート電極Ｇ２ａ，Ｇ２ｂ（第２ドレイン電極Ｄ２ａ，Ｄ２ｂに相当）は、それぞれが第１ゲート駆動回路３５ａまたは第２ゲート駆動回路３５ｂに接続されている。
【０１１２】
このように、各アームＡ１，Ａ２を構成するスイッチング素子ｓｗは、上記実施の形態１において、上記図１を用いて説明した構造となっている。
【０１１３】
インバータＩＮＶでは、入力（＋）と入力（−）間で短絡を生じないように、上アームＡ１および下アームＡ２のスイッチング素子ｓｗである第１接合ＦＥＴ１０ａと第２接合ＦＥＴ１０ｂとが、同時にオンしないよう制御される。即ち、上アームＡ１の第１ゲート駆動回路３５ａから第１接合ＦＥＴ１０ａをオンさせる電圧が出力されている場合、下アームＡ２の第２ゲート駆動回路３５ｂからは第２接合ＦＥＴ１０ｂをオフさせる電圧が出力されていなければならない。逆も同様である。
【０１１４】
上記のようなスイッチング動作の例として、上下アームＡ１，Ａ２の各接合ＦＥＴ１０ａ，１０ｂがどちらもオフである状態から、下アームＡ２の第２接合ＦＥＴ１０ｂをオンさせる場合を説明する。二つの接合ＦＥＴ１０ａ，１０ｂがオフしている場合、平衡状態であれば、全体に入力する電位差ＶＤＤ（３００Ｖ）は上下アームＡ１，Ａ２の各接合ＦＥＴ１０ａ，１０ｂで均等に分担される。即ち、上アームＡ１の接合ＦＥＴ１０ａの第１ソース電極Ｓ１ａの電位は、全体に入力する電位差ＶＤＤの半分（１５０Ｖ）に等しい。このとき、第１接合ＦＥＴ１０ａはオフ状態であるので、第１ゲート駆動回路３５ａからの出力電圧は、第１ソース電極Ｓ１ａの電位と同じになっている。即ち、第１ソース電極Ｓ１ａから見た第２ドレイン電極Ｄ２ａの電位は０Ｖである。
【０１１５】
この状態で、下アームＡ２の第２接合ＦＥＴ１０ｂをオンさせる。オン電圧は全体に入力する電位差ＶＤＤの半分（１５０Ｖ）に比べて十分小さいので、上アームＡ１の第１ソース電極Ｄ１ａの電圧変化は、ほぼ全体に入力する電位差ＶＤＤの半分となる。ここで、第１接合ＦＥＴ１０ａのゲート−ドレイン間およびゲート−ソース間には容量成分が存在する。従って、第１接合ＦＥＴ１０ａが直接第１ゲート駆動回路３５ａに繋がっている場合、第１ソース電極Ｓ１ａの電圧変化により、この容量成分の充放電が生じ、結果として第１ゲート電極Ｇ１ａの電位が上昇する。上記容量成分による第１接合ＦＥＴ１０ａの入力容量をＣｉｓｓ、期間容量をＣｒｓｓ、全体に入力する電位差をＶＤＤとすると、上記の電位上昇分は、Ｃｒｓｓ／（Ｃｉｓｓ＋Ｃｒｓｓ）×ＶＤＤ／２である。第１接合ＦＥＴ１０ａを直接駆動させた場合、第１ゲート電極Ｇ１ａの電位上昇は１．６Ｖとなり、閾値電圧を超えることによる、上下二つの第１および第２接合ＦＥＴ１０ａ，１０ｂが同時にオンするアーム短絡が生じる可能性がある。
【０１１６】
この点、本実施の形態４の半導体装置では、第１接合ＦＥＴ１０ａの第１ゲート電極Ｇ１ａに、第２ドレイン電極Ｄ２ａと第２ゲート電極Ｇ２ａとを短絡接続させた第１ＭＳＩＦＥＴ２０ａを第１ゲート駆動回路３５ａの間に接続された構成としている。これにより、第１ゲート電極Ｇ１ａの電位上昇は第１ＭＩＳＦＥＴ２０ａにも分配され、上記のような、閾値電圧を超えることによる誤動作を抑制することができる。結果として、接合ＦＥＴを備えた半導体装置の特性を、より向上させることができる。
【０１１７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１８】
本発明は、接合ＦＥＴをスイッチング素子として備えた半導体装置に適用することができる。
【符号の説明】
【０１１９】
１０  接合ＦＥＴ
１０ａ  第１接合ＦＥＴ
１０ｂ  第２接合ＦＥＴ
１１  半導体基板
１１ａ  第１半導体基板
１１ｂ  第２半導体基板
１２  ｎ型ドリフト層
１３  分離部
１４  ｐ型ゲート層
１５  第１ｎ型ソース層
２０  ＭＩＳＦＥＴ
２０ａ  第１ＭＩＳＦＥＴ
２０ｂ  第２ＭＩＳＦＥＴ
２１  ｐ型ウェル層
２２  ゲート絶縁膜
２３  ゲート電極
２４  サイドウォールスペーサ
２５  第２ｎ型ソース層
２６  第２ｎ型ドレイン層
２７  チャネル層
３０〜３２，３０ａ，３０ｂ  ダイオード
３１ａ  第１フライホイールダイオード（第１ダイオード）
３１ｂ  第２フライホイールダイオード（第１ダイオード）
３３  コンデンサ
３４  コイル
３５  ゲート駆動回路
３５ａ  第１ゲート駆動回路
３５ｂ  第２ゲート駆動回路
３６ａ  高圧側の主配線
３６ｂ  低圧側の主配線
３６ｃ，３６ｄ，３６ｅ，３６ｆ，３６ｇ  配線
６０  回路ボード（プリント基板）
７０  放熱基板
７１Ｓ  ソース端子電極
７２Ｄ  ドレイン端子電極
７３Ｇ  ゲート端子電極
７４  中間端子電極
７５ａ，７５ｂ，７５ｃ，７５ｄ  金属ワイヤ
８１〜８４，９１，９２  酸化シリコン膜
９０  トレンチ
９３  フォトレジスト膜
Ａ１  上アーム
Ａ２  下アーム
Ｄ１，Ｄ１ａ，Ｄ１ｂ  第１ドレイン電極
Ｄ２，Ｄ２ａ，Ｄ２ｂ  第２ドレイン電極
Ｇ１，Ｇ１ａ，Ｇ１ｂ  第１ゲート電極
Ｇ２，Ｇ２ａ，Ｇ２ｂ  第２ゲート電極
ＩＤ１Ｓ１  第１ドレインソース電流
ＩＤ２Ｓ１  素子ゲートソース電流
ＩＤ２Ｓ２  第２ドレインソース電流
ＩＧ１Ｓ１  第１ゲートソース電流
ＩＮＶ  インバータ
Ｍ１  裏面電極
Ｍ２  第１表面電極
Ｍ３  第２表面電極
Ｍ４  第３表面電極
ＭＡ  表面電極膜
Ｓ１，Ｓ１ａ，Ｓ２ｂ  第１ソース電極
Ｓ２，Ｓ２ａ，Ｓ２ｂ  第２ソース電極
ｓｗ  スイッチング素子
ＵＣ  昇圧回路
ＶＤ２Ｓ１  素子ゲートソース間電圧
ＶＤ２Ｓ２  第２ドレインソース間電圧
ＶＧ１Ｓ１  第１ゲートソース間電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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