(57)【要約】【課題】層間絶縁膜に開口した凹部の底部及び側壁から層間絶縁膜上面にかけて形成した導電膜を、導電膜形成後の凹部内に保護絶縁膜を形成すること無しに層間絶縁膜上面の導電膜のみを選択的に除去する方法を提供する。【解決手段】導電膜のドライエッチングに際して、その最中に前記凹部内の開口部近傍にデポジション膜が形成されるようにエッチング条件を選択して行う。【選択図】図４
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【特許請求の範囲】
【請求項１】
層間絶縁膜を形成する工程と、
前記層間絶縁膜に選択的に凹部を開口する工程と、
前記凹部の底部及び側壁から層間絶縁膜上面にかけて導電膜を形成する工程と、
前記層間絶縁膜上面の導電膜を、前記凹部の底部及び側壁部に存在する導電膜の部分を残したままで、ドライエッチングにより選択的に除去する工程を有し、
前記ドライエッチングは、その最中に前記凹部内の開口部近傍にデポジション膜が形成されるように行われることを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部の前記導電膜形成後の開口幅は３００ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記凹部の前記導電膜形成後の、深さ／開口幅のアスペクト比は５以上であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ドライエッチングは、少なくともホウ素化合物を含むエッチングガスを用い、前記デポジション膜は少なくとも前記導電膜中の成分とホウ素との化合物を含むことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記ドライエッチングを行うガスにはＢＣｌ３が含まれることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記導電膜はＴｉＮを含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記デポジション膜は、ホウ素とチタンを含む膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ドライエッチング工程は、
前記層間絶縁膜上面の前記導電膜を除去する第１のステップと
第１のステップの後に、前記層間絶縁膜上面をエッチングする第２のステップ
を有することを特徴とする請求項１乃至７のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記層間絶縁膜は、シリコン酸化膜あるいはシリコン窒化膜を少なくとも含み、少なくとも前記第２のステップがバイアス印加したエッチングであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ドライエッチングを行った後の工程において、前記デポジション膜を除去することを特徴とする請求項１乃至９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記凹部は、孔形状を有することを特徴とする請求項１乃至１０のいずれか１項記載の半導体装置の製造方法。
【請求項１２】
前記凹部内に残存する導電膜はキャパシタの下部電極を構成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記凹部は、溝形状を有することを特徴とする請求項１乃至１０のいずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記凹部内に残存する導電膜はガードリングを構成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは、凹部を有する絶縁体上に形成された導電膜について、絶縁体上の導電膜のみを選択的に除去する製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置のＤＲＡＭにおいては、１個のトランジスタと１個のキャパシタと成る構造のものが広く用いられている。ＤＲＡＭの半導体装置の高集積化に伴い、ＤＲＡＭのメモリセルサイズの縮小化がされているが、ＤＲＡＭの安定動作のためには、キャパシタには一定以上の容量が必要とされるため、３次元構造のキャパシタが開発されている。そのような３次元構造のキャパシタとして、円筒型キャパシタ構造がある。
【０００３】
円筒型キャパシタの下部電極は次のような方法で形成される。
ａ）半導体基板上に、メモリセルトランジスタ、ビット線のコンタクト、ビット線、キャパシタのコンタクトプラグを形成する。この上にキャパシタを形成するためのキャパシタ酸化膜を１〜３μｍ形成する。
ｂ）このキャパシタ酸化膜に、リソグラフィ技術とドライエッチング技術を用いてキャパシタのコンタクトプラグの上部が露出するようなキャパシタ孔を形成する。
ｃ）キャパシタ孔内とキャパシタ層間絶縁膜表面を被覆する蓄積電極の下部電極となる導電膜を形成する。
ｄ）導電膜の、層間絶縁膜上の導電膜を除去し、孔の側壁及び底部には導電膜を残す。
【０００４】
ｄ）の形成方法として、ＣＭＰを用いる方法とドライエッチングを用いる方法の２つの方法があるが、ＣＭＰに対して、ドライエッチング技術は旧来から用いられている技術であり、旧設備の利用が可能、生産コストが安いなどの利点があり、ドライエッチングを使用したという要求がある。
【０００５】
ドライエッチングを用いるプロセスでは、層間絶縁膜上の導電膜を除去する際に、孔ボトムがエッチングされるのを防ぐため、キャパシタ孔内に、保護絶縁膜を形成してドライエッチングが行われる。孔ボトムがエッチングされると、下部に形成されたコンタクトプラグとの接続ができなくなるためである。
【０００６】
キャパシタの性能改善の目的で下部電極としてＴｉＮ等の金属電極を用いた円筒型キャパシタに関する技術として特許文献１がある。
【０００７】
特許文献１の段落［００９８］にはアスペクト７以上の場合には絶縁膜に形成された深孔を絶縁膜で充填しなくても深孔の底部に窒化チタンを残存させたまま、層間絶縁膜上に露出した窒化チタンを除去する技術が開示されている。
【０００８】
通常、ＴｉＮのエッチングには塩素（Ｃｌ２）が用いられる。塩素（Ｃｌ２）を用いることにより、充分なエッチングレートや選択比が得られるためである。一方、ＢＣｌ３はエッチングレートが遅く、通常は量産には適さないためＴｉＮのエッチングガスとして単独で用いられることはほとんど無く、エッチング中に生成する酸化物等を除去する目的で主たるエッチングガス、例えば塩素（Ｃｌ２）に添加物として加えるか、または、ＴｉＮ除去後に下地膜表面の清浄化処理としてＢＣｌ３を用いるのが一般的であった。
【特許文献１】特開２００６−１４０４０５号公報（段落［００９８］）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図８は、塩素（Ｃｌ２）を用い、絶縁膜に形成されたアスペクト７以上の深孔を有する絶縁膜表面に成膜された窒化チタンを、深孔内を絶縁膜で充填しない状態でエッチング処理した場合の工程断面図を示す。キャパシタ用コンタクトプラグ２１上に層間絶縁膜３１を形成し、ここに開口径の小さい孔（例えば３００ｎｍ以下）を形成し、全面に窒化チタン膜４１を形成する。そして、この窒化チタン膜４１の開口部を保護膜で保護せずにエッチングを行うと、マイクロローディング効果により、深孔の底部にまではエッチングイオン（塩素イオン）５１が到達せず、底部の窒化チタン４１は残せるものの、塩素イオンの反応性が強いため深孔側面の窒化チタン４１のエッチング抑制は不十分で、開口部に近いほどエッチングレートは早く、開口部付近の深孔側面の窒化チタンは図８の（ａ）〜（ｄ）に示すようにエッチング除去されてしまうという問題があった。これは、層間絶縁膜上の導電膜がエッチングにより除去されてくると、層間絶縁膜上でのエッチングガスの消費が減り、新鮮なエッチングガスの供給により凹部側壁部の導電膜のエッチングレートが増すためである。つまり、ＤＲＡＭのキャパシタ下部電極形成に適用した場合、設計上では十分な容量が得られるはずが、下部電極が設計値よりも低くなり、容量が低下するという問題が発生してしまう。
【課題を解決するための手段】
【００１０】
本発明者は、上記課題に対して鋭意検討したところ、凹部を有する層間絶縁膜表面に成膜された窒化チタン等の導電膜をエッチング除去する際に、あえてエッチングレートの遅いエッチングガスを用いてデポジション膜の形成を優先的に行うことで、凹部内に保護膜を埋め込むことなく、凹部底部および側壁部の導電膜を残したまま選択的に上面の導電膜のみをエッチング除去できることを見出した。
【００１１】
すなわち、本発明の一実施形態によれば、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に選択的に凹部を開口する工程と、
前記凹部の底部及び側壁から層間絶縁膜上面にかけて導電膜を形成する工程と、
前記層間絶縁膜上面の導電膜を、前記凹部の底部及び側壁部に存在する導電膜の部分を残したままで、ドライエッチングにより選択的に除去する工程を有し、
前記ドライエッチングは、その最中に前記凹部内の開口部近傍にデポジション膜が形成されるように行われることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
デポジション膜の生成は導電膜がＴｉ、Ｚｒ、Ｈｆ、およびこれらの化合物の場合であって、ホウ素化合物をエッチングガスとして用いる場合に特に観測され、凹部開口径が３００ｎｍ以下である場合に凹部内の開口近傍での生成が著しく、凹部開口径を実質小さくすることができるため凹部側壁部、特に従来技術で問題であった開口部付近の凹部側面の導電膜のエッチング抑制に効果が大きい。
【００１３】
図７（ａ）は、導電膜としてＴｉＮとＴｉの積層膜を成膜し、本発明を適用した場合の導電膜ドライエッチング後の平面ＳＥＭ写真である。層間絶縁膜上の導電膜は除去され、孔内部にデポジション膜が堆積された状態が観測された。この場合は孔の開口部はデポジション膜によってほぼ完全にふさがれていることがわかる。その結果、孔側壁および底部の導電膜は十分な残膜厚を得ることができる。この写真は、孔トップ径２００ｎｍ、深さ２μｍの孔の場合であるが、本発明の効果は、孔径３００ｎｍ以下で確認された。また、アスペクトについては５以上において効果が確認された。図７（ｂ）は、（ａ）の後に、デポジション膜を除去した後の平面ＳＥＭ写真である。孔中央に形成されたデポジション膜が除去されている。
【００１４】
本発明は、導電膜のドライエッチングの最中に孔内にデポジション膜を堆積させて孔内を保護することにより、ドライエッチングにより導電膜を除去しても前記凹部の底部及び側壁に前記導電膜を残す技術を提供できる。さらに、本発明は、追加エッチングを十分させることができ、製品歩留まりを向上させる技術を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の実施の形態について説明する。
図１は凹部が孔の場合であり、孔内に形成される導電膜は、例えば、キャパシタの下部電極である。図１（ａ）は平面図、図１（ｂ）は断面図である。例えば、図１の楕円形の孔を形成した場合は長径Ｌと短径Ｗとがあるが、本発明で言う開口幅とは、短径Ｗを意味する。
図２は凹部が溝の場合であり、溝内に形成される導電膜は、例えば、素子領域のウエットエッチングの際に他の領域を保護するガードリングである。図２（ａ）は平面図、図２（ｂ）は断面図である。
図３〜図５は本発明の製造工程を説明する図である。
【００１６】
（第１の実施の形態）
図３〜図６を用いて説明する。
図６に示すように、ｐ型の半導体基板１０１上にセルトランジスタ１０２、メモリセルコンタクトプラグ１０３、ビットコンタクト１０４、第１の層間絶縁膜１０６、ビット線１０５を形成する。
【００１７】
（図３：工程（ａ））
このビット線上（図示せず）に、例えばＣＶＤ法により、酸化シリコン膜を堆積した後、ＣＭＰ法による平坦化処理を施して第２の層間絶縁膜１１１を形成する。
前記ビット線間における前記第２の層間絶縁膜１１１を貫通して、前記メモリセルコンタクトプラグに達するキャパシタ用コンタクトを開口した後、ＬＰ−ＣＶＤ法でリンドープ多結晶シリコン膜を堆積し、ＣＭＰ法による平坦化処理を行い、低抵抗の多結晶シリコン膜からなるキャパシタ用コンタクトプラグ１１２を形成する。
キャパシタの下部電極を支えるためのストッパ絶縁膜１２１を堆積する。このストッパ絶縁膜１２１は、例えば、ＬＰ−ＣＶＤで成膜された窒化シリコン膜であり、膜厚は２００ｎｍである。
【００１８】
（図３：工程（ｂ））
このストッパ絶縁膜１２１上に、例えばフッ酸のウエットエッチングのレートがストッパ絶縁膜１２１よりも大きい第３の層間絶縁膜１３１を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約１０００ｎｍの酸化シリコン膜からなる第３の層間絶縁膜１３１を堆積する。なお、この第３の層間絶縁膜１３１は、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することもできる。
ＣＭＰ法により、この第３の層間絶縁膜１３１の表面を研磨し、表面を平坦化することで、膜厚約８００ｎｍの第３の層間絶縁膜１３１が残る。
リソグラフィー技術を用いて、キャパシタ用孔加工のためのレジスト１３２に所定のパターンを形成する。レジスト１３２の下には反射防止膜を用いてもよい。開口幅（径）Ｗは、例えば１ＧｂＤＲＡＭでは１００〜２００ｎｍである。ここでは１５０ｎｍとする。平面パターンは、図１（ａ）のような孔パターンである。
【００１９】
（図３：工程（ｃ））
リソグラフィー技術及びエッチング技術により、第３の層間絶縁膜１３１、ストッパ絶縁膜１２１を貫通して、前記キャパシタ用コンタクトプラグ１１２に達する、深さおよそ１０００ｎｍのキャパシタ用孔１３３を形成する（工程（ｃ））。この後、レジスト１３２をレジスト除去液で除去する。
【００２０】
（図３：工程（ｄ））
導電膜１４１を堆積する。導電膜１４１は、例えばＣＶＤ法で成長されたＴｉＮ膜であり、膜厚は例えば２５ｎｍである（工程（ｄ））。この導電膜は、下部のキャパシタコンタクトとの接続を良好にするためＴｉ：１０ｎｍ、ＴｉＮ：１５ｎｍとした積層膜などを用いてもよい。本例では、この導電膜成膜後の、孔の開口径ｗは１００ｎｍとなる。孔深さは約１０００ｎｍであるので、アスペクトは１０の凹部が形成される。
【００２１】
（図４：工程（ｅ）、（ｆ））
例えば、ＩＣＰ（Inductively Coupled Plasma）ドライエッチング装置を用いて、導電膜をエッチングを行う。導電膜がＴｉＮまたはＴｉＮ／Ｔｉ積層膜の場合、エッチングガスにＢＣｌ３を用いることができる。導電膜材料としては、Ｔｉ及びその化合物以外に、Ｚｒ、Ｈｆおよびこれらの化合物を用いても良く、その場合にもＢＣｌ３をエッチングガスとして用いることができる。
【００２２】
エッチング条件は、例えば、
ＢＣｌ３：１２０ｓｃｃｍ、Ａｒ：６０ｓｃｃｍ、
圧力：０．６７Ｐａ（５ｍＴｏｒｒ）、
ソースパワー：８００Ｗ、バイアスパワー：５０Ｗ
でエッチングする。この条件下ではエッチング処理中にデポジション膜１５２が孔内に堆積される。導電膜がＴｉＮを含み、ガスにＢＣｌ３を用いる場合、デポジション膜は、ホウ素とチタンを含む膜であることがＥＰＭＡ法により確認されている。但し、用いるガスは、これらに限られるものではなく、不揮発性のデポジション膜の生成がデポジション膜のエッチングよりも優先的となるハロゲン系ガスを用いることもできる。また、上記の例ではＢＣｌ３ガスをＡｒで希釈して用いているが、他の不活性ガスで稀釈しても良く、また、稀釈しなくてもよい。ドライエッチングでは、デポジションとエッチングの競合によって進むが、層間絶縁膜上面では、デポジション膜の堆積よりもエッチングが進むため、導電膜のエッチングが進む。これに対して、孔内では、エッチングイオン１５１の進入が減るため、デポジション膜１５２の堆積が進むと考えられる。
【００２３】
（図４：工程（ｇ））
孔の開口径が小さい場合、デポジション膜の成長は著しく特に孔上端近傍で成長し、開口部をふさいでしまうこともある。従来技術では開口部付近の導電膜がエッチングされて残すべき部分に残らない不具合があったのに対して、本発明を適用した場合、このデポジション膜がきわめて有効に働き、開口部付近の導電膜を残すことができる。
【００２４】
（図４：工程（ｈ））
隣接するキャパシタの下部電極を電気的に分離するためには、第３の層間絶縁膜１３１上の導電膜１４１を完全に除去できるように追加エッチングを行うことが好ましい。しかし、前述の塩素ガス（Ｃｌ２）を用いた従来技術の場合は、第３の層間絶縁膜１３１上の導電膜１４１のエッチングが概ね除去され一部残りがあるという程度まで進むと、エッチングガスの消費が極端に減少するため凹部側壁部のエッチングレートが早くなり、凹部開口部側壁の導電膜のエッチングやられの問題は一層顕著となる。そのため追加エッチングは制限せざるを得なかった。本発明によれば、上述の追加エッチングにより孔開口部付近の導電膜がエッチングされてしまう不具合に対してもデポジション膜によって保護されるため安全に追加エッチングを施すことができる。このような追加エッチングの際には、導電膜由来のデポジション膜の生成は少なくなり、該デポジション膜のエッチングが進行するが、上記のようにバイアス印加したエッチングでは、孔を形成した層間絶縁膜がたとえばシリコン酸化膜の場合、部分的に層間絶縁膜が露出し始めると層間絶縁膜のエッチングがデポジション膜のエッチングよりも速く進み、また場合によっては、該絶縁膜由来のデポジション膜が導電膜由来のデポジション膜上に生成し、導電膜由来のデポジション膜がエッチングされることを抑制する。その結果、先に形成された導電膜由来のデポジション膜を導電膜側壁上に残したままで層間絶縁膜の追加エッチングが可能となり、さらにプロセスマージンが広くなるという利点も有する。導電膜の下地となる層間絶縁膜としてシリコン酸化膜、シリコン窒化膜を用いる場合にこの効果が顕著である。これは層間絶縁膜がＢＣｌ３によってエッチングされることで得られる効果であるが、このエッチングの主機構は、イオンアシストエッチング機構によると考えられる。
【００２５】
本発明は、開口幅３００ｎｍ以下の孔において、発明の効果が認められた。開口幅３００ｎｍを超える場合、孔内へのエッチングイオンの進入が進むため、デポジション膜が堆積されにくくなると推定される。本発明はアスペクト５以上の孔で効果が認められた。アスペクトが５より緩いと、エッチングイオンの孔ボトムへの到達が増すため、デポジション膜で孔底部を被覆する以前にボトムがエッチングされるものと推定される。
【００２６】
（図５：工程（ｉ））
第３の層間絶縁膜１３１上の導電膜１４１を除去した後、デポジション膜１５２をウエット系の洗浄液あるいはドライアッシングで除去する。
【００２７】
（図５：工程（ｊ））
容量絶縁膜１６１、例えばＴａ２Ｏ５を膜厚１００ｎｍ成膜する。
プレート電極１６２、例えばＴｉＮを１５０ｎｍ成膜する。これにより、円筒型形状を持つＤＲＡＭのキャパシタが完成する。以上は、層間絶縁膜の凹部の内壁に設けた導電層の内壁をキャパシタとして利用した場合について説明したが、キャパシタ下部電極形成後、凹部有する層間絶縁膜を例えばウェットエッチングで除去した後、容量絶縁膜、上部電極を形成することで、クラウン型キャパシタを形成することができる。
【００２８】
（図６）
配線工程を経てＤＲＡＭの半導体装置が完成する。１７１は第４の層間絶縁膜、１７２はＴｉＮ、１７３はＡｌＣｕ配線、１８１は第５の層間絶縁膜である。
【００２９】
（第２の実施の形態）
第１の実施の形態では、図１に示す孔形状について説明してきたが、図２に示す溝形状であっても、本発明の効果は認められた。ＤＲＡＭのメモリセル部のキャパシタでは、図１のような孔形状が用いられるが、ガードリング部分では図２に示すライン形状のものが用いられる。
【図面の簡単な説明】
【００３０】
【図１】本発明を適用する凹部形状（孔）の例を示す平面図（ａ）及び（ａ）のＡ１−Ａ２線での断面図（ｂ）である。
【図２】本発明を適用する凹部形状（溝）の例を示す平面図（ａ）及び（ａ）のＢ１−Ｂ２線での断面図（ｂ）である。
【図３】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図４】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図５】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図６】本発明の一実施形態に係る製造方法を説明する工程断面図である。
【図７】本発明を適用した場合の導電膜ドライエッチング後の平面ＳＥＭ写真（ａ）とデポジション膜除去後の平面ＳＥＭ写真（ｂ）である。
【図８】従来技術の課題を説明するための断面図である。
【符号の説明】
【００３１】
１１  導電膜
１２  層間絶縁膜
１３  導電膜形成後の凹部（孔）
１４  導電膜形成後の凹部（溝）
１０１  半導体基板
１０２  セルトランジスタ
１０３  セルコンタクトプラグ
１０４  ビット線コンタクト
１０５  ビット線
１０６  第１の層間絶縁膜
１１１  第２の層間絶縁膜
１１２  キャパシタ用コンタクトプラグ
１２１  ストッパ絶縁膜
１３１  第３の層間絶縁膜
１３２  レジスト
１４１  導電膜
１５１  エッチングイオン
１５２  デポジション膜
１６１  容量絶縁膜
１６２  プレート電極
１７１  第４の層間絶縁膜
１７２  ＴｉＮ
１７３  ＡｌＣｕ配線
１８１  第５の層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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