(57)【要約】      （修正有）【課題】発振器の位相雑音を低減し、位相同期ループの消費電力および位相雑音を低減する。【解決手段】発振器は、共振回路の容量値に応じて発振周波数が可変する構成であって、外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータ１１と、オーバーフロー信号の間欠入力に応じてオン・オフするスイッチ１２と、スイッチ１２を介して共振回路に接続される固定容量値を有する容量素子Ｃ２とを備え、設定データに応じて間欠的に出力されるオーバーフロー信号の入力によりスイッチ１２がオンとなるオン時間における発振周波数と、オーバーフロー信号が入力されないときにスイッチ１２がオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
共振回路の容量値に応じて発振周波数が可変する発振器であって、
外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータと、
前記オーバーフロー信号の間欠入力に応じてオン・オフするスイッチと、
前記スイッチを介して前記共振回路に接続される固定容量値を有する容量素子とを備え、
前記設定データに応じて間欠的に出力される前記オーバーフロー信号の入力により前記スイッチがオンとなるオン時間における発振周波数と、前記オーバーフロー信号が入力されないときに前記スイッチがオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる構成である
ことを特徴とする発振器。
【請求項２】
請求項１に記載の発振器と、
前記発振器の出力信号を入力し、所定の分周比で分周して出力する可変分周器と、
基準周波数信号を出力する基準発振器と、
前記基準周波数信号を所定の分周比で分周して出力する第１の基準分周器と、
前記基準分周器の出力信号と前記可変分周器の出力信号の位相差をデジタル値に変換して出力する位相差・デジタル変換器と、
前記位相差・デジタル変換器から出力されるデジタル値を前記設定データとして前記発振器のアキュムレータに出力するデコーダと
を備え、前記第１の基準分周器の出力信号に対して前記発振器の出力信号の周波数および位相の同期引き込みを行う構成である
ことを特徴とする位相同期ループ。
【請求項３】
請求項２に記載の位相同期ループにおいて、
前記基準発振器から出力される前記基準周波数信号を所定の分周比で分周する第２の基準分周器を備え、
前記第２の基準分周器の出力信号を前記発振器に前記外部クロックとして入力する構成である
ことを特徴とする位相同期ループ。
【請求項４】
請求項２に記載の位相同期ループにおいて、
前記第１の基準分周器の出力信号を分岐し、その一方の出力信号を前記発振器に前記外部クロックとして入力する構成である
ことを特徴とする位相同期ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御で発振周波数を可変する発振器およびその発振器を含む位相同期ループに関する。
【背景技術】
【０００２】
図６は、従来の位相同期ループの構成例を示す（非特許文献１）。
図６において、位相同期ループは、高精度の基準周波数信号を出力する基準発振器１、基準分周器２、位相比較器３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、分周比が可変である可変分周器６により構成される。
【０００３】
基準発振器１から出力される基準周波数信号は基準分周器２で分周され、位相比較器３の一方の入力信号として与えられる。電圧制御発振器５の出力信号は可変分周器６に入力され、分周して位相比較器３の他方の入力信号として与えられる。位相比較器３は、２つの入力信号の位相比較を行い、その出力信号（位相差）をループフィルタ４でＤＣ電圧に変換して電圧制御発振器５にフィードバックし、基準周波数に対応する発振周波数になるように制御する。
【０００４】
図７は、電圧制御発振器（ＶＣＯ）５の構成例を示す（非特許文献２）。
図７において、電圧制御発振器５は、２つのＮＭＯＳトランジスタの各ソースを共通の電流源に接続し、一方のゲートと他方のドレインを相互に接続し、各ドレインに負荷インダクタンスＬを介して電源電圧Ｖddを接続し、外部から入力する制御電圧（ＤＣ電圧）に対して発振周波数を可変とするために共振回路の容量として電圧可変容量Ｄおよび固定容量Ｃ１を各ドレインに接続し、各ドレインを出力端子とした構成である。
【０００５】
なお、ここでは電圧可変容量Ｄとしてダイオードを示すが、他にもＭＯＳＦＥＴのゲートとチャネル間の容量を用いる構成などがある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】小沢利行、「ＰＬＬ周波数シンセサイザ・回路設計法」、総合電子出版社、pp.10-11、1994
【非特許文献２】B.Razavi, "Design of Analog CMOS Integrated Circuits", McGraw-Hill, pp.521-525, 2001
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ユビキタス情報社会の実現にむけて、センサを備えた多数の情報発信端末によるセンタネットワークの研究開発が進んでいる。これらの情報発信端末は、極めて低電力で動作することが求められており、その課題の１つに受信フロントエンド回路の低消費電力化がある。ただし、受信フロントエンド回路は微弱な無線信号を復調するため、低消費電力性とともに低ノイズ性能が求められている。
【０００８】
これらの性能は、位相同期ループ（ＰＬＬ）の位相雑音に大きく左右される。図６に示す従来のＰＬＬを構成するＶＣＯ５は、図７に示すように、制御電圧に対して発振周波数を可変とするために、共振回路の容量として電圧可変容量Ｄを用いている。このとき、電圧可変容量Ｄが制御電圧に対して利得を有することにより、外部から入る雑音や内部で発生するフリッカ雑音および熱雑音による周波数変調が位相雑音の大きな原因となる。そのため、従来のＶＣＯ５では消費電力を低く保ったまま位相雑音を低減することが困難であった。
【０００９】
本発明は、位相雑音を低減した発振器、さらにこの発振器を用いて消費電力および位相雑音を低減した位相同期ループを提供することを目的とする。
【課題を解決するための手段】
【００１０】
第１の発明は、共振回路の容量値に応じて発振周波数が可変する発振器であって、外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータと、オーバーフロー信号の間欠入力に応じてオン・オフするスイッチと、スイッチを介して共振回路に接続される固定容量値を有する容量素子とを備え、設定データに応じて間欠的に出力されるオーバーフロー信号の入力によりスイッチがオンとなるオン時間における発振周波数と、オーバーフロー信号が入力されないときにスイッチがオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる構成である。
【００１１】
第２の発明の位相同期ループは、第１の発明の発振器と、発振器の出力信号を入力し、所定の分周比で分周して出力する可変分周器と、基準周波数信号を出力する基準発振器と、基準周波数信号を所定の分周比で分周して出力する第１の基準分周器と、基準分周器の出力信号と可変分周器の出力信号の位相差をデジタル値に変換して出力する位相差・デジタル変換器と、位相差・デジタル変換器から出力されるデジタル値を設定データとして発振器のアキュムレータに出力するデコーダとを備え、第１の基準分周器の出力信号に対して発振器の出力信号の周波数および位相の同期引き込みを行う構成である。
【００１２】
また、第２の発明の位相同期ループは、基準発振器から出力される基準周波数信号を所定の分周比で分周する第２の基準分周器を備え、第２の基準分周器の出力信号を発振器に外部クロックとして入力する構成としてもよい。
【００１３】
また、第２の発明の位相同期ループは、第１の基準分周器の出力信号を分岐し、その一方の出力信号を発振器に外部クロックとして入力する構成としてもよい。
【発明の効果】
【００１４】
本発明の発振器は、発振周波数を制御する共振回路の容量として可変容量を用いることなく固定容量の接続を設定データに応じてオン・オフし、そのオン時間とオフ時間の時間割合を可変させるデジタル制御により平均発振周波数を可変させることができる。これにより、位相雑音を低減することができる。
【００１５】
本発明の位相同期ループは、基準発振器から出力される基準周波数信号の分周信号と、本発明の発振器の出力信号の分周器信号との位相差をデジタル値に変換し、設定データとして本発明の発振器にフィードバックする。これにより、位相同期ループの各部をデジタル回路のみで構成することができ、低消費電力かつ低位相雑音を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の発振器の実施例構成を示す図である。
【図２】本発明の位相同期ループの実施例１の構成例を示す図である。
【図３】位相差・デジタル変換器（ＴＤＣ）２１の構成例を示す図である。
【図４】本発明の位相同期ループの実施例２の構成例を示す図である。
【図５】本発明の位相同期ループの実施例３の構成例を示す図である。
【図６】従来の位相同期ループの構成例を示す図である。
【図７】電圧制御発振器（ＶＣＯ）５の構成例を示す図である。
【発明を実施するための形態】
【００１７】
図１は、本発明の発振器の実施例構成を示す。
図１において、本実施例の発振器は、図７に示す従来の電圧制御発振器（ＶＣＯ）の電圧可変容量（ダイオード）Ｄに代えて、アキュムレータ１１のオーバーフロー信号により接続をオン・オフする固定容量Ｃ２（容量値：Ｃ2 ）を用いる。すなわち、本実施例の発振器は、２つのＮＭＯＳトランジスタの各ソースを共通の電流源に接続し、一方のゲートと他方のドレインを相互に接続し、各ドレインに負荷インダクタンスＬ（インダクタンス値：Ｌ）を介して電源電圧Ｖddを接続し、さらに各ドレインに固定容量Ｃ１（容量値：Ｃ1 ）を接続するとともに、固定容量Ｃ２とスイッチ（スイッチングトランジスタ）１２を直列に接続し、各ドレインを出力端子とする構成である。発振周波数を制御する設定データは、外部クロックで動作するアキュムレータ１１に入力され、そのオーバーフロー信号でスイッチ１２を制御して固定容量Ｃ２の接続をオン・オフする。
【００１８】
アキュムレータ１１に入力する設定データ値をｎ（ｎは０以上の整数）とすると、アキュムレータ１１は外部クロックがｍカウント（ｍは正の整数、ｍ＞ｎ）する間にｎ回オーバーフローを起こす。したがって、スイッチ１２は、ｍクロック中ｎ回がオンとなり、残りの（ｍ−ｎ）回がオフとなり、固定容量Ｃ２の接続の有無に応じて発振周波数が変化する。このスイッチ１２がオンのときの発振周波数とオフのときの発振周波数に対して、外部クロックの１クロック当たりの発振器の平均発振周波数ｆは、
ｆ＝１／〔２π｛Ｌ(Ｃ1＋(ｎ／ｍ)Ｃ2)｝1/2〕
となる。なお、ｍ＞ｎよりｎ／ｍ＜１となる。
【００１９】
例えば、ｍ＝８、ｎ＝３とすると、外部クロックの入力ごとにアキュムレータ１１の内容は３，６と累算される。次の外部クロックの入力で９となるが、オーバーフローを起こし、８を引いた１を初期値として累算動作を継続する。この結果、アキュムレータ１１の内容は、
３、６、１、４、７、２、５、０、３、…
と変化し、８回の外部クロック入力のうち、下線を付した３回のオーバーフローを起こす。固定容量Ｃ２に接続されたスイッチ１２は、オーバーフロー信号の入力によってオフからオンに変化する。８クロック中３回がオン、５回がオフとなるので、発振器の平均発振周波数ｆは、
ｆ＝１／〔２π｛Ｌ(Ｃ1＋(3／8)Ｃ2)｝1/2〕
となる。
【００２０】
このように、本実施例の発振器では、アキュムレータ１１の設定データ値ｎ（ｎは０からｍ未満の整数）に応じてｎ／ｍは
０≦（ｎ／ｍ）＜１
の範囲で可変するので、平均発振周波数ｆを
１／〔２π｛Ｌ(Ｃ1＋Ｃ2)｝1/2〕＜ｆ≦１／〔２π(ＬＣ1)1/2〕
の範囲で可変させることができる。しかも、固定容量Ｃ２の接続をオン・オフするだけなので、従来の電圧可変容量を用いた構成に比べて位相雑音を低減することができる。
【００２１】
ここで、本発明の発振器について、従来の電圧制御発振器（ＶＣＯ）と対比して「デジタル制御発振器」という。
【００２２】
ところで、このデジタル制御発振器を図６に示す従来構成の位相同期ループに適用しようとすると、位相比較器３で検出した位相差をループフィルタ４でＤＣ電圧に変換し、さらにＡ／Ｄ変換器でデジタル値に変換し、それをデジタル制御発振器のアキュムレータ１１に入力する必要がある。そのため、Ａ／Ｄ変換器などの消費電力が大きなアナログ回路を用いることになり、位相同期ループ全体の消費電力が大きくなる。したがって、基準分周器２の出力信号と可変分周器６の出力信号の位相差をそのままデジタル制御発振器のアキュムレータ１１に入力できる構成が望ましく、本発明の位相同期ループはそれを実現するものである。
【００２３】
図２は、本発明の位相同期ループの実施例１の構成例を示す。
図２において、実施例１の位相同期ループは、高精度の基準周波数信号を出力する基準発振器１、基準分周器２、位相差・デジタル変換器（ＴＤＣ）２１、デコーダ２２、図１に示す構成のデジタル制御発振器２３、分周比が可変である可変分周器６により構成される。デジタル制御発振器２３には、基準発振器１または基準分周器２の出力とは独立に外部クロックが与えられる。
【００２４】
基準発振器１から出力される基準周波数信号は基準分周器２で分周され、ＴＤＣ２１の一方の入力信号として与えられる。デジタル制御発振器２３の出力信号（図１に示す２出力の一方）は可変分周器６に入力され、分周してＴＤＣ２１のの他方の入力信号として与えられる。ＴＤＣ２１は、２つの入力信号の時間差をデジタル値として出力し、デコーダ２２でデジタル値（時間差）を積分し、積分した結果を対応する設定データに変換してデジタル制御発振器２３のアキュムレータ（１１）にフィードバックし、基準周波数に対応する発振周波数になるように制御する。
【００２５】
図３は、位相差・デジタル変換器（ＴＤＣ）２１の構成例を示す。
図３において、位相差・デジタル変換器（ＴＤＣ）２１は公知のものであり、ここでは位相差信号を３ビットのデジタル値に変換する回路例を示す。図２に示す基準発振器１から出力される基準周波数信号の分周信号と、デジタル制御発振器２３の出力信号の分周器信号は、位相比較器２１１で位相差が検出され、その位相差信号がゲートリングオシレータ２１２、カウンタ２１３およびレジスタ２１４に入力してデジタル値に変換される。
【００２６】
図４は、本発明の位相同期ループの実施例２の構成例を示す。
実施例２の位相同期ループは、実施例１の位相同期ループにおいて、基準発振器１から出力される基準周波数信号を分岐し、基準分周器２４で分周したクロック信号を、デジタル制御発振器２３に与える外部クロックとする構成である。
【００２７】
図５は、本発明の位相同期ループの実施例３の構成例を示す。
実施例３の位相同期ループは、実施例１の位相同期ループにおいて、基準分周器２から出力される基準周波数分周信号を分岐し、デジタル制御発振器２３に与える外部クロックとする構成である。
【符号の説明】
【００２８】
１  基準発振器
２  基準分周器
３  位相比較器
４  ループフィルタ
５  電圧制御発振器（ＶＣＯ）
６  可変分周器
１１  アキュムレータ
１２  スイッチ
２１  位相差・デジタル変換器（ＴＤＣ）
２２  デコーダ
２３  デジタル制御発振器
２４  基準分周器
Ｃ１，Ｃ２  固定容量
Ｄ    電圧可変容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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