(57)【要約】【課題】  ハンプ特性を低減し、回路の低消費電力化等を実現することが可能な薄膜トランジスタ及び表示装置を提供する。【解決手段】  画素領域と周辺回路領域とを有する表示装置の周辺回路領域に形成される薄膜トランジスタである。チャネルを構成する多結晶シリコン薄膜１３のゲート幅方向両端部において、ゲート電極１５のゲート長が拡大され突出部１５Ａが形成されている。薄膜トランジスタのゲート長は２μｍ以下であり、ゲート幅は１０μｍ以上である。突出部１５Ａの突出長は２μｍ以上であり、突出幅は０．５μｍ以上である。【選択図】  図３
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【特許請求の範囲】
【請求項１】
画素領域と周辺回路領域とを有する表示装置の前記周辺回路領域に形成される薄膜トランジスタであって、
チャネルを構成する多結晶シリコン薄膜のゲート幅方向両端部において、ゲート電極のゲート長が拡大され突出部が形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
ゲート長が２μｍ以下であり、ゲート幅が１０μｍ以上であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記突出部の突出長が２μｍ以上であり、前記突出部の突出幅が０．５μｍ以上であることを特徴とする請求項２記載の薄膜トランジスタ。
【請求項４】
前記突出部は、多結晶シリコン薄膜をチャネル方向に横切り、その両側に突出するように形成されていることを特徴とする請求項１から３のいずれか１項記載の薄膜トランジスタ。
【請求項５】
前記突出部は、多結晶シリコン薄膜の端縁より内側に形成されていることを特徴とする請求項４記載の薄膜トランジスタ。
【請求項６】
画素領域と周辺回路領域とを有し、それぞれに薄膜トランジスタが形成されてなる表示装置であって、
前記周辺回路領域に形成される薄膜トランジスタの少なくとも一部において、チャネルを構成する多結晶シリコン薄膜のゲート幅方向両端部におけるゲート電極のゲート長が拡大されて突出部が形成されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び表示装置に関するものであり、特に、チャネルを構成する多結晶シリコン薄膜端部における異常電流を抑制し、Ｉ−Ｖ特性におけるハンプを低減するための技術に関する。
【背景技術】
【０００２】
ガラス基板上に作製された多結晶シリコン薄膜トランジスタ（ポリシリコンＴＦＴ）は、結晶シリコンデバイスにおいてＳＯＩ構造と同様の構造を有することになるため、電気特性においてもＳＯＩデバイスと同様の特徴を有する。チャネル層（活性層）を薄膜化することにより、完全空乏型の動作をさせることが可能となり、オフ状態からオン状態への立ち上がり電圧差が非常に小さくなることもその一つである。
【０００３】
また、透光性基板（ガラス基板）を使用しているため、液晶ディスプレイ等の表示装置の駆動素子としての利用も可能であり、結晶半導体では不可能な応用が可能となっている。多結晶シリコン薄膜を活性層とするポリシリコンＴＦＴを駆動素子とすることで、例えば携帯電話の表示部分等において、対角２インチ程度の領域にＱＶＧＡ程度の精細度の表示を行うことが可能になっている。
【０００４】
ところで、前述の薄膜トランジスタは、液晶表示装置の表示領域（画素領域）においてスイッチング素子として用いられているが、半導体薄膜（多結晶シリコン薄膜）のパターンエッジ近傍を電流経路とするエッジ電導が表示性能に影響を与えることが問題となっている。エッジ電導は、薄膜トランジスタのオフ電流の増大や信頼性試験時の特性劣化の原因となり、画像特性に大きな影響を与える。
【０００５】
そこで、前記エッジ電導を解消することを目的に、薄膜トランジスタの構造を改良することが検討されている（例えば、特許文献１等を参照）。特許文献１には、基板上において一部が半導体薄膜と重なるように積層配置されたゲート電極を有し、ゲート電極と半導体薄膜のパターンエッジとが重なる重なり部で、ゲート電極が、半導体薄膜のパターンエッジに沿って突出する突出部を有するように形成された薄膜トランジスタが開示されている。特許文献１に記載される薄膜トランジスタでは、ゲート電極の突出部は、ゲート電極の先端部側の重なり部、及びゲート電極の先端部側とは反対側の重なり部に設けられており、半導体薄膜におけるパターンエッジ近傍を電流経路とするエッジ電導を抑制するようにしている。
【特許文献１】特許第３４０３８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の特許文献１にも開示されている通り、画素領域の薄膜トランジスタに関しては、ゲート電極に突出部を形成することで、エッジ電導による表示性能の劣化を抑制することが検討されている。これに対して、周辺回路の薄膜トランジスタに関しては検討が不十分であり、エッジ電導に関してほとんど考慮されていないのが実情である。
【０００７】
本発明は、このような従来の実情に鑑みて提案されたものであり、周辺回路に用いられる薄膜トランジスタの最適化を行うことでハンプ特性を低減し、回路の低消費電力化、回路の信頼性の向上、薄膜トランジスタ間のばらつきの低減、周辺回路設計時のマージンの拡大等を実現することが可能な薄膜トランジスタを提供することを目的とし、さらには低消費電力で回路信頼性や表示画質に優れた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前述の目的を達成するために、本発明の薄膜トランジスタは、画素領域と周辺回路領域とを有する表示装置の前記周辺回路領域に形成される薄膜トランジスタであって、チャネルを構成する多結晶シリコン薄膜のゲート幅方向両端部において、ゲート電極のゲート長が拡大され突出部が形成されていることを特徴とする。また、本発明の表示装置は、画素領域と周辺回路領域とを有し、それぞれに薄膜トランジスタが形成されてなる表示装置であって、前記周辺回路領域に形成される薄膜トランジスタの少なくとも一部において、チャネルを構成する多結晶シリコン薄膜のゲート幅方向両端部におけるゲート電極のゲート長が拡大され突出部が形成されていることを特徴とする。
【０００９】
多結晶シリコン薄膜をチャネルに用いた薄膜トランジスタの多結晶シリコン薄膜の端部近傍では、ゲート電界の集中により、しきい値電圧変動が起こる。これによって、サブスレッショルド領域でのみＩ−Ｖ特性がシフトし、ハンプ特性となる。この現象は、表示装置の周辺回路に用いられる薄膜トランジスタのように、ゲート幅（以下、Ｗ長と称する。）が大きく、ゲート長（以下、Ｌ長と称する。）が短く、ゲート絶縁膜の膜厚が薄い薄膜トランジスタにおいて顕著に現れる。また、前記現象は、ゲート電圧ストレスを印加することによって顕著に現れる。
【００１０】
本発明では、Ｗ長が例えば１０μｍ以上と大きくＬ長が例えば２μｍ以下と短い周辺回路の薄膜トランジスタにおいて、多結晶シリコン薄膜の端部近傍のゲート電極のゲート長を拡大し、突出部を形成することで、多結晶シリコン薄膜の端部電流（エッジ電導）を抑制し、ハンプを低減するようにしている。
【００１１】
また、本発明の薄膜トランジスタは、前記突出部の突出長が２μｍ以上であり、前記突出部の突出幅が０．５μｍ以上であることを特徴とし、さらには、前記突出部は、多結晶シリコン薄膜をチャネル方向に横切り、その両側に突出するように形成されていることを特徴とする。
【００１２】
薄膜トランジスタの前記端部電流を確実に抑制するには、前記突出部の寸法を適正に設定することが望ましく、前記突出部の突出長を２μｍ以上、突出幅を０．５μｍ以上とすることで、ハンプのシフトが十分に抑えられ、回路動作に支障がなくなる。また、多結晶シリコン薄膜の端部電流を確実に抑制するためには、多結晶シリコン薄膜の端部を全て覆う形でゲート電極を形成することが好ましく、前記突出部を、多結晶シリコン薄膜をチャネル方向に横切り、その両側に突出するように形成することで、このような状態とすることができる。
【００１３】
さらに、本発明の薄膜トランジスタは、前記突出部は、多結晶シリコン薄膜の端縁より内側に形成されていることを特徴とする。多結晶シリコン薄膜の端部においては、段差によりリークが発生し易いという問題があるが、ゲート電極の突出部を多結晶シリコン薄膜の端縁より内側に形成することで、前記多結晶シリコン薄膜の端縁とゲート電極の重なりが最小限に抑えられ、ゲートリーク電流が低減される。
【発明の効果】
【００１４】
本発明によれば、いわゆるメサ切り構造の薄膜トランジスタにおいて、多結晶シリコン薄膜の端部電流を低減し、多結晶シリコン薄膜端部での電界集中によるしきい値電圧変動やＩ−Ｖ特性におけるハンプ特性を抑えることができる。前記のように薄膜トランジスタのハンプ特性を抑えることができれば、オン電流が減少し、薄膜トランジスタを構成要素とし含む回路（ここでは電源回路等の周辺回路）の消費電力を減らすことができる。また、本発明の薄膜トランジスタを備えた周辺回路においては、回路の信頼性を向上することができ、回路設計時のマージンを拡大することができる。さらに、本発明の薄膜トランジスタを備えた表示装置においては、薄膜トランジスタ間のばらつきを低減し、画質を向上することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した薄膜トランジスタ及び表示装置の実施形態について、図面を参照して詳細に説明する。
【００１６】
本実施形態の薄膜トランジスタは、液晶表示装置等の表示装置において、表示パネルの周辺回路領域に形成される周辺回路（例えば電源回路等）に用いられるものである。表示装置の一例である液晶表示装置は、図１に示すように、アレイ基板２と対向基板３により構成される液晶表示パネル１を備え、これらアレイ基板２と対向基板３の間の液晶層をアレイ基板２上に形成された薄膜トランジスタ（画素トランジスタ）をスイッチング素子として駆動することで、画像の表示が行われる。
【００１７】
ここで、表示領域Ｈにおいては、アレイ基板２に各画素に対応して画素電極がマトリクス状に形成されるとともに、画素電極の行方向に沿って走査線が形成され、列方向に沿って信号線が形成されている。さらに、各走査線と信号線の交差位置に前記画素トランジスタが形成されている。
【００１８】
一方、アレイ基板２の周辺回路領域（液晶表示パネル１の額縁領域）には、アレイ基板２に配列形成される信号線に駆動信号を供給する信号線駆動回路４や、走査線に駆動信号を供給する走査線駆動回路５等の駆動回路、さらには電源回路等が周辺回路として形成されている。これら駆動回路や電源回路等の周辺回路は、複数の薄膜トランジスタと、これら薄膜トランジスタ接続される配線等から構成されている。
【００１９】
図２は、前記周辺回路に用いられる薄膜トランジスタの概略断面図である。額縁領域と称される周辺領域に形成される周辺回路は、複数の薄膜トランジスタを備えているが、これら薄膜トランジスタは、多結晶シリコン薄膜を活性層としてアレイ基板２上に直接形成されている。すなわち、前記薄膜トランジスタは、ガラス基板１１上にアンダーコート層１２を介して多結晶シリコン薄膜１３を形成し、当該多結晶シリコン薄膜１３を活性層（チャネル層）として利用することにより構成されている。
【００２０】
ガラス基板１１上には、前記の通りアンダーコート層１２が形成されるが、これはガラス基板１１の表面の傷や穴等を塞いで平坦化すること、ガラス基板１１に含まれる不純物の多結晶半導体層１３への拡散を防止すること等を目的に形成されている。このアンダーコート層１２は、例えばシリコン酸化膜やシリコン窒化膜等を成膜することにより形成されるが、例えば、熱処理により流動化する流動化樹脂からなる平坦化層と、不純物の拡散を防止する被覆層とからなる積層構造とすることも可能である。あるいは、前記ガラス基板１１が平坦化に優れ、含まれる不純物も少ない場合には、前記アンダーコート層１２を省略することも可能である。
【００２１】
前記アンダーコート層１２上に形成される多結晶シリコン薄膜１３は、例えばプラズマＣＶＤ法により成膜された非晶質シリコン（ａ−Ｓｉ）をアニールした後、レーザ照射等によって多結晶化することにより形成されるものである。この多結晶シリコン薄膜１３は、エッチングにより島状に素子分離されている。なお、図２に示す例の場合、前記多結晶シリコン薄膜１３はｎチャンネル型薄膜トランジスタに対応するものであり、各多結晶シリコン薄膜１３には、不純物注入によりソース領域１３Ａ，及びドレイン領域１３Ｂが形成されており、さらにＬＤＤ領域（低濃度不純物拡散領域）１３Ｃ、１３Ｄが形成されている。
【００２２】
前記多結晶シリコン薄膜１３のチャネル上には、ゲート絶縁膜１４を介してゲート電極１５が形成され、さらにソース領域１３Ａ及びドレイン領域１３Ｂと接続されるソース電極１６及びドレイン電極１７が層間絶縁膜１８を介して形成されている。
【００２３】
図３は、前述の薄膜トランジスタの平面構造を示す模式的な平面図である。薄膜トランジスタは、所定の形状に素子分離された多結晶シリコン薄膜１３を活性層とし、その両端に不純物注入により形成されたソース領域１３Ａ及びドレイン領域１３Ｂに対応して前記ソース電極１６及びドレイン電極１７が形成されている。また、ソース電極１６とドレイン電極１７間のチャネル上には、ゲート絶縁膜を介してゲート電極１５が多結晶シリコン薄膜１３を横切る形で形成されている。
【００２４】
ここで、前記ゲート電極１５の図中Ｗ方向の寸法をＷ長（ゲート幅）、Ｌ方向の寸法をＬ長（ゲート長）とした場合、液晶表示装置等の表示装置の周辺回路の薄膜トランジスタにおいては、Ｗ長が大きくＬ長が短い。例えば、Ｗ長が１０μｍ以上、Ｌ長が２μ以下である。Ｗ長とＬ長の比率（Ｗ／Ｌ）で言えばＷ／Ｌが５以上である。
【００２５】
前述のようにＷ／Ｌが大きな薄膜トランジスタにおいては、端部電流によりＩ−Ｖ特性におけるハンプが顕著に現れる。そこで、本実施形態の薄膜トランジスタでは、チャネルを構成する多結晶シリコン薄膜１３のＷ長方向における両端部において、ゲート電極１５のゲート長（Ｌ方向の寸法）を拡大し、突出部１５Ａを形成し、ハンプ特性を抑えるようにしている。
【００２６】
前記ゲート電極１５に突出部１５Ａを形成することで、ゲート電極１５がＨ型構造となるが、ゲート電極１５をＨ型構造とすることで突出部１５Ａが多結晶シリコン薄膜１３の端部を覆う構造となり、ゲートＢＴＳ（Bias Temperature Stress）を印加した際に現れる多結晶シリコン薄膜１３端部の異常電流を抑制することができる。
【００２７】
前述のＨ型構造を有するゲート電極１５においては、突出部１５Ａの寸法を適正に設定することが好ましい。例えば、突出部１５Ａの突出長（図３において寸法ＴＬ）は、２μｍ以上であれば回路動作に支障がなく、５μｍ以上であることが回路動作に望ましい。突出部１５Ａの突出幅（多結晶シリコン薄膜１３と重なった部分の重なり幅。図３において寸法ＴＨ）は、０．５μｍ以上であれば回路動作に支障がなく、１．５μｍであることが回路動作に望ましい。
【００２８】
特に、図３に示すように、前記突出部１５Ａが多結晶シリコン薄膜１３をチャネル方向に横切り、その両側に突出するように形成されていれば、多結晶シリコン薄膜１３のＷ長方向の両端部全体をゲートメタルで覆うことができ、端部電流を確実に低減しハンプ特性をより一層抑えることが可能である。
【００２９】
さらに、前記のように突出部１５Ａが多結晶シリコン薄膜１３をチャネル方向に横切り、その両側に突出するように形成する場合、図４に示すように、突出部１５Ａを多結晶シリコン薄膜１３の両端部よりも内側に形成することも好ましい形態である。
【００３０】
メサ切り構造の多結晶シリコン薄膜１３の場合、多結晶シリコン薄膜１３の端部が段差となり、この上に形成されるゲート電極１５との間でゲートリーク電流が問題となる場合がある。突出部１５Ａを多結晶シリコン薄膜１３の両端部よりも内側に形成すれば、多結晶シリコン薄膜１３とゲートメタルのクロス部が減り、ゲートリーク電流を低減することができる。また、突出部１５Ａを多結晶シリコン薄膜１３の両端部よりも内側に配置した場合、突出部１５Ａの幅Ｄは自ずと小さくなり、寄生容量を減らすことができるという利点も有する。多結晶シリコン薄膜１３の端部を覆うＨ型構造の場合、突出部１５Ａの幅を大きくせざるを得ず、寄生容量が大きくなる傾向にある。さらに、突出部１５Ａを多結晶シリコン薄膜１３の両端部よりも内側に配置した場合、近くに配線を配置することができ、回路の高密度化にも有利である。
【実施例】
【００３１】
以下、本発明を適用した具体的に実施例について、実験結果に基づいて説明する。
【００３２】
ハンプ特性のＷ長依存性
通常構造の薄膜トランジスタにおいて、ハンプ特性のＷ長依存性を調べた。作製した薄膜トランジスタは、Ｎチャンネル薄膜トランジスタであり、Ｌ長＝２μｍ、ＴＯＸ＝８０ｎｍ、Ｖｄ＝０．０５Ｖである。前記薄膜トランジスタにおいて、ＢＴＳ前後のＩ−Ｖ特性からハンプのシフトΔ１ｎＡＶｔｈ（電流値１．Ｅ−０９におけるＢＴＳ前後の電圧値の差）を求め、Ｗ長と前記ハンプのシフトΔ１ｎＡＶｔｈの関係を調べた。なお、印加したＢＴＳは、Ｖｇ＝１２Ｖ、Ｖｓ＝Ｖｄ＝０Ｖ、温度＝９００℃、印加時間＝２０００秒である。
【００３３】
図５は、Ｗ長＝５０μｍとした薄膜トランジスタのＢＴＳ前後のＩ−Ｖ特性を示すものであり、図６は、ハンプ特性のＷ長依存性を示すものである。図６から明らかなように、Ｗ長の増加に伴ってハンプのシフト量が増加しており、Ｗ長＝１０μｍでは回路動作に支障はないものの、回路動作に望ましい範囲を外れるものが見られ、Ｗ長＝２０μｍあるいはＷ長＝５０μｍでは、その大部分が回路動作に支障ありとなっている。
【００３４】
ハンプ抑制に関するシミュレーション結果
ゲート電極をＨ型構造とすることによりハンプが抑制できる理由を解明するため、ゲート電極をノーマル型、Ｈ型、Ｈ型（内側）とした場合について、それぞれ端部電流が流れる経路における抵抗値をシミュレーションにより算出した。なお、薄膜トランジスタのサイズは、Ｗ長＝５０μｍ、Ｌ長＝２μｍ、ＴＯＸ＝８０ｎｍ、ＬＤＤ＝１．２５μｍとし、（１）多結晶シリコン薄膜のドーパントは深さ方向に均一、（２）多結晶シリコン薄膜は埋め込み型、（３）全層テーパ加工なし、（４）ゲート電極、ソース電極、ドレイン電極はＡｌ、（５）ソース電極及びドレイン電極はコンタクトホール上にしかない、（６）多結晶シリコン薄膜の端部に固定チャージ（厚さ１０ｎｍ、幅１μｍ、濃度５×１０１７ｃｍ−３）がある、と仮定してシミュレーションを行った。
【００３５】
図７は、ゲート電極がノーマル型の薄膜トランジスタにおける端部電流の経路（図中、矢印で示す。以下同じ。）を模式的に示す図であり、図８は、ゲート電極がＨ型の薄膜トランジスタ（図３に示す構造の薄膜トランジスタ）における端部電流の経路を模式的に示す図である。ノーマル型では固定チャージ下の多結晶シリコン薄膜に電圧が印加されるのに対して、Ｈ型ではほぼ電圧が印加されることがない。同様に、図９は、ゲート電極がＨ型（内側）（ゲート電極がＨ型で且つ突出部が多結晶シリコン薄膜の両端部よりも内側に形成された薄膜トランジスタ（図４に示す構造の薄膜トランジスタ）における端部電流の経路を模式的に示す図である。この場合にも、突出部下に高抵抗領域が形成されるため、端部電流の経路における抵抗値がＨ型と同等である。シミュレーションによれば、ゲート電極をＨ型、あるいはＨ型（内側）とした場合、固定チャージ下の多結晶シリコン薄膜に流れる電流は、ノーマル型に比べて６桁小さい結果となった。
【００３６】
ノーマル型ゲートとＨ型ゲートの比較
ノーマル型の薄膜トランジスタとＨ型の薄膜トランジスタについて、ＢＴＳ前後のＩ−Ｖ特性を測定し、ハンプ特性の相違を調べた。なお、ノーマル型の薄膜トランジスタにおいては、Ｗ／Ｌ＝５０μｍ／２μｍ、ＴＯＸ＝５０ｎｍとした。Ｈ型の薄膜トランジスタにおいては、ゲート電極の突出部の突出長＝８μｍ、突出幅＝２．５μｍ、Ｗ／Ｌ＝５０μｍ／２μｍ、ＴＯＸ＝５０ｎｍとした。また、ＢＴＳは、Ｖｇ＝１２Ｖ、Ｖｓ＝Ｖｄ＝０Ｖ、温度＝１５０℃、印加時間＝２０００秒とした。結果を図１０（ａ）及び図１０（ｂ）に示す。なお、図１０（ａ）はノーマル型の薄膜トランジスタのＢＴＳ前後のＩ−Ｖ特性を示すものであり、図１０（ｂ）はＨ型の薄膜トランジスタのＢＴＳ前後のＩ−Ｖ特性を示すものである。
【００３７】
これらの図を比較すると明らかなように、ゲート電極をＨ型にすることで端部電流が抑制され、ハンプが大幅に低減されたことがわかる。ハンプのシフトΔ１ｎＡＶｔｈは、ノーマル型の場合、−１．８Ｖであるのに対して、Ｈ型の場合、−０．２Ｖである。
【００３８】
ゲート電極の突出部の突出長及び突出幅に関する検討
先ず、Ｈ型の薄膜トランジスタにおいて、ゲート電極突出部の突出長を０μｍ（ノーマル型に相当）、２μｍ、５μｍ、８μｍとし、それぞれについてＢＴＳ前後のＩ−Ｖ特性を測定し、ハンプのシフトΔ１ｎＡＶｔｈを測定した。ＢＴＳは、Ｖｇ＝１２Ｖ、Ｖｓ＝Ｖｄ＝０Ｖ、温度＝１５０℃、印加時間＝２０００秒である。
【００３９】
図１１は、ゲート電極突出部の突出長とハンプのシフトΔ１ｎＡＶｔｈの関係を示す図である。図１１から明らかな通り、突出部の突出長が大きくなるほどハンプのシフトΔ１ｎＡＶｔｈが小さくなっており、突出長を２μｍ以上とすることで回路動作に支障がないことがわかる。さらに、突出長を５μｍ以上とするこで、回路動作に望ましいシフト量に抑えることが可能である。
【００４０】
次に、Ｈ型の薄膜トランジスタにおいて、ゲート電極突出部の突出幅を０μｍ（ノーマル型に相当）、０．５μｍ、１．５μｍ、２．５μｍとし、それぞれについてＢＴＳ前後のＩ−Ｖ特性を測定し、ハンプのシフトΔ１ｎＡＶｔｈを測定した。ＢＴＳは、Ｖｇ＝１２Ｖ、Ｖｓ＝Ｖｄ＝０Ｖ、温度＝１５０℃、印加時間＝２０００秒である。
【００４１】
図１２は、ゲート電極突出部の突出幅とハンプのシフトΔ１ｎＡＶｔｈの関係を示す図である。図１２から明らかな通り、突出部の突出幅が大きくなるほどハンプのシフトΔ１ｎＡＶｔｈが小さくなっており、突出長を０．５μｍ以上とすることで回路動作に支障がないことがわかる。さらに、突出長を１．５μｍ以上とするこで、回路動作に望ましいシフト量に抑えることが可能である。
【図面の簡単な説明】
【００４２】
【図１】液晶表示パネルの概略構成を示す斜視図である。
【図２】薄膜トランジスタの構成例を示す要部概略断面図である。
【図３】ゲート電極に突出部を形成した薄膜トランジスタの平面構造を模式的に示す平面図である。
【図４】ゲート電極の突出部を多結晶シリコン薄膜の端部よりも内側に配置した薄膜トランジスタの平面構造を模式的に示す平面図である。
【図５】ノーマル型の薄膜トランジスタのＢＴＳ前後のＩ−Ｖ特性を示す特性図である。
【図６】ハンプ特性のＷ長依存性を示す特性図である。
【図７】ゲート電極がノーマル型の薄膜トランジスタにおける端部電流の経路を模式的に示す図である。
【図８】ゲート電極がＨ型の薄膜トランジスタにおける端部電流の経路を模式的に示す図である。
【図９】ゲート電極がＨ型（内側）の薄膜トランジスタにおける端部電流の経路を模式的に示す図である。
【図１０】（ａ）はノーマル型の薄膜トランジスタのＢＴＳ前後のＩ−Ｖ特性を示す特性図であり、（ｂ）はＨ型の薄膜トランジスタのＢＴＳ前後のＩ−Ｖ特性を示す特性図である。
【図１１】Ｈ型の薄膜トランジスタにおけるゲート電極突出部の突出長とハンプのシフトΔ１ｎＡＶｔｈの関係を示す特性図である。
【図１２】Ｈ型の薄膜トランジスタにおけるゲート電極突出部の突出幅とハンプのシフトΔ１ｎＡＶｔｈの関係を示す特性図である。
【符号の説明】
【００４３】
１  液晶表示パネル、２  アレイ基板、３  対向基板、４  走査線駆動回路、５  信号線駆動回路、１１  基板、１２  アンダーコート層、１３  多結晶シリコン薄膜、１３Ａ  ソース領域、１３Ｂ  ドレイン領域、１４  ゲート絶縁膜、１５  ゲート電極、１５Ａ  突出部、１６  ソース電極、１７  ドレイン電極
【図１】
2010056169.tif 000003
【図２】
2010056169.tif 000004
【図３】
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【図４】
2010056169.tif 000006
【図５】
2010056169.tif 000007
【図６】
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【図７】
2010056169.tif 000009
【図８】
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【図９】
2010056169.tif 000011
【図１０】
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【図１１】
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【図１２】
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