(57)【要約】【課題】  動作速度の向上および周辺回路面積の縮小化が達成可能である複数の不揮発性記憶装置を含む半導体装置を提供する。【解決手段】  本発明の半導体装置は、行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置１００を含む。不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。ビット導電層８０は、ｉ行［ｊ＋１］列に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００の第１不純物領域３４とを電気的に接続する。電荷捕捉層２２ｂのうちゲート導電層１４の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。【選択図】      図１
2010056573.tif 000002
【特許請求の範囲】
【請求項１】
行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置を含み、
前記不揮発性記憶装置は、
半導体層のチャネル領域上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第１導電型の第１および第２不純物領域と、
ｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置の第２不純物領域と、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置の第１不純物領域と、を電気的に接続するビット導電層（ｉ，ｊは１以上の整数）と、
を含み、
前記電荷捕捉層のうち前記ゲート導電層の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない、半導体装置。
【請求項２】
請求項１において、
前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の高濃度不純物領域を含み、
前記高濃度不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第１導電型不純物の濃度が高い、半導体装置。
【請求項３】
請求項２において、
前記第２不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の低濃度不純物領域を含み、
前記高濃度不純物領域および前記低濃度不純物領域は、前記ゲート導電層を挟むように配置され、
前記低濃度不純物領域は、前記高濃度不純物領域よりも、第１導電型不純物の濃度が高い、半導体装置。
【請求項４】
請求項２または３において、
さらに、前記チャネル領域により近い側で前記高濃度不純物領域と隣り合う第２導電型の第３不純物領域と、を含む、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
行方向に隣り合う２つの前記不揮発性記憶装置は、共通の前記第１不純物領域または前記第２不純物領域を有する、半導体装置。
【請求項６】
請求項５において、
さらに、前記共通の前記第１不純物領域上に設けられた第１コンタクト部と、
前記共通の前記第２不純物領域上に設けられた第２コンタクト部と、を含む、半導体装置。
【請求項７】
請求項６において、
前記第１コンタクト部は、ｉ行ｊ列に配置された前記不揮発性記憶装置とｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置との共通の第１不純物領域上に設けられ、
前記第２コンタクト部は、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置と［ｉ＋１］行［ｊ＋２］列に配置された前記不揮発性記憶装置との共通の第２不純物領域上に設けられ、
前記ビット導電層は、前記第１および第２コンタクト部を介して、前記共通の第１不純物領域と前記共通の第２不純物領域とを電気的に接続する、半導体装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記ゲート導電層は、列方向に延びている、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
列方向に隣り合う２つの前記不揮発性記憶装置は、素子分離領域によって電気的に分離されている、半導体装置。
【請求項１０】
請求項９において、
前記素子分離領域は、折れ線形状を有する、半導体装置。
【請求項１１】
請求項９または１０において、
前記素子分離領域を複数含み、
隣り合う２つの前記素子分離領域間の距離は等しい、半導体装置。
【請求項１２】
請求項１ないし１１のいずれかにおいて、
前記ビット導電層は、行方向および列方向と交差する方向に延びる部分を有する、半導体装置。
【請求項１３】
請求項１２において、
前記ビット導電層は、折れ線状の平面形状を有する、半導体装置。
【請求項１４】
請求項１ないし１３のいずれかにおいて、
前記ビット導電層を複数含み、
隣り合う２つの前記ビット導電層間の距離は等しい、半導体装置。
【請求項１５】
請求項１ないし１４のいずれかにおいて、
前記不揮発性記憶装置の上方には埋込絶縁層が形成され、
前記ビット導電層は、前記埋込絶縁層の上方に設けられた、半導体装置。
【請求項１６】
請求項１ないし１５のいずれかにおいて、
前記第１および第２絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、半導体装置。
【請求項１７】
請求項１ないし１６のいずれかにおいて、
さらに、前記不揮発性記憶装置の制御回路を含み、
前記制御回路は、
書込み時には、前記ゲート導電層に高レベルの電圧を印加し、前記第２不純物領域に低レベルの電圧、前記第１不純物領域に高レベルの電圧を印加して、前記第１不純物領域近傍の前記電荷捕捉層に、第１導電型のホットキャリアを注入し、
読出し時には、書込み時とは逆方向に、第１導電型のキャリアを前記チャネル領域に流す、半導体装置。
【請求項１８】
請求項１７において、
前記制御回路は、書込み時には、選択された前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層に電圧を印加し、選択されていない前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層には電圧を印加しない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子捕捉層を含むゲート絶縁層中に電荷（キャリア）を捕捉してデータを記憶する不揮発性記憶装置を含む半導体装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置のひとつのタイプとして、例えば、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなるゲート絶縁層が形成され、前記窒化シリコン層が電荷を捕捉するMONOS（Metal  Oxide  Nitride  Oxide  Semiconductor）型もしくはSONOS（Silicon  Oxide  Nitride  Oxide  Silicon）型と呼ばれるタイプがある（例えば、特許文献１参照）。
【０００３】
このような不揮発性記憶装置メモリセルにおいては、メモリセルの制御が複雑化すると、メモリセルを制御する周辺回路が複雑化する。その結果、周辺回路の面積が増大するため、小型化が妨げられる場合がある。また、メモリセル制御の複雑化は、メモリセルの動作速度を低下させる一因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１１８９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、動作速度の向上および周辺回路面積の縮小化が達成可能である、複数の不揮発性記憶装置を含む半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の半導体装置は、
行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置を含み、
前記不揮発性記憶装置は、
半導体層のチャネル領域上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第１導電型の第１および第２不純物領域と、
ｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置の第２不純物領域と、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置の第１不純物領域と、を電気的に接続するビット導電層（ｉ，ｊは１以上の整数）と、
を含み、
前記電荷捕捉層のうち前記ゲート導電層の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。
【０００７】
上記半導体装置によれば、前記ビット導電層が、ｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置の第２不純物領域と、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置の第１不純物領域とを電気的に接続することにより、書込みおよび消去時に電圧を印加するビット線およびワード線が限定される。これにより、列方向に隣り合う前記不揮発性記憶装置がワード線を共有し、行方向に隣り合う前記不揮発性記憶装置がビット線を共有していても、選択された前記不揮発性記憶装置以外のセルへの誤書込みおよび誤消去を効果的に防止することができる。以上により、信頼性に優れた前記不揮発性記憶装置を得ることができる。
【０００８】
また、前記不揮発性記憶装置を制御する周辺回路をより単純化することができる。その結果、前記周辺回路の面積を縮小することができ、かつ前記不揮発性記憶装置の動作速度を向上させることができる。詳しくは、本実施の形態の欄で説明する。
【０００９】
（２）上記半導体装置において、前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の高濃度不純物領域を含み、前記高濃度不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第１導電型不純物の濃度が高くすることができる。
【００１０】
この場合、前記第２不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の低濃度不純物領域を含み、前記高濃度不純物領域および前記低濃度不純物領域は、前記ゲート導電層を挟むように配置され、前記低濃度不純物領域は、前記高濃度不純物領域よりも、第１導電型不純物の濃度を高くすることができる。
【００１１】
また、この場合、さらに、前記チャネル領域により近い側で前記高濃度不純物領域と隣り合う第２導電型の第３不純物領域と、を含むことができる。
【００１２】
（３）上記半導体装置において、行方向に隣り合う２つの前記不揮発性記憶装置は、共通の前記第１不純物領域または前記第２不純物領域を有することができる。
【００１３】
この場合、さらに、前記共通の前記第１不純物領域上に設けられた第１コンタクト部と、前記共通の前記第２不純物領域上に設けられた第２コンタクト部と、を含むことができる。
【００１４】
また、この場合、前記第１コンタクト部は、ｉ行ｊ列に配置された前記不揮発性記憶装置とｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置との共通の第１不純物領域上に設けられ、前記第２コンタクト部は、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置と［ｉ＋１］行［ｊ＋２］列に配置された前記不揮発性記憶装置との共通の第２不純物領域上に設けられ、前記ビット導電層は、前記第１および第２コンタクト部を介して、前記共通の第１不純物領域と前記共通の第２不純物領域とを電気的に接続することができる。
【００１５】
（４）上記半導体装置において、前記ゲート導電層は、列方向に延びていることができる。
【００１６】
（５）上記半導体装置において、列方向に隣り合う２つの前記不揮発性記憶装置は、素子分離領域によって電気的に分離されていることができる。
【００１７】
この場合、前記素子分離領域は、折れ線形状を有することができる。また、この場合、前記素子分離領域を複数含み、隣り合う２つの前記素子分離領域間の距離を等しくすることができる。
【００１８】
前記ビット導電層は、行方向および列方向と交差する方向に延びる部分を有する、半導体装置。
【００１９】
（６）上記半導体装置において、前記ビット導電層は、折れ線状の平面形状を有することができる。
【００２０】
（７）上記半導体装置において、前記ビット導電層を複数含み、隣り合う２つの前記ビット導電層間の距離を等しくすることができる。
【００２１】
（８）上記半導体装置において、前記不揮発性記憶装置の上方には埋込絶縁層が形成され、前記ビット導電層を、前記埋込絶縁層の上方に設けることができる。
【００２２】
（９）上記半導体装置において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【００２３】
（１０）上記半導体装置において、さらに、前記不揮発性記憶装置の制御回路を含み、
前記制御回路は、
書込み時には、前記ゲート導電層に高レベルの電圧を印加し、前記第２不純物領域に低レベルの電圧、前記第１不純物領域に高レベルの電圧を印加して、前記第１不純物領域近傍の前記電荷捕捉層に、第１導電型のホットキャリアを注入し、
読出し時には、書込み時とは逆方向に、第１導電型のキャリアを前記チャネル領域に流すことができる。
【００２４】
この場合、前記制御回路は、書込み時には、選択された前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層に電圧を印加し、選択されていない前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層には電圧を印加しないことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態の不揮発性記憶装置を含む半導体装置を模式的に示す平面図である。
【図２】図１に示す不揮発性記憶装置を模式的に示す断面図である。
【図３】図１に示す半導体装置の等価回路を示す図である。
【図４】図１に示す不揮発性記憶装置の動作を説明する図である。
【図５】図１に示す半導体装置の一変形例を模式的に示す平面図である。
【発明を実施するための形態】
【００２６】
次に、本発明の一実施の形態の半導体装置について、図面を参照して説明する。図１は、本発明の一実施の形態の半導体装置を模式的に示す平面図である。図２は、図１のＡ−Ａ線に沿った断面を模式的に示す図である。
【００２７】
本実施の形態の半導体装置は、図１に示すように、複数の不揮発性記憶装置（メモリセル）１００からなるメモリセルアレイを含む。図２は、図１に示すメモリセル１００の断面を示している。
【００２８】
［平面構造］
まず、本実施の形態の半導体装置の平面構造について、主に図１および図３を参照して説明する。
【００２９】
図３は、図１に示す半導体装置の概略回路図である。図３に示すように、複数のワード線ＷＬ（ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，ＷＬｊ＋３…）と複数のビット線ＢＬ（ＢＬｉ，ＢＬｉ＋１，ＢＬｉ＋２，ＢＬｉ＋３，ＢＬｉ＋４…）とが互いに交差して半導体層１０の上方に配置されている。なお、図１に示すビット線ＢＬはビット導電層８０に該当し、ワード線ＷＬは図２に示すワード導電層１４に接続される。
【００３０】
これらのビット線ＢＬは、ビット線ドライバＢＤに接続され、選択的に駆動電圧を受ける。また、これらのワード線ＷＬは、ワード線ドライバＷＤに接続され、選択的に走査電圧を受ける。ビット線ドライバＢＤおよびワード線ドライバＷＤなど、メモリセル１００の制御回路は、図１に示すメモリセルアレイと同一の半導体層１０に形成することができる。
【００３１】
図１に示すように、各ワード線ＷＬは列方向に延びている。また、隣り合う２本のワード線ＷＬの間には、第１不純物領域３４と第２不純物領域２４とが交互に配置されている。例えば、ＷＬｊとＷＬｊ＋１との間には第２不純物領域２４が配置され、ＷＬｊ＋１とＷＬｊ＋２との間には第１不純物領域３４が配置され、ＷＬｊ＋２とＷＬｊ＋３との間には第２不純物領域２４が配置されている。
【００３２】
図３に示すように、ワード線ＷＬとビット線ＢＬとの各交差部には、メモリセル１００が接続されている。図１に示すメモリセルアレイにおいては、複数のメモリセル１００が、行方向および該行方向と交差する列方向に配列されている。本実施の形態においては、行方向と列方向とが直交している場合を示している。
【００３３】
なお、図１および図３において、ｉ行ｊ列に配置されるメモリセル１００を、「Ｔｉｊ」と示す（ｉ，ｊは１以上の整数）。ここで、「ｉ行ｊ列に配置されるメモリセル（Ｔｉｊ）」とは、ｉ番目のビット線ＢＬｉと［ｉ＋１］番目のビット線ＢＬｉ＋１との間に接続され、そのゲート導電層がｊ番目のワード線ＷＬｊに接続されたメモリセルをいう（図３参照）。
【００３４】
また、図１に示すように、行方向に隣り合う２つのメモリセル１００は、共通の第１不純物領域３４または共通の第２不純物領域２４を有する。具体的には、例えば図１に示すように、行方向に隣り合うメモリセルＴｉ＋１，ｊ＋１およびＴｉ＋１，ｊ＋２は、共通の第１不純物領域３４を有する。また、行方向に隣り合うメモリセルＴｉ，ｊおよびＴｉ，ｊ＋１は、共通の第２不純物領域２４を有する。
【００３５】
また、図１に示すように、第１および第２不純物領域３４，２４はそれぞれ、列方向に配列している。列方向に隣り合う共通の第１および第２不純物領域３４，２４は、素子分離領域１２によって電気的に分離されている。素子分離領域１２は、例えばＳＴＩshallow trench isolationからなる。一方、行方向に隣り合う第１および第２不純物領域３４，２４は、ワード線ＷＬ（ゲート導電層１４）を挟むように配置されている（図３参照）。
【００３６】
すなわち、図１に示すように、列方向に隣り合うメモリセル１００は、素子分離領域１２によって電気的に分離されている。図１では、複数の素子分離領域１２が行方向に直線状に延びている場合について示している。また、隣り合う２つの素子分離領域１２間の距離がほぼ等しく形成されている。
【００３７】
また、共通の第２不純物領域２４の上には、第１コンタクト部Ｃ１１，Ｃ２１，Ｃ３１，Ｃ１３，Ｃ２３，Ｃ３３が設けられている。また、共通の第１不純物領域３４の上には、第２コンタクト部Ｃ０２，Ｃ１２，Ｃ２２が設けられている。
【００３８】
次に、ビット線ＢＬ（ビット導電層８０）の接続構造について、図１を参照しながら、列方向に隣り合うメモリセルＴｉ，ｊ＋１およびＴｉ＋１，ｊ＋１を例にとり説明する。
【００３９】
ビット線ＢＬｉ＋１（ビット導電層８０）は、Ｔｉ，ｊ＋１（ｉ行［ｊ＋１］列に配置されたメモリセル１００）の第２不純物領域２４と、Ｔｉ＋１，ｊ＋１（［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００）の第１不純物領域３４とを電気的に接続する。
【００４０】
具体的には、メモリセルＴｉ，ｊ＋１の第２不純物領域２４と、メモリセルＴｉ＋１，ｊ＋１の第１不純物領域３４とは、第１コンタクト部Ｃ１１および第２コンタクト部Ｃ１２を介して、ビット線ＢＬｉ＋１（ビット導電層８０）によって電気的に接続されている。
【００４１】
第１コンタクト部Ｃ１１は、メモリセルＴｉ，ｊ＋１とメモリセルＴｉ＋１，ｊ＋１との共通の第２不純物領域２４上に設けられ、第２コンタクト部Ｃ１２は、メモリセルＴｉ＋１，ｊ＋１とメモリセルＴｉ＋１，ｊ＋２との共通の第１不純物領域３４上に設けられている。よって、ビット線ＢＬｉ＋１（ビット導電層８０）は、第１コンタクト部Ｃ１１および第２コンタクト部Ｃ１２を介して、共通の第２不純物領域２４と共通の第１不純物領域３４とを電気的に接続している。
【００４２】
さらに、ビット線ＢＬｉ＋１（ビット導電層８０）は、第２コンタクト部Ｃ１２および第１コンタクト部Ｃ１３を介して、共通の第１不純物領域３４と共通の第２不純物領域２４とを電気的に接続している。この第１コンタクト部Ｃ１３は、メモリセルＴｉ，ｊ＋２とメモリセルＴｉ，ｊ＋３との共通の第１不純物領域２４上に設けられている。
【００４３】
したがって、ビット線ＢＬ（ビット導電層８０）は、第１コンタクト部および第２コンタクト部を介して、共通の第１不純物領域３４と共通の第２不純物領域２４とを交互に電気的に接続している。
【００４４】
例えば、ビット線ＢＬｉ＋１（ビット導電層８０）は、ｉ行に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行に配置されたメモリセル１００の第１不純物領域３４とを、交互に電気的に接続している。具体的には、ビット線ＢＬｉ＋１は、第１コンタクト部１１を介してメモリセルＴｉ，ｊおよびＴｉ，ｊ＋１の共通の第２不純物領域２４と、第２コンタクト部１２を介してメモリセルＴｉ＋１，ｊ＋１およびＴｉ＋１，ｊ＋２の共通の第１不純物領域３４と、第１コンタクト部１３を介してメモリセルＴｉ，ｊ＋２およびＴｉ，ｊ＋３の共通の第２不純物領域２４と、…を電気的に接続している。
【００４５】
図１に示すメモリセルアレイにおいては、具体的には、ビット導電層８０（ビット線ＢＬ）は、行方向および列方向と交差する方向に延びる部分を有する。具体的には、ビット導電層８０は、折れ線状の平面形状を有する。また、図１に示すように、隣り合う２つのビット導電層８０間の距離がほぼ等しい形成されている。
【００４６】
［断面構造］
次に、図１に示すメモリセル１００の断面構造について、図２を主に参照して説明する。
【００４７】
図２に示すように、メモリセル１００は、１つのゲート導電層１４（ワード線ＷＬｊ＋１）と、ゲート絶縁層２２と、第１および第２不純物領域３４，２４とを含む。ゲート導電層１４は、半導体層１０の上にゲート絶縁層２２を介して形成されている。ゲート導電層１４は、例えばドープトポリシリコンからなる。また、ゲート導電層１４の両側壁には、サイドウォール絶縁層１５を設けることができる（図２参照）。サイドウォール絶縁層１５は、例えば酸化シリコンや窒化シリコンからなる。
【００４８】
ゲート絶縁層２２は、第１絶縁層２２ａ、電荷捕捉層２２ｂおよび第２絶縁層２２ｃを順に堆積させることにより形成される。第１絶縁層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。電荷捕捉層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域を含む。第２絶縁層２２ｃは、ゲート導電層１４と電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。
【００４９】
本実施の形態のメモリセル１００では、１セル当たり１ビットを記憶する。具体的には、図１および図２に示すように、電荷捕捉層２２ｂに電荷蓄積領域Ｘを有する。この電荷蓄積領域Ｘは、電荷捕捉層２２ｂのうちゲート導電層１４の一方の端部近傍に形成される。一方、電荷捕捉層２２ｂのうちゲート導電層１４の他方の端部近傍（電荷捕捉層２２ｂのうち低濃度不純物領域２８）には電荷蓄積領域が形成されない。
【００５０】
電荷捕捉層２２ｂは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【００５１】
ゲート絶縁層２２は例えば、ＯＮＯ（Oxide-Nitride-Oxide）膜からなることができる。すなわち、第１および第２絶縁層２２ａ，２２ｃが酸化シリコンからなり、電荷捕捉層２２ｂが窒化シリコンからなる。
【００５２】
第１および第２不純物領域３４，２４は、図２に示すように、半導体層１０においてゲート導電層１４を挟むように配置されている。半導体層１０において第１および第２不純物領域３４，２４に挟まれた領域であってゲート導電層１４の下部には、チャネル領域が形成される。
【００５３】
第１および第２不純物領域３４，２４には、同一の導電型（第１導電型）の不純物が導入されている。本実施の形態では、第１導電型がＮ型であり、第２導電型がＰ型である場合について説明するが、これらの導電型を逆にすることもできる。
【００５４】
第１不純物領域３４は、高濃度不純物領域３８および不純物領域３６を有する。不純物領域３６は高濃度不純物領域３８と隣り合っている。この不純物領域３６は、１つのメモリセル１００において、高濃度不純物領域３８よりもゲート導電層１４から離れた位置に設けられている。
【００５５】
第２不純物領域２４は、低濃度不純物領域２８および不純物領域２６を有する。不純物領域２６は低濃度不純物領域２８と隣り合っている。この不純物領域２６は、１つのメモリセル１００において、低濃度不純物領域２８よりもゲート導電層１４から離れた位置に設けられている。この第２不純物領域２４はＬＤＤLightly doped drain構造を有する。具体的には、低濃度不純物領域２８は、不純物領域２６よりもＮ型不純物の濃度が低い。
【００５６】
高濃度不純物領域３８は、図１に示すように、半導体層１０のうちゲート導電層１４の一方の端部近傍に設けられている。また、低濃度不純物領域２８は、半導体層１０のうちゲート導電層１４の他方の端部近傍に設けられている。高濃度不純物領域３８と低濃度不純物領域２８は、図２に示すように、ゲート導電層１４を挟むように配置されている。
【００５７】
高濃度不純物領域３８および低濃度不純物領域２８はともに、同一の導電型（第１導電型）の不純物が導入されている。本実施の形態では、第１導電型がＮ型であり、第２導電型がＰ型である場合について説明するが、これらの導電型を逆にすることもできる。
【００５８】
高濃度不純物領域３８のＮ型不純物の濃度は、低濃度不純物領域２８のＮ型不純物濃度よりも大きい。すなわち、高濃度不純物領域３８よりもＮ型不純物の濃度が低い低濃度不純物領域２８が、半導体層１０のうちゲート導電層１４の他方の端部近傍に設けられているため、高濃度不純物領域３８は、半導体層１０のうちゲート導電層１４の他方の端部近傍よりも、Ｎ型不純物の濃度が高くなっている。
【００５９】
具体的には、高濃度不純物領域３８は、低濃度不純物領域２８よりも、少なくとも数倍（例えば３〜４倍）以上のＮ型不純物濃度を有することが望ましく、１０倍以上のＮ型不純物濃度を有することがより望ましい。
【００６０】
また、図２に示すように、Ｐ型の半導体基板からなる半導体層１０において、チャネル領域により近い側で高濃度不純物領域３８と隣り合う領域に、第３不純物領域３２が形成されている。この第３不純物領域３２には、高濃度不純物領域３８とは異なる導電型（第２導電型；Ｐ型）の不純物が導入されている。ここで、第３不純物領域３２は、図２に示すように、高濃度不純物領域３８よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。なお、第３不純物領域３２を設けなくても、高濃度不純物領域３８のＮ型不純物濃度が十分高く、高濃度不純物領域３８とチャネル領域との濃度勾配が十分大きいのであれば、メモリセル１００への書込み時に、電荷蓄積領域Ｘにホットキャリアを注入することができる。
【００６１】
さらに、図２に示すように、第１および第２不純物領域３４，２４およびゲート導電層１４の上に、チタンやコバルト等の金属を含むシリサイド層９２を形成することができる。これらのシリサイド層９２が形成されていることにより、メモリセル１００のアクセス速度を向上させることができる。
【００６２】
また、メモリセル１００の上には埋込絶縁層７２が形成されている。また、埋込絶縁層７２の上にはビット導電層８０（図２ではビット線ＢＬｉ＋１，ＢＬｉ＋２）が設けられている。図２に示す断面では、第２不純物領域２４上に設けられた第１コンタクト部Ｃ２１と、第１コンタクト部Ｃ２１上に設けられたビット導電層８０（ビット線ＢＬｉ＋２）と、第１不純物領域３４上に設けられた第２コンタクト部Ｃ１２と、第２コンタクト部Ｃ１２上に設けられたビット導電層８０（ビット線ＢＬｉ＋１）とが示されている。第１および第２コンタクト部は、埋込絶縁層７２に設けられた開口部８４と、開口部８４に埋め込まれた導電層８２とから構成される。
【００６３】
［動作］
前述したように、メモリセル１００は、１セル当たり１ビットを記憶させる。具体的には、電荷蓄積層２２ｂ中の電荷捕捉領域Ｘに電荷を蓄積する。
【００６４】
前述したように、本実施の形態のメモリセル１００では、第１不純物領域３４の高濃度不純物領域３８は、第２不純物領域２４の低濃度不純物領域２８よりもＮ型不純物の濃度が大きい。また、高濃度不純物領域３８は、ゲート導電層１４ａの一方の端部近傍に形成され、低濃度不純物領域２８は、他方の端部近傍に形成されている。このため、電荷捕捉層２２ｂ内に電荷が導入された場合、前記電荷は、電荷捕捉層２２ｂのうち高濃度不純物領域３８により近いほうの端部近傍にある電荷捕捉領域Ｘにて捕捉される。一方、電荷捕捉層２２ｂのうち低濃度不純物領域２８により近いほうの端部近傍では、前記電荷は捕捉されない。
【００６５】
以下、図４を参照して、メモリセル１００の動作の一例を示す。ここでは、図１に示すメモリセルＴｉ＋１，ｊ＋１を選択して書込みを行なう場合について説明する。
【００６６】
（１）書込み
データ書込み時において、第２不純物領域３４を接地し（Ｖ２＝グランド電位）、第１不純物領域２４およびゲート導電層１４を正電位にすることで（ＶＧＴ，Ｖ１＝正電位）、高濃度不純物領域３８近傍の電荷捕捉層２２ｂ内の電荷捕捉領域Ｘに、ホットエレクトロン（Ｎ型ホットキャリア）を蓄積させる。
【００６７】
図１のメモリセルＴｉ＋１，ｊ＋１の電荷蓄積領域Ｘに書込みを行なう場合、ワード線ＷＬｊ＋１を正電位（例えば７Ｖ）にし、ワード線ＷＬｊ＋１以外のワード線をグランド電位にする。そして、図１においてビット線ＢＬｉ＋１を正電位（例えば５Ｖ）にし、ビット線ＢＬｉ＋１以外のビット線をグランド電位にする。これにより、ホットエレクトロンが電荷蓄積領域Ｘに注入される。
【００６８】
この場合、書込みを選択されたメモリセルＴｉ＋１，ｊ＋１と列方向に隣り合うメモリセルＴｉ，ｊ＋１においては、書込みを選択されたメモリセルＴｉ＋１，ｊ＋１と同様に、ゲート導電層１４および第２不純物領域２４が正電位となり、第１不純物領域３４がグランド電位となる。
【００６９】
しかしながら、メモリセル１００においては、第２不純物領域２４の低濃度不純物領域２８は、第１不純物領域３４の高濃度不純物領域３８よりも、Ｎ型不純物濃度がかなり低く設定されているため、電荷蓄積層２２ｂのうち低濃度不純物領域２８近傍（図１の領域Ｙ）には電荷が注入されない。したがって、メモリセルＴｉ，ｊ＋１には書込みが行なわれない。
【００７０】
（２）読出し
データ読出し時には、書込み時と逆方向にＮ型キャリアをチャネル領域に流す。第１不純物領域２４から第２不純物領域３４に電流を流す場合、電荷捕捉領域Ｘ内の電荷は、チャネル電流の形成に大きな影響を与える。具体的には、データ読出し時には、第１不純物領域２４を接地し（Ｖ１＝グランド電位）、第２不純物領域３４およびゲート導電層１４を正電位にする（ＶＧＴ，Ｖ２＝正電位）。
【００７１】
（３）消去
データ消去時には、電荷捕捉領域内の電荷とは逆の導電型の電荷を注入する。電荷捕捉領域Ｘに蓄積された電荷を消去する場合、ゲート導電層１４（ＶＧＴ）を低レベルまたは負電位（例えば−３Ｖ）にし、第２不純物領域３４（Ｖ２）に高レベルの電圧（例えば６Ｖ）を印加する。これにより、電荷捕捉領域Ｘにホットホール（Ｐ型ホットキャリア）を注入する。
【００７２】
［特徴］
（ａ）メモリセルアレイの特徴
第１に、本実施の形態のメモリセルアレイによれば、ビット導電層８０（ビット線ＢＬｉ＋１）が、メモリセルＴｉ，ｊ＋１の第２不純物領域２４と、メモリセルＴｉ＋１，ｊ＋１の第１不純物領域３４とを電気的に接続する。前述したように、メモリセルＴｉ＋１，ｊ＋１の電荷蓄積領域Ｘに書込みを行なう場合、ワード線ＷＬｊ＋ｌを正電位にし、ワード線ＷＬｊ＋ｌ以外のワード線をグランド電位にするとともに、ビット線ＢＬｉ＋１を正電位にし、ビット線ＢＬｉ＋１以外のビット線をグランド電位にする。このように、本実施の形態のメモリセル１００によれば、書込みおよび消去時に電圧を印加するビット線およびワード線が限定される。これにより、列方向に隣り合うメモリセル１００がワード線ＷＬを共有し、行方向に隣り合うメモリセル１００がビット線ＢＬを共有していても、選択されたメモリセル１００（この場合メモリセルＴｉ，ｊ）以外のセルへの誤書込みおよび誤消去を効果的に防止することができる。以上により、信頼性に優れたメモリセル１００を得ることができる。
【００７３】
また、この場合、選択したワード線およびビット線（この場合ワード線ＷＬｊ＋１およびビット線ＢＬｉ＋１）以外のワード線およびビット線に電圧を印加する必要がない。これにより、メモリセル１００の動作制御を行なう周辺回路を単純化することができる。その結果、周辺回路面積の縮小化を達成することができ、メモリセル１００の動作速度を向上させることができる。
【００７４】
（ｂ）メモリセルの特徴
第１に、本実施の形態のメモリセル１００では、１つのメモリセル内にプログラミングサイトを１つ有するため、メモリセルのオペレーションの制御がより容易である。これにより、メモリセルのオペレーションを制御するための周辺回路をより簡素化することができる。その結果、周辺回路の面積を低減することができるため、半導体装置全体の小型化を達成することができる。
【００７５】
第２に、高濃度不純物領域３８は、半導体層１０のうちゲート導電層１４の他方の端部近傍よりもＮ型不純物の濃度が高い。この構成によれば、電荷捕捉層２２ｂのうち高濃度不純物領域３８近傍の領域においてのみ、ホットキャリアを導入させることができる。すなわち、半導体層１０のうちゲート導電層１４の一方の端部近傍に設けられた不純物領域（高濃度不純物領域３８）を主に、メモリセル１００の書込みに関与させることができる。
【００７６】
具体的には、本実施の形態のメモリセル１００は、ゲート導電層１４を挟むように配置された高濃度不純物領域３８および低濃度不純物領域２８を含み、高濃度不純物領域３８は低濃度不純物領域２８よりも不純物濃度が高い。これにより、高濃度不純物領域３８と半導体層１０との濃度勾配は、低濃度不純物領域２８と半導体層１０との濃度勾配よりも大きくなっている。その結果、高濃度不純物領域３８および低濃度不純物領域２８に同程度のバイアスがかかった場合でも、低濃度不純物領域２８においては、ホットキャリアの発生が抑えられるため、電荷捕捉層２２ｂのうち高濃度不純物領域３８近傍の領域（電荷捕捉領域Ｘ）においてのみ、ホットキャリアの注入が導入されて、セルの書込みが行なわれる。
【００７７】
一方、低濃度不純物領域２８は、高濃度不純物領域３８よりもＮ型不純物濃度が低く設定されているため、低濃度不純物領域２８においては、ホットキャリアの発生が抑えられる。すなわち、低濃度不純物領域２８にバイアスがかかっても、電荷捕捉層２２ｂのうち低濃度不純物領域２８近傍の領域には、ホットキャリアが注入されることはない。これにより、ディスターブが起こりにくくなり、メモリセルアレイの構成の自由度が大きくなるという利点を有する。
【００７８】
さらに、メモリセル１００の低濃度不純物領域２８において、ホットキャリアの発生が抑えられることにより、ゲート導電層１４のうち低濃度不純物領域２８近傍での電界集中を緩和することができる。すなわち、低濃度不純物領域２８に高電圧が印加された場合に、誤書込みの発生や特性変化を抑えることができ、かつ読出し時のストレスに対する耐久性を高めることができる。
【００７９】
そのうえ、電荷捕捉層２２ｂのうち高濃度不純物領域３８の近傍に電荷蓄積領域Ｘが形成されるのに対して、電荷捕捉層２２ｂのうち低濃度不純物領域２８の近傍は電荷蓄積領域として機能しない。これにより、短チャネル効果が発生しにくいため、ゲート長をより小さくすることができる。その結果、メモリセルの小型化を図ることができる。
【００８０】
第３に、チャネル領域により近い側で高濃度不純物領域３８と隣り合う第３不純物領域３２を含み、この第３不純物領域３２は、高濃度不純物領域３８と異なる導電型（Ｐ型）の不純物が導入されている。この第３不純物領域３２がチャネル領域により近い側で高濃度不純物領域３８と隣り合っていることにより、高濃度不純物領域３８と第３不純物領域３２との間の濃度勾配をより大きくすることができる。これにより、電荷捕捉領域Ｘへのホットキャリアの注入をより促進させることができる。
【００８１】
例えば、半導体層１０のＰ型不純物の濃度が低い場合でも、この第３不純物領域３２が高濃度不純物領域３８と隣り合って配置されていることにより、高濃度不純物領域３８と第３不純物領域３２との間の濃度勾配を大きくすることができるため、電荷捕捉層２２ｂのうち高濃度不純物領域３８近傍の領域へのホットキャリアの注入をより促進することができる。
【００８２】
［変形例］
図５に、本実施の形態の半導体装置（メモリセルアレイ）の一変形例を示す。本変形例のメモリセルアレイにおいても、図１のメモリセルアレイと同様の作用効果を有する。
【００８３】
図５に示すメモリセルアレイでは、素子分離領域１２の平面形状が折れ線状である点、ならびに第１および第２コンタクト部が千鳥格子状に配置されている点を除いて、図１に示すメモリセルアレイと同様の構成を有する。また、図５のＡ−Ａにおける断面は、図２に示す断面と同様の構成を有する。
【００８４】
また、図５のメモリセルの基本構成および動作は、図１のメモリセルと同様である。したがって、図５に示すメモリセルアレイにおいては、図１に示すメモリセルアレイと同様の構成を有する部分については、詳しい説明は省略する。なお、図５においては、メモリセルＴｉ＋１，ｊ＋１のみ、点線でその範囲が示されている。
【００８５】
図５に示すメモリセルアレイでは、第１コンタクト部および第２コンタクト部が千鳥格子状に配置されている。すなわち、複数の第１および第２コンタクト部がそれぞれ列方向に配列し、１つの第２コンタクト部（または第１コンタクト部）は、４つの隣り合う第１コンタクト部（または第２コンタクト部）から等しい位置に配置されている。
【００８６】
図５に示すメモリセルアレイにおいては、図１に示すメモリセルアレイよりも、列方向に隣り合うビット導電層８０間の距離を大きくすることができる。これにより、パターニングによりビット導電層８０を形成する際のマージンを大きくすることができる。
【００８７】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層１０としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【符号の説明】
【００８８】
１０  半導体層、  １２  素子分離領域、  １４  ゲート導電層、  １５  サイドウォール絶縁層、  ２２  ゲート絶縁層、  ２２ａ  第１絶縁層、  ２２ｂ  電荷捕捉層、  ２２ｃ  第２絶縁層、  ２４  第２不純物領域、  ２６，３６  不純物領域、  ２８  低濃度不純物領域、  ３２  第３不純物領域、  ３４  第１不純物領域、  ３８  高濃度不純物領域、  ７２  埋込絶縁層、  ８０  配線層、  ８２  導電層、  ８４  開口部、  ９２  シリサイド層、  １００  メモリセル（不揮発性記憶装置）、  ＢＤ  ビット線ドライバ、  ＢＬｉ〜ＢＬｉ＋４  ビット線、  Ｃ０２、Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２３、Ｃ３１〜Ｃ３３  コンタクト、  ＷＤ  ワード線ドライバ、  ＷＬｊ〜ＷＬｊ＋３  ワード線
【図１】
2010056573.tif 000003
【図２】
2010056573.tif 000004
【図３】
2010056573.tif 000005
【図４】
2010056573.tif 000006
【図５】
2010056573.tif 000007
【手続補正書】
【提出日】平成21年12月28日(2009.12.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置を含み、
前記複数の不揮発性記憶装置の各々は、
半導体層の第２導電型のチャネル領域上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第１導電型の第１不純物領域および第２不純物領域と、
ｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置の第２不純物領域と、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置の第１不純物領域と、を電気的に接続するビット導電層（ｉ，ｊは１以上の整数）と、
を含み、
前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の高濃度不純物領域を含み、
前記第２不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の低濃度不純物領域と、該低濃度不純物領域と隣り合い、該低濃度不純物領域よりも前記ゲート導電層から離れた位置に設けられた不純物領域とを含み、
前記高濃度不純物領域および前記低濃度不純物領域は、前記ゲート導電層を挟むように配置され、
前記高濃度不純物領域は、前記ゲート導電層の一方の端部の下に設けられ、かつ、前記不純物領域よりも高い不純物濃度を有し、
前記低濃度不純物領域は、前記ゲート導電層の他方の端部の下に設けられ、かつ、前記不純物領域よりも低い不純物濃度を有する、半導体装置。
【請求項２】
請求項１において、
さらに、前記チャネル領域により近い側で前記高濃度不純物領域と隣り合い、前記チャネル領域より高濃度の第２導電型の第３不純物領域と、を含む、半導体装置。
【請求項３】
請求項２において、
前記高濃度不純物領域と前記チャネル領域との濃度勾配は、前記低濃度不純物領域と前記チャネル領域との濃度勾配より大きく、
前記高濃度不純物領域と前記第３不純物領域との濃度勾配は、前記高濃度不純物領域と前記チャネル領域との濃度勾配より大きい、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
行方向に隣り合う２つの前記不揮発性記憶装置は、共通の前記第１不純物領域または前記第２不純物領域を有し、
さらに、前記共通の前記第１不純物領域上に設けられた第１コンタクト部と、
前記共通の前記第２不純物領域上に設けられた第２コンタクト部と、を含み、
前記第１コンタクト部は、ｉ行ｊ列に配置された前記不揮発性記憶装置とｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置との共通の第１不純物領域上に設けられ、
前記第２コンタクト部は、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置と［ｉ＋１］行［ｊ＋２］列に配置された前記不揮発性記憶装置との共通の第２不純物領域上に設けられ、
前記ビット導電層は、前記第１および第２コンタクト部を介して、前記共通の第１不純物領域と前記共通の第２不純物領域とを電気的に接続する、半導体装置。
【請求項５】
行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置を含み、
前記複数の不揮発性記憶装置の各々は、
半導体層の第２導電型のチャネル領域上に設けられ、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第１導電型の第１不純物領域および第２不純物領域と、
ｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置の第２不純物領域と、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置の第１不純物領域と、を電気的に接続するビット導電層（ｉ，ｊは１以上の整数）と、
を含み、
前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の高濃度不純物領域を含み、
前記第２不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の低濃度不純物領域と、該低濃度不純物領域と隣り合い、該低濃度不純物領域よりも前記ゲート導電層から離れた位置に設けられた不純物領域とを含み、
前記高濃度不純物領域および前記低濃度不純物領域は、前記ゲート導電層を挟むように配置され、
前記高濃度不純物領域は、前記ゲート導電層の一方の端部の下に設けられ、かつ、前記不純物領域よりも高い不純物濃度を有し、
前記低濃度不純物領域は、前記ゲート導電層の他方の端部の下に設けられ、かつ、前記不純物領域よりも低い不純物濃度を有する、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
さらに、前記不揮発性記憶装置の制御回路を含み、
前記制御回路は、
書込み時には、前記ゲート導電層に高レベルの電圧を印加し、前記第２不純物領域に低レベルの電圧、前記第１不純物領域に高レベルの電圧を印加して、前記第１不純物領域近傍の前記電荷捕捉層に、第１導電型のホットキャリアを注入し、
読出し時には、書込み時とは逆方向に、第１導電型のキャリアを前記チャネル領域に流し、
書込み時には、選択された前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層に電圧を印加し、選択されていない前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層には電圧を印加しない、半導体装置。