(57)【要約】      （修正有）【課題】ゲート電位の変動を“減衰させずに”かつ“遅延なく”基板電位に伝達させて高速動作を可能とし、かつゲート電位の変動が無い時における寄生ダイオードリーク電流を低減させる。【解決手段】基板電位制御回路１０１において、ＳＷ１は、ＭＮ１のゲート端子と基板端子を導通させる。ＳＷ２は、基板端子を０Ｖに導通させる。スイッチ制御回路１０２は、ゲート端子が０Ｖである期間及び０ＶからＶddに変化した後の所定期間、ＳＷ１を導通状態にすると共にＳＷ２を非導通状態に制御する。また、回路１０２は、所定期間の経過後にＳＷ１を非導通状態にすると共にＳＷ２を導通状態に制御する。回路１０２は、少なくともゲート端子の電位がＶddである期間はＳＷ１を非導通状態にすると共にＳＷ２を導通状態に制御する。【選択図】図１
2010166300.tif 000002
【特許請求の範囲】
【請求項１】
低電圧振幅のパルス信号の反転及び非反転信号を各ゲート端子に供給し相互に逆相で動作する２つのＮＭＯＳトランジスタと、該２つのＮＭＯＳトランジスタの各ドレイン端子間の電位差を増幅するためにＰＭＯＳトランジスタのクロスカップル構成を有する正帰還回路とを含むレベルシフト回路において、
少なくとも一方の前記ＮＭＯＳトランジスタに対してそれぞれ設けられ、
前記ＮＭＯＳトランジスタのゲート端子と基板端子を導通させる第１のスイッチ回路と、
前記基板端子をローレベル電位に導通させる第２のスイッチ回路と、
前記ゲート端子が前記ローレベル電位である期間及び該ローレベル電位からハイレベル電位に変化した後の所定期間、前記第１のスイッチ回路を導通状態にすると共に前記第２のスイッチ回路を非導通状態に制御し、前記所定期間の経過後に前記第１のスイッチ回路を非導通状態にすると共に前記第２のスイッチ回路を導通状態に制御し、少なくとも前記ゲート端子の電位が前記ハイレベル電位である期間は前記第１のスイッチ回路を非導通状態にすると共に前記第２のスイッチ回路を導通状態に制御するスイッチ制御回路と、
を含むことを特徴とするレベルシフト回路。
【請求項２】
前記スイッチ制御回路は、
前記ゲート端子の電位を遅延させる遅延回路と、
該遅延回路の出力電位を反転させ、その結果得られる出力電位が前記第１のスイッチ回路を制御する第１のインバータ回路と、
該第１のインバータ回路の出力電位を更に反転させ、その結果得られる出力電位が前記第２のスイッチ回路を制御する第２のインバータ回路と、
を含むことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記スイッチ制御回路は、
前記ゲート端子の電位を遅延させる遅延回路と、
該遅延回路の出力電位と前記ゲート端子の電位とを入力してＮＡＮＤ演算を実行し、その結果得られる出力電位が前記第１のスイッチ回路を制御するＮＡＮＤ回路と、
該ＮＡＮＤ回路の出力を反転させ、その結果得られる出力電位が前記第２のスイッチ回路を制御するインバータ回路と、
を含むことを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
請求項１乃至３の何れか１項に記載のレベルシフト回路を搭載したＡ／Ｄ変換装置。
【請求項５】
請求項１乃至３の何れか１項に記載のレベルシフト回路を搭載した無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する技術は、半導体集積回路におけるレベルシフト回路に関する。
【背景技術】
【０００２】
レベルシフト回路は、ＡＤＣ（アナログデジタルコンバータ）回路やＰＬＬ（フェーズロックドループ）回路等のミクストシグナル回路にて、低電圧で動作する回路から高電圧で動作する回路にパルス信号を伝達するインターフェース回路として広く用いられている。
【０００３】
図１１（ａ）に一般的なレベルシフト回路を示す。図１１（ａ）の回路は、１．２Ｖ（ボルト）振幅のパルス信号（図１１（ｂ）参照）を３．３Ｖ振幅のパルス信号（図１１（ｃ）参照）に変換している。図１１（ａ）において、ＭＮ１及びＭＮ２はＮＭＯＳトランジスタ、ＭＰ１及びＭＰ２はＰＭＯＳトランジスタ、ＩＮＶ１〜４はインバータ回路である。
【０００４】
図１１（ａ）に示されるようなレベルシフト回路では、入力電圧から出力電圧への伝播遅延の短縮（つまり高速化）が一般的な課題である。クリティカルパスは、以下の通りとなる。
【０００５】
入力電圧Ｖi が０ＶからＶdd（図１１では１．２Ｖ）に変化する時、つまりＭＮ１のゲート電圧Ｖg1が０ＶからＶddに変化する時に、ＭＮ１がオフ状態からオン状態に遷移してノードａの電位をＶddh （図１１では３．３Ｖ）から０Ｖに変化させる。これにより、ＭＰ２がオフ状態からオン状態になってノードｂを充電して、最終的に出力電圧Ｖo が０ＶからＶddh に変化する。
【０００６】
逆に、入力電圧Ｖi がＶddから０Ｖに変化する時、つまり、ＩＮＶ１を介して供給されるＭＮ２のゲート電圧Ｖg1が０ＶからＶddに変化する時に、ＭＮ２がオフ状態からオン状態に遷移してノードｂの電位をＶddhから０Ｖに変化させる。また、ＭＰ１がオフ状態からオン状態になってノードａを充電して、ＭＰ２をオン状態からオフ状態に遷移させる。この結果、ＩＮＶ３及びＩＮＶ４を介して出力される出力電圧Ｖo がＶddh から０Ｖに変化する。
【０００７】
上述の動作にて、入力電圧Ｖi が０ＶからＶddに変化するのに応答して出力電圧Ｖo が０ＶからＶddh に変化する時、及び入力電圧Ｖi がＶddから０Ｖに変化するのに応答して出力電圧Ｖo がＶddh から０Ｖに変化する時の伝搬遅延がクリティカルパスとなる。
【０００８】
上述の課題を生む要因は、ノードａ又はｂの負荷容量の大きさや、ＭＰ１やＭＰ２の駆動力不足もあるが、主要因はＭＮ１とＭＮ２として高耐圧トランジスタを用いなければならないことにある。高耐圧トランジスタは一般にコアトランジスタより閾値が高いにもかかわらず、ゲート電圧が最大でも低い電源電圧Ｖddまでしか供給されないので、明らかにＭＮ１とＭＮ２の駆動力は低い。これは、ＭＮ１とＭＮ２の閾値が高くなる条件（ｓｌｏｗプロセスや低温条件）で、かつＶddが最小条件の時に最も顕著となる。
【０００９】
レベルシフト回路の高速化については、これまで色々な従来技術が提案されている。かかる従来技術の中には、出力端子（ノードａやｂ）の変化を感知して補助的な充電電流を供給する回路を付加する従来技術もある。しかし、このような従来技術では、ＭＮ１やＭＮ２の駆動力不足は根本的に解決できず、また出力端子の負荷容量を増大させるため、前
述の通り伝播遅延への影響が残る。
【００１０】
そこで、ＭＮ１やＭＮ２の駆動力を改善する手法として、図１２（ａ）に示されるように、トランジスタのゲート（Ｇ）端子と基板（Ｂ）端子が接続された、いわゆるＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ＭＯＳ）をベースとした高速化手法がいくつか提案されている。なお、ＤＴＭＯＳは、下記非特許文献１にその詳細が記載されている。ＤＴＭＯＳは、ゲート電位Ｖg が０ＶからＶddに変化する時に基板電位も上昇して順バイアスされるため、ＮＭＯＳトランジスタの閾値が減少してその結果、駆動力が上昇するという特長がある。一方で、ゲート電位がＶddに固定されている時（例えばパルスのＨｉレベル期間）に、図１２（ｂ）に示されるように、基板とソース間のＰＮ接合で形成される寄生ダイオードＤp が順方向バイアスされて電源からグランドへの電流（以下、寄生ダイオードリーク電流と表現する）が流れ、消費電力が増大するという課題がある。特にこの電流は低速動作で問題となりやすい。
【００１１】
ＤＴＭＯＳをベースに寄生ダイオードリーク電流を低減させる手法として、以下の従来技術が提案されている。
図１３は、下記特許文献１に記載の第１の従来技術の構成図である。トランジスタＴＮ１のゲート端子と基板端子が容量素子Ｃ１で接続される。このＣ１と、基板端子に寄生する容量（例えばＰｗｅｌｌとＤｅｅｐＮｗｅｌｌlなど）との比で、ゲート電位から基板電位への信号伝達が減衰させられる。これにより、ＴＮ１のゲート電位がＶddになっても基板電位はＶddまで上昇しなくなる。このため、寄生ダイオードリーク電流を低減することができる。
【００１２】
図１４は、下記特許文献２に記載の第２の従来技術の構成図である。トランジスタ３３のゲート端子と基板端子がトリガ回路で接続される。トリガ回路は、ゲート電位が０ＶからＶddに変化する時を感知して短いＨｉ幅のパルス信号を発生する回路である。基板端子は、このパルス信号の短いＨｉ幅の期間だけ電位が上昇する。このため、寄生ダイオードリーク電流を低減することができる。
【００１３】
図１５は、下記特許文献３に記載の第３の従来技術の構成図である。トランジスタ２４のゲート端子と基板端子がＮＭＯＳトランジスタ２６のみで接続される。ＮＭＯＳトランジスタ２６の閾値をＶthとすると、このトランジスタはＶdd−Ｖthの電位までしか伝達できない。このため、Ｖthの分だけトランジスタ２４の基板電位の上昇が抑えられ、寄生ダイオードリーク電流を低減することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−２８７３０９号公報
【特許文献２】特許３９６２３８３号公報
【特許文献３】特開２００３−２７３７２３号公報
【非特許文献】
【００１５】
【非特許文献１】”Ａ  Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ（ＤＴＭＯＳ）  ｆｏｒ  Ｕｌｔｒａ−Ｌｏｗ  Ｖｏｌｔａｇｅ”，Ｆ．Ａｓｓａｄｅｒａｇｈｉ  ｅｔ．ａｌ，Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，ＩＥＥＥ，Ｄｅｃ．１９９４
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、前述の第１の従来技術においては、ゲート電位から基板電位への信号伝達が容
量比で減衰させられている。このため、減衰が行われない場合に比べて、閾値の減少効果が弱くなり、高速性も減少するという問題点を有している。また、容量素子の追加は、回路面積やプロセスコストの増大につながる点でも不利である。
【００１７】
また、前述の第２の従来技術においては、図１４に示されるトリガ回路のＯＵＴ信号が０ＶからＶddに変化するタイミングは、ＩＮ信号が０ＶからＶddに変化するタイミングよりも論理ゲート３３の遅延分だけ必ず遅くなってしまう。このため、その分だけ高速性が減少してしまうという問題点を有している。
【００１８】
更に、前述の第３の従来技術においては、図１５に示されるＮＭＯＳトランジスタ２６の閾値が減少する条件、例えばｆａｓｔプロセスや高温条件では、基板電位の上昇の抑圧量が小さくなる。このため、寄生ダイオードリーク電流の低減効果が小さくなってしまうという問題点を有している。
【００１９】
開示する技術が解決しようとする課題は、ゲート電位の変動を“減衰させずに”かつ“遅延なく”基板電位に伝達させて高速動作を可能とし、かつゲート電位の変動が無い時における寄生ダイオードリーク電流を低減させることにある。
【課題を解決するための手段】
【００２０】
開示する技術は、低電圧振幅のパルス信号の反転及び非反転信号を各ゲート端子に供給し相互に逆相で動作する２つのＮＭＯＳトランジスタと、それら２つのＮＭＯＳトランジスタの各ドレイン端子間の電位差を増幅するためにＰＭＯＳトランジスタのクロスカップル構成を有する正帰還回路とを含むレベルシフト回路を前提とする。
【００２１】
そして、以下の構成が少なくとも一方のＮＭＯＳトランジスタに対してそれぞれ設けられる。
第１のスイッチ回路は、ＮＭＯＳトランジスタのゲート端子と基板端子を導通させる。
【００２２】
第２のスイッチ回路は、基板端子をローレベル電位に導通させる。
そして、スイッチ制御回路は、ゲート端子がローレベル電位である期間及びローレベル電位からハイレベル電位に変化した後の所定期間、第１のスイッチ回路を導通状態にすると共に第２のスイッチ回路を非導通状態に制御する。また、スイッチ制御回路は、所定期間の経過後に第１のスイッチ回路を非導通状態にすると共に第２のスイッチ回路を導通状態に制御する。スイッチ制御回路は、少なくともゲート端子の電位がハイレベル電位である期間は第１のスイッチ回路を非導通状態にすると共に第２のスイッチ回路を導通状態に制御する。
【発明の効果】
【００２３】
開示する技術によれば、レベルシフト回路を高速化しながら、かつ寄生ダイオードリーク電流を低減させることが可能となる。
開示する技術によれば、ゲート電位がローレベル電位の時、及びローレベル電位からハイレベル電位に変化しても、しばらくの期間ＣＭＯＳスイッチを経由してゲート端子と基板端子が接続されている。これにより、第１の従来技術のように減衰させられたり、第２の従来技術のように論理ゲートの遅延が存在することなく、ゲート電位の変動を基板電位に伝達することが可能となり、高速動作が実現される。
【００２４】
開示する技術によれば、ゲート電位がローレベル電位からハイレベル電位に変化してしばらくの期間を経て基板電位がローレベル電位に接続される。このため、スイッチトランジスタの閾値を利用する第３の従来技術に比べて、あらゆるＰＶＴ（プロセス、電源電圧、温度）条件において、安定して寄生ダイオードリーク電流を低減することが可能となる。また、追加回路には容量素子が含まれないため、第１の従来技術に比べて、回路面積とプロセスコスト面で有利である。
【図面の簡単な説明】
【００２５】
【図１】レベルシフト回路の実施形態の構成図である。
【図２】スイッチ制御回路１０２の詳細回路の第１の実施形態の構成図である。
【図３】スイッチ制御回路１０２の詳細回路の第１の実施形態の動作を示す動作タイミングチャートである。
【図４】スイッチ制御回路１０２の詳細回路の第２の実施形態の構成図である。
【図５】スイッチ制御回路１０２の詳細回路の第２及び第３の実施形態の動作を示す動作タイミングチャートである。
【図６】スイッチ制御回路１０２の詳細回路の第３の実施形態の構成図である。
【図７】実施形態と従来技術の高速性の比較を示すシミュレーション結果を示す図である。
【図８】実施形態と従来技術の寄生ダイオードリーク電流の比較を示すシミュレーション結果を示す図である。
【図９】実施形態をＡ／Ｄ変換器に適用した回路の構成例を示す図である。
【図１０】実施形態を適用したＡ／Ｄ変換器を含む無線通信機の構成例を示す図である。
【図１１】一般的なレベルシフト回路の構成図及び動作波形図である。
【図１２】ＤＴＭＯＳを用いた従来技術の構成とその課題の説明図である。
【図１３】第１の従来技術の構成図である。
【図１４】第２の従来技術の構成図である。
【図１５】第３の従来技術の構成図である。
【発明を実施するための形態】
【００２６】
以下、実施形態について詳細に説明する。
図１は、レベルシフト回路の実施形態の構成図である。
図１において、ＭＮ１及びＭＮ２はＮＭＯＳトランジスタであり、ＭＰ１及びＭＰ２はＰＭＯＳトランジスタである。また、ＩＮＶ１〜４はそれぞれインバータ回路である。
【００２７】
レベルシフト回路のコア部はＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２であり、高耐圧トランジスタが用いられる。ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２、及びＩＮＶ１〜４より構成される部分は、図１１に示される一般構成と同じである。
【００２８】
ＭＮ１とＭＮ２のゲート端子には、入力電圧Ｖi である低電圧振幅のパルス信号の非反転及び反転信号がそれぞれ供給され、両トランジスタが逆相で交互にオン・オフすることで、それぞれのドレイン電圧の大小関係が入力電圧Ｖiに応じて変化する。その大小関係（つまりドレイン間の電位差）が、ＭＰ１とＭＰ２で構成した正帰還回路（クロスカップル構成）によって、論理レベル（０／Ｖddh ）まで増幅される。
【００２９】
上述のレベルシフト回路のＭＮ１とＭＮ２の少なくとも一方に対して、そのゲート端子と基板端子の間に基板電位制御回路１０１（＃１又は＃２）が挿入される。
基板電位制御回路１０１について、例えばＭＮ１に接続される場合（図中１０１（＃１））で説明をすると、同回路１０１はまず、ゲート端子と基板端子を接続するＣＭＯＳスイッチＳＷ１を備える。ＳＷ１は、ゲート電位Ｖg1＝０Ｖ（ボルト）の時だけでなく、Ｖg1が０ＶからＶddに変化した後も一定の時間Ｔd だけ継続して導通する。これにより、ゲート端子の変動は遅延なく基板端子に伝達される。
【００３０】
また、基板電位制御回路１０１は、基板端子を０Ｖに導通させるスイッチＳＷ２も備え
る。ＳＷ２は、ＳＷ１がオフ状態にある時のみ導通する。ＳＷ１とＳＷ２により、ＭＮ１の基板電位は、０ＶからＶddに変化した直後のＴd の時間を除いて、常に０Ｖの電位となる。
【００３１】
更に、基板電位制御回路１０１は、ＳＷ１とＳＷ２を制御するスイッチ制御回路１０２を備える。このスイッチ制御回路１０２は、ゲート電位Ｖg1が０ＶからＶddに変化する前及び変化後の所定期間Ｔd の間だけＳＷ１をオン状態かつＳＷ２をオフ状態に制御する。また、スイッチ制御回路１０２は、所定期間Ｔd の経過後にＳＷ１をオフ状態かつＳＷ２をオン状態に制御し、少なくともＶg1がＶddの状態にある間は、ＳＷ１のオフ状態及びＳＷ２のオン状態が維持されるように制御する。
【００３２】
このように、ゲート電位Ｖg1が０Ｖの時、及び０ＶからＶddに変化してもしばらくの期間Ｔd はＣＭＯＳスイッチＳＷ１を経由してゲート端子と基板端子が接続され、ゲート端子の変動にすばやく基板が追従する。これにより、第１の従来技術のように減衰したり、また第２の従来技術のように論理ゲートの遅延が存在することなく、ゲート電位の変動を基板電位に伝達することできる。この結果、高速なレベルシフト回路が実現される。
【００３３】
また、ゲート電位Ｖg1が０ＶからＶddに変化してしばらくの期間Ｔd を経て基板電位が０Ｖに接続され、Ｖg1＝ＶddになってもＶb からグランドへの電流、即ち寄生ダイオードリーク電流が流れない。これにより、スイッチトランジスタの閾値を利用する第３の従来技術に比べて、あらゆるＰＶＴ（プロセス、電源電圧、温度）条件において、安定して寄生ダイオードリーク電流を低減することができる。また、追加回路には容量素子を含まない点で、第１の従来技術に比べて、回路面積とプロセスコスト面で有利である。
【００３４】
図２は、図１のスイッチ制御回路１０２の第１の詳細回路構成図、図３は、その動作タイミングを示す動作タイミングチャートである。
図２に示されるスイッチ制御回路１０２は、遅延回路２０１と、インバータ回路２０２及び２０３とを備える。この構成の動作は、以下の通りである。
【００３５】
遅延回路２０１は、図３（ａ）に示されるゲート電位Ｖg1を所定期間Ｔd だけ遅延させ、図３（ｂ）に示される電圧値Ｖd を出力する。インバータ回路２０２は、図３（ｂ）に示される電圧値Ｖd を反転させ、図３（ｃ）に示される電圧値Ｖc1を出力する。インバータ回路２０３は、図３（ｃ）に示される電圧値Ｖc1を反転させ、図３（ｄ）に示される電圧値Ｖc2を出力する。電圧値Ｖc1及びＶc2はそれぞれ、ＳＷ１及びＳＷ２のオン／オフを制御する。
【００３６】
Ｖg1が０ＶからＶddに変化する時点ｔ1 の前及び変化後Ｔd が経過しＶd がＶddに立ち上がる時点ｔ2 まで（図３（ａ）（ｂ））、Ｖd の反転出力であるＶc1がＶddを維持することで（図３（ｃ））、ＳＷ１がオンされる（図３（ｆ））。またこの間、Ｖc1の反転出力であるＶc2が０Ｖを維持することで（図３（ｄ））、ＳＷ２がオフされる（図３（ｇ））。
【００３７】
Ｖd がＶddに立ち上がった時点ｔ2 から、時点ｔ3 でＶg1が０Ｖに立ち下がりＴd が経過しＶd が０Ｖに立ち下がる時点ｔ4 まで（図３（ａ）（ｂ））、Ｖd の反転出力であるＶc1が０Ｖを維持することで（図３（ｃ））、ＳＷ１がオフされる（図３（ｆ））。またこの間、Ｖc1の反転出力である図３（ｄ）に示されるＶc2がＶddを維持することで（図３（ｄ））、ＳＷ２がオンされる（図３（ｇ））。
【００３８】
Ｖd が０Ｖに立ち下がった時点ｔ4 以後（図３（ｂ））、Ｖd の反転出力であるＶc1がＶddを維持することで（図３（ｃ））、ＳＷ１がオンされる（図３（ｆ））。またこの間
、Ｖc1の反転出力であるＶc2が０Ｖを維持することで（図３（ｄ））、ＳＷ２がオフされる（図３（ｇ））。
【００３９】
この結果、ゲート電位Ｖg1が０ＶからＶddに変化した時点ｔ1 から所定期間Ｔd が経過する時点ｔ2 まで間、図３（ｅ）に示されるように、基板電位Ｖb がＶddになってゲート端子と基板端子が接続される。これにより、ゲート電位の変動が基板電位にすばやく伝達される。
【００４０】
また、ゲート電位Ｖg1が０ＶからＶddに変化してしばらくの期間Ｔd を経た時点ｔ2 以後、基板電位Ｖb が、図３（ｅ）に示されるように、０Ｖに接続される。この結果、Ｖg1＝ＶddになってもＶb からグランドへの電流、即ち寄生ダイオードリーク電流が流れない結果となる。
【００４１】
図４（ａ）及び（ｂ）は、図１のスイッチ制御回路１０２の第２の詳細回路構成図、図５は、その動作タイミングを示す動作タイミングチャートである。
図４（ａ）に示されるスイッチ制御回路１０２は、遅延回路４０１と、ＮＡＮＤ回路４０２と、インバータ回路４０３とを備える。図４（ｂ）に示されるスイッチ制御回路１０２は、遅延回路４０４と、ＡＮＤ回路４０５と、インバータ回路４０６とを備える。これらの構成の動作は、以下の通りである。
【００４２】
遅延回路４０１又は４０４は、図５（ａ）に示されるゲート電位Ｖg1を所定期間Ｔd だけ遅延させ、図５（ｂ）に示される電圧値Ｖd を出力する。図２の場合と同様にＳＷ１のオン／オフを制御する電圧値Ｖc1は、図４（ａ）の場合はＮＡＮＤ回路４０２の出力、図４（ｂ）の場合はＡＮＤ回路４０５の出力を反転させるインバータ回路４０６の出力である。また、図２の場合と同様にＳＷ２のオン／オフを制御する電圧値Ｖc2は、図４（ａ）の場合はＮＡＮＤ回路４０２の出力を反転させるインバータ回路４０３の出力、図４（ｂ）の場合はＡＮＤ回路４０５の出力である。
【００４３】
Ｖc1は、Ｖg1とＶｄ の各電位が共にＶddとなる期間以外の期間で、ＶddとなってＳＷ１をオンする。即ち、Ｖg1が０ＶからＶddに変化する時点ｔ1 の前及び変化後Ｔd が経過しＶd がＶddに立ち上がる時点ｔ2 までの期間（図３（ａ）（ｂ））、及びＶg1が０Ｖに立ち下がった時点ｔ3 以後の期間（図３（ｂ））で、Ｖc1がＶddとなってＳＷ１をオンする。Ｖc2は、図４（ａ）又は（ｂ）に示されるように、Ｖc1の反転出力であるため、これらの期間で０ＶとなってＳＷ２をオフする。
【００４４】
Ｖc1は、Ｖg1とＶｄ の各電位が共にＶddとなる期間で、０ＶとなってＳＷ１をオフする。即ち、Ｖd がＶddに立ち上がった時点ｔ2 からＶg1が０Ｖに立ち下がる時点ｔ3 までの期間（図３（ａ）（ｂ））で、Ｖc1が０ＶとなってＳＷ１をオフする。Ｖc2は、図４（ａ）又は（ｂ）に示されるように、Ｖc1の反転出力であるため、この期間でＶddとなってＳＷ２をオンする。
【００４５】
この結果、図２及び図３の場合と同様に、時点ｔ1 から時点ｔ2 までの所定期間Ｔd だけ、図５（ｅ）に示されるように、基板電位Ｖb がＶddになってゲート端子と基板端子が接続され、ゲート電位の変動が基板電位にすばやく伝達される。また、同じく、時点ｔ2 以後、基板電位Ｖb が、図５（ｅ）に示されるように、０Ｖに接続され、Ｖg1＝ＶddになってもＶb からグランドへの寄生ダイオードリーク電流が流れない結果となる。
【００４６】
図６（ａ）及び（ｂ）は、図１のスイッチ制御回路１０２の第３の詳細回路構成図である。
図６（ａ）のスイッチ制御回路１０２は、Vg1を反転させるインバータ回路６０１と、
その出力を遅延させる遅延回路６０２と、その出力とインバータ回路６０１の出力を入力とするＮOR回路６０３と、その出力を反転させＳＷ１を制御するインバータ回路６０４とを備える。また、ＮＯＲ回路６０３の出力はＳＷ２を制御する。
【００４７】
図６（ａ）に示されるインバータ回路６０１、遅延回路６０２、及びＮＯＲ回路６０３からなる回路群は、図４（ｂ）に示される遅延回路４０４及びＡＮＤ回路４０５からなる回路群と等価である。
【００４８】
図６（ｂ）のスイッチ制御回路１０２は、Vg1を反転させるインバータ回路６０５と、その出力を遅延させる遅延回路６０６と、その出力とインバータ回路６０１の出力を入力とするOR回路６０７と、その出力を反転させＳＷ２を制御するインバータ回路６０８とを備える。また、ＯＲ回路６０７の出力はＳＷ１を制御する。
【００４９】
図６（ｂ）に示されるインバータ回路６０５、遅延回路６０６、及びＯＲ回路６０７からなる回路群は、図４（ａ）に示される遅延回路４０１及びＮＡＮＤ回路４０２からなる回路群と等価である。
【００５０】
従って、図６（ａ）又は（ｂ）に示される回路は、図４（ａ）又は（ｂ）に示される回路による図５の動作タイミングチャートで示される制御動作と同じ動作を実現する。
以上の構成及び動作を有する実施形態と従来技術との比較を示すシミュレーション結果を、図７及び図８に示す。
【００５１】
これらのシミュレーションでは、３．３Ｖトランジスタを全て同一のサイズとされ、前述した第１〜第３の従来技術における付加回路（スイッチサイズや論理ゲート数など）がほぼ同等のパラメータになるように設定されている。
【００５２】
図７は、高速性を比較したシミュレーション結果である。図７（ａ）（ｂ）（ｃ）はそれぞれ、第１、第２、第３の従来技術との比較結果である。これらのシミュレーションの条件としては、ｓｌｏｗプロセス条件、高温条件、電源電圧＝最小条件である。なお、前述した従来技術の説明では、ＮＭＯＳトランジスタＭＮ１やＭＮ２の閾値が最大となる条件として低温条件が示されているが、レベルシフト回路全体で最も伝播遅延が大きくなるのはトランジスタのβが小さくなる高温条件であるため、シミュレーションは高温条件で行なった。これらの結果より、波形変化は、本実施形態のほうが第１、第２、及び第３の何れかの従来技術よりも急峻であり、高速性に優れることがわかる。
【００５３】
図８は、寄生ダイオードリーク電流を第３の従来技術と比較したシミュレーション結果である。このシミュレーション条件としては、ｆａｓｔプロセス条件、高温条件、電源電圧＝最大条件である。この結果では、本実施形態の寄生ダイオードリーク電流の平均値は、第３の従来技術の約２０分の１となった。
【００５４】
図９は、図１と、図２、図４、又は図６の構成を用いた実施形態を、Ａ／Ｄ変換器に適用した回路の構成例を示す図である。
Ａ／Ｄ変換器の一部であるアナログ回路９０２は例えば、３．３Ｖ（ボルト）の高電圧で動作し、アナログ入力を処理するアナログ信号処理回路９０２−１や、閾値電圧との比較によりデジタル論理値を出力する比較器９０２−２などにより実現されている。一方、Ａ／Ｄ変換器の一部であるデジタル回路９０３は例えば、１．２Ｖの低電圧で動作し、比較器９０２−２の出力をエンコードしてデジタル出力を出力するエンコーダロジック９０３−３や、クロックバッファ９０３−２、スイッチ制御信号生成回路９０３−３などにより実現されている。
【００５５】
このようなＡ／Ｄ変換器の構成において、実施形態によって実現できるレベルシフト回路９０１は、クロックバッファ９０３−２から出力される低電圧のクロック信号やスイッチ制御信号生成回路９０３−３から出力される低電圧のスイッチ制御信号をレベルシフトして高電圧のクロックやスイッチ制御信号を生成し、それらをアナログ回路９０２内のアナログ信号処理回路９０２−１や比較器９０２−２に供給する。
【００５６】
図１０は、図９に示されるＡ／Ｄ変換器を含む無線通信機の構成例を示す図である。
アンテナ１００２から入力した受信信号は、ＬＮＡ（ロー・ノイズ・アンプ）１００３−１、フィルタ１００３−２、周波数変換回路１００３−３などを含むＲＦフロントエンド回路１００３で受信処理される。次に、例えば図９の構成を有するＡ／Ｄ変換器１００１が、ＲＦフロントエンド回路１００３が出力するアナログ受信信号をデジタル受信信号に変換する。そして、デジタルベースバンド信号処理回路１００４が、Ａ／Ｄ変換器１００１が出力するデジタル受信信号をベースバンド受信信号に変換し、後段の特には図示しない信号処理部に出力する。
【００５７】
以上の構成を有する無線通信機は、例えば地上波デジタルテレビの受信器として実現できる。
以上の構成例により、高速動作が可能で、かつ寄生ダイオードリーク電流も低減させることのできる性能の良いＡ／Ｄ変換器やそれを用いた無線通信機を実現することができる。
【００５８】
以上の実施形態に関連して、更に以下の付記を開示する。
（付記１）
低電圧振幅のパルス信号の反転及び非反転信号を各ゲート端子に供給し相互に逆相で動作する２つのＮＭＯＳトランジスタと、該２つのＮＭＯＳトランジスタの各ドレイン端子間の電位差を増幅するためにＰＭＯＳトランジスタのクロスカップル構成を有する正帰還回路とを含むレベルシフト回路において、
少なくとも一方の前記ＮＭＯＳトランジスタに対してそれぞれ設けられ、
前記ＮＭＯＳトランジスタのゲート端子と基板端子を導通させる第１のスイッチ回路と、
前記基板端子をローレベル電位に導通させる第２のスイッチ回路と、
前記ゲート端子が前記ローレベル電位である期間及び該ローレベル電位からハイレベル電位に変化した後の所定期間、前記第１のスイッチ回路を導通状態にすると共に前記第２のスイッチ回路を非導通状態に制御し、前記所定期間の経過後に前記第１のスイッチ回路を非導通状態にすると共に前記第２のスイッチ回路を導通状態に制御し、少なくとも前記ゲート端子の電位が前記ハイレベル電位である期間は前記第１のスイッチ回路を非導通状態にすると共に前記第２のスイッチ回路を導通状態に制御するスイッチ制御回路と、
を含むことを特徴とするレベルシフト回路。
（付記２）
前記スイッチ制御回路は、
前記ゲート端子の電位を遅延させる遅延回路と、
該遅延回路の出力電位を反転させ、その結果得られる出力電位が前記第１のスイッチ回路を制御する第１のインバータ回路と、
該第１のインバータ回路の出力電位を更に反転させ、その結果得られる出力電位が前記第２のスイッチ回路を制御する第２のインバータ回路と、
を含むことを特徴とする付記１に記載のレベルシフト回路。
（付記３）
前記スイッチ制御回路は、
前記ゲート端子の電位を遅延させる遅延回路と、
該遅延回路の出力電位と前記ゲート端子の電位とを入力してＮＡＮＤ演算を実行し、そ
の結果得られる出力電位が前記第１のスイッチ回路を制御するＮＡＮＤ回路と、
該ＮＡＮＤ回路の出力を反転させ、その結果得られる出力電位が前記第２のスイッチ回路を制御するインバータ回路と、
を含むことを特徴とする付記１に記載のレベルシフト回路。
（付記４）
前記スイッチ制御回路は、
前記ゲート端子の電位を遅延させる遅延回路と、
該遅延回路の出力電位と前記ゲート端子の電位とを入力してＡＮＤ演算を実行し、その結果得られる出力電位が前記第２のスイッチ回路を制御するＡＮＤ回路と、
該ＡＮＤ等価回路の出力を反転させ、その結果得られる出力電位が前記第１のスイッチ回路を制御するインバータ回路と、
を含むことを特徴とする付記１に記載のレベルシフト回路。
（付記５）
前記スイッチ制御回路は、
前記ゲート端子の電位を反転させる第１のインバータ回路と、
該第１のインバータ回路の出力を遅延させる遅延回路と、
該遅延回路の出力電位と前記第１のインバータ回路の出力電位とを入力してＮＯＲ演算を実行し、その結果得られる出力電位が前記第２のスイッチ回路を制御するＮＯＲ回路と、
該ＮＯＲ回路の出力を反転させ、その結果得られる出力電位が前記第１のスイッチ回路を制御する第２のインバータ回路と、
を含むことを特徴とする付記１に記載のレベルシフト回路。
（付記６）
前記スイッチ制御回路は、
前記ゲート端子の電位を反転させる第１のインバータ回路と、
該第１のインバータ回路の出力を遅延させる遅延回路と、
該遅延回路の出力電位と前記第１のインバータ回路の出力電位とを入力してＯＲ演算を実行し、その結果得られる出力電位が前記第１のスイッチ回路を制御するＯＲ回路と、
該ＯＲ回路の出力を反転させ、その結果得られる出力電位が前記第２のスイッチ回路を制御する第２のインバータ回路と、
を含むことを特徴とする付記１に記載のレベルシフト回路。
（付記７）
付記１乃至６の何れか１項に記載のレベルシフト回路を搭載したＡ／Ｄ変換装置。
（付記８）
付記１乃至６の何れか１項に記載のレベルシフト回路を搭載した無線通信装置。
【産業上の利用可能性】
【００５９】
開示する技術は、ＡＤＣ（アナログデジタルコンバータ）回路やＰＬＬ（フェーズトロックループ）回路等のミクストシグナル回路にて、低電圧で動作する回路から高電圧で動作する回路にパルス信号を伝達するインターフェース回路として利用することができる。
【符号の説明】
【００６０】
１０１  基板電位制御回路
１０２  スイッチ制御回路
２０１、４０１、４０４、６０２、６０６  遅延回路
２０２、２０３、４０３、４０６、６０１、６０４、６０５、６０８、ＩＮＶ１〜４  インバータ回路
４０２  ＮＡＮＤ回路
４０５  ＡＮＤ回路
６０３  ＮＯＲ回路
６０７  ＯＲ回路
９０１  レベルシフト回路
９０２  アナログ回路
９０２−１  アナログ信号処理回路
９０２−２  比較器
９０３  デジタル回路
９０３−１  エンコーダロジック
９０３−２  クロックバッファ
９０３−３  スイッチ制御信号生成回路
１００１  Ａ／Ｄ変換器
１００２  アンテナ
１００３  ＲＦフロントエンド回路
１００３−１  ＬＮＡ（ロー・ノイズ・アンプ）
１００３−２  フィルタ
１００３−３  周波数変換回路
１００４  デジタルベースバンド信号処理回路
ＭＮ１、ＭＮ２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２  ＰＭＯＳトランジスタ
ＳＷ１、ＳＷ２  スイッチ
【図１】
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【図２】
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【図４】
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【図６】
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【図１３】
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【図１４】
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【図１５】
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【図３】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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