(57)【要約】【課題】過電流保護回路の誤作動を簡便な処理で抑制すること。【解決手段】複数の相に対応してそれぞれ設けられた複数のスイッチング素子と、複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードとを備えるインバータを制御するインバータ制御装置２００であって、インバータの出力に基づいて、スイッチング素子の制御信号を生成する制御信号生成部２０１と、各相間の制御信号のデューティ比の差であるデューティ差を算出するデューティ差算出部２０２と、デューティ差の各々が所定の値より大きくなるように、各相におけるスイッチング素子の制御信号のデューティ比を調整するデューディ比調整部２０３とを備え、デューティ比調整部２０３による調整後の制御信号を各スイッチング素子に与えることを特徴とするインバータ制御装置２００である。【選択図】図３
2010068702.tif 000002
【特許請求の範囲】
【請求項１】
複数の相に対応してそれぞれ設けられた複数のスイッチング素子と、該複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードとを備えるインバータを制御するインバータ制御装置であって、
該インバータの出力に基づいて、前記スイッチング素子の制御信号を生成する制御信号生成手段と、
各相間の前記制御信号のデューティ比の差であるデューティ差を算出するデューティ差算出手段と、
該デューティ差の各々が所定の値より大きくなるように、各相における前記スイッチング素子の制御信号のデューティ比を調整するデューディ比調整手段とを備え、
前記デューティ比調整手段による調整後の制御信号を各前記スイッチング素子に与えることを特徴とするインバータ制御装置。
【請求項２】
前記インバータが、３相交流インバータである場合に、
前記デューディ比調整手段は、前記デューティ差算出手段によって算出される３つのデューティ差のうち、該所定の値よりも小さいデューティ差が２つ以上ある場合には、最も大きいデューティ比を持つ該制御信号のデューティ比を大きくし、最も小さいデューティ比を持つ該制御信号のデューティ比を小さくすることを特徴とする請求項１に記載のインバータ制御装置。
【請求項３】
前記インバータが、３相交流インバータである場合に、
前記デューティ比調整手段は、前記デューティ差算出手段によって算出される３つのデューティ差のうち、該所定の値よりも小さいデューティ差がいずれか１つであって、かつ、このデューティ差を求めた該制御信号ではない残りの制御信号のデューティ比が、前記３つの該制御信号のデューティ比のうち最も大きいデューティ比を持つ場合に、最も小さいデューティ比を持つ該制御信号のデューティ比を所定の値だけ小さくすることを特徴とする請求項１に記載のインバータ制御装置。
【請求項４】
前記インバータが、３相交流インバータである場合に、
前記デューティ比調整手段は、前記デューティ差算出手段によって算出される３つのデューティ差のうち、該所定の値よりも小さいデューティ差がいずれか１つであって、かつ、このデューティ差を求めた該制御信号ではない残りの制御信号のデューティ比の値が、前記３つの該制御信号のデューティ比のうち最も小さいデューティ比を持つ場合に、最も大きいデューティ比を持つ該制御信号のデューティ比を大きくすることを特徴とする請求項１に記載のインバータ制御装置。
【請求項５】
各相に対応して設けられた複数のスイッチング素子と、各前記スイッチング素子にそれぞれ並列に逆接続された逆阻止用ダイオードとを備えたインバータと、
請求項１から請求項４のいずれかに記載のインバータ制御装置と
を具備することを特徴とするインバータ装置。
【請求項６】
複数の相に対応してそれぞれ設けられた複数のスイッチング素子と、該複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードとを備えるインバータを制御するインバータ制御装置の制御方法であって、
該インバータの出力に基づいて、前記スイッチング素子の制御信号を生成し、各相間の前記制御信号のデューティ比の差であるデューティ差を算出し、該デューティ差の各々が所定の値より大きくなるように、各相における前記スイッチング素子の制御信号のデューティ比を調整し、前記調整後の制御信号を各前記スイッチング素子に与えるインバータ制御装置の制御方法。
【請求項７】
複数の相に対応してそれぞれ設けられた複数のスイッチング素子と、該複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードとを備えるインバータを制御するためのインバータ制御プログラムであって、
該インバータの出力に基づいて、前記スイッチング素子の制御信号を生成する処理と、
各相間の前記制御信号のデューティ比の差であるデューティ差を算出する処理と、
該デューティ差の各々が所定の値より大きくなるように、各相における前記スイッチング素子の制御信号のデューティ比を調整する処理と、
前記調整後の制御信号を各前記スイッチング素子に与える処理と
をコンピュータに実行させるインバータ制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ制御装置及び制御方法並びにプログラムに関するものである。
【背景技術】
【０００２】
従来、例えば、交流インバータの制御において、パワートランジスタのスイッチング時に、モータ電流とは別の急峻な電流である逆回復電流が発生することが知られている。ここで、２つの相のスイッチング素子がそれぞれ同時にオン状態となった場合、２相分の逆回復電流が重畳されることとなり、瞬間的に大きな電流が流れる。一般的に、インバータには、モータ電流の過電流を制御する過電流保護回路が設けられているため、上述のような逆回復電流が該過電流保護回路の作動電流値を超えた場合には、過電流保護回路が作動してしまい、運転が停止してしまう。
これを防止するために、例えば、国際公開第０５／０８１３８９号パンフレットには、パワートランジスタにおける１相のスイッチング素子のオン状態と同期して他相にスイッチのオン状態を禁止するための遮蔽指令を送信することにより、２相の同時スイッチングを防止する技術が開示されている。
【特許文献１】国際公開第０５／０８１３８９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１の発明では、１相のスイッチング素子がオン状態になった場合に、他方のスイッチング素子を監視しなければならないとともに、該他方のスイッチング素子がオン状態になることを禁止するための遮蔽指令を送信しなければならないため、処理が煩雑であるという問題があった。
【０００４】
本発明は、上記問題を解決するためになされたもので、２相分の逆回復電流が重畳されることに起因する過電流保護回路の誤作動を簡便な処理で抑制することのできるインバータの制御装置及び方法並びにプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は以下の手段を採用する。
本発明は、複数の相に対応してそれぞれ設けられた複数のスイッチング素子と、該複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードとを備えるインバータを制御するインバータ制御装置であって、該インバータの出力に基づいて、前記スイッチング素子の制御信号を生成する制御信号生成手段と、各相間の前記制御信号のデューティ比の差であるデューティ差を算出するデューティ差算出手段と、該デューティ差の各々が所定の値より大きくなるように、各相における前記スイッチング素子の制御信号のデューティ比を調整するデューディ比調整手段とを備え、前記デューティ比調整手段による調整後の制御信号を各前記スイッチング素子に与えることを特徴とするインバータ制御装置を提供する。
【０００６】
このような構成によれば、インバータの出力に基づいてスイッチング素子の制御信号を生成し、この制御信号に基づいて各相間の制御信号のデューティ比の差であるデューティ差を算出する。さらに、このデューティ差の各々が所定の値より大きくなるように、各相のスイッチング素子の制御信号のデューティ比を調整し、調整されたデューティ比を各前記スイッチング素子に与える。これにより、各相のスイッチング素子に与える制御信号のデューティ比を互いに所定値以上異ならせることが可能となりインバータの各相の各スイッチング素子が同時にオン状態となることを防止することが可能となる。この結果、スイッチング素子がオン状態になる場合に流れる逆回復電流が重畳されることを防止することができ、逆回復電流が重畳されることが原因で過電流保護制御が作動することにより、運転が停止してしまうことを防ぐことができる。
また、本発明のインバータ制御装置では、各相間の制御信号のデューティ比を比較し、デューティ比が所定の値より大きくなるように新たなデューティ比を調整する制御を組み込むだけであるため、ソフトウェアの変更のみで制御を行うことが可能である。これにより、各相の信号を常に監視したり、同時スイッチングを防止するために別の信号を送信する場合と比較すると、余分な処理が不要となり、コストの変動がない。
【０００７】
上記インバータ制御装置において、前記インバータが、３相交流インバータである場合に、前記デューディ比調整手段は、前記デューティ差算出手段によって算出される３つのデューティ差のうち、該所定の値よりも小さいデューティ差が２つ以上ある場合には、最も大きいデューティ比を持つ該制御信号のデューティ比を大きくし、最も小さいデューティ比を持つ該制御信号のデューティ比を小さくすることとしてもよい。
【０００８】
これによれば、一番大きなデューティ比を持つ制御信号のデューティ比と、一番小さなデューティ比とを調整すれば良いので、デューティ比の調整を効率的に行うことができる。
【０００９】
上記インバータ制御装置において、前記インバータが、３相交流インバータである場合に、前記デューティ比調整手段は、前記デューティ差算出手段によって算出される３つのデューティ差のうち、該所定の値よりも小さいデューティ差がいずれか１つであって、かつ、このデューティ差を求めた制御信号ではない残りの制御信号のデューティ比が、前記３つの制御信号のデューティ比のうち最も大きいデューティ比を持つ場合に、最も小さいデューティ比を持つ該制御信号のデューティ比を所定の値だけ小さくすることとしてもよい。
【００１０】
これによれば、いずれか１つのデューティ差の値が所定の値よりも小さく、かつ、残りの制御信号のデューティ比が３つの制御信号のデューティ比の値のうち最も大きいデューティ比を持つ場合に、最も小さいデューティ比を調整すれば良いので、デューティ比の調整を効率的に行うことができる。
【００１１】
上記インバータ制御装置において、前記インバータが、３相交流インバータである場合に、前記デューティ比調整手段は、前記デューティ差算出手段によって算出される３つのデューティ差のうち、該所定の値よりも小さいデューティ差がいずれか１つであって、かつ、このデューティ差を求めた制御信号ではない残りの制御信号のデューティ比の値が、前記３つの制御信号のデューティ比のうち最も小さいデューティ比を持つ場合に、最も大きいデューティ比を持つ制御信号のデューティ比を大きくすることとしてもよい。
【００１２】
これによれば、いずれか１つのデューティ差の値が所定の値よりも小さく、かつ、残りの制御信号のデューティ比が、３つの制御信号のデューティ比のうち最も小さいデューティ比を持つ場合に、最も大きいデューティ比を調整すれば良いので、デューティ比の調整を効率的に行うことができる。
【００１３】
本発明は、各相に対応して設けられた複数のスイッチング素子と、各前記スイッチング素子にそれぞれ並列に逆接続された逆阻止用ダイオードとを備えたインバータと、上記インバータ制御装置とを具備するインバータ装置を提供する。
【００１４】
本発明は、複数の相に対応してそれぞれ設けられた複数のスイッチング素子と、該複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードとを備えるインバータを制御するインバータ制御装置の制御方法であって、該インバータの出力に基づいて、前記スイッチング素子の制御信号を生成し、各相間の前記制御信号のデューティ比の差であるデューティ差を算出し、該デューティ差の各々が所定の値より大きくなるように、各相における前記スイッチング素子の制御信号のデューティ比を調整し、前記調整後の制御信号を各前記スイッチング素子に与えるインバータ制御装置の制御方法を提供する。
【００１５】
本発明は、複数の相に対応してそれぞれ設けられた複数のスイッチング素子と、該複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードとを備えるインバータを制御するためのインバータ制御プログラムであって、該インバータの出力に基づいて、前記スイッチング素子の制御信号を生成する処理と、各相間の前記制御信号のデューティ比の差であるデューティ差を算出する処理と、該デューティ差の各々が所定の値より大きくなるように、各相における前記スイッチング素子の制御信号のデューティ比を調整する処理と、前記調整後の制御信号を各前記スイッチング素子に与える処理とをコンピュータに実行させるインバータ制御プログラムを提供する。
【発明の効果】
【００１６】
本発明によれば、２相分の逆回復電流が重畳されることに起因する過電流保護回路の誤作動を簡便な処理で抑制することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に係るインバータ制御装置を、コンプレッサを駆動させるインバータ装置に適用する場合の一実施形態について、図面を参照して説明する。
【００１８】
図１は、本実施形態に係るインバータ装置１０の概略構成を示した回路ブロック図である。
図１に示すように、本実施形態に係るインバータ装置１０は、入力端子Ｐ、Ｎを介して入力される直流電力を３相交流電力に変換してコンプレッサモータ２０に供給する装置であり、インバータ１００、インバータ１００を制御するインバータ制御装置２００を主な構成として備えている。なお、本実施形態では、３相交流電圧により駆動されるコンプレッサモータ２０を駆動対象としているため、インバータ装置１０の出力は３相となっているが、この例に限られず、２相の出力を供給する構成とされていてもよい。
【００１９】
インバータ１００は、複数の相に対応してそれぞれ設けられた複数のスイッチング素子Ｑ１〜Ｑ６と、該複数のスイッチング素子の各々に対して並列に逆接続された逆阻止用ダイオードＤ１〜Ｄ６とを備えている。具体的には、インバータ１００は、Ｕ相に対応して設けられ、第１の上アームスイッチング素子Ｑ１と第１の下アームスイッチング素子Ｑ２とを直列に接続した第１アーム群と、Ｖ相に対応して設けられ、第２の上アームスイッチング素子Ｑ３と第２の下アームスイッチング素子Ｑ４とを直列に接続した第２のアーム群と、Ｗ相に対応して設けられ、第３の上アームスイッチング素子Ｑ５と第３の下アームスイッチング素子Ｑ６とを直列に接続した第３のアーム群とを備え、３個のアーム群を並列に接続した３相ブリッジを構成する公知の回路である。
【００２０】
上記スイッチング素子Ｑ１〜Ｑ６は、例えば、トランジスタであり、これらトランジスタには、後述のインバータ制御装置２００からの制御信号が入力される。具体的には、制御信号としてＰＷＭ（Pulse Width Modulation；パルス幅変調）信号が入力され、この入力されたＰＷＭ信号に基づいてスイッチング素子Ｑ１〜Ｑ６のスイッチングのオン・オフの切り替えが行われる。これにより、インバータ１００の出力は３相交流として取り出され、Ｕ相電圧、Ｖ相電圧、Ｗ相電圧がコンプレッサモータ２０に供給される。また、トランジスタは、例えば、バイポーラトランジスタである。
【００２１】
インバータ制御装置２００は、いわゆるコンピュータシステムであり、図２に示すように、ＣＰＵ（中央演算処理装置）１、ＲＡＭ（Random Access Memory）などの主記憶装置２、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disk Drive）などの補助記憶装置（記憶手段）３、キーボードやマウスなどの入力装置４、及びディスプレイ、プリンタなどの出力装置５、外部の装置と通信を行う通信部６などを備えて構成されている。
補助記憶装置３には、各種プログラム（インバータ制御プログラム）が格納されており、ＣＰＵ１が補助記憶装置３からＲＡＭなどの主記憶装置２にプログラムを読み出し、実行することにより種々の処理を実現させる。
【００２２】
図３は、インバータ制御装置２００が備える機能を展開して示した機能ブロック図である。図３に示すように、インバータ制御装置２００は、制御信号生成部（制御信号生成手段）２０１、デューティ差算出部（デューティ差算出手段）２０２、及びデューディ比調整部（デューディ比調整手段）２０３を備えている。
【００２３】
制御信号生成部２０１は、インバータ１００の出力に基づいて、各相のスイッチング素子の制御信号を生成する。具体的には、コンプレッサモータ２０に供給されるＵ相、Ｖ相、Ｗ相の電圧に基づいて、スイッチングのオン状態の割合であるデューティ比を各相のスイッチング素子毎に算出する。
ここで、Ｕ相のスイッチング素子の制御信号のデューティ比をＵ相デューティduty_uとし、同様にＶ相のスイッチング素子の制御信号のデューティ比をＶ相デューティduty_v、Ｗ相のスイッチング素子の制御信号のデューティ比をＷ相デューティduty_wとする。ここで、Ｕ相において、上アームのスイッチング素子Ｑ１に与えられる制御信号のデューティ比と、下アームのスイッチング素子Ｑ２に与えられる制御信号のデューティ比は、同じであるが、オンとオフとが逆の信号となる。つまり、スイッチング素子Ｑ１がオンしている間、スイッチング素子Ｑ２はオフであり、スイッチング素子Ｑ１がオフしている間、スイッチング素子Ｑ２はオンとなる。これは、Ｖ相、Ｗ相についても同様である。
【００２４】
また、これに限られることはなく、いずれか１相の上アームのスイッチング素子と下アームのスイッチング素子とがともにオフの信号となることとしてもよい。
【００２５】
デューティ差算出部２０２は、各相間の制御信号のデューティ比の差であるデューティ差を算出する。
具体的には、デューティ差算出部２０２はＵ相デューティduty_uとＶ相デューティduty_vとの差であるＵＶ相間デューティ差α、Ｖ相デューティduty_vとＷ相デューティduty_wとの差であるＶＷ相間デューティ差β、Ｗ相デューティduty_wとＵ相デューティduty_uの差であるＷＵ相間デューティ差γからなる３つのデューティ差を算出する。、
【００２６】
デューティ比調整部２０３は、デューティ差の各々が所定の値より大きくなるように、各相におけるスイッチング素子の制御信号のデューティ比を調整する。
【００２７】
具体的には、デューティ差算出部２０２によって算出されたＵＶ相間デューティ差α、ＶＷ相間デューティ差β、ＷＵ相間デューティ差γのうち、いずれか２つ以上のデューティ差の値が所定の値より小さい場合に、最も大きいデューティ比を持つ制御信号のデューティ比の値を大きくし、最も小さいデューティ比を持つ制御信号のデューティ比の値を小さくする調整を行う。
例えば、図４に示すように、デューティ差算出部２０２によって算出された３つのデューティ差α、β、γのうち、３つのデューティ差全てが所定の値（例えば、１マイクロ秒）より小さい場合には、図５に示すように、最も大きいＷ相デューティduty_wに所定の値（例えば、１マイクロ秒）を加算し、最も小さいＵ相デューティduty_uから所定の値（例えば、１マイクロ秒）を減算した値を、調整後のデューティ比の値とする。
【００２８】
また、図６に示すように、デューティ差算出部２０２によって算出された３つの差分α、β、γのうち、２つのデューティ差の値（ＵＶ相間デューティ差α及びＶＷ相間デューティ差β）が所定の値（例えば、１マイクロ秒）より小さい場合には、図７に示すようにデューティ比が調整される。最も大きいＷ相デューティduty_wに１マイクロ秒を加算し、最も小さいＵ相デューティduty_uから１マイクロ秒を減算した値を、調整後のデューティ比の値とする。
【００２９】
また、デューティ差算出部２０２によって算出されたＵＶ相間デューティ差α、ＶＷ相間デューティ差β、ＷＵ相間デューティ差γの３つの差分のうち、いずれか１つのデューティ差の値が所定の値（例えば、１マイクロ秒）よりも小さく、かつ、このデューティ差の値を求めた制御信号ではない残りの制御信号のデューティ比の値が、３つの制御信号のデューティ比のうち最も大きいデューティ比を持つ場合に、最も小さいデューティ比を持つ制御信号のデューティ比の値を１マイクロ秒だけ小さくする調整を行う。
【００３０】
例えば、図８に示すように、デューティ差算出部２０２によって算出された３つの差分α、β、γのうち、ＵＶ相間デューティ差αのみが１マイクロ秒より小さく、かつ、残りのＷ相デューティduty_wが、３つのデューティ比の中で最も大きい場合には、図９に示すように、最も小さいデューティ比を持つＵ相デューティduty_uから１マイクロ秒を減算する。
【００３１】
さらに、デューティ差算出部２０２によって算出されたＵＶ相間デューティ差α、ＶＷ相間デューティ差β、ＷＵ相間デューティ差γの３つの差分のうち、いずれか１つのデューティ差の値が所定の値（例えば、１マイクロ秒）よりも小さく、かつ、このデューティ差の値を求めた制御信号ではない残りの制御信号のデューティ比の値が、３つの制御信号のデューティ比のうち最も小さいデューティ比を持つ場合に、最も大きいデューティ比を持つ制御信号のデューティ比の値を１マイクロ秒だけ大きくする調整を行う。
【００３２】
例えば、図１０に示すように、デューティ差算出部２０２によって算出された３つの差分α、β、γのうち、ＵＶ相間デューティ差αのみが所定の値（例えば、１マイクロ秒）より小さく、かつ、残りのＷ相デューティduty_wが、３つのデューティ比の中で最も小さい場合には、図１１に示すように、最も大きいデューティ比を持つＶ相デューティduty_vに１マイクロ秒を加算する。
【００３３】
インバータ制御装置２００は、このように調整されたデューティ比を算出すると、図１２に示すように、この調整されたデューティ比に対応する各閾値と三角波搬送波とを比較した結果に基づいて、各相のスイッチング素子のオン・オフを制御する制御信号を生成し、各相のスイッチング素子に与える。
図１２に示されるように、Ｕ相デューティduty_uとＶ相デューティduty_vとは、値が異なっているため、スイッチング素子のオン状態のタイミングが異なることとなる。
【００３４】
図１３は、横軸には時間、縦軸にはインバータ装置１０に流れる電流を示している図であり、Ｕ相のスイッチング素子Ｑ１、Ｑ２及びＶ相のスイッチング素子Ｑ３、Ｑ４を、図１２に示すようなタイミングでオン状態にした場合の様子を示している。
図１３に示すように、各相のスイッチング素子のオン状態の制御のタイミングを異ならせることで、スイッチング素子をオン状態にした場合に流れる各相の逆回復電流のタイミングがずれている。このように、各相のスイッチング素子に与える制御信号を異ならせることで、各相のスイッチング素子のオン状態を異ならせることが可能となるため、逆回復電流の重畳を防ぐことが可能となる。
【００３５】
次に、上記インバータ制御装置２００の動作について、図１４に示す動作フローを参照しながら詳述する。
まず、制御信号生成部２０１において、各相のスイッチング素子の制御信号のデューティ比が算出される（図１４のステップＳＡ１）。
【００３６】
続いて、デューティ差算出部２０２において、ＵＶ相間デューティ差α、ＶＷ相間デューティ差β、ＷＵ相間デューティ差γが算出される（ステップＳＡ２）。
【００３７】
デューティ比調整部２０３において、デューティ差算出部２０２で算出された３つの差分（ＵＶ相間デューティ差α、ＶＷ相間デューティ差β及びＷＵ相間デューティ差γ）の値の大きさが所定の値（例えば、１マイクロ秒）と比較され（ステップＳＡ３）、３つの差分α、β、γのうちいずれか２つ以上の差分が１マイクロ秒以下である場合には、後段の処理である制御１を行い（ステップＳＡ４）、本処理を終了する。一方、３つの差分α、β、γのうちいずれか２つ以上の差分が１マイクロ秒以下ではない場合には、残りの１つの差分の大きさが所定の値（例えば、１マイクロ秒）と比較される（ステップＳＡ５）。ここで残りの１つの差分の値の大きさが１マイクロ秒以下である場合には、後段の処理である制御２を行い（ステップＳＡ６）、本処理を終了する。なお、３つの差分α、β、γが所定の値（例えば、１マイクロ秒）と比較され、３つの差分全てが１マイクロ秒以上である場合には、制御信号生成部２０１で入力された値（Ｕ相デューティduty_u、Ｖ相デューティduty_v、Ｗ相デューティduty_w）を出力の値とし、制御は行わずに、本処理を終了する（ステップＳＡ７）。
【００３８】
次に、上述の図１４のステップＳＡ４における制御１の詳細な制御について、図１５を用いて説明をする。図１５に示すように、デューティ比調整部２０３における制御１では、デューティ差算出部２０２で算出された３つの差分（ＵＶ相間デューティ差α、ＶＷ相間デューティ差β及びＷＵ相間デューティ差γ）のうちいずれか２つ以上の差分が１マイクロ秒以下である場合に、デューティ比調整部２０３において、Ｕ相デューティduty_u、Ｖ相デューティduty_v、Ｗ相デューティduty_wが入力値とされる（ステップＳＢ１）。続いて、Ｕ相デューティduty_u、Ｖ相デューティduty_v、Ｗ相デューティduty_wの値の大小が比較される（ステップＳＢ２）。
【００３９】
比較の結果、duty_u≧duty_v  かつ  duty_u≧duty_wを満たす場合には、最も大きいＵ相デューティduty_uに所定の値（１マイクロ秒）が加算され（ステップＳＢ３）、また、Ｕ相デューティduty_u 以外の残りのＶ相デューティduty_vとＷ相デューティduty_wとが比較され（ステップＳＢ４）、duty_v≧duty_wを満たす場合には最も小さいＷ相デューティduty_wから所定の値（１マイクロ秒）が減算され（ステップＳＢ５）、duty_v≧duty_wを満たさない場合には最も小さいＶ相デューティduty_vから所定の値（例えば、１マイクロ秒）が減算され（ステップＳＢ６）、本処理を終了する。
【００４０】
デューティ比調整部２０３において、Ｕ相デューティduty_u、Ｖ相デューティduty_v、Ｗ相デューティduty_w が比較され、duty_u≧duty_v  かつ  duty_u≧duty_wを満たさない場合には、次にduty_v≧duty_u  かつ  duty_v≧duty_wを満たすか否かが判定され（ステップＳＢ７）、満たす場合には、最も大きいＶ相デューティduty_vに１マイクロ秒が加算され（ステップＳＢ８）、Ｖ相デューティduty_v以外の残りのＷ相デューティduty_wとＵ相デューティduty_uとが比較され（ステップＳＢ９）、duty_w≧duty_uを満たす場合には最も小さいＵ相デューティduty_uから所定の値（１マイクロ秒）が減算され（ステップＳＢ１０）、duty_w≧duty_uを満たさない場合には最も小さいＷ相デューティduty_wから所定の値（例えば、１マイクロ秒）が減算され（ステップＳＢ１１）、本処理を終了する。
【００４１】
また、デューティ比調整部２０３においてＵ相デューティduty_u、Ｖ相デューティduty_v、Ｗ相デューティduty_w が比較され、duty_u≧duty_v  かつ  duty_u≧duty_w並びにduty_u≧duty_v  かつ  duty_u≧duty_wのどちらも満たさない場合には、Ｗ相デューティduty_wが最も大きな値であるとされる。このため、duty_wに１マイクロ秒加算されるとともに（ステップＳＢ１２）、続いてduty_u≧duty_vを満たすか否かが判定され（ステップＳＢ１３）、満たす場合には、Ｖ相デューティduty_vから１マイクロ秒が減算され（ステップＳＢ１４）、満たさない場合には、Ｕ相デューティduty_uから所定の値（例えば、１マイクロ秒）が減算され（ステップＳＢ１５）、本処理を終了する。
【００４２】
上述の図１４のステップＳＡ６の制御２の詳細な制御について、図１６を用いて説明をする。図１６に示すように、デューティ比調整部２０３における制御２では、デューティ差算出部２０２で算出された３つの差分（ＵＶ相間デューティ差α、ＶＷ相間デューティ差β及びＷＵ相間デューティ差γ）のうちいずれか１つの差分が１マイクロ秒以下である場合に、デューティ比調整部２０３において、Ｕ相デューティduty_u、Ｖ相デューティduty_v、Ｗ相デューティduty_wが入力値とされる（ステップＳＣ１）。続いて、デューティ比調整部２０３においてduty_u−duty_v≧０  かつ  duty_u−duty_v≦１μsecを満たすか否かが判定される（ステップＳＣ２）。
【００４３】
duty_u−duty_v≧０  かつ  duty_u−duty_v≦１μsecを満たさない場合には、次のステップであるステップＳＣ６に進む（ステップＳＣ２）。duty_u−duty_v≧０  かつ  duty_u−duty_v≦１μsecを満たす場合には、続いてduty_v−duty_w≧０を満たすか否かが比較される（ステップＳＣ３）。これを満たす場合には、Ｕ相デューティduty_uに１マイクロ秒が加算され（ステップＳＣ４）、満たさない場合にはＶ相デューティduty_vから１マイクロ秒が減算され（ステップＳＣ５）、ステップＳＣ６に進む。
【００４４】
続いて、duty_v−duty_u＞０  かつ  duty_v−duty_u≦１μsecを満たすか否かが判定され、満たさない場合には次のステップであるステップＳＣ１０に進む（ステップＳＣ６）。duty_v−duty_u＞０  かつ  duty_v−duty_u≦１μsecを満たす場合には、duty_w−duty_v≧０満たすか否かが比較される（ステップＳＣ７）。これを満たす場合には、Ｕ相デューティduty_uから１マイクロ秒が減算され（ステップＳＣ８）、満たさない場合にはＶ相デューティduty_vに１マイクロ秒が加算され（ステップＳＣ９）、ステップＳＣ１０に進む。
【００４５】
次に、duty_v−duty_w≧０  かつ  duty_v−duty_w≦１μsecを満たすか否かが判定され、満たさない場合には次のステップである図１７のステップＳＣ１４に進む（ステップＳＣ１０）。duty_v−duty_w≧０  かつ  duty_v−duty_w≦１μsecを満たす場合には、duty_w−duty_u≧０満たすか否かが比較される（ステップＳＣ１１）。これを満たす場合には、Ｖ相デューティduty_vに１マイクロ秒が加算され（ステップＳＣ１２）、満たさない場合にはＷ相デューティduty_wから１マイクロ秒が減算され（ステップＳＣ１３）、図１７のステップＳＣ１４に進む。
【００４６】
続いて、duty_w−duty_v＞０  かつ  duty_w−duty_v≦１μsecを満たすか否かが判定され、満たさない場合には次のステップであるステップＳＣ１８に進む（図１７のステップＳＣ１４）。duty_w−duty_v＞０  かつ  duty_w−duty_v≦１μsecを満たす場合には、duty_u−duty_w≧０満たすか否かが比較される（ステップＳＣ１５）。これを満たす場合には、Ｖ相デューティduty_vから１マイクロ秒が減算され（ステップＳＣ１６）、満たさない場合にはＷ相デューティduty_wに１マイクロ秒が加算され（ステップＳＣ１７）、ステップＳＣ１８に進む。
【００４７】
次に、duty_w−duty_u≧０  かつ  duty_w−duty_u≦１μsecを満たすか否かが判定され、満たさない場合には次のステップであるステップＳＣ２２に進む（ステップＳＣ１８）。duty_w−duty_u≧０  かつ  duty_w−duty_u≦１μsecを満たす場合には、duty_u−duty_v≧０満たすか否かが比較される（ステップＳＣ１９）。これを満たす場合には、Ｗ相デューティduty_wに１マイクロ秒が加算され（ステップＳＣ２０）、満たさない場合にはＵ相デューティduty_uから１マイクロ秒が減算され（ステップＳＣ２１）、ステップＳＣ２２に進む。
【００４８】
続いて、duty_u−duty_w＞０  かつ  duty_u−duty_w≦１μsecを満たすか否かが判定され、満たさない場合には本処理を終了する。duty_u−duty_w＞０  かつ  duty_u−duty_w≦１μsecを満たす場合には、duty_v−duty_u≧０満たすか否かが比較される（ステップＳＣ２３）。これを満たす場合には、Ｗ相デューティduty_wから１マイクロ秒が減算され（ステップＳＣ２４）、満たさない場合にはduty_wに１マイクロ秒が加算され（ステップＳＣ２５）、本処理を終了する。
【００４９】
以上説明してきたように、本実施形態に係るインバータ制御装置によれば、インバータの出力に基づいてスイッチング素子の制御信号を生成し、この制御信号に基づいて各相間の制御信号のデューティ比の差であるデューティ差を算出する。さらに、このデューティ差の各々が所定の値より大きくなるように、各相のスイッチング素子の制御信号のデューティ比を調整し、調整されたデューティ比を各前記スイッチング素子に与える。これにより、各相のスイッチング素子に与える制御信号のデューティ比を互いに所定値以上異ならせることが可能となりインバータの各相の各スイッチング素子が同時にオン状態となることを防止することが可能となる。この結果、スイッチング素子がオン状態になる場合に流れる逆回復電流が重畳されることを防止することができ、逆回復電流が重畳されることが原因で過電流保護制御が作動することにより、運転が停止してしまうことを防ぐことができる。
また、本発明のインバータ制御装置では、各相間の制御信号のデューティ比を比較し、デューティ比が所定の値より大きくなるように新たなデューティ比を調整する制御を組み込むだけであるため、ソフトウェアの変更のみで制御を行うことが可能である。これにより、各相の信号を常に監視したり、同時スイッチングを防止するために別の信号を送信する場合と比較すると、余分な処理が不要となり、コストの変動がなく、過電流保護回路の誤作動を簡便な処理で抑制することができる。
【００５０】
また、本実施形態に係るインバータ制御装置において、各相における上アームのスイッチング素子の制御信号のデューティ比に上述した調整を行い、これに基づいて下アームのスイッチング素子の制御信号のデューティ比を設定することとしていたが、これに限られない。例えば、下アームのスイッチング素子の制御信号のデューティ比に、上述した調整を行い、これに基づいて上アームのスイッチング素子の制御信号のデューティ比を設定することとしてもよい。
【００５１】
また、本実施形態に係るインバータ制御装置において、デューティ差算出部２０２によって算出された差分α、β、γと比較される所定の値は１マイクロ秒としていたが、これに限られない。例えば、０．５マイクロ秒と比較されることとしてもよいし、２マイクロ秒比較されることとしてもよい。
【００５２】
また、本実施形態に係るインバータ制御装置のデューティ比調整部２０３において、スイッチング素子に与える制御信号のデューティ比を調整する所定の値は、１マイクロ秒としていたが、これに限られない。例えば、０．５マイクロ秒調整することとしてもよいし、２マイクロ秒調整することとしてもよい。
【００５３】
また、本実施形態に係るスイッチング制御装置において、スイッチング素子は、バイポーラトランジスタを使用していたが、これに限られない。例えば、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの高速スイッチング動作が可能な素子を用いることとしてもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態に係るインバータ装置の概略構成を示した回路ブロック図である。
【図２】本発明の一実施形態に係るインバータ装置のハードウェア構成の一例を示したブロック図である。
【図３】本発明の一実施形態に係るインバータ制御装置の機能ブロック図である。
【図４】各相に対応したスイッチング素子の制御信号のデューティ比を比較した図である。
【図５】各相に対応したスイッチング素子の調整後の制御信号のデューティ比を示した図である。
【図６】各相に対応したスイッチング素子の制御信号のデューティ比を比較した図である。
【図７】各相に対応したスイッチング素子の調整後の制御信号のデューティ比を示した図である。
【図８】各相に対応したスイッチング素子の制御信号のデューティ比を比較した図である。
【図９】各相に対応したスイッチング素子の調整後の制御信号のデューティ比を示した図である。
【図１０】各相に対応したスイッチング素子の制御信号のデューティ比を比較した図である。
【図１１】各相に対応したスイッチング素子の調整後の制御信号のデューティ比を示した図である。
【図１２】調整されたデューティ比に対応する閾値と三角波搬送波を示した図である。
【図１３】インバータ装置が稼働する時間とインバータ装置に流れる電流との関係を示した図である。
【図１４】本発明の一実施形態に係る２相同時スイッチング防止制御の動作フローを示した図である。
【図１５】図１４に示した制御１の動作フローを示した図である。
【図１６】図１４に示した制御２の動作フローを示した図である。
【図１７】図１４に示した制御２の動作フローの図１６の続きを示した図である。
【符号の説明】
【００５５】
１  ＣＰＵ
２  主記憶装置
３  補助記憶装置
４  入力装置
５  出力装置
６  通信部
１０  インバータ装置
２０  コンプレッサモータ
１００  インバータ
２００  インバータ制御装置
２０１  制御信号生成部
２０２  デューティ差算出部
２０３  デューティ比調整部
Ｑ１〜Ｑ６  スイッチング素子
Ｄ１〜Ｄ６  逆阻止用ダイオード
【図１】
2010068702.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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