(57)【要約】【課題】製造コストを低減できる。【解決手段】歪曲表面を有する支持部１６により半導体素子１１の裏面を支持して、半導体素子１１の、電極が配置された表面に多数の探針（図２では、コンタクトピン１２）を圧接して、半導体素子１１を歪曲表面の形状に歪曲させて、電気特性を試験する。歪曲した半導体素子１１の電気特性の試験結果に基づいて、当該半導体素子１１を半導体装置に組み立てるか否かを判断できるようになり、半導体装置の製造コストが低減する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子の電気特性を試験する試験方法において、
歪曲表面を有する支持部により前記半導体素子の裏面を支持して、
前記半導体素子の、電極が配置された表面に多数の探針を圧接して、
前記半導体素子を前記歪曲表面の形状に歪曲させて、前記電気特性を試験することを特徴とする試験方法。
【請求項２】
前記歪曲表面の形状は、前記半導体素子と基板とがはんだ接合された半導体装置の前記半導体素子の形状と等しい、又は前記半導体装置の前記半導体素子よりも歪曲していることを特徴とする請求項１記載の試験方法。
【請求項３】
多数の前記探針に対向配置された載置台の載置面に形成された前記支持部に、前記表面を上向きに前記半導体素子を配置することを特徴とする請求項１記載の試験方法。
【請求項４】
前記歪曲表面は、平面視で矩形又は円形であって、断面が凸状の球面形状であることを特徴とする請求項１記載の試験方法。
【請求項５】
前記歪曲表面は、平面視で矩形又は円形であって、断面が凹状の球面形状であることを特徴とする請求項１記載の試験方法。
【請求項６】
前記歪曲表面は、かまぼこ型であって、断面が凸状であることを特徴とする請求項１記載の試験方法。
【請求項７】
前記歪曲表面は、かまぼこ型であって、断面が凹状であることを特徴とする請求項１記載の試験方法。
【請求項８】
前記探針は弾性を有することを特徴とする請求項１記載の試験方法。
【請求項９】
半導体素子の電気特性を試験する試験装置において、
歪曲表面を有する支持部が載置面に形成され、配置された前記半導体素子の裏面を前記支持部で支持する載置台と、
前記載置台に対向配置され、前記載置台に配置された前記半導体素子の、電極が配置された表面を圧接して、前記半導体素子を前記歪曲表面の形状に歪曲させて、前記電気特性を試験する多数の探針と、
を有することを特徴とする試験装置。
【請求項１０】
前記歪曲表面の形状は、前記半導体素子と基板とがはんだ接合された半導体装置の前記半導体素子の形状と等しい、又は前記半導体装置の前記半導体素子よりも歪曲していることを特徴とする請求項９記載の試験装置。
【請求項１１】
前記歪曲表面は、平面視で矩形又は円形であって、断面が凸状であることを特徴とする請求項９記載の試験装置。
【請求項１２】
前記歪曲表面は、平面視で矩形又は円形であって、断面が凹状であることを特徴とする請求項９記載の試験装置。
【請求項１３】
前記歪曲表面は、かまぼこ型であって、断面が凸状であることを特徴とする請求項９記載の試験装置。
【請求項１４】
前記歪曲表面は、かまぼこ型であって、断面が凹状であることを特徴とする請求項９記載の試験装置。
【請求項１５】
前記探針は弾性を有することを特徴とする請求項９記載の試験装置。
【請求項１６】
前記探針は、コンタクトピン又はカンチレバー式プローブであることを特徴とする請求項１５記載の試験装置。
【請求項１７】
半導体素子を備える半導体装置の製造方法において、
歪曲表面を有する支持部により前記半導体素子の裏面を支持して、前記半導体素子の、電極が配置された表面に多数の探針を圧接して、前記半導体素子を前記歪曲表面の形状に歪曲させて、前記半導体素子の電気特性を試験する工程と、
所定の基準を満たした前記半導体素子と基板とをはんだ接合して半導体装置を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は試験方法、試験装置及び半導体装置の製造方法に関し、特に、半導体素子の電気特性を試験する試験方法、試験装置、及びこの試験方法を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程では、ウェハに対して半導体素子を形成して、各半導体素子の電気特性の試験が行われる。電気特性の試験では、半導体素子の各々の電気特性を測定して、得られた電気特性に基づいて、半導体素子の良否を判定する（例えば、特許文献１，２参照）。
【０００３】
以下に、半導体素子の電気特性の試験方法の概要について説明する。
図７は半導体素子の電気特性の試験装置の概要を説明するための図である。
試験装置３０は、例えば、以下のような構成をしている。ホルダ１３により保持されて、配線１４，１８にそれぞれ接続された複数のコンタクトピン１２を有する。さらに、配線１７に接続された、主面が平坦である測定ステージ５５を有する。なお、配線１４，１８，１７には図示しないテスタが接続されている。
【０００４】
次に試験装置３０による半導体素子の電気特性の試験方法について説明する。
図８は半導体素子の電気特性の試験方法の概要を説明するための図である。
まず、試験対象である、ウェハのままの半導体素子１１もしくはウェハから個片化された半導体素子１１を測定ステージ５５に載置して固定する。なお、半導体素子１１の測定ステージ３５上への載置は、電極（図示を省略）が形成された表面を上向きにする（図７）。
【０００５】
コンタクトピン１２を半導体素子１１の表面に対して垂直に下降して、押し当てて、コンタクトピン１２の先端部を電極に接触させる（図８）。
この状態で、テスタからコンタクトピン１２を介して半導体素子１１の電極に対して入力信号を入力する。そして、テスタがコンタクトピン１２を介して半導体素子１１からの出力信号を受信して、半導体素子１１の電気特性が測定される。さらに、テスタは測定した電気特性に基づいて、半導体素子１１が良品又は不良品であるかを判別する。
【０００６】
なお、コンタクトピン１２の先端部を半導体素子１１の電極に圧接した際に、電極に対するコンタクトピン１２の荷重が大きすぎると半導体素子１１を破損させてしまう。そこで、コンタクトピン１２は所定の範囲内の押し付け荷重になるように内部にばねが設置されている。また、コンタクトピン１２の他に、カンチレバー式のプローブを利用しても構わない。なお、カンチレバー式のプローブの場合には、電極に対する押し付け荷重が所定の範囲内の撓みを有するプローブが用いられる。
【０００７】
このようにして行われた電気特性の試験で良品であった半導体素子１１を基板に実装してパッケージに組み立ててモジュール等の半導体装置が完成する。
図９は半導体素子が搭載された半導体装置を説明するための図である。なお、（Ａ）は半導体装置１００の平面図であって、（Ｂ）は（Ａ）の一点鎖線Ａ−Ａにおける半導体装置１００の断面図である。
【０００８】
半導体装置１００は、ベース１１０上にセラミック板１２０を介して銅板１３１，１３２，１３３を配置しており、銅板１３１にはんだ１４０にて半導体素子１１がはんだ接合されている。さらに、半導体素子１１のベース又はゲート及びエミッタ（ここでは、半導体素子１１としてパワートランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）等を想定している）は、ワイヤ１５１，１５２によって、銅板１３２，１３３にそれぞれ接続されている。また、銅板１３１，１３２，１３３には、外部電極と接続される、端子１６１，１６２，１６３がそれぞれ配置されている。上記構成が封止樹脂１７０により封止されている。なお、封止樹脂１７０は（Ａ）では図示を省略して、（Ｂ）では破線で示しており、封止樹脂１７０で封止された後でも端子１６１，１６２，１６３の先端部をそれぞれ露出させている。なお、上記の配線１４に接続されているコンタクトピン１２は半導体素子１１のエミッタ電極と接触するものであり、上記の配線１８に接続されているコンタクトピン１２は半導体素子１１のベース電極又はゲート電極と接触するものである。また、半導体装置１００では、半導体素子１１を１個に限らず複数個配置させてもよい。
【０００９】
上記半導体装置１００に対しても、半導体装置１００に搭載した半導体素子１１の電気特性の試験を行う。
【特許文献１】特開２００７−３５９９９号公報
【特許文献２】特開平４−１９６２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記半導体装置１００に組み立てた半導体素子１１の電気特性の試験結果は、組み立て前の半導体素子１１と異なる場合がある。
試験結果の異なる理由の一つとして以下のような原因が考えられる。半導体装置１００の製造過程にて、銅板１３１の所定の領域に溶融したはんだ１４０を塗布し、このはんだ１４０上に半導体素子１１を配置する。はんだ１４０を冷却して半導体素子１１を銅板１３１上に固定する。この時、半導体素子１１とはんだ１４０の熱膨張率が異なるために、半導体素子１１に歪曲が生じ、半導体素子１１は内部に応力を受けたままはんだ１４０を介して銅板１３１に固定される。半導体素子１１は内部に応力を受けるとピエゾ効果により電気特性が、組み立て前の電気特性から変化してしまう。なお、はんだリフローを適用する場合も同様の不具合が生じる。
【００１１】
また、応力による半導体素子１１の電気特性の変化は、半導体素子１１の封止に用いた封止樹脂１７０の熱収縮等により半導体素子１１に外力が加わることでも生じる。
このため、組み立て前の試験で良品であると判断された半導体素子１１であっても、半導体装置１００での電気特性が不良と判断されてしまう場合があった。そして、不良品と判別された半導体装置１００は廃却処分されるだけなので、良品１個あたりの製造コストが高くなるという問題点があった。
【００１２】
本発明はこのような点に鑑みてなされたものであり、製造コストを低減させる試験方法、試験装置、及びこの試験方法を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、半導体素子の電気特性を試験する試験方法が提供される。
この試験方法は、歪曲表面を有する支持部により前記半導体素子の裏面を支持して、前記半導体素子の、電極が配置された表面に多数の探針を圧接して、前記半導体素子を前記歪曲表面の形状に歪曲させて、前記電気特性を試験する。
【００１４】
また、上記目標を達成するために、上記試験方法が実現される試験装置、及び上記試験方法を有する半導体装置の製造方法が提供される。
このような試験方法及び試験装置によれば、歪曲表面を有する支持部により半導体素子の裏面が支持されて、半導体素子の、電極が配置された表面が多数の探針により圧接されて、半導体素子が歪曲表面の形状に歪曲して、電気特性が試験される。
【００１５】
さらに、半導体装置の製造方法によれば、上記試験方法で試験された半導体素子と基板とがはんだ接合されて半導体装置が形成される。
【発明の効果】
【００１６】
上記試験方法、試験装置及びこの試験方法を有する半導体装置の製造方法では、組み立て後の半導体装置の不良品を減らすことができ、製造コストを低減させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して説明する。
図１は実施の形態における半導体素子の試験装置を説明するための図である。
半導体素子１１の電気特性を試験する試験装置１０は、ホルダ１３に保持された複数の探針に対応するコンタクトピン１２を有する。コンタクトピン１２はそれぞれ配線１４に接続されている。また、コンタクトピン１２は内部にばねが設置されて、コンタクトピン１２の押し付け荷重が一定範囲内に制限されている。
【００１８】
また、試験装置１０は、複数のコンタクトピン１２に対向配置された、載置台に対応する測定ステージ１５を有する。測定ステージ１５には配線１７が接続されている。さらに、測定ステージ１５の主面には支持部１６が形成されている。支持部１６は平面視で矩形又は円形であって、断面が凸状の球面形状である。支持部１６の曲率は、半導体装置１００に組み立てた半導体素子１１の歪曲と同程度、又は同程度の歪曲以上であることが望ましい。このような測定ステージ１５に対してコンタクトピン１２が垂直方向に下降して、コンタクトピン１２の先端部は支持部１６に垂直に接触する。
【００１９】
また、テスタ（図示を省略）が配線１４，１７，１８に接続されている。なお、テスタについては後の試験方法の説明で触れる。
上記試験装置１０を用いた半導体素子１１の電気特性の試験方法について説明する。なお、試験対象となる半導体素子１１は表面に電極（図示を省略）が配置されている。
【００２０】
図２は実施の形態における半導体素子の試験方法を説明するための図である。
まず、測定ステージ１５の支持部１６に半導体素子１１を配置する。このとき、半導体素子１１の裏面の中心部は支持部１６の突端部に支持される（図１）。
【００２１】
コンタクトピン１２を下降させて、コンタクトピン１２の先端部を半導体素子１１表面の電極に垂直に接触させる。
コンタクトピン１２を半導体素子１１の表面に対してさらに押圧する。すると、内部にばねを備えたコンタクトピン１２は撓んで半導体素子１１の表面との接触を保ったまま、コンタクトピン１２が半導体素子１１の表面を押圧する。このため、半導体素子１１の裏面の中心部が支持部１６に支持されて、半導体素子１１の中心部以外の部位はコンタクトピン１２により下方へ押圧されて、半導体素子１１は支持部１６の形状に沿った凸状に歪曲する（図２）。
【００２２】
この状態で、テスタはコンタクトピン１２を介して、歪曲した半導体素子１１の電極に入力信号を入力するとともに、歪曲した半導体素子１１の電極から出力信号を受信して、歪曲した半導体素子１１の電気特性を測定する。なお、テスタには、所定の範囲の電気特性を予め保持させておき、測定した電気特性が当該範囲に該当すれば、当該半導体素子１１を良品とし、該当しない場合には不良品として判定する。
【００２３】
電気特性の試験の終了後、コンタクトピン１２を垂直方向に上昇させて、半導体素子１１から退避させると、半導体素子１１は歪曲が無い元の状態に戻る（図１）。
良品の半導体素子１１を峻別して、例えば、図９に示した半導体装置１００が形成される。
【００２４】
上記試験方法では、半導体装置１００に組み立てられた半導体素子１１の歪曲と同様に、組み立て前の半導体素子１１を歪曲させて電気特性の試験を行うと、組み立て前後の試験で測定される半導体素子１１の電気特性は変化しない。このため、組み立て前の半導体素子１１の電気特性に基づいて、半導体素子１１の良品・不良品の判別を行うことができる。したがって、不良品の半導体素子１１を取り除き、良品のみの半導体装置１００を形成することができるため、製造コストを低減できる。
【００２５】
なお、支持部１６の表面積は設置される半導体素子１１の載置面積よりも広くすることで、コンタクトピン１２を半導体素子１１に圧接した際に半導体素子１１の周縁部等への損傷を防止できる。また、コンタクトピン１２に代わってカンチレバー式のプローブを用いても構わない。また、支持部１６の曲率が大きい場合には、コンタクトピン１２の内部に設置したばねの弾性力を、半導体素子１１を損傷しない範囲内で大きくすると、半導体素子１１を支持部１６の形状に沿って歪曲させることができる。
【００２６】
上記では、半導体装置１００に組み立てられた半導体素子１１が平面視で矩形であって凸状の球面形状に歪曲する場合を例にした。以下では、半導体装置１００に組み立てられる半導体素子１１のその他の歪曲の場合について説明する。
【００２７】
（実施例１）
実施例１では上記において支持部が凹状の球面形状である場合である。
図３は実施例１における半導体素子の試験装置を説明するための図である。
【００２８】
試験装置２０は、上記試験装置１０に対し測定ステージ２５に新たに支持部２６が形成されている点が異なっている。
支持部２６は平面視で矩形又は円形であって、断面が凹状の球面形状である。支持部２６の曲率は、半導体装置１００に組み立てられた半導体素子１１の歪曲と同程度、又は同程度の歪曲以上であることが望ましい。
【００２９】
上記試験装置２０を用いた半導体素子１１の電気特性の試験方法について説明する。
図４は実施例１における半導体素子の試験方法を説明するための図である。
測定ステージ２５の支持部２６に半導体素子１１を配置する。このとき、半導体素子１１の裏面の周縁部は支持部２６の凹状の表面で支持される（図３）。
【００３０】
コンタクトピン１２を下降させて、コンタクトピン１２の先端部を半導体素子１１の表面の電極に垂直に接触させる。
コンタクトピン１２を半導体素子１１の表面に対してさらに押圧する。すると、内部にばねを備えたコンタクトピン１２は撓んで半導体素子１１の表面との接触を保ったまま、コンタクトピン１２が半導体素子１１の表面を押圧する。このため、半導体素子１１の裏面の周縁部が支持部２６の凹部の表面で支持されて、半導体素子１１の中心部はコンタクトピン１２により下方へ押圧されて、半導体素子１１は支持部２６の形状に沿った凹状に歪曲する（図４）。
【００３１】
以下の工程は図１及び図２と同様にして、テスタは歪曲した半導体素子１１の電気特性を測定して、良品・不良品を判定する。
電気特性の試験の終了後、コンタクトピン１２を垂直方向に上昇させて、半導体素子１１から退避させると、半導体素子１１は歪曲が無い元の状態に戻る。
【００３２】
良品の半導体素子１１を峻別して、半導体装置１００が形成される。
（実施例２）
図５は実施例２における測定ステージを説明するための図である。
【００３３】
測定ステージ３５の主面に配置された支持部３６は平面視で矩形である。さらに、支持部３６は、かまぼこ型であって、突端部が丸みを帯びた凸状である。支持部３６の曲率は、半導体装置１００に組み立てられた半導体素子１１の歪曲と同程度、又は同程度の歪曲以上であることが望ましい。
【００３４】
上記測定ステージ３５を例えば試験装置１０に適用して、半導体素子１１を支持部３６に配置する。このとき、半導体素子１１は裏面の中心線付近（中心線部）が支持部３６の突端部に支持される。なお、半導体素子１１の裏面の中心線とは、半導体素子１１の裏面の長手方向の一対の辺をそれぞれ２等分する線のことである。また、支持部３６が測定ステージ３５に対して９０度回転して配置された場合には、中心線は半導体素子１１の裏面の短手方向の一対の辺を通る線となる。
【００３５】
この後は、半導体素子１１の電気特性の試験を上記の図１及び図２と同様に行って、半導体素子１１を支持部３６の形状に沿って歪曲させて、電気特性を測定して半導体素子１１の良品・不良品を判定する。
【００３６】
電気特性の試験の終了後、コンタクトピン１２を垂直方向に上昇させて、半導体素子１１から退避させると、半導体素子１１は歪曲が無い元の状態に戻る。
良品の半導体素子１１を峻別して、半導体装置１００が形成される。
【００３７】
（実施例３）
実施例３は実施例２の支持部が凹状である場合である。
図６は実施例３における測定ステージを説明するための図である。なお、（Ａ）は平面図、（Ｂ）は（Ａ）の一点鎖線Ａ−Ａでの断面図、（Ｃ）は（Ａ）の一点鎖線Ｂ−Ｂでの断面図である。
【００３８】
測定ステージ４５の主面に配置された支持部４６は平面視で矩形である。さらに、支持部４６は、図６（Ｂ）に示すように、かまぼこ型であって、突端部が丸みを帯びた凹状である。支持部４６の曲率は、試験対象となる半導体素子１１が半導体装置１００に搭載された際の歪曲と同程度、又は同程度の歪曲以上であることが望ましい。
【００３９】
上記測定ステージ４５を例えば試験装置２０に適用して、半導体素子１１の電気特性の試験を上記の図２及び図４と同様に行う。
まず、測定ステージ４５の支持部４６に半導体素子１１を配置する。このとき、半導体素子１１の短手方向の対向する一対の辺部が支持部４６の凹状の表面で支持される（図６（Ｂ））。
【００４０】
コンタクトピン１２を下降させて、コンタクトピン１２の先端部を半導体素子１１の表面に垂直に接触させる。
コンタクトピン１２を半導体素子１１の表面に対してさらに押圧する。すると、内部にばねを備えたコンタクトピン１２は撓んで半導体素子１１の表面との接触を保ったまま、コンタクトピン１２が半導体素子１１の表面を押圧する。このため、半導体素子１１の短手方向の対向する一対の辺部は支持部４６に支持されて、半導体素子１１の中心部はコンタクトピン１２により下方へ押圧されて支持部４６の底部と接触し、半導体素子１１は支持部４６の形状に沿った凹状に歪曲する。
【００４１】
以下、図３及び図４と同様にして、テスタによって歪曲した半導体素子１１の電気特性を測定して、良品・不良品を判定する。
良品の半導体素子１１を峻別して、半導体装置１００が形成される。
【００４２】
なお、実施例１〜３においても、支持部２６，３６，４６の表面積は半導体素子１１の載置面積よりも広くすることが好ましい。また、コンタクトピン１２に代わってカンチレバー式のプローブを用いても構わない。
【図面の簡単な説明】
【００４３】
【図１】実施の形態における半導体素子の試験装置を説明するための図である。
【図２】実施の形態における半導体素子の試験方法を説明するための図である。
【図３】実施例１における半導体素子の試験装置を説明するための図である。
【図４】実施例１における半導体素子の試験方法を説明するための図である。
【図５】実施例２における測定ステージを説明するための図である。
【図６】実施例３における測定ステージを説明するための図である。
【図７】半導体素子の電気特性の試験装置の概要を説明するための図である。
【図８】半導体素子の電気特性の試験方法の概要を説明するための図である。
【図９】半導体素子が搭載された半導体装置を説明するための図である。
【符号の説明】
【００４４】
１０，２０，３０  試験装置
１１  半導体素子
１２  コンタクトピン
１３  ホルダ
１４，１７，１８  配線
１５，２５，３５，４５，５５  測定ステージ
１６，２６，３６，４６  支持部
１００  半導体装置
１１０  ベース
１２０  セラミック板
１３１，１３２，１３３  銅板
１５１，１５２  ワイヤ
１６１，１６２，１６３  端子
１７０  封止樹脂
【図１】
2010117251.tif 000003
【図２】
2010117251.tif 000004
【図３】
2010117251.tif 000005
【図４】
2010117251.tif 000006
【図５】
2010117251.tif 000007
【図６】
2010117251.tif 000008
【図７】
2010117251.tif 000009
【図８】
2010117251.tif 000010
【図９】
2010117251.tif 000011