(57)【要約】【課題】画素アレイの列毎に配置されるサンプルホールド信号変換回路の幾つかが故障した場合に、それを救済できる構成を備えた固体撮像装置を提供すること。【解決手段】画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、前記複数の垂直信号線それぞれから画素信号を受け取る、該複数の垂直信号線よりも数が多い複数のサンプルホールド信号変換回路と、１本の前記垂直信号線が前記複数のサンプルホールド信号変換回路の２以上に接続されるように、前記複数の垂直信号線と前記複数のサンプルホールド信号変換回路とを接続する複数のスイッチ回路と、１本の前記垂直信号線が１つの前記サンプルホールド信号変換回路に接続されるように前記複数のスイッチ回路を個別に切り替える制御回路とを備えた。【選択図】        図２
2010166528.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、
前記複数の垂直信号線それぞれから画素信号を受け取る、該複数の垂直信号線よりも数が多い複数のサンプルホールド信号変換回路と、
１本の前記垂直信号線が前記複数のサンプルホールド信号変換回路の２以上に接続されるように、前記複数の垂直信号線と前記複数のサンプルホールド信号変換回路とを接続する複数のスイッチ回路と、
１本の前記垂直信号線が１つの前記サンプルホールド信号変換回路に接続されるように前記複数のスイッチ回路を個別に切り替える制御回路と、
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記複数のスイッチ回路は、
それぞれ１つの前記垂直信号線に接続される複数のスイッチを１組として構成され、それぞれの前記スイッチに１つの前記サンプルホールド信号変換回路が接続され、かつ、列位置が隣接する他のスイッチ回路との間で１以上のサンプルホールド信号変換回路を共有する形で前記複数の垂直信号線と１対１に配置され、
前記制御回路は、
対応する前記スイッチ回路における前記複数のスイッチそれぞれの導通・非導通の制御を外部からの制御信号により動作指定を受けたときと受けないときとで反転し、かつ、列位置の順序で列基端側または列終端側に隣接する他のスイッチ回路に対する動作内容に応じて、前記導通・非導通の制御を該他のスイッチ回路に合わせるか反転するかの制御を行うように構成されている、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数のスイッチ回路は、
接続される前記垂直信号線が偶数列である場合は前記複数のスイッチそれぞれに偶数列の１つの前記サンプルホールド信号変換回路が接続され、接続される前記垂直信号線が奇数列である場合は前記複数のスイッチそれぞれに奇数列の１つの前記サンプルホールド信号変換回路が接続され、
前記制御回路は、
列番号が連続する２つの前記垂直信号線に接続される２つの前記スイッチ回路毎に同一の切替制御を行う、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記制御回路は、列位置の順序で、前記他のスイッチ回路が列基端側となる第１の制御回路と、前記他のスイッチ回路が列終端側となる第２の制御回路と、で構成され、互いに対応する前記スイッチ回路における前記複数のスイッチの中の異なるスイッチを制御する
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記制御回路は、
前記複数のスイッチ回路の各前記複数のスイッチそれぞれの導通・非導通を、外部からの制御信号に従って個別に制御するシフトレジスタである、
ことを特徴とする請求項２〜４のいずれか一つに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するものである。
【背景技術】
【０００２】
固体撮像装置として、例えばＣＭＯＳエリアセンサは、光量に応じた電圧信号を出力する画素がｎ列ｍ行のアレイ状に配置される画素アレイの列毎にサンプルホールド信号変換回路が配置され、前記画素アレイの中の選択された１行の各画素が出力する電圧信号を列毎に対応するサンプルホールド信号変換回路が取り込んでディジタル信号に変換し、列選択されたサンプルホールド信号変換回路が順にその変換したディジタル信号を信号処理回路に出力して画像処理することで、所定の２次元画像を得る構成になっている。
【０００３】
したがって、ＣＭＯＳエリアセンサでは、画素アレイの列毎に配置されるサンプルホールド信号変換回路のいずれか一つでも故障して正常に動作しなくなると、生成する２次元画像の画質が劣化するという問題がある。
【０００４】
なお、例えば特許文献１では、ＣＭＯＳエリアセンサにおいて、製造過程で生ずる不良画素を補償するために搭載するヒューズを備えた冗長モジュールの製造工程を単純化する方法が提案されている。
【特許文献１】特開２００４−３２７９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記に鑑みてなされたものであり、画素アレイの列毎に配置されるサンプルホールド信号変換回路の幾つかが故障した場合に、それを救済できる構成を備えた固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、上述した目的を達成するために、本発明は、画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、前記複数の垂直信号線それぞれから画素信号を受け取る、該複数の垂直信号線よりも数が多い複数のサンプルホールド信号変換回路と、１本の前記垂直信号線が前記複数のサンプルホールド信号変換回路の２以上に接続されるように、前記複数の垂直信号線と前記複数のサンプルホールド信号変換回路とを接続する複数のスイッチ回路と、１本の前記垂直信号線が１つの前記サンプルホールド信号変換回路に接続されるように前記複数のスイッチ回路を個別に切り替える制御回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、画素アレイの列毎に配置されるサンプルホールド信号変換回路の幾つかが故障した場合に、それを救済できるので、生成する２次元画像の画質劣化を防止できるという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下に添付図面を参照して、本発明にかかる固体撮像装置の最良な実施の形態を詳細に説明する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる固体撮像装置の構成を示すブロック図である。なお、本実施の形態では、固体撮像装置として、例えばＣＭＯＳエリアセンサを例に挙げて説明する。
【００１０】
図１において、ＣＭＯＳエリアセンサ１００は、基本的な構成要素として、画素アレイ１と、行選択回路２と、サンプルホールド信号変換回路群３と、列選択回路４とを備えている。
【００１１】
画素アレイ１は、光量に応じた電圧信号を出力する画素１ａがｎ列ｍ行のアレイ状に配置され、一列の各画素１ａの出力信号をサンプルホールド信号変換回路群３に導出する垂直信号線５が列毎に設けられている。サンプルホールド信号変換回路群３は、ｎ本の垂直信号線５が１対１に接続されるｎ個のサンプルホールド信号変換回路３ａを備えている。行選択回路２は、画素アレイ１の行毎に１行の各画素１ａを一括選択してアクティブにする。列選択回路４は、画素アレイ１の列毎に１列の各画素１ａを一括選択してアクティブにする動作に代えて、ｎ個のサンプルホールド信号変換回路３ａを個別に選択してアクティブにする。
【００１２】
このＣＭＯＳエリアセンサ１００では、行選択回路２により選択された画素アレイ１の中の１行の各画素１ａの出力信号は、列毎に配置される垂直信号線５を通して対応するサンプルホールド信号変換回路３ａに取り込まれてディジタル信号に変換される。そして、列選択回路４により列選択されたサンプルホールド信号変換回路３ａが順にその変換したディジタル信号を図示しない信号処理回路に出力して、２次元画像を形成する動作が行われる。
【００１３】
さて、本発明では、画素アレイ１の列毎に配置されるサンプルホールド信号変換回路３ａの幾つかが故障して正常に動作しなくても、サンプルホールド信号変換回路群３から取得して生成する２次元画像の画質劣化を防止する構成として、サンプルホールド信号変換回路群３に予備として少数（本第１の実施の形態では１つ）のサンプルホールド信号変換回路を追加するとともに、図１に破線で示すように、切替回路６を画素アレイ１とサンプルホールド信号変換回路群３との間に設けてある。
【００１４】
切替回路６は、工場出荷時の品質テストなどにおいて、上位装置から与えられる制御信号に従って、ｎ本の垂直信号線５と予備を追加したサンプルホールド信号変換回路群３の各サンプルホールド信号変換回路との間の接続を、故障したサンプルホールド信号変換回路を避けて切り替えることで、故障を救済するように構成されている。
【００１５】
切替回路６は、本第１の実施の形態では、例えば図２に示すように構成される。その他の構成態様については、実施の形態として後述する。
【００１６】
図２は、切替回路６の構成例を示す回路図である。図２では、図１に示したｎ本の垂直信号線５が、列方向の基端（Ｎｏ．０）から終端（Ｎｏ．ｎ−１）に向かって垂直信号線Ｎｏ．０〜Ｎｏ．ｎ−１として示されている。また、サンプルホールド信号変換回路群３が元々備えるｎ個のサンプルホールド信号変換回路３ａが、サンプルホールド信号変換回路Ｎｏ．０〜Ｎｏ．ｎ−１として示されている。１個のサンプルホールド信号変換回路１０は、予備（Ｓｐａｒｅ）として追加したものであり、サンプルホールド信号変換回路Ｓｐａｒｅとして示されている。図示例では、サンプルホールド信号変換回路１０は、列終端（Ｎｏ．ｎ−１）側に設けられている。
【００１７】
つまり、本第１の実施の形態では、１つのサンプルホールド信号変換回路が故障した場合の救済方法の一例を示す。
【００１８】
図２において、図１に示した切替回路６は、アナログスイッチ回路１１と制御回路１２の組を構成単位とし、この構成単位（アナログスイッチ回路１１と制御回路１２の組）をｎ本の垂直信号線Ｎｏ．０〜Ｎｏ．ｎ−１と１対１に設けた構成である。
【００１９】
アナログスイッチ回路１１は、２つのアナログスイッチ１１ａ，１１ｂで構成される。アナログスイッチ１１ａ，１１ｂの各信号入力端子は、共通に１つの垂直信号線に接続され、各信号出力端子は、列方向で隣接する２つのサンプルホールド信号変換回路のそれぞれに接続される。そして、図２に示すように、列位置が隣接する２つのアナログスイッチ回路１１が１つのサンプルホールド信号変換回路を接続切替対象として共有している。
【００２０】
ｋ（ｋ＝０，１，２，…，ｎ−１）を用いて説明すると、垂直信号線Ｎｏ．ｋは、ｋ列目のアナログスイッチ回路１１を介してサンプルホールド信号変換回路Ｎｏ．ｋと、サンプルホールド信号変換回路Ｎｏ．ｋ＋１とに接続されている。また、垂直信号線Ｎｏ．ｋ＋１は、ｋ＋１列目のアナログスイッチ回路１１を介してサンプルホールド信号変換回路Ｎｏ．ｋ＋１とサンプルホールド信号変換回路Ｎｏ．ｋ＋２とに接続されている。なお、列終端のｋ＝ｎ−１での垂直信号線Ｎｏ．ｎ−１は、ｋ＝ｎ−１列目のアナログスイッチ回路１１を介してサンプルホールド信号変換回路Ｎｏ．ｎ−１と、予備のサンプルホールド信号変換回路Ｓｐａｒｅとに接続されている。
【００２１】
制御回路１２は、上位装置から入力される制御信号ＢＳ，Ｂ０〜Ｂｉに従ってアナログスイッチ１１ａ，１１ｂに切替動作を行わせる構成として、多入力ＮＡＮＤ回路１２ａとＮＯＲ回路１２ｂ，１２ｃと論理反転回路１２ｄとを備えている。なお、ｉは、自然数であり、ｎとの間に、２ｉ＜ｎ≦２ｉ＋１の関係がある。
【００２２】
多入力ＮＡＮＤ回路１２ａには、上位装置から制御信号Ｂ０〜Ｂｉが入力される。ＮＯＲ回路１２ｂは、上位装置から入力される制御信号ＢＳと多入力ＮＡＮＤ回路１２ａの出力との論理和を反転してＮＯＲ回路１２ｃの一方の入力端子に出力する。ＮＯＲ回路１２ｃの出力端子は、論理反転回路１２ｄの入力端子とアナログスイッチ１１ａ，１１ｂの対向していない側の各制御端子とに接続されている。論理反転回路１２ｄの出力端子は、アナログスイッチ１１ａ，１１ｂの対向している側の各制御端子に接続されている。
【００２３】
そして、ｎ個の制御回路１２では、ｋ＝０列目の制御回路１２でのＮＯＲ回路１２ｃの他方の入力端子は回路グランドに接続されているが、ｋ≧１であるｋ列目の制御回路１２でのＮＯＲ回路１２ｃの他方の入力端子にはｋ−１列目の制御回路１２での論理反転回路１２ｄの出力が入力されている。
【００２４】
ここで、上位装置からＮＯＲ回路１２ｂに入力される制御信号ＢＳは、Ｈｉｇｈレベル（以降「Ｈレベル」という）とＬｏｗレベル（以降「Ｌレベル」という）とを示す２値のレベル信号である。図２に示す構成例では、上位装置は、サンプルホールド信号変換回路に故障が発生していない場合は、制御信号ＢＳをＨレベルに維持するが、１つのサンプルホールド信号変換回路が故障した場合は、制御信号ＢＳをＬレベルにしそれを維持する。
【００２５】
また、上位装置から多入力ＮＡＮＤ回路１２ａに入力される制御信号Ｂ０〜Ｂｉは、１つのサンプルホールド信号変換回路が故障した場合に、その故障したサンプルホールド信号変換回路を接続切替対象に含むアナログスイッチ回路１１に対する制御回路１２を指定する信号である。すなわち、上位装置がｋ列目の制御回路１２を指定する場合、そのｋ列目の制御回路１２での多入力ＮＡＮＤ回路１２ａに入力される制御信号Ｂ０〜Ｂｉは、ｉ＋１桁の２進数の値がｋとなるように、Ｂ０を最下位ビット、Ｂｉを最上位ビットとし、各ビットの論理値が定められている（図３参照）。一方、上位装置は、サンプルホールド信号変換回路に故障が発生していない場合は、任意のピットパターンからなる制御信号Ｂ０〜Ｂｉを全ての制御回路１２での多入力ＮＡＮＤ回路１２ａに出力する。
【００２６】
図３は、制御回路１２での多入力ＮＡＮＤ回路１２ａの入力態様を説明する図である。図３（１）では、上位装置は、ｋ＝０列目の制御回路１２を指定する場合、多入力ＮＡＮＤ回路１２ａの入力ビットパターンが全て負論理となる制御信号Ｂ０〜Ｂｉを出力することが示されている。これによって、ｋ＝０列目の制御回路１２での多入力ＮＡＮＤ回路１２ａは出力をＬレベルにする。他の制御回路１２での多入力ＮＡＮＤ回路１２ａは出力をＨレベルにする。
【００２７】
図３（２）では、上位装置は、ｋ＝１列目の制御回路１２を指定する場合、多入力ＮＡＮＤ回路１２ａの入力ビットパターンが、Ｂ０が正論理、Ｂ１〜Ｂｉが負論理となる制御信号Ｂ０〜Ｂｉを出力することが示されている。これによって、ｋ＝１列目の制御回路１２での多入力ＮＡＮＤ１２ａが出力はＬレベルにする。他の制御回路１２での多入力ＮＡＮＤ回路１２ａは出力をＨレベルにする。
【００２８】
図３（３）では、上位装置は、ｋ＝２列目の制御回路１２を指定する場合、多入力ＮＡＮＤ回路１２ａの入力ビットパターンが、Ｂ０が負論理、Ｂ１が正論理、Ｂ２〜Ｂｉが負論理となる制御信号Ｂ０〜Ｂｉを出力することが示されている。これによって、ｋ＝２列目の制御回路１２での多入力ＮＡＮＤ１２ａは出力をＬレベルにする。他の制御回路１２での多入力ＮＡＮＤ回路１２ａは出力をＨレベルにする。
【００２９】
図３（４）では、上位装置は、ｋ＝３列目の制御回路１２を指定する場合、多入力ＮＡＮＤ回路１２ａの入力ビットパターンが、Ｂ０，Ｂ１が正論理、Ｂ２〜Ｂｉが負論理となる制御信号Ｂ０〜Ｂｉを出力することが示されている。これによって、ｋ＝３列目の制御回路１２での多入力ＮＡＮＤ１２ａは出力をＬレベルにする。他の制御回路１２での多入力ＮＡＮＤ回路１２ａは出力をＨレベルにする。
【００３０】
次に、動作について説明する。まず、ｎ本の垂直信号線に接続されるサンプルホールド信号変換回路に故障が発生していない場合、上位装置は、制御信号ＢＳをＨレベルにし、制御信号Ｂ０〜Ｂｉを任意のビットパターンにして出力する。
【００３１】
この場合は、全ての制御回路１２でのＮＯＲ回路１２ｂは、多入力ＮＡＮＤ回路１２ａの出力状態と無関係に、出力をＬレベルにする。ｋ＝０列目の制御回路１２では、ＮＯＲ回路１２ｃの出力はＨレベル、論理反転回路１２ｄの出力はＬレベルである。ｋ＝０列目のアナログスイッチ回路１１では、アナログスイッチ１１ａがオン状態となり、アナログスイッチ１１ｂがオフ状態となる。つまり、垂直信号線Ｎｏ．０は、ｋ＝０列目のアナログスイッチ回路１１でのアナログスイッチ１１ａを通してサンプルホールド信号変換回路Ｎｏ．０に接続される。
【００３２】
このとき、ｋ＝０列目の制御回路１２での論理反転回路１２ｄの出力Ｌレベルは、ｋ＝１列目の制御回路１２でのＮＯＲ回路１２ｃに入力されるので、ｋ＝１列目のアナログスイッチ回路１１でも同様に、アナログスイッチ１１ａがオン状態となり、アナログスイッチ１１ｂがオフ状態となる。つまり、垂直信号線Ｎｏ．１は、ｋ＝１列目のアナログスイッチ回路１１でのアナログスイッチ１１ａを通してサンプルホールド信号変換回路Ｎｏ．１に接続される。
【００３３】
以降、同様の接続動作が行われる。図２に示す構成例では、ｋ＝０〜ｎ−１の全ての垂直信号線Ｎｏ．ｋは、元々のサンプルホールド信号変換回路Ｎｏ．ｋに接続される。サンプルホールド信号変換回路Ｓｐａｒｅは不使用となる。
【００３４】
この状態で、ｊ列目の垂直信号線に接続されているサンプルホールド信号変換回路Ｎｏ．ｊに故障が発生すると、上位装置は、制御信号ＢＳをＬレベルにし、制御信号Ｂ０〜Ｂｉをｉ＋１桁の２進数の値がｊとなるビットパターンにして出力する。
【００３５】
そうすると、ｋ＝０列目の制御回路１２では、ＮＯＲ回路１２ｃの出力はＨレベル、論理反転回路１２ｄの出力はＬレベルである。このｋ＝０列目の制御回路１２での論理反転回路１２ｄの出力Ｌレベルは、ｋ＝１列目の制御回路１２でのＮＯＲ回路１２ｃに入力される。この関係は、ｋ＝ｊ−１列までの制御回路１２において同様である。これは上記の無故障時での動作内容と同じである。
【００３６】
したがって、ｋ＝０〜ｊ−１列までの制御回路１２は、対応するアナログスイッチ回路１１でのアナログスイッチ１１ａをオン状態に維持し、アナログスイッチ１１ｂをオフ状態に維持する。これによって、Ｎｏ．０〜Ｎｏ．ｊ−１の垂直信号線は、無故障時と同様にそれぞれ、Ｎｏ．０〜Ｎｏ．ｊ−１のサンプルホールド信号変換回路に接続される。
【００３７】
ところが、ｋ＝ｊ列目の制御回路１２では、多入力ＮＡＮＤ回路１２ａの出力はＬレベルであり、ＮＯＲ回路１２ｂの出力はＨレベルであるので、ＮＯＲ回路１２ｃの出力はＬレベル、論理反転回路１２ｄの出力はＨレベルとなる。これによって、ｋ＝ｊ列目のアナログスイッチ回路１１では、上記無故障時とは逆に、アナログスイッチ１１ａがオフ状態となり、アナログスイッチ１１ｂがオン状態となる。つまり、ｋ＝ｊ列目のアナログスイッチ回路１１では、垂直信号線Ｎｏ．ｊの接続相手を故障したサンプルホールド信号変換回路Ｎｏ．ｊから故障していないサンプルホールド信号変換回路Ｎｏ．ｊ＋１に切り替える動作が行われるので、発生した１つの故障が救済できる。
【００３８】
このとき、このｋ＝ｊ列目の制御回路１２での論理反転回路１２ｄの出力Ｈレベルは、ｋ＝ｊ＋１列目の制御回路１２でのＮＯＲ回路１２ｃに入力されるので、ｋ＝ｊ＋１列目のアナログスイッチ回路１１では、アナログスイッチ１１ａがオフ状態となり、アナログスイッチ１１ｂがオン状態となる。以降、ｋ＝ｎ−１列までのアナログスイッチ回路１１では、同様に、アナログスイッチ１１ａがオフ状態となり、アナログスイッチ１１ｂがオン状態となる。
【００３９】
したがって、垂直信号線Ｎｏ．ｊ＋１以降の各垂直信号線は、サンプルホールド信号変換回路Ｎｏ．ｊ＋２からサンプルホールド信号変換回路Ｓｐａｒｅまでの各サンプルホールド信号変換回路に切り替えて接続される。
【００４０】
なお、図２では、ｎ個の制御回路１２の間の連携の仕方として、列位置の前段の論理反転回路１２ｄの出力状態が後段のＮＯＲ回路１２ｃに入力する構成を示したが、後述する図７に示すように、列基端（Ｎｏ．０）に設けた制御回路１２と、列終端（Ｎｏ．ｎ−１）に設けた制御回路１２とを入れ替えて、列位置の後段の論理反転回路１２ｄの出力状態が前段のＮＯＲ回路１２ｃに入力する構成としてもよい。
【００４１】
また、図２では、制御回路は、ｎ個を独立に設けた場合を示してあるが、１つの制御回路内でｎ個のアナログスイッチ回路１１を個別に制御する構成でもよい。
【００４２】
以上のように第１の実施の形態によれば、サンプルホールド信号変換回路を垂直信号線の数よりも１つ多くし、垂直信号線と１つ多く設けたサンプルホールド信号変換回路との接続切替を行う構成として、ｎ個のアナログスイッチ回路をそれぞれ２つのアナログスイッチで構成して各アナログスイッチにサンプルホールド信号変換回路を接続し、列位置が隣接する２つのアナログスイッチ回路の間で１つのサンプルホールド信号変換回路を接続切替対象として共有させる。そして、アナログスイッチ回路毎に、その２つのアナログスイッチそれぞれの導通・非道通を、列位置の順序で、列基端側または列終端側の他のアナログ回路に対する動作内容に従って、同じように制御するか反転するかを個別に制御する構成とした。
【００４３】
これによって、ｎ列の任意の１箇所におけるサンプルホールド信号変換回路が故障しても、それを回避して、垂直信号線を健全なサンプルホールド信号変換回路に切り替えて接続できるので、発生した１つの故障を救済できる。
【００４４】
したがって、サンプルホールド信号変換回路の故障の影響を受けずに、各垂直信号線から受け取った画像信号を正しくディジタル化して後段の信号処理回路へ出力でき、生成する２次元画像の画質劣化を防止することができる。
【００４５】
（第２の実施の形態）
図４は、本発明の第２の実施の形態として、図１に示す切替回路の構成例を示す回路図である。本第２の実施の形態では、第１の実施の形態を変形して、１つまたは２つのサンプルホールド信号変換回路が故障した場合の救済方法の一例を示す。
【００４６】
本第２の実施の形態では、図１に示したｎ本の垂直信号線５を偶数列と奇数列とに分ける。そして、ｎ個のサンプルホールド信号変換回路３ａも偶数列と奇数列とに分け、それぞれに予備として１つのサンプルホールド信号変換回路を追加してある。図４では、説明の便宜から図１に示したｎを２ｎと置き替えて、偶数列側と奇数列側を区別して表記してある。
【００４７】
つまり、ｎ本の垂直信号線５は、偶数列側の垂直信号線Ｎｏ．０，Ｎｏ．２，Ｎｏ．４，…，Ｎｏ．２ｎ−６，Ｎｏ．２ｎ−４，Ｎｏ．２ｎ−２と、奇数列側の垂直信号線Ｎｏ．１，Ｎｏ．３，Ｎｏ．５，…，Ｎｏ．２ｎ−５，Ｎｏ．２ｎ−３，Ｎｏ．２ｎ−１とに分けて表記してある。予備の２つを追加したｎ＋２個のサンプルホールド信号変換回路の表記も同様である。
【００４８】
偶数列側の元々のサンプルホールド信号変換回路３ａを、サンプルホールド信号変換回路Ｎｏ．０，Ｎｏ．２，Ｎｏ．４，Ｎｏ．６，…，Ｎｏ．２ｎ−６，Ｎｏ．２ｎ−４，Ｎｏ．２ｎ−２と表記し、追加した予備のサンプルホールド信号変換回路２０ｂをサンプルホールド信号変換回路Ｓｐａｒｅ＃０と表記してある。
【００４９】
また、奇数列側の元々のサンプルホールド信号変換回路３ａを、サンプルホールド信号変換回路Ｎｏ．１，Ｎｏ．３，Ｎｏ．５，Ｎｏ．７，…，Ｎｏ．２ｎ−５，Ｎｏ．２ｎ−３，Ｎｏ．２ｎ−１と表記し、追加した予備のサンプルホールド信号変換回路２０ａをサンプルホールド信号変換回路Ｓｐａｒｅ＃１と表記してある。
【００５０】
そして、図２に示したアナログスイッチ回路１１も、偶数列側のアナログスイッチ回路２２と奇数列側のアナログスイッチ回路２１とに分けて表記してある。アナログスイッチ回路２２は、２つのアナログスイッチ２２ａ，２２ｂで構成され、アナログスイッチ回路２１は、２つのアナログスイッチ２１ａ，２１ｂで構成されるとしてある。
【００５１】
偶数列側の垂直信号線Ｎｏ．０，Ｎｏ．２，Ｎｏ．４，…，Ｎｏ．２ｎ−６，Ｎｏ．２ｎ−４，Ｎｏ．２ｎ−２と１対１に設けられるアナログスイッチ回路２２には、偶数列側のサンプルホールド信号変換回路Ｎｏ．０，Ｎｏ．２，Ｎｏ．４，Ｎｏ．６，…，Ｎｏ．２ｎ−６，Ｎｏ．２ｎ−４，Ｎｏ．２ｎ−２およびサンプルホールド信号変換回路Ｓｐａｒｅ＃０が接続される。
【００５２】
また、奇数列側の垂直信号線Ｎｏ．１，Ｎｏ．３，Ｎｏ．５，…，Ｎｏ．２ｎ−５，Ｎｏ．２ｎ−３，Ｎｏ．２ｎ−１と１対１に設けられるアナログスイッチ回路２１には、奇数列側のサンプルホールド信号変換回路Ｎｏ．１，Ｎｏ．３，Ｎｏ．５，Ｎｏ．７，…，Ｎｏ．２ｎ−５，Ｎｏ．２ｎ−３，Ｎｏ．２ｎ−１およびサンプルホールド信号変換回路Ｓｐａｒｅ＃１が接続される。
【００５３】
ｋ（ｋ＝０，１，２，…，ｎ−１）を用いて説明すると、偶数列側の垂直信号線Ｎｏ．２ｋは、２ｋ列目のアナログスイッチ回路２２を介してサンプルホールド信号変換回路Ｎｏ．２ｋとサンプルホールド信号変換回路Ｎｏ．２ｋ＋２とに接続されている。なお、垂直信号線Ｎｏ．２ｎ−２は、ｋ＝ｎ−１列目のアナログスイッチ回路２２を介してサンプルホールド信号変換回路Ｎｏ．２ｎ−２と、予備のサンプルホールド信号変換回路Ｓｐａｒｅ＃０とに接続されている。
【００５４】
また、奇数列側の垂直信号線Ｎｏ．２ｋ＋１は、２ｋ＋１列目のアナログスイッチ回路２１を介してサンプルホールド信号変換回路Ｎｏ．２ｋ＋１と、サンプルホールド信号変換回路Ｎｏ．２ｋ＋２とに接続されている。なお、垂直信号線Ｎｏ．２ｎ−１は、ｋ＝ｎ−１列目のアナログスイッチ回路２１を介してサンプルホールド信号変換回路Ｎｏ．２ｎ−１と、予備のサンプルホールド信号変換回路Ｓｐａｒｅ＃１とに接続されている。
【００５５】
このような接続関係において、本第２の実施の形態では、列番号が連続する２つの垂直信号線に接続される２つのアナログスイッチ回路２２，２１の両者を図２に示した１つの制御回路１２が、同一に制御するように構成した。すなわち、本第２の実施の形態で言う図１に示した切替回路６は、２つのアナログスイッチ回路２２，２１と１つの制御回路１２との組を構成単位とするものである。
【００５６】
以下、動作について説明する。まず、ｎ本の垂直信号線に接続されるサンプルホールド信号変換回路に故障が発生していない場合、上位装置は、制御信号ＢＳをＨレベルにし、制御信号Ｂ０〜Ｂｉを任意のビットパターンにして出力する。
【００５７】
この場合、列番号が連続する垂直信号線に接続された２つのアナログスイッチ回路２２，２１では、アナログスイッチ２２ａ，２１ａがオン動作状態になり、アナログスイッチ２２ｂ，２１ｂがオン動作状態になる。
【００５８】
したがって、偶数列側では、偶数列の垂直信号線が対応する偶数列のサンプルホールド信号変換回路に接続される。サンプルホールド信号変換回路Ｓｐａｒｅ＃０は不使用となる。また、奇数列側では、奇数列の垂直信号線が対応する奇数列のサンプルホールド信号変換回路に接続される。サンプルホールド信号変換回路Ｓｐａｒｅ＃１は不使用となる。偶数列側と奇数列側において第１の実施の形態と同様の接続状態になる。
【００５９】
この状態で、ｋ＝２ｊ列目とｋ＝２ｊ＋１列目の垂直信号線に接続されているサンプルホールド信号変換回路Ｎｏ．２ｊ，Ｎｏ．２＋１ｊの一方または両方に故障が発生した場合、上位装置は、対応する制御回路１２は、ｋ＝ｊ列目であるので、制御信号ＢＳをＬレベルにし、制御信号Ｂ０〜Ｂｉをｉ＋１桁の２進数の値がｊとなるビットパターンにして出力する。
【００６０】
そうすると、ｋ＝０〜２ｊ−１列までの制御回路１２では、多入力ＮＡＮＤ回路１２ａの出力はＨレベルとなるので、対応するアナログスイッチ回路２２，２１でのアナログスイッチ２２ａ，２１ａをオン状態にし、アナログスイッチ２２ｂ，２１ｂをオフ状態にする。これによって、Ｎｏ．０〜Ｎｏ．２ｊ−１の垂直信号線は、無故障時と同様にそれぞれ、Ｎｏ．０〜Ｎｏ．２ｊ−１のサンプルホールド信号変換回路に接続される。
【００６１】
ところが、ｋ＝ｊ列目の制御回路１２では、多入力ＮＡＮＤ回路１２ａの出力はＬレベルであるので、ｋ＝２ｊ列目のアナログスイッチ回路２２と、ｋ＝２ｊ＋１列目のアナログスイッチ回路２１とでは、上記無故障時とは逆に、アナログスイッチ２２ａ，２１ａがオフ状態となり、アナログスイッチ２２ｂ，２１ｂがオン状態となる。
【００６２】
つまり、ｋ＝２ｊ列目のアナログスイッチ回路２２では、垂直信号線Ｎｏ．２ｊの接続相手をサンプルホールド信号変換回路Ｎｏ．２ｊからサンプルホールド信号変換回路Ｎｏ．２ｊ＋２に切り替える動作が行われる。また、ｋ＝２ｊ＋１列目のアナログスイッチ回路２１では、垂直信号線Ｎｏ．２ｊ＋１の接続相手をサンプルホールド信号変換回路Ｎｏ．２ｊ＋１からサンプルホールド信号変換回路Ｎｏ．２ｊ＋３に切り替える動作が行われる。
【００６３】
このように、ｋ＝２ｊ列とｋ＝２ｊ＋１列目の垂直信号線に接続されているサンプルホールド信号変換回路Ｎｏ．２ｊ，Ｎｏ．２ｊ＋１の一方または両方に故障が発生した場合は、サンプルホールド信号変換回路Ｎｏ．２ｊとサンプルホールド信号変換回路Ｎｏ．２ｊ＋１とが共に故障しているとして接続対象から除外されるので、列番号が連続する２つのサンプルホールド信号変換回路の一方または両方で発生した故障を救済することができる。
【００６４】
このとき、このｋ＝ｊ列目の制御回路１２での論理反転回路１２ｄの出力Ｈレベルは、ｋ＝ｊ＋１列目の制御回路１２でのＮＯＲ回路１２ｃに入力されるので、ｋ＝２ｊ列目のアナログスイッチ回路２２と、ｋ＝２ｊ＋１列目のアナログスイッチ回路２１とでは、アナログスイッチ２２ａ，２１ａがオフ状態となり、アナログスイッチ２２ｂ，２１ｂがオン状態となる。以降、ｋ＝２ｎ−２列までのアナログスイッチ回路２２と、ｋ＝２ｎ−１列までのアナログスイッチ回路２１とでは、同様に、アナログスイッチ２２ａ，２１ａがオフ状態となり、アナログスイッチ２２ｂ，２１ｂがオン状態となる。
【００６５】
したがって、Ｎｏ．２ｊ＋２以降の各垂直信号線は、サンプルホールド信号変換回路Ｎｏ．２ｊ＋２からサンプルホールド信号変換回路Ｓｐａｒｅ＃０までの各サンプルホールド信号変換回路に切り替えて接続される。また、Ｎｏ．２ｊ＋３以降の各垂直信号線は、サンプルホールド信号変換回路Ｎｏ．２ｊ＋３からサンプルホールド信号変換回路Ｓｐａｒｅ＃１までの各サンプルホールド信号変換回路に切り替えて接続される。
【００６６】
以上のように第２の実施の形態によれば、ｎ本の垂直信号線を偶数列と奇数列とに分け、また、ｎ個のサンプルホールド信号変換回路を偶数列と奇数列とに分けてそれぞれに予備として１つのサンプルホールド信号変換回路を追加し、偶数列側に設けるアナログスイッチ回路と奇数列側に設けるアナログスイッチ回路において列番号が連続する２つの垂直信号線に接続される２つを１つの制御回路で同一に制御する構成とした。
【００６７】
これによって、列番号が連続する２つのサンプルホールド信号変換回路の一方または両方に故障が発生した場合、その両方を接続対象から除外する接続切替が行えるので、ｎ列目の任意の１箇所で故障が発生した場合や、列番号が連続する２つの箇所で故障が発生した場合に、それらを救済することができる。
【００６８】
したがって、第１の実施の形態と同様に、サンプルホールド信号変換回路の故障の影響を受けずに、各垂直信号線から受け取った画像信号を正しくディジタル化して後段の信号処理回路へ出力でき、生成する２次元画像の画質劣化を防止することができる。
【００６９】
加えて、第２の実施の形態では、予備のサンプルホールド信号変換回路は２つ用意する必要があるが、アナログスイッチ回路を制御する制御回路は、２つのアナログスイッチ回路に対して１つ設ければよいので、制御回路の数は、アナログスイッチ回路毎に設ける第１の実施の形態と比較して、半分になり、構成の簡素化が図れる。また、上位装置が制御回路を指定するのに用いる制御信号の必要ビット数も第１の実施の形態と比較して、１ビット少なくて済む。
【００７０】
（第３の実施の形態）
図５は、本発明の第３の実施の形態として、図１に示す切替回路の構成例を示す回路図である。本第３の実施の形態では、第１の実施の形態を拡張して、１つまたは２つのサンプルホールド信号変換回路が故障した場合の救済方法の一例を示す。
【００７１】
図５に示すように本第３の実施の形態では、予備として２個のサンプルホールド信号変換回路３０ａ，３０ｂを追加してある。図５では、列方向の両端側に配置し、列基端（Ｎｏ．０）側に配置したサンプルホールド信号変換回路３０ａをサンプルホールド信号変換回路Ｓｐａｒｅ＃Ｌと表記し、列終端（Ｎｏ．ｎ−１）側に配置したサンプルホールド信号変換回路３０ｂをサンプルホールド信号変換回路Ｓｐａｒｅ＃Ｒと表記してある。
【００７２】
そして、図１に示した切替回路６の構成単位を、図２に示したアナログスイッチ回路１１と制御回路１２との組に代えて、アナログスイッチ回路３１と２つの制御回路（制御回路Ａ３２と制御回路Ｂ３３）との組で構成してある。アナログスイッチ回路３１は、３つのアナログスイッチ３１ａ，３１ｂ，３１ｃで構成される。
【００７３】
垂直信号線Ｎｏ．０に対するアナログスイッチ回路３１と２つの制御回路（制御回路Ａ３２と制御回路Ｂ３３）との組で説明すると、３つのアナログスイッチ３１ａ，３１ｂ，３１ｃの各信号入力端子は、共通に垂直信号線Ｎｏ．０に接続されている。そして、アナログスイッチ３１ａの信号出力端子にサンプルホールド信号変換回路ＳｐａｒｅＬが接続され、アナログスイッチ３１ｂの信号出力端子にサンプルホールド信号変換回路Ｎｏ．０が接続され、アナログスイッチ３１ｃの信号出力端子にサンプルホールド信号変換回路Ｎｏ．１が接続されている。
【００７４】
制御回路Ｂ３３の出力端子は、直接アナログスイッチ３１ａの一方の制御端子に接続され、また、論理反転回路３４を介してアナログスイッチ３１ａの他方の制御端子に接続され、更に、ＮＡＮＤ回路３５の一方の入力端子に接続されている。ＮＡＮＤ回路３５の出力端子は、直接アナログスイッチ３１ｂの一方の制御端子に接続され、また、論理反転回路３６を介してアナログスイッチ３１ｂの他方の制御端子に接続されている。制御回路Ａ３２の出力端子は、直接アナログスイッチ３１ｃの一方の制御端子とＮＡＮＤ回路３５の他方の入力端子とに接続され、また、論理反転回路３７を介してアナログスイッチ３１ｃの他方の制御端子に接続されている。
【００７５】
つまり、垂直信号線Ｎｏ．０に対するアナログスイッチ回路３１と２つの制御回路（制御回路Ａ３２と制御回路Ｂ３３）との組では、垂直信号線Ｎｏ．０を、アナログスイッチ回路３１を介して、３つのサンプルホールド信号変換回路（Ｓｐａｒｅ＃Ｌ、Ｎｏ．０、Ｎｏ．１）のいずれかに切り替えて接続する構成になっている。
【００７６】
垂直信号線Ｎｏ．１に対するアナログスイッチ回路３１と２つの制御回路（制御回路Ａ３２と制御回路Ｂ３３）との組でも、上記と同様の接続関係で、垂直信号線Ｎｏ．１を、アナログスイッチ回路３１を介して、３つのサンプルホールド信号変換回路（Ｎｏ．０、Ｎｏ．１、Ｎｏ．２）のいずれかに切り替えて接続する構成になっている。
【００７７】
このように、切替回路６の構成単位であるアナログスイッチ回路３１と２つの制御回路（制御回路Ａ３２と制御回路Ｂ３３）との組で接続切替対象となるサンプルホールド信号変換回路の数は、垂直信号線Ｎｏ．０に対する場合も垂直信号線Ｎｏ．１に対する場合も共に３つであるが、その中の２つ（サンプルホールド信号変換回路Ｎｏ．０，Ｎｏ．１）が重複している。この２つ重複する関係は、各列のアナログスイッチ回路３１と２つの制御回路（制御回路Ａ３２と制御回路Ｂ３３）との組において同様である。
【００７８】
次に、制御回路Ａ３２と制御回路Ｂ３３について説明する。図６は、制御回路Ａ３２の構成及び相互間の関係を説明する回路図である。図７は、制御回路Ｂ３３の構成及び相互間の関係を説明する回路図である。
【００７９】
図６、図７に示すように、制御回路Ａ３２と制御回路Ｂ３３は、それぞれ、図２に示した制御回路１２と同じ構成であるので、同じ符号を付してその説明を割愛するが、図２に示した制御回路１２と同様に、上位装置から制御信号ＢＳ、Ｂ０〜Ｂｉが入力される。但し、上位装置は、制御信号ＢＳ、Ｂ０〜Ｂｉをｎ個の制御回路Ａ３２とｎ個の制御回路Ｂ３３とに個別に出力する。
【００８０】
また、図６、図７に示すように、制御回路Ａ３２と制御回路Ｂ３３それぞれのアナログスイッチ回路３１への出力の取り出し方が、図２に示した制御回路１２と異なっている。すなわち、制御回路Ａ３２と制御回路Ｂ３３は、それぞれ、ＮＯＲ回路１２ｃの出力がアナログスイッチ回路３１への出力（＃０〜＃ｎ−１）として取り出され、論理反転回路１２ｄの出力は、アナログスイッチ回路３１に出力しない。
【００８１】
そして、図６、図７に示すように、制御回路Ａ３２と制御回路Ｂ３３とでは、制御回路間の連携の仕方が逆向きになっている。図６に示すように、ｎ個の制御回路Ａ３２の間では、図２に示した制御回路１２と同様に、列基端（Ｎｏ．０）側に配置される制御回路Ａ３２でのＮＯＲ回路１２ｃの他方の入力端子が回路グランドに接続され、論理反転回路１２ｄの出力が次の列Ｎｏ．１に配置される制御回路Ａ３２でのＮＯＲ回路１２ｃの他方の入力端子に入力され、以降同様に、動作内容である論理反転回路１２ｄの出力状態が列基端（Ｎｏ．０）側から列終端（Ｎｏ．ｎ−１）側に向かって順に伝達される。
【００８２】
これに対して、図７に示すように、ｎ個の制御回路Ｂ３３の間では、列終端Ｎｏ．ｎ−１に配置される制御回路Ｂ３３でのＮＯＲ回路１２ｃの他方の入力端子が回路グランドに接続され、論理反転回路１２ｄの出力が１つ前の列Ｎｏ．ｎ−２に配置される制御回路Ｂ３３でのＮＯＲ回路１２ｃの他方の入力端子に入力され、以降同様に、動作内容である論理反転回路１２ｄの出力状態が列終端（Ｎｏ．ｎ−１）側から列基端（Ｎｏ．０）側に向かって順に伝達される。
【００８３】
次に、動作について説明する。まず、ｎ本の垂直信号線に接続されるサンプルホールド信号変換回路に故障が発生していない場合、上位装置は、制御信号ＢＳをＨレベルにし、制御信号Ｂ０〜Ｂｉを任意のビットパターンにして、ｎ個の制御回路Ａ３２とｎ個の制御回路Ｂ３３とに出力する。
【００８４】
この場合は、全ての制御回路Ａ３２と制御回路Ｂ３３でのＮＯＲ回路１２ｂは、多入力ＮＡＮＤ回路１２ａの出力状態と無関係に、出力をＬレベルにする。ｋ列目の制御回路Ａ３２と制御回路Ｂ３３では、ＮＯＲ回路１２ｃの出力はＨレベル、論理反転回路１２ｄの出力はＬレベルである。これによって、ｋ列目のアナログスイッチ回路３１では、アナログスイッチ３１ａがオフ状態となり、アナログスイッチ３１ｂがオン状態となり、アナログスイッチ３１ｃがオフ状態となる。
【００８５】
つまり、ｎ本の垂直信号線に接続されるサンプルホールド信号変換回路が故障していない場合は、ｋ＝０〜ｎ−１の全てにおいて、垂直信号線Ｎｏ．ｋは、ｋ列目のアナログスイッチ回路３１でのアナログスイッチ３１ｂを通して元々のサンプルホールド信号変換回路Ｎｏ．ｋに接続される。追加したサンプルホールド信号変換回路Ｓｐａｒｅ＃Ｌ、Ｓｐａｒｅ＃Ｒは、共に不使用となる。
【００８６】
この状態で、ｈ＜ｊとして、ｋ＝ｈ列目とｋ＝ｊ列目との２つの垂直信号線に接続されている２つのサンプルホールド信号変換回路Ｎｏ．ｈ，Ｎｏ．ｊに故障が発生すると、上位装置は、制御信号ＢＳをＬレベルにしてｎ個の制御回路Ａ３２とｎ個の制御回路Ｂ３３とに出力する。そして、ｎ個の制御回路Ｂ３３に対して制御信号Ｂ０〜Ｂｉをｉ＋１桁の２進数の値がｈとなるビットパターンにして出力し、ｎ個の制御回路Ａ３２に対して制御信号Ｂ０〜Ｂｉをｉ＋１桁の２進数の値がｊとなるビットパターンにして出力する。
【００８７】
そうすると、ｎ個の制御回路Ｂ３３では、ｋ＝ｈ列目の制御回路Ｂ３３での多入力ＮＡＮＤ回路１２ａの出力がＬレベルとなる。また、ｎ個の制御回路Ａ３２では、ｋ＝ｊ列目の制御回路Ａ３２での多入力ＮＡＮＤ回路１２ａの出力がＬレベルとなるので、それぞれの制御回路の対応するアナログスイッチ回路３１への出力（ＮＯＲ回路１２ｃの出力）はＬレベルになる。
【００８８】
図７に示すように、ｋ＝ｈ列目の制御回路Ｂ３３の出力は、論理反転回路１２ｄで反転されてｋ＝ｈ−１列目の制御回路Ｂ３３でのＮＯＲ回路１２ｃに入力されるので、ｋ＝０〜ｈ−１列の各制御回路Ｂ３３の対応するアナログスイッチ回路３１への出力もＬレベルとなる。一方、ｋ＝ｈ＋１〜ｎ−１列の各制御回路Ｂ３３の対応するアナログスイッチ回路３１への出力はＨレベルとなる。
【００８９】
また、図６に示すように、ｋ＝ｊ列目の制御回路Ａ３２の出力は、論理反転回路１２ｄで反転されてｋ＝ｊ＋１列目の制御回路Ａ３２でのＮＯＲ回路１２ｃに入力されるので、ｋ＝ｊ＋１〜ｎ−１列の各制御回路Ａ３２の出力もＬレベルとなる。一方、ｋ＝０〜ｊ−１列の各制御回路Ａ３２の対応するアナログスイッチ回路３１への出力は、Ｈレベルとなる。
【００９０】
したがって、垂直信号線Ｎｏ．０〜Ｎｏ．ｈに接続される各アナログスイッチ回路３１では、アナログスイッチ３１ａがオン状態になり、アナログスイッチ３１ｂ，３１ｃが共にオフ状態になるので、垂直信号線Ｎｏ．０〜Ｎｏ．ｈは、サンプルホールド信号変換回路Ｎｏ．０〜Ｎｏ．ｈからサンプルホールド信号変換回路Ｓｐａｒｅ＃Ｌ、Ｎｏ．０〜Ｎｏ．ｈ−１に切り替えて接続され、ｋ＝ｈ列目で発生した１つ目の故障が救済される。
【００９１】
また、垂直信号線Ｎｏ．ｈ＋１〜Ｎｏ．ｊ−１に接続される各アナログスイッチ回路３１では、制御回路Ａ３２と制御回路Ｂ３３の対応するアナログスイッチ回路３１への各出力が共にＨレベルであるので、アナログスイッチ３１ｂがオン状態になり、アナログスイッチ３１ａ，３１ｃが共にオフ状態になり、垂直信号線Ｎｏ．ｈ＋１〜Ｎｏ．ｊ−１は、元々のサンプルホールド信号変換回路Ｎｏ．ｈ＋１〜Ｎｏ．ｊ−１に接続された状態を維持する。
【００９２】
また、垂直信号線Ｎｏ．ｊ〜Ｎｏ．ｎ−１に接続される各アナログスイッチ回路３１では、制御回路Ｂ３３の対応するアナログスイッチ回路３１への出力がＨレベルで、制御回路Ａ３２の対応するアナログスイッチ回路３１への出力がＬレベルであるので、アナログスイッチ３１ｃがオン状態になり、アナログスイッチ３１ａ，３１ｂが共にオフ状態になる。したがって、垂直信号線Ｎｏ．ｊ〜Ｎｏ．ｎ−１は、サンプルホールド信号変換回路Ｎｏ．ｊ〜Ｎｏ．ｎ−１からサンプルホールド信号変換回路Ｎｏ．ｊ＋１〜Ｎｏ．ｎ−１、Ｓｐａｒｅ＃Ｒに切り替えて接続され、ｋ＝ｊ列目で発生した２つ目の故障が救済される。
【００９３】
次に、ｎ本の垂直信号線に接続されているサンプルホールド信号変換回路の１つに故障が発生した場合、例えば、ｋ＝ｊ列目のサンプルホールド信号変換回路に故障が発生した場合は、次の（１）（２）の動作のいずれかで１つの故障を救済することができる。
【００９４】
（１）上位装置は、ｎ個の制御回路Ｂ３３に対しては、制御信号ＢＳをＨレベルにし、制御信号Ｂ０〜Ｂｉを任意のビットパターンにして出力する。そして、ｎ個の制御回路Ａ３２対しては、制御信号ＢＳをＬレベルにし、制御信号Ｂ０〜Ｂｉをｉ＋１桁の２進数の値がｊとなるビットパターンにして出力する。
【００９５】
そうすると、垂直信号線Ｎｏ．０〜Ｎｏ．ｊ−１は、元々のサンプルホールド信号変換回路Ｎｏ．０〜Ｎｏ．ｊ−１に接続された状態を維持するが、垂直信号線Ｎｏ．ｊ〜Ｎｏ．ｎ−１が、サンプルホールド信号変換回路Ｎｏ．ｊ〜Ｎｏ．ｎ−１からサンプルホールド信号変換回路Ｎｏ．ｊ＋１〜Ｎｏ．ｎ−１、Ｓｐａｒｅ＃Ｒに切り替えて接続され、１つの故障が救済される。この場合の接続状態は、第１の実施の形態と同様である。
【００９６】
（２）上位装置は、ｎ個の制御回路Ａ３２に対しては、制御信号ＢＳをＨレベルにし、制御信号Ｂ０〜Ｂｉを任意のビットパターンにして出力する。そして、ｎ個の制御回路Ｂ３３対しては、制御信号ＢＳをＬレベルにして出力し、制御信号Ｂ０〜Ｂｉをｉ＋１桁の２進数の値がｊとなるビットパターンにして出力する。
【００９７】
この場合は、上記（１）とは逆に、垂直信号線Ｎｏ．ｊ＋１〜Ｎｏ．ｎ−１は、元々のサンプルホールド信号変換回路Ｎｏ．ｊ＋１〜Ｎｏ．ｎ−１に接続された状態を維持するが、垂直信号線Ｎｏ．０〜Ｎｏ．ｊが、サンプルホールド信号変換回路Ｎｏ．０〜Ｎｏ．ｊからサンプルホールド信号変換回路Ｓｐａｒｅ＃Ｌ、Ｎｏ．０〜Ｎｏ．ｊ−１に切り替えて接続され、１つの故障が救済される。
【００９８】
以上のように本第３の実施の形態によれば、サンプルホールド信号変換回路を２つ追加し、ｎ個のアナログスイッチ回路をそれぞれ３つのアナログスイッチで構成して各アナログスイッチにサンプルホールド信号変換回路を接続し、列位置が隣接する２つのアナログスイッチ回路の間で列方向で隣接する２つのサンプルホールド信号変換回路を接続切替対象として共有させる。そして、アナログスイッチ回路毎に、その３つのアナログスイッチそれぞれの導通・非道通を、２つの制御回路が、列位置の順序で、一方が列基端側の他のアナログスイッチ回路に対する動作内容に従って、他方が列終端側の他のアナログスイッチ回路に対する動作内容に従って、同じように制御するか反転するかを個別に制御する構成とした。
【００９９】
これによって、ｎ列の任意の箇所における１つまたは２つのサンプルホールド信号変換回路が故障しても、それを回避して、垂直信号線を健全なサンプルホールド信号変換回路に切り替えて接続できるので、発生した１つまたは２つの故障を救済でき、第１の実施の形態と同様に、２次元画像の画質劣化を防ぐことができる。
【０１００】
（第４の実施の形態）
図８は、本発明の第４の実施の形態として、図１に示す切替回路の構成例を示す回路図である。本第４の実施の形態では、第１〜第３の実施の形態で示した制御回路の他の構成例を示す。
【０１０１】
図８に示すように、本第４の実施の形態では、図１に示す切替回路６の構成例として、図２（第１の実施の形態）に示した構成において、ｎ個の制御回路１２に代えて、シフトレジスタ４０とｎ個の論理反転回路４１とを設けてある。
【０１０２】
シフトレジスタ４０は、ｎ個のシフト段（Ｎｏ．０〜Ｎｏ．ｎ−１）を有し、図示例では列終端（Ｎｏ．ｎ−１）側から制御信号が入力される。シフトレジスタ４０の各シフト段（Ｎｏ．０〜Ｎｏ．ｎ−１）の出力は、対応するアナログスイッチ回路１１を構成するアナログスイッチ１１ａ，１１ｂの対向しない側の制御端子にそれぞれ入力され、また、論理反転回路４１を介してアナログスイッチ１１ａ，１１ｂの対向する制御端子に入力されている。
【０１０３】
次に、動作について説明する。ｎ本の垂直信号線に接続されているサンプルホールド信号変換回路に故障が発生していない場合、上位装置は、シフトレジスタ４０の全てのシフト段がＨレベル（“１”）を出力するように、ｎビット全てが“１”である制御信号をシフトレジスタ４０の列終端側から入力する。
【０１０４】
そうすると、各アナログスイッチ回路１１では、アナログスイッチ１１ａがオン状態になり、アナログスイッチ１１ｂがオフ状態になる。これによって、第１の実施の形態と同様に、ｋ＝０〜ｎ−１列の全ての垂直信号線Ｎｏ．ｋは、サンプルホールド信号変換回路Ｎｏ．ｋに接続される。サンプルホールド信号変換回路Ｓｐａｒｅは不使用となる。
【０１０５】
この状態で、ｋ＝ｊ列目の垂直信号線に接続されているサンプルホールド信号変換回路Ｎｏ．ｊに故障が発生した場合、上位装置は、シフトレジスタ４０のシフト段（Ｎｏ．０〜Ｎｏ．ｊ−１）がＨレベル（“１”）を出力し、シフト段（Ｎｏ．ｊ〜Ｎｏ．ｎ−１）がＬレベル（“０”）を出力するように論理値を定めたｎビットの制御信号をシフトレジスタ４０の列終端（Ｎｏ．ｎ−１）側から入力する。
【０１０６】
そうすると、垂直信号線Ｎｏ．０〜Ｎｏ．ｊ−１に接続されたアナログスイッチ回路１１では、アナログスイッチ１１ａがオン状態を維持し、アナログスイッチ１１ｂがオフ状態を維持する。上記と同様に、垂直信号線Ｎｏ．０〜Ｎｏ．ｊ−１は、それぞれ、元々のサンプルホールド信号変換回路Ｎｏ．０〜Ｎｏ．ｊ−１に接続された状態を維持する。
【０１０７】
一方、垂直信号線Ｎｏ．ｊ〜Ｎｏ．ｎ−１に接続された各アナログスイッチ回路１１では、アナログスイッチ１１ａがオフ状態に切り替わり、アナログスイッチ１１ｂがオン状態に切り替わる。これによって、垂直信号線Ｎｏ．ｊ〜Ｎｏ．ｎ−１は、サンプルホールド信号変換回路Ｎｏ．ｊ〜Ｎｏ．ｎ−１からサンプルホールド信号変換回路Ｎｏ．ｊ＋１〜Ｎｏ．ｎ−１、Ｓｐａｒｅに切り替わって接続され発生した１つの故障が救済される。
【０１０８】
以上のように本第４の実施の形態によれば、第１〜第３の実施の形態よりも簡素な構成で、ｎ列の任意の１箇所で故障が発生しても、それを回避して垂直信号線を健全なサンプルホールド信号変換回路に切り替えて接続できるので、発生した１つの故障を救済でき、第１の実施の形態と同様に、２次元画像の画質劣化を防ぐことができる。
【０１０９】
なお、本第４の実施の形態では、第１の実施の形態への適用例を示したが、第２〜第３の実施の形態にも同様に適用できることは言うまでもない。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施の形態にかかる固体撮像装置の構成を示すブロック図である。
【図２】図１に示す切替回路の構成例を示す回路図である。
【図３】図２に示す制御回路の多入力ＮＡＮＤの入力態様を説明する図である。
【図４】本発明の第２の実施の形態として、図１に示す切替回路の構成例を示す回路図である。
【図５】本発明の第３の実施の形態として、図１に示す切替回路の構成例を示す回路図である。
【図６】図５に示す制御回路Ａの構成及び相互間の関係を説明する回路図である。
【図７】図５に示す制御回路Ｂの構成及び相互間の関係を説明する回路図である。
【図８】本発明の第４の実施の形態として、図１に示す切替回路の構成例を示す回路図である。
【符号の説明】
【０１１１】
１  画素アレイ
１ａ  画素
２  行選択回路
３  サンプルホールド信号変換回路群
３ａ  サンプルホールド信号変換回路
４  列選択回路
５  垂直信号線
６  切替回路
１０，２０ａ，２０ｂ，３０ａ，３０ｂ  予備のサンプルホールド信号変換回路
１１，２１，２２，３１  アナログスイッチ回路
１１ａ，１１ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ，３１ａ，３１ｂ，３１ｃ  アナログスイッチ
１２  制御回路
１２ａ  多入力ＮＡＮＤ回路
１２ｂ，１２ｃ  ＮＯＲ回路
１２ｄ，３４，３６，３７，４１  論理反転回路
３２  制御回路Ａ
３３  制御回路Ｂ
３５  ＮＡＮＤ回路
４０  シフトレジスタ
１００  固体撮像装置（ＣＭＯＳエリアセンサ）
【図１】
2010166528.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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