(57)【要約】【課題】スキュー調整値の更新によるタイミングメモリのデータ更新の時間短縮が行えるＩＣテスタを実現することを目的にする。【解決手段】本発明は、タイミングメモリにアドレスが与えられ、タイミングメモリが出力するタイミングデータにより、被試験対象に与える信号のタイミング調整を行い、被試験対象の試験を行うＩＣテスタに改良を加えたものである。本装置は、タイミングメモリのタイミングデータを読み出し、現スキュー調整値を減算すると共に、更新スキュー調整値を加算して、タイミングメモリに格納する更新データ発生部を備えたことを特徴とする装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
タイミングメモリにアドレスが与えられ、タイミングメモリが出力するタイミングデータにより、被試験対象に与える信号のタイミング調整を行い、被試験対象の試験を行うＩＣテスタにおいて、
前記タイミングメモリのタイミングデータを読み出し、現スキュー調整値を減算すると共に、更新スキュー調整値を加算して、タイミングメモリに格納する更新データ発生部を備えたことを特徴とするＩＣテスタ。
【請求項２】
現スキュー調整値を格納し、前記更新データ発生部に与える第１のスキューレジスタと、
更新スキュー調整値を格納し、前記更新データ発生部に与える第２のスキューレジスタと
を設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
前記タイミングメモリにアドレスを順番に与える更新アドレス発生部を有することを特徴とする請求項１または２記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングメモリにアドレスが与えられ、タイミングメモリが出力するタイミングデータにより、被試験対象に与える信号のタイミング調整を行い、被試験対象の試験を行うＩＣテスタに関し、スキュー調整値の更新によるタイミングメモリのデータ更新の時間短縮が行えるＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象（以下ＤＵＴ）、例えば、ＩＣ，ＬＳＩ等に試験信号を与え、ＤＵＴの出力と期待値とを比較し、良否の判定を行うものである。そして、試験信号は、エッジ信号のタイミングを調整して、ＳＲフリップフロップのセット端子またはリセット端子にエッジ信号を入力して作成している。このような装置は、例えば下記特許文献１等に記載されている。
【０００３】
【特許文献１】特開平８−２９３７６５号公報
【０００４】
以下、図２を用いて説明する。図２において、アドレス発生部１はアドレスを発生する。ＣＰＵＩ／Ｆ（インターフェース）２は、図示しないＣＰＵから、アドレスとタイミングデータを入力し、出力する。スキューレジスタ３は、スキュー調整値を格納する。マルチプレクサ（以下ＭＵＸ）４は、アドレス発生部１からのアドレスとＣＰＵＩ／Ｆ２からのアドレスを選択する。加算器５は、ＣＰＵＩ／Ｆ２からのタイミングデータとスキューレジスタ３のスキュー調整値とを加算する。タイミングメモリ６は、ＭＵＸ４が選択したアドレスを入力し、加算器５からのタイミングデータが書き込まれ、タイミングデータが読み出される。エッジ信号発生器７は、タイミングメモリ６からのタイミングデータを入力し、タイミングデータによりタイミング調整を行い、エッジ信号を出力する。フォーマッタ８は、エッジ信号発生器７からのエッジ信号を入力し、このエッジ信号により立ち上がりと立下りを決めて、試験信号を出力する。
【０００５】
このような装置の動作を以下に説明する。まず、ＭＵＸ４がＣＰＵＩ／Ｆ２を選択する。そして、図示しないＣＰＵが、アドレスを変化させながら、ＣＰＵＩ／Ｆ２、ＭＵＸ４を介して、タイミングメモリ６に入力する。そして、ＣＰＵは、ＣＰＵＩ／Ｆ２を介して、アドレスの変化と連動して、タイミングデータを変化させながら出力する。加算器５が、ＣＰＵＩ／Ｆ２からのタイミングデータとスキューレジスタ３のスキュー調整値とを加算して、タイミングメモリ６に出力する。これにより、タイミングメモリ６にスキュー調整値が加わったタイミングデータがアドレスごとに格納される。
【０００６】
次に、ＭＵＸ４がアドレス発生部１を選択する。そして、アドレス発生部１がアドレスを変化させながら、ＭＵＸ４を介して、タイミングメモリ６に出力する。入力されたアドレスに対応して、タイミングメモリ６がタイミングデータをエッジ信号発生器７に出力する。そして、エッジ信号発生器７は、タイミングデータにより、図示しないカウンタやプログラマブルディレーライン等を用いてタイミング調整を行い、エッジ信号をフォーマッタ８に出力する。フォーマッタ８は、エッジ信号を図示しないＳＲフリップフロップのセット端子またはリセット端子に入力し、立ち上がり、立下りを決めて試験信号を図示しないＤＵＴに出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような装置は、ＤＵＴへ出力される信号間等のスキュー校正が行われ、スキュー調整値が変わった場合、再度、スキューレジスタ３にスキュー調整値を格納し、ＣＰＵがアドレスとタイミングデータを出力して、タイミングメモリ６のデータ内容をすべて書き換えなければならなかった。そのため、ＣＰＵがテストプログラム等に基づいてタイミングデータを算出しなければならないため、データ更新に時間がかかってしまった。
【０００８】
そこで、本発明の目的は、スキュー調整値の更新によるタイミングメモリのデータ更新の時間短縮が行えるＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
タイミングメモリにアドレスが与えられ、タイミングメモリが出力するタイミングデータにより、被試験対象に与える信号のタイミング調整を行い、被試験対象の試験を行うＩＣテスタにおいて、
前記タイミングメモリのタイミングデータを読み出し、現スキュー調整値を減算すると共に、更新スキュー調整値を加算して、タイミングメモリに格納する更新データ発生部を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
現スキュー調整値を格納し、前記更新データ発生部に与える第１のスキューレジスタと、
更新スキュー調整値を格納し、前記更新データ発生部に与える第２のスキューレジスタと
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明であって、
前記タイミングメモリにアドレスを順番に与える更新アドレス発生部を有することを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、更新データ発生部がタイミングメモリのデータを読み出し、現スキュー調整値を減算すると共に、更新スキュー調整値を加算して、タイミングメモリに格納するので、データ更新時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図２と同一のものは同一符号を付し説明を省略する。
【００１２】
図１において、更新アドレス発生部９は、昇順または降順にアドレスを発生する。ＭＵＸ１０は、アドレス発生部１、更新アドレス発生部９、ＣＰＵＩ／Ｆ２の一つを選択し、タイミングメモリ６にアドレスを与える。第１のスキューレジスタ１１は、現スキュー調整値を格納する。第２のスキューレジスタ１２は、更新スキュー調整値を格納する。更新データ発生部１３は、タイミングメモリ６のタイミングデータを読み出し、スキューレジスタ１１の現スキュー調整値を減算すると共に、スキューレジスタ１２の更新スキュー調整値を加算して、タイミングメモリ６に格納する。ＭＵＸ１４は、ＣＰＵＩ／Ｆ２、更新データ発生部１３を選択し、タイミングメモリ６にタイミングデータを与える。
【００１３】
このような装置の動作を以下に説明する。まず、ＭＵＸ１０，１４がＣＰＵＩ／Ｆ２を選択する。そして、図示しないＣＰＵが、アドレスを変化させながら、ＣＰＵＩ／Ｆ２、ＭＵＸ１０を介して、タイミングメモリ６に入力する。そして、ＣＰＵは、ＣＰＵＩ／Ｆ２、ＭＵＸ１４を介して、アドレスの変化と連動して、タイミングデータを変化させながら、タイミングメモリ６に出力する。これにより、タイミングメモリ６にタイミングデータがアドレスごとに格納される。
【００１４】
そして、ＭＵＸ１０が更新アドレス発生部９を選択し、ＭＵＸ１４が更新データ発生部１３を選択する。ここで、スキューレジスタ１１には、現スキュー調整値がないので、”０”が格納され、スキューレジスタ１２は、最初に設定するスキュー調整値を更新スキュー調整値として格納する。そして、更新アドレス発生部９がアドレスを昇順または降順で変化させながら、ＭＵＸ１０を介して、タイミングメモリ６に出力する。更新データ発生部１３が、タイミングメモリ６からタイミングデータを読み出し、現スキュー調整値が”０”なので、スキューレジスタ１２の更新スキュー調整値を加算して、タイミングメモリ６にタイミングデータとしてタイミングメモリ６に格納する。これにより、タイミングメモリ６にスキュー調整値が加わったタイミングデータがアドレスごとに格納される。
【００１５】
次に、ＭＵＸ１０がアドレス発生部１を選択する。そして、アドレス発生部１がアドレスを変化させながら、ＭＵＸ１０を介して、タイミングメモリ６に出力する。入力されたアドレスに対応して、タイミングメモリ６がタイミングデータをエッジ信号発生器７に出力する。そして、エッジ信号発生器７は、タイミングデータにより、図示しないカウンタやプログラマブルディレーライン等を用いてタイミング調整を行い、エッジ信号をフォーマッタ８に出力する。フォーマッタ８は、エッジ信号を図示しないＳＲフリップフロップのセット端子またはリセット端子に入力し、立ち上がり、立下りを決めて試験信号を図示しないＤＵＴに出力する。
【００１６】
そして、ＩＣテスタのスキュー調整を行い、スキュー調整値が変化した場合、スキューレジスタ１１には、現スキュー調整値が格納され、スキューレジスタ１２は、新たなスキュー調整値を更新スキュー調整値として格納する。ＭＵＸ１０が更新アドレス発生部９を選択し、ＭＵＸ１４が更新データ発生部１３を選択する。そして、更新アドレス発生部９がアドレスを昇順または降順で変化させながら、ＭＵＸ１０を介して、タイミングメモリ６に出力する。更新データ発生部１３が、タイミングメモリ６からタイミングデータを読み出し、スキューレジスタ１１の現スキュー調整値を減算すると共に、スキューレジスタ１２の更新スキュー調整値を加算して、タイミングメモリ６にタイミングデータとしてタイミングメモリ６に格納する。これにより、タイミングメモリ６に新たなスキュー調整値に変更されたタイミングデータがアドレスごとに格納される。
【００１７】
このように、更新データ発生部１３がタイミングメモリ６のデータを読み出し、スキューレジスタ１１の現スキュー調整値を減算すると共に、スキューレジスタ１２の更新スキュー調整値を加算して、タイミングメモリ６に格納するので、データ更新時間を短縮することができる。
【００１８】
なお、本発明はこれに限定されるものではなく、更新アドレス発生部９をアドレス発生部１と別に設ける構成を示したが、同一にしてもよく、更新アドレス発生部９は必ずしも昇順または降順に変化させなくとも、すべてのアドレスに対して変化して与えることができる構成であればよい。
【００１９】
また、更新データ発生部１３は、タイミングメモリ６からのデータに対して、スキューレジスタ１１の現スキュー調整値を減算してから、スキューレジスタ１２の更新スキュー調整値を加算する構成だけでなく、タイミングメモリ６からのデータから、現スキュー調整値と更新スキュー調整値の差分を加算または減算する構成でもよい。つまり、更新データ発生部１３は、現スキュー調整値を減算すると共に、更新スキュー調整値を加算する構成であればよい。
【００２０】
また、一旦、ＣＰＵＩ／Ｆ２からタイミングデータをタイミングメモリ６に格納した後、更新データ発生部１３により、スキュー調整値を加える構成を示したが、図２に示したように、加算器によりスキュー調整値を加算して格納する構成でもよい。あるいは、ＣＰＵＩ／Ｆ２から、更新データ発生部１３にタイミングデータを与えて、更新データ発生部１３が、最初のスキュー調整値を加算して、タイミングメモリ６に格納する構成でもよい。
【００２１】
そして、ＭＵＸ１０，１４を設けた構成を示したが、信号ライン上に問題がなければ、ＭＵＸ１０，１４を設けない構成でもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例を示した構成図である。
【図２】従来のＩＣテスタの構成を示した図である。
【符号の説明】
【００２３】
１  アドレス発生部
６  タイミングメモリ
７  エッジ信号発生器
８  フォーマッタ
９  更新アドレス発生部
１１，１２  スキューレジスタ
１３  更新データ発生部
【図１】
2010085178.tif 000003
【図２】
2010085178.tif 000004