(57)【要約】【課題】製造工程の増加を伴うことなく寄生ＭＯＳの形成を抑制できるようにした半導体装置及びその製造方法を提供する。【解決手段】ＢＯＸ層３と、ＢＯＸ層３上に形成されたＳＯＩ層４と、ＢＯＸ層３上に形成されたＬＯＣＯＳ層７と、ＳＯＩ層４のうちの、ＬＯＣＯＳ層７により平面視で囲まれている領域（即ち、素子領域）に形成された部分空乏型のＳＯＩ−ＭＯＳＦＥＴ１０と、を備える。ＬＯＣＯＳ層７の厚さは、ＳＯＩ層４の厚さの２．３倍以上、２．７倍以下である。【選択図】図２
2010206102.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層上に形成された半導体層と、
前記絶縁層上に形成されたＬＯＣＯＳ層と、
前記半導体層のうちの、前記ＬＯＣＯＳ層により平面視で囲まれている領域に形成された部分空乏型のＭＯＳトランジスと、を備え、
前記ＬＯＣＯＳ層の厚さは、前記半導体層の厚さの２．３倍以上、２．７倍以下であることを特徴とする半導体装置。
【請求項２】
前記半導体層の厚さは、１３００［Å］以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層と前記絶縁層との境界面の端部は、断面視で平坦であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタは、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記ゲート電極の直下の前記半導体層は、
前記絶縁層と前記ＬＯＣＯＳ層とに挟まれ、且つチャネルストッパーが形成されていない端部領域、を有することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
絶縁層上の半導体層を局所的に熱酸化してＬＯＣＯＳ層を形成する工程と、
前記半導体層のうちの、前記ＬＯＣＯＳ層により平面視で囲まれている領域に部分空乏型のＭＯＳトランジスタを形成する工程と、を含み、
前記ＬＯＣＯＳ層を形成する工程では、
前記ＬＯＣＯＳ層の厚さが前記半導体層の厚さの２．３倍以上、２．７倍以下となるように前記半導体層を熱酸化することを特徴とする半導体装置の製造方法。
【請求項６】
前記ＬＯＣＯＳ層を形成する工程は、
前記半導体層上に耐酸化性の膜を形成する工程と、
前記耐酸化性の膜を部分的にエッチングして、前記半導体層の表面を局所的に開口するマスクを形成する工程と、
前記マスクにより部分的に覆われた前記半導体層を熱酸化する工程と、を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
絶縁層と、前記絶縁層上に形成された半導体層と、
前記絶縁層上に形成されたＬＯＣＯＳ層と、を備え、
前記ＬＯＣＯＳ層の厚さは、前記半導体層の厚さの２．３倍以上、２．７倍以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）層を含む半導体基板（以下、ＳＯＩ基板ともいう）に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、即ち、ＳＯＩ−ＭＯＳＦＥＴは、従来のバルクの半導体基板に形成されたＭＯＳＦＥＴに比べて寄生容量が小さく、動作の高速化や低電圧化が期待されているデバイスである。このＳＯＩ−ＭＯＳＦＥＴには大きく分けて二つのタイプがある。一方のタイプは動作時に空乏層がＳＯＩ基板に含まれるＢＯＸ層まで達する「完全空乏型」であり、他方のタイプは動作時に空乏層がこのＢＯＸ層まで達せず中性領域が残る「部分空乏型」である。
【０００３】
完全空乏型のＳＯＩ−ＭＯＳＦＥＴは動作の高速化や低電圧化といったＳＯＩ−ＭＯＳＦＥＴの特徴がより顕著に現れるが、ＳＯＩ層の厚さは数十［ｎｍ］以下であるため、その製造に関する難易度が高い。これに対し、部分空乏型のＳＯＩ−ＭＯＳＦＥＴは、基板浮遊効果によるキンク現象やボディ中性領域の状態によるボディ電位の変化というように複雑な挙動を示すものであるが、ＳＯＩ層の厚さは百［ｎｍ］レベルであり、その製造に関する難易度は完全空乏型と比較してそれほど高くない。また、部分空乏型では基板電位（ボディ電位）を適切な値に設定することで、完全空乏型と同じように優れた特性を得ることも可能である。この部分空乏型ＳＯＩ−ＭＯＳＦＥＴの構造に関しては、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特許第３１８４３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のように優れた特性を有する部分空乏型のＳＯＩ−ＭＯＳＦＥＴであるが、寄生ＭＯＳの抑制という大きな課題がある。ここで、寄生ＭＯＳについて説明する。図５（ａ）及び（ｂ）に示すように、素子分離にＬＯＣＯＳ層９１を用いた場合、寄生ＭＯＳはＬＯＣＯＳ層９１の端部（即ち、バーズビーク）９１ａ下のＳＯＩ層９２に形成される。その原因は、ＬＯＣＯＳ層９１を形成する際に、バーズビーク９１ａ下のＳＯＩ層９２からＬＯＣＯＳ層９１へ不純物が吸い出されることや、バーズビーク９１ａ下にストレスがかかり、このストレスにより生じた結晶欠陥から電流がリークすることなど、さまざまである。
【０００６】
また、寄生ＭＯＳにより、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ９０の特性にも不具合が生じる。この不具合について説明すると、上で述べた内容から、寄生ＭＯＳはメインＭＯＳ（即ち、ＳＯＩ−ＭＯＳＦＥＴから寄生ＭＯＳを取り除いたもの）に比べて、閾値電圧Ｖｔｈが低くゲート幅Ｗが小さいＭＯＳである。このため、図６（ａ）に示すように、ＳＯＩ―ＭＯＳＦＥＴ９０の伝達特性（Ｖｇ−Ｉｄ特性）を取得すると、先に立ち上がってドレイン電流Ｉｄが先に飽和する寄生ＭＯＳの特性と、遅く立ち上がってドレイン電流が伸びるメインＭＯＳの特性とが重なりあって現れる。よって、図６（ｂ）に示すように、ＯＦＦ領域では寄生ＭＯＳの特性がメインの特性となり、オン（ＯＮ）領域ではメインＭＯＳの特性がメインの特性となる。つまり、寄生ＭＯＳによってオフ（ＯＦＦ）領域の電流が大きくなるという現象が起き、メインの特性の切り替え領域では、ハンプが観察される。
【０００７】
このような寄生ＭＯＳによる不具合の対策としては、一般的に、バーズビーク９１ａ下のＳＯＩ層９２にチャネルストッパーイオン注入を行って寄生ＭＯＳの閾値電圧Ｖｔｈを上昇させ、これにより、ＳＯＩ−ＭＯＳＦＥＴ９０の伝達特性に寄生ＭＯＳの特性が現れないようにする方法がある。例えば、上記の特許文献２には、ＬＯＣＯＳ層下のＳＯＩ層にチャネルストッパーイオン注入を実施して閾値電圧Ｖｔｈを部分的に上昇させ、これにより、寄生ＭＯＳを抑制することが記載されている。
【０００８】
しかしながら、このような寄生ＭＯＳの抑制方法は工程数の増加につながる。具体的には、ＮｃｈトランジスタとＰｃｈトランジスタとでは注入するイオン種が異なるため、フォトリソグラフィの２工程と、イオン注入の２工程の計４工程の増加となる。このため、製造コストの上昇を招くという課題があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、製造工程の増加を伴うことなく寄生ＭＯＳの形成を抑制できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記絶縁層上に形成されたＬＯＣＯＳ層と、前記半導体層のうちの、前記ＬＯＣＯＳ層により平面視で囲まれている領域に形成された部分空乏型のＭＯＳトランジスと、を備え、前記ＬＯＣＯＳ層の厚さは、前記半導体層の厚さの２．３倍以上、２．７倍以下であることを特徴とするものである。
【００１０】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「ＬＯＣＯＳ層」とは、いわゆるＬＯＣＯＳ（local oxidation of silicon）法により形成された酸化層のことである。ＬＯＣＯＳ法とは、耐酸化性のマスクを半導体層の表面に部分的に形成し、この状態で半導体層を熱酸化することにより、半導体層に局所的に酸化層を形成する技術のことである。また、「部分空乏型のＭＯＳトランジスタ」とは、ＭＯＳトランジスタの動作時に、ゲート電極直下の半導体層が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスタのことである。なお、部分空乏型のＭＯＳトランジスタのゲート絶縁膜は、半導体層の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
【００１１】
このような構成であれば、寄生ＭＯＳの形成（発生）を抑制することができ、部分空乏型のＭＯＳトランジスタの特性に寄生ＭＯＳが影響することを防ぐことができる。即ち、メインＭＯＳの特性に寄生ＭＯＳの特性が重なり合って現れることを防ぐことができる。これにより、チャネルストッパーイオン注入が不要となる。従来の技術と比べて、チャネルストッパーイオン注入が必要ないため、半導体装置の製造工程を短縮することができ、製造コストの低減に寄与することができる。
また、上記の構成において、前記半導体層の厚さは、１３００［Å］以上であることを特徴としても良い。本発明者の知見によれば、半導体層の膜厚が特に１３００［Å］以上のときに、ＬＯＣＯＳ層の厚さを半導体層の厚さの２．３倍以上、２．７倍以下にすることで、部分空乏型のＭＯＳトランジスタにおける寄生ＭＯＳの形成を効率良く抑えることができる。
【００１２】
また、上記の構成において、前記半導体層と前記絶縁層との境界面の端部は、断面視で平坦であることを特徴としても良い。
また、上記の構成において、前記ＭＯＳトランジスタは、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート電極の直下の前記半導体層は、前記絶縁層と前記ＬＯＣＯＳ層とに挟まれ、且つチャネルストッパーが形成されていない端部領域、を有することを特徴としても良い。ここで、「チャネルストッパー」とは、チャネルの形成を抑制するための不純物領域のことである。
【００１３】
本発明の別の態様に係る半導体装置の製造方法は、絶縁層上の半導体層を局所的に熱酸化してＬＯＣＯＳ層を形成する工程と、前記半導体層のうちの、前記ＬＯＣＯＳ層により平面視で囲まれている領域に部分空乏型のＭＯＳトランジスタを形成する工程と、を含み、前記ＬＯＣＯＳ層を形成する工程では、前記ＬＯＣＯＳ層の厚さが前記半導体層の厚さの２．３倍以上、２．７倍以下となるように前記半導体層を熱酸化することを特徴とするものである。
このような方法であれば、寄生ＭＯＳの形成を抑制することができ、部分空乏型のＭＯＳトランジスタの特性に寄生ＭＯＳが影響することを防ぐことができる。これにより、チャネルストッパーイオン注入が不要となる。従来の技術と比べて、チャネルストッパーイオン注入が必要ないため、半導体装置の製造工程を短縮することができ、製造コストの低減に寄与することができる。
【００１４】
また、上記の製造方法において、前記ＬＯＣＯＳ層を形成する工程は、前記半導体層上に耐酸化性の膜を形成する工程と、前記耐酸化性の膜を部分的にエッチングして、前記半導体層の表面を局所的に開口するマスクを形成する工程と、前記マスクにより部分的に覆われた前記半導体層を熱酸化する工程と、を有することを特徴としても良い。
本発明のさらに別の態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記絶縁層上に形成されたＬＯＣＯＳ層と、を備え、前記ＬＯＣＯＳ層の厚さは、前記半導体層の厚さの２．３倍以上、２．７倍以下であることを特徴としても良い。
【００１５】
このような構成であれば、ＬＯＣＯＳ層により平面視で囲まれている半導体層に部分空乏型のＭＯＳトランジスタが形成された場合に、寄生ＭＯＳの形成を抑制することができ、部分空乏型のＭＯＳトランジスタの特性に寄生ＭＯＳが影響することを防ぐことができる。これにより、チャネルストッパーイオン注入が不要となる。従来の技術と比べて、チャネルストッパーイオン注入が必要ないため、半導体装置の製造工程を短縮することができ、製造コストの低減に寄与することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の実施形態に係る半導体装置の構成例を示す図。
【図３】ＬＯＣＯＳ層の厚さによる形状の違いを模式的に示す図。
【図４】ＬＯＣＯＳ層の厚さによる伝達特性の違いを示す図。
【図５】従来例に係る半導体装置の構成例を示す図。
【図６】従来例に係る半導体装置の伝達特性を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
図１（ａ）〜（ｆ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。図１（ａ）に示すように、まず、ＳＯＩ基板１を準備する。このＳＯＩ基板１は、例えば単結晶シリコン（Ｓｉ）からなる支持基板２と、この支持基板２上に形成された絶縁層（以下、ＢＯＸ層という。）３と、このＢＯＸ層３上に形成された単結晶Ｓｉ層（以下、ＳＯＩ層ともいう。）４と、から構成されている。ＳＯＩ層４の厚さは例えば１０００［Å］以上である。なお、ＳＯＩ基板１は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（separation by Implanted oxygen）などにより製造することも可能である。張り合わせ法とは、表面に絶縁膜を有するシリコン基板を２つ準備し、これらのシリコン基板の絶縁膜を互いに張り合わせることによりＳＯＩ基板を製造する方法である。ＳＩＭＯＸとは、単結晶シリコン基板中に酸素を高濃度にイオン注入してシリコン基板内部に酸化膜を形成することによりＳＯＩ基板を製造する方法である。
【００１８】
次に、図１（ｂ）に示すように、ＳＯＩ層４の全面上にパッド酸化膜（ＳｉＯ２膜）５を形成する。パッド酸化膜５の厚さは例えば２００［Å］であり、その形成は例えば熱酸化により行う。次に、このパッド酸化膜５上にシリコン窒化膜（Ｓｉ３Ｎ４膜）６を形成する。シリコン窒化膜６の厚さは例えば１７００［Å］であり、その形成は例えばＣＶＤ（Chemical Vapor Deposition）法により行う。この後、シリコン窒化膜６上にフォトレジスト膜を塗布し、露光、現像することにより、素子分離領域の上方を開口したレジストパターン（図示せず）をシリコン窒化膜６上に形成する。次に、レジストパターンをマスクとしてシリコン窒化膜６をドライエッチングする。これにより、図１（ｃ）に示すように、シリコン窒化膜からなるマスク６´が形成される。そして、マスク６´を形成した後で、レジストパターンを剥離する。
【００１９】
次に、シリコン窒化膜からなるマスク６´により部分的に覆われているＳＯＩ層４を熱酸化する。これにより、図１（ｄ）に示すように、素子分離領域のＢＯＸ層３上にＬＯＣＯＳ層７を形成する。ここで、本発明の実施形態では、ＬＯＣＯＳ層７の厚さ（狙い値）がＳＯＩ層４の厚さの２．３倍以上、２．７倍以下となるようにＳＯＩ層４を熱酸化する。ＬＯＣＯＳ層７の厚さは、熱酸化の処理時間を調整したり、炉内の温度、炉内に供給されるガスの種類と混合比等を調整したりすることにより、制御することができる。
【００２０】
この後、図１（ｅ）に示すように、シリコン窒化膜からなるマスク及びパッド酸化膜を剥離する。シリコン窒化膜からなるマスクの剥離は例えば熱リン酸を用いたウェットエッチングで行う。また、パッド酸化膜の剥離は例えばフッ酸水溶液を用いたウェットエッチングで行う。次に、ＳＯＩ層４の表面にゲート絶縁膜１１を形成する。このゲート絶縁膜１１は、ＳＯＩ層４の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
【００２１】
次に、図１（ｆ）に示すように、ゲート絶縁膜１１を含む全面上に例えばポリシリコン膜を堆積し、このポリシリコン膜をパターニングして、ゲート電極１２を形成する。次に、ゲート電極１２をマスクとしてＳＯＩ層４に不純物をイオン注入し、熱拡散して、ゲート電極１２の両側下のＳＯＩ層４にソース１３又はドレイン１４を形成する。ＳＯＩ層４にｎチャネル型のＭＯＳトランジスタを形成する場合は、ソース又はドレインを形成するための不純物としてｎ型の不純物（例えばリン、ヒ素など）をイオン注入する。また、ＳＯＩ層４にｐチャネル型のＭＯＳトランジスタを形成する場合は、ソース又はドレインを形成するための不純物としてｐ型の不純物（例えばボロンなど）をイオン注入する。このような方法により、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ１０をＳＯＩ基板１に形成する。
【００２２】
なお、ここでは、ソース１３又はドレイン１４を例えばＬＤＤ構造を有する形に形成しても良い。図示しないが、その場合は、例えばゲート電極１２をマスクに第１の不純物をＳＯＩ層４に低ドーズ量でイオン注入する。この後、ゲート電極１２を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１２の側壁にシリコン酸化膜からなるサイドウォールを形成する。次に、サイドウォール及びゲート電極１２をマスクとして第２の不純物をＳＯＩ層４に高ドーズ量でイオン注入する。その後、ＳＯＩ層４にイオン注入された第１、第２の不純物を熱拡散する。これにより、ゲート電極１２の両側下のＳＯＩ層４に、ＬＤＤ構造のソース又はドレインを形成することができる。ＳＯＩ層４に形成されるＭＯＳトランジスタがｎチャネル型の場合は第１、第２の不純物はｎ型の不純物であり、ｐチャネル型の場合はｐ型の不純物である。
【００２３】
図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。図２（ａ）〜（ｃ）に示す半導体装置は、例えば上記の製造方法により形成されたものであり、ＢＯＸ層３と、ＢＯＸ層３上に形成されたＳＯＩ層４と、ＢＯＸ層３上に形成されてＳＯＩ層４を平面視で囲むＬＯＣＯＳ層７と、を備えている。また、この半導体装置は、ＳＯＩ層４のうちの、ＬＯＣＯＳ層７により平面視で囲まれている領域（即ち、素子領域）に形成された部分空乏型のＳＯＩ−ＭＯＳＦＥＴ１０、を備えている。そして、ＬＯＣＯＳ層７の厚さは、素子領域におけるＳＯＩ層４の厚さの２．３倍以上、２．７倍以下となっている。ここで、ＬＯＣＯＳ層７の厚さとは、バーズビーク７ａ以外の部分（即ち、上面及び下面がそれぞれ平坦となっている部分）の厚さのことである。
【００２４】
ＬＯＣＯＳ層７の厚さをＴlocosとし、ＳＯＩ層４の厚さをＴsoiとしたとき、ＴlocosとＴsoiは下記の（１）式を満たす関係にある。
２．３＊Ｔsoi≦Ｔlocos≦２．７＊Ｔsoi…（１）
また、この半導体装置では、図２（ｃ）に示すように、ゲート電極１２直下のＳＯＩ層４のうちの、ＢＯＸ層３とバーズビーク７ａとに挟まれた端部領域４ａにはチャネルストッパーイオンが注入されていない。即ち、完成後の半導体装置では、上記の端部領域４ａはチャネルストッパーが形成されていない領域となっている。
【００２５】
図３（ａ）〜（ｃ）は、ＬＯＣＯＳ層の厚さによる形状の違いを模式的に示す図である。図３（ａ）〜（ｃ）の各図において、矢印は応力が働く方向を示している。
図３（ａ）は、ＬＯＣＯＳ層の厚さがＳＯＩ層の厚さの２．２倍以下の場合である。この場合、ある確率でリークが発生する。これは、図３（ａ）に示すように、ＬＯＣＯＳ層がＢＯＸ層３まで届いていないからである。このため、ＬＯＣＯＳ層下に残されたＳＯＩ層がリークパスになり、例えばソース及びドレイン間で電流の回り込みが生じる。
【００２６】
また、図３（ｃ）は、ＬＯＣＯＳ層の厚さがＳＯＩ層の厚さの２．８倍以上の場合である。この場合、ＬＯＣＯＳ層と接しているＳＯＩ層の端部領域は上へ押し上げられるように変形する。また、ＢＯＸ層の底部は支持基板側へと膨らむ。このように、ＳＯＩ層の端部領域は下側からの酸化による変形に加えて、ＢＯＸからの体積膨張の影響を受けるため、ストレスがかかる。本発明者の推測では、このストレスは結晶欠陥という形で開放されることになる。また、これと同時に、ソース又はドレイン中に高濃度に存在する不純物がＳＯＩ層４の端部領域に生じた結晶欠陥を伝って増速拡散し、これがリークパスとなって寄生ＭＯＳが発生する。
【００２７】
一方、図３（ｂ）は、本発明の実施形態に該当し、ＬＯＣＯＳ層７の厚さがＳＯＩ層４の厚さの２．３倍以上、２．７倍以下の場合である。この場合、ＳＯＩ層４とＢＯＸ層３との境界面の端部２１は、断面視でほぼ平坦となる。
即ち、図３（ｃ）の場合は、リークを抑制するために、ＬＯＣＯＳ層の熱酸化が過剰に行われ、ＳＯＩ層とＢＯＸ層との境界面の端部は断面視で上方に押し上げられた形となっていた。これに対し、図３（ｂ）の場合は、熱酸化によるＬＯＣＯＳ層７の厚さ（狙い値）をＳＯＩ層４の厚さの２．３倍以上、２．７倍以下に設定しているため、ＳＯＩ層４とＢＯＸ層３との境界面の端部２１は断面視でほぼ平坦となっている。バーズビーク７ａと接しているＳＯＩ層４の端部領域４ａは過剰に変形しておらず、また、ＢＯＸ層３の底部もほとんど膨らんでいない。このため、ＳＯＩ層４の端部領域４ａは、図３（ｃ）の場合よりもストレスを受けずに済み、結晶欠陥の形成も抑制される。その結果、寄生ＭＯＳの形成が抑制される。
【００２８】
図４（ａ）〜（ｃ）は、部分空乏型のＭＯＳトランジスタについて、ＬＯＣＯＳ層の厚さによる伝達特性の違いを示す図である。これら図４（ａ）〜（ｃ）は実験を行うことにより得られた測定結果である。図４（ａ）はＬＯＣＯＳ層の厚さがＳＯＩ層の厚さの２．２倍以下の場合の測定結果である。また、図４（ｂ）は本発明の実施形態に該当し、ＬＯＣＯＳ層７の厚さがＳＯＩ層４の厚さの２．３倍以上、２．７倍以下の場合の測定結果である。図４（ｃ）はＬＯＣＯＳ層の厚さがＳＯＩ層の厚さの２．８倍以上の場合の測定結果である。
【００２９】
つまり、図４（ａ）は図３（ａ）の場合の測定結果であり、図４（ｂ）は図３（ｂ）の場合の測定結果であり、図４（ｃ）は図３（ｃ）の場合の測定結果である。なお、図４（ａ）〜（ｃ）の各図において、横軸はゲート電圧Ｖｇ［Ｖ］を示し、縦軸はドレイン電流Ｉｄ［Ａ］を示す。また、図４（ａ）〜（ｃ）の各図において、ウエーハ面内の３箇所を測定箇所とした。
【００３０】
ＯＮ領域では、ドレイン電流Ｉｄの大きさは図４（ａ）〜（ｃ）の間で大差ないが、図４（ｂ）ではウエーハ面内の３箇所で測定されたデータがほぼ一致しており、他の場合と比べてばらつきが小さい。一方、ＯＦＦ領域（例えば、ゲート電圧Ｖｇ≦０）では、図４（ｂ）ではドレイン電流Ｉｄが１＊１０−１２［Ａ］以下でありリークが小さい。リークが小さいことから、寄生ＭＯＳの形成が抑制されていることがわかる。これに対して、図４（ａ）及び（ｃ）では何れも、ＯＦＦ領域のドレイン電流Ｉｄ（即ち、リーク）が大きく、特に、図４（ａ）ではリークが極めて大きい。
【００３１】
上記の実験結果から、本発明の実施形態に該当する図３（ｂ）の場合は、伝達特性（Ｖｇ−Ｉｄ特性）のばらつきが小さいことがわかった。また、チャネルストッパーイオン注入が施されていないにも関わらず、ＯＦＦ領域でのドレイン電流Ｉｄ（即ち、リーク）が小さく、寄生ＭＯＳの形成が抑制されていることがわかった。
このように、本発明の実施形態によれば、ＬＯＣＯＳ層７とＳＯＩ層４の各厚さが（１）式を満たしている。これにより、寄生ＭＯＳの形成を抑制することができ、部分空乏型のＳＯＩ−ＭＯＳＦＥＴの特性に寄生ＭＯＳが影響することを防ぐことができる。即ち、メインＭＯＳの特性に寄生ＭＯＳの特性が重なり合って現れることを防ぐことができる。このため、チャネルストッパーイオン注入が不要となる。従来の技術と比べて、チャネルストッパーイオン注入が必要ないため、半導体装置の製造工程を短縮することができ、製造コストの低減に寄与することができる。
この実施形態では、ＢＯＸ層３が本発明の「絶縁層」に対応し、ＳＯＩ層４が本発明の「半導体層」に対応している。
【符号の説明】
【００３２】
１  ＳＯＩ基板、２  支持基板、３  ＢＯＸ層、４  ＳＯＩ層、４ａ  端部領域、５  パッド酸化膜、６  シリコン窒化膜、６´  マスク、７  ＬＯＣＯＳ層、７ａ  バーズビーク、１０  部分空乏型のＳＯＩ−ＭＯＳＦＥＴ  １１  ゲート絶縁膜、１２  ゲート電極、１３  ソース、１４  ドレイン、２１  境界面の端部
【図１】
2010206102.tif 000003
【図２】
2010206102.tif 000004
【図３】
2010206102.tif 000005
【図４】
2010206102.tif 000006
【図５】
2010206102.tif 000007
【図６】
2010206102.tif 000008