(57)【要約】      （修正有）【課題】メモリセルからデータを読み出した後、データを確実にメモリセルに書き戻すことができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、破壊読出し型メモリセルＭＣを、二次元配置してなるメモリセルアレイＭＣＡと、或るメモリセルを選択するデコーダ２、３、６と、選択メモリセルに格納されたデータを検出するセンスアンプＳＡと、メモリセルから外部へデータを読み出すリード動作および外部からのデータをメモリセルへ書き込むライト動作を制御するリード・ライト制御部８３であって、ライト動作を許可するライトイネーブル信号とリード動作の開始からリストア動作の完了までの第１の期間中活性状態を維持するリストア信号とに基づき、第１の期間において、リード動作の開始時におけるライトイネーブル信号の論理値を出力し、リード動作の開始後のライトイネーブル信号を第１の期間中無効にするリード・ライト制御部８３とを備えている。【選択図】図１
2010097633.tif 000002
【特許請求の範囲】
【請求項１】
データを読み出すことによって格納されていたデータが劣化する破壊読出し型メモリセルを、二次元配置してなるメモリセルアレイと、
前記メモリセルアレイ内の或るメモリセルを選択するデコーダと、
選択された前記メモリセルに格納されたデータを検出するセンスアンプと、
前記メモリセルから外部へデータを読み出すリード動作および外部からのデータを前記メモリセルへ書き込むライト動作を制御するリード・ライト制御部であって、前記ライト動作を許可するライトイネーブル信号と前記リード動作の開始から前記メモリセルへデータを書き戻すリストア動作の完了までの第１の期間の間、活性状態を維持するリストア信号とに基づき、前記第１の期間において、前記リード動作の開始時における前記ライトイネーブル信号の論理値を出力し、前記リード動作の開始後の前記ライトイネーブル信号を前記第１の期間中無効にするリード・ライト制御部とを備えた半導体記憶装置。
【請求項２】
前記ライトイネーブル信号が非活性状態のもと、外部から供給されるチップイネーブル信号が活性化されたときに、前記センスアンプは前記リード動作を開始し、かつ、前記リストア信号が活性化され、
前記リード・ライト制御部は、前記第１の期間の間、前記リード動作の開始時における前記ライトイネーブル信号の論理値を継続的に出力するために、前記ライトイネーブル信号および前記リストア信号を受け取り、該ライトイネーブル信号と該リストア信号との論理演算を実行するロジック部を含むことを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記ライトイネーブル信号が非活性状態のもと、外部から供給されるクロック信号が活性化されたときに、前記センスアンプは前記データ読出し動作を開始し、かつ、前記リストア信号が活性化され、
前記リード・ライト制御部は、前記第１の期間の間、前記データ読出し動作の開始時における前記ライトイネーブル信号の論理値を継続的に出力するために、前記ライトイネーブル信号および前記リストア信号を受け取り、該ライトイネーブル信号と該リストア信号との論理演算を実行するロジック部を含むことを特徴とする請求項1に記載の半導体記憶装置。
【請求項４】
前記リストア信号は、前記チップイネーブル信号の非活性化よりも前の時点で非活性化され、
前記リード・ライト制御部は、前記リストア信号の非活性化以降、前記チップイネーブル信号の非活性化よりも前のいずれかの時点で前記ライトイネーブル信号を活性化することによって、前記データ書込み動作を実行可能にすることを特徴とする請求項２または請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
請求項１から請求項３のいずれかに記載の半導体記憶装置と、
前記第１の期間において、該半導体記憶装置の内部に供給される電源電圧を一定以上の電圧に維持する電源回路とを備え、
前記電源回路は、
外部電源電圧と前記半導体記憶装置との間に設けられたスイッチ、
前記スイッチと前記半導体記憶装置との間のノードに接続された安定化容量、および、
前記外部電源電圧と前記外部電源電圧の閾値となる基準電源電圧とを受け取り、該外部電源電圧と該基準電源電圧とを比較して該外部電源電圧が該基準電源電圧を横切った場合に前記スイッチをオフ状態にする電源モニタ回路を含むことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、強誘電体メモリに関する。
【背景技術】
【０００２】
ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、不揮発性メモリであり、且つ、破壊読出し型（(destructive read-out type)のメモリである。従って、データの読出し動作において、ＦｅＲＡＭでは、メモリセルからデータを読み出した後、データをメモリセルに確実にリストアする必要がある。ＦｅＲＡＭは、データの読出し時において、ライトイネーブル信号（ｂＷＥ）が非活性状態（論理ハイ）のもと、チップイネーブル信号（ｂＣＥ）が活性化状態（論理ロウ）になる。これにより、ＦｅＲＡＭは、リード動作にエンターする。しかし、その後、ライトイネーブル信号（ｂＷＥ）を活性状態（論理ロウ）にすれば、ＦｅＲＡＭは、書込み動作にエンターしてしまう。ＦｅＲＡＭがこのような動作をする場合、データをメモリセルから一旦読み出し、そのデータをリストアする前に、外部からのデータ入力を待機する。この待機状態の期間に、データが外部からＦｅＲＡＭへ入力されると、外部からのデータをメモリセルへ書き込む。待機状態の期間に、外部からのデータが入力されない場合には、読み出したデータをメモリセルへ書き戻す。
【０００３】
このような外部からのデータ入力を待機している間に電源が突然シャットダウンした場合、外部からのデータも読み出したデータもともにメモリセルに書き込まれないままとなってしまう。
【０００４】
このような問題は、複数のカラムから連続してデータをシリアルに読み出しあるいは書き込むようなバーストモードで動作するメモリにおいても生じる。また、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」も同様の問題を有する。
【特許文献１】特許第３８４４５５９号明細書（米国特許第５８９２７０５号明細書）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリセルからデータを読み出した後、外部からのデータあるいは読み出したデータのいずれかを確実にメモリセルに書き込むことができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、データを読み出すことによって格納されていたデータが劣化する破壊読出し型メモリセルを、二次元配置してなるメモリセルアレイと、前記メモリセルアレイ内の或るメモリセルを選択するデコーダと、選択された前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルから外部へデータを読み出すリード動作および外部からのデータを前記メモリセルへ書き込むライト動作を制御するリード・ライト制御部であって、前記ライト動作を許可するライトイネーブル信号と前記リード動作の開始から前記メモリセルへデータを書き戻すリストア動作の完了までの第１の期間の間、活性状態を維持するリストア信号とに基づき、前記第１の期間において、前記リード動作の開始時における前記ライトイネーブル信号の論理値を出力し、前記リード動作の開始後の前記ライトイネーブル信号を前記第１の期間中無効にするリード・ライト制御部とを備えている。
【０００７】
本発明に係る実施形態に従ったメモリシステムは、請求項１から請求項３のいずれかに記載の半導体記憶装置と、前記第１の期間において、該半導体記憶装置の内部に供給される電源電圧を一定以上の電圧に維持する電源回路とを備え、
前記電源回路は、外部電源電圧と前記半導体記憶装置との間に設けられたスイッチ、前記スイッチと前記半導体記憶装置との間のノードに接続された安定化容量、および、前記外部電源電圧と前記外部電源電圧の閾値となる基準電源電圧とを受け取り、該外部電源電圧と該基準電源電圧とを比較して該外部電源電圧が該基準電源電圧を横切った場合に前記スイッチをオフ状態にする電源モニタ回路を含むことを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、メモリセルからデータを読み出した後、外部からのデータあるいは読み出したデータのいずれかを確実にメモリセルに書き込むことができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示すブロック図である。本実施形態による強誘電体メモリは、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセル（以下、メモリセルＭＣともいう）とし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」でよい。
【００１１】
尚、本実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリに限らず、それ以外の強誘電体メモリにも適用可能である。さらに、本実施形態は、強誘電体メモリに限らず、他の破壊読出し型メモリにも適用可能である。破壊読出し型メモリとは、データをメモリセルから読み出したときに、メモリセル内に格納されていたデータが劣化する（破壊される）メモリである。従って、破壊読出し型メモリのメモリセルからデータを読み出したときには、外部からの書込みデータを確実にメモリセルへ書き込まなければならず、あるいは、センスアンプＳＡで検出されたデータを確実に元のメモリセルへ書き戻さなければならない（リストアしなければならない）。即ち、本発明は、破壊読出し型メモリである限りにおいて、任意のメモリに適用することができる。
【００１２】
メモリセルアレイ１は、強誘電体キャパシタとセルトランジスタとからなる複数のメモリセルＭＣを含み、これらを二次元配置することによって構成されている。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの各交差部（ビット線ＢＬとプレート線ＰＬとの各交差部）に配置されている。
【００１３】
ロウデコーダ２は、複数のワード線ＷＬのうち、選択されたワード線ＷＬを駆動する。プレート線デコーダ３は、複数のプレート線ＰＬのうち、選択されたプレート線ＰＬを駆動する。ロウ制御回路８１は、外部から受けたロウアドレスに応じて或る行のワード線ＷＬおよびプレート線ＰＬを選択し、これらを駆動するために、ロウデコーダ２およびプレート線デコーダ３を制御する。
【００１４】
カラムデコーダ６は、カラムゲート５を介して複数のビット線ＢＬのうち、或るビット線ＢＬを選択する。センスアンプＳＡは、選択されたビット線ＢＬを介してメモリセルＭＣに格納されたデータを読み出し、あるいは、メモリセルＭＣへデータを書き込むように構成されている。カラム制御回路８２は、外部から受けたカラムアドレスに応じて或るカラムのビット線ＢＬを選択するようにカラムデコーダ６を制御する。
【００１５】
データバッファ７は、センスアンプＳＡが検出した読出しデータを一時的に格納し、Ｉ／Ｏ回路を介してこの読出しデータをメモリチップの外部へ出力するように構成されている。あるいは、データバッファ７は、Ｉ／Ｏ回路を介して外部から入力される書込みデータを、選択カラムのセンスアンプＳＡへ転送するように構成されている。
【００１６】
ここで、外部へデータを読み出すリード動作は、メモリセルＭＣに格納されたデータをセンスアンプＳＡが検出し、この検出されたデータをデータバッファ７およびＩ／Ｏ回路を介してメモリチップの外部へデータを出力する動作である。ただし、リード動作は、センスアンプＳＡにラッチされたデータを元のメモリセルＭＣへ書き戻すリストア動作を含む。外部からのデータを書き込むライト動作は、リード動作においてセンスアンプＳＡがデータを検出後、外部からの書込みデータを、Ｉ／Ｏ回路およびデータバッファ７を介してセンスアンプＳＡへ伝達し、センスアンプＳＡがこの書込みデータをメモリセルＭＣへ書き込む動作である。
【００１７】
リード・ライト制御回路８３は、外部からチップイネーブル信号ｂＣＥ、ライトイネーブル信号ｂＷＥおよびリストア信号ｂＲＥＳＴＯＲを受け取り、イコライズ信号ＥＱＬ、センスアンプ活性化信号ＳＡＰ、ＢＳＡＮ等を発生するように構成されている。
【００１８】
チップイネーブル信号ｂＣＥは、本実施形態によるメモリチップを活性状態にし、メモリへのアクセス可能な状態にする信号である。ライトイネーブル信号ｂＷＥは、ライト動作またはリード動作のいずれかを許可する信号である。より詳細には、チップイネーブル信号ｂＣＥが活性化されたときにライトイネーブル信号ｂＷＥが活性状態（論理ロウ）である場合、本実施形態による強誘電体メモリはライト動作にエンターする。逆に、チップイネーブル信号ｂＣＥが活性化されたときにライトイネーブル信号ｂＷＥが非活性状態（論理ハイ）である場合、本実施形態による強誘電体メモリはリード動作にエンターする。リストア信号ｂＲＥＳＴＯＲは、強誘電体メモリがリード動作にエンターしてからリストア動作の完了までの第１の期間の間、活性状態を維持する信号である。
【００１９】
内部電源回路９は、外部電源電圧Ｖｅｘｔを受け、内部電源電圧Ｖｉｎｔを生成するように構成されている。内部電源電圧Ｖｉｎｔは、図１に示す各構成に供給される。内部電源回路９は、必要に応じて昇圧回路を含むものであってもよい。
【００２０】
本実施形態による強誘電体メモリは、プリチャージ状態（待機状態）が終了し、チップ外部から供給されるチップイネーブル信号ｂＣＥが論理ロウとなることにより活性状態になる。強誘電体メモリが活性状態になることによって、ロウ制御回路８１、カラム制御回路８２およびリード・ライト制御回路８３を含む制御回路８がメモリセルアレイ１へのアクセスを許可する。
【００２１】
図２は、メモリセルアレイ１、センスアンプＳＡおよびその周辺回路の構成の一例を示す回路図である。メモリセルＭＣは、一つのセルトランジスタＴと一つの強誘電体キャパシタＣとを並列接続して構成されるユニットセルである。複数のメモリセルＭＣが直列に接続され１つのセルブロックＣＢを構成している。本実施形態では、８つのメモリセルＭＣが１つのセルブロックＣＢを構成している。セルブロックＣＢの一端は、選択トランジスタＳＴを介してビット線ＢＬまたはｂＢＬに接続されている。セルブロックＣＢの他端は、プレート線ＰＬｉに接続されている。セルトランジスタＴのゲートは、ワード線ＷＬｉに接続されている。選択トランジスタＳＴは、ブロック選択信号ＢＳｉによって制御される。
【００２２】
ビット線ＢＬおよびｂＢＬは、トランスファゲートＴＧを介して、センスアンプＳＡ内のセンスノードＳＮおよびｂＳＮにそれぞれ接続されている。トランスファゲートＴＧは、信号Φｔによって制御される。センスアンプＳＡは、ラッチ回路ＬＣを含む。ラッチ回路ＬＣは、センスアンプ活性化信号ｂＳＡＰおよびＳＡＮによって制御される。ラッチ回路ＬＣは、センスノードＳＮ、ｂＳＮに読出しデータまたは書込みデータをラッチする。ビット線ＢＬおよびｂＢＬは、互いに逆論理のデータ（相補データ）をセンスノードＳＮおよびｂＳＮに伝達する。よって、センスアンプＳＡは、センスノードＳＮおよびｂＳＮに互いに逆論理のデータをラッチする。
【００２３】
本実施形態では、或るカラムのビット線対ＢＬ、ｂＢＬおよび或るロウのワード線ＷＬを選択することによって、それらの交点に位置するメモリセルＭＣが選択される。
【００２４】
センスノードＳＮおよびｂＳＮは、カラム選択トランジスタＣＳＴを介して、ＤＱ線ＤＱおよびｂＤＱにそれぞれ接続されている。カラム選択線ＣＳＬｉによって選択されたときに、選択カラムのカラム選択トランジスタＣＳＴがオンになる。これにより、選択カラムのセンスノードＳＡ、ｂＳＮにラッチされた読出しデータは、ＤＱ線ＤＱ、ｂＤＱを介して図１に示すデータバッファ７へ出力される。逆に、データバッファ７からの書込みデータは、ＤＱ線ＤＱ、ｂＤＱを介して選択カラムのセンスノードＳＡ、ｂＳＮに伝達される。センスアンプＳＡは、この書込みデータをセンスノードＳＡ、ｂＳＮにラッチし、その後、選択メモリセルＭＣに書込みデータを書き込む。
【００２５】
イコライジング回路ＥＱは、メモリが待機状態であるときに、ビット線ＢＬおよびｂＢＬを等電位（接地電位Ｖｓｓ）に維持するように構成されている。読出しまたは書込み等のためにメモリへアクセスするときには、イコライジング回路ＥＱは非活性状態となっている。
【００２６】
ここで、活性化または活性状態とは素子または回路をオンまたは駆動させることを意味し、非活性化または非活性状態とは素子または回路をオフまたは停止させることを意味する。従って、論理ハイの信号が活性化信号である場合もあり、論理ロウの信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートを論理ハイにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートを論理ロウにすることによって活性化する。
【００２７】
図３は、ライトイネーブル信号ｂＷＥとリストア信号ｂＲＥＳＴＯＲとの論理演算を実行するＮＯＲ回路８４を示す図である。ロジック部としてのＮＯＲ回路８４は、図１に示すリード・ライト制御部８３に内蔵されている。ＮＯＲ回路８４は、ライトイネーブル信号ｂＷＥおよびリストア信号ｂＲＥＳＴＯＲを受け取り、ライトイネーブル信号ｂＷＥおよびリストア信号ｂＲＥＳＴＯＲのＮＯＲ演算を実行する。ＮＯＲ回路８４は、この演算結果をライトイネーブル信号ｂＷＥ２として出力する。
【００２８】
リード動作では、チップイネーブル信号ｂＣＥが論理ロウに活性化されたときに、ライトイネーブル信号ｂＷＥが非活性状態（論理ハイ）である。リストア信号ｂＲＥＳＴＯＲは、リード動作の開始と共に論理ハイに活性化される。ライトイネーブル信号ｂＷＥが非活性状態（論理ハイ）である期間中に、リストア信号ｂＲＥＳＴＯＲが論理ハイになるので、ＮＯＲ回路８４は、リストア信号ｂＲＥＳＴＯＲが論理ハイに維持されている限り、ライトイネーブル信号ｂＷＥ２を非活性状態（論理ロウ）に維持する。つまり、ＮＯＲ回路８４は、リストア信号ｂＲＥＳＴＯＲが論理ハイを維持しているリード動作の期間中、ライトイネーブル信号ｂＷＥを無効することができる。これにより、ユーザがライトイネーブル信号ｂＷＥを論理ロウに活性化したとしても、ライトイネーブル信号ｂＷＥの論理値に関わらず、ライトイネーブル信号ｂＷＥ２は、非活性状態（論理ロウ）を維持する。その結果、リード動作期間（第１の期間）中にリストア動作を確実に完了することができる。
【００２９】
図４は、本実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図である。図４および図２を参照して、本実施形態による強誘電体メモリの動作を説明する。ここでは、図２に示すメモリセルＭＣ０のデータを読み出す動作を説明する。尚、他のメモリセルＭＣのリード動作は、下記記載に基づいて容易に推測可能であるので、その説明を省略する。
【００３０】
本実施形態による強誘電体メモリは、チップイネーブル信号ｂＣＥが活性状態（論理ロウ）になることによって、データ読出し動作あるいはデータ書込み動作が開始される。図４に示すように、チップイネーブル信号ｂＣＥが論理ロウへ活性化された時点（ｔ１）で、ライトイネーブル信号ｂＷＥが非活性状態（論理ハイ）である場合、強誘電体メモリは、リード動作にエンターする。尚、ｔ１において、プリチャージ状態を終了するために、イコライジング信号ＥＱＬをｔ１において非活性化する。これにより、図２のイコライジング回路ＥＱが非活性状態になる。
【００３１】
ｔ１と同時かその直後のｔ２において、リストア信号ｂＲＥＳＴＯＲが論理ハイに活性化される。これにより、図３のＮＯＲゲート８４は、ライトイネーブル信号ｂＷＥ２を非活性状態（論理ロウ）に維持する。信号ｂＷＥ２の非活性状態は、リード動作の開始からリストア動作の完了までの第１の期間Ｔ１の間、維持される。
【００３２】
その後、ｔ３において、選択ワード線ＷＬ０が論理ロウへ非活性化され、選択ワード線ＷＬ０に接続されたセルトランジスタＴ（図２参照）がオフ状態になる。非選択ワード線ＷＬ１〜ＷＬ７は、破線で示すように活性状態（論理ハイ）を維持する。ｔ４において、ブロック選択信号ＢＳ０が論理ハイに活性化される。活性化されたブロック選択信号ＢＳ０に対応する選択トランジスタＳＴ（図２参照）がオン状態になる。このとき、非選択ワード線ＷＬ１〜ＷＬ７に接続された非選択メモリセルＭＣのセルトランジスタＴはオン状態であるので、メモリセルＭＣ０の強誘電体キャパシタＣが、ビット線ＢＬとプレート線ＰＬ０との間に電気的に接続される。尚、非選択ブロック選択信号ＢＳ１は、非活性状態（論理ロウ）を維持する。ｔ５において、信号Φｔが論理ハイに活性化される。これにより、ビット線対ＢＬ、ｂＢＬがセンスノード対ＳＮ、ｂＳＮにそれぞれ接続される。ｔ６において、ブロック選択信号ＢＳ０に対応するプレート線ＰＬ０が論理ハイに活性化される。これにより、選択メモリセルＭＣ０に格納されていたデータがビット線ＢＬを介してセンスノードＳＮに伝達される。このとき、センスノードｂＳＮには、データ“０”とデータ“１”との中間電位を示す基準データが伝達される。これにより、選択メモリセルＭＣ０からのデータと基準データとの電位差がセンスノードＳＮとｂＳＮとの間に発展する。ｔ７において、センスアンプ活性化信号ＳＡＮ、ＢＳＡＮが活性化される。これにより、センスアンプＳＡは、センスノードＳＮとｂＳＮとの間の電位差を増幅し、センスノードＳＮとｂＳＮとの間にこの電位差をラッチする。その後、カラム選択線ＣＳＬを活性化することによって、センスアンプＳＡで検出されたデータを外部へＤＯＵＴとして出力する。尚、図４に示す実施形態では、ビット線ＢＬは論理ハイ（例えば、データ“１”）である。
【００３３】
データを外部へ出力した後、ｔ８において、プレート線ＰＬ０を論理ロウに立ち下げる。これにより、ビット線ＢＬとプレート線ＰＬ０との電位差が選択メモリセルＭＣ０の強誘電体キャパシタＣに印加される。これにより、例えば、データ“１”が選択メモリセルＭＣ０に書き戻される（リストアされる）。
【００３４】
ｔ９において、センスアンプＳＡが非活性状態になる。ｔ１０において、イコライジング回路ＥＱが活性化されてビット線対ＢＬ、ｂＢＬが等電位（Ｖｓｓ）に設定される。ｔ１１において、ビット線対ＢＬ、ｂＢＬがセンスノード対ＳＮ，ｂＳＮから切断される。その後、ブロック選択信号ＢＳ０が論理ロウに非活性化され、選択ワード線ＷＬ０が論理ハイに活性化される。チップイネーブル信号ｂＣＥおよびリストア信号ｂＲＥＳＴＯＲが非活性化される。リストア信号ｂＲＥＳＴＯＲが非活性化後、強誘電体メモリは、ライト動作にエンターすることができる。
【００３５】
本実施形態では、ｔ２からｔ１２までの第１の期間Ｔ１の間、リストア信号ｂＲＥＳＴＯＲが論理ハイで維持される。このため、ライトイネーブル信号ｂＷＥ２は、信号ｂＷＥの論理値に関わらず、非活性状態（論理ハイ）を維持する。よって、リード動作中にユーザがライトイネーブル信号ｂＷＥを活性状態（論理ロウ）にしたとしても、該リード動作中にリストア動作が確実に実行され得る。
【００３６】
ライト動作にエンターすると、リストア信号ｂＲＥＳＴＯＲおよびライトイネーブルｂＷＥは共に論理ロウになる。従って、ライトイネーブル信号ｂＷＥ２は、論理ハイに活性化される。ライト動作では、センスアンプＳＡが上記リストア動作に代えて、外部からの書込みデータをメモリセルＭＣへ書き込む。ライト動作のその他の動作は、リード動作に類似するのでその説明を省略する。
【００３７】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従った強誘電体メモリのリード動作を示すタイミング図である。第２の実施形態による強誘電体メモリの構成は、第１の実施形態の構成と同様でよい。第２の実施形態は、第１の実施形態と同様に、チップイネーブル信号の活性化時におけるライトイネーブル信号の論理値によって読出し動作または書込み動作を実行するチップイネーブル読出し／書込みモード品である。
【００３８】
チップイネーブル信号ｂＣＥが不活性状態（論理ハイ）になる前に、リストア信号ｂＲＥＳＴＯＲが非活性状態になった（リストア動作が完了した）場合、ライトイネーブル信号ｂＷＥは、リストア信号ｂＲＥＳＴＯＲが非活性状態（論理ロウ）になるまで無効とすればよい。つまり、非活性化後チップイネーブル信号ｂＣＥが不活性状態（論理ハイ）になる前に、リストア動作が完了した場合、強誘電体メモリは、リストア動作の完了以降、チップイネーブル信号ｂＣＥの非活性化前のいずれかの時点で、ライト動作にエンターしてよい。ライトイネーブル信号ｂＷＥおよびリストア信号ｂＲＥＳＴＯＲが非活性状態であれば、強誘電体メモリは迅速にライト動作にエンターすることができるからである。
【００３９】
第２の実施形態において、第１の実施形態で説明したリード動作およびリストア動作は、リストア信号ｂＲＥＳＴＯＲが非活性状態（論理ロウ）になるｔ９ａまでに完了している。ｔ９ａの後、強誘電体メモリはライト動作にエンターすることができる。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４０】
（第３の実施形態）
図６は、本発明に係る第３の実施形態に従った強誘電体メモリのリード動作を示すタイミング図である。第３の実施形態による強誘電体メモリの構成は、第１の実施形態の構成と基本的に同様でよい。しかし、第３の実施形態は、第１および第２の実施形態と異なり、バースト読出し／書込みモード品である。よって、第３の実施形態では、ライトイネーブル信号ｂＷＥが非活性状態（論理ハイ）のもとで、外部から供給されるクロック信号が活性化される（上昇する）ことによって、データ読出し動作にエンターする。即ち、ｔ１と同時あるいはその直後に、センスアンプＳＡはデータ読出し動作を開始する。また、このときリストア信号が活性化される。
【００４１】
バースト読出し／書込みモード品は、或るロウアドレスを指定することによって、そのロウアドレスから連続した複数のカラムアドレスにアクセスし、データをシリアルに読み出しあるいは書き込む製品である。
【００４２】
データ読出し動作にエンターした後、チップイネーブル信号ｂＣＥおよびリストア信号ｂＲＥＳＴＯＲが非活性化されるまでの期間（ｔ２〜ｔ１２）における第３の実施形態の動作は、第１の実施形態のｔ２〜ｔ１２までの動作とほぼ同様である。ただし、第３の実施形態はバーストモードでデータ読出し／データ書込みを実行するので、センスアンプＳＡからＩ／Ｏ回路を介してチップの外部へデータを読み出すときには、データはクロック信号に応じてシリアルに読み出され、あるいは、外部からの書込みデータをＩ／Ｏ回路を介してセンスアンプＳＡへ書き込むときには、データはクロック信号に応じてシリアルに書き込まれる。よって、図６のカラム選択線ＣＳＬおよびデータ出力信号ＤＯＵＴに示すように、複数のカラムのビット線が連続して選択され、データがシリアルに出力される。
【００４３】
第３の実施形態も、第1の実施形態と同様に、ＮＯＲ回路を備えている。ＮＯＲ回路は、リストア信号ｂＲＥＳＴＯＲが論理ハイを維持しているリード動作の期間中、ライトイネーブル信号ｂＷＥを無効する。これにより、ユーザがライトイネーブル信号ｂＷＥを論理ロウに活性化したとしても、ライトイネーブル信号ｂＷＥの論理値に関わらず、ライトイネーブル信号ｂＷＥ２は、非活性状態（論理ロウ）を維持する。その結果、リード動作期間（第１の期間Ｔ１）中にリストア動作を確実に完了することができる。
【００４４】
（第４の実施形態）
図７は、本発明に係る第４の実施形態に従った強誘電体メモリのリード動作を示すタイミング図である。第４の実施形態による強誘電体メモリの構成は、第３の実施形態の構成と同様でよい。第４の実施形態は、第３の実施形態と同様に、バースト読出し／書込みモード品である。
【００４５】
チップイネーブル信号ｂＣＥが不活性状態（論理ハイ）になる前に、リストア信号ｂＲＥＳＴＯＲが非活性状態になった（リストア動作が完了した）場合、ライトイネーブル信号ｂＷＥは、リストア信号ｂＲＥＳＴＯＲが非活性状態（論理ロウ）になるまで無効とすればよい。つまり、チップイネーブル信号ｂＣＥが不活性状態（論理ハイ）になる前に、リストア動作が完了した場合、強誘電体メモリは、リストア動作の完了以降、以降、チップイネーブル信号ｂＣＥの非活性化前のいずれかの時点で、ライト動作にエンターしてよい。ライトイネーブル信号ｂＷＥおよびリストア信号ｂＲＥＳＴＯＲが非活性状態であれば、強誘電体メモリは迅速にライト動作にエンターすることができるからである。
【００４６】
第４の実施形態において、第１の実施形態で説明したリード動作およびリストア動作は、リストア信号ｂＲＥＳＴＯＲが非活性状態（論理ロウ）になるｔ９ａまでに完了している。ｔ９ａの後、強誘電体メモリはライト動作にエンターすることができる。第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４７】
ただし、第４の実施形態は、第３の実施形態と同様に、バーストモードでデータ読出し／データ書込みを実行するので、センスアンプＳＡからＩ／Ｏ回路を介してチップの外部へデータを読み出すときには、データはクロック信号に応じてシリアルに読み出され、あるいは、外部からの書込みデータをＩ／Ｏ回路を介してセンスアンプＳＡへ書き込むときには、データはクロック信号に応じてシリアルに書き込まれる。よって、図６のカラム選択線ＣＳＬおよびデータ出力信号ＤＯＵＴに示すように、複数のカラムのビット線が連続して選択され、データがシリアルに出力される。
【００４８】
（第５の実施形態）
図８は、本発明に係る第５の実施形態に従ったメモリシステムの構成の一例を示すブロック図である。本実施形態によるメモリシステムは、強誘電体メモリ１０と、電源モニタ回路１２と、スイッチＳＷと、安定化容量Ｃ１０、Ｃ２０とを備えている。電源モニタ回路１２、スイッチＳＷおよび安定化容量Ｃ１０、Ｃ２０は、メモリチップ内に組み込まれていてもよい。例えば、電源モニタ回路１２、スイッチＳＷおよび安定化容量Ｃ１０、Ｃ２０は、図１の内部電源回路９内に組み込まれていてもよい。代替的に、電源モニタ回路１２、スイッチＳＷおよび安定化容量Ｃ１０、Ｃ２０は、外部電源回路としてメモリチップの外部に設けられていてもよい。
【００４９】
スイッチＳＷは、外部電源電圧ＶＤＤと強誘電体メモリ１０との間に設けられている。安定化容量Ｃ１０は、外部電源電圧ＶＤＤとスイッチＳＷとの間のノードとグランドとの間に接続されている。安定化容量Ｃ２０は、スイッチＳＷと強誘電体メモリ１０との間のノードとグランドとの間に接続されている。電源モニタ回路１２は、外部電源ＶＤＤの変化を監視する回路である。
【００５０】
電源モニタ回路１２、スイッチＳＷおよび安定化容量Ｃ１０、Ｃ２０は、第１の期間Ｔ１において強誘電体メモリの内部に供給される電源電圧を一定以上の電圧に維持するように構成されている。
【００５１】
強誘電体メモリ１０は、上記第１から第４の実施形態のいずれかの強誘電体メモリを備えている。電源モニタ回路１２は、外部電源電圧ＶＤＤおよび外部電源電圧の閾値となる基準電源電圧ＶＲＥＦとを受け取り、ＶＤＤとＶＲＥＦとを比較する。その結果、ＶＤＤがＶＲＥＦを下回った場合に、電源モニタ回路１２は、スイッチ制御信号ＶＳＷをロウレベル電位にする。スイッチ制御信号ＶＳＷがロウレベルになると、スイッチＳＷがオフになるので、外部電源が強誘電体メモリ１０から切断される。このとき、安定化容量Ｃ２０が強誘電体メモリ１０へ電源電圧を印加する。安定化容量Ｃ２０からの電源電圧は、強誘電体メモリ１０のＶｅｘｔあるいはＶｉｎｔとして用いられる。
【００５２】
このようなメモリシステムは、外部電源ＶＤＤがシャットダウンしても、リード動作期間において、強誘電体メモリ１０の内部へ供給される電源電圧（図１のＶｅｘｔまたはＶｉｎｔ）を一定以上の電圧に維持することができる。これにより、ライトイネーブル信号ｂＷＥ２の論理値を維持し、リストア動作を完了させることができる。
【００５３】
図９は、電源モニタ回路１２の一例を示す回路図である。電源モニタ回路１２は、オペアンプＡＭＰを用いて外部電源電圧ＶＤＤを監視する。オペアンプＡＭＰの非反転入力端子には、外部電源ＶＤＤを抵抗分割して作った電位ＶＤＤＲを入力する。オペアンプＡＭＰの反転入力端子には、内部で発生させたワード線昇圧用の電源ＶＰＰを抵抗分割して作った電位ＶＲＥＦを入力する。  電源ＶＰＰは大きな容量を有するワード線に充電された電圧であるため、短時間では減衰しない。よって、電源ＶＰＰは、一定電圧を有する基準電源電位ＶＲＥＦを生成するために充分に使用することができる。
【００５４】
ＶＤＤがＶＲＥＦより低下すると、ＶＳＷがロウレベルになる。これにより、スイッチＳＷをオフにすることができる。ＶＤＤがＶＲＥＦより上昇すると、ＶＳＷがハイレベルになる。これにより、スイッチＳＷがオンになり、ＶＤＤが強誘電体メモリ１０へ供給される。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示すブロック図。
【図２】メモリセルアレイ１、センスアンプＳＡおよびその周辺回路の構成の一例を示す回路図。
【図３】ライトイネーブル信号ｂＷＥとリストア信号ｂＲＥＳＴＯＲとの論理演算を実行するＮＯＲ回路８４を示す図。
【図４】本実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図。
【図５】本発明に係る第２の実施形態に従った強誘電体メモリのリード動作を示すタイミング図。
【図６】本発明に係る第３の実施形態に従った強誘電体メモリのリード動作を示すタイミング図。
【図７】本発明に係る第４の実施形態に従った強誘電体メモリのリード動作を示すタイミング図。
【図８】本発明に係る第５の実施形態に従ったメモリシステムの構成の一例を示すブロック図。
【図９】電源モニタ回路１２の一例を示す回路図。
【符号の説明】
【００５６】
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレイ
２、３、６…デコーダ
ＳＡ…センスアンプ
８３…リード・ライト制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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