(57)【要約】【課題】回路や制御を複雑にすることなく、電圧制御発振回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減可能なＰＬＬ回路を提供すること。【解決手段】前段のＬＰＦ３から入力される制御電圧信号ＶＣＴＲＬの電位に応じた周波数を有する出力クロックを、制御端子に入力される制御電圧に応じて遅延時間が変化する遅延回路のＭ個を環状に接続したリングオシレータを用いて発生するＶＣＯ回路４ａを備えるＰＬＬ回路において、ＶＣＯ回路４ａは、制御電圧信号ＶＣＴＲＬから低周波帯域の制御電圧信号ＶＣＴＲＬを抽出する低域通過フィルタを備え、前記リングオシレータは、前記Ｍ個の遅延回路のうち、ｍ個（ｍ＜Ｍ）の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬが入力され、（Ｍ−ｍ）個の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬ２が入力される。【選択図】        図１
2010041275.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックと出力クロックから生成されたフィードバッククロックとの位相周波数差に応じたパルス幅を有する位相周波数差信号を出力する位相周波数比較回路と、前記位相周波数差信号のパルス幅に応じた電流を供給するチャージポンプ回路と、前記チャージポンプ回路からの電流を第１の制御電圧信号に変換する第１の低域通過フィルタと、前記第１の低域通過フィルタから入力される前記第１の制御電圧信号の電位に応じた周波数を有する前記出力クロックを、制御端子に入力される制御電圧に応じて遅延時間が変化するＭ個の遅延回路を環状に接続したリングオシレータを用いて発生する電圧制御発振回路とを備えるＰＬＬ回路において、
電圧制御発振回路は、前記第１の制御電圧信号から低周波帯域の第２の制御電圧信号を抽出する第２の低域通過フィルタを備え、
前記リングオシレータは、前記Ｍ個の遅延回路のうち、ｍ個（ｍ＜Ｍ）の各遅延回路の制御端子に前記第１の制御電圧信号が入力され、（Ｍ−ｍ）個の各遅延回路の制御端子に前記第２の制御電圧信号が入力される、
ことを特徴とするＰＬＬ回路。
【請求項２】
基準クロックと出力クロックから生成されたフィードバッククロックとの位相周波数差に応じたパルス幅を有する位相周波数差信号を出力する位相周波数比較回路と、前記位相周波数差信号のパルス幅に応じた電流を供給するチャージポンプ回路と、前記チャージポンプ回路からの電流を第１の制御電圧信号に変換する第１の低域通過フィルタと、前記第１の低域通過フィルタから入力される前記第１の制御電圧信号の電位に応じた周波数を有する前記出力クロックを、制御端子に入力される制御電圧に応じて遅延時間が変化するＭ個の遅延回路を環状に接続したリングオシレータを用いて発生する電圧制御発振回路とを備えるＰＬＬ回路において、
前記第１の低域通過フィルタは、前記電圧制御発振回路に対し、前記第１の制御電圧信号の他に、該第１の制御電圧信号よりも低周波帯域の第２の制御電圧信号を出力し、
前記リングオシレータは、前記Ｍ個の遅延回路のうち、ｍ個（ｍ＜Ｍ）の各遅延回路の制御端子に前記第１の制御電圧信号が入力され、（Ｍ−ｍ）個の各遅延回路の制御端子に前記第２の制御電圧信号が入力される、
ことを特徴とするＰＬＬ回路。
【請求項３】
前記電圧制御発振回路は、前記第２の制御電圧信号から低周波帯域の第３の制御電圧信号を抽出する第２の低域通過フィルタを備え、
前記（Ｍ−ｍ）個の各遅延回路の制御端子には、前記第２の制御電圧信号に代えて前記第３の制御電圧信号が入力される、
ことを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
基準クロックと出力クロックから生成されたフィードバッククロックとの位相周波数差に応じたパルス幅を有する位相周波数差信号を出力する位相周波数比較回路と、前記位相周波数差信号のパルス幅に応じた電流を供給するチャージポンプ回路と、前記チャージポンプ回路からの電流を第１の制御電圧信号に変換する第１の低域通過フィルタと、前記第１の低域通過フィルタから入力される前記第１の制御電圧信号の電位に応じた周波数を有する前記出力クロックを、インダクタと入力される制御電圧に応じて容量値が変化する可変容量素子とで構成されるＬＣ共振器を用いて発生する電圧制御発振回路とを備えるＰＬＬ回路において、
前記第１の低域通過フィルタは、前記電圧制御発振回路に対し、前記第１の制御電圧信号の他に、該第１の制御電圧信号よりも低周波帯域の第２の制御電圧信号を出力し、
前記可変容量素子は、前記第１の制御電圧信号が入力される第１の可変容量素子と、前記第２の制御電圧信号が入力される第２の可変容量素子とで構成される、
ことを特徴とするＰＬＬ回路。
【請求項５】
前記電圧制御発振回路は、前記第２の制御電圧信号から低周波帯域の第３の制御電圧信号を抽出する第２の低域通過フィルタを備え、
前記第２の可変容量素子には、前記第２の制御電圧信号に代えて前記第３の制御電圧信号が入力される、
ことを特徴とする請求項４に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路では、電圧制御発振回路（ＶＣＯ回路）が、前段の低域通過フィルタからの制御電圧信号に基づき所望周波数のクロックを出力するが、ＶＣＯ回路の発振周波数レンジは、ＶＣＯゲイン（ＶＣＯ回路の発振周波数変化率対制御電圧信号の電圧変化率）に比例し、ＶＣＯゲインが大きいときは大きくなり、小さいときは小さくなる。
【０００３】
ＰＬＬ回路では、前段の低域通過フィルタからの制御電圧信号にノイズが発生している場合、出力クロックにジッターが現れる。すなわち、制御電圧信号にノイズが発生すると、ＶＣＯ回路の発振周波数にもＶＣＯゲインに比例してノイズが載るので、出力クロックのジッターは、ＶＣＯゲインが大きい場合は大きくなり、小さい場合は小さくなる。
【０００４】
ＰＬＬ回路の出力クロックを内部回路のクロックに用いる装置では、内部回路を高速、高精度で動作させる場合、ＰＬＬ回路の出力クロックにジッターの小さいことが必要である。そこで、従来から、ＶＣＯ回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減する技術が提案されている（例えば、特許文献１，２等）。
【０００５】
特許文献１では、ＶＣＯ回路の発振周波数を粗調整する回路（ＶＣＯゲイン大）と微調整する回路（ＶＣＯゲイン小）とを設け、最初に粗調整で発振周波数をある程度合わせてから、微調整で周波数を細かく合わせる位相同期回路が開示されている。しかし、この構成では、ＰＬＬ回路が複雑になり、また、微調整での周波数レンジの設定や制御が面倒になるという問題がある。
【０００６】
また、特許文献２では、ＶＣＯ回路として、高利得の周波数粗調整制御端子と低利得の周波数微調整制御端子とを有する２制御入力型ＶＣＯ回路を用い、ＶＣＯゲインを、低周波域では高くし、高周波域では低くすることで、広いロックレンジと少ないジッターとを実現可能にするＰＬＬ回路が開示されている。しかし、この構成では、ＶＣＯ回路のＤＣゲインを増加させる回路が必要となり、上記と同様に、ＰＬＬ回路が複雑になるという問題がある。
【０００７】
【特許文献１】特開平９−２７０７０４号公報
【特許文献２】特開２００３−１６８９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記に鑑みてなされたものであり、回路や制御を複雑にすることなく、電圧制御発振回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減可能なＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、基準クロックと出力クロックから生成されたフィードバッククロックとの位相周波数差に応じたパルス幅を有する位相周波数差信号を出力する位相周波数比較回路と、前記位相周波数差信号のパルス幅に応じた電流を供給するチャージポンプ回路と、前記チャージポンプ回路からの電流を第１の制御電圧信号に変換する第１の低域通過フィルタと、前記第１の低域通過フィルタから入力される前記第１の制御電圧信号の電位に応じた周波数を有する前記出力クロックを、制御端子に入力される制御電圧に応じて遅延時間が変化するＭ個の遅延回路を環状に接続したリングオシレータを用いて発生する電圧制御発振回路とを備えるＰＬＬ回路において、電圧制御発振回路は、前記第１の制御電圧信号から低周波帯域の第２の制御電圧信号を抽出する第２の低域通過フィルタを備え、前記リングオシレータは、前記Ｍ個の遅延回路のうち、ｍ個（ｍ＜Ｍ）の各遅延回路の制御端子に前記第１の制御電圧信号が入力され、（Ｍ−ｍ）個の各遅延回路の制御端子に前記第２の制御電圧信号が入力されることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、回路や制御を複雑にすることなく、電圧制御発振回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減できるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下に図面を参照して、本発明にかかるＰＬＬ回路の最良な実施の形態を詳細に説明する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる電圧制御発振回路を用いるＰＬＬ回路の構成を示すブロック図である。図１に示すように、本発明によるＰＬＬ回路は、一般的なＰＬＬ回路と同様に、基本的な構成要素として、位相周波数比較回路（ＰＦＤ回路）１と、チャージポンプ回路２と、フィードバックループの安定性のための位相補償用の低域通過フィルタ（ＬＰＦ）３と、電圧制御発振回路（ＶＣＯ回路）４ａと、分周回路５とを備えている。
【００１３】
（ＰＬＬ回路の一般的な構成と動作）
ＰＦＤ回路１の一方の入力端子には、外部から基準クロックＲＥＦＣＬＫが入力され、他方の入力端子には、分周回路５からフィードバッククロックＦＢＣＬＫが入力される。フィードバッククロックＦＢＣＬＫは、ＶＣＯ回路４ａが生成する出力クロックＣＬＫＯＵＴをＮ分周したクロック信号である。
【００１４】
ＰＦＤ回路１は、基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間の位相及び周波数を比較する。比較の結果、基準クロックＲＥＦＣＬＫの位相が進んでいる場合と、基準クロックＲＥＦＣＬＫの周波数が高い場合とに、チャージポンプ回路２に対してアップ信号ＵＰを出力する。逆に、基準クロックＲＥＦＣＬＫの位相が遅れている場合と、基準クロックＲＥＦＣＬＫの周波数が低い場合とに、チャージポンプ回路２に対してダウン信号ＤＮを出力する。ＰＦＤ回路１は、検出した位相差及び周波数差に比例した時間だけ、アップ信号ＵＰ、ダウン信号ＤＮをアクティブにする。
【００１５】
チャージポンプ回路２は、電流源２ａ、スイッチ２ｂ，２ｃ及び電流源２ｄを、回路電源ＶＤＤと回路グランドとの間に、回路電源ＶＤＤ側からこの順に直列に配置した構成である。スイッチ２ｂは、ＰＦＤ回路１からのアップ信号ＵＰの入力有無によって開閉動作を行い、スイッチ２ｃは、ＰＦＤ回路１からのダウン信号ＤＮの入力有無によって開閉動作を行う。スイッチ２ｂ，２ｃの接続端は、ＬＰＦ３を通る接続ライン６を介してＶＣＯ回路４ａの制御入力端子に接続されている。
【００１６】
ＬＰＦ３は、この接続ライン６と回路グランドとの間に、抵抗素子（抵抗値Ｒ０）３ａと容量素子（容量値Ｃ０）３ｂの直列回路と、容量素子（容量値Ｃ１）３ｃとが並列に配置されている。容量素子３ｂ，３ｃ間の容量値の大小関係は、Ｃ０＞Ｃ１である。なお、容量素子３ｃは、スイッチングノイズ成分除去を目的としたもので、使用しない場合もある。
【００１７】
以上のチャージポンプ回路２及びＬＰＦ３の構成において、チャージポンプ回路２のスイッチ２ｂが、アップ信号ＵＰがアクティブである期間内、閉路動作すると、電流源２ａからＬＰＦ３の容量素子３ｂ，３ｃへの充電が行われ、接続ライン６の電位が上昇する。逆に、チャージポンプ回路２のスイッチ２ｃが、ダウン信号ＤＮがアクティブである期間内、閉路動作すると、ＬＰＦ３の容量素子３ｂ，３ｃの充電電荷が電流源２ｄを通して回路グラウンドへ放電され、接続ライン６の電位が降下する。その際に接続ライン６に現れる電圧信号に含まれる高周波成分がＬＰＦ３（抵抗素子３ａと容量素子３ｂの直列回路）にて除去され、制御電圧信号ＶＣＴＲＬとしてＶＣＯ回路４ａの制御入力端子に入力される。
【００１８】
ここで、制御電圧信号ＶＣＴＲＬは、ＬＰＦ３が抵抗素子３ａと容量素子３ｂの直列回路のみを有する構成である場合は、次の式（１）で示される。なお、式（１）において、Ｉｃｐは、チャージポンプ回路２における電流源２ａ，２ｄの電流値である。
【００１９】
【数１】
2010041275.tif 000003
【００２０】
また、図２は、図１に示すＬＰＦ３の他の構成例を示す回路図である。チャージポンプ回路２とＶＣＯ回路４ａとの間に介在させるＬＰＦは、例えば図２に示すように、容量素子（容量値Ｃ０）７とＯＰアンプ８とチャージポンプ回路９とで構成する場合もある。チャージポンプ回路９は、チャージポンプ回路２と同様に、電流源９ａ、スイッチ９ｂ，９ｃ及び電流源９ｄを、回路電源ＶＤＤと回路グランドとの間に、回路電源ＶＤＤ側からこの順に直列に配置した構成である。スイッチ９ｂは、ＰＦＤ回路１からのアップ信号ＵＰの入力有無によって開閉動作を行い、スイッチ９ｃは、ＰＦＤ回路１からのダウン信号ＤＮの入力有無によって開閉動作を行う。チャージポンプ回路２と異なる点は、電流値である。図２では、チャージポンプ回路２での電流源２ａ，２ｄの電流値をＩｃｐ１とし、チャージポンプ回路９での電流源９ａ，９ｄの電流値をＩｃｐ２としてある。
【００２１】
ＯＰアンプ８の非反転入力端子（＋）は、チャージポンプ回路２のスイッチ２ｂ，２ｃの接続端に接続される。ＯＰアンプ８の非反転入力端子（＋）と回路グランドの間に容量素子７（容量値Ｃ０）が接続される。ＯＰアンプ８の反転入力端子（−）は、出力端子に接続される。ＯＰアンプ８の出力端子は、チャージポンプ回路９のスイッチ９ｂ，９ｃの接続端を介してＶＣＯ回路４ａの制御入力端子に接続されている。この電圧フォロワ構成のＯＰアンプ８は、図１に示すＬＰＦ３における抵抗素子３ａの機能を実現する。したがって、図２に示すＬＰＦがＶＣＯ回路４ａに与える制御電圧信号ＶＣＴＲＬは、ＯＰアンプ８のゲインをｇｍとすれば、次の式（２）で示される。
【００２２】
【数２】
2010041275.tif 000004
【００２３】
ＶＣＯ回路４ａは、本第１の実施の形態にかかるものであるが、ＶＣＯ回路としての基本的な動作は従来と同様である。すなわち、ＶＣＯ回路４ａは、ＬＰＦ３からの制御電圧信号ＶＣＴＲＬの電位が高いときには高い周波数で発振し、制御電圧信号ＶＣＴＲＬの電位が低いときには低い周波数で発振する。
【００２４】
このようにＶＣＯ回路４ａが制御電圧信号ＶＣＴＲＬの電位に応じて生成する或る周波数の出力クロックＣＬＫＯＵＴが、分周回路５にてＮ分周され、フィードバッククロックＦＢＣＬＫとしてＰＦＤ回路１に与えられる。このフィードバックループによって、適度な電圧値の制御電圧信号ＶＣＴＲＬがＶＣＯ回路４ａに入力され、ＶＣＯ回路４ａが所望周波数のクロックＣＬＫＯＵＴを出力する。ＰＦＤ回路１における基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間の位相及び周波数の比較の結果、安定的に一致した状態になるロック時における出力クロックＣＬＫＯＵＴは、ほぼ一定の周波数（基準クロックＲＥＦＣＬＫのＮ倍）になる。
【００２５】
（本第１の実施の形態にかかるＶＣＯ回路４ａの構成）
本実施の形態にかかるＶＣＯ回路４ａは、複数の遅延回路を環状に接続するリングオシレータ型である。遅延回路は、ＣＭＯＳインバータ回路と差動対ＭＯＳトランジスタとのいずれかで構成される。いずれにおいても遅延回路は、遅延時間を指定する制御電圧が入力される制御端子を有するが、内部回路の構成として、制御端子に入力される制御電圧に直接的に応答して動作するタイプ（電圧依存型）と、制御端子に入力される制御電圧を電流に変換して動作するタイプ（電流依存型）とがある。
【００２６】
ＣＭＯＳインバータ回路を用いるリングオシレータと、差動対ＭＯＳトランジスタを用いるリングオシレータとの特徴的な相違点の一つは、接続個数が、前者では奇数だけであるが、後者では偶数の場合もある点である。本第１の実施の形態では、構成及び説明が簡単なＣＭＯＳインバータ回路によるリングオシレータを例に挙げて説明する。当然にその説明は、差動対ＭＯＳトランジスタによるリングオシレータにも同様に適用できる。
【００２７】
図３は、図１に示すＶＣＯ回路４ａの構成例を示す回路図である。図３に示すように、図１に示すＶＣＯ回路４ａは、ＣＭＯＳインバータ回路によるリングオシレータ１１と、ＬＰＦ１２とで構成されている。すなわち、ＶＣＯ回路４ａは、一般的なリングオシレータ構成のＶＣＯ回路に、ＬＰＦ１２が追加された構成である。
【００２８】
リングオシレータ１１は、例えば３個の遅延回路１１ａ，１１ｂ，１１ｃを環状に接続した構成である。遅延回路１１ａ，１１ｂ，１１ｃは、それぞれ、制御端子への入力電圧値またはその入力電圧値に対応した電流値が、高いときは遅延時間が大きく、低いときは遅延時間が小さくなる。ＬＰＦ１２は、制御電圧信号ＶＣＴＲＬから低周波帯域の制御電圧信号ＶＣＴＲＬ２を抽出して出力する。なお、リングオシレータ１１の具体的な構成例は、後述する（図５〜図７）。
【００２９】
図３では、リングオシレータ１１とＬＰＦ１２との関係として、出力クロックＣＬＫＯＵＴが入力する初段遅延回路１１ａの制御端子に、ＬＰＦ３からＬＰＦ１２に入力する制御電圧信号ＶＣＴＲＬが入力される。そして、中間段遅延回路１１ｂと出力クロックＣＬＫＯＵＴを出力する終段遅延回路１１ｃの各制御端子に、共通にＬＰＦ１２の出力ＶＣＴＲＬ２が入力されるとしている。但し、これは一例であって、遅延回路１１ａ，１１ｂの各制御端子に共通に制御電圧信号ＶＣＴＲＬを入力し、遅延回路１１ｃの制御端子にＬＰＦ１２の出力ＶＣＴＲＬ２を入力することでもよい。
【００３０】
すなわち、一般的なリングオシレータ構成のＶＣＯ回路では、全ての遅延回路の制御端子に共通に制御電圧信号ＶＣＴＲＬを与えて同じ遅延時間となるようにしているが、本第１の実施の形態では、全ての遅延回路の一部に制御電圧信号ＶＣＴＲＬを与え、残りの遅延回路に制御電圧信号ＶＣＴＲＬ２を与え、制御電圧信号ＶＣＴＲＬに含まれる周波数成分の帯域に応じて遅延時間を変更できるようにしてある。これによって、ＶＣＯ回路４ａでは、ＬＰＦ３から入力される制御電圧信号ＶＣＴＲＬの直流成分による発振周波数において、その発振周波数を制御電圧信号ＶＣＴＲＬに含まれる周波数成分の帯域に応じて変更できるので、ＶＣＯのＡＣ的なゲインを簡易に調整できるようになる。
【００３１】
（本第１の実施の形態にかかるＶＣＯ回路４ａの動作）
図４は、図３に示すＶＣＯ回路４ａの動作特性を説明する特性図である。図４では、縦軸はＶＣＯゲインＫｖｃｏ（Ｈｚ／Ｖ）であり、Ｋｖｃｏ＿ＤＣとその１／３であるＫｖｃｏ＿ＤＣ／３とが示されている。横軸は制御電圧信号ＶＣＴＲＬに含まれる周波数成分（Ｈｚ）であり、ＬＰＦ１２の帯域ｆ＿ＢＷが示されている。
【００３２】
図４に示すように、制御電圧信号ＶＣＴＲＬに含まれる周波数成分が、ＬＰＦ１２の帯域ｆ＿ＢＷよりも低い周波数で変化するときのＶＣＯゲインは、Ｋｖｃｏ＿ＤＣとなる。このＫｖｃｏ＿ＤＣは、一般的なリングオシレータ構成のＶＣＯ回路で得られるＶＣＯゲインである。
【００３３】
また、制御電圧信号ＶＣＴＲＬに含まれる周波数成分が、ＬＰＦ１２の帯域ｆ＿ＢＷよりも高い周波数で変化するときのＶＣＯゲインは、図３に示す構成では、Ｋｖｃｏ＿ＤＣ／３となる。なお、前記したように、遅延回路１１ａ，１１ｂの各制御端子に共通に制御電圧信号ＶＣＴＲＬを入力し、遅延回路１１ｃの制御端子にＬＰＦ１２の出力ＶＣＴＲＬ２を入力する構成でのＶＣＯゲインは、Ｋｖｃｏ＿ＤＣの２／３になる。このように、高い周波数域でＶＣＯゲインを低下させる特性は、一般的なリングオシレータ構成のＶＣＯ回路では得られない特性である。
【００３４】
したがって、ＶＣＯ回路４ａでは、制御電圧信号ＶＣＴＲＬにノイズが載っても、追加したＬＰＦ１２の帯域よりも高い周波数側では、ＶＣＯゲインが小さくなるので、出力クロックＣＬＫＯＵＴに現れる高周波のジッターを小さくすることができる。
【００３５】
そして、制御電圧信号ＶＣＴＲＬに載っているノイズがＰＬＬ回路のループ帯域よりも低い周波数領域である場合には、ＰＬＬ回路のフィードバック制御系がそれに追従できるので、制御電圧信号ＶＣＴＲＬに載っているノイズによる出力クロックＣＬＫＯＵＴのジッターは抑制される。これらの場合、低周波数領域でのＶＣＯゲインは、一般的なリングオシレータ構成のＶＣＯ回路で得られるのと同じ程度に高いので、ＶＣＯ回路４ａでは、発振周波数レンジは広く保たれる。
【００３６】
なお、図３では、３段構成のリングオシレータを用いて説明したが、以上の説明から理解できるように、３段よりも大きなＮ段のリングオシレータとすれば、ＬＰＦ１２の帯域を超える高周波側でのＶＣＯゲインを、１／Ｎ〜（Ｎ−１）／Ｎの範囲に設定することができる。ここでの値Ｎは、遅延回路が差動対ＭＯＳトランジスタで構成される場合を考慮すると、偶数を含む正の整数である。
【００３７】
（リングオシレータ１１の構成例）
図５〜図７は、図３に示すリングオシレータ１１の構成例（その１〜その３）を示す回路図である。そのうち、図５と図６は、電圧依存型であり、図７は、電流依存型である。
【００３８】
図５において、環状に接続される３個のＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）の一端側は回路電源ＶＤＤに接続され、他端側はＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３を介して回路グランドに接続される。この構成では、ＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３の各ゲート端子が、制御電圧が入力される制御端子である。
【００３９】
ＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）に対するＮＭＯＳトランジスタＱ３１のゲート端子には、ＬＰＦ３からの制御電圧信号ＶＣＴＲＬが入力される。そして、ＣＭＯＳインバータ回路（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）に対するＮＭＯＳトランジスタＱ３２，Ｑ３３の各ゲート端子には、ＬＰＦ１２からの制御電圧信号ＶＣＴＲＬ２が入力される。
【００４０】
図５に示すリングオシレータでは、ＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）のＮＭＯＳトランジスタＱ２１がオン動作するときのドレイン電流がＬＰＦ３からの制御電圧信号ＶＣＴＲＬの電圧値に応じて変化し、ＣＭＯＳインバータ回路（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）のＮＭＯＳトランジスタＱ２２，Ｑ２３がオン動作するときのドレイン電流がＬＰＦ１２からの制御電圧信号ＶＣＴＲＬ２の電圧値に応じて変化することで、それぞれの遅延時間が増減変更される。
【００４１】
しかし、図５に示すリングオシレータでは、制御電圧信号ＶＣＴＲＬ，ＶＣＴＲＬ２の電位が、ＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）のスイッチング動作の影響を受けて変動する。この制御電圧信号ＶＣＴＲＬ，ＶＣＴＲＬ２の電位変動を抑制するようにしたのが、図６に示すリングオシレータである。
【００４２】
図６において、ＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）の一端側には、電圧フォロワ構成のＯＰアンプ１４を介して制御電圧信号ＶＣＴＲＬが入力される。ＣＭＯＳインバータ回路（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）の各一端側には、共通に電圧フォロワ構成のＯＰアンプ１４を介して制御電圧信号ＶＣＴＲＬ２が入力される。ＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）の各他端は共通に直接回路グランドに接続される。電圧フォロワ構成のＯＰアンプ１４，１５は、電圧・電圧変換のレギュレータになっている。この構成では、ＯＰアンプ１４，１５の各非反転入力端子（＋）が、制御電圧が入力される制御端子である。
【００４３】
次に、図７に示すリングオシレータでは、図６に示したリングオシレータにおけるＯＰアンプ１４，１５に代えて、一端側が回路電源ＶＤＤに接続されるカレントミラー回路（Ｑ４１，Ｑ４２）（Ｑ５１，Ｑ５２）と、制御端子を構成するＮＭＯＳトランジスタＱ４３，Ｑ５３とが設けられている。
【００４４】
カレントミラー回路（Ｑ４１，Ｑ４２）では、他端側であるＰＭＯＳトランジスタＱ４２のドレイン端子がＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）の一端側に接続され、同じ他端側であるダイオード接続されたＰＭＯＳトランジスタＱ４１のドレイン端子と回路グランドとの間に配置されるＮＭＯＳトランジスタＱ４３のゲート端子に制御電圧信号ＶＣＴＲＬが入力される。これによって、制御電圧信号ＶＣＴＲＬの電圧値に対応したミラー電流がＰＭＯＳトランジスタＱ４２のドレイン端子からＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）の一端側に供給され、ＣＭＯＳインバータ回路（Ｑ１１，Ｑ２１）の遅延時間がミラー電流値に応じて増減変更される。
【００４５】
カレントミラー回路（Ｑ５１，Ｑ５２）では、他端側であるＰＭＯＳトランジスタＱ５１のドレイン端子がＣＭＯＳインバータ回路（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）の各一端側に接続され、同じ他端側であるダイオード接続されたＰＭＯＳトランジスタＱ５２のドレイン端子と回路グランドとの間に配置されるＮＭＯＳトランジスタＱ５３のゲート端子に制御電圧信号ＶＣＴＲＬ２が入力される。これによって、制御電圧信号ＶＣＴＲＬ２の電圧値に対応したミラー電流がＰＭＯＳトランジスタＱ５１のドレイン端子からＣＭＯＳインバータ回路（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）の各一端側に供給され、ＣＭＯＳインバータ回路（Ｑ１２，Ｑ２２）（Ｑ１３，Ｑ２３）の遅延時間がミラー電流値に応じて増減変更される。
【００４６】
以上のように、本第１の実施の形態によれば、簡易な回路構成で、かつ複雑な制御を要さずに、ＶＣＯ回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減可能なＰＬＬ回路が得られる。
【００４７】
（第２の実施の形態）
図８は、本発明の第２の実施の形態にかかる電圧制御発振回路を用いるＰＬＬ回路の構成を示すブロック図である。なお、図８では、図１（第１の実施の形態）に示した構成要素と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、本第２の実施の形態に関わる部分を中心に説明する。
【００４８】
図８に示すように、本第２の実施の形態によるＰＬＬ回路では、図１（第１の実施の形態）に示した構成において、ＶＣＯ回路４ａに代えてＶＣＯ回路４ｂが設けられている。ＶＣＯ回路４ｂは、ＬＰＦ３から、制御電圧信号ＶＣＴＲＬの他に、ＬＰＦ３を構成する抵抗素子３ａと容量素子３ｂとの接続端に現れる電位が制御電圧信号ＶＬＦＣとして入力される。
【００４９】
制御電圧信号ＶＬＦＣに含まれる周波数成分の帯域は、制御電圧信号ＶＣＴＲＬに含まれる周波数成分の帯域よりも低い帯域である。なお、ＬＰＦ３が、図２に示した構成である場合は、制御電圧信号ＶＬＦＣは、ＯＰアンプ８の非反転入力端子（＋）とチャージポンプ回路２のスイッチ２ｂ，２ｃの接続端とを接続するラインから取り出される。
【００５０】
（本第２の実施の形態にかかるＶＣＯ回路４ｂの構成）
図９は、図８に示すＶＣＯ回路４ｂの構成例を示す回路図である。図９に示すように、ＶＣＯ回路４ｂは、例えば図３に示したリングオシレータ１１のみで構成される。制御電圧信号ＶＣＴＲＬは、出力クロックＣＬＫＯＵＴが入力する初段遅延回路１１ａの制御端子に入力される。そして、制御電圧信号ＶＬＦＣは、中間段遅延回路１１ｂと出力クロックＣＬＫＯＵＴを出力する終段遅延回路１１ｃの各制御端子に共通に入力される。但し、これは一例であって、遅延回路１１ａ，１１ｂの各制御端子に共通に制御電圧信号ＶＣＴＲＬを入力し、遅延回路１１ｃの制御端子に制御電圧信号ＶＬＦＣを入力することでもよい。
【００５１】
図５〜図７に示した構成も、ＶＣＴＲＬ２をＶＬＦＣとすることで、ＶＣＯ回路４ｂを構成するリングオシレータ１１として同様に用いることができる。
【００５２】
（本第２の実施の形態にかかるＶＣＯ回路４ｂの動作）
制御電圧信号ＶＬＦＣの周波数帯域は、制御電圧信号ＶＣＴＲＬの周波数帯域よりも低い帯域であるので、ＶＣＯ回路４ｂのＶＣＯゲインは、ＶＣＯ回路４ａと同様の特性になる。すなわち、制御電圧信号ＶＣＴＲＬに含まれる周波数成分が、制御電圧信号ＶＬＦＣの周波数帯域よりも低い周波数で変化するときのＶＣＯゲインはＫｖｃｏ＿ＤＣとなる。
【００５３】
また、制御電圧信号ＶＣＴＲＬに含まれる周波数成分が、制御電圧信号ＶＬＦＣの周波数帯域よりも高い周波数で変化するときのＶＣＯゲインは、図９に示す構成では、Ｋｖｃｏ＿ＤＣ／３となる。なお、前記したように、遅延回路１１ａ，１１ｂの各制御端子に共通に制御電圧信号ＶＣＴＲＬを入力し、遅延回路１１ｃの制御端子に制御電圧信号ＶＬＦＣを入力する構成でのＶＣＯゲインは、Ｋｖｃｏ＿ＤＣの２／３になる。
【００５４】
したがって、ＶＣＯ回路４ｂでは、制御電圧信号ＶＣＴＲＬにノイズが載っても、制御電圧信号ＶＬＦＣの周波数帯域よりも高い周波数側ではＶＣＯゲインが小さくなるので、出力クロックＣＬＫＯＵＴに現れる高周波のジッターを小さくすることができる。
【００５５】
以上のように、本第２の実施の形態によれば、第１の実施の形態と同様の作用・効果が得られる。加えて、ＶＣＯ回路は、リングオシレータのみで構成できるので、第１の実施の形態よりもＶＣＯ回路の簡素化が図れる。
【００５６】
（第３の実施の形態）
図１０は、本発明の第３の実施の形態として、図８（第２の実施の形態）に示したＰＬＬ回路における電圧制御発振回路の他の構成例（その１）を示す回路図である。
【００５７】
図１０に示すように、本発明の第３の実施の形態にかかる電圧制御発振回路（ＶＣＯ）４ｃは、図９に示したＶＣＯ回路４ｂにおいて、ＬＰＦ１７が、制御電圧信号ＶＬＦＣを遅延回路１１ｂ、１１ｃの各制御端子に入力する経路に設けられている。ＬＰＦ１７は、制御電圧信号ＶＬＦＣから低帯域の制御電圧信号ＶＬＦＣ２を抽出して遅延回路１１ｂ、１１ｃの各制御端子に出力する。
【００５８】
図１０に示す構成によれば、制御電圧信号ＶＬＦＣ２に含まれる周波数成分の帯域は、ＬＰＦ３からの制御電圧信号ＶＬＦＣに含まれる周波数成分の帯域よりも低く設定できるので、ＶＣＯ回路４ｃでは、ＶＣＯゲインを１／３にする周波数帯域を第２の実施の形態よりも低周波側に設定することができる。
【００５９】
つまり、本第３の実施の形態によれば、ＶＣＯゲインを１／３にする周波数帯域をＰＬＬ回路のループバンド幅よりも低い領域に設定することで、ＰＬＬ回路のフィードバック系によるノイズ抑圧機能を有効に利用することができるようになる。
【００６０】
（第４の実施の形態）
図１１は、本発明の第４の実施の形態として、図８（第２の実施の形態）に示したＰＬＬ回路における電圧制御発振回路の他の構成例（その２）を示す回路図である。
【００６１】
図１１に示すように、本発明の第４の実施の形態にかかる電圧制御発振回路（ＶＣＯ）４ｄは、ＬＣ共振器１９によって構成される。ＬＣ共振器１９は、インダクタＬｎ，Ｌｐと、電圧依存容量素子であるバラクタＣｎ０，Ｃｎ１，Ｃｐ０，Ｃｐ１と、ＭＯＳトランジスタＭＮ，ＭＰとを備えている。ＭＯＳトランジスタＭＮ，ＭＰは、それぞれのゲート端子とドレイン端子とが互いに交差接続されている。
【００６２】
図１１に示す例では、回路電源ＶＤＤにインダクタＬｎ，Ｌｐの一端側が接続され、インダクタＬｎ，Ｌｐの他端側にＭＯＳトランジスタＭＮ，ＭＰのドレイン端子が接続される。ＭＯＳトランジスタＭＮ，ＭＰのソース端子は電流源を介して回路グランドに接続されている。そして、バラクタＣｎ０，Ｃｎ１の一端側がインダクタＬｎの他端側とＭＯＳトランジスタＭＮとの接続端に接続され、バラクタＣｐ０，Ｃｐ１の一端側がインダクタＬｐの他端側とＭＯＳトランジスタＭＰとの接続端に接続されている。
【００６３】
インダクタＬｎ，ＬｐとバラクタＣｎ０，Ｃｎ１，Ｃｐ０，Ｃｐ１とは、ＬＣタンク回路を構成し、バラクタＣｎ０，Ｃｎ１，Ｃｐ０，Ｃｐ１の他端側に入力される制御電圧信号に応じて、バラクタＣｎ０，Ｃｎ１，Ｃｐ０，Ｃｐ１の容量値が変化し、ＬＣタンク回路のインピーダンス値が可変することで、発振周波数を変化させる。その際、交差接続されたＭＯＳトランジスタＭＮ，ＭＰは、インダクタＬｎ，Ｌｐに生ずる抵抗損失を打ち消す負性抵抗素子として機能する。
【００６４】
一般的なＬＣ共振器では、インダクタＬｎ，Ｌｐに対してそれぞれ１つのバラクタが設けられ、共通の制御電圧信号が入力される。または、インダクタＬｎ，Ｌｐに対してそれぞれ２つのバラクタが設けられる場合は、各一方のバラクタに共通の制御電圧信号が入力され、各他方のバラクタは回路グランドに接続される構成である。
【００６５】
本第４の実施の形態では、図１１に示すように、バラクタＣｎ０，Ｃｐ０の各他端側には、制御電圧信号ＶＬＦＣが入力される。バラクタＣｎ１，Ｃｐ１の各他端側には、制御電圧信号ＶＣＴＲＬが入力される。すなわち、ＬＣ共振器１９の発振周波数は、制御電圧信号ＶＣＴＲＬ及び制御電圧信号ＶＬＦＣの電位に応じて変化する。つまり、バラクタＣｎ１，Ｃｐ１は、第１の可変容量素子に対応し、バラクタＣｎ０，Ｃｐ０は、第２の可変容量素子に対応している。
【００６６】
ここで、バラクタＣｎ０，Ｃｎ１，Ｃｐ０，Ｃｐ１の各他端側に同じ制御電圧信号が入力される場合に、バラクタＣｎ０とバラクタＣｐ０との容量値は等しくＣ＿ｄｃとし、バラクタＣｎ１とバラクタＣｐ１との容量値は等しくｍ×Ｃ＿ｄｃとする。なお、ｍは正の整数である。また、バラクタＣｎ０，Ｃｎ１，Ｃｐ０，Ｃｐ１の他端側に共通に制御電圧信号ＶＣＴＲＬを入力したときのＶＣＯ回路４ｄのＶＣＯゲインを、Ｋｖｃｏ＿ＤＣ２とする。このＫｖｃｏ＿ＤＣ２は、図４に示したＫｖｃｏ＿ＤＣに対応する。
【００６７】
そうすると、図１１に示すように、バラクタＣｎ０，Ｃｐ０の各他端側に制御電圧信号ＶＬＦＣを入力し、バラクタＣｎ１，Ｃｐ１の各他端側に制御電圧信号ＶＣＴＲＬを入力して動作させたＶＣＯ回路４ｄのＶＣＯゲインは、制御電圧信号ＶＣＴＲＬに含まれる周波数成分が、制御電圧信号ＶＬＦＣの周波数帯域よりも低い周波数で変化するときＫｖｃｏ＿ＤＣ２となり、制御電圧信号ＶＬＦＣの周波数帯域よりも高い周波数で変化するときＫｖｃｏ＿ＤＣ２／（ｍ＋１）となる。
【００６８】
以上のように、本第４の実施の形態によれば、ＬＣ共振器型ＶＣＯ回路を用いる場合、前段のＬＰＦから、本来の制御電圧信号ＶＣＴＲＬとそれよりも低周波帯域の制御電圧信号ＶＬＦＣとを入力し、それぞれでバラクタの容量値を変更するようにしたので、制御電圧信号ＶＣＴＲＬが制御電圧信号ＶＬＦＣの周波数帯域よりも高い周波数で変化するときのＶＣＯゲインをｍ／（ｍ＋１）に低減することができ、第１の実施の形態等と同様に、出力クロックのジッターを低減できるＰＬＬ回路が得られる。
【００６９】
（第５の実施の形態）
図１２は、本発明の第５の実施の形態として、図８（第２の実施の形態）に示したＰＬＬ回路における電圧制御発振回路の他の構成例（その３）を示す回路図である。
【００７０】
図１２に示すように、本発明の第５の実施の形態にかかる電圧制御発振回路（ＶＣＯ）４ｅは、図１１に示したＶＣＯ回路４ｄにおいて、ＬＰＦ２１が、制御電圧信号ＶＬＦＣをバラクタＣｎ０，Ｃｐ０の各他端側に入力する経路に設けられている。ＬＰＦ２１は、制御電圧信号ＶＬＦＣから低周波帯域の制御電圧信号ＶＬＦＣ２を抽出してバラクタＣｎ０，Ｃｐ０の各他端側に出力する。
【００７１】
図１２に示す構成によれば、制御電圧信号ＶＬＦＣ２に含まれる周波数成分の帯域は、ＬＰＦ３からの制御電圧信号ＶＬＦＣに含まれる周波数成分の帯域よりも低く設定できるので、ＶＣＯ回路４ｅでは、ＶＣＯゲインをｍ／（ｍ＋１）にする周波数帯域を第２の実施の形態よりも低周波側に設定することができる。
【００７２】
つまり、本第５の実施の形態によれば、第３の実施の形態と同様に、ＡＣ的なＶＣＯゲインを低くする周波数帯域をＰＬＬ回路のループバンド幅よりも低い領域に設定することで、ＰＬＬ回路のフィードバック系によるノイズ抑圧機能を有効に利用することができるようになる。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施の形態にかかる電圧制御発振回路を用いるＰＬＬ回路の構成を示すブロック図である。
【図２】図１に示すＬＰＦの他の構成例を示す回路図である。
【図３】図１に示すＶＣＯ回路の構成例を示す回路図である。
【図４】図３に示すＶＣＯ回路の動作特性を説明する特性図である。
【図５】図３に示すリングオシレータの構成例（その１）を示す回路図である。
【図６】図３に示すリングオシレータの構成例（その２）を示す回路図である。
【図７】図３に示すリングオシレータの構成例（その３）を示す回路図である。
【図８】本発明の第２の実施の形態にかかる電圧制御発振回路を用いるＰＬＬ回路の構成を示すブロック図である。
【図９】図８に示すＶＣＯ回路の構成例を示す回路図である。
【図１０】本発明の第３の実施の形態として、図８（第２の実施の形態）に示したＰＬＬ回路における電圧制御発振回路の他の構成例（その１）を示す回路図である。
【図１１】本発明の第４の実施の形態として、図８（第２の実施の形態）に示したＰＬＬ回路における電圧制御発振回路の他の構成例（その２）を示す回路図である。
【図１２】本発明の第５の実施の形態として、図８（第２の実施の形態）に示したＰＬＬ回路における電圧制御発振回路の他の構成例（その３）を示す回路図である。
【符号の説明】
【００７４】
１  位相周波数比較回路（ＰＦＤ回路）
２  チャージポンプ回路
３  低域通過フィルタ（ＬＰＦ）
３ａ  抵抗素子
３ｂ  容量素子
４ａ，４ｂ，４ｃ，４ｄ，４ｅ  電圧制御発振回路（ＶＣＯ回路）
５  分周回路
６  接続ライン
７  容量素子
８  ＯＰアンプ
９  チャージポンプ回路
１１  リングオシレータ
１１ａ，１１ｂ，１１ｃ  遅延回路
１２，１７，２１  低域通過フィルタ（ＬＰＦ）
１９  ＬＣ共振器
Ｌｎ，Ｌｐ  インダクタ
Ｃｎ０，Ｃｎ１，Ｃｐ０，Ｃｐ１  バラクタ
ＭＮ，ＭＰ  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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