(57)【要約】【課題】ビット線にリーク電流があっても誤動作が生じにくい半導体記憶装置及びその制御方法を提供する。【解決手段】ビット線と、ビット線に接続された複数のメモリセルと、ビット線のプリチャージ回路と、ビット線のリーク電流検出回路と、リーク電流検出回路の検出結果によりプリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路と、を有する。リーク電流が大きいほどプリチャージの解除タイミングが遅くなるように制御する。【選択図】図１
2010097642.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
前記ビット線に接続された複数のメモリセルと、
前記ビット線のプリチャージ回路と、
前記ビット線のリーク電流検出回路と、
前記リーク電流検出回路の検出結果により前記プリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路と、
を有する半導体記憶装置。
【請求項２】
複数のワード線と、
前記複数のワード線と交差する方向に設けられた複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交点にそれぞれ対応して設けられた複数のメモリセルと、
前記複数のビット線対のビット線毎に設けられた複数のプリチャージ回路と、
前記複数のビット線毎に設けられた複数のリーク電流検出回路と、
前記複数のビット線毎に設けられた複数のプリチャージ解除タイミング制御回路であって、それぞれ対応するビット線の前記リーク電流検出回路の検出結果により対応するビット線の前記プリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路と、
を有する半導体記憶装置。
【請求項３】
前記プリチャージ解除タイミング制御回路は、前記リーク電流検出回路の検出したリーク電流が大きいほどプリチャージ解除タイミングが遅くなるように制御する請求項１又は２記載の半導体記憶装置。
【請求項４】
前記リーク電流検出回路が、前記ビット線のリーク電流を基準値と比較し、その比較結果により前記プリチャージ解除タイミング制御回路のプリチャージ解除タイミングを制御する請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記プリチャージ解除タイミング制御回路が、前記リーク電流検出回路の検出結果に基づいて解除タイミングの異なる複数のプリチャージ親信号から一つを選択して前記プリチャージ回路のプリチャージタイミング制御信号として与える請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
前記リーク電流検出回路が、
一端が基準電位に接続された基準抵抗と、
入力が前記ビット線に接続され、出力が前記基準抵抗の他端に接続されたカレントミラー回路と、
前記基準抵抗の他端の電圧を判定する判定回路と、
を備えた請求項１乃至５いずれか１項記載の半導体記憶装置。
【請求項７】
前記リーク電流検出回路が、前記判定回路の判定結果を保持する保持回路をさらに備えた請求項６記載の半導体記憶装置。
【請求項８】
前記プリチャージの解除後、前記複数のメモリセルのうち選択したメモリセルから前記ビット線を介して読み出したデータを増幅するためのセンスアンプであって、センスアンプイネーブル信号により活性化されるセンスアンプを備え、
前記プリチャージの解除から前記センスアンプイネーブル信号の活性化までのタイミングが、プリチャージ解除が遅くなるほど、短くなるように制御される請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項９】
前記プリチャージ解除タイミング制御回路が、
前記半導体記憶装置に対する読み出し動作時に、前記リーク電流検出回路の検出結果による前記プリチャージ回路のプリチャージ解除タイミングの制御を行い、書き込み動作時には、前記検出結果によるプリチャージ解除タイミングの制御を行わず、プリチャージ解除タイミングを固定化した請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項１０】
前記複数のビット線対のそれぞれ対をなすビット線の間にプリチャージ電圧レベルが等しくなるように制御するイコライズ回路を設けた請求項２記載の半導体記憶装置。
【請求項１１】
前記メモリセルが、ＳＲＡＭメモリセルである請求項１乃至１０いずれか１項記載の半導体記憶装置。
【請求項１２】
ビット線と、
前記ビット線に接続された複数のメモリセルと、
前記ビット線のプリチャージ回路と、
前記複数のメモリセルのうち選択したメモリセルから前記ビット線を介して読み出したデータを増幅するセンスアンプと、
前記ビット線のリーク電流検出回路と、
を備えた半導体記憶装置のタイミング制御方法であって、
前記プリチャージ回路により前記ビット線をプリチャージする前に、前記リーク電流検出回路により前記ビット線のリーク電流を検出し、
前記リーク電流の検出結果に基づいて、前記リーク電流が大きいほど前記プリチャージ回路によるプリチャージの解除タイミングから前記センスアンプを活性化するタイミングまでの時間が短くなるように制御する半導体記憶装置のタイミング制御方法。
【請求項１３】
前記リーク電流が大きいほど前記プリチャージ回路によるプリチャージ解除タイミングが遅くなるように制御する請求項１２記載の半導体記憶装置のタイミング制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのタイミング制御方法に関する。特に、ビット線のリーク電流に起因する誤動作を防止するための回路技術に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い、トランジスタのオフリーク電流の影響が顕在化してきている。特に、ＳＲＡＭセルにおいてはアクセストランジスタのオフリーク電流の影響が問題となる。同一コラムのビット線対上の複数のＳＲＡＭセルのアクセストランジスタのオフリーク電流の総和（以下、「ビット線リーク電流」と称する）が、読み出し選択される単一のＳＲＡＭセルの読み出し電流に匹敵するほど大きくなると、ビット線対に所要の差電位が確保できなくなる。更に、ビット線リーク電流が、読み出し電流を上回れば、いくらセンスアンプを活性化するための待機時間を延ばしても、必要な差電位が得られず読み出しができなくなる。しかもアクセストランジスタのオフリーク電流の主要素であるジャンクション性リークは、高温時には大きく増加し、車載用途など高温動作の要求に対して大きな設計課題となる。
【０００３】
ビット線リーク電流に対する影響を緩和した従来の半導体記憶装置が特許文献１に記載されている。図８に、この特許文献１記載の半導体記憶装置の回路図を示す。図８の半導体記憶装置は、ｍ及びｎを１以上の整数とするとき、ｍ＋１個のロウとｎ＋１個のコラムとを持つＳＲＡＭメモリセルアレイ２００を備えている。ただし、図面の簡略化のため、各々６トランジスタ構成を持つ４個のメモリセル２０１，２０２，２０３，２０４のみを図示する。第１及び第２のメモリセル２０１，２０２はコラム０の相補ビット線対ＢＩＴ０，ＮＢＩＴ０に、第３及び第４のメモリセル２０３，２０４はコラムｎの相補ビット線対ＢＩＴｎ，ＮＢＩＴｎにそれぞれ接続されている。また、第１及び第３のメモリセル２０１，２０３はロウ０のワード線ＷＬ０に、第２及び第４のメモリセル２０２，２０４はロウｍのワード線ＷＬｍにそれぞれ接続されている。ＶＤＤは電源電圧、ＶＳＳは接地電圧である。
【０００４】
なお、以下の説明では必要に応じて、相補ビット線対ＢＩＴ０，ＮＢＩＴ０のうちの一方（ＢＩＴ０）を正転ビット線と呼び、他方（ＮＢＩＴ０）を反転ビット線と呼ぶこととする。図８中のＢＵＳ及びＮＢＵＳは複数のコラムに共用される相補バス線対である。以下の説明では必要に応じて、相補バス線対ＢＵＳ，ＮＢＵＳのうちの一方（ＢＵＳ）を正転バス線と呼び、他方（ＮＢＵＳ）を反転バス線と呼ぶこととする。
【０００５】
図８に示したプリチャージ回路２１０、第１及び第２の電圧転送スイッチ２２１，２２２、第１及び第２の電圧入出力回路（ＶＩＯ）２３１，２３２並びにコラムスイッチ２４１は、コラム０に属する。
【０００６】
プリチャージ回路２１０は、プリチャージ信号ＰＣＧがローレベルのときに、相補ビット線対ＢＩＴ０，ＮＢＩＴ０を電源電圧ＶＤＤと同じ電圧にプリチャージする回路である。
【０００７】
図８中の第１及び第２の電圧入出力回路２３１，２３２には、ＶＤＤよりも高い電源電圧（ＶＤＤ２：不図示）が与えられ、電源電圧ＶＤＤ２よりも若干低い電圧がバイアス設定電圧として与えられるようになっている。
【０００８】
第１の電圧転送スイッチ２２１は、スイッチ制御信号ＶＳＷがローレベルのときに正転ビット線ＢＩＴ０の電圧を第１の電圧入出力回路２３１に入力電圧として与えた後、スイッチ制御信号ＶＳＷがハイレベルになったとき、第２の電圧入出力回路２３２の出力電圧を正転ビット線ＢＩＴ０へ供給するスイッチである。
【０００９】
第２の電圧転送スイッチ２２２は、スイッチ制御信号ＶＳＷがローレベルのときに反転ビット線ＮＢＩＴ０の電圧を第２の電圧入出力回路２３２に入力電圧として与えた後、スイッチ制御信号ＶＳＷがハイレベルになったとき、第１の電圧入出力回路２３１の出力電圧を反転ビット線ＮＢＩＴ０へ供給するスイッチである。
【００１０】
コラムスイッチ２４１は、コラム０のコラム選択信号ＣＡ０がハイレベルのときに正転ビット線ＢＩＴ０を正転バス線ＢＵＳに、反転ビット線ＮＢＩＴ０を反転バス線ＮＢＵＳにそれぞれ接続する。
【００１１】
コラムｎでも同様に、プリチャージ回路２１１、第１及び第２の電圧転送スイッチ２２３，２２４、第１及び第２の電圧入出力回路２３３，２３４並びにコラムスイッチ２４２が設けられている。ＣＡｎは、コラムｎのコラム選択信号である。
【００１２】
図８の半導体集積回路は、センスアンプ２５０と、出力バッファ２６０とを更に有している。センスアンプ２５０は、複数のコラムに共用される差動増幅回路であって、センスアンプイネーブル信号ＳＡＥがハイレベルのときに、相補バス線対ＢＵＳ，ＮＢＵＳの間の電位差を増幅するように、高い方の電圧を電源電圧ＶＤＤまで、低い方の電圧を接地電圧ＶＳＳまでそれぞれドライブする。出力バッファ２６０は、センスアンプ２５０により増幅された正転バス線ＢＵＳの電圧をデータ出力信号ＤＯＵＴとして出力する。
【００１３】
図９は、図８の半導体記憶装置のタイミング波形図である。図９において、Ｒ１は第１の読み出しサイクル、Ｒ２は第２の読み出しサイクルである。ここでは、第１の読み出しサイクルＲ１において第１のメモリセル２０１からデータ“０”が、第２の読み出しサイクルＲ２において第２のメモリセル２０２からデータ“１”がそれぞれ読み出されるものとする。また、コラム０に属する全メモリセル２０１，２０２において、正転ビット線ＢＩＴ０側に位置する第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流は、反転ビット線ＮＢＩＴ０側に位置する第２のＮチャネルＭＯＳアクセストランジスタ６のオフリーク電流に比べて大きいものとする。
【００１４】
まず、第１の読み出しサイクルＲ１について説明する。期間Ｔ１〜Ｔ３は準備期間であり、期間Ｔ４及びＴ５は実読み出し期間である。期間Ｔ１では、コラム０に属する全メモリセル２０１，２０２のワード線ＷＬ０，ＷＬｍをローレベルに保持し、かつスイッチ制御信号ＶＳＷをローレベルに保持したまま、プリチャージ信号ＰＣＧをローレベルにして、プリチャージ回路２１０は、電源電圧ＶＤＤにチャージされた正転ビット線ＢＩＴ０と、接地電圧ＶＳＳにディスチャージされた反転ビット線ＮＢＩＴ０とを、いずれも電源電圧ＶＤＤにプリチャージする。
【００１５】
期間Ｔ２では、プリチャージ信号ＰＣＧをハイレベルに戻すことにより、プリチャージ回路２１０の動作を停止させる。プリチャージ停止後、正転ビット線ＢＩＴ０の電圧は、コラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流により徐々に低下する。反転ビット線ＮＢＩＴ０の電圧も、コラム０に属する全メモリセル２０１，２０２中の第２のＮチャネルＭＯＳアクセストランジスタ６のオフリーク電流により徐々に低下する。ただし、第２のＮチャネルＭＯＳアクセストランジスタ６よりも第１のＮチャネルＭＯＳアクセストランジスタ５の方がオフリーク電流が大きいものとしているので、反転ビット線ＮＢＩＴ０よりも正転ビット線ＢＩＴ０の方が電圧低下量が大きくなり、第１の電圧転送スイッチ２２１は正転ビット線ＢＩＴ０の電圧を第１の電圧入出力回路２３１に入力電圧として与え続け、第２の電圧転送スイッチ２２２は反転ビット線ＮＢＩＴ０の電圧を第２の電圧入出力回路２３２に入力電圧として与え続ける。
【００１６】
期間Ｔ３では、スイッチ制御信号ＶＳＷをハイレベルにする。スイッチ制御信号ＶＳＷのハイレベルに応答して、第１の電圧転送スイッチ２２１は第２の電圧入出力回路２３２の出力電圧を正転ビット線ＢＩＴ０へ、第２の電圧転送スイッチ２２２は第１の電圧入出力回路２３１の出力電圧を反転ビット線ＮＢＩＴ０へそれぞれ供給を行い、期間Ｔ２の最後における相補ビット線対ＢＩＴ０，ＮＢＩＴ０の各々の電圧の関係が、期間Ｔ３の最後では逆転する。つまり、相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間で電圧交換が実行されるのである。また、期間Ｔ３において、当該サイクルの読み出し対象である第１のメモリセル２０１が属するコラム０を選択するように、コラム０のコラム選択信号ＣＡ０をハイレベルにし、かつ他の全てのコラム選択信号ＣＡｎをローレベルにし、コラム０の相補ビット線対ＢＩＴ０，ＮＢＩＴ０のみが相補バス線対ＢＵＳ，ＮＢＵＳに接続される。
【００１７】
期間Ｔ４では、スイッチ制御信号ＶＳＷをローレベルに戻すことにより、第１及び第２の電圧転送スイッチ２２１，２２２を第１及び第２の電圧入出力回路２３１，２３２の入力側に切り換え、第１及び第２の電圧入出力回路２３１，２３２による相補ビット線対ＢＩＴ０，ＮＢＩＴ０の駆動が解除され、同時に、ロウ０のワード線ＷＬ０をハイレベルとすることにより、第１のメモリセル２０１にセルデータ“０”に応じたアクティブな出力動作をさせる。つまり、第１のメモリセル２０１中の第１のＮチャネルＭＯＳドライブトランジスタ２が、第１のＮチャネルＭＯＳアクセストランジスタ５を介して正転ビット線ＢＩＴ０をローレベルにドライブする。したがって、正転ビット線ＢＩＴ０の電圧は下がり、第２のメモリセル２０２を含むコラム０の他の全てのメモリセル中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流が、正転ビット線ＢＩＴ０の急速な電圧低下を助ける。したがって、期間Ｔ４の最後では、正転ビット線ＢＩＴ０の電圧が反転ビット線ＮＢＩＴ０の電圧を下回ることとなり、かつ相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間の電位差（つまり、相補バス線対ＢＵＳ，ＮＢＵＳの間の電位差）がセンスアンプ２５０の動作にとって必要な大きさを上回ることとなる。
【００１８】
期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをハイレベルとすることにより、センスアンプ２５０を起動し、正転ビット線ＢＩＴ０及び正転バス線ＢＵＳの電圧は接地電圧ＶＳＳまで、反転ビット線ＮＢＩＴ０及び反転バス線ＮＢＵＳの電圧は電源電圧ＶＤＤまでそれぞれ増幅され、得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通してデータ出力信号ＤＯＵＴ（＝０）となる。
【００１９】
以上の動作により、期間Ｔ２でプリチャージが解除された後、期間Ｔ４、Ｔ５で読み出し動作を行う前に、期間Ｔ３で、正転ビット線ＢＩＴ０と反転ビット線ＮＢＩＴ０の電圧を交換することにより、ビット線リーク電流に対する影響を緩和することができる旨が特許文献１には、記載されている。
【００２０】
また、特許文献２の図１２（ｃ）等には、ＳＲＡＭのビット線対の各ビット線に接続するプリチャージ回路のプリチャージ解除タイミングを通常動作時より、検査時に速くすることにより、スタティックノイズマージンテストを行う半導体記憶装置が記載されている。
【特許文献１】特開２００５−３４６７４９号公報
【特許文献２】特開２００７−１０２９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
以下の分析は本発明において与えられる。上述したように、特許文献１では、期間Ｔ３において、正転ビット線ＢＩＴ０と反転ビット線ＮＢＩＴ０の電圧交換することによりビット線リーク電流の影響を緩和させている。しかし、正常に動作させるには、電圧入出力回路に入力として取り込んだ電圧と等しい電圧を出力させる必要がある。ここで、相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間での電圧交換は、電圧転送スイッチ２２１および電圧転送スイッチ２２２の切り換えにて行なわれるが、同時に電圧入出力回路２３１および電圧入出力回路２３２の入力電圧（ビット線対の電圧）は切り離されてしまう。しかし、電圧入出力回路は、入力された電圧を取り込み、かつ当該取り込んだ電圧と等しい電圧を出力する機能を有しているために入力電圧が切り離され、電圧転送スイッチが電圧入出力回路の出力電圧とビット線対と接続している状態においても、当該取り込んだ電圧を入力電圧として保持する必要がある。入力電圧は、電圧転送スイッチによりビット線対と切り離された時点でハイ・インピーダンス状態になるために、電源ノイズやリークによる電位変動の考慮が必要である。半導体の微細化に伴う低電圧動作下においては、電位変動の影響が増加し電圧転送スイッチが電圧入出力回路の出力電圧とビット線対と接続している状態において、電圧入出力回路の入力電圧が変動してしまう事で所望の電位交換ができなくなるなどビット線リーク電流によりビット線対の差電位が減少し、安定した歩留りの確保ができなくなるという課題があった。
【課題を解決するための手段】
【００２２】
本発明の１つの側面による半導体記憶装置は、ビット線と、前記ビット線に接続された複数のメモリセルと、前記ビット線のプリチャージ回路と、を備える。さらに、前記ビット線のリーク電流検出回路と、前記リーク電流検出回路の検出結果により前記プリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路と、を有する。
【００２３】
また、本発明の他の側面による半導体記憶装置は、複数のワード線と、前記複数のワード線と交差する方向に設けられた複数のビット線対と、前記複数のワード線と前記複数のビット線対との交点にそれぞれ対応して設けられた複数のメモリセルと、前記複数のビット線対のビット線毎に設けられた複数のプリチャージ回路と、を備える。さらに、前記複数のビット線毎に設けられた複数のリーク電流検出回路と、前記複数のビット線毎に設けられた複数のプリチャージ解除タイミング制御回路であって、それぞれ対応するビット線の前記リーク電流検出回路の検出結果により対応するビット線の前記プリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路と、を有する。
【００２４】
本発明のさらに他の側面による半導体記憶装置の制御方法は、ビット線と、前記ビット線に接続された複数のメモリセルと、前記ビット線のプリチャージ回路と、前記複数のメモリセルのうち選択したメモリセルから前記ビット線を介して読み出したデータを増幅するセンスアンプと、前記ビット線のリーク電流検出回路と、を備えた半導体記憶装置のタイミング制御方法である。前記プリチャージ回路により前記ビット線をプリチャージする前に前記リーク電流検出回路により前記ビット線のリーク電流を検出し、前記リーク電流の検出結果に基づいて、前記リーク電流が大きいほど前記プリチャージ回路によるプリチャージの解除タイミングから前記センスアンプを活性化するタイミングまでの時間が短くなるように制御する。
【発明の効果】
【００２５】
本発明の一側面によれば、ビット線リーク電流の検出結果によりプリチャージ回路のプリチャージ解除タイミングを制御するので、ビット線リーク電流によるビット線の電位の変動を考慮して、プリチャージ解除タイミングを決定することができ、ビット線リーク電流による誤動作を防ぐことができる。
また、本発明の他の側面によれば、ビット線リーク電流の検出結果によりプリチャージ解除タイミングからセンスアンプ活性化までの時間を制御するのでビット線リーク電流による誤動作を防ぐことができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００２７】
本発明の一実施形態の半導体記憶装置は、例えば、図１、図６、図７に示すように、ビット線（例えばＢＩＴ０）と、ビット線に接続された複数のメモリセル（２０１、２０２）と、ビット線のプリチャージ回路５０１と、ビット線のリーク電流検出回路３０１と、リーク電流検出回路の検出結果により前記プリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路３１１と、を有する。
【００２８】
また、本発明の一実施形態の半導体記憶装置は、複数のワード線（例えば、ＷＬ０〜ｍ）と、複数のワード線と交差する方向に設けられた複数のビット線対（ＢＩＴ０とＮＢＩＴ０〜ＢＩＴｎとＮＢＩＴｎ）と、複数のワード線と前記複数のビット線対との交点にそれぞれ対応して設けられた複数のメモリセル（２０１〜２０４）と、複数のビット線対のビット線毎に設けられた複数のプリチャージ回路（５０１〜５０４）と、複数のビット線毎に設けられた複数のリーク電流検出回路（３０１〜３０４）と、複数のビット線毎に設けられた複数のプリチャージ解除タイミング制御回路であってそれぞれ対応するビット線の前記リーク電流検出回路の検出結果により対応するビット線の前記プリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路（３１１〜３１４）と、を有する。上記構成によれば、ビット線毎のリーク電流に基づいて、ビット線毎にプリチャージ解除タイミングを変えることができる。
【００２９】
また、本発明の一実施形態の半導体記憶装置において、プリチャージ解除タイミング制御回路（例えば３１１）は、リーク電流検出回路の検出したリーク電流が大きいほどプリチャージ解除タイミングが遅くなるように制御することができる。上記構成によれば、リーク電流が大きいほど、プリチャージ解除タイミングが遅くなるので、リーク電流が大きい場合もプリチャージした電圧を維持できる。また、プリチャージした電圧をディスチャージする場合は、本来のディスチャージ電流にリーク電流が加算されるので、リーク電流が大きければそれだけ高速にディスチャージができるので、プリチャージ解除タイミングを遅くしても問題ない。
【００３０】
また、リーク電流検出回路３０１が、ビット線のリーク電流を基準値（例えば、図４の判定回路９２の論理スレッシュホールドレベル）と比較し、その比較結果によりプリチャージ解除タイミング制御回路のプリチャージ解除タイミングを制御してもよい。
【００３１】
さらに、例えば、図１、図６、図７のマルチプレクサ（３１１〜３１４）のように、プリチャージ解除タイミング制御回路（３１１〜３１４）が、リーク電流検出回路（３０１〜３０４）の検出結果に基づいて解除タイミングの異なる複数のプリチャージ親信号（ＭＰＣ１、ＭＰＣ２）から一つを選択してプリチャージ回路（５０１〜５０４）のプリチャージタイミング制御信号（ＰＣ０〜ｎ、ＮＰＣ０〜ｎ）として与えるものであってもよい。
【００３２】
さらに、例えば、図４のリーク電流検出回路のように、リーク電流検出回路（３０１〜３０４）が、一端が基準電位（ＶＳＳ）に接続された基準抵抗Ｒ１０と、入力がビット線に接続され出力が基準抵抗Ｒ１０の他端に接続されたカレントミラー回路９１と、基準抵抗Ｒ１０の他端の電圧を判定する判定回路９２と、を備えたものであってもよい。
【００３３】
さらに、リーク電流検出回路（３０１〜３０４）が、判定回路９２の判定結果を保持する保持回路９０を備えたものであってもよい。
【００３４】
さらに、プリチャージの解除後複数のメモリセルのうち選択したメモリセルからビット線を介して読み出したデータを増幅するためのセンスアンプ２５０であって、センスアンプイネーブル信号ＳＡＥにより活性化されるセンスアンプを備え、プリチャージの解除からセンスアンプイネーブル信号の活性化までのタイミングが、プリチャージ解除が遅くなるほど、短くなるように制御されているものであってもよい。すなわち、プリチャージのり解除タイミングを変えてもセンスアンプブル信号のタイミングを変えなければ、必然的にプリチャージ解除が遅くなるほどプリチャージの解除からセンスアンプイネーブル信号の活性化までのタイミングは短くなる。プリチャージの解除からセンスアンプイネーブル信号の活性化までのタイミングが短ければ、ビット線のリーク電流が大きくても、プリチャージした電圧を保持する場合は、保持できる。また、プリチャージした電圧をディスチャージする場合は、本来のディスチャージ電流にリーク電流が加わるので、リーク電流が大きければより高速にディスチャージできるので、プリチャージの解除からセンスアンプイネーブル信号の活性化までのタイミングが短くとも問題にならない。
【００３５】
また、図７に示すように、プリチャージ解除タイミング制御回路（３１１とＯＲ１、３１２とＯＲ２、３１３とＯＲ３、３１４とＯＲ４）が、半導体記憶装置に対する読み出し動作時に、リーク電流検出回路（３０１〜３０４）の検出結果によるプリチャージ回路（５０１〜５０４）のプリチャージ解除タイミングの制御を行い、書き込み動作時には、検出結果によるプリチャージ解除タイミングの制御を行わず、プリチャージ解除タイミングを固定化したものであってもよい。例えば、図７において、書き込み動作時にはライトアンプイネーブル信号ＷＡＥがハイレベルとなり、プリチャージ選択信号ＳＰＣ０〜ｎ、ＮＳＰＣ０〜ｎはいずれもハイレベルに固定される。
【００３６】
また、図６に示すように、複数のビット線対（ＢＩＴ０とＮＢＩＴ０〜ＢＩＴｎとＮＢＩＴｎ）のそれぞれ対をなすビット線の間にプリチャージ電圧レベルが等しくなるように制御するイコライズ回路（ＰＥＱ０〜ＰＥＱｎ）を設けたものであってもよい。
【００３７】
また、本発明の一実施形態の半導体記憶装置の制御方法は、例えば図１〜図３に示すように、ビット線（例えばＢＩＴ０）と、ビット線に接続された複数のメモリセル（２０１、２０２）と、ビット線のプリチャージ回路５０１と、複数のメモリセルのうち選択したメモリセルから前記ビット線を介して読み出したデータを増幅するセンスアンプ２５０と、ビット線のリーク電流検出回路３０１と、を備えた半導体記憶装置のタイミング制御方法であって、プリチャージ回路によりビット線をプリチャージする前に、リーク電流検出回路により前記ビット線のリーク電流を検出し（期間Ｔ１、Ｔ７）、リーク電流の検出結果に基づいてリーク電流が大きいほど前記プリチャージ回路によるプリチャージの解除タイミング（図２では、Ｔ３終了時、図３では、Ｔ４終了時）から前記センスアンプを活性化するタイミング（Ｔ６の最初）までの時間が短くなるように制御する。すなわち、プリチャージの解除からセンスアンプイネーブル信号の活性化までのタイミングが短ければ、ビット線のリーク電流が大きくても、プリチャージした電圧を保持する場合は、保持できる。また、プリチャージした電圧をディスチャージする場合は、本来のディスチャージ電流にリーク電流が加わるので、リーク電流が大きければより高速にディスチャージでき、プリチャージの解除からセンスアンプイネーブル信号の活性化までのタイミングが短くとも問題にならない。なお、図２、６、７ではいずれも、リーク電流が大きいほど、プリチャージ解除タイミングを遅らせている。センスアンプが正転、反転信号の一方を基準電位と比較するのであれば、プリチャージ解除タイミングを固定として、リーク電流が大きいほど、センスアンプイネーブルの開始を早めることも考えられるが、図２、６、７のように差動対間の電位を比較するのであれば、リーク電流が大きいほど、プリチャージ解除タイミングを遅らせることが望ましい。以下、本発明について実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３８】
図１は、本発明の実施例１による半導体記憶装置の回路図である。図１の半導体記憶装置回路はｍ及びｎを１以上の整数とするとき、ｍ＋１個のロウとｎ＋１個のコラムとをもつＳＲＡＭメモリセルアレイ２００を有するものである。但し、図面の簡略化のため、各々前述の６トランジスタ構成をもつ４個のメモリセル２０１、２０２、２０３、２０４のみが図示されている。第１及び第２のメモリセル２０１、２０２はコラム０の相補ビット線対ＢＩＴ０、ＮＢＩＴ０に、第３及び第４のメモリセル２０３、２０４はコラムｎの相補ビット線対ＢＩＴｎ、ＮＢＩＴｎにそれぞれ接続されている。また、第１及び第３のメモリセル２０１、２０３はロウ０のワード線ＷＬ０に、第２及び第４のメモリセル２０２、２０４はロウｍのワード線ＷＬｍにそれぞれ接続されている。ＶＤＤは電源電圧、ＶＳＳは接地電圧である。なお、以下の説明では必要に応じて、相補ビット線対ＢＩＴ０、ＮＢＩＴ０のうち一方（ＢＩＴ０）を正転ビット線と呼び、他方（ＮＢＩＴ０）を反転ビット線と呼ぶことにする。
【００３９】
図１のＢＵＳ及びＮＢＵＳは複数のコラムに共用される相補バス線対である。以下の説明では必要に応じて、相補バス線対ＢＵＳ、ＮＢＵＳのうち一方（ＢＵＳ）を正転バス線と呼び、他方（ＮＢＵＳ）を反転バス線と呼ぶことにする。
【００４０】
第１のＮチャネルＭＯＳドライブトランジスタ２のドレインは第１のＮチャネルＭＯＳアクセストランジスタ５を介して正転ビット線ＢＩＴ０に、第２のＮチャネルＭＯＳドライブトランジスタ４のドレインは第２のＮチャネルＭＯＳアクセストランジスタ６を介して反転ビット線ＮＢＩＴ０にそれぞれ接続されている。第１及び第２のＮチャネルＭＯＳアクセストランジスタ５、６の各々のゲートは、ロウ０のワード線ＷＬ０に接続されている。第２、第３及び第４のメモリセル２０２、２０３、２０４を含む他の全てのメモリセルも、第１のメモリセル２０１と同様の構成をもつ。
【００４１】
図１に示した第１及び第２のプリチャージ回路５０１、５０２、第１及び第２のリーク電流検出回路３０１、３０２、第１及び第２のプリチャージ解除タイミング制御回路３１１、３１２並びにコラムスイッチ２４１はコラム０に属する。
【００４２】
第１のプリチャージ回路５０１において、７はＰチャネルＭＯＳプリチャージトランジスタである。ＰチャネルＭＯＳプリチャージトランジスタ７において、ゲートは第１のプリチャージ解除タイミング制御回路３１１の出力信号の第１のプリチャージ信号ＰＣ０、ソースは電源電圧ＶＤＤ、ドレインは正転ビット線ＢＩＴ０が接続される。第２のプリチャージ回路５０２も、第１のプリチャージ回路５０１と同様の構成をもち、ＰチャネルＭＯＳプリチャージトランジスタ８において、ゲートは第２のプリチャージ解除タイミング制御回路３１２の出力信号の第２のプリチャージ信号ＮＰＣ０、ソースは電源電圧ＶＤＤ、ドレインは反転ビット線ＮＢＩＴ０が接続される。
【００４３】
第１のリーク電流検出回路３０１は、正転ビット線ＢＩＴ０に流れるリーク電流をリーク判定信号ＬＣＫに同期して判定しその判定結果を保持する。判定結果は、第１のプリチャージ選択信号ＳＰＣ０として出力し、第１のプリチャージ解除タイミング制御回路３１１に接続される。第２のリーク電流検出回路３０２も、第１のリーク電流検出回路３０１と同様の構成をもち、反転ビット線ＮＢＩＴ０に流れるリーク電流をリーク判定信号ＬＣＫに同期して判定しその判定結果を保持する。判定結果は、第２のプリチャージ選択信号ＮＳＰＣ０として出力し、第２のプリチャージ解除タイミング制御回路３１２に接続される。
【００４４】
第１のプリチャージ解除タイミング制御回路３１１は、第１のプリチャージ親信号ＭＰＣ１と第２のプリチャージ親信号ＭＰＣ２が入力され、第１のプリチャージ選択信号ＳＰＣ０により第１もしくは第２のプリチャージ親信号ＭＰＣ１、ＭＰＣ２のどちらかが選択されてプリチャージ信号ＰＣ０として出力するマルチプレクサである。第２のプリチャージ解除タイミング制御回路３１２も、第１のプリチャージ解除タイミング制御回路３１１と同様の構成をもち、第１のプリチャージ親信号ＭＰＣ１と第２のプリチャージ親信号ＭＰＣ２が入力され、第２のプリチャージ選択信号ＮＳＰＣ０により第１もしくは第２のプリチャージ親信号ＭＰＣ１、ＭＰＣ２のどちらかが選択されプリチャージ信号ＮＰＣ０として出力するマルチプレクサである。
【００４５】
コラムスイッチ２４１は、コラム０のコラム選択信号ＣＡ０がハイレベルのときに正転ビット線ＢＩＴ０を正転バス線ＢＵＳに、反転ビット線ＮＢＩＴ０を反転バス線ＮＢＵＳにそれぞれ接続する。
【００４６】
コラムｎでも同様に、第１および第２のプリチャージ回路５０３、５０４、第１および第２のリーク電流検出回路３０３、３０４、第１および第２のプリチャージ解除タイミング制御回路３１３、３１４並びにコラムスイッチ２４２が設けられている。ＣＡｎは、コラムｎのコラム選択信号である。
【００４７】
センスアンプ２５０は、複数のコラムに共用される差電位増幅回路であって、センスアンプイネーブル信号ＳＡＥがハイレベルのときに、相補バス線対ＢＵＳ、ＮＢＵＳの間の差電位を増幅する。出力バッファ２６０は、センスアンプ２５０により増幅された正転バス線ＢＵＳの電圧をデータ出力信号ＤＯＵＴとして出力する。
【００４８】
図４は、図１のリーク電流検出回路３０１の内部の回路構成の一例を示す回路図である。リーク電流検出回路３０２〜３０４も接続先が異なるだけであり、内部の回路構成は、図４と同一である。ＰチャネルＭＯＳカレントミラー接続トランジスタ７１、７２は、カレントミラー回路９１を構成する。ＰチャネルＭＯＳカレントミラー接続トランジスタ７１のソースは、ＰチャネルＭＯＳスイッチトランジスタ７０のドレインに接続され、ゲートとドレインは対応するビット線に接続される。また、ＰチャネルＭＯＳカレントミラー接続トランジスタ７２のソースはＰチャネルＭＯＳスイッチトランジスタ７０のドレインに接続され、ゲートはＰチャネルＭＯＳカレントミラー接続トランジスタ７１のゲート及びドレインと共通接続され、ドレインは一端が接地電圧ＶＳＳに接続された基準抵抗Ｒ１０の他端に接続される。カレントミラー回路９１は、ＰチャネルＭＯＳカレントミラー接続トランジスタ７１のドレインを入力端子とし、ＰチャネルＭＯＳカレントミラー接続トランジスタ７２のドレインを出力端子とするカレントミラー回路であり、上記入力端子は対応するビット線に、出力端子は基準抵抗Ｒ１０に接続される。
【００４９】
カレントミラー回路９１は、ＰチャネルＭＯＳスイッチトランジスタ７０がオンしているときに、電源電圧ＶＤＤから入力端子を経由して対応するビット線に流れる電流と同一の電流を出力端子から出力し、基準抵抗Ｒ１０に流し込む。
【００５０】
基準抵抗Ｒ１０の他端はＮチャネルＭＯＳセットトランジスタ７３のドレインに接続され、判定回路９２となる第１のＣＭＯＳインバータ８１の入力信号ＣＨＫに入力される。ＮチャネルＭＯＳセットトランジスタ７３のゲート及びＰチャネルＭＯＳスイッチトランジスタ７０のゲートは、第２のＣＭＯＳインバータ８２の出力信号が接続される。ＰチャネルＭＯＳスイッチトランジスタ７０のソースは電源電圧ＶＤＤに接続される。
【００５１】
ＣＭＯＳインバータ８２の入力には、第３のＣＭＯＳインバータ８３の出力信号が接続され、ＣＭＯＳインバータ８３の入力にはリーク判定信号ＬＣＫが入力される。９０は保持回路となるＲＳラッチ回路である。ＲＳラッチ回路９０の一方の入力には、ＣＭＯＳインバータ８１の出力が接続され、他方の入力にはリーク判定信号ＬＣＫが入力され、ＲＳラッチ回路９０の出力は、リーク電流検出回路３０１の出力信号であるプリチャージ選択信号ＳＰＣ０と接続される。
【００５２】
次に、図１に示す実施例１の半導体記憶装置の動作について、タイミング波形図である図２を参照して説明する。図２では、ＢＩＴ０のリーク電流値は規定値以下であり、リーク電流検出回路３０１はハイレベルのプリチャージ選択信号ＳＰＣ０を出力するものとする。
【００５３】
図２において期間Ｔ０は準備期間である。コラム０に属するメモリセル２０１、２０２のワード線ＷＬ０、ＷＬｍはローレベルに保持され、プリチャージ親信号ＭＰＣ１、ＭＰＣ２はハイレベルに保持される。同様にプリチャージ信号ＰＣ０、ＮＰＣ０は共にハイレベルに保持され、プリチャージ選択信号ＳＰＣ０、ＮＳＰＣ０は、リーク判定信号ＬＣＫがハイレベルであるので、前回のビット線リーク電流判定結果を保持している。ここで、コラム選択信号ＣＡ０、ＣＡｎはローレベルである。
【００５４】
センスアンプイネーブル信号ＳＡＥはローレベルであり、相補バス線対ＢＵＳ、ＮＢＵＳは、直前のセンスアンプ２５０により増幅された状態を保持し、データ出力信号ＤＯＵＴは正転バス線ＢＵＳの電圧を出力している。
【００５５】
期間Ｔ１は、ビット線リーク電流の検出期間である。リーク判定信号ＬＣＫがハイレベルからローレベルになると全てのリーク電流検出回路３０１、３０２、３０３、３０４を含む全てのリーク電流検出回路は、ビット線リーク電流の大小判定を行なう。ビット線リーク電流が判定値より少ないとプリチャージ選択信号ＳＰＣ０もしくはＮＳＰＣ０はハイレベルとなり、判定値より多いとプリチャージ選択信号ＳＰＣ０もしくはＮＳＰＣ０はローレベルとなる。なお、期間Ｔ１の直前までローレベルであった反転ビット線ＮＢＩＴ０には、リーク電流検出回路のカレントミラー回路を介して充電電流が流れるが、図２の破線で示すように、期間Ｔ１の途中でハイレベルに充電されるので、期間Ｔ１の終了時には、リーク電流回路に流れる電流はリーク電流のみとなり、リーク電流の判定ができる。
【００５６】
期間Ｔ２は、ビット線リーク電流の検出結果を保持するのに要する期間である。期間Ｔ２において、リーク判定信号ＬＣＫが再びローレベルからハイレベルとなると、プリチャージ選択信号ＳＰＣ０およびＮＳＰＣ０のレベルはラッチ保持され、以降リーク判定信号ＬＣＫがハイレベル期間中はプリチャージ選択信号ＳＰＣ０およびＮＳＰＣ０のレベルは変化しない。
【００５７】
期間Ｔ３は、読み出し動作前の相補ビット線対のプリチャージ期間である。期間Ｔ３において、プリチャージ親信号ＭＰＣ１、ＭＰＣ２は共にハイレベルからローレベルに変化する。プリチャージ解除タイミング制御回路３１１、３１２は、プリチャージ選択信号ＳＰＣ０およびＮＳＰＣ０によって、プリチャージ親信号ＭＰＣ１、ＭＰＣ２どちらか一方を選択しているため、プリチャージ信号ＰＣ０、ＮＰＣ０もローレベルに変化し、相補ビット線対ＢＩＴ０、ＮＢＩＴ０を共に電源電圧ＶＤＤと同じ電圧にプリチャージする。図２では、プリチャージ選択信号ＳＰＣ０およびＮＳＰＣ０は共に、ビット線リーク電流が判定値以下の電流と判定している例を示しており、共にハイレベルとなりプリチャージ解除タイミング制御回路３１１、３１２はプリチャージ親信号ＭＰＣ１を選択している。
【００５８】
期間Ｔ４は、読み出し動作の期間である。メモリセル２０１からデータを読み出す動作を一例として説明する。なお、メモリセル２０１にはデータ“１”が書き込まれているとする。メモリセル２０１のデータを相補ビット線対ＢＩＴ０、ＮＢＩＴ０に接続するためにワード線ＷＬ０がローレベルからハイレベルとなる。同時にプリチャージ親信号ＭＰＣ１はローレベルからハイレベルとなり、プリチャージ信号ＰＣ０、ＮＰＣ０もローレベルからハイレベルに変化しビット線対のプリチャージ動作を停止し、メモリセル２０１からデータ“１”が読み出される。
【００５９】
また、コラム選択信号ＣＡ０がハイレベルとなり相補ビット線対ＢＩＴ０、ＮＢＩＴ０を相補バス線対ＢＵＳ、ＮＢＵＳにそれぞれ接続する。反転バス線ＮＢＵＳのレベルは、メモリセル２０１からの読み出しに伴い電圧低下をし、期間Ｔ４の最後では、相補バス線対ＢＵＳ、ＮＢＵＳの差電位がセンスアンプ２５０の動作にとって必要な大きさを上回る。
【００６０】
期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをハイレベルとすることにより、センスアンプ２５０を起動し、反転バス線ＮＢＵＳの電位は接地電圧ＶＳＳまで、正転バス線ＢＵＳの電位は電源電圧ＶＤＤまでそれぞれ増幅され、得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通じてデータ出力信号ＤＯＵＴにデータ“１”を出力する。
【００６１】
図５は、図４で示したリーク電流検出回路の信号波形を示すタイミング図である。図４、図５を用いて図２における期間Ｔ１から期間Ｔ２におけるリーク電流検出回路の動作を説明する。リーク判定信号ＬＣＫがハイレベル時はＲＳラッチ回路９０の入力信号はともにハイレベルでありＲＳラッチ回路９０は保持状態である。ここでリーク判定信号ＬＣＫがハイレベルからローレベルになると一旦ＲＳラッチ回路９０の出力信号であるプリチャージ選択信号ＳＰＣ０はハイレベルとなる。リーク判定信号ＬＣＫがハイレベルからローレベルになるとＰチャネルＭＯＳスイッチトランジスタ７０のゲートレベルがローレベルとなり、ＰチャネルＭＯＳカレントミラー接続トランジスタ７１および７２に電流が流れる。ＰチャネルＭＯＳカレントミラー接続トランジスタ７１にはビット線リーク電流が流れ、ＰチャネルＭＯＳカレントミラー接続トランジスタ７１とカレントミラー接続しているＰチャネルＭＯＳカレントミラー接続トランジスタ７２にはビット線リーク電流と同一電流が流れる。判定回路９２となるＣＭＯＳインバータ８１の入力信号ＣＨＫのレベルは基準抵抗Ｒ１０の抵抗値とＰチャネルＭＯＳカレントミラー接続トランジスタ７２に流れる電流により決定される。なお、基準抵抗Ｒ１０の抵抗値は、入力信号ＣＨＫが、ビット線リーク電流が判定値以下の場合にはＣＭＯＳインバータ８１の閾値ＶＴＨ以下になり、ビット線リーク電流が判定値以上の場合にはＣＭＯＳインバータ８１の閾値ＶＴＨ以上になるように設定されている。従って、ＣＭＯＳインバータ８１の出力信号ＣＨＫＢは、ビット線リーク電流が判定値以下の場合はハイレベルから変動しないために、ＲＳラッチ回路９０の出力信号であるプリチャージ選択信号ＳＰＣ０はハイレベルを保持する。
【００６２】
以上は、相補ビット線対ＢＩＴ０、ＮＢＩＴ０のビット線リーク電流が判定値以下の小さい場合の動作の説明である。引き続き、本発明の特徴であるビット線リーク電流が判定値以上となった場合について図３に示す本発明の第１の実施例の半導体記憶装置の信号波形を示す第２のタイミング図を用いて説明する。
【００６３】
読み出しを行なうメモリセルはメモリセル２０１とメモリセル２０２とし、メモリセル２０１にはデータ“１”がメモリセル２０２にはデータ“０”が書き込まれているとする。また、コラム０に属する全メモリセルの保持データにより正転ビット線ＢＩＴ０側に位置する第１のＮチャネルＭＯＳアクセストランジスタ５のリーク電流の総和のビット線リーク電流は、反転ビット線ＮＢＩＴ０側に位置する第２のＮチャネルＭＯＳアクセストランジスタ６のリーク電流の総和のビット線リーク電流に比べて大きいものとする。
【００６４】
図３において、期間Ｔ１は、ビット線リーク電流の検出期間である。リーク判定信号ＬＣＫがハイレベルからローレベルになると全てのリーク電流検出回路３０１、３０２、３０３、３０４を含む全てのリーク電流検出回路は、ビット線リーク電流の大小判定を行なう。ビット線リーク電流が判定値より大きいとプリチャージ選択信号ＳＰＣ０もしくはＮＳＰＣ０はハイレベルとなる。図３の第２のタイミング図の例においては、コラム０に属する全メモリセルの保持データにより正転ビット線ＢＩＴ０側に位置する第１のＮチャネルＭＯＳアクセストランジスタ５のリーク電流の総和のビット線リーク電流は、反転ビット線ＮＢＩＴ０側に位置する第２のＮチャネルＭＯＳアクセストランジスタ６のリーク電流の総和のビット線リーク電流に比べても大きく、判定値より大きいために、プリチャージ選択信号ＳＰＣ０がローレベルとなる。
【００６５】
期間Ｔ２は、ビット線リーク電流の検出結果を保持するのに要する期間である。期間Ｔ２において、リーク判定信号ＬＣＫが再びローレベルからハイレベルとなると、プリチャージ選択信号ＳＰＣ０およびＮＳＰＣ０のレベルはラッチ保持される。
【００６６】
期間Ｔ３は、読み出し動作前の相補ビット線対のプリチャージ期間である。期間Ｔ３において、プリチャージ親信号ＭＰＣ１、ＭＰＣ２は共にハイレベルからローレベルに変化する。プリチャージ解除タイミング制御回路３１１、３１２は、プリチャージ選択信号ＳＰＣ０およびＮＳＰＣ０によって、プリチャージ親信号ＭＰＣ１、ＭＰＣ２どちらか一方を選択しているために、プリチャージ信号ＰＣ０、ＮＰＣ０もローレベルに変化し、相補ビット線対ＢＩＴ０、ＮＢＩＴ０を共に電源電圧ＶＤＤと同じ電圧にプリチャージする。図３においては、プリチャージ選択信号ＳＰＣ０はローレベルであり、ＮＳＰＣ０はハイレベルであるので、プリチャージ解除タイミング制御回路３１１はプリチャージ親信号ＭＰＣ２を選択し、プリチャージ解除タイミング制御回路３１２はプリチャージ親信号ＭＰＣ１を選択する。
【００６７】
期間Ｔ４は、読み出し動作の期間である。メモリセル２０１からデータを読み出す動作を一例として説明する。なお、メモリセル２０１にはデータ“１”が書き込まれているとする。メモリセル２０１のデータを相補ビット線対ＢＩＴ０、ＮＢＩＴ０に接続するためにワード線ＷＬ０がローレベルからハイレベルとなる。同時にプリチャージ親信号ＭＰＣ１はローレベルからハイレベルとなり、プリチャージ信号ＮＰＣ０もローレベルからハイレベルに変化し、反転ビット線ＮＢＩＴ０のみ、ビット線のプリチャージ動作を停止する。また、コラム選択信号ＣＡ０がハイレベルとなり相補ビット線対ＢＩＴ０、ＮＢＩＴ０を相補バス線対ＢＵＳ、ＮＢＵＳにそれぞれ接続する。反転バス線ＮＢＵＳのレベルは、メモリセル２０１からの読み出しに伴い電圧低下するが、プリチャージ親信号ＭＰＣ２はローレベルのままであり、正転ビット線ＢＩＴ０は、まだプリチャージ動作を続けている。
【００６８】
期間Ｔ５において、プリチャージ親信号ＭＰＣ２はローレベルからハイレベルとなり、プリチャージ信号ＰＣ０もローレベルからハイレベルに変化し、正転ビット線ＢＩＴ０も、ビット線のプリチャージ動作を停止する。正転バス線ＢＵＳのレベルは、正転ビット線ＢＩＴ０のビット線リーク電流により電圧低下をする。期間Ｔ５の最後では、相補バス線対ＢＵＳ、ＮＢＵＳの差電位がセンスアンプ２５０の動作にとって必要な大きさを確保する。
【００６９】
期間Ｔ６では、センスアンプイネーブル信号ＳＡＥをハイレベルとすることにより、センスアンプ２５０を起動し、反転バス線ＮＢＵＳの電位は接地電圧ＶＳＳまで、正転バス線ＢＵＳの電位は電源電圧ＶＤＤまでそれぞれ増幅され、得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通じてデータ出力信号ＤＯＵＴにデータ“１”を出力する。
【００７０】
期間Ｔ７は前述の期間Ｔ１と同様のビット線リーク電流の検出期間である。期間Ｔ８は前述の期間Ｔ２と同様のビット線リーク電流の検出結果を保持するのに要する期間である。期間Ｔ９は前述の期間Ｔ３と同様の読み出し動作前の相補ビット線対のプリチャージ期間である。
【００７１】
期間Ｔ１０は、読み出し動作の期間である。メモリセル２０２からデータを読み出す動作を一例として説明する。なお、メモリセル２０２にはデータ“０”が書き込まれているとする。メモリセル２０２のデータを相補ビット線対ＢＩＴ０、ＮＢＩＴ０に接続するためにワード線ＷＬｍがローレベルからハイレベルとなる。同時にプリチャージ親信号ＭＰＣ１はローレベルからハイレベルとなり、プリチャージ信号ＮＰＣ０もローレベルからハイレベルに変化し、反転ビット線ＮＢＩＴ０のみ、ビット線のプリチャージ動作を停止する。また、コラム選択信号ＣＡ０がハイレベルとなり相補ビット線対ＢＩＴ０、ＮＢＩＴ０を相補バス線対ＢＵＳ、ＮＢＵＳにそれぞれ接続する。反転バス線ＮＢＵＳのレベルは、反転ビット線ＮＢＩＴ０のビット線リーク電流により電圧低下をする。しかし反転ビット線ＮＢＩＴ０のビット線リーク電流は、前述の様にコラム０に属する全メモリセルの保持データによる正転ビット線ＢＩＴ０のビット線リーク電流に対して小さく、反転バス線ＮＢＵＳの電圧レベルの低下は小さい。なお、プリチャージ親信号ＭＰＣ２はローレベルのままであり、正転ビット線ＢＩＴ０は、まだプリチャージ動作を続けている。
【００７２】
期間Ｔ１１において、プリチャージ親信号ＭＰＣ２はローレベルからハイレベルとなり、プリチャージ信号ＰＣ０もローレベルからハイレベルに変化し、正転ビット線ＢＩＴ０も、ビット線のプリチャージ動作を停止する。正転バス線ＢＵＳのレベルは、正転ビット線ＢＩＴ０のビット線リーク電流とメモリセル２０１からの読み出しに伴いにより電圧低下をする。期間Ｔ１１の最後では、相補バス線対ＢＵＳ、ＮＢＵＳの差電位がセンスアンプ２５０の動作にとって必要な大きさを上回る。
【００７３】
期間Ｔ１２では、センスアンプイネーブル信号ＳＡＥをハイレベルとすることにより、センスアンプ２５０を起動し、正転バス線ＢＵＳの電位は接地電圧ＶＳＳまで、反転バス線ＮＢＵＳの電位は電源電圧ＶＤＤまでそれぞれ増幅され、得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通じてデータ出力信号ＤＯＵＴにデータ“０”を出力する。
【００７４】
以上の説明では、リーク電流検出回路にてビット線リーク電流の大小の２値で検出しプリチャージ選択信号ＳＰＣ０〜ＮＳＰＣｎの各信号の“０”、“１”の２値の情報とさせ、プリチャージ親信号ＭＰＣ１，ＭＰＣ２を選択する処理について述べたが、リーク電流検出回路にてビット線リーク電流の値を３値以上の情報で検出させ判定結果を保持し、プリチャージ親信号ＭＰＣ［ｂ：０］（ｂは３以上）をバス化しプリチャージ解除タイミングを増やし、プリチャージ解除タイミング制御回路で選択させることにより、ビット線リーク電流に対してより細かなタイミング制御を行なうことができる。
【００７５】
以上説明したように、実施例１では、相補ビット線対の各々のビット線リーク電流に応じて、ビット線のプリチャージ動作を解除するタイミングを随時決定する回路を有し、ビット線リーク電流が大きい方のビット線の読み出し開始となるビット線のプリチャージ動作の解除を遅らせることにより、相補バス線対ＢＵＳ、ＮＢＵＳの差電位におけるビット線リーク電流の影響を緩和できるため、安定した歩留りの確保ができる。
【実施例２】
【００７６】
図６は本発明の実施例２による半導体記憶装置の回路図である。図１の実施例１に対し、コラム０の相補ビット線対ＢＩＴ０、ＮＢＩＴ０の等化用ＰチャネルＭＯＳトランジスタＰＥＱ０と、コラムｎの相補ビット線対ＢＩＴｎ、ＮＢＩＴｎの等化用ＰチャネルＭＯＳトランジスタＰＥＱｎを追加した構成である。等化用ＰチャネルＭＯＳトランジスタＰＥＱ０〜ＰＥＱｎは、対をなすビット線（例えば、ＢＩＴ０とＮＢＩＴ０、や、ＢＩＴｎとＮＢＩＴｎ）の間にプリチャージ電圧レベルが等しくなるように制御するイコライズ回路として機能する。上記の如く、等化用ＰチャネルＭＯＳトランジスタＰＥＱ０〜ＰＥＱｎを追加する事により、プリチャージ親信号ＭＰＣ１がＬレベル時には、等化用ＰチャネルＭＯＳトランジスタＰＥＱ０〜ＰＥＱｎがオン状態となり、相補ビット線対を均等化させる。
【実施例３】
【００７７】
図７は本発明の実施例３による半導体記憶装置の回路図である。図１の実施例１に対し、リーク電流検出回路３０１、３０２、３０３、３０４の各々の出力信号と、ライトアンプイネーブル信号ＷＡＥとをＯＲする回路としてＯＲ１、ＯＲ２、ＯＲ３、ＯＲ４を挿入した構成である。上記の如く、ＯＲ１〜ＯＲ４を挿入するより、ライト動作時には、ライトアンプイネーブル信号ＷＡＥがハイレベルであり全てのプリチャージ選択信号ＳＰＣ０、ＮＳＰＣ０、ＳＰＣｎ、ＮＳＰＣｎはハイレベルとなりマルチプレクサ回路３１１、３１２、３１３、３１４は全てプリチャージ親信号ＭＰＣ１を選択する。プリチャージ親信号ＭＰＣ１は最速でプリチャージ動作を停止するので、データ入力信号ＤＩＮが入力バッファ２８０に入力されライトアンプ２７０を介して相補バス線対ＢＵＳ、ＮＢＵＳおよびコラム選択信号により選択されたコラムの相補ビット線対に書込み期待値を出力する動作時においてのビット線対プリチャージとライトアンプ２７０との競合を解消させることができるため、安定した歩留りの確保ができる。
【００７８】
なお、図１、図６、図７の実施例では、プリチャージ解除タイミング制御回路（３１１〜３１４）が、プリチャージ選択信号（ＳＰＣ０等）に基づいて、解除タイミングの異なる複数のプリチャージ親信号（ＭＰＣ１、２）から一つを選択してプリチャージ信号として出力するマルチプレクサであった。しかし、プリチャージ解除タイミング制御回路は、リーク電流検出回路（例えば、３０１）の検出結果によりプリチャージ回路５０１のプリチャージ解除タイミングを制御する回路であればよく、マルチプレクサであるものには限られない。たとえば、リーク電流検出回路によりリーク電流の大きさを電圧に変換し、その電圧によりプリチャージ信号の解除時の遅延量をアナログ的に制御するものであってもよい。
【００７９】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施例１による半導体記憶装置の回路図である。
【図２】本発明の実施例１による半導体記憶装置についてリーク電流が小さい場合のタイミング波形図である。
【図３】本発明の実施例１による半導体記憶装置についてリーク電流が大きい場合のタイミング波形図である。
【図４】本発明の実施例１におけるリーク電流検出回路の回路図である。
【図５】本発明の実施例１におけるリーク電流検出回路のタイミング波形図である。
【図６】本発明の実施例２による半導体記憶装置の回路図である。
【図７】本発明の実施例３による半導体記憶装置の回路図である。
【図８】特許文献１記載の従来の半導体記憶装置の回路図である。
【図９】特許文献１記載の従来の半導体記憶装置のタイミング波形図である。
【符号の説明】
【００８１】
１、３：ＰチャネルＭＯＳ負荷トランジスタ
２、４：ＮチャネルＭＯＳドライブトランジスタ
５、６：ＮチャネルＭＯＳアクセストランジスタ
７、８：ＰチャネルＭＯＳプリチャージトランジスタ
７０：ＰチャネルＭＯＳスイッチトランジスタ
７１、７２：ＰチャネルＭＯＳカレントミラー接続トランジスタ
７３：ＮチャネルＭＯＳセットトランジスタ
８１〜８３：ＣＭＯＳインバータ
９０：保持回路（ＲＳラッチ回路）
９１：カレントミラー回路
９２：判定回路
２００：ＳＲＡＭメモリセルアレイ
２０１〜２０４：メモリセル
２１０、２１１：プリチャージ回路
２２１〜２２４：電圧転送スイッチ
２３１〜２３４：電圧入出力回路（ＶＩＯ）
２４１〜２４２：コラムスイッチ
２５０：センスアンプ
２６０：出力バッファ
２７０：ライトアンプ
２８０：入力バッファ
３０１〜３０４：リーク電流検出回路（ＬＤ）
３１１〜３１４：プリチャージ解除タイミング制御回路（マルチプレクサ回路、ＭＵＸ）
５０１〜５０４：プリチャージ回路（ＰＣ）
ＯＲ１、ＯＲ２、ＯＲ３、ＯＲ４：ＯＲ回路
ＰＥＱ０、ＰＥＱｎ：イコライズ回路（等化用ＰチャネルＭＯＳトランジスタ）
Ｒ１０：基準抵抗
ＢＩＴ０、ＮＢＩＴ０：相補ビット線対
ＢＩＴｎ、ＮＢＩＴｎ：相補ビット線対
ＢＵＳ、ＮＢＵＳ：相補バス線対
ＣＡ０、ＣＡｎ：コラム選択信号
ＤＩＮ：データ入力信号
ＤＯＵＴ：データ出力信号
ＰＣＧ：プリチャージ信号
ＰＣ０、ＮＰＣ０：プリチャージ信号
ＬＣＫ：リーク判定信号
ＭＰＣ１、ＭＰＣ２、ＭＰＣ［ｂ：０］：プリチャージ親信号
ＳＡＥ：センスアンプイネーブル信号
ＳＰＣ０、ＮＳＰＣ０：プリチャージ選択信号
ＳＰＣｎ、ＮＳＰＣｎ：プリチャージ選択信号
ＷＡＥ：ライトアンプイネーブル信号
ＶＤＤ：電源電圧
ＶＳＳ：接地電圧
ＶＳＷ：スイッチ制御信号
ＶＴＨ：ＣＭＯＳインバータ８１の閾値
ＷＬ０、ＷＬｍ：ワード線
【図１】
2010097642.tif 000003
【図２】
2010097642.tif 000004
【図３】
2010097642.tif 000005
【図４】
2010097642.tif 000006
【図５】
2010097642.tif 000007
【図６】
2010097642.tif 000008
【図７】
2010097642.tif 000009
【図８】
2010097642.tif 000010
【図９】
2010097642.tif 000011