(57)【要約】【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、メモリセルの面積を最小限にすると共に、ＯＴＰおよびＭＴＰを実現する。【解決手段】トランジスタ形成部３を上下方向に配置し、トランジスタ形成部３の左側にメタル配線１２を配置しドレインと接続する。また、ソースに接続されるメタル配線１３を左右方向に配置する。またトランジスタ形成部３の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面とトランジスタのゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、フローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。そして、ドレインＤとコントロールゲートＣＧとソースＳに印加する信号を制御することにより、このメモリセルをＯＴＰまたはＭＴＰとして動作させる。【選択図】図１
2010056518.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項２】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項３】
前記不揮発性半導体メモリ素子はＭＴＰ（Multi Time Programmable ROM）として構成され、
前記フローティングゲートに蓄積された電荷の蓄積時に、
前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、
第１の消去手段として、
前記トランジスタのコントロールゲートに“０”Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または第４の電圧を印加し（第３の電圧＞第４の電圧）、
ドレインとフローティングゲート間に高電界を印加することにより、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートの電荷を放出する手段と、
前記第１の消去手段の実行後に行われる第２の消去手段として、
前記トランジスタのコントロールゲートに“０”Ｖまたは第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに“０”Ｖを印加し（第３の電圧＞第５の電圧）、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、
を備えることを特徴とする請求項１または請求項２に記載の不揮発性半導体メモリ素子。
【請求項４】
前記不揮発性半導体メモリ素子はＯＴＰ（One Time Programmable ROM）として構成され、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、
を特徴とする請求項１または請求項２に記載の不揮発性半導体メモリ素子。
【請求項５】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、ＯＴＰ（One Time Programmable ROM）として、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
前記不揮発性半導体メモリ装置は、
列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧Ｖｐ１の信号に変換する第１のレベルシフト回路と、
前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項６】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、ＯＴＰ（One Time Programmable ROM）として、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
前記不揮発性半導体メモリ装置は、
ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧Ｖｐ１の信号に変換する第１のレベルシフト回路と、
アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される選択信号を第２の信号電圧Ｖｐ２に変換する第２のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項７】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、
前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、
前記フローティングゲートへの電荷の消去時に、
ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入する第１の工程と、
前記第１の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第２の工程と、
が実行されるように構成されたことを特徴とする不揮発性半導体メモリ装置。
【請求項８】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、
前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記各ソース線ごとに設けられ、該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される列選択信号Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項９】
前記行デコーダは、
２ビットの書き込み制御信号Ｅ１、Ｅ２を制御入力とし、
前記制御信号Ｅ１、Ｅ２の値に応じて、
メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧Ｖｐ１を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、前記ワード線に“０”Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
メモリセルのデータ消去時に、前記ワード線の“０”Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、
を備えることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、
前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記各ソース線ごとに設けられ、該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２に変換する第２のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第４の電圧信号Ｖｐ３を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
前記行デコーダは、
２ビットの書き込み制御信号Ｅ１、Ｅ２を制御入力とし、
前記制御信号Ｅ１、Ｅ２の値に応じて、
メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧Ｖｐ１を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、前記ワード線に“０”Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
メモリセルのデータ消去時に、前記ワード線の“０”Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、
を備えることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、
前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートＣＧを列方向に沿って共通接続するワード線と、
対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
前記行デコーダは、
メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧Ｖｐ１を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“０”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、
を備えることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１４】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、
前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートＣＧを列方向に沿って共通接続するワード線と、
対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される選択信号を第２の信号電圧Ｖｐ２に変換する第２のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号Ｖｐ３を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項１５】
前記行デコーダは、
メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧Ｖｐ１を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“０”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、
を備えることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、
前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項１７】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置される２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、
前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項１８】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置され前記２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、
前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項１９】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして２つの前記メモリセルを左右対称に配置し、該左右に対称に配置された２つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの４つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、
前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項２０】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第４のｎ型拡散層と、
前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第４のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項２１】
前記不揮発性半導体メモリ素子はＯＴＰ（One Time Programmable ROM）として構成され、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、
を特徴とする請求項２０に記載の不揮発性半導体メモリ素子。
【請求項２２】
前記不揮発性半導体メモリ素子はＭＴＰ（Multi Time Programmable ROM）として構成され、
前記フローティングゲートに蓄積された電荷の蓄積時に、
前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、
第１の消去手段として、
前記トランジスタのコントロールゲートに“０”Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または第４の電圧を印加し（第３の電圧＞第４の電圧）、
ドレインとフローティングゲート間に高電界を印加することにより、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートの電荷を放出する手段と、
前記第１の消去手段の実行後に行われる第２の消去手段として、
前記トランジスタのコントロールゲートに“０”Ｖまたは第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに“０”Ｖを印加し（第３の電圧＞第５の電圧）、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、
を備えることを特徴とする請求項２０に記載の不揮発性半導体メモリ素子。
【請求項２３】
前記第３のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたこと
を特徴とする請求項２０から請求項２２のいずれかに記載の不揮発性半導体メモリ素子。
【請求項２４】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記各メモリセルは、請求項２０に記載の不揮発性半導体メモリ素子であって、ｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧Ｖｐ１の信号に変換する第１のレベルシフト回路と、
前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項２５】
半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記各メモリセルは、請求項２０に記載の不揮発性半導体メモリ素子であって、ｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
前記各メモリセルの配置において、
前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルと、の計４つのメモリセルを配置の基本単位として、
前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に関し、特に、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）、および該不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置（メモリセルアレイ）に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ(Electrically Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＰＲＯＭの代表的な用途としては、中容量のマスクＲＯＭマイコン内のマスクＲＯＭの置き換えとして使われている。また、ＥＰＲＯＭは、紫外線で消去可能であり複数回書き換えが出来るが、透明ガラスを使用したパッケージが高価なため、安価なプラスチックパッケージに封入し、消去は出来ないが安価な不揮発性メモリとして、ＯＴＰ（One Time Programmable ROM）が普及してきた。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(EmbeddedMemory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になってきている。
【０００３】
しかしながら、不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。
【０００４】
この問題を解決するひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が提案されている（例えば、特許文献１を参照）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。また、フローティングゲート型ではなく、キャパシタの酸化膜に高電圧を印加してゲート破壊させて記憶させる、アンチフューズ型の標準ＣＭＯＳプロセスのＯＴＰも出始めている。
【０００５】
しかしながら、１層ポリシリコンＥＥＰＲＯＭでは、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
【０００６】
また、アンチフューズ型のＯＴＰは、ゲート破壊を１００％起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２８９９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述の如く、従来の１層ポリシリコンを用いたＥＥＰＲＯＭにおいては、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
また、アンチフューズ型のＯＴＰは、ゲート破壊を１００％起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
【０００９】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、１層ポリシリコンを用いたＯＴＰ、ＭＴＰ（Multi Time Programmable ROM）を提供できる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
【００１０】
また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するためになされたものであり、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、を備えることを特徴とする。
【００１２】
また、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えることを特徴とする。
【００１３】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はＯＴＰ（One Time Programmable ROM）として構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、を特徴とする。
【００１４】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はＭＴＰ（Multi Time Programmable ROM）として構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第１の消去手段として、前記トランジスタのコントロールゲートに“０”Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または第４の電圧を印加し（第３の電圧＞第４の電圧）、ドレインとフローティングゲート間に高電界を印加することにより、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートの電荷を放出する手段と、前記第１の消去手段の実行後に行われる第２の消去手段として、前記トランジスタのコントロールゲートに“０”Ｖまたは第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに“０”Ｖを印加し（第３の電圧＞第５の電圧）、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、を備えることを特徴とする。
【００１５】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＯＴＰ（One Time Programmable ROM）として、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧Ｖｐ１の信号に変換する第１のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【００１６】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＯＴＰ（One Time Programmable ROM）として、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧Ｖｐ１の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第２の信号電圧Ｖｐ２に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【００１７】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入する第１の工程と、前記第１の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第２の工程と、が実行されるように構成されたことを特徴とする。
【００１８】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される列選択信号Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【００１９】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、２ビットの書き込み制御信号Ｅ１、Ｅ２を制御入力とし、前記制御信号Ｅ１、Ｅ２の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧Ｖｐ１を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に“０”Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、前記ワード線の“０”Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、を備えることを特徴とする。
【００２０】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第４の電圧信号Ｖｐ３を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【００２１】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、２ビットの書き込み制御信号Ｅ１、Ｅ２を制御入力とし、前記制御信号Ｅ１、Ｅ２の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧Ｖｐ１を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に“０”Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、前記ワード線の“０”Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、を備えることを特徴とする。
【００２２】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートＣＧを列方向に沿って共通接続するワード線と、対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【００２３】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧Ｖｐ１を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“０”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、を備えることを特徴とする。
【００２４】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰ（Multi Time Programmable ROM）として構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートＣＧを列方向に沿って共通接続するワード線と、対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第２の信号電圧Ｖｐ２に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号Ｖｐ３を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【００２５】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧Ｖｐ１を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“０”Ｖを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“０”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、を備えることを特徴とする。
【００２６】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【００２７】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置される２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【００２８】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置され前記２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【００２９】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして２つの前記メモリセルを左右対称に配置し、該左右に対称に配置された２つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの４つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置すること、を特徴とする。
【００３０】
また、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第４のｎ型拡散層と、前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第４のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、を備えることを特徴とする。
【００３１】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子は、前述のｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、ＯＴＰ（One Time Programmable ROM）として構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、を特徴とする。
【００３２】
また、本発明の不揮発性半導体メモリ素子は、前述のｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ素子はＭＴＰ（Multi Time Programmable ROM）として構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに“０”Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第１の消去手段として、前記トランジスタのコントロールゲートに“０”Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または第４の電圧を印加し（第３の電圧＞第４の電圧）、ドレインとフローティングゲート間に高電界を印加することにより、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートの電荷を放出する手段と、前記第１の消去手段の実行後に行われる第２の消去手段として、前記トランジスタのコントロールゲートに“０”Ｖまたは第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに“０”Ｖを印加し（第３の電圧＞第５の電圧）、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、を備えることを特徴とする。
【００３３】
また、本発明の不揮発性半導体メモリ素子は、前記第３のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたことを特徴とする。
【００３４】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前述のｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧Ｖｐ１の信号に変換する第１のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【００３５】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前述のｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記各メモリセルの配置において、前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルと、の計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【発明の効果】
【００３６】
本発明の不揮発性半導体メモリ素子および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、１層ポリシリコン構成のＯＴＰ（One Time Programmable ROM）、およびＭＴＰ（Multi Time Programmable ROM）を提供できる。
【００３７】
また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。このため、メモリセルおよびメモリセルアレイの面積を最小限にすることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る不揮発性半導体メモリ素子の構成図である。
【図２】図１に示すメモリセルの動作を説明するための図である。
【図３】図１に示すメモリセルのトランジスタＴ１の特性を示す図である。
【図４】ドレインストレスによる閾値の自己収束特性を示す図である。
【図５】メモリセルのカップリング系の等価回路を示す図である。
【図６】本発明の第２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図７】本発明の第３の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。
【図８】図７に示す行デコーダの構成を示す図である。
【図９】図８に示す行デコーダの動作表を示す図である。
【図１０】本発明の第４の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図１１】本発明の第５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図１２】図１１に示す行デコーダの構成を示す図である。
【図１３】図１２に示す行デコーダの動作表を示す図である。
【図１４】本発明の第６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図１５】本発明の第７の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。
【図１６】本発明の第８の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図１７】本発明の第９の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図１８】本発明の第１０の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図１９】本発明の第１１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図２０】本発明の第１２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図２１】本発明の第１３の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。
【図２２】図２１に示すメモリセルの動作を説明するための図である。
【図２３】本発明の第１４の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図２４】本発明の第１５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図２５】図２３に示すメモリセルアレイの動作表を示す図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態を添付図面を参照して説明する。
［第１の実施の形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体メモリ素子の構成図である。なお、以下の説明において、「不揮発性半導体メモリ素子」のことを、単に「メモリセル」と呼ぶことがある。
【００４０】
図１（Ａ）に、メモリセルの平面図を示す。図１（Ｂ）には等価回路図、図１（Ｃ）には図１（Ａ）のＡ−Ａ’に沿った断面図、図１（Ｄ）にはＢ−Ｂ’に沿った断面図を示す。
【００４１】
このメモリセルは、図１（Ｂ）の等価回路に示すように、トランジスタＴ１と、キャパシタＣ１からなり、ドレインＤ、ソースＳ、コントロールゲートＣＧ、フローティングゲートＦＧを有する。Ｃ１は、コントロールゲートＣＧとフローティングゲートＦＧとの間のキャパシタである。
【００４２】
構造的には、図１（Ａ）〜（Ｄ）において、１はｐ型半導体基板、２はｐ型半導体基板１上に形成されたｎ型ウェル(以下ｎ−ｗｅｌｌ)、３はトランジスタ形成部、４はトランジスタＴ１を構成するフローティングゲート型トランジスタのチャネル形成部（ゲート領域部）、５はトランジスタＴ１のｎ型拡散層、６はトランジスタＴ１のソースとなるｎ型拡散層、９はトランジスタＴ１のフローティングゲートとなるポリシリコン層でキャパシタＣ１の一端となる。１０は拡散層５とメタル配線１２を接続するコンタクト、１１は拡散層６とメタル配線１３を接続するコンタクト、１２はトランジスタＴ１のドレインＤを引き出すためのメタル配線、１３はトランジスタＴ１のソースＳを引き出すためのメタル配線、１４はキャパシタＣ１、１５はｐ型拡散層であり、キャパシタＣ１の他端となる。
１６はｐ型拡散層１５とコントロールゲート配線１９を接続するコンタクト、１７はｎ型ウェル２上に形成されたｎ型拡散層、１８はｎ型拡散層１７とコントロールゲート配線１９とを接続するコンタクト、１９はコントロールゲート配線となるメタル配線、２０は分離用絶縁酸化膜である。
【００４３】
このメモリセルの特徴は、図に示すように、トランジスタＴ１のｎ型拡散層５、およびトランジスタＴ１のソースとなるｎ型拡散層６等を含むトランジスタ形成部３を縦方向（図面上において上下方向）に配置する。また、ビット線となる、メモリセルのドレインのメタル配線１２も縦方向に配置し、コントロールゲート配線１９となるメタル配線を横方向（図面上において左右方向）に配置し、さらに、面積の大きくなるキャパシタＣ１（２、９、１４、１５，１６等で構成される）をコンパクトに配置して、メモリセルの面積を最小限にしたことである。
【００４４】
図２は、図１に示すメモリセルの動作を説明するための図である。以下、図２を参照してその動作について説明する。
【００４５】
動作としては、ＯＴＰとして用いる場合と、複数回書き込み、消去を行うことが出来る、ＭＴＰとして用いる場合とがあり、場合分けして説明する。
【００４６】
図２（Ａ）は、ＯＴＰとして動作させる場合の動作表を示している。以下、ＯＴＰとして動作させる場合を、図２（Ａ）を用いて説明する。
【００４７】
ＯＴＰ動作の場合における書き込みは、ホットエレクトロン注入により、電子をフローティングゲートに注入する。
【００４８】
この場合に、コントロールゲートＣＧに６Ｖ、ドレインＤに５Ｖ、ソースＳに０Ｖを印加する。ドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、フローティングゲート型トランジスタＴ１の閾値は見かけ上、高くなる。
【００４９】
なお、ここでは、書込み電圧は、コントロールゲートＣＧを６Ｖ、ドレインＤを５Ｖ（ＣＧ＝６Ｖ、Ｄ＝５Ｖ）に設定したが、ホットエレクトロンが発生するために、飽和領域で動作をさせればよいので、この電圧に規定されない。例えば、コントロールゲートＣＧを５Ｖ、ドレインＤを５Ｖ（ＣＧ＝Ｄ＝５Ｖ）でも良いし、ドレインＤの電圧が、コントロールゲートＣＧの電圧より高くなっても、動作上は問題ない。
【００５０】
次に、読み出しは、コントロールゲートＣＧに３Ｖ、ドレインＤに１Ｖ、ソースＳに０Ｖを印加すると、初期の閾値は１Ｖ程度なので、書き込みしないときはトランジスタＴ１はオン（論理“１”）、書き込みすると、電子が注入されて閾値が見かけ上５Ｖ程度になるので、オフ（論理“０”）となり、データが記憶される。
【００５１】
図２（Ｂ）は、ＭＴＰとして動作させる場合の動作表を示している。以下、ＭＴＰとして動作させる場合を、図２（Ｂ）を用いて説明する。
【００５２】
ＭＴＰ動作における書き込みは、ＯＴＰの場合と同様である。
【００５３】
消去の場合は、消去１と消去２の２ステップで行う。
消去１のステップでは、コントロールゲートＣＧに０Ｖ、ドレインＤに８Ｖ、ソースＳをｏｐｅｎ（オープン）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲート間に高電界が印加され、ファウラーノルトハイムのトンネル電流（Fauler-Nordheim：以下FNトンネル電流と略す）が流れ、フローティングゲートからドレインに電子が放出され、見かけ上、閾値が下がって見える。
【００５４】
次に、消去２のステップとして、コントロールゲートＣＧに０あるいは１Ｖ、ドレインＤに８Ｖ、ソースＳを０Ｖとする。
【００５５】
メモリセルが過消去されていれば、フローティングゲートが正に帯電しているため、ソースを０Ｖとすると、オン電流が流れる。ここで、ドレインを高電圧にしているので、弱いホットエレクトロンが発生し、書き込みが生じる。これを弱書き込み（ドレインストレス）と定義する。
【００５６】
なお、図３は、図１に示すメモリセルのトランジスタＴ１の特性を示す図であり、ＶＣＧ−ＩＤ特性を示している。図３において、初期値の特性Ａの状態において、書き込みを行うと、書込み特性Ｂとなる。
【００５７】
次に、消去１のステップを実行すると、過消去の特性Ｃとなる。その後に、消去２のステップを実行することにより、過消去の特性Ｃから初期値の特性Ａの状態に向かって書き戻すことができる。
【００５８】
図４に、弱書き込みの特性を示す。横軸にドレインストレスを印加した時間、縦軸に閾値を取ると、例えば、ゲート電圧ＣＧを０Ｖにすると、ドレインストレスを印加することで、微小ではあるがドレイン近傍の高電界により高エネルギーを得たホットエレクトロンが発生し、その一部がフローティングゲート内に取り込まれて、弱書き込みとなり、最終的に初期状態に自己収束する。ここで、もし、ゲート電圧ＣＧを１Ｖにすると、収束する閾値レベルは１Ｖ並行シフトした値に収束する。この特性を用いれば、もし、消去１で過消去したセルがあっても、消去２で、ある程度任意な正の閾値に、自己収束させることができ、過消去を対策できる。
【００５９】
図５に、このセルのカップリング系の等価回路を示す。
フローティングゲートの状態が初期状態（中性状態）とすると、この系のトータルチャージはゼロということから、
（ＶＣＧ−ＶＦＧ）＊Ｃ（ＦＣ）＋（Ｖｓｕｂ−ＶＦＧ）＊Ｃ（ＦＢ）＋
（ＶＤ−ＶＦＧ）＊Ｃ（ＦＤ）＋（ＶＳ−ＶＦＧ）＊Ｃ（ＦＳ）＝０、
Ｃ（ＦＣ）＋Ｃ（ＦＢ）＋Ｃ（ＦＤ）＋Ｃ（ＦＳ）＝ＣＴ（トータル）
とすると、
ＶＦＧ＝ＶＣＧ＊Ｃ（ＦＣ）／ＣＴ＋Ｖｓｕｂ＊Ｃ（ＦＢ）／ＣＴ＋
ＶＤ＊Ｃ（ＦＤ）／ＣＴ＋ＶＳ＊Ｃ（ＦＳ）／ＣＴ
ここで、Ｃ（ＦＤ）＝Ｃ（ＦＳ）≒０、Ｖｓｕｂ＝ＶＳ＝０  とすると、
ＶＦＧ＝ＶＣＧ＊Ｃ（ＦＣ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝
ここで、Ｃ（ＦＣ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝＝α（カップリング比）
とすると、
ＶＦＧ＝αＶＣＧ  となる。
通常、α≒０．６  に設定する。
【００６０】
なお、前述のトランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層５が、前述の第２のｎ型拡散層はｎ型拡散層６がそれぞれ相当する。また、前述のゲート領域部は、第１のｎ型拡散層５と第２のｎ型拡散層６との間の領域が相当し、前述の第１のメタル配線はメタル配線１２が、前述第２のメタル配線はメタル配線１３がそれぞれ相当する。
【００６１】
また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図２（Ａ）に示すコントロールゲートＣＧの電圧“６”Ｖが相当し、前述のドレインＤに印加する第２の電圧は、ドレインＤの電圧“５”Vが相当する。また、前述の第１の消去手段において、ドレインＤに印加される第３の電圧は、図２（Ｂ）に示すドレインＤの電圧“８”Ｖが相当し、前述のソースＳに印加される第４の電圧は、ソースＳの電圧“２”Ｖが相当する。また、前述の第２の消去手段において、コントロールゲートＣＧに印加される第５の電圧は、図２（Ｂ）に示す、コントロールゲートＣＧの電圧“１”Ｖが相当する。
【００６２】
そして、半導体基板表面上の第１の方向（図１上において上下方向）に、トランジスタを形成するトランジスタ形成部３を配置し、このトランジスタ形成部３は、上から順番に、トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、チャネルを形成するゲート領域部４（第１の拡散層５と第２の拡散層６の中間の領域）と、トランジスタＴ１のソースとなる第２のｎ型拡散層６とが配置される。
【００６３】
このトランジスタ形成部３の左側に、メタル配線１２を上下方向に配置する。このメタル配線１２は、トランジスタ形成部３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２はトランジスタＴ１のドレイン（第１のｎ型拡散層５）とコンタクト１０により接続される。
【００６４】
トランジスタ形成部３の左側には、方形状のｎ型ウェル２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２の表面に対向し、かつ右端部側の領域がトランジスタＴ１のゲート領域部４（第１のｎ型拡散層５と第２のｎ型拡散層６の中間のチャネル形成領域）に対向するように配置される。
【００６５】
ｎ型ウェル２の左側には、このｎ型ウェル２のフローティングゲート９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１５が左右方向に形成される。このｐ型拡散層１５とコントロールゲート配線１９はコンタクト１６により接続される。このコントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｐ型拡散層１５と接続される。第２のメタル配線１３は、トランジスタＴ１のソースとなる第２のｎ型拡散層６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３はコンタクト１１により第２のｎ型拡散層６に接続される。
【００６６】
このような構成により、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、ＯＴＰまたはＭＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。
【００６７】
なお、図１に示す第１の実施の形態では、メタル配線１２を、トランジスタ形成部３の左側に配置したが、真上に配置したり、右側に配置することもできる。
【００６８】
［第２の実施の形態］
図６は、本発明の第２の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図６に示す例は、本発明の不揮発性半導体メモリ素子（メモリセル）をマトリックスアレイ（メモリセルアレイ）に組み込んだ例であり、ＯＴＰの場合の例である。
【００６９】
図６に示す例では、メモリアレイの構成としては、入出力Ｉ／Ｏを、ＩＯ−０〜ＩＯ−７の８ビット構成とし、メモリアレイは、列方向にｎビットおよび行方向にｍビットの単位のメモリセルブロック１００−０〜１００−７により構成されている。すなわち、メモリセルはＭ１１−０〜Ｍ１ｎ−０、Ｍ１１−７〜Ｍ１ｎ−７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック１００−０〜１００−７までを構成する。なお、メモリセルのソースは全て共通接続される。
【００７０】
行デコーダ２００−１〜２００−ｍは、それぞれアドレスデコーダ２０１、インバータ２０２およびレベルシフト回路２０３で構成される。レベルシフト回路２０３は、行デコーダ２００−１〜２００−ｎから出力される行選択信号を第１の信号電圧Ｖｐ１に変換する。レベルシフト回路２０３の出力はそれぞれワード線ＷＬ１〜ＷＬｍへの出力信号となる。
【００７１】
ＯＴＰの場合は消去の必要が無いので、ワード線ＷＬ１〜ＷＬｍは行方向に共通に接続できる。例えば、ワード線ＷＬ１はメモリセルＭ１１−０〜Ｍ１ｎ−０、Ｍ１１−７〜Ｍ１ｎ−７全て共通に接続される。ワード線ＷＬｍについても同様である。
【００７２】
列デコーダ３００−１〜３００−ｎも行デコーダと同様に、それぞれアドレスデコーダ３０１、インバータ３０２およびレベルシフト回路３０３で構成される。レベルシフト回路３０３は、列デコーダ３００−１〜３００−ｎから出力され列選択信号を第２の信号電圧Ｖｐ２に変換する。
【００７３】
このレベルシフト回路３０３の出力はそれぞれ信号ＣＯＬ１〜ＣＯＬｎとなり、それぞれ、列選択トランジスタＣＧ１−０〜ＣＧ１−７、・・・、ＣＧｎ−０〜ＣＧｎ−７のゲートに入力される。例えば、列デコーダ３００−１の出力は、列選択トランジスタＣＧ１−０〜ＣＧ１−７のゲート入力信号となる。
【００７４】
メモリセルのドレインが接続されるビット線ＢＩＴ１−０〜ＢＩＴ１−７は列選択トランジスタＣＧ１−０〜ＣＧ１−７を介して、それぞれデータ入力線Ｄ０〜Ｄ７に接続される。同様に、ビット線ＢＩＴｎ−０〜ＢＩＴｎ−７は列選択トランジスタＣＧｎ−０〜ＣＧｎ−７を介して、それぞれデータ入力線Ｄ０〜Ｄ７に接続される。
【００７５】
データ入力線Ｄ０〜Ｄ７には、書き込み入力データＤｉｎ０〜Ｄｉｎ７を受けて、書き込みデータ（例えば、書き込み電圧５Ｖ）を出力するデータ変換回路４００、および読み出し時のメモリセルのデータを受けて、信号を増幅出力するセンスアンプ回路５００−０〜５００−７が接続される。
【００７６】
次に動作を説明する。
書き込み時に、例えば、行デコーダ２００−１及び列デコーダ３００−１が選択されると、ワード線ＷＬ１及び信号ＣＯＬ１が選択され、それぞれ６Ｖ（第１の信号電圧Ｖｐ１）及び８Ｖ（第２の信号電圧Ｖｐ２）の電圧が印加される。また、このとき、書込みデータＤｉｎ０〜Ｄｉｎ７に対応して、データ変換回路４００より、５Ｖ（第３の信号電圧Ｖｐ３）がデータ入力線Ｄ０〜Ｄ７に出力される。
【００７７】
ここで、書き込みデータとして「Ｄｉｎ０＝Ｄｉｎ２＝Ｄｉｎ４＝Ｄｉｎ６＝“０”（データ書き込みする）」、「Ｄｉｎ１＝Ｄｉｎ３＝Ｄｉｎ５＝Ｄｉｎ７＝“１”（データ書き込みしない）」が入力されたとする。
【００７８】
この場合、データ入出力線Ｄ０〜Ｄ７には、「Ｄ０＝Ｄ２＝Ｄ４＝Ｄ６＝５Ｖ」、「Ｄ１＝Ｄ３＝Ｄ５＝Ｄ７＝０Ｖ」、が出力され、信号ＣＯＬ１が選択されて８Ｖになっているので、ビット線ＢＩＴ１−０、ＢＩＴ１−２、ＢＩＴ１−４、ＢＩＴ１−６は５Ｖとなり、ビット線ＢＩＴ１−１、ＢＩＴ１−３、ＢＩＴ１−５、ＢＩＴ１−７は０Ｖとなり、メモリセルＭ１１−０、Ｍ１１−２、Ｍ１１−４、Ｍ１１−６には書き込みが行われ、メモリセルＭ１１−１、Ｍ１１−３、Ｍ１１−５、Ｍ１１−７は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
【００７９】
読み出しは、選択されたメモリセルが消去状態（“１”；オン）であれば、メモリセルに電流が流れ、書き込み状態（“０”；オフ）であれば、電流が流れないので、それを、センスアンプ回路５００により判定して、データＤｏｕｔ０〜Ｄｏｕｔ７を出力する。
【００８０】
このように、第２の実施の形態に示す不揮発性半導体メモリ装置の構成においては、図６に示すように、メモリセルはＯＴＰとして構成され、このメモリセルが列方向に８分割され、列方向にｎビットの幅を有する８個のメモリセルブロックで構成されるように配置される。
【００８１】
そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ−０〜ＢＩＴｎ−７により共通接続され、各行ごとに設けられるワード線ＷＬ１〜ＷＬｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧが、それぞれ列方向に沿って共通接続される。また、メモリセルアレイを構成する各メモリセルのトランジスタのソースはソース線Ｓ１により共通接続され、このソース線Ｓ１はＧＮＤ（“０”Ｖ）に接続される。
【００８２】
各行ごとに設けられる行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成すると共に、該行選択信号を第１の信号電圧Ｖｐ１に変換してワード線ＷＬ１〜ＷＬｍに印加する。
【００８３】
列デコーダ３００−１〜３００−ｎは、メモリセルブロックにおける列方向のビット数ｎに対応して設けられるｎ個の列デコーダであり、各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力する。第２のレベルシフト回路３０３は、列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換して出力する。
【００８４】
また、各メモリセルブロックごとに、ｎビット単位の列選択トランジスタ（ＣＧ１−０〜ＣＧｎ−０、・・・・、ＣＧ１−７〜ＣＧｎ−７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号Ｖｐ２をゲート入力とし、各メモリセルブロックごとに１つのメモリセルのビット線を選択し、合計８ビット単位のメモリセルを選択する。
【００８５】
この列選択トランジスタにより選択されたメモリセルは、該列選択トランジスタを介して、データ入出力線Ｄ０〜Ｄ７に接続される。またデータ変換回路４００は、１バイト単位の書き込み込みデータの入力信号Ｄｉｎ０〜Ｄｉｎ７を受けてデータの書き込み行う際に、データ入出力線Ｄ０〜Ｄ７を通してメモリセルのトランジスタのドレインに印加する第３の信号電圧Ｖｐ３を出力する。また、センスアンプ回路５００−０〜５００−７は、データ入出力線Ｄ０〜Ｄ７に読み出されたメモリセルのデータを増幅して外部に出力する。
【００８６】
このような構成により、本発明の不揮発性半導体メモリ素子を使用して、ＯＴＰを構成することができる。
【００８７】
［第３の実施の形態］
図７は、本発明の第３の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図３に示す例は、ＭＴＰの例である。
【００８８】
図７に示す不揮発性半導体メモリ装置が、図６に示す不揮発性半導体メモリ装置との構成上で異なる点は、行デコーダ２００−１〜２００−ｍを改良した点にある。また、ワード単位で消去を行うために、メモリセルのソースは、行毎に共通接続されており、共通ソースＳ１〜Ｓｍにより、各行ごとにソースが共通化される点が異なる。他の構成は図６に示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付している。
【００８９】
図８は、図７に示す行デコーダ２００−１〜２００−ｍの構成を示す図である。
図８に示す行デコーダ２００には、この行デコーダ２００の動作モードを制御するための制御信号Ｅ１およびＥ２が入力される。
【００９０】
また、この行デコーダ２００において、２２１は行アドレスを受けて選択されるＮＡＮＤ回路、２２２はＮＡＮＤ回路２２１の出力を反転するインバータ、２２３は制御信号Ｅ２を反転するインバータ、２２４、２２５はトランファスイッチ、２２６はインバータ、２２７はレベルシフト回路、２２８はＮＯＲ回路である。
【００９１】
図９は、図８に示す行デコーダの動作を説明するための動作表を示す図である。
例えば、図７に示す列デコーダ３００−１が選択され（すなわち、ＣＯＬ１が選択され）、また、行デコーダ２００−１が選択された場合を説明する。この場合、メモリセルＭ１１−０〜Ｍ１１−７が選択される。
【００９２】
最初に、書き込み（書き込みモード）の場合について説明する。この場合、図９に示す動作表において、書き込みの場合は、制御信号Ｅ１およびＥ２が、「Ｅ１＝Ｅ２＝“０”」となる。アドレスデコーダが選択された場合は、ＮＡＮＤ回路２２１の出力が“０”、インバータ２２２の出力は“１”、Ｅ２は“０”なので、トランファスイッチ２２４がオン、トランファスイッチ２２５がオフとなり、インバータ２２６の出力“０”、レベルシフト回路２２７の出力、すなわちワード線ＷＬ１の信号が第１の信号電圧Ｖｐ１（５Ｖ）となる。
【００９３】
一方、制御信号Ｅ１が“０”なので、ＮＯＲ回路２２８の出力信号ＳＢ１は“１”となり、メモリセルのソースＳ１は０Ｖとなる。
【００９４】
この状態で選択されたメモリセルのドレインＤ（Ｄ０〜Ｄ７）に５Ｖが印加されるので、メモリセルは書き込みが起こる。非選択デコーダ２００−ｍに繋がった非選択メモリセルは、ワード線ＷＬｍは０Ｖ、ソースＳｍはｏｐｅｎ（オープン：開放）となるので、書き込みは起きない。
【００９５】
次に、消去１のステップ（第１の消去モード）について説明する。
消去１のステップにおいては、制御信号Ｅ１およびＥ２を、「Ｅ１＝Ｅ２＝“１”」とする。アドレスデコーダが選択されると、ＮＡＮＤ回路２２１出力は“０”、制御信号Ｅ２が“１”なので、トランファスイッチ２２４がオフ、トランファスイッチ２２５がオンとなり、インバータ２２６の出力が“１”、レベルシフト回路２２７の出力、すなわちワード線ＷＬ１が０Ｖとなる。また、「Ｅ１＝“１”」なので、ＮＯＲ回路２２８の出力は必ず“０”となるので、ソース線Ｓｍはｏｐｅｎとなる。この状態でドレインＤが８Ｖとなるので、メモリセルが消去される。
【００９６】
一方、非選択行に繋がった非選択セルに関しては、ＮＡＮＤ回路２２１の出力が“１”となるので、ワード線ＷＬｍが、例えば３Ｖ、ソース線Ｓｍのスイッチ用トランジスタＳＢｍへの信号が０Ｖなので、ソース線Ｓｍもｏｐｅｎとなる。ドレインＤは８Ｖで有るが、ワード線ＷＬｍに印加されるゲート電圧が３Ｖと高いので、ドレイン−ゲート間の電界が緩和されて消去は起きない。これにより、選択された行のみが消去される。
【００９７】
次に、消去２のステップ（第２の消去モード）について説明する。
消去２のステップの場合は、制御信号Ｅ１およびＥ２を、「Ｅ１＝“０”、Ｅ２＝“１”」とする。制御信号Ｅ２が“１”なので、アドレスデコーダの出力は反転されて、ワード線ＷＬ１は０Ｖとなる。また、制御信号Ｅ１は“０”なので、ＮＯＲ回路２２８はＮＡＮＤ回路２２１の出力“０”を受けて、ソース線Ｓ１のスイッチ用トランジスタＳＢ１への信号が“１”（ＳＢ１＝“１”）、すなわちソース線Ｓ１が０Ｖとなり、選択されたメモリセルは自己収束する。
【００９８】
一方、非選択デコーダ２２１は、出力が反転されて、ワード線ＷＬｍは、例えば３Ｖ、ソースＳＢｍは“０”、ソースＳｍはｏｐｅｎとなり、自己収束は起こらない。
【００９９】
読み出しの場合は、制御信号Ｅ１およびＥ２が、Ｅ１＝Ｅ２＝“０”となるので、選択されたワード線ＷＬ１に３Ｖ、ドレインＤに１Ｖが印加され、メモリセルのデータにより、“１”あるいは“０”が読み出される。
【０１００】
このように、第３の実施の形態に示す不揮発性半導体メモリ装置は、図７に示すように、メモリセルはＭＴＰとして構成され、このメモリセルが列方向に８分割され、列方向にｎビットの幅を有する８個のメモリセルブロックで構成されるように配置される。
【０１０１】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ−０〜ＢＩＴｎ−７により共通接続され、各行ごとに設けられるワード線ＷＬ１〜ＷＬｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧが、それぞれ列方向に沿って共通接続される。
【０１０２】
また、各行ごとに設けられるソース線Ｓ１〜Ｓｍにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタＳＢ１〜ＳＢｍが設けられる。
【０１０３】
各行ごとに設けられる行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書込みおよび消去モード（消去１と消去２）に応じて、該行選択信号の電圧レベルを選択してワード線ＷＬ１〜ＷＬｍに印加するともに、スイッチ用トランジスタＳＢ１〜ＳＢｍをオン・オフ制御する制御信号を出力する。
【０１０４】
列デコーダ３００−１〜３００−ｎは、メモリセルブロックにおける列方向のビット数ｎに対応して設けられるｎ個の列デコーダであり、各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力する。第２のレベルシフト回路３０３は、列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換して出力する。
【０１０５】
また、各メモリセルブロックごとに、ｎビット単位の列選択トランジスタ（ＣＧ１−０〜ＣＧｎ−０、・・・・、ＣＧ１−７〜ＣＧｎ−７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号（第２の信号電圧Ｖｐ２）をゲート入力とし、各メモリセルブロックごとに１つのメモリセルのビット線を選択し、合計８ビット単位のメモリセルを選択する。
【０１０６】
この列選択トランジスタにより選択されたメモリセルは、該列選択トランジスタを介して、データ入出力線Ｄ０〜Ｄ７に接続される。またデータ変換回路４００は、１バイト単位の書き込み込みデータの入力信号Ｄｉｎ０〜Ｄｉｎ７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ０〜Ｄ７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する。また、センスアンプ回路５００−０〜５００−７は、データ入出力線Ｄ０〜Ｄ７に読み出されたメモリセルのデータを増幅して外部に出力する。
【０１０７】
このような構成により、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができる。
【０１０８】
[第４の実施の形態]
図１０は、本発明の第４の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図であり、ＭＴＰの例である。
【０１０９】
図１０に示す第４の実施の形態では、８ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に８ビット単位で分割されたメモリセルブロック１０１−１〜１０１−ｎで構成する。例えば、メモリセルブロック１０１−１は、列方向に８ビット、行方向にｍビットのメモリセルＭ１１−０〜Ｍ１１−７、・・・、Ｍｍ１−０〜Ｍｍ１−７で構成される。
【０１１０】
また、ワード単位で消去を行うために、図７に示す不揮発性半導体メモリ装置と同様に、メモリセルのソースは、行毎に共通接続されており、共通ソース線Ｓ１〜Ｓｍまで同様に共通化される。行デコーダも図８に示す行デコーダ２００と同じである。
【０１１１】
このように、第４の実施の形態の不揮発性半導体メモリ装置においては、図１０に示すように、メモリセルはＭＴＰとして構成され、メモリセルが各行ごとに列方向に１バイト単位で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。
【０１１２】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ−０〜ＢＩＴｎ−７により共通接続され、各行ごとに設けられるワード線ＷＬ１〜ＷＬｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧが、それぞれ列方向に沿って共通接続される。
【０１１３】
また、各行ごとに設けられるソース線Ｓ１〜Ｓｍにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタ２０９−１〜２０９−ｍが設けられる。
【０１１４】
各行ごとに設けられる行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線ＷＬ１〜ＷＬｍに印加するとともに、スイッチ用トランジスタ２０９−１〜２０９−ｍをオン・オフ制御する制御信号ＳＢ１〜ＳＢｍを出力する。
【０１１５】
列デコーダ３００−１〜３００−ｎは、メモリセルブロック１０１−１〜１０１−ｎごとに設けられる列デコーダであり、列方向に８ビット単位で１つのメモリセルブロックを選択する。第２のレベルシフト回路３０３は、列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換して出力する。
【０１１６】
また、各メモリセルブロックごとに、８ビット単位の列選択トランジスタ（ＣＧ１−０〜ＣＧ１−７、・・・・、ＣＧｎ−０〜ＣＧｎ−７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号ＣＯＬ１〜ＣＯＬｎ（第２の信号電圧Ｖｐ２）をゲート入力とし、１つのメモリセルブロックのビット線を選択し、８ビット単位のメモリセルを選択する。
【０１１７】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、該列選択トランジスタを介して、データ入出力線Ｄ０〜Ｄ７に接続される。またデータ変換回路４００は、１バイト単位の書き込み込みデータの入力信号Ｄｉｎ０〜Ｄｉｎ７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ０〜Ｄ７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する。また、センスアンプ回路５００−０〜５００−７は、データ入出力線Ｄ０〜Ｄ７に読み出されたメモリセルのデータを増幅して外部に出力する。
【０１１８】
これにより、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができると共に、メモリセルアレイを列方向に８ビット単位で分割して、８ビット単位でデータの書き込み及び読み出しを行うことができる。
【０１１９】
［第５の実施の形態］
図１１は、本発明の第５の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図１１に示す例は、図１０に示す不揮発性半導体メモリ装置において、ソース線を２行ずつで共通にしたものである。このようにすると、レイアウト上で、無駄な空き領域がなくなる。
【０１２０】
行デコーダの回路を図１２に示す。この図１２に示す行デコーダ２００Ａは、図８の行デコーダ２００に対して、制御信号Ｅ３Ｂを追加し、図８に示すインバータ２２６をＮＡＮＤ回路２２６Ａに変更して、制御信号Ｅ３Ｂを入力する。
【０１２１】
図１３に、図１２に示す行デコーダの動作表を示す。図１３に示す動作表が、図９に示す動作表と異なる点は、非選択セルの消去２のステップである。注目するところを太枠で囲ってある。
【０１２２】
図８に示す行デコーダの回路では、消去２のステップのとき、非選択のワード線ＷＬ２は３Ｖ、ソースＳはｏｐｅｎになるが、図１１に示すメモリセルアレイの構成にすると、ソース線Ｓ（１，２）が共通となり、動作表における信号Ｓ１，２となるので、信号ＳＢ２は“０”でトランジスタ２０９−２はオフとなるが、信号ＳＢ１が“１”なので、トランジスタ２０９−１がオンとなる。
【０１２３】
従って、共通のソース線Ｓ（１，２）に印加される信号Ｓ１，２が０Ｖとなり、ワード線ＷＬ２が３Ｖであると、ワード線ＷＬ２に繋がるメモリセルがオンとなってしまう。それを避けるために、制御信号Ｅ３Ｂを設け、消去２のときに“０”となるように設定すれば、ＮＡＮＤ回路２０６の出力は“１”となり、２０１のデコーダ出力が非選択であっても、レベルシフト回路２０７のワード線ＷＬ２への出力信号は０Ｖとなり、非選択のメモリセルの電流は流れない。
【０１２４】
ここで、この状態では、消去２のステップ、すなわち、自己収束動作のときに、選択されたワード線ＷＬ１に繋がるメモリセルと、隣のワード線ＷＬ２に繋がる非選択メモリセルには、同時に、自己収束の電圧、すなわち、ドレインが５Ｖ、ゲートが０Ｖ、ソースが０Ｖとなり、消去されているセルには自己収束が起こる。もし、ワード線ＷＬ２に繋がるメモリセルが前の状態で、一度自己収束されていると、ここで、２回目の自己収束動作が起こるので、２回自己収束されることになる。
【０１２５】
しかしながら、図４に示す自己収束動作の特徴を見れば、自己収束の極限は、初期値に収束するので、過剰に自己収束動作が加わっても問題は無い。
【０１２６】
このように、第５の実施の形態に示す不揮発性半導体メモリ装置は、図１１に示すように、メモリセルはＭＴＰとして構成され、メモリセルが各行ごとに列方向に１バイト単位で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。
【０１２７】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ−０〜ＢＩＴｎ−７により共通接続され、各行ごとに設けられるワード線ＷＬ１〜ＷＬｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧが、それぞれ列方向に沿って共通接続される。
【０１２８】
また、２行ごとに設けられるソース線Ｓ（１，２）〜Ｓ（ｍ−１，ｍ）により、２行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号（例えば、信号ＳＢ１）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２０９−１）と、他方の行からオン・オフ信号（例えば、信号ＳＢ２）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第２のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２０９−２）が共通に接続される。
【０１２９】
また、各行ごとに設けられる行デコーダ２００−１〜２００−ｍは、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線ＷＬ１〜WLｍに印加する。また、行デコーダ２００−１〜２００−ｍは、２ずつで対をなしており、一方の行デコーダ（例えば、行デコーダ２００−１）から第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２０９−１）をオン・オフする制御信号（例えば、信号ＳＢ１）を出力する。また、他方の行デコーダ（例えば、行デコーダ２００−２）から第２のスイッチ用トランジスタ（例えば、２０９−２）をオン・オフする制御信号（例えば、信号ＳＢ２）を出力する。
【０１３０】
列デコーダ３００−１〜３００−ｎ（図１０を参照）は、メモリセルブロック１０１−１〜１０１−ｎごとに設けられる列デコーダであり、列方向に８ビット単位で１つのメモリセルブロックを選択する。第２のレベルシフト回路３０３は、列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換して出力する。
【０１３１】
また、各メモリセルブロックごとに、８ビット単位の列選択トランジスタ（ＣＧ１−０〜ＣＧ１−７、・・・・、ＣＧｎ−０〜ＣＧｎ−７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号（第２の信号電圧Ｖｐ２）をゲート入力とし、１つのメモリセルブロックのメモリセルのビット線を選択し、８ビット単位のメモリセルを選択する。
【０１３２】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、該列選択トランジスタを介して、データ入出力線Ｄ０〜Ｄ７に接続される。またデータ変換回路４００は、１バイト単位の書き込み込みデータの入力信号Ｄｉｎ０〜Ｄｉｎ７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ０〜Ｄ７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する。また、センスアンプ回路５００−０〜５００−７は、データ入出力線Ｄ０〜Ｄ７に読み出されたメモリセルのデータを増幅して外部に出力する。
【０１３３】
これにより、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができると共に、ソース線を２行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすことができる。
【０１３４】
なお、第２、第３、第４、および第５の実施の形態において、バイト単位の書込み、消去動作について説明を行ったが、バイト単位に限るものではない。
【０１３５】
例えば、図示しない、列デコーダ一括選択信号を列デコーダ３００に入力して、列デコーダ３００−１〜３００−ｎを同時に選択するように設定すれば、１つのワード線に接続されるメモリセル、例えばＭ１１−０〜Ｍ１ｎ−７（ｎ×８個）の全てが同時に、書込みあるいは消去できる。これにより、所謂、ページ単位での書込み、消去が可能となる。
【０１３６】
また、メモリアレイ（メモリセルブロック）の構成は、図６、図７に示す例では、列アドレス単位（ｎビット）でまとめて配置されているが、図１０、図１１に示す例では、Ｉ／Ｏビット数単位（ここではバイト単位）でまとめる構成としている。
どちらの方式を採用するかは、レイアウト上の配置の都合も考慮して、判断される。
【０１３７】
さらには、図１０、図１１に示す例では、入出力Ｉ／Ｏ単位として、バイト単位（８ビット）としているが、これは、ワード単位（１６ビット）あるいはダブルワード単位（３２ビット）、あるいはそれ以上のI／Oビット数で構成しても、主旨および効果は同一である。
【０１３８】
［第６の実施の形態］
図１４は、本発明の第６の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図１４に示す例は、図６に示すＯＴＰのメモリセルのレイアウト配置の例を示したものである。すなわち、図１に示すメモリセルをアレイに配置したものである。
【０１３９】
図１４において、ワード線（コントロールゲート）ＷＬ１、ＷＬ２、ＷＬ３・・・をメタル配線により図面上で左右方向（横方向）に通し、ソース線Ｓ１、Ｓ２を左右方向に通し、ビット線ＢＩＴ１、ＢＩＴ２、ＢＩＴ３・・・を図面上で上下方向（縦方向）に通し、図１に示す不揮発性半導体メモリ（メモリセル）を、上下左右に対称型に配置し、ｎ−ｗｅｌｌを互いに共通にして、面積縮小を図っている。このようして、無駄な空きスペースをなくし、効率の良い配置としている。特性的にも、面積的にも最適な配置となる。このレイアウトは、図１１に示すソース共通型の不揮発性半導体メモリ装置にも適用できる。
【０１４０】
このように、第６の実施の形態に示す不揮発性半導体メモリ装置においては、メモリセルとして、図１に示す本発明の不揮発性半導体メモリ素子（メモリセル）がＯＴＰとして使用される。
【０１４１】
そして、このレイアウトで配置されるメモリセルは、例えば、図１４において破線で囲った部分Ａのメモリセル（ワード線ＷＬ１とビット線ＢＩＴ２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部３には、トランジスタのドレインとなる第１のｎ型拡散層５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層６とが含まれる。
【０１４２】
このトランジスタ形成部３の左側に、第１のメタル配線１２を上下方向に配置する。このメタル配線１２は、トランジスタ形成部３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２はトランジスタのドレイン（第１のｎ型拡散層５）とコンタクトにより接続される。この第１のメタル配線１２は、ビット線ＢＩＴ２に接続されている。
【０１４３】
トランジスタ形成部３の左側に方形状のｎ型ウェル２を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２の表面に対向し、かつ右端部側の領域がゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６の中間のチャネル形成領域）に対向するように配置される。
【０１４４】
ｎ型ウェル２の左側には、このｎ型ウェル２のフローティングゲート９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１５が左右方向に形成される。このｐ型拡散層１５とコントロールゲート配線１９はコンタクトにより接続される。このコントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクトによりｐ型拡散層１５と接続される。コントロールゲート配線１９は、共通のワード線ＷＬ１に接続される。
【０１４５】
第２のメタル配線１３は、トランジスタＴ１のソースとなる第２のｎ型拡散層６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３はコンタクトにより第２のｎ型拡散層６に接続される。この第２のメタル配線１３は、共通のソース線Ｓ１に接続される。
【０１４６】
そして、各メモリセルの配置において、ｎ型ウェル２を互いに共通にして左右に対称に配置される２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線１３（ソース線Ｓ１）を互いに共通にして下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、この構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
【０１４７】
これにより、本発明の不揮発性半導体メモリ素子を使用して、ＯＴＰを構成することができると共に、レイアウト上で、無駄な空き領域をなくすことができる。
【０１４８】
なお、図１４に示す第６の実施の形態では、メモリセル（ビット線ＢＩＴ２とワード線ＷＬ１とで選択されるメモリセル）において、メタル配線１２は、トランジスタ形成部３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【０１４９】
［第７の実施の形態］
図１５は、本発明の第７の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図１に示す第１の実施の形態のメモリセルに対して、ｎ−ｗｅｌｌを省略して、さらに面積縮小効果を出したものである。
【０１５０】
図１５（Ａ）は平面図、図１５（Ｂ）はＢ−Ｂ’に沿った断面図を示している。図１５に示すメモリセルが、図１に示すメモリセルと構成上異なるのは、図１（Ａ）に示すｎ−Ｗｅｌｌ（ｎ型ウェル）２を省略して、その代わり図１５（Ｂ）に示すＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ２１を設け、ｐ型拡散層１５をｎ型拡散層１５´に変更した点である。すなわち、図１に示すトランジスタ形成部３内の、トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、トランジスタのチャネルを形成するゲート領域部（第１の拡散層５と第２の拡散層６の中間の領域）と、第２のｎ型拡散層６の配置が同じであり、また、メタル配線１２、１３、コントロールゲート配線等についても同様である。また、図１（Ｂ）に示す等価回路も同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【０１５１】
このように、第７の実施の形態で示すメモリセルにおいては、ｎ−ｗｅｌｌを省略したため、キャパシタ１４のゲート下にはＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ２１を行い、効率よくカップリングを行えるようにしている。標準ＣＭＯＳプロセスに対して、Ｄタイプのチャネルインプラが必要であるが、インプラ工程の追加なので、総工程に対して微増ですむため、プロセスの煩雑さの負荷にはならない。
【０１５２】
なお、第７の実施の形態において、前述のトランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層５が、前述の第２のｎ型拡散層はｎ型拡散層６が、第３のｎ型拡散層はｎ型拡散層１５´がそれぞれ相当する。また、前述の第１のメタル配線はメタル配線１２が、前述の第２のメタル配線はメタル配線１３がそれぞれ相当する。
【０１５３】
そして、半導体基板表面上の第１の方向（図上において上下方向）に、トランジスタ形成部３を配置し、このトランジスタ形成部３は、上から順番に、トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、トランジスタＴ１のチャネルを形成するゲート領域部（第１の拡散層５と第２の拡散層６の中間の領域）と、トランジスタＴ１のソースとなる第２のｎ型拡散層６とが配置される。
【０１５４】
このトランジスタ形成部３の左側に、メタル配線１２を上下方向に配置する。このメタル配線１２は、トランジスタ形成部３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２はトランジスタのドレイン（第１のｎ型拡散層５）とコンタクトにより接続される。
【０１５５】
また、トランジスタ形成部３の左側に方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ２１を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラ２１の表面に対向し、かつ右端部側の領域がゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６の中間のチャネル形成領域）に対向するように配置される。
【０１５６】
チャネルインプラ２１の左側には、このチャネルインプラ２１に隣接して、ｎ型拡散層１５´が左右方向に形成され、このｎ型拡散層１５´とコントロールゲート配線１９とがコンタクトにより接続される。コントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｎ型拡散層１５´と接続される。第２のメタル配線１３は、トランジスタＴ１のソースとなる第２のｎ型拡散層６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、このメタル配線１３はコンタクト１１により第２のｎ型拡散層６に接続される。
【０１５７】
このような構成により、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、ＯＴＰまたはＭＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。さらに、図１に示すメモリセルに対して、ｎ−ｗｅｌｌを省略して、さらに面積縮小効果を出すことができる。
【０１５８】
なお、図１５に示す第７の実施の形態では、メタル配線１２を、トランジスタ形成部３０の左側に配置したが、右側に配置することもできるし、真上に配置することもできる。。
【０１５９】
［第８の実施の形態］
図１６は、本発明の第８の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図１６に示す不揮発性半導体メモリ装置は、図１５に示す不揮発性半導体メモリ素子（メモリセル）をアレイ上に配置したものである。
【０１６０】
図１４に示す不揮発性半導体メモリ装置と同様にメモリセルを上下左右対称に配置し、ｎ−ｗｅｌｌを省略した分、面積縮小が図られている。
【０１６１】
このように、第８の実施の形態に示す不揮発性半導体メモリ装置においては、メモリセルは、例えば、図１６において破線で囲った部分Ａのメモリセル（ワード線ＷＬ１とビット線ＢＩＴ２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部３に、トランジスタのドレインとなる第１のｎ型拡散層５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層６とが含まれる。
【０１６２】
このトランジスタ形成部３の左側に、第１のメタル配線１２が、トランジスタ形成部３と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第１のメタル配線１２は、ビット線ＢＩＴ２に接続されている。
【０１６３】
また、半導体基板上において、前記トランジスタ形成部３の左側に、図示しないＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ（図１５（Ｂ）のチャネルインプラ２１を参照）が、所定の幅と深さを持って左右方向に形成される。
【０１６４】
フローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部３のゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）に対向するように配置される。
【０１６５】
チャネルインプラの左側には、このチャネルインプラに隣接してｎ型拡散層１５´が設けられる。また、コントロールゲート配線１９が、フローティングゲート９に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線１９はワード線ＷＬ１に接続される。また、第２のメタル配線１３が、第２のｎ型拡散層６に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３は、第２のｎ型拡散層６とコンタクトにより接続される。この第２のメタル配線１３は、ソース線Ｓ１に接続される。
【０１６６】
そして、メモリセルアレイの配置において、ｎ型拡散層１５´を共有するように２つのメモリセルを左右対称に配置し（図上で左側のメモリセル）、該左右に対称に配置された２つのメモリセルに対して、ソース線Ｓ１を共有するようにして、上下方向に２つのメモリセルを対称に配置し（図上で下側の２つのメモリセル）、これらの４つのメモリセルを基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
【０１６７】
このような構成により、２つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【０１６８】
なお、図１６に示す第８の実施の形態では、メモリセル（ビット線ＢＩＴ２とワード線ＷＬ１とで選択されるメモリセル）において、メタル配線１２は、トランジスタ形成部３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【０１６９】
［第９の実施の形態］
図１７は、本発明の第９の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図１７のフローティングゲートの形状に対して、トランジスタチャネル部分の幅よりキャパシタ部分の幅を広くして、無駄な空間を削減して、さらに面積の縮小を図ったものである。
【０１７０】
すなわち、このレイアウトで配置されるメモリセルは、例えば、図１７において破線で囲った部分Ａのメモリセル（ワード線ＷＬ１とビット線ＢＩＴ２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部３には、トランジスタのドレインとなる第１のｎ型拡散層５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層６とが含まれる。
【０１７１】
このトランジスタ形成部３の左側に、第１のメタル配線１２が、トランジスタ形成部３と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第１のメタル配線１２は、ビット線ＢＩＴ２に接続されている。
【０１７２】
また、半導体基板上において、前記トランジスタ形成部３の左側に、図示しないＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ（図１５（Ｂ）のチャネルインプラ２１を参照）が、所定の幅と深さを持って左右方向に形成される。
【０１７３】
フローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部３のゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）に対向するように配置される。また、このフローティングゲート９には、左端部の領域に方形状の面積拡張部９Ａを備えており、この面積拡張部９Ａによりキャパシタの容量を大きくするように構成されている。
【０１７４】
チャネルインプラの左側には、このチャネルインプラに隣接してｎ型拡散層１５´が設けられる。また、コントロールゲート配線１９が、フローティングゲート９に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線１９はワード線ＷＬ１に接続される。また、第２のメタル配線１３が、第２のｎ型拡散層６に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３は、第２のｎ型拡散層６とコンタクトにより接続される。この第２のメタル配線１３は、ソース線Ｓ１に接続される。
【０１７５】
そして、メモリセルアレイの配置において、ｎ型拡散層１５´を共有するように２つのメモリセルを左右対称に配置し（図上で左側のメモリセル）、該左右に対称に配置された２つのメモリセルに対して、ソース線Ｓ１を共有するようにして、上下方向に２つのメモリセルを対称に配置し（図上で下側の２つのメモリセル）、これらの４つのメモリセルを構成に基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
【０１７６】
このような構成により、２つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【０１７７】
なお、図１７に示す第９の実施の形態では、メモリセル（ビット線ＢＩＴ２とワード線ＷＬ１とで選択されるメモリセル）において、メタル配線１２は、トランジスタ形成部３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【０１７８】
［第１０の実施の形態］
図１８は、本発明の第１０の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図７に示す不揮発性半導体メモリ装置の回路構成、および図１０に示す不揮発性半導体メモリ装置の回路構成に対応したレイアウト配置例であり、例えば、ソース線Ｓ１がワード線ＷＬ１に対応して配置され、同様に、ソース線Ｓ２、Ｓ３、Ｓ４がワード線ＷＬ２、ＷＬ２、ＷＬ４に対応して配置される。すなわち、ソース線がワード線毎に独立した場合のレイアウトである。
【０１７９】
このレイアウトで配置されるメモリセルは、例えば、図１８において破線で囲った部分Ａのメモリセル（ワード線ＷＬ３とビット線ＢＩＴ２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部３には、トランジスタのドレインとなる第１のｎ型拡散層５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層６とが配置される。
【０１８０】
このトランジスタ形成部３の左側に、第１のメタル配線１２が、トランジスタ形成部３と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第１のメタル配線１２は、ビット線ＢＩＴ２に接続されている。
【０１８１】
また、半導体基板上において、前記トランジスタ形成部３の左側に、図示しないＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ（図１５（Ｂ）のチャネルインプラ２１を参照）が、所定の幅と深さを持って左右方向に形成される。
【０１８２】
フローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域がチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部３のゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）に対向するように配置される。また、このフローティングゲート９には、左端部の領域に方形状の面積拡張部９Ａを備えており、この面積拡張部９Ａによりキャパシタの容量を大きくするように構成されている。
【０１８３】
チャネルインプラの左側には、このチャネルインプラに隣接してｎ型拡散層１５´が設けられる。また、コントロールゲート配線１９が、フローティングゲート９に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線１９はワード線ＷＬ３に接続される。また、第２のメタル配線１３が、第２のｎ型拡散層６に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３は、第２のｎ型拡散層６とコンタクトにより接続される。
【０１８４】
そして、メモリセルアレイの配置において、ｎ型拡散層１５´を共有するように２つのメモリセルを左右対称に配置し（図上で左側のメモリセル）、該左右に対称に配置された２つのメモリセルに対して上下方向に２つのメモリセルを対称に配置し（図上で上側のメモリセル）、これらの４つのメモリセルを単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置する。
【０１８５】
このような構成により、ソース線がワード線毎に独立した場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【０１８６】
なお、図１８に示す第１０の実施の形態では、メモリセル（ビット線ＢＩＴ２とワード線ＷＬ３とで選択されるメモリセル）において、メタル配線１２は、トランジスタ形成部３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【０１８７】
［第１１の実施の形態］
【０１８８】
図１９は、本発明の第１１の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図６に示す第２の実施の形態の不揮発性半導体メモリ装置を変形した例である。
図１９に示す不揮発性半導体メモリ装置が、図６に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図６に示す例では、メモリアレイを列方向にＩ／Ｏビット数（図の例では８ビット）に応じて８分割し、列方向にｎビットの単位（アドレス単位）のメモリセルブロック１００−０〜１００−７を構成している。一方、図１９に示す第１１の実施の形態では、メモリセルアレイをＩ／Ｏビット数（図の例では８ビット）の単位で列方向に分割している。すなわち、メモリセルアレイに対して、８ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に８ビット単位（Ｉ／Ｏ単位）で分割されたメモリセルブロック１０１−１〜１０１−ｎで構成する。例えば、メモリセルブロック１０１−１は、列方向に８ビット、行方向にｍビットのメモリセルＭ１１−０〜Ｍ１１−７、・・・、Ｍｍ１−０〜Ｍｍ１−７で構成される。
【０１８９】
このように、第１１実施の形態の不揮発性半導体メモリ装置においては、メモリセルはＭＴＰとして構成され、メモリセルが各行ごとに列方向に１バイト単位（Ｉ／Ｏビット数の単位）で列選択されるメモリセルブロックで構成されるように配置される。
【０１９０】
そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴｎ−７により共通接続され、各行ごとに設けられるワード線ＷＬ１〜ＷＬｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧが、それぞれ列方向に沿って共通接続される。
【０１９１】
また、ソース線Ｓ１により、各行のメモリセルのトランジスタのソースが共通接続される。このソース線Ｓ１は、ＧＮＤ（“０”Ｖ）に接地される。
【０１９２】
各行ごとに設けられる行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線ＷＬ１〜ＷＬｍに印加する。
【０１９３】
列デコーダ３００−１〜３００−ｎは、メモリセルブロック１０１−１〜１０１−ｎごとに設けられる列デコーダであり、列方向に８ビット単位で１つのメモリセルブロックを選択する。第２のレベルシフト回路３０３は、列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換して出力する。
【０１９４】
また、各メモリセルブロックごとに、８ビット単位の列選択トランジスタ（ＣＧ１−０〜ＣＧ１−７、・・・・、ＣＧｎ−０〜ＣＧｎ−７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号（第２の信号電圧Ｖｐ２）をゲート入力とし、１つのメモリセルブロックのビット線を選択し、８ビット単位のメモリセルを選択する。
【０１９５】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、当該列選択トランジスタを介して、データ入出力線Ｄ０〜Ｄ７に接続される。またデータ変換回路４００は、１バイト単位の書き込み込みデータの入力信号Ｄｉｎ０〜Ｄｉｎ７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ０〜Ｄ７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する。また、センスアンプ回路５００−０〜５００−７は、データ入出力線Ｄ０〜Ｄ７に読み出されたメモリセルのデータを増幅して外部に出力する。
【０１９６】
これにより、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができると共に、メモリセルアレイを列方向に８ビット単位で分割して、８ビット単位でデータの書き込み及び読み出しを行うことができる。
【０１９７】
なお、図１９に示す例では、メモリセルアレイを列方向に、８ビット単位でｎ個に分割する例について説明したが、これに限られず、Ｉ／Ｏビット数の要求仕様に応じて、ワード単位（１６ビットセル）あるいは、ダブルワード（３２ビットセル）等の任意のビット数の単位で分割することができる。
【０１９８】
［第１２の実施の形態］
図２０は、本発明の第１２の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図１１に示す第５の実施の形態の不揮発性半導体メモリ装置を変形した例である。
【０１９９】
図２０に示す不揮発性半導体メモリ装置が、図１１に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図１１に示す例では、メモリセルアレイを列方向にＩ／Ｏビット数（８ビット）の単位で分割してメモリセルブロックを構成している。一方、図２０に示す例は、メモリアレイを列方向にＩ／Ｏビット数（図の例では８ビット）に応じて８分割し、列方向にｎビットおよび行方向にｍビットの単位のメモリセルブロック１００−０〜１００−７を構成している。すなわち、メモリセルはＭ１１−０〜Ｍ１ｎ−０、・・・・、Ｍ１１−７〜Ｍ１ｎ−７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック１００−０〜１００−７までを構成する。
【０２００】
列デコーダ３００−１〜３００−ｎは、各メモリセルブロック１００−０〜１００−７のアドレス幅ｎビットに対向して設けられるｎ個の列デコーダである。この列デコーダ３００−１〜３００−ｎは、それぞれアドレスデコーダ３０１、インバータ３０２およびレベルシフト回路３０３で構成される。レベルシフト回路３０３は、列デコーダ３００−１〜３００−ｎから出力され列選択信号を第２の信号電圧Ｖｐ２に変換する。
【０２０１】
列選択トランジスタＣＧ１−０〜ＣＧｎ−０、・・・、ＣＧ１−７〜ＣＧｎ−７は、メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、第２のレベルシフト回路から出力される第２の信号電圧Ｖｐ２（信号ＣＯＬ１〜ＣＯＬｎ）をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、合計８ビット（Ｉ／Ｏビット数）のメモリセルのビット線を選択する。
【０２０２】
行デコーダ２００−１〜２００−ｍの構成は、図１１に示す行デコーダと同じ構成のもである。また、メモリセルブロックにおけるビット線ＢＩＴ１−０〜ＢＩＴｎ−７の接続方法、ワード線ＷＬ１〜ＷＬｍの接続方法、ソース線Ｓ（１，２）〜Ｓ（ｍ−１，ｍ）、スイッチ用トランジスタ２０９−１、２０９−２〜２０９−（ｍ−１）、２０９−ｍの接続方法も図１１に示す回路と同様である。
【０２０３】
すなわち、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴｎ−７により共通接続され、各行ごとに設けられるワード線ＷＬ１〜ＷＬｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧが、それぞれ列方向に沿って共通接続される。
【０２０４】
また、２行ごとに設けられるソース線Ｓ（１，２）〜Ｓ（ｍ−１，ｍ）により、対となる２行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号（例えば、信号ＳＢ１）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２０９−１）と、他方の行からオン・オフ信号（例えば、信号ＳＢ２）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第２のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２０９−２）が共通に接続される。
【０２０５】
また、各行ごとに設けられる行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線ＷＬ１〜ＷＬｍに印加する。また、行デコーダ２００−１〜２００−ｍは、２ずつで対をなしており、一方の行デコーダ（例えば、行デコーダ２００−１）から第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２０９−１）をオン・オフする制御信号（例えば、信号ＳＢ１）を出力する。
また、他方の行デコーダ（例えば、行デコーダ２００−２）から第２のスイッチ用トランジスタ（例えば、２０９−２）をオン・オフする制御信号（例えば、信号ＳＢ２）を出力する。
【０２０６】
また、列選択トランジスタＣＧ１−０〜ＣＧｎ−０、・・・、ＣＧ１−７〜ＣＧｎ−７により選択されたメモリセルブロックの合計８本のビット線は、該列選択トランジスタを介して、データ入出力線Ｄ０〜Ｄ７に接続される。またデータ変換回路４００は、１バイト単位の書き込み込みデータの入力信号Ｄｉｎ０〜Ｄｉｎ７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ０〜Ｄ７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力する。また、センスアンプ回路５００−０〜５００−７は、データ入出力線Ｄ０〜Ｄ７に読み出されたメモリセルのデータを増幅して外部に出力する。
【０２０７】
このように、第１２の実施の形態に示す不揮発性半導体メモリ装置は、メモリセルはＭＴＰとして構成され、列方向にｎビットのアドレス単位でまとめて、メモリセルブロックを構成し、また、またソース線を２行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすように構成されている。
【０２０８】
［第１３の実施の形態］
図２１は、本発明の第１３の実施の形態に係る不揮発性半導体メモリ装置（メモリセル）の構成を示す図である。図２１に示すメモリセルが、図１に示すメモリセルと異なるところは、図１に示すコントロールゲートＣＧ（１９）に繋がるｎ型拡散層１７及びコンタクト１８を削除してｎ型ウェル２と切り離し、新たに、ｎ型ウェル２に接続するためのｎ型拡散層２３、ｎ型ウェル２に所望の電圧ＣＧＷｅｌｌを与えるメタル配線２５と、ｎ型拡散層２３とメタル配線２５を接続するコンタクト２４を設けたことである。このｎ型拡散層２３、コンタクト２４及びメタル配線２５はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図１に示すｎ型拡散層１７、コンタクト１８を削除することによる面積縮小効果が大きい。
【０２０９】
図２１（Ａ）に第１３の実施の形態に係るメモリセルの平面図を示す。図２１（Ｂ）には等価回路図、図２１（Ｃ）には、図２１（Ａ）のＡ−Ａ’に沿った断面図、図２１（Ｄ）にはＢ−Ｂ’に沿った断面図、図２１（Ｅ）にはＥ−Ｅ’に沿った断面図を示す。
【０２１０】
このメモリセルは、図２１（Ｂ）の等価回路に示すように、トランジスタＴ１とキャパシタＣ１からなり、ドレインＤ、ソースＳ、コントロールゲートＣＧ、フローティングゲートＦＧを有する。キャパシタＣ１は、コントロールゲートＣＧとフローティングゲートＦＧとの間のキャパシタである。
【０２１１】
構造的には、図１（Ａ）〜（Ｅ）において、１はｐ型半導体基板、２はｐ型半導体基板１上に形成されたｎ型ウェル(ｎ−ｗｅｌｌ)、３はトランジスタ形成部、４はトランジスタＴ１を構成するフローティングゲート型トランジスタのチャネル形成部（ゲート領域部）、５はトランジスタＴ１のドレインとなるｎ型拡散層、６はトランジスタＴ１のソースとなるｎ型拡散層、９はトランジスタＴ１のフローティングゲートとなるポリシリコン層でキャパシタＣ１の一端となる。１０はｎ型拡散層５とメタル配線１２を接続するコンタクト、１１はｎ型拡散層６とメタル配線１３を接続するコンタクト、１２はトランジスタＴ１のドレインＤを引き出すためのメタル配線、１３はトランジスタＴ１のソースＳを引き出すためのメタル配線、１４はキャパシタＣ１、１５はｐ型拡散層であり、キャパシタＣ１の他端となる。
【０２１２】
１６はｐ型拡散層１５とコントロールゲート配線１９を接続するコンタクト、２３はｎ型ウェル２上に形成されたｎ型拡散層、２４はｎ型拡散層２３とｎ型ウェル２へ電圧を供給するメタル配線２５とを接続するコンタクトである。１９はコントロールゲート配線となるメタル配線、２０は分離用絶縁酸化膜である。
【０２１３】
図２２は、図２１に示すメモリセルの動作を説明するための図である。以下、図２２を参照して、その動作について説明する。
【０２１４】
図２２（Ａ）はＯＴＰの場合、図２２（Ｂ）はＭＴＰの場合である。
図２２（Ａ）に示す動作表は図２（Ａ）に示す動作表と同様のものであり、また、図２２（Ｂ）に示す動作表は図２（Ｂ）に示す動作表と同様のものであり、メタル配線２５を通して、ｎ型ウェル２に印加する電圧ＣＧＷｅｌｌを追加した点だけが異なる。このため、重複する説明は省略し、電圧ＣＧＷｅｌｌについてだけ説明する。
【０２１５】
図２２に示すように、メタル配線２５に印加する電圧ＣＧＷｅｌｌには、ｎ型ウェル２とｎ型拡散層２３とで形成されるダイオードが順方向にバイアスされないように、常に高い電圧に設定して置く。例えば、コントロールゲートＣＧ１９（キャパシタ１４のｐ型拡散層側）の電圧よりＣＧＷｅｌｌ２５の電圧が高い場合は、キャパシタ１４の反転層にバックバイアスが印加されるため、閾値がよりマイナスになり、多少効率が悪くなるが、微小であり、大きな問題とはならない。
【０２１６】
なお、図２１に示す第１３の実施の形態では、メタル配線１２を、トランジスタ形成部３の左側に配置したが、右側に配置することもできる。
【０２１７】
なお、図２１に示す第１３の実施の形態の不揮発性半導体メモリ素子において、前述のトランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層５が、前述の第２のｎ型拡散層はｎ型拡散層６が、前述の第４のｎ型拡散層はｎ型拡散層２３が、それぞれ相当する。また、前述のゲート領域部は、第１のｎ型拡散層５と第２のｎ型拡散層６との間の領域が相当する。前述の第１のメタル配線はメタル配線１２が、前述の第２のメタル配線はメタル配線１３が、前述の第３のメタル配線はメタル配線２５が、それぞれ相当する。
【０２１８】
また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図２２（Ａ）に示すコントロールゲートＣＧの電圧“６”Ｖが相当し、前述のドレインＤに印加する第２の電圧は、ドレインＤの電圧“５”Vが相当する。また、前述の第１の消去手段において、ドレインＤに印加される第３の電圧は、図２２（Ｂ）に示すドレインＤの電圧“８”Ｖが相当し、前述のソースＳに印加される第４の電圧は、ソースＳの電圧“２”Ｖが相当する。また、前述の第２の消去手段において、コントロールゲートＣＧに印加される第５の電圧は、図２２（Ｂ）に示す、コントロールゲートＣＧの電圧“１”Ｖが相当する。
【０２１９】
そして、半導体基板表面上の第１の方向（図２１上において上下方向）に、トランジスタを形成するトランジスタ形成部３を配置し、このトランジスタ形成部３は、上から順番に、トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、チャネルを形成するゲート領域部４（第１の拡散層５と第２の拡散層６の中間の領域）と、トランジスタＴ１のソースとなる第２のｎ型拡散層６とが配置される。
【０２２０】
このトランジスタ形成部３の左側に、メタル配線１２を上下方向に配置する。このメタル配線１２は、トランジスタ形成部３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２はトランジスタＴ１のドレイン（第１のｎ型拡散層５）とコンタクト１０により接続される。
【０２２１】
トランジスタ形成部３の左側には、ｎ型ウェル２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２の表面に対向し、かつ右端部側の領域がトランジスタＴ１のゲート領域部４（第１のｎ型拡散層５と第２のｎ型拡散層６の中間のチャネル形成領域）に対向するように配置される。
【０２２２】
ｎ型ウェル２の左側には、このｎ型ウェル２のフローティングゲート９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１５が左右方向に形成される。このｐ型拡散層１５とコントロールゲート配線１９はコンタクト１６により接続される。このコントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｐ型拡散層１５と接続される。第２のメタル配線１３は、トランジスタＴ１のソースとなる第２のｎ型拡散層６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３はコンタクト１１により第２のｎ型拡散層６に接続される。
【０２２３】
また、ｐ型拡散層１５の上側、かつ第１のｎ型拡散層の左側の位置に、所定の幅と深さを持って第４のｎ型拡散層２３を形成する。そして、トランジスタ形成部３と平行にかつ半導体基板表面から所定の距離を隔てて配置される第３のメタル配線２５を設け、このメタル配線２５と第４のｎ型拡散層２３とをココンタクト２４により接続する。このメタル配線２５とｎ型拡散層２３とにより、ｎ型ウェル２に所望の電位を与える。
【０２２４】
このような構成により、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、ＯＴＰまたはＭＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。さらには、ｎ型ウェルに所定の電圧ＣＧＷｅｌｌを与えるｎ型拡散層とメタル配線とを、空きスペースに配置することが出来、メモリセルの面積をより縮小することができる。
【０２２５】
［第１４の実施の形態］
図２３は、本発明の第１４の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図２３に示す例は、本発明の不揮発性半導体メモリ素子（メモリセル）をマトリックスアレイ（メモリセルアレイ）に組み込んだ例であり、ＯＴＰの場合の例である。
【０２２６】
図２３に示す例では、メモリアレイの構成としては、入出力Ｉ／Ｏを、ＩＯ−０〜ＩＯ−７の８ビット構成とし、メモリアレイは、列方向にｎビットおよび行方向にｍビットの単位のメモリセルブロック１００−０〜１００−７により構成されている。
【０２２７】
すなわち、メモリセルをＭ１１−０〜Ｍ１ｎ−０、Ｍ１１−７〜Ｍ１ｎ−７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック１００−０〜１００−７までを構成する。従って、ｍ行×ｎ列×８ビットのメモリ容量となる。
【０２２８】
行デコーダ２００−１〜２００−ｍはそれぞれアドレスデコーダ２０１、インバータ２０２およびレベルシフト回路２０３で構成される。また、レベルシフト回路２０３の出力はそれぞれワード線ＷＬ１〜ＷＬｍの信号となる。
【０２２９】
ＯＴＰは消去が無いので、ワード線は行方向に共通に接続できる。例えば、ワード線ＷＬ１はメモリセルＭ１１−０〜Ｍ１ｎ−０、Ｍ１１−７〜Ｍ１ｎ−７全て共通に接続される。ワード線ＷＬｍも同様である。
【０２３０】
列デコーダ３００−１〜３００−ｎも行デコーダと同様に、それぞれアドレスデコーダ３０１、インバータ３０２およびレベルシフト回路３０３で構成される。レベルシフト回路３０３は、列デコーダ３００−１〜３００−ｎから出力され列選択信号を第２の信号電圧Ｖｐ２に変換する。
【０２３１】
このレベルシフト回路３０３の出力はそれぞれ信号ＣＯＬ１〜ＣＯＬｎとなり、それぞれ、列選択トランジスタＣＧ１−０〜ＣＧ１−７、・・・、ＣＧｎ−０〜ＣＧｎ−７のゲートに入力される。例えば、列デコーダ３００−１の出力は、列選択トランジスタＣＧ１−０〜ＣＧ１−７のゲート入力信号となる。
【０２３２】
メモリセルのドレインが接続されるビット線ＢＩＴ１−０〜ＢＩＴ１−７は列選択トランジスタＣＧ１−０〜ＣＧ１−７を介して、それぞれデータ線Ｄ０〜Ｄ７に接続される。同様に、ビット線ＢＩＴｎ−０〜ＢＩＴｎ−７は列選択トランジスタＣＧｎ−０〜ＣＧｎ−７を介して、それぞれデータ線Ｄ０〜Ｄ７に接続される。
【０２３３】
データ線Ｄ０〜Ｄ７には、書き込み入力データＤｉｎ０〜Ｄｉｎ７を受けて、書き込みデータ（書き込み電圧５Ｖ）を出力するデータ変換回路４００、および読み出し時のメモリセルのデータを受けて、信号を増幅出力する読み出し出力回路となるセンスアンプ回路５００−１〜５００−７が接続される。
【０２３４】
次に動作を説明する。
書き込み時に、例えば、行デコーダ２００−１及び列デコーダ３００−１が選択されると、ワード線ＷＬ１及び信号ＣＯＬ１が選択され、それぞれ６Ｖ（第１の信号電圧ＶＰ１）及び８Ｖ（第２の信号電圧ＶＰ２）の電圧が印加される。また、このとき、書込みデータＤｉｎ０〜Ｄｉｎ７に対応して、データ変換回路４００より、書込み電圧５Ｖ（第３の信号電圧ＶＰ３）がデータ入出力線Ｄ０〜Ｄ７に出力される。
【０２３５】
ここで、書き込みデータとして「Ｄｉｎ０＝Ｄｉｎ２＝Ｄｉｎ４＝Ｄｉｎ６＝“０”データ（書き込みする）」、「Ｄｉｎ１＝Ｄｉｎ３＝Ｄｉｎ５＝Ｄｉｎ７＝“１”データ（書き込みしない）」が入力されたとする。
【０２３６】
この場合、データ線には、「Ｄ０＝Ｄ２＝Ｄ４＝Ｄ６＝５Ｖ」、「Ｄ１＝Ｄ３＝Ｄ５＝Ｄ７＝０Ｖ」が出力され、信号ＣＯＬ１が選択されて８Ｖになっているので、ビット線の信号電圧は、「ＢＩＴ１−０＝ＢＩＴ１−２＝ＢＩＴ１−４＝ＢＩＴ１−６＝５Ｖ」、「ＢＩＴ１−１＝ＢＩＴ１−３＝ＢＩＴ１−５＝ＢＩＴ１−７＝０Ｖ」となり、メモリセルＭ１１−０、Ｍ１１−２、Ｍ１１−４、Ｍ１１−６には書き込みが行われ、メモリセルＭ１１−１、Ｍ１１−３、Ｍ１１−５、Ｍ１１−７は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
【０２３７】
読み出しは、選択されたメモリセルが消去状態（“１”；オン）であれば、メモリセルに電流が流れ、書き込み状態（“０”；オフ）であれば、電流が流れないので、それを、センスアンプ回路５００で増幅判定して、データＤｏｕｔ０〜Ｄｏｕｔ７を出力する。なお、この回路はＯＴＰであり、通常はメモリセルのデータの消去は行わないが、メモリセルを消去する必要が生じた場合は、選択されたコントロールゲートＷＬを０Ｖ、選択された列デコーダを介してドレインに８Ｖを印加すれば良い。
【０２３８】
なお、図２５（Ａ）に、上述した書き込み動作における動作表を示している。図に示すように、メタル配線２５に印加する電圧ＣＧＷｅｌｌを常にコントロールゲートＣＧ（ワード線）の電圧と等しいか、それ以上に設定する。
【０２３９】
なお、図２３に示す第１５の実施の形態に係る不揮発性半導体メモリ素子においては、前述の第１のレベルシフト回路はレベルシフト回路２０３が、前述の第２のレベルシフト回路はレベルシフト回路３０３が、それぞれ相当する。
【０２４０】
そして、第１５の実施の形態の不揮発性半導体メモリ装置では、その構成として、列アドレスｎビット（ｎ≧１）と、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数、例えば、８ビットとを基に、メモリセルアレイを列方向に列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロック１００−０〜１００−７が配置される。
【０２４１】
そして、各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線ＢＩＴ１−０〜ＢＩＴｂｎ−７と、各行ごとに設けられるワード線であって、メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線とＷＬ１〜ＷＬｍと、各メモリセルのトランジスタのソースが共通接続されるソース線Ｓと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダ２００−１〜２００−ｍと、各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧Ｖｐ１の信号に変換する第１のレベルシフト回路２０３と、メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダ３００−１〜３００−ｎと、列デコーダから出力される列選択信号を第２の信号電圧Ｖｐ２の信号に変換する第２のレベルシフト回路３０３と、メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、第２のレベルシフト回路３０３から出力される第２の信号電圧Ｖｐ２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタＣＧ１−０〜ＣＧｎ−７と、列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線Ｄ０〜Ｄ７と、Ｉ／Ｏビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線を通してトランジスタのドレインに印加する第３の電圧信号Ｖｐ３を出力するデータ変換回路４００と、データ入出力線Ｄ０〜Ｄ７に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路５００と、を有して構成される。
【０２４２】
これにより、図２１に示す不揮発性半導体メモリ素子を使用して、ＯＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。さらに、ｎ型ウェル２に所望の電圧ＣＧＷｅｌｌを与えるｎ型拡散層２３とメタル配線２５とを、空きスペースに配置することができ、メモリセルの面積をより縮小することができる。
【０２４３】
以上、本発明の第１４の実施の形態として、図２１に示す不揮発性半導体メモリ素子を用いてＯＴＰを構成する場合の例について説明したが、これに限定されず、他の構成のＯＴＰや、ＭＴＰを構成することができる。
【０２４４】
例えば、図７に示す第３の実施の形態や、図２０に示す第１２の実施の形態と同様に、メモリセルアレイを列方向にｎビットのアドレス単位でまとめたＭＴＰを構成することができる。また、図１０に示す第４の実施の形態と同様に、メモリセルアレイを列方向にＩ／Ｏビット単位（例えば、８ビット）でまとめたＭＴＰを構成することができる。さらには、図１９に示す第１１の実施の形態と同様に、メモリセルアレイを列方向にＩ／Ｏビット単位（例えば、８ビット）でまとめたＯＴＰを構成することができる。
【０２４５】
図２５（Ｂ）には、図２１に示す不揮発性半導体メモリ素子により、ＯＴＰおよびＭＴＰを構成する場合の動作表を示している。
【０２４６】
［第１５の実施の形態］
図２４は、本発明の第１５の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイのレイアウト配置を示している。
【０２４７】
図２４に示すメモリセルアレイのレイアウトは、図２１に示す不揮発性半導体メモリ素子（メモリセル）をアレイ状に配置したものであり、このメモリセルは、前述のようにｎ型ウェル２に接続するためのｎ型拡散層２３、Ｎ−Ｗｅｌｌに所定の電圧ＣＧＷｅｌｌを与えるメタル配線２５と、ｎ型拡散層２３とメタル配線２５を接続するコンタクト２４を有している。
【０２４８】
そして、図２４に示すメモリセルアレイでは、ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・、およびソース線Ｓ１（Ｓ１，Ｓ２），Ｓ１（Ｓ３，Ｓ４），・・・を横に通し、ビット線ＢＩＴ１、ＢＩＴ２、ＢＩＴ３・・・を縦に通し、また、メタル配線２５を縦に通している。そして、図２１のメモリセルユニットを、メタル配線２５を中心にして左右に対称に配置し、ソース線Ｓ１を中心にして上下対称に配置し、また、ｎ型ウェル２を互いに共通にして、面積縮小を図っている。このｎ型ウェル２は、２列のメモリセル（例えば、ビット線ＢＩＴ１およびビット線ＢＩＴ２にドレインが接続される２列のメモリセル）ごとに共有されるｎ型ウェルであり、このｎ型ウェル２は、ｎ型ウェル２の複数個所に形成されたｎ型拡散層２３とコンタクト２４によりメタル配線２５に接続される。
【０２４９】
そして、このレイアウトで配置されるメモリセルは、例えば、図２４において破線で囲まれた部分Ａのメモリセル（ワード線ＷＬ１とビット線ＢＩＴ２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部３には、トランジスタのドレインとなる第１のｎ型拡散層５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層６とが含まれる。
【０２５０】
このトランジスタ形成部３の左側に、第１のメタル配線１２を上下方向に配置する。このメタル配線１２は、トランジスタ形成部３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２はトランジスタのドレイン（第１のｎ型拡散層５）とコンタクト１０により接続される。この第１のメタル配線１２は、ビット線ＢＩＴ２に接続されている。
【０２５１】
方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２の表面に対向し、かつ右端部側の領域がゲート領域部（第１のｎ型拡散層５と第２のｎ型拡散層６の中間のチャネル形成領域）に対向するように配置される。
【０２５２】
ｎ型ウェル２の左側には、このｎ型ウェル２のフローティングゲート９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１５が左右方向に形成される。このｐ型拡散層１５とコントロールゲート配線１９はコンタクト１６により接続される。このコントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｐ型拡散層１５と接続される。コントロールゲート配線１９は、共通のワード線ＷＬ１に接続される。
【０２５３】
第２のメタル配線１３は、トランジスタＴ１のソースとなる第２のｎ型拡散層６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３はコンタクト１１により第２のｎ型拡散層６に接続される。この第２のメタル配線１３は、共通のソース線Ｓ１に接続される。
【０２５４】
また、ｐ型拡散層１５の上側、かつ第１のｎ型拡散層５の左側の位置に、所定の幅と深さを持って第４のｎ型拡散層２３が形成され、第３のメタル配線２５は、第１のメタル配線１２と平行に半導体基板表面から所定の距離を隔て上下方向に配置される。この第３のメタル配線２５に、コンタクト２４により、第４のｎ型拡散層２３が接続される。
【０２５５】
そして、図２４に示す不揮発性半導体メモリ装置では、ｎ型ウェル２を互いに共通にして、メタル配線２５を中心にして左右に対称に配置される２つのメモリセル（ＢＩＴ１，ＷＬ１、およびＢＩＴ２，ＷＬ１により選択される２つのメモリセル）と、該左右に対称に配置された２つのメモリセルに対して、共通のソース線Ｓ１を互いに共通にして下方向に対称に配置される２つのメモリセル（ＢＩＴ１，ＷＬ２、およびＢＩＴ２，ＷＬ２により選択される２つのメモリセル）と、の計４つのメモリセルを配置の基本単位にする。
【０２５６】
そして、この配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
【０２５７】
これにより、図２１に示す不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。
【０２５８】
以上説明したように、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。
【０２５９】
以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【０２６０】
１…ｐ型半導体基板、２…ｎ型ウェル（ｎ−ｗｅｌｌ）、３…トランジスタ形成部、４…トランジスのチャネル形成部（ゲート領域部）、５…ｎ型拡散層（第１のｎ型拡散層）、６…ｎ型拡散層（第２のｎ型拡散層）、９…フローティングゲート、９Ａ…面積拡張部、１０、１１…コンタクト、１２…メタル配線（第１のメタル配線）、１３…メタル配線（第２のメタル配線）、１４…キャパシタ、１５…ｐ型拡散層、１５´・・・ｎ型拡散層（第３のｎ型拡散層）、１９…コントロールゲート配線、２１…Ｄ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ、２３・・・ｎ型拡散層（第４のｎ型拡散層）、２４・・・コンタクト、２５・・・メタル配線（第３のメタル配線）、１００−０〜１００−７…メモリセルブロック、１０１−１〜１０１−ｎ…メモリセルブロック、２００、２００Ａ、２００−１〜２００−ｍ…行デコーダ、２０１…アドレスデコーダ、２０２…インバータ、２０３…レベルシフト回路（第１のレベルシフト回路）、３００−１〜３００−ｎ…列デコーダ、３０１…アドレスデコーダ、３０２…インバータ、３０３…レベルシフト回路（第２のレベルシフト回路）、２０９−１、２０９−２、２０９−ｍ…スイッチ用トランジスタ、２２０…行デコーダ、４００…データ変換回路、５００…センスアンプ回路、ＣＧ１−０〜ＣＧ１−７、ＣＧｎ−０〜ＣＧｎ−７…列選択トランジスタ、Ｄ０−Ｄ７…データ入出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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