(57)【要約】【課題】  シリコン貫通ビアを有する半導体デバイスを提供する。【解決手段】  回路面と前記回路面とは逆の背面を有する半導体基板、前記半導体基板を穿通して延伸するシリコン貫通ビア、及び前記シリコン貫通ビアと前記半導体基板の間に設置され、前記半導体基板の前記背面の表面の少なくとも一部の上に延伸する誘電体層を含む半導体デバイス。【選択図】  図４
2010166052.tif 000002
【特許請求の範囲】
【請求項１】
回路面と前記回路面とは逆の背面を有する半導体基板、
前記半導体基板を穿通して延伸するシリコン貫通ビア、及び
前記シリコン貫通ビアと前記半導体基板の間に設置され、前記半導体基板の前記背面の表面の少なくとも一部の上に延伸する第１誘電体層を含む半導体デバイス。
【請求項２】
前記第１誘電体層は、約３.５未満の誘電率を有する請求項１に記載の半導体デバイス。
【請求項３】
前記シリコン貫通ビアの一部は、前記半導体基板の背面から突出する請求項１に記載の半導体デバイス。
【請求項４】
前記シリコン貫通ビアの一部は、前記第１誘電体層から突出する請求項１に記載の半導体デバイス。
【請求項５】
前記第１誘電体層は、前記半導体基板の前記回路面に形成された第２誘電体層上に延伸する請求項１に記載の半導体デバイス。
【請求項６】
半導体デバイスを形成する方法であって、前記方法は、
第１面と前記第１面とは逆の第２面を有する半導体基板を提供するステップ、
前記半導体基板の第１面から前記半導体基板内に延伸する開口を形成するステップ、
前記開口の側壁に沿って第１ライナーを形成するステップ、
導電材料を前記開口の前記第１ライナー上に形成するステップ、
前記半導体基板の第２面を薄膜化し、前記第１ライナーの少なくとも一部を露出するステップ、
前記導電材料と前記半導体基板の間に設置された前記第１ライナーの少なくとも一部を除去するステップ、及び
前記除去の後、前記導電材料と前記半導体基板の間に設置された第２ライナーを形成するステップを含む方法。
【請求項７】
前記第１ライナーは、約３.５より大きい誘電率を有する材料を含み、前記第２ライナーは、約３.５未満の誘電率を有する材料を含む請求項６に記載の方法。
【請求項８】
前記第２ライナーは、ポリイミドを含む請求項６に記載の方法。
【請求項９】
前記半導体基板の第２面の前記薄膜化は、前記導電材料の一部が前記半導体基板の前記第２面から突出するように前記半導体基板の前記第２面をエッチングするステップを含む請求項６に記載の方法。
【請求項１０】
前記第２ライナーは、前記半導体基板の前記第１面に形成された誘電体層上に延伸する請求項６に記載の方法。
【請求項１１】
前記除去は前記半導体基板の前記第１面の前記誘電体層上に延伸する前記第１ライナーの少なくとも一部を除去するステップを含む請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、シリコン貫通ビアを有する半導体デバイスに関するものである。
【背景技術】
【０００２】
集積回路（IC）の発明以来、半導体産業は、さまざまな電子部品（例えば、トランジスタ、ダイオード、抵抗器、コンデンサなど）の集積密度の連続的な改善により、急成長を遂げてきた。ほとんどの場合、集積密度のこの改善は、より多くの構成要素が所定の領域に統合されるように、最小加工寸法（minimum feature size）の度重なる縮小により、もたらされたものである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
これらの集積密度の改善は、実際には、基本的に二次元（2D）であり、集積された構成要素によって占められる体積ボリュームは、基本的に半導体ウエハの表面にある。リソグラフィーの劇的な向上は、２Ｄ集積回路の形成に大幅な改善をもたらしたが、２次元で達成することができる密度には、物理的な制限がある。これらの制限の1つは、これらの構成要素を作製するのに必要な最小サイズである。また、1つのチップに入れるデバイスが多ければ多いほど、複雑な設計が必要となる。
【０００４】
回路密度を更に上げる試みにおいて、３次元（3D）集積回路（IC）が研究されてきた。3D ICの典型的な形成プロセスは、２つのダイが一緒に接合され、基板上の各ダイとコンタクトパッドの間に電気的接続が形成されるものである。例えば、１つの試みは、２つのダイを互いの上部で接合することが含まれる。続いて、この積層されたダイは、キャリア基板に接合され、ワイヤーボンド（wire bonds）は、各ダイ上のコンタクトパッドをキャリア基板上のコンタクトパッドに電気的接続する。しかし、この試みは、ワイヤーボンディングのために、ダイより大きいキャリア基板を必要とする。
【０００５】
より最近の試みは、シリコン貫通ビア（TSVｓ）に重点が置かれている。通常、TSVは基板を穿通する垂直ビアをエッチングし、例えば銅などの導電材料でビアを充填することで形成される。一般的にテトラエチルオルソシリケート（TEOS）の誘電体ライナー（liner）は、導電材料でビアを充填する前に、ビアの側壁に沿って形成される。しかし、TEOSの誘電率は、約４.２であるため、大きな静電容量を作る可能性がある。この大きな静電容量は、抵抗器−コンデンサ（RC）回路の性能に悪影響を及ぼす可能性がある。
【０００６】
よって、TSV構造を形成する、より良い構造と方法が必要である。
【０００７】
本発明は、シリコン貫通ビアを有する半導体デバイスを提供することである。
【課題を解決するための手段】
【０００８】
本発明の態様によれば、半導体デバイスが提供される。半導体デバイスは、回路面と回路面とは逆の(opposite)背面を有する半導体基板を含む。シリコン貫通ビアは、半導体基板を穿通して延伸する。誘電体層は、シリコン貫通ビアと半導体基板の間に設置され、半導体基板の背面の表面の少なくとも一部の上に延伸する。
【０００９】
本発明のもう１つの態様によれば、半導体デバイスの形成方法が提供される。半導体基板は、第１面と第１面とは逆の第２面を有する半導体基板が提供される。開口は、半導体基板に形成され、第１ライナーは、開口の側壁に沿って形成される。その後、導電材料が開口の第１ライナー上に形成される。半導体基板の第２面は、薄膜化され、第１ライナーを露出し、続いて除去される。第１ライナーを除去した後、半導体基板と導電材料の間に形成される。
【００１０】
本発明のさらにもう１つの態様によれば、半導体デバイスの形成方法が提供される。前記方法は、半導体基板に部分的に穿通して回路面から延伸するシリコン貫通ビアを有する半導体基板を提供するステップを含み、第１ライナーは、シリコン貫通ビアと半導体基板の間に設置される。半導体基板の背面は、薄膜化され、第１ライナーの少なくとも一部が露出される。シリコン貫通ビアと半導体基板の間に設置された第１ライナーの少なくとも一部が露出され、半導体基板の背面のシリコン貫通ビアの周囲に開口を形成する。第２ライナーは、開口に形成される。
【発明の効果】
【００１１】
上記、または他の問題は、半導体デバイスのシリコン貫通ビアを与える本発明の態様によって軽減、解決、または回避されるという技術的効果が得られる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例により用いることができる半導体デバイスを形成する中間段階を示している。
【図２】本発明の実施例により用いることができる半導体デバイスを形成する中間段階を示している。
【図３】本発明の実施例により用いることができる半導体デバイスを形成する中間段階を示している。
【図４】本発明の実施例により用いることができる半導体デバイスを形成する中間段階を示している。
【発明を実施するための形態】
【００１３】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
［実施例］
【００１４】
３次元集積回路（例えば、積層されたダイ構造）または背面（backside）ボンディング構造に用いるのに適するシリコン貫通ビアを有するダイを形成する方法の中間段階が図１〜４に示される。本発明の各種の図と実施態様を通して、同様な参照番号は、同様な素子を示すため用いられる。
【００１５】
まず、図１を参照して、その上に形成された電気回路１１２を有する半導体基板１１０が表されている。半導体基板１１０は、例えばドープされた、またはドープされていないバルクシリコン、あるいは絶縁体上半導体（semiconductor-on-insulator；SOI）基板の活性層を含むことができる。一般的に、SOI基板は、例えば、絶縁層(insulator layer)上に形成されたシリコンなどの半導体材料の層を含む。絶縁層は、例えば埋め込み酸化物（buried oxide；BOX）層、またはケイ素酸化物層を含むことができる。絶縁層は、一般的にシリコンまたはガラス基板の基板上に与えられる。例えば、多層基板または傾斜（gradient）基板などの他の基板も用いることができる。
【００１６】
電気回路１１２は、特定のアプリケーションに適するいかなるタイプの回路であることができる。一実施例では、回路は、電子デバイスを覆う一層以上の誘電体層を有する基板上に形成された電子デバイスを含む。金属層は、誘電体層の間に形成され、電気デバイス間の電気信号を伝送することができる。電気デバイスは、一層以上の誘電体層に形成されることもできる。
【００１７】
例えば、電気回路１１２は、さまざまなN型金属酸化物半導体（NMOS）及び／またはP型金属酸化物半導体（PMOS）デバイスなど含むことができ、例えば、トランジスタ、コンデンサ、抵抗器、フォトダイオード、ヒューズ（fuse）など、相互接続されて１つ以上の機能を実行する。前記機能は、メモリ構造、処理構造、センサ、増幅器、配電、入力／出力回路などを含むことができる。当業者は、上述の例が本発明のアプリケーションを更に説明するために例示を目的として提供されたもので、いかなる方法によっても本発明を制限するものではないことを理解するであろう。他の回路は、所定のアプリケーションに必要に応じて用いることができる。
【００１８】
層間誘電体（ILD）層１１６も図１に示される。ILD層１１６は、例えば、りんケイ酸ガラス（PSG）、ホウりんケイ酸塩ガラス（BPSG）、フッ素化ケイ酸塩ガラス（FSG）、酸化窒化ケイ素（SiOxCy）、スピンオンガラス、スピンオンポリマー（Spin-On-Polymers）、炭化ケイ素材料、その化合物、その複合材料、その組み合わせなどの低k誘電材料によって形成される。このILD層１１６の形成方法は、例えば、スピンコーティング、化学気相成長（CVD）と、プラズマ化学気相成長（PECVD）など、従来知られているどんな適合する方法でも用いられることができる。また、注意するのは、ILD層１１６は、複数の誘電体層を含むことができる。
【００１９】
コンタクト(contact)１１８は、ILD層１１６を穿通して形成され、電気接触を電気回路１１２に提供する。コンタクト１１８は、例えば、フォトリソグラフィー技術を用いてILD層１１６にフォトレジスト材料を堆積してパターン化し、コンタクト１１８となるILD層１１６の部分を露出する。例えば、異方性ドライエッチングプロセスなどのエッチングプロセスがILD層１１６の開口を形成するのに用いられることができる。前記開口は、拡散バリア層及び／または接着層（図示せず）で覆われ、導電材料で覆われるのが好ましい。好ましくは、拡散防止層は、一層以上の層の窒化タンタル（TaN）、タンタル（Ta）、窒化チタン（TiN）、チタン（Ti）、コバルトタングステン（CoW）、または同種のものを含む。導電材料は、銅、タングステン、アルミニウム、シルバーと、その組み合わせなどを含み、図１に示されたコンタクト１１８を形成することができる。
【００２０】
１つ以上の金属間誘電体（IMD）層１２０と関連する金属層（図示せず）は、ILD層１１６の上に形成される。一般的に一層以上のIMD層１２０と関連する金属層は、電気回路を互いに相互接続するように用いられ、外部の電気的接続を提供する。IMD層１２０は、PECVD技術、または高密度プラズマ化学気相成長法（HDPCVD）などによって形成されたFSGなどの低k誘電材料によって形成されることが好ましく、中間エッチング(etch)ストップ層を含むことができる。
【００２１】
注意するのは、一層以上のエッチングストップ層（図示せず）が隣接した誘電体層、例えば、ILD層１１６とIMD層１２０の間に位置することができることである。一般的に、エッチングストップ層は、ビア及び／またはコンタクトを形成する時に、エッチングプロセスを停止する構造を提供する。エッチングストップ層は、好ましくは、隣接した層（例えば下方にある半導体基板１１０、上方にあるILD層１１６と、上方にあるIMD層１２０）と異なるエッチング選択性を有する誘電材料から形成される。実施例では、エッチングストップ層は、窒化シリコン（SiN）、窒化炭化シリコン（SiCN）、酸化炭化シリコン（SiCO）、 窒化炭素（CN）、その組み合わせなどによって形成され、化学気相成長（CVD）またはプラズマ化学気相成長（PECVD）技術によって堆積することができる。
【００２２】
図１は、貫通シリコンビア１２４も示される。貫通シリコンビア１２４は、いかなる適当な方法によっても形成されることができる。例えば、開口が１回以上のエッチングプロセス、研磨、レーザー技術などによって、半導体基板１１０内に延伸して形成されることができる。開口は、絶縁層としての役割を果たす、例えば第１ライナー１２６などのライナーで覆われることが好ましい。好ましくは、第１ライナー１２６は、一層以上の層のTEOSを含むが他の材料が用いることもできる。下記により詳細に述べられるように、第１ライナー１２６の一部は次のプロセスのステップ中に取り除かれ、よって他の構造にほとんど損傷を生じないか、または損傷を生じることなく、作業のし易い、取り除き易い材料が用いなければならない。
【００２３】
ポリイミド材料などの保護層１３０が第１ライナー１２６の表面上に形成され、パターン化される。その後、開口は、銅、タングステン、アルミニウム、シルバー（銀）およびその組み合わせなどの導電材料で充填され、例えば、電気めっき技術によってシリコン貫通ビア１２４を形成する。他の材料、導電拡散バリア層を含む、例えば窒化タンタル（TaN）、タンタル（Ta）、窒化チタン（TiN）、チタン（Ti）、コバルトタングステン（CoW）なども用いることができる。
【００２４】
たとえば、銅（Cu）、タングステン（W）、 銅スズ合金（CuSn）、金スズ合金（AuSn）、 金インジウム合金（InAu）、鉛スズ合金（PbSn）または同種のものによって形成された金属バンプ（metal bump）などのコンタクト１３２は、導線１２８と電気的接触して形成され、キャリア基板１３４は、接着剤１３６を用いて接着される。一般的に、キャリア基板１３４は、次のプロセスステップ中に一時的に機械的支持と構造的支持を提供する。この方法では、半導体基板１１０への損傷は減少、または防止される。キャリア基板１３４は、例えば、ガラス、シリコン酸化物、酸化アルミニウムなどを含むことができる。接着剤１３６は、紫外光にさらされた時にその接着力を失う、紫外線（ＵＶ）硬化接着剤などのいかなる適合する接着剤であってもよい。
【００２５】
注意するのは、第１ライナー１２６に選ばれる材料は、第１ライナー１２６を形成するのに用いられる材料とその周囲材料（例えば半導体基板１１０、シリコン貫通ビア１２４と、任意の相関するILD層１１６、IMD層１２０及び／またはエッチングストップ層の材料）との間に高いエッチング選択性が存在する材料が選ばれなくてはならないことである。下記により詳細に述べられるように、第１ライナー１２６は次のプロセスのステップで取り除かれる。よって高いエッチングレート(etch rate)選択性は、その周囲の層に対して損傷がほとんど、又はない状態で第１ライナー１２６の除去を可能にする。
【００２６】
注意するのは、シリコン貫通ビア１２４は、IMD層１２０の上表面から半導体基板１１０内に延伸するように表されているが、これは例示を目的とするもので、他の配置を用いることもできることである。他の実施例では、シリコン貫通ビア１２４は、ILD層１１６の上表面または半導体基板１１０から延伸することができる。例えば、一実施例ではシリコン貫通ビア１２４は、例えば、一回以上のエッチングプロセス、研磨(milling)、レーザー技術などによってコンタクト１１８を形成した後、半導体基板１１０内に延伸する開口を作ることによって形成される。開口は、絶縁層として役割を果たす、例えば、第１ライナー１２６のライナーで覆われ、上述の導電材料で充填されることが好ましい。続いてIMD層１２０は、シリコン貫通ビアの上に形成され、選択的に、外部電気接続が金属層を用いてシリコン貫通ビアに形成することができる。
【００２７】
シリコン貫通ビア１２４を形成するように用いられる導電材料は、例示を目的として、誘電体層の上表面（例えば、IMD層１２０）に延伸するのも示されている。この実施例では、シリコン貫通ビア１２４は、シリコン貫通ビア１２４をコンタクト１２２と相互接続する導線１２８と単一導電層から形成することができる。他の実施例では、シリコン貫通ビア１２４は、半導体基板１１０に形成された電気回路と相互接続しなくてもよい。この実施例では、シリコン貫通ビア１２４は、基板の背面または基板の回路面のどちらかに接続された他の基板（図示せず）上に形成された電気回路に電気的接続を提供する。
【００２８】
図２は、本発明の実施例により半導体基板１１０の背面に実行され、第１ライナー１２６を露出する薄膜化プロセスを図示している。薄膜化プロセスは、エッチングプロセス及び／または平坦化プロセス、例えば機械研削（grinding）プロセスまたは化学機械研磨（CMP）プロセスなどを用いて実行することができる。例えば、最初に研削またはCMPプロセスなどの平坦化プロセスが実行されて最初に第１ライナー１２６を露出する。その後、第１ライナー１２６と半導体基板１１０の材料との間の高いエッチングレート選択性を有する、一回以上のウェットエッチングプロセスが行われ、シリコン貫通ビア１２４を図２に示されるように、半導体基板１１０の背面から突出したままにする。エッチングプロセスは、例えば、HBr/O2、HBr/Cl2/O2、SF6/CL2、 SF6プラズマなどを用いたドライエッチプロセスとすることができる。なお、注意するのは、他の実施例では、シリコン貫通ビア１２４は、半導体基板１１０の背面から突出しなくてよいことである。
【００２９】
図３は、本発明の実施例による第１ライナー１２６の少なくとも一部を取り除くエッチングプロセスを示している。第１ライナー１２６と半導体基板１１０の材料（例えば、半導体基板１１０、ILD層１１６、IMD層１２０の材料、シリコン貫通ビア１２４の導電材料及び／または存在するならばエッチングストップ層の材料）との間の高いエッチングレート選択性を有する、一回以上のウェットエッチングプロセスを行うことができる。その結果、シリコン貫通ビア１２４を囲むエアギャップ３１０が形成される。
【００３０】
第１ライナー１２６がTEOSによって形成される実施例では、第１ライナー１２６は、例えば、X2F2を用いたドライエッチプロセスによって取り除くことができる。エッチングプロセスは、選択的に用いることができる。
【００３１】
図３は、エアギャップ３１０がシリコン貫通ビア１２４の深さ全体に延伸し、IMD層１２０の表面上に延伸する実施例を示している。この実施例では、エアギャップ３１０は、IMD層１２０（またはILD層１１６）の上表面上に延伸する。他の表面、例えば、第１ライナー１２６の材料と高いエッチング選択性を有する材料で形成されたコンタクト１２２は、エッチングプロセスをストップさせることができる。エッチングプロセスは、取り除かれる第１ライナー１２６の量を制御する時限エッチ（timed etch）であることもできる。
【００３２】
図４は、本発明の一実施例による、半導体基板１１０（または半導体基板１１０の上面に形成されることができる自然酸化物）の背面上で、且つシリコン貫通ビア１２４の導電材料とその周囲材料との間に形成された第２ライナー４１０を示している。第２ライナー４１０は、好ましくは、低kまたは超低k（ＥＬＫ）誘電材料から形成される。第２ライナー４１０は、ポリイミドで形成することもできる。一般的に、低k誘電材料は、約３.５未満の誘電率を有し、ＥＬＫ誘電材料は、約２.８未満の誘電率を有する。当業者なら、TEOSに比べ、例えば低kまたはＥＬＫ誘電材料などの低誘電率の材料を用いることで、誘電率が減少し、よって、静電容量が低下するのが分かる。
【００３３】
適合する低k誘電材料は、フッ素化ケイ酸塩ガラス（FSG）、炭素含有の誘電材料を含み、窒素、水素、酸素およびその組み合わせを更に含有することができる。第２ライナー４１０は、例えばスピンコーティングプロセスによって形成することができる。第２ライナー４１０を形成した後、固化（硬化）ステップを実行することができる。例えば、低kまたは超低k誘電材料は、紫外線の紫外線固化プロセスを用いて固化されることができる。固化の他の方法も用いられることができる。
【００３４】
図４に示されるように、第２ライナー４１０を形成するのに用いられる材料は、半導体基板１１０の背面上に延伸し、よって貫通シリコンビア１２４の突出部分と半導体基板１１０の間の絶縁層を提供する。注意するのは、シリコン貫通ビア１２４が第２ライナー４１０の上表面から突出することが望ましい実施例では、もう１つのエッチングプロセスを実行することが必要となることがある。特に、第２ライナー４１０が共形層を形成するプロセスを用いて形成され、第２ライナー４１０が貫通シリコンビア１２４の突出部分に延伸することができる。この場合、マスクが堆積されてパターン化され、貫通シリコンビア１２４の突出部分上に位置決めされた第２ライナー４１０を露出し、エッチプロセスが実行されて第２ライナー４１０の露出部分を除去し、貫通シリコンビア１２４を露出することができる。例えば、スピンオン（spin-on）プロセスなどの自己平坦化プロセスが用いられて第２ライナー４１０を形成する場合、このようなプロセスは、必要とはならない。
【００３５】
その後、特定のアプリケーションに適合する他のバックエンド（Back-End-of-Line）プロセス技術が実行され、半導体デバイスを完了する。例えば、キャリア基板１３４が除去され、バンプ下地金属（under-bump metallization）とコンタクトが回路面と基板の背面に形成され、密封（encapsulant）が形成されることができ、分離プロセスが実行され、個別のダイ、ウエハーレベルまたはダイレベル堆積（die-level stacking）などの分離（singulate）が行われることができる。しかし、注意するのは、本発明の実施例は、多くの異なる状態で用いられることができる。例えば、本発明の実施例は、ダイ対ダイボンディング構造、ダイ対ウエハボンディング構造、またはウエハ対ウエハボンディング構造に用いられることができる。
【００３６】
当業者は、上述のプロセスが他のプロセス中に低k誘電体を損傷する余分な心配をすることなく用いられる低kまたは超低k誘電体を提供することがわかるであろう。例えば、第２ライナー製造プロセスで後に形成されるので、第２ライナーは、例えば、ドライエッチングプロセス、ウェットエッチングプロセス、CMPなどの間に損傷を受けることがない。
【００３７】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００３８】
１１０  半導体基板
１１２  電気回路
１１６  層間誘電体（ILD）層
１１８  コンタクト
１２０  金属間誘電体（IMD）層
１２２  コンタクト
１２４  シリコン貫通ビア
１２６  第１ライナー
１２８  導線
１３０  保護層
１３２  コンタクト
１３４  キャリア基板
１３６  接着剤
３１０  エアーギャップ
４１０  第２ライナー
【図１】
2010166052.tif 000003
【図２】
2010166052.tif 000004
【図３】
2010166052.tif 000005
【図４】
2010166052.tif 000006