(57)【要約】【課題】チップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を低減する。【解決手段】第１クロック信号を発生可能な発振器（１０１）と、上記第１クロック信号とフィードバック信号との位相比較を行い、それに基づいて第２クロック信号を形成するＰＬＬ回路（１０２）とを設ける。さらに、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号（ＣＬＫ（φ））とを形成するクロックパルスジェネレータ（１０３）と、クロック遅延補正データが格納されるクロック遅延補正データ記憶部（１０５）とを設ける。上記ＰＬＬ回路に、上記フィードバック信号を補正するための可変ディレイ回路（１３）を設け、上記位相差低減のためのクロック遅延補正を行う。【選択図】図１
2010097297.tif 000002
【特許請求の範囲】
【請求項１】
発振動作により第１クロック信号を発生可能な発振器と、
上記発振器で発生された第１クロック信号と、位相比較のためのフィードバック信号との位相比較を行い、その位相比較結果に基づいて、上記第１クロック信号に同期する第２クロック信号を形成するためのＰＬＬ回路と、
上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号とを形成するクロックパルスジェネレータと、
クロック遅延補正データが格納されるクロック遅延補正データ記憶部と、を含み、
上記ＰＬＬ回路は、上記クロック遅延補正データに基づいて上記フィードバック信号を遅延することで上記フィードバック信号を補正するための可変ディレイ回路を含んで成ることを特徴とするマイクロコンピュータ。
【請求項２】
発振動作により第１クロック信号を発生可能な発振器と、
上記発振器で発生された第１クロック信号と、位相比較のためのフィードバック信号との位相比較を行い、その位相比較結果に基づいて、上記第１クロック信号に同期する第２クロック信号を形成するためのＰＬＬ回路と、
上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号とを形成するクロックパルスジェネレータと、
クロック遅延補正データが格納されるクロック遅延補正データ記憶部と、を含み、
上記クロックパルスジェネレータは、上記クロック遅延補正データに基づいて上記第４クロック信号を遅延することで上記第４クロック信号を補正するための可変ディレイ回路を含んで成ることを特徴とするマイクロコンピュータ。
【請求項３】
上記第３クロック信号に同期して所定のプログラムを実行可能なＣＰＵと、
上記ＣＰＵで実行されるプログラムが格納される不揮発性メモリと、を含み、
上記クロック遅延補正データ記憶部は、上記不揮発性メモリの記憶領域の一部に形成された請求項１又は２記載のマイクロコンピュータ。
【請求項４】
上記可変ディレイ回路は、複数のディレイ回路が直列接続されて成り、入力信号を遅延可能なディレイ回路列と、
上記ＣＰＵのパワーオン・リセット処理により、上記不揮発性メモリに格納されているクロック遅延補正データが書き込まれるレジスタと、
上記レジスタに書き込まれたクロック遅延補正データに基づいて、上記複数のディレイ回路の直列接続端子を選択可能なセレクタと、を含んで成る請求項３記載のマイクロコンピュータ。
【請求項５】
上記発振器は、水晶振動子を接続可能な外部端子を有し、
上記クロック遅延補正データは、上記外部端子からテスト用クロック信号を供給した場合に上記クロックパルスジェネレータから出力されるクロック信号の上記テスト用クロック信号に対する遅延量に基づいて形成されたものである請求項４記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータ（マイクロプロセッサ、データプロセッサ、あるいはデータ処理装置などと称されることもある）、さらにはそれに内蔵されるクロックパルスジェネレータから外部出力されるクロック信号の位相を補正するための技術に関する。
【背景技術】
【０００２】
例えばモバイル機器向けのマイクロコンピュータにおいては、低消費電力、部品点数削減などのため、クロック信号の供給源として時計用クロック信号などの数１０ｋＨｚ程度の低周波クロック信号が使用され、このクロック信号がＰＬＬ（Phase-locked loop）回路により数１００〜１０００倍程度に逓倍されるようになっている（例えば特許文献１参照）。このように逓倍されて得られたクロック信号は、チップ内のＣＰＵ（中央処理装置）や各種周辺モジュールに供給される。また、上記クロック信号は、外部端子を介してチップ外に出力され、チップ外に配置された各種モジュールにも供給されることにより同期動作が可能にされる。
【０００３】
【特許文献１】特開２００４−８６６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように逓倍されて得られたクロック信号は、チップ内のＣＰＵ（中央処理装置）や各種周辺モジュールに供給され、また、上記クロック信号は、外部端子を介してチップ外に出力される。
【０００５】
しかし、外部端子を介してチップ外に出力されるクロック信号と、チップ内のクロック信号との間で位相差を生じ、この位相差が大きいと、外部モジュールの同期動作が困難になる。このため、外部端子を介してチップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を小さく抑えることが重要となる。
【０００６】
本発明の目的は、マイクロコンピュータにおいて、チップ外の各種モジュールに供給されるクロック信号と、チップ内のクロック信号との間の位相差を低減するための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【０００９】
すなわち、第１クロック信号を発生可能な発振器と、上記第１クロック信号と、位相比較のためのフィードバック信号との位相比較を行い、その位相比較結果に基づいて、上記第１クロック信号に同期する第２クロック信号を形成するＰＬＬ回路とを設ける。さらに、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号とを形成するクロックパルスジェネレータと、クロック遅延補正データが格納されるクロック遅延補正データ記憶部とを設ける。上記ＰＬＬ回路には、上記クロック遅延補正データに基づいて上記フィードバック信号を遅延することで上記フィードバック信号を補正するための可変ディレイ回路を設けてクロック遅延補正を行う。この補正により、チップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を低減することができる。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１１】
すなわち、マイクロコンピュータにおいて、チップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を低減するための技術を提供することができる。
【発明を実施するための最良の形態】
【００１２】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１３】
〔１〕本発明の代表的な実施の形態に係るマイクロコンピュータ（１０）は、発振動作により第１クロック信号を発生可能な発振器（１０１）と、上記発振器で発生された第１クロック信号と、位相比較のためのフィードバック信号との位相比較を行い、その位相比較結果に基づいて、上記第１クロック信号に同期する第２クロック信号を形成するためのＰＬＬ回路（１０２）とを含む。さらに上記マイクロコンピュータ（１０）は、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号（ＣＬＫ（φ））とを形成するクロックパルスジェネレータ（１０３）と、クロック遅延補正データが格納されるクロック遅延補正データ記憶部（１０５）とを含む。そして、上記ＰＬＬ回路には、上記クロック遅延補正データに基づいて上記フィードバック信号を遅延することで上記フィードバック信号を補正するための可変ディレイ回路（１３）を設ける。
【００１４】
上記の構成によれば、第４クロック信号（ＣＬＫ（φ））の遅延量に基づいてクロック遅延補正データを取得し、それに基づいてフィードバック信号（ＦＢ）が遅延されることにによりクロック遅延補正が行われる。これにより、チップ外に出力されるクロック信号と、チップ内のクロック信号との位相差を小さく抑えることができる。
【００１５】
〔２〕また、上記マイクロコンピュータ（１０）において、発振動作により第１クロック信号を発生可能な発振器（１０１）と、上記発振器で発生された第１クロック信号と、位相比較のためのフィードバック信号との位相比較を行い、その位相比較結果に基づいて、上記第１クロック信号に同期する第２クロック信号を形成するためのＰＬＬ回路（１０２）とを含む。さらに上記マイクロコンピュータ（１０）は、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号（ＣＬＫ（φ））とを形成するクロックパルスジェネレータ（１０３）と、クロック遅延補正データが格納されるクロック遅延補正データ記憶部（１０５）とを含む。そして、上記クロックパルスジェネレータには、上記クロック遅延補正データに基づいて上記第４クロック信号を遅延することで上記第４クロック信号を補正するための可変ディレイ回路（２２）を設ける。
【００１６】
上記の構成によれば、第４クロック信号（ＣＬＫ（φ））の遅延量に基づいてクロック遅延補正データを取得し、それに基づいて第４クロック信号が遅延されることにによりクロック遅延補正が行われる。これにより、チップ外に出力されるクロック信号と、チップ内のクロック信号との位相差を小さく抑えることができる。
【００１７】
〔３〕上記〔１〕又は〔２〕において、上記第３クロック信号に同期して所定のプログラムを実行可能なＣＰＵ（１０４）と、上記ＣＰＵで実行されるプログラムが格納される不揮発性メモリ（１０５）とを設けることができる。このとき、上記クロック遅延補正データ記憶部は、上記不揮発性メモリの記憶領域の一部に形成することができる。
【００１８】
〔４〕上記〔３〕において、上記可変ディレイ回路は、複数のディレイ回路が直列接続されて成り、入力信号を遅延可能なディレイ回路列（１３１〜１３５）と、上記ＣＰＵのパワーオン・リセット処理により、上記不揮発性メモリに格納されているクロック遅延補正データが書き込まれるレジスタ（１３８）と、上記レジスタに書き込まれたクロック遅延補正データに基づいて、上記複数のディレイ回路の直列接続端子を選択可能なセレクタ（１３６）とを含んで構成することができる。
【００１９】
〔５〕上記〔４〕において、上記発振器は、水晶振動子を接続可能な外部端子（ＥＸＴＡＬ）を有し、上記クロック遅延補正データは、上記外部端子（ＥＸＴＡＬ）からテスト用クロック信号を供給した場合に上記クロックパルスジェネレータ（１０３）から出力されるクロック信号の上記テスト用クロック信号に対する遅延量に基づいて形成することができる。
【００２０】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２１】
図４には、本発明にかかるマイクロコンピュータの構成例が示される。
【００２２】
図４に示されるマイクロコンピュータ１０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００２３】
図４に示されるマイクロコンピュータ１０は、特に制限されないが、発振器１０１、ＰＬＬ回路１０２、クロックパルスジェネレータ（ＣＰＧ）１０３、ＣＰＵ（中央処理装置）１０４、フラッシュメモリ（ＦＬＡＳＨ）１０５、周辺モジュール１０６、ＲＡＭ（ランダム・アクセス・メモリ）１０７、及びポート（ＰＯＲＴ）１０８を含んで成り、図示されないユーザシステムに搭載される。上記ＣＰＵ１０４、フラッシュメモリ１０５、周辺モジュール１０６、ＲＡＭ１０７、及びポート１０８は、データバスＤＢＵＳによって互いに信号のやり取り可能に結合されている。
【００２４】
上記発振器１０１は、ＥＸＴＡＬ端子とＸＴＡＬ端子とを有し、ＥＸＴＡＬ端子とＸＴＡＬ端子とに水晶振動子を接続することで、発振動作により第１クロック信号ＣＫ１を形成することができる。また、ＥＸＴＡＬ端子から外部クロック信号を供給することができる。ＰＬＬ回路１０２は、上記発振器１０１で形成された第１クロック信号ＣＫ１を逓倍した第２クロック信号ＣＫ２を形成する。クロックパルスジェネレータ１０３は、上記ＰＬＬ回路１０２で形成された第２クロック信号ＣＫ２に基づいて、チップ内部に供給されるチップ内部基準クロック信号ＣＬＫ（０）とチップ外部に出力されるチップ外部クロック信号ＣＬＫ（φ）とを形成するクロック生成回路２１を含む。チップ内部基準クロック信号ＣＬＫ（０）は、ＣＰＵ１０４、フラッシュメモリ１０５、及び周辺モジュール１０６に供給される。チップ外部クロック信号ＣＬＫ（φ）は、ポート１０８を介して外部出力され、ユーザシステムにおいてこのマイクロコンピュータ１０の外部に配置された周辺モジュールに供給される。ＣＰＵ１０４は、予め設定されたプログラムに従って所定の演算処理を実行する。フラッシュメモリ１０５は、上記ＣＰＵ１０４で実行されるプログラムや各種データが格納される。また、このフラッシュメモリ１０５には、クロック遅延補正データ記憶部が形成され、このクロック遅延補正データ記憶部には、クロック遅延補正データが格納される。周辺モジュール１０６には時間測定のための各種タイマや、シリアルインタフェース等が含まれる。ＲＡＭ１０７は、上記ＣＰＵ１０４での演算処理の作業領域等に使用される。ポート１０８は、各種信号（チップ外部クロック信号ＣＬＫ（φ）、ポート出力、モジュール出力）の外部出力を可能とする。
【００２５】
図１には、上記ＰＬＬ回路１０２の構成例が示される。
【００２６】
図１に示されるように、上記ＰＬＬ回路１０２は、特に制限されないが、分周回路１１，１５、位相比較器１２、可変ディレイ回路１３、電圧制御発振器（ＶＣＯ）１４、ラッチ回路１６、セレクタ１７，１８を含む。上記分周回路１１は、上記発振器１０１から伝達された第１クロック信号ＣＫ１を１／１、１／２、又は１／４に分周する。この分周出力は後段の位相比較器１２に伝達される。位相比較器１２は、上記分周回路１１の分周出力と、フィードバック信号ＦＢとの位相比較を行い、両信号の位相のずれに応じたレベルの電圧を出力する。この位相比較結果は後段の電圧制御発振器１４に伝達される。電圧制御発振器１４は、上記位相比較器１２から伝達された電圧レベルに応じた周波数で発振する。電圧制御発振器１４の発振出力は、後段の分周回路１５及びセレクタ１７に伝達される。分周回路１５では、上記電圧制御発振器１４の発振出力を１／２、１／４、１／８、又は１／３２に分周する。分周回路１５からの１／２、１／４、１／８分周出力は、セレクタ１７に伝達される。上記セレクタ１７は、上記電圧制御発振器１４の発振出力、及び分周回路１５からの１／２、１／４、１／８分周出力を選択する。何れの信号を選択するかは、上記ラッチ回路１６にラッチされた制御信号ＣＮＴによって決定される。セレクタ１８は、上記セレクタ１７の選択出力と、上記発振器１０１から出力された第１クロック信号ＣＫ１とを、ＰＬＬバイパス信号ＢＰに応じて選択する。このセレクタ１８の選択出力は、第２クロック信号ＣＫ２として後段のクロックパルスジェネレータ１０３に伝達される。また、上記分周回路１５からの１／３２分周出力は、フィードバック信号ＦＢとして上記可変ディレイ回路１３を介して上記位相比較器１２に伝達される。上記可変ディレイ回路１３は、上記クロック遅延補正データに基づいて上記フィードバック信号を遅延することで上記フィードバック信号を補正する。
【００２７】
図２には、上記可変ディレイ回路１３の構成例が示される。
【００２８】
上記可変ディレイ回路１３は、特に制限されないが、図２に示されるように複数のディレイ回路１３１，１３２，１３３，１３４，１３５、セレクタ１３６、デコード回路１３７、及びレジスタ１３８を含む。上記レジスタ１３８は、クロック遅延補正データが保持される。このクロック遅延補正データは、マイクロコンピュータ１０に通電された際にＣＰＵ１０４で実行されるパワーオン・リセット処理によってフラッシュメモリ１０５からレジスタ１３８に書き込まれたものである。このレジスタ１３８内のクロック遅延補正データは、デコーダ１３７でデコードされる。このデコード出力は、セレクタ１３６に伝達される。セレクタ１３６は、上記デコーダ１３７のデコード出力に従って、ディレイ回路１３１，１３２，１３３，１３４，１３５の直列接続端子を選択する。これにより、セレクタ１３６の選択出力は、フィードバック信号ＦＢが、上記レジスタ１３８内のクロック遅延補正データに応じて遅延されたものとされる。
【００２９】
図５には、上記クロック遅延補正データの生成と、当該データに基づくクロック遅延補正の流れが示される。
【００３０】
クロック遅延補正データは、マイクロコンピュータ１０のテスト工程において取得される。例えば、マイクロコンピュータ１０のプロービングテスト工程において、発振器１０１のＥＸＴＡＬ端子にテスト用クロック信号波形が与えられ、そのとき、クロックパルスジェネレータ１０３から出力されたチップ外部クロック信号ＣＬＫ（φ）の波形を観測し、テスト用クロック信号波形に対するチップ外部クロック信号ＣＬＫ（φ）の遅延量を測定する（５０１）。そして、この遅延量に基づく補正データがフラッシュメモリ１０５の特定エリア（クロック遅延補正データ記憶部）に書き込まれる（５０２）。
【００３１】
マイクロコンピュータ１０に電源が投入される毎に行われるリセット処理（パワーオン・リセット処理）により、クロック遅延補正データが、フラッシュメモリ１０５の特定エリアからレジスタ１３８に転送され（５０４）、クロック遅延補正データに基づいて、可変ディレイ回路１３におけるディレイ値が選択される（５０５）。そして、リセットが解除されると、マイクロコンピュータ１０の通常動作が開始される（５０６）。このマイクロコンピュータ１０の通常動作においては、可変ディレイ回路１３によりフィードバック信号ＦＢが遅延されることによりクロック遅延補正が行われる。チップ外部クロック信号ＣＬＫ（φ）は、チップ内部基準クロック信号ＣＬＫ（０）に比べて遅延量が多いため、このチップ外部クロック信号ＣＬＫ（φ）の遅延量に基づいてクロック遅延補正データを取得し、それに基づいてフィードバック信号ＦＢが遅延されることによりクロック遅延補正が行われることから、外部端子を介してチップ外に出力されるクロック信号と、チップ内のクロック信号との位相差を小さく抑えることができる。
【００３２】
上記の構成例によれば、以下の作用効果を得ることができる。
【００３３】
（１）チップ外部クロック信号ＣＬＫ（φ）の遅延量に基づいてクロック遅延補正データを取得し、それに基づいてフィードバック信号ＦＢが遅延されることによりクロック遅延補正が行われることから、外部端子を介してチップ外に出力されるクロック信号と、チップ内のクロック信号との位相差を小さく抑えることができる。
【００３４】
（２）上記（１）の作用効果により、マイクロコンピュータ１０が搭載されるユーザシステムにおいて動作の安定化を図ることができる。
【００３５】
図３には、上記ＰＬＬ回路１０２やクロックパルスジェネレータ１０３の別の構成例が示される。
【００３６】
図３に示される構成が図１に示されるのと大きく相違するのは、上記ＰＬＬ回路１０２内の可変ディレイ回路１３が省略され、それに代えて、クロックパルスジェネレータ１０３内に可変ディレイ回路２２が設けられている点である。上記ＰＬＬ回路１０２においては、分周回路１５の１／３２分周出力が位相比較器１２にフィードバックされる。可変ディレイ回路２２は、クロック生成回路２１で生成されたチップ外部クロック信号ＣＬＫ（φ）を遅延することによってクロック遅延補正が行われる。可変ディレイ回路２２は、上記可変ディレイ回路１３と同様に、図２に示される構成が採用される。そして、フラッシュメモリ１０５内の特定エリアから可変ディレイ回路２２内のレジスタ１３８に転送されたクロック遅延補正データに基づいてチップ外部クロック信号ＣＬＫ（φ）が遅延されることによってクロック遅延補正が行われる。このように構成しても、図１に示されるのと同様の作用効果を得ることができる。
【００３７】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明にかかるマイクロコンピュータにおける主要部の構成例ブロック図である。
【図２】図１における可変ディレイ回路の構成例ブロック図である。
【図３】本発明にかかるマイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図４】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図５】上記マイクロコンピュータにおいて、クロック遅延補正データの生成と、当該データに基づくクロック遅延補正の流れを示すフローチャートである。
【符号の説明】
【００３９】
１０  マイクロコンピュータ
１１，１５  分周回路
１２  位相比較器
１３  可変ディレイ回路
１４  電圧制御発振器
１６  ラッチ回路
１７，１８  セレクタ
２１  クロック生成回路
１０１  発振器
１０２  ＰＬＬ回路
１０３  クロックパルスジェネレータ
１０４  ＣＰＵ
１０５  フラッシュメモリ
１０６  周辺モジュール
１０７  ＲＡＭ
１０８  ポート
１３１〜１３５  ディレイ回路
１３６  セレクタ
１３７  デコード回路
１３８  レジスタ
【図１】
2010097297.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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