(57)【要約】【課題】速度に比例した周波数で直交二相の矩形波パルス（Ａ・Ｂ相パルス）を出力するパルスジェネレータ型の速度検出装置において、定速運転に限らずあらゆる運転状態において、Ａ・Ｂ相パルスの位相誤差およびパルスのデューティ比の誤差の影響を排除し、速度検出応答および速度検出精度を向上させること。【解決手段】本発明は、速度に比例した周波数で直交二相の矩形波パルス（Ａ・Ｂ相パルス）を出力するパルス発生装置と、Ａ・Ｂ相パルスの周期を計測することによって速度を求める周期計測手段から構成される速度検出装置において、Ａ・Ｂ相パルス双方の立ち上がり／立ち下がり両エッジを用いて４逓倍パルスを生成する手段を備え、前記周期計測手段は前記４逓倍パルスの周期を計測するものとし、加えて前記周期計測手段の出力履歴を記憶する手段と、前記周期計測手段の出力と前記記憶手段の出力の総和を求める手段を備えている。【選択図】  図１
2010236965.tif 000002
【特許請求の範囲】
【請求項１】
速度に比例した周波数で矩形波パルスを出力するパルス発生装置を備え、
前記パルス発生装置の出力する前記矩形波パルスを入力し、その周期を計測することによって速度を求める速度検出装置において、
前記矩形波パルスの立ち上がり／立ち下がり両エッジを用いて２逓倍パルスを生成する手段と、
生成した前記２逓倍パルスの周期を計測する周期計測手段と、
前記周期計測手段の出力履歴を記憶する記憶手段と、
前記周期計測手段の出力と前記記憶手段の出力の総和を求める手段と、を備えたことを特徴とする速度検出装置。
【請求項２】
速度に比例した周波数で直交二相の矩形波パルスを出力するパルス発生装置を備え、
前記パルス発生装置の出力する前記直交二相の矩形波パルスを入力し、その周期を計測することによって速度を求める速度検出装置において、
前記直交二相の矩形波パルスの立ち上がり／立ち下がり両エッジを用いて４逓倍パルスを生成する手段と、
前記４逓倍パルスの周期を計測する周期計測手段と、
前記周期計測手段の出力履歴を記憶する記憶手段と、
前記周期計測手段の出力と前記記憶手段の出力との総和を求める手段と、を備えたことを特徴とする速度検出装置。
【請求項３】
速度に比例した周波数で矩形波パルスを出力するパルス発生装置を備え、
前記パルス発生装置の出力する前記矩形波パルスを入力し、その周期を計測することによって速度を求める速度検出装置において、
前記矩形波パルスの立ち上がり／立ち下がり両エッジを用いて２逓倍パルスを生成する手段と、
前記２逓倍パルスの変化時刻を計測する計時手段と、
前記計時手段の出力履歴を記憶する手段と、
前記計時手段の出力と前記記憶手段の出力の差を求める手段と、を備えることを特徴とする速度検出装置。
【請求項４】
速度に比例した周波数で直交二相の矩形波パルスを出力するパルス発生装置を備え、
前記パルス発生装置の出力する前記直交二相の矩形波パルスを入力し、その周期を計測することによって速度を求める速度検出装置において、
前記直交二相の矩形波パルスの立ち上がり／立ち下がり両エッジを用いて４逓倍パルスを生成する手段と、
前記４逓倍パルスの変化時刻を計測する計時手段と、
前記計時手段の出力履歴を記憶する手段と、
前記計時手段の出力と前記記憶手段の出力の差を求める手段と、を備えることを特徴とする速度検出装置。
【請求項５】
速度に比例した周波数で矩形波パルスを出力するパルス発生装置を備え、
前記パルス発生装置の出力する前記矩形波パルスを入力し、その周期を計測することによって速度を求める速度検出装置において、
前記矩形波パルスの立ち上がり／立ち下がり両エッジを用いて２逓倍パルスを生成する手段と、
前記２逓倍パルスの変化時刻を計測する計時手段と、
前記計時手段の出力履歴を記憶する第１の記憶手段と、
前記２逓倍パルスのパルス数を計測する手段と、
前記パルス数計測手段の出力履歴を記憶する第２の記憶手段と、
所定の時刻における前記計時手段および前記第１の記憶手段の出力を記憶する第３の記憶手段と、
前記所定の時刻における前記パルス数計測手段と前記第２の記憶手段の出力を記憶する第４の記憶手段と、
前記計時手段と前記第１の記憶手段と前記第３の記憶手段の出力より周期を求める手段と、
前記パルス数計測手段と前記第２の記憶手段と前記第４の記憶手段の出力よりパルス増分を求める手段と、を備えることを特徴とする速度検出装置。
【請求項６】
速度に比例した周波数で直交二相の矩形波パルスを出力するパルス発生装置を備え、
前記パルス発生装置の出力する前記直交二相の矩形波パルスを入力し、その周期を計測することによって速度を求める速度検出装置において、
前記直交二相の矩形波パルスの立ち上がり／立ち下がり両エッジを用いて４逓倍パルスを生成する手段と、
前記４逓倍パルスの変化時刻を計測する計時手段と、
前記計時手段の出力履歴を記憶する第１の記憶手段と、
前記４逓倍パルスのパルス数を計測する手段と、
前記パルス数計測手段の出力履歴を記憶する第２の記憶手段と、
所定の時刻における前記計時手段および前記第１の記憶手段の出力を記憶する第３の記憶手段と、
前記所定の時刻における前記パルス数計測手段と前記第２の記憶手段の出力を記憶する第４の記憶手段と、
前記計時手段と前記第１の記憶手段と前記第３の記憶手段の出力より周期を求める手段と、
前記パルス数計測手段と前記第２の記憶手段と前記第４の記憶手段の出力よりパルス増分を求める手段と、を備えることを特徴とする速度検出装置。
【請求項７】
計測対象の速度に比例した周波数で矩形波パルスを出力するパルス発生装置から入力される前記矩形波パルスの周期を計測することによって速度を求める速度検出装置において、
入力パルスの立ち上がり／立ち下がり両エッジを用いて前記矩形波パルスの数逓倍パルスを生成する手段と、
生成した前記数逓倍パルスの周期を計測する周期計測手段と、
前記周期計測手段の出力履歴を記憶する記憶手段と、
前記周期計測手段の出力と前記記憶手段の出力の総和を求める手段と、を備えたことを特徴とする速度検出装置。
【請求項８】
計測対象の速度に比例した周波数で矩形波パルスを出力するパルス発生装置から入力される前記矩形波パルスの周期を計測することによって速度を求める速度検出装置において、
入力パルスの立ち上がり／立ち下がり両エッジを用いて前記矩形波パルスの数逓倍パルスを生成する手段と、
前記数逓倍パルスの変化時刻を計測する計時手段と、
前記計時手段の出力履歴を記憶する手段と、
前記計時手段の出力と前記記憶手段の出力の差を求める手段と、を備えることを特徴とする速度検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、速度に比例したパルスを出力するパルスジェネレータ型の速度検出装置に関し、とくに機械強度などの制約から単位速度あたりのパルス数が少なく、さらに速度変化の幅が広い分野、たとえば車両の走行速度検出装置に関する。
【背景技術】
【０００２】
従来、誘導電動機を駆動する制御装置は、誘導電動機に取り付けられた速度センサの検出した速度情報に基づき、誘導電動機に印加する電圧および周波数を決定している。速度センサとしては、古くは回転速度に比例した直流電圧を出力する速度発電機（直流発電機，タコジェネレータ）が用いられていたが、近年は省メンテナンスかつ高精度な速度検出が可能なロータリエンコーダを採用することが多い。ロータリエンコーダとしては、大きく分けて光学式エンコーダと磁気式エンコーダの２種類がある。光学式エンコーダは、等間隔に並んだスリットの付いた円板を挟んで発光素子と受光素子を配置し、円板が回転して発光素子と受光素子を結ぶ光路上にスリットが存在する間だけ、出力信号をオンとする。円板が回転すると、回転数に比例した周波数のパルスを出力する。さらに発光素子と受光素子をもう一組用意し、出力パルスの位相が９０度異なるように配置することで、回転方向も判別可能とすることが多い。これら位相の異なる二相のパルスをＡ相パルス，Ｂ相パルスと呼ぶ。一方、磁気式エンコーダは、回転体に磁石を取り付け、コイルを固定側に配置し、磁石が回転することによってコイルに誘導される速度起電力を検出する。光学式エンコーダと同様、回転方向を判別する必要からコイルをもう一組用意し、位相が９０度異なる速度起電力を出力するように配置する。速度起電力は、回転速度に比例した周波数および振幅の交流電圧となり、このままでは扱いにくいので、後段のフィルタ回路で矩形波に整形し、回転速度に応じた周波数のパルスを出力することが多い。このようにいずれの方式も回転速度に比例した周波数で、位相が９０度異なる直交二相のパルスを出力するパルスジェネレータとして動作するものと考える。
【０００３】
定格速度で定常運転するようなモータ制御装置と異なり、車両の駆動用モータの制御装置においては、停止状態も含めてごく低速の状態から高精度に速度検出を行う必要がある反面、振動に対する機械的強度などの制約から光学式エンコーダにおけるスリットの間隔をある程度確保する必要があり、とくに低速域において十分な速度検出精度を得られない場合がある。具体的にＡ・Ｂ相パルスに基づく速度検出の例を図５に示す。図５において、停止状態から一定加速度で加速した場合のＡ・Ｂ相パルスと、Ａ相パルスの立ち上がりエッジ間の周期から求めた速度と、Ａ・Ｂ相パルスの立ち上がり・立ち下がり両エッジを用いて生成した４逓倍パルスの周期から求めた速度を示す。低速域では入力パルス間隔が長くなり、速度検出応答が遅れてしまうこと、とりわけ加減速運転中には、速度検出応答の遅れが速度検出誤差として見えてくるため、速度検出精度がいっそう悪化してしまう。これらの速度検出精度および速度検出応答を改善するため、４逓倍パルスの周期より速度を求める方式が有効である。この場合、図５に示すように速度検出応答および速度検出精度を大幅に改善することができる。
【０００４】
しかしながら、Ａ・Ｂ相パルスの位相差は、機械加工精度や取り付け精度などの制約から、理想の９０度に対して少なからぬ誤差を生じる。またパルスのデューティ比もトランジスタのオン・オフの閾値電圧の違いなどから、正確に５０％を保持することは困難である。このような誤差が生じた場合のＡ・Ｂ相パルスと、Ａ相パルスの立ち上がりエッジ間の周期から求めた速度、および４逓倍パルスの周期から求めた速度を図６に示す。図６に示すように、Ａ相パルスの立ち上がりエッジから求めた速度はＡ・Ｂ相パルスの位相差およびパルスのデューティ比の誤差の影響をまったく受けないのに対し、４逓倍パルスから求めた速度は誤差の影響を大きく受けることが分かる。
【０００５】
このような問題を解決する技術、すなわち速度検出応答および速度検出精度向上のためＡ・Ｂ相パルスの双方、およびパルスの立ち上がり・立ち下がりの両エッジを利用しながら、誤差の影響をできるだけ低減しようとする技術が知られている。
【０００６】
特許文献１（特開平１０−９０２９３号公報）の技術は、あらかじめ４逓倍パルスの誤差を測定しておき、この測定データに基づきパルス補正を行うというものである。
【０００７】
特許文献２（特開平１０−２６０１９７号公報）の技術は、Ａ・Ｂ相パルスのデューティ比が５０％になるようなローパスフィルタ回路を構成するというものである。
【０００８】
特許文献３（特開平１１−２９５３３２号公報）の技術は、誤差による４逓倍パルスの揺らぎの周波数特性に着目し、揺らぎ成分を除去するノッチフィルタを構成するというものである。
【０００９】
特許文献４（特開平２００１−２１５２３８号公報）および特許文献５（特開平２００２−３１１０４０号公報）の技術は、リアルタイムに４逓倍パルスの誤差を学習し、次サイクルのパルス補正に適用しようというものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−９０２９３号公報
【特許文献２】特開平１０−２６０１９７号公報
【特許文献３】特開平１１−２９５３３２号公報
【特許文献４】特開平２００１−２１５２３８号公報
【特許文献５】特開平２００２−３１１０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１の技術では、あらかじめ４逓倍パルスの誤差を測定しておく必要があり、とくに温度変化などによってリアルタイムに回路特性が変化する場合には対応できないという課題がある。また、Ａ・Ｂ相パルス間の位相差は位相誤差であるのに対し、パルスのオン・オフ遅延時間の差に基づくデューティ比狂いの場合には時間誤差となり、これら２種類の誤差が混在している。２種類の誤差の影響は、回転速度によって異なるため、幅広い速度域でモータの駆動制御を行う場合においては適用が難しいという課題がある。
【００１２】
特許文献２〜５の技術は、リアルタイムに誤差を学習し、これを補正するようなフィルタ回路を構成しようというもので、特許文献１の課題（リアルタイムに変化する誤差）にも追従可能である。しかし、そもそも誤差の測定・検出の際に定速運転もしくは等加速度運転を仮定しているため、加減速時の追従性に課題があるほか、これらの仮定が成立しない条件下では逆に補正量の妥当性に疑問が生じる。
【００１３】
以上より、本発明の課題は、速度に比例したパルスを出力するパルスジェネレータ型の速度検出装置において、定速運転に限らずあらゆる運転状態においてリアルタイムに発生しうる誤差の影響を排除し、速度検出応答および速度検出精度を向上させることにある。
【課題を解決するための手段】
【００１４】
上記の問題を解決するために、本発明は、
速度に比例した周波数で直交二相の矩形波パルス（Ａ・Ｂ相パルス）を出力するパルス発生装置と、
Ａ・Ｂ相パルスの周期を計測することによって速度を求める周期計測手段から構成される速度検出装置において、
Ａ・Ｂ相パルス双方の立ち上がり／立ち下がり両エッジを用いて４逓倍パルスを生成する手段を備え、
前記周期計測手段は前記４逓倍パルスの周期を計測するものとし、
加えて前記周期計測手段の出力履歴を記憶する手段と、
前記周期計測手段の出力と前記記憶手段の出力の総和を求める手段を備えている。
【発明の効果】
【００１５】
本発明は、Ａ・Ｂ相パルス間の位相誤差およびパルスのデューティ比の誤差の影響を受けずに、速度検出応答が可能となり、速度検出精度を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第２の実施例を示すブロック図。
【図３】本発明の第１の実施例の動作例１（誤差無しの場合）。
【図４】本発明の第１の実施例の動作例２（誤差有りの場合）。
【図５】従来技術による検出速度（誤差無しの場合）。
【図６】従来技術による検出速度（誤差有りの場合）。
【図７】本発明の第１の実施例による検出速度（誤差無しの場合）。
【図８】本発明の第１の実施例による検出速度（誤差無しの場合）。
【図９】本発明の第３の実施例を示すブロック図。
【図１０】本発明の第４の実施例を示すブロック図。
【図１１】本発明の第５の実施例を示すブロック図。
【図１２】本発明の第６の実施例を示すブロック図。
【図１３】本発明の第５の実施例の動作例。
【発明を実施するための形態】
【００１７】
以下に、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１８】
本発明の第１の実施例を図１に示す。
【００１９】
図１において、本発明の速度検出装置は、パルス発生装置の出力する直交二相の矩形波パルス（Ａ・Ｂ相パルス）を入力し、これらの排他的論理和を出力する排他的論理和ゲート１０と、排他的論理和ゲート１０の出力を入力し、立ち上がり・立ち下がり両エッジを検出し、４逓倍パルスを出力する両エッジ検出器１１と、両エッジ検出器１１の出力する４逓倍パルスを入力し、計時クロックφの１サイクルだけ遅延させて４逓倍パルスを出力する遅延器１２と、計時クロックφの立ち上がりエッジでインクリメントし、遅延器１２の出力がハイレベルになるとクリアするカウンタ１３と、カウンタ１３の出力Ｔ０を入力し、両エッジ検出器１１の出力する４逓倍パルスのタイミングでラッチするレジスタ１４と、レジスタ１４の出力Ｔ１を入力し、両エッジ検出器１１の出力する４逓倍パルスのタイミングでラッチするレジスタ１５と、レジスタ１５の出力Ｔ２を入力し、両エッジ検出器１１の出力する４逓倍パルスのタイミングでラッチするレジスタ１６と、カウンタ１３の出力Ｔ０と、レジスタ１４の出力Ｔ１の和を出力する加算器１７と、加算器１７の出力と、レジスタ１５の出力Ｔ２の和を出力する加算器１８と、加算器１８の出力と、レジスタ１６の出力Ｔ３の和を出力する加算器１９から構成される。
【００２０】
本発明の第１の実施例の動作例１を図３に示す。
【００２１】
パルス発生装置の出力する直交二相の矩形波パルス（Ａ・Ｂ相パルス）に対し、Ａ・Ｂ相パルスの立ち上がり・立ち下がり両エッジを検出して生成した４逓倍パルスの周期をそれぞれｔ０〜ｔ５とすると、カウンタ１３は測定した４逓倍パルスの周期を出力する。
【００２２】
レジスタ１４はカウンタ１３の出力Ｔ０に対して、一周期遅れた４逓倍パルスの周期を出力する。
【００２３】
レジスタ１５はレジスタ１４の出力Ｔ１に対して、一周期遅れた４逓倍パルスの周期を出力する。
【００２４】
レジスタ１６はレジスタ１５の出力Ｔ２に対して、一周期遅れた４逓倍パルスの周期を出力する。
【００２５】
加算器１９はカウンタ１３の出力Ｔ０と、レジスタ１４の出力Ｔ１と、レジスタ１５の出力Ｔ２と、レジスタ１６の出力Ｔ３の総和を求める。
【００２６】
この結果、加算器１９は、４逓倍パルスの周期毎に
（１）Ａ相パルスの立ち上がりエッジ間の周期
（２）Ｂ相パルスの立ち上がりエッジ間の周期
（３）Ａ相パルスの立ち下がりエッジ間の周期
（４）Ｂ相パルスの立ち下がりエッジ間の周期
を順次出力する。図３は、ちょうどＡ相パルスの立ち上がりエッジ間の周期ｔ０＋ｔ１＋ｔ２＋ｔ３を出力している。
【００２７】
本発明の第１の実施例の動作例２を図４に示す。
【００２８】
図４は、Ａ・Ｂ相パルスの位相誤差およびパルスのデューティ比の誤差を考慮した場合であり、Ａ相パルスの立ち上がりエッジを基準とし、Ｂ相パルスの立ち上がり遅延時間（誤差）をｄ０、Ａ相パルスの立ち下がり遅延時間（誤差）をｄ１、Ｂ相パルスの立ち下がり遅延時間（誤差）をｄ２とおく。
【００２９】
このときカウンタ１３の測定する４逓倍パルスの周期には、誤差ｄ０〜ｄ２の影響が含まれている。同様にレジスタ１４，レジスタ１５，レジスタ１６の出力も誤差ｄ０〜ｄ２を含んでいる。しかし、加算器１９の出力はこれらの誤差を完全に相殺している。図４は、ちょうどＡ相パルスの立ち上がりエッジ間の周期ｔ０＋ｔ１＋ｔ２＋ｔ３を出力し、誤差ｄ０〜ｄ２の影響を完全に排除していることが分かる。
【００３０】
本発明の第１の実施例による検出速度を図７に示す。
【００３１】
図７において、停止状態から一定加速度で加速した場合のＡ・Ｂ相パルスと、Ａ相パルスの立ち上がりエッジ間の周期から求めた速度と、本発明の第１の実施例による検出速度を示す。低速域では入力パルス間隔が長くなるため、検出速度の更新間隔も長くなるうえ、速度の検出精度も粗くなる。Ａ相パルスの立ち上がりエッジ間の周期から求めた速度に対して、本発明の第１の実施例による検出速度は、検出速度の更新間隔が短くなり、速度の検出精度も向上していることが分かる。
【００３２】
本発明の第１の実施例による検出速度を図８に示す。
【００３３】
図８は、図６と同様、Ａ・Ｂ相パルスの位相誤差およびパルスのデューティ比の誤差を考慮した場合である。図６と比較すると、本発明の第１の実施例による検出速度は、誤差によって速度の更新タイミングが多少前後に変動するが、検出した速度そのものは誤差の影響を受けず、正確な速度を検出していることが分かる。
【実施例２】
【００３４】
本発明の第２の実施例を図２に示す。
【００３５】
図２において、本発明の速度検出装置は、パルス発生装置の出力する矩形波パルス（Ａ相パルス）を入力し、立ち上がり・立ち下がり両エッジを検出し、２逓倍パルスを出力する両エッジ検出器２０と、両エッジ検出器２０の出力する２逓倍パルスを入力し、計時クロックφの１サイクルだけ遅延させて２逓倍パルスを出力する遅延器２１と、計時クロックφの立ち上がりエッジでインクリメントし、遅延器２１の出力がハイレベルになるとクリアするカウンタ２２と、カウンタ２２の出力Ｔ０を入力し、両エッジ検出器２０の出力する２逓倍パルスのタイミングでラッチするレジスタ２３と、カウンタ２２の出力Ｔ０と、レジスタ２３の出力Ｔ１の和を出力する加算器２４から構成される。
【００３６】
第２の実施例は、第１の実施例のサブセット（簡易版）であり、第１の実施例に比べて、速度検出精度および速度検出応答の改善効果は小さいが、その分、回路規模を小さくすることができる。
【実施例３】
【００３７】
本発明の第３の実施例を図９に示す。
【００３８】
図９において、本発明の速度検出装置は、パルス発生装置の出力する直交二相の矩形波パルス（Ａ・Ｂ相パルス）を入力し、これらの排他的論理和を出力する排他的論理和ゲート３０と、排他的論理和ゲート３０の出力を入力し、立ち上がり・立ち下がり両エッジを検出し、４逓倍パルスを出力する両エッジ検出器３１と、計時クロックφの立ち上がりエッジでインクリメントするフリーランカウンタ３２と、フリーランカウンタ３２の出力Ｔｃを入力し、両エッジ検出器３１の出力する４逓倍パルスのタイミングでラッチするレジスタ３３と、レジスタ３３の出力Ｔ０を入力し、両エッジ検出器３１の出力する４逓倍パルスのタイミングでラッチするレジスタ３４と、レジスタ３４の出力Ｔ１を入力し、両エッジ検出器３１の出力する４逓倍パルスのタイミングでラッチするレジスタ３５と、レジスタ３５の出力Ｔ２を入力し、両エッジ検出器３１の出力する４逓倍パルスのタイミングでラッチするレジスタ３６と、レジスタ３６の出力Ｔ３を入力し、両エッジ検出器３１の出力する４逓倍パルスのタイミングでラッチするレジスタ３７と、レジスタ３３の出力Ｔ０と、レジスタ３７の出力Ｔ４の差を出力する減算器３８から構成される。
【００３９】
第３の実施例は、第１の実施例と全く同等の機能を有している。第１の実施例におけるレジスタ１４〜１６は４逓倍パルスの周期を保存するのに対し、第３の実施例におけるレジスタ３３〜３７は、４逓倍パルスの変化時刻を保存する。この結果、第１の実施例に比べて多くのレジスタが必要になる反面、レジスタ出力の加減算回路が１段で済み、高速な動作が可能になる。
【実施例４】
【００４０】
本発明の第４の実施例を図１０に示す。
【００４１】
図１０において、本発明の速度検出装置は、パルス発生装置の出力する矩形波パルス（Ａ相パルス）を入力し、立ち上がり・立ち下がり両エッジを検出し、２逓倍パルスを出力する両エッジ検出器４０と、計時クロックφの立ち上がりエッジでインクリメントするフリーランカウンタ４１と、フリーランカウンタ４１の出力Ｔｃを入力し、両エッジ検出器４０の出力する２逓倍パルスのタイミングでラッチするレジスタ４２と、レジスタ４２の出力Ｔ０を入力し、両エッジ検出器４０の出力する２逓倍パルスのタイミングでラッチするレジスタ４３と、レジスタ４３の出力Ｔ１を入力し、両エッジ検出器４０の出力する２逓倍パルスのタイミングでラッチするレジスタ４４と、レジスタ４２の出力Ｔ０と、レジスタ４４の出力Ｔ２の差を出力する減算器４５から構成される。
【００４２】
第４の実施例は、第２の実施例と全く同等の機能を有している。第２の実施例におけるレジスタ２３は２逓倍パルスの周期を保存するのに対し、第４の実施例におけるレジスタ４２〜４４は、２逓倍パルスの変化時刻を保存する。
【実施例５】
【００４３】
本発明の第５の実施例を図１１に示す。
【００４４】
図１１において、本発明の速度検出装置は、パルス発生装置の出力する直交二相の矩形波パルス（Ａ・Ｂ相パルス）を入力し、これらの排他的論理和を出力するゲート５０と、排他的論理和ゲート５０の出力を入力し、立ち上がり・立ち下がり両エッジを検出し、４逓倍パルスを出力する両エッジ検出器５１と、計時クロックφの立ち上がりエッジでインクリメントするフリーランカウンタ５２と、フリーランカウンタ５２の出力Ｔｃを入力し、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチするレジスタ５３と、レジスタ５３の出力Ｔ０ａを入力し、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチするレジスタ５４と、レジスタ５４の出力Ｔ１ａを入力し、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチするレジスタ５５と、レジスタ５５の出力Ｔ２ａを入力し、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチするレジスタ５６と、ダブル入力レジスタ６０（後述）の出力Ｔ３ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはレジスタ５３の出力Ｔ０ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ５７と、ダブル入力レジスタ５７の出力Ｔ０ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはレジスタ５４の出力Ｔ１ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ５８と、ダブル入力レジスタ５８の出力Ｔ１ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはレジスタ５５の出力Ｔ２ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ５９と、ダブル入力レジスタ５９の出力Ｔ２ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはレジスタ５６の出力Ｔ３ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ６０と、レジスタ５３の出力Ｔ０ａと、ダブル入力レジスタ６０の出力Ｔ０ｂの差を出力する減算器６１と、両エッジ検出器５１の出力する４逓倍パルスの立ち上がりエッジでインクリメントするカウンタ６２と、カウンタ６２の出力Ｎ０ａを入力し、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチするレジスタ６３と、レジスタ６３の出力Ｎ１ａを入力し、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチするレジスタ６４と、レジスタ６４の出力Ｎ２ａを入力し、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチするレジスタ６５と、ダブル入力レジスタ６９（後述）の出力Ｎ３ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはカウンタ６２の出力Ｎ０ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ６６と、ダブル入力レジスタ６６の出力Ｎ０ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはレジスタ６３の出力Ｎ１ａを���２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ６７と、ダブル入力レジスタ６７の出力Ｎ１ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはレジスタ６４の出力Ｎ２ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ６８と、ダブル入力レジスタ６８の出力Ｎ２ｂを第１の入力とし、両エッジ検出器５１の出力する４逓倍パルスのタイミングでラッチ、またはレジスタ６５の出力Ｎ３ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ６９と、カウンタ６２の出力Ｎ０ａと、ダブル入力レジスタ６６の出力Ｎ０ｂの差を出力する減算器７０から構成される。
【００４５】
本発明の第５の実施例の動作例を図１３に示す。
【００４６】
パルス発生装置の出力する直交二相の矩形波パルス（Ａ・Ｂ相パルス）に対し、Ａ・Ｂ相パルスの立ち上がり・立ち下がり両エッジを検出して生成した４逓倍パルスの変化時刻をそれぞれｔ０〜ｔ１０とする。
【００４７】
レジスタ５３は、４逓倍パルスの変化時刻を出力する。
【００４８】
レジスタ５４はレジスタ５３の出力Ｔ０ａに対して、一周期遅れた変化時刻を出力する。
【００４９】
レジスタ５５はレジスタ５４の出力Ｔ１ａに対して、一周期遅れた変化時刻を出力する。
【００５０】
レジスタ５６はレジスタ５５の出力Ｔ２ａに対して、一周期遅れた変化時刻を出力する。
【００５１】
ダブル入力レジスタ５７〜６０は、マイコンからのリード要求信号ＲＤのタイミングでレジスタ５３〜５６の出力Ｔ０ａ〜Ｔ３ａをラッチし、４逓倍パルスの変化するタイミングでダブル入力レジスタ５７〜６０の間でデータをローテーションさせる。
【００５２】
この結果、減算器６１の出力Ｔは、４逓倍パルスの４の整数倍周期（図１３においてｔ９−ｔ１の８周期）を出力する。
【００５３】
カウンタ６２は、４逓倍パルスの変化回数をカウントする。
【００５４】
レジスタ６３は、カウンタ６２の出力Ｎ０ａに対して、一周期遅れたパルスカウントを出力する。
【００５５】
レジスタ６４は、レジスタ６３の出力Ｎ１ａに対して、一周期遅れたパルスカウントを出力する。
【００５６】
レジスタ６５は、レジスタ６４の出力Ｎ２ａに対して、一周期遅れたパルスカウントを出力する。
【００５７】
ダブル入力レジスタ６６〜６９は、マイコンからのリード要求信号ＲＤのタイミングでカウンタ６２，レジスタ６３〜６５の出力Ｎ０ａ〜Ｎ３ａをラッチし、４逓倍パルスの変化するタイミングでダブル入力レジスタ６６〜６９の間でデータをローテーションさせる。
【００５８】
この結果、減算期７０の出力Ｎは、４の整数倍（図１３において９−１＝８）を出力する。
【００５９】
第５の実施例は、第１の実施例に対し、一定周期でサンプリングするマイコンからアクセスし易いように拡張を施したものである。マイコンのサンプリング周期に対して４逓倍パルスの周期が近い場合、マイコンのサンプリング周期と同程度の長さになるように４逓倍パルスの周期を複数測定し、同時にその間のパルス数も測定し、複数周期にわたる平均速度を検出したほうが良い。マイコンのサンプリング周期に対して必要なアンチエイリアス用のフィルタとして動作し、安定した速度を得ることができる。さらにＡ・Ｂ相パルスの位相誤差およびパルスのデューティ比の誤差を相殺するため、４逓倍パルスの周期を４の整数倍だけ測定できるようにしている。
【実施例６】
【００６０】
本発明の第６の実施例を図１２に示す。
【００６１】
図１２において、本発明の速度検出装置は、パルス発生装置の出力する矩形波パルス（Ａ相パルス）を入力し、立ち上がり・立ち下がり両エッジを検出し、２逓倍パルスを出力する両エッジ検出器８０と、計時クロックφの立ち上がりエッジでインクリメントするフリーランカウンタ８１と、フリーランカウンタ８１の出力Ｔｃを入力し、両エッジ検出器８０の出力する２逓倍パルスのタイミングでラッチするレジスタ８２と、レジスタ８２の出力Ｔ０ａを入力し、両エッジ検出器８０の出力する２逓倍パルスのタイミングでラッチするレジスタ８３と、ダブル入力レジスタ８５（後述）の出力Ｔ１ｂを第１の入力とし、両エッジ検出器８０の出力する２逓倍パルスのタイミングでラッチ、またはレジスタ８２の出力Ｔ０ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ８４と、ダブル入力レジスタ８４の出力Ｔ０ｂを第１の入力とし、両エッジ検出器８０の出力する２逓倍パルスのタイミングでラッチ、またはレジスタ８３の出力Ｔ１ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ８５と、レジスタ８２の出力Ｔ０ａと、ダブル入力レジスタ８４の出力Ｔ０ｂの差を出力する減算器８６と、両エッジ検出器８０の出力する２逓倍パルスの立ち上がりエッジでインクリメントするカウンタ８７と、カウンタ８７の出力Ｎ０ａを入力し、両エッジ検出器８０の出力する２逓倍パルスのタイミングでラッチするレジスタ８８と、ダブル入力レジスタ９０（後述）の出力Ｎ１ｂを第１の入力とし、両エッジ検出器８０の出力する２逓倍パルスのタイミングでラッチ、またはカウンタ８７の出力Ｎ０ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ８９と、ダブル入力レジスタ８９の出力Ｎ０ｂを第１の入力とし、両エッジ検出器８０の出力する２逓倍パルスのタイミングでラッチ、またはレジスタ８８の出力Ｎ１ａを第２の入力とし、マイコンからのリード要求信号ＲＤのタイミングでラッチするダブル入力レジスタ９０と、カウンタ８７の出力Ｎ０ａと、ダブル入力レジスタ８９の出力Ｎ０ｂの差を出力する減算器９１から構成される。
【００６２】
第６の実施例は、第５の実施例のサブセット（簡易版）であり、第５の実施例に比べて、速度検出精度および速度検出応答の改善効果は小さいが、その分、回路規模を小さくすることができる。
【符号の説明】
【００６３】
１０，３０，４０，５０  排他的論理和ゲート
１１，２０，３１，５１，８０  両エッジ検出器
１２，２１  １クロック遅延器
１３，２２，３２，４１，５２，６２，８１，８７  カウンタ
１４〜１６，２３，３３〜３７，４２〜４４，５３〜５６，６３〜６５，８２，８３，８８  レジスタ
１７〜１９，２４  加算器
３８，４５，６１，７０，８６，９１  減算器
５７〜６０，６６〜６９，８４，８５，８９，９０  ダブル入力レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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