(57)【要約】【課題】ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法を提供する。【解決手段】ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。加速試験は、１）ワードライン電圧印加時間延長、２）ビットライン充電時間延長、３）ビットライン電圧上昇、４）ワードライン印加電圧上昇、５）メモリセル電源電位下降の内から選択される。加速試験は、ＳＲＡＭブロック中に加速試験用のメモリセルブロックと通常動作用のメモリセルブロックを用意し、通常動作と並行して行う。また、通常動作に行っていない空きブロックが生じたメモリセルブロックに対して加速試験を行う。【選択図】図４
2010238284.tif 000002
【特許請求の範囲】
【請求項１】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルにおいて、
更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えたことを特徴とする不良メモリ予知診断アーキテクチャー。
【請求項２】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えたことを特徴とする不良メモリ予知診断アーキテクチャー。
【請求項３】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、
ワードラインの電圧印加時のサイクルタイムを、
メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。
【請求項４】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、
ビットラインの充電時のサイクルタイムを、
ワードラインの立ち上げ後まで延長させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。
【請求項５】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、
ビットライン電位を、
メモリセル電源電位の１．１〜１．３倍に上昇させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。
【請求項６】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、
ワードライン印加電圧を、
ワードライン電源電位の１．１〜１．３倍に上昇させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。
【請求項７】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、
メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させ、
しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする不良メモリセル予知診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法に関する技術である。
【背景技術】
【０００２】
ＬＳＩの大部分を占めるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）は、その使用環境の変化によって生じる動作エラーを完全に排除できない。特に、近年のＳＲＡＭは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ)を増大させている。
このようなＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキによって生じるエラーを回避するために、エラー発生を予知診断できる技術が必要とされる。
【０００３】
一方、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性（ＱｏＢ：Ｑｕａｌｉｔｙ ｏｆ Ｂｉｔ）を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードとを動的に切り替えることができ、モードを切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えるといった新規な半導体メモリ（以下、「ＱｏＢ
ＳＲＡＭ」と記す）を既に提案している（特許文献１を参照）。
【０００４】
かかる提案中の半導体メモリ（ＱｏＢ ＳＲＡＭ）の一実施例は、図１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。
【０００５】
ここで、図１のメモリセルの回路動作を簡単に説明する。図１に示すメモリセル（ＭＣ０１）は、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
【０００６】
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。
【０００７】
またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，ＢＬ＿Ｎ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作するのである。
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬ，ＢＬ＿Ｎ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＡ）により制御される。
【０００８】
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（／ＣＴＲＬ）が設けられている。
【０００９】
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（／ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。この通常モードから高信頼モードに切り替えることによって、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を図ることができ、またビットエラーの自己修復が行える。
【００１０】
この通常モードと高信頼モードといった動作モードは、図２に示すように、メモリセルブロック毎に動的に変化させることが可能である。かかる高信頼モードへ動的に切り替えるために、不良メモリセルや動作環境の変化に伴う動作マージンの劣化の検知やその予測診断が必要となっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】ＰＣＴ／ＪＰ２００９／５００８６
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、ＳＲＡＭのメモリセルを構成するトランジスタのしきい値電圧のバラツキによって生じるエラーを回避するために、エラー発生を予知診断できる技術が必要とされている。
【００１３】
本発明は、上記状況に鑑みて、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。本発明にかかる加速試験は、ＳＲＡＭブロック中に加速試験用のメモリセルブロックと通常動作用のメモリセルブロックを用意し、通常動作と並行して行う。また、通常動作に行っていない空きブロックが生じたメモリセルブロックに対して加速試験を行う。これにより、動作環境の変化やメモリセルの動作マージンの経年劣化などによるエラーを、通常動作を行う前に事前に予知することが可能となる。
加速試験試行ブロックに対してエラーを誘発させることにより、不良メモリセルによる動作エラーの予知を行い、エラー回避などの対策処理を行うことを可能とする。
【００１５】
本発明の第１の観点の不良メモリ予知診断アーキテクチャーは、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルにおいて、更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えた構成とされる。
【００１６】
かかる構成によれば、６トランジスタで構成されるメモリセルに対して、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、不良メモリセルと判断したメモリセルの使用を不許可にするなどを行い、エラーを回避できる。
ここで、上記１）〜５）の電圧制御手段のうち、どの手段を使用しても構わない。選択された１つの手段でもよいし、２以上の手段を用いてもよい。
上記１），２），５）の電圧制御手段を用いる場合、ハードウェアにダメージを与えにくく、ハードエラーが生じるリスクを低減できる。
【００１７】
次に、本発明の第２の観点の不良メモリ予知診断アーキテクチャーは、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、更に、
１）ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させる電圧制御手段、
２）ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させる電圧制御手段、
３）ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
４）ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させる電圧制御手段、
５）メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させる電圧制御手段、
から選択される少なくとも１つの電圧制御手段を有する加速試験手段と、
メモリセルのビット反転エラー検出する手段と、
を備えた構成とされる。
【００１８】
かかる構成によれば、不良メモリセルや動作環境の変化に伴う動作マージンの劣化を予測検知し、提案中の半導体メモリ（ＱｏＢ
ＳＲＡＭ）による高信頼モードへ動的に切り替えることが可能となる。
【００１９】
次に、本発明の第１の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ワードラインの電圧印加時のサイクルタイムを、メモリセル読み込みの通常動作時のサイクルタイムの３倍以上に延長させるステップから構成される。
【００２０】
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。
【００２１】
次に、本発明の第２の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ビットラインの充電時のサイクルタイムを、
ワードラインの立ち上げ後まで延長させるステップから構成される。
【００２２】
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。
【００２３】
次に、本発明の第３の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させるステップから構成される。
【００２４】
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。
【００２５】
次に、本発明の第４の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、ワードライン印加電圧を、ワードライン電源電位の１．１〜１．３倍に上昇させ、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知することを特徴とする。
【００２６】
次に、本発明の第５の観点の不良メモリセル予知診断方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させるステップから構成される。
【００２７】
かかる構成によれば、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルでのビット反転エラーを誘発し、ビット反転エラーを検知して、不良メモリセルを事前に予知できる。
【発明の効果】
【００２８】
本発明は、ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるといった効果を有する。
【図面の簡単な説明】
【００２９】
【図１】メモリセルのビット信頼性ＱｏＢを動的に変化させ得る提案中の半導体メモリのメモリセルの回路構成図
【図２】提案中の半導体メモリのメモリセルブロックの概念図
【図３】メモリセルブロック内の加速試験ブロックの説明図
【図４】不良メモリ予知診断アーキテクチャーの概念図
【図５】実施例１のワードライン電圧印加時間延長時の波形図
【図６】実施例１の回路構成図
【図７】実施例２のビットライン充電時間延長時の波形図
【図８】実施例２の回路構成図
【図９】実施例３の回路構成図
【図１０】実施例３のビットライン電位上昇の波形図
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【００３１】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から成るメモリセルで構成されるＳＲＡＭブロックにおいて、用意する加速試験用のメモリセルブロックに対して、以下の１）〜５）のいずれかの処理を施すことにより、エラーを誘発させる。例えば、図３に示すように、ＳＲＡＭブロックがＢＬＫ０〜ＢＬＫ１５まで１６ブロックある場合に、図３の矢印で示すＢＬＫ１２を加速試験ブロックとして、以下の１）〜５）の処理を施す。
【００３２】
１）ワードライン電圧印加時間延長
２）ビットライン充電時間延長
３）ビットライン電圧上昇
４）ワードライン印加電圧上昇
５）メモリセル電源電位下降
【００３３】
上記の１）〜５）のうち、特に１），２），５）の処理はハードウェアにダメージを与えにくいものであり、加速試験に伴うハードエラーが生じるリスクを低減できる。これらの処理は、図４に示されるように、電圧制御手段が加速試験用のメモリセルブロックに電圧を供給して行う。
そして、加速試験用のメモリセルブロックからデータを読み出し、ＥＣＣ（Ｅｒｒｏｒ
Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）などのビット反転エラー検出手段が、加速試験結果をＣＰＵ（図示しない）に出力する。
以下、１）〜５）の処理について詳細な説明を行う。
【実施例１】
【００３４】
１．ワードライン電圧印加時間延長
実施例１では、加速試験用のメモリセルブロックに対して、ワードライン電圧印加時間延長の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例１の不良メモリセル予知診断方法は、メモリセルブロックに対して、ワードラインの電圧印加時のサイクルタイムを、メモリセル読み出しの通常動作時のサイクルタイムの３倍以上に延長させることで、すなわち、ワードラインを立ち上げる時間を通常の３倍以上に延長させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
【００３５】
図５は、メモリセルの読み出し時のワードライン（ＷＬ），ビットライン（ＢＬ，／ＢＬ），及び内部ノード（ｍ０，ｍ１）の保持データの波形を示している。ここで、図５（１）は通常時のメモリセル読み出しを示しており、図５（２）はワードライン（ＷＬ）印加時間延長時のメモリセル読み出しを示している。
【００３６】
また、図６は、６トランジスタで構成されるメモリセルの回路構成図である。図６（１）は、メモリセルに対する通常時の読み出しの場合で、内部ノード（ｍ０）には“１”のデータが保持されており、内部ノード（ｍ１）には“０”のデータが保持されており、読み出し後も内部ノード（ｍ０）には“１”が保持され、内部ノード（ｍ１）には“０”が保持され、正常な読み出しとなった状態（ＰＡＳＳ）を示している。図６（２）は、メモリセルに対するワードライン（ＷＬ）印加時間延長時の読み出しの場合で、読み出し後に内部ノード（ｍ０）の保持データが“１”から“０”に反転し、また内部ノード（ｍ１）の保持データが“０”から“１”に反転して、読み出しエラーとなった状態（ＦＡＩＬ）を示している。
【００３７】
図５（２）に示されるように、ワードライン（ＷＬ）の立ち上げ時間を延長することにより、内部ノード（ｍ０，ｍ１）にビットラインからの電流がより多く流れ込むため、通常よりも、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになるのである。
以上のように、ワードラインの電圧印加時間を延長させることで、読み込み時のデータ反転を誘発することが可能である。
【実施例２】
【００３８】
２．ビットライン充電時間延長
実施例２では、加速試験用のメモリセルブロックに対して、ビットライン充電時間延長の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例２の不良メモリセル予知診断方法は、メモリセルブロックに対して、ビットラインの充電時のサイクルタイムを、ワードラインの立ち上げ後まで延長させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
【００３９】
図７は、ビットライン充電時のプリチャージ信号（ＰＣ＿Ｎ），ワードライン（ＷＬ），及びビットライン（ＢＬ，／ＢＬ）の波形を示している。ここで、図７（１）は通常のビットライン充電時を示しており、図７（２）はビットライン充電時間延長時を示している。
【００４０】
また、図８は、６トランジスタで構成されるメモリセルの回路に、ビットライン充電のためのプリチャージ信号回路を加えた回路構成図である。図８は、メモリセルに対するビットライン充電時間延長時の場合で、ビットライン充電後に内部ノード（ｍ０）の保持データが“１”から“０”に反転し、また内部ノード（ｍ１）の保持データが“０”から“１”に反転して、読み出しエラーとなった状態を示している。
【００４１】
プリチャージ信号（ＰＣ＿Ｎ）によって、ビットラインの充電は制御される。従来は、図７（１）に示されるように、ワードライン（ＷＬ）が立ち上がる前に、プリチャージ信号（ＰＣ＿Ｎ）を“Ｈ”の状態にしてビットラインの充電は終了する。これに対して、実施例２は、図７（２）に示されるように、ビットラインの充電をワードライン（ＷＬ）が立ち上げ後まで継続・延長することにより、メモリセルの内部ノード（ｍ０，ｍ１）にビットラインから電流をより多く流れ込ませる。これにより、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになるのである。
以上のように、ビットラインの充電時間を延長させることで、読み込み時のデータ反転を誘発することが可能である。
【実施例３】
【００４２】
３．ビットライン電位上昇
実施例３では、加速試験用のメモリセルブロックに対して、ビットライン電位上昇の処理を行い、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法について説明する。
実施例３の不良メモリセル予知診断方法は、メモリセルブロックに対して、ビットライン電位を、メモリセル電源電位の１．１〜１．３倍に上昇させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発する。
なお、ビットライン電位をメモリセル電源電位の１．３倍よりも上昇させた場合には、ハードウェアに与えるダメージリスクが大きくなる。また、１．１倍よりも小さな上昇の場合は、ビット反転エラーが誘発されにくい。
【００４３】
図９は、ビットライン電位上昇の回路図を示している。また、図１０は、ビットライン電位上昇に伴うデータ反転時のビットラインの波形を示している。図１０に示されるように、ビットライン電位をメモリセル電源電位の１．３倍に上昇させた場合、読み出し途中で内部ノード（ｍ０，ｍ１）の保持データが反転し、始めは“１”を保持していたビットライン（ＢＬ）側が放電されていく波形が表れている。
これは、上述した実施例１のワードライン電圧印加時間延長の場合と同様、内部ノード（ｍ０，ｍ１）にビットラインからの電流がより多く流れ込むため、通常よりも、”０“を保持している側の内部ノード（ｍ１）の電位が上昇しやすくなる。このため、しきい値電圧のバラツキによって、読み出しマージンの小さくなったメモリセルは、データ反転が誘発されることになる。
以上のように、ビットライン電位を上昇させることで、読み込み時のデータ反転を誘発することが可能である。
【００４４】
（その他の実施例）
４．ワードライン印加電圧上昇
上述の実施例１では、ワードライン電圧印加時間を延長させることによりビット反転エラーを誘発させているが、その他の実施例として、加速試験用のメモリセルブロックに対して、ワードラインの印加電圧をワードラインの電源電位の１．１〜１．３倍に上昇させることにより、しきい値電圧バラツキによって生じる動作マージンの低下に伴うビット反転エラーを誘発させるといった不良メモリセル予知診断方法がある。
【００４５】
５．メモリセル電源電位下降
上述の実施例３では、ビットライン電位を上昇させることによりビット反転エラーを誘発させているが、その他の実施例として、加速試験用のメモリセルブロックに対して、メモリセル電源電位をビットライン電位よりも相対的に低くなるように下降させることにより、しきい値電圧バラツキによって生じる動作マージンの低下に伴うソフトエラーを誘発させるといった不良メモリセル予知診断方法がある。
この不良メモリセル予知診断方法は、メモリセルブロックに対して、メモリセル電源電位をビットライン電位の０．７〜０．９倍に下降させることで、しきい値電圧のバラツキによって読み出し動作マージンの小さくなったメモリセルでのビット反転エラーを誘発させるというものである。
この不良メモリセル予知診断方法は、メモリセル電源電位を強制的に通常時よりも低くするものであり、ビットラインに過剰電圧を印加する実施例３と比べて、ハードウェアにダメージを与えにくいものであるといえる。
【産業上の利用可能性】
【００４６】
本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭに有用である。
【符号の説明】
【００４７】
ＭＣ０１，ＭＣ１０  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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