(57)【要約】【課題】Ｄ／Ａ変換器のスイッチ数が少なく、かつ全体の占有面積を削減するデジタルアナログ変換器および映像表示装置を提供する。【解決手段】複数の基準電圧を生成する基準電圧生成部１１１と、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタ１１２と、第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部１１３と、与えられるコードに応じて分割電圧生成部１１３で生成された電圧を選択して出力する第２のセレクタ１１４と、を有し、基準電圧は、所望する電圧から１／２ＬＳＢずらしてある。【選択図】図１１
2010068092.tif 000002
【特許請求の範囲】
【請求項１】
複数の基準電圧を生成する基準電圧生成部と、
所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、
上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、
与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、
上記基準電圧は、
所望する電圧から１／２ＬＳＢずらしてある
デジタルアナログ変換器。
【請求項２】
上記第１のセレクタにおいて、
隣り合う２つの基準電圧を選択するためのデジタルコードが連続する２つのコードで変化するビットが１桁ずつになるように形成されている
請求項１記載のデジタルアナログ変換器。
【請求項３】
上記第２のセレクタにおいて、
上記分割電圧生成部で選択された２つの電圧間を分割した電圧を出力するためのデジタルコードが、２つの電圧を選択するための上位のデジタルコードに対して対称に遷移する
請求項１または２記載のデジタルアナログ変換器。
【請求項４】
上記基準電圧生成部は、
複数のレジスタ素子が直列に接続され、最大電圧と最小電圧が両端に印加されるときに１／２ＬＳＢずらした互いに異なる複数の電圧値を発生するレジスタ・ストリングを含む
請求項１から３のいずれか一に記載のデジタルアナログ変換器。
【請求項５】
上記分割電圧生成部は、
上記第１のセレクタで選択された２つの電圧が供給される第１および第２のノードと、
上記第１ノードと上記第２のノード間に複数のレジスタ素子が接続され、上記第１のノードおよび上記第２のノードに接続されるレジスタ素子の値が他のレジスタ素子の半分の値に設定されたレジスタ・ストリングを含む
請求項１から４のいずれか一に記載のデジタルアナログ変換器。
【請求項６】
上記分割電圧生成部は、
複数の入力端子を有する演算増幅器と、
上記第１のセレクタで選択された２つの電圧が供給される第１および第２のノードと、
上記第１のノードと上記第２のノードとを上記演算増幅器の複数の入力端子に選択的に接続するスイッチと、を含む
請求項１から４のいずれか一に記載のデジタルアナログ変換器。
【請求項７】
上記演算増幅器は、
２つの電界効果トランジスタにより形成される複数の差動対と、
上記各差動対に接続された複数の電流源と、を含み、
上記複数の差動対の一方の電界効果トランジスタのゲートが対応する上記入力端子に接続され、他方の電界効果トランジスタのゲートが上記第２のセレクタの出力が帰還されて接続されている
請求項６記載のデジタルアナログ変換器。
【請求項８】
上記電界効果トランジスタのゲート幅とゲート長の比が入力端子に応じた割合で設定され、
上記電流源の電流値も上記ゲート幅とゲート長の比に応じた値に設定されている
請求項７記載のデジタルアナログ変換器。
【請求項９】
前記所定コードがグレイコードである
請求項１から８のいずれか一に記載のデジタルアナログ変換器。
【請求項１０】
画素がアレイ状に配置されている画素部と、
前記画素部の画素列ごとに設けられている複数の信号線と、
複数の基準電圧を生成する基準電圧生成部と、
前記信号線ごとに設けられ、デジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、を有し、
上記各変換部は、
所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、
上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、
与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、
上記基準電圧は、
所望する電圧から１／２ＬＳＢずらしてある
映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力するデジタル信号をアナログ信号に変換するデジタルアナログ（ＤＡ）変換器、このＤＡ変換器を、画素部を駆動する信号線ごとに有する映像表示装置に関するものである。
【背景技術】
【０００２】
図１に、レジスタ・ストリング型のＤ／Ａコンバータの基本構成を示す。
【０００３】
このＤ／Ａコンバータにおいて、端子Ｔ１にアナログ電圧Ｖｔ上限値、端子Ｔ２にはアナログ電圧Ｖｂの下限値が入力される。
アナログスイッチＳ０〜Ｓ７は、入力されたデジタル信号に応じて１つだけ導通させることによりアナログ電圧を得ることができる。
【０００４】
この方式では、必要となるアナログスイッチの数がデジタルのビット数をＮとすると２N個となり、多ビットのＤ／Ａコンバータの場合はスイッチ数が膨大な数になるという不利益がある。
【０００５】
このスイッチの増加を抑えるために図２のような多段構成とする方式が用いられている。
この方式ではデジタルの上位ビットのコードによりレジスタ・ストリングＲＳの単位抵抗の両端の電圧を選択するように構成されている。
たとえば、スイッチＳ３ｔとＳ４ｂが導通して、抵抗Ｒ４の両端の電圧が後段に供給されるように２つのスイッチＳ３ｔとＳ４ｂが同時に導通することにより単位抵抗の両端が選択される。
選択された２つの電圧は次段のレジスタ・ストリングＲＳ２の両端に印加され、下位のコード（図２の場合は2ビット）によりスイッチＳ０〜Ｓ３のうち１つだけが導通され、所望のアナログ電圧Ｖｏが端子Ｔ３に出力される。
【０００６】
この方式では、スイッチの数は上位をＮビット、下位をＭビットとすると2x2N-2+2M個となる。
多段にすることにより、スイッチの数は１段方式よりは削減されるが、抵抗端から出力されるノードにスイッチが２つつくことになり、スイッチの削減率が低くなっている。
【０００７】
多段方式でさらにスイッチ数を削減する方法として図３の構成が考えられる。
上位側のスイッチの出力側は１つおきに接続され、上位ビットのコードによりレジスタ・ストリングＲＳの単位抵抗の両端の電圧が下位レジスタ・ストリングに供給される。
ただしこの方式の場合、下位のレジスタ・ストリングに与える電圧の大小関係が上位側の最下位ビットの値によって逆転する。このため、その値と下位にコードによってスイッチＳ０〜Ｓ４を選択する必要がある。
あるいは、図４のように、上位側の最下位ビットに対応して導通するスイッチＳｔｂ０〜Ｓｔｂ３を設ける方法でもよい。
【０００８】
この方式により前述の複数段構成のものよりさらにスイッチ数を削減できる。
しかし、この方式では上位側のスイッチＳ０ｔ〜、とＳ１ｂ〜を必要に応じてオン/オフさせる制御信号がスイッチ毎に異なる。このため、デジタル信号からスイッチのオン/オフの制御信号を生成するデコーダとデコーダからスイッチへ接続する配線がスイッチの数だけ必要になり、面積が増大してしまう。
この問題は、図１および図２の方式でも同様にもっているが、これらは次の方法で回避可能である。
【０００９】
図５に、上記問題を回避するためのＭＯＳトランジスタスイッチのレイアウト間略図を示す。
【００１０】
ＭＯＳトランジスタｍ１、ｍ２はソースＩＮ１、ＩＮ２がレジスタ・ストリングに接続されている。ドレインＯＵＴ１、ＯＵＴ２は出力側に接続される。
また、図５において、Ｇ１０〜Ｇ２３はポリシリコンゲートを示し、ＭＬ０〜ＭＬ３は入力デジタル信号Ｄ０〜Ｄ３のメタル信号配線を示し、ＭＬＢ０〜ＭＬＢ３はその反転信号Ｄ０Ｂ〜Ｄ３Ｂのメタル信号配線を示している。
【００１１】
このように、ポリシリコンゲートＧ１０〜Ｇ２３の両脇にデジタル信号の正反両方の信号線が配置しておき、正反いずれかの信号をゲートに接続させることにより、デジタルデータが１か０のどちらでトランジスタをオンさせるかが設定できる。
図５では、ゲートが４本ならんでいるので４ビットの制御ができ、４本全てオンした場合のみソースとドレインが導通することになる。
このようにすることにより、デコーダが不要になり、スイッチに接続させる配線もビット数の２倍ですみ、問題を回避することが可能となる。
【００１２】
しかし、図３や図４の方式にした場合、スイッチＳ０ｔ〜およびＳ１ｂ〜はデジタルコードに対して１対１の対応がとれず、ひとつのスイッチが連続する２つのデジタルコードに対してオンする必要がある。
その結果、図５のような方法で全スイッチを構成することが困難となる。
【００１３】
特許文献１に、この問題を解決する方式が提案されている。
この方式では、図６のように上位のデジタルコードとグレイコード等のように連続するコードで変化する桁が１つだけになるようなコードに変換するとともにレイアウトをシリーズゲート構成にして変化する桁にあたるスイッチを取り去った構成となっている。
この方式により、スイッチ数の削減とでデコーダおよび配線数を削減することが可能となる。
なお、図６において、ｍ０〜ｍ３１がスイッチとしてのＭＯＳトランジスタを示している。
【特許文献１】特開２００８−５４０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、特許文献１に開示された技術では、図６の下位Ｄ/Ａコンバータへ渡す電圧の上下関係を切り替えるセレクタスイッチＭ２０〜Ｍ２３が必要となってしまう。
このことは、図４の構成でも同様である、
【００１５】
さらに図６ではトランジスタＭ２０〜Ｍ２３のゲートに供給される信号Ｂ２およびＢ２Ｂの信号が必要となる。
図３の構成にすると上下関係の切り替えスイッチは不要となるが、スイッチＳ０〜Ｓ４の制御するための論理回路が必要となってしまう。
【００１６】
本発明は、スイッチ数が少なく、かつ全体の占有面積も小さいＤ／Ａコンバータと、このＤ／Ａコンバータを含む映像表示装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の第１の観点に係るデジタルアナログ変換器は、複数の基準電圧を生成する基準電圧生成部と、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、上記基準電圧は、所望する電圧から１／２ＬＳＢずらしてある。
【００１８】
本発明の第２の観点に係る映像表示装置は、画素がアレイ状に配置されている画素部と、上記画素部の画素列ごとに設けられている複数の信号線と、複数の基準電圧を生成する基準電圧生成部と、上記信号線ごとに配置され、デジタルの映像信号を入力し上記信号線に出力するアナログ信号に変換する複数の変換部と、を有し、上記各変換部は、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、上記基準電圧は、所望する電圧から１／２ＬＳＢずらしてある。
【発明の効果】
【００１９】
本発明によれば、スイッチ数が少なく、かつ全体の占有面積も小さいＤ／Ａコンバータを実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面に関連付けて説明する。
本実施形態では、デジタルアナログ変換器を信号線駆動ユニットごとに内蔵する映像表示装置を例として説明する。
【００２１】
［映像表示装置］
図７は、本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。
図７は、簡略化のために、４行×４列分の画素配列を例に示している。
【００２２】
図示の液晶表示パネル１において、行列状に配置された４行×４列分の画素１１の各々は次のように構成されている。
すなわち、画素１１は、薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴのソースとドレインの一方に、画素電極が接続される液晶セルＬＣと、そのソースまたはドレインに一方の電極が接続される保持容量Ｃｓとを有している。
これら画素１１の各々に対して、信号線（データ線）１２−１〜１２−４が列ごとにその画素配列方向に沿って配線され、ゲート線１３−１〜１３−４が行ごとにその画素配列方向に沿って配線されている。
【００２３】
各画素１１において、薄膜トランジスタＴＦＴのソース（または、ドレイン）は、対応するデータ線１２−１〜１２−４に各々接続されている。
薄膜トランジスタＴＦＴのゲートは、ゲート線１３−１〜１３−４に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃｓの他方の電極は、各画素間で共通にＣｓライン１４に接続されている。このＣｓライン１４に、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００２４】
以上により、画素１１が行列状に配置され、これら画素１１に対してデータ線１２−１〜１２−４が列ごとに配線され、かつゲート線１３−１〜１３−４が行ごとに配線されて画素部２が形成されている。
画素部２において、ゲート線１３−１〜１３−４の各一端は、垂直ドライバ（Ｖ・ＤＲＶ）３の各行の出力端に接続されている。
【００２５】
垂直ドライバ３は、１画面の表示期間ごとに垂直方向（列方向）に走査してゲート線１３−１〜１３−４に接続される各画素１１を行単位で順次選択する。
すなわち、垂直ドライバ３からゲート線１３−１に対して垂直走査パルスが与えられるときに１行目の各列の画素が選択され、ゲート線１３−２に対して垂直走査パルスが与えられるときに２行目の各列の画素が選択される。
以下同様にして、ゲート線１３−３，１３−４に対して垂直走査パルスが順に与えられる。
【００２６】
画素部２の列方向の一方に、水平ドライバ（Ｈ・ＤＲＶ）４が配置されている。
また、液晶表示パネル１は、垂直ドライバ３や水平ドライバ４に対して各種のクロック信号や制御信号を与えるタイミングジェネレータ（ＴＧ）５を有している。
【００２７】
水平ドライバ４は、半導体多チャンネル・ディスプレイドライバであり、データ線１２−１,１２−２,…ごとに駆動ユニットを有する。
【００２８】
［水平ドライバの構成］
図８は、本実施形態に係る水平ドライバ４の構成例を示すブロック図である。
このブロック図には、本実施形態の要部であるデジタルアナログ変換器に関する構成（Ｄ／Ａ部）のみ示している。
このＤ／Ａ部は、レジスタ・ストリング型のＤ／Ａコンバータであり、ここでは上位と下位でそれぞれレジスタ・ストリングを用いるＤ／Ａ変換を行う。
【００２９】
水平ドライバ４は、データ線ごとに駆動ユニット４Ａを有する。図８では、５ユニットまで示してある。
データ入力端子Ｔｄｉは、デジタル（映像）信号としてのデジタルデータを入力する端子であり、全ての駆動ユニット４Ａに共通に配置されている。
データ出力端子Ｔｄｏは駆動ユニット４Ａごとに配置されている。
【００３０】
駆動ユニット４Ａは、シフトレジスタ４２、ラッチ回路４３、上位セレクタ４４、およびバッファアンプ４６を含む下位セレクタ４５を有する。
そして、この上位セレクタ４４およびセレクタ４５により、本実施形態のデジタルアナログ変換器（Ｄ／Ａコンバータ）１００が形成されている。
【００３１】
また、全ての駆動ユニットに共通な構成としてコード変換回路４０と上位レジスタ・ストリング４７が配置されている。なお、下位レジスタ・ストリングは各下位セレクタ４５に内蔵されている。
レジスタ・ストリング４７にはアナログ上限電圧Ｖｔとアナログ下限電圧Ｖｂが印加されている。
レジスタ・ストリング４７内の単位抵抗の両端の電圧は全てのＤ／Ａコンバータ１００の上位セレクタ４４に供給される。
コード変換回路４０は、バイナリコードからグレイコードに変換する。
【００３２】
特に図示しないがタイミングジェネレータ５（図７）からのクロック信号がシフトレジスタ４２やラッチ回路４３に入力される。その他、このクロック信号は、同期を取ることが必要な箇所に適宜入力され、これによって全ての駆動ユニット４Ａが同期してデータ入力、処理およびデータ出力を行う。
【００３３】
データ入力端子Ｔｄｉから（Ｎ＋Ｍ）ビットのデジタルデータが入力される。このデジタルデータは上位Ｎビットと下位Ｍビットにより構成される。
デジタルデータは、コード変換回路４０に入力され、ここでバイナリコードからグレイコードに変換される。この変換コードとは、連続する単位コード間で１桁ずつビットが変化する配列を有するものである。
本実施形態においては、かかる変換コードとして代表的なものではグレイコードを採用している。すなわち、本実施形態では、コード変換回路４０はバイナリ・グレイコード変換を行う。
単位コードが上記（Ｎ＋Ｍ）ビットのデジタルデータを表現し、全ての単位コードで必要なデータ表現を網羅する。
【００３４】
［バイナリコードとグレイコードについて］
次に、図８に示すコード変換回路４０で変換されるバイナリ（Ｂ）コードとグレイ（Ｇ）コードおよび変換回路の構成を説明する。
【００３５】
図９にＢコードとＧコードの対応と、それぞれの配列を示す。ここでは３桁のコードを例とする。
Ｂコードは下位コードから順番に桁上がりするのに対して、Ｇコードは、たとえば「１００」という単位コード（通常、これをＧコードという）が、隣の「１０１」の単位コードとの間でビット変化する桁が１つと定められている。この規則性が、全ての数を表現する単位コードの配列において遵守されている。これに対し、Ｂコードではビット変化する桁数は１または２で、その規則性が複雑である。
本実施形態は、Ｇコードの規則性の単純さを利用して上位セレクタを実現するものである。
【００３６】
図１０に、コード変換回路４０の回路の一例を示す。
【００３７】
図解するコード変換回路４０は、（Ｂ２,Ｂ１,Ｂ０）で一般化されているＢコードを入力し、（Ｇ２,Ｇ１,Ｇ０）で一般化されているＧコードの単位コード（以下、Ｇ単位コードという）を出力する。
コード変換回路４０は、２つの排他的論理和（ＥＸＯＲ）ゲート回路５２と５３を有する。
ＥＸＯＲゲート回路５２の一方入力に、Ｂコードの最下位ビットＢ０が入力され、ＥＸＯＲゲート回路５２の他方入力とＥＸＯＲゲート回路５３の一方入力にビットＢ１が入力され、ＥＸＯＲゲート回路５３の他方入力に最上位ビットＢ２が入力されている。
一方ＥＸＯＲゲート回路５２からＧ単位コードの最下位ビットＧ０が出力され、ＥＸＯＲゲート回路５３からビットＧ１が出力される。Ｇ単位コードの最上位ビットＧ２は、Ｂコードの最上位ビットＢ２がそのまま出力される。
ＥＸＯＲゲート回路は“１”が入力に揃ったときに“０”を出力することを例外とする論理和回路であるため、たとえばＢコード（Ｂ２,Ｂ１,Ｂ０）＝（１,１,１）が入力されたときにＧ単位コード（Ｇ２,Ｇ１,Ｇ０）＝（１,０,０）を出力する。
【００３８】
バイナリコードからグレイコードに変換されたデジタルデータが、図８でコード変換回路４０に隣接する駆動ユニット４Ａのシフトレジスタ４２に入力され、駆動ユニット４Ａの配列方向にシフトレジスタ４２内を順次転送される。
点順次駆動の場合は転送されたデータは順次（一定の時間間隔で次々に）各チャネル内のラッチ回路４３に出力されて一時保持され、順次次段に送られる。
一方、線順次駆動の場合は全てのシフトレジスタ４２にデータが揃った時点で一斉にラッチ回路４３に１表示ライン分のデータが出力され、一斉に次段に送られる。
ラッチ回路４３の出力は２系統に分けられている。すなわち、ラッチ回路４３に保持される上位Ｎビットが上位セレクタ４４に出力され、下位Ｍビットが下位セレクタ４５に出力される。
【００３９】
［Ｄ／Ａコンバータの要部構成］
次に、上位セレクタ４４および下位セレクタ４５を主構成とする本実施形態のＤ／Ａコンバータ１０の具体的な構成および機能について具体的に説明する。
【００４０】
本実施形態のＤ／Ａコンバータ１００は、複数の基準電圧から隣り合う２つの基準電圧を選択し、その２つの電圧間をさらに分割した電圧を生成し、出力する多段Ｄ／Ａコンバータとして形成される。
そして、本Ｄ／Ａコンバータ１００は、基準電圧を所望の電圧から１／２ＬＳＢ（Least Significant Bit）ずらしてある。
また、本Ｄ／Ａコンバータ１００では、隣り合う２つの基準電圧を選択するためのデジタルコードを連続する２つのコードで変化するビットが１桁ずつになるように形成する。
本Ｄ／Ａコンバータ１００では、選択された２つの電圧間を分割した電圧を出力するためのデジタルコードが、２つの電圧を選択するための上位のデジタルコードに対して対称に遷移する。
【００４１】
［Ｄ／Ａコンバータ１０の要部の構成等］
図１１は、本発明の実施形態に係る５ビットの場合のＤ／Ａコンバータ１０の構成例を示す回路図である。
【００４２】
図１１のＤ／Ａコンバータ１０は、レジスタ・ストリング１１１、上位セレクタ１１２（図８の符号４４に相当））、下位Ｄ／Ａコンバータ用レジスタ・ストリング１１３、および下位セレクタ１１４（図８の符号４５に相当）を有する。
レジスタ・ストリング１１１が基準電圧生成部を形成し、上位セレクタ１１２が第１のセレクタを形成し、レジスタ・ストリング１１３が分割電圧生成部を形成し、下位セレクタ１１４が第２のセレクタを形成する。
【００４３】
図１１において、Ｇ０〜Ｇ４およびＧ０Ｂ〜Ｇ４Ｂはグレイコードに変換されたデジタルコードおよびその反転信号を示す。
図９に示したように、３ビットデジタルのバイナリコードとグレイコードのコード順を示す、バイナリコードがＢ、グレイコードがＧとなる。
一般的なデジタルコードであるバイナリコードと比較してグレイコードは数値が１つ上がる時に変化するビットが１つだけという特徴をもっている。
【００４４】
レジスタ・ストリング１１１で端子Ｖｔ、Ｖｂ間に印加される電圧ＶｔおよびＶｂを直列に接続されて抵抗Ｒ１０〜Ｒ１７で抵抗分割して基準電圧Ｒ０〜Ｒ８を生成する。
基準電圧Ｒ０〜Ｒ８は、所望の電圧から１／２ＬＳＢ（Least Significant Bit）ずらしてある。
【００４５】
上位セレクタ１１２は、Ｎチャネル型ＭＯＳＦＥＴによるセレクタスイッチＭ０〜Ｍ１９を含む。
下位セレクタ１１４は、Ｎチャネル型ＭＯＳＦＥＴによるセレクタスイッチＭ２０〜Ｍ２７を含む。
【００４６】
上位セレクタ１１２は、また、レジスタ・ストリング１１３の第１および第２のノードａ，ｂと接続されるノードＮＤａ，ＮＤｂを有する。
【００４７】
基準電圧ＶＲ０の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ０〜Ｍ２が直列に接続されている。
基準電圧ＶＲ１の供給ラインとノードＮＤａとの間にセレクタスイッチＭ３，Ｍ４が直列に接続されている。
基準電圧ＶＲ２の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ５，Ｍ６が直列に接続されている。
基準電圧ＶＲ３の供給ラインとノードＮＤａとの間にセレクタスイッチＭ７，Ｍ８が直列に接続されている。
基準電圧ＶＲ４の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ９，Ｍ１０が直列に接続されている。
基準電圧ＶＲ５の供給ラインとノードＮＤａとの間にセレクタスイッチＭ１１，Ｍ１２が直列に接続されている。
基準電圧ＶＲ６の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ１３，Ｍ１４が直列に接続されている。
基準電圧ＶＲ７の供給ラインとノードＮＤａとの間にセレクタスイッチＭ１５，Ｍ１６が直列に接続されている。
基準電圧ＶＲ８の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ１７〜Ｍ１９が直列に接続されている。
【００４８】
セレクタスイッチＭ５、Ｍ１３のゲートがコードＧ２の供給ラインに接続されている。
セレクタスイッチＭ０，Ｍ９，Ｍ１９のゲートがコードＧ２の反転コードＧ２Ｂの供給ラインに接続されている。
セレクタスイッチＭ７、Ｍ１０，Ｍ１１のゲートがコードＧ３の供給ラインに接続されている。
セレクタスイッチＭ１，Ｍ３，Ｍ１５，Ｍ１８のゲートがコードＧ３の反転コードＧ３Ｂの供給ラインに接続されている。
セレクタスイッチＭ１２，Ｍ１４，Ｍ１６，Ｍ１７のゲートがコードＧ４の供給ラインに接続されている。
セレクタスイッチＭ２，Ｍ４，Ｍ６，Ｍ８のゲートがコードＧ４の反転コードＧ４Ｂの供給ラインに接続されている。
【００４９】
下位Ｄ／Ａコンバータ用レジスタ・ストリング１１３は、第１のノードａが上位セレクタ１１２のノードＮＤａに接続され、第２のノードｂが上位セレクタ１２のノードＮＤｂに接続されている。
そして、第１のノードａと第２のノードｂとの間に、抵抗Ｒ２０〜Ｒ２４が直列に接続されている。
そして、抵抗Ｒ２４と抵抗Ｒ２３との接続点に取りノードｃが形成され、抵抗Ｒ２３と抵抗Ｒ２２との接続点によりノードｄが形成されている。
抵抗Ｒ２２と抵抗Ｒ２１との接続点によりノードｅが形成され、抵抗Ｒ２１と抵抗Ｒ２０との接続点によりノードｆが形成されている。
【００５０】
下位用レジスタ・ストリング１１３の抵抗Ｒ２０〜Ｒ２４の抵抗値は上位のＤ／Ａコンバート出力と接続する上下の２つの抵抗Ｒ２０，Ｒ２４がそれ以外の３つの抵抗Ｒ２１〜Ｒ２３の抵抗値Ｒの半分の値０．５Ｒに設定されている。
【００５１】
下位セレクタ１１４において、ノードｃと出力端子ＴＶｏとの間にセレクタスイッチＭ２０，Ｍ２１が直列に接続されている。
ノードｄと出力端子ＴＶｏとの間にセレクタスイッチＭ２２，Ｍ２３が直列に接続されている。
ノードｅと出力端子ＴＶｏとの間にセレクタスイッチＭ２４，Ｍ２５が直列に接続されている。
ノードｆと出力端子ＴＶｏとの間にセレクタスイッチＭ２６，Ｍ２７が直列に接続されている。
【００５２】
セレクタスイッチＭ２３、Ｍ２５のゲートがコードＧ０の供給ラインに接続されている。
セレクタスイッチＭ２１，Ｍ２７のゲートがコードＧ０の反転コードＧ０Ｂの供給ラインに接続されている。
セレクタスイッチＭ２４、Ｍ２６のゲートがコードＧ１の供給ラインに接続されている。
セレクタスイッチＭ２０，Ｍ２２のゲートがコードＧ１の反転コードＧ１Ｂの供給ラインに接続されている。
【００５３】
ここで入出力電圧の表現のためにＬＳＢを用いて動作を説明する。
ＬＳＢはデジタルコードの最下位ビットのことで、デジタルの最下位ビットの変化による出力アナログ電圧値の変化分を１ＬＳＢと表現することとする。
【００５４】
図１１はデジタルコードに応じて１ＬＳＢから３２ＬＳＢの３２種類の電圧を出力する５ビットのＤ／Ａコンバータ１００で、上位３ビット、下位２ビットの２段方式となっている。
【００５５】
レジスタ・ストリング１１１の端子Ｔｔにはアナログ出力電圧Ｖｔの上限に１ＬＳＢの半分の電圧（０．５ＬＳＢ）加えた電圧を印加する。
また、端子Ｔｂにはアナログ出力電圧Ｖｂの下限から０．５ＬＳＢ引いた電圧を印加する。
通常のレジスタ・ストリング型のＤ／Ａコンバータでは電圧取り出し位置を下位ビット数分、２ビットの場合は４ＬＳＢステップで０ＬＳＢ、４ＬＳＢ、８ＬＳＢ… という電圧を出力する。
これに対して、本実施形態のＤ／Ａコンバータ１００では、それを０．５ＬＳＢずらした０．５ＬＳＢ、４．５ＬＳＢ、８．５ＬＳＢ…という電圧を出力するようにしている。
【００５６】
Ｎ型ＭＯＳ ＦＥＴであるセレクタスイッチＭ０〜Ｍ１９は上位Ｄ／Ａコンバータを構成する上位セレクタ４４で、Ｎ型のためゲートが高電圧になると導通する。
このセレクタスイッチＭ０〜Ｍ１９がレジスタ・ストリング１１１の出力に対して上位のビット数分だけ直列に接続されている。
そして、上述したように、各セレクタスイッチＭ０〜Ｍ１９のゲート信号は各ビットデータかその反転データのいずれかが供給されており、特定のコードが入力された時のみ直列接続されたスイッチが全て導通し出力されるようなデコード機能を持たせている。
また、連続した２つのレジスタ・ストリング出力が出力されるようにグレイコードのコード変化時に変わるビットにあたるスイッチを削除した構成となっている
【００５７】
下位セレクタ１１４において、Ｎ型ＭＯＳ ＦＥＴであるセレクタスイッチＭ２０〜Ｍ２７は下位のＤ／Ａコンバータを構成するセレクタ４５で上位と同様にビット数分だけ直列に接続されている。
セレクタスイッチＭ２０〜Ｍ２７のゲートは各ビットの信号かその反転信号が供給されており、下位２ビットのコード「００」、「０１」、「１１」、「１０」に対して４本の下位レジスタ・ストリング出力につながったスイッチの１つのみ導通し、出力電圧Ｖｏとして出力される
【００５８】
実際にデジタルコードが入力された場合の動作を説明する。
グレイコードＧにおいて、０のコードはデジタルのＬ（ロー）レベル、１はＨ（ハイ）レベルとなる。
Ｄ／Ａコンバータ１０のセレクタスイッチＭ０〜Ｍ２７はＨレベルが入ると導通する。
コードが「０００００」の場合、コードＧ０〜Ｇ４はＬレベル、Ｇ０Ｂ〜Ｇ４ＢはＨレベルとなる。
このとき、コードＧ０Ｂ〜Ｇ４Ｂが供給されているセレクタスイッチが全て導通となる。このため、図１１の第１のノードａには４．５ＬＳＢ、ノードｂには０．５ＬＳＢが出力される。
ここで、第１および第２のノードａ，ｂ間に抵抗Ｒ２０〜Ｒ２４が挿入されている。
このため抵抗分割により、ノードｃ、ｄ、ｅ、ｆにはそれぞれ１ＬＳＢ、２ＬＳＢ、３ＬＳＢ、４ＬＳＢという電圧になり、下位２ビットのコードが「００」のため出力電圧Ｖｏは１ＬＳＢとなる。
【００５９】
コードが「００００１」の場合、第１および第２のノードａ、ｂの電圧は変わらずに下位２ビットが「０１」となるため出力電圧Ｖｏは２ＬＳＢとなる。
コードを「０００１１」、「０００１０」と増やしていくと出力電圧Ｖｏはコードに応じて３ＬＳＢ、４ＬＳＢとなる。
【００６０】
次に、コードがひとつあがって「００１１０」となった場合を考える。
上位の３ビットは「０００」からひとつあがって「００１」となっているため、コードＧ４Ｂ、Ｇ３Ｂ、Ｇ２に接続されたスイッチが導通し、第１のノードａは４．５ＬＳＢ、ノードｂは８．５ＬＳＢの電圧が出力される。
一方、下位２ビットは前のコードから変化がなく「１０」のままである。第１および第２のノードａ、ｂ間の抵抗分割によりノードｃ、ｄ、ｅ、ｆにはそれぞれ８ＬＳＢ、７ＬＳＢ、６ＬＳＢ、５ＬＳＢという電圧になる。
その結果、出力電圧Ｖｏは５ＬＳＢとなり、ひとつ前のコードにたいして１ＬＳＢ増えた電圧となる。
さらにコードをあげていくと下位２ビットのコードは「１１」、「０１」、「００」と変わり、これは上位３ビットが「０００」のときと比べると逆に遷移している。
つまり、上位のコードが変わって第１および第２のノードａ、ｂの電圧の上下関係が変わるとそれと同時に下位コードの遷移順が逆転するため、常にコードの増加と出力電圧の増加の方向が保たれる。
また、上位の出力電圧を０．５ＬＳＢずらすことと、下位のレジスタ・ストリング１３で０．５ＬＳＢの電圧を両端にもたせることにより、上位のコード変化時に下位のコードに変化がなくても１ＬＳＢだけ変化した所望の電圧が出力される。
【００６１】
［変形例］
前述の説明では、グレイコード等のコードを用いてスイッチ数を削減した上位Ｄ／Ａコンバータを使用しているが、上位Ｄ／Ａコンバータの構成はこの方式には限定されない。
また、下位ビットにグレイコード使用しているが、上位ビットに応じて遷移順が逆転するコードであればよい。
また、上位の基準電圧はレジスタ・ストリングによる抵抗分割で生成しているが、この基準電圧の生成方法に限定はなく、最終出力電圧に対して０．５ＬＳＢずれていれば良い。
下位のＤ／Ａコンバータはレジスタ・ストリング方式の例となっているが、これに限らずたとえば図１２に示すようなオペアンプを用いた方式でもよい。
【００６２】
図１２のオペアンプを用いた方式において説明する。
【００６３】
図１２のオペアンプ２００を用いた回路で下位Ｄ／Ａコンバータ機能と図８の出力バッファ４６の機能を有している。ノードａおよびｂは図１１の第１および第２のノードａ、ｂに対応しており上位Ｄ／Ａコンバータである上位セレクタ１２の出力が供給される。
オペアンプ回路２００は、４つの入力Ｉｎ１〜Ｉｎ４を有している。の4つの入力端子が  入力端子Ｉｎ１は第２のノードｂに接続され、入力端子Ｉｎ４は第２のノードａに接続されている。
入力端子Ｉｎ２およびＩｎ３3は選択スイッチＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３によりノードａまたはｂのいずれかに接続できるようになっている。
【００６４】
図１３は、図１２のオペアンプ２００の構成例を示す回路図である。
オペアンプ２００は、差動対のソースカップル入力段を形成するＮＭＯＳトランジスタＮＴ１〜ＮＴ８、電流源Ｉ１〜Ｉ４、出力段を形成するＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４、およびＮＭＯＳトランジスタＮＴ１１〜ＮＴ１４を有する。
【００６５】
入力端子Ｉｎ１〜Ｉｎ４はソースカップル入力段のＮＭＯＳトランジスタＮＴ１，ＮＴ３，ＮＴ５，ＮＴ７にそれぞれ接続されている。
４つの入力段のＮＭＯＳトランジスタＮＴ〜ＮＴ８のゲート幅ｗとゲート長ｌの比ｗ／ｌの比は入力端子Ｉｎ１〜Ｉｎ４の順番に０．５:１:２:０．５になっている。
また，テール電流値も入力端子Ｉｎ１〜Ｉｎ４の順番に０．５:１:２:０．５になっている。
このため、それぞれの差動入力段の相互コンダクタンスｇｍも０．５:１:２:０．５となる。
入力段のＮＭＯＳトランジスタＮＴ１〜ＮＴ８のドレインはそれぞれ接続されて出力段に接続される。
ソースカップル入力段のもう一方の入力は出力端子ＴＶｏに接続され負帰還の構成となっている。
【００６６】
実際の動作を説明する。
図１２の入力端子Ｉｎ２およびＩｎ３に接続されているスイッチＳＷ０〜ＳＷ３は下位のデジタルコードに応じて、図１４に示すようにノードａまたはｂのいずれかと接続するようになっている。
たとえば、コード「００」が入ると入力端子Ｉｎ２、Ｉｎ３のいずれもノードｂに接続される。
この結果、入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ４は順にノードｂ、ｂ、ｂ、ａに接続される。
このとき、オペアンプ２００は帰還がかかっていることと、４つの差動入力段のｇｍの比に応じて、次の関係を満たすように出力電圧Ｖｏを出力する。
【００６７】
［数１］
(0.5+1+2)x(Vo-b)=0.5(a-Vo) 
【００６８】
すなわち、ノードａ、ｂ間を３．５:０．５に分割する電圧となり、上位Ｄ／Ａコンバータ出力を受けるノードａが４．５ＬＳＢ、ｂが０．５ＬＳＢの場合Ｖｏは１ＬＳＢとなる。
同様に、下位のデジタルコードが「０１」の場合はノードａ、ｂ間を２．５:１．５、コードが「１１」の場合は１．５:２．５、コードが「１０」の場合は０．５:３．５となる。そして、出力電圧Ｖｏはそれぞれ２ＬＳＢ、３ＬＳＢ、４ＬＳＢとなりＤ／Ａコンバータとして動作する。
【００６９】
以上説明したように、本実施形態によれば、Ｄ／Ａコンバータ１００は、複数の基準電圧を生成する基準電圧生成部１１１と、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタ１１２と、を有する。
さらに、Ｄ／Ａコンバータ１００は、第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部１１３と、与えられるコードに応じて分割電圧生成部１１３で生成された電圧を選択して出力する第２のセレクタ１１４と、を有する。
そして、基準電圧は、所望する電圧から１／２ＬＳＢずらしてあることから、以下の効果を得ることができる。
Ｄ／Ａコンバータのビット数が増えた場合でもスイッチ数の増大を抑えることができ、面積の増大を抑えることが可能となる。
またスイッチを制御する信号線の削減もでき、面積の増大を抑えることができる。
回路素子数、面積を抑えることにより素子や配線に付く寄生容量の増大を抑えることにより信号駆動部の面積削減、高速化、低消費電力化が実現できる。
【００７０】
なお、上記第１〜第３実施形態では、２段のＤ／Ａ変換部であるが、それ以上の複数段のものでも適用可能である。
また、Ｄ／Ａ変換部をレジスタ・ストリング型にしているが、それ以外の構成でも適用可能である。つまり、複数の基準電圧を発生する基準電圧生成部を有していれば、これがレジスタ・ストリング型でなくとも構わない。
さらに液晶表示装置以外の表示装置、その他オーディオ機器等のＤ／Ａコンバータにも適用可能である。
【００７１】
本発明の実施形態によれば、Ｄ／Ａコンバータのビット数が増えた場合でも面積の増大を抑えることが可能になる。
面積の増大を抑えることにより各配線ノードに付く寄生容量の増大を抑えることができ、変換スピードの劣化を抑えることが可能になる。
【図面の簡単な説明】
【００７２】
【図１】背景技術に関し、レジスタ・ストリング型のＤ／Ａコンバータの基本構成を示す回路図である。
【図２】背景技術に関し、レジスタ・ストリング型の多段構成とするＤ／Ａコンバータを示す回路図である。
【図３】他の背景技術に関し、スイッチ数を削減したレジスタ・ストリング型の多段構成とするＤ／Ａコンバータを示す回路図である。
【図４】上位側の最下位ビットに対応して導通するスイッチを有する多段構成とするＤ／Ａコンバータを示す回路図である。
【図５】ＭＯＳトランジスタスイッチのレイアウトを簡略的に示す図である。
【図６】先行文献に開示されたスイッチ部分の詳細な等価回路を示す図である。
【図７】本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。
【図８】本実施形態に係る水平ドライバの構成例を示すブロック図である。
【図９】ＢコードとＧコードの配列対応図である。
【図１０】コード変換回路の一例を示す回路図である。
【図１１】本発明の実施形態に係る５ビットの場合のＤ／Ａコンバータ１０の構成例を示す回路図である。
【図１２】オペアンプを用いた回路で下位Ｄ／Ａコンバータ機能と図８の出力バッファの機能を有する回路を示す図である。
【図１３】図１２のオペアンプの構成例を示す回路図である。
【図１４】図１２の入力端子Ｉｎ２およびＩｎ３に接続されているスイッチＳＷ０〜ＳＷ３は下位のデジタルコードに応じた接続先を示す図である。
【符号の説明】
【００７３】
１・・・液晶表示パネル、２・・・画素部、３・・・垂直ドライバ、４・・・水平ドライバ、４Ａ・・・駆動ユニット、４０・・・コード変換回路、４２・・・シフトレジスタ、４３・・・ラッチ回路、４４・・・上位セレクタ、４５・・・下位セレクタ、５・・・タイミングジェネレータ、１００・・・Ｄ／Ａコンバータ、１１１・・・レジスタ・ストリング、１１２・・・上位セレクタスイッチ、１１３・・・下位Ｄ／Ａコンバータ用レジスタ・ストリング、１１４・・・下位セレクタスイッチ、Ｖｔ・・・アナログ上限値、Ｖｂ・・・アナログ下限値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010068092.tif 000014
【図１３】
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【図１４】
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