(57)【要約】【課題】周辺回路部のＭＯＳトランジスタのゲート絶縁膜に酸窒化膜を適用して動作速度を向上させ、光電変換部の性能劣化を抑制することを可能にする。【解決手段】半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部２１を備えた画素部１２と前記画素部１２の周辺に形成された周辺回路部１３を有し、前記周辺回路部１３のＭＯＳトランジスタ５０のゲート絶縁膜５１は酸窒化膜からなり、前記画素部１２のＭＯＳトランジスタ３０のゲート絶縁膜３１は酸窒化膜からなり、前記画素部１２の光電変換部１２の直上に酸化膜が形成されている。【選択図】図１
2010056515.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記周辺回路部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部の光電変換部の直上に酸化膜が形成されている
固体撮像装置。
【請求項２】
前記周辺回路部のＭＯＳトランジスタのゲート電極の側壁にサイドウォールが形成され、
前記画素部のＭＯＳトランジスタのゲート電極の側壁にサイドウォールに形成され、
前記サイドウォールの直下に前記ゲート絶縁膜の酸窒化膜が延長されて形成されている
請求項１記載の固体撮像装置。
【請求項３】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記半導体基板上の全面に酸窒化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記画素部および前記周辺回路部に形成されるＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極直下の前記ゲート絶縁膜を残してその他の領域の前記ゲート絶縁膜を除去する工程を有する
固体撮像装置の製造方法。
【請求項４】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記半導体基板上の全面に酸窒化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記画素部および前記周辺回路部に形成されるＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極の側壁にサイドウォールを形成する工程と、
前記各ゲート電極および前記サイドウォール直下の前記ゲート絶縁膜を残してその他の領域の前記ゲート絶縁膜を除去する工程を有する
固体撮像装置の製造方法。
【請求項５】
入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記周辺回路部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部の光電変換部の直上に酸化膜が形成されている
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、その製造方法および撮像装置に関するものである。
【背景技術】
【０００２】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と、この画素部の周辺に形成された周辺回路部を有するＣＭＯＳセンサーのような固体撮像装置では、周辺回路部（ロジック素子部）は、素子の微細化に伴い、ゲート絶縁膜が薄膜化されてきている。それにともない、ゲート絶縁膜のトンネル電流増加が問題になる。ＭＯＳトランジスタ技術では、ゲート絶縁膜のトンネル電流を抑制するために、ゲート絶縁膜に酸窒化膜が用いられている（例えば、特許文献１参照）。
【０００３】
ＣＭＯＳセンサーの周辺回路部に形成された素子（ＭＯＳトランジスタ）のゲート絶縁膜に酸窒化膜を有するロジックトランジスタを適用したとき、ＣＭＯＳセンサーの性能を悪化させないようにすることが必要である。
【０００４】
また、図４６に示すように、光電変換部（例えばフォトダイオード）２１上に酸窒化膜からなるゲート絶縁膜３１を残すとゲート絶縁膜３１中の固定電荷により、白傷を悪化させる問題があった。
【０００５】
また、図４７に示すように、光電変換部（例えばフォトダイオード）２１直上の反射防止部に関して、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層構造（図示せず）から、酸化シリコン（ＳｉＯ2）膜／窒化シリコン（ＳｉＮ）膜／酸化シリコン（ＳｉＯ2）膜／酸窒化膜の多重構造になるため、光は多重反射し、分光のリップル特性が悪くなる。また、リップル特性が悪くなるので、チップ間の分光のばらつきが大きくなる問題が生じる。
また、多重構造になるため最適化が複雑になる問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許公報  特許第３７５２２４１号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、周辺回路部のＭＯＳトランジスタのゲート絶縁膜に酸窒化膜を適用したとき、ＣＭＯＳセンサーの光電変換部（フォトダイオード）の性能を悪化させる点である。
【０００８】
本発明は、周辺回路部のＭＯＳトランジスタのゲート絶縁膜に酸窒化膜を適用し、光電変換部の性能劣化を抑制することを可能にする。
【課題を解決するための手段】
【０００９】
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記周辺回路部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部の光電変換部の直上に酸化膜が形成されている。
【００１０】
本発明の固体撮像装置では、周辺回路部のおよび画素部のＭＯＳトランジスタのゲート絶縁膜が酸窒化膜からなることから、トンネル電流の発生が防止される。また、光電変換部直上は、酸窒化膜ではなく、酸化膜が形成されていることから、酸窒化膜で問題となった光電変換部直上の膜中の固定電荷による白傷、暗電流を悪化が防止できる。
【００１１】
本発明の固体撮像装置の製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記半導体基板上の全面に酸窒化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記画素部および前記周辺回路部に形成されるＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極直下の前記ゲート絶縁膜を残してその他の領域の前記ゲート絶縁膜を除去する工程を有する。
【００１２】
本発明の固体撮像装置の製造方法では、周辺回路部のおよび画素部のＭＯＳトランジスタのゲート絶縁膜を酸窒化膜で形成することから、トンネル電流の発生が防止される。また、光電変換部直上の酸窒化膜を除去していることから、酸窒化膜中の固定電荷による白傷、暗電流を悪化が防止できる。
【００１３】
本発明の撮像装置は、入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記周辺回路部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部のＭＯＳトランジスタのゲート絶縁膜は酸窒化膜からなり、
前記画素部の光電変換部の直上に酸化膜が形成されている。
【００１４】
本発明の撮像装置では、本願発明の固体撮像装置を用いることから、周辺回路部のＭＯＳトランジスタを微細化できるので性能が向上し、また各画素の光電変換部における白傷、暗電流を悪化が防止される。
【発明の効果】
【００１５】
本発明の固体撮像装置は、トンネル電流の発生が防止されるため、周辺回路部、画素部のトランジスタ特性が向上される。また光電変換部における固定電荷による白傷、暗電流を悪化が防止できるので、画質の向上が図れるという利点がある。
【００１６】
本発明の固体撮像装置の製造方法は、トンネル電流の発生が防止されるため、周辺回路部、画素部のトランジスタ特性が向上される。また光電変換部における固定電荷による白傷、暗電流を悪化が防止できるので、画質の向上が図れるという利点がある。
【００１７】
本発明の撮像装置は、本願発明の固体撮像装置を用いることから、周辺回路部のＭＯＳトランジスタを微細化できるので性能が向上し、また各画素の光電変換部における白傷、暗電流を悪化が防止されるので、画像品質の向上が図れるという利点がある。
【図面の簡単な説明】
【００１８】
【図１】本発明の固体撮像装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の固体撮像装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図３】本発明の固体撮像装置に係る一実施の形態（第１実施例の変形例）を示した概略構成断面図である。
【図４】本発明の固体撮像装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図５】本発明の固体撮像装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図６】本発明の固体撮像装置に係る一実施の形態（第２実施例の変形例）を示した概略構成断面図である。
【図７】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１）である。
【図８】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２）である。
【図９】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３）である。
【図１０】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（４）である。
【図１１】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（５）である。
【図１２】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（６）である。
【図１３】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（７）である。
【図１４】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（８）である。
【図１５】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（９）である。
【図１６】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１０）である。
【図１７】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１１）である。
【図１８】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１２）である。
【図１９】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１３）である。
【図２０】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１４）である。
【図２１】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１５）である。
【図２２】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１６）である。
【図２３】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１７）である。
【図２４】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１８）である。
【図２５】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（１９）である。
【図２６】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２０）である。
【図２７】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２１）である。
【図２８】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２２）である。
【図２９】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２３）である。
【図３０】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２４）である。
【図３１】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２５）である。
【図３２】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２６）である。
【図３３】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２７）である。
【図３４】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２８）である。
【図３５】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（２９）である。
【図３６】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３０）である。
【図３７】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３１）である。
【図３８】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３２）である。
【図３９】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３３）である。
【図４０】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３４）である。
【図４１】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３５）である。
【図４２】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３６）である。
【図４３】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３７）である。
【図４４】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図（３８）である。
【図４５】本発明の撮像装置に係る一実施の形態を示したブロック図である。
【図４６】従来のＣＭＯＳセンサーの概略構成断面図である。
【図４７】従来のＣＭＯＳセンサーの概略構成断面図である。
【発明を実施するための形態】
【００１９】
本発明の固体撮像装置に係る一実施の形態の第１実施例を、図１の画素部の概略構成断面図および図２の周辺回路部の概略構成断面図によって説明する。図１に示した画素部および図２に示した周辺回路部は同一の半導体基板に形成されているものである。
【００２０】
図１および図２に示すように、半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部２１を備えた画素部１２と、この画素部１２の周辺に形成された周辺回路部１３を有する。上記画素部１２と上記周辺回路部１３とは素子分離領域１４によって分離されている。
上記画素部１２の半導体基板１１には、光電変換部２１が形成され、この光電変換部２１に接続して転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に直列に形成されている。上記光電変換部２１は例えばフォトダイオードで構成されている。
また、上記転送ゲートＴＲＧと、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの画素トランジスタとは、素子分離領域１４によって分離されている。
したがって、上記増幅トランジスタＡｍｐのソース・ドレイン領域３４は、リセットトランジスタＲＳＴのソース・ドレイン領域３５と共通の拡散層となっており、上記増幅トランジスタＡｍｐのソース・ドレイン領域３５は、選択トランジスタＳＥＬのソース・ドレイン領域３４と共通の拡散層となっている。
なお、上記転送ゲートＴＲＧと上記リセットトランジスタＲＳＴとの間の素子分離領域１４を形成せず、上記転送ゲートＴＲＧの拡散層と、上記リセットトランジスタＲＳＴの拡散層が共通に形成されている構成であってもよい。
また、上記画素部１２のトランジスタ群は、図示はしていないが、上記光電変換部２１に接続して転送ゲートＴＲＧ、選択トランジスタＳＥＬ、増幅トランジスタＡｍｐ、リセットトランジスタＲＳＴが順に直列に形成されている構成であってもよい。
【００２１】
上記画素部１２のＭＯＳトランジスタ３０である上記転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの各ゲート絶縁膜３１は酸窒化膜からなる。
また上記周辺回路部１３の各ＭＯＳトランジスタ５０のゲート絶縁膜５１は酸窒化膜からなる。
上記酸窒化膜としては、酸窒化シリコン膜がある。この酸窒化シリコン膜は、酸化シリコン膜と比較して膜中に正の固定電荷を有する。
また、上記画素部１２の光電変換部２１の直上には、酸窒化膜は形成されておらず、例えば酸化膜１３３、酸化膜１３４として酸化シリコン膜が形成されている。
【００２２】
なお、図３の概略構成断面図に示すように、画素部１２において、ＭＯＳトランジスタ３０である、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬを素子分離領域１４で分離した構成であってもよい。この場合、トランジスタの配置は上記順でなくてもよい。
【００２３】
上記固体撮像装置１では、周辺回路部１３のおよび画素部１２の各ＭＯＳトランジスタ５０、３０のゲート絶縁膜５１、３１が酸窒化膜からなることから、トンネル電流の増加を抑制できる。また、光電変換部２１直上は、酸窒化膜ではなく、酸化膜１３３、酸化膜１３４が形成されていることから、酸窒化膜で問題となった光電変換部２１直上の膜中の固定電荷による白傷の悪化が防止できる。
【００２４】
次に、本発明の固体撮像装置に係る一実施の形態の第２実施例を、図４の画素部の概略構成断面図および図５の周辺回路部の概略構成断面図によって説明する。図４に示した画素部および図５に示した周辺回路部は同一の半導体基板に形成されているものである。
【００２５】
図４および図５に示すように、半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部２１を備えた画素部１２と、この画素部１２の周辺に形成された周辺回路部１３を有する。
上記画素部１２の半導体基板１１には、光電変換部２１が形成され、この光電変換部２１に接続して転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが順に直列に形成されている。上記光電変換部２１は例えばフォトダイオードで構成されている。
また、上記転送ゲートＴＲＧと、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの画素トランジスタとは、素子分離領域１４によって分離されている。
したがって、上記増幅トランジスタＡｍｐのソース・ドレイン領域３４は、リセットトランジスタＲＳＴのソース・ドレイン領域３５と共通の拡散層となっており、上記増幅トランジスタＡｍｐのソース・ドレイン領域３５は、選択トランジスタＳＥＬのソース・ドレイン領域３４と共通の拡散層となっている。
なお、上記転送ゲートＴＲＧと上記リセットトランジスタＲＳＴとの間の素子分離領域１４を形成せず、上記転送ゲートＴＲＧの拡散層と、上記リセットトランジスタＲＳＴの拡散層が共通に形成されている構成であってもよい。
また、上記画素部１２のトランジスタ群は、図示はしていないが、上記光電変換部２１に接続して転送ゲートＴＲＧ、選択トランジスタＳＥＬ、増幅トランジスタＡｍｐ、リセットトランジスタＲＳＴが順に直列に形成されている構成であってもよい。
【００２６】
上記画素部１２のＭＯＳトランジスタ３０である上記転送ゲートＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの各ゲート絶縁膜３１は酸窒化膜からなる。このゲート絶縁膜３１は、各ゲート電極３２の側壁に形成された第１サイドウォール３３の直下にも形成されている。
また上記周辺回路部１３の各ＭＯＳトランジスタ５０のゲート絶縁膜５１は酸窒化膜からなる。このゲート絶縁膜５１は、各ゲート電極５２の側壁に形成された第２サイドウォール５３の直下にも形成されている。
上記酸窒化膜としては、酸窒化シリコン膜がある。この酸窒化シリコン膜は、酸化シリコン膜と比較して膜中に正の固定電荷を有する。
また、上記画素部１２の光電変換部２１の直上には、酸窒化膜は形成されておらず、例えば酸化膜１３４として酸化シリコン膜が形成されている。
【００２７】
なお、図６の概略構成断面図に示すように、画素部１２においては、ＭＯＳトランジスタ３０である、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬを素子分離領域１４で分離した構成であってもよい。この場合、トランジスタの配置は上記順でなくてもよい。
【００２８】
上記固体撮像装置２では、周辺回路部１３のおよび画素部１２の各ＭＯＳトランジスタ５０、３０のゲート絶縁膜５１、３１が酸窒化膜からなることから、トンネル電流の増加が抑制できる。また、光電変換部２１直上は、酸窒化膜ではなく、酸化膜１３４が形成されていることから、酸窒化膜で問題となった光電変換部２１直上の膜中の固定電荷による白傷、暗電流を悪化が防止できる。
【００２９】
なお、固体撮像装置２では、各第１、第２サイドウォール３３、５３の直下に酸窒化膜からなるゲート絶縁膜３１、５１を残している。このため、前記第１実施例の固体撮像装置１より、転送ゲートＴＲＧ端の正の固定電荷による白傷悪化が多少は懸念されるが、従来の固体撮像装置よりは固定電荷による白傷の悪化が抑制できる。
【００３０】
次に、本発明の固体撮像装置の製造方法に係る一実施の形態を、図７〜図４０の製造工程断面図によって説明する。
【００３１】
図７（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。
上記半導体基板１１上にパッド酸化膜１１１、窒化シリコン膜１１２を形成する。
上記パッド酸化膜１１１は、例えば熱酸化法により、半導体基板１１表面を酸化して形成する。このパッド酸化膜１１１は、例えば１５ｎｍの厚さに形成する。
次に、例えばＬＰ−ＣＶＤ（Low Pressure CVD）法により、上記パッド酸化膜１１１上に窒化シリコン膜１１２を形成する。この窒化シリコン膜１１２は、例えば１６０ｎｍの厚さに形成される。
上記説明した構成では、窒化シリコン膜／パッド酸化膜の構造であるが、窒化シリコン膜／ポリシリコン膜またはアモルファスシリコン膜／パッド酸化膜の構造であっても良い。
【００３２】
次に、図８（２）に示すように、上記窒化シリコン膜１１２上に素子分離領域を形成する領域上に開口部を設けたレジストマスク（図示せず）を形成した後、エッチングによって上記窒化シリコン膜１１２および上記パッド酸化膜１１１に開口部１１３を形成する。
上記エッチングでは、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）装置または電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）エッチング装置などを用いることができる。加工後、アッシング装置などにより上記レジストマスクの除去を行う。
【００３３】
次に、図９（３）に示すように、上記窒化シリコン膜１１２をエッチングマスクに用いて、上記半導体基板１１に素子分離溝（第１素子分離溝１１４、第２素子分離溝１１５）を形成する。このエッチングには、例えばＲＩＥ装置またはＥＣＲエッチング装置などを用いる。
まず、周辺回路部（および画素部）の第２素子分離溝１１５（および第１素子分離溝１１４）の第１エッチングを行う。このとき、各第１、第２素子分離溝１１４、１１５の深さは５０ｎｍ〜１６０ｎｍである。
図示はしないが画素部上にレジストマスクを形成し、さらに周辺回路部のみ素子分離溝１１５を延長形成する第２エッチングを行い、周辺回路部のみ第２素子分離溝１１５の深さを、例えば０．３μｍに形成する。その後、レジストマスクを除去する。
【００３４】
このように、画素部の第１素子分離溝１１４を浅くすることにより、エッチングダメージによる白傷を抑制する効果がある。第１素子分離溝１１４を浅くすることで、実効的な光電変換部の面積が増えるため、飽和電荷量（Ｑs）が大きくなる効果がある。高速動作を実現するために周辺回路部の第２素子分離領域はＳＴＩ深さを深くして、配線・基板間の寄生容量を低減させている。
【００３５】
次に、図示はしないが、ライナー膜を形成する。このライナー膜は、例えば約８００℃〜９００℃の熱酸化で形成される。上記ライナー膜は、酸化シリコン膜、窒素を含んだ酸化シリコン膜またはＣＶＤ窒化シリコン膜でもよい。その膜厚は、約４ｎｍ〜１０ｎｍとする。
また図示はしないが、レジストマスクを用いて画素部１２に暗電流抑制するためのホウ素（Ｂ）をイオン注入する。そのイオン注入条件は、一例として、打ち込みエネルギーを１０ｋｅＶ程度に設定し、ドーズ量を１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定して行う。画素部内の素子分離領域が形成される第１素子分離溝１１４の周りは、ホウ素濃度が高いほど、暗電流が抑制され、寄生トランジスタ動作が抑制される。しかし、ホウ素の濃度を高くしすぎると、光電変換部を形成するフォトダイオードの面積が小さくなり、飽和電荷量（Ｑｓ）が小さくなるので、上記ドーズ量としている。
【００３６】
次に、図１０（４）に示すように、上記第２素子分離溝１１５（および第１素子分離溝１１４）の内部を埋め込むように、上記窒化シリコン膜１１２上に絶縁膜を形成する。この絶縁膜は、例えば高密度プラズマＣＶＤ法によって酸化シリコンを堆積して形成する。
次いで、上記窒化シリコン膜１１２上の余剰な上記絶縁膜を、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって除去し、第２素子分離溝１１５（第１素子分離溝１１４）の内部に残して上記絶縁膜で第２素子分離領域１５（第１素子分離領域１４）を形成する。上記ＣＭＰでは、窒化シリコン膜１１２がストッパとなって、ＣＭＰを停止させる。
第１素子分離領域１４は、周辺回路部１３の第２素子分離領域１５よりも浅く形成しているが、窒化シリコン膜１１２のストッパが同じであるため、素子分離の突き出し量は、同じに設定される。ここで、第１素子分離領域１４と第２素子分離領域１５の突出高さが同じ突出高さとは、製造加工精度に基づく加工ばらつきの範囲内であれば、同じ突出高さであると定義する。すなわち、溝（トレンチ）加工でのマスクとして用いる窒化シリコン膜１１２の膜厚は、一般的に１６０ｎｍ程度の窒化シリコン膜でウエハの面内ばらつきが±１０％程度ある。ＣＭＰ（化学機械研磨）による研磨ばらつきについても、±２０ｎｍ〜３０ｎｍ程度ある。したがって、画素部と周辺回路部が同じになるように工夫しても、２０ｎｍ〜３０ｎｍ程度変動する可能性がある。厳密に観察してチップ面内のどこかで画素部と周辺回路部を比較した場合、完全に同じ突出高さでないとしても、画素部と周辺回路部において両突出高さとの差が３０ｎｍ以内に入っていれば、本発明でいう「同じ高さ」の範疇に入るものとする。
最終的には、第１素子分離領域１４と第２素子分離領域１５の突き出し量の高さは、一例としてシリコン表面から０〜２０ｎｍ程度に低く設定される。
【００３７】
次に、図１１（５）に示すように、半導体基板１１表面からの第１素子分離領域１４の高さを調整するために、酸化膜のウエットエッチを行う。酸化膜のエッチング量は例えば４０ｎｍ〜１００ｎｍとする。
次いで上記窒化シリコン膜１１２（前記図１０（４）参照）を除去し、パッド酸化膜１１１を露出させる。上記窒化シリコン膜１１２は、例えば熱リン酸によるウエットエッチングにより除去される。
【００３８】
次に、図１２（６）に示すように、ｐウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｐウエル１２１を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
また、ｎウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｎウエル１２３を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
上記ｐウエル１２１は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｐウエル１２１のチャネルイオン注入は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
上記ｎウエル１２３は、イオン注入種に例えばリン（Ｐ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｎウエル１２３のチャネルイオン注入は、イオン注入種に例えばヒ素（Ａｓ）を用い、打ち込みエネルギーを例えば１００ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
また、図示はしないが、次に、光電変換部にフォトダイオードを形成するイオン注入を行い、ｐ型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素（Ｂ）のイオン注入を行い、深い領域にヒ素（Ａｓ）もしくはリン（Ｐ）を用いてイオン注入を行、上記ｐ型領域の下部に接合するｎ型領域を形成する。このようにして、ｐｎ接合の光電変換部を形成する。
【００３９】
次に、図１３（７）に示すように、パッド酸化膜１１１（前記図１２（６）参照）を、例えばウエットエッチングにより除去する。
次に、半導体基板１１上に、高電圧用の厚膜のゲート絶縁膜５１Ｈを形成する。膜厚は、電源電圧３．３Ｖ用トランジスタで約７．５ｎｍ、２．５Ｖ用トランジスタで約５.５ｎｍとする。次いで、高電圧用の厚膜のゲート絶縁膜５１Ｈ上にレジストマスク（図示せず）を形成し、低電圧用トランジスタ領域に形成された厚膜のゲート絶縁膜５１Ｈを除去する。
上記レジストマスクを除去した後、半導体基板１１上に、低電圧用トランジスタ領域に薄膜のゲート絶縁膜５１Ｌを形成する。膜厚は、電源電圧１.０Ｖ用トランジスタで約１．２ｎｍ〜１．８ｎｍとする。同時に画素部のトランジスタ形成領域にも、薄膜のゲート絶縁膜（図示せず）が、酸窒化膜で形成される。
上記酸窒化膜としては、酸窒化シリコン膜がある。この酸窒化シリコン膜は、酸化シリコン膜と比較して膜中に正の固定電荷を有する。
上記酸窒化膜は、例えば一酸化二窒素（Ｎ2Ｏ）または、酸化窒素（ＮＯ）、または二酸化窒素（ＮＯ2）となる窒素原子を含んだ雰囲気で形成される。例えば熱酸化とプラズマ窒化法、熱酸窒化法等が採用される。なお、単純に直接、シリコン基板を熱酸窒化すると、工程数が少ないメリットがあるものの、シリコン（Ｓｉ）界面に多数の窒素が分布し、デバイス性能を劣化させる。また界面準位増加に伴う移動度の悪化を引き起こす。
したがって、熱酸化とプラズマ窒化法による成膜が好ましい。
また、ＰＭＯＳのＮＢＴＩを悪化させ、信頼性低下を引き起こす問題がある。なお、高電圧トランジスタの酸化膜もこの酸窒化膜で増膜し、窒素が導入され、プラスの固定電荷を発生させることもできる。
【００４０】
上記正の固定電荷により、純粋な酸化膜でゲート絶縁膜を形成した場合と比較すると、ｎＭＯＳＦＥＴのしきい値電圧Ｖthを低く、ｐＭＯＳＦＥＴのしきい値電圧Ｖthを高く移行（シフト）させる。
また、ゲート絶縁膜を酸窒化膜にすることにより物理膜厚が厚くなるものの、誘電率が上がることから電気的な等価酸化膜厚は薄くなり、ゲートリーク電流を低くすることができる。
さらに、ｐＭＯＳＦＥＴのゲート電極にポリシリコンを用いた場合、ゲート電極中のホウ素（Ｂ）のゲート絶縁膜の突き抜けを防ぎ、ｐＭＯＳＦＥＴの特性変動を抑える効果がある。
上記酸窒化膜は、膜厚３．５ｎｍ以下で、ゲート長０.１８μｍ以下の世代で使われている。このような酸窒化膜は、シリコン（Ｓｉ）界面の窒素濃度が高くなるため、通常の熱酸化を行い、プラズマ窒化することにより熱酸化膜表面近傍に窒素濃度を高く、シリコン（Ｓｉ）界面の濃度をできるだけ低くする方法が好ましい。プラズマ窒化直後、ＲＴＡにより膜質の改善をする。
プラズマ窒化による方法は、一般的に膜厚が２．５ｎｍ以下、ゲート長０．１５μｍ以下の世代で使われる。直接、シリコン基板を窒化酸化して酸窒化膜を形成するより、熱酸化膜を形成した後にプラズマ窒化する方法のほうが、撮像素子の特性を良くできる。
【００４１】
以後、図示では、便宜上、厚膜のゲート絶縁膜５１Ｈと薄膜のゲート絶縁膜５１Ｌとを同等の膜厚に描いている。
【００４２】
次に、図１４（８）の画素部の断面図および図１５（９）の周辺回路部の断面図に示すように、ゲート絶縁膜５１（５１Ｈ、５１Ｌ）、ゲート絶縁膜３１上にゲート電極形成膜１３１を形成する。上記ゲート電極形成膜１３１は、例えばＬＰ−ＣＶＤ法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
【００４３】
次に、図１６（１０）の画素部の断面図および図１７（１１）の周辺回路部の断面図に示すように、ゲート空乏化対策を行う。まず、ｐＭＯＳトランジスタの形成領域上にレジストマスク１３２を形成し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｎ型不純物をドーピングする。このドーピングは、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１３２を除去する。
次いで、図示はしていないが、ｎＭＯＳトランジスタの形成領域上にレジストマスク（図示せず）を形成し、ｐＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｐ型不純物をドーピングする。このドーピングは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスクを除去する。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素（Ｎ2）のイオン注入を組み合わせても良い。
【００４４】
次に、図１８（１２）の画素部の断面図および図１９（１３）の周辺回路部の断面図に示すように、上記ゲート電極形成膜１３１上に各ゲート電極を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクに用いた反応性イオンエッチングによって、上記ゲート電極形成膜１３１上をエッチング加工して画素部１２の各ＭＯＳトランジスタのゲート電極３２、周辺回路部１３の各ＭＯＳトランジスタのゲート電極５２を形成する。
【００４５】
次に、図２０（１４）の画素部の断面図および図２１（１５）の周辺回路部の断面図に示すように、上記ゲート電極３２、５２の直下のゲート絶縁膜３１、５１を残して、その他の領域の上記ゲート絶縁膜３１、５１を除去する。ゲート絶縁膜３１、５１の除去は、下地へのエッチダメージを防止するためにウエットエッチで行うことが望ましい。
【００４６】
次に、図２２（１６）の画素部の断面図および図２３（１７）の周辺回路部の断面図に示すように、上記各ゲート電極３２、５２の表面を酸化して酸化膜１３３を形成する。
上記酸化膜１３３の膜厚は、例えば１ｎｍ〜１０ｎｍとする。また、上記酸化膜１３３は、上記ゲート電極３２、５２の側壁とともに上面にも形成されている。
さらに、上記酸化工程によって、上記ゲート電極３２、５２のエッジ部分を丸めることによって、酸化膜耐圧を改善することができる効果がある。
また、上記熱処理が行われることによって、エッチダメージを低減することができる。
また、上記ゲート電極加工において、光電変換部２１上に形成されていた上記ゲート絶縁膜が除去されたとしても、光電変換部２１上にも上記酸化膜１３３が形成される。このため、次工程のリソグラフィー技術においてレジスト膜を形成した際に、シリコン表面に直付けではなくなるために、このレジストによる汚染を防止できる。よって、画素部１２の光電変換部２１にとっては、白傷防止対策になる。
【００４７】
次に、図２４（１８）の画素部の断面図および図２５（１９）の周辺回路部の断面図に示すように、画素部１２の各ＭＯＳトランジスタのＬＤＤ３８、３９等を形成するとともに、周辺回路部１３の各ＭＯＳトランジスタのＬＤＤ６１、６２、６３、６４等を形成する。このとき、リセットトランジスタのＬＤＤ３９と増幅トランジスタのＬＤＤ３８は共通の拡散層で形成され、増幅トランジスタのＬＤＤ３９と選択トランジスタのＬＤＤ３８は共通の拡散層で形成される。
【００４８】
まず、周辺回路部１３に形成されるＮＭＯＳトランジスタに関しては、各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にポケット拡散層６５、６６を形成する。このポケット拡散層６５、６６は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にＬＤＤ６１、６２を形成する。ＬＤＤ６１、６２は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
【００４９】
上記画素部１２に形成されるＭＯＳトランジスタに関しては、各ゲート電極３２の両側における半導体基板１１にＬＤＤ３８、３９を形成する。ＬＤＤ３８、３９は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。また、ポケット拡散層を形成してもよい。
上記画素部１２に形成されるＭＯＳトランジスタに関しては、工程削減の観点から、ＬＤＤを形成しなくてもよい。もしくは、周辺回路部１３に形成されるＭＯＳトランジスタのＬＤＤイオン注入と兼ねてもよい。
【００５０】
周辺回路部１３のＰＭＯＳトランジスタの形成領域に関しては、各ゲート電極５２（５２Ｐ）の両側における半導体基板１１にポケット拡散層６７、６８を形成する。このポケット拡散層６７、６８は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｐ）の両側における半導体基板１１にＬＤＤ６３、６４を形成する。ＬＤＤ６３、６４は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
【００５１】
また、周辺回路部のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのポケットイオン注入前に、注入のチャネリング抑制技術として、ゲルマニウム（Ｇｅ）をイオン注入することなどでプリアモルファス化を行ってもよい。また、ＬＤＤ形成後、ＴＥＤ（Transient Enhanced Diffusion）などを引き起こす注入欠陥を小さくするために、８００℃〜９００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を追加してもよい。
【００５２】
次に、図２６（２０）の画素部の断面図および図２７（２１）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３の全面に酸化シリコン（ＳｉＯ2）膜１３４を形成する。この酸化シリコン膜１３４は、ノンドープトシリケートガラス(ＮＳＧ)またはＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）または高温酸化（ＨＴＯ）膜等の堆積膜で形成される。上記酸化シリコン膜１３４は、例えば５ｎｍ〜２０ｎｍの膜厚に形成される。
次に、上記酸化シリコン膜１３４上に窒化シリコン膜１３５を形成する。この窒化シリコン膜１３５は、例えばＬＰＣＶＤにて形成された窒化シリコン膜を用いる。その膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜１３５は、低温で成膜できる原子層蒸着法により成膜されたＡＬＤ窒化シリコン膜でもよい。
上記窒化シリコン膜１３５の直下の上記酸化シリコン膜１３４は、画素部１２の光電変換部２１上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部２１の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜１３５上に３層目の酸化シリコン（ＳｉＯ2）膜１３６を堆積する。この酸化シリコン膜１３６は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。この酸化シリコン膜１３６は、例えば１０ｎｍ〜１００ｎｍの膜厚に形成される。
【００５３】
したがって、サイドウォール形成膜１３７は、酸化シリコン膜１３６／窒化シリコン膜１３５／酸化シリコン膜１３４の３層構造膜となる。なお、このサイドウォール形成膜１３７は、窒化シリコン膜／酸化シリコン膜の２層構造膜であってもよい。以下、３層構造膜のサイドウォール形成膜１３７で説明する。
【００５４】
次に、図２８（２２）の画素部の断面図および図２９（２３）の周辺回路部の断面図に示すように、最上層に形成されている上記酸化シリコン膜１３６をエッチバックして、各ゲート電極３２、５２等の側部側にのみ残す。上記エッチバックは、例えば反応性イオンエッチング（ＲＩＥ）によって行う。このエッチバックでは、上記窒化シリコン膜１３５でエッチングを停止する。このように、窒化シリコン膜１３５でエッチングを停止するため、画素部１２の光電変換部２１へのエッチダメージを低減することができるので、白傷を低減することができる。
【００５５】
次に、図３０（２４）の画素部の断面図および図３１（２５）の周辺回路部の断面図に示すように、画素部１２の光電変換部２１上の全面および転送ゲートＴＲＧ上の一部にかかるように、レジストマスク１３８を形成する。
その後、上記窒化シリコン膜１３５、上記酸化シリコン膜１３４をエッチバックして、各ゲート電極３２、５２の側壁部に酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３６からなる第１サイドウォール３３、第２サイドウォール５３を形成する。このとき、光電変換部２１上の窒化シリコン膜１３５、酸化シリコン膜１３４は、レジストマスク１３８で被覆されているので、エッチングされない。
【００５６】
次に、図３２（２６）の画素部の断面図および図３３（２７）の周辺回路部の断面図に示すように、周辺回路部１３のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｎ）、５５（５５Ｎ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ５８、５９等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｎ、５５Ｎが形成される。上記ソース・ドレイン領域５４Ｎ、５５Ｎは、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
【００５７】
次に、画素部１２のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、画素部１２のＮＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域３４、３５を形成する。すなわち、各ゲート電極３２の両側に、上記ＬＤＤ３８．３９等を介して、半導体基板１１に上記ソース・ドレイン領域３４、３５が形成される。上記ソース・ドレイン領域３４、３５は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
このイオン注入は、上記周辺回路部のＮＭＯＳトランジスタの上記ソース・ドレイン領域５４Ｎ、５５Ｎを形成するイオン注入と兼ねることができる。
上記イオン注入では、上記増幅トランジスタのソース・ドレイン領域３４は、リセットトランジスタのソース・ドレイン領域３５と共通の拡散層として形成され、上記増幅トランジスタのソース・ドレイン領域３５は、選択トランジスタのソース・ドレイン領域３４と共通の拡散層として形成される。
従来技術で説明した国際公開ＷＯ２００３/０９６４２１号公報に記載されたソース・ドレイン領域の形成では、３層の膜越しのイオン注入と膜が形成されていない状態でのイオン注入となるため、兼ねることは困難である。
【００５８】
次に、周辺回路部１３のＰＭＯＳトランジスタの形成領域上を開口したレジストマスク（図示せず）を形成し、これを用いてイオン注入により、周辺回路部１３のＰＭＯＳトランジスタの形成領域に深いソース・ドレイン（Deep Source-Drain）領域５４（５４Ｐ）、５５（５５Ｐ）を形成する。すなわち、各ゲート電極５２の両側に、上記ＬＤＤ６０、６１等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｐ、５５Ｐが形成される。上記ソース・ドレイン領域５４Ｐ、５５Ｐは、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。その後、上記レジストマスクを除去する。
次に、各ソース・ドレイン領域の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。
【００５９】
上記ソース・ドレイン領域の活性化アニール前においては、光電変換部２１上を被覆するサイドウォール形成膜１３７が画素部１２のＭＯＳトランジスタのゲート電極３２上で、サイドウォール形成膜１３７にて形成されるサイドウォール３３と分断されている。このため、上記従来技術で説明したＳＭＴ（Stress Memorization Technique）に起因した応力（Stress）による悪化がない。
よって、白傷、ランダムノイズ等を改善できる。
また、光電変換部２１上は、サイドウォール形成膜１３７で覆われており、ソース・ドレイン領域を形成するイオン注入時のレジストマスクは、サイドウォール形成膜１３７を介して光電変換部２１上に形成されるため、光電変換部２１表面に直付けにならない。このため、光電変換部２１は、レジスト中の汚染物質により汚染されることがないので、白傷、暗電流等の増加を抑えることができる。
また、ソース・ドレイン領域を形成するイオン注入では、膜越しのイオン注入ではないため、表面の濃度を高くした状態で深さを設定できる。このため、ソース・ドレイン領域の直列抵抗の増加を抑制できる。
また、上記光電変換部２１上を被覆している上記サイドウォール形成膜１３７は、その後の工程で、第１シリサイドブロック膜７１として用いられる。
【００６０】
次に、図３４（２８）の画素部の断面図および図３５（２９）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３上の全面に第２シリサイドブロック膜７２を形成する。第２シリサイドブロック膜７２は、酸化シリコン（ＳｉＯ2）膜１３８と窒化シリコン（Ｓｉ3Ｎ4）膜１３９の積層膜からなる。例えば、上記酸化シリコン膜１３８は、例えば５ｎｍ〜４０ｎｍの膜厚に形成されていて、上記窒化シリコン膜１３９は、例えば５ｎｍ〜６０ｎｍの膜厚に形成されている。
上記酸化シリコン膜１３８は、ＮＳＧ、ＬＰ−ＴＥＯＳ、ＨＴＯ膜等を用いる。上記窒化シリコン膜１３９は、ＡＬＤ−ＳｉＮ、プラズマ窒化膜、ＬＰ−ＳｉＮ等を用いる。この２層の膜の成膜温度が高いと、ＰＭＯＳＦＥＴのゲート電極において、ボロンの不活性化が起こり、ゲート空乏化により、ＰＭＯＳＦＥＴの電流駆動能力が低下する。したがって、相対的にサイドウォール形成膜１３７より成膜温度が低いことが望ましい。成膜温度は例えば７００℃以下が望ましい。
【００６１】
次に、図３６（３０）の画素部の断面図および図３７（３１）の周辺回路部の断面図に示すように、画素部１２のＭＯＳトランジスタの形成領域上をほぼ被覆するように、レジストマスク１４１を形成する。このレジストマスク１４１をエッチングマスクに用いて、上記画素部１２の光電変換部２１上（転送ゲートＴＲＧ上の一部も含む）および周辺回路部１３上の上記第２シリサイドブロック膜７２をエッチングにより除去する。
この結果、光電変換部２１上は、上層より窒化シリコン膜１３５、酸化シリコン膜１３４となり、分光のリップルを防ぐことができる。一方、上記エッチングを行わない場合には、光電変換部２１上が、上層より窒化シリコン膜１３９、酸化シリコン膜１３８、窒化シリコン膜１３５、酸化シリコン膜１３４の構造になり、入射光は多重反射し、分光のリップル特性が悪化する。リップル特性が悪くなるので、Chip to Chipの分光のばらつきが大きくなる。そのため、本実施例では、光電変換部２１上の第２シリサイドブロック膜７２を故意に剥離している。
【００６２】
次に、図３８（３２）の画素部の断面図および図３９（３３）の周辺回路部の断面図に示すように、周辺回路部１３の各ＭＯＳトランジスタ５０のソース・ドレイン領域５４、５５上およびゲート電極５２上にシリサイド層５６、５７、５８を形成する。
上記シリサイド層５６、５７、５８には、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ2）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ2）などを用いる。
シリサイド層５６、５７、５８の形成例として、ニッケルシリサイドを形成する一例を以下に説明する。
まず全面にニッケル（Ｎｉ）膜を形成する。このニッケル膜は、例えばスパッタ装置を用いて、例えば１０ｎｍの厚さに形成される。次いで、３００℃〜４００℃程度でアニール処理を行って、ニッケル膜と下地にシリコンとを反応させて、ニッケルシリサイド層を形成する。その後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイド層５６、５７、５８が形成される。
その後、５００℃〜６００℃程度で再度、アニール処理を行い、ニッケルシリサイド層を安定化させる。
上記シリサイド化工程では、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５、ゲート電極３２上にはシリサイド層が形成されない。これは、シリサイドの金属が光電変換部２１上まで拡散することによる白傷や暗電流の増加をなくすためである。
したがって、画素部１２のＭＯＳトランジスタのソース・ドレイン領域３４、３５表面の不純物濃度を濃くしないと、コンタクト抵抗が激増することになる。本実施例では、上記ソース・ドレイン領域３４、３５表面の不純物濃度を高くすることができるので、コンタクト抵抗増加を比較的抑制できるという利点がある。
【００６３】
次に、図４０（３４）の画素部の断面図および図４１（３５）の周辺回路部の断面図に示すように、画素部１２および周辺回路部１３上の全面にエッチングストッパ膜７４を形成する。上記エッチバックストッパ膜７４は、例えば窒化シリコン膜で形成される。この窒化シリコン膜としては、例えば、減圧ＣＶＤ法により成膜される窒化シリコン膜もしくはプラズマＣＶＤ法により成膜される窒化シリコン膜を用いる。窒化シリコン膜の膜厚は、例えば１０ｎｍ〜１００ｎｍとする。
上記窒化シリコン膜は、コンタクトホールを形成するエッチング時のオーバーエッチングを最小限にするという効果がある。またエッチングダメージによる接合リーク増加を抑制する効果を有する。
【００６４】
次に、図４２（３６）の画素部の断面図および図４３（３７）の周辺回路部の断面図に示すように、上記エッチバックストッパ膜７４上に層間絶縁膜７６を形成する。上記層間絶縁膜７６は、例えば酸化シリコン膜で形成され、例えば１００ｎｍ〜１０００ｎｍの厚さに形成される。上記酸化シリコン膜は、例えばＣＶＤ法により形成される。この酸化シリコン膜としては、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ等を用いる。また、窒化シリコン膜などを用いることもできる。
次に、上記層間絶縁膜７６の表面を平坦化する。この平坦化は、例えば化学的機械研磨（ＣＭＰ）により行う。
次いで、コンタクトホールを形成するためのレジストマスク（図示せず）を形成した後、例えば画素部１２の上記層間絶縁膜７６、エッチングストッパ膜７４、第２シリサイドブロック膜７２等をエッチングして、コンタクトホール７７、７８、７９を形成する。また同様にして、周辺回路部１３にもコンタクトホール８１、８２を形成する。
図面では一例として、画素部１２では、転送ゲートＴＲＧ、選択トランジスタＳＥＬのゲート電極３２、増幅トランジスタＡｍｐのゲート電極３２に達するコンタクトホール７７、７８、７９を示した。また周辺回路部１３では、Ｎチャネル（Ｎｃｈ）低耐圧トランジスタソース・ドレイン領域５５、Ｐチャネル（Ｐｃｈ）低耐圧トランジスタのソース・ドレイン領域５５に達するコンタクトホール８１、８２を示した。しかしながら、その他のトランジスタのゲート電極、ソース・ドレイン領域に達するコンタクトホールも図示はしていないが、同時に形成される。
上記コンタクトホール７７〜７９、８１，８２を形成するときには、第１ステップとして層間絶縁膜７６をエッチングする。そして、エッチングストッパ膜７４上でエッチングを一旦停止する。これによって、層間絶縁膜７６の膜厚ばらつき、エッチングばらつき等が吸収される。第２ステップとして、窒化シリコンからなるエッチングストッパ膜７４をエッチングし、さらにエッチングを進めて、コンタクトホール７７〜７９、８１，８２を完成させる。
上記コンタクトホールのエッチングには、例えば反応性イオンエッチング装置を用いる。
【００６５】
次に、各コンタクトホール７７〜７９、８１、８２の内部に密着層（図示せず）とバリアメタル層８４を介してプラグ８５を形成する。
上記密着層には、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜等を用い、上記バリアメタル層８４には例えば窒化チタン膜、窒化タンタル膜等を用いる。これらの膜は、例えばスパッタリング法もしくＣＶＤ法によって成膜される。
また、上記プラグ８５は、タングステン（Ｗ）を用いる。例えば、タングステン膜を上記コンタクトホール７７〜７９、８１、８２内に埋め込むように、上記層間絶縁膜７６上に形成する。その後、層間絶縁膜７６上のタングステン膜を除去して、各コンタクトホール７７〜７９、８１、８２内にタングステン膜からなるプラグ８５を形成する。このプラグ８５は、タングステンのほかに、より低抵抗であるアルミニウム（Ａｌ）、銅（Ｃｕ）等で形成することもできる。例えば銅（Ｃｕ）を用いた場合には、例えば、密着層にタンタル膜を用い、バリアメタル層８４に窒化タンタル膜を用いる。
その後、図示はしないが、多層配線を形成する。多層配線は必要に応じて、２層、３層、４層またはそれ以上に多層化してもよい。
【００６６】
次に、図４４（３８）の画素部の断面図に示すように、光電変換部２１上に導波路２３形成してもよい。また、光電変換部２１に入射光を集光するために、集光レンズ２５を形成しても良い。
また、上記導波路２３と集光レンズ２５との間に、光を分光するためのカラーフィルタ２７を形成しても良い。
【００６７】
上記固体撮像装置の製造方法では、周辺回路部１３のおよび画素部１２のＭＯＳトランジスタ５０、３０のゲート絶縁膜５１、３１を酸窒化膜で形成することから、トンネル電流の発生が防止される。よって、周辺回路部、画素部のトランジスタ特性が向上される。また、光電変換部２１直上の酸窒化膜を除去していることから、酸窒化膜中の固定電荷による白傷、暗電流を悪化が防止できる。よって、画質の向上が図れるという利点がある。
【００６８】
上記固体撮像装置の製造方法において、ゲート電極３２、５２を形成した直後に、ゲート電極３２、５２直下のゲート絶縁膜３１、５１を残してその他の領域のゲート絶縁膜３１、５１を除去する工程を行わない。そのかわりに、第１、第２サイドウォール３３、５３を形成した直後に、ゲート電極３２、５２および第１、第２サイドウォール３３、５３直下のゲート絶縁膜３１、５１を残してその他の領域のゲート絶縁膜３１、５１を除去する工程をいってもよい。ゲート絶縁膜３１、５１の除去は、エッチダメージを防止するためにウエットエッチで行うことが望ましい。
この場合も、周辺回路部１３のおよび画素部１２の各ＭＯＳトランジスタ５０、３０のゲート絶縁膜５１，３１が酸窒化膜からなることから、トンネル電流の発生が防止される。また、光電変換部２１直上は、酸窒化膜ではなく、酸化膜１３４が形成されていることから、酸窒化膜で問題となった光電変換部２１直上の膜中の固定電荷による白傷、暗電流を悪化が防止できる。
ただし、各第１、第２サイドウォール３３、３５の直下に酸窒化膜からなるゲート絶縁膜３１、５１を残している。このため、前記第１実施例の固体撮像装置１より、転送ゲートＴＲＧ端の正の固定電荷による白傷悪化が多少は懸念されるが、従来の固体撮像装置よりは固定電荷による白傷の悪化が抑制できる。
【００６９】
また、光電変換部２１上のゲート絶縁膜に用いた酸窒化膜の除去は、光電変換部２１への汚染防止の観点からは、できうる限り後工程のほうが好ましい。
上記第１実施例では、ゲート電極の加工を行った後、ゲート電極の側壁酸化により、光電変換部２１上にも酸化膜１３３を形成して、後工程での光電変換部２１上に直接レジストマスクが形成されないようにして汚染を抑制する。
しかしながら、酸化膜１３３の膜厚は、周辺回路のロジック特性にも影響を与え、厚すぎるとトランジスタの電流駆動能力が悪化して動作速度の低下を招く。酸化膜１３３の膜厚は、それほど厚くできない。例えば１０ｎｍ以下が好ましい。
また、汚染（コンタミネーション）の少ないレジストを用いることや、スループットが悪くなるものの洗浄を十分にすれば、光電変換部２１直上の酸化膜１３３の膜厚が薄くても汚染による白傷悪化の影響はなくなる。このような場合は問題ないが、レジストによる汚染が支配的な場合は、できるだけ酸窒化膜の除去は、光電変換部２１への汚染防止の観点からは、できうる限り後工程のほうが望ましい。
【００７０】
また、サイドウォールを形成する窒化シリコン膜の加工で、光電変換部２１上の酸化シリコン膜でエッチングを止めして、その後ウエット剥離して、フォトダイオード直上の酸窒化膜を除去しても良い。
その場合は、上記説明したように、サイドウォール３３，５３直下には、酸窒化膜が残り、その部分起因の白傷、暗電流が悪化するおそれもあるが、先ほどのレジスト汚染との影響度合いが大きければ、光電変換部２１上の酸窒化膜を剥離できることで、白傷、暗電流の改善となる。
【００７１】
上記説明したように、本発明では、ゲート絶縁膜に酸窒化膜を適用して、周辺回路部１３のＭＯＳトランジスタ５０の動作速度の向上を図り、トンネル電流を抑制し、消費電力の増加を抑制しつつ、ＣＭＯＳセンサーの撮像特性を悪化させないという効果がある。
【００７２】
光電変換部２１直上の反射防止部に関して、光電変換部２１直上のゲート絶縁膜に用いた酸窒化膜を除去している。このため、光電変換部２１直上は、酸化シリコン（ＳｉＯ2）／窒化シリコン（ＳｉＮ）／酸化シリコン（ＳｉＯ2）構造となる。多重構造にならないため、リップルの悪化がなくなり、分光特性が良くなる。最適化もしやすくなる。
【００７３】
また、白傷悪化を防ぐことができるので、光電変換部２１では、埋め込みフォトダイオードのＰ+濃度を高く設定する必要がない。Ｐ+濃度を高く設定すると、フォトダイオードの面積が相対的に小さくなり、飽和電荷量（Ｑｓ）の低下を招く。また転送ゲートＴＲＧ端の濃度も高くなり、残像の悪化を招く。したがって、本発明の固体撮像装置１、２では、埋め込みフォトダイオードの表面のＰ+濃度を比較的薄くできるため、飽和電荷量（Ｑｓ）、残像等の悪化を防ぐことができる。
さらに、ゲート電極３２、５２直下以外のゲート絶縁膜３１、５１となる酸窒化膜を除去して、光電変換部２１上には、新たに酸化膜１３３を形成している。このため、各イオン注入における注入プロファイルの制御性を良くする。
【００７４】
上記各実施例の説明ではＮ型基板にＰウエルを形成し、光電変換部２１のフォトダイオードを上層よりＰ+層とＮ+層とで形成したが、Ｐ型基板にＮウエルを形成し、光電変換部２１のフォトダイオードを上層よりＮ+層とＰ+層とで形成することもできる。
また、上記製造方法の説明では、上記転送ゲートと、リセットトランジスタ、増幅トランジスタ、選択トランジスタの画素トランジスタとは、素子分離領域１４によって分離されている構成の製造方法を説明した。したがって、上記増幅トランジスタのソース・ドレイン領域３４は、リセットトランジスタのソース・ドレイン領域３５と共通の拡散層として形成され、上記増幅トランジスタのソース・ドレイン領域３５は、選択トランジスタのソース・ドレイン領域３４と共通の拡散層として形成される。
なお、上記転送ゲートと上記リセットトランジスタとの間の素子分離領域１４を形成せず、上記転送ゲートＴＲＧの拡散層と、上記リセットトランジスタＲＳＴの拡散層が共通に形成されていても、「上記同様な製造方法を適用できる。この場合、転送ゲートの拡散層とリセットトランジスタの拡散層（ソース・ドレイン領域３４）を共通の拡散層として形成できる。
また、上記リセットトランジスタ、増幅トランジスタ、選択トランジスタのそれぞれを素子分離領域１４によって分離した構成についても、上記説明したのと同様な製造方法を適用できる。
さらに、上記画素部１２のトランジスタ群は、図示はしていないが、上記光電変換部２１に接続して転送ゲートＴＲＧ、選択トランジスタＳＥＬ、増幅トランジスタＡｍｐ、リセットトランジスタＲＳＴが順に直列に形成されている構成に形成されてもよい。
【００７５】
次に、本発明の撮像装置に係る一実施の形態を、図４５のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
【００７６】
図４５に示すように、撮像装置２００は、撮像部２０１に固体撮像装置（図示せず）を備えている。この撮像部２０１の集光側には像を結像させる集光光学部２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像装置には、前記実施の形態で説明した固体撮像装置１を用いることができる。
【００７７】
本発明の撮像装置２００では、本願発明の固体撮像装置１を用いることから、上記説明したのと同様に、各画素の光電変換部の感度が十分に確保される。よって、画素特性、例えば白傷の低減が可能になるという利点がある。
【００７８】
なお、本発明の撮像装置２００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
【００７９】
上記固体撮像装置１は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明は、上記のような撮像装置にも適用可能である。この場合、撮像装置として、高画質化の効果が得られる。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【符号の説明】
【００８０】
１…固体撮像装置、１１…半導体基板、１２…画素部、１３…周辺回路部、２１…光電変換部２１、３０…ＭＯＳトランジスタ、３１…ゲート絶縁膜、５０…ＭＯＳトランジスタ、５１…ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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