(57)【要約】【課題】プローブ針同士の短絡を抑制でき、かつ小さいチップ面積を有する半導体チップと、この半導体チップの製造に用いられる半導体ウエハのテスト方法とを提供する。【解決手段】第１パッド列ＣＬ１は、第１テスト時使用パッドＰ１Ｕと、テスト時使用長辺パッドＰ１ＵＬと、第１テスト時未使用パッドＰ１Ｎとを含む。第２パッド列ＣＬ２は、第２テスト時使用パッドＰ２Ｕと、第２テスト時未使用パッドＰ２Ｎとを含む。第２パッド列ＣＬ２の第２テスト時未使用パッドＰ２Ｎに対向するように第１パッド列ＣＬ１の第１テスト時使用パッドＰ１Ｕが配置されている。第２パッド列ＣＬ２の第２テスト時使用パッドＰ２Ｕに対向するように、第１パッド列ＣＬ１のテスト時使用長辺パッドＰ１ＵＬ、第１テスト時未使用パッドＰ１Ｎ、およびパッドなし領域の少なくとも１つが配置されている。【選択図】図１
2010056222.tif 000002
【特許請求の範囲】
【請求項１】
テストモードに設定可能な機能素子を有し、かつ互いに並走する第１および第２の辺を主表面に有する半導体基板と、
前記第１および第２の辺のそれぞれに沿って前記主表面に配置された第１および第２パッド列とを備え、
前記第１パッド列は、前記テストモードのときに使用される第１テスト時使用パッドおよびテスト時使用長辺パッドと、前記テストモードのときに使用されない第１テスト時未使用パッドとを含み、
前記第２パッド列は、前記テストモードのときに使用される第２テスト時使用パッドと、前記テストモードのときに使用されない第２テスト時未使用パッドとを含み、
前記第２パッド列の前記第２テスト時未使用パッドに対向するように前記第１パッド列の前記第１テスト時使用パッドが配置されており、
前記第２パッド列の前記第２テスト時使用パッドに対向するように、前記第１パッド列の前記テスト時使用長辺パッド、前記第１テスト時未使用パッド、およびパッドなし領域の少なくとも１つが配置されている、半導体チップ。
【請求項２】
前記第１および第２パッド列の各々は、前記機能素子に電源を供給するためのパッドを有する、請求項１に記載の半導体チップ。
【請求項３】
前記機能素子は書換のできないＲＯＭを含む、請求項１または２に記載の半導体チップ。
【請求項４】
前記機能素子はシリアルＩ／Ｏを含む、請求項１〜３のいずれかに記載の半導体チップ。
【請求項５】
複数のプローブ針を用いて、互いに並走する第１および第２の辺を各々が有する少なくとも１つの半導体チップ領域の測定を行なう、半導体ウエハのテスト方法であって、
前記少なくとも１つの半導体チップ領域の各々について前記複数のプローブ針が平面視において重ならないように、前記少なくとも１つの半導体チップ領域の各々に、前記第１の辺に沿った第１パッド群と、前記第２の辺に沿った第２パッド群とを配置する工程と、
前記少なくとも１つの半導体チップ領域の各々の前記第１および第２パッド群に、平面視において一の方向から、前記複数のプローブ針を当てる工程とを備えた、半導体ウエハのテスト方法。
【請求項６】
前記少なくとも１つの半導体チップ領域は複数の半導体チップ領域である、請求項５に記載の半導体ウエハのテスト方法。
【請求項７】
各々半導体チップが形成されている複数の半導体チップ領域を有する半導体ウエハを準備する工程と、
前記半導体ウエハに対して請求項５または請求項６に記載の半導体ウエハのテスト方法によるテストを実施する工程と、
前記半導体ウエハをダイシングして前記複数の半導体チップ領域にある複数の半導体チップを個々に分離する工程と、
前記複数の半導体チップを樹脂で封止する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、半導体ウエハのテスト方法および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体チップには、不揮発性メモリを内蔵したマイクロコンピュータが形成されたものがある。このチップの製造においては、ウエハレベルでの工程が行なわれた後に、たとえば特開平１１−１６９６６号公報（特許文献１）に示すように、テスタを用いたウエハテストが行なわれる。
【特許文献１】特開平１１−１６９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、上記の不揮発性メモリの容量増加および高品質化が進んでいる。これにともなってウエハテストの項目が追加されることなどが原因となって、ウエハテストに要する時間が長くなってきている。この結果、半導体チップの製造の生産性が悪化してきている。このためウエハテストに要する時間の短縮化が望まれている。
【０００４】
この時間の短縮化のためには、ウエハ内に多数形成されたチップ領域のうち、一度に測定されるチップ領域の個数（同測数）を、より多くする方法が考えられる。この場合、複数のチップ領域の各々とＬＳＩテスタとを電気的に接続するためのプローブ針がより多数配置される必要がある。このため平面視におけるプローブ針の重なりがより多重となりやすいので、プローブ針同士がより近接しやすい。このためプローブ針同士が短絡しやすいという問題があった。
【０００５】
この問題を解決する方法として、各チップ領域においてプローブ針が当てられる位置をチップ領域の１の辺に沿った複数のパッドに集約するという方法が考えられる。この場合、平面視において上記１の辺と交差する方向に延びるように複数のパッドのそれぞれから複数のプローブ針が延ばされれば、各チップ領域についての平面視におけるプローブ針の重なりを避けることができる。よって上述したプローブ針間での短絡の問題の発生を抑制することができる。
【０００６】
しかしこの方法ではテストに用いられるパッドがチップ領域の１の辺に沿ってのみ設けられるので、チップ領域のうち上記１の辺と対向する辺の近傍へと電源電位を供給するための電源配線のひきまわし距離が大きくなる。このため、配線抵抗にともなう電源電位の低下を避けるためには、電源配線を太くする必要がある。このように電源配線が太くされると、それに応じてチップ領域のレイアウト面積が大きくなるので、チップ面積が大きくなってしまうという問題があった。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、その一の目的は、プローブ針同士の短絡を抑制でき、かつ小さいチップ面積を有する半導体チップと、テスト時のプローブ針同士の短絡を抑制できる半導体ウエハのテスト方法および半導体装置の製造方法とを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態の半導体チップは、半導体基板と、第１および第２パッド列とを有する。半導体基板は、テストモードに設定可能な機能素子を有し、かつ互いに並走する第１および第２の辺を主表面に有する。第１および第２パッド列は、第１および第２の辺のそれぞれに沿って主表面に配置されている。第１パッド列は、第１テスト時使用パッドと、テスト時使用長辺パッドと、第１テスト時未使用パッドとを含む。第１テスト時使用パッドおよびテスト時使用長辺パッドの各々はテストモードのときに使用される。第１テスト時未使用パッドはテストモードのときに使用されない。第２パッド列は、第２テスト時使用パッドと、第２テスト時未使用パッドとを含む。第２テスト時使用パッドはテストモードのときに使用される。第２テスト時未使用パッドはテストモードのときに使用されない。第２パッド列の第２テスト時未使用パッドに対向するように第１パッド列の第１テスト時使用パッドが配置されている。第２パッド列の第２テスト時使用パッドに対向するように、第１パッド列のテスト時使用長辺パッド、第１テスト時未使用パッド、およびパッドなし領域の少なくとも１つが配置されている。
【０００９】
本発明の一実施の形態の半導体ウエハのテスト方法は、複数のプローブ針を用いて、互いに並走する第１および第２の辺を各々が有する少なくとも１つの半導体チップ領域の測定を行なうものであり、以下の工程を有する。
【００１０】
少なくとも１つの半導体チップ領域の各々について複数のプローブ針が平面視において重ならないように、少なくとも１つの半導体チップ領域の各々に、第１の辺に沿った第１パッド群と、第２の辺に沿った第２パッド群とが配置される。少なくとも１つの半導体チップ領域の各々の第１および第２パッド群に、平面視において一の方向から、複数のプローブ針が当てられる。
【発明の効果】
【００１１】
本実施の形態の半導体チップによれば、第２パッド列の第２テスト時使用パッドに対向するように、第１パッド列のテスト時使用長辺パッド、第１テスト時未使用パッド、およびパッドなし領域の少なくとも１つが配置されている。これにより、第２テスト時使用パッドに対向する位置にプローブ針を当てる必要がないか、または第２テスト時使用パッドに対向する位置に当てられるプローブ針の配置についてテスト時使用長辺パッドの長辺方向に沿った大きな自由度がある。よって第２テスト時使用パッドに当てられるプローブ針が、第２テスト時使用パッドに対向する位置に当てられるプローブ針と平面視において重なることを避けることができる。よってプローブ針同士の短絡を抑制することができる。
【００１２】
またテストモードにおいて用いられるパッドが第１および第２の辺の各々に配置されるので、第１および第２の辺の両方の側から電源電位を供給することができる。よって第１および第２の辺の一方の側からのみ電源電位が供給される場合に比して、電源配線を太くする必要がない。このためチップ面積を小さくすることができる。
【００１３】
また本実施の形態の半導体ウエハのテスト方法によれば、少なくとも１つの半導体チップ領域の各々について複数のプローブ針が平面視において重ならないように、テストに用いられるパッド群が配置される。よってプローブ針同士の短絡を抑制することができる。
【００１４】
また第１および第２の辺の各々にパッド群が配置されるので、第１および第２の辺の両方の側から電源電位を供給することができる。よって一方の側からのみ電源電位が供給される場合に比して、電源配線を太くする必要がない。よってチップ面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施の形態について図に基づいて説明する。
はじめに本実施の形態の半導体チップの構成について説明する。図１は、本発明の一実施の形態における半導体チップの構成を概略的に示す平面図である。図１を参照して、本実施の形態の半導体チップＣＰは、半導体基板ＳＢと、第１パッド列ＣＬ１と、第２パッド列ＣＬ２と、第３のパッドＰ３と、第４のパッドＰ４とを有する。
【００１６】
半導体基板ＳＢは、テストモードに設定可能な機能素子を有する。また半導体基板ＳＢは、平面視において、互いに並走する第１の辺ＬＮ１および第２の辺ＬＮ２と、互いに並走する第３の辺ＬＮ３および第４の辺ＬＮ４とを主表面ＭＳに有する。第１パッド列ＣＬ１および第２パッド列ＣＬ２は、第１の辺ＬＮ１および第２の辺ＬＮ２のそれぞれに沿って主表面ＭＳに配置されている。
【００１７】
第１パッド列ＣＬ１は、第１テスト時使用パッドＰ１Ｕと、テスト時使用長辺パッドＰ１ＵＬと、第１テスト時未使用パッドＰ１Ｎとを含む。第１テスト時使用パッドＰ１Ｕおよびテスト時使用長辺パッドＰ１ＵＬの各々はテストモードのときに使用される。第１テスト時未使用パッドＰ１Ｎはテストモードのときに使用されない。すなわち第１テスト時未使用パッドＰ１Ｎは、テストモードのときに信号が入力されても機能素子の動作に影響を与えず、またテストモードのときに信号を出さないパッドである。
【００１８】
またテスト時使用長辺パッドＰ１ＵＬの第１の辺ＬＮ１に沿った長さは、第１テスト時使用パッドＰ１Ｕの第１の辺ＬＮ１に沿った長さよりも大きい。またテスト時使用長辺パッドＰ１ＵＬは、たとえば機能素子に電源を供給するためのパッド（電源パッド）である。
【００１９】
第２パッド列ＣＬ２は、第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬと、第２テスト時未使用パッドＰ２Ｎとを含む。第２テスト時使用パッドＰ２Ｕはテストモードのときに使用される。第２テスト時未使用パッドＰ２Ｎはテストモードのときに使用されない。すなわち第２テスト時未使用パッドＰ２Ｎは、テストモードのときに信号が入力されても機能素子の動作に影響を与えず、またテストモードのときに信号を出さないパッドである。
【００２０】
また第２テスト時使用パッドＰ２ＵＬの第２の辺ＬＮ２に沿った長さは、第２テスト時使用パッドＰ２Ｕの第２の辺ＬＮ２に沿った長さよりも大きい。また第２テスト時使用パッドＰ２ＵＬは、たとえば機能素子に電源を供給するためのパッド（電源パッド）である。
【００２１】
また第２パッド列ＣＬ２の第２テスト時未使用パッドＰ２Ｎに対向するように、第１パッド列ＣＬ１の第１テスト時使用パッドＰ１Ｕが配置されている。また第２パッド列ＣＬ２の第２テスト時使用パッドＰ２Ｕに対向するように、第１テスト時未使用パッドＰ１Ｎが配置されている。
【００２２】
なお本実施の形態において、「対向する」とは、第３の辺ＬＮ３に沿って対向することを意味する。
【００２３】
また図１においては第２パッド列ＣＬ２の第２テスト時使用パッドＰ２Ｕに対向するように第１テスト時未使用パッドＰ１Ｎが配置されているが、本発明の半導体チップＣＰはこれに限定されるものではなく、第２パッド列の第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬに対向するように、テスト時使用長辺パッドＰ１ＵＬ、第１テスト時未使用パッドＰ１Ｎ、およびパッドなし領域ＰＶ（図１１）の少なくとも１つが配置されていればよい。ここでパッドなし領域ＰＶとは、主表面ＭＳ上のパッドが形成されていない領域のことである。
【００２４】
また機能素子は、書換のできないＲＯＭと、シリアルＩ／Ｏとを含む。この機能素子のより具体的な構成については後述する。
【００２５】
次に半導体チップＣＰ（図１）の製造方法について説明する。図２は、本実施の形態の半導体チップの製造方法の一工程を概略的に示す平面図である。
【００２６】
主に図２を参照して、ウエハ工程によって半導体ウエハＷＦに複数の半導体チップ領域ＣＲが形成される。各半導体チップ領域ＣＲは、上述した機能素子を有する。次に半導体ウエハＷＦのテスト工程によって半導体チップ領域ＣＲのテストが行なわれる。このテストは複数の半導体チップ領域ＣＲからなる検査領域ＴＲごとに行なわれる。各検査領域ＴＲ内の半導体チップ領域ＣＲの検査は同時に行なわれる。次にダイシング工程によって半導体ウエハＷＦが半導体チップ領域ＣＲの境界に沿ってダイシングされることで、半導体チップＣＰ（図１）が得られる。
【００２７】
ダイシングにより個片化された半導体チップＣＰは、例えばＱＦＰ(Quad Flat Package)タイプパッケージの半導体装置またはＢＧＡ(Ball Grid Array)タイプパッケージの半導体装置に組み立てられる。その組み立て工程を概要説明すると、組み立て工程は、予め準備された１枚のリードフレームのダイパッド上に複数の半導体チップＣＰをダイボンドする工程、リードフレームのリード（半導体装置の外部端子）と各半導体チップＣＰとをワイヤによりワイヤボンドする工程、半導体チップ毎に、ダイパッド、チップＣＰ、リード（外部端子となる部分を除く）、ワイヤを樹脂で封止する工程、Ｓｎ、半田などでモールド樹脂に露出しているリードによる外装めっきを行ない、洗浄する工程、および、リードを切断して個々の半導体装置に個片化する工程を含む。
【００２８】
次に上記の半導体ウエハＷＦのテスト工程について、より詳しく説明する。
図３は、本発明の一実施の形態における半導体ウエハのテスト工程の第１工程を概略的に示す平面図である。また図４は、図３の線ＩＶ−ＩＶに沿った概略断面図である。
【００２９】
図３および図４を参照して、まず、検査領域ＴＲにおける各半導体チップ領域ＣＲについて複数のプローブ針ＮＬが平面視において重ならないように、各半導体チップ領域ＣＲに、第１の辺ＬＮ１に沿った第１パッド群と、第２の辺ＬＮ２に沿った第２パッド群とが配置される。第１および第２パッド群の各々は、テスト工程において用いられる複数のパッドである。
【００３０】
次に、各半導体チップ領域ＣＲの第１および第２パッド群に、平面視において一の方向から、複数のプローブ針ＮＬ（図３）が当てられる。
【００３１】
具体的には、図３に示された複数の半導体チップ領域ＣＲのうち、上から１つ目に位置する半導体チップ領域ＣＲの第１パッド列ＣＬ１および第２パッド列ＣＬ２のそれぞれに、図中の上方向から、第１プローブ針ＮＡ１および第２プローブ針ＮＡ２が当てられる。また上から２つ目に位置する半導体チップ領域ＣＲの第１パッド列ＣＬ１および第２パッド列ＣＬ２のそれぞれに、図中の上方向から、第１プローブ針ＮＢ１および第２プローブ針ＮＢ２が当てられる。また上から３つ目に位置する半導体チップ領域ＣＲの第１パッド列ＣＬ１および第２パッド列ＣＬ２のそれぞれに、図中の下方向から、第１プローブ針ＮＣ１および第２プローブ針ＮＣ２が当てられる。また上から４つ目に位置する半導体チップ領域ＣＲの第１パッド列ＣＬ１および第２パッド列ＣＬ２のそれぞれに、図中の下方向から、第１プローブ針ＮＤ１および第２プローブ針ＮＤ２が当てられる。
【００３２】
上記の第１および第２パッド群の配置によって、図３の上から１つ目に位置する半導体チップ領域ＣＲについてのプローブ針ＮＬ、すなわち第１プローブ針ＮＡ１および第２プローブ針ＮＡ２は、平面視において重ならない。同様に、他の半導体チップ領域ＣＲの各々についてもプローブ針ＮＬの平面視における重なりがない。
【００３３】
また一の方向（図３の上方向）から延びる第１プローブ針ＮＡ１およびＮＢ１は、図３に示すように平面視において互いに重なり、かつ図４に示すように半導体ウエハＷＦの厚さ方向に互いに分離されるように配置される。これにより、図３の上から１つ目および２つ目に位置する半導体チップ領域ＣＲを同時に測定することができる。同様の理由により、図３の上から３つ目および４つ目に位置する半導体チップ領域ＣＲを同時に測定することができる。
【００３４】
図５は、図３の領域Ｅのより具体的な構成を示す第１の例の概略平面図である。また図６は、図５の視野におけるすべてのプローブ針が見えるように、一部のプローブ針に関して図示される領域が調整された図である。図７は、図３の領域Ｅのより具体的な構成を示す第２の例の概略平面図である。また図８は、図７の視野におけるすべてのプローブ針が見えるように、一部のプローブ針に関して図示される領域が調整された図である。
【００３５】
図６および図８を参照して、上記の第１パッド群は、第１テスト時使用パッドＰ１Ｕおよびテスト時使用長辺パッドＰ１ＵＬに対応し、第２パッド群は、第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬに対応する。
【００３６】
図９は、本発明の一実施の形態における半導体ウエハのテスト工程の第２工程を概略的に示す説明図である。主に図９を参照して、上記のようにプローブ針ＮＬ（図３）が当てられた状態で、各半導体チップ領域ＣＲが有する機能素子が機能することにより、半導体ウエハＷＦ（図２）のテストとしてＣＰＵ−ＢＩＳＴ(CPU Built In Self Test)が行なわれる。この機能素子の構成と、この機能素子によって行なわれるＣＰＵ−ＢＩＳＴとについて、以下に説明する。
【００３７】
まず、半導体チップ領域ＣＲの機能素子の構成について説明する。半導体チップ領域ＣＲは、書換のできないＲＯＭ(Read-Only Memory)であるＵＲＯＭ(Microcode ROM)３１と、ＣＰＵ(Central Processing Unit)３２と、ＲＡＭ(Random Access Memory)４１と、シリアルＩ／Ｏ(Input/Output)であるＵＡＲＴ(Universal Asynchronous Receiver Transmitter)４２と、ＢＩＵ(Bus Interface Unit)４３と、フラッシュメモリなどのＲＯＭ５２とを有する。ＲＯＭ５２はシーケンサ５１を有する。
【００３８】
次にＣＰＵ−ＢＩＳＴについて以下に説明する。
まず、ＬＳＩテスタ１００から半導体チップ領域ＣＲにプローブ針ＮＬ（図３）を介して、電源と、所定の信号とが入力される。これによりＵＲＯＭ３１に格納されているプログラムがＣＰＵ３２に転送されることで、ＣＰＵ３２が動作を開始する。
【００３９】
次に、ＬＳＩテスタ１００から半導体チップ領域ＣＲにプローブ針ＮＬ（図３）を介して、シリアルデータが入力される。このデータは、ＵＡＲＴ４２、ＢＩＵ４３、ＣＰＵ３２の順に転送される。これによりＣＰＵ３２がＲＡＭ４１のデータリライトを行なう。これによりＲＡＭ４１にテストプログラムが転送される。
【００４０】
次にＲＡＭ４１からプログラムがＣＰＵ３２に転送される。これによりＣＰＵ３２からＲＯＭ５２のシーケンサ５１にコマンドが発行される。これによりＲＯＭ５２のテストが行なわれる。
【００４１】
以上のようにＣＰＵ−ＢＩＳＴが行なわれる。
図１０は、図９に対応する比較例を示す図である。主に図９を参照して、比較例の半導体チップ領域ＣＲＺは、本実施の形態の半導体チップ領域ＣＲと異なり、ＵＲＯＭ３１およびＵＡＲＴ４２を有さない。このため上述したＣＰＵ−ＢＩＳＴを行なうことができないので、テストにおいてＲＯＭ５２のアドレスを半導体チップ領域ＣＲＺのパッドから入力する必要がある。このため、より多くのパッドにプローブ針ＮＬ（図３）を当てる必要があるので、第１テスト時未使用パッドＰ１Ｎおよび第２テスト時未使用パッドＰ２Ｎのようなテスト時に未使用となるパッドを多く確保することができない。よって本実施の形態に示すようなパッド配置を実施することが困難である。
【００４２】
次に、半導体ウエハＷＦのテスト方法における第２テスト時使用パッドＰ２Ｕとそれに対向する領域との構成について、詳しく説明する。図１１〜図１８は、本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第１〜第８の例を概略的に示す部分平面図である。
【００４３】
図１１を参照して、第１の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２Ｕに対向するように、パッドなし領域ＰＶが配置されている。
【００４４】
図１２を参照して、第２の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２Ｕに対向するように、第１パッド列ＣＬ１の第１テスト時未使用パッドＰ１Ｎが配置されている。
【００４５】
図１３を参照して、第３の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２Ｕに対向するように、第１パッド列ＣＬ１のテスト時使用長辺パッドＰ１ＵＬが配置されている。
【００４６】
図１４を参照して、第４の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２ＵＬに対向するように、第１パッド列ＣＬ１のテスト時使用長辺パッドＰ１ＵＬが配置されている。
【００４７】
図１５を参照して、第５の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２ＵＬに対向するように、第１パッド列ＣＬ１の第１テスト時未使用パッドＰ１Ｎと、パッドなし領域ＰＶとが配置されている。
【００４８】
図１６を参照して、第６の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２ＵＬに対向するように、第１パッド列ＣＬ１の第１テスト時未使用パッドＰ１Ｎと、テスト時使用長辺パッドＰ１ＵＬの一部とが配置されている。
【００４９】
図１７を参照して、第７の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２ＵＬに対向するように、第１パッド列ＣＬ１のテスト時使用長辺パッドＰ１ＵＬの一部と、パッドなし領域ＰＶとが配置されている。
【００５０】
図１８を参照して、第８の例においては、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２ＵＬに対向するように、第１パッド列ＣＬ１の第１テスト時未使用パッドＰ１Ｎおよびテスト時使用長辺パッドＰ１ＵＬの各々の一部と、パッドなし領域ＰＶとが配置されている。
【００５１】
次に、本実施の形態の作用効果について、図１９〜図２２の比較例と対比して説明する。
【００５２】
まず比較例における半導体ウエハのテスト方法について説明する。
図１９は、第１の比較例における半導体ウエハのテスト方法の様子を概略的に示す部分平面図である。また図２０は、図１９の線ＸＸ−ＸＸに沿った概略断面図である。図１９および図２０を参照して、第１の比較例においては、第３の辺ＬＮ３に沿って半導体チップ領域ＣＲ１が２列配列された検査領域ＴＲＣ１を１単位としてテストが行なわれる。すなわち検査領域ＴＲＣ１における半導体チップ領域ＣＲ１の配列数は、本実施の形態の検査領域ＴＲ（図３）における半導体チップ領域ＣＲの配列数である３列よりも小さい。このため本比較例では半導体チップ領域ＣＲ１の同測数が小さくなるので、半導体ウエハＷＦ全体のテストを行なうためには長時間を要する。
【００５３】
図２１は、第２の比較例における半導体ウエハのテスト方法の様子を概略的に示す部分平面図である。また図２２は、図２１の線ＸＸＩＩ−ＸＸＩＩに沿った概略断面図である。図２１および図２２を参照して、第２の比較例においては、第３の辺ＬＮ３に沿って半導体チップ領域ＣＲ１が３列配列された検査領域ＴＲＣ２を１単位としてテストが行なわれる。この場合、プローブ針ＮＡ１とＮＡ２とＮＢ１との３つの針が平面視において重なり合う。またプローブ針ＮＣ２とＮＣ１とＮＢ２との３つの針が平面視において重なり合う。すなわちプローブ針の重なりの多重度が三重となる。この多重度は本実施の形態の二重の多重度（図４）に比して大きい。このように本比較例では重なったプローブ針間での短絡が発生しやすくなる。
【００５４】
これに対して本実施の形態の半導体チップによれば、図１１〜図１８に示すように、第２パッド列ＣＬ２の第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬに対向するように、第１パッド列ＣＬ１のテスト時使用長辺パッドＰ１ＵＬ、第１テスト時未使用パッドＰ１Ｎ、およびパッドなし領域ＰＶの少なくとも１つが配置されている。
【００５５】
これにより、第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬに対向する位置にプローブ針を当てる必要がないか、あるいは第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬに対向する位置に当てられるプローブ針ＮＡ１（図１３、図１４、図１６〜図１８）の配置に関してテスト時使用長辺パッドＰ１ＵＬの長辺方向（第１の辺ＬＮ１方向）に沿った大きな自由度がある。よって第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬに当てられるプローブ針ＮＡ２（図１１〜図１８）が、第２テスト時使用パッドＰ２Ｕ、Ｐ２ＵＬに対向する位置に当てられるプローブ針と平面視において重なることを避けることができる。よってプローブ針同士の短絡を抑制することができる。
【００５６】
また１つの半導体チップ領域ＣＲにおいて上記のようにプローブ針同士の平面視における重なりを避けることができるため、テストモード時に多数の半導体チップ領域ＣＲの機能素子を同時にテストする場合にも、プローブ針同士が平面視において重なる度合い（多重度）を低減することができる。たとえば図４では、２重の多重度が許容されており、この多重度を利用して、図３に示すように、第３の辺ＬＮ３方向に沿って４列の半導体チップ領域ＣＲが同時に測定される。これにより同測数を多くすることができるので、半導体ウエハＷＦのテストに要する時間を短縮化できる。よって高い生産性で半導体チップＣＰを製造することができる。
【００５７】
また上記のようにプローブ針の重なりの多重度が低減されると、プローブ針間での針圧のばらつきが小さくなる。よってプローブ針全部を確実に接触させるのに十分な針圧が小さくなる。このため小さい針圧を用いることで、パッドに与えるダメージを軽減することができる。
【００５８】
またテストモードにおいて用いられるパッドが第１の辺ＬＮ１および第２の辺ＬＮ２の各々に配置されるので、第１の辺ＬＮ１および第２の辺ＬＮ２の両方の側から電源電位を供給することができる。よって第１の辺ＬＮ１および第２の辺ＬＮ２の一方の側からのみ電源電位が供給される場合に比して、電源配線を太くする必要がない。よって半導体チップＣＰの面積を小さくすることができる。
【００５９】
また本実施の形態の半導体ウエハＷＦのテスト方法によれば、図３に示すように、半導体チップ領域ＣＲの各々について複数のプローブ針ＮＬが平面視において重ならないように、テストに用いられるパッド群が配置される。よってプローブ針同士の短絡を抑制することができる。
【００６０】
また第１の辺ＬＮ１および第２の辺ＬＮ２の各々にパッド群が配置されるので、第１の辺ＬＮ１および第２の辺ＬＮ２の両方の側から電源電位を供給することができる。よって一方の側からのみ電源電位が供給される場合に比して、電源配線を太くする必要がない。このため半導体チップＣＰの面積を小さくすることができる。
【００６１】
なお本発明におけるテストモードはＣＰＵ−ＢＩＳＴに限られず、テスト時に未使用パッドが生じるようなテストモードであればよい。
【００６２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６３】
本発明は、半導体チップ、および半導体ウエハのテスト方法に特に有利に適用され得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施の形態における半導体チップの構成を概略的に示す平面図である。
【図２】本実施の形態の半導体チップの製造方法の一工程を概略的に示す平面図である。
【図３】本発明の一実施の形態における半導体ウエハのテスト工程の第１工程を概略的に示す平面図である。
【図４】図３の線ＩＶ−ＩＶに沿った概略断面図である。
【図５】図３の領域Ｅのより具体的な構成を示す第１の例の概略平面図である。
【図６】図５の視野におけるすべてのプローブ針が見えるように、一部のプローブ針に関して図示される領域が調整された図である。
【図７】図３の領域Ｅのより具体的な構成を示す第２の例の概略平面図である。
【図８】図７の視野におけるすべてのプローブ針が見えるように、一部のプローブ針に関して図示される領域が調整された図である。
【図９】本発明の一実施の形態における半導体ウエハのテスト工程の第２工程を概略的に示す説明図である。
【図１０】図９に対応する比較例を示す図である。
【図１１】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第１の例を概略的に示す部分平面図である。
【図１２】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第２の例を概略的に示す部分平面図である。
【図１３】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第３の例を概略的に示す部分平面図である。
【図１４】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第４の例を概略的に示す部分平面図である。
【図１５】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第５の例を概略的に示す部分平面図である。
【図１６】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第６の例を概略的に示す部分平面図である。
【図１７】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第７の例を概略的に示す部分平面図である。
【図１８】本発明の一実施の形態における半導体ウエハのテスト方法における第２テスト時使用パッドとそれに対向する領域との構成の第８の例を概略的に示す部分平面図である。
【図１９】第１の比較例における半導体ウエハのテスト方法の様子を概略的に示す部分平面図である。
【図２０】図１９の線ＸＸ−ＸＸに沿った概略断面図である。
【図２１】第２の比較例における半導体ウエハのテスト方法の様子を概略的に示す部分平面図である。
【図２２】図２１の線ＸＸＩＩ−ＸＸＩＩに沿った概略断面図である。
【符号の説明】
【００６５】
ＣＬ１  第１パッド列、ＣＬ２  第２パッド列、ＣＰ  半導体チップ、ＣＲ  半導体チップ領域、ＬＮ１〜ＬＮ４  第１〜第４の辺、ＭＳ  主表面、ＮＡ１，ＮＢ１，ＮＣ１，ＮＤ１  第１プローブ針、ＮＡ２，ＮＢ２，ＮＣ２，ＮＤ２  第２プローブ針、ＮＬ  プローブ針、ＰＶ  パッドなし領域、Ｐ１Ｎ  第１テスト時未使用パッド、Ｐ１Ｕ  第１テスト時使用パッド、Ｐ１ＵＬ  テスト時使用長辺パッド、Ｐ２Ｎ  第２テスト時未使用パッド、Ｐ２Ｕ，Ｐ２ＵＬ  第２テスト時使用パッド、Ｐ３  第３のパッド、Ｐ４  第４のパッド、ＳＢ  半導体基板、ＴＲ  検査領域、ＷＦ  半導体ウエハ、３１  ＵＲＯＭ（書換のできないＲＯＭ）、４２  ＵＡＲＴ（シリアルＩ／Ｏ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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