(57)【要約】【課題】高い信頼性や、高速性を備えたレベルシフト回路を実現する。【解決手段】例えば、高電圧レベル（電源電圧ＶＣＣＨのレベル）の入力信号ＩＮを低電圧レベル（電源電圧ＶＣＣＬのレベル）の出力信号ＯＵＴに変換するレベルシフト回路ＬＳ１において、カップリングノイズを抑制するためのＮＭＯＳトランジスタＭＮ４を設ける。ＩＮが‘Ｈ’レベルから‘Ｌ’レベルに遷移した際には、ＮＭＯＳトランジスタＭＮＨ１の寄生容量（ＣＧＤ）を介して、そのドレインとなるノードＮＤＥ１にアンダーシュートが生じ得るが、それをＭＮ４からの電流Ｉ１によって抑制する。これにより、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２を薄膜仕様としてもその耐圧を満たすことができ、薄膜仕様に伴い高速動作が実現できる。【選択図】図１
2010166457.tif 000002
【特許請求の範囲】
【請求項１】
ソースに第２電源電圧が供給され、ドレインとゲートが互い違いに接続された第１導電型の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタと、
ソースに前記第２電源電圧よりも低い第１電源電圧が供給され、ドレインに前記第１ＭＩＳトランジスタのドレインが接続された第２導電型の第３ＭＩＳトランジスタと、
ソースに前記第１電源電圧が供給され、ドレインに前記第２ＭＩＳトランジスタのドレインが接続された前記第２導電型の第４ＭＩＳトランジスタと、
前記第３ＭＩＳトランジスタのゲートに接続され、前記第２電源電圧よりも高い第３電源電圧に対応した振幅の入力信号が入力される信号入力ノードと、
前記第３電源電圧で動作し、前記信号入力ノードからの前記入力信号を反転して前記第４ＭＩＳトランジスタのゲートに伝達する第１インバータ回路とを具備してなり、
前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタは、前記第２電源電圧に対応した厚さのゲート絶縁膜で形成され、
前記第３ＭＩＳトランジスタおよび前記第４ＭＩＳトランジスタは、前記第３電源電圧に対応した厚さのゲート絶縁膜で形成され、
さらに、前記第１ＭＩＳトランジスタおよび前記第３ＭＩＳトランジスタのドレインとなる第１ノードに接続され、前記第１ノードの電圧が前記第１電源電圧よりも低くなった場合に、前記第１ノードの電圧を前記第１電源電圧にクランプする第１回路を有することを特徴とするレベルシフト回路。
【請求項２】
請求項１記載のレベルシフト回路において、
前記第１回路は、前記第１ノードと前記第１電源電圧の間をソース−ドレイン経路とする前記第２導電型の第５ＭＩＳトランジスタを有することを特徴とするレベルシフト回路。
【請求項３】
請求項２記載のレベルシフト回路において、
前記第１回路は、さらに、前記第１ノードを入力とし、前記第５ＭＩＳトランジスタのゲートを出力とする第２インバータ回路を有することを特徴とするレベルシフト回路。
【請求項４】
請求項２記載のレベルシフト回路において、
前記第５ＭＩＳトランジスタのゲートは、前記第２ＭＩＳトランジスタおよび前記第４ＭＩＳトランジスタのドレインに接続されることを特徴とするレベルシフト回路。
【請求項５】
請求項２記載のレベルシフト回路において、
前記第５ＭＩＳトランジスタのゲートは、前記第１電源電圧を基準とした前記第５ＭＩＳトランジスタのしきい値電圧近傍の電圧値に設定されることを特徴とするレベルシフト回路。
【請求項６】
それぞれが、第３電源電圧と前記第３電源電圧よりも低い第１電源電圧の間で遷移する第１入力信号を、前記第３電源電圧よりも低く前記第１電源電圧よりも高い第２電源電圧と前記第１電源電圧の間で遷移する第２入力信号に変換して出力する複数のレベルシフト回路と、
前記複数のレベルシフト回路から出力された複数の前記第２入力信号を受けて、所定のメモリ動作を行うメモリブロックとを備え、
前記複数のレベルシフト回路のそれぞれは、
ソースに前記第２電源電圧が供給され、ドレインとゲートが互い違いに接続された第１導電型の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタと、
ソースに前記第１電源電圧が供給され、ドレインに前記第１ＭＩＳトランジスタのドレインが接続され、ゲートに前記第１入力信号が入力される第２導電型の第３ＭＩＳトランジスタと、
ソースに前記第１電源電圧が供給され、ドレインに前記第２ＭＩＳトランジスタのドレインが接続された前記第２導電型の第４ＭＩＳトランジスタと、
前記第３電源電圧で動作し、前記第１入力信号を反転して前記第４ＭＩＳトランジスタのゲートに伝達する第１インバータ回路とを具備してなり、
前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタは、前記第２電源電圧に対応した厚さのゲート絶縁膜で形成され、
前記第３ＭＩＳトランジスタおよび前記第４ＭＩＳトランジスタは、前記第３電源電圧に対応した厚さのゲート絶縁膜で形成され、
さらに、前記第１ＭＩＳトランジスタおよび前記第３ＭＩＳトランジスタのドレインとなる第１ノードに接続され、前記第１ノードの電圧が前記第１電源電圧よりも低くなった場合に、前記第１ノードの電圧を前記第１電源電圧にクランプする第１回路を有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１回路は、前記第１ノードと前記第２電源電圧の間をソース−ドレイン経路とする前記第２導電型の第５ＭＩＳトランジスタを有することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１回路は、さらに、前記第１ノードを入力とし、前記第５ＭＩＳトランジスタのゲートを出力とする第２インバータ回路を有することを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第５ＭＩＳトランジスタのゲートは、前記第２ＭＩＳトランジスタおよび前記第４ＭＩＳトランジスタのドレインに接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路およびそれを備えた半導体装置に関し、特に、高速および高振幅の信号を低振幅の信号に変換するレベルシフト回路およびそれを備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、入力端子とＣＭＯＳインバータ回路のゲート入力との間にＮＭＯＳトランジスタのソース−ドレイン経路が直列に挿入されたバッファ回路が示されている。このＮＭＯＳトランジスタのゲート電圧を固定とすることで、入力端子からの高電圧振幅のパルスは、「ＮＭＯＳトランジスタのゲート電圧−しきい値電圧」となる低振幅に降圧されるため、ＣＭＯＳインバータ回路は、低振幅に対応した耐圧仕様のＭＯＳトランジスタで形成できる。
【０００３】
また、非特許文献１には、低電圧振幅のパルスを高電圧振幅のパルスに昇圧するレベルシフト回路が記載されている。このレベルシフト回路は、ソースに高電圧の電源が供給され、一方のゲートが他方のドレインに接続された２個のＰＭＯＳトランジスタと、これらのドレインにそれぞれ接続される２個のＮＭＯＳトランジスタと、低電圧の電源で動作し、この２個のＮＭＯＳトランジスタのゲートをそれぞれ相補信号で駆動するインバータ回路から構成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−５１２６３号公報
【非特許文献】
【０００５】
【非特許文献１】伊藤清男著、“超ＬＳＩメモリ”、培風館、１９９４年１１月、ｐ．７１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、ＬＳＩの高速化および低消費電力化の要求に伴い、トランジスタ素子の微細化ならびに低電圧化が進んでいる。例えば、ＤＤＲ３−ＳＤＲＡＭといったメモリＬＳＩでは、外部電圧１．５Ｖで１．２５Ｇｂｐｓの高速動作が必要とされる。このようなメモリＬＳＩでは、微細化や低消費電力化等を鑑み、例えば、１．５Ｖレベルの外部信号が１．０Ｖレベルの内部信号に変換された上で内部回路に伝送される。このレベル変換の際には、勿論、高速動作が必要とされるため、可能な限り、高速動作に対応したトランジスタ素子を用いることが望ましい。
【０００７】
一般的に、高電圧レベルの信号を低電圧レベルの信号に変換する際には、例えば、低電圧レベルの電源電圧で動作するＣＭＯＳインバータに高電圧レベルの信号を直接入力することでも電圧変換を行うことが可能である。しかしながら、この場合、ＣＭＯＳインバータ回路を高電圧レベルに対応したゲート絶縁膜仕様のＭＯＳトランジスタで構成する必要があるため、特にＰＭＯＳトランジスタ側のスイッチング速度が低下し、高速化が図れない恐れがある。また、例えば、特許文献１に示されるように、ゲート電圧が固定されたＮＭＯＳトランジスタを介することでレベル変換を行う構成では、このＮＭＯＳトランジスタでの遅延により高速化が図れない恐れがある。そこで、本発明者等は、非特許文献１に示されるような昇圧系のレベルシフト回路を降圧系のレベルシフト回路として適用することを検討した。
【０００８】
図８は、本発明の前提として検討したレベルシフト回路において、その構成の一例を示す回路図である。図８に示すレベルシフト回路ＬＳ＿Ｃは、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２およびＣＭＯＳインバータ回路ＩＶ１によって構成される。ＭＰＬ１およびＭＰＬ２は、ソースが低電圧レベル（例えば１．０Ｖ）の電源電圧ＶＣＣＬに接続され、互いに一方のゲートが他方のドレインに接続されている。ＭＮＨ１およびＭＮＨ２は、ソースが接地電源電圧ＧＮＤ１に接続され、ＭＮＨ１のドレインがＭＰＬ１のドレインに、ＭＮＨ２のドレインがＭＰＬ２のドレインにそれぞれ接続される。ＭＮＨ１のゲートには、高電圧レベル（例えば１．８Ｖ）の入力信号ＩＮが印加され、ＭＮＨ２のゲートには、ＣＭＯＳインバータ回路ＩＶ１を介してこのＩＮに対する反転入力信号ＩＮＢが入力される。ＩＶ１は、この高電圧レベルの電源電圧ＶＣＣＨと接地電源電圧ＧＮＤ２を用いて反転動作を行う。このような構成によって、ＭＰＬ２のドレインからは、低電圧レベルの出力信号ＯＵＴが得られる。
【０００９】
ここで、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２、およびＣＭＯＳインバータ回路ＩＶ１を構成する各トランジスタは、高電圧レベルの信号が印加されるため、これに対応した厚膜仕様（例えば、１．８Ｖ仕様）のゲート絶縁膜で形成される。一方、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２は、低電圧レベルの信号しか印加されないため、そのスイッチング速度を速めて高速化を図る観点から薄膜仕様（例えば、１．０Ｖ仕様）のゲート絶縁膜で形成される。しかしながら、このような回路構成では、次のような問題が生じ得ることが見出された。
【００１０】
図９は、図８のレベルシフト回路ＬＳ＿Ｃにおける動作例を示すものであり、（ａ）はその波形図、（ｂ）は図８のレベルシフト回路の一部を抽出したものである。ここでは、ＬＳ＿Ｃへの入力信号ＩＮが‘Ｈ’レベルから‘Ｌ’レベルに切り替わる時の波形タイミングが示されている。ＬＳ＿ＣにおけるＭＰＬ１のドレインをノードＮＤＥ１とすると、ＩＮが‘Ｌ’レベルから‘Ｈ’レベルに変化してからＮＤＥ１が‘Ｌ’レベルから‘Ｈ’レベルに切り替わるまでに、図９（ａ）に示すように期間Ｔ１〜Ｔ３の遅延時間を要する。Ｔ１、Ｔ２、Ｔ３は、それぞれ、ＣＭＯＳインバータ回路ＩＶ１による遅延時間、ＮＭＯＳトランジスタＭＮＨ２による遅延時間、ＰＭＯＳトランジスタＭＰＬ１による遅延時間である。
【００１１】
ここで、ノードＮＤＥ１とＮＭＯＳトランジスタＭＮＨ１のゲートとの間には、図９（ｂ）に示すように寄生容量ＣＧＤが存在する。したがって、図９（ａ）に示すように、ＩＮが‘Ｈ’レベルから‘Ｌ’レベルに遷移した際に、このＣＧＤに伴いＮＤＥ１にはカップリングノイズによるアンダーシュートが発生し、ＮＤＥ１は‘Ｌ’レベル（例えば０Ｖ）よりも低い電圧となってしまう恐れがある。そうすると、Ｔ１〜Ｔ３の遅延時間の間、ＭＰＬ２のゲート−ソース間にはＶＤＤ（１．０Ｖ）＋ノイズ量の電圧が印加される状態になる。ＭＰＬ２は、薄膜仕様（１．０Ｖ仕様）のトランジスタであるため、このように定格電圧を超える電圧が印加されると破壊を起こしてしまう。なお、このＣＧＤに伴うアンダーシュートは、微細化および高速化が進むほどその影響が大きくなるため、前述した問題がより顕著なものとなる。また、図８における接地電源電圧ＧＮＤ１とＧＮＤ２の電圧が異なる場合（ＧＮＤ１よりＧＮＤ２が低い場合）は、さらに電圧差が大きくなり悪影響が生じることも考えられる。
【００１２】
そこで、本発明の目的の一つは、レベルシフト回路において、信頼性の向上や、高速化を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１４】
本実施の形態によるレベルシフト回路は、ドレインとゲートが互い違いに接続されたＰ型の第１および第２ＭＩＳトランジスタと、ドレインが第１および第２ＭＩＳトランジスタのドレインにそれぞれ接続されたＮ型の第３および第４ＭＩＳトランジスタと、インバータ回路に加えて、第１回路を有するものとなっている。第１および第２ＭＩＳトランジスタのソースには第２電源電圧が供給され、第３および第４ＭＩＳトランジスタのソースには第１電源電圧（＜第２電源電圧）が供給される。第３ＭＩＳトランジスタのゲートには、第３電源電圧（＞第２電源電圧）の振幅となる入力信号が入力されると共に、その入力信号がインバータ回路で反転されて第４ＭＩＳトランジスタのゲートに入力される。ここで、第１および第２ＭＩＳトランジスタは、薄膜のゲート絶縁膜で形成され、第３および第４ＭＩＳトランジスタは、厚膜のゲート絶縁膜で形成される。そして、第１回路は、第１および第３ＭＩＳトランジスタのドレインとなる第１ノードに接続され、第１ノードの電圧が第１電源電圧よりも低くなった場合に、第１ノードの電圧を第１電源電圧にクランプする機能を備える。
【００１５】
この第１回路を備えることで、第３電源電圧の振幅となる入力信号が‘Ｈ’レベルから‘Ｌ’レベルに遷移した際に、第３ＭＩＳトランジスタの寄生容量を介して生じ得る第１ノードへの負のカップリングノイズを抑制できる。したがって、薄膜仕様となる第２ＭＩＳトランジスタの耐圧を満たせると共に、第１および第２ＭＩＳトランジスタを薄膜仕様とすることで高速動作も実現可能になる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、高い信頼性や、高速性を備えたレベルシフト回路を実現可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１によるレベルシフト回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図２】図１のレベルシフト回路の他の動作例を説明するものであり、（ａ）は波形図、（ｂ）は回路図である。
【図３】本発明の実施の形態２によるレベルシフト回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図４】図３のレベルシフト回路、およびその比較対象として図８のレベルシフト回路に対して回路シミュレーションを行った結果を示す波形図である。
【図５】本発明の実施の形態３によるレベルシフト回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図６】図５のレベルシフト回路、およびその比較対象として図８のレベルシフト回路に対して回路シミュレーションを行った結果を示す波形図である。
【図７】（ａ）、（ｂ）は、図１のレベルシフト回路を適用した半導体装置の構成例を示すブロック図である。
【図８】本発明の前提として検討したレベルシフト回路において、その構成の一例を示す回路図である。
【図９】図８のレベルシフト回路における動作例を示すものであり、（ａ）はその波形図、（ｂ）は図８のレベルシフト回路の一部を抽出したものである。
【図１０】（ａ）、（ｂ）は、図１（ａ）の更なる変形例を示す回路図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電圧の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１によるレベルシフト回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図１（ａ）に示すレベルシフト回路ＬＳ１は、前述した図８のレベルシフト回路ＬＳ＿Ｃと同様に、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２およびＣＭＯＳインバータ回路ＩＶ１によって構成され、加えてＮＭＯＳトランジスタＭＮ４が備わっていることが特徴となっている。また、ここでは、図８の場合と異なり、１種類の接地電源電圧ＧＮＤ１が用いられる。
【００２３】
ＭＰＬ１およびＭＰＬ２は、ソースが低電圧レベル（例えば１．０Ｖ）の電源電圧ＶＣＣＬに接続され、互いに一方のゲートが他方のドレインに接続されている。ＭＮＨ１およびＭＮＨ２は、ソースが接地電源電圧ＧＮＤ１（例えば０Ｖ）に接続され、ＭＮＨ１のドレインがＭＰＬ１のドレインに、ＭＮＨ２のドレインがＭＰＬ２のドレインにそれぞれ接続される。ＭＮＨ１のゲートには、信号入力ノードから高電圧レベル（例えば１．８Ｖ）の入力信号ＩＮが入力され、ＭＮＨ２のゲートには、ＣＭＯＳインバータ回路ＩＶ１を介してこのＩＮに対する反転入力信号ＩＮＢが入力される。ＩＶ１は、ＰＭＯＳトランジスタＭＰＨ１およびＮＭＯＳトランジスタＭＮＨ３で構成され、高電圧レベルの電源電圧ＶＣＣＨとＧＮＤ１を用いて反転動作を行う。このような構成により、図１のレベルシフト回路ＬＳ１は、高振幅（０Ｖ〜１．８Ｖ）の入力信号ＩＮに対してレベル変換（降圧）を行い、ＭＰＬ２のドレインとなる信号出力ノードから低振幅（０Ｖ〜１．０Ｖ）の出力信号ＯＵＴを生成する。
【００２４】
ここで、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２、およびＣＭＯＳインバータ回路ＩＶ１を構成する各トランジスタ（ＭＰＨ１，ＭＮＨ３）は、高電圧レベルの信号が印加されるため、これに対応した厚膜仕様（例えば、１．８Ｖ仕様、膜厚４ｎｍ等）のゲート絶縁膜で形成される。一方、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２は、低電圧レベルの信号しか印加されないため、そのスイッチング速度を速めて高速化を図るため薄膜仕様（例えば、１．０Ｖ仕様、膜厚１．７ｎｍ等）のゲート絶縁膜で形成される。しかしながら、このような回路構成では、図９で述べたように、入力信号ＩＮが‘Ｈ’レベル（例えば１．８Ｖ）から‘Ｌ’レベル（例えば０Ｖ）に遷移した際に、ＭＰＬ１（ＭＮＨ１）のドレインとなるノードＮＤＥ１にアンダーシュートが生じ、ＭＰＬ２がゲート絶縁膜の耐圧を超えて破壊される恐れがある。そこで、このＮＤＥ１とＧＮＤ１の間をソース−ドレイン経路とするＮＭＯＳトランジスタＭＮ４が設けられる。ＭＮ４のゲート制御信号ＶＣＴＬは、例えば、状態に応じて適宜切り替わる電圧に設定したり、あるいは、ＭＮ４のしきい値電圧ＶＴよりも僅かに低い固定電圧などに設定する。
【００２５】
このような構成において、図１（ｂ）に示すように、入力信号ＩＮが‘Ｈ’レベル（例えば１．８Ｖ）から‘Ｌ’レベル（０Ｖ）に遷移すると、期間Ｔ１を経て反転入力信号ＩＮＢが‘Ｌ’レベル（０Ｖ）から‘Ｈ’レベル（１．８Ｖ）に遷移し、ＮＭＯＳトランジスタＭＮＨ２がオンに駆動される。この際、ＩＶ１は、高電圧レベルの電源電圧ＶＣＣＨで動作するため、比較的高速なスイッチング動作が行える。ＭＮＨ２がオンに駆動されると、期間Ｔ２を経て出力信号ＯＵＴが‘Ｈ’レベル（例えば１．０Ｖ）から‘Ｌ’レベルに遷移すると共に、ＰＭＯＳトランジスタＭＰＬ１がオンに駆動される。その後は、期間Ｔ３を経てＮＤＥ１が‘Ｌ’レベルから‘Ｈ’レベルに遷移する。
【００２６】
この期間Ｔ１〜Ｔ３において、前述したようにＩＮの‘Ｌ’レベルへの遷移に伴い、ＮＭＯＳトランジスタＭＮＨ１のゲート−ドレイン間寄生容量ＣＧＤを介して‘Ｌ’レベル（０Ｖ）であったノードＮＤＥ１に負のカップリングノイズが発生する。しかしながら、ＭＮ４のゲート制御信号ＶＣＴＬを例えばＭＮ４のしきい値電圧ＶＴよりも僅かに低い固定電圧などに設定した場合、ＮＤＥ１に負のカップリングノイズが生じるとＭＮ４がオンとなるため、接地電源電圧ＧＮＤ１からＮＤＥ１に向けた電流Ｉ１によってこのカップリングノイズが抑制される。したがって、ＰＭＯＳトランジスタＭＰＬ２のゲート−ソース間には、定格（例えば１．０Ｖ）以上の電圧が印加されず、そのゲート絶縁膜破壊を防止できる。その後、ＭＰＬ１がオンに駆動され、期間Ｔ３を経てＮＤＥ１の電圧が‘Ｈ’レベル（１．０Ｖ）に向けて上昇し始めると、ＭＮ４がオフとなるため、ＮＤＥ１が確実に‘Ｈ’レベルに遷移する。
【００２７】
なお、図示はしないが、逆にＩＮが‘Ｌ’レベルから‘Ｈ’レベルに遷移した場合には、‘Ｈ’レベルであったＮＤＥ１に正のカップリングノイズが生じることが懸念される。ただし、この正のカップリングノイズは、ＩＮの‘Ｈ’レベルへの遷移に伴いオンとなるＭＮＨ１によってＧＮＤ１へ放出されるため、特に問題とはならない。また、このＩＮの‘Ｈ’レベルへの遷移（ＩＮＢの‘Ｌ’レベルへの遷移）に伴い、ＭＮＨ２の寄生容量を介して‘Ｌ’レベルとなっている出力ノード（出力信号ＯＵＴ）に負のカップリングノイズが生じ、ＭＰＬ１が破壊されることも懸念される。
【００２８】
図２は、図１のレベルシフト回路の他の動作例を説明するものであり、（ａ）は波形図、（ｂ）は回路図である。図２（ａ）に示すように、入力信号ＩＮが‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、ノードＮＤＥ１は、ＭＮＨ１のオン遅延による期間Ｔ１’を経て‘Ｈ’レベルから‘Ｌ’レベルに遷移する。この期間では、出力信号ＯＵＴが‘Ｌ’レベルであるためＭＰＬ１もオン状態であるが、「ＭＮＨ１の駆動能力＞ＭＰＬ１の駆動能力」であるため、ＮＤＥ１は、‘Ｌ’レベルとなる。また、この期間と並行して、反転入力信号ＩＮＢは、ＩＶ１の遅延による期間Ｔ１’を経て‘Ｈ’レベルから‘Ｌ’レベルに遷移する。これに伴い、ＯＵＴにアンダーシュートが生じることが懸念される。
【００２９】
しかしながら、このアンダーシュートは次のような動作に伴い特に問題とならない。すなわち、前述したようにＮＤＥ１が‘Ｌ’レベルに遷移したため、ＭＰＬ２がオンに駆動され、ＭＰＬ２に電流Ｉ２が流れ始める。また、これと並行して前述したようにＩＮＢが‘Ｌ’レベルに遷移したため、ＭＮＨ２がオフに駆動される。したがって、ＯＵＴのアンダーシュートは、それが生じ得るタイミングでＭＰＬ２から電流Ｉ２が供給されるため抑制されることになる。この際に、ＭＰＬ２は、薄膜仕様であり、高速なスイッチングにより早期に電流Ｉ２を供給できることからもＯＵＴのアンダーシュートの抑制が可能となっている。その後は、期間Ｔ２’を経てＯＵＴが‘Ｈ’レベルに遷移し、ＭＰＬ２は完全にオン状態、ＭＮＨ２は完全にオフ状態となる。
【００３０】
図７（ａ）、（ｂ）は、図１のレベルシフト回路を適用した半導体装置の構成例を示すブロック図である。図７（ａ）に示す半導体装置は、例えば、ロジックコアＬＯＧ＿ＣＲと、複数のメモリセルを含むメモリコアＭＥＭ＿ＣＲと、それらの通信を行うインタフェース部ＩＦ＿ＢＫとが一つの半導体チップＳＯＣ＿ＣＰ上に形成されたものとなっている。ＬＯＧ＿ＣＲは、例えば１．８Ｖといった高電圧レベルの電源電圧ＶＣＣＨで動作し、ＭＥＭ＿ＣＲは、例えば１．０Ｖといった低電圧レベルの電源電圧ＶＣＣＬで動作する。ＬＯＧ＿ＣＲがＭＥＭ＿ＣＲに対してメモリアクセスを行う際には、ＶＣＣＨの振幅となる各コマンド信号や各アドレス信号等がＩＦ＿ＢＫの降圧型のレベルシフト回路部ＬＳ＿ＢＫ内の各レベルシフト回路ＬＳを経てＶＣＣＬの振幅に変換される。
【００３１】
また、図７（ｂ）に示す半導体装置は、複数のメモリセルを含むメモリコアＭＥＭ＿ＣＲと、その外部との通信を担うインタフェース部ＩＦ＿ＢＫとが一つの半導体チップＭＥＭ＿ＣＰ上に形成されたものとなっている。ＩＦ＿ＢＫには、高電圧レベルの電源電圧ＶＣＣＨと低電圧レベルの電源電圧ＶＣＣＬが供給される。外部からＭＥＭ＿ＣＲに対してメモリアクセスを行う際には、ＶＣＣＨの振幅となる各コマンド信号や各アドレス信号等がＩＦ＿ＢＫの降圧型のレベルシフト回路部ＬＳ＿ＢＫ内の各レベルシフト回路ＬＳを経てＶＣＣＬの振幅に変換される。この図７（ａ）、（ｂ）に示すような各レベルシフト回路ＬＳに図１のようなレベルシフト回路ＬＳ１を適用することで、高速で、信頼性が高い半導体装置を実現可能になる。
【００３２】
以上、本実施の形態１のレベルシフト回路を用いることで、代表的には、スイッチングの高速化が図れると共に、トランジスタ素子の破壊が防止できる。したがって、半導体装置の高速化や、信頼性の向上が実現可能になる。
【００３３】
（実施の形態２）
本実施の形態２では、実施の形態１で述べたレベルシフト回路の第１の変形例について説明する。図３は、本発明の実施の形態２によるレベルシフト回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図３（ａ）に示すレベルシフト回路ＬＳ２は、前述した図１のレベルシフト回路ＬＳ１と同様に、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２，ＭＮ４およびＣＭＯＳインバータ回路ＩＶ１によって構成され、それらの接続関係も図１の場合と同様となっている。ただし、ＬＳ２は、図１のＬＳ１と異なり、ＭＮ４のゲート（ゲート制御信号ＶＣＴＬ）とＭＰＬ１（ＭＮＨ１）のドレイン（ノードＮＤＥ１）の間に、ＮＤＥ１を入力とし、ＭＮ４のゲートを出力とするＣＭＯＳインバータ回路ＩＶ２が備わったことが特徴となっている。これ以外の構成に関しては、図１のＬＳ１と同様であるため、詳細な説明は省略する。
【００３４】
図３（ａ）におけるＣＭＯＳインバータ回路ＩＶ２は、特に限定はされないが、低電圧レベル（例えば、１．０Ｖ）の電源電圧ＶＣＣＬと接地電源電圧ＧＮＤ１を用いてＮＤＥ１の信号に対して反転動作を行う。この場合、ＩＶ２を構成するＰＭＯＳトランジスタＭＰＬ５およびＮＭＯＳトランジスタＭＮＬ５は、薄膜仕様（例えば、１．０Ｖ仕様）のゲート絶縁膜で形成される。
【００３５】
このような構成において、図３（ｂ）に示すように、入力信号ＩＮが‘Ｈ’レベル（例えば１．８Ｖ）から‘Ｌ’レベル（０Ｖ）に遷移すると、期間Ｔ１を経て反転入力信号ＩＮＢが‘Ｌ’レベル（０Ｖ）から‘Ｈ’レベル（１．８Ｖ）に遷移し、ＮＭＯＳトランジスタＭＮＨ２がオンに駆動される。これにより、期間Ｔ２を経て出力信号ＯＵＴが‘Ｈ’レベル（例えば１．０Ｖ）から‘Ｌ’レベルに遷移すると共に、ＰＭＯＳトランジスタＭＰＬ１がオンに駆動される。その後、期間Ｔ３を経てＮＤＥ１が‘Ｌ’レベルから‘Ｈ’レベルに遷移する。この期間Ｔ１〜Ｔ３において、前述したようにＩＮの‘Ｌ’レベルへの遷移に伴い、ＮＭＯＳトランジスタＭＮＨ１のゲート−ドレイン間寄生容量ＣＧＤを介して‘Ｌ’レベル（０Ｖ）であったノードＮＤＥ１に更に負のカップリングノイズが発生することが懸念される。
【００３６】
しかしながら、ＮＤＥ１が‘Ｌ’レベルの期間（Ｔ１〜Ｔ３）では、負のカップリングノイズが生じたとしても、ＣＭＯＳインバータ回路ＩＶ２を介してＭＮ４がオンに駆動されているため、この負のカップリングノイズは、接地電源電圧ＧＮＤ１からＮＤＥ１に向けた電流Ｉ１によって抑制される。したがって、ＰＭＯＳトランジスタＭＰＬ２のゲート−ソース間には、定格（例えば１．０Ｖ）以上の電圧が印加されず、そのゲート絶縁膜破壊を防止できる。また、期間Ｔ２とＴ３の切り替わりタイミングの際には、ＭＰＬ１の駆動能力がＭＮ４の駆動能力よりもある程度高く設定されているため、期間Ｔ３を経てＮＤＥ１の電圧を‘Ｈ’レベル（１．０Ｖ）に向けて上昇させることができる。そして、ＮＤＥ１の電圧がＩＶ２の論理しきい値電圧を越えると、ＩＶ２の出力が‘Ｌ’レベルに遷移し、ＭＮ４がオフに駆動される。これによって、ＮＤＥ１の電圧は、確実に‘Ｈ’レベルに遷移する。
【００３７】
図４は、図３のレベルシフト回路ＬＳ２、およびその比較対象として図８のレベルシフト回路ＬＳ＿Ｃに対して回路シミュレーションを行った結果を示す波形図である。図４に示すように、入力信号ＩＮの‘Ｈ’レベルから‘Ｌ’レベルへの遷移時に、図８のレベルシフト回路ＬＳ＿ＣではノードＮＤＥ１にアンダーシュートが生じていたが、図３のレベルシフト回路ＬＳ２では、このアンダーシュートが抑制されている。
【００３８】
以上、本実施の形態２のレベルシフト回路を用いることで、実施の形態１の場合と同様に、代表的には、スイッチングの高速化が図れると共に、トランジスタ素子の破壊が防止できる。したがって、半導体装置の高速化や、信頼性の向上が実現可能になる。さらに、ＣＭＯＳインバータ回路ＩＶ２を用いてＭＮ４のゲート電圧を制御することで、より確実にアンダーシュートの抑制ならびに出力信号ＯＵＴの遷移を実現可能になる。
【００３９】
（実施の形態３）
本実施の形態３では、実施の形態１で述べたレベルシフト回路の第２の変形例について説明する。図５は、本発明の実施の形態３によるレベルシフト回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図５（ａ）に示すレベルシフト回路ＬＳ３は、前述した図１のレベルシフト回路ＬＳ１と同様に、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２、ＮＭＯＳトランジスタＭＮＨ１，ＭＮＨ２，ＭＮ４およびＣＭＯＳインバータ回路ＩＶ１によって構成され、それらの接続関係も図１の場合と同様となっている。ただし、ＬＳ３は、図１のＬＳ１と異なり、ＭＮ４のゲート（ゲート制御信号ＶＣＴＬ）とＭＰＬ２（ＭＮＨ２）のドレイン（出力信号ＯＵＴ）とを接続した構成となっていることが特徴となっている。これ以外の構成に関しては、図１のＬＳ１と同様であるため、詳細な説明は省略する。
【００４０】
このような構成において、図５（ｂ）に示すように、入力信号ＩＮが‘Ｈ’レベル（例えば１．８Ｖ）から‘Ｌ’レベル（０Ｖ）に遷移すると、期間Ｔ１を経て反転入力信号ＩＮＢが‘Ｌ’レベル（０Ｖ）から‘Ｈ’レベル（１．８Ｖ）に遷移し、ＮＭＯＳトランジスタＭＮＨ２がオンに駆動される。これにより、期間Ｔ２を経て出力信号ＯＵＴが‘Ｈ’レベル（例えば１．０Ｖ）から‘Ｌ’レベルに遷移すると共に、ＰＭＯＳトランジスタＭＰＬ１がオンに駆動される。その後、期間Ｔ３を経てＮＤＥ１が‘Ｌ’レベルから‘Ｈ’レベルに遷移する。この期間Ｔ１〜Ｔ３において、前述したようにＩＮの‘Ｌ’レベルへの遷移に伴い、ＮＭＯＳトランジスタＭＮＨ１のゲート−ドレイン間寄生容量ＣＧＤを介して‘Ｌ’レベル（０Ｖ）であったノードＮＤＥ１に更に負のカップリングノイズが発生することが懸念される。
【００４１】
しかしながら、ＯＵＴが‘Ｈ’レベルの期間（Ｔ１，Ｔ２）では、負のカップリングノイズが生じたとしても、ＭＮ４がオンに駆動されているため、この負のカップリングノイズは、接地電源電圧ＧＮＤ１からＮＤＥ１に向けた電流Ｉ１によって抑制される。したがって、ＰＭＯＳトランジスタＭＰＬ２のゲート−ソース間には、定格（例えば１．０Ｖ）以上の電圧が印加されず、そのゲート絶縁膜破壊を防止できる。また、期間Ｔ２とＴ３の切り替わりタイミングでは、ＯＵＴの‘Ｌ’レベルへの遷移に伴い、ＭＰＬ１がオンに、ＭＮ４がオフに駆動される。したがって、期間Ｔ３を経てＮＤＥ１が‘Ｌ’レベルから‘Ｈ’レベルに遷移する。この期間Ｔ３では、ＭＮ４はオフに駆動されているが、カップリングノイズが実際に生じるのはＩＮが‘Ｌ’レベルに遷移した瞬間であり、このノイズは期間Ｔ１，Ｔ２の間に打ち消されるため、期間Ｔ３でのノイズの影響は特に問題とはならない。
【００４２】
図６は、図５のレベルシフト回路ＬＳ３、およびその比較対象として図８のレベルシフト回路ＬＳ＿Ｃに対して回路シミュレーションを行った結果を示す波形図である。図６に示すように、入力信号ＩＮの‘Ｈ’レベルから‘Ｌ’レベルへの遷移時に、図８のレベルシフト回路ＬＳ＿ＣではノードＮＤＥ１にアンダーシュートが生じていたが、図５のレベルシフト回路ＬＳ３では、このアンダーシュートが抑制されている。
【００４３】
以上、本実施の形態３のレベルシフト回路を用いることで、実施の形態１の場合と同様に、代表的には、スイッチングの高速化が図れると共に、トランジスタ素子の破壊が防止できる。したがって、半導体装置の高速化や、信頼性の向上が実現可能になる。さらに、出力信号ＯＵＴを用いてＭＮ４のゲート電圧を制御することで、実施の形態２の場合と比べて、より小さい回路面積で、アンダーシュートの抑制ならびに出力信号ＯＵＴの遷移を確実に行わせることが可能となる。ただし、実施の形態２の場合と比べて、ＭＮ４のゲート容量の分だけ出力ノード（ＯＵＴ）の負荷が増大することになる。
【００４４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００４５】
例えば、図１（ａ）に示したＮＭＯＳトランジスタＭＮ４は、前述したようにノードＮＤＥ１の電圧がＧＮＤ１よりも低くなった場合に、ＧＮＤ１にクランプする機能を備えるものであればよく、場合によっては、ＮＰＮバイポーラトランジスタや、あるいはダイオード等に代替えすることも可能である。図１０（ａ）、（ｂ）は、図１（ａ）の更なる変形例を示す回路図である。前述した図１（ａ）のＭＮ４の代わりに、例えば、図１０（ａ）のレベルシフト回路ＬＳ４ａでは、ＧＮＤ１をアノード、ＮＤＥ１をカソードとするダイオードＤ１が備わり、図１０（ｂ）のレベルシフト回路ＬＳ４ｂでは、一端をＮＤＥ１、他端をしきい値電圧ＶＴとするダイオード接続のＮＭＯＳトランジスタＤ＿ＭＮが備わっている。
【００４６】
このような構成を用いても、原理的にはこれまでの各実施の形態と同様の効果を得ることができる。ただし、ＮＰＮバイポーラトランジスタや図１０（ａ）のようなダイオードＤ１を用いる場合には、ＮＭＯＳトランジスタを用いる場合と比較して、ＮＤＥ１が‘Ｈ’レベルとなった場合に若干リーク電流が生じることが考えられ、加えて製造プロセスも複雑化する。さらに、図１０（ａ），（ｂ）のようなダイオード（Ｄ１，Ｄ＿ＭＮ）を用いる場合には、例えば図３や図５の構成例と比較して、カップリングノイズを逃がす際のオン抵抗が若干大きくなり、その応答速度が低下する恐れがある。このような観点からは、ＮＭＯＳトランジスタＭＮ４を設けて、図３や図５に示すような方式で制御を行うことが望ましい。
【産業上の利用可能性】
【００４７】
本実施の形態によるレベルシフト回路は、例えば、外部からの高電圧振幅の信号を低電圧振幅に変換して所定のメモリ動作を行うメモリＬＳＩ等を代表に、異なる電圧振幅の信号を処理する半導体装置全般に対して広く適用可能である。
【符号の説明】
【００４８】
Ｄ  ダイオード
ＧＮＤ  接地電源電圧
ＩＦ＿ＢＫ  インタフェース部
ＩＮ  入力信号
ＩＶ  インバータ回路
ＬＯＧ＿ＣＲ  ロジックコア
ＬＳ  レベルシフト回路
ＬＳ＿ＢＫ  レベルシフト回路部
ＭＥＭ＿ＣＲ  メモリコア
ＭＮ  ＮＭＯＳトランジスタ
ＭＮＨ  ＮＭＯＳトランジスタ（厚膜）
ＭＮＬ  ＮＭＯＳトランジスタ（薄膜）
ＭＰＨ  ＰＭＯＳトランジスタ（厚膜）
ＭＰＬ  ＰＭＯＳトランジスタ（薄膜）
ＯＵＴ  出力信号
ＳＯＣ＿ＣＰ，ＭＥＭ＿ＣＰ  半導体チップ
ＶＣＣＨ  電源電圧（高電圧）
ＶＣＣＬ  電源電圧（低電圧）
ＶＣＴＬ  ゲート制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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