(57)【要約】【課題】  一本のデータ線を用いて、差動書き込みによる理想的な、画素回路の交流駆動を実現し、寄生容量に起因するクロストークを防止し、レイアウトを容易化する。【解決手段】  画素回路は、第１電極１ａと、表示すべき階調に応じたデータ電位が供給されるデータ線１０ａとの間に設けられ、第１期間においてオン状態となり第２間においてオフ状態となる第１スイッチング素子１１０と、第２電極１ｂとデータ線１０ａとの間に設けられ、第１期間においてオフ状態となり、第２期間においてオン状態となる第２スイッチング素子１２０と、第１電極１ａと第１基準電位ノードＮ１との間に設けられ、第１期間においてオフ状態となり、第２期間においてオン状態となる第３スイッチング素子１３０と、第２電極１ｂと第２基準電位ノードＮ２との間に設けられ、第１期間においてオン状態となり、第２期間においてオフ状態となる第４スイッチング素子１４０と、を含む。【選択図】  図１
2010097042.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、表示すべき階調に応じたデータ電位が供給されるデータ線との間に設けられ、第１期間においてオン状態となり第２間においてオフ状態となる第１スイッチング素子と、
第２電極と前記データ線との間に設けられ、前記第１期間においてオフ状態となり、前記第２期間においてオン状態となる第２スイッチング素子と、
前記第１電極と第１基準電位ノードとの間に設けられ、前記第１期間においてオフ状態となり、前記第２期間においてオン状態となる第３スイッチング素子と、
前記第２電極と第２基準電位ノードとの間に設けられ、前記第１期間においてオン状態となり、前記第２期間においてオフ状態となる第４スイッチング素子と、
を含むことを特徴とする画素回路。
【請求項２】
請求項１記載の画素回路であって、
前記第３スイッチング素子は、前記第１電極と基準電位線との間に設けられ、前記第４スイッチング素子は、前記第２電極と前記基準電位線との間に設けられることを特徴とする画素回路。
【請求項３】
請求項１記載の画素回路であって、
前記第１スイッチング素子および前記第４スイッチング素子のオン／オフを制御する第１走査線と、前記第２スイッチング素子および前記第３スイッチング素子のオン／オフを制御する第２走査線と、が設けられ、
前記第３スイッチング素子は、前記第１電極と前記第１走査線との間に設けられ、
前記第４スイッチング素子は、前記第２電極と前記第２走査線との間に設けられることを特徴とする画素回路。
【請求項４】
請求項１記載の画素回路であって、
第１画素回路と第２画素回路が前記データ線の方向に配置されており、前記第１画素回路と前記第２画素回路は同時に選択されることがなく、かつ、前記第1画素回路および前記第２画素回路の各々毎に、前記第１スイッチング素子および前記第４スイッチング素子のオン／オフを制御する第１走査線と、前記第２スイッチング素子および前記第３スイッチング素子のオン／オフを制御する第２走査線と、が設けられ、
前記第１画素回路における前記第３スイッチング素子は、前記第１画素回路における前記第１電極と、前記第２画素回路における前記第１走査線または前記第２走査線との間に設けられ、
前記第１画素回路における前記第４スイッチング素子は、前記第１画素回路における前記第２電極と、前記第２画素回路における前記第１走査線または前記第２走査線との間に設けられることを特徴とする画素回路。
【請求項５】
請求項４記載の画素回路であって、
前記第１画素回路と前記第２画素回路は、前記データ線方向に、隣接して配置されていることを特徴とする画素回路。
【請求項６】
請求項１〜請求項５のいずれかに記載の画素回路であって、
前記第１スイッチング素子および前記第４スイッチング素子は同一導電型のトランジスタで構成され、前記第２スイッチング素子および前記第３スイッチング素子は同一導電型のトランジスタで構成されることを特徴とする画素回路。
【請求項７】
請求項１〜請求項６のいずれかに記載の複数の画素回路が配置された画像表示領域と、
複数のデータ線の各々に表示すべき階調に応じたデータ電位を供給するデータ線駆動回路と、
前記複数の画素回路の各々に含まれる第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子の各々のオン／オフを制御するための走査電位を、少なくとも一本の走査線に供給する走査線駆動回路と、
を含むことを特徴とする電気光学装置。
【請求項８】
請求項７記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
特許文献１には、一対のデータ線（第１データ線および第２データ線）を設け、第１データ線を経由して液晶素子の第１電極に階調電圧を印加し、第２データ線を経由して液晶素子の２電極に固定電圧を印加することによって、液晶素子を理想的に交流駆動する技術が開示されている。
【０００３】
図１２は、特許文献１の図２に記載される従来例の画素回路を示す図である。一対のデータ線（第１データ線１０ａ，第２データ線１０ｂ）が設けられ、第１データ線１０ａと液晶素子ＬＣの第１電極１ａとの間に第１スイッチング素子（画素トランジスタ）１１が設けられ、第２データ線１０ｂと液晶素子ＬＣの第２電極１ｂとの間に第２スイッチング素子（画素トランジスタ）１２設けられる。
【０００４】
第１データ線を経由して、液晶素子ＬＣの第１電極１ａにデータ電位Ｘｊａが供給され、第２データ線を経由して、液晶素子ＬＣの第２電極１ｂにデータ電位Ｘｊｂが供給される。第１スイッチング素子１１および第２スイッチング素子１２の各々のオン／オフは、走査線２０の走査電位Ｙｉａによって制御され、第１スイッチング素子１１および第２スイッチング素子１２の各々は、同時にオンし、また同時にオフする。
【０００５】
液晶素子ＬＣの第１電極１ａと第２電極１ｂとの間には、第１の保持容量Ｃｃが設けられる。また、液晶素子ＬＣの第１電極１ａと固定電位線（ＧＮＤ線）３０との間には第２の保持容量Ｃａが設けられ、液晶素子ＬＣの第２電極１ｂと固定電位線（ＧＮＤ線）３０との間には第３の保持容量Ｃｂが設けられる。
【０００６】
図１２の画素回路では、一対のデータ線１０ａ，１０ｂを用いて差動書き込みが実行される。例えば、第１のフレームでは、液晶素子の一極に表示階調に応じたデータ電位が印加され、液晶素子の他極には固定電位（例えばＧＮＤ）が印加される。２のフレームでは、液晶の各極に印加される電位が入れ替えられ、液晶素子の一極には固定電位（ＧＮＤ）が印加され、液晶素子の他極には表示階調に応じたデータ電位が印加される。これによって、理想的な交流駆動が実現する。
【０００７】
差動書き込みの利点は、フリッカの軽減と消費電力の低減にある。前者の効果は、液晶の両側に画素トランジスタ（第１スイッチング素子および第２スイッチング素子）が配置されているため、走査線をオン状態からオフ状態に変化させた場合に発生するフィードスルー（トランジスタのゲート容量と他の容量間の電荷再配分による書き込み電圧のシフト）の影響が相殺されることによって得られる。
【０００８】
後者の効果は、液晶の両側に対して電位の書き込みが可能であるため、ＧＮＤ電位に対して両極性のデータ信号を与える必要が無いことによって得られる。一例として一組のデータ線に対して、一つのデータ信号とＧＮＤ電位を準備し、液晶を交流駆動すべくフレーム毎に両端に対して接続される信号を切り替えることで、片極性のソース信号で駆動が可能となる。正極性用のデータ電位ならびび負極性用のデータ電位を準備する必要がないため、基準電圧源やＤ／Ａ変換器の構成を簡素化することができ、また、データ線の充放電の電圧振幅が縮小されて消費電力が低減される。また、ドライバＩＣ数または出力端子数の削減も可能となる。
【特許文献１】特開２００８−６５３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１記載の技術では、Ｙ方向（データ線方向）に、一対のデータ線を配線する必要がある。１画素は、例えば、赤（Ｒ），緑（Ｇ），青（Ｂ）各色に対応したサブピクセルからなり、各サブピクセルの横幅は狭い。よって、例えば中小型の電気光学装置において、より高密度化をめざす場合に、一対のデータ線を配線することが負担になる場合がある。
【００１０】
また、画素回路の配置の高密度化を、今後さらに促進していくと、一対のデータ線の一方と、近接して配置される他の一対のデータ線の一方との間に、寄生容量を経由してクロストークが発生する場合も想定され得る。図１３は、従来例における寄生容量に起因するクロストークを説明するための図である。図１３に示されるように、Ｘ方向（走査線方向）に隣接する２つの画素回路（Ｐ（ｘ，ｙ），Ｐ（ｘ，ｙ＋１））間において、寄生容量Ｃｐを経由してクロストークが発生する場合があり得る。クロストークは、表示ムラの一因となる。
【００１１】
本発明の少なくとも一つの実施形態によれば、例えば、一本のデータ線を用いて、差動書き込みによる理想的な交流駆動が実現され、また、寄生容量に起因するクロストークを確実に防止することができ、また、例えば、レイアウトが容易化される。
【課題を解決するための手段】
【００１２】
（１）本発明の画素回路の一態様は、第１電極と、表示すべき階調に応じたデータ電位が供給されるデータ線との間に設けられ、第１期間においてオン状態となり第２間においてオフ状態となる第１スイッチング素子と、第２電極と前記データ線との間に設けられ、前記第１期間においてオフ状態となり、前記第２期間においてオン状態となる第２スイッチング素子と、前記第１電極と第１基準電位ノードとの間に設けられ、前記第１期間においてオフ状態となり、前記第２期間においてオン状態となる第３スイッチング素子と、前記第２電極と第２基準電位ノードとの間に設けられ、前記第１期間においてオン状態となり、前記第２期間においてオフ状態となる第４スイッチング素子と、を含む。
【００１３】
本態様の画素回路では、例えば、一本のデータ線ならびに第１スイッチング素子を経由して、電気光学素子の第１電極に、表示すべき階調に応じたデータ電位を印加する。このとき、電気光学素子の第２電極には、第４スイッチング素子を経由して第２基準電位ノードから基準電圧を印加する。例えばフレーム反転駆動を行う場合、次のフレームでは、一本のデータ線ならびに第２スイッチング素子を経由して、電気光学素子の第２電極に、表示すべき階調に応じたデータ電位を印加し、このとき、電気光学素子の第１電極には、第３スイッチング素子を経由して第１基準電位ノードから基準電圧を印加する。このようにすれば、一本のデータ線を用いて、差動書き込みをして、理想的な交流駆動を実現することができる。また、従来例のように、一対のデータ線を設ける必要がないことから、データ線間の距離を広くとることができ、クロストークが確実に防止され、また、レイアウト上、有利である。すなわち、１画素を構成するサブピクセルの縦幅は、横幅に比べて十分に広く、縦方向に余裕があり、空きスペースが存在する。この空きスペースを有効利用することによって、従来例に比べて、レイアウト上の制約を少なくすることが可能である。
【００１４】
よって、例えば、中小型の電気光学装置において、画素回路の、より高密度な配置を実現することができる。また、各データ線の間隔に余裕ができるため、画素回路の、より高密度な配置を促進した場合でも、クロストークが生じない。
【００１５】
また、第１スイッチング素子がオンしたときのフィードスルー電圧と、第２スイッチング素子がオンしたときのフィードスルー電圧は同等であるため、フィードスルー電圧の影響は相殺されてフリッカを低減できる。また、正極性用のデータ電圧と負極性用のデータ電圧を準備する必要がなく、単極性のデータ電圧のみで足りるため、電圧源回路やＤ／Ａ変換器の簡素化を図ることができ、データ線の駆動電圧の電圧振幅が縮小されることから、低消費電力化が可能である。
【００１６】
第１基準電位ノードならびに第２基準電位ノードから供給される基準電圧は、例えばＧＮＤ（接地電位）のような固定電圧とすることができる。また、電圧レベルを適宜設定可能な基準電圧を用いることもできる。
【００１７】
（２）本発明の画素回路の他の態様では、前記第３スイッチング素子は、前記第１電極と基準電位線との間に設けられ、前記第４スイッチング素子は、前記第２電極と前記基準電位線との間に設けられる。
【００１８】
本態様では、基準電位線が設けられ、第３スイッチング素子および第４スイッチング素子の各々の一端は基準電位線に接続される。基準電位線は、例えば、ＧＮＤ線（接地線）である。
【００１９】
（３）本発明の画素回路の他の態様は、前記第１スイッチング素子および前記第４スイッチング素子のオン／オフを制御する第１走査線と、前記第２スイッチング素子および前記第３スイッチング素子のオン／オフを制御する第２走査線と、が設けられ、前記第３スイッチング素子は、前記第１電極と前記第１走査線との間に設けられ、前記第４スイッチング素子は、前記第２電極と前記第２走査線との間に設けられる。
【００２０】
本態様では、２本の走査線を設けると共に、選択行の画素回路に対応する２本の走査線の各々を基準電位線として代用する。第１走査線は、第１スイッチング素子および第４スイッチング素子のオン／オフを制御する。第２走査線は、第２スイッチング素子および第３スイッチング素子のオン／オフを制御する。第１走査線と第２走査線は相補的に選択される。すなわち、第１走査線と第２走査線は、いずれか一方がアクティブレベルであるときは他方が非アクティブレベル（例えば、ＧＮＤ）となる。したがって、非アクティブレベルの走査線は、基準電位線として代用することができる。
【００２１】
第３スイッチング素子のオン／オフは、選択行の第２走査線によって制御される。第２走査線がアクティブレベルになって第３スイッチング素子がオンしているときは、第１走査線は非アクティブレベルになっている。この点に着目し、第３スイッチング素子は、第１電極と第１走査線との間に設ける。第３スイッチング素子がオンすると、非アクティブレベルに保持されている第１走査線（基準電位線とみなすことができる）と第１電極とが接続される。
【００２２】
同様に、第４スイッチング素子は、第２電極と、選択行の画素回路に対応する第２走査線との間に設ける。第４スイッチング素子がオンすると、非アクティブレベルに保持されている第２走査線（基準電位線とみなすことができる）と第２電極とが接続される。
【００２３】
本態様によれば、第１走査線および第２走査線を、基準電位線として代用することができる。よって、無理のないレイアウトが可能となる。
【００２４】
（４）本発明の画素回路の他の態様は、第１画素回路と第２画素回路が前記データ線の方向に配置されており、前記第１画素回路と前記第２画素回路は同時に選択されることがなく、かつ、前記第1画素回路および前記第２画素回路の各々毎に、前記第１スイッチング素子および前記第４スイッチング素子のオン／オフを制御する第１走査線と、前記第２スイッチング素子および前記第３スイッチング素子のオン／オフを制御する第２走査線とが設けられ、前記第１画素回路における前記第３スイッチング素子は、前記第１画素回路における前記第１電極と、前記第２画素回路における前記第１走査線または前記第２走査線との間に設けられ、前記第１画素回路における前記第４スイッチング素子は、前記第１画素回路における前記第２電極と、前記第２画素回路における前記第１走査線または前記第２走査線との間に設けられる。
【００２５】
本態様では、データ線方向に、２つの画素回路（第１画素回路と第２画素回路）が配置されており、第１画素回路用の基準電位線として、非選択行の第２画素回路に対応する第１走査線または第２走査線を代用する。
【００２６】
第１画素回路と第２画素回路は、同時に選択されないため、例えば、第１画素回路が、第１画素回路に対応する第１走査線または第２走査線によって選択されているときは、第２画素回路に対応する第１走査線および第２走査線の各々は、非アクティブレベルに保持されている。よって、非選択行の第２画素回路に対応する第１走査線および第２走査線の各々は、第１画素回路用の基準電位線として代用することができる。
【００２７】
本態様によれば、選択されている画素回路以外の他の画素回路における第１走査線および第２走査線を、基準電位線として代用することができる。よって、専用の基準電位線を設ける必要がなく、より高密度なレイアウトが可能となる。
【００２８】
（５）本発明の画素回路の他の態様では、前記第１画素回路と前記第２画素回路は、前記データ線方向に、隣接して配置されている。
【００２９】
本態様では、第１画素回路用の基準電位線として、データ線方向に隣接する第２画素回路に対応する１走査線および第２走査線を代用する。これにより、無理のない、効率的なレイアウトが可能となる。
【００３０】
（６）本発明の画素回路の他の態様では、前記第１スイッチング素子および前記第４スイッチング素子は同一導電型のトランジスタで構成され、前記第２スイッチング素子および前記第３スイッチング素子は同一導電型のトランジスタで構成される。
【００３１】
第１スイッチング素子および第４スイッチング素子は同一導電型のトランジスタで構成する。第２スイッチング素子および第３スイッチング素子は同一導電型のトランジスタで構成する。例えば、第１スイッチング素子〜第４スイッチング素子の全部を同一導電型のトランジスタ（例えば、ＮＭＯＳトランジスタ）で構成することができる。
【００３２】
また、例えば、第１スイッチング素子および第４スイッチング素子を第１導電型トランジスタ（例えばＮＭＯＳトランジスタ）で構成し、第２スイッチング素子および第３スイッチング素子を第２導電型トランジスタ（例えばＰＭＯＳトランジスタ）で構成することができる。ＣＭＯＳ構成の画素回路が使用可能となることによって、回路設計ならびにレイアウト設計の自由度が向上する。
【００３３】
（７）本発明の電気光学装置の一態様は、上記いずれかに記載の複数の画素回路が配置された画像表示領域と、複数のデータ線の各々に表示すべき階調に応じたデータ電位を供給するデータ線駆動回路と、前記複数の画素回路の各々に含まれる第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子の各々のオン／オフを制御するための走査電位を、少なくとも一本の走査線に供給する走査線駆動回路と、を含む。
【００３４】
本態様によれば、フリッカが少なく、小型であり、かつ低消費電力である電気光学装置（例えば、透過型あるいは反射型の液晶表示装置、電気泳動表示装置等）を実現することができる。
【００３５】
（８）本発明の電子機器の一態様は、上記の電気光学装置を含む。
【００３６】
本態様によれば、小型、低消費電力かつ表示性能に優れた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３８】
（第１の実施形態）
図１（Ａ）〜図１（Ｃ）は、本発明の画素回路の一例の構成および動作を説明するための図である。本実施形態の画素回路では、一本のデータ線を使用して、画素回路への差動書き込みを実現する。例えば、表示階調に応じたデータ電位を、データ線１０ａを経由して、電気光学素子（ここでは液晶素子ＬＣとする）の第１電極１ａ（または第２電極１ｂ）に供給し、第２電極１ｂ（または第１電極１ａ）には、基準電位ノードＮ２（または基準電位ノードＮ１）から基準電位を与える。
【００３９】
図１２に示される従来例では、一対のデータ線を用いて差動書き込みを実現していたが、液晶素子ＬＣの一方の電極に基準電位を与えることは、データ線を用いなくても可能であり、データ線の代わりに、例えば、レイアウト的に有利な基準電位線を用いて基準電位を与えることにすれば、図１２の従来例の画素回路を用いる場合に比べて、レイアウト上の制約を軽減し、より自由なレイアウトを可能とすることができる。
【００４０】
基準電位ノードＮ１（Ｎ２）は、例えば、少なくとも一本の基準電位線ＬＸを介して基準電位Ｖａ（例えば接地電位、但しこれに限定されるものではない）に接続される。基準電位線ＬＸは、走査線２０ａ，２０ｂが延在する方向（ここではＸ方向とする）に配線されている。基準電位Ｖａは、例えば接地電位（ＧＮＤ）のような固定電位とすることができ、また、電位レベルを適宜設定することが可能な可変電位とすることもできる。
【００４１】
また、基準電位線ＬＸとしては、ＧＮＤ線のような固定電位線を使用することができる。また、選択行の走査線、非選択行の走査線、隣接する非選択の走査線のいずれかを、基準電位線として代用することができる。基準電位線ＬＸは、省スペース、レイアウト上の自由度等を考慮して、できるだけ有利な配線を利用するのが好ましい。
【００４２】
（画素回路の構成）
以下、具体的に説明する。図１（Ａ）に示すように、本実施形態の画素回路は、第１スイッチング素子（ＮＭＯＳトランジスタ）１１０と、第２スイッチング素子（ＮＭＯＳトランジスタ）１２０と、第３スイッチング素子（ＮＭＯＳトランジスタ）１３０と、第４スイッチング素子（ＮＭＯＳトランジスタ）１４０と、を有している。
【００４３】
第１スイッチング素子１１０は、液晶素子ＬＣの第１電極１ａと、表示すべき階調に応じたデータ電位が供給されるデータ線１０ａとの間に設けられ、第１期間においてオン状態となり第２期間においてオフ状態となる。例えば、液晶素子ＬＣの駆動電圧を１フレーム毎に反転させる場合、第１期間は第１のフレーム期間に相当し、第２期間は、第１のフレーム期間に続く第２のフレーム期間に相当する。
【００４４】
また、第２スイッチング素子１２０は、第２電極１ｂとデータ線１０ａとの間に設けられ、第１期間においてオフ状態となり、第２期間においてオン状態となる第２スイッチング素子となる。
【００４５】
第３スイッチング素子１３０は、第１電極１ａと第１基準電位ノードＮ１（少なくとも一本の基準電位線ＬＸ上のノード）との間に設けられ、第１期間においてオフ状態となり、第２期間においてオン状態となる。また、第４スイッチング素子１４０は、第２電極１ｂと第２基準電位ノードＮ２（少なくとも一本の基準電位線ＬＸ上のノード）との間に設けられ、第１期間においてオン状態となり、第２期間においてオフ状態となる。
【００４６】
第１スイッチング素子１１０と第２スイッチング素子１２０を相補的にオンさせるために、かつ、第３スイッチング素子１３０と第４スイッチング素子１４０を相補的にオンさせるために、第１の走査線２０ａ，第２の走査線２０ｂが設けられている（一本の走査線で、第１スイッチング素子１１０および第２スイッチング素子１２０を相補的にオンさせることができるのであれば走査線は一本でよい）。
【００４７】
また、液晶素子ＬＣの第１電極１ａおよび第２電極１ｂ間に、第１の保持容量Ｃｃを設けることができる。但し、液晶素子ＬＣ自体を容量とみなすことができるため、液晶素子ＬＣ自体の容量で電圧を保持できるのであれば、第１の保持容量Ｃｃは省略することができる。
【００４８】
また、第３スイッチング素子１３０のソース・ドレイン間に第２の保持容量Ｃａを設け、また、第４スイッチング素子１４０のソース・ドレイン間に第３の保持容量Ｃｂを設けることができる。但し、第３スイッチング素子１３０ならびに第４スイッチング素子１４０の寄生容量を利用できる場合があり、その寄生容量によって電圧の保持ができるのであれば、第２の保持容量Ｃａならびに第３の保持容量Ｃｂは不要である。
【００４９】
（画素回路の動作）
図１（Ｂ）は、第１期間における画素回路の動作を示す。図１（Ｂ）において、画素回路の動作に関係する主要な信号経路等は太線で示している。第１期間では、第１走査線２０ａがアクティブレベルになり、第２走査線２０ｂが非アクティブレベル（例えばＧＮＤ電位）となり、第１スイッチング素子１１０および第４スイッチング素子１４０がオンし、第２スイッチング素子１２０および第３スイッチング素子１３０がオフする。
【００５０】
これによって、データ線１０ａならびに第１スイッチング素子１１０を経由して、液晶素子ＬＣの第１電極１ａに、表示すべき階調に応じたデータ電位が印加される。このとき、液晶素子ＬＣの第２電極１ｂには、第４スイッチング素子１４０を経由して第２基準電位ノードＮ２（基準電位線ＬＸ）から基準電位（例えばＧＮＤ）が印加される。
【００５１】
図１（Ｃ）は、第２期間における画素回路の動作を示す。図１（Ｃ）において、画素回路の動作に関係する主要な信号経路等は太線で示している。第２期間では、第１走査線２０ａが非アクティブレベル（例えばＧＮＤ）になり、第２走査線２０ｂがアクティブレベルとなり、第１スイッチング素子１１０および第４スイッチング素子１４０がオフし、第２スイッチング素子１２０および第３スイッチング素子１３０がオンする。
【００５２】
これによって、データ線１０ａならびに第２スイッチング素子１２０を経由して、液晶素子ＬＣの第２電極１ｂに、表示すべき階調に応じたデータ電位が印加される。このとき、液晶素子ＬＣの第１電極１ａには、第３スイッチング素子１３０を経由して第１基準電位ノードＮ１（基準電位線ＬＸ）から基準電位ＶＡ（例えばＧＮＤ）が印加される。
【００５３】
このようにして、一本のデータ線を用いて、画素回路への差動書き込みを実現することができ、理想的な交流駆動が可能である。図１２に示される従来例のように、一対のデータ線を設ける必要がないことから、レイアウト上、有利である。
【００５４】
（従来例との比較）
図２（Ａ），図２（Ｂ）は、本実施形態の画素回路を使用する場合のレイアウト上の利点を説明するための図である。図２（Ａ）は、図１２に示される従来例の画素回路（カラー画素対応）を示し、図２（Ｂ）は、本実施形態の画素回路（カラー画素対応）を示している。
【００５５】
図２（Ａ）に示すように、１画素（１画素領域）は、通常、正方形に設定される。１画素は、赤（Ｒ），緑（Ｇ），青（Ｂ）各色に対応したサブピクセルからなり、各サブピクセルの横幅ＷＱは、縦幅ＷＰに比べて狭い。よって、例えば中小型の電気光学装置において、より高密度化をめざす場合に、一対のデータ線１０ａ，１０ｂを配線することが負担になる場合がある。
【００５６】
一方、図２（Ｂ）に示すように、本実施形態の画素回路を用いる場合には、データ線１０ａのみでよく、上述の不都合は生じない。また、本実施形態の画素回路を用いる場合、第１走査線２０ａ，第２走査線２０ｂが必要となるが、図２（Ｂ）に示されるように、サブピクセルの縦幅ＷＰは、横幅ＷＱに比べて十分に広いため、第１走査線２０ａおよび第２走査線２０ｂを配線するとき、特に、レイアウト上の制約は生じない。
【００５７】
また、本実施形態では、第３スイッチング素子１３０，第４スイッチング素子１４０が必要となるが、図２（Ｂ）に示すように、第1走査線２０ａおよび第２走査線２０ｂの近傍Ｚに第３スイッチング素子１３０および第４スイッチング素子１４０を配置し、あるいは基準電位線ＬＸを配線することで開口率の低下を極力抑えることができ、レイアウト上、特に、不都合は生じない。すなわち、本実施形態によれば、図１２に示される従来例に比べて、レイアウト上、有利となる。
【００５８】
また、本実施形態によれば、差動書き込みが実現されるため、理想的な交流駆動が実現される。また、第１スイッチング素子１１０がオフしたときのフィードスルー電圧と、第２スイッチング素子１２０がオフしたときのフィードスルー電圧は同等であるため、フィードスルー電圧の影響は相殺されてフリッカを低減できる。また、正極性用のデータ電圧と負極性用のデータ電圧を準備する必要がなく、単極性のデータ電圧のみで足りるため、電圧源回路やＤ／Ａ変換器の簡素化を図ることができる。また、データ線の駆動電圧の振幅が縮小されるため、充放電電流が少なくなり、消費電力を抑制することができる。
【００５９】
また、本実施形態では、一対のデータ線を配線する必要がないため、データ線をより高密度に配線することが可能となる。よって、例えば、中小型の電気光学装置において、画素回路の、より高密度な配置を実現することができる。
【００６０】
また、各データ線の間隔に余裕ができるため、画素回路の、より高密度な配置を促進した場合でも、クロストークが生じず、表示ムラが生じる心配がない。
【００６１】
（電気光学装置の構成例）
図３は、図１（Ａ）に示される画素回路を使用した電気光学装置の構成の一例を示す図である。図３に示される電気光学装置１は、複数の画素回路（Ｐ（Ｘ、Ｙ））が配置された画像表示領域Ａと、複数のデータ線１０ａの各々に、表示すべき階調に応じたデータ電位（Ｘ１ａ〜Ｘｎａ）を供給するデータ線駆動回路２００と、複数の画素回路（Ｐ（Ｘ、Ｙ））の各々に含まれる第１スイッチング素子１１０、第２スイッチング素子１２０、第３スイッチング素子１３０および第４スイッチング素子１４０の各々のオン／オフを制御するための走査電位（Ｙ１ａ，Ｙ１ｂ〜Ｙｎａ，Ｙｎｂ）を、第１走査線２０ａ，第２走査線２０ｂの各々に供給する走査線駆動回路１００と、システムの動作を統括的に制御する制御回路３００と、入力画像データＤｉｎに対して所定の信号処理を施し、出力画像データＤｏｕｔを出力する画像処理回路４００と、を有している。制御回路３００は、例えば、動作クロックＹＣＫ，ＸＣＫならびに制御信号ＤＹ，ＤＸの各々を、走査線駆動回路１００およびデータ線駆動回路２００の各々に供給する。
【００６２】
図３の電気光学装置（例えば、透過型あるいは反射型の液晶表示装置、電気泳動表示装置等）１は、フリッカが少なく、小型であり、かつ低消費電力に優れる。
【００６３】
（第２実施形態）
本実施形態では、基準電位線としてＧＮＤ線（固定電位線）を使用する。図４は、本発明の画素回路の他の例（基準電位線としてＧＮＤ線（固定電位線）を使用する例）の回路構成を示す図である。
【００６４】
図４には、データ線方向に隣接する２つの画素回路Ｐ（Ｘ，Ｙ），Ｐ（Ｘ，Ｙ＋１）が示されている。本実施形態では、基準電位線ＬＸとして、ＧＮＤ線（固定電位線）３０が使用されている。画素回路の構成は、前掲の実施形態と同様である。
【００６５】
ＧＮＤ線３０は、回路動作に必要な配線であり、電気光学装置の画像表示領域に設けられることが多い。このＧＮＤ線３０を基準電位線ＬＸとして利用する（代用する）ことによって、無理のないレイアウトが実現される。
【００６６】
図５は、図４に示される画素回路の駆動例を示す波形図である。第１フレームＦ１では、第１走査線２０ａがアクティブとなる。図５の左側に示されるように、走査電位Ｙｉａ，Ｙｉａ＋１・・・が順次、アクティブとなり、各行の第１走査線２０ａが順次、選択される。第２フレームＦ２では、第２走査線２０ｂがアクティブとなる。図５の右側に示されるように、走査電位Ｙｉｂ，Ｙｉｂ＋１・・・が順次、アクティブとなり、各行の第２走査線２０ｂ順次、選択される。
【００６７】
（第３の実施形態）
図６は、本発明の画素回路の他の例（選択行の第１走査線および第２走査線の各々を基準電位線として代用する例）の構成を示す図である。
【００６８】
本実施形態では、第３スイッチング素子１５０（図１（Ａ）の第３スイッチング素子１３０に相当する）は、第１電極１ａと第１走査線２０ａとの間に設けられ、第４スイッチング素子１６０（図１（Ａ）の第４スイッチング素子１４０に相当する）は、第２電極１ｂと第２走査線２０ｂとの間に設けられる。第３スイッチング素子１５０のゲートは第２走査線２０ｂに接続され、ソース（ドレイン）は、第１走査線２０ａに接続される。第３スイッチング素子１５０と第１走査線２０ａとの共通接続点が第１基準電位ノードＮ１となる。同様に、第４スイッチング素子１６０のゲートは第１走査線２０ａに接続され、ソース（ドレイン）は、第２走査線２０ｂに接続される。第４スイッチング素子１６０と第１走査線２０ａとの共通接続点が第２基準電位ノードＮ２となる。
【００６９】
本実施形態では、選択行の画素回路に対応する２本の走査線（２０ａ，２０ｂ）の各々を基準電位線ＬＸとして代用する。すなわち、第１走査線２０ａは、第１スイッチング素子１１０および第４スイッチング素子１６０のオン／オフを制御する。第２走査線２０ｂは、第２スイッチング素子１２０および第３スイッチング素子１５０のオン／オフを制御する。
【００７０】
第１走査線２０ａと第２走査線２０ｂは相補的に選択され、両者は同時には選択されない。したがって、第１走査線２０ａと第２走査線２０ｂは、いずれか一方がアクティブレベルであるときは他方が非アクティブレベル（例えば、ＧＮＤ）となる。したがって、非アクティブレベルの走査線は、基準電位線ＬＸとして代用することができる。
【００７１】
ここで、第３スイッチング素子１５０のオン／オフは、第２走査線２０ｂによって制御される。第２走査線２０ｂがアクティブレベルになって第３スイッチング素子１５０がオンしているときは、第１走査線２０ａは非アクティブレベルになっている。第３スイッチング素子１５０がオンすると、非アクティブレベルに保持されている第１走査線２０ａ（基準電位線とみなすことができる）と第１電極１ａとが接続され、第１走査線２０ａから、基準電位（例えばＧＮＤ電位）が第１電極１ａに印加される。
【００７２】
同様に、第４スイッチング素子１６０がオンすると、非アクティブレベルに保持されている第２走査線２０ｂ（基準電位線とみなすことができる）と第２電極１ｂとが接続され、第２走査線２０ｂから、基準電位（ＧＮＤ電位）が第２電極１ｂに印加される。
【００７３】
本実施形態によれば、選択行の画素回路に対応する第１走査線２０ａおよび第２走査線２０ｂを、基準電位線ＬＸとして代用することができる。よって、無理のないレイアウトが可能である。なお、図６に示される画素回路では、ＧＮＤ線３０が設けられているが、図７の画素回路（変形例）を使用すれば、ＧＮＤ線３０が不要となり、より高密度のレイアウトが可能となる。
【００７４】
図７は、図６に示される画素回路の変形例の構成を示す図である。図７では、データ線方向に隣接する２つの画素回路Ｐ（Ｘ，Ｙ），Ｐ（Ｘ，Ｙ＋１）が示されている。例えば、線順次駆動が採用される場合、データ線方向に隣接する２つの画素回路は、同時に選択されることがない。よって、例えば、画素回路Ｐ（Ｘ，Ｙ）が選択されているときは，画素回路Ｐ（Ｘ，Ｙ＋１）は非選択であり、この非選択の画素回路Ｐ（Ｘ，Ｙ＋１）に対応する第１走査線２０ａおよび第２走査線２０ｂの電圧レベルは、非アクティブレベル（ここではＧＮＤ）である。
【００７５】
したがって、非選択行の画素回路に対応する第１走査線２０ａおよび第２走査線２０ｂの少なくとも一方は、図６のＧＮＤ線３０の代わりに使用することができる。したがって、図７の画素回路では、画素回路Ｐ（Ｘ，Ｙ）用のＧＮＤ線として，画素回路Ｐ（Ｘ，Ｙ＋１）に対応する第１走査線２０ａ（第２走査線２０ｂであってもよい）を使用している。このように、図７の画素回路（変形例）を使用すれば、ＧＮＤ線３０が不要となり、より高密度のレイアウトが可能となる。
【００７６】
（第４の実施形態）
本実施形態では、非選択行の画素回路に対応する第１走査線２０ａおよび第２走査線２０ｂを、基準電位線ＬＸとして代用する。図８は、本発明の画素回路の他の例（非選択行の第１走査線，第２走査線を基準電位線として代用する例）の構成を示す図である。
【００７７】
図８に示される画素回路の構成は、図４に示される画素回路の構成とほぼ同じであり、回路動作も同様である。但し、図８の画素回路では、図４の画素回路において設けられているＧＮＤ線３０が除去され、代わりに、非選択行の第１走査線２０ａおよび第２走査線２０ｂがＧＮＤ線として利用されている。
【００７８】
図８では、データ線方向に隣接する２つの画素回路Ｐ（Ｘ，Ｙ），Ｐ（Ｘ，Ｙ＋１）が示されている。例えば、線順次駆動が採用される場合、データ線方向に隣接する２つの画素回路は、同時に選択されることがない。よって、例えば、画素回路Ｐ（Ｘ，Ｙ）が選択されているときは，画素回路Ｐ（Ｘ，Ｙ＋１）は非選択であり、この非選択の画素回路Ｐ（Ｘ，Ｙ＋１）に対応する第１走査線２０ａおよび第２走査線２０ｂの電圧レベルは、非アクティブレベル（ここではＧＮＤ）である。
【００７９】
したがって、非選択行の画素回路に対応する第１走査線２０ａおよび第２走査線２０ｂの少なくとも一方は、ＧＮＤ線３０の代わりに使用することができる。したがって、図８の画素回路では、画素回路Ｐ（Ｘ，Ｙ）用のＧＮＤ線として，画素回路Ｐ（Ｘ，Ｙ＋１）に対応する第１走査線２０ａ（第２走査線２０ｂであってもよい）を使用している。
【００８０】
このように、図８の画素回路を使用すれば、ＧＮＤ線３０が不要となり、無理のないレイアウトならびに、より高密度のレイアウトが可能となる。
【００８１】
図８の画素回路では、データ線方向に隣接する非選択行の第１走査線，第２走査線をＧＮＤ線として代用しているが、これに限定されるものではない。すなわち、隣接していなくても、データ線方向に配置されている、非選択行の画素回路に対応する第１走査線，第２走査線は、ＧＮＤ線として代用することができる。但し、データ線方向に隣接して配置されている画素回路における第１走査線、第２走査線を利用する方が、無理のない、効率的なレイアウトを実現する上で有利である。
【００８２】
（第５の実施形態）
前掲の実施形態では、第１スイッチング素子〜第４スイッチング素子の各々は、すべて同一導電型トランジスタ（ＮＭＯＳトランジスタ）により構成されていたが、これに限定されるものではない。すなわち、本発明の画素回路では、少なくとも、第１スイッチング素子および第４スイッチング素子が同一導電型のトランジスタで構成され、第２スイッチング素子および第３スイッチング素子が同一導電型のトランジスタで構成されればよい。
【００８３】
図９は、本発明の画素回路の他の例（ＣＭＯＳを使用する例）の構成を示す図である。図９に示される画素回路では、第１スイッチング素子１１０および第４スイッチング素子１６０がＮＭＯＳトランジスタで構成され、第２スイッチング素子１２０および第３スイッチング素子をＰＭＯＳトランジスタで構成している。ＣＭＯＳ構成の画素回路を使用することができることにより、レイアウト設計の自由度が向上する。
【００８４】
図１０は、図９に示される画素回路の駆動例を示す波形図である。第１フレームＦ１では、第１走査線２０ａがアクティブとなる。図１０の左側に示されるように、正極性の走査電位Ｙｉａ，Ｙｉａ＋１・・・が順次、アクティブとなり、各行の第１走査線２０ａが順次、選択される。第２フレームＦ２では、第２走査線２０ｂがアクティブとなる。図１０の右側に示されるように、負極性の走査電位Ｙｉｂ，Ｙｉｂ＋１・・・が順次、アクティブとなり、各行の第２走査線２０ｂ順次、選択される。
【００８５】
（第６の実施形態）
図１１は、本発明の電気光学装置を搭載した電子機器の一例（携帯電話端末）の外観を示す斜視図である。携帯電話端末１３００は、キー操作部１３０２と、受話口（スピーカ）１３０４と、送話口(マイクロホン)１３０６と、本発明の画素回路を用いて構成される電気光学装置（例えば液晶表示装置）１００と、を有する。
【００８６】
本発明の電気光学装置を搭載することによって、クロストークの心配がなく、フリッカが少なく、したがって表示性能に優れ、かつ小型で低消費電力性に優れた電子機器を実現することができる。
【００８７】
以上説明したように、本発明の少なくとも一つの実施形態によれば、例えば、一本のデータ線を用いて、差動書き込みによる理想的な交流駆動が実現され、また、寄生容量に起因するクロストークを確実に防止することができ、また、例えば、レイアウトが容易化される。
電気光学装置として、透過型あるいは反射型の液晶表示装置、電気泳動表示装置を例示したが、これに限られず、画素などの単位構成を複数有し、単位構成内に電気光学素子を有するものに適用することが好ましい。そして、ある第１期間と、第１期間とは異なる第２期間とでこの電気光学素子の両端に印加する電位関係を異なるように設定する電気光学装置に適用することが好ましい。
【００８８】
なお、本発明は、上述の実施形態に限定されない。本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、画素回路の構成、動作も、上述の実施形態で説明したものに限定されるものではなく、種々、変形、応用が可能である。
【図面の簡単な説明】
【００８９】
【図１】図１（Ａ）〜図１（Ｃ）は、本発明の画素回路の一例の構成および動作を説明するための図
【図２】図２（Ａ），図２（Ｂ）は、本実施形態の画素回路を使用する場合のレイアウト上の利点を説明するための図
【図３】図１（Ａ）に示される画素回路を使用した電気光学装置の構成の一例を示す図
【図４】本発明の画素回路の他の例（基準電位線としてＧＮＤ線（固定電位線）を使用する例）の回路構成を示す図
【図５】図４に示される画素回路の駆動例を示す波形図
【図６】本発明の画素回路の他の例（選択行の第１走査線および第２走査線の各々を基準電位線として代用する例）の構成を示す図
【図７】図６に示される画素回路の変形例の構成を示す図
【図８】本発明の画素回路の他の例（非選択行の第１走査線，第２走査線を基準電位線として代用する例）の構成を示す図
【図９】本発明の画素回路の他の例（ＣＭＯＳを使用する例）の構成を示す図
【図１０】図９に示される画素回路の駆動例を示す波形図
【図１１】本発明の電気光学装置を搭載した電子機器の一例（携帯電話端末）の外観を示す斜視図
【図１２】特許文献１の図２に記載される従来例の画素回路を示す図
【図１３】従来例における寄生容量に起因するクロストークを説明するための図
【符号の説明】
【００９０】
１０ａ  データ線、２０ａ  第１走査線、２０ｂ  第２走査線、３０  ＧＮＤ線、
１１０  第１スイッチング素子、１２０  第２スイッチング素子、
１３０  第３スイッチング素子、１４０  第４スイッチング素子、１ａ  第１電極、
１ｂ  第２電極、ＬＣ  液晶素子、ＬＸ  基準電位線、Ｖａ  基準電位
【図１】
2010097042.tif 000003
【図２】
2010097042.tif 000004
【図３】
2010097042.tif 000005
【図４】
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【図５】
2010097042.tif 000007
【図６】
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【図７】
2010097042.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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