(57)【要約】【課題】比較的簡易な構成で、ブロック順次駆動方式を用いたときの高表示品位を確保することができる電気光学装置及び電子機器を提供する。【解決手段】データ線を複数本毎にまとめたブロック単位で順次駆動するブロック順次駆動方式として、隣接した２つのブロックに亘ってオーバーラップした書き込み期間を有して映像信号の書き込みを行うオーバーラップブロック順次駆動を行う電気光学装置において、最終段画素ブロックの書き込み時に、当該最終段画素ブロックの画素電極に供給する映像信号をオフセットさせたり、共通電極に供給する共通電位信号をオフセットさせたりすることで、最終段画素ブロックの画素容量の保持電圧を、その電圧値が低くなる方向に変化させる。【選択図】図６
2010117461.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極と、前記画素電極に対向する共通電極と、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、前記走査線に対して前記選択電圧が供給される１水平走査期間に、前記データ線を複数本毎にまとめたブロック単位で、各データ線に対応する前記画素電極に前記データ線を介して映像信号を書き込むデータ線駆動回路と、前記共通電極に共通電位信号を供給する共通電位供給回路と、前記各回路を制御する制御回路と、を備える電気光学装置であって、
前記データ線駆動回路は、隣接した２つの前記ブロックに亘ってオーバーラップした書き込み期間を有して前記映像信号の書き込みを行うように構成されており、
前記制御回路は、前記画素電極と前記共通電極とから形成される画素容量の保持電圧を、その電圧値が低くなる方向に変化させるためのオフセット設定値を記憶するレジスタを備え、
１水平走査期間の最後に書き込みが行われる最終段のブロックの画素電極に映像信号を書き込む際に、前記レジスタに記憶されたオフセット設定値に基づいて、当該最終段のブロックに属する前記画素容量の保持電圧を、その電圧値が低くなる方向に変化させることを特徴とする電気光学装置。
【請求項２】
前記制御回路は、前記オフセット設定値に基づいて、前記最終段のブロックの画素に書き込む前記映像信号の電圧値を、前記最終段以外の画素ブロックに供給する場合に対して、所定階調分若しくは所定電位分オフセットすることで、前記最終段のブロックに属する前記画素容量の保持電圧を、その電圧値が低くなる方向に変化させることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記制御回路は、前記オフセット設定値に基づいて、前記最終段のブロックの前記共通電極に供給する共通電位信号を、前記最終段以外の画素ブロックの共通電極に供給する場合に対して、所定電圧分オフセットすることで、前記最終段のブロックに属する前記画素容量の保持電圧を、その電圧値が低くなる方向に変化させることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記制御回路は、同階調の映像信号を書き込む場合、前記最終段のブロックに属する前記画素容量の保持電圧を、前記最終段以外のブロックに属する画素容量の保持電圧と同程度にすることを特徴とする請求項１〜３の何れか１項に記載の電気光学装置。
【請求項５】
請求項１〜４の何れか１項に記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロック単位で画素に表示データを供給する電気光学装置及びその電気光学装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来の電気光学装置として、所定の画素に対して書き込みが行われている状態で次の画素に書き込みが行われる方式（オーバーラップ方式）により映像信号の書き込みを行うものが知られている。
このような電気光学装置では、オーバーラップ方式による書き込みを行う際、所定の画素に書き込みが行われている状態で次段の画素がオン状態になるため、映像信号の書き込み中の画素と映像信号の書き込まれていない次段の画素とが映像信号線を介して互いに接続状態になる。そして、このとき、書き込み中の画素側の電位（画素電極に接続されたデータ線の電位）が次段の画素側に引き寄せられることにより低下する。また、映像信号をデータ線に供給する際に、データ線とＣＯＭ配線（共通電極の配線）との間に寄生容量が発生してＣＯＭ電位が変動する場合がある。このとき、変動したＣＯＭ電位は徐々に変動前の電位にまで戻っていく一方で、映像信号の書き込み中に次段の画素の書き込みが開始されるため、この次段の画素の書き込みに起因して再度ＣＯＭ電位が変動する。また、画素毎に、それぞれ、映像信号の書き込み中に次段の画素の書き込みが開始されることに起因したＣＯＭ電位の変動が発生する。このため、変動前の電位にまで戻りきらないうちに映像信号の書き込み期間が終了された場合、各々の画素において、それぞれ、ＣＯＭ電位が戻りきらない分だけ映像信号の書き込みが十分に行われない状態となる。
【０００３】
その一方で、最終段の画素への書き込み時には次段の画素が存在しないことにより、最終段の画素においては上記のような電位の低下は発生しない。また、最終段の画素においては、書き込み期間内に次段の画素の書き込み動作によるＣＯＭ電位の変動も発生しない。したがって、最終段の画素に限っては、変動したＣＯＭ電位は、映像信号の書き込み期間内に十分に元の電位に戻る。以上により、これらの結果、最終段の画素のみ他の段の画素に比べて映像信号がより十分に書き込まれることから、最終段の画素と他の画素との間に輝度差が生じる場合がある。
【０００４】
そこで、従来、このような輝度差が発生するのを抑制するための表示装置が開示されている（例えば、特許文献１参照）。ここでは、最終段の画素への映像信号の書き込みの度合い（書き込み電位）を最終段以外の画素への書き込みの度合いと同程度にするために、最終段の画素に実際には表示されない１段のダミー画素、ダミーデータ線およびダミーＨスイッチを設けている。これにより、最終段の画素に書き込みが行われる際には、最終段の画素とダミー画素とが接続された状態になるためにダミー画素と接続された分だけ映像信号の書き込みの度合いを低下することができ、その結果、最終段の画素と他の段の画素との間に輝度差が生じるのを抑制することができるようになっている。
【特許文献１】特許第３２９７９６２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の表示装置にあっては、上記のような輝度差が生じるのを抑制するために、別途ダミー画素、ダミーデータ線およびダミーＨスイッチを設ける必要がある。また、複数の画素により構成された画素ブロック毎に書き込みが行われるブロック順次方式により構成された表示装置に対して上記特許文献１を適用した場合には、１画素ブロック分に相当する複数のダミー画素、ダミーデータ線およびダミーＨスイッチからなるダミー画素ブロックを別途設けなければならない。したがって、最終段の画素に輝度差が発生するのを抑制するためには、ダミー画素ブロックを設けた分、表示部の額縁領域の平面積がより大きくなってしまう。
そこで、本発明は、比較的簡易な構成で、ブロック順次駆動方式を用いたときの高表示品位を確保することができる電気光学装置及び電子機器を提供することを課題としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極と、前記画素電極に対向する共通電極と、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、前記走査線に対して前記選択電圧が供給される１水平走査期間に、前記データ線を複数本毎にまとめたブロック単位で、各データ線に対応する前記画素電極に前記データ線を介して映像信号を書き込むデータ線駆動回路と、前記共通電極に共通電位信号を供給する共通電位供給回路と、前記各回路を制御する制御回路と、を備える電気光学装置であって、前記データ線駆動回路は、隣接した２つの前記ブロックに亘ってオーバーラップした書き込み期間を有して前記映像信号の書き込みを行うように構成されており、前記制御回路は、前記画素電極と前記共通電極とから形成される画素容量の保持電圧を、その電圧値が低くなる方向に変化させるためのオフセット設定値を記憶するレジスタを備え、１水平走査期間の最後に書き込みが行われる最終段のブロックの画素電極に映像信号を書き込む際に、前記レジスタに記憶されたオフセット設定値に基づいて、当該最終段のブロックに属する前記画素容量の保持電圧を、その電圧値が低くなる方向に変化させることを特徴としている。
【０００７】
これにより、最終段部分の画素において書き込みが行われすぎるのを抑制することができ、最終段の画素と、前記最終段のブロックの画素電極に書き込まれる映像信号と同階調の映像信号が書き込まれる最終段以外の画素との間に輝度差が生じるのを抑制することができる。その結果、画像の表示品位が損なわれるのを抑制することができる。また、従来方式のように、別途ダミー画素、ダミーデータ線およびダミーＨスイッチを設ける必要がないため、表示部の額縁領域が大きくなるのを抑制することができる。
【０００８】
また、本発明に係る電気光学装置は、上記において、前記制御回路は、前記オフセット設定値に基づいて、前記最終段のブロックの画素に書き込む前記映像信号の電圧値を、前記最終段以外の画素ブロックに供給する場合に対して、所定階調分若しくは所定電位分オフセットすることで、前記最終段のブロックに属する前記画素容量の保持電圧を、その電圧値が低くなる方向に変化させることを特徴としている。
これにより、簡易な構成で最終段ブロックの画素と、前記最終段のブロックの画素電極に書き込まれる映像信号と同階調の映像信号が書き込まれる最終段以外のブロックの画素との間の輝度差を確実に解消することができる。また、このとき映像信号のオフセット設定値を自由に設定することができるので、最終段ブロックの画素の階調を自由に調整することができる。
【０００９】
さらに、本発明に係る電気光学装置は、上記において、前記制御回路は、前記オフセット設定値に基づいて、前記最終段のブロックの前記共通電極に供給する共通電位信号を、前記最終段以外の画素ブロックの共通電極に供給する場合に対して、所定電圧分オフセットすることで、前記最終段のブロックに属する前記画素容量の保持電圧を、その電圧値が低くなる方向に変化させることを特徴としている。
これにより、簡易な構成で最終段ブロックの画素と、前記最終段のブロックの画素電極に書き込まれる映像信号と同階調の映像信号が書き込まれる最終段以外のブロックの画素との間の輝度差を確実に解消することができる。また、このとき共通電位信号のオフセット設定値を自由に設定することができるので、最終段ブロックの画素の階調を自由に調整することができる。
【００１０】
さらに、本発明に係る電気光学装置は、上記において、制御回路は、同階調の映像信号を書き込む場合、最終段のブロックに属する画素容量の保持電圧を、最終段以外のブロックに属する画素容量の保持電圧と同程度にすることを特徴としている。
これにより、簡易な構成で最終段ブロックの画素と、前記最終段のブロックの画素電極に書き込まれる映像信号と同階調の映像信号が書き込まれる最終段以外のブロックの画素との間の輝度差を確実に解消することができる。また、このとき共通電位信号のオフセット設定値を自由に設定することができるので、最終段ブロックの画素の階調を自由に調整することができる。
また、本発明に係る電子機器は、上記の何れかの電気光学装置を備えることを特徴としている。
これにより、表示品位の向上を実現した電子機器とすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本実施形態の電気光学装置としての液晶表示装置１００の全体構成を示すブロック図である。
液晶表示装置１００は、図１に示すように、表示画面部１と、駆動ＩＣ２と、Ｖドライバ３と、Ｈドライバ４と、バックライト５とを備えている。表示画面部１には、複数の画素１ａがマトリックス状に配置されている。なお、図１では、図面の簡略化のために３画素分の画素１ａを図示している。
駆動ＩＣ２は、液晶表示装置１００全体を制御し、駆動するための機能を有し、後述する各回路に各種駆動信号や制御信号を供給する。また、複数の走査線３ａおよび複数のデータ線４ａは、互いに直交するように配置されており、Ｖドライバ３およびＨドライバ４に、複数の走査線３ａおよび複数のデータ線４ａがそれぞれ接続されている。
【００１２】
Ｖドライバ３は、走査線３ａの駆動回路としての機能を有し、走査線３ａに対して所定の順番で選択電圧に相当する走査信号を供給する。また、Ｈドライバ４は、データ線４ａを介して、後述する画素電極１ｃに映像信号を順次供給する機能を有する。また、バックライト５は、画素１ａの透過領域の光源として構成されている。
各画素１ａは、画素トランジスタ１ｂ（ＴＦＴ）と、画素電極１ｃと、共通電極１ｄと、保持容量１ｅとにより構成されている。ここで、画素電極１ｃと共通電極１ｄとで画素容量を形成している。画素トランジスタ１ｂのドレイン電極Ｄは、データ線４ａに接続されているとともに、画素トランジスタ１ｂのソース電極Ｓは、画素電極１ｃと保持容量１ｅの一方の電極とに接続されている。また、画素トランジスタ１ｂのゲート電極Ｇは、走査線３ａに接続されている。また、共通電極１ｄと保持容量１ｅの他方の電極とは、それぞれ、後述するＣＯＭドライバ２ｅ（図６参照）に接続されている。
【００１３】
図２は、Ｈドライバ４の構成を示す回路図である。
この図２に示すように、Ｈドライバ４は、スキャン方向制御部４ｂと複数のシフトレジスタ部４ｃ（本実施形態ではｎ個（ｎ＝１，２・・・））とを備えている。スキャン方向制御部４ｂは、１つのインバータ４ｄと、複数のスイッチ部４ｅとを含んでいる。また、スキャン方向制御部４ｂは、駆動ＩＣ２から供給される直流のＣＳＨ信号に基づいて、サンプリングパルス（ＳＰ１、ＳＰ２、・・・ＳＰｎ）が出力する順（走査する方向）を制御可能なように構成されている。
【００１４】
具体的には、たとえば、スキャン方向制御部４ｂにＨレベルのＣＳＨ信号が供給された場合、スイッチ部４ｅのオンオフの状態は図２のようになる。つまり、ＳＴＨ信号は、初段のシフトレジスタ部４ｃとして図中のシフトレジスタ部（１）に供給されるとともに、シフトレジスタ部（１）からＳＲ１信号が出力される。そして、次段のシフトレジスタ部４ｃ（シフトレジスタ部（２））にＳＲ１信号が入力されるとともに、ＳＲ２信号が出力される。そして、ＳＲ２信号が次段のシフトレジスタ部４ｃに供給されるように構成されている。つまり、前段のシフトレジスタ部４ｃから出力された信号（ＳＲ１、ＳＲ２・・・）が、順次次段のシフトレジスタ部４ｃに供給されていくように構成されている。そして、ＳＲ信号が供給されたシフトレジスタ部４ｃから、図中の矢印Ａ方向の順にサンプリングパルス（ＳＰ１、ＳＰ２・・・ＳＰｎ）が順次出力されるように構成されている。
【００１５】
また、スキャン方向制御部４ｂにＬレベルのＣＳＨ信号が供給された場合、スイッチ部４ｅのオンオフの状態は図２の反対の状態になる。つまり、ＳＴＨ信号は、初段のシフトレジスタ部４ｃとして図中のシフトレジスタ部（ｎ）に供給されるとともに、シフトレジスタ部（ｎ）からＳＲｎ信号が出力される。そして、次段のシフトレジスタ部４ｃ（シフトレジスタ部（ｎ−１））（図示せず）にＳＲｎ信号が入力するとともに、シフトレジスタ部（ｎ−１）からＳＲｎ−１信号が出力される。そして、ＳＲｎ−１信号が次段のシフトレジスタ部４ｃに供給されるように構成されている。これにより、上記の場合と同様に、前段のシフトレジスタ部４ｃから出力されたＳＲ信号が次段のシフトレジスタ部４ｃに供給され、ＳＲ信号が供給されたシフトレジスタ部４ｃから図中の矢印Ｂ方向の順にサンプリングパルス（ＳＰｎ・・・ＳＰ２、ＳＰ１）が順次出力されることになる。
【００１６】
また、各シフトレジスタ部４ｃは、シフトレジスタ４ｆと、反転信号生成回路４ｇと、整形回路４ｈとを備えている。反転信号生成回路４ｇは、駆動ＩＣ２から供給されるクロック信号から互いに反転する２相のクロック信号（ＣＫＨ信号および／ＣＫＨ信号）を生成するとともに、これらをシフトレジスタ４ｆに供給するように構成されている。
各段のシフトレジスタ４ｆは、全て同様の回路構成である一方で、奇数段のシフトレジスタ４ｆには、一方のクロック信号入力部にＣＫＨ信号が供給されるとともに、他方のクロック信号入力部に／ＣＫＨ信号が供給されるように構成されている。また、偶数段のシフトレジスタ４ｆには、一方のクロック信号入力部に／ＣＫＨ信号が供給されるとともに、他方のクロック信号入力部にＣＫＨ信号が供給されるように構成されている。
【００１７】
図３は、奇数段のシフトレジスタ４ｆの構成を示す回路図であり、図４は、偶数段のシフトレジスタ４ｆの構成を示す回路図である。
図３および図４に示すように、反転信号生成回路４ｇは、７つのインバータ４ｉにより構成されているとともに、このうち２つのインバータ４ｉによりラッチ回路４ｊが構成されている。
また、シフトレジスタ４ｆは、インバータ４ｋと、インバータ４ｌおよび４ｍにより構成されたラッチ回路４ｎとにより構成されている。ここで、インバータ４ｋおよび４ｌは、クロック信号に基づいて出力が制御されるクロックドインバータである。
【００１８】
シフトレジスタ４ｆの入力側（インバータ４ｋの入力側（図中のｉｎ））には、駆動ＩＣ２から出力されるＳＴＨ信号または前段のシフトレジスタ部４ｃから出力されるＳＲ信号（図２のＳＲ１、ＳＲ２、・・・）のいずれかが供給される。また、インバータ４ｋの出力側とラッチ回路４ｎの入力側とは接続されている。また、反転信号生成回路４ｇにより生成された２相のクロック信号は、それぞれ、シフトレジスタ４ｆの各インバータ４ｋおよび４ｌ（クロックドインバータ）に入力される。
整形回路４ｈは、シフトレジスタ４ｆからの出力信号（図２のＳＰ１ａ、ＳＰ２ａ、・・・）を整形し、これをサンプリングパルス（図２のＳＰ１、ＳＰ２、・・・）として後述するスイッチ部７（図５参照）に出力する。また、シフトレジスタ４ｆからの出力信号は、ＳＲ信号（図２のＳＲ１、ＳＲ２、・・・）として次段のシフトレジスタ部４ｃにも出力されるようになっている。なお、上記サンプリングパルスは、後述するスイッチ部７（図５参照）のオンオフを制御するための信号である。
【００１９】
図５は、スイッチ部７の構成を示す回路図である。
この図５に示すように、表示画面部１内において、ｎ個の画素１ａ毎に１つの画素ブロックが構成されている。具体的には、表示画面部１の縁部分に、ｎ本からなる映像信号線６が配線されているとともに、各映像信号線６（ｎ本）と、１ブロック内の各画素１ａ（ｎ個）に対応するデータ線４ａとがスイッチ部７（ＨＳＷ）を介して互いに接続されている。そして、１ブロック内の各画素１ａに対応するｎ個のスイッチ部７は、Ｈドライバ４から出力されたサンプリングパルス（ＳＰ１、ＳＰ２、・・・）によりオンオフ制御されるようになっている。つまり、１つのサンプリングパルスによりｎ個のスイッチ部７が同時にオン状態になるとともに、ｎ本の映像信号線６から各スイッチ部７を介して画素電極１ｃに映像信号が供給される。このように、本実施形態における液晶表示装置１００は、ブロック毎に書き込みを行うブロック順次駆動方式により映像信号の書き込みを行うものである。
【００２０】
図６は、駆動ＩＣ２の構成を示すブロック図である。
この図６に示すように、駆動ＩＣ２は、信号処理部（ＤＳＰ）２ａと、Ｄ／Ａコンバータ２ｂと、映像信号増幅回路２ｃと、タイミングコントローラ２ｄと、ＣＯＭドライバ２ｅと、ＤＳＤドライバ２ｆと、レジスタ２ｇとを備えている。信号処理部２ａは、外部モジュール（図示せず）側から供給されたシリアルのデータ信号（図６のＶＩＤＥＯ＿Ｄａｔａ）をパラレル信号に変換する機能を有する。また、Ｄ／Ａコンバータ２ｂは、信号処理部２ａから供給されたデータ信号をデジタル信号からアナログ信号に変換する。そして、映像信号増幅回路２ｃは、Ｄ／Ａコンバータ２ｂから供給されたアナログ信号を増幅するとともに、これを各映像信号線６（図５参照）に供給する。
【００２１】
ここで、第１の実施形態では、レジスタ２ｇに格納されたオフセット設定値を用いて、最終段の画素ブロックに供給する映像信号を、当該最終段以外の画素ブロックに供給する場合に対して、数階調のオフセットをつけるように構成されている。ここで、上記オフセット設定値は、最終段の画素ブロックとそれ以外の画素ブロックとの間で輝度差が生じないような値に設定するものとし、このオフセット設定値は、信号処理部２ａに供給される。
信号処理部２ａは、最終段の画素ブロックへの書き込み時に、外部モジュール側から供給されるデジタルのデータ信号（映像信号）を、当該オフセット設定値分だけ画素の書き込み電位（画素容量の保持電圧）が低くなるようにオフセットし、これをＤ／Ａコンバータ２ｂに供給し、映像信号増幅回路２ｃは、前記データ信号をデジタル／アナログ変換したアナログ信号を映像信号線６に供給する。よって、最終段のブロックに属する画素容量の保持電圧は、その電圧値が低くなる方向に変化することになる。
【００２２】
また、タイミングコントローラ２ｄは、外部モジュール側から基本クロック（図のＤｏｔｃｌｋ）が供給されるとともに、供給された基本クロックを分周して各部に出力する。
ＣＯＭドライバ２ｅは、一定周期でＨレベルの信号およびＬレベルの信号（ＣＯＭ信号およびＳＣ信号（図のＶＣＯＭ／ＳＣ））を、共通電極１ｄおよび保持容量１ｅの他方側の電極に供給する。
また、ＤＳＤドライバ２ｆは、プリチャージ電位ＤＳＤを供給するものであり、タイミングコントローラ２ｄから出力されるプリチャージ信号ＤＳＧによって、データ線４ａとプリチャージ電圧供給源であるＤＳＤドライバとを接続するスイッチ（不図示）がオン状態となることで、データ線４ａをプリチャージ電位ＤＳＤに保持することができるようになっている。
【００２３】
次に、第１の実施形態における液晶表示装置１００の動作について説明する。
図７は、第１の実施形態による液晶表示装置の動作を説明するためのタイミングチャートである。また、図８は、第１の実施形態による液晶表示装置に対する比較例について説明するためのタイミングチャートである。
まず、図７に示すように、ＳＴＨ信号（図２参照）が駆動ＩＣ２からスキャン方向制御部４ｂを介して初段のシフトレジスタ部４ｃ（図２のシフトレジスタ部（１））に供給される。そして、ＳＴＨ信号が供給された状態でのクロック信号の最初の立ち下がりに同期して、初段のシフトレジスタ部４ｃからＳＲ１信号およびＳＰ１ａ信号（出力信号）が出力される。このとき、ＳＲ１信号はスキャン方向制御部４ｂを介して次段のシフトレジスタ部４ｃ（図２のシフトレジスタ部（２））に入力される。また、ＳＰ１ａ信号は、整形回路４ｈに入力されるとともに、整形回路４ｈにより整形されてサンプリングパルス（ＳＰ１信号）として出力される。そして、ＳＰ１信号は、初段の画素ブロックに対応するｎ個のスイッチ部７（図５参照）に供給されるとともに、ＳＰ１信号に対応するｎ個のスイッチ部７が期間ｔ１の間オン状態となる。つまり、この期間ｔ１が初段の画素ブロック内の画素１ａへの映像信号の書き込み期間となる。
【００２４】
また、初段の画素ブロックへの映像信号の書き込みが行われている状態で、クロック信号の最初の立ち上がりに同期して、次段のシフトレジスタ部４ｃ（図２のシフトレジスタ（２））からＳＲ２信号およびＳＰ２ａ信号が出力される。そして、ＳＰ２ａ信号が整形回路４ｈを介してＳＰ２信号として出力されるとともに、次段の画素ブロックに対応するｎ個のスイッチ部７がオン状態となる。なお、このとき、ＳＰ１信号はまだ供給されている状態であり、初段の画素ブロックと次段の画素ブロックは、互いに映像信号線６（図５参照）を介して接続された状態となる。
【００２５】
そして、クロック信号の次の立ち下がりに同期して、ＳＰ１信号がオフ状態となるとともに、シフトレジスタ部４ｃ（３）（図示せず）からＳＰ３信号（期間ｔ１）が出力される。このように、画素ブロックは、それぞれ、期間ｔ１（クロック信号（ＣＫＨ）の１周期分）の間オン状態になるとともに、各画素ブロックは、クロック信号の半周期分の間、次段の画素ブロックと接続状態となる。また、このとき、映像信号線６からは、クロック信号の半周期分（ｔ１／２）の期間毎に、映像信号増幅部２ｃ（図６参照）により増幅された映像信号（図のＶｉｄｅｏ１、Ｖｉｄｅｏ２、・・・）が順次出力されるとともに、順次対応する画素ブロック内の各画素１ａに供給される。
【００２６】
ここで、ＳＰ１信号の後半周期に対応する期間では次段の画素ブロックと接続状態となることから、対応するデータ線４ａの電位（図７のＶＤ１）は、まだ映像信号が書き込まれていない次段の画素ブロックのデータ線４ａとの間に発生した電位差に引っ張られるようにして一時的に低下する（図７の矢印Ｃ方向に低下）。そして、ＳＰ１信号がオフ状態になるまでの期間にわたって再度上昇する。また、ＳＰ１信号が供給されてスイッチ部７がオン状態に切り替わる際に、データ線４ａとＣＯＭ配線およびＳＣ配線（保持容量１ｅの他方側の電極の配線（図示せず））との間に寄生容量が発生して共通電極１ｄの電位が変動（図７の矢印Ｄ方向に変動）するとともに、変動した共通電極１ｄの電位は、その後、スイッチ部のオン期間中に元の電位に戻る方向（矢印Ｄと反対方向）に移行する。
【００２７】
以上のようなデータ線４ａの電位の低下（図７の矢印Ｃ）および共通電極１ｄの電位の変動（図７の矢印Ｄ）に起因して、期間ｔ１の書き込み期間における初段の画素ブロックに対する映像信号の書き込みの度合いは、目標到達電位に達しない程度となる。なお、２段目の画素ブロックから（ｎ−１）段目の画素ブロックにおける映像信号の書き込みの度合いにおいても、初段の画素ブロックと同様に、データ線４ａの電位の低下および共通電極１ｄの電位の変動に起因して、目標到達電位に達しない程度（図７のＶＤ２〜ＶＤ（ｎ−１））となる。
【００２８】
これに対して、最終段の画素ブロックのみは、映像信号の書き込み時に互いに接続状態となる次段の画素ブロックが存在しないことにより、データ線４ａの電位の低下は存在しない（図７のＥ）。また、共通電極１ｄの電位の変動も存在しないので、共通電極１ｄの電位が元の電位への戻る度合いも前段の画素ブロックに比べてより大きくなる（図７の幅Ｆ分だけ戻る度合いが大きくなる）。したがって、最終段の画素ブロックのみ映像信号がより十分に書き込める状態となる。
そこで、第１の実施形態においては、初段の画素ブロックから最終段の１つ前段の画素ブロックでは、画素にＶＩＤＥＯ＿Ｄａｔａに応じた映像信号を供給するが、最終段の画素ブロックでは、画素にＶＩＤＥＯ＿Ｄａｔａに応じた映像信号をレジスタ２ｇに格納されたオフセット設定値の階調分だけオフセットした映像信号を供給する。
【００２９】
これにより、最終段の画素ブロックに供給される映像信号は、本来供給すべき映像信号よりも小さくなる。したがって、書き込み期間（ｔ１）において、最終段の画素ブロックに対する映像信号の書き込みの度合い（画素容量の保持電圧）は、最終段以外の画素ブロックに対する書き込みの度合い（画素容量の保持電圧）と同様に、目標到達電位に達しない程度となる。
これに対して、図８に示す比較例では、最終段の画素ブロックでもＶＩＤＥＯ＿Ｄａｔａに応じた映像信号を供給するので、最終段の画素ブロックに対してのみ映像信号がより十分に書き込まれることになる。これにより、最終段の画素ブロックにおけるデータ線４ａの電位は、当該最終段以外の画素ブロックにおけるデータ線４ａの電位に比べてより高電位にまで到達する（図８のＧ）。したがって、その分、最終段の画素ブロックに対応する表示領域と最終段以外の画素ブロックに対応する表示領域とで輝度差が発生してしまう。
【００３０】
このように、上記第１の実施形態では、ブロック順次駆動方式を採用するので、ＶＩＤＥＯ＿Ｄａｔａの出力本数を少なくして駆動ＩＣの出力端子数を削減することができるとともに、パネルの狭額縁化を図ることができる。
また、互いに隣接する画素ブロックのスイッチ（ＨＳＷ）を開く期間、すなわち画素への書き込み期間をオーバーラップさせるオーバーラップブロック順次駆動方式を採用するので、ブロック毎にデータを伝送する際に、ブロック境界線上のデータ線が電位の遥動を受けることに起因して、ブロック境界とそれ以外とでデータ線の電位の状態が異なるのを抑制することができる。その結果、ブロック境界付近の表示ムラの発生を抑制し、表示品位を向上させることができる。
【００３１】
さらに、最終段の画素ブロックに属する画素へ映像信号を書き込む際に、デジタルのデータ信号を数階調分オフセットさせるので、最終段のブロックに属する画素容量の保持電圧（書き込み電位）を、上記データ信号をそのまま供給した場合の保持電圧に対して低くすることができる。これにより、最終段部分の画素において書き込みが行われすぎるのを抑制することができ、同階調の映像信号を書き込む場合、最終段のブロックに属する画素容量の保持電圧を、最終段以外のブロックに属する画素容量の保持電圧と同程度にすることができるので、最終段の画素と最終段以外の画素との間に輝度差が生じるのを抑制することができる。また、従来方式のように、別途ダミー画素、ダミーデータ線およびダミーＨスイッチを設ける必要がないため、表示部の額縁領域が大きくなるのを抑制することができる。
【００３２】
なお、同階調の映像信号を書き込む場合、最終段のブロックに属する画素容量の保持電圧を最終段以外のブロックに属する画素容量の保持電圧と同程度にするとは、目視で、最終段の画素と最終段以外の画素との間に輝度差が生じない程度に同程度の電圧であればよい。
したがって、ブロック順次駆動方式を採用する場合であっても、複雑な回路構成を有することなく確実に最終段の輝度差を解消することができ、画像の高表示品位を保つことができる。
【００３３】
なお、上記第１の実施形態においては、オフセット設定値は、信号処理部２ａに供給され、信号処理部２ａが、最終段の画素ブロックへの書き込み時に、外部モジュール側から供給されるデジタルのデータ信号を、前記オフセット設定値分だけ画素の書き込み電位が低くなるようにオフセットする構成について説明したが、オフセット設定値を、Ｄ／Ａコンバータ２ｂに供給し、Ｄ／Ａコンバータ２ｂが、データ信号をアナログ信号（映像信号）に変換する際に、前記アナログ信号の電位を前記オフセット設定値分だけ画素の書き込み電位が低くなるようにオフセットすることで、最終段のブロックに属する画素容量の保持電圧を、その電圧値が低くなる方向に変化させる構成とするとすることもできる。
また、オフセット設定値を、映像信号増幅回路２ｃに供給し、映像信号増幅回路２ｃが、アナログ信号（映像信号）を増幅する際に、前記アナログ信号の電位を前記オフセット設定値分だけ画素の書き込み電位が低くなるようにオフセットすることで、最終段のブロックに属する画素容量の保持電圧を、その電圧値が低くなる方向に変化させる構成とするとすることもできる。
【００３４】
次に、本発明の第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、同階調の映像信号を書き込む場合、最終段画素ブロックの書き込み時に当該最終段画素ブロックに供給する映像信号の電圧値を、当該最終段以外の画素ブロックに供給する映像信号に対して、所定階調分をオフセットさせているのに対し、最終段画素ブロックの書き込み時に共通電位信号（ＣＯＭ信号）を、最終段以外の、例えば、前段の画素ブロックの書き込み時の共通電位信号に対して、所定電位高く若しくは低くなるようにオフセットさせるようにしたものである。
【００３５】
図９は、第２の実施形態における駆動ＩＣの構成を示すブロック図である。
第２の実施形態における駆動ＩＣは、図９に示すように、前述した第１の実施形態の駆動ＩＣにおいて、レジスタ２ｇに共通電位信号のオフセット設定値を格納し、このオフセット設定値をＣＯＭドライバ２ｅに供給すると共に、タイミングコントローラ２ｄの出力信号をＣＯＭドライバ２ｅに入力するようにしたことを除いては、図６に示す駆動ＩＣと同様の構成を有する。したがって、ここでは構成の異なる部分を中心に説明する。
ＣＯＭドライバ２ｅは、タイミングコントローラ２ｄの出力信号に基づいて最終段の画素ブロックへの書き込みタイミングを検知したとき、ＣＯＭ信号を、レジスタ２ｇに格納されたオフセット設定値を用いて、前段の画素ブロックの書き込み時のＣＯＭ信号に対して、所定電位高く若しくは低くなるようにオフセットし、共通電極１ｄに供給する。
【００３６】
図１０は、第２の実施形態による液晶表示装置の動作を説明するためのタイミングチャートである。
まず、図１０に示すように、ＳＴＨ信号が駆動ＩＣ２からスキャン方向制御部４ｂを介して初段のシフトレジスタ部４ｃに供給される。すると、各画素ブロックは、それぞれ、期間ｔ１（クロック信号（ＣＫＨ）の１周期分）の間オン状態になるとともに、クロック信号の半周期分の間、次段の画素ブロックと接続状態となる。また、このとき、映像信号線６からは、クロック信号の半周期分（ｔ１／２）の期間毎に、映像信号増幅部２ｃにより増幅された映像信号（図のＶｉｄｅｏ１、Ｖｉｄｅｏ２、・・・）が順次出力されるとともに、順次対応する画素ブロック内の各画素１ａに供給される。
ここで、第２の実施形態では、前述した第１の実施形態とは異なり、初段から最終段までのすべての画素ブロックに、ＶＩＤＥＯ＿Ｄａｔａに応じた映像信号が供給される。
【００３７】
そして、最終段の画素ブロックに映像信号を供給する期間ｔ１のうち後半の（ｔ１／２）の期間（ＳＰｎ信号の後半周期に対応する期間）において、共通電極１ｄには、本来のＣＯＭ信号（ＶＣＯＭ）をレジスタ２ｇに格納されたオフセット設定値の電圧分だけオフセットした信号が供給される。
このとき、ＣＯＭドライバ２ｅからＨレベルのＣＯＭ信号が供給されているときには、図１０のＶＣＯＭ波形上段に示すようにＶＣＯＭが、前段の画素ブロックの共通電極１ｄに供給するＶＣＯＭに対して、前記オフセット設定値の電圧分だけ小さくなる方向にオフセットされ、ＬレベルのＣＯＭ信号が供給されているときには、図１０のＶＣＯＭ波形下段に示すようにＶＣＯＭが、前段の画素ブロックの共通電極１ｄに供給するＶＣＯＭに対して、前記オフセット設定値の電圧分だけ大きくなる方向にオフセットされる。
【００３８】
これにより、最終段の画素ブロックの画素容量に保持される保持電圧は、ＣＯＭ信号のオフセット分（図１０のＨ）だけ小さくなる。したがって、書き込み期間（ｔ１）において、最終段の画素ブロックに対する映像信号の書き込みの度合い（書き込み電位）が、最終段以外の画素ブロックに対する書き込みの度合いより大きくても、最終段の輝度差を解消することができる。
このように、上記第２の実施形態では、共通電位信号をオフセットするので、前述した第１の実施形態と同様に、最終段の輝度差を解消して表示品位を向上させることができる。
【００３９】
なお、上記第１の実施形態と第２の実施形態とを組み合わせることもできる。この場合、レジスタ２ｇに、最終段の画素ブロックに供給する映像信号のオフセット設定値と、最終段の画素ブロックに供給する共通電位信号のオフセット設定値とを記憶する。そして、１水平走査期間の最後に書き込みが行われる最終段のブロックの画素に映像信号を書き込む際に、前記レジスタ２ｇに記憶されたオフセット設定値に基づいて、最終段以外の画素ブロックに供給する映像信号に対して、所定階調分オフセットすると共に、前段の画素ブロックの共通電極に供給する共通電位信号に対して、所定電圧分オフセットすることで、最終段のブロックに属する画素容量の保持電圧を、その電圧値が低くなる方向に変化させる。これにより、上記第１及び第２の実施形態と同様に、最終段の輝度差を解消して表示品位を向上させることができる。
【００４０】
なお、上記各実施形態においては、本発明を、液晶表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ＥＬやプラズマ放電を用いた表示装置に適用することもできる。
また、上記各実施形態の電気光学装置は、電子機器に搭載される表示装置として用いることができる。電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話機、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【図面の簡単な説明】
【００４１】
【図１】液晶表示装置の全体構成を示すブロック図である。
【図２】Ｈドライバの構成を示す回路図である。
【図３】奇数段のシフトレジスタ部の構成を示す回路図である。
【図４】偶数段のシフトレジスタ部の構成を示す回路図である。
【図５】スイッチ部の構成を示す回路図である。
【図６】第１の実施形態における駆動ＩＣの構成を示すブロック図である。
【図７】第１の実施形態における液晶表示装置の書き込み動作を説明するためのタイミングチャートである。
【図８】第１の実施形態における液晶表示装置の書き込み動作に対する比較例について説明するためのタイミングチャートである。
【図９】第２の実施形態における駆動ＩＣの構成を示すブロック図である。
【図１０】第２の実施形態における液晶表示装置の書き込み動作を説明するためのタイミングチャートである。
【符号の説明】
【００４２】
１…表示画面部（表示部）、１ａ…画素、１ｄ…共通電極、２…駆動ＩＣ（制御回路）、２ａ…信号処理部、２ｂ…Ｄ／Ａコンバータ、２ｃ…映像信号増幅回路、２ｄ…タイミングコントローラ、２ｅ…ＣＯＭドライバ（共通電位供給回路）、２ｆ…ＤＳＤドライバ、２ｇ…レジスタ、３…Ｖドライバ（走査線駆動回路）、４…Ｈドライバ（データ線駆動回路）、６…映像信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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