(57)【要約】【課題】工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板とその製造方法を提供する。【解決手段】酸化物半導体薄膜トランジスタは、絶縁基板上に形成され、ゲート電極を含むゲート線と、ゲート線と交差しドレイン電極接続部を含むデータ線と、ゲート電極の周辺に形成される酸化物半導体活性層パターンと、データ線と酸化物半導体活性層パターンの上に形成されドレイン電極接続部を露出する第１開口部、及び酸化物半導体活性層パターンを露出する第２開口部を有するパシベーション層と、第１開口部及び第２開口部によって酸化物半導体活性層パターンとドレイン電極接続部とを電気的に接続するドレイン電極とを含む。【選択図】図１Ｂ
2010041058.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成され、ゲート電極を含むゲート線と、
前記ゲート線と交差し、ドレイン電極接続部を含むデータ線と、
前記ゲート電極の周辺に形成されている酸化物半導体活性層パターンと、
前記データ線と前記酸化物半導体活性層パターンの上に形成され、前記ドレイン電極接続部を露出する第１開口部、及び前記酸化物半導体活性層パターンを露出する第２開口部を有するパシベーション層と、
前記第１開口部及び前記第２開口部によって前記酸化物半導体活性層パターンと前記ドレイン電極接続部とを電気的に接続するドレイン電極と、
を含む薄膜トランジスタ基板。
【請求項２】
前記酸化物半導体活性層パターンの上に位置する第２絶縁膜及び第３絶縁膜をさらに含む、請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記パシベーション層は、前記酸化物半導体活性層パターンを露出する第３開口部を有する、請求項２に記載の薄膜トランジスタ基板。
【請求項４】
前記ドレイン電極は、Ｇａ、Ｉｎ、Ｚｎ、Ｓｎ、Ｔａ、Ｔｉ、Ｃｒ、Ｈｆ、Ｙ、Ｆｅ、Ｒｕ、Ｃｄ、ＬｉＢｅ、Ｎａ、Ｍｇ、Ｖ、Ｚｒ、Ｎｂ、Ｓｃ、Ｗ、Ｍｎ、Ｆｅ、Ｎｉ、Ｐｄ、Ｃｕ、Ｂ、Ａｌ、Ｇｅ、Ｓｉ、Ｃ、Ｎ、Ｐ、Ｆ及びＯのうちの少なくとも１つの元素またはこれらの組み合わせを含む、請求項１に記載の薄膜トランジスタ基板。
【請求項５】
前記データ線は、前記酸化物半導体活性層パターンと離間して位置する、請求項１に記載の薄膜トランジスタ基板。
【請求項６】
前記ソース−画素電極は前記ドレイン電極と同一の物質を含む、請求項５に記載の薄膜トランジスタ基板。
【請求項７】
前記酸化物半導体活性層パターンと前記第２絶縁膜の外郭線が実質的に同一の平面形状を有する、請求項２に記載の薄膜トランジスタ基板。
【請求項８】
絶縁基板上にゲート電極を含むゲート線を形成する段階と、
前記ゲート線の上に第１絶縁層を形成する段階と、
前記ゲート電極の近隣に酸化物半導体活性層パターン及び第２絶縁膜を形成する段階と、
前記ゲート線と絶縁されているデータ線を形成する段階と、
前記ゲート線、前記データ線、及びドレイン電極パッドの上に第３絶縁膜を形成する段階と、
前記ドレイン電極パッドの上に前記第３絶縁膜を貫通する第１開口部を形成する段階と、
前記酸化物半導体活性層パターンの上に前記第２絶縁膜と前記第３絶縁膜を貫通する第２開口部を形成する段階と、
前記第１開口部から前記第２開口部に向かって延びており、前記第１開口部から前記第２開口部によって露出した前記ドレイン電極パッドと酸化物半導体活性層パターンとを電気的に接続するドレイン電極を形成する段階と、
を含む薄膜トランジスタ基板製造方法。
【請求項９】
前記第２絶縁膜と前記第３絶縁膜を貫通して前記酸化物半導体活性層パターンの表面を露出する第３開口部を形成する段階をさらに含む、請求項８に記載の薄膜トランジスタ基板製造方法。
【請求項１０】
絶縁基板上に位置するゲート線及びゲート電極と、
前記ゲート電極の近隣に位置する酸化物半導体活性層パターンと、
前記絶縁基板上に位置し、前記ゲート線と絶縁されているデータ線と、
前記データ線と前記酸化物半導体活性層パターン上に形成され、前記ドレイン電極接続部を露出する第１開口部、及び前記酸化物半導体活性層パターンを露出する第２開口部を有するパシベーション層と、
前記酸化物半導体活性層パターンと同一の形状を有するエッチングストッパと、
前記データ線と前記酸化物半導体活性層パターンを前記第１開口部と前記第２開口部によって電気的に接続するドレイン電極と、
を含む薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板とその製造方法に関し、より詳しくは、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタを含む液晶表示装置とその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、画素電極が形成された第１基板、共通電極が形成された第２基板、及び第１基板と第２基板との間に介在する誘電率異方性を有する液晶分子層を含む。画素電極と共通電極との間に電場を形成し、その電場の強さを調節して、液晶分子の配列を変更する。これにより、液晶分子層を通過する光の量を制御して、所望する画像を表現する。このような液晶表示装置に使用されるスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ:ＴＦＴ）が幅広く使用されている。
【０００３】
薄膜トランジスタ（ＴＦＴ）は、ゲート電極、ドレイン電極、ソース電極、及びアクティブ層を含むスイッチング素子である。ゲート電極に一定の値以上の電圧が印加されるとアクティブ層が導通して、ドレイン電極とソース電極との間に電流が流れる。薄膜トランジスタ（ＴＦＴ）のアクティブ層をなす物質として、非晶質シリコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）を用いることができる。
【０００４】
最近、ＴＦＴ−ＬＣＤの大型化及び高精細化傾向が次第に加速化されており、これを実現するための次世代アクティブ層が切実に要求されている。特に、大画面で高解像度及び高速駆動技術を適用するためには、パネルの集積駆動回路での配線抵抗及び寄生容量の大幅な低減及び薄膜トランジスタ特性の画期的な向上のような課題がまず解決されなければならない。薄膜トランジスタの性能向上のために、最近、微細結晶質シリコン薄膜トランジスタ（Ｍｉｃｒｏ−ｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ  ＴＦＴ）や酸化物半導体がその候補として活発に研究されている。しかし、微細結晶質シリコンをチャネル領域に適用した薄膜トランジスタは、電子移動度が低く、このような微細結晶質シリコンの特性を改良するためには改良された蒸着装置の開発を先行しなければならない。一方、酸化物半導体は、電子移動度が非晶質シリコン薄膜トランジスタに比べて数十倍以上大きいので、画素充電能力及び基板上に駆動回路を集積する点での大きい利点があり、集中的に開発中である。しかし、酸化物半導体薄膜トランジスタのチャネル層の酸化物半導体層は、後続工程のドライエッチングまたはウェットエッチング工程を進行する際に特性が変わり易いため、酸化物半導体薄膜トランジスタの電気的特性の信頼性に大きな影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板を提供することにある。
【０００６】
また、本発明の他の目的は、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板の製造方法を提供することにある。
【０００７】
本発明の目的は、上述したものに限定されず、言及されないまた他の課題は、下記の記載から当業者にとって明らかに理解されるはずである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態による薄膜トランジスタ基板は、絶縁基板上に形成され、ゲート電極を含むゲート線と、前記ゲート線と交差し、ドレイン電極接続部を含むデータ線と、前記ゲート電極周辺に形成されている酸化物半導体活性層パターンと、前記データ線と前記酸化物半導体活性層パターンの上に形成され、前記ドレイン電極接続部を露出する第１開口部、及び前記酸化物半導体活性層パターンを露出する第２開口部を有するパシベーション層パターンと、前記第１開口部及び前記第２開口部によって前記酸化物半導体活性層パターンと前記ドレイン電極接続部とを電気的に接続するドレイン電極とを含む。
【０００９】
前記酸化物半導体活性層パターンの上に形成されたエッチングストッパをさらに含むことができる。
【００１０】
前記パシベーション層は、前記酸化物半導体活性層パターンを露出する第３開口部を有し、前記第３開口部によって前記酸化物半導体活性層パターンと電気的に接続するソース−画素電極をさらに含むことができる。
【００１１】
前記ソース−画素電極は、前記酸化物半導体活性層パターンと直接接することができる。
【００１２】
前記酸化物半導体活性層パターンは、Ｇａ、Ｉｎ、Ｚｎ、Ｓｎ、Ｔａ、Ｔｉ、Ｃｒ、Ｈｆ、Ｙ、Ｆｅ、Ｒｕ、Ｃｄ、ＬｉＢｅ、Ｎａ、Ｍｇ、Ｖ、Ｚｒ、Ｎｂ、Ｓｃ、Ｗ、Ｍｎ、Ｆｅ、Ｎｉ、Ｐｄ、Ｃｕ、Ｂ、Ａｌ、Ｇｅ、Ｓｉ、Ｃ、Ｎ、ＰまたはＦのうちの少なくとも１つの元素とＯを含むことができる。
【００１３】
前記ドレイン電極は、Ｇａ、Ｉｎ、Ｚｎ、Ｓｎ、Ｔａ、Ｔｉ、Ｃｒ、Ｈｆ、Ｙ、Ｆｅ、Ｒｕ、Ｃｄ、ＬｉＢｅ、Ｎａ、Ｍｇ、Ｖ、Ｚｒ、Ｎｂ、Ｓｃ、Ｗ、Ｍｎ、Ｆｅ、Ｎｉ、Ｐｄ、Ｃｕ、Ｂ、Ａｌ、Ｇｅ、Ｓｉ、Ｃ、Ｎ、ＰまたはＦのうちの少なくとも１つの元素とＯを含むことができる。
【００１４】
前記データ線は、前記酸化物半導体活性層パターンと離間して位置することができる。
【００１５】
前記ソース−画素電極は前記ドレイン電極と同一物質を含むことができる。
【００１６】
前記ソース−画素電極の形状によって画素領域を定義することができる。
【００１７】
前記酸化物半導体活性層パターンと前記エッチングストッパパターンの外郭線が実質的に同一の平面形状を有することができる。
【００１８】
前記ドレイン電極は、前記ドレイン電極接続部と直接接することが好ましい。
【００１９】
前記エッチングストッパパターンは、前記第２開口部及び前記第３開口部とそれぞれ一致する第４開口部及び第５開口部を有し、前記ドレイン電極は、前記第２開口部と第４開口部によって前記酸化物半導体活性層パターンと接触し、前記ソース−画素電極は、前記第３開口部及び第５開口部によって前記酸化物半導体活性層パターンと接触することが好ましい。
【００２０】
前記ドレイン電極と前記ソース−画素電極は同一物質を含むことが好ましい。
【００２１】
前記ドレイン電極接続部は、前記データ線の他の部分より幅が広くても良い。
【００２２】
本発明の一実施形態による薄膜トランジスタ表示板の製造方法は、絶縁基板上にゲート電極を含むゲート線を形成する段階と、前記ゲート線上にゲート絶縁層を形成する段階と、前記ゲート電極上部の前記ゲート絶縁層上に酸化物半導体活性層パターンを形成する段階と、前記酸化物半導体活性層パターンの上にエッチングストッパパターンを形成する段階と、前記ゲート絶縁層上に前記ゲート線と交差するデータ線を形成する段階と、前記データ線及び前記エッチングストッパパターンの上にペシベーションを形成する段階と、前記パシベーション層及びエッチングストッパパターンをフォトエッチングして、前記データ線及び酸化物半導体活性層パターンの上部表面をそれぞれ露出する第１開口部及び第２開口部を形成する段階と、前記第１開口部及び前記第２開口部によって露出した前記データ線及び酸化物半導体活性層パターンと接するドレイン電極を形成する段階とを含む。
【００２３】
前記第１開口部と第２開口部とを形成する段階で、前記パシベーション層及びエッチングストッパパターンを貫通して前記酸化物半導体活性層パターンの表面を露出する第３開口部を共に形成することができる。
【００２４】
前記第３開口部によって露出した前記酸化物半導体活性層パターンの表面と直接接するソース−画素電極を形成する段階をさらに含むことができる。
【００２５】
酸化物半導体活性層パターンを形成する段階と、前記エッチングストッパパターンを形成する段階とは、同一のマスクを使用して進められる。
【００２６】
前記ドレイン電極を形成する段階と、前記ソース−画素電極を形成する段階とは、同時に進められる。
【００２７】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００２８】
本発明の実施形態によれば、絶縁基板上に酸化物半導体薄膜トランジスタを製作するとき、エッチングストッパ（ｅｔｃｈ  ｓｔｏｐｐｅｒ）を適用して酸化物半導体薄膜トランジスタの信頼性を向上することができ、エッチングストッパ工程を適用するとき、工程を単純化することができる。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明の一実施形態によって製作された薄膜トランジスタ基板の配置図である。
【図１Ｂ】図１Ａの薄膜トランジスタ基板のＡ−Ｂ線に沿った断面図である。
【図２Ａ】本発明の一実施形態によるゲート形成工程を示す配置図である。
【図２Ｂ】図２ＡのＡ−Ｂ線に沿った断面図である。
【図３Ａ】本発明の一実施形態による酸化物半導体活性層パターン及びエッチングストッパ層パターンの形成工程を示す配置図である。
【図３Ｂ】各工程段階における図３ＡのＡ−Ｂ線に沿った断面図である。
【図３Ｃ】各工程段階における図３ＡのＡ−Ｂ線に沿った断面図である。
【図３Ｄ】各工程段階における図３ＡのＡ−Ｂ線に沿った断面図である。
【図４Ａ】本発明の一実施形態によるデータ線１３１の形成工程を示す配置図である。
【図４Ｂ】図４ＡのＡ−Ｂ線に沿った断面図である。
【図５Ａ】本発明の一実施形態によって開口部及びパッド開口部を形成する工程を示す配置図である。
【図５Ｂ】各工程段階における図５ＡのＡ−Ｂ線に沿った断面図である。
【図５Ｃ】各工程段階における図５ＡのＡ−Ｂ線に沿った断面図である。
【図５Ｄ】各工程段階における図５ＡのＡ−Ｂ線に沿った断面図である。
【図６】本発明の一実施形態によって製作された薄膜トランジスタのＩ−Ｖ特性を示す。
【発明を実施するための形態】
【００３０】
以下、添付した図面を参照しながら、本発明の実施形態について詳細に説明する。しかし、本発明は、以下に開示される実施形態に限定されるものではない。本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供させるものであり、本発明は請求項の範疇によって定義される。明細書の全体にわたって同一の符号は同一の構成要素を指す。また、“及び／または”は言及されたアイテムのそれぞれ及び１つ以上のすべての組み合わせを含む。
【００３１】
たとえ、第１、第２などが多様な素子、構成要素及び／またはセクションを叙述するために使用されるが、これら素子、構成要素及び／またはセクションはこれら用語によって制限されないことはもちろんである。これら用語は、単に、１つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及する第１素子、第１構成要素または第１セクションは、本発明の技術的な思想内で第２素子、第２構成要素または第２セクションとすることもあり得る。
【００３２】
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において、単数型は、文句で特に言及しない限り複数型も含む。明細書で使用される“含む（ｃｏｍｐｒｉｓｅｓ）”及び／または“含む（ｃｏｍｐｒｉｓｉｎｇ）”とは、言及された構成要素、段階、動作及び／または素子は、１つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
【００３３】
他の定義がないならば、本明細書におけるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通的に理解される意味で使用される。また、一般に使用される辞書に定義されている用語は、明らかに特に定義されていない限り理想的、または過度に解釈されない。
【００３４】
図１Ａは、本発明の一実施形態により製作された酸化物半導体薄膜トランジスタ基板の配置図である、図１Ｂは図１ＡのＡ−Ｂ線に沿った断面図である。
【００３５】
図１Ａ及び図１Ｂに示すように、絶縁基板１００の上にゲート線１１１が形成されている。ゲート線１１１は、ゲート電極１１２、及び薄膜トランジスタを駆動する信号を印加する駆動回路部（図示せず）と接続するゲートパッド１１３を含む。絶縁基板１００は、透明なガラス、透明なプラスチック、または絶縁膜が上部に形成された金属基板とすることができる。ゲート線１１１は、Ａｌ、Ｃｕ、Ｍｏ、Ｎｄ、Ｔｉ、Ｐｔ、Ａｇ、Ｎｂ、Ｃｒ、ＷまたはＴａのうちの少なくとも１つの物質を含み、単一膜または多層膜に形成できる。ゲート電極１１２、ゲート線１１１、及びゲートパッド１１３は、互いに異なる工程段階で互いに異なる層で形成できる。
【００３６】
ゲート線１１１の上にはゲート線１１１と接するゲート絶縁層１２１が形成されている。ゲート絶縁層１２１は、ＳｉＯｘ、ＳｉＮｘ、またはＳｉＯＮｘのうちの少なくとも１つの物質を含むことができ、ＳｉＯｘ、ＳｉＮｘ、またはＳｉＯＮｘに追加的にＣをさらに含むこともできる。
【００３７】
ゲート絶縁層１２１の上には酸化物半導体活性層パターン１４１が形成されている。この酸化物半導体活性層パターン１４１は、Ｇａ、Ｉｎ、Ｚｎ、Ｓｎ、Ｔａ、Ｔｉ、Ｃｒ、Ｈｆ、Ｙ、Ｆｅ、Ｒｕ、Ｃｄ、ＬｉＢｅ、Ｎａ、Ｍｇ、Ｖ、Ｚｒ、Ｎｂ、Ｓｃ、Ｗ、Ｍｎ、Ｆｅ、Ｎｉ、Ｐｄ、Ｃｕ、Ｂ、Ａｌ、Ｇｅ、Ｓｉ、Ｃ、Ｎ、ＰまたはＦのうちの少なくとも１つの元素とＯを含む。この元素のうちのいずれか１つ以上の元素を含む酸化物半導体の具体的な例としては、ＺｎＯ、ＩｎＧａＺｎＯ４、Ｚｎ−Ｉｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｈｆ−Ｏ、Ｓｎ−Ｉｎ−Ｏ、Ｓｎ−Ｏなどが挙げられるが、これらに限定されるものではなく、上述したすべての種類の元素の組み合わせが可能である。酸化物半導体活性層パターン１４１の結晶性は、非晶質、微細結晶質、多結晶質、単結晶質、または多結晶質や単結晶質内に非晶質をさらに含むことができる。
【００３８】
これら酸化物半導体を用いて製作された薄膜トランジスタは、水素化された非晶質シリコン（ａ−Ｓｉ：Ｈ）を用いて製作された薄膜トランジスタに比べ、電界効果移動度が数倍乃至数百倍大きい。例えば、非晶質構造を有するＩｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯなどが混合された酸化物半導体を用いると、脱水素化された非晶質シリコン（ａ−Ｓｉ）の電界効果移動度と比べ、電界移動度が２０倍以上向上できる。特に、ＺｎＯの場合、理論的に最大２００ｃｍ２／Ｖｓの値を得ることができ、この値はポリシリコン（ｐ−Ｓｉ）に匹敵する値である。また、酸化物半導体を活性層に適用した酸化物半導体薄膜トランジスタは、可視光線に対して透明であるため、本発明の一実施形態による酸化物半導体薄膜トランジスタ（ＴＦＴ）が可視光線に露出しても、漏洩電流の増加により生じ得る残像の問題を減らすことができる。薄膜トランジスタ（ＴＦＴ）の活性層が水素化された非晶質シリコン（ａ−Ｓｉ：Ｈ）からなる場合、水素化された非晶質シリコン（ａ−Ｓｉ：Ｈ）は、オプチカルバンドギャップ（ｏｐｔｉｃａｌ  ｂａｎｄ  ｇａｐ）が１．８ｅＶより小さくて、１．５９ｅＶから３．２６ｅＶの間のエネルギー範囲を有する可視光線の領域（３８０ｎｍ〜７８０ｎｍ）のエネルギーを大部分吸収する。したがって、薄膜トランジスタ（ＴＦＴ）が可視光線に露出する場合、薄膜トランジスタの漏洩電流が深刻に発生し得る。反面、薄膜トランジスタ（ＴＦＴ）の活性層が酸化物半導体からなる場合、このような酸化物半導体は主にｎ型半導体であって、オプチカルバンドギャップが３ｅＶ以上４ｅＶ以下で、大部分の可視光線領域のエネルギーを吸収しないので、薄膜トランジスタの漏洩電流が大きく発生しない。例えば、非晶質構造を有するＩｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯなどが混合された酸化物半導体を用いると、酸化物半導体薄膜トランジスタ（ＴＦＴ）が可視光線に露出しても、暗状態での漏洩電流と比較して漏洩電流が非常に少量だけ増加する。したがって、薄膜トランジスタ（ＴＦＴ）が可視光線に露出して漏洩電流が増加することにより生じる残像の問題を減らすことができる。また、酸化物半導体層は、低温で蒸着する工程が可能で、一般にプラスチック基板及びソーダライム基板にも適用できる。
【００３９】
酸化物半導体活性層パターン１４１の上部には、エッチングストッパ層パターン１７１を形成することが可能である。エッチングストッパ層パターン１７１の厚さは１００〜１００００Åであり、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＣｘ、またはＳｉＯＮｘのうちの少なくともいずれか１つの物質を含む無機膜や有機物、または高分子有機物を含む有機膜で形成できる。酸化物半導体活性層パターン１４１とエッチングストッパ層パターン１７１の少なくとも一部分は同一のパターン形状を有することができる。
【００４０】
また、ゲート絶縁層１２１の上にはデータ線１３１が形成されている。データ線１３１は、酸化物半導体活性層パターン１４１と離間しており、データパッド１３２及びドレイン電極接続パッド１３２を含む。データパッド１３３は、外部の駆動回路（図示せず）と接続されてデータ駆動信号の印加を受け、ドレイン電極接続パッド１３２は、データ線１３１に伝達されたデータ信号を酸化物半導体活性層パターン１４１に伝達する接続端子の役割を果たす。データ線１３１は、Ａｌ、Ｃｕ、Ｍｏ、Ｎｄ、Ｔｉ、Ｐｔ、Ａｇ、Ｎｂ、Ｃｒ、Ｗ、またはＴａのうちの少なくとも１つの物質を含み、単一膜または多層膜に形成できる。データパッド１３２及びドレイン電極接続パッド１３２は、データ線１３１と分離され、互いに異なる層に互いに異なる物質で形成することも可能である。
【００４１】
データ線１３１とエッチングストッパ層パターン１７１の上にはパシベーション層１６１が形成されている。パシベーション層１６１の厚さは１００〜１００００Åであり、ＳｉＯｘ、ＳｉＮｘ、またはＳｉＯＮｘのうちの少なくともいずれか１つの物質を含む無機膜や有機物、または高分子有機物を含む有機膜で形成できる。
【００４２】
パシベーション層１６１の上には、ドレイン電極１５１及びソース−画素電極１５２が形成されている。ソース−画素電極１５２の形状によって画素領域Ａが定義される。つまり、ソース−画素電極１５２が画素領域Ｐの全体を構成することができる。ドレイン電極１５１及びソース−画素電極１５２は、非晶質（ａｍｏｒｐｈｏｕｓ）構造、多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）構造、または部分的な非晶質（ｐａｒｔｉａｌｌｙ  ａｍｏｒｐｈｏｕｓ）構造を有する透明導電膜であっても良い。例えば、ａ−ＩＴＯ（ａｍｏｒｐｈｏｕｓ−ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）やＩＺＯ（ａｍｏｒｐｈｏｕｓ−ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）、またはＩＴＯであっても良い。または、酸化物半導体活性層パターン１４１を形成するＧａ、Ｉｎ、Ｚｎ、Ｓｎ、Ｔａ、Ｔｉ、Ｃｒ、Ｈｆ、Ｙ、Ｆｅ、Ｒｕ、Ｃｄ、ＬｉＢｅ、Ｎａ、Ｍｇ、Ｖ、Ｚｒ、Ｎｂ、Ｓｃ、Ｗ、Ｍｎ、Ｆｅ、Ｎｉ、Ｐｄ、Ｃｕ、Ｂ、Ａｌ、Ｇｅ、Ｓｉ、Ｃ、Ｎ、Ｐ、またはＦのうちの少なくとも１つの元素とＯを含むことができる。ドレイン電極１５１及びソース−画素電極１５２は互いに異なる物質で形成され、互いに異なる工程段階で形成できる。
【００４３】
パシベーション層１６１には複数の開口部が形成されている。パシベーション層１６１をフォトエッチングして形成された第１開口部１６２は、ドレイン電極接続パッド１３２の上に形成され、ドレイン電極接続パッド１３２の上部表面を露出する。
【００４４】
一方、パシベーション層１６１とエッチングストッパ層パターン１７１をフォトエッチングして形成された第２開口部１６３は、酸化物半導体活性層パターン１４１の上に形成され、酸化物半導体活性層パターン１４１の上部表面を露出する。
【００４５】
また、パシベーション層１６１とエッチングストッパ層パターン１７１をフォトエッチングして形成された第３開口部１６４も、酸化物半導体活性層パターン１４１の上に形成され、酸化物半導体活性層パターン１４１の上部表面を露出する。
【００４６】
ドレイン電極接続パッド１３２と酸化物半導体活性層パターン１４１は、第１開口部１６２と第２開口部１６３の上に形成されたドレイン電極１５１によって電気的に接続される。
【００４７】
したがって、ドレイン電極接続パッド１３２に伝達されたデータ信号が、ドレイン電極１５１を通じて酸化物半導体活性層パターン１４１に伝達される。
【００４８】
酸化物半導体活性層パターン１４１に伝達されたデータ信号は、ゲート電極１１２に印加される電気的信号の種類によって生成するか、または消滅する酸化物半導体活性層パターン１４１内のチャネルにより、第３開口部１６４周辺の酸化物半導体活性層パターン１４１に伝達され、このように伝達されたデータ信号は、第３開口部１６４によって酸化物半導体活性層パターン１４１と接続されるソース−画素電極１５２に伝達される。
【００４９】
本発明の一実施形態が液晶表示装置に適用される場合、ソース−画素電極１５２に伝達されたデータ信号は液晶に印加できる。
【００５０】
ドレイン電極接続パッド１３２を形成せず、データ線１３１の上に第１開口部を形成することもできる。この場合、画素領域の開口率をさらに増加することができる。
【００５１】
本発明の一実施形態では、酸化物半導体活性層パターン１４１、及び酸化物半導体活性層パターン１４１と離間して形成されたデータ線１３１を、第１開口部１６２及び第２開口部１６３によってドレイン電極１５１を利用して接続している。このことから、従来技術とは異なって、ソース電極と画素電極を同一の工程段階で形成されたソース−画素電極１５２に代替することができ、工程を単純化することができる。また、酸化物半導体活性層パターン１４１の上にエッチングストッパパターン１７１を形成することで、酸化物半導体活性層パターン１４１が後続工程で使用されるプラズマやケミカルなどに露出することを防止し、これらによって酸化物半導体薄膜トランジスタの電気的特性が劣化することを防止することができる。
【００５２】
図２Ａ乃至図５Ｄは、本発明の一実施形態による図１の酸化物半導体薄膜トランジスタを形成する方法を示す配置図及び断面図である。
【００５３】
図２Ａは、本発明の一実施形態によるゲート形成工程を示す配置図であり、図２Ｂは、図２ＡのＡ−Ｂ線に沿った断面図である。
【００５４】
図２Ａ及び２Ｂによれば、絶縁基板１００の上に第１金属層（図示せず）を蒸着し、フォトエッチング工程によってゲート電極１１２及びゲートパッド１１３を含むゲート線１１１を形成する。ゲート電極１１２は、ゲート線１１１の本線から一側が突出して形成されており、ゲート線１１１の端部には外部の駆動回路（図示せず）から駆動信号を受信するゲートパッド１１３が形成されている。ゲート電極は直線で延びたゲート線の一部であっても良い。
【００５５】
図３Ａは、本発明の一実施形態による酸化物半導体活性層パターン及びエッチングストッパ層パターンの形成工程を示す配置図であり、図３Ｂ、図３Ｃ及び図３Ｄは、各工程段階における図３ＡのＡ−Ｂ線に沿った断面図である。
【００５６】
図３Ａに示すように、ゲート線１１１の上に化学気相蒸着法（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）またはスパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ  ｍｅｔｈｏｄ）などの物理気相蒸着法（Ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）によってゲート絶縁層１２１を蒸着する。次に、連続的にまたは不連続的に酸化物半導体層１４０を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。次に、連続的にまたは不連続的にエッチングストッパ層１７０を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。この時、反応性スパッタリング法（Ｒｅａｃｔｉｖｅ  Ｓｐｕｔｔｅｒｉｎｇ  ｍｅｔｈｏｄ）によってゲート絶縁層１２１及びエッチングストッパ層１７０を蒸着できる。
【００５７】
ゲート絶縁層１２１、酸化物半導体層１４０、及びエッチングストッパ層１７０は、同一の装置で連続して蒸着することもでき、異なる装置を利用することもできる。異なる装置を利用して蒸着する場合には、装置と装置の間で真空状態を維持したまま絶縁基板１００を移送して前述したような膜を蒸着するロードロック（ｌｏａｄ  ｌｏｃｋ）システムを利用して蒸着することができる。また、真空が維持されない状態で異なる装置間を移動しながら蒸着処理を実行することも可能である。
【００５８】
図３Ｂに示すように、エッチングストッパ層１７０の上部にフォトレジスト（Ｐｈｏｔｏ  Ｒｅｓｉｓｔ）膜を塗布する。フォトレジストとしては、ＰＡＧ（Ｐｈｏｔｏ  Ａｃｉｄ  Ｇｅｎｅｒａｔｏｒ）を含むポジティブ型フォトレジストや、ＰＡＣ（Ｐｈｏｔｏ  Ａｃｔｉｖｅ  Ｃｒｏｓｓ  ｌｉｎｋｅｒ）を含むネガティブ型フォトレジストを用いることができる。前述したフォトレジストの上部に所定の光学マスクを設けて露光することで、所望するフォトレジストパターン１７０ｐを形成する。
【００５９】
図３ｃに示すように、フォトレジストパターン１７０ｐをエッチングマスクとして使用して、エッチングストッパ層１７０及び酸化物半導体層１４０を順にエッチングする。この時、エッチングストッパ層１７０及び酸化物半導体層１４０は、それぞれドライまたウェットエッチングによってエッチングできる。
【００６０】
また、同一のエッチング条件で連続してエッチングすることも可能である。
【００６１】
エッチング工程によって形成されたエッチングストッパ層パターン１７１及び酸化物半導体層パターン１４１は、同一のフォトレジストパターン１７０ｐを利用して形成しているので、本質的に同一のパターン形状を有する。したがって、ゲート電極１１２の上部に、酸化物半導体層から形成された酸化物半導体活性層パターン１４１、及び本質的に同一のパターン形状を有するエッチングストッパパターン１７１が形成される。
【００６２】
図４Ａは、本発明の一実施形態によるデータ線１３１の形成工程を示す配置図であり、図４Ｂは、図４ＡのＡ−Ｂ線に沿った断面図である。
【００６３】
図４Ａ及び図４Ｂに示すように、ゲート絶縁層１２１及びエッチングストッパパターン１７１の上に、データ線層（図示せず）を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。このデータ線層（図示せず）の上部にフォトレジスト膜を塗布する。このフォトレジストの上部に所定の光学マスクを設けて光を照射し、データ線用フォトレジストパターン（図示せず）を形成する。データ線用フォトレジストパターンをエッチングマスクとして使用してデータ線層（図示せず）をエッチングする。この時、データ線層（図示せず）は、ドライまたはウェットエッチングによってエッチングできる。このようなエッチング工程により、ドレイン電極接続パッド１３２及びデータパッド１３３を有するデータ線１３１が形成される。
【００６４】
ドレイン電極接続パッド１３２は、データ線１３１の本線と同一の幅を有するか、または後続工程における開口部の形成を容易にするために、データ線１３１の本線より幅を広くすることもできる。
【００６５】
データ線１３１とゲート線１１１は、交差するように形成され、データ線１３１とゲート線１１１によって画素領域（図示せず）が定義される。データ線１３１とゲート線１１１が互いに交差する領域には、ゲート線１１１による段差を減少させるために、酸化物半導体活性層１４０から形成されたダミーパターン（図示せず）を位置させて形成することもできる。データパッド１３３は、外部の駆動回路（図示せず）から印加されるデータ信号をデータ線１３１に容易に伝達できるように、データ線１３１の本線よりもさらに広い幅で形成することもできる。
【００６６】
図５Ａは、本発明の一実施形態によって開口部１６２、１６３、１６４及びパッド開口部１６５、１６６を形成する工程を示す配置図であり、図５Ｂ、図５Ｃ及び図５Ｄは、各工程段階における図５ＡのＡ−Ｂ線に沿った断面図である。
【００６７】
図５Ｂに示すように、データ線１３１及びエッチングストッパ１７１の上にパシベーション層１６０を蒸着する。パシベーション層１６０の厚さは１０００〜２００００Åである。パシベーション層１６０は、化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。次に、パシベーション層１６０の上部にフォトレジスト膜を塗布する。このフォトレジスト膜の上部に所定の光学マスクを設けて光を照射することで、開口部１６２、１６３、１６４、１６５、１６６用フォトレジストパターン１６０ｐを形成する。
【００６８】
図５Ｃに示すように、開口部１６２、１６３、１６４、１６５、１６６形成用フォトレジストパターン１６０ｐをエッチングマスクとして用いて、パシベーション層１６０をエッチングする。この時、パシベーション層１６０は、ドライまたはウェットエッチングによってエッチングできる。
【００６９】
このようなエッチング工程により、第１開口部１６２、第２開口部１６３、第３開口部１６４、ゲートパッド開口部１６５、及びデータパッド開口部１６６が形成される。第１開口部１６２はドレイン電極接続部１３２の上部表面を露出し、第２開口部１６３及び第３開口部１６４は酸化物半導体活性層パターン１４１の上部表面を露出する。ゲートパッド開口部１６５はゲートパッド１１３の上部表面を露出し、データパッド開口部１６６はデータパッド１３３の上部表面を露出する。
【００７０】
図５Ａ及び図５Ｃに示すように、第１開口部１６２及びデータパッド開口部１６６はパシベーション層１６０をエッチングして形成し、第２開口部及び第３開口部はパシベーション層１６０及びエッチングストッパ層１７０をエッチングして形成する。一方、ゲートパッド開口部１６５はパシベーション層１６０及びゲート絶縁層１２１をエッチングして形成する。したがって、第１開口部１６２によって上部表面が露出するドレイン電極接続部１３２と、データパッド開口部１６６によって上部表面が露出するデータパッド１３３とは、他の開口部において下部の膜が露出される時まで露出状態であることから、このときにエッチングにより除去されないようなエッチング選択比を有する必要がある。
【００７１】
図５Ｄに示すように、開口部１６２、１６３、１６４、１６５、１６６によって露出した表面及びパシベーション層１６０の上に透明導電層１５０を蒸着する。透明導電層の厚さは１００〜１００００Åであり、透明導電層１５０は、化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。
【００７２】
この後、図１Ａ及び図１Ｂを参照して説明したように、フォトエッチング工程によりドレイン電極１５１、ソース−画素１５２電極、ゲートパッドカバー電極１５３、及びデータパッドカバー電極１５４を形成する。
【００７３】
図６は、本発明の一実施形態によって製作されたエッチングストッパ型酸化物半導体薄膜トランジスタの電気的特性を示す。本発明の一実施形態による酸化物半導体薄膜トランジスタは、０ｓの時のＩ−Ｖカーブを参照すると、従来構造に比べてしきい電圧が（＋）方向に移動しているので、同一の基板に画素駆動用薄膜トランジスタと周辺回路駆動用薄膜トランジスタを同時に形成する構造にも適用可能である。
【００７４】
また、電気的ストレステストを、６０°の条件下で、Ｖｇｓ電圧は２７Ｖを印加し、Ｖｄｓ電圧は０．１Ｖを印加し、ストレス時間を１ｓ〜３６００ｓまで変化させながら行ってＩ−Ｖ特性を測定した結果、電気的ストレスを印加する前と後のＩ−Ｖ特性変化が殆どなく、しきい電圧の変化も非常に少ないので、液晶表示装置に本発明の一実施形態を適用して長時間駆動した場合生じ得る色抜けなどの不良を減少させることができる。
【００７５】
本発明の一実施形態によれば、ソース電極と画素電極とを一体に形成し、ソース−画素電極１５２を薄膜トランジスタ上に形成することで、画素の開口率を向上させることができ、酸化物半導体活性層パターン１４１の上にエッチングストッパパターン１７１を位置させ、酸化物半導体活性層パターン１４１を形成した後の工程で酸化物半導体活性層パターン１４１の表面が露出しないようにすることで、薄膜トランジスタの電気的特性を向上させることができた。
【００７６】
以上、添付した図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的な思想や必須の特徴を変更せずに他の具体的な形態で実施できることを理解するはずである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。
【符号の説明】
【００７７】
１００  絶縁基板
１１１  ゲート線
１１２  ゲート電極
１２１  ゲート絶縁層
１３２  ドレイン電極連結パッド
１４１  酸化物半導体活性層パターン
１５１  ドレイン電極
１５２  ソース画素電極
１６２  第１開口部
１６３  第２開口部
１６４  第３開口部
１７１  エッチングストッパパターン
【図１Ａ】
2010041058.tif 000003
【図１Ｂ】
2010041058.tif 000004
【図２Ａ】
2010041058.tif 000005
【図２Ｂ】
2010041058.tif 000006
【図３Ａ】
2010041058.tif 000007
【図３Ｂ】
2010041058.tif 000008
【図３Ｃ】
2010041058.tif 000009
【図３Ｄ】
2010041058.tif 000010
【図４Ａ】
2010041058.tif 000011
【図４Ｂ】
2010041058.tif 000012
【図５Ａ】
2010041058.tif 000013
【図５Ｂ】
2010041058.tif 000014
【図５Ｃ】
2010041058.tif 000015
【図５Ｄ】
2010041058.tif 000016
【図６】
2010041058.tif 000017