(57)【要約】【課題】ポリ・シリコン・薄膜トランジスタで構成されるレベルシフト回路を備える表示装置において、レベルシフト動作スピードの高速化を図る。【解決手段】レベルシフト回路を備える表示装置であって、前記レベルシフト回路は、半導体層がポリシリコン層で構成される薄膜トランジスタと、前記薄膜トランジスタの第２電極と基準電源との間に接続される負荷抵抗素子と、前記薄膜トランジスタの第２電極に接続される波形整形回路と、前記薄膜トランジスタの第１電極にアノード領域が接続され、前記薄膜トランジスタの第２電極にカソード領域が接続されるダイオード素子とを有する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
レベルシフト回路を備え、
前記レベルシフト回路は、半導体層がポリシリコン層で構成される薄膜トランジスタと、
前記薄膜トランジスタの第２電極と基準電源との間に接続される負荷抵抗素子と、
前記薄膜トランジスタの第２電極に接続される波形整形回路とを有し、
前記薄膜トランジスタの第１電極に入力信号が入力される表示装置であって、
前記薄膜トランジスタの前記第１電極にアノードが接続され、前記薄膜トランジスタの第２電極にカソードが接続されるダイオード素子を有することを特徴とする表示装置。
【請求項２】
レベルシフト回路を備え、
前記レベルシフト回路は、半導体層がポリシリコン層で構成される薄膜トランジスタと、
前記薄膜トランジスタの第２電極と基準電源との間に接続される負荷抵抗素子と、
前記薄膜トランジスタの第２電極に接続される波形整形回路とを有し、
前記薄膜トランジスタの第１電極に入力信号が入力される表示装置であって、
前記薄膜トランジスタの前記第１電極にアノードが接続され、前記薄膜トランジスタの第２電極にカソードが接続されるダイオード素子を有し、
前記薄膜トランジスタは、前記第１電極である第１導電型の第１半導体領域と、前記第２電極である第１導電型の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に配置されるチャネル形成領域と、前記チャネル形成領域上に絶縁膜を介して配置されるゲート電極とを有し、
前記ダイオード素子は、前記第１半導体領域内に前記チャネル形成領域と接して形成された、前記第１導電型とは反対の導電型である第２導電型の第３半導体領域と、前記チャネル形成領域と、前記第２半導体領域とで構成されていることを特徴とする表示装置。
【請求項３】
前記第３半導体領域は、前記第１半導体領域の周縁から離間して形成されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第３半導体領域は、前記薄膜トランジスタのチャネル幅方向に互いに離間して２つ形成されていることを特徴とする請求項２に記載の表示装置。
【請求項５】
前記薄膜トランジスタのチャネル幅をＬ１、前記第３半導体領域が前記チャネル領域に接する長さをＬ２とするとき、Ｌ２≦Ｌ１／２を満足することを特徴する請求項３または請求項４に記載の表示装置。
【請求項６】
前記第１半導体領域、前記第３半導体領域の各々は、入力信号が入力される配線と接続されていることを特徴とする請求項２乃至請求項５の何れか１項に記載の表示装置。
【請求項７】
前記薄膜トランジスタは、ｎチャネル導電型であることを特徴とする請求項１乃至６の何れか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、アクティブ素子が形成された同一の基板上で、表示領域の周辺に駆動回路（周辺回路）が形成されたアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
従来、液晶表示装置として、画素毎にアクティブ素子を有し、このアクティブ素子をスイッチング動作させるアクティブマトリクス型液晶表示装置が知られている。
このアクティブマトリクス型液晶表示装置の一つに、半導体層がポリ・シリコン（多結晶シリコン）層で構成される薄膜トランジスタ（以下、ポリ・シリコン・薄膜トランジスタという）を、アクティブ素子として使用するものが公知である。そして、この種の液晶表示装置では、ポリ・シリコンの移動度がアモルファス・シリコンよりも高速であるため、アクティブ素子を駆動するための駆動回路も同一基板上に、アクティブ素子と同一工程で作り込むことが可能である。
そのため、最近では、ポリ・シリコン・薄膜トランジスタを用いて、外部ドライバの回路を画素と同一ガラス基板上に同時につくり込む、所謂、システムイン液晶パネルも製品化されている。
システムイン液晶パネルの場合、マイコンからの低電圧振幅（３．３Ｖ以下）のデータ・制御信号などは、直接、ポリ・シリコン・薄膜トランジスタで構成される駆動回路に入力されるため、駆動回路には、データ・制御信号などの電圧振幅を、ポリ・シリコン・薄膜トランジスタが動作可能な電圧振幅まで変換する電圧変換回路（以下、レベルシフト回路と記す）が必要となる。
ポリ・シリコン・薄膜トランジスタを用いたレベルシフト回路としては、例えば下記の特許文献１で提案されている。
【０００３】
【特許文献１】特願２００８−４３７９５号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図６に、前述の特許文献１で提案されているレベルシフト回路を示す。
図６のレベルシフト回路の動作について説明する。回路構成は基本的にはゲート接地増幅回路であり、電圧増幅用のポリ・シリコン・薄膜トランジスタ（以下、単に、薄膜トランジスタという）１１１と、負荷抵抗素子１１５と、波形整形用のインバータ１１６により構成されている。薄膜トランジスタ１１１の第１電極１１３から入力された入力信号ＶＩＮは、まず電圧増幅用のポリ・シリコン・薄膜トランジスタ１１１で振幅増幅され、第２電極１１４から出力された後、次段のインバータ１１６で電源振幅まで増幅され出力される。
【０００５】
入力信号（ＶＩＮ）がＬｏｗレベル（０Ｖ）からＨｉｇｈレベル（例えば３．３Ｖ）に変化すると、薄膜トランジスタ１１１のオン抵抗が上昇し、次段のインバータ１１６の入力ノード（即ち、薄膜トランジスタ１１１の第２電極）１１４は、負荷抵抗素子１１５と薄膜トランジスタ１１１のオン抵抗（Ｒｏｎ）の分圧で決まる電圧まで充電される。
負荷抵抗素子１１５の抵抗値をＲＬ、入力ノード１１４の寄生容量１１７の値をＣｐとするとき、前述の充電スピードは、（Ｒｏｎ）＞＞（ＲＬ）であれば、τ≒ＣｐＲＬで近似される。ここで、通常のＬＳＩ（単結晶Ｓｉを用いたＭＯＳＦＥＴ）に比較し、ポリ・シリコンを用いた薄膜トランジスタのＯＮ抵抗（Ｒｏｎ）は高く（数十ｋΩ〜数百ｋΩ）、図６のレベルシフト回路を安定動作させるためには、当然、負荷抵抗素子１１５も高抵抗（数ＭΩ）とならざるを得ない。
その結果、Ｈｉｇｈレベルの入力信号（ＶＩＮ）が入力された時の、次段のインバータ１１６の入力ノード１１４の電圧の立ち上がり時定数τ≒ＣｐＲＬが大きくなり、レベルシフト動作スピードを制限してしまうという問題があった。
本発明の目的は、ポリ・シリコン・薄膜トランジスタで構成されるレベルシフト回路を備える表示装置において、レベルシフト動作スピードの高速化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）レベルシフト回路を備え、前記レベルシフト回路は、半導体層がポリシリコン層で構成される薄膜トランジスタと、前記薄膜トランジスタの第２電極と基準電源との間に接続される負荷抵抗素子と、前記薄膜トランジスタの第２電極に接続される波形整形回路とを有し、前記薄膜トランジスタの第１電極に入力信号が入力される表示装置であって、
前記薄膜トランジスタの前記第１電極にアノードが接続され、前記薄膜トランジスタの第２電極にカソードが接続されるダイオード素子を有する。
（２）レベルシフト回路を備え、前記レベルシフト回路は、半導体層がポリシリコン層で構成される薄膜トランジスタと、前記薄膜トランジスタの第２電極と基準電源との間に接続される負荷抵抗素子と、前記薄膜トランジスタの第２電極に接続される波形整形回路とを有し、前記薄膜トランジスタの第１電極に入力信号が入力される表示装置であって、
前記薄膜トランジスタの前記第１電極にアノードが接続され、前記薄膜トランジスタの第２電極にカソードが接続されるダイオード素子を有し、
前記薄膜トランジスタは、前記第１電極である第１導電型の第１半導体領域と、前記第２電極である第１導電型の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に配置されるチャネル形成領域と、前記チャネル形成領域上に絶縁膜を介して配置されるゲート電極とを有し、
前記ダイオード素子は、前記第１半導体領域内に前記チャネル形成領域と接して形成された、前記第１導電型とは反対の導電型である第２導電型の第３半導体領域と、前記チャネル形成領域と、前記第２半導体領域とで構成されている。
【０００７】
（３）上記（２）において、前記第３半導体領域は、前記第１半導体領域の周縁から離間して形成されている。
（４）上記（２）において、前記第３半導体領域は、前記薄膜トランジスタのチャネル幅方向に互いに離間して２つ形成されている。
（５）上記（３）又は（４）において、前記薄膜トランジスタのチャネル幅をＬ１、前記第３半導体領域が前記チャネル領域に接する長さをＬ２とするとき、Ｌ２≦Ｌ１／２を満足する。
（６）上記（２）乃至（５）の何れかにおいて、前記第１半導体領域、前記第３半導体領域の各々は、入力信号が入力される配線と接続されている。
（７）上記（２）乃至（６）の何れかにおいて、前記薄膜トランジスタは、ｎチャネル導電型である。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、ポリ・シリコン・薄膜トランジスタで構成されるレベルシフト回路を備える表示装置において、レベルシフト動作スピードの高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の一実施例の液晶表示装置の概略構成を示すブロック図である。図１において、１は液晶パネル、２はマイコンである。
一般に、液晶パネル１は、一対の基板と、一対の基板の間に挟持される液晶層を有し、液晶パネル１は、表示部を構成する画素アレイ１０と、画素アレイ１０の周辺に配置されるＸアドレスデコーダ１２と、Ｙアドレスデコーダ１３と、インターフェース回路１１と、発振回路１４とを有する。
なお、以下の説明では、半導体層がポリ・シリコン層で構成される薄膜トランジスタを、ポリ・シリコン・薄膜トランジスタと称する。
画素アレイ１０は、マトリクス状に配置された複数の画素を有し、各画素は、アクティブ素子として、ポリ・シリコン・薄膜トランジスタ（以下、画素トランジスタと記す）を有する。また、画素アレイ１０の周辺に配置されるＸアドレスデコーダ１２、Ｙアドレスデコーダ１３、インターフェース回路１１、あるいは、発振回路１４も、ポリ・シリコン・薄膜トランジスタ（以下周辺回路用トランジスタと記す）で構成される。
そして、周辺回路用トランジスタと画素トランジスタとは、一対の基板の一方の基板上に、同一工程で作成される。
なお、本実施例の液晶パネル１は、画素アレイ１０内の各画素が、ＳＲＡＭ（Static Random Access Memory）を有しており、映像の更新以外は映像信号の書き換えを不要とすることで低消費電力化を可能としている。
【００１０】
本実施例の液晶パネル１では、マイコン２から入力される、ＶＩＮ１〜ＶＩＮ１１の信号３は、インターフェース回路１１を介して、直接、Ｘアドレスデコーダ１２、およびＹアドレスデコーダ１３に入力される。そのため、インターフェース回路１１の入力段には、マイコン２から出力される、３．３Ｖｐ−ｐ以下の小振幅信号を、液晶パネル１に内蔵された周辺回路用トランジスタが動作可能な５Ｖｐ−ｐ以上の信号へレベルシフトするレベルシフト回路を有する。
【００１１】
図２は、本発明の一実施例のレベルシフト回路を示す等価回路図である。
本実施例のレベルシフト回路は、電圧増幅用のポリ・シリコン・薄膜トランジスタ（本願発明の薄膜トランジスタ；以下、単に、薄膜トランジスタという）２１１のゲート電極２１２に、固定のバイアス電圧（ＶＢＩＡＳ）が入力され、第１電極２１３に入力信号（ＶＩＮ）が入力される。なお、薄膜トランジスタ２１１は、ｎチャネル導電型のポリ・シリコン・薄膜トランジスタである。
薄膜トランジスタ２１１の第２電極２１４と、ＶＤＤの電源電圧との間には、負荷抵抗素子（ＲＬ）２１５が接続される。ここで、負荷抵抗素子２１５の抵抗値はＲＬとする。
また、薄膜トランジスタ２１１の第２電極２１４には、波形整形用のインバータ２１６が接続される。また、薄膜トランジスタ２１１の第１電極２１３には、ダイオード素子２１８のアノード電極が接続され、薄膜トランジスタ２１１の第２電極２１４には、ダイオード素子２１８のカソード電極が接続される。
即ち、本実施例のレベルシフト回路は、半導体層がポリシリコン層で構成される薄膜トランジスタ２１１と、薄膜トランジスタ２１１の第２電極２１４と基準電源ＶＤＤとの間に接続される負荷抵抗素子２１５と、薄膜トランジスタ２１１の第２電極２１４に接続される波形整形用のインバータ２１６と、薄膜トランジスタ２１１の第１電極２１３にアノード電極が接続され、薄膜トランジスタ２１１の第２電極２１４にカソード電極が接続されるダイオード素子２１８とを有する構成になっている。
本実施例のレベルシフト回路は、例えば、Ｌｏｗレベルが０Ｖ、Ｈｉｇｈレベルが３．３Ｖの入力信号（ＶＩＮ）を、Ｌｏｗレベルが０Ｖ、Ｈｉｇｈレベルが６Ｖの信号に変換する。
【００１２】
図３は、本発明の一実施例の電圧増幅用のポリ・シリコン・薄膜トランジスタの概略構成を示す図（（ａ）は平面構造を示す平面図，（ｂ）は（ａ）のＡ−Ａ’線に沿った断面構造を示す断面図）である。
本実施例の薄膜トランジスタ２１１は、ポリシリコン層からなる半導体層２３、第１電極２１３であるｎ型半導体領域２５ｓ、第２電極２１４であるｎ型半導体領域２５ｄ、チャネル形成領域２３ａ、ゲート絶縁膜である絶縁膜２４、及びゲート電極２１２等を有する構成になっている。ｎ型半導体領域２５ｓ及び２５ｄは、これらの間に配置されるチャネル形成領域２３ａと接して半導体層２３に形成され、ソース領域及びドレイン領域として機能する。ゲート電極２１２は、チャネル形成領域２３ａ上に絶縁膜２４を介して配置されている。チャネル形成領域２３ａは半導体層２３で構成されている。
半導体層２３は、液晶パネル１を構成する一対の基板のうちの一方の基板ＳＵＢ１の液晶層側の面上に絶縁膜２２を介して配置されている。一方の基板ＳＵＢ１の液晶層側の面上には、画素のアクティブ素子として、半導体層がポリシリコン層で構成される画素トランジスタ（ポリ・シリコン・薄膜トランジスタ）も形成されている。即ち、本実施例の液晶パネル１は、ポリ・シリコン・薄膜トランジスタを用いて、外部ドライバの回路を画素と同一基板上に同時に作り込む、所謂、システムイン液晶パネルになっている。
【００１３】
本実施例のダイオード素子２１８は、ｎ型半導体領域２５ｓ内にチャネル形成領域２３ａと接して形成された、ｎ型とは反対導電型であるｐ型半導体領域２６と、チャネル形成領域２３ａと、ｎ型半導体領域２５ｄとで構成されている。
ダイオード素子２１８は、薄膜トランジスタ２１１と並列に接続されており、薄膜トランジスタ２１１のｎ型半導体領域２５ｓ（第１電極２１３）が、ｎ型半導体領域２５ｄ（第２電極２１４）よりも高電位のときにオンとなる。
本実施例において、ｐ型半導体領域２６は、ｎ型半導体領域２５ｓの周縁から離間して形成されている。
薄膜トランジスタ２１１は、一方の基板ＳＵＢ１の液晶層側の面上に形成された絶縁膜２７で覆われている。
薄膜トランジスタ２１１の第１電極２１３であるｎ型半導体領域２５ｓ及びダイオード素子２１８のアノード電極であるｐ型半導体領域２６の各々には、絶縁膜２７の表面から半導体層２３に到達するコンタクトホールＣＨ１を通して配線２８ｓが電気的にかつ機械的に接続されており、この配線２８ｓには入力信号（ＶＩＮ）が入力される。
薄膜トランジスタ２１１の第２電極２１４であるｎ型半導体領域２５ｄは、ダイオード素子２１８のカソード電極と兼用されており、このｎ型半導体領域２５ｄには、絶縁膜２７の表面から半導体層２３に到達するコンタクトホールＣＨ２を通して配線２８ｄが電気的にかつ機械的に接続されている。この配線２８ｄには、負荷抵抗素子（ＲＬ）２１５及び波形整形用のインバータ２１６が接続されている。
なお、一方の基板ＳＵＢ１の液晶層とは反対側の面には、偏光板ＰＯＬ１が設けられている。
【００１４】
以下、本発明の効果について、図４を用いて説明する。
図４は、図２に示す本実施例のレベルシフト回路と、図６に示す従来のレベルシフト回路について、入力信号に対する次段のインバータの入力ノード（薄膜トランジスタ（１１１，２１１）の第２電極）の電圧変化を示す図である。
図２に示す本実施例のレベルシフト回路は、図３に示す本実施例の薄膜トランジスタ２１１を用いた構成になっており、図６に示す従来のレベルシフト回路は、図７に示す従来の薄膜トランジスタ１１１を用いた構成になっている。図７は、従来の薄膜トランジスタの概略構成を示す図（（ａ）は平面構造を示す平面図，（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面構造を示す断面図）である。
なお、図４において、符号Ａは、本実施例のレベルシフト回路における電圧波形であり、符号Ｂは、従来のレベルシフト回路における電圧波形である。
図３に示す本実施例の薄膜トランジスタ２１１と、図７に示す従来の薄膜トランジスタ１１１とは、基本的に同様の構成になっているが、両者の異なる点は、ｎ型半導体領域２５内にチャネル形成領域２３ａと接して形成されたｐ型半導体領域２６を有するか、有さないかである。
【００１５】
本実施例の薄膜トランジスタ２１１は、図３に示すように、第１電極２１３であるｎ型半導体領域２５ｓ内にチャネル形成領域２３ａと接してｐ型半導体領域２６が形成されているため、本実施例のレベルシフト回路は、薄膜トランジスタ２１１と並列に接続されたダイオード素子２１８を等価的に有することになる。前述したように、ダイオード素子２１８は、ｐ型半導体領域２６、チャネル形成領域２３ａ、ｎ型半導体領域２５ｄで構成され、薄膜トランジスタ２１１の第１電極２１３（ｎ型半導体領域２５ｓ）が、第２電極２１４（ｎ型半導体領域２５ｄ）よりも高電圧のときにオンとなる。
ここで、図６に示す従来のレベルシフト回路では、入力信号（ＶＩＮ）がＬｏｗレベル（０Ｖ）からＨｉｇｈレベル（例えば３．３Ｖ）に変化すると、薄膜トランジスタ１１１のオン抵抗が上昇し、次段のインバータ１１６の入力ノード（薄膜トランジスタ１１１の第２電極）１１４は、負荷抵抗素子１１５と薄膜トランジスタ１１１のオン抵抗（Ｒｏｎ）の分圧で決まる電圧まで充電される。この充電スピードは、前述したように、τ≒ＣｐＲＬで近似される。
そして、負荷抵抗素子１１５も高抵抗（数ＭΩ）となるので、Ｈｉｇｈレベルの入力信号（ＶＩＮ）が入力された時の、次段のインバータ１１６の入力ノード１１４の電圧の立ち上がり時定数τ≒ＣｐＲＬが大きくなり、レベルシフト動作スピードを制限してしまうという問題があった。
【００１６】
これに対し、図２に示す本実施例のレベルシフト回路では、薄膜トランジスタ２１１と並列に接続されたダイオード素子２１８を等価回路的に有しているため、図４に示すように、薄膜トランジスタの第１電極２１３（ｎ型半導体領域２５ｓ）にＨｉｇｈレベル（例えば３．３Ｖ）の入力信号（ＶＩＮ）が入力された場合、次段のインバータ２１６の入力ノード（薄膜トランジスタ２１１の第２電極）２１４の電圧が、薄膜トランジスタ２１１の第１電極２１３（ｎ型半導体領域２５ｓ）の電圧からダイオード素子２１８の順方向電圧を減算した電圧を越えるまでは、並列に接続されたダイオード素子２１８を介して充電される。これにより、本実施例では、入力ノード２１４の電圧の立ち上がりスピードを早くすることができる。この結果、ポリ・シリコン・薄膜トランジスタで構成されるレベルシフト回路を備える液晶表示装置において、レベルシフト動作スピードの高速化を図ることができる。
【００１７】
図５は、本発明の一実施例の電圧増幅用のポリ・シリコン・薄膜トランジスタの変形例を示す図（（ａ）は平面構造を示す平面図，（ｂ）は（ａ）のＣ−Ｃ’線に沿った断面構造を示す断面図）である。
前述の実施例では、ｐ型半導体領域２６がｎ型半導体領域２５ｓの周縁から離間して形成された例について説明したが、本変形例では、図５に示すように、ｐ型半導体領域２６は、電圧増幅用のポリ・シリコン・薄膜トランジスタ２１１のチャネル幅方向に互いに離間して２つ形成されている。このように構成された本変形例においても、前述の実施例と同様の効果が得られる。
なお、薄膜トランジスタ２１１の電流駆動能力を考慮すると、薄膜トランジスタ２１１のチャネル幅をＬ１、ｐ型半導体領域２６がチャネル領域に接する長さをＬ２とするとき、Ｌ２≦Ｌ１／２を満足することが望ましい。
また、前述した実施例及び変形例では、本発明を液晶表示装置に適用した実施例について説明したが、本発明は、これに限定されることなく、例えば、ＥＬ表示装置などの他の表示装置に使用されるレベルシフト回路にも適用できることはいうまでもない。
さらに、前述した実施例及び変形例では、電圧増幅用のポリ・シリコン・薄膜トランジスタ２１１の内部にダイオード素子２１８が形成された例について説明したが、ダイオード素子としては、これに限定されるものではなく、例えば、圧増幅用のポリ・シリコン・薄膜トランジスタ２１１の外部に圧増幅用のポリ・シリコン・薄膜トランジスタと並列に接続されたダイオード素子を形成してもよい。但し、この場合は、ダイオード素子の占有面積が必要となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例の液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の一実施例のレベルシフト回路を示す等価回路図である。
【図３】本発明の一実施例の電圧増幅用のポリ・シリコン・薄膜トランジスタの概略構成を示す図（（ａ）は平面構造を示す平面図，（ｂ）は（ａ）のＡ−Ａ’線に沿った断面構造を示す断面図）である。
【図４】本発明の一実施例のレベルシフト回路と、従来のレベルシフト回路について、入力信号に対する次段のインバータの入力ノード（電圧増幅用のポリ・シリコン・薄膜トランジスタの第２電極と同電位の接合点）の電圧変化を示す図である。
【図５】本発明の一実施例の電圧増幅用のポリ・シリコン・薄膜トランジスタの変形例を示す図（（ａ）は平面構造を示す平面図，（ｂ）は（ａ）のＣ−Ｃ’線に沿った断面構造を示す断面図）である。
【図６】従来のレベルシフト回路の一例を示す等価回路図である。
【図７】従来の電圧増幅用のポリ・シリコン・薄膜トランジスタの概略構成を示す図（（ａ）は平面構造を示す平面図，（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面構造を示す断面図）である。
【符号の説明】
【００１９】
１  液晶パネル
２  マイコン
１０  画素アレイ
１１  インターフェース回路
１２  Ｘアドレスデコーダ
１３  Ｙアドレスデコーダ
１４  発振回路
２２  絶縁膜
２３  半導体層
２３ａ  チャネル形成領域
２４  絶縁膜
２５ｓ，２５ｄ  ｎ型半導体領域
２６  ｐ型半導体領域
１１１，２１１  電圧増幅用のポリ・シリコン・薄膜トランジスタ
１１２，２１２  ゲート電極
１１３，２１３  第１電極
１１４，２１４  第２電極
１１５，２１５  負荷抵抗素子
１１６，２１６  インバータ
１１７  寄生容量
２１８  ダイオード素子
ＶＤＤ  基準電源
ＶＩＮ  入力信号
ＶＢＩＡＳ  バイアス電圧
【図１】
2010097059.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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