(57)【要約】【課題】ＭＯＳＦＥＴなどのトレンチゲートを有する半導体装置において、セル領域内部よりもセル領域端部またはその周辺部のトレンチゲートの終端領域のゲート耐量が低く、破壊箇所がチップ周辺部に集中する問題があった。【解決手段】セル領域端部またはその周辺部のトレンチゲートの終端領域において、ゲート耐量が向上するパターンを提供する。トレンチゲートのセル領域コーナー部（トレンチゲートの終端部）で直角部が形成される場合には、その直角部を面取りするようにできる限り大きい曲率半径の曲線状のトレンチゲートで連結する。また、セル領域の外周を囲むトレンチゲートを配置し、そのコーナー部においても大きい曲率半径の曲線状のトレンチゲートで連結する。更に、セル領域の端部においてトレンチゲートが直交しない非交差パターンを採用する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体基板に設けたトレンチ内を絶縁膜で被覆して導電材料を埋設した複数のトレンチゲートを有する半導体装置であって、
第１方向に延在する第１トレンチゲートと、
該第１方向に垂直な第２方向に延在する第２トレンチゲートと、
前記半導体基板上で前記第１トレンチゲートと前記第２トレンチゲートで囲まれて互いに独立したトランジスタセルが配列するセル領域と、
前記半導体基板上で該セル領域の外側を囲み前記第１トレンチゲートおよび前記第２トレンチゲートが終端する終端領域と、を備え、
該セル領域の端部において終端する前記第１トレンチゲートと前記第２トレンチゲートの端部を第３トレンチゲートで連結したことを特徴とする半導体装置。
【請求項２】
前記終端領域の端部において終端する前記第１トレンチゲートと前記第２トレンチゲートの端部を第３トレンチゲートで連結したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３トレンチゲートは、曲線形状あるいは、第１トレンチゲートおよび第２トレンチゲートと鈍角をなして第３方向に延在する直線形状であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第３トレンチゲートは、該第３トレンチゲートが連結する前記第１トレンチゲート及び前記第２トレンチゲートの端部を延在した場合に形成される直角部を面取りする形状に配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記セル領域および前記終端領域の他の端部において、一方が終端し他方が延在する前記第１トレンチゲートおよび前記第２トレンチゲートを丁字状に直接連結したことを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項６】
前記端部はコーナー部であることを特徴とする請求項１から請求項４に記載の半導体装置。
【請求項７】
前記他の端部はコーナー部であることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に絶縁ゲート型半導体装置のゲート耐量の向上が図れる半導体装置に関する。
【背景技術】
【０００２】
トレンチ構造のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor)やＩＧＢＴ(Insulated  Gate  Bipolar  Transistor)など、半導体基板にトレンチを設け、その内部を絶縁膜で被覆し、ゲート電極となる導電材料を埋設したトレンチゲートを有する半導体装置が知られている。以下、トレンチゲートを有する半導体装置の一例としてｎチャネル型ＭＯＳＦＥＴを例に説明する。
【０００３】
図８および図９は、ＭＯＳＦＥＴを示す平面図であり、図８がチップの概要図であり、図９（Ａ）、（Ｂ）がトレンチゲートの配置されるセル領域の端部およびその外周の領域を示す平面図である。図９（Ａ）は図８のｒ３領域の拡大図であり、ｒ３’領域も同様である。また、図９（Ｂ）は、図８のｒ４領域の拡大図である。
【０００４】
図８および図９を参照して、ＭＯＳＦＥＴ２００は、１つのチップを構成する半導体基板に第１方向（水平方向）および第２方向（垂直方向）に延在するトレンチが設けられ、トレンチ内壁を絶縁膜で被覆して、ゲート電極となる導電材料（ポリシリコン）を埋設したトレンチゲート２３０を有する。
【０００５】
トレンチゲート２３０は例えば、第１方向に延在する２本のトレンチゲート２３０の間に第２方向に延在するトレンチゲート２３０を設け、各行ごとに第２方向に延在するトレンチゲート２３０を半ピッチずつずらしたパターンに形成される。第１方向と第２方向のトレンチゲート２３０に沿ってベース層表面にソース領域（いずれも不図示）が設けられ、トレンチゲート２３０で囲まれた矩形の領域に独立したＭＯＳトランジスタのセル２２５が形成される。各セル２２５半導体基板表面に設けたソース電極（不図示）とコンタクトする。各セル２２５はトレンチゲート２３０で区画され隣接するセル２２５から独立している。
【０００６】
多数のセル２２５が配置されたセル領域２２１の外側の、例えばチップのコーナー部に各セルのゲート電極（不図示）に接続するゲートパッド電極２１８ｐが設けられる。
【０００７】
トレンチゲート２３０は、セル領域２２１外周の終端領域２２２まで延在され、終端了領域２２２に延在するゲート連結電極２１８を介して、ゲートパッド電極２１８ｐに接続する。一点鎖線の領域の内側（セル領域２２１側）は、ソース領域が配置され、ソース電極とコンタクトしてトランジスタとして機能する動作領域Ｅである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−２５６５４５号公報（第４頁  第２図、第５頁  第７図参照）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図８に示すＭＯＳＦＥＴにおいて、ゲート−ソース間のショート故障（ＧＳショート）が多発する問題があったが、チップ表面が厚いメタル電極に覆われているディスクリート・デバイスの故障箇所を高精度に特定することは、一般的には困難であった。
【００１０】
しかし現在では、上記のような故障箇所の検出に、赤外線レーザを照射して電流変化位置を検出するＩＲ−ＯＢＩＲＣＨ（Infra-Red  Optical  Beam  Induced  Resistance  CHange）法を用いた解析を応用することによってチップ表面から厚いメタル電極下の故障箇所を高感度に検出し、高精度で特定することが可能となっている。
【００１１】
そこでこの方法を用いて解析したところ、ゲート−ソース間のショート故障（ＧＳショート）は、殆どの場合がチップ最外周のゲート電極の引き回し部や、セル領域の端部（コーナー部や、最外周端）など、トレンチゲートの終端部で破壊し易いことが明らかとなった。
【００１２】
例えば図９において、トレンチゲート２３０はセル領域２２１から半導体基板の端部に向かって延在し、セル領域２２１外周の半導体基板（終端領域２２２）で終端する。また、セル領域２２１の最外周のコーナー部（ｒ３１領域およびｒ４１領域）では矩形のセル２２５を形成する状態でトレンチゲート２３０が終端し、トレンチゲート２３０のなす角が直角に突出する領域が形成される。このように直交する方向に延在する２つのトレンチゲート２３０の端部がそれ以上延在せず連結し、チップの中心から外側に向かって突出した直角をなしている部分を直角部ＲＡと称する。
【００１３】
これらの領域、すなわちセル領域２２１のコーナー部（ｒ３１領域、ｒ４１領域）またはトレンチゲート２３０の終端部（ｒｔ領域）では、トレンチゲート２３０の終端の形状を原因とする電界集中が起こりやすく、脆弱なゲート酸化膜が破壊していると考えられた。
【００１４】
そこで、いくつかのトレンチゲート２３０のパターンを試作し、同様の方法で破壊箇所を特定したところ、ゲート耐量とトレンチゲート２３０のパターンに相関のあることがわかった。
【００１５】
また、チップ内の一箇所にでも電界集中が起こりやすいパターンが存在すると、結局当該チップとしてゲート耐量が向上できないことになるため、チップ全体において電界集中を起こす箇所がないパターンにする必要性がわかった。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、半導体基板に設けたトレンチ内を絶縁膜で被覆して導電材料を埋設した複数のトレンチゲートを有する半導体装置であって、第１方向に延在する第１トレンチゲートと、該第１方向に垂直な第２方向に延在する第２トレンチゲートと、前記半導体基板上で前記第１トレンチゲートと前記第２トレンチゲートで囲まれて互いに独立したトランジスタセルが配列するセル領域と、前記半導体基板上で該セル領域の外側を囲み前記第１トレンチゲートおよび前記第２トレンチゲートが終端する終端領域と、を備え、該セル領域の端部において終端する前記第１トレンチゲートと前記第２トレンチゲートの端部を第３トレンチゲートで連結したことにより解決するものである。
【発明の効果】
【００１７】
本発明の構造によれば、チップ内のトレンチゲートの終端部において、電界集中を緩和し、ゲート耐量を向上させることができる。
【００１８】
また、トレンチゲートの終端部の全ての領域において、電界集中を緩和できるパターンであるので、局所的にゲート酸化膜の破壊に弱い箇所がなくなり、チップ全体としてゲート耐量を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態の半導体装置を説明する平面図である。
【図２】本実施形態の半導体装置を説明する平面図である。
【図３】本実施形態の半導体装置を説明する平面図である。
【図４】本実施形態の半導体装置を説明する断面図である。
【図５】本実施形態の半導体装置を説明するための不適当なパターンを示す平面図である。
【図６】本実施形態の半導体装置を説明するための不適当なパターンを示す平面図である。
【図７】本実施形態の半導体装置を説明する平面図である。
【図８】従来の半導体装置を説明する平面図である。
【図９】従来の半導体装置を説明する平面図である。
【発明を実施するための形態】
【００２０】
図１から図７を参照して、本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴの場合を例に詳細に説明する。
【００２１】
図１から図４は、本実施形態のＭＯＳＦＥＴを示す図である。図１がチップ全体の概要図であり、図２（Ａ）、（Ｂ）がトレンチゲートの配置されるセル領域の端部およびその外周の領域を示す平面図である。図２（Ａ）は図１のｒ１領域の拡大図であり、ｒ１’領域も同様である。また、図２（Ｂ）は、図１（Ａ）のｒ２領域の拡大図である。図３は、図２（Ａ）の拡大図であり、図３（Ａ）が図２（Ａ）のｒ１１領域の拡大図であり、図２（Ｂ）のｒ２１領域も同様である。図３（Ｂ）が図２（Ａ）のｒ１２領域の拡大図である。また、図４は、図３（Ｂ）のａ−ａ線断面図である。
【００２２】
図１から図３を参照して、ＭＯＳＦＥＴは、１つのチップを構成する半導体基板ＳＢに設けたトレンチゲート３０を有する。トレンチゲート３０は、半導体基板ＳＢにトレンチ８を設け、トレンチ８内壁を絶縁膜１１で被覆して、ゲート電極１３となる導電材料（ポリシリコン）を埋設した構造であり、第１トレンチゲート３１、第２トレンチゲート３２、第３トレンチゲート３３が含まれる。
【００２３】
図２および図３を参照して、第１トレンチゲート３１は、第１方向（例えば図２における水平方向（Ｘ方向））に延在し、第２トレンチゲート３２は、第２方向（例えば図２における垂直方向（Ｙ方向））に延在する。第３トレンチゲートは、所定の曲率半径を有する曲線形状で、第１トレンチゲート３１と第２トレンチゲート３２を連結する。
【００２４】
対向する２本の第１トレンチゲート３１を連結するように、第２トレンチゲート３２を配置して梯子状のパターンとし、隣り合う梯子状のパターンの第２トレンチゲート３２が半ピッチずつずれるように各行のトレンチゲート３０（第１トレンチゲート３１および第２トレンチゲート３２）を配置する。第１トレンチゲート３１と第２トレンチゲート３２が、第３トレンチゲート３３を介することなく直接連結する部分（連結部Ｃ）は、いずれの領域でも十字に交差することなく、丁字状に連結する。
【００２５】
第１トレンチゲート３１と第２トレンチゲート３２に沿ってベース層（半導体基板ＳＢ）表面にソース領域１５が設けられ、トレンチゲート３０で囲まれた矩形の領域に独立したＭＯＳトランジスタのセル２５が形成される。
【００２６】
半導体基板ＳＢの多数のＭＯＳトランジスタのセル２５が配列された領域（図２の太線の内側および図３（Ａ））がセル領域２１であり、セル領域２１の外側を囲む半導体基板ＳＢが終端領域２２（図２の太線の外側および図３（Ｂ））である。一点鎖線の領域の内側（セル領域２１側）は、ソース領域（不図示）およびコンタクトするコンタクトホールＣＨが配置され、ソース電極（不図示）とコンタクトしてトランジスタとして機能する動作領域Ｅである。尚、コンタクトホールＣＨは、図示の他、各セル２５に配置される。
【００２７】
終端領域２２にはセル領域２１を囲み、セル領域２１のトレンチゲート３０と接続する環状のトレンチゲート３０（最外周トレンチゲート３０ｏ）が配置される。最外周トレンチゲート３０ｏは、第１トレンチゲート３１および第２トレンチゲート３２、およびこれらの端部ｔを連結する曲線形状の第３トレンチゲート３３により構成される。
【００２８】
各セル２５は半導体基板表面に設けたソース電極（不図示）とコンタクトする。各セル２５はトレンチゲートで区画され隣接するセルから独立しており、各セル２５の中央にソース電極とコンタクトするｐ型のボディ領域１４を設けることにより基板の電位を安定化させている（図３（Ａ））。
【００２９】
最外周トレンチゲート３０ｏと重畳するように終端領域２２の基板表面にゲート引き出し部１３ｃが設けられる。ゲート引き出し部１３ｃは、ゲート電極と同様のポリシリコンである。更にゲート引き出し部１３ｃと重畳して、セル領域２１の周囲にゲート連結電極１８が設けられる。ゲート連結電極１８は、ゲート引き出し部１３ｃと接続し、ゲートパッド電極１８ｐにも接続する（図１）。
【００３０】
図４を参照して、半導体基板ＳＢは、ｎ＋シリコン半導体基板１上にｎ−型半導体層２を設けたものであり、ＭＯＳＦＥＴのドレイン領域となる。ｎ−型半導体層２の表面にｐ型のベース層４が設けられ、ベース層４を貫通してｎ−型半導体層２に達するトレンチ８が設けられる。トレンチ８の内壁をゲート絶縁膜（シリコン酸化膜）１１で被覆し、トレンチ内８に導電材料を埋設してゲート電極１３とし、トレンチゲート３０が形成される。導電材料のポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００３１】
ゲート電極１３は、終端領域２２のトレンチゲート３０の終端部において半導体基板ＳＢ表面に設けられたゲート引き出し部１３ｃに接続し、ゲート引き出し部１３ｃを介してこれと重畳するゲート連結電極１８と接続し、ゲートパッド電極１８ｐ（図１（Ａ）参照）に連結される。ゲート引き出し部１３ｃは、ゲート電極１３と同じ導電材料で有り、不純物を導入したポリシリコンである。
【００３２】
ソース領域１５は、トレンチ８に隣接したベース層４表面にｎ＋型不純物を注入した拡散領域であり、セル領域２１を覆う金属のソース電極１７とコンタクトする。また、隣接するソース領域１５間のベース層４表面およびセル領域２１外周のベース層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接する第２トレンチ８で囲まれた部分がＭＯＳＦＥＴの１つのセル２５となり、これが多数個集まってセル領域２１を構成している。
【００３３】
ソース電極１７は、層間絶縁膜１６を介してアルミニウム等をスパッタして所望の形状にパターニングした金属電極であり、セル領域２１上を覆い、ソース領域１５およびボディ領域１４とコンタクトする。
【００３４】
以下、本実施形態のトレンチゲートのパターンについて説明する。
【００３５】
従来、チップ表面が厚いメタル電極（ソース電極）に覆われているディスクリート・デバイスの故障箇所の検出には、液晶による発熱解析が使われていたが、検出感度と位置精度の低さが問題であった。
【００３６】
現在では、ＬＳＩの故障解析に使われていたＯＢＩＲＣＨ解析を応用することにより、ＭＯＳＦＥＴのチップ表面から厚いメタル電極下の最も脆弱なゲート−ソース間の破壊箇所の特定が容易となっている。そこで、ＯＢＩＲＣＨ解析を応用した方法で故障したＭＯＳＦＥＴを解析したところ、トレンチゲートの終端部で破壊しやすいことが明らかとなった（図８、図９）。このことからトレンチゲートの終端部の形状を原因とする電界集中が起こりやすく、脆弱なゲート酸化膜が破壊していると推測できた。
【００３７】
そこで、複数のトレンチゲートのパターンを有するＴＥＧを用いて、ゲート−ソース間に過電圧を加えてゲート酸化膜を破壊させる実験を行い、ＯＢＩＲＣＨ解析によってトレンチゲートのパターンによるゲート耐量（ゲート−ソース間の破壊耐量）を評価した。
【００３８】
その結果、図９に示すパターンに加えて、以下のパターンでもゲート耐量が劣化することが明らかとなった。図５および図６は、ＴＥＧの代表例を示す図である。図５および図６のトレンチゲート１３０も、トレンチ１０８内を絶縁膜１１１で被覆し、ゲート電極１１３としてポリシリコンを埋設した構造である。
【００３９】
図５（Ａ）は、図２（Ａ）および図３（Ｂ）に示す最外周トレンチゲート３０ｏを設けない場合であり、セル領域１２１から延在するトレンチゲート１３０が終端部Ｔにおいて孤立した多角形を形成するパターンである。ここで「孤立した多角形を形成する」とは、図５（Ａ）において、終端部Ｔでは隣り合うトレンチゲート１３０が互いに離間して孤立し、それぞれが平面パターンにおいて半島状に終端していることをいう。また、矩形に限らず、曲折したり、枝分かれするなどして孤立しているパターンであれば全て含むとする。
【００４０】
図５（Ｂ）は、図２（Ａ）に相当する領域を示す図であり、トレンチゲート１３０同士が連結する連結部Ｃ’において、これらのなす角が鋭角となるパターンである。
【００４１】
図６は、トレンチゲート同士が連結する連結部Ｃ’において、これらが十字に交差するパターンである。
【００４２】
図５（Ａ）の終端部Ｔ、図５（Ｂ）および図６の連結部Ｃ’のパターンが存在することにより、その部分に電界集中が発生し、ゲート酸化膜が破壊すると考えられた。例えば、図５（Ｂ）では、連結部Ｃ’の交差角度は図の最下部では９０度で、それより上の連結部Ｃ’では交差角度は鋭角となり、上に行くに従い角度は小さくなる。そして交差角度が最も急峻になる最上部（３０度位）で常に破壊することがＯＢＩＲＣＨ解析で確認された。また、チップ内で１箇所でも上記のパターンが存在すると、その部分で電界集中が発生する。
【００４３】
このため、チップ内の全体にわたって、以下のルールに従ったパターンとすることが必要である。
【００４４】
第１に、第１トレンチゲート３１および第２トレンチゲート３２の終端部に孤立した多角形を作らないことである。第２には、第１トレンチゲート３１および第２トレンチゲート３２および第３トレンチゲート３３が連結する場合にはそれらのなす角が鋭角とならないことである。第３には、第１トレンチゲート３１および第２トレンチゲート３２が直接連結する場合には連結部Ｃにおいて十字で交差するパターンを作らないことである。第４には、第１トレンチゲート３１と第２トレンチゲート３２の終端部で直角が形成される場合は、大きな任意の曲率半径からなる曲線形状若しくは円弧状の第３トレンチゲート３３で連結することである。また最外周トレンチゲートの場合には曲線形状または円弧状
の第３トレンチゲート３３で連結するか、両トレンチゲート３１、３２とのなす角が鈍角となるように第３トレンチゲート３３ｓで連結することである。
【００４５】
本実施形態では、上記のルールに基づき、ゲート耐量の向上に好適な２つのパターンを特定した。すなわち、第１パターンは、セル領域２１および終端領域２２の端部において、第１トレンチゲート３１と第２トレンチゲート３２いずれも終端する場合には、これらの端部を第３トレンチゲート３３で連結するものである。第３トレンチゲート３３は、曲線形状あるいは、第１トレンチゲート３１および第２トレンチゲート３２と鈍角をなして第３方向に延在する直線形状である。第３トレンチゲート３３によって、第３トレンチゲート３３が連結する第１トレンチゲート３１及び第２トレンチゲート３２の端部を延在した場合に形成される直角部ＲＡ（図９（Ａ））を面取りすることができる。
【００４６】
第２パターンは、第１トレンチゲート３１と第２トレンチゲートが直接連結する場合には、これらが十字に交差するパターンは採用せず、丁字状に連結するパターンを採用するものである。
【００４７】
破壊実験は、交流電圧印加して行ったが、破壊は電界による絶縁破壊の他に、発熱による熱破壊もあると考えられた。ゲート・ソース間は（ゲート・ドレイン間も同様）ＭＯＳキャパシタ、即ちコンデンサを形成するため、交流が流れる。すなわち、電流が流れ込み、発熱してシリコン結晶が溶融するというメカニズムである。十字で交差するパターンの交点には丁字状に連結するパターンの交点よりも、３０%以上（４／３倍）の電流が流れ込む。つまり十字で交差するパターンの方が丁字状に連結するパターンよりも電流が多く流れ込む為に壊れ易いと考えられる。
【００４８】
これにより、トレンチゲート３０の終端での電界集中や発熱を緩和し、チップ全体としてゲート耐量を向上させることができる。
【００４９】
再び図２および図３を参照して具体的に説明する。
【００５０】
まず第１パターンについて説明する。本実施形態では、セル領域２１のコーナー部（図２：ｒ１１領域）においては、セル領域２１端部の第１トレンチゲート３１と第２トレンチゲート３２のいずれもが、それ以上延在することなく終端する。
【００５１】
この場合に図９の如く、２つのトレンチゲートの端部同士を直接連結すると、両トレンチゲートによって突出した直角が形成されることになる。このように直交する方向に延在する２つのトレンチゲートの端部がそれ以上延在せず連結し、チップの中心から外側に向かって突出した直角部ＲＡでは、電界が集中する。
【００５２】
そこで、本実施形態ではセル領域２１の端部（コーナー部）において、第１トレンチゲート３１と第２トレンチゲート３２のいずれも終端することにより直角部が形成されるパターンとなる場合には、第１トレンチゲート３１と第２トレンチゲート３２のそれぞれの端部ｔを所定の曲率半径を有する曲線状の第３トレンチゲート３３で連結する（図２および図３）。
【００５３】
図２および図３では、セル領域２１のコーナー部ｒ１１およびｒ２１において、階段状に２つの第１パターンを形成した場合を例に示したが、この段数は耐圧によって適宜増減する。
【００５４】
従来のパターンであれば形成されていた直角部ＲＡ（図９）は、第３トレンチゲート３３によって面取りされ、電界集中を緩和することができる。従って第３トレンチゲート３３の曲率半径はなるべく大きい方がよい。
【００５５】
更に、終端領域２２に環状に設けられた最外周トレンチゲート３０ｏも、終端領域２２の端部（コーナー部：ｒ１２領域）においていずれも終端する第１トレンチゲート３１と第２トレンチゲー３２をそのまま連結すると直角部ＲＡが形成される。そこで、第１トレンチゲート３１と第２トレンチゲート３２の端部ｔを、所定の曲率半径を有する第３トレンチゲート３３で連結する。
【００５６】
図２（Ｂ）を参照して、ゲートパッド電極１８ｐのコーナー部分では、セル領域２１は、ゲートパッド電極１８ｐの少なくとも２辺に沿ってゲートパッド電極１８ｐと隣接して形成される。従って、ゲートパッド電極１８ｐのコーナー部においてもこれに対応してセル領域２１のコーナー部（ｒ２１領域）が形成される。ｒ２１領域では直角部が形成されないよう、第１トレンチゲート３１と第２トレンチゲート３２の端部を第３トレンチゲート３３で連結する。また、終端領域２２の端部（ｒ２２領域）においても最外周トレンチゲート３０ｏの、第１トレンチゲート３１と第２トレンチゲート３２の端部を、所定の曲率半径を有する第３トレンチゲート３３で連結する。
【００５７】
次に、第２パターンについて説明する。本実施形態ではセル領域２１の端部または終端領域２２の端部において、第１トレンチゲート３１と第２トレンチゲート３２が直接連結する場合には、その連結部Ｃでは十字に交差するパターンを採用せず、丁字状に連結させる。
【００５８】
例えば、セル領域２１の端部において、一方（例えば第１トレンチゲート３１）が終端し、他方（例えば第２トレンチゲート３２）が延在するように、第１トレンチゲート３１と第２トレンチゲート３２を丁字状に直接連結する。両トレンチゲートを丁字状に連結するパターンを採用することにより、直角部ＲＡ（図９）が形成されるパターンや、第１トレンチゲート３１と第２トレンチゲート３２が十字に交差するパターンと比較して、電界集中を緩和することができる。
【００５９】
本実施形態では、各セル２５を区画するトレンチゲート３０や、セル領域２１のトレンチゲート３０と最外周トレンチゲート３０ｏを接続する部分（図３（Ｂ））などで、第１トレンチゲート３１および第２トレンチゲート３２を丁字状に直接連結するパターンを採用する。
【００６０】
また、終端領域２２において、セル領域２１から延在する複数の第１トレンチゲート３１および第２トレンチゲート３２を互いに独立した状態で終端させるのではなく（図５（Ａ）参照）、最外周トレンチゲート３０ｏでそれぞれを連結させることにより、終端における電界集中を緩和できる。
【００６１】
これにより、チップ内の全ての領域で、第１パターンおよび第２パターンを採用することにより、トレンチゲート３１と第２トレンチゲート３２による直角部ＲＡが形成されるパターンを回避できる。また第１トレンチゲート３１と第２トレンチゲート３２が十字に交差するパターンを回避できる。更には、第１パターンおよび第２パターンを採用することにより、トレンチゲート同士がなす角を鋭角にしない。従って、ゲート耐量を向上できる。
【００６２】
図７は、最外周トレンチゲート３０ｏの、他のパターンを示す図である。図７（Ａ）が図１のｒ１領域を示す図であり、図７（Ｂ）がｒ２領域を示す図である。最外周トレンチゲート３０ｏの一部となる第３トレンチゲート３３ｓは、第１トレンチゲート３１および第２トレンチゲート３２と鈍角をなして第３方向に延在する直線形状であってもよい。
【００６３】
尚、図７（Ｂ）の如く、ゲートパッド電極１８ｐの周囲においては、セル領域２１のコーナー部（ｒ２１領域）に、第２パターンを採用することもできる。この場合も、第１トレンチゲート３１と第２トレンチゲート３２がいずれも終端する直角部ＲＡは形成されておらず、この場合もゲート耐量を向上させることができる。
【００６４】
具体的には、従来構造では、数百μＡ以下で瞬時に破壊する（絶縁破壊）が、本実施形態によれば１０ｍＡ以上を数秒間流さないと壊れない（熱破壊）という結果が得られた。
【００６５】
従来構造ではトレンチゲートの終端部（コーナー部やゲートパッド部）のゲート耐量がセル領域より低く、終端部に破壊が集中していた。本実施形態において終端部のゲート耐量を向上させるパターンとすることにより終端部のゲート耐量が向上した。また、壊れ易いパターン（図５および図６）の特徴を明らかにすることで脆弱なパターンの使用を避けて、ゲート耐量をチップ全体で均一にする事ができた。それによって、特定の箇所に破壊が集中することがなくなり、結果的にチップ全体のゲート耐量が向上したと考えられる。
【００６６】
以上、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。
【００６７】
また、ＭＯＳＦＥＴに限らず、トレンチゲートを有する半導体装置であれば、例えば上記のＭＯＳＦＥＴのｎ＋型シリコン半導体基板の下方にｐ型半導体基板を設けたＩＧＢＴであっても、同様に実施でき、同様の効果が得られる。
【符号の説明】
【００６８】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
４      ベース層
８      トレンチ
１１    絶縁膜（ゲート酸化膜）
１３    ゲート電極
１３ｃ  ゲート引き出し部
１４    ボディ領域
１５    ソース領域
１７    ソース電極
１８    ゲート連結電極
１８ｐ  ゲートパッド電極
２１    セル領域
２２    終端領域
２５    セル
３０      トレンチゲート
３１      第１トレンチゲート
３２      第２トレンチゲート
３３      第３トレンチゲート
３０ｏ    最外周トレンチゲート
１０８    トレンチ
１２１    セル領域
１３０    トレンチゲート
Ｃ、Ｃ’        連結部
ｔ        端部
ＲＡ      直角部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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