(57)【要約】【課題】消費電力の少ない電子回路を提供する。【解決手段】第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第１ラッチ回路１１と、第１ラッチ回路１１に従属接続され、第１ラッチ回路１１と逆の動作特性により第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第２ラッチ回路１２とを有する第１ラッチ回路群１３と、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とを比較し、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を第１内部クロック信号ＣＬＫ１として出力し、異なる場合はクロック信号ＣＬＫを第１内部クロック信号ＣＬＫ１として出力する第１クロック制御手段１４とを具備している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１内部クロック信号の論理値に応じて信号を通過または保持する第１ラッチ回路と、前記第１ラッチ回路に従属接続され、前記第１ラッチ回路と逆の動作特性により前記第１内部クロック信号の論理値に応じて信号を通過または保持する第２ラッチ回路とを有する第１ラッチ回路群と、
前記第１ラッチ回路の信号入力端における信号の論理値と前記第２ラッチ回路の信号出力端における信号の論理値とを比較し、前記第１ラッチ回路の信号入力端における信号の論理値と前記第２ラッチ回路の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を前記第１内部クロック信号として出力し、異なる場合はクロック信号を前記第１内部クロック信号として出力するクロック制御手段と、
を具備することを特徴とする電子回路。
【請求項２】
前記第１ラッチ回路の信号入力端に、前記クロック信号の論理値が一定の間に論理値が一定の信号または論理値が１回のみ反転する信号が供給されることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記第１ラッチ回路群の前段に従属接続され、第２内部クロック信号の論理値に応じて信号を通過または保持する第３ラッチ回路と、前記第３ラッチ回路に従属接続され、前記第３ラッチ回路と逆の動作特性により第３内部クロック信号の論理値に応じて信号を通過または保持する第４ラッチ回路とを有する第２ラッチ回路群と、
前記第３ラッチ回路の信号入力端における信号の論理値と前記第３ラッチ回路の信号出力端とにおける信号の論理値を比較し、前記第３ラッチ回路の信号入力端における信号の論理値と前記第３ラッチ回路の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を前記第２内部クロック信号として出力し、異なる場合は前記クロック信号を前記第２内部クロック信号として出力する第２クロック制御手段と、
前記第４ラッチ回路の信号入力端における信号の論理値と前記第４ラッチ回路の信号出力端とにおける信号の論理値とを比較し、前記第４ラッチ回路の信号入力端における信号の論理値と前記第４ラッチ回路の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を前記第３内部クロック信号として出力し、異なる場合は前記クロック信号を前記第３内部クロック信号として出力する第３クロック制御手段と、
を具備することを特徴とする請求項１に記載の電子回路。
【請求項４】
前記第１クロック制御手段が、前記第１ラッチ回路の信号入力端と前記第２ラッチ回路の信号出力端とに接続され、前記第１ラッチ回路の信号入力端における信号の論理値と前記第２ラッチ回路の信号出力端における信号の論理値とが異なるときに前記第１記憶回路群に前記クロック信号の供給を許可するイネーブル信号を出力する比較回路と、
前記比較回路が前記イネーブル信号を出力していないときは前記クロック信号の供給を停止するクロックゲート回路と、
を具備することを特徴とする請求項１に記載の電子回路。
【請求項５】
前記比較回路がＥＸ―ＮＯＲ回路またはＥＸ―ＯＲ回路であり、前記クロックゲート回路がＯＲ回路またはＡＮＤ回路であることを特徴とする請求項４に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関する。
【背景技術】
【０００２】
従来、カスタムＬＳＩ（Large Scale Integrated circuit）では、性能（動作速度）が、消費電力よりも重視されてきた。  
しかし、近年において、低消費電力化の重要性が認識され、必要のないときにクロック信号の供給を停止して低消費電力を図った電子回路が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された電子回路はフリップフロップ回路であり、第１の内部クロック信号の論理値に応じて信号を通過させる又は保持する第１のラッチ回路と、第１のラッチ回路に縦続接続され、第１のラッチ回路と逆の動作特性により第２の内部クロック信号の論理値に応じて信号を保持する又は通過させる第２のラッチ回路と、を具備している。  
更に、第１のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第１の比較回路と、第１の比較回路による比較の結果、第１のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は所定のクロック信号を第１の内部クロック信号として出力する第１のクロック制御回路と、を具備している。  
更に、第２のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第２の比較回路と、第２の比較回路による比較の結果、第２のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は所定のクロック信号を第２の内部クロック信号として出力する第２のクロック制御回路と、を備えている。
【０００４】
然しながら、特許文献１に開示された電子回路は、ラッチ回路毎に比較回路とクロック制御回路とを具備しているので、多数の電子回路を従属接続してシフトレジスタを構成する場合、接続段数に比例して比較回路およびクロック制御回路の数が増加する。  
その結果、比較回路およびクロック制御回路の消費電力、およびオフ時のリーク電流による無駄な消費電力が増加し、ラッチ回路の消費電力の削減効果が減じられる問題がある。更に、回路面積が増加するので、チップサイズの縮小が困難になる問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−５６６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、消費電力の少ない電子回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の電子回路は、第１内部クロック信号の論理値に応じて信号を通過または保持する第１ラッチ回路と、前記第１ラッチ回路に従属接続され、前記第１ラッチ回路と逆の動作特性により前記第１内部クロック信号の論理値に応じて信号を通過または保持する第２ラッチ回路とを有する第１ラッチ回路群と、前記第１ラッチ回路の信号入力端における信号の論理値と前記第２ラッチ回路の信号出力端における信号の論理値とを比較し、前記第１ラッチ回路の信号入力端における信号の論理値と前記第２ラッチ回路の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を前記第１内部クロック信号として出力し、異なる場合はクロック信号を前記第１内部クロック信号として出力するクロック制御手段と、を具備することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、消費電力の少ない電子回路が得られる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に係る電子回路を示す回路図。
【図２】本発明の実施例に係る電子回路の動作を示すタイミングチャート。
【図３】本発明の実施例に係る電子回路の要部を示す図で、図３（ａ）はその回路図、図３（ｂ）はその動作を示すタイミングチャート。
【図４】本発明の実施例に係る比較例の電子回路を示す図で、図４（ａ）はその回路図、図４（ｂ）はその動作を示すタイミングチャート。
【図５】本発明の実施例に係る別の比較例の電子回路を示す図で、図５（ａ）はその回路図、図５（ｂ）はその動作を示すタイミングチャート。
【図６】本発明の実施例に係る別の電子回路を示す回路図。
【図７】本発明の実施例に係る更に別の電子回路を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１１】
本発明の実施例に係る電子回路について図１乃至図３を用いて説明する。図１は電子回路を示す回路図、図２は電子回路の動作を示すタイミングチャート、図３は電子回路の要部を示す図で、図３（ａ）はその回路図、図３（ｂ）はその動作を示すタイミングチャートである。  
本実施例は、電子回路が従属接続されたフリップフロップ回路を有し、入力信号Ｄがクロック信号ＣＬＫの立ち上がりに同期して出力信号Ｑとして出力されるシフトレジスタの場合の例である。
【００１２】
図１に示すように、本実施例の電子回路１０は、第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第１ラッチ回路１１と、第１ラッチ回路１１に従属接続され、第１ラッチ回路１１と逆の動作特性により第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第２ラッチ回路１２とを有する第１ラッチ回路群１３と、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とを比較し、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を第１内部クロック信号ＣＬＫ１として出力し、異なる場合はクロック信号ＣＬＫを第１内部クロック信号ＣＬＫ１として出力する第１クロック制御手段１４とを具備している。
【００１３】
更に、電子回路１０は、第１ラッチ回路群１３の前段に接続され、第２内部クロック信号ＣＬＫ２の論理値に応じて信号を通過または保持する第３ラッチ回路１５と、第３ラッチ回路１５に従属接続され、第３ラッチ回路１５と逆の動作特性により第３内部クロック信号ＣＬＫ３の論理値に応じて信号を通過または保持する第４ラッチ回路１６とを有する第２ラッチ回路群１７と、第３ラッチ回路１５の信号入力端における信号の論理値と信号出力端における信号の論理値とを比較し、第３ラッチ回路１５の信号入力端における信号の論理値と第３ラッチ回路１５の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を第２内部クロック信号ＣＬＫ２として出力し、異なる場合はクロック信号ＣＬＫを第２内部クロック信号ＣＬＫ２として出力する第２クロック制御手段１８と、第４ラッチ回路１６の信号入力端における信号の論理値と信号出力端における信号の論理値とを比較し、第４ラッチ回路１６の信号入力端における信号の論理値と第４ラッチ回路１６の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を第３内部クロック信号ＣＬＫ３として出力し、異なる場合はクロック信号ＣＬＫを第３内部クロック信号ＣＬＫ３として出力する第３クロック制御手段１９とを具備している。
【００１４】
第１ラッチ回路１１は、第１内部クロック信号ＣＬＫ１の論理値がＬｏｗである間は信号Ｄ１を通過させ、Ｈｉｇｈである間は信号Ｄ１を保持するラッチ回路（ＬＨＬ）である。第３ラッチ回路１５についても同様であり、その説明は省略する。  
第２ラッチ回路１２は、第１内部クロック信号ＣＬＫ１の論理値がＨｉｇｈである間は信号Ｄ２を通過させ、Ｌｏｗである間は信号Ｄ２を保持するするラッチ回路（ＨＴＬ）である。第４ラッチ回路１６についても同様であり、その説明は省略する。
【００１５】
第１クロック制御手段１４は、第１ラッチ回路１１の信号入力端における信号Ｄ１の論理値と第２ラッチ回路１２の信号出力端における信号Ｑの論理値とが異なるときに第１記憶回路群１３にクロック信号ＣＬＫの供給を許可するイネーブル信号ＥＮ１を出力する比較回路２１と、比較回路２１がイネーブル信号ＥＮ１を出力していないときはクロック信号ＣＬＫの供給を停止するクロックゲート回路２２とを具備している。
【００１６】
第２クロック制御手段１８は、第３ラッチ回路１５の信号入力端における信号Ｄの論理値と信号出力端における信号Ｄ０の論理値とが異なるときに第３ラッチ回路１５にクロック信号ＣＬＫの供給を許可するイネーブル信号ＥＮ２を出力する比較回路２３と、比較回路２３がイネーブル信号ＥＮ２を出力していないときはクロック信号ＣＬＫの供給を停止するクロックゲート回路２４とを具備している。
【００１７】
第３クロック制御手段１９は、第４ラッチ回路１６の信号入力端における信号Ｄ０の論理値と信号出力端における信号Ｄ１の論理値とが異なるときに第４ラッチ回路１６にクロック信号ＣＬＫの供給を許可するイネーブル信号ＥＮ３を出力する比較回路２５と、比較回路２５がイネーブル信号ＥＮ３を出力していないときはクロック信号ＣＬＫの供給を停止するクロックゲート回路２６とを具備している。
【００１８】
ここで、比較回路２１、２３が排他的論理和の否定を求めるＥＸ―ＮＯＲ回路であり、クロックゲート回路２２、２４がＯＲ回路である。比較回路２５が排他的論理和を求めるＥＸ―ＯＲ回路であり、クロックゲート回路２６がＡＮＤ回路である。
【００１９】
第１ラッチ回路１１の信号入力端における信号Ｄ１の論理値と第２ラッチ回路１２の信号出力端における信号Ｑの論理値とが同一のときに、イネーブル信号ＥＮ１の論理値がＨｉｇｈになるので、論理値がＨｉｇｈの信号が第１、第２ラッチ回路１１、１２に供給され、異なるときに、イネーブル信号ＥＮ１の論理値がＬｏｗになるので、クロック信号ＣＬＫが第１、第２ラッチ回路１１、１２に供給される。第３ラッチ回路１５についても、同様であり、その説明は省略する。
【００２０】
第４ラッチ回路１６の信号入力端における信号Ｄ０の論理値と信号出力端における信号Ｄ１の論理値とが同一のときに、イネーブル信号ＥＮ３の論理値がＬｏｗになるので、論理値がＬｏｗの信号が第４ラッチ回路１６に供給され、異なるときに、イネーブル信号ＥＮ３がＨｉｇｈになるので、クロック信号ＣＬＫが第４ラッチ回路１６に供給される。
【００２１】
周知のように、第２、第３クロック制御手段１８、１９を有する第２ラッチ回路群１７は、ＣＣＫ−Ｆ／Ｆ（Conditional Clocking Flip Flop）と呼ばれるフリップフロップ回路である。
【００２２】
図２は電子回路１０の動作を示すタイミングチャートであり、ｔ０からｔ９はクロック信号ＣＬＫのサイクルタイムを示している。サイクルタイムｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７、ｔ８〜ｔ９において入力信号Ｄの論理値はＨｉｇｈであり、サイクルタイムｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６ｔ７〜ｔ８において入力信号Ｄの論理値はＬｏｗである。
【００２３】
初期状態（サイクルタイムｔ０〜ｔ１）では、第１乃至第４ラッチ回路１１、１２、１５、１６の信号入力端および信号出力端における信号Ｄ、Ｄ０、Ｄ１、Ｄ２、Ｑの論理値は、いずれもＬｏｗである。  
従って、第１内部クロック信号ＣＬＫ１および第２内部クロック信号ＣＬＫ２の論理値がＨｉｇｈになり、第３内部クロック信号ＣＬＫ３の論理値がＬｏｗになる。
【００２４】
次に、入力信号Ｄは、サイクルタイムｔ１〜ｔ５の間で下記のように変化するものとする。即ち、入力信号Ｄの論理値は、サイクルタイムｔ１〜ｔ２の間にＬｏｗからＨｉｈｇになり再びＬｏｗへと２回反転し、サイクルタイムｔ２〜ｔ３の間にＬｏｗからＨｉｈｇになり再びＬｏｗへと２回反転し、サイクルタイムｔ３〜ｔ４の間にＬｏｗからＨｉｈｇへと反転し、サイクルタイムｔ４〜ｔ５の間にＨｉｇｈからＬｏｗへと反転するものとする。
【００２５】
この入力信号Ｄに対して、第２内部クロック信号ＣＬＫ２の論理値はサイクルタイムｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６の間でＬｏｗになるので、その間は入力信号Ｄが通過し、Ｈｉｇｈの間は信号Ｄが保持されるので、信号Ｄ０が得られる。  
信号Ｄ０に対して、第３内部クロック信号ＣＬＫ３の論理値はサイクルタイムｔ４〜ｔ５、ｔ６〜ｔ７の間でＨｉｇｈになるので、その間は信号Ｄ０が通過し、Ｌｏｗの間は信号Ｄ０が保持されるので、信号Ｄ１が得られる。  
これにより、第２ラッチ回路群１７は、入力信号Ｄをクロック信号ＣＬＫの立ち上がり（ｔ４）に同期して論理値がＨｉｇｈの信号Ｄ１として出力し、クロック信号ＣＬＫの立ち上がり（ｔ６）に同期して論理値がＬｏｗの信号Ｄ１として出力する。
【００２６】
信号Ｄ１に対して、第１内部クロック信号ＣＬＫ１の論理値はサイクルタイムｔ５〜ｔ６、ｔ７〜ｔ８の間でＬｏｗになるので、その間は信号Ｄ１が通過し、Ｈｉｇｈの間は信号Ｄ１が保持されるので、信号Ｄ２が得られる。  
信号Ｄ２に対して、第１内部クロック信号ＣＬＫ１の論理値はサイクルタイムｔ６〜ｔ７、ｔ８〜ｔ９の間でＨｉｇｈになるので、その間は信号Ｄ２が通過し、Ｌｏｗの間は信号Ｄ２が保持されるので、出力信号Ｑが得られる。  
これにより、第１ラッチ回路群１３は、信号Ｄ１をクロック信号ＣＬＫの立ち上がり（ｔ６）に同期して論理値がＨｉｇｈの出力信号Ｑとして出力し、クロック信号ＣＬＫの立ち上がり（ｔ８）に同期して論理値がＬｏｗの出力信号Ｑとして出力する。  
その結果、電子回路１０は、入力信号Ｄをクロック信号ＣＬＫの立ち上がりに同期して出力信号Ｑとして出力するシフトレジスタとして動作することが可能である。
【００２７】
図３は電子回路１０の要部を示す図で、図３（ａ）はその回路図、図３（ｂ）はその動作を示すタイミングチャートである。具体的には、電子回路１０の要部である第１クロック制御手段１４を有する第１ラッチ回路群１３の単独動作を示すタイミングチャートである。
【００２８】
図３に示すように、入力信号Ｄの論理値は、クロック信号ＣＬＫの論理値がＬｏｗであるサイクルタイムｔ１〜ｔ２の間にＬｏｗからＨｉｈｇになり再びＬｏｗへと２回反転し、サイクルタイムｔ３〜ｔ４の間にＬｏｗからＨｉｈｇへと反転し、サイクルタイムｔ４〜ｔ５の間にＨｉｈｇからＬｏｗへと反転するものとする。
【００２９】
この入力信号Ｄに対して、内部クロック信号ＣＬＫｇの論理値はサイクルタイムｔ１〜ｔ２の間で２回Ｌｏｗになるので、その間は入力信号Ｄが通過し、Ｈｉｇｈである間は信号Ｄを保持するので、信号ＱＬが得られる。  
信号ＱＬに対して、内部クロック信号ＣＬＫｇの論理値はサイクルタイムｔ１〜ｔ２の間で１回Ｈｉｇｈになるので、その間は信号ＱＬが通過し、Ｌｏｗである間は信号ＱＬを保持するので、論理値がＨｉｇｈの出力信号Ｑが得られる。  
これにより、第１ラッチ回路１１から第２ラッチ回路１２へ入力信号Ｄが突き抜け、クロック信号ＣＬＫの立ち上がり以外で入力信号Ｄが伝達してしまう。
【００３０】
一方、内部クロック信号ＣＬＫｇの論理値はサイクルタイムｔ４〜ｔ５の間で、Ｈｉｇｈになるので、その間は信号ＱＬが通過し、Ｌｏｗである間は信号ＱＬを保持するので、論理値がＨｉｇｈの出力信号Ｑが得られる。
【００３１】
これにより、第１ラッチ回路群１３は、信号Ｄをクロック信号ＣＬＫの立ち上がり（ｔ４）に同期して論理値がＨｉｇｈの出力信号Ｑとして出力し、クロック信号ＣＬＫの立ち上がり（ｔ６）に同期して論理値がＬｏｗの出力信号Ｑとして出力する。
【００３２】
従って、第１ラッチ回路群１３に供給する入力信号としては、第１ラッチ回路１１の信号入力端に、クロック信号ＣＬＫの論理値がＬｏｗの間に、論理値が一定または１回のみ反転する信号が供給されるようにすることが必要である。
【００３３】
図４は比較例の電子回路を示す図で、図４（ａ）はその回路図、図４（ｂ）はその動作を示すタイミングチャートである。  
図４に示すように、比較例の電子回路４０は第２、第３クロック制御手段１８、１９を有する第２ラッチ回路群（ＣＣＫ−Ｆ／Ｆ）１７が従属接続されている。入力信号Ｄに対して、図２で説明した出力信号Ｑと同じ出力信号Ｑが出力されている。  
従って、本実施例の電子回路１０は、比較例の電子回路４０に比べて、第３クロック制御手段１９が１つ少ないので、その分消費電力、オフ時のリーク電流および回路面積を削減することが可能である。
【００３４】
図５は別の比較例の電子回路を示す図で、図５（ａ）はその回路図、図５（ｂ）はその動作を示すタイミングチャートである。  
図５に示すように、別の比較例の電子回路５０は、通常のフリップフロップ回路であるラッチ回路群５１が従属接続されている。ラッチ回路群５１は第１ラッチ回路１１と同一のラッチ回路５２と、ラッチ回路５２に従属接続され、第２ラッチ回路１２と同一のラッチ回路５３とを具備している。ラッチ回路５２およびラッチ回路５３は、それぞれクロック信号ＣＬＫの論理値に応じて信号を通過または保持する。
【００３５】
入力信号Ｄに対して、図２で説明した出力信号Ｑと同じ出力信号Ｑが出力されるが、電子回路５０はクロック信号ＣＬＫの全ての立ち上がりに応じて動作している。  
従って、本実施例の電子回路１０は別の比較例の電子回路５０に対して、動作回数が大幅に少なくできるので、その分消費電力を大幅に削減することが可能である。
【００３６】
以上説明したように、本実施例の電子回路１０は、第１ラッチ回路１１と、第１ラッチ回路１１に従属接続された第２ラッチ回路１２とを有する第１ラッチ回路群１３と、第１ラッチ回路１１の信号入力端における信号Ｄ１の論理値と第２ラッチ回路１２の信号出力端における信号の論理値Ｑとが異なる場合にクロック信号ＣＬＫを第１内部クロック信号ＣＬＫ１として出力する第１クロック制御手段１４とを具備している。  
その結果、電子回路１０は、１つのクロック制御手段１４により２つのラッチ回路１１、１２のクロック信号を制御しながら、入力信号Ｄをクロック信号ＣＬＫの立ち上がりに同期して出力信号Ｑとして出力することができる。従って、消費電力の少ない電子回路が得られる。
【００３７】
ここでは、第１ラッチ回路群１３の前段にＣＣＫ−ＦＦである第２ラッチ回路群１７が従属接続されている場合について説明したが、通常のフリップフロップ回路を従属接続しても構わない。  
図６は本実施例に係る別の電子回路を示す回路図である。図６に示すように、電気回路６０において、第１ラッチ回路群１３の前段に通常のフリップフロップ回路であるラッチ回路群５１が従属接続されている。
【００３８】
図７は本実施例に係る更に別の電子回路を示すブロック図である。図７に示すように、電子回路７０は第１ラッチ回路群１３の前段に第２ラッチ回路群１７が接続され、後段に複数の第１ラッチ回路群１３と同一のラッチ回路群が従属接続されている。  
後段に接続する第１ラッチ回路１３の数をＮとすると、第２ラッチ回路群１７をＮ個従属接続する場合に比べて、Ｎのクロック制御手段１９が省略できるので、消費電力、オフ時のリーク電流および回路面積を大幅に削減できる利点がある。
【００３９】
第１ラッチ回路群１３において、第１ラッチ回路１１に第２ラッチ回路１２が従属接続されている場合について説明したが、第１ラッチ回路１１と第２ラッチ回路１２とが入れ替わり、第２ラッチ回路１２に第１ラッチ回路１１が従属接続されていても構わない。  
その場合は、第１クロック制御手段１４の比較回路２１がＸＯＲ回路になり、クロックゲート回路２６がＡＮＤ回路となる。  
それに合わせて、第２ラッチ回路群１７においても、第３ラッチ回路１５と第４ラッチ回路１６が入れ替わり、第４ラッチ回路１６に第３ラッチ回路１５が従属接続される。第２、第３クロック制御手段１８、１９には変更はない。
【００４０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１クロック制御手段と同じクロック制御手段を有し、前記第１ラッチ回路群と同一のラッチ回路群が、前記第１ラッチ回路群の後段に従属接続されている請求項１または請求項２に記載の電子回路。
【００４１】
（付記２）  前記第１記憶回路群の前段に、フリップフロップ回路が接続されている請求項１に記載の電子回路。
【符号の説明】
【００４２】
１０、４０、５０、６０、７０  電子回路
1１  第１ラッチ回路
１２  第２ラッチ回路
１３  第１ラッチ回路群
１４  第１クロック制御手段
１５  第３ラッチ回路
１６  第４ラッチ回路
１７  第２ラッチ回路群
１８  第２クロック制御手段
１９  第３クロック制御手段
２１、２３  比較回路（ＸＮＯＲ回路)
２２、２４  クロックゲート回路（ＯＲ回路)
２５  比較回路（ＸＯＲ回路)
２６  クロックゲート回路（ＡＮＤ回路)
５１  ラッチ回路群
５２、５３  ラッチ回路
ＣＬＫ  クロック信号
ＣＬＫ１  第１内部クロック信号
ＣＬＫ２  第２内部クロック信号
ＣＬＫ３  第３内部クロック信号
ＥＮ１、ＥＮ２、ＥＮ３  イネーブル信号
Ｄ  入力信号
Ｑ  出力信号
【図１】
2010206544.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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