(57)【要約】【課題】  電源電圧の変動に応じて変化する発振周波数の補正が容易な、帰還型発振回路を提供すること。【解決手段】  本発明にかかる発振回路は、電源電圧が電源電圧端子ＶＤＤに印加され、発振周波数信号を出力する帰還ループ回路を備えた発振回路である。電源電圧端子ＶＤＤと、帰還ループ回路にそれぞれ接続され、電源電圧端子ＶＤＤに印加された電源電圧に応じて、帰還ループ回路における時定数を補正する補正回路１００を備えることを特徴とする。このような構成により、電源電圧の変動に応じて変化する発振周波数を容易に補正することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧が電源電圧端子に印加され、発振周波数信号を出力する帰還ループ回路を備えた発振回路であって、
前記電源電圧端子と、前記帰還ループ回路にそれぞれ接続され、
前記電源電圧端子に印加された電源電圧に応じて、前記帰還ループ回路における時定数を補正する補正回路を備えた発振回路。
【請求項２】
前記補正回路は、
前記帰還ループ回路上のノードと一方の端子が接続された容量素子と、
前記容量素子の他方の端子と接続されるとともに、前記電源電圧端子と接続された制御回路とを備え、
前記制御回路は、前記電源電圧に応じて、前記容量素子の他方の端子と接地電圧端子間の抵抗値を制御することを特徴とする請求項１記載の発振回路。
【請求項３】
前記制御回路は、
前記電源電圧端子に一方の端子が接続された抵抗素子と、
前記抵抗素子と接地電圧端子の間に接続された第１のトランジスタと、
前記抵抗素子と接地電圧端子の間に接続され、前記容量素子の他方の端子と接続された第２のトランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタの制御端子が前記抵抗素子の他方の端子に接続されていることを特徴とする請求項２記載の発振回路。
【請求項４】
前記電源電圧端子と前記抵抗素子の一方の端子間に、前記電源電圧の変動に対する前記時定数の補正率を変更する付加回路をさらに備えたことを特徴とする請求項１〜３いずれかに記載の発振回路。
【請求項５】
前記付加回路は、前記電源電圧端子に接続されたソース端子と、前記抵抗素子の一方の端子に接続されたドレイン端子と、前記抵抗素子の一方の端子に接続されたゲート端子とを備えた第３のトランジスタにより構成されていることを特徴とする請求項４記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関するものであり、特に発振周波数の補正に関する。
【背景技術】
【０００２】
近年、携帯電話などの携帯用電子機器に用いられている昇圧回路においては、消費電流の低減が課題となっている。そのため、昇圧回路に備えられた発振回路の発振周波数を下げる方法が提案されているが、発振周波数を変動させると昇圧回路の能力が低下するという問題がある。したがって、昇圧回路の能力を低下させずに消費電流を低減させるためには、発振周波数を安定させる必要がある。
【０００３】
その解決策が特許文献１において提案されている。図５は、特許文献１に記載された発振回路を示す。図５に示す回路は、電源電圧端子ＶＤＤ、接地電圧端子ＧＮＤ、発振出力端子ＯＳＣｏｕｔ、１段目インバータ回路Ｉ１、２段目インバータ回路Ｉ２、３段目インバータ回路Ｉ３、抵抗素子Ｒ１、容量素子Ｃ１を有する。なお、便宜上、記号「ＶＤＤ」「ＧＮＤ」「Ｒ１」「Ｃ１」はそれぞれ端子名を示すと同時に、電源電圧、接地電圧、抵抗値、容量値を示すものとする。
【０００４】
Ｉ１から出力された信号は、Ｉ２の入力端子に入力される。Ｉ２から出力された信号はＩ３の入力端子、及びＣ１の一方の端子に入力される。Ｉ３から出力された信号はＲ１の一方の端子に入力される。また、Ｉ３から出力された信号は、ＯＳＣｏｕｔの出力信号として出力される。Ｒ１の他方の端子から出力された信号は、Ｃ１の他方の端子、及びＩ１の入力端子に入力される。なお、Ｉ１、Ｉ２、Ｉ３の各インバータ回路における、高電位側の電源端子には電源電圧端子ＶＤＤがそれぞれ接続されている。また、Ｉ１、Ｉ２、Ｉ３の各インバータ回路における、低電位側の電源端子には、接地電圧端子ＧＮＤがそれぞれ接続されている。
【０００５】
Ｉ１、Ｉ２、及びＩ３が採用する回路構成は、一般的にリングオシレータとして知られている。したがって、図５に示す回路は、電源電圧ＶＤＤが印加されると発振を開始する。このとき、発振周波数は、主として抵抗値Ｒ１、容量値Ｃ１、並びにＩ１、Ｉ２、Ｉ３の駆動能力に基づいて決定される。なお、Ｉ１、Ｉ２、Ｉ３の各インバータの駆動能力に基づいて、各インバータを構成するトランジスタのオン抵抗値が算出される。
【０００６】
ここで、発振周波数は、抵抗値Ｒ１、及びＩ１、Ｉ２、Ｉ３を構成するトランジスタのオン抵抗値をそれぞれ加算した値に対し、容量値Ｃ１を乗じた値（時定数）の逆数に比例することが一般的に知られている。例えば、電源電圧ＶＤＤが下降した場合、図６Ａに示す例のように、Ｉ１、Ｉ２、Ｉ３の駆動能力が低下（オン抵抗が増加）する。その結果、図６Ｂに示すように、時定数は増加する。そして、図６Ｃに示すように、発振周波数は減少する。
【０００７】
このように、電源電圧ＶＤＤが何らかの要因で変動すると、Ｉ１、Ｉ２、Ｉ３の駆動能力が変動し、その結果、発振周波数が安定しないという問題が発生する。
【０００８】
特許文献１に記載された技術では、図５の回路に対して、抵抗素子Ｒ１や容量素子Ｃ１のプロセス特性を調整可能にしている。それにより、電源電圧ＶＤＤの変動に応じて変化する抵抗値Ｒ１や容量値Ｃ１の変動率を調整することができる。つまり、電源電圧ＶＤＤの上昇による発振周波数の増加を抑制することが可能である。
【０００９】
例えば、電源電圧ＶＤＤが上昇することによって発振周波数が増加する場合を考える。このような場合、例えば、電源電圧ＶＤＤの上昇に応じて容量値Ｃ１が増加するように特性を調整することによって、時定数を増加させ、発振周波数を安定させる対策を行っている。
このように、従来発明では、電源電圧によって変動する発振周波数を安定させるために、抵抗素子Ｒ１や容量素子Ｃ１のプロセス特性を調整する必要がある。しかし、このプロセス特性の調整は非常に複雑であり、開発工数や費用が増大するという問題があった。
【特許文献１】特開２００６−１６５５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように、従来発明では、電源電圧によって変動する発振周波数を安定させるために、抵抗素子Ｒ１や容量素子Ｃ１のプロセス特性を調整する必要がある。しかし、このプロセス特性の調整は非常に複雑であり、開発工数や費用が増大するという問題があった。
【課題を解決するための手段】
【００１１】
本発明にかかる発振回路は、電源電圧が電源電圧端子に印加され、発振周波数信号を出力する帰還ループ回路を備えた発振回路であって、前記電源電圧端子と、前記帰還ループ回路にそれぞれ接続され、前記電源電圧端子に印加された電源電圧に応じて、前記帰還ループ回路における時定数を補正する補正回路（例えば、本発明の実施の形態１における補正回路１００）を備えることを特徴とする。
【００１２】
上述のような特徴を有することにより、電源電圧の変動に応じて変化する発振周波数を、補正回路１００を構成する各素子の条件を調整することによって、容易に補正することができる。
【発明の効果】
【００１３】
本発明により、電源電圧の変動に応じて変化する発振周波数の補正が容易な、帰還型発振回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
発明の実施の形態１
まず、図１を用いて、本発明の実施の形態１にかかる帰還型発振回路の構成について説明する。図１に示す回路は、図５に示す従来回路のほかに、さらに補正回路１００を備えている。補正回路１００は、抵抗素子Ｒ２、ＮｃｈＦＥＴＭ１、ＮｃｈＦＥＴＭ２、容量素子Ｃ２で構成されており、電源電圧ＶＤＤの変動に応じて、発振回路における帰還の時定数を補正する機能を有する。また、補正回路１００を構成する抵抗素子Ｒ２、ＦＥＴＭ１、Ｍ２によって、電源電圧ＶＤＤの変動に応じてＭ２の抵抗値を制御する制御回路が構成されている。なお、便宜上、記号「Ｒ２」「Ｃ２」はそれぞれ端子名を示すと同時に、抵抗値、容量値を示すものとする。
【００１５】
まず、Ｉ１の出力端子はＩ２の入力端子に接続されている。Ｉ２の出力端子はＩ３の入力端子、及びＣ１の一方の端子に接続されている。Ｉ３の出力端子はＲ１の一方の端子に接続されている。さらに、Ｉ３の出力端子は、ＯＳＣｏｕｔの出力端子に接続されている。抵抗素子Ｒ１の他方の端子は、容量素子Ｃ１の他方の端子、Ｉ１の入力端子、及び容量素子Ｃ２の一方の端子に接続されている。
【００１６】
電源電圧端子ＶＤＤは抵抗素子Ｒ２の一方の端子に接続されている。さらに、電源電圧端子ＶＤＤは、Ｉ１、Ｉ２、Ｉ３の各インバータ回路における、高電位側の電源端子にそれぞれ接続されている。なお、Ｉ１、Ｉ２、Ｉ３の各インバータ回路における低電位側の電源端子には、接地電圧端子ＧＮＤがそれぞれ接続されている。
【００１７】
抵抗素子Ｒ２の他方の端子にはＭ１のドレイン、ゲート及び、Ｍ２のゲートが接続されている。容量素子Ｃ２の他方の端子には、Ｍ２のドレインが接続されている。また、Ｍ１及びＭ２のソースには接地電圧端子ＧＮＤがそれぞれ接続されている。
【００１８】
次に、図１を用いて、本発明の実施の形態１に係る帰還型発振回路の動作について説明する。
【００１９】
まず、Ｉ１から出力された信号はＩ２の入力端子に入力される。Ｉ２から出力された信号はＩ３の入力端子、及びＣ１の一方の端子に入力される。Ｉ３から出力された信号はＲ１の一方の端子に入力される。さらに、Ｉ３から出力された信号は、ＯＳＣｏｕｔの出力信号として出力される。抵抗素子Ｒ１の他方の端子から出力された信号は、容量素子Ｃ１の他方の端子、Ｉ１の入力端子、及び容量素子Ｃ２の一方の端子に入力される。
【００２０】
Ｉ１、Ｉ２、Ｉ３は従来回路と同様にリングオシレータを構成しているため、電源電圧ＶＤＤが印加されると発振を開始する。このとき、発振周波数は、主として抵抗値Ｒ１、容量値Ｃ１及びＩ１、Ｉ２、Ｉ３の駆動能力のほか、容量値Ｃ２、ＮｃｈＦＥＴＭ２の抵抗成分に基づいて決定される。
【００２１】
前記のように、補正回路１００を構成する抵抗素子Ｒ２の一方の端子には、電源電圧端子ＶＤＤが接続されている。また、抵抗素子Ｒ２の他方の端子はＭ１のドレイン、及びゲートに接続されている。このとき、Ｍ１に流れる電流値をｉ１、Ｍ１のドレイン−ソース間電圧をＶｍ１とする。その場合、以下の式で示すようにｉ１は電源電圧ＶＤＤに比例する。
ｉ１＝（ＶＤＤ−Ｖｍ１）／Ｒ２    −式１
【００２２】
また、補正回路１００に備えられているＭ１とＭ２は、カレントミラー回路構成を採用している。このとき、Ｍ２に流れる電流値をｉ２、Ｍ１とＭ２のカレントミラー比をＡとする。その場合、以下の式で示すようにｉ２はｉ１に比例する。
ｉ２＝Ａ・ｉ１    −式２
【００２３】
Ｍ２の一方の端子は接地電圧端子ＧＮＤに接続されている。そして、Ｍ２の他方の端子は容量素子Ｃ２の一方の端子に接続されている。したがって、Ｍ２のドレイン−ソース間に直流電流は流れない。しかし、Ｃ２の他方の端子は、発振回路を構成するＩ１の入力端子に接続されているため、発振回路によって生成された交流信号の影響を受ける。つまり、電流値ｉ１に比例した交流電流がＭ２のソース−ドレイン間に流れる。
【００２４】
Ｍ２の抵抗値をＲｍ２とすると、以下の式で示すような関係となる。
Ｒｍ２  ∝  １／ＶＤＤ    −式３
【００２５】
このとき、図１に示す発振回路の周波数は、主として抵抗値Ｒ１、容量値Ｃ１、Ｉ１、Ｉ２、Ｉ３の駆動能力のほか、容量値Ｃ２、抵抗値Ｒｍ２に基づいて決定される。例えば、電源電圧ＶＤＤが何らかの要因で上昇した場合、式３で示すようにＲｍ２は減少する。Ｒｍ２の一方の端子に接地電圧ＧＮＤが接続されているため、Ｒｍ２が小さくなるほど、発振回路を構成する帰還ループ回路から引き抜かれる電流量が大きくなる。その結果、帰還の時定数が大きくなり、発振周波数が減少する。つまり、補正回路１００を設けることによって、電源電圧ＶＤＤの上昇による発振周波数の増加を抑制することが可能である。
【００２６】
また、補正回路１００を構成する、抵抗素子Ｒ２、及びＭ１のサイズ、並びにＭ１とＭ２のカレントミラー比を調整することによって、電源電圧ＶＤＤの変動に応じた抵抗値Ｒｍ２の変動率を調整することができる。それにより、電源電圧ＶＤＤの変動に応じた発振周波数の増減率を調整することが可能である。
【００２７】
つまり、補正回路１００の補正量を小さくする（抵抗値Ｒｍ２の変動率を小さくする）と、図２Ａに示すように、電源電圧ＶＤＤの上昇に応じて発振周波数が増加する。また、補正回路１００の補正量を大きくする（抵抗値Ｒｍ２の変動率を大きくする）と、図２Ｃに示すように、電源電圧ＶＤＤの上昇に応じて発振周波数が減少する。あるいは、図２Ｂに示すように、電源電圧ＶＤＤが変化しても発振周波数が変動しないように補正量を調整することも可能である。
【００２８】
他方、図１に示す回路の消費電流は、主として、Ｉ１、Ｉ２、Ｉ３の各インバータの信号変化時に流れる電流と、容量素子Ｃ１に充電する電流で構成される。これらの消費電流は周波数に正比例して変化する。したがって、補正回路１００を使用して発振周波数の増加を抑制することによって、消費電流の増加を抑制することが可能である。
【００２９】
半導体製造工程において、補正回路１００を構成する、抵抗素子Ｒ２、及びＭ１のサイズ、並びにＭ１とＭ２のカレントミラー比等の調整は、それぞれ条件の異なる素子に接続状態を変更することによって調整可能である。したがって、従来発明のように抵抗素子や容量素子に対して、複雑なプロセス特性の調整を行う必要がない。しかも、同一ウエハ上に、補正条件の異なる複数の回路を構成することが可能である。
【００３０】
発明の実施の形態２
図３を用いて、本発明の実施の形態２に係る帰還型発振回路の構成について説明する。図３に示す回路は、図１の回路を構成する補正回路１００の代わりに、補正回路２００が設けられている。この補正回路２００は、補正回路１００を構成するＭ１、Ｍ２、抵抗素子Ｒ２、容量素子Ｃ２のほかに、さらに付加回路を備えている。付加回路は、電源電圧ＶＤＤの変動に対する時定数の補正率を変更するものであり、実際にはＰｃｈＦＥＴＭ３により構成されている。なお、補正回路２００以外の回路構成については、実施の形態１と同じであるため、説明は省略する。
【００３１】
Ｍ３のソースに電源電圧端子ＶＤＤが接続されている。Ｍ３のドレイン、ゲートには、抵抗素子Ｒ２の一方の端子が接続されている。抵抗素子Ｒ２の他方の端子には、電源電圧端子ＶＤＤは抵抗素子Ｒ２の一方の端子に接続されている。Ｍ１のドレイン、ゲート及び、Ｍ２のゲートが接続されている。容量素子Ｃ２の他方の端子には、Ｍ２のドレインが接続されている。また、Ｍ１及びＭ２のソースには接地電圧端子ＧＮＤがそれぞれ接続されている。
【００３２】
このとき、Ｍ１及びＭ３に流れる電流値をｉ１ａとする。Ｍ１のドレイン−ソース間電圧をＶｍ１とする。また、Ｍ３のドレイン−ソース間電圧をＶｍ３とする。その場合、ｉ１ａは以下の式で表すことができる。
i１ａ＝(ＶＤＤ−Ｖｍ１−Ｖｍ３）／Ｒ２    −式４
一方、補正回路１００を有する図１の回路の場合、Ｍ１に流れる電流値ｉ１は、前記式１で表すことができる。式１と式４を比較してもわかるように、図１の回路と図３の回路の場合において、それぞれＭ１に流れる電流値が異なる。
【００３３】
例えば、電源電圧ＶＤＤが５Ｖ、Ｖｍ１及びＶｍ３が１Ｖ、容量値Ｒ２が１ｋΩの場合を考えてみる。図１の回路において、Ｍ１に流れる電流値ｉ１は、式１から以下のように求められる。
ｉ１＝（５−１）／１０００＝０．００４Ａ  →  ４ｍＡ  −式５
【００３４】
このとき、何らかの要因で電源電圧ＶＤＤが４．５Ｖに変動したとする。つまり、電源電圧ＶＤＤが１０％分減少したとする。その場合、Ｍ１に流れる電流値ｉ１は、式１から以下のように求められる。
ｉ１＝（４．５−１）／１０００＝０．００３５Ａ  →  ３．５ｍＡ  −式６
したがって、電源電圧ＶＤＤの変化率が−１０％の場合、電流値ｉ１の変化率は−１２．５％であることがわかる。なお、Ｖｍ１及びＶｍ３のドレイン電流変化による電圧変化は微少であるため、本例では考慮していない。
【００３５】
一方、図３の回路において、Ｍ１に流れる電流値ｉ１ａは、式４から以下のように求められる。
i１ａ＝（５−１−１）／１０００＝０.００３Ａ  →  ３ｍＡ  −式７
このとき、何らかの要因で電源電圧ＶＤＤが４．５Ｖに変動したとする。その場合、Ｍ１に流れる電流値ｉ１ａは、式４から以下のように求められる。
i１ａ＝（４.５−１−１）／１０００＝０.００２５Ａ  →  ２.５ｍＡ  −式８
したがって、電源電圧ＶＤＤの変化率が−１０％の場合、電流値ｉ１ａの変化率は−１６．７％であることがわかる。すなわち、実施の形態２の図３に示す回路では、電源電圧ＶＤＤの変動に応じた電流値ｉ１ａの変動率を大きくすることが可能である。
【００３６】
なお、補正回路２００に備えられているＭ１とＭ２は、補正回路１００の場合と同様に、カレントミラー回路構成を採用している。Ｍ２に流れる電流値をｉ２ａとすると、前記式２に示すように、Ｍ２に流れる電流値ｉ２ａはＭ１に流れる電流値ｉ１ａに比例する。したがって、実施の形態２の図３に示す回路では、電源電圧ＶＤＤの変動に応じた電流値ｉ２ａの変動率を大きくすることが可能である。その結果、補正回路２００における、電源電圧ＶＤＤの変動に応じた発振周波数の増減率を大きくすることが可能である。
【００３７】
他方、図４に示すように、Ｉ１、Ｉ２、Ｉ３の各インバータをＰｃｈＦＥＴＭ４、ＮｃｈＦＥＴＭ５で構成することが可能であるが、このとき、製造ばらつき等によって、ＰｃｈＦＥＴ或いはＮｃｈＦＥＴの閾値電圧が変動した場合でも、発振周波数の安定化が可能である。例えば、ＰｃｈＦＥＴの閾値電圧が高くなった場合を考える。図４に示すインバータ回路の例では、信号入力端子５０１には、Ｍ４のゲート、Ｍ５のゲートが接続されている。Ｍ４のソースには、電源電圧端子ＶＤＤが接続されている。Ｍ４のドレインには、信号出力端子５０２、Ｍ５のドレインが接続されている。Ｍ５のソースには接地電圧端子ＧＮＤが接続されている。
【００３８】
このとき、図５に示す従来回路では、ＰｃｈＦＥＴの閾値電圧が上昇することによって、ＰｃｈＦＥＴＭ４を有する各インバータ回路の駆動能力が低下（オン抵抗が増加）する。したがって、帰還の時定数が大きくなり、発振周波数が減少してしまう。しかし、補正回路２００を有する図３の回路では、ＰｃｈＦＥＴＭ３の閾値電圧も上昇するため、Ｍ３のドレイン−ソース間電圧Ｖｍ３が増加する。また、Ｍ１に流れる電流値ｉ１ａは減少する。
【００３９】
Ｍ１とＭ２はカレントミラー回路構成を採用しているため、Ｍ２に流れる電流値ｉ２ａは、Ｍ１に流れる電流値ｉ１ａに比例する。したがって、電流値ｉ１ａの減少によって電流値ｉ２ａも減少する。その結果、発振周波数の減少が抑制される。
【００４０】
このように、製造ばらつきによってＰｃｈＦＥＴの閾値電圧が変動した場合でも、発振周波数の変動を抑制することが可能である。なお、ＮｃｈＦＥＴの閾値電圧が変動した場合でも、ＮｃｈＦＥＴＭ１を利用することによって、同様に発振周波数の変動を抑制することが可能である。
【００４１】
なお、実施の形態１の図１に示す回路の場合でも、ＮｃｈＦＥＴの製造ばらつきによる発振周波数の変動を抑制することが可能である。
【００４２】
また、実施の形態１及び実施の形態２では、インバータ回路で構成されたリングオシレータの例について説明したが、これに限られず、抵抗、容量によって帰還の時定数が決定されるような他の帰還型発振回路の場合でも、同様に発振周波数の調整が可能である。
【００４３】
実施の形態１及び実施の形態２では、補正回路１００、２００を構成するＦＥＴの例について説明したが、これに限られず、バイポーラトランジスタ等の各種のトランジスタを用いてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明による実施の形態１の発振回路である。
【図２】本発明による実施の形態１の発振回路における、電源電圧変動時の発振周波数変動例を示すグラフである。
【図３】本発明による実施の形態２の帰還型発振回路である。
【図４】インバータ回路の例である。
【図５】従来技術の発振回路である。
【図６】従来技術の発振回路における、電源電圧変動時の発振周波数変動例を示すグラフである。
【符号の説明】
【００４５】
１００、２００    補正回路
５０１    信号入力端子
５０２    信号出力端子
Ｒ１〜Ｒ２    抵抗素子
Ｃ１〜Ｃ２    容量素子
Ｉ１〜Ｉ３    インバータ回路
Ｍ１、Ｍ２、Ｍ４    ＮｃｈＦＥＴ
Ｍ３、Ｍ５    ＰｃｈＦＥＴ
ＯＳＣｏｕｔ    発振出力端子
ＶＤＤ    電源電圧端子
ＧＮＤ    接地電圧端子
【図１】
2010041449.tif 000003
【図２】
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【図３】
2010041449.tif 000005
【図４】
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【図５】
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【図６】
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