(57)【要約】      （修正有）【課題】キャパシタ内蔵配線基板に載置した半導体素子に供給される異なる電源同士のクロストークを低減し、高速かつ安定に半導体素子を動作させ得る配線基板を提供する。【解決手段】本発明のキャパシタ内蔵配線基板１０は、コア材１１と、コア材に収容されるキャパシタ７０と、コア材の上下に絶縁層及び導体層を交互に積層形成した積層部２０、３０を備え、上部に半導体チップ６０が載置される。積層部２０の導体層２１には、第１の電源用／第２の電源用の各導体パターンが形成され、キャパシタは第１の領域と第２の領域を有し、導体層７１には、第１の正極用の端子電極を第１の電源に接続する導体パターンと、第２の正極用の端子電極を第２の電源に接続する導体パターンが形成されている。よって、同一の電源の各導体パターンを互いに同一のパターン形状として積層方向に直接対向させる構造を実現し、クロストークノイズの低減が可能となる。【選択図】図１
2010238826.tif 000002
【特許請求の範囲】
【請求項１】
コア材と、前記コア材に収容されるキャパシタと、前記コア材の上面側及び下面側に絶縁層及び導体層を交互に積層形成した積層部とを備え、前記積層部の上部に半導体素子を載置可能な配線基板であって、
前記積層部のうち前記キャパシタに近接する所定の導体層には、第１の電源の配線を含む第１の導体パターンと、第２の電源の配線を含む第２の導体パターンとが形成され、
前記キャパシタは、第１の正極と負極との間の容量を形成する第１の領域と、第２の正極と負極の間の容量を形成する第２の領域とを有し、
前記キャパシタのうち前記所定の導体層の側の表面には、前記第１の正極用の端子電極を前記第１の電源に接続する配線を含む第１のキャパシタ側導体パターンと、前記第２の正極用の端子電極を前記第２の電源に接続する配線を含む第２のキャパシタ側導体パターンとが形成され、
前記第１の導体パターンと前記第１のキャパシタ側導体パターンとは、互いに同一のパターン形状であって積層方向に直接対向し、前記第２の導体パターンと前記第２のキャパシタ側導体パターンとは、互いに同一のパターン形状であって積層方向に直接対向する、ことを特徴とするキャパシタ内蔵配線基板。
【請求項２】
前記キャパシタは、セラミック誘電体層と内部電極層とを交互に積層し、前記内部電極層に接続された複数のビア導体をアレイ状に配置した積層セラミックキャパシタであることを特徴とする請求項１に記載のキャパシタ内蔵配線基板。
【請求項３】
前記キャパシタの前記第１の領域には、前記第１の正極用の複数のビア導体と負極用の複数のビア導体がアレイ状に配置され、
前記キャパシタの前記第２の領域には、前記第２の正極用の複数のビア導体と負極用の複数のビア導体がアレイ状に配置される、
ことを特徴とする請求項２に記載のキャパシタ内蔵配線基板。
【請求項４】
前記第１のキャパシタ側導体パターンは、前記キャパシタの表面の中央部に形成され、前記第２のキャパシタ側導体パターンは、前記キャパシタの表面の周囲部に形成される、ことを特徴とする請求項１から３のいずれかに記載のキャパシタ内蔵配線基板。
【請求項５】
前記第１のキャパシタ側導体パターンは、前記中央部に加えて、前記中央部から前記周囲部の一部に突出して前記キャパシタの外縁に延設される突出部に形成されることを特徴とする請求項４に記載のキャパシタ内蔵配線基板。
【請求項６】
前記第１の電源は前記半導体素子の主要回路に供給される主電源であり、前記第２の電源は前記半導体素子のＩ／Ｏ回路に供給されるＩ／Ｏ回路用電源であることを特徴とする請求項１から５のいずれかに記載のキャパシタ内蔵配線基板。
【請求項７】
コア材と、前記コア材に収容されるキャパシタと、前記コア材の上面側及び下面側に絶縁層及び導体層を交互に積層形成した積層部とを備え、前記積層部の上部に半導体素子を載置可能な配線基板であって、
前記積層部のうち所定の導体層には、Ｎ個の異なる電源の配線の各々を含むＮ個の導体パターンが形成され、
前記キャパシタは、Ｎ個の正極の各々と負極との間の容量をそれぞれ形成するＮ個の領域を有し、
前記キャパシタの上面には、前記Ｎ個の正極用の各々の端子電極を前記Ｎ個の電源の各々に接続する配線を含むＮ個のキャパシタ側導体パターンが形成され、
前記Ｎ個の導体パターンの各々と、これに対応する前記Ｎ個のキャパシタ側導体パターンの各々は、互いに同一のパターン形状であって積層方向に直接対向することを特徴とするキャパシタ内蔵配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コア材に開口された収容穴部にキャパシタを収容したキャパシタ内蔵配線基板に関するものである。
【背景技術】
【０００２】
従来から、半導体素子を載置するためのパッケージの構造として、コア材とその上下に導体層及び絶縁層を交互に積層した配線積層部とからなる配線基板が広く知られている。この種の配線基板には、外部基板から半導体チップに対して電源を供給するための配線構造を設ける必要がある。半導体チップの動作の安定化及び高速化を図るためには、パッケージにキャパシタを配置して電源配線に接続し、半導体素子に供給される電源のノイズを除去することが望ましい。この場合、半導体基板上にキャパシタを搭載する構造は、そのための配置領域を確保する必要があり、かつキャパシタと半導体素子との配線距離が長くなって配線インピーダンスの増大につながる。よって、このような欠点を是正すべく、配線基板の内部にキャパシタを内蔵する構造が提案されている。
【０００３】
一方、近年の半導体素子は複数の電源を供給する構成が広く採用されている。例えば、プロセッサチップの場合、主要回路であるプロセッサコア部に第１の電源を供給し、周辺のＩ／Ｏ回路等に第２の電源を供給する構成が知られている。複数の異なる電源を半導体素子に供給するために、それぞれの半導体素子に対応する複数のキャパシタを上述のように配線基板に内蔵することも可能であるが、これは配線基板のサイズの増大を招くことから望ましくない。そのため、１つのキャパシタを複数の領域に区分し、それぞれの領域を正極と負極からなる容量として機能させ、複数の電源に接続可能な構造が提案されている（例えば、特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９６２９１号公報
【特許文献２】特開２００８−２７０３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の構造を採用したパッケージにおいて、例えば、複数の電源に対応して複数の領域に区分されるキャパシタをコア材に収容する場合、アレイ状にビア導体を配置し、その上下の端子電極を介して領域ごとに異なる電源に接続する必要がある。一方、配線基板の上部には、キャパシタの上面の導体層と近距離で対向配置される所定の導体層が形成され、その導体層には多様な導体パターンが含まれる。しかしながら、所定の導体層には、通常、複数の電源を伝送する導体パターンも含まれるものの、それぞれの導体パターンの配置が、その下方のキャパシタの領域区分に一致するとは限らない。例えば、第１の電源の導体パターンが上部の導体層に形成された部分の直下では、キャパシタの第２の電源用の領域と積層方向で重なるという位置関係が想定される。本来、異なる電源同士の干渉を避けるには両者の導体パターンを近接させないことが望ましいにもかかわらず、上記従来の構造では、異なる電源同士が所定の導体層とキャパシタの上面との間で近距離に配置される結果、クロストーク等を発生させる要因となり、半導体素子の動作性能を劣化させる恐れがあった。
【０００６】
本発明はこれらの問題を解決するためになされたものであり、キャパシタ内蔵配線基板に載置される半導体素子に複数の電源を供給する場合、キャパシタとその上面で対向する導体層との間で複数の電源に対応する領域区分を共通にし、異なる電源同士のクロストークを低減して半導体素子の高速かつ安定な動作を実現可能なキャパシタ内蔵配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のキャパシタ内蔵配線基板は、コア材と、前記コア材に収容されるキャパシタと、前記コア材の上面側及び下面側に絶縁層及び導体層を交互に積層形成した積層部とを備え、前記積層部の上部に半導体素子を載置可能に構成され、前記積層部のうち前記キャパシタに近接する所定の導体層には、第１の電源の配線を含む第１の導体パターンと、第２の電源の配線を含む第２の導体パターンとが形成され、前記キャパシタは、第１の正極と負極との間の容量を形成する第１の領域と、第２の正極と負極の間の容量を形成する第２の領域とを有し、前記キャパシタのうち前記所定の導体層の側の表面には、前記第１の正極用の端子電極を前記第１の電源に接続する配線を含む第１のキャパシタ側導体パターンと、前記第２の正極用の端子電極を前記第２の電源に接続する配線を含む第２のキャパシタ側導体パターンとが形成され、前記第１の導体パターンと前記第１のキャパシタ側導体パターンとは、互いに同一のパターン形状であって積層方向に直接対向し、前記第２の導体パターンと前記第２のキャパシタ側導体パターンとは、互いに同一のパターン形状であって積層方向に直接対向するように構成されている。
【０００８】
本発明の配線基板によれば、半導体素子を載置し、キャパシタを内蔵した配線基板において、複数の異なる電源を半導体素子に供給する場合、複数のキャパシタに応じて領域区分されたキャパシタがその上方の導体層に対向する配置であっても、同一の電源の導体パターン同士を同一のパターン形状として積層方向で対向させる一方、異なる電源の導体パターン同士が積層方向で直接対向する配置を避けることができる。よって、異なる電源の導体パターン同士が近距離で対向する際のクロストークの発生を防止でき、クロストークに起因する電源ノイズを抑制することが可能となる。
【０００９】
本発明の前記キャパシタとしては、セラミック誘電体層と内部電極層とを交互に積層し、前記内部電極層に接続された複数のビア導体をアレイ状に配置した積層セラミックキャパシタを採用することができる。この場合、前記キャパシタの前記第１の領域に、前記第１の正極用の複数のビア導体と負極用の複数のビア導体をアレイ状に配置し、前記キャパシタの前記第２の領域に、前記第２の正極用の複数のビア導体と負極用の複数のビア導体をアレイ状に配置してもよい。
【００１０】
本発明の前記キャパシタの表面において、前記第１のキャパシタ側導体パターンを中央部に形成し、前記第２のキャパシタ側導体パターンを周囲部に形成してもよい。この場合、前記第１のキャパシタ側導体パターンは、前記中央部から前記周囲部の一部に突出して前記キャパシタの外縁に延設される突出部を形成してもよい。
【００１１】
本発明において、前記第１の電源は前記半導体素子の主要回路に供給される主電源とし、前記第２の電源は前記半導体素子のＩ／Ｏ回路に供給されるＩ／Ｏ回路用電源としてもよい。
【００１２】
また、上記課題を解決するために、本発明のキャパシタ内蔵配線基板は、コア材と、前記コア材に収容されるキャパシタと、前記コア材の上面側及び下面側に絶縁層及び導体層を交互に積層形成した積層部とを備え、前記積層部の上部に半導体素子を載置可能に構成され、前記積層部のうち所定の導体層には、Ｎ個の異なる電源の配線の各々を含むＮ個の導体パターンが形成され、前記キャパシタは、Ｎ個の正極の各々と負極との間の容量をそれぞれ形成するＮ個の領域を有し、前記キャパシタの上面には、前記Ｎ個の正極用の各々の端子電極を前記Ｎ個の電源の各々に接続する配線を含むＮ個のキャパシタ側導体パターンが形成され、前記Ｎ個の導体パターンの各々と、これに対応する前記Ｎ個のキャパシタ側導体パターンの各々は、互いに同一のパターン形状であって積層方向に直接対向するように構成されている。
【発明の効果】
【００１３】
本発明によれば、複数の異なる電源を供給する必要のある半導体素子を載置したキャパシタ内蔵配線基板において、各々の電源のクロストークに起因する電源ノイズを抑制する場合、キャパシタの上面と上方の導体層との間で領域区分を共通にし、同一の電源の導体パターン同士を積層方向で対向させ、異なる電源の導体パターン同士が直接対向しないような配置を実現することができる。これにより、上記のクロストークを十分に低減し、クロストークに起因するノイズを抑制して半導体素子の高速かつ安定な動作を実現し得るキャパシタ内蔵配線基板を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態の配線基板１０の概略の断面構造を示す図である。
【図２】図１のキャパシタ７０の断面図である。
【図３】図１のキャパシタ７０の上面図である。
【図４】キャパシタ７０の導体層７１の領域Ｒ１における導体パターンの構成を部分的に拡大して示す図である。
【図５】図１の導体層２１のうち、積層方向でキャパシタ７０と対向する範囲の領域区分を示す図である。
【図６】導体層７１及びキャパシタ７０の領域区分の第１の変形例である。
【図７】導体層７１及びキャパシタ７０の領域区分の第２の変形例である。
【図８】導体層７１及びキャパシタ７０の領域区分の第３の変形例である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した配線基板の好適な実施形態について、図面を参照しながら説明する。
【００１６】
図１は、本実施形態の配線基板の概略の断面構造を示す図である。図１に示す配線基板１０は、コア材１１と、コア材１１の上面側の第１配線積層部２０と、コア材１１の下面側の第２配線積層部３０とを含む構造を有している。本実施形態の配線基板１０は、上部に半導体素子としての半導体チップ６０が載置されるとともに、その下方にキャパシタ７０が内蔵されている。
【００１７】
コア材１１は、例えば、ガラス繊維を含んだエポキシ樹脂からなる。コア材１１の上面には樹脂絶縁層１２が積層され、コア材１１の下面には樹脂絶縁層１３が積層されている。コア材１１には、中央を矩形状に貫通する収容穴部１１ａが形成され、この収容穴部１１ａにキャパシタ７０が埋め込まれた状態で収容されている。収容穴部１１ａとキャパシタ７０の側面との間隙部には、樹脂充填材５０が充填されている。本実施形態においてキャパシタ７０は、平面方向で２つの領域に区分され、２系統の電源系に接続される独立した２つの容量として機能するが、キャパシタ７０の詳細な構造については後述する。樹脂充填材５０としては、例えば高分子材料からなる熱硬化性樹脂が用いられる。樹脂充填材５０はキャパシタ７０を固定する役割を有し、キャパシタ７０及びコア材１１の変形を樹脂充填材５０が吸収するように作用する。
【００１８】
コア材１１には、所定箇所を積層方向に貫通する複数のスルーホール導体４２が形成されている。スルーホール導体４２の内部は、例えばガラスエポキシ等からなる閉塞体４３で埋められている。スルーホール導体４２及び閉塞体４３は上下に延伸され、コア材１１の上下の各樹脂絶縁層１２、１３を貫通し、上部の導体層２１と下部の導体層３１を積層方向に接続導通している。上部の樹脂絶縁層１２には、キャパシタ７０の上面に形成された導体層７１と、樹脂絶縁層１２の上面に形成された導体層２１を積層方向に接続導通する複数のビア導体１４が形成されている。また、下部の樹脂絶縁層１３には、キャパシタ７０の下面に形成された導体層７２と、樹脂絶縁層１３の下面に形成された導体層３１を積層方向に接続導通する複数のビア導体１５が形成されている。
【００１９】
なお、図１においては、キャパシタ７０の上面及び下面の位置がコア材１１の上面及び下面の位置と一致している場合を例示しているが、両者の上面及び下面の位置は一致していなくても本発明の適用は可能である。すなわち、コア材１１に比べ、キャパシタ７０の厚さが大きく収容穴部１１ａからはみ出す場合、あるいはキャパシタ７０の厚さが小さく凹状に収容される場合であってもよい。なお、キャパシタ７０の上面及び下面の各導体層７１、７２の構造については後述する。
【００２０】
第１配線積層部２０は、樹脂絶縁層１２の上面に形成された導体層２１と、導体層２１を挟んで樹脂絶縁層１２の上面に積層形成された樹脂絶縁層２２と、樹脂絶縁層２２の上面に形成された複数の端子パッド２３と、樹脂絶縁層２２の上面を覆うソルダーレジスト層２４とからなる構造を有する。樹脂絶縁層２２の所定位置には、導体層２１と端子パッド２３を積層方向に接続導通する複数のビア導体２５が設けられている。ソルダーレジスト層２４は、複数箇所が開口されて複数の端子パッド２３が露出し、そこに複数の半田バンプ４０が形成されている。各々の半田バンプ４０は、配線基板１０に載置される半導体チップ６０の各パッド６１に接続される。
【００２１】
第２配線積層部３０は、樹脂絶縁層１３の下面に形成された導体層３１と、導体層３１を挟んで樹脂絶縁層１３の下面に積層形成された樹脂絶縁層３２と、樹脂絶縁層３２の下面に形成された複数のＢＧＡ用パッド３３と、樹脂絶縁層３２の下面を覆うソルダーレジスト層３４とからなる構造を有する。樹脂絶縁層３２の所定位置には、導体層３１とＢＧＡ用パッド３３を積層方向に接続導通する複数のビア導体３５が設けられている。ソルダーレジスト層３４は、複数箇所が開口されて複数のＢＧＡ用パッド３３が露出し、そこに複数の半田ボール４１が接続される。配線基板１０をＢＧＡパッケージとして用いる場合、複数の半田ボール４１を介して、外部基材（不図示）と配線基板１０の各部との電気的接続が可能となる。
【００２２】
次に、図１のキャパシタ７０の構造について、図２〜図４を参照して説明する。それぞれ、図２にキャパシタ７０の断面図を示し、図３にキャパシタ７０の上面図を示している。本実施形態のキャパシタ７０は、いわゆるビアアレイタイプのキャパシタであり、例えばチタン酸バリウム等の高誘電率セラミックからなるセラミック焼結体を用いて、複数のセラミック誘電体層７３を積層形成した構造を有する。図２に示すように、キャパシタ７０は、その平面方向において中央部の領域Ｒ１（第１の領域）と周辺部の領域Ｒ２（第２の領域）とに区分されている。領域Ｒ１には、第１の正極と負極の間に第１の容量が形成され、領域Ｒ２には、第２の正極と負極の間に第２の容量が形成される。本実施形態においては、領域Ｒ１に形成される第１の容量を後述の電源電圧ＶＤＤ１（第１の電源）及びグランド（負極）の間に接続し、領域Ｒ２に形成される第２の容量を後述の電源電圧ＶＤＤ２（第２の電源）及びグランドの間に接続することを想定する。
【００２３】
領域Ｒ１において、各々のセラミック誘電体層７３の間には、内部電極層１０１と内部電極層１０２が交互に配置されている。一方の内部電極層１０１は第１の正極用の電極として機能し、他方の内部電極層１０２は負極用の電極として機能し、両電極が各セラミック誘電体層７３を挟んで対向することで第１の容量が形成される。また、領域Ｒ２において、各々のセラミック誘電体層７３の間には、内部電極層２０１と内部電極層２０２が交互に配置されている。一方の内部電極層２０１は第２の正極用の電極として機能し、他方の内部電極層２０２は負極用の電極として機能し、両電極が各セラミック誘電体層７３を挟んで対向することで第２の容量が形成される。なお、第１の容量と第２の容量の間の距離をある程度確保して干渉を抑えるため、キャパシタ７０の領域Ｒ１、Ｒ２の間に所定幅の境界部分を設ける構造になっている。
【００２４】
キャパシタ７０には、全てのセラミック誘電体層７３を積層方向に貫通する多数のビアホールにニッケル等を埋め込んだ複数のビア導体１１１、１１２、２１１、２１２が形成されている。領域Ｒ１では、各々のビア導体１１１が内部電極層１０１に接続され、かつ各々のビア導体１１２が内部電極層１０２に接続され、一方のビア導体１１１と他方のビア導体１１２が交互に配置されている。領域Ｒ２では、各々のビア導体２１１が内部電極層２０１に接続され、かつ各々のビア導体２１２が内部電極層２０２に接続され、一方のビア導体２１１と他方のビア導体２１２が交互に配置されている。
【００２５】
上述の複数のビア導体１１１、１１２、２１１、２１２のそれぞれは、その上端が端子電極１２１、１２２、２２１、２２２に接続され、その下端が端子電極１３１、１３２、２３１、２３２に接続されている。すなわち、領域Ｒ１では、一方のビア導体１１１が上方の端子電極１２１と下方の端子電極１３１を接続導通し、他方のビア導体１１２が上方の端子電極１２２と下方の端子電極１３２を接続導通している。また、領域Ｒ２では、一方のビア導体２１１が上方の端子電極２２１と下方の端子電極２３１を接続導通し、他方のビア導体２１２が上方の端子電極２２２と下方の端子電極２３２を接続導通している。
【００２６】
ここで、図３を参照すると、中央部の領域Ｒ１には、その一部が周辺部の領域Ｒ２に突出した２箇所の突出部Ｒ１ａが付随している。すなわち、キャパシタ７０の平面内において、領域Ｒ１は、図３の２箇所の突出部Ｒ１ａを介してキャパシタ７０の外縁に接し、領域Ｒ２は、領域Ｒ１を挟んで図３の左側及び右側の２つの対称領域を含んでいる。これらの突出部Ｒ１ａは、キャパシタ７０の作製時に導体層７１の領域Ｒ１に電解めっきを施す場合、外部に電極を取り出すために設けられている。図３に示すように、導体層７１の２方向に突出部Ｒ１ａを設けたので、多数のキャパシタ７０をパネル内に並べて効率的に電解めっきを施すことができる。
【００２７】
キャパシタ７０の導体層７１において、領域Ｒ１には、第１の正極用の端子電極１２１と負極用の端子電極１２２が交互に配置され、領域Ｒ２には、第２の正極用の端子電極２２１と負極用の端子電極２２２が交互に配置されている。図３では省略しているが、領域Ｒ１の端子電極１２１、１２２の下方には、ビア導体１１１、１１２及び端子電極１３１、１３２が重なって配置され、領域Ｒ２の端子電極２２１、２２２の下方には、ビア導体２１１、２１２及び端子電極２３１、２３２が重なって配置されている。なお、図３における配置は一例であって、それぞれの端子電極１２１、１２２、２２１、２２２の形状及び間隔は適宜に設定することができる。
【００２８】
図３では簡単のため、同形状の多数の端子電極１２１、１２２、２２１、２２２が規則的に配置されている状態を示しているが、実際には、領域Ｒ１には各々の端子電極１２１を電源電圧ＶＤＤ１に接続する導体パターンが形成され、領域Ｒ２には各々の端子電極２２１を電源電圧ＶＤＤ２に接続する導体パターンが形成されている。図４は、導体層７１の領域Ｒ１における導体パターンの構成を部分的に拡大して示す図である。図４に示すように、領域Ｒ１において、電源電圧ＶＤＤ１用の導体パターンＰ１は、第１の正極用の各々の端子電極１２１を一体的に接続するように形成される。一方、負極用の各々の端子電極１２２の外周部分には導体パターンＰ１が形成されず、各々の端子電極１２２と導体パターンＰ１が電気的に非接続の状態になっている。なお、領域Ｒ２の場合は、図４の端子電極１２１、１２２を端子電極２２１、２２２に置き換えれば同様の構成となる。
【００２９】
次に、キャパシタ７０と対向する上部の導体層２１の構成について図５を参照して説明する。図５は、導体層２１のうち、積層方向でキャパシタ７０と対向する範囲の領域区分を示している。図５に示すように、導体層２１は、中央部の領域Ｒ１１と周辺部の領域Ｒ１２とに区分されている。図３と図５を比較すると明らかなように、導体層２１の領域区分はキャパシタ７０の領域区分に合致し、導体層２１の領域Ｒ１１がキャパシタ７０の領域Ｒ１と同一のパターン形状であって積層方向で対向配置され、導体層２１の領域Ｒ１２がキャパシタ７０の領域Ｒ２と同一のパターン形状であって積層方向で対向配置されている。また、領域Ｒ１１は、キャパシタ７０の領域Ｒ１の突出部Ｒ１ａと同様、領域Ｒ１２に突出して外縁に接する２箇所の突出部Ｒ１１ａが付随している。
【００３０】
導体層２１において、領域Ｒ１１には一方の電源電圧ＶＤＤ１の配線となる導体パターンが形成され、領域Ｒ１２には他方の電源電圧ＶＤＤ２の配線となる導体パターンが形成されている。なお、領域Ｒ１１、Ｒ１２には、それぞれ部分的に他の導体パターンを含んでいてもよいが、電源電圧ＶＤＤ１の導体パターンが領域Ｒ１１の面積の大部分を占め、かつ電源電圧ＶＤＤ２の導体パターンが領域Ｒ１２の面積の大部分を占めることが望ましい。このように、キャパシタ７０と導体層２１との間では、領域Ｒ１と領域Ｒ１１により電源電圧ＶＤＤ１の導体パターンが積層方向で対向し、領域Ｒ２と領域Ｒ１２により電源電圧ＶＤＤ２の導体パターンが積層方向で対向する関係にある。
【００３１】
上述の本実施形態の構造により、キャパシタ７０と導体層２１が同一の領域区分で構成され、異なる電源電圧ＶＤＤ１、ＶＤＤ２の導体パターン同士が近距離で積層方向に直接対向する配置を避けることができる。仮に、異なる電源電圧ＶＤＤ１、ＶＤＤ２の導体パターン同士が近距離の積層方向で対向配置される場合は、両者の間のクロストークが増大する。これに対し、本実施形態の構造では、異なる電源電圧ＶＤＤ１、ＶＤＤ２の間のクロストークを十分に低減させることができ、クロストークに起因する電源ノイズを抑制することができる。半導体チップ６０において、例えば、電源電圧ＶＤＤ１はプロセッサコア部に供給される主電源として利用され、電源電圧ＶＤＤ２は周辺のＩ／Ｏ回路に供給される電源として利用される。一般にプロセッサ部と周辺のＩ／Ｏ回路との間の干渉が生じると、半導体チップ６０の動作に不具合を生じる恐れがあるが、本実施形態の構造を採用してノイズを抑制することにより、半導体チップ６０において高速かつ安定な動作を実現可能となる。
【００３２】
以上、本実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で多様な変更を施すことができる。特に、キャパシタ７０の領域区分と、これに対向する導体層２１の領域区分については様々な変形例がある。以下、図６〜図８には、図５に対応する導体層２１の領域区分と、それに重なるキャパシタ７０の領域区分に関する変形例をそれぞれ示している。なお、図６〜図８は、導体層２１及びキャパシタ７０の領域区分が同一であることを前提として示した図である。
【００３３】
図６の変形例では、上述の領域Ｒ１、Ｒ１１に付随する突出部Ｒ１ａ、Ｒ１１ａを設けない場合の領域区分を示している。すなわち、中央部に矩形の領域Ｒ１、Ｒ１１が設けられ、その周囲を取り囲む周辺部の領域Ｒ２、Ｒ１２が設けられている。図６においては、中央部の領域Ｒ１、Ｒ１１が島状に配置されるが、キャパシタ７０の作製上の制約が特にない場合は図６の変形例の構造を採用することができる。
【００３４】
図７の変形例では、領域Ｒ１、Ｒ１１と領域Ｒ２、Ｒ１２が平面方向の両側に配置される場合の領域区分を示している。すなわち、図７の右半分に領域Ｒ１、Ｒ１１が設けられ、図７の左半分に領域Ｒ２、Ｒ１２が設けられている。例えば、２つの半導体チップ６０が載置される配線基板１０において、図７の右半分の上方に一方の半導体チップ６０を、図７の左半分の上方に他方の半導体チップ６０をそれぞれ配置し、両者を別電源にする場合に図７の変形例の構造を採用することができる。
【００３５】
図８の変形例では、領域Ｒ１、Ｒ１１及び領域Ｒ２、Ｒ１２に加えて、領域Ｒ３、Ｒ１３を含めた３領域が配置される場合の領域区分を示している。すなわち、図８の中央に領域Ｒ１、Ｒ１１が設けられ、図８の左側に領域Ｒ２、Ｒ１２が設けられ、図８の右側に新たに領域Ｒ３、Ｒ１３を設け、それぞれを順に電源電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３に接続したものである。例えば、配線基板１０上に別電源の３つの半導体チップ６０を載置する場合のほか、１つの半導体チップ６０の領域ごとに３電源を供給する場合において、図８の変形例の構造を採用することができる。
【００３６】
なお、図８の変形例をさらに一般化し、導体層２１及びキャパシタ７０をそれぞれＮ個の領域に区分し、各々の領域に異なるＮ個の電源用の導体パターンを形成する場合であっても、本発明の適用が可能である。
【符号の説明】
【００３７】
１０…配線基板
１１…コア材
１１ａ…収容穴部
２１、３１…導体層
１２、１３、２２、３２…樹脂絶縁層
１４、１５、２５、３５…ビア導体
２０…第１配線積層部
２３…端子パッド
２４、３４…ソルダーレジスト層
３０…第２配線積層部
３３…ＢＧＡ用パッド
４０…半田バンプ
４１…半田ボール
４２…スルーホール導体
４３…閉塞体
５０…樹脂充填材
６０…半導体チップ
６１…パッド
７０…キャパシタ
７１、７２…導体層
７３…誘電体層
１０１、１０２、２０１、２０２…内部電極層
１１１、１１２、２１１、２１２…ビア導体
１２１、１２２、１３１、１３２、２２１、２２２、２３１、２３２…端子電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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