(57)【要約】【課題】  試験時間の短縮化を図ったフラッシュメモリのアドレス線及び試験装置の試験方法及び試験装置を提供することを課題とする。【解決手段】  全ての記憶を第１データ値にする第１工程と、特定のアドレス線を第１アドレス値に、その他のアドレス線を第２アドレス値に設定し、設定されたアドレスが示す記憶単位のうち特定の記憶を第２データ値とし、他の記憶は第１データ値とする書き込みを記憶単位に行う第２工程と、特定のアドレス線以外の他のアドレス線を第１アドレス値に設定し、特定の記憶と記憶単位上の位置が異なる記憶を第２データ値として、第２工程を行う第３工程と、第２工程と第３工程を繰り返し行った後に、全てのアドレス線を第２アドレス値に設定したアドレスが示す記憶単位を検査する第４工程とを有する。【選択図】図２
2010097330.tif 000002
【特許請求の範囲】
【請求項１】
第１データ値又は第２データ値を格納する記憶を複数有し、複数のアドレス線によって記憶単位毎に複数の前記記憶を管理し、前記記憶の前記第１データ値から前記第２データ値への変更は前記記憶毎に実行可能で、かつ前記第２データ値から前記第１データ値への変更は複数の前記記憶毎に実行するメモリのアドレス線の試験方法であって、
全ての前記記憶を第１データ値にする第１工程と、
特定の前記アドレス線を第１アドレス値に、その他の前記アドレス線を第２アドレス値に設定し、設定されたアドレスが示す前記記憶単位のうち特定の前記記憶を前記第２データ値とし、他の前記記憶は前記第１データ値とする書き込みを前記記憶単位に行う第２工程と、
前記特定のアドレス線以外の他の前記アドレス線を前記第１アドレス値に設定し、前記特定の記憶と前記記憶単位上の位置が異なる前記記憶を前記第２データ値として、前記第２工程を行う第３工程と、
前記第２工程と前記第３工程を繰り返し行った後に、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位を検査する第４工程と
を有するアドレス線の試験方法。
【請求項２】
前記第４工程は、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位内の、前記第２データ値を示す前記記憶を抽出し、前記記憶の前記記憶単位上の位置から、異常が生じた前記アドレス線を特定する工程である、請求項１記載のアドレス線の試験方法。
【請求項３】
第１データ値又は第２データ値を格納する記憶を複数有し、複数のアドレス線によって記憶単位毎に複数の前記記憶を管理し、前記記憶の前記第１データ値から前記第２データ値への変更は前記記憶毎に実行し、かつ前記第２データ値から前記第１データ値への変更は複数の前記記憶毎に実行するメモリのアドレス線の試験装置であって、
全ての前記記憶を第１データ値にする第１手段と、
特定の前記アドレス線を第１アドレス値に、その他の前記アドレス線を第２アドレス値に設定し、設定されたアドレスが示す前記記憶単位のうち特定の前記記憶を前記第２データ値とし、他の前記記憶は前記第１データ値とする書き込みを前記記憶単位に行う第２手段と、
前記特定のアドレス線以外の他の前記アドレス線を前記第１アドレス値に設定し、前記特定の記憶と前記記憶単位上の位置が異なる前記記憶を前記第２データ値として、前記第２手段によって実行される工程を行う第３手段と、
前記第２手段と前記第３手段によって実行される工程を繰り返し行った後に、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位を検査する第４手段と
を有するアドレス線の試験装置。
【請求項４】
前記第４手段は、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位内の、前記第２データ値を示す前記記憶を抽出し、前記記憶の前記記憶単位上の位置から、異常が生じた前記アドレス線を特定する、請求項３記載のアドレス線の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
フラッシュメモリに接続されるアドレス線の試験方法及び試験装置に関する。
【背景技術】
【０００２】
メモリデバイスが実装されたプリント配線基板等の電気回路の試験では、メモリデバイスに接続される配線の試験を行う。特に、接続不良の検出が難しいアドレス線の故障の検出は、メモリデバイスを用いた製品の配線試験において重要である。
【０００３】
メモリデバイスを用いた電子機器には、例えば、携帯電話やＰＣ（Personal Computer：パーソナルコンピュータ（パソコン））等がある。
【０００４】
このような電子機器において、メモリデバイスは、アドレス線を接続するための複数のアドレス信号ピン、データ線を接続するための複数のデータ信号ピン、制御信号線を接続するための複数のコントロール信号ピンを有する。
【０００５】
各信号ピンは、メモリバスを介してＭＰＵ（Micro Processing Unit：マイクロプロセッシングユニット（マイクロプロセッサ））等のフラッシュメモリを制御するデバイスに接続される。
【０００６】
試験は、ＭＰＵ等のメモリデバイスを制御するデバイスがメモリバスの信号を制御しメモリデバイスにデータを記憶させることによって行われており、例えば、次のような手法がある。
【０００７】
すべてのアドレスビットを０もしくは１としたアドレス（先頭アドレス又は最終アドレス）にデータ１を書き込み（１回目の書き込み）、次に、試験対象となるアドレス線のみに異なる信号値（データ２）を書き込む（＝２回目の書き込み）。
【０００８】
そして、１回目の書き込みを行ったアドレスからデータを読み出し、読み出したデータが１回目の書き込み値のままである場合は故障なしと判定し、２回目の書き込み値の場合は故障ありと判定する。
【０００９】
ところで、メモリデバイスの中でも、フラッシュメモリには、主に次のような特徴がある。
（１）データの書き込みは「プログラム」といい、プログラム前にはデータのイレーズ（消去）が必要である。イレーズされた場合、すべてのデータビットは“１”となる。書き込み、又は消去は、ブロック単位（例えば、数１０ｋワード〜数１００ｋワード）、もしくは全領域での一括処理となる。
（２）プログラムはワード（８ビット/１６ビット）単位での書き込みとなり、書き込む値が“１”のデータビットは“１”のままとなり、書き込む値が“０”のデータビットは、イレーズされたデータ値“１”からプログラムされた値“０”に変更される。
（３）プログラムされてデータ値が“０”になったビットは、イレーズが行われない限り、“１”に戻ることはない。
【特許文献１】特開平９−１３９１００号公報
【特許文献２】特開平５−１７３９００号公報
【特許文献３】特開２００６−３３１１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
フラッシュメモリのイレーズ処理は、数秒から〜数十秒程度必要とする。特許文献２のように、アドレス線毎に２回の書き込みと１回の読み出しで試験を行うと、アドレス線の本数分のイレーズ処理が発生する。
【００１１】
そこで、イレーズ回数を少なくして試験時間の短縮化を図ったフラッシュメモリのアドレス線の試験方法及び試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の実施の形態の一観点のアドレス線の試験方法は、第１データ値又は第２データ値を格納する記憶を複数有し、複数のアドレス線によって記憶単位毎に複数の前記記憶を管理し、前記記憶の前記第１データ値から前記第２データ値への変更は前記記憶毎に実行可能で、かつ前記第２データ値から前記第１データ値への変更は複数の前記記憶毎に実行するメモリのアドレス線の試験方法であって、全ての前記記憶を第１データ値にする第１工程と、特定の前記アドレス線を第１アドレス値に、その他の前記アドレス線を第２アドレス値に設定し、設定されたアドレスが示す前記記憶単位のうち特定の前記記憶を前記第２データ値とし、他の前記記憶は前記第１データ値とする書き込みを前記記憶単位に行う第２工程と、前記特定のアドレス線以外の他の前記アドレス線を前記第１アドレス値に設定し、前記特定の記憶と前記記憶単位上の位置が異なる前記記憶を前記第２データ値として、前記第２工程を行う第３工程と、前記第２工程と前記第３工程を繰り返し行った後に、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位を検査する第４工程とを有する。
【発明の効果】
【００１３】
試験時間の短縮化を図ったフラッシュメモリのアドレス線の試験方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明のアドレス線の試験方法及び試験装置を適用した実施の形態について説明する。
【００１５】
図１は、本実施の形態のアドレス線の試験方法及び試験装置で試験を行うフラッシュメモリの構成を概略的に示す図である。
【００１６】
フラッシュメモリ１は、アドレス線Ａ０〜Ａｎ、データ線Ｄ０〜Ｄｎ、及び制御線を介してＭＰＵ２に接続されている。ＭＰＵ２から出力されるアドレスは、アドレス線Ａ０〜Ａｎを経てフラッシュメモリ１に伝送され、制御線を経て伝送される書き込み信号／消去信号により、指定されたアドレスのデータが書き換えられる。各アドレスのデータは、データ線Ｄ０〜Ｄｎを通じてＭＰＵ２によって読み取られる。
【００１７】
フラッシュメモリ１では、データの書き込み（以下、プログラムと称す）は、ワード単位で行われ、データの消去（以下、イレーズと称す）は、フラッシュメモリ１の全体、又はブロック単位で行われる。なお、ここでは、説明の便宜上、イレーズはすべてのアドレスに対して（すなわちフラッシュメモリ１の全体に）行われることとする。
【００１８】
フラッシュメモリ１では、イレーズされると、すべてのデータビットのデータ値は“１”となり、プログラムされると、指定されたデータビットのデータ値だけが“０”となる。データ値を“１”に戻すためには、イレーズを行う必要がある。
【００１９】
なお、整数ｎは、例えば、８又は１６であり、８ビットのワード単位、又は１６ビットのワード単位でプログラムが行われることになる。
【００２０】
図２は、本実施の形態のフラッシュメモリのアドレス線の試験方法により、アドレス線の０スタック故障を検出する原理を説明するための図であり、（ａ）はウォーキングパターンで各アドレスビットにプログラムを行う様子とデータビットの関係を示す図、（ｂ）は先頭アドレスのアドレスビットとデータビットを示す図、（ｃ）は故障状態の具体例を示す図である。
【００２１】
なお、０スタックとは、アドレス線Ａ０〜Ａｎのうちの１又は複数のアドレス線に接続不良や断線が生じることにより、そのアドレス線に対応するアドレスビットの値が“０”に固定されてしまうことをいう。
【００２２】
本実施の形態のフラッシュメモリのアドレス線の試験方法では、まず、イレーズを行い、すべてのアドレスのデータビットを“１”にする。すなわち、アドレスビットＡｎ、・・・、Ａ４、Ａ３、Ａ２、Ａ１、Ａ０で定まるアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］にあるデータビットＤｎ、・・・、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０は、すべて“１”となる。
【００２３】
次に、アドレスビットＡｎ〜Ａ０をＡ０からウォーキングパターンで順番に１ビットだけ“１”としたアドレスを指定し、これと同時に、データビットＤｎ〜Ｄ０をＤ０からウォーキングパターンで順番に１ビットだけプログラムしてゆく。
【００２４】
これにより、図２（ａ）に示す状態が得られる。すなわち、Ａ０信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・００００１］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１０］となる。
【００２５】
Ａ１信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０００１０］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１０１］となる。
【００２６】
Ａ２信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・００１００］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１０１１］となる。
【００２７】
Ａ３信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０１０００］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１０１１１］となる。
【００２８】
Ａｎ信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・０００００］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［０・・・１１１１１］となる。
【００２９】
このように、ウォーキングパターンでＡ０から１ビットだけ“１”としたアドレスを指定しつつ、ウォーキングパターンでＤ０から１ビットだけプログラムを行うことにより、図２（ａ）に示すデータを得ることができる。
【００３０】
ここで、先頭アドレスはプログラムが行われていない。このため、すべてのアドレス線Ａｎ〜Ａ０が正しく接続されている場合は、図２（ｂ）に示すように、先頭アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０００００］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１１］となる。
【００３１】
しかしながら、例えば、アドレス線Ａ０に接続不良がある場合には、Ａ０信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・００００１］のデータビットＤ０をプログラムしようとしても、アドレスビットＡ０の値が“０”になってしまうため、先頭アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０００００］のデータが［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１０］となってしまう。
【００３２】
また、アドレス線Ａ１に接続不良がある場合には、Ａ１信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０００１０］のデータビットＤ１をプログラムしようとしても、アドレスビットＡ１の値が“０”になってしまうため、先頭アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０００００］のデータが［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１０１］となってしまう。
【００３３】
以下、同様に、アドレス線Ａｎに接続不良がある場合には、Ａｎ信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・０００００］のデータビットＤｎをプログラムしようとしても、アドレスビットＡｎの値が“０”になってしまうため、先頭アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０００００］のデータが［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［０・・・１１１１１］となってしまう。
【００３４】
本実施の形態のアドレス線の試験方法によれば、最初にイレーズによってすべてのデータビットを“１”にした状態で、ウォーキングパターンでＡ０から１ビットだけ“１”としたアドレスを指定しつつ、ウォーキングパターンでＤ０から１ビットだけプログラムを行い、最後に先頭アドレスのデータをＭＰＵ２で読み取ることにより、いずれかのアドレス線Ａｎ〜Ａ０の０スタック故障を検出することができる。
【００３５】
すなわち、図２（ｃ）に示すように、先頭アドレスのデータビットＤｎ〜Ｄ０のうち、Ｄ０のデータビットが“０”であれば、アドレス線Ａ０の故障を検出することができる。
【００３６】
また、先頭アドレスのデータＤｎ〜Ｄ０のうち、Ｄ１のデータビットが“０”であれば、アドレス線Ａ１の故障を検出でき、Ｄ２のデータビットが“０”であれば、アドレス線Ａ２の故障を検出できる。
【００３７】
同様に、Ｄ３のデータビットが“０”であれば、アドレス線Ａ３の故障を検出でき、Ｄｎのデータビットが“０”であれば、アドレス線Ａｎの故障を検出できる。
【００３８】
さらに、先頭アドレスのデータＤｎ〜Ｄ０のうち、Ｄ２とＤ３のデータビットが両方とも“０”であれば、アドレス線Ａ２とＡ３の故障を検出できる。このように、本実施の形態のアドレス線の試験方法によれば、複数のアドレス線に生じた故障を同時に検出することができる。
【００３９】
次に、図３を用いて、アドレス線Ａ０〜Ａｎのうちの１又は複数のアドレス線の故障により、そのアドレス線に対応するアドレスビットの値が“１”に固定された故障（以下、１スタック故障と称す）を検出する原理について説明する。
【００４０】
図３は、本実施の形態のフラッシュメモリのアドレス線の試験方法及び試験装置により、アドレス線の１スタック故障を検出する原理を説明するための図であり、（ａ）はウォーキングパターンで各アドレスビットにプログラムを行う様子とデータビットの関係を示す図、（ｂ）は最終アドレスのアドレスビットとデータビットを示す図、（ｃ）は故障状態の具体例を示す図である。
【００４１】
本実施の形態のアドレス線の試験方法による１スタック故障の検出原理は、０スタック故障の検出原理に準ずる。このため、０スタック故障の検出原理との相違点を中心に説明する。１スタック故障の検出には、最終アドレスのデータを用いる。
【００４２】
本実施の形態のフラッシュメモリのアドレス線の試験方法では、まず、イレーズを行い、すべてのアドレスのデータビットを“１”にする。すなわち、アドレスビットＡｎ、・・・、Ａ４、Ａ３、Ａ２、Ａ１、Ａ０で定まるアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］にあるデータビットＤｎ、・・・、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０は、すべて“１”となる。
【００４３】
次に、アドレスビットＡｎ〜Ａ０をＡ０からウォーキングパターンで順番に１ビットだけ“０”としたアドレスを指定し、これと同時に、データビットＤｎ〜Ｄ０をＤ０からウォーキングパターンで順番に１ビットだけプログラムしてゆく。
【００４４】
これにより、図３（ａ）に示す状態が得られる。すなわち、Ａ０信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１０］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１０］となる。
【００４５】
Ａ１信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１０１］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１０１］となる。
【００４６】
Ａ２信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１０１１］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１０１１］となる。
【００４７】
Ａ３信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１０１１１］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１０１１１］となる。
【００４８】
Ａｎ信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・１１１１１］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［０・・・１１１１１］となる。
【００４９】
このように、ウォーキングパターンでＡ０から１ビットだけ“０”としたアドレスを指定しつつ、ウォーキングパターンでＤ０から１ビットだけプログラムを行うことにより、図３（ａ）に示すデータを得ることができる。
【００５０】
ここで、最終アドレスはプログラムが行われていない。このため、すべてのアドレス線Ａｎ〜Ａ０が正しく接続されている場合は、図３（ｂ）に示すように、最終アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１１］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１１］となる。
【００５１】
しかしながら、例えば、アドレス線Ａ０に接続不良がある場合には、Ａ０信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１０］のデータビットＤ０をプログラムしようとしても、アドレスビットＡ０の値が“１”になってしまうため、最終アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１１］のデータが［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１０］となってしまう。
【００５２】
また、アドレス線Ａ１に接続不良がある場合には、Ａ１信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１０１］のデータビットＤ１をプログラムしようとしても、アドレスビットＡ１の値が“１”になってしまうため、最終アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１１］のデータが［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１０１］となってしまう。
【００５３】
以下、同様に、アドレス線Ａｎに接続不良がある場合には、Ａｎ信号によってアドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・１１１１１］のデータビットＤｎをプログラムしようとしても、アドレスビットＡｎの値が“１”になってしまうため、最終アドレス［Ａｎ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１１］のデータが［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［０・・・１１１１１］となってしまう。
【００５４】
本実施の形態のアドレス線の試験方法によれば、最初にイレーズによってすべてのデータビットを“１”にした状態で、ウォーキングパターンでＡ０から１ビットだけ“０”としたアドレスを指定しつつ、ウォーキングパターンでＤ０から１ビットだけプログラムを行い、最後に最終アドレスのデータをＭＰＵ２で読み取ることにより、いずれかのアドレス線Ａｎ〜Ａ０の１スタック故障を検出することができる。
【００５５】
すなわち、図３（ｃ）に示すように、最終アドレスのデータビットＤｎ〜Ｄ０が“０”のものがあれば、対応するアドレス線の故障を検出することができる。これは、０スタック故障の検出原理と同一である。
【００５６】
図４は、本実施の形態のアドレス線の試験方法の処理手順を示す図である。フラッシュメモリ１では、一般に、データ最終ビット番号よりもアドレス最終ビット番号の方が大きい。このため、本実施の形態のアドレス線の試験方法の処理手順の説明においては、データ最終ビット番号をｎ、アドレス最終ビット番号をｍ（ｍ＞ｎ）とする。
【００５７】
図４に示す試験方法は、０スタック故障を検出する方法であり、本実施の形態のアドレス線の試験装置としてのＭＰＵ２によって実行される処理である。
【００５８】
まず、イレーズを行う（ステップＳ１）。これにより、すべてのアドレスのデータビットは“１”になる。ステップＳ１は、すべてのデータビットを第１アドレス値としての“１”にプログラムする第１工程であり、第１手段としてのＭＰＵ２によって実行される。
【００５９】
次に、試験を行うアドレスビットＡ［ｙ］のｙの値を０（ｙ＝０）に設定する（ステップＳ２）。すなわち、アドレスビットＡ０が指定される。
【００６０】
次いで、試験でプログラムを行うデータビットＤ［ｘ］のｘの値を０（ｘ＝０）に設定する（ステップＳ３）。すなわち、データビットＤ０が指定される。
【００６１】
次に、試験対象のアドレスビットを“１”（Ａ［ｙ］＝１）、他のアドレスビットを“０” （Ａ［ｙ］以外＝０）、プログラムするデータビットを“０”（Ｄ［ｘ］＝０）、他のデータビットを“１”（Ｄ［ｘ］以外＝１）とし、プログラムを行う（ステップＳ４）。
【００６２】
すなわち、Ａ０信号によってアドレス［Ａｍ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・００００１］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１０］となる。ステップＳ４は、アドレスビットのうちの１ビットを第１アドレス値“１”にするとともに、その他のアドレスビットを第２アドレス値“０”に設定して得るアドレスにあるデータビットのうちの特定の記憶である１ビットに第２データ値“０”を書き込む第２工程であり、第２手段としてのＭＰＵ２によって実行される。
【００６３】
次に、アドレスビット番号ｙがｍであるか否かを判定する（ステップＳ５）。アドレス最終ビット番号ｍまで処理を繰り返し実行するためである。
【００６４】
アドレスビット番号ｙがｍに満たない場合は（ステップＳ５でＮｏ）、データビット番号ｘがｎであるか否かを判定する（ステップＳ６）。データ最終ビット番号ｎまで処理を繰り返し実行するためである。
【００６５】
データビット番号ｘがｎに満たない場合は、ステップＳ７に手順が進行し、データビット番号ｘとアドレスビット番号ｙの値がインクリメントされる（ステップＳ７）。ステップＳ７が終了すると、手順はステップＳ４にリターンされ、ステップＳ６でデータビット番号ｘがｎに到達するまで、ステップＳ４〜Ｓ７の処理が繰り返し実行される。
【００６６】
これにより、アドレスビットＡｎ〜Ａ０をＡ０からウォーキングパターンで順番に１ビットだけ“１”としたアドレスを指定するとともに、データビットＤｎ〜Ｄ０をＤ０からウォーキングパターンで順番に１ビットだけプログラムしてゆく。
【００６７】
なお、ステップＳ７においてデータビット番号ｘとアドレスビット番号ｙの値をインクリメントしてアドレス線とデータビットをずらしながら第２工程であるステップＳ４の処理を繰り返し実行する工程は、第３手段としてのＭＰＵ２によって実行される第３工程である。
【００６８】
そして、この結果、図２（ａ）に示すようにウォーキングパターンでプログラムされたデータが得られる。
【００６９】
ステップＳ６でデータビット番号ｘがｎに到達したと判定すると、先頭アドレスを指定し（Ａ［０］〜Ａ［ｍ］＝０）、データを読み込む（ステップＳ８）。すなわち、先頭アドレス［Ａｍ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［０・・・０００００］のデータを読み込む。ステップＳ８は、アドレスビットをウォーキングパターンで１ビットずつ第１アドレス値“１”にするとともに、データビットにウォーキングパターンで１ビットずつ第２データ値“０”を書き込むことによって第２工程及び第３工程を繰り返し実行した後に、最終アドレスのデータを読み出す第４工程であり、第４手段としてのＭＰＵ２によって実行される。
【００７０】
次いで、すべてのデータビットが“１”（Ｄ［０］〜Ｄ［ｎ］＝１）であるか否かを判定する（ステップＳ９）。アドレス線の故障を検出するためである。
【００７１】
ステップＳ９において、いずれかのデータビットが“０”であった場合は、対応するアドレス線の故障であると判定する（ステップＳ１０）。これにより、いずれかのアドレス線の故障が検出される。
【００７２】
ここで、試験対象のメモリバスに故障が有るか無いかの確認が目的であれば、ステップＳ１０で試験を終了してもよい。
【００７３】
また、すべての故障検出が目的で、まだ試験していないアドレス線に故障が無いかどうか確認したい場合は、故障検出でプログラムされた先頭アドレスのデータビットを故障検出前の状態に戻すためイレーズをおこない（ステップＳ１１）、ステップＳ１２より処理を継続する。
【００７４】
なお、ステップＳ９において、すべてのデータビットが“１”で故障が無いと判定した場合は、アドレスビット番号ｙがｍに到達したか否かを判定する（ステップＳ１２）。アドレスビット番号ｙがアドレス最終ビット番号ｍに到達するまで処理を繰り返し実行するためである。
【００７５】
ステップＳ１２は全ての試験が終了したか判定するものである。
【００７６】
ステップＳ１２において、アドレスビット番号ｙがアドレス最終ビット番号ｍに到達したと判定した場合は、試験を終了する。
【００７７】
一方、ステップＳ１２において、アドレスビット番号ｙがｍに満たないと判定した場合は、ステップＳ１３に進行し、アドレスビット番号ｙをインクリメントする（ステップＳ１３）。ステップＳ１３が終了すると、手順はステップＳ３までリターンし、ステップＳ３〜Ｓ１３の処理が繰り返し実行される。
【００７８】
以上のように、本実施の形態のアドレス線の試験方法によれば、最初に一度すべてのデータビットをイレーズするだけで、すべてのアドレス線Ａ０〜Ａｎの０スタック故障を検出することができる。
【００７９】
図５は、本実施の形態のアドレス線の試験方法の処理手順を示す図である。この試験方法は、１スタック故障を検出する方法であり、ＭＰＵ２によって実行される処理である。
【００８０】
まず、イレーズを行う（ステップＳ１０１）。これにより、すべてのアドレスのデータビットは“１”になる。ステップＳ１０１は、すべてのデータビットを第１データ値としての“１”にプログラムする第１工程である。
【００８１】
次に、試験を行うアドレスビットＡ［ｙ］のｙの値を０（ｙ＝０）に設定する（ステップＳ１０２）。すなわち、アドレスビットＡ０が指定される。
【００８２】
次いで、試験を行うデータビットＤ［ｘ］のｘの値を０（ｘ＝０）に設定する（ステップＳ１０３）。すなわち、データビットＤ０が指定される。
【００８３】
次に、試験対象のアドレスビットを“０”（Ａ［ｙ］＝０）、他のアドレスビットを“１”
（Ａ［ｙ］以外＝１）、プログラムするデータビットを“０”（Ｄ［ｘ］＝０）、他のデータビットを“１”（Ｄ［ｘ］以外＝１）とし、プログラムを行う（ステップＳ１０４）。すなわち、Ａ０信号によってアドレス［Ａｍ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１０］のデータは、［Ｄｎ・・・Ｄ４Ｄ３Ｄ２Ｄ１Ｄ０］＝［１・・・１１１１０］となる。ステップＳ１０４は、アドレスビットのうちの１ビットを第２アドレス値“０”にするとともに、その他のアドレスビットを第１アドレス値“１”に設定して得るアドレスにあるデータビットのうちの特定の記憶である１ビットに第２データ値“０”を書き込む第２工程であり、第２手段としてのＭＰＵ２によって実行される。
【００８４】
次に、アドレスビット番号ｙがｍであるか否かを判定する（ステップＳ１０６）。アドレス最終ビット番号ｍまで処理を繰り返し実行するためである。
【００８５】
アドレスビット番号ｙがｍに満たない場合は（ステップＳ１０５でＮｏ）、データビット番号ｘがｎであるか否かを判定する（ステップＳ１０６）。データ最終ビット番号ｎまで処理を繰り返し実行するためである。
【００８６】
データビット番号ｘがｎに満たない場合は、ステップＳ１０７に手順が進行し、データビット番号ｘとアドレスビット番号ｙの値がインクリメントされる（ステップＳ１０７）。ステップＳ１０７が終了すると、手順はステップＳ１０４にリターンされ、ステップＳ１０６でデータビット番号ｘがｎに到達するまで、ステップＳ１０４〜Ｓ１０７の処理が繰り返し実行される。
【００８７】
これにより、アドレスビットＡｎ〜Ａ０をＡ０からウォーキングパターンで順番に１ビットだけ“０”としたアドレスを指定するとともに、データビットＤｎ〜Ｄ０をＤ０からウォーキングパターンで順番に１ビットだけプログラムしてゆく。
【００８８】
なお、ステップＳ１０７においてデータビット番号ｘとアドレスビット番号ｙの値をインクリメントしてアドレス線とデータビットをずらしながら第２工程であるステップＳ４の処理を繰り返し実行する工程は、第３手段としてのＭＰＵ２によって実行される第３工程である。
【００８９】
そして、この結果、図３（ａ）に示すようにウォーキングパターンでプログラムされたデータが得られる。
【００９０】
ステップＳ１０６でデータビット番号ｘがｎに到達したと判定すると、最終アドレスを指定し（Ａ［０］〜Ａ［ｍ］＝０）、データを読み込む（ステップＳ１０８）。すなわち、最終アドレス［Ａｍ・・・Ａ４Ａ３Ａ２Ａ１Ａ０］＝［１・・・１１１１１］のデータを読み込む。
【００９１】
ステップＳ１０８は、アドレスビットをウォーキングパターンで１ビットずつ第２アドレス値“０”にするとともに、データビットにウォーキングパターンで１ビットずつ第２データ値“０”を書き込むことによって第２工程及び第３工程を繰り返し実行した後に、最終アドレスのデータを読み出す第４工程であり、第４手段としてのＭＰＵ２によって実行される。
【００９２】
次いで、すべてのデータビットが“１”（Ｄ［０］〜Ｄ［ｎ］＝１）であるか否かを判定する（ステップＳ１０９）。アドレス線の故障を検出するためである。
【００９３】
ステップＳ１０９において、いずれかのデータビットが“０”であった場合は、対応するアドレス線の故障であると判定する（ステップＳ１１０）。これにより、いずれかのアドレス線の故障が検出される。
【００９４】
ステップＳ１０９の後は、０スタック故障を検出するためのステップＳ１０乃至Ｓ１３（図４参照）と同一内容のステップＳ１１０乃至Ｓ１１３が行われる。
【００９５】
なお、図５のステップＳ１０１からＳ１１３の１スタック検出のための処理を図４のＳ１からＳ１２の流れ図で示した０スタック故障検出試験終了後に続けて行えばステップＳ１０１のイレーズ処理は省略することができる。
【００９６】
以上のように、本実施の形態のアドレス線の試験方法によれば、最初に一度すべてのデータビットをイレーズするだけで、複数のアドレス線のスタック故障を検出することができる。
【００９７】
従来は、１つのアドレス線の試験を行う度にイレーズを行う必要があり、イレーズには数秒から〜数十秒程度の時間を有するため、本実施の形態のアドレス線の試験方法によれば、イレーズ回数を少なくして試験時間の大幅な短縮化を図ることできる。
【００９８】
以上、本実施の形態のアドレス線の試験方法によれば、最初に一度すべてのデータビットをイレーズするだけで、すべてのアドレス線Ａ０〜Ａｎの０スタック故障及び１スタック故障を検出することができ、イレーズ回数が少ないので、試験時間の大幅な短縮化を図ることできる。
【００９９】
また、試験に際しては、アドレス線の０スタック故障と１スタック故障を容易に判別することができる。
【０１００】
以上、本発明の例示的な実施の形態のアドレス線の試験方法及び試験装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
第１データ値又は第２データ値を格納する記憶を複数有し、複数のアドレス線によって記憶単位毎に複数の前記記憶を管理し、前記記憶の前記第１データ値から前記第２データ値への変更は前記記憶毎に実行可能で、かつ前記第２データ値から前記第１データ値への変更は複数の前記記憶毎に実行するメモリのアドレス線の試験方法であって、
全ての前記記憶を第１データ値にする第１工程と、
特定の前記アドレス線を第１アドレス値に、その他の前記アドレス線を第２アドレス値に設定し、設定されたアドレスが示す前記記憶単位のうち特定の前記記憶を前記第２データ値とし、他の前記記憶は前記第１データ値とする書き込みを前記記憶単位に行う第２工程と、
前記特定のアドレス線以外の他の前記アドレス線を前記第１アドレス値に設定し、前記特定の記憶と前記記憶単位上の位置が異なる前記記憶を前記第２データ値として、前記第２工程を行う第３工程と、
前記第２工程と前記第３工程を繰り返し行った後に、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位を検査する第４工程と
を有するアドレス線の試験方法。
（付記２）
前記第４工程は、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位内の、前記第２データ値を示す前記記憶を抽出し、前記記憶の前記記憶単位上の位置から、異常が生じた前記アドレス線を特定する工程である、付記１記載のアドレス線の試験方法。
（付記３）
第１データ値又は第２データ値を格納する記憶を複数有し、複数のアドレス線によって記憶単位毎に複数の前記記憶を管理し、前記記憶の前記第１データ値から前記第２データ値への変更は前記記憶毎に実行し、かつ前記第２データ値から前記第１データ値への変更は複数の前記記憶毎に実行するメモリのアドレス線の試験装置であって、
全ての前記記憶を第１データ値にする第１手段と、
特定の前記アドレス線を第１アドレス値に、その他の前記アドレス線を第２アドレス値に設定し、設定されたアドレスが示す前記記憶単位のうち特定の前記記憶を前記第２データ値とし、他の前記記憶は前記第１データ値とする書き込みを前記記憶単位に行う第２手段と、
前記特定のアドレス線以外の他の前記アドレス線を前記第１アドレス値に設定し、前記特定の記憶と前記記憶単位上の位置が異なる前記記憶を前記第２データ値として、前記第２工程を行う第３手段と、
前記第２工程と前記第３工程を繰り返し行った後に、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位を検査する第４手段と
を有するアドレス線の試験装置。
（付記４）
前記第４手段は、全ての前記アドレス線を第２アドレス値に設定したアドレスが示す前記記憶単位内の、前記第２データ値を示す前記記憶を抽出し、前記記憶の前記記憶単位上の位置から、異常が生じた前記アドレス線を特定する、付記３記載のアドレス線の試験装置。
【図面の簡単な説明】
【０１０１】
【図１】本実施の形態のアドレス線の試験方法及び試験装置で試験を行うフラッシュメモリの構成を概略的に示す図である。
【図２】本実施の形態のフラッシュメモリのアドレス線の試験方法により、アドレス線の０スタックを検出する原理を説明するための図であり、（ａ）はウォーキングパターンで各アドレスビットにプログラムを行う様子とデータビットの関係を示す図、（ｂ）は先頭アドレスのアドレスビットとデータビットを示す図、（ｃ）は故障状態の具体例を示す図である。
【図３】本実施の形態のフラッシュメモリのアドレス線の試験方法により、アドレス線の１スタックを検出する原理を説明するための図であり、（ａ）はウォーキングパターンで各アドレスビットにプログラムを行う様子とデータビットの関係を示す図、（ｂ）は最終アドレスのアドレスビットとデータビットを示す図、（ｃ）は故障状態の具体例を示す図である。
【図４】本実施の形態のアドレス線の試験方法の処理手順を示す図である。
【図５】本実施の形態のアドレス線の試験方法の処理手順を示す図である。
【符号の説明】
【０１０２】
１  フラッシュメモリ
２  ＭＰＵ
【図１】
2010097330.tif 000003
【図２】
2010097330.tif 000004
【図３】
2010097330.tif 000005
【図４】
2010097330.tif 000006
【図５】
2010097330.tif 000007