(57)【要約】【課題】  ビタビデコーダの基準レベル生成装置及び方法を提供する。【解決手段】  入力信号に対して適応的にビタビデコーダの最適の基準レベルを生成する装置及び方法に係り、該装置は、ビタビデコーダの入力信号に対する第１遅延された入力信号とビタビデコーダの出力信号とを利用してビタビデコーダの第１基準レベルを検出する第１基準レベル検出ユニットと、第１遅延された入力信号前後の１クロックサイクルに入力される第２遅延された入力信号及び第３遅延された入力信号と、ビタビデコーダの出力信号とを利用してビタビデコーダの第２基準レベルを検出する第２基準レベル検出ユニットと、第１基準レベル検出ユニットで演算された第１基準レベルに対する第１自乗レベルエラーと第２基準レベル検出ユニットで演算された第２基準レベルに対する第２自乗レベルエラーとを比較した結果を利用して第１基準レベルと第２基準レベルとのうち一つがビタビデコーダの基準レベルとして生成されるように制御する制御ユニットとを含む。【選択図】      図１
2010068517.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受信して基準レベルによって出力信号を出力するビタビデコーダの基準レベル生成装置において、
前記ビタビデコーダの入力信号に対する第１遅延された入力信号と、前記ビタビデコーダの出力信号とを利用し、前記ビタビデコーダの第１基準レベルを検出する第１基準レベル検出ユニットと、
前記第１遅延された入力信号前後の１クロックサイクルに入力される第２遅延された入力信号及び第３遅延された入力信号と、前記ビタビデコーダの出力信号とを利用し、前記ビタビデコーダの第２基準レベルを検出する第２基準レベル検出ユニットと、
前記第１基準レベル検出ユニットで演算された第１基準レベルに対する第１自乗レベルエラーと、前記第２基準レベル検出ユニットで演算された第２基準レベルに対する第２自乗レベルエラーとを比較した結果を利用し、前記第１基準レベルと前記第２基準レベルとのうち一つが前記ビタビデコーダの基準レベルとして生成されるように制御する制御ユニットとを含むビタビデコーダの基準レベル生成装置。
【請求項２】
前記第１基準レベル検出ユニットは、前記第１基準レベルと前記ビタビデコーダの入力信号との差を自乗して第１自乗レベルエラーを得て、
前記第２基準レベル検出ユニットは、前記第２基準レベルそれぞれと前記ビタビデコーダの入力信号との差を自乗し、前記第２自乗レベルエラーを得ることを特徴とする請求項１に記載のビタビデコーダの基準レベル生成装置。
【請求項３】
前記制御ユニットは、
前記第１自乗レベルエラーと前記第２自乗レベルエラーとのうち最も小さい値を有する前記第１基準レベル及び第２基準レベルのうちの一つを、前記基準レベルとして選択することを特徴とする請求項１に記載のビタビデコーダの基準レベル生成装置。
【請求項４】
前記第２基準レベル検出ユニットは、
前記第１遅延された入力信号より１クロックサイクル後に入力される前記第２遅延された入力信号を使用し、前記第２基準レベルのうち一つを検出する第１基準レベル検出部と、
前記第１遅延された入力信号より１クロックサイクル前に入力される前記第３遅延された入力信号を利用し、前記第２基準レベルのうち他の一つを検出する第２基準レベル検出部とを含み、
前記制御ユニットは、前記第１基準レベル検出ユニットと前記第２基準レベル検出ユニットとで計算された前記第１自乗レベルエラー及び前記第２自乗レベルエラーそれぞれのうち最小のものを有する前記第１基準レベル、及び第２基準レベルのうち一つを基準レベルとして選択することを特徴とする請求項１に記載のビタビデコーダの基準レベル生成装置。
【請求項５】
前記第１基準レベル検出ユニット、前記第１基準レベル検出部、及び前記第２基準レベル検出部は、それぞれ、
前記ビタビデコーダの入力信号を遅延する遅延器と、
前記ビタビデコーダの出力信号を所定ビット単位で保存し、この保存された信号を出力するバッファと、
前記バッファから出力される信号によって、前記遅延器から出力される信号を選択的に伝送するマルチプレクサと、
前記マルチプレクサを介して前記選択的に伝送される信号の平均値を検出して出力する複数個の平均値検出器を含む平均値検出器群であって、前記複数個の平均値検出器は、生成可能な基準レベル数に対応する数を有することを特徴とする平均値検出器群と、
前記平均値検出器群から出力される基準レベルを少なくとも一つ保存するメモリと、
前記メモリに保存された基準レベルのうち一つと前記ビタビデコーダの入力信号とを利用し、自乗レベルエラーを演算する自乗レベルエラー演算器とを含むことを特徴とし、
前記第１基準レベル検出部に含まれる遅延器は、前記第１基準レベル検出ユニットに含まれる遅延器から出力される入力信号の１クロックサイクル後に入力される信号を出力し、
前記第２基準レベル検出部に含まれる遅延器は、前記第１基準レベル検出ユニットに含まれる遅延器から出力される入力信号の１クロックサイクル前に入力される信号を出力することを特徴とする請求項４に記載のビタビデコーダの基準レベル生成装置。
【請求項６】
前記自乗レベルエラー演算器は、前記メモリに保存された基準レベルのうち理想的な基準レベルを利用することを特徴とする請求項５に記載のビタビデコーダの基準レベル生成装置。
【請求項７】
入力信号を受信して基準レベルによって出力信号を出力するビタビデコーダの基準レベル生成方法において、
前記ビタビデコーダの入力信号と出力信号とをそれぞれ受信する段階と、
第１遅延された入力信号と前記出力信号とを利用し、前記ビタビデコーダの第１基準レベルを検出する段階と、
前記第１遅延された入力信号の前後１クロックサイクルに入力される第２遅延された入力信号及び第３遅延された入力信号と前記出力信号とを利用し、前記ビタビデコーダの第２基準レベルを検出する段階と、
前記第１基準レベルに対する第１自乗レベルエラーと前記第２基準レベルに対する第２自乗レベルエラーとをそれぞれ演算する段階と、
前記第１自乗レベルエラーと前記第２自乗レベルエラーとを比較した結果を利用し、前記ビタビデコーダの基準レベルを選択する段階とを含むビタビデコーダの基準レベル生成方法。
【請求項８】
前記第１自乗レベルエラー演算は、前記ビタビデコーダの入力信号と前記検出された第１基準レベルとの差を自乗する段階を含み、
前記第２自乗レベルエラー演算は、前記ビタビデコーダの入力信号と前記第２基準レベルとの差を自乗する段階を含むことを特徴とする請求項７に記載のビタビデコーダの基準レベル生成方法。
【請求項９】
前記ビタビデコーダの基準レベルを選択する段階は、
前記第１自乗レベルエラーと前記第２自乗レベルエラーとのうち最も小さい値に対応する前記第１基準レベル、及び第２基準レベルのうち一つを基準レベルとして選択する段階を含むことを特徴とする請求項７に記載のビタビデコーダの基準レベル生成方法。
【請求項１０】
前記第２基準レベル検出段階は、
前記第１遅延された入力信号の１クロックサイクル後に入力される第２遅延された入力信号を利用して基準レベルを検出する段階と、
前記第１遅延された入力信号の１クロックサイクル前に入力される第２遅延された入力信号を利用して基準レベルを検出する段階とを含み、
前記第２基準レベルに対する第２自乗レベルエラーは、前記第２遅延された入力信号に対する自乗レベルエラーと前記第３遅延された入力信号に対する自乗レベルエラーとを含み、
前記ビタビデコーダの基準レベル選択段階は、前記第１自乗レベルエラーと前記第２自乗レベルエラーとのうち最も小さい値に対応する前記第１基準レベル、及び第２基準レベルのうち一つを、前記基準レベルとして選択することを特徴とする請求項７に記載のビタビデコーダの基準レベル生成方法。
【請求項１１】
前記自乗レベルエラー演算時に利用される基準レベルのうち一つは、前記検出された基準レベルのうち理想的な基準レベルであることを特徴とする請求項１０に記載のビタビデコーダの基準レベル生成方法。
【請求項１２】
基準レベルを使用して入力信号を出力信号に変換するビタビデコーダの基準レベルを生成する装置において、
第１入力信号と前記ビタビデコーダの出力信号とを利用して第１基準レベルを検出し、前記検出された第１基準レベルと前記ビタビデコーダの入力信号とを使用して第１エラーを演算する第１基準レベル検出ユニットと、
前記第１入力信号と時間的に異なる第２入力信号と、前記ビタビデコーダの出力信号とを利用し、前記第１基準レベル以外の第２基準レベルを検出し、前記検出された第２基準レベルと前記ビタビデコーダの入力信号とを使用して第２エラーを演算する第２基準レベル検出ユニットと、
前記演算された第２エラーが前記演算された第１エラー以上であるならば、前記第１基準レベルを前記ビタビデコーダによって使われる基準レベルになるように選択し、前記演算された第２エラーが前記演算された第１エラー以上ではなければ、前記第２基準レベルを前記ビタビデコーダによって使われる基準レベルになるように選択する制御ユニットとを含むビタビデコーダの基準レベル生成装置。
【請求項１３】
前記第２入力信号は、時間的に前記第１入力信号以前の信号であることを特徴とする請求項１２に記載のビタビデコーダの基準レベル生成装置。
【請求項１４】
前記第２入力信号は、時間的に前記第１入力信号以後の信号であることを特徴とする請求項１２に記載のビタビデコーダの基準レベル生成装置。
【請求項１５】
前記ビタビデコーダの基準レベル生成装置は、前記ビタビデコーダによって使われる基準レベルを保存するメモリをさらに含み、
前記制御ユニットは、前記演算された第１エラーが前記演算された第２エラー以上であるならば、前記保存された基準レベルを前記第２基準レベルに代替することを特徴とする請求項１２に記載のビタビデコーダの基準レベル生成装置。
【請求項１６】
前記ビタビデコーダの基準レベル生成装置は、前記ビタビデコーダによって使われる基準レベルを保存するメモリをさらに含み、
前記制御ユニットは、
前記演算された第１エラーが前記演算された第２エラー以上であるならば、前記保存された基準レベルを前記第２基準レベルに代替し、
時間的に前記第１入力信号以後に入力される第３入力信号と、前記ビタビデコーダの出力信号とを使用し、前記第１基準レベル及び第２基準レベル以外の第３基準レベルを検出し、前記検出された第３基準レベルと前記ビタビデコーダの入力信号とを使用して第３エラーを演算し、前記演算された第２エラーが前記演算された第３エラー以上であるならば、前記メモリに保存し、前記ビタビデコーダによって使われる基準レベルになるように第３基準レベルを選択する第２基準レベル検出ユニットを制御することを特徴とする請求項１３に記載のビタビデコーダの基準レベル生成装置。
【請求項１７】
前記第２基準レベル検出ユニットは、前記第１入力信号及び第２入力信号と時間的に異なる第３入力信号と、前記ビタビデコーダの出力信号とを利用し、前記第１基準レベル及び第２基準レベル以外に第３基準レベルをさらに検出し、前記検出された第３基準レベルと前記ビタビデコーダの入力信号とを使用して第３エラーを演算し、
前記制御ユニットは、前記演算された第１及び第２エラーが前記演算された第３エラー以上であるならば、前記第３基準レベルを前記ビタビデコーダによって使われる基準レベルとして選択することを特徴とする請求項１２に記載のビタビデコーダの基準レベル生成装置。
【請求項１８】
前記第２基準レベル検出ユニットは、前記第２基準レベル及び第３基準レベルを同時に検出することを特徴とする請求項１７に記載のビタビデコーダの基準レベル生成装置。
【請求項１９】
前記第２基準レベル検出ユニットは、前記第２基準レベル及び第３基準レベルを順次に検出することを特徴とする請求項１７に記載のビタビデコーダの基準レベル生成装置。
【請求項２０】
基準レベルを使用して入力信号を出力信号に変換するビタビデコーダの基準レベル生成方法において、
第１入力信号と、前記ビタビデコーダの出力信号とを使用して第１基準レベルを検出する段階と、
前記検出された第１基準レベルと前記ビタビデコーダの前記入力信号とを使用して第１エラーを演算する段階と、
前記第１入力信号と時間的に異なる第２入力信号と、前記ビタビデコーダの出力信号とを使用し、前記第１基準レベル以外の第２基準レベルを検出する段階と、
前記検出された第２基準レベルと前記ビタビデコーダの入力信号とを使用して第２エラーを演算する段階と、
前記演算された第２エラーが前記演算された第１エラー以上であるならば、前記ビタビデコーダによって使われる基準レベルとして前記第１基準レベルを選択する段階と、
前記演算された第２エラーが前記演算された第１エラー以上ではなければ、前記ビタビデコーダによって使われる基準レベルとして前記第２基準レベルを選択する段階を含むビタビデコーダの基準レベル生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はビタビデコーダ（Viterbi  decoder）に係り、特に、入力信号に対してビタビデコーダの最適の基準レベルを生成する装置及び方法に関する。
【背景技術】
【０００２】
ビタビデコーダは、入力信号から二進信号を検出するために利用される。例えば、光ディスク駆動器でビタビデコーダは、ディスクから読み取ったＲＦ（radio  frequency）信号をデジタル信号に変換させるために使われる。ビタビデコーダは、入力信号とビタビデコーダの基準レベル（reference  level）との差を利用し、二進信号を検出する。従って、良好な性能のビタビデコーダを提供するために、ビタビデコーダは、入力信号の発生条件に対して、最適の基準レベル（optimum  reference  level）を使用しなければならない。もし入力信号の発生条件に対して最適の基準レベルを使用しなければ、ビタビデコーダから出力される二進信号にエラーが含まれることがある。
【０００３】
なお、当該技術分野の先行技術としては、特許文献１がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許７３２４０２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、入力信号に対して適応的にビタビデコーダの最適の基準レベル（optimum  reference  level）を生成する装置及び方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による装置は、入力信号を受信して基準レベルによって出力信号を出力するビタビデコーダの基準レベル生成装置において、前記ビタビデコーダの入力信号に対する第１遅延された入力信号と、前記ビタビデコーダの出力信号とを利用し、前記ビタビデコーダの第１基準レベルを検出する第１基準レベル検出ユニットと、前記第１遅延された入力信号前後の１クロックサイクルに入力される第２遅延された入力信号及び第３遅延された入力信号と、前記ビタビデコーダの出力信号とを利用し、前記ビタビデコーダの第２基準レベルを検出する第２基準レベル検出ユニットと、前記第１基準レベル検出ユニットで演算された第１基準レベルに対する第１自乗レベルエラーと、前記第２基準レベル検出ユニットで演算された第２基準レベルに対する第２自乗レベルエラーとを比較した結果を利用し、前記第１基準レベルと前記第２基準レベルとのうちいずれか一つが前記ビタビデコーダの基準レベルとして生成されるように制御する制御ユニットとを含むビタビデコーダの基準レベル生成装置を提供する。
【０００７】
前記第１基準レベル検出ユニットは、前記第１基準レベルと前記ビタビデコーダの入力信号との差を自乗して第１自乗レベルエラーを得て、前記第２基準レベル検出ユニットは、前記第２基準レベルそれぞれと前記ビタビデコーダの入力信号との差を自乗し、前記第２自乗レベルエラーを得ることを特徴とする。
【０００８】
前記制御ユニットは、前記第１自乗レベルエラーと前記第２自乗レベルエラーとのうち最も小さい値を有する前記第１基準レベル及び第２基準レベルのうちの一つを、前記基準レベルとして選択できる。
【０００９】
前記第２基準レベル検出ユニットは、前記第１遅延された入力信号より１クロックサイクル後に入力される前記第２遅延された入力信号を使用し、前記第２基準レベルのうち一つを検出する第１基準レベル検出部、及び前記第１遅延された入力信号より１クロックサイクル前に入力される前記第３遅延された入力信号を利用し、前記第２基準レベルのうち他の一つを検出する第２基準レベル検出部を含み、前記制御ユニットは、前記第１基準レベル検出ユニットと前記第２基準レベル検出ユニットとで計算された前記第１自乗レベルエラー及び前記第２自乗レベルエラーそれぞれのうち最小のものを有する前記第１基準レベル、及び第２基準レベルのうち一つを基準レベルとして選択できる。
【００１０】
前記第１基準レベル検出ユニット、前記第１基準レベル検出部、及び前記第２基準レベル検出部は、それぞれ前記ビタビデコーダの入力信号を遅延する遅延器、前記ビタビデコーダの出力信号を所定ビット単位で保存し、この保存された信号を出力するバッファ、前記バッファから出力される信号によって前記遅延器から出力される信号を選択的に伝送するマルチプレクサ、前記マルチプレクサを介して前記選択的に伝送される信号の平均値を検出して出力する複数個の平均値検出器を含む平均値検出器群であって、前記複数個の平均値検出器は、生成可能な基準レベル数に対応する数を有することを特徴とする平均値検出器群、前記平均値検出器群から出力される基準レベルを少なくとも一つ保存するメモリ、及び前記メモリに保存された基準レベルのうち一つと前記ビタビデコーダの入力信号とを利用して自乗レベルエラーを演算する自乗レベルエラー演算器を含むことを特徴とし、前記第１基準レベル検出部に含まれる遅延器は、前記第１基準レベル検出ユニットに含まれる遅延器から出力される入力信号の１クロックサイクル後に入力される信号を出力し、前記第２基準レベル検出部に含まれる遅延器は、前記第１基準レベル検出ユニットに含まれる遅延器から出力される入力信号の１クロックサイクル前に入力される信号を出力できる。
【００１１】
前記自乗レベルエラー演算器は、前記メモリに保存された基準レベルのうち理想的な基準レベルを利用できる。
【００１２】
本発明の一実施形態による方法は、入力信号を受信して基準レベルによって出力信号を出力するビタビデコーダの基準レベル生成方法において、前記ビタビデコーダの入力信号と出力信号とをそれぞれ受信する段階と、第１遅延された入力信号と前記出力信号とを利用し、前記ビタビデコーダの第１基準レベルを検出する段階と、前記第１遅延された入力信号の前後１クロックサイクルに入力される第２遅延された入力信号及び第３遅延された入力信号と前記出力信号とを利用し、前記ビタビデコーダの第２基準レベルを検出する段階と、前記第１基準レベルに対する第１自乗レベルエラーと前記第２基準レベルに対する第２自乗レベルエラーとをそれぞれ演算する段階と、前記第１自乗レベルエラーと前記第２自乗レベルエラーとを比較した結果を利用し、前記ビタビデコーダの基準レベルを選択する段階とを含むビタビデコーダの基準レベル生成方法を提供する。
【００１３】
前記第１自乗レベルエラー演算は、前記ビタビデコーダの入力信号と前記検出された第１基準レベルとの差を自乗する段階を含み、前記第２自乗レベルエラー演算は、前記ビタビデコーダの入力信号と前記第２基準レベルとの差を自乗する段階を含むことができる。
【００１４】
前記ビタビデコーダの基準レベルを選択する段階は、前記第１自乗レベルエラーと前記第２自乗レベルエラーとのうち最も小さい値に対応する前記第１基準レベル、及び第２基準レベルのうち一つを基準レベルとして選択する段階を含むことができる。
【００１５】
前記第２基準レベル検出段階は、前記第１遅延された入力信号の１クロックサイクル後に入力される第２遅延された入力信号を利用して基準レベルを検出する段階と、前記第１遅延された入力信号の１クロックサイクル前に入力される第２遅延された入力信号を利用して基準レベルを検出する段階とを含み、前記第２基準レベルに対する第２自乗レベルエラーは、前記第２遅延された入力信号に対する自乗レベルエラーと前記第３遅延された入力信号に対する自乗レベルエラーとを含み、前記ビタビデコーダの基準レベル選択段階は、前記第１自乗レベルエラーと前記第２自乗レベルエラーとのうち最も小さい値に対応する前記第１基準レベル、及び第２基準レベルのうち一つを、前記基準レベルとして選択できる。
【００１６】
前記自乗レベルエラー演算時に利用される基準レベルのうち一つは、前記検出された基準レベルのうち理想的な基準レベルである。
【００１７】
本発明の他の実施形態による装置は、基準レベルを使用して入力信号を出力信号に変換するビタビデコーダの基準レベルを生成する装置において、第１入力信号と前記ビタビデコーダの出力信号とを利用して第１基準レベルを検出し、前記検出された第１基準レベルと前記ビタビデコーダの入力信号とを使用して第１エラーを演算する第１基準レベル検出ユニットと、前記第１入力信号と時間的に異なる第２入力信号と、前記ビタビデコーダの出力信号とを利用し、前記第１基準レベル以外の第２基準レベルを検出し、前記検出された第２基準レベルと前記ビタビデコーダの入力信号とを使用して第２エラーを演算する第２基準レベル検出ユニットと、前記演算された第２エラーが前記演算された第１エラー以上であるならば、前記第１基準レベルを前記ビタビデコーダによって使われる基準レベルになるように選択し、前記演算された第２エラーが前記演算された第１エラー以上ではなければ、前記第２基準レベルを前記ビタビデコーダによって使われる基準レベルになるように選択する制御ユニットとを含むビタビデコーダの基準レベル生成装置を提供する。
【００１８】
前記第２入力信号は、時間的に前記第１入力信号以前の信号である。
【００１９】
前記第２入力信号は、時間的に前記第１入力信号以後の信号である。
【００２０】
前記ビタビデコーダの基準レベル生成装置は、前記ビタビデコーダによって使われる基準レベルを保存するメモリをさらに含み、前記制御ユニットは、前記演算された第１エラーが前記演算された第２エラー以上であるならば、前記保存された基準レベルを前記第２基準レベルに代替することができる。
【００２１】
前記ビタビデコーダの基準レベル生成装置は、前記ビタビデコーダによって使われる基準レベルを保存するメモリをさらに含み、前記制御ユニットは、前記演算された第１エラーが前記演算された第２エラー以上であるならば、前記保存された基準レベルを前記第２基準レベルに代替し、時間的に前記第１入力信号以後に入力される第３入力信号と、前記ビタビデコーダの出力信号とを使用し、前記第１基準レベル及び第２基準レベル以外の第３基準レベルを検出し、前記検出された第３基準レベルと前記ビタビデコーダの入力信号とを使用して第３エラーを演算し、前記演算された第２エラーが前記演算された第３エラー以上であるならば、前記メモリに保存し、前記ビタビデコーダによって使われる基準レベルになるように第３基準レベルを選択する第２基準レベル検出ユニットを制御できる。
【００２２】
前記第２基準レベル検出ユニットは、前記第１入力信号及び第２入力信号と時間的に異なる第３入力信号と、前記ビタビデコーダの出力信号とを利用し、前記第１基準レベル及び第２基準レベル以外に第３基準レベルをさらに検出し、前記検出された第３基準レベルと前記ビタビデコーダの入力信号とを使用して第３エラーを演算し、前記制御ユニットは、前記演算された第１及び第２エラーが前記演算された第３エラー以上であるならば、前記第３基準レベルを前記ビタビデコーダによって使われる基準レベルとして選択できる。
【００２３】
前記第２基準レベル検出ユニットは、前記第２基準レベル及び第３基準レベルを同時に検出したり、または前記第２基準レベル及び第３基準レベルを順次に検出できる。
【００２４】
本発明の他の実施形態による方法は、基準レベルを使用して入力信号を出力信号に変換するビタビデコーダの基準レベル生成方法において、第１入力信号と、前記ビタビデコーダの出力信号とを使用して第１基準レベルを検出する段階と、前記検出された第１基準レベルと前記ビタビデコーダの前記入力信号とを使用して第１エラーを演算する段階と、前記第１入力信号と時間的に異なる第２入力信号と、前記ビタビデコーダの出力信号とを使用し、前記第１基準レベル以外の第２基準レベルを検出する段階と、前記検出された第２基準レベルと前記ビタビデコーダの入力信号とを使用して第２エラーを演算する段階と、前記演算された第２エラーが前記演算された第１エラー以上であるならば、前記ビタビデコーダによって使われる基準レベルとして前記第１基準レベルを選択する段階と、前記演算された第２エラーが前記演算された第１エラー以上ではなければ、前記ビタビデコーダによって使われる基準レベルとして前記第２基準レベルを選択する段階とを含むビタビデコーダの基準レベル生成方法を提供する。
【図面の簡単な説明】
【００２５】
【図１】本発明の望ましい一実施形態によるビタビデコーダの基準レベル生成装置を含むデバイスのブロック図である。
【図２】本発明の望ましい他の実施形態によるビタビデコーダの基準レベル生成装置を含むデバイスのブロック図である。
【図３】本発明の望ましい一実施形態によるビタビデコーダの基準レベル生成方法のフローチャートである。
【図４】本発明の望ましい他の実施形態によるビタビデコーダの基準レベル生成方法のフローチャートである。
【発明を実施するための形態】
【００２６】
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。
【００２７】
図１は、本発明の望ましい一実施形態によるビタビデコーダ１１０の基準レベル生成装置１１５を含むデバイス１００のブロック図である。図１に図示されたデバイス１００は、適応的なビタビデコーダであると定義できる。ビタビデコーダ１１０と基準レベル生成装置１１５は、一つ以上のプロセッサ及び／またはプロセシング・エレメント（processing  elements）の集積回路を含むことができ、ソフトウェア及び／またはファームウェアを使用して具現されうる。
【００２８】
ビタビデコーダ１１０は、入力信号と、基準レベル生成装置１１５から提供される基準レベルとの差を利用し、入力信号の二進信号を出力する。例えば、ビタビデコーダ１１０は、ブランチメトリック生成器（図示せず）を利用し、入力信号と基準レベルとの差を求めて状態メトリック（state  metric）（またはパスメトリック（path  metric））を生成するように構成されうる。もしデバイス１００が光ディスク駆動器に適用されれば、前記入力信号は、光記録媒体を読み取る光ピックアップから得られるＲＦ（radio  frequency）信号と定義できる。
【００２９】
基準レベル生成装置１１５は、第１基準レベル検出ユニット１２０と、第２基準レベル検出ユニット１３０と、制御ユニット１４０とを含む。第１基準レベル検出ユニット１２０は、ビタビデコーダ１１０の入力信号に対する遅延信号と、ビタビデコーダ１１０の出力信号とを利用し、ビタビデコーダ１１０の第１基準レベルを検出する。従って、第１基準レベル検出ユニット１２０は、第１遅延器１２１、第１バッファ１２２、第１マルチプレクサ１２３、第１平均値検出器群１２４、第１メモリ１２５、及び第１自乗レベルエラー演算器１２６を含む。
【００３０】
入力信号が受信されれば、第１遅延器１２１は、第１遅延された入力信号を出力する。第１遅延された入力信号は、少なくとも１クロック周期ほど遅延された入力信号になりうる。クロック周期は、ビタビデコーダ１１０に含まれたｘ軸（axis）のパスメモリ（図示せず）の数に対応するが、第１遅延器１２１での遅延は、前述のところに限定されるものではない。従って、第１遅延器１２１の遅延周期は、ビタビデコーダ１１０のタップ（tap）数に比例する周期を有すると定義できる。
【００３１】
第１バッファ１２２は、ビタビデコーダ１１０の出力信号を所定ビット単位で保存して出力する。例えば、基準レベル生成装置１１５から出力される基準レベルがＰＲ（partial  response）レベル１，２，１に対する適応的な基準レベルであるとき、第１バッファ１２２は、ビタビデコーダ１１０の出力信号を３ビット単位で保存して出力できる。第１バッファ１２２は、先入先出（first  in  first  out）バッファによって構成できるが、それに制限されるものではない。
【００３２】
第１マルチプレクサ１２３は、第１バッファ１２２から出力される信号によって、第１遅延器１２１から出力される第１遅延された入力信号を選択的に伝送する。例えば、第１バッファ１２２から出力される信号が「０００」であるとき、第１マルチプレクサ１２３は、第１遅延器１２１から出力される第１遅延された入力信号を平均値検出器１  １２４＿１に伝送する。第１バッファ１２２から出力される信号が「１１１」であるとき、第１マルチプレクサ１２３は、第１遅延器１２１から出力される第１遅延された入力信号を平均値検出器ｍ１２４＿ｍに伝送する。第１バッファ１２２から出力される信号が前述の例の通り３ビットであるならば、前記ｍは、８になる。これは、平均値検出器１〜ｍ１２４＿１〜１２４＿ｍの数が生成可能な基準レベル数に対応するためである。
【００３３】
平均値検出器１〜ｍ１２４＿１〜１２４＿ｍは、第１マルチプレクサ１２３から伝送された信号の平均値を検出する。平均値検出器１〜ｍ１２４＿１〜１２４＿ｍは、所定期間の間に入力される信号に対する平均値を求めるように構成されたり、または低域通過フィルタを利用し、入力される信号に対する平均値を求めるように構成されうるが、それらに制限されるものではない。
【００３４】
第１メモリ１２５は、平均値検出器１〜ｍ１２４＿１〜１２４＿ｍからそれぞれ出力される平均値を保存する。従って、第１メモリ１２５は、少なくとも１つの値を保存することができ、保存された値は、入力信号に適応的な基準レベル値として定義されうる。
【００３５】
第１自乗レベルエラー演算器１２６は、ビタビデコーダ１１０の入力信号と、第１メモリ１２５から読み取られた基準レベル値とを利用し、自乗レベルエラーを演算する。前記第１メモリ１２５から読み取られた基準レベル値は、メモリ１２５に保存されている基準レベル値のうち理想的な基準レベル値である。このために、第１自乗レベルエラー演算器１２６は、第１メモリ１２５から読み取られた基準レベル値のうち、理想的な基準レベル値を有する基準レベル値を検出するための機能をさらに遂行することができる。すなわち、第１バッファ１２２から出力される値を利用し、第１メモリ１２５から読み取られた複数の基準レベル値のうち一つを理想的な基準レベル値として検出できる。理想的な基準レベル値は、ビタビデコーダ１１０から出力される二進信号のエラーを最小化するための値である。
【００３６】
前述の第１メモリ１２５から読み取られた複数の基準レベルのうち１つの理想的な基準レベル値を検出する機能は、第１自乗レベルエラー演算器１２６から独立するように具現されうる。すなわち、第１自乗レベルエラー演算器１２６は、自乗レベル演算機能だけを遂行するように具現し、第１自乗レベルエラー演算器１２６と第１メモリ１２５との間に、前述の理想的な基準レベル値を検出するエレメントを配するように具現できる。
【００３７】
第１自乗レベルエラー演算器１２６は、下記数式のように、入力信号と、メモリ１２５から読み取られた基準レベル値のうち理想的な基準レベル値との差を自乗した値を自乗レベルエラー（square  level  error）として得ることができる。
【００３８】
自乗レベルエラー＝（入力信号−基準レベル）２          （１）
式（１）で基準レベルは、メモリ１２５から読み取られた基準レベル値のうち理想的な基準レベル値である。第１自乗レベルエラー演算器１２６は、演算された自乗レベルエラーを制御ユニット１４０に提供する。
【００３９】
一方、第２基準レベル検出ユニット１３０は、図１に図示されているように、第２遅延器１３１、第２バッファ１３２、第２マルチプレクサ１３３、第２平均値検出器群１３４、第２メモリ１３５、及び第２自乗レベルエラー演算器１３６を含む。
【００４０】
第２基準レベル検出ユニット１３０は、まず第１遅延器１２１から出力される第１遅延された入力信号に対して１クロック後の入力信号に対する基準レベルを検出した後、第１遅延器１２１から出力される第１遅延された入力信号に対して１クロック以前の入力信号に対する基準レベルを検出する。例えば、もし第１遅延器１２１から出力される第１遅延された入力信号が１０クロック周期ほど遅延された入力信号であるならば、第２基準レベル検出ユニット１３０は、１１クロック周期ほど遅延された入力信号に対する基準レベルを検出した後、９クロック周期ほど遅延された入力信号に対する基準レベルを検出する。
【００４１】
すなわち、入力信号が受信されれば、第２遅延器１３１は、まず第１遅延器１２１から出力される第１遅延された入力信号の次の１クロック周期遅延された第２遅延された入力信号を出力する。例えば、第１遅延された入力信号がＰＲレベル１，２，１である場合に、第２遅延された入力信号は、ＰＲレベルＸ，１，２に対応する信号となる。ここでＸは、不明の値（unknown  value）である。
【００４２】
第２バッファ１３２は、第１バッファ１２２のように、ビタビデコーダ１１０の出力信号を所定ビット単位で保存して出力する。第２マルチプレクサ１３３は、第１マルチプレクサ１２３のように、第２バッファ１３２から出力される信号によって第２遅延器１３１から出力される第２遅延された入力信号を選択的に伝送する。第２平均値検出器群１３４は、第１平均値検出器群１２４のように、入力信号に対する平均値を検出して第２メモリ１３５に保存する。これにより、第２メモリ１３５は、第１メモリ１２５に保存された基準レベル値に対して、次の１クロック遅延された入力信号の基準レベル値になる。第２メモリ１３５に保存された基準レベル値も、入力信号に適応的な基準レベル値として定義できる。第２メモリ１３５は、少なくとも１つの基準レベル値を保存することができる。
【００４３】
第２自乗レベルエラー演算器１３６は、ビタビデコーダ１１０の入力信号と、第２メモリ１３５に現在保存されている基準レベル値のうち理想的な基準レベル値とを式（１）のように演算して自乗レベルエラーを得て、得られた自乗レベルエラーを制御ユニット１４０に提供する。このために、第２自乗レベルエラー演算器１３６は、第２バッファ１３２の出力信号によって、第２メモリ１３５に保存された基準レベル値のうち理想的な基準レベル値を検出するための機能を、第１自乗レベルエラー演算器１２６のように遂行することができる。また、第２自乗レベルエラー演算器１３６は、第１自乗レベルエラー演算器１２６のように、自乗レベルエラー演算だけ遂行するように具現し、前記理想的な基準レベル値検出機能を遂行するエレメントを、第２自乗レベルエラー演算器１３６と第２メモリ１３５との間に配するように具現できる。
【００４４】
制御ユニット１４０は、第１基準レベル検出ユニット１２０から伝送される第１自乗レベルエラーと、第２基準レベル検出ユニット１３０から伝送される第２自乗レベルエラーとを比較する。比較の結果、第１自乗レベルエラーが第２自乗レベルエラーより小さければ、第１メモリ１２５と第２メモリ１３５とに保存された基準レベルをそのまま維持させる。
【００４５】
しかし、比較の結果、第１自乗レベルエラーが第２自乗レベルエラーより小さくなければ、制御ユニット１４０は、第１メモリ１２５に保存された基準レベル値を第２メモリ１３５に保存された基準レベル値に代替する。すなわち、第１メモリ１２５に保存された基準レベル値は第２メモリ１３５に保存された基準レベル値にアップデートされる。
【００４６】
次に、第２基準レベル検出ユニット１３０は、第１遅延器１２１から出力される遅延信号に対して１クロック周期以前の入力信号に対する基準レベルを検出する。
【００４７】
すなわち、第２遅延器１３１は、入力信号が受信されれば、まず、第１遅延器１２１から出力される第１遅延された入力信号より１クロック周期以前の入力信号である第３遅延された入力信号を出力する。例えば、第１遅延された入力信号がＰＲレベル１，２，１に対応する場合、第２遅延器１３１から出力される第３遅延された入力信号は、ＰＲレベル２，１，Ｘに対応する信号となる。ここでＸは、不明の値である。
【００４８】
第２バッファ１３２は、第１バッファ１２２のように、ビタビデコーダ１１０の出力信号を所定ビット単位で保存して出力する。第２マルチプレクサ１３３は、第１マルチプレクサ１２３のように、第２バッファ１３２から出力される信号によって、第２遅延器１３１から出力される第３遅延された入力信号を選択的に伝送する。第２平均値検出器群１３４は、第１平均値検出器群１２４のように、入力信号に対する平均値を検出し、第２メモリ１３５に保存する。これにより、第２メモリ１３５は、第１メモリ１２５に保存された基準レベルを生成するために使われた入力信号より１クロック周期以前に入力された入力信号に対応する第３遅延された入力信号の基準レベルにアップデートされる。このとき、第１メモリ１２５に保存された基準レベルが、前述のように、第２メモリ１３５に以前に保存された第１遅延された入力信号より１クロック周期以後に入力された第２遅延された入力信号の基準レベル値にアップデートされた場合、現在第２メモリ１３５に保存された基準レベル値は、現在第１メモリ１２５に保存された基準レベル値を得るために使われた第２遅延された入力信号より２クロック周期以前に入力された第３遅延された入力信号の基準レベルになる。
【００４９】
第２自乗レベルエラー演算器１３６は、ビタビデコーダ１１０の入力信号と、第２メモリ１３５に現在保存されている基準レベルから検出された理想的な基準レベルとを式（１）のように演算して自乗レベルエラーを得て、得られた自乗レベルエラーを制御ユニット１４０に提供する。
【００５０】
制御ユニット１４０は、第１基準レベル検出ユニット１２０から伝送される第１自乗レベルエラーと、第２基準レベル検出ユニット１３０から伝送される第２自乗レベルエラーとを比較する。比較の結果、第１自乗レベルエラーが第２自乗レベルエラーより小さければ、制御ユニット１４０は、第１メモリ１２５に保存された基準レベル値がビタビデコーダ１１０の基準レベルとして生成されるように、第１メモリ１２５を制御する。これにより、第１メモリ１２５は、保存された基準レベル値をビタビデコーダ１１０に伝送する。
【００５１】
しかし、比較の結果、第１自乗レベルエラーが第２自乗レベルエラーより小さくなければ、制御ユニット１４０は、第１メモリ１２５に保存された基準レベル値を第２メモリ１３５に保存された基準レベル値に代替する。もし第１メモリ１２５に保存された基準レベルが前述の第３遅延された入力信号に対して検出された基準レベル値にアップデートされた場合、前記第１自乗レベルエラーは、前記アップデートされた基準レベル値を利用してさらに演算された値である。
【００５２】
従って、制御ユニット１４０は、第１遅延された入力信号より１クロック以後（＋１クロックサイクル）に入力された第２遅延された入力信号を利用し、第２基準レベル検出ユニット１３０で検出された基準レベル値、第１遅延された入力信号より１クロック以前（−１クロックサイクル）に入力された第３遅延された信号を利用し、第２基準レベル検出ユニット１３０で検出された基準レベル値、及び第１遅延された入力信号を利用し、第１基準レベル検出ユニット１２０で検出された基準レベル値のうち、自乗レベルエラーが小さい値を有する基準レベル値がビタビデコーダ１１０の基準レベルとして提供されるように、第１基準レベル検出ユニット１２０と第２基準レベル検出ユニット１３０とを制御できる。これによって、入力信号に対して適応的な最適の基準レベルをビタビデコーダ１１０に提供し、ビタビデコーダ１１０から出力される二進信号にエラー発生率を低下させることができる。
【００５３】
図２は、本発明の望ましい他の実施形態によるビタビデコーダ２１０の基準レベル生成装置２１５を含むデバイス２００のブロック図である。基準レベル生成装置２１５は、第１基準レベル検出ユニット２２０、第２基準レベル検出ユニット２３０、及び制御ユニット２４０を含む。図１での第２基準レベル検出ユニット１３０は、時間差をもって第１遅延された入力信号に対して１クロック周期後に入力される第２遅延された入力信号に対する基準レベルと、第１遅延された入力信号に対して１クロック周期前に入力される第３遅延された遅延された入力信号に対する基準レベルとを検出するものである。一方、図２の第２基準レベル検出ユニット２３０は、第１基準レベル検出ユニット２２０の第１遅延された入力信号に対して１クロック周期後に入力される信号に対する基準レベルと、第１基準レベル検出ユニット２２０の第１遅延された入力信号に対して１クロック周期前に入力される信号に対する基準レベルとを検出する機能ブロックを別途に具備した例である。従って、図２の第２基準レベル検出ユニット２３０は、同時に２個の基準レベルを検出する。デコーダ２１０と装置２１５は、前述のところに制限されるものではなく、一つ以上のプロセッサ及び／またはプロセシング・エレメントの集積回路を含むことができ、ソフトウェア及び／またはファームウェアを使用して具現されうる。
【００５４】
図２で、第１遅延された入力信号に対して１クロックサイクル後に入力される信号の基準レベルと、第１遅延された入力信号に対して１クロックサイクル前に入力される信号の基準レベルとが同時に検出されうる。従って、入力信号に対する最適の基準レベルが、図１より図２でさらに早くビタビデコーダ２１０に適応的に提供されうる。
【００５５】
従って、図２に図示されたデバイス２００に含まれたビタビデコーダ２１０と第１基準レベル検出ユニット２２０は、図１に図示されたデバイス１００に含まれたビタビデコーダ１１０及び第１基準レベル検出ユニット１２０と同一である。しかし、図１の第２基準レベル検出ユニット１３０とは異なり、図２の第２基準レベル検出ユニット２３０は、第１基準レベル検出器２３１及び第２基準レベル検出部２３２を含む。
【００５６】
第２基準レベル検出ユニット２３０に含まれる第１基準レベル検出部２３１と第２基準レベル検出部２３２は、図１の第２基準レベル検出ユニット１３０と類似して構成される。ただし、第１基準レベル検出部２３１に含まれる遅延器（図示せず）は、第１基準レベル検出ユニット２２０に含まれた遅延器（図示せず）から出力される遅延信号に対して１クロックサイクル後に入力される信号を出力し、第２基準レベル検出部２３２に含まれた第３遅延器２３３は、第１基準レベル検出ユニット２２０に含まれた遅延器（図示せず）から出力される遅延信号に対して１クロックサイクル前に入力される信号を出力する。
【００５７】
従って、第１基準レベル検出ユニット２２０に含まれるメモリ（図示せず）は、図１の第１メモリ１２５に保存された基準レベル値と同じ基準レベル値が保存され、第１基準レベル検出部２３１に含まれるメモリ（図示せず）に保存される基準レベル値は、第１基準レベル検出ユニット２２０に保存された基準レベル値に対して１クロックサイクル後に入力される信号に対する基準レベル値になる。第２基準レベル検出ユニット２３２に含まれた第３メモリ２３７に保存された基準レベル値は、第１基準レベル検出ユニット２２０に保存された基準レベル値に対して１クロックサイクル以前に入力される信号に対する基準レベル値になる。
【００５８】
このように、それぞれの基準レベル値が検出されれば、第１基準レベル検出ユニット２２０、第１基準レベル検出部２３１、及び第２基準レベル検出部２３２は、それぞれ検出された基準レベル値のうち、理想的な基準レベル値に対する自乗レベルエラーを演算して制御ユニット２４０に提供する。
【００５９】
制御ユニット２４０は、３個の自乗レベルエラーのうち、最も小さい値を有する自乗レベルエラーに対応する基準レベル値が、ビタビデコーダ２１０の基準レベルとして生成されるように、第１基準レベル検出ユニット２２０、第１基準レベル検出部２３１、及び第２基準レベル検出部２３２を制御する。
【００６０】
すなわち、第１基準レベル検出ユニット２２０から提供された自乗レベルエラーが最も小さい値であるならば、制御ユニット２４０は、第１基準レベル検出ユニット２２０に保存された基準レベル値がビタビデコーダ２１０の基準レベルとして提供されるように、第１基準レベル検出ユニット２２０を制御する。しかし、第１基準レベル検出部２３１から提供された自乗レベルエラーが最も小さい値であるならば、制御ユニット２４０は、第１基準レベル検出部２３１に保存された基準レベル値に第１基準レベル検出ユニット２２０に保存された基準レベル値を代替し、代替された基準レベル値がビタビデコーダ２１０の基準レベルとして提供されるように、第１基準レベル検出ユニット２２０と第１基準レベル検出部２３１とを制御する。前記基準レベルの代替は、第１基準レベル検出部２３１に含まれたメモリに保存された基準レベル値で第１基準レベル検出ユニット２２０に含まれたメモリに保存された基準レベル値をアップデートすることによって行われる。
【００６１】
一方、第２基準レベル検出部２３２から提供された自乗レベルエラーが最も小さい値であるならば、制御ユニット２４０は、第２基準レベル検出部２３２に含まれた第３メモリ２３７に保存された基準レベル値で第１基準レベル検出ユニット２２０に保存された基準レベル値を代替し、代替された基準レベル値がビタビデコーダ２１０の基準レベルとして提供されるように、第１基準レベル検出ユニット２２０と第２基準レベル検出部２３２とを制御する。前記基準レベルの代替は、第３メモリ２３７に保存された基準レベル値で第１基準レベル検出ユニット２２０に含まれたメモリに保存された基準レベル値をアップデートすることによって行われる。図２で言及されたメモリは、図１の第１メモリ１２６及び第２メモリ１３５と同様に、少なくとも１つの基準レベル値を保存することができる。
【００６２】
前述の図１及び図２に図示された実施形態は、第１基準レベル検出ユニット１２０，２２０のメモリに保存された基準レベル値を、他の基準レベル検出ユニットのメモリに保存された基準レベル値に代替するとき、制御ユニット１４０，２４０を経ず、制御ユニット１４０，２４０によって制御されたメモリ間で基準レベル値を直接伝送する。しかし、制御ユニット１４０，２４０が前記他の基準レベル検出ユニットのメモリに保存された基準レベル値を読み取り、前記第１基準レベル検出ユニット１２０，２２０のメモリに保存された基準レベル値を代替またはアップデートするように具現できる。例えば、制御ユニット１４０は、図１の第２基準レベル検出ユニット１３０の第２メモリ１３５に保存された基準レベル値を読み取って第１基準レベル検出ユニット１２０の第１メモリ１２５に保存させることができる。
【００６３】
図３は、本発明の望ましい一実施形態によるビタビデコーダ１１０の基準レベル生成方法のフローチャートである。
【００６４】
図１と図３とを参照するに、まず、ビタビデコーダ１１０の入力信号と出力信号とをそれぞれ受信する（３０１）。受信された入力信号に対する遅延信号と出力信号とを利用し、ビタビデコーダ１１０の第１基準レベルを検出し、前記遅延信号に対して１クロック周期後に入力される信号と前記出力信号とを利用し、前記ビタビデコーダの第２基準レベルを検出する（３０２）。第１基準レベルは、図１の第１基準レベル検出ユニット１２０と類似した方式で検出される。第２基準レベル検出は、図１の第２基準レベル検出ユニット１３０と類似した方式で検出される。
【００６５】
次に、第１基準レベルに対する第１自乗レベルエラーと、第２基準レベルに対する第２自乗レベルエラーとをそれぞれ演算する（３０３）。すなわち、第１自乗レベルエラーと第２自乗レベルエラーは、まず図１で言及したように、複数の基準レベル値のうち理想的な基準レベル値を検出し、この検出された基準レベル値と入力信号とを式（１）のように演算する。
【００６６】
演算された第１自乗レベルエラーと前記第２自乗レベルエラーとを比較した結果、第１自乗レベルエラーが第２自乗レベルエラーより小さければ（３０４）、前記第１基準レベルで利用された遅延信号に対して、１クロック周期前に入力された信号と出力信号とを利用し、前記ビタビデコーダの第２基準レベルを検出する（３０５）。
【００６７】
次に、第１自乗レベルエラーと第２自乗レベルエラーとを演算する（３０６）。演算された第１自乗レベルエラーと第２自乗レベルエラーとを比較した結果、第１自乗レベルエラーが第２自乗レベルエラーより小さければ（３０７）、第１基準レベルをビタビデコーダの基準レベルとして生成する（３０８）。
【００６８】
一方、第３０４段階で比較した結果、第１自乗レベルエラーが第２自乗レベルエラーより大きければ、第２基準レベルで第１基準レベルを代替する（３０４、３０９）。その後、第３０５段階に進み、前述の第３０２段階で、前記第１基準レベルを検出するために利用された遅延信号に対して１クロック周期前に入力された信号と前記出力信号とを利用し、前記ビタビデコーダの第２基準レベルをさらに検出する。
【００６９】
次に、第３０６段階で、第１自乗レベルエラーと第２自乗レベルエラーとが演算される。このとき、第１自乗レベルエラーは、第３０９段階で代替された第２基準レベルを利用して演算される。
【００７０】
第３０７段階で、第１自乗レベルエラーが第２自乗レベルエラーより小さくなければ、第２基準レベルで第１基準レベルを代替する。このとき、第２基準レベルは、前記第１基準レベルで利用された遅延信号に対して１クロックサイクル前に入力された信号を利用して検出されたものである。すなわち、第３１０段階での代替は、第３０２段階で検出された第１基準レベル、第３０２段階で検出された第２基準レベル、及び第３０５段階で検出された第２基準レベルのうち、第３０５段階で検出された第２基準レベル（第３０２段階で検出された第１基準レベルで利用された遅延信号に対して１クロックサイクル前に入力された信号を利用して検出された基準レベル）が最も小さい自乗レベルエラーを有することにより、入力信号に最も適応的な最適の基準レベルとして判断された結果である。
【００７１】
これにより、第３０８段階で生成される基準レベルは、第１基準レベルで利用された遅延信号に対して１クロックサイクル前に入力された信号を利用して検出された基準レベルになる。従って、図３のような方法を遂行する場合、入力信号に対して適応的な最適の基準レベルをビタビデコーダ１１０に提供することによって、ビタビデコーダ１１０から出力される二進信号のエラー発生率を低下させることができる。
【００７２】
図４は、本発明の望ましい他の実施形態による図２のビタビデコーダ２１０の基準レベル生成方法のフローチャートである。図４は、図３と異なり、図３で言及された第１基準レベルを検出するために利用された遅延信号に対して１クロック周期後に入力される信号と、ビタビデコーダの出力信号とを利用して検出された第２基準レベル；前記第１基準レベルを検出するために利用された遅延信号に対して１クロック周期前に入力される信号と、ビタビデコーダの出力信号とを利用して検出された第２基準レベルとを同時に検出し、入力信号に対する最適の基準レベルを生成する例である。
【００７３】
従って、図４の第４０１段階で、ビタビデコーダ２１０の入力信号と出力信号とが受信されれば、第４０２段階で、第１ないし第３基準レベルを検出する。第１ないし第３基準レベルを検出することは、図２で図示されたように、並列で行われる。
【００７４】
次に、第４０３段階で、それぞれ検出された第１ないし第３基準レベルと、図２で言及したような第１ないし第３基準レベルを検出するときに利用されたそれぞれの遅延された入力信号とを利用し、第１ないし第３自乗レベルエラーを演算する。
【００７５】
演算された第１ないし第３自乗レベルエラーを比較した結果、第１自乗レベルエラーが最も小さければ（４０４）、第４０５段階で、第１基準レベルをビタビデコーダの基準レベルとして生成する。
【００７６】
一方、演算された第１ないし第３自乗レベルエラーを比較した結果、第１自乗レベルエラーが最も小さい値ではなければ、第２自乗レベルエラー及び第３自乗レベルエラーのうち小さい値を検出する（４０６）。次に、小さい値を有する自乗レベルエラーに対応する基準レベルで第１基準レベルを代替し（４０７）、第１基準レベルをビタビデコーダ２１０の基準レベルとして生成する（４０５）。
【００７７】
図４のように、ビタビデコーダ２１０の最適の基準レベルを提供することによって、ビタビデコーダから出力される二進信号のエラー発生率を低下させつつ、迅速なビタビデコーディング処理を期待することができる。
【００７８】
本発明の一実施形態による移動端末機の位置記録方法を遂行するためのプログラムは、コンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取り可能なデータが保存されるあらゆる種類の保存装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ（read-only  memory）、ＲＡＭ（random-access  memory）、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。また、コンピュータで読み取り可能な記録媒体はネットワークに連結されたコンピュータシステムに分散され、分散方式でコンピュータで読み取り可能なコードとして保存されて実行されうる。
【００７９】
以上、本発明について、その望ましい実施形態を中心に説明を行った。本発明が属する技術分野で当業者は、本発明が本発明の本質的な特性から外れない範囲で変形された形態で具現されうることを理解することができるであろう。従って、開示された実施形態は限定的な観点ではなくして、説明的な観点から考慮されねばならない。本発明の範囲は、前述の説明ではなくして特許請求の範囲に示されており、それと同等な範囲内にあるあらゆる差異点は、本発明に含まれるものと解釈されねばならない。
【符号の説明】
【００８０】
１００，２００    ビタビデコーダの基準レベル生成装置を含むデバイス
１１０，２１０    ビタビデコーダ
１１５，２１５    ビタビデコーダの基準レベル生成装置
１２０，２２０    第１基準レベル検出ユニット
１２１    第１遅延器
１２２    第１バッファ
１２３    第１マルチプレクサ
１２４    第１平均値検出器群
１２４＿１    平均値検出器１
１２４＿２    平均値検出器２
１２４＿ｍ    平均値検出器ｍ
１２５    第１メモリ
１２６    第１自乗レベルエラー演算器
１３０，２３０    第２基準レベル検出ユニット
１３１    第２遅延器
１３２    第２バッファ
１３３    第２マルチプレクサ
１３４    第２平均値検出器群
１３４＿１    平均値検出器１’
１３４＿２    平均値検出器２’
１３４＿ｍ    平均値検出器ｍ’
１３５    第２メモリ
１３６    第２自乗レベルエラー演算器
１４０，２４０    制御ユニット
２３１    第１基準レベル検出器
２３２    第２基準レベル検出器
２３３    第３遅延器
２３４    第３バッファ
２３５    第３マルチプレクサ
２３６    第３平均値検出器群
２３６＿１    平均値検出器１」
２３６＿２    平均値検出器２」
２３６＿ｍ    平均値検出器ｍ」
２３７    第３メモリ
２３８    第３自乗レベルエラー演算器
【図１】
2010068517.tif 000003
【図２】
2010068517.tif 000004
【図３】
2010068517.tif 000005
【図４】
2010068517.tif 000006