(57)【要約】【課題】出力の高速化を図ることが可能なＮＯＲ型フラッシュメモリを提供する。【解決手段】ＮＯＲ型フラッシュメモリ１００は、データ線に第１の入力線を介して第１の入力が接続され、リファレンス線に第２の入力線を介して第２の入力が接続され、第１の入力線と第２の入力線間の電位差に応じた信号を出力するセンスアンプと、電源とデータ線との間に接続され、ゲートに印加される電圧に応じてデータ線を所定の電圧に充電するための第１のＭＯＳトランジスタと、電源とリファレンス線との間に接続され、ゲートに印加される電圧に応じてリファレンス線を所定の電圧に充電するための第２のＭＯＳトランジスタと、第１の入力線と第２の入力線との間に接続され、ゲートに印加される電圧に応じて第１の入力線と第２の入力線とを短絡して第１の入力線の電圧と第２の入力線の電圧とを等しくするための第３のＭＯＳトランジスタと、を備える。【選択図】図５
2010097673.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧に応じたデータを保持する不揮発性トランジスタで構成され、データ線と接地との間に接続され、ゲートにワード線が接続されたメモリセルと、
前記メモリセルと同じ構成を有し、リファレンス線と前記接地との間に接続され、読み出し時においてオンするようにゲートに第１の固定電圧が印加されるリファレンストランジスタと、
前記データ線に第１の入力線を介して第１の入力が接続され、前記リファレンス線に第２の入力線を介して第２の入力が接続され、前記第１の入力線と前記第２の入力線間の電位差に応じた信号を出力するセンスアンプと、
電源と前記データ線との間に接続され、ゲートに印加される電圧に応じて前記データ線を所定の電圧に充電するための第１のＭＯＳトランジスタと、
電源と前記リファレンス線との間に接続され、ゲートに印加される電圧に応じて前記リファレンス線を前記所定の電圧に充電するための第２のＭＯＳトランジスタと、
前記第１の入力線と前記第２の入力線との間に接続され、ゲートに印加される電圧に応じて前記第１の入力線と前記第２の入力線とを短絡して前記第１の入力線の電圧と前記第２の入力線の電圧とを等しくするための第３のＭＯＳトランジスタと、を備え、
前記ワード線の電圧を第１の読み出し電圧に遷移させる間に、前記第１のＭＯＳトランジスタを制御して前記データ線を前記所定の電圧に充電するとともに前記第２のＭＯＳトランジスタを制御して前記リファレンス線を前記所定の電圧に充電し、さらに前記第３のＭＯＳトランジスタを制御して前記第１の入力線の電圧と前記第２の入力線の電圧とを等しくし、
その後、前記第１ないし前記第３のＭＯＳトランジスタがオフされ且つ前記ワード線に前記第１の読み出し電圧が印加された状態で、前記センスアンプが前記第１の入力線と前記第２の入力線間の電位差に応じた信号を出力し、
その後、前記ワード線の電圧を前記第１の読み出し電圧から前記第２の読み出し電圧に遷移させる間に、前記第１のＭＯＳトランジスタを制御して前記データ線を前記所定の電圧に充電し、さらに前記第３のＭＯＳトランジスタを制御して前記第１の入力線の電圧と前記第２の入力線の電圧とを等しくし、
その後、前記第１ないし前記第３のＭＯＳトランジスタがオフされ且つ前記ワード線に前記第２の読み出し電圧が印加された状態で、前記センスアンプが前記第１の入力線と前記第２の入力線間の電位差に応じた信号を出力する
ことを特徴とするＮＯＲ型フラッシュメモリ。
【請求項２】
前記ワード線の電圧を前記第１の読み出し電圧から前記第２の読み出し電圧に遷移させる間に、前記第１のＭＯＳトランジスタを制御して前記データ線を前記所定の電圧に充電した後、前記第３のＭＯＳトランジスタを制御して前記第１の入力線の電圧と前記第２の入力線の電圧とを等しくする
ことを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ。
【請求項３】
前記データ線と前記第１の入力線との間に接続され、読み出し時においてオンするようにゲートに第２の固定電圧が印加される第４のＭＯＳトランジスタと、
前記リファレンス線と前記第２の入力線との間に接続され、前記第４のＭＯＳトランジスタと同じ閾値電圧を有し、読み出し時においてオンするようにゲートに前記第２の固定電圧が印加される第５のＭＯＳトランジスタと、
前記電源と前記第１の入力線との間に接続された第６のＭＯＳトランジスタと、
前記電源と前記第２の入力線との間に接続され、前記第６のＭＯＳトランジスタとカレントミラー回路を構成する第７のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと前記データ線との間に接続され、前記第４のＭＯＳトランジスタと同じ閾値電圧を有し、読み出し時においてオンするようにゲートに前記第２の固定電圧が印加される第８のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタと前記リファレンス線との間に接続され、前記第４のＭＯＳトランジスタと同じ閾値電圧を有し、読み出し時においてオンするようにゲートに前記第２の固定電圧が印加される第９のＭＯＳトランジスタと、を備える
ことを特徴とする請求項１または２に記載のＮＯＲ型フラッシュメモリ。
【請求項４】
前記第１の読み出し電圧と前記第２の読み出し電圧とが異なることを特徴とする請求項１ないし３の何れかに記載のＮＯＲ型フラッシュメモリ。
【請求項５】
前記センスアンプは、前記ワード線の電圧を前記第１の読み出し電圧から前記第２の読み出し電圧に遷移させる間に、予め規定された信号を出力する
ことを特徴とする請求項１ないし４の何れかに記載のＮＯＲ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値読み出しを行うＮＯＲ型フラッシュメモリに関する。
【背景技術】
【０００２】
従来、浮遊ゲート構造や電荷蓄積層を持ち多値読みだしを行うメモリセルを用いた不揮発性半導体記憶装置として、ＮＯＲ型フラッシュメモリが知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００２−２５２８６
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、出力の高速化を図ることが可能なＮＯＲ型フラッシュメモリを提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る実施例に従ったＮＯＲ型フラッシュメモリは、閾値電圧に応じたデータを保持する不揮発性トランジスタで構成され、データ線と接地との間に接続され、ゲートにワード線が接続されたメモリセルと、前記メモリセルと同じ構成を有し、リファレンス線と前記接地との間に接続され、読み出し時においてオンするようにゲートに第１の固定電圧が印加されるリファレンストランジスタと、前記データ線に第１の入力線を介して第１の入力が接続され、前記リファレンス線に第２の入力線を介して第２の入力が接続され、前記第１の入力線と前記第２の入力線間の電位差に応じた信号を出力するセンスアンプと、電源と前記データ線との間に接続され、ゲートに印加される電圧に応じて前記データ線を所定の電圧に充電するための第１のＭＯＳトランジスタと、電源と前記リファレンス線との間に接続され、ゲートに印加される電圧に応じて前記リファレンス線を前記所定の電圧に充電するための第２のＭＯＳトランジスタと、前記第１の入力線と前記第２の入力線との間に接続され、ゲートに印加される電圧に応じて前記第１の入力線と前記第２の入力線とを短絡して前記第１の入力線の電圧と前記第２の入力線の電圧とを等しくするための第３のＭＯＳトランジスタと、を備え、前記ワード線の電圧を第１の読み出し電圧に遷移させる間に、前記第１のＭＯＳトランジスタを制御して前記データ線を前記所定の電圧に充電するとともに前記第２のＭＯＳトランジスタを制御して前記リファレンス線を前記所定の電圧に充電し、さらに前記第３のＭＯＳトランジスタを制御して前記第１の入力線の電圧と前記第２の入力線の電圧とを等しくし、その後、前記第１ないし前記第３のＭＯＳトランジスタがオフされ且つ前記ワード線に前記第１の読み出し電圧が印加された状態で、前記センスアンプが前記第１の入力線と前記第２の入力線間の電位差に応じた信号を出力し、その後、前記ワード線の電圧を前記第１の読み出し電圧から前記第２の読み出し電圧に遷移させる間に、前記第１のＭＯＳトランジスタを制御して前記データ線を前記所定の電圧に充電し、さらに前記第３のＭＯＳトランジスタを制御して前記第１の入力線の電圧と前記第２の入力線の電圧とを等しくし、その後、前記第１ないし前記第３のＭＯＳトランジスタがオフされ且つ前記ワード線に前記第２の読み出し電圧が印加された状態で、前記センスアンプが前記第１の入力線と前記第２の入力線間の電位差に応じた信号を出力することを特徴とする。
【発明の効果】
【０００５】
本発明のＮＯＲ型フラッシュメモリによれば、出力の高速化を図ることができる。
【発明を実施するための最良の形態】
【０００６】
（比較例）
以下では、比較例となるＮＯＲ型フラッシュメモリの特性、課題について説明する。
【０００７】
図１は、比較例のＮＯＲ型フラッシュメモリ１００ａの回路構成を示す図である。
【０００８】
図１に示すように、ＮＯＲ型フラッシュメモリ１００ａは、メモリセルＭＣ１と、リファレンストランジスタＲＴＲと、第１のカラムスイッチＣＳ１と、第２のカラムスイッチＣＳ２と、第１のプリチャージトランジスタＰＣＨと、第２のプリチャージトランジスタＰＣＲと、第１のイコライズトランジスタＥＱ１、ＥＱ１Ｂと、第２のイコライズトランジスタＥＱ２、ＥＱ２Ｂと、センスアンプ負荷回路ＳＡＬＤと、センスアンプＳＡと、インバータＩＮＶ１と、第１のデータラッチ回路ＬＣ１と、第２のデータラッチ回路ＬＣ２と、第３のデータラッチ回路ＬＣ３と、ロジック回路ＬＯＣと、を備える。
【０００９】
なお、センスアンプＳＡは、活性化状態において、入力される２つの信号の振幅（電位差）が規定値よりも小さい場合は、強制的にＬ”レベルの信号を出力するものとする。
【００１０】
ここで、図２は、図１に示すメモリセルＭＣ１の閾値電圧の分布の一例を示す図である。
【００１１】
図２に示すように、メモリセルＭＣ１に“１１”が記憶される場合は、メモリセルＭＣ１の閾値電圧は２．０ｖ〜３．０ｖに分布される。また、メモリセルＭＣ１に“１０”が記憶される場合は、メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布される。また、メモリセルＭＣ１に“００”が記憶される場合は、メモリセルＭＣ１の閾値電圧は５．６ｖ〜６．２ｖに分布される。また、メモリセルＭＣ１に“０１”が記憶される場合は、メモリセルＭＣ１の閾値電圧は７．０ｖ以上に分布される。
【００１２】
ここで、一例として、メモリセルＭＣ１に“１０”が記憶されている場合のＮＯＲ型フラッシュメモリ１００ａの動作波形について説明する。
【００１３】
図３は、図１に示すＮＯＲ型フラッシュメモリ１００ａのデータ読み出し時における動作波形の一例を示す図である。また、図４は、図１に示すプリチャージトランジスタＰＣＨ、プリチャージトランジスタＰＣＲ、第１のイコライズトランジスタＥＱ１、ＥＱ１Ｂ、第２のイコライズトランジスタＥＱ２、ＥＱ２Ｂのゲート入力波形を示す図である。なお、図３、図４において、第１、第２のカラムスイッチＣＳ１、ＣＳ２はＯＮ状態にあるものとする。
【００１４】
図３に示すように、データ読み出し時、初期状態において“Ｌ”レベルにあった第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲは、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲにより、所定の電圧レベルまでプリチャージされる（時間ｔ０〜ｔ１）。この時、センスアンプ負荷回路ＳＡＬＤ内のバイアストランジスタＴＢ１、ＴＢ２を介して、データ線ＬＢＬＨ、リファレンス線ＬＢＬＲも所定の電圧レベルまでプリチャージされる。
【００１５】
なお、バイアストランジスタＴＢ１、ＴＢ２の閾値電圧は約０ｖであり、バイアストランジスタＴＢ１、ＴＢ２のデータ読み出し時にゲートには約０．８ｖが印加される。これにより、プリチャージの時、第１のデータ線ＬＢＬＨ、ＬＢＬＲの電圧レベルは最高でも約０．８ｖまでしか上昇せず、メモリセルＭＣ１に対するソフトライトが抑制されている。
【００１６】
一方、プリチャージ開始よりも少し前のタイミングでワード線ＷＬ１が活性化して、メモリセルＭＣ１が選択状態となる（時間ｔ０〜ｔ１）。
【００１７】
そして、ワード線ＷＬ１は、図３、図４に示すように、ステップ状にレベルが遷移する。最初にワード線ＷＬ１の電圧レベルは６．６ｖとなる（時間ｔ１〜）。既述のように、メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布されている。したがって、メモリセルＭＣ１はＯＮ状態となり、データ線ＬＢＬＨにはリファレンス線ＬＢＬＲよりも低い電圧レベルが出力される。
【００１８】
なお、上述の“ＯＮ状態”とは、リファレンストランジスタＲＴＲが流す電流よりも大きい電流を、メモリセルＭＣ１が流す状態を表す（以下同様）。
【００１９】
そして、データ線ＬＢＬＨとリファレンス線ＬＢＬＲの電圧レベルは、センスアンプ負荷回路ＳＡＬＤにより、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに伝播される（時間ｔ１〜ｔ３）。このとき、第１のセンスアンプ入力線ＳＡＩＮＨは第２のセンスアンプ入力線ＳＡＩＮＲよりも低い電圧レベルにあるので、センスアンプＳＡはセンスアンプ出力線ＳＡＯに“Ｌ”レベルの信号を出力する（時間ｔ２〜ｔ３）。
【００２０】
そして、インバータＩＮＶ１によりセンスアンプ出力線ＳＡＯの波形が整形され、出力データ線ＤＤ１に“Ｈ”レベルが出力される（時間ｔ２〜）。出力データ線ＤＤ１に“Ｈ”レベルが出力されるタイミングにおいて第１のデータラッチ回路ＬＣ１が活性化して、出力データ線ＤＤ１の“Ｈ”レベルが第１のデータラッチ回路ＬＣ１に格納される。
【００２１】
次に、ワード線ＷＬ１の電圧レベルが６．６ｖから５．２ｖに遷移される（時間ｔ３〜時間ｔ４）。
【００２２】
このとき、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲにより、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲ、データ線ＬＢＬＨ、リファレンス線ＬＢＬＲは所定レベルまでプリチャージされる（図４、時間ｔ３〜ｔ４）。
【００２３】
さらに、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲは、第１のイコライズトランジスタＥＱ１、ＥＱ１Ｂにより、互いにイコライズされる（図４、時間ｔ３〜ｔ４）。
【００２４】
さらに、データ線ＬＢＬＨとリファレンス線ＬＢＬＲも、第２のイコライズトランジスタＥＱ２、ＥＱ２Ｂにより、互いにイコライズされる（図４、時間ｔ３〜ｔ４）。
【００２５】
このような初期化動作は、データ線ＬＢＬＨとリファレンス線ＬＢＬＲのレベル関係を短時間で反転させるために必要な動作である。もし、この初期動作が行われないと、アクセスタイムが大きく遅延することとなる。
【００２６】
次に、ワード線ＷＬ１の電圧が５．２ｖに遷移し終えたタイミング（時間ｔ４）で、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲ、第１のイコライズトランジスタＥＱ１、ＥＱ１Ｂ、第２のイコライズトランジスタＥＱ２、ＥＱ２Ｂが、ＯＦＦ状態となる。
【００２７】
既述のように、メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布されている。したがって、ワード線ＷＬ１の電圧が５．２ｖでは、メモリセルＭＣ１はＯＮ状態となる。これにより、データ線ＬＢＬＨにはリファレンス線ＬＢＬＲよりも低い電圧レベルが出力される（時間ｔ４〜ｔ６）。
【００２８】
そして、データ線ＬＢＬＨ、リファレンス線ＬＢＬＲの電圧レベルは、センスアンプ負荷回路ＳＡＬＤにより、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに伝播される。第１のセンスアンプ入力線ＳＡＩＮＨは第２のセンスアンプ入力線ＳＡＩＮＲよりも低い電圧レベルにあるので、センスアンプＳＡはセンスアンプ出力線ＳＡＯに“Ｌ”レベルの信号を出力する（時間ｔ５）。
【００２９】
そして、インバータＩＮＶ１によりセンスアンプ出力線ＳＡＯの波形が整形され、出力データ線ＤＤ１に“Ｈ”レベルが出力される（時間ｔ５）。出力データ線ＤＤ１に“Ｈ”レベルが出力されるタイミングにおいて、第２のデータラッチ回路ＬＣ２が活性化して、出力データ線ＤＤ１の“Ｈ”レベルが第２のデータラッチ回路ＬＣ２に格納される。
【００３０】
次に、ワード線ＷＬ１の電圧レベルは５．２ｖから３．６ｖに遷移される（時間ｔ６〜ｔ７）。
【００３１】
このとき、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲにより、第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲ、さらにデータ線ＬＢＬＨとリファレンス線ＬＢＬＲとが、所定レベルまでプリチャージされる（図４、時間ｔ６〜ｔ７）。
【００３２】
さらに、第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲは、第１のイコライズトランジスタＥＱ１、ＥＱ１Ｂにより互いにイコライズされる（図４、時間ｔ６〜ｔ７）。
【００３３】
また、データ線ＬＢＬＨとリファレンス線ＬＢＬＲも、第２のイコライズトランジスタＥＱ２、ＥＱ２Ｂにより互いにイコライズされる（図４、時間ｔ６〜ｔ７）。
【００３４】
そして、ワード線ＷＬ１の電圧が３．６ｖに遷移し終えたタイミング（時間ｔ７）において、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲ、第１のイコライズトランジスタＥＱ１、ＥＱ１Ｂ、第２のイコライズトランジスタＥＱ２、ＥＱ２Ｂは、ＯＦＦ状態となる。
【００３５】
既述のように、メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布されている。したがって、ワード線ＷＬ１の電圧が３．６ｖではメモリセルＭＣ１はＯＦＦ状態となる。これにより、データ線ＬＢＬＨにはリファレンス線ＬＢＬＲよりも高い電圧レベルが出力される。
【００３６】
なお、上述の“ＯＦＦ状態”とは、リファレンストランジスタＲＴＲが流す電流よりも小さい電流を、メモリセルＭＣ１が流す状態を表す（以下同様）。
【００３７】
そして、データ線ＬＢＬＨとリファレンス線ＬＢＬＲの電圧レベルは、センスアンプ負荷回路ＳＡＬＤにより、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに伝播される。第１のセンスアンプ入力線ＳＡＩＮＨは第２のセンスアンプ入力線ＳＡＩＮＲよりも高い電圧レベルにあるので、センスアンプＳＡはセンスアンプ出力線ＳＡＯに“Ｈ”レベルの信号を出力する。
【００３８】
そしてインバータＩＮＶ１によりセンスアンプ出力線ＳＡＯの波形が整形され、出力データ線ＤＤ１に“Ｌ”レベルが出力される（時間ｔ８）。出力データ線ＤＤ１に“Ｌ”レベルが出力されるタイミングにおいて第３のデータラッチ回路ＬＣ３が活性化して、出力データ線ＤＤ１の“Ｌ”レベルが第３のデータラッチ回路ＬＣ３に格納される。
【００３９】
そして、第１のデータラッチ回路ＬＣ１、第２のデータラッチ回路ＬＣ２、第３のデータラッチ回路ＬＣ３の格納されたデータは、ロジック回路ＬＯＣにより二値データとしてデータ線ＦＤＤに出力される。
【００４０】
前述したように、ワード線ＷＬ１の電圧が遷移する場合は、遷移前のデータを初期化するためにデータ線ＬＢＬＨとリファレンス線ＬＢＬＲ、さらに第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに対して、プリチャージとイコライズとをする必要がある。
【００４１】
しかし、データ線ＬＢＬＨとリファレンス線ＬＢＬＲとは、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに比べて寄生容量が大きい。これにより、データ線ＬＢＬＨとリファレンス線ＬＢＬＲに対して最適なプリチャージを行うと、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲはオーバープリチャージとなってしまう。
【００４２】
一方、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに対して、最適なプリチャージを行うと、データ線ＬＢＬＨとリファレンス線ＬＢＬＲはアンダープリチャージとなってしまう。
【００４３】
どちらの場合も、所定期間内に、第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲとの間に、センスアンプＳＡが適切にセンス動作するのに必要な振幅が得られなくなり得る。
【００４４】
したがって、該所定期間内に、センスアンプＳＡが所望の出力をすることができないこととなる。これにより、例えば、データラッチ回路ＬＣ１〜ＬＣ３の活性タイミングを遅らせることが必要になる。この場合、アクセスタイムの遅延が発生してしまう結果となる。
【００４５】
また、データ線ＬＢＬＨとリファレンス線ＬＢＬＲとは寄生容量が大きい場合、イコライズ動作による初期化のアシストが必要となる。本来、リファレンス線ＬＢＬＲには、データアクセス時において、定常レベル（一定の電圧レベル）が出力されることが高速アクセスにとって望ましい。
【００４６】
しかし、イコライズ動作により、リファレンス線ＬＢＬＲは一時的に定常レベルから下がってしまう。
【００４７】
この場合、センスアンプ負荷回路ＳＡＬＤのＰＭＯＳトランジスタＴＰ１は、通常以上に強くＯＮ状態となってしまう。この状態は、第１のセンスアンプ入力線ＳＡＩＮＨが“Ｌ”レベルになる妨げとなる。
【００４８】
この場合も、該所定期間内に、第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲとの間にセンスアンプＳＡのセンス動作に必要な振幅が得られなくなり得る。
【００４９】
すなわち、この場合も、アクセスタイムの遅延が発生してしまう結果となる。
【００５０】
そこで、本発明に係る実施形態では、出力の高速化を図ることが可能なＮＯＲ型フラッシュメモリを提供する。
【００５１】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００５２】
図５は、本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００の要部の回路構成の一例を示す回路図である。
【００５３】
図５に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルＭＣ１と、リファレンストランジスタＲＴＲと、第１のカラムスイッチＣＳ１と、第２のカラムスイッチＣＳ２と、第１のプリチャージトランジスタＰＣＨと、第２のプリチャージトランジスタＰＣＲと、第１のバイアストランジスタＴＢ３と、第２のバイアストランジスタＴＢ４と、イコライズトランジスタＥＱ１、ＥＱ１Ｂと、センスアンプ負荷回路ＳＡＬＤと、センスアンプＳＡと、インバータＩＮＶ１と、第１のデータラッチ回路ＬＣ１と、第２のデータラッチ回路ＬＣ２と、第３のデータラッチ回路ＬＣ３と、ロジック回路ＬＯＣと、を備える。
【００５４】
メモリセルＭＣ１は、閾値電圧に応じたデータを保持する不揮発性トランジスタで構成されている。このメモリセルＭＣ１は、データ線ＬＢＬＨと接地との間に接続され、ゲートにワード線ＷＬが接続されている。
【００５５】
なお、ここでは、メモリセルＭＣ１の閾値電圧の分布は、比較例の図２に示す閾値電圧の分布と同様であるものとする。
【００５６】
リファレンストランジスタＲＴＲは、メモリセルＭＣ１と同じ構成を有する。このリファレンストランジスタＲＴＲは、リファレンス線ＬＢＬＲと接地との間に接続され、読み出し時においてオンするようにゲートに第１の固定電圧が印加される。
【００５７】
センスアンプＳＡは、データ線ＬＢＬＨに第１のセンスアンプ入力線ＳＡＩＮＨを介して第１の入力が接続され、リファレンス線ＬＢＬＲに第２のセンスアンプ入力線ＳＡＩＮＲを介して第２の入力が接続されている。このセンスアンプＳＡは、第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲ間の電位差（入力される２つの信号の振幅）に応じた信号を出力するようになっている。
【００５８】
なお、このセンスアンプＳＡは、活性化状態において、入力される２つの信号の振幅（電位差）が規定値よりも小さい場合は、強制的にＬ”レベルの信号を出力するものとする。また、センスアンプＳＡは、非活性化状態において、“Ｈ”レベルを出力するものとする。
【００５９】
第１のプリチャージトランジスタＰＣＨは、電源ＶＤＤとデータ線ＬＢＬＨとの間に接続されたＭＯＳトランジスタである。この第１のプリチャージトランジスタＰＣＨは、ゲートに印加される電圧に応じてデータ線ＬＢＬＨを所定の電圧（ここでは、０．８ｖ）に充電するようになっている。
【００６０】
第２のプリチャージトランジスタＰＣＲは、電源ＶＤＤとリファレンス線ＬＢＬＲとの間に接続されている。この第２のプリチャージトランジスタＰＣＲは、ゲートに印加される電圧に応じてリファレンス線ＬＢＬＲを該所定の電圧に充電するようになっている。
【００６１】
イコライズトランジスタＥＱ１、ＥＱ１Ｂは、第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲとの間に接続されたＭＯＳトランジスタである。このイコライズトランジスタＥＱ１、ＥＱ１Ｂは、ゲートに印加される電圧に応じて第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲとを短絡して、第１のセンスアンプ入力線ＳＡＩＮＨの電圧と第２の入力線ＳＡＩＮＲの電圧とを等しく（イコライズ）するようになっている。
【００６２】
センスアンプ負荷回路ＳＡＬＤは、第３のバイアストランジスタＴＢ１と、第４のバイアストランジスタＴＢ２と、第１のミラートランジスタＴＰ１と、第２のミラートランジスタＴＰ２と、を有する。
【００６３】
第３のバイアストランジスタＴＢ１は、データ線ＬＢＬＨと第１のセンスアンプ入力線ＳＡＩＮＨとの間に接続されたＭＯＳトランジスタである。この第３のバイアストランジスタＴＢ１は、読み出し時においてオンするようにゲートに第２の固定電圧（ここでは、０．８ｖ）が印加される。
【００６４】
第４のバイアストランジスタＴＢ２は、リファレンス線ＬＢＬＲと第２のセンスアンプ入力線ＳＡＩＮＲとの間に接続されたＭＯＳトランジスタである。この第４のバイアストランジスタＴＢ２は、第３のバイアストランジスタＴＢ１と同じ閾値電圧（ここでは、約０ｖ）を有する。この第４のバイアストランジスタＴＢ２は、読み出し時においてオンするようにゲートに該第２の固定電圧が印加される。
【００６５】
第１のミラートランジスタＴＰ１は、電源ＶＤＤと第１のセンスアンプ入力線ＳＡＩＮＨとの間に接続されたＭＯＳトランジスタである。
【００６６】
第２のミラートランジスタＴＰ２は、電源ＶＤＤと第２のセンスアンプ入力線ＳＡＩＮＲとの間に接続されたＭＯＳトランジスタである。この第２のミラートランジスタＴＰ２は、第１のミラートランジスタとカレントミラー回路を構成する。
【００６７】
また、第１のバイアストランジスタＴＢ３は、第１のプリチャージトランジスタＰＣＨとデータ線ＬＢＬＨとの間に接続されたＭＯＳトランジスタである。この第１のバイアストランジスタＴＢ３は、第３のバイアストランジスタＴＢ１と同じ閾値電圧を有し、読み出し時においてオンするようにゲートに該第２の固定電圧（０．８ｖ）が印加される。  
第２のバイアストランジスタＴＢ４は、第２のプリチャージトランジスタＰＣＲとリファレンス線ＬＢＬＲとの間に接続されたＭＯＳトランジスタである。この第２のバイアストランジスタＴＢ４は、第４のバイアストランジスタＴＢ２と同じ閾値電圧を有し、読み出し時においてオンするようにゲートに該第２の固定電圧（０．８ｖ）が印加される。
【００６８】
ここで、メモリセルＭＣ１に“１０”が記憶されている（メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布している）場合における、ＮＯＲ型フラッシュメモリ１００の動作波形の一例について説明する。
【００６９】
図６は、図５に示すＮＯＲ型フラッシュメモリ１００のデータ読み出し時における動作波形の一例を示す図である。また、図７は、図５に示すプリチャージトランジスタＰＣＨ、プリチャージトランジスタＰＣＲ、イコライズトランジスタＥＱ１、ＥＱ１Ｂのゲート入力波形を示す図である。なお、図６、図７において、第１、第２のカラムスイッチＣＳ１、ＣＳ２はＯＮ状態にあるものとする。
【００７０】
図６に示すように、データ読み出し時、初期状態において“Ｌ”レベルにあったデータ線ＬＢＬＨおよびリファレンス線ＬＢＬＲは、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲにより、所定の電圧レベルまでプリチャージされる（時間ｔ０〜ｔ１）。
【００７１】
なお、既述のように、第３、第４のバイアストランジスタＴＢ１、ＴＢ２の閾値電圧は約０ｖであり、データ読み出し時、そのゲートには約０．８ｖが印加されるようになっている。これにより、プリチャージの時、データ線ＬＢＬＨおよびリファレンス線ＬＢＬＲの電圧レベルは最高でも約０．８ｖまでしか上昇しない。したがって、メモリセルＭＣ１に対するソフトライトが抑制されている。
【００７２】
すなわち、ワード線ＷＬの電圧を第１の読み出し電圧（ここでは６．６ｖ）に遷移させる間に、第１のプリチャージトランジスタＰＣＨを制御してデータ線ＬＢＬＨを該所定の電圧（０．８ｖ）に充電するとともに第２のプリチャージトランジスタＰＣＲを制御してリファレンス線ＬＢＬＲを該所定の電圧に充電し、さらにイコライズトランジスタＥＱ１、ＥＱ１Ｂを制御して第１のセンスアンプ入力線ＳＡＩＮＨの電圧と第２のセンスアンプ入力線ＳＡＩＮＲの電圧とを等しくする（時間ｔ０〜ｔ１）。
【００７３】
一方、プリチャージ開始よりも少し前のタイミングでワード線ＷＬ１が活性化して、メモリセルＭＣ１が選択状態となる（時間ｔ０〜ｔ１）。
【００７４】
そして、ワード線ＷＬ１は、図６、図７に示すように、ステップ状にレベルが遷移する（時間ｔ１〜）。
【００７５】
最初にワード線ＷＬ１の電圧レベルは第１の読み出し電圧（６．６ｖ）となる。既述のように、メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布されている。したがって、メモリセルＭＣ１はＯＮ状態となり、データ線ＬＢＬＨにはリファレンス線ＬＢＬＲよりも低い電圧レベルが出力される（時間ｔ１〜ｔ３）。
【００７６】
そして、データ線ＬＢＬＨとリファレンス線ＬＢＬＲの電圧レベルは、センスアンプ負荷回路ＳＡＬＤにより、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに伝播される（時間ｔ１〜ｔ３）。このとき、第１のセンスアンプ入力線ＳＡＩＮＨは第２のセンスアンプ入力線ＳＡＩＮＲよりも低い電圧レベルにある。
【００７７】
時間ｔ２において、センスアンプＳＡが活性化される。これにより、センスアンプＳＡは、センスアンプ出力線ＳＡＯに“Ｌ”レベルの信号（データ）を出力する。
【００７８】
すなわち、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲ、イコライズトランジスタＥＱ１、ＥＱ１Ｂがオフされ且つワード線ＷＬに第１の読み出し電圧が印加された状態で、センスアンプＳＡが第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲ間の電位差に応じた信号（“Ｌ”レベル）を出力する（時間ｔ２〜ｔ３）。
【００７９】
そして、インバータＩＮＶ１によりセンスアンプ出力線ＳＡＯの波形が整形され、出力データ線ＤＤ１に“Ｈ”レベルの信号が出力される（時間ｔ２〜ｔ３）。出力データ線ＤＤ１に出力された“Ｈ”レベルの信号は、第１のデータラッチ回路ＬＣ１に格納される。
【００８０】
次に、ワード線ＷＬ１の電圧レベルが６．６ｖから５．２ｖに遷移される（時間ｔ３〜時間ｔ４）。
【００８１】
このとき、第１のプリチャージトランジスタＰＣＨにより、データ線ＬＢＬＨは所定レベルまでプリチャージされる。寄生容量の大きいデータ線ＬＢＬＨがプリチャージされることで、このデータ線ＬＢＬＨは最適なレベルまで短時間にプリチャージされる（図６、時間ｔ３〜ｔ４）。
【００８２】
この寄生容量の大きいデータ線ＬＢＬＨがプリチャージされることにより、このプリチャージに追従して、比較的寄生容量の小さい第１のセンスアンプ入力線ＳＡＩＮＨも、最適なレベルまで短時間でプリチャージされる（図６、時間ｔ３〜ｔ４）。
【００８３】
このように、第１、第２のデータ線ＬＢＬＨ、ＬＢＬＲの初期化動作の期間が短くなる。これより、イコライズ動作による初期化のアシスト、および、第２のプリチャージトランジスタＰＣＲによるリファレンス線ＬＢＬＲのプリチャージを、省略することができる。
【００８４】
そして、リファレンス線ＬＢＬＲはデータアクセス時において、定常レベルである一定の電圧レベルが出力されることになり、高速アクセスが得られるようになる。
【００８５】
また、データ線ＬＢＬＨが所定レベルまでプリチャージされると同時に、センスアンプ入力線ＳＡＩＮＨとセンスアンプ入力線ＳＡＩＮＲも、イコライズトランジスタＥＱ１、ＥＱ１Ｂにより、互いにイコライズされながらプリチャージする（図６、時間ｔ３〜ｔ４）。
【００８６】
すなわち、ワード線ＷＬの電圧を該第１の読み出し電圧（６．６ｖ）から第２の読み出し電圧（ここでは、５．２ｖ）に遷移させる間に、第１のプリチャージトランジスタＰＣＨを制御してデータ線ＬＢＬＨを該所定の電圧に充電し、さらにイコライズトランジスタＥＱ１、ＥＱ１Ｂを制御して第１のセンスアンプ入力線ＳＡＩＮＨの電圧と第２のセンスアンプ入力線ＳＡＩＮＲの電圧とを等しくする（時間ｔ３〜ｔ４）。
【００８７】
なお、図４では、特に、ワード線ＷＬの電圧を該第１の読み出し電圧（６．６ｖ）から該第２の読み出し電圧（５．２）に遷移させる間に、第１のプリチャージトランジスタＰＣＨを制御してデータ線ＬＢＬＨを該所定の電圧（０．８ｖ）に充電した後、イコライズトランジスタＥＱ１、ＥＱ１Ｂを制御して第１のセンスアンプ入力線ＳＡＩＮＨの電圧と第２のセンスアンプ入力線ＳＡＩＮＲの電圧とを等しく（イコライズ）する。これにより、より確実にイコライズすることができる。
【００８８】
なお、既述のように、センスアンプＳＡは、活性化状態において、入力される２つの信号の振幅（電位差）が規定値よりも小さい場合は、強制的にＬ”レベルの信号を出力する。すなわち、センスアンプＳＡは、ワード線ＷＬの電圧を第１の読み出し電圧（６．６ｖ）から第２の読み出し電圧（５．２ｖ）に遷移させる間（時間ｔ３〜時間ｔ４）に、予め規定された信号（“Ｌ”レベル）を出力する。
【００８９】
次に、ワード線ＷＬ１の電圧が第２の読み出し電圧（５．２ｖ）に遷移し終えたタイミングにおいて（時間ｔ４）、プリチャージトランジスタＰＣＨ、イコライズトランジスタＥＱ１、ＥＱ１Ｂは、ＯＦＦ状態となる。  
既述のように、メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布されている。これにより、ワード線ＷＬ１の電圧が５．２ｖではメモリセルＭＣ１はＯＮ状態となる。これにより、データ線ＬＢＬＨにはリファレンス線ＬＢＬＲよりも低い電圧レベルが出力される（時間ｔ４〜ｔ６）。
【００９０】
そして、データ線ＬＢＬＨとリファレンス線ＬＢＬＲの電圧レベルは、センスアンプ負荷回路ＳＡＬＤにより、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲに伝播される。第１のセンスアンプ入力線ＳＡＩＮＨはセンスアンプ入力線ＳＡＩＮＲよりも高い電圧レベルにあるので、センスアンプＳＡはセンスアンプ出力線ＳＡＯに“Ｌ”レベルの信号を出力する（時間ｔ５）。
【００９１】
すなわち、第１、第２のプリチャージトランジスタＰＣＨ、ＰＣＲ、イコライズトランジスタＥＱ１、ＥＱ１Ｂがオフされ且つワード線ＷＬに該第２の読み出し電圧（５．２ｖ）が印加された状態で、センスアンプＳＡが第１のセンスアンプ入力線ＳＡＩＮＨと第２のセンスアンプ入力線ＳＡＩＮＲ間の電位差に応じた信号（“Ｌ”レベル）を出力する（時間ｔ５〜ｔ６）。
【００９２】
そして、インバータＩＮＶ１によりセンスアンプ出力線ＳＡＯの波形が整形され、出力データ線ＤＤ１に“Ｈ”レベルが出力される（時間ｔ５）。この出力データ線ＤＤ１の“Ｈ”レベルは第２のデータラッチ回路ＬＣ２に格納される。
【００９３】
次に、ワード線ＷＬ１の電圧レベルが、第２の読み出し電圧（５．２ｖ）から第３の読み出し電圧（３．６ｖ）に遷移される（時間ｔ６〜ｔ７）。
【００９４】
このとき、第２のプリチャージトランジスタＰＣＨにより、データ線ＬＢＬＨは所定レベルまでプリチャージされる。寄生容量の大きいデータ線ＬＢＬＨがプリチャージされることで、データ線ＬＢＬＨは最適なレベルまで短時間にプリチャージされる。
【００９５】
このように寄生容量の大きいデータ線ＬＢＬＨがプリチャージされるのに追従して、比較的寄生容量の小さいセンスアンプ入力線ＳＡＩＮＨも最適なレベルまで短時間にプリチャージされる（時間ｔ６〜ｔ７）。
【００９６】
また、データ線ＬＢＬＨの初期化動作が短くなるので、既述のように、イコライズ動作による初期化のアシスト、および、第２のプリチャージトランジスタＰＣＲによるリファレンス線ＬＢＬＲのプリチャージを、省略できる。
【００９７】
これにより、リファレンス線ＬＢＬＲはデータアクセス時において、定常レベルである一定の電圧レベルが出力されることになり、高速アクセスが得られるようになる。
【００９８】
また、データ線ＬＢＬＨが所定レベルまでプリチャージされると同時に、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲも、イコライズトランジスタＥＱ１、ＥＱ１Ｂにより、互いにイコライズされながらプリチャージされる（時間ｔ６〜時間ｔ７）。
【００９９】
なお、センスアンプＳＡは、ワード線ＷＬの電圧を第２の読み出し電圧（５．２ｖ）から第３の読み出し電圧（３．６ｖ）に遷移させる間（時間ｔ６〜時間ｔ７）に、予め規定された信号（“Ｌ”レベル）を出力する。
【０１００】
そして、ワード線ＷＬ１の電圧が第３の電圧（３．６ｖ）に遷移し終えたタイミング（時間ｔ７）において、プリチャージトランジスタＰＣＨ、イコライズトランジスタＥＱ１、ＥＱ１ＢはＯＦＦ状態となる。既述のように、メモリセルＭＣ１の閾値電圧は４．２ｖ〜４．８ｖに分布されている。したがって、ワード線ＷＬ１の電圧が３．６ｖではメモリセルＭＣ１はＯＦＦ状態となり、データ線ＬＢＬにはリファレンス線ＲＢＬよりも高い電圧レベルが出力される（時間ｔ７〜）。
【０１０１】
そして、データ線ＬＢＬＨとリファレンス線ＬＢＬＲの電圧レベルは、センスアンプ負荷回路ＳＡＬＤにより、センスアンプ入力線ＳＡＩＮＨおよびセンスアンプ入力線ＳＡＩＮＲに伝播される（時間ｔ７〜）。
【０１０２】
センスアンプ入力線ＳＡＩＮＨはセンスアンプ入力線ＳＡＩＮＲよりも高い電圧レベルにあるので、センスアンプＳＡはセンスアンプ出力線ＳＡＯに“Ｈ”レベルの信号を出力する（時間ｔ８〜）。
【０１０３】
そして、インバータＩＮＶ１によりセンスアンプ出力線ＳＡＯの波形が整形され、出力データ線ＤＤ１に“Ｌ”レベルが出力される。出力データ線ＤＤ１の“Ｌ”レベルは第３のデータラッチ回路ＬＣ３に格納される。
【０１０４】
その後、第１のデータラッチ回路ＬＣ１、第２のデータラッチ回路ＬＣ２、第３のデータラッチ回路ＬＣ３の格納されたデータは、ロジック回路ＬＯＣにより二値データとしてデータ線ＦＤＤに出力される。
【０１０５】
既述のように、ＮＯＲ型フラッシュメモリ１００は、データ線ＬＢＬＨおよびＬＢＬＲに付加されたプリチャージトランジスタを備える。これにより、データ読み出し時、初期状態において“Ｌ”レベルにあったデータ線ＬＢＬＨおよびリファレンス線ＬＢＬＲをプリチャージする際、寄生容量の大きいデータ線ＬＢＬＨおよびＬＢＬＲは短時間で最適なプリチャージレベルに設定させることができる。
【０１０６】
そして、第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲは、比較的寄生容量が小さい。したがって、これらの第１、第２のセンスアンプ入力線ＳＡＩＮＨ、ＳＡＩＮＲを、データ線ＬＢＬＨおよびリファレンス線ＬＢＬＲに追従して、短時間で最適なプリチャージレベルに設定させることが可能となる。
【０１０７】
そして、例えば、ワード線ＷＬ１の電圧が５．２ｖになった後のデータアクセスにおいては、データ線ＬＢＬＨとリファレンス線ＬＢＬＲ間のイコライズ動作が不要となり、且つ、リファレンス線ＬＢＬＲのプリチャージ動作も省略できる。
【０１０８】
これにより、リファレンス線ＬＢＬＲは一定の定常レベルを保持することが可能となり、高速なデータアクセスが得られるようになる。
【０１０９】
さらに、比較例のイコライズトランジスタＥＱ２、ＥＱ２Ｂが不要となるので、ＮＯＲ型フラッシュメモリ１００のチップサイズの縮小化を図ることができる。
【０１１０】
以上のように、本実施例に係るＮＯＲ型フラッシュメモリによれば、出力の高速化を図ることができる。
【０１１１】
なお、本実施例では、第１ないし第３の読み出し電圧がそれぞれ異なっているが、等しくてもよい。また、第１ないし第３の読み出し電圧の大小関係は、本実施例と異なってもよい。
【０１１２】
ここで、ワード線ＷＬに印加する電圧をステップ状に制御するための構成の一例について説明する。
【０１１３】
図８は、図５に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルＭＣ１にゲート電圧を印加するための電源回路１００ｂの回路構成の一例を示す回路図である。
【０１１４】
図８に示すように、電源回路１００ｂは、第１ないし第５のｐＭＯＳトランジスタ１ａ〜５ａと、第１ないし第５のｎＭＯＳトランジスタ１ｂ〜５ｂと、を有する。
【０１１５】
第１のｐＭＯＳトランジスタ１ａと第１のｎＭＯＳトランジスタ１ｂとが、６．６ｖを出力する第１の電源６と第４のｐＭＯＳトランジスタ４ａの一端（ソース）との間で、並列に接続されている。
【０１１６】
また、第２のｐＭＯＳトランジスタ２ａと第２のｎＭＯＳトランジスタ２ｂとが、５．２ｖを出力する第２の電源７と第４のｐＭＯＳトランジスタ４ａの一端（ソース）との間で、並列に接続されている。
【０１１７】
また、第３のｐＭＯＳトランジスタ３ａと第３のｎＭＯＳトランジスタ３ｂとが、３．６ｖを出力する第３の電源８と第４のｐＭＯＳトランジスタ４ａの一端（ソース）との間で、並列に接続されている。
【０１１８】
また、第４のｐＭＯＳトランジスタ４ａと第４のｎＭＯＳトランジスタ４ｂとが、第１ないし第３の電源６〜８と接地との間で、直列に接続されている。
【０１１９】
また、第５のｐＭＯＳトランジスタ５ａと第５のｎＭＯＳトランジスタ５ｂとが、第４のｐＭＯＳトランジスタ４ａの他端（ドレイン）と接地との間で、直列に接続されている。この第５のｐＭＯＳトランジスタ５ａと第５のｎＭＯＳトランジスタ５ｂとの間の接続点が、ワード線ＷＬに接続されている。
【０１２０】
ここで、以上のような構成を有する電源回路１００ｂの動作の一例について説明する。
【０１２１】
図９は、図８に示す電源回路１００ｂの動作の一例を示すフローチャートである。また、図１０Ａは、ワード線ＷＬに６．６ｖの電圧を印加する第１の期間を設定するときのワード線ＷＬの電圧波形を示す図である。また、図１０Ｂは、ワード線ＷＬに５．２ｖの電圧を印加する第２の期間を設定するときのワード線ＷＬの電圧波形を示す図である。また、図１０Ｃは、ワード線ＷＬに３．６ｖの電圧を印加する第３の期間を設定するときのワード線ＷＬの電圧波形を示す図である。
【０１２２】
先ず、第１のｐＭＯＳトランジスタ１ａ、第１のｐＭＯＳトランジスタ１ｂをオンするとともに、第２のｐＭＯＳトランジスタ２ａ、第２のｎＭＯＳトランジスタ２ｂ、第３のｐＭＯＳトランジスタ３ａ、第３のｎＭＯＳトランジスタ３ｂをオフする。さらに、信号ＭｉＦ、ＭｉＢを“Ｌ（Ｌｏｗ）”レベルにする。これにより、予め設定された第１の期間、ワード線ＷＬに６．６ｖを供給して（図１０Ａ）、メモリセルＭＣ１に記憶されたデータの読み出しを行う（図９、ステップＳ１）。
【０１２３】
次に、読み出されたメモリセルＭＣ１のデータと第１の期待値とを比較する（図９、ステップＳ２）。なお、この第１の期待値は、メモリセルＭＣ１に記憶されたデータに対応して設定される。
【０１２４】
ステップＳ２で読み出されたデータと第１の期待値が一致しない場合（ステップＳ３）は、ステップＳ３に進み、該第１の期間を所定期間長く設定して、ステップＳ１に戻る（図９、ステップＳ４）。
【０１２５】
一方、ステップＳ２で読み出されたデータと第１の期待値が一致する場合（ステップＳ３）は、ステップＳ５に進む。このステップＳ５では、第２のｐＭＯＳトランジスタ２ａ、第２のｐＭＯＳトランジスタ２ｂをオンするとともに、第１のｐＭＯＳトランジスタ１ａ、第１のｎＭＯＳトランジスタ１ｂ、第３のｐＭＯＳトランジスタ３ａ、第３のｎＭＯＳトランジスタ３ｂをオフする。さらに、信号ＭｉＦ、ＭｉＢを“Ｌ（Ｌｏｗ）”レベルにする。これにより、予め設定された第２の期間、ワード線ＷＬに５．２ｖを供給して（図１０Ｂ）、メモリセルＭＣ１に記憶されたデータの読み出しを行う（図９、ステップＳ５）。
【０１２６】
次に、読み出されたメモリセルＭＣ１のデータと第２の期待値とを比較する（図９、ステップＳ６）。なお、この第２の期待値は、メモリセルＭＣ１に記憶されたデータに対応して設定される。
【０１２７】
ステップＳ６で読み出されたデータと第２の期待値が一致しない場合（ステップＳ７）は、ステップＳ８に進み、該第２の期間を所定期間長く設定して、ステップＳ５に戻る（図９、ステップＳ８）。
【０１２８】
一方、ステップＳ６で読み出されたデータと第２の期待値が一致する場合（ステップＳ７）は、ステップＳ９に進む。このステップＳ９では、第３のｐＭＯＳトランジスタ３ａ、第３のｐＭＯＳトランジスタ３ｂをオンするとともに、第１のｐＭＯＳトランジスタ１ａ、第１のｎＭＯＳトランジスタ１ｂ、第２のｐＭＯＳトランジスタ２ａ、第２のｎＭＯＳトランジスタ２ｂをオフする。さらに、信号ＭｉＦ、ＭｉＢを“Ｌ（Ｌｏｗ）”レベルにする。これにより、予め設定された第３の期間、ワード線ＷＬに３．６ｖを供給して（図１０Ｂ）、メモリセルＭＣ１に記憶されたデータの読み出しを行う（図９、ステップＳ９）。
【０１２９】
次に、読み出されたメモリセルＭＣ１のデータと第３の期待値とを比較する（図９、ステップＳ１０）。なお、この第３の期待値は、メモリセルＭＣ１に記憶されたデータに対応して設定される。
【０１３０】
ステップＳ１０で読み出されたデータと第３の期待値が一致しない場合（ステップＳ１１）は、ステップＳ１２に進み、該第３の期間を所定期間長く設定して、ステップＳ９に戻る（図９、ステップＳ１２）。
【０１３１】
一方、ステップＳ１０で読み出されたデータと第３の期待値が一致する場合（ステップＳ７）は、フローを終了する。
【０１３２】
このように、ワード線ＷＬに印加する読み出し電圧ごとに最適な読み出し期間（第１ないし第３の期間）を設定することができる。
【０１３３】
なお、各ＭＯＳトランジスタを制御するタイミングは、例えば、ＡＴＤ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）パルスに基づいて生成してもよい。
【０１３４】
（応用例）
既述の実施例で説明したＮＯＲ型フラッシュメモリ１００の用途は特に問わず、種々の電気機器や電子機器の記憶装置として用いることができる。また、ＮＯＲ型フラッシュメモリ１００をＮＡＮＤ型フラッシュメモリ等の他のメモリと同一のパッケージに収納してもよい。
【０１３５】
図１１は、実施例１で説明したＮＯＲ型フラッシュメモリ１００と他のメモリを内蔵した半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））２０の一例を示す断面図である。
【０１３６】
図１１に示すように、半導体チップ２０は、基板２１上に順次積層されたＮＡＮＤ型フラッシュメモリ２２、スペーサ２３、ＮＯＲ型フラッシュメモリ１００、スペーサ２４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）２５、およびコントローラ２６を同一パッケージ内に搭載している。
【０１３７】
ＮＡＮＤ型フラッシュメモリ２２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ２０において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。
【０１３８】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ２２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ２５は、例えば、ワーク用メモリとして使用される。
【０１３９】
コントローラ２６は、主としてＮＡＮＤ型フラッシュメモリ２２に対するデータ入出力制御、データ管理を行う。コントローラ２６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１４０】
ＮＡＮＤ型フラッシュメモリ２２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ２５、およびコントローラ２６は、ワイヤ２７により基板２１にボンディングされている。
【０１４１】
基板２１の裏面に設けられた各半田ボール２８は、それぞれワイヤ２７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール２８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。
【０１４２】
次に、上記半導体チップ２０を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１４３】
図１２は、携帯電話の内部構成の一例を示すブロック図である。
【０１４４】
図１２に示すように、携帯電話は、アンテナ３１と、送受信信号の切り替えを行うアンテナ共用器３２と、無線信号をベースバンド信号に変換する受信回路３３と、送受信用の局部発振信号を生成する周波数シンセサイザ３４と、送信信号を変調処理して無線信号を生成する送信回路３５と、ベースバンド信号に基づいて所定の伝送フォーマットの受信信号を生成するベースバンド処理部３６と、受信信号を音声、ビデオおよびテキストデータに分離する多重分離処理部３７と、音声データをディジタル音声信号に復号する音声コーディック３８と、ディジタル音声信号をＰＣＭ復号してアナログ音声信号を生成するＰＣＭコーディック３９と、スピーカ４０と、マイクロホン４１と、ビデオデータをディジタルビデオ信号に復号するビデオコーディック４２と、カメラ４３と、カメラ制御部４４と、携帯電話全体を制御する制御部４５と、表示部４６と、キー入力部４７と、ＲＡＭ４８と、ＲＯＭ４９と、プログラム格納用フラッシュメモリ５０と、データ格納用フラッシュメモリ５１と、電源回路５２とを備えている。
【０１４５】
図１２において、プログラム格納用フラッシュメモリ５０には実施例１で説明されたＮＯＲ型フラッシュメモリ１００が用いられ、データ格納用フラッシュメモリ５１にはＮＡＮＤ型フラッシュメモリ２２が用いられる。
【０１４６】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれない。したがって、本発明の態様は、上述した個々の実施形態には限定されない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【０１４７】
【図１】比較例のＮＯＲ型フラッシュメモリ１００ａの回路構成を示す図である。
【図２】図１に示すメモリセルＭＣ１の閾値電圧の分布の一例を示す図である。
【図３】図１に示すＮＯＲ型フラッシュメモリ１００ａのデータ読み出し時における動作波形の一例を示す図である。
【図４】図１に示すプリチャージトランジスタＰＣＨ、プリチャージトランジスタＰＣＲ、第１のイコライズトランジスタＥＱ１、ＥＱ１Ｂ、第２のイコライズトランジスタＥＱ２、ＥＱ２Ｂのゲート入力波形を示す図である。
【図５】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００の要部の回路構成の一例を示す回路図である。
【図６】図５に示すＮＯＲ型フラッシュメモリ１００のデータ読み出し時における動作波形の一例を示す図である。
【図７】図５に示すプリチャージトランジスタＰＣＨ、プリチャージトランジスタＰＣＲ、イコライズトランジスタＥＱ１、ＥＱ１Ｂのゲート入力波形を示す図である。
【図８】図５に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルＭＣ１にゲート電圧を印加するための電源回路１００ｂの回路構成の一例を示す回路図である。
【図９】図８に示す電源回路１００ｂの動作の一例を示すフローチャートである。
【図１０Ａ】ワード線ＷＬに６．６ｖの電圧を印加する第１の期間を設定するときのワード線ＷＬの電圧波形を示す図である。
【図１０Ｂ】ワード線ＷＬに５．２ｖの電圧を印加する第２の期間を設定するときのワード線ＷＬの電圧波形を示す図である。
【図１０Ｃ】ワード線ＷＬに３．６ｖの電圧を印加する第３の期間を設定するときのワード線ＷＬの電圧波形を示す図である。
【図１１】実施例１で説明したＮＯＲ型フラッシュメモリ１００と他のメモリを内蔵した半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））２０の一例を示す断面図である。
【図１２】携帯電話の内部構成の一例を示すブロック図である。
【符号の説明】
【０１４８】
１ａ  第１のｐＭＯＳトランジスタ、１ｂ  第１のｎＭＯＳトランジスタ、２ａ  第２のｐＭＯＳトランジスタ、２ｂ  第２のｎＭＯＳトランジスタ、３ａ  第３のｐＭＯＳトランジスタ、３ｂ  第３のｎＭＯＳトランジスタ、４ａ  第４のｐＭＯＳトランジスタ、４ｂ  第４のｎＭＯＳトランジスタ、５ａ  第５のｐＭＯＳトランジスタ、５ｂ  第５のｎＭＯＳトランジスタ、６  第１の電源、７  第２の電源、８  第３の電源、２０  半導体チップ、２１  基板、２２  ＮＡＮＤ型フラッシュメモリ、２３、２４  スペーサ、２５  ＰＳＲＡＭ（Pseudo Static Random Access Memory）、２６  コントローラ、２７  ワイヤ、２８  半田ボール、３１  アンテナ、３２  アンテナ共用器、３３  受信回路、３４  周波数シンセサイザ、３５  送信回路、３６  ベースバンド処理部、３７  多重分離処理部、３８  音声コーディック、３９  ＰＣＭコーディック、４０  スピーカ、４１  マイクロホン、４２  ビデオコーディック、４３  カメラ、４４  カメラ制御部、４５  携帯電話全体を制御する制御部、４６  表示部、４７  キー入力部、４８  ＲＡＭ、４９  ＲＯＭ、５０  プログラム格納用フラッシュメモリ、５１  データ格納用フラッシュメモリ、５２  電源回路、１００、１００ａ  ＮＯＲ型フラッシュメモリ、１００ｂ  電源回路、ＭＣ１  メモリセル、ＲＴＲ  リファレンストランジスタ、ＣＳ１  第１のカラムスイッチ、ＣＳ２  第２のカラムスイッチ、ＰＣＨ  第１のプリチャージトランジスタ、ＰＣＲ  第２のプリチャージトランジスタ、ＥＱ１、ＥＱ１Ｂ  第１のイコライズトランジスタ（イコライズトランジスタ）、ＥＱ２、ＥＱ２Ｂ  第２のイコライズトランジスタ、ＳＡＬＤ  センスアンプ負荷回路、ＳＡ  センスアンプ、ＩＮＶ１  インバータ、ＬＣ１  第１のデータラッチ回路、ＬＣ２  第２のデータラッチ回路、ＬＣ３  第３のデータラッチ回路、ＬＯＣ  ロジック回路、ＬＢＬＨ  データ線、ＬＢＬＲ  リファレンス線、ＳＡＩＮＨ  第１のセンスアンプ入力線、ＳＡＩＮＲ  第２のセンスアンプ入力線、ＴＢ１、ＴＢ２  バイアストランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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