(57)【要約】【課題】リード動作が終了する度に初期化されることによって、パイプラッチにラッチされるデータの入出力順序が常にマッチングされるようにしたパイプラッチ回路及びこれを用いた半導体メモリ装置を提供する。【解決手段】リード・ライトフラグ信号及びリード区間信号を受信してリセット信号を生成するもので、前記リセット信号は、リード動作時に全てのデータが外部に出力された後に又はライト動作への進入時にイネーブルされるリセット信号生成部と、リードストローブ信号及びクロック信号に応答して、多数の入力制御信号及び出力制御信号を生成し、前記リセット信号に応答して初期化される入出力制御信号生成部と、前記入力制御信号に応答して、入力されるデータをラッチし、該ラッチされたデータを前記出力制御信号に応答して出力するパイプラッチ部と、を含む。【選択図】図２
2010238347.tif 000002
【特許請求の範囲】
【請求項１】
リード・ライトフラグ信号及びリード区間信号を受信してリセット信号を生成するもので、前記リセット信号が、リード動作時に全てのデータが外部に出力された後に又はライト動作進入時にイネーブルされるリセット信号生成部と、
リードストローブ信号及びクロック信号に応答して多数の入力制御信号及び出力制御信号を生成し、前記リセット信号に応答して初期化される入出力制御信号生成部と、
前記入力制御信号に応答して、入力されるデータをラッチし、該ラッチされたデータを前記出力制御信号に応答して出力するパイプラッチ部と、
を含むパイプラッチ回路。
【請求項２】
前記リード・ライトフラグ信号は、リード動作又はライト動作時に互いに異なるレベルに遷移する、請求項１に記載のパイプラッチ回路。
【請求項３】
前記リード区間信号は、リード動作進入時にイネーブルされ、バースト動作が終了し、所定区間の経過後にディセーブルされる、請求項１に記載のパイプラッチ回路。
【請求項４】
前記リセット信号生成部は、
ライト動作進入時にまたはリード動作時に全てのデータが外部に出力された後にイネーブルされるレベル信号を生成するレベル信号生成部と、
前記レベル信号を反転遅延させて前記リセット信号を生成する反転遅延部と、
を含む、請求項１に記載のパイプラッチ回路。
【請求項５】
前記入出力制御信号生成部は、
前記入力制御信号を、前記リードストローブ信号に同期して順次にイネーブルさせ、前記リセット信号に応答して全てディセーブルさせる入力制御信号生成部と、
前記出力制御信号を、前記クロック信号に同期して順次にイネーブルさせ、前記リセット信号に応答して全てディセーブルさせる出力制御信号生成部と、
を含む、請求項１に記載のパイプラッチ回路。
【請求項６】
前記クロック信号、リードパルス及びバースト信号を受信してリード動作進入時にイネーブルされ、全てのデータが外部に出力された後にディセーブルされるリード区間信号を生成するリード区間信号生成部をさらに含む、請求項１に記載のパイプラッチ回路。
【請求項７】
前記リードパルスは、リードコマンドが入力される場合に発生する、請求項６に記載のパイプラッチ回路。
【請求項８】
前記バースト信号は、前記リードパルスが入力され、前記クロック信号の１周期区間の経過後にイネーブルされ、バースト動作が終了し、所定区間の経過後にディセーブルされる、請求項６に記載のパイプラッチ回路。
【請求項９】
前記リード区間信号生成部は
前記リードパルス及びバースト信号を受信して制御パルスを生成するもので、該制御パルスはリード動作進入時にイネーブルされ、バースト動作が終了し、所定区間の経過後にディセーブルされる制御パルス生成部と、
前記リードパルス及び制御パルスに応答してリード区間信号を生成する区間設定部と、
を含む、請求項６に記載のパイプラッチ回路。
【請求項１０】
前記制御パルス生成部は、
前記クロック信号及びバースト信号を受信し、第１遅延区間だけ遅延させて遅延クロック信号を生成する第１論理部と、
前記遅延クロック信号及びリードパルスを受信し、前記遅延クロック信号を第２遅延区間だけパルス幅を短く調節した制御パルスを生成する第２論理部と、
を含む、請求項９に記載のパイプラッチ回路。
【請求項１１】
前記区間設定部は、
前記リードパルスが入力される場合にノードをプルダウン駆動し、前記制御パルスのイネーブル区間が終了する場合に前記ノードをプルアップ駆動するレベル設定部と、
前記ノードの信号をラッチしてリード区間信号を生成するラッチ部と、
を含む、請求項９に記載のパイプラッチ回路。
【請求項１２】
リードパルス、クロック信号及びバースト信号を受信してリード区間信号を生成するもので、前記リード区間信号は、リード動作進入時にイネーブルされ、全てのデータが外部に出力された後にディセーブルされるリード区間信号生成部と、
リードストローブ信号と前記クロック信号に応答してデータの入出力を制御するもので、前記リード区間信号がディセーブルされたりライト動作進入時に初期化されるパイプラッチ回路と、
を含む半導体メモリ装置。
【請求項１３】
前記リードパルスは、リードコマンドが入力される場合に発生する、請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記バースト信号は、前記リードパルスが入力され、前記クロック信号の１周期区間の経過後イネーブルされ、バースト動作が終了し、所定区間の経過後にディセーブルされる、請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記リード区間信号生成部は、
前記リードパルス及びバースト信号を受信して制御パルスを生成するもので、前記制御パルスは、リード動作進入時にイネーブルされ、バースト動作が終了し、所定区間の経過後にディセーブルされる制御パルス生成部と、
前記リードパルス及び制御パルスに応答してリード区間信号を生成する区間設定部と、
を含む、請求項１２に記載の半導体メモリ装置。
【請求項１６】
前記制御パルス生成部は、
前記クロック信号及びバースト信号を受信し、第１遅延区間だけ遅延させて遅延クロック信号を生成する第１論理部と、
前記遅延クロック信号及びリードパルスを受信し、前記遅延クロック信号を第２遅延区間だけパルス幅を短く調節した制御パルスを生成する第２論理部と、
を含む、請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記区間設定部は、
前記リードパルスが入力される場合にノードをプルダウン駆動し、前記制御パルスのイネーブル区間が終了にする場合に前記ノードをプルアップ駆動するレベル設定部と、
前記ノードの信号をラッチしてリード区間信号を生成するラッチ部と、
を含む、請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記パイプラッチ回路は、
前記リード区間信号及びリード・ライトフラグ信号を受信してリセット信号を生成するもので、前記リセット信号は、ライト動作に進入したりリード動作時に全てのデータが外部に出力された後にイネーブルされるリセット信号生成部と、
前記クロック信号及びリードストローブ信号に応答して、多数の入力制御信号及び出力制御信号を生成し、前記リセット信号に応答して初期化される入出力制御信号生成部と、
前記入力制御信号に応答して入力されるデータをラッチし、該ラッチされたデータを前記出力制御信号に応答して出力するパイプラッチ部と、
を含む、請求項１２に記載の半導体メモリ装置。
【請求項１９】
前記リード・ライトフラグ信号は、リード動作又はライト動作時に互いに異なるレベルに遷移する、請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記リセット信号生成部は
リード動作時に全てのデータが外部に出力された後に又はライト動作進入時にイネーブルされるレベル信号を生成するレベル信号生成部と、
前記レベル信号を反転遅延させて前記リセット信号を生成する反転遅延部と、
を含む、請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記入出力制御信号生成部は、
前記入力制御信号を、前記リードストローブ信号に同期して順次にイネーブルさせ、前記リセット信号に応答して全てディセーブルさせる入力制御信号生成部と、
前記出力制御信号を、前記クロック信号に同期して順次にイネーブルさせ、前記リセット信号に応答して全てディセーブルさせる出力制御信号生成部と、
を含む、請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より具体的には、パイプラッチ回路及びこれを用いた半導体メモリ装置に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置は、技術の発達に伴って高集積化、高速化も続いており、大型の家電製品から小型のモバイル製品に至るまで様々な製品に搭載されて使用されている。このような半導体メモリ装置は、データを格納する多数のセルで構成されている。
【０００３】
一般に、同期式メモリは、連続したデータの出力のためにパイプラッチ（ＰｉｐｅＬａｔｃｈ）回路を備える。パイプラッチ回路は、セル領域から伝達されたデータを格納し、クロック信号に同期して順次に出力ドライバに送る役割を担う回路である。このようなパイプラッチ回路は、受け取ってラッチするデータの数によって、構成されるレジスタの数が変わり、パイプラッチ回路を構成するレジスタの個数は、メモリ装置のカスレイテンシ（ＣＡＳＬａｔｅｎｃｙ）等により決定される。また、制御する方法によって、レジスタが直列に連結されて構成される直列パイプラッチ回路と、レジスタが並列に連結されて構成される並列パイプラッチ回路などとに分類される。
【０００４】
図１は、一般的なパイプラッチ回路の構成を示すブロック図である。
【０００５】
パイプラッチ回路は、図１に示すように、パイプラッチ制御部５００及びパイプラッチ６００を含む。
【０００６】
パイプラッチ制御部５００は、リード・ライトフラグ信号ＲＷＦを受け取り、グローバルラインＧＩＯを通じてパイプラッチ６００に入力されるデータをラッチするための第１〜第４入力制御信号ＰＩＮ＜１：４＞と、パイプラッチ６００にラッチされたデータＬＤの出力を制御するための第１〜第４出力制御信号ＰＯＵＴ＜１：４＞と、を生成する。ここで、リード・ライトフラグ信号ＲＷＦは、リード動作時にハイレベルに遷移し、ライト動作時にローレベルに遷移するレベル信号である。
【０００７】
パイプラッチ６００は、第１〜第４入力制御信号ＰＩＮ＜１：４＞に応答して、グローバルラインＧＩＯを通じて入力されるデータを順次にラッチし、該ラッチされたデータＬＤを第１〜第４出力制御信号ＰＯＵＴ＜１：４＞に応答して出力する。万一、パイプラッチが４個のレジスタを含む場合、第１レジスタは最初に入力される第１入力制御信号ＰＩＮ＜１＞に応答してデータをラッチし、次に入力される第１出力制御信号ＰＯＵＴ＜１＞に応答して、ラッチされたデータＬＤを出力する。これと同様に、第２〜第４レジスタはそれぞれ、第２〜第４入力制御信号ＰＩＮ＜２：４＞に応答してデータをラッチした後、該ラッチされたデータＬＤを第２〜第４出力制御信号ＰＯＵＴ＜２：４＞に応答して出力する。
【０００８】
一方、パイプラッチ制御部５００は、リード・ライトフラグ信号ＲＷＦがハイレベルからローレベルに遷移する区間で初期化される。すなわち、リード動作からライト動作に切り換える場合に、第１〜第４入力制御信号ＰＩＮ＜１：４＞及び第１〜第４出力制御信号ＰＯＵＴ＜１：４＞はいずれもディセーブルされ、次のリード動作時には、第１入力制御信号ＰＩＮ＜１＞及び第１出力制御信号ＰＯＵＴ＜１＞から再び順次にイネーブルされる。
【０００９】
本出願と関連のある技術が、特許文献１及び２に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００６／０１３３１５８号明細書
【特許文献２】米国特許出願公開第２００７／０２２３２８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところが、リード動作が連続して行われる場合、リード・ライトフラグ信号ＲＷＦは引き続きハイレベルを維持するので、パイプラッチ制御部５００は初期化されず、第１〜第４入力制御信号ＰＩＮ＜１：４＞及び第１〜第４出力制御信号ＰＯＵＴ＜１：４＞は以前のリード動作時のレベル状態を維持する。例えば、以前のリード動作において第１入力制御信号ＰＩＮ＜１＞と第１出力制御信号ＰＯＵＴ＜１＞までイネーブルされてから終了した場合は、次のリード動作時には第２入力制御信号ＰＩＮ＜２＞及び第２出力制御信号ＰＯＵＴ＜２＞から順次にイネーブルされる。この時、第１〜第４入力制御信号ＰＩＮ＜１：４＞及び第１〜第４出力制御信号ＰＯＵＴ＜１：４＞がマッチングされない場合、パイプラッチが誤動作をしてリード動作フェイル（ｆａｉｌ）を招くおそれがある。例えば、以前のリード動作で第３入力制御信号ＰＩＮ＜３＞がイネーブルされた状態で次のリード動作に進入する場合、第３出力制御信号ＰＯＵＴ＜３＞がイネーブルされ、以前のリード動作時にラッチされていた無効のデータが出力される問題が生じうる。
【００１２】
そこで、本発明は、上記問題点に鑑みて為されたものであり、その目的の一例は、リード動作が終了する度に初期化されることによって、パイプラッチにラッチされるデータの入出力順序が常にマッチングされるようにしたパイプラッチ回路及びこれを用いた半導体メモリ装置を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明は、リード・ライトフラグ信号及びリード区間信号を受け取ってリセット信号を生成し、このリセット信号は、リード動作時に全てのデータが外部に出力された後に又はライト動作への進入時にイネーブルされるリセット信号生成部と、リードストローブ信号及びクロック信号に応答して、多数の入力制御信号及び出力制御信号を生成し、リセット信号に応答して初期化される入出力制御信号生成部と、入力制御信号に応答して、入力されるデータをラッチし、このラッチされたデータを出力制御信号に応答して出力するパイプラッチ部と、を含む。
【００１４】
また、上記課題を解決するために、本発明は、リードパルス、クロック信号及びバースト信号を受信してリード区間信号を生成するもので、前記リード区間信号は、リード動作進入時にイネーブルされ、全てのデータが外部に出力された後にディセーブルされるリード区間信号生成部と、リードストローブ信号と前記クロック信号に応答してデータの入出力を制御するもので、前記リード区間信号がディセーブルされたりライト動作進入時に初期化されるパイプラッチ回路と、を含む。
【発明の効果】
【００１５】
本発明によれば、リード動作が終了する度に初期化されることによって、パイプラッチにラッチされるデータの入出力順序が常にマッチングされるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】一般的なパイプラッチ回路の構成を示すブロック図である。
【図２】本発明の実施形態に係る半導体メモリ装置の構成の一例を示すブロック図である。
【図３】本発明の実施形態に係る半導体メモリ装置の制御パルス生成部の一例を示す回路図である。
【図４】本発明の実施形態に係る半導体メモリ装置の区間設定部の一例を示す回路図である。
【図５】本発明の実施形態に係る半導体メモリ装置のリセット信号生成部の一例を示す回路図である。
【図６】本発明の実施形態に係る半導体メモリ装置の動作を説明するための波形図の一例である。
【発明を実施するための形態】
【００１７】
以下、実施形態を用いて本発明をより詳細に説明する。
【００１８】
なお、これらの実施形態は、本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施形態によって制限されることはない。
【００１９】
先ず、本発明の実施形態に係る半導体メモリ装置の構成及び機能について、図２乃至５を参照して説明する。なお、図２は、本発明の実施形態に係る半導体メモリ装置の構成の一例を示すブロック図であり、図３は、本発明の実施形態に係る半導体メモリ装置の制御パルス生成部の一例を示す回路図であり、図４は、本発明の実施形態に係る半導体メモリ装置の区間設定部の一例を示す回路図であり、図５は、本発明の実施形態に係る半導体メモリ装置のリセット信号生成部の一例を示す回路図である。
【００２０】
本発明の実施形態に係る半導体メモリ装置は、図２に示すように、リード区間信号生成部１及びパイプラッチ回路２を含む。
【００２１】
リード区間信号生成部１は、制御パルス生成部１０及び区間設定部１２を含んで構成される。
【００２２】
制御パルス生成部１０は、図３に示すように、クロック信号ＣＬＫとバースト信号ＢＳＴを受信して遅延クロック信号ＣＬＫＤを生成する第１論理部１００と、遅延クロック信号ＣＬＫＤ、バースト信号ＢＳＴ及びリードパルスＲＤＰを受信して制御パルスＣＰを生成する第２論理部１０２と、を含む。ここで、リードパルスＲＤＰは、リードコマンドが入力される場合に発生するハイレベルのパルス信号である。また、バースト信号ＢＳＴは、リードパルスＲＤＰが入力されてクロック信号ＣＬＫの１周期区間の経過後にハイレベルにイネーブルされ、バースト動作の終了後にローレベルにディセーブルされる信号である。
【００２３】
第１論理部１００は、バースト信号ＢＳＴの反転信号とクロック信号ＣＬＫとを否定論理積するナンドゲートＮＤ１と、ナンドゲートＮＤ１の出力信号を第１遅延区間だけ遅延させて遅延クロック信号ＣＬＫＤとして出力する第１遅延部１０１と、を含む。ここで、遅延クロック信号ＣＬＫＤは、バースト信号ＢＳＴがハイレベルにイネーブルされる場合、第１遅延部１０１の第１遅延区間だけ遅延されてハイレベルに遷移し、バースト信号ＢＳＴのイネーブル区間でハイレベルを維持する。
【００２４】
第２論理部１０２は、遅延クロック信号ＣＬＫＤとリードパルスＲＤＰとを否定論理和するノアゲートＮＲ１と、ノアゲートＮＲ１の出力信号を第２遅延区間だけ遅延させて出力する第２遅延部１０３と、ノアゲートＮＲ１の出力信号と第２遅延部１０３の出力信号とを否定論理積するナンドゲートＮＤ２と、ナンドゲートＮＤ２の出力信号を反転させるインバータＩＶ２と、インバータＩＶ２の出力信号とバースト信号ＢＳＴの反転信号とを否定論理積して、制御パルスＣＰを生成するナンドゲートＮＤ３と、を含む。ここで、制御パルスＣＰは、リード動作進入時にリードパルスＲＤＰが入力されるとハイレベルにイネーブルされ、バースト動作区間が終了し、第１遅延区間と第２遅延区間の経過後にローレベルにディセーブルされる。
【００２５】
一方、区間設定部１２は、図４に示すように、第１初期化部１２０、第２初期化部１２１、レベル設定部１２２及びラッチ部１２５を含む。
【００２６】
第１初期化部１２０は、リードパルスＲＤＰに応答してターンオンされるＰＭＯＳトランジスターＰ１と、初期化信号ＩＮＩに応答してターンオンされるＰＭＯＳトランジスターＰ２と、を含む。ここで、初期化信号ＩＮＩは、パワーアップ時に生成されるローパルス信号である。すなわち、パワーアップ時に、第１初期化部１２０は、ローレベルのリードパルスＲＤＰとローレベルの初期化信号ＩＮＩに応答してノードｎｄ１をハイレベルに初期化させる。
【００２７】
第２初期化部１２１は、インターラプト発生時にローレベルにイネーブルされるインターラプト終了信号ＴＥＲＭに応答してターンオンされるＰＭＯＳトランジスターＰ３を含む。例えば、第２初期化部１２１は、リード動作中にライトコマンドが入力される等のインターラプト発生時に、ノードｎｄ１をハイレベルに初期化させる。
【００２８】
レベル設定部１２２は、ラスアイドル信号ＲＡＳＩＤＬＥとリードパルスＲＤＰに応答してノードｎｄ１をプルダウン駆動するプルダウン駆動部１２３と、リードパルスＲＤＰと制御パルスＣＰに応答してノードｎｄ１をプルアップ駆動するプルアップ駆動部１２４と、を含む。ここで、ラスアイドル信号ＲＡＳＩＤＬＥは、全てのバンクがアクティブされていない状態でハイレベルであり、少なくとも一つのバンクがアクティブされるとローレベルに遷移する信号である。
【００２９】
プルダウン駆動部１２３は、少なくとも一つのバンクがアクティブされると、ローレベルのラスアイドル信号ＲＡＳＩＤＬＥに応答してターンオンされるＮＭＯＳトランジスターＮ１と、リードパルスＲＤＰがハイレベルにイネーブルされる場合にターンオンされるＮＭＯＳトランジスターＮ２と、を含む。すなわち、ノードｎｄ１は、バンクがアクティブされ、リードパルスＲＤＰが入力されると、プルダウン駆動される。
【００３０】
プルアップ駆動部１２４は、リードパルスＲＤＰがローレベルである時にターンオンされるＰＭＯＳトランジスターＰ４と、制御パルスＣＰがローレベルである時にターンオンされるＰＭＯＳトランジスターＰ５と、を含む。すなわち、ノードｎｄ１は、制御パルスＣＰのハイイネーブル区間が終了すると、プルアップ駆動される。
【００３１】
このようにレベル設定部１２２は、リード動作時に、リードパルスＲＤＰが入力されるとノードｎｄ１をプルダウン駆動し、制御パルスＣＰがローレベルにディセーブルされるとノードｎｄ１をプルアップ駆動する。
【００３２】
ラッチ部１２５は、ノードｎｄ１の信号をラッチして、リード区間信号ＯＵＴ＿ＥＮを生成する。
【００３３】
このように構成されたリード区間信号生成部１は、リードパルスＲＤＰが入力されたのち制御パルスＣＰがローレベルにディセーブルされるまでハイイネーブル区間を持つリード区間信号ＯＵＴ＿ＥＮを生成する。すなわち、リード区間信号ＯＵＴ＿ＥＮは、リード動作に進入してから実質的に全てのデータが外部に出力されるまでイネーブル区間を維持することとなる。
【００３４】
一方、パイプラッチ回路２は、リセット信号生成部２０、入出力制御信号生成部２２及びパイプラッチ部２４を含む。
【００３５】
リセット信号生成部２０は、レベル信号生成部２００及び反転遅延部２０２を含む。
【００３６】
レベル信号生成部２００は、図５に示すように、リード・ライトフラグ信号ＲＷＦ及びリード区間信号ＯＵＴ＿ＥＮの反転信号を否定論理和するノアゲートＮＲ２と、ノアゲートＮＲ２の出力信号を反転させてレベル信号ＬＳを生成するインバータＩＶ７と、を含む。すなわち、レベル信号ＬＳは、リード動作時にリード区間信号ＯＵＴ＿ＥＮのハイイネーブル区間でローレベルにディセーブルされ、リード区間信号ＯＵＴ＿ＥＮのイネーブル区間が終了するとハイレベルにイネーブルされる。また、レベル信号ＬＳは、ライト動作時にリード・ライトフラグ信号ＲＷＦがハイレベルに遷移すると、ハイレベルにイネーブルされる。
【００３７】
反転遅延部２０２は、レベル信号ＬＳを反転遅延させてリセット信号ＲＳを生成する。
このように、リセット信号生成部２０は、リード動作時に全てのデータが外部に出力された後、または、ライト動作進入時に、ローレベルにイネーブルされるリセット信号ＲＳを生成する。
【００３８】
一方、入出力制御信号生成部２２は、図２に示すように、入力制御信号生成部２２０及び出力制御信号生成部２２２を含んで構成される。
【００３９】
入力制御信号生成部２２０は、リセット信号ＲＳのディセーブル区間で、リードストローブ信号ＲＳＴＢに同期して順次にイネーブルされる第１〜第４入力制御信号ＰＩＮ＜１：４＞を生成し、リード動作終了時にリセット信号ＲＳがローレベルにイネーブルされる場合、第１〜第４入力制御信号ＰＩＮ＜１：４＞を全てディセーブル状態に初期化させる。したがって、次のリード動作時に、第１〜第４入力制御信号ＰＩＮ＜１：４＞は再び順次にイネーブルされる。ここで、リードストローブ信号ＲＳＴＢは、リードコマンドが入力されて所定区間の経過後に、クロック信号ＣＬＫと同じ周期で発生するパルス信号である。
【００４０】
出力制御信号生成部２２２は、リセット信号ＲＳのディセーブル区間でクロック信号ＣＬＫに同期して順次にイネーブルされる第１〜第４出力制御信号ＰＯＵＴ＜１：４＞を生成し、リード動作終了時にリセット信号ＲＳがローレベルにイネーブルされる場合、第１〜第４出力制御信号ＰＯＵＴ＜１：４＞を全てローレベルにディセーブルさせて初期化する。したがって、次のリード動作時に、第１〜第４出力制御信号ＰＯＵＴ＜１＞は再び順次にイネーブルされる。
【００４１】
このように、入出力制御信号生成部２２は、リード動作時に、第１〜第４入力制御信号ＰＩＮ＜１：４＞及び第１〜第４出力制御信号ＰＯＵＴ＜１：４＞をそれぞれ順次にイネーブルさせ、実質的にリードデータの出力が終了し、リセット信号ＲＳがローレベルにイネーブルされると、第１〜第４入力制御信号ＰＩＮ＜１：４＞と第１〜第４出力制御信号ＰＯＵＴ＜１：４＞を全て初期化する。
【００４２】
一方、図示してはいないが、第１〜第４レジスタを含むパイプラッチ部２４は、リード動作時に、グローバルラインＧＩＯを通じて入力されるデータを、第１〜第４入力制御信号ＰＩＮ＜１：４＞に応答して第１〜第４レジスタにそれぞれラッチし、該ラッチされたデータＬＤＡＴＡを、第１〜第４出力制御信号ＰＯＵＴ＜１：４＞に応答して順次に出力ドライバ（図示せず）に出力する。
【００４３】
次に、このように構成された本発明の実施形態に係る半導体メモリ装置の動作について、図２乃至６を参照しつつリード動作前とリード動作時とに区分して説明する。なお、図６は、本発明の実施形態に係る半導体メモリ装置の動作を説明するための波形図の一例である。
【００４４】
まず、リード動作前の半導体メモリ装置の動作について説明する。
【００４５】
図２及び図３を参照して制御パルス生成部１０の動作について説明すると、リード動作前にはリードパルスＲＤＰ、バースト信号ＢＳＴともローレベルである。
【００４６】
第１論理部１００のナンドゲートＮＤ１は、インバータと共に動作するので、クロック信号ＣＬＫは、第１遅延部１０１の第１遅延区間だけ遅延されて遅延クロック信号ＣＬＫＤとして出力される。
【００４７】
また、第２論理部１０２のノアゲートＮＲ１とナンドゲートＮＤ３も、インバータと共に動作するので、遅延クロック信号ＣＬＫＤは、第２遅延部１０３の第２遅延区間だけパルス幅が短く調節され、制御パルスＣＰとして出力される。
【００４８】
すなわち、制御パルス生成部１０は、リード動作前にクロック信号ＣＬＫを第１遅延区間だけ遅延させて遅延クロック信号ＣＬＫＤを生成し、遅延クロック信号ＣＬＫＤよりクロック信号ＣＬＫと同じ周期の制御パルスＣＰを生成する。この時、制御パルスＣＰのハイレベルパルス幅は、クロック信号ＣＬＫよりも第２遅延区間分だけ短い。
【００４９】
図４を参照して区間設定部１２の動作について説明すると、第１初期化部１２０が、パワーアップ時に、ローレベルのリードパルスＲＤＰとローレベルの初期化信号ＩＮＩに応答してノードｎｄ１をハイレベルに設定すると、リード区間信号ＯＵＴ＿ＥＮは、ローレベルにディセーブルされる。そして、ノードｎｄ１は、ローレベルのリードパルスＲＤＰとクロック信号ＣＬＫによって周期的にトグリングする制御パルスＣＰに応答して周期的にプルアップされるので、リード区間信号ＯＵＴ＿ＥＮはローレベルに引き続きディセーブルされる。
【００５０】
図５を参照してリセット信号生成部２０の動作について説明すると、ローレベルのリード区間信号ＯＵＴ＿ＥＮに応答してノアゲートＮＲ２はローレベルの出力信号を生成し、インバータＩＶ７と反転遅延部２０２を通じてローレベルにイネーブルされるリセット信号ＲＳを生成する。したがって、入力制御信号生成部２２０は、リセット信号ＲＳに応答して第１〜第４入力制御信号ＰＩＮ＜１：４＞を全てローレベルにディセーブルさせて初期化し、出力制御信号生成部２２２は、リセット信号ＲＳに応答して第１〜第４出力制御信号ＰＯＵＴ＜１：４＞を全てローレベルにディセーブルさせて初期化する。
【００５１】
次に、リード動作時の半導体メモリ装置の動作について説明する。
【００５２】
図２及び図３を参照して制御パルス生成部１０の動作について説明すると、リードパルスＲＤＰが入力されると、第２論理部１０２のノアゲートＮＲ１の出力信号はローレベルになり、これによってナンドゲートＮＤ２の出力信号はハイレベルになるので、制御パルスＣＰはハイレベルにイネーブルされる。その後、クロック信号ＣＬＫの１周期区間経過後にバースト信号ＢＳＴがハイレベルにイネーブルされると、ナンドゲートＮＤ３は、ハイレベルのバースト信号ＢＳＴに応答して制御パルスＣＰをハイレベルに維持する。この時、リードパルスＲＤＰは、再びローレベル状態である。バースト動作終了後にバースト信号ＢＳＴがローレベルにディセーブルされる場合、制御パルスＣＰは、第１遅延部１０１の第１遅延区間と第２遅延部１０３の第２遅延区間が経過した後、ローレベルにディセーブルされる。
【００５３】
区間設定部１２は、ハイレベルのリードパルスＲＤＰが入力される場合にノードｎｄ１をプルダウン駆動し、ハイレベルにイネーブルされるリード区間信号ＯＵＴ＿ＥＮを生成する。その後、バースト動作終了後に第１遅延区間及び第２遅延区間の経過後にローレベルにディセーブルされる制御パルスＣＰに応答してノードｎｄ１がプルアップ駆動されると、リード区間信号ＯＵＴ＿ＥＮは、ローレベルにディセーブルされる。
【００５４】
すなわち、リード区間信号生成部１は、リード動作進入時にハイレベルにイネーブルされ、バースト動作が終了し、第１遅延区間及び第２遅延区間の経過後にローレベルにディセーブルされるリード区間信号ＯＵＴ＿ＥＮを生成する。
【００５５】
図５を参照してリセット信号生成部２０の動作について説明すると、リード動作時にリード・ライトフラグ信号ＲＷＦはローレベルであるから、レベル信号生成部２００は、リード区間信号ＯＵＴ＿ＥＮのハイイネーブル区間で、ローレベルにディセーブルされるレベル信号ＬＳを出力し、反転遅延部２０２はレベル信号ＬＳを反転遅延させて、リード区間信号ＯＵＴ＿ＥＮのイネーブル区間を遅延させたリセット信号ＲＳを生成する。一方、リセット信号生成部２０は、ライト動作進入時にリード・ライトフラグ信号ＲＷＦがハイレベルに遷移する場合にもローレベルにイネーブルされるリセット信号ＲＳを生成する。すなわち、リセット信号ＲＳは、リード区間信号ＯＵＴ＿ＥＮのイネーブル区間が終了したり、ライト動作進入時にローレベルにイネーブルされる。
【００５６】
入力制御信号生成部２２０は、リードストローブ信号ＲＳＴＢに応答して第１〜第４入力制御信号ＰＩＮ＜１：４＞を順次にイネーブルさせ、出力制御信号生成部２２２は、クロック信号ＣＬＫに応答して第１〜第４出力制御信号ＰＯＵＴ＜１：４＞を順次にイネーブルさせる。この時、パイプラッチは、第１〜第４入力制御信号ＰＩＮ＜１：４＞に応答して、グローバルラインを通じて伝達されるデータを順次にラッチし、該ラッチされたデータＬＤＡＴＡを、第１〜第４出力制御信号ＰＯＵＴ＜１：４＞に応答して順次に出力する。
【００５７】
一方、ライト動作に進入したり、リード区間信号ＯＵＴ＿ＥＮのイネーブル区間が終了することでリセット信号ＲＳがローレベルにイネーブルされる場合、第１〜第４入力制御信号ＰＩＮ＜１：４＞及び第１〜第４出力制御信号ＰＯＵＴ＜１：４＞を全て初期化させる。
【００５８】
以上説明したように、本発明の実施形態に係る半導体メモリ装置によれば、リード動作区間で実質的に全てのデータが外部に出力された後には、パイプラッチ部２４のデータ入出力を制御するための第１〜第４入力制御信号ＰＩＮ＜１：４＞及び第１〜第４出力制御信号ＰＯＵＴ＜１：４＞を初期化させることによって、次のリード動作で第１〜第４入力制御信号ＰＩＮ＜１：４＞及び第１〜第４出力制御信号ＰＯＵＴ＜１：４＞のミスマッチングによるリード動作失敗を防止する。
【符号の説明】
【００５９】
１      リード区間信号生成部
１０    制御パルス生成部
１２    区間設定部
１００  第１論理部
１０１  第１遅延部
１０２  第２論理部
１０３  第２遅延部
１２０  第１初期化部
１２１  第２初期化部
１２２  レベル設定部
１２３  プルダウン駆動部
１２４  プルアップ駆動部
１２５  ラッチ部
２      パイプラッチ回路
２０    リセット信号生成部
２２    入出力制御信号生成部
２４    パイプラッチ部
２００  レベル信号生成部
２０２  反転遅延部
２２０  入力制御信号生成部
２２２  出力制御信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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