(57)【要約】【課題】複数のパターンデータの連結を容易に行うことができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、半導体デバイスの試験に用いられるパターンデータを出力するテスタコントローラ１０と、パターンデータを記憶するパターンメモリ２４と、パターンメモリ２４に記憶されたパターンデータ（第１パターンデータ）に続いて記憶されるべきパターンデータ（第２パターンデータ）を、第１パターンデータの最後の部分におけるパターンメモリ２４のデータ幅に満たないデータである端数データの分だけシフトするシフト部２２ａと、第１パターンデータと第２パターンデータとが連続してパターンメモリ２４に記憶されるように、第１パターンデータとシフト部２２ａによってシフトされた第２パターンデータとを合成する合成部２２ｂとを備える。【選択図】図１
2010117156.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの試験に用いられるパターンデータを出力する制御部と、当該制御部からの前記パターンデータを記憶する記憶部とを備える半導体試験装置において、
前記記憶部に記憶された第１パターンデータに続いて記憶されるべき第２パターンデータを、前記第１パターンデータの最後の部分における前記記憶部のデータ幅に満たないデータである端数データの分だけシフトするシフト部と、
前記第１パターンデータと前記第２パターンデータとが連続して前記記憶部に記憶されるように、前記第１パターンデータと前記シフト部によってシフトされた前記第２パターンデータとを合成する合成部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記シフト部は、前記記憶部のデータ幅を単位として前記第２パターンデータを区切り、区切ったデータの各々を前記端数データの分だけシフトさせた第１データと、前記シフトによって溢れた第２データとを、前記区切りの順に出力することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記合成部は、前記シフト部から出力されるデータが前記第２パターンデータの先頭部分におけるデータである場合には、前記第１パターンデータの最後の部分における前記端数データと前記シフト部から出力される前記第１データとの論理和を演算し、
前記シフト部から出力されるデータが前記第２パターンデータの先頭部分以外のデータである場合には、前記シフト部から先に出力された前記第２データと、前記シフト部から新たに出力される前記第１データとの論理和を演算する
ことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記シフト部の前段、前記シフト部と前記合成部との間、又は前記合成部の後段に、複数チャネルのパターンデータを合成するチャネル合成部を備えることを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記制御部から出力される前記パターンデータは、圧縮された圧縮パターンデータであり、
前記シフト部の前段に、前記圧縮パターンデータの伸長を行う伸長部を備えることを特徴とする請求項１から請求項４の何れか一項に記載の半導体試験装置。
【請求項６】
前記制御部は、前記シフト部に対して前記第２パターンデータのシフト量を指示し、
前記シフト部は、前記制御部によって指示される前記シフト量に基づいて前記第２パターンデータをシフトすることを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象たる半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を印加し、ＤＵＴから得られる信号と予め定められた期待値とが一致するか否か（パス／フェイル）を判定することによりＤＵＴの良／不良を試験する。ＤＵＴの試験に用いられる試験信号や期待値は、半導体試験装置に設けられたパターンメモリに記憶されたパターンデータを用いて試験パターンや期待値パターンを発生させることにより生成される。
【０００３】
このため、半導体試験装置では、ＤＵＴの試験開始前に、半導体試験装置の動作を統括して制御する制御装置（所謂テスタコントローラ）からパターンメモリに対して、試験プログラム（ユーザによって作成されて試験手順及び試験条件を規定するプログラム）の内容に応じたパターンデータの転送が行われる。そして、ＤＵＴの試験が開始されると、パターンメモリからパターンデータが読み出されて試験パターンや期待値パターンが発生されることにより上記の試験信号や期待値が生成される。
【０００４】
尚、以下の特許文献１には、半導体試験装置のテストヘッドに送信すべきパターンデータをメインフレーム（半導体試験装置本体）側で予め圧縮して圧縮パターンデータとして記憶しておき、メインフレームからテストヘッドに対して圧縮パターンデータを転送し、テストヘッド側で圧縮パターンデータを伸長することで、テストヘッドに設けられたパターンメモリにパターンデータを格納するのに要する時間を短縮する技術の詳細が開示されている。
【特許文献１】特開２０００−２９２５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、半導体試験装置においては、パターンメモリに複数種類のパターンデータを記憶させておき、パターンデータの読み出し開始位置及び読み出し終了位置を変えることにより、異なる種類のパターンを順次発生させることが可能である。ここで、パターンデータは可変長のデータであり、パターンデータの種類に応じてそのデータ長（データ量）は様々である。このため、複数種類のパターンデータをパターンメモリに記憶させた場合にはパターンメモリに空き領域が生ずることがある。
【０００６】
図１０は、従来の半導体試験装置のパターンメモリに記憶されたパターンデータの一例を示す図である。図１０に示す例では、２種類のパターンデータＰＤ１，ＰＤ２がパターンメモリの連続するアドレス「０」〜「８」に記憶されている。尚、ここでは、パターンメモリのデータ幅が８バイト（６４ビット）であり、半導体試験装置が基準とする試験サイクルである１レート分の試験パターン及び期待値パターンを生成するために必要なデータが８ビットであるとする。つまり、パターンデータをなす個々のデータ（図１０に示すデータ「Ａ０」，「Ａ１」，…，「Ａ３４」、及びデータ「Ｂ０」，「Ｂ１」，…，「Ｂ２７」）はそれぞれ８ビット（１バイト）であるとする。
【０００７】
図１０に示す例では、パターンメモリのアドレス「０」〜「４」に記憶されたパターンデータＰＤ１のデータ量は３５バイト（２８０ビット）である一方で、アドレス「０」〜「４」に格納可能なデータ量は４０バイト（３２０ビット）である。このため、パターンデータＰＤ１の最後の部分が記憶されたアドレス「４」には、その差分である５バイト（４０ビット）分の空き領域Ｖ１が生ずる。また、アドレス「５」〜「８」に記憶されたパターンデータＰＤ２のデータ量は２８バイト（２２４ビット）である一方で、アドレス「５」〜「８」に格納可能なデータ量は３２バイト（２５６ビット）である。このため、パターンデータＰＤ２の最後の部分が記憶されたアドレス「８」には、その差分である４バイト（３２ビット）分の空き領域Ｖ２が生ずる。
【０００８】
ここで、試験プログラムを作成する場合においては、データ長が長いパターンデータよりも短いパターンデータの方がデバッグ容易であり、またデータ長が短いとデータ量も少ないために取り扱いが容易である。このため、パターンデータを複数に分割して個別に実行させて評価し、各々のパターンデータの評価を終えた後にそれらを全て連結するという手法が用いられることが多々ある。
【０００９】
しかしながら、従来の半導体試験装置では、図１０に示す通り、パターンメモリに空き領域Ｖ１が生じていると、空き領域Ｖ１における無駄なデータが本来のパターンデータに追加されることになる。このため、パターンデータＰＤ１の先頭部分が記憶されたアドレス「０」を読み出し開始位置に設定するとともにパターンデータＰＤ２の最後の部分が記憶されたアドレス「８」を読み出し終了位置に設定して、パターンデータＰＤ１，ＰＤ２を１つのパターンデータとみなして実行させることはできない。
【００１０】
ユーザが別途コンピュータ等を用いてパターンデータＰＤ１，ＰＤ２を１つに連結したものを作成してパターンメモリに記憶させれば、パターンデータＰＤ１，ＰＤ２を１つのパターンデータとして実行させることはできる。なぜならば、パターンデータＰＤ１，ＰＤ２を別々にパターンメモリに記憶させた場合のような空き領域Ｖ１，Ｖ２が生じないからである。しかしながら、パターンデータＰＤ１，ＰＤ２を連結する作業、連結したパターンデータをパターンメモリに記憶させて実行させる作業が別途必要になるため、デバッグ等を行う上で極めて面倒であるという問題があった。
【００１１】
本発明は上記事情に鑑みてなされたものであり、複数のパターンデータの連結を容易に行うことができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイスの試験に用いられるパターンデータ（Ｄ１）を出力する制御部（１０）と、当該制御部からの前記パターンデータを記憶する記憶部（２４）とを備える半導体試験装置（１、２）において、前記記憶部に記憶された第１パターンデータに続いて記憶されるべき第２パターンデータを、前記第１パターンデータの最後の部分における前記記憶部のデータ幅に満たないデータである端数データの分だけシフトするシフト部（２２ａ、３１ｃ）と、前記第１パターンデータと前記第２パターンデータとが連続して前記記憶部に記憶されるように、前記第１パターンデータと前記シフト部によってシフトされた前記第２パターンデータとを合成する合成部（２２ｂ、３１ｆ）とを備えることを特徴としている。
この発明によると、制御部から出力された第２パターンデータが、シフト部において端数データ（記憶部に記憶された第１パターンデータの最後の部分における記憶部のデータ幅に満たないデータ）の分だけシフトされ、第１パターンデータと第２パターンデータとが連続して記憶部に記憶されるように、合成部において第１パターンデータとシフト部によってシフトされた第２パターンデータとが合成される。
また、本発明の半導体試験装置は、前記シフト部が、前記記憶部のデータ幅を単位として前記第２パターンデータを区切り、区切ったデータの各々を前記端数データの分だけシフトさせた第１データ（Ｄ１１、Ｄ１１ａ、Ｄ１１ｂ）と、前記シフトによって溢れた第２データ（Ｄ１２、Ｄ１２ａ、Ｄ１２ｂ）とを、前記区切りの順に出力することを特徴としている。
また、本発明の半導体試験装置は、前記合成部が、前記シフト部から出力されるデータが前記第２パターンデータの先頭部分におけるデータである場合には、前記第１パターンデータの最後の部分における前記端数データと前記シフト部から出力される前記第１データとの論理和を演算し、前記シフト部から出力されるデータが前記第２パターンデータの先頭部分以外のデータである場合には、前記シフト部から先に出力された前記第２データと、前記シフト部から新たに出力される前記第１データとの論理和を演算することを特徴としている。
また、本発明の半導体試験装置は、前記シフト部の前段、前記シフト部と前記合成部との間、又は前記合成部の後段に、複数チャネルのパターンデータを合成するチャネル合成部（３１ｅ）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御部から出力される前記パターンデータが、圧縮された圧縮パターンデータであり、前記シフト部の前段に、前記圧縮パターンデータの伸長を行う伸長部（３１ｂ）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、前記シフト部に対して前記第２パターンデータのシフト量を指示し、前記シフト部は、前記制御部によって指示される前記シフト量に基づいて前記第２パターンデータをシフトすることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、制御部から出力された第２パターンデータを、端数データ（記憶部に記憶された第１パターンデータの最後の部分における記憶部のデータ幅に満たないデータ）の分だけシフトし、第１パターンデータと第２パターンデータとが連続して記憶部に記憶されるように、第１パターンデータとシフト部によってシフトされた第２パターンデータとを合成しているため、複数のパターンデータの連結を容易に行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。
【００１５】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、テスタコントローラ１０（制御部）とテストカード２０とを備えており、ＤＵＴ（図示省略）の試験に用いられるパターンデータをテストカード２０に転送した後に、ＤＵＴに試験信号を印加してＤＵＴから得られる信号を用いてＤＵＴの試験を行う。尚、上記のパターンデータは、試験パターン（ＤＵＴに印加すべき試験信号の生成に用いられるパターン）や期待値パターン（ＤＵＴから得られる信号と比較される期待値信号の生成に用いられるパターン）等の各種パターンを発生させるためのデータである。
【００１６】
テスタコントローラ１０は、上述したパターンデータやユーザによって作成されてＤＵＴの試験手順及び試験条件が規定された試験プログラムが格納されるハードディスク１０ａを備えており、半導体試験装置１の動作を統括して制御する。具体的には、ハードディスク１０ａに格納された試験プログラムに従って、テストカード２０の動作を制御するための各種制御情報を出力するとともに、ハードディスク１０ａからパターンデータＤ１を読み出してテストカード２０に出力する。尚、テスタコントローラ１０から出力されるパターンデータＤ１は、テストカード２０に設けられたパターンメモリ２４に記憶させるべきデータである。また、テスタコントローラ１０は、パターンデータＤ１を出力した後に、試験プログラムの記述に従ってＤＵＴに対する試験の実行を制御する。
【００１７】
テストカード２０は、バスインターフェイス（バスＩ／Ｆ）２１、データ加工部２２、メモリ制御部２３、パターンメモリ２４（記憶部）、及びレジスタ部２５を備えており、テスタコントローラ１０の制御の下で、ＤＵＴの試験を行うための各種処理を行う。ここで、テストカード２０で行われる各種処理とは、テスタコントローラ１０から出力されるパターンデータＤ１をテスタコントローラ１０からの指示に従ってパターンメモリ２４に記憶させる処理、及び試験パターンを発生させる処理である。
【００１８】
バスインターフェイス２１は、テストカード２０のテスタコントローラ１０に対するインターフェイスである。このバスインターフェイス２１には、テスタコントローラ１０から出力されるパターンデータＤ１が入力される。また、テストカード２０に設けられたデータ加工部２２を制御するためにテスタコントローラ１０から出力される各種制御情報が入力される。
【００１９】
データ加工部２２は、シフト部２２ａと合成部２２ｂとを備えており、テスタコントローラ１０から出力されてレジスタ部２５に記憶される制御情報に基づいて、バスインターフェイス２１を介して入力されるパターンデータＤ１の加工を行う。例えば、複数種類のパターンデータをパターンメモリ２４に記憶させる場合に、パターンメモリ２４に記憶させるべきパターンデータが、既にパターンメモリ２４に記憶されているパターンデータに連続するように、テスタコントローラ１０から出力されるパターンデータＤ１を加工する。
【００２０】
シフト部２２ａは、レジスタ部２５にパターンデータをシフトすべき旨の制御情報が記憶されている場合には、レジスタ部２５に記憶されているシフト量（テスタコントローラ１０ａによって指示されたシフト量）に基づいて、バスインターフェイス２１を介して入力されるパターンデータＤ１をシフトする。具体的には、パターンメモリ２４のデータ幅を単位として入力されるパターンデータＤ１を区切り、区切ったデータの各々をレジスタ部２５に記憶されているシフト量だけシフトさせてシフトにより生じた空きの部分に値「０」を格納したデータＤ１１（第１データ）と、シフトにより溢れたデータＤ１２（第２データ）とを作成して、区切りの順に出力する。尚、本実施形態では、理解を容易にするために、データＤ１１とデータＤ１２とが別々にシフト部２２ａから出力される場合を例に挙げて説明するが、これらは１つのまとまったデータとしてシフト部２２ａから出力されても良い。
【００２１】
ここで、テスタコントローラ１０には、パターンメモリ２４のデータ幅を示す情報が予め格納されている。また、テスタコントローラ１０は、テストカード２０に出力したパターンデータＤ１のデータ量を把握している。このため、テスタコントローラ１０は、新たに出力するパターンデータが、パターンメモリ２４に既に記憶されているパターンデータに連続して記憶されるように、既にパターンメモリ２４に記憶されているパターンデータのデータ量をパターンメモリ１４のデータ幅で除算して得られる余り（端数データ）を上記のシフト量としてレジスタ２５に記憶させる。
【００２２】
合成部２２ｂは、レジスタ部２５にパターンデータをシフトすべき旨の制御情報が記憶されている場合には、レジスタ部２５に記憶されたオフセットデータ（パターンメモリ２４に記憶されているパターンデータの最後の部分を示すデータ）又はシフト部２２ａから出力されるデータＤ１１，Ｄ１２を用いて、パターンメモリ２４に既に記憶されているパターンデータと、テスタコントローラ１０から出力されるパターンデータとが連続するように、これらのパターンデータを合成する。
【００２３】
具体的には、シフト部２２ａから出力されるデータＤ１１，Ｄ１２が、テスタコントローラ１０から出力されたパターンデータＤ１の先頭部分におけるデータである場合には、パターンメモリ２４に既に記憶されているパターンデータの最後の部分を示すオフセットデータとシフト部２２ａから出力されるデータＤ１１との論理和を演算する。これに対し、シフト部２２ａから出力されるデータＤ１１，Ｄ１２が、テスタコントローラ１０から出力されたパターンデータＤ１の先頭部分以外のデータである場合には、シフト部２２ａから先に出力されたデータＤ１２と、シフト部２２ａから新たに出力されるデータＤ１１との論理和を演算する。
【００２４】
メモリ制御部２３は、データ加工部２２から出力されるデータＤ２のパターンメモリ２４に対する書き込みを制御する。パターンメモリ２４は、メモリ制御部２３によって書き込まれるデータＤ２を記憶するメモリである。このパターンメモリ２４に記憶されたパターンデータは、ＤＵＴの試験を行うために用いられる。つまり、ＤＵＴに対する試験が開始されると、パターンメモリ２４に記憶されたパターンデータは、試験パターンや期待値パターン等を発生させるために読み出される。
【００２５】
レジスタ部２５は、複数のレジスタを備えており、バスインターフェイス２１を介して入力されるテスタコントローラ１０からの各種の制御情報を記憶する。このレジスタ部４５に記憶された制御情報は、データ加工部２２に設けられたシフト部２２ａ及び合成部２２に出力される。ここで、レジスタ部２５に記憶される制御情報は、パターンデータをシフトすべき旨を制御情報、パターンデータのシフト量を指示する制御情報、パターンデータの最後の部分を示すオフセットデータを指示する制御情報、パターンデータのチャネル数を示す制御情報等である。
【００２６】
次に、上記構成における半導体試験装置１の動作について説明する。ここでは、図１０に示す通り、データ「Ａ０」，「Ａ１」，…，「Ａ３４」からなるパターンデータＰＤ１が既にパターンメモリ２４に記憶されているものとし、データ「Ｂ０」，「Ｂ１」，…，「Ｂ２７」からなるパターンデータＰＤ２をパターンデータＰＤ１に連続するようにパターンメモリ２４に記憶させる場合の動作を例に挙げて説明する。尚、かかる動作は、予めユーザによって半導体試験装置１に対するパターンデータの連結指示がなされている場合に行われる。
【００２７】
尚、以下の説明では、パターンメモリ２４のデータ幅が８バイト（６４ビット）であり、半導体試験装置１が基準とする試験サイクルである１レート分の試験パターン及び期待値パターンを生成するために必要なデータが８ビットであるとする。つまり、パターンデータＰ１をなす個々のデータ「Ａ０」，「Ａ１」，…，「Ａ３４」、及びパターンデータＰＤ２をなす個々のデータ「Ｂ０」，「Ｂ１」，…，「Ｂ２７」はそれぞれ８ビット（１バイト）であるとする。
【００２８】
パターンメモリ２４に記憶させるべきデータ「Ｂ０」，「Ｂ１」，…，「Ｂ２７」からなるパターンデータＰＤ２が出力される前に、パターンデータＰＤ２をシフトすべき旨の制御情報、パターンデータＰＤ２のシフト量を指示する制御情報、パターンメモリ２４に記憶されているパターンデータＰＤ１の最後の部分を示すオフセットデータを指示する制御情報、及びパターンデータＰＤ２のチャネル数を示す制御情報等がテスタコントローラ１０から出力される。これらの制御情報は、バスインターフェイス２１を介してレジスタ部２５に記憶される。
【００２９】
ここで、図１０に示す例では、パターンメモリ２４に記憶されたパターンデータＰＤ１のデータ量は３５バイト（２８０ビット）である。このため、パターンデータＰＤ１のデータ量である３５バイトを、パターンメモリ２４のデータ幅である８バイトで除算した余りである「３」が、パターンデータＰＤ２のシフト量を指示する制御情報として出力される。また、最初の３バイトがパターンデータＰＤ１の最後の部分におけるデータ「Ａ３２」〜「Ａ３４」であり、残りの５バイトのデータの値が「０」である８バイトのデータがオフセットデータを指示する制御情報として出力される。尚、パターンデータＰＤ２のチャネル数を示す制御情報は「１」である。
【００３０】
以上の処理が終了すると、上記のパターンデータＰＤ２がパターンデータＤ１としてテスタコントローラ１０から出力される。テスタコントローラ１０から出力されたパターンデータＤ１は、バスインターフェイス２１を介してデータ加工部２２のシフト部２２ａに入力されて、レジスタ部２５に記憶されているシフト量に基づいてシフトされ、これによりデータＤ１１，Ｄ１２が作成される。図２は、本発明の第１実施形態において、シフト部２２ａで行われる処理の詳細を説明するための図である。
【００３１】
パターンデータＰＤ２がシフト部２２ａに入力されると、まずパターンメモリ２４のデータ幅である８バイト（６４ビット）を単位として区切られる。図２に示す例では、データ「Ｂ０」〜「Ｂ７」、データ「Ｂ８」〜「Ｂ１５」、データ「Ｂ１６」〜「Ｂ２３」、及びデータ「Ｂ２４」〜「Ｂ２７」の４つに区切られる。尚、データ「Ｂ２４」〜「Ｂ２７」に続く４バイトのデータ（図２中における網掛け部分）は、値が不定のデータである。
【００３２】
次に、区切られた各々のデータがレジスタ部２５に記憶されたシフト量だけシフトされる。ここでは、シフト量として値「３」がレジスタ部２５に記憶されているため、区切られたデータの各々が３バイトずつシフトされる。これにより、図２に示す通り、シフトにより生じた空きの部分に値「０」が格納されたデータＤ１１が作成される。例えば、パターンデータＰＤ２の先頭部分については、最初の３バイトのデータの値が「０」であり、続く５バイトのデータが「Ｂ０」〜「Ｂ４」である８バイトのデータＤ１１が作成される。
【００３３】
また、シフトによって溢れたデータによってデータＤ１２が作成される。例えば、パターンデータＰＤ２の先頭部分については、データが「Ｂ５」〜「Ｂ７」からなる３バイトのデータＤ１２が作成される。シフト部２２ａで作成されたデータＤ１１，Ｄ１２は、その区切りの順に出力されて合成部２２ｂに順次入力される。
【００３４】
データＤ１１，Ｄ１２が合成部２２ｂに入力されると、パターンメモリ２４に既に記憶されているパターンデータＰＤ１と、テスタコントローラ１０から出力されたパターンデータＰＤ２とが連続するように、これらのパターンデータが合成される。図３は、本発明の第１実施形態において、合成部２２ｂで行われる処理の詳細を説明するための図であって、（ａ）はパターンデータＰＤ２の先頭部分のデータが入力された場合の処理を説明する図であり、（ｂ）はパターンデータＰＤ２の先頭部分以外のデータが入力された場合の処理を説明する図である。
【００３５】
パターンデータＰＤ２の先頭部分についてのデータＤ１１，Ｄ１２がシフト部２２ａから出力されると、図３（ａ）に示す通り、レジスタ部２５に記憶されたオフセットデータＫ１とシフト部２２ａから出力されるデータＤ１１との論理和が演算されて、データＤ２が作成される。ここで、オフセットデータＫ１は、最初の３バイトがパターンデータＰＤ１の最後の部分におけるデータ「Ａ３２」〜「Ａ３４」であり、残りの５バイトのデータの値が「０」である８バイトのデータである。
【００３６】
一方、データＤ１１は、最初の３バイトのデータの値が「０」であり、続く５バイトのデータが「Ｂ０」〜「Ｂ４」である８バイトのデータである。これらのデータの論理和が演算されると、図３（ａ）に示す通り、最初の３バイトがパターンデータＰＤ１の最後の部分におけるデータ「Ａ３２」〜「Ａ３４」であり、続く５バイトのデータが「Ｂ０」〜「Ｂ４」である８バイトのデータＤ２が作成される。
【００３７】
これに対し、パターンデータＰＤ２の先頭部分以外のデータＤ１１，Ｄ１２がシフト部２２ａから出力されると、図３（ｂ）に示す通り、先にシフト部２２ａから出力されたデータＤ１２を用いて作成されたオフセットデータＫ２とシフト部２２ａから新たに出力されたデータＤ１１との論理和が演算されて、データＤ２が作成される。ここで、オフセットデータＫ２は、最初の３バイトが先にシフト部２２ａから先にデータＤ１２として出力されたデータ「Ｂ５」〜「Ｂ７」であり（図３（ａ）参照）、残りの５バイトのデータの値が「０」である８バイトのデータである。
【００３８】
一方、シフト部２２ａから新たに出力されたデータＤ１１は、最初の３バイトのデータの値が「０」であり、続く５バイトのデータが「Ｂ８」〜「Ｂ１２」である８バイトのデータである。これらのデータの論理和が演算されることにより、最初の３バイトがシフト部２２ａから先にデータＤ１２として出力されたデータ「Ｂ５」〜「Ｂ７」であり、続く５バイトのデータが「Ｂ８」〜「Ｂ１２」である８バイトのデータＤ２が作成される。
【００３９】
合成部２２ｂで作成されたデータＤ２は、メモリ制御部２３に入力されてパターンメモリ２４に書き込まれる。シフト部２２ａからＤ１１，Ｄ１２が出力される度に、合成部２２ｂで上述した処理が行われてデータＤ２が作成され、作成されたデータＤ２がメモリ制御部２３によって順次パターンメモリ２４に書き込まれる。図４は、本発明の第１実施形態において、パターンメモリに記憶されたパターンデータの一例を示す図である。
【００４０】
図４を参照すると、パターンメモリ２４のアドレス「４」には、図３（ａ）に示すデータＤ２が記憶されており、アドレス「５」には、図３（ｂ）に示すデータＤ２が記憶されているのが分かる。また、図１０において生じていたパターンデータＰＤ１の最後の部分における空き領域Ｖ１が図４においては生じておらず、パターンデータＰＤ１の最後の部分のデータ「Ｓ３４」に続いてパターンデータＰＤ２の先頭部分のデータ「Ｂ０」が記憶されており、パターンデータＰＤ１とパターンデータＰＤ２とが連続してパターンメモリ２４に記憶されているのが分かる。
【００４１】
以上の通り、本実施形態では、パターンメモリ２４に既に記憶されたパターンデータＰＤ１に続いて記憶されるべきパターンデータＰＤ２を、パターンデータＰＤ１の最後の部分におけるパターンメモリ２４のデータ幅に満たないデータ（図４又は図１０中の「Ａ３２」〜「Ａ３４」）の分だけシフトしている。そして、パターンデータＰＤ１とパターンデータＰＤ２とが連続してパターンメモリ２４に記憶されるように、パターンデータＰＤ１とシフトされたパターンデータＰＤ２とを合成している。
【００４２】
このため、ユーザは余計な作業（別途コンピュータ等を用いてパターンデータＰＤ１，ＰＤ２を１つに連結したものを作成してパターンメモリに記憶させる作業）をすること無く、半導体試験装置１に対してパターンデータの連結指示を行うだけで、パターンデータＰＤ１とパターンデータＰＤ２とを容易に連結してパターンメモリ２４に記憶させることができる。この結果として、パターンデータＰＤ１の先頭部分が記憶されたアドレス「０」を読み出し開始位置に設定するとともにパターンデータＰＤ２の最後の部分が記憶されたアドレス「７」を読み出し終了位置に設定すれば、パターンデータＰＤ１，ＰＤ２を１つのパターンデータとみなして実行させることができる。
【００４３】
尚、図４に示す例では、パターンデータＰＤ２の最後の部分に空き領域Ｖ３が生じているが、パターンデータＰＤ２に連続するように新たなパターンデータをパターンメモリ２４に記憶させれば、空き領域Ｖ３を無くすことができる。かかる新たなパターンデータのシフト部２２ａにおけるシフト量は、パターンデータＰＤ２に対するシフト量（３バイト）とパターンデータＰＤ２の最後の部分におけるパターンメモリ２４のデータ幅に満たないデータ（図１０中の「Ｂ２４」〜「Ｂ２７」）のデータ量（４バイト）との和を、パターンメモリ２４のデータ幅である８バイトで除算した余りである「７」になる。
【００４４】
テスタコントローラ１０から出力されるパターンデータＤ１をシフトすべき旨の制御情報がレジスタ部２５に設定されてる場合には、テスタコントローラ１０からパターンデータＤ１が出力される度に前述した動作と同様の動作が出力される。この制御情報を解除すれば、シフト部２２ａにおけるシフト処理も合成部２２ｂにおける合成処理は行われない。このため、パターンデータＤ１を従来の方法でパターンメモリ２４に記憶させることができる。
【００４５】
〔第２実施形態〕
次に、本発明の第２実施形態による半導体試験装置について説明する。本実施形態の半導体試験装置の構成は、図１に示す第１実施形態による半導体試験装置１と同様の構成である。但し、テスタコントローラ１０から複数チャネルのパターンデータが合成されたパターンデータがパターンデータＤ１として出力される点が相違し、かかる相違によってデータ加工部２のシフト部２２ａ及び合成部２２ｂにおいて第１実施形態とは異なる動作が行われる。
【００４６】
図５は、本発明の第２実施形態による半導体試験装置で用いられるパターンデータを示す図であって、（ａ）はパターンメモリに記憶されているパターンデータを示す図であり、（ｂ）はパターンメモリに記憶されるべきパターンデータを示す図である。図５（ａ）に示す通り、パタンメモリ２４に既に記憶されているパターンデータＰＤ１１は、第１チャネル（ＣＨ１）に係るパターンデータと第２チャネル（ＣＨ２）に係るパターンデータとが合成されたパターンデータである。図５（ａ）に示す例では、パターンデータＰＤ１１の上位４バイトに第１チャネルに係るパターンデータが配置され、下位４バイトに第２チャネルに係るパターンデータが配置される。
【００４７】
また、図５（ｂ）に示す通り、パターンメモリに記憶されるべきパターンデータＰＤ１２（テスタコントローラ１０から出力されるパターンデータＤ１）も、パターンデータＰＤ１１と同様に、第１チャネル（ＣＨ１）に係るパターンデータと第２チャネル（ＣＨ２）に係るパターンデータとが合成されたパターンデータである。図５（ｂ）に示す例では、パターンデータＰＤ１２の上位４バイトに第１チャネルに係るパターンデータが配置され、下位４バイトに第２チャネルに係るパターンデータが配置される
【００４８】
図５（ｂ）に示すパターンデータＰＤ１２を、図５（ａ）に示すパターンデータＰＤ１１に連続して記憶させるためには、まず前述した第１実施形態と同様に、テスタコントローラ１０から各種制御情報が出力されてレジスタ部２５に記憶される。ここで、図５（ａ）に示す例では、パターンメモリ２４に記憶されたパターンデータＰＤ１１の第１，第２チャネルに係るパターンデータのデータ量はそれぞれ３５バイト（２８０ビット）である。また、パターンメモリ２４において、パターンデータＰＤ１１の第１，第２チャネルに係るパターンデータの各々記憶するために必要なデータ幅は、パターンメモリ２４のデータ幅である８バイトをパターンデータＰＤ１１のチャネル数「２」で除算して得られる４バイトである。このため、パターンデータＰＤ１１の各々のチャネルに係るパターンデータのデータ量である３５バイトを、パターンデータＰＤ１１の各々のチャネルに係るパターンデータを記憶するために必要なデータ幅である４バイトで除算した余りである「３」が、パターンデータＰＤ２のシフト量を指示する制御情報として出力される。
【００４９】
また、オフセットデータを指示する制御情報として以下のデータが出力される。つまり、最初の３バイトがパターンデータＰＤ１１の第２チャネルに係るパターンデータの最後の部分におけるデータ「Ａ３２」〜「Ａ３４」であり、次の１バイトのデータの値が「０」であり、続く３バイトがパターンデータＰＤ１１の第１チャネルに係るパターンデータの最後の部分におけるデータ「Ａ３２」〜「Ａ３４」であり、最後の１バイトのデータの値が「０」である８バイトのデータである。尚、パターンデータＰＤ２のチャネル数を示す制御情報は「２」である。
【００５０】
以上の処理が終了すると、図５（ｂ）に示すパターンデータＰＤ１２がパターンデータＤ１としてテスタコントローラ１０から出力される。テスタコントローラ１０から出力されたパターンデータＤ１は、バスインターフェイス２１を介してデータ加工部２２のシフト部２２ａに入力されて、レジスタ部２５に記憶されているシフト量に基づいてシフトされ、これによりデータＤ１１，Ｄ１２が作成される。
【００５１】
パターンデータＰＤ１２がシフト部２２ａに入力されると、まずパターンメモリ２４のデータ幅の半分である４バイト（３２ビット）を単位として区切られる。これは、レジスタ部２５に記憶されたパターンデータＰＤ２のチャネル数を示す制御情報が「２」だからである。つまり、第１，第２チャネル毎に、データ「Ｂ０」〜「Ｂ３」、データ「Ｂ４」〜「Ｂ７」、データ「Ｂ８」〜「Ｂ１１」、データ「Ｂ１２」〜「Ｂ１５」、データ「Ｂ１６」〜「Ｂ１９」、データ「Ｂ２０」〜「Ｂ２３」、及びデータ「Ｂ２４」〜「Ｂ２７」の７つに区切られる。
【００５２】
次に、第１，第２チャネル毎に区切られた各々のデータがレジスタ部２５に記憶されたシフト量だけシフトされる。ここでは、シフト量として値「３」がレジスタ部２５に記憶されているため、区切られたデータの各々が３バイトずつシフトされ、シフトにより生じた空きの部分に値「０」が格納されたデータＤ１１が作成される。これとともに、シフトによって溢れたデータによってデータＤ１２が作成される。シフト部２２ａで作成されたデータＤ１１，Ｄ１２は、その区切りの順に出力されて合成部２２ｂに順次入力される。
【００５３】
データＤ１１，Ｄ１２が合成部２２ｂに入力されると、パターンメモリ２４に既に記憶されているパターンデータＰＤ１１と、テスタコントローラ１０から出力されたパターンデータＰＤ１２とが連続するように、これらのパターンデータが合成される。図６は、本発明の第２実施形態において、合成部２２ｂで行われる処理の詳細を説明するための図であって、（ａ）はパターンデータＰＤ１２の先頭部分のデータが入力された場合の処理を説明する図であり、（ｂ）はパターンデータＰＤ１２の先頭部分以外のデータが入力された場合の処理を説明する図である。
【００５４】
パターンデータＰＤ１２の先頭部分についてのデータＤ１１（Ｄ１１ａ，Ｄ１１ｂ），Ｄ１２（Ｄ１２ａ，Ｄ１２ｂ）がシフト部２２ａから出力されると、図６（ａ）に示す通り、レジスタ部２５に記憶されたオフセットデータＫ１とシフト部２２ａから出力されるデータＤ１１（Ｄ１１ａ，Ｄ１１ｂ）との論理和が演算されて、データＤ２が作成される。これに対し、パターンデータＰＤ１２の先頭部分以外のデータＤ１１（Ｄ１１ａ，Ｄ１１ｂ），Ｄ１２（Ｄ１２ａ，Ｄ１２ｂ）がシフト部２２ａから出力されると、図６（ｂ）に示す通り、先にシフト部２２ａから出力されたデータＤ１２（Ｄ１２ａ，Ｄ１２ｂ）を用いて作成されたオフセットデータＫ１２とシフト部２２ａから新たに出力されたデータＤ１１（Ｄ１１ａ，Ｄ１１ｂ）との論理和が演算されて、データＤ２が作成される。
【００５５】
合成部２２ｂで作成されたデータＤ２は、メモリ制御部２３に入力されてパターンメモリ２４に書き込まれる。シフト部２２ａからＤ１１，Ｄ１２が出力される度に、合成部２２ｂで上述した処理が行われてデータＤ２が作成され、作成されたデータＤ２がメモリ制御部２３によって順次パターンメモリ２４に書き込まれる。図７は、本発明の第２実施形態において、パターンメモリに記憶されたパターンデータの一例を示す図である。
【００５６】
図７を参照すると、パターンメモリ２４のアドレス「８」には、図６（ａ）に示すデータＤ２が記憶されており、アドレス「９」には、図６（ｂ）に示すデータＤ２が記憶されているのが分かる。また、パターンデータＰＤ１１及びパターンデータＰＤ１２の第１，第２チャネルの各々に係るパターンデータがそれぞれ連続してパターンメモリ２４に記憶されているのが分かる。以上の通り、本実施形態においてもパターンデータＰＤ１１とパターンデータＰＤ１２とを容易に連結してパターンメモリ２４に記憶させることができ、これによりパターンメモリ２４に記憶されたパターンデータＰＤ１１，ＰＤ１２を１つのパターンデータとみなして実行させることができる。
【００５７】
〔第３実施形態〕
次に、本発明の第３実施形態による半導体試験装置について説明する。前述した第２実施形態における半導体試験装置は、テスタコントローラ１０からパターンデータＤ１として出力される合成された複数チャネルのパターンデータに対して所定の加工を行ってパターンメモリ２４に格納するものであった。これに対し、本実施形態の半導体試験装置３は、テスタコントローラ１０からパターンデータＤ１として個別に出力される複数チャネルのパターンデータの各々に対して所定の加工を行い、それらを合成した上でパターンメモリ２４に格納する。また、テスタコントローラ１０からパターンデータＤ１として出力される複数チャネルのパターンデータは圧縮されており、これを伸長した上で、上述した所定の加工を行う。
【００５８】
図８は、本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。図８に示す通り、本実施形態の半導体試験装置２は、図１に示すデータ加工部２２及びレジスタ部２５に代えて、データ加工部３１及びレジスタ部３２をそれぞれ備える。データ加工部３１は、バッファ３１ａ、伸長部３１ｂ、シフト部３１ｃ、バッファ３１ｄ、チャネル合成部３１ｅ、及び合成部３１ｆを備えており、レジスタ部３２に記憶される制御情報に基づいて、バスインターフェイス２１を介して入力されるパターンデータＤ１の加工を行う。
【００５９】
バッファ３１ａは、テスタコントローラ１０から出力されるパターンデータＤ１をチャネル毎に記憶するものであり、伸長部３１ｂでパターンデータＤ１に対する伸長処理を行うために設けられる。このバッファ３１ｂには、テスタコントローラ１０から出力されるパターンデータＤ１のチャネル数に応じた数の記憶領域が設けられる。例えば、テスタコントローラ１０から２つのチャネルに係るパターンデータが出力される場合には、図８に示す通り、バッファ３１ｂには各々のチャネルに係るパターンデータを記憶する２つの記憶領域が設けられる。
【００６０】
伸長部３１ｂは、バッファ３１ａに記憶された各々のチャネルに係るパターンデータをそれぞれ伸長する。シフト部３１ｃは、第１実施形態の半導体試験装置１に設けられたシフト部２２ａと同様のものである。バッファ３１ｄは、シフト部３１ｃでシフト処理されたパターンデータを一時的に記憶するものであり、チャネル合成部３１ｄで複数チャネルのパターンデータの合成を行うために設けられる。尚、バッファ３１ｄには、バッファ３１ａと同数の記憶領域が設けられる。
【００６１】
チャネル合成部３１ｅは、バッファ３１ｄに記憶された複数チャネルのパターンデータを読み出して合成する。例えば、２つのチャネルのパターンデータがバッファ３１ｄに記憶されている場合には、データ加工部２０から出力されるデータＤ２の上位４バイトに一方のチャネルに係るパターンデータが配置され、下位４バイトに他方のチャネルに係るパターンデータが配置されるように合成する。合成部３１ｆは、第１実施形態の半導体試験装置１に設けられた合成部２２ｂと同様のものである。レジスタ部３２は、図１に示すレジスタ部２５に記憶される制御情報に加えて、伸長部３１ｂ及びチャネル合成部３１ｅの動作を制御するための制御情報を記憶する。
【００６２】
次に、上記構成における半導体試験装置２の動作について簡単に説明する。まず、前述した、第１，第２実施形態と同様に、各種の制御情報がテスタコントローラ１０から出力されてレジスタ部３２に記憶される。次に、テスタコントローラ１０から圧縮された複数チャネル（ここでは２つのチャネルとする）に係るパターンデータが出力されると、データ加工部３１のバッファ３１ａに一時的に記憶された後に、伸長部３１ｂによってチャネル毎に読み出されて伸長される。
【００６３】
伸長されたチャネル毎のパターンデータは、シフト部３１ｃに入力されて図２を用いて説明した処理と同様の処理がチャネル毎に行われる。シフト部３１ｃにおいてシフトされたチャネル毎のデータは、バッファ３１ｄに一時的に記憶された後に、チャネル合成部３１ｅによって読み出されてチャネル合成される。例えばデータ加工部２０から出力されるデータＤ２の上位４バイトに一方のチャネルに係るパターンデータが配置され、下位４バイトに他方のチャネルに係るパターンデータが配置されるように合成される。
【００６４】
チャネル合成部３１ｅから出力されたデータは、合成部３１ｆに入力されて図３を用いて説明した処理と同様の処理が行われてデータＤ２が作成される。合成部３１ｆで作成されたデータＤ２は、メモリ制御部２３に入力されてパターンメモリ２４に書き込まれる。以上の動作によって、パターンメモリ２４に既に記憶されているパターンデータに連続するように、新たなパターンデータがパターンメモリ２４に記憶される。
【００６５】
ここで、図８においては、図９（ｂ）に示す通り、チャネル合成部３１ｅがシフト部３１ｃと合成部３１ｆとの間に配置されている構成例について説明した。しかしながら、チャネル合成部３１ｅは、図９（ａ）に示す通りシフト部３１ｃの前段に配置されても良く、図９（ｃ）に示す通り合成部３１ｆの後段に配置されても良い。図９は、本発明の第３実施形態による半導体試験装置の変形例を示す図である。但し、シフト部３１ｃは必ず合成部３１ｆの前段に配置される必要がある。
【００６６】
以上の処理によって、図７に示す例と同様に、複数のパターンデータ（パターンデータＰＤ１１及びパターンデータＰＤ１２）の第１，第２チャネルの各々に係るパターンデータがそれぞれ連続するように、パターンデータをパターンメモリ２４に記憶させることができる。以上の通り、本実施形態においても複数のパターンデータを容易に連結してパターンメモリ２４に記憶させることができ、これによりパターンメモリ２４に記憶された複数のパターンデータを１つのパターンデータとみなして実行させることができる。
【００６７】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、パターンメモリ２４に記憶されているパターンデータの最後の部分を示すオフセットデータを指示する制御情報を、テスタコントローラ１０がレジスタ部２５に記憶させる例について説明した。しかしながら、パターンメモリ２４に書き込んだパターンデータの最後の部分を記憶するレジスタを設ければ、テスタコントローラ１０によるオフセットデータの指示を省略することができる。
【００６８】
また、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するドライバテスタ等の各種の半導体試験装置に適用することが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】本発明の第１実施形態において、シフト部２２ａで行われる処理の詳細を説明するための図である。
【図３】本発明の第１実施形態において、合成部２２ｂで行われる処理の詳細を説明するための図である。
【図４】本発明の第１実施形態において、パターンメモリに記憶されたパターンデータの一例を示す図である。
【図５】本発明の第２実施形態による半導体試験装置で用いられるパターンデータを示す図である。
【図６】本発明の第２実施形態において、合成部２２ｂで行われる処理の詳細を説明するための図である。
【図７】本発明の第２実施形態において、パターンメモリに記憶されたパターンデータの一例を示す図である。
【図８】本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。
【図９】本発明の第３実施形態による半導体試験装置の変形例を示す図である。
【図１０】従来の半導体試験装置のパターンメモリに記憶されたパターンデータの一例を示す図である。
【符号の説明】
【００７０】
１，２    半導体試験装置
１０      テスタコントローラ
２２ａ    シフト部
２２ｂ    合成部
２４      パターンメモリ
３１ｂ    伸長部
３１ｃ    シフト部
３１ｅ    チャネル合成部
３１ｆ    合成部
Ｄ１      パターンデータ
【図１】
2010117156.tif 000003
【図２】
2010117156.tif 000004
【図３】
2010117156.tif 000005
【図４】
2010117156.tif 000006
【図５】
2010117156.tif 000007
【図６】
2010117156.tif 000008
【図７】
2010117156.tif 000009
【図８】
2010117156.tif 000010
【図９】
2010117156.tif 000011
【図１０】
2010117156.tif 000012