(57)【要約】【課題】デジタルデバイスに入力される周期的パルス信号の一周期にわたってノイズパルスを除去することができるノイズ除去回路および方法を提供する。【解決手段】周期的パルス信号からノイズパルスを除去するノイズ除去回路は、固定高レベルを入力とし、周期的パルス信号ａおよびリセット信号ｄに従って高レベルと低レベルとの間で回路出力を変化させるフリップフロップ回路１０と、周期的パルス信号ａのレベルが変化してから一周期内で次にレベル変化するまでは固定高レベルの入力により、それ以後はリセット信号ｄによりフリップフロップ回路の出力を固定するリセット制御部２０と、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
周期的パルス信号からノイズパルスを除去するノイズ除去回路であって、
固定高レベルを入力とし、前記周期的パルス信号およびリセット信号に従って高レベルと低レベルとの間で回路出力を変化させるフリップフロップ手段と、
前記周期的パルス信号のレベルが変化してから一周期内で次にレベル変化するまでは前記固定高レベルの入力により、それ以後は前記リセット信号により前記フリップフロップ手段の出力を固定するリセット制御手段と、
を有することを特徴とするノイズ除去回路。
【請求項２】
前記リセット制御手段は、前記周期的パルス信号のレベルが変化してから前記一周期内で次にレベル変化するまでの第１期間と前記第１期間以後の第２期間とを計測し、前記第１期間で前記リセット信号をオフに、前記第２期間で前記リセット信号をオンにすることを特徴とする請求項１に記載のノイズ除去回路。
【請求項３】
前記リセット制御手段は、
前記周期的パルス信号のレベルが変化してからの経過時間を計測する計測手段と、
前記一周期内で次にレベル変化するまでの第１期間を経過すると、前記フリップフロップ手段へ前記リセット信号を出力する第１比較手段と、
前記周期的パルス信号の一周期内で前記第１期間以後の第２期間を経過すると、前記計測手段をリセットすると共に計測を停止する第２比較手段と、
を有することを特徴とする請求項１または２に記載のノイズ除去回路。
【請求項４】
前記第２期間の経過時は、前記周期的パルス信号の一周期終了時より所定マージン時間だけ先行することを特徴とする請求項３に記載のノイズ除去回路。
【請求項５】
前記計測手段は前記周期的パルス信号のレベルが低レベルから高レベルへ変化した時に経過時間の計測を開始し、前記フリップフロップ手段の出力を前記回路出力とすることを特徴とする請求項３または４に記載のノイズ除去回路。
【請求項６】
前記計測手段は前記周期的パルス信号の反転レベルが低レベルから高レベルへ変化した時に経過時間の計測を開始し、前記フリップフロップ手段の相補出力を前記回路出力とすることを特徴とする請求項３または４に記載のノイズ除去回路。
【請求項７】
固定高レベルを入力とし、周期的パルス信号およびリセット信号に従って高レベルと低レベルとの間で回路出力を変化させるフリップフロップ回路を用いたノイズ除去方法であって、
前記周期的パルス信号のレベルが変化してから一周期内で、次にレベル変化するまでの期間は前記固定高レベルの入力により前記フリップフロップ回路の出力を固定し、
前記周期的パルス信号のレベルが変化してから一周期内で、前記期間経過後は前記リセット信号により前記フリップフロップ回路の出力を固定する、
ことを特徴とするノイズ除去方法。
【請求項８】
ａ）前記周期的パルス信号のレベルが変化してから前記一周期内で次にレベル変化するまでの第１期間と前記第１期間以後の第２期間とを計測手段により計測し、
ｂ）前記第１期間で前記リセット信号をオフに、前記第２期間で前記リセット信号をオンにすることで前記フリップフロップ回路の出力を固定する、
ことを特徴とする請求項７に記載のノイズ除去方法。
【請求項９】
前記ａ）は、前記計測手段が前記周期的パルス信号のレベルが変化してからの経過時間を計測し、
前記ｂ）は、
前記一周期内で次にレベル変化するまでの第１期間を経過すると、前記フリップフロップ手段へ前記リセット信号を出力し、
前記周期的パルス信号の一周期内で前記第１期間以後の第２期間を経過すると、前記計測手段をリセットすると共に計測を停止する、
ことを特徴とする請求項８に記載のノイズ除去方法。
【請求項１０】
前記第２期間の経過時は、前記周期的パルス信号の一周期終了時より所定マージン時間だけ先行することを特徴とする請求項９に記載のノイズ除去方法。
【請求項１１】
前記計測手段は前記周期的パルス信号のレベルが低レベルから高レベルへ変化した時に経過時間の計測を開始し、前記フリップフロップ回路の出力を前記回路出力とすることを特徴とする請求項８−１０のいずれか１項に記載のノイズ除去方法。
【請求項１２】
前記計測手段は前記周期的パルス信号の反転レベルが低レベルから高レベルへ変化した時に経過時間の計測を開始し、前記フリップフロップ手段の相補出力を前記回路出力とすることを特徴とする請求項８−１０のいずれか１項に記載のノイズ除去方法。
【請求項１３】
請求項１−６のいずれか１項に記載のノイズ除去回路を周期的パルス信号の入力段に構成したことを特徴とするプログラマブルデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック信号等の周期的パルス信号からノイズパルスを除去するノイズ除去回路および方法に関する。
【背景技術】
【０００２】
一般に、デジタル回路は一定周期のクロック信号に従って動作するため、ノイズによってクロック信号の波形が乱れたりノイズパルスをクロック信号と誤認したりすると、正常な動作ができなくなる。そこで、種々のノイズ対策が提案されている。
【０００３】
たとえば特許文献１に開示されたパルス整形回路では、入力パルスの立ち上がりからの時間をカウンタで計測することにより、パルスのデューティ比を正確に設定することが可能となる。
【０００４】
また、クロックではなくデジタルデータのノイズ除去技術として、特許文献２に開示されたノイズ除去装置がある。このノイズ除去装置は、ライトデータのタイミングでフリップフロップ回路のセット出力を所定時間だけ高レベルに固定することで、その間に発生したノイズの伝達を阻止することができる。
【０００５】
【特許文献１】特公平６−２０１７２号公報
【特許文献２】特開２００１−８４７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示されたパルス整形回路では、入力パルスにノイズパルスが重なると、そのノイズパルス発生時点からカウンタがスタートしてしまい、ノイズにより出力パルスの周期が変化する結果となる。
【０００７】
また、特許文献２に開示されたノイズ除去装置はデジタルデータのノイズ除去技術であり、クロック信号にそのまま適用することができない。具体的には、このノイズ除去装置ではフリップフロップ回路のセット出力を所定時間だけ高レベルに固定する。しかしながら、クロック信号のディーティ比を考慮すれば、この所定時間（高レベル固定時間）を１周期にわたって設定することはできない。このために、高レベル固定時間以外の期間にノイズパルスが入力すると、フリップフロップ回路のセット出力のレベルが変化し、入力クロックとは異なる周期になってしまう。
【０００８】
本発明の目的は、デジタルデバイスに入力される周期的パルス信号の一周期にわたってノイズパルスを除去することができるノイズ除去回路および方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によるノイズ除去回路は、周期的パルス信号からノイズパルスを除去するノイズ除去回路であって、固定高レベルを入力とし、前記周期的パルス信号およびリセット信号に従って高レベルと低レベルとの間で回路出力を変化させるフリップフロップ手段と、前記周期的パルス信号のレベルが変化してから一周期内で次にレベル変化するまでは前記固定高レベルの入力により、それ以後は前記リセット信号により前記フリップフロップ手段の出力を固定するリセット制御手段と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、周期的パルス信号の一周期にわたってノイズパルスを除去することができる。
【発明を実施するための最良の形態】
【００１１】
１．第１実施形態
１．１）回路構成
図１は本発明の第１実施形態によるノイズ除去回路の機能的構成を示すブロック図である。本実施形態によるノイズ除去回路はプログラマブルデバイス内に構成され、入力クロックａおよび内部クロックＣを入力し、出力クロックｂをデジタル回路（図示せず。）へ供給するものとする。内部クロックＣは、後述するように入力クロックａよりも十分高い周波数を有するものであればよい。たとえば、プログラマブルデバイスで使用されるクロック発振器の装置内部クロックを用いることができる。
【００１２】
本実施形態によるノイズ除去回路は、フリップフロップ回路１０（以下、ＦＦ１０と略記する。）およびリセット制御部２０を有する。
【００１３】
入力クロックａはＦＦ１０のクロック端子ＣＬＫに入力し、出力クロックｂはＱ出力端子から出力される。Ｄ端子には、論理の高レベル（以下、Ｈレベルという。）に相当する所定の固定電圧が入力し、リセット端子ＲＳＴには、リセット制御部２０からリセット信号ｄが入力する。
【００１４】
リセット制御部２０は、カウンタ２０１と、比較部２０２および２０３と、ラッチ２０４とを有する。カウンタ２０１は、リセットおよびカウンタイネーブルによるカウント許可／禁止を行いながら、内部クロックＣに従って経過時間を計測する。比較部２０２は、カウンタ２０１のカウント値ｋが所定値ｘ以上であるか否かを比較してリセット信号ｄをＦＦ１０へ出力する。比較部２０３は、カウンタ２０１のカウント値ｋを所定値ｙ−ｚと比較してリセット信号をラッチ２０４およびカウンタ２０１へ出力する。本実施形態において、所定値ｘは入力クロックａの半周期分の時間に相当する値、所定値ｙは入力クロックａの一周期分の時間に相当する値、所定値ｙ−ｚは、入力クロックａの一周期分の時間（値ｙ）より所定時間（マージン値ｚ）だけ短い時間に相当する値である。マージン値ｚについて後述する。
【００１５】
ラッチ２０４は、入力クロックａが立ち上がった時に、内部クロックＣのタイミングで入力クロックａのＨレベルをラッチし、それをカウンタ２０１のカウンタイネーブルへカウント許可として出力する。また、ラッチ２０４は、比較部２０３から出力されたリセット信号によってリセットされると、それをカウンタ２０１のカウンタイネーブルへカウント禁止として出力する。このように、入力クロックａと比較部２０３からのリセット信号とによってカウンタ２０１のリセット、カウント許可／禁止を制御することができる。
【００１６】
したがって、カウンタ２０１は、入力クロックａの立ち上がりを契機に、内部クロックＣによる経過時間計測をスタートさせ、入力クロックａの半周期分の時間が経過した後（ｋ≧ｘ）、比較部２０２はリセット信号ｄをＬレベルに変化させる。さらにカウンタ２０１のカウント値ｋが所定値ｙ−ｚに到達した時に、カウンタ２０１がリセットされ、それによって比較部２０２はリセット信号ｄをＨレベルに変化させる。
【００１７】
リセット制御部２０が上述したように動作することで、ＦＦ１０は、入力クロックａがＬレベルからＨレベルへ立ち上がると、Ｄ端子の固定Ｈレベルをラッチし、出力クロックｂをＨレベルにする。Ｄ端子には固定のＨレベルが入力しているので、入力クロックａに変化があっても、出力クロックｂはＨレベルのままである。また、入力クロックａの半周期分の時間が経過した後、リセット端子ＲＳＴに入力するリセット信号ｄにより出力クロックｂは強制的にＬレベルに立ち下がる。この場合、リセット信号ｄがＬレベルであれば、出力クロックｂは入力クロックａの変化に依存せずＬレベルのままである。
【００１８】
上述したように、図１に示す小規模な回路構成のノイズ除去回路により入力クロックａの立ち上がり位置をずらすことなく、入力クロックａに重畳されるノイズパルスを除去することができる。特に、本実施形態によるノイズ除去回路は、ＦＰＧＡ(field programmable gate array)やＰＬＤ(programmable logic device)などのプログラマブルデバイス内で容易に構成することができる。
【００１９】
１．２）動作
図２は第１実施形態によるノイズ除去回路の動作を説明する各信号波形を示すタイムチャートである。ここでは、初期状態として、入力クロックａはＬレベル、出力クロックｂはＬレベル、カウンタ２０１のカウント値ｋは０、リセット信号ｄはＨレベルとする。
【００２０】
まず、入力クロックａの立ち上がりがＦＦ１０に入力されると（時点Ａ１）、ＦＦ１０はＨレベルをラッチし、出力クロックｂがＨレベルに変化する。
【００２１】
同時に、入力クロックａの立ち上がりは、リセット制御部２０のラッチ回路２０４に内部クロックＣのタイミングでラッチされ、カウンタ２０１のカウントイネーブル信号がＨレベルとなる（時点Ａ２）。カウンタイネーブル信号がＨレベルである間、内部クロックＣの立ち上がりにより、カウンタ２０１のカウント値ｋが１ずつ増加する。
【００２２】
出力クロックｂがＨレベル状態であるときに、たとえば時点Ａ３において入力クロックａに再び立ち上がりが生じたとしても、ＦＦ１０のＤ端子の入力データはＨ固定であるため、出力データｂはＨレベルのままとなる。すなわち、時点Ａ３のノイズパルスは除去される。
【００２３】
次に、入力クロックａの周期を内部クロックＣの周期で割った数の整数値をｙ、ｙの半分の整数値をｘとする。つまり、入力クロックａは内部クロックＣの約ｙ周期分であり、入力クロックａのパルス幅は内部クロックＣの約ｘ周期分となる。また、内部クロックＣのｚ周期分をマージン値として設ける。
【００２４】
リセット制御部２０のカウンタ２０１のカウント値ｋが増加し、カウンタ値ｋがｘ以上になると（時点Ａ４）、比較部２０２はリセット信号ｄをＬレベルに変化させる。これによって、ＦＦ１０は出力クロックｂをＬレベル出力に固定する。リセット信号ｄがＬレベルであれば、たとえば時点Ａ５のように入力クロックａに立ち上がりが生じても、出力クロックｂはＬレベルのままとなる。すなわち、時点Ａ５のノイズパルスは除去される。
【００２５】
さらにカウンタ２０１のカウント値ｋが増加して所定値（ｙ−ｚ）に到達すると（時点Ａ６）、比較部２０３はリセット信号をラッチ回路２０４およびカウンタ２０１へ出力する。これによって、ラッチ回路２０４はカウンタイネーブルをＬレベルに変化させ、カウントイネーブルがＬレベルになることでカウンタ２０１はカウント値ｋを０にリセットすると共に、カウントを停止する。
【００２６】
また、カウンタ値ｋが所定値（ｙ−ｚ）に到達すると、カウント値ｋが０にリセットされるので、比較部２０２はリセット信号ｄをＨレベルに変化させる。ＦＦ１０ではリセット信号ｄがＨレベルになることで、時点Ａ１で述べたように、入力クロックａの立ち上がりによる出力クロックｂの立ち上がりが有効になる。
【００２７】
なお、本実施形態では、比較部２０２がｋ≧ｘであるか否かを比較し、ｋ≧ｘであればリセット信号ｄをＬレベルとし、それ以外の時はｋ＜ｘであるからＨレベルとなる。この他の構成としては、比較部２０２がカウント値ｋを所定値ｘと（ｙ−ｚ）の両方と比較することで、同様のリセット信号ｄを出力することも可能である。
【００２８】
上述したように、マージン値ｚは、リセット信号ｄを入力クロックａの一周期より少し前の時点で復帰させるための設定値である。マージン値ｚを設ける理由は次の通りである。
【００２９】
図３はマージン値ｚを０に設定した場合のノイズ除去回路の動作を説明する各信号波形を示すタイムチャートである。
【００３０】
図３に示すように、マージン値ｚ＝０である場合、つまりマージンがない場合、リセット信号ｄのＬレベル状態が、次の入力クロックａの立ち上がりまで継続する可能性がある。この場合、出力クロックｂに入力クロックａの立ち上がりが反映されないこととなり、出力クロックｂにクロック抜けが生じる（時点Ａ７）。このクロック抜けを避けるために、装置の構成に応じてマージン値ｚを設定する。たとえば、周波数６４ｋＨｚ（周期１５．６μｓｅｃ）の入力クロックａの一周期が１５．５〜１５．７μｓｅｃの間で変動する場合を考える。マージン値ｚ＝０の場合には、入力クロックａが１５．６μｓｅｃ未満になると出力クロックｂにクロック抜けが生じてしまう。そこで、マージン値ｚ＝０．１μｓｅｃに設定すると、入力クロックａが１５．５μｓｅｃの場合でも出力クロックｂのクロック抜けは生じない。また、マージン値ｚ＝０の場合に内部クロックｃに揺らぎが生じ、カウント値ｋ＝ｙの時点での時間が入力クロックａの一周期より大きくなってしまうと、出力クロックｂにクロック抜けが生じるが、所定値（ｙ−ｚ）に相当する時間が入力クロックａの一周期より小さくなるようにマージン値ｚを設定することで、このようなクロック抜けを回避することができる。したがって、マージン値ｚをクロック抜けを回避するために必要な最小値に設定することで、実質的に入力クロックａの一周期にわたってノイズパルスを除去することが可能となる。
【００３１】
１．３）効果
上述した本発明の第１実施形態によれば、入力クロックａの立ち上がりから１クロック周期のクロックを形成して出力クロックｂとしているので、入力クロックａのノイズパルスを一周期全体にわたって実質的に除去することができる。
【００３２】
また、図１に示すノイズ除去回路は小規模の回路構成を有するので、ＦＰＧＡ(field programmable gate array)やＰＬＤ(programmable logic device)などのプログラマブルデバイス内に容易に構成することができる。このために、フィルタなどのノイズ対処部品を追加することなく、ノイズパルス対処が可能となるので、プログラマブルデバイスに入力されるクロックのノイズ耐性を容易に向上させることが可能となる。特に、プログラマブルデバイスの設計後に、入力クロックにノイズの問題があった場合、プログラマブルデバイスの再設計を回避することができる。
【００３３】
２．第２実施形態
上述した第１実施形態では、入力クロックａの立ち上がりを契機に、１クロックを形成している。このため、入力クロックａの立ち上がりから次の立ち上がりまでの周期と、出力クロックｂの立ち上がりから次の立ち上がりまでの周期とは一致する。しかしながら、出力クロックｂの立ち下がり（ＨレベルからＬレベルへの変化）は内部クロックＣに同期して変化しているため、入力クロックａの立ち下がりと出力クロックｂの立ち下がりとは一致しない。
【００３４】
そこで、本願発明の第２実施形態として、入力クロックａの立ち下がりと出力クロックｂの立ち下がりとが一致する回路構成および動作について説明する。
【００３５】
２．１）回路構成
図４は本発明の第２実施形態によるノイズ除去回路の機能的構成を示すブロック図である。ただし、図１に示す回路と同一機能を有するブロックには同一参照番号を付して説明は省略する。
【００３６】
図４に示す回路は、図１に示す回路と比較して、入力クロックａをＮＯＴ素子３０で反転させてＦＦ１０およびラッチ回路２０４へ供給している点と、出力クロックｂをＦＦ１０のＱＮ（Ｑの反転出力）から出力している点とが異なっている。その他の構成は図１の回路と同一である。
【００３７】
２．２）動作
図５は第２実施形態によるノイズ除去回路の動作を説明する各信号波形を示すタイムチャートである。ここでは、初期状態として、入力クロックａはＬレベル、それを反転した入力クロックａｎはＨレベル、出力クロックｂはＨレベル、カウンタ２０１のカウント値ｋは０、リセット信号ｄはＨレベルとする。
【００３８】
入力クロックａの立ち下がりが反転した、入力クロックａｎの立ち上がりがＦＦ１０のＣＬＫ端子に入力すると（時点Ｂ１）、ＦＦ１０はＨレベルをラッチし、ＱＮ出力である出力クロックｂがＬレベルに変化する。
【００３９】
同時に、入力クロックａが立ち下がると、それが反転した入力クロックａｎは立ち上がる。この入力クロックａｎのＨレベルがリセット制御部２０のラッチ回路２０４に内部クロックＣのタイミングでラッチされ、カウンタ２０１のカウントイネーブル信号がＨレベルとなる（時点Ｂ２）。カウンタイネーブル信号がＨレベルである間、内部クロックＣの立ち上がりにより、カウンタ２０１のカウント値ｋが１ずつ増加する。
【００４０】
出力クロックｂがＬレベル状態であるときに、たとえば時点Ｂ３において入力クロックａに再び立ち下がりが生じたとしても、ＦＦ１０のＤ端子の入力データはＨ固定であるため、出力データｂはＬレベルを維持する。
【００４１】
そして、上述したように、カウンタ２０１のカウント値ｋが増加し、ｋ≧ｘになると（Ｂ４）、比較部２０２はリセット信号ｄをＬレベルに変化させる。ＦＦ１０は、リセット信号ｄのＬレベル入力により、出力クロックｂをＨレベル出力に固定する。リセット信号ｄがＬレベルのとき、入力クロックａに立ち下がりが生じても（Ｂ５）、出力クロックｂはＨレベルを維持する。
【００４２】
さらにカウンタ２０１のカウント値ｋが増加し、カウンタ値ｋ＝ｙ−ｚになると（Ｂ６）、比較部２０３はリセット信号をラッチ回路２０４およびカウンタ２０１へ出力する。これによってカウンタイネーブルはＬレベルに変化し、カウンタ２０１は、カウント値ｋを０にリセットすると共にカウントを停止する。
【００４３】
また、カウンタ値ｋが所定値（ｙ−ｚ）に到達すると、カウント値ｋが０にリセットされるので、比較部２０２はリセット信号ｄをＨレベルに変化させる。ＦＦ１０ではリセット信号ｄがＨレベルになることで、時点Ａ１で述べたように、入力クロックａｎの立ち上がりによる出力クロックｂの立ち下がりが有効になる。
【００４４】
なお、本実施形態では、比較部２０２がｋ≧ｘであるか否かを比較し、ｋ≧ｘであればリセット信号ｄをＬレベルとし、それ以外の時はｋ＜ｘであるからＨレベルとなる。この他の構成としては、比較部２０２がカウント値ｋを所定値ｘと（ｙ−ｚ）の両方と比較することで、同様のリセット信号ｄを出力することも可能である。
【００４５】
２．３）効果
上述した本発明の第２実施形態によれば、第１実施形態と同様の効果の他に、入力クロックａの立ち下がりを契機として１クロックを形成するため、入力クロックａの立ち下がりと出力クロックｂの立ち下がりとを一致させることができる。
【産業上の利用可能性】
【００４６】
本発明は、クロック信号のような周期的パルス信号のノイズ除去回路に適用可能であり、特にＦＰＧＡやＰＬＤなどのプログラマブルデバイスのクロック入力段に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態によるノイズ除去回路の機能的構成を示すブロック図である。
【図２】第１実施形態によるノイズ除去回路の動作を説明する各信号波形を示すタイムチャートである。
【図３】マージン値ｚを０に設定した場合のノイズ除去回路の動作を説明する各信号波形を示すタイムチャートである。
【図４】本発明の第２実施形態によるノイズ除去回路の機能的構成を示すブロック図である。
【図５】第２実施形態によるノイズ除去回路の動作を説明する各信号波形を示すタイムチャートである。
【符号の説明】
【００４８】
１０  フリップフロップ回路（ＦＦ）
２０  リセット制御部
３０  ＮＯＴ素子
２０１  カウンタ
２０２  比較部
２０３  比較部
２０４  ラッチ回路
【図１】
2010068270.tif 000003
【図２】
2010068270.tif 000004
【図３】
2010068270.tif 000005
【図４】
2010068270.tif 000006
【図５】
2010068270.tif 000007