(57)【要約】【課題】回路面積を削減しつつ、より適切に電流を制限することが可能な電流制限回路を提供する。【解決手段】電流制限回路は、第１の端子と、第１の端子との間に負荷回路を接続した場合に、第１の端子よりも電位が低くなる第２の端子と、第１の端子と第２の端子との間に接続され、ｎ型ＭＯＳトランジスタである第１のトランジスタと、第１のトランジスタのソースと第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える。【選択図】図１
2010166359.tif 000002
【特許請求の範囲】
【請求項１】
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｎ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。
【請求項２】
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＮＰＮ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。
【請求項３】
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｐ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。
【請求項４】
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＰＮＰ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える
ことを特徴とする電流制限回路。
【請求項５】
前記第１の制御回路は、前記検知電圧が規定値以上である場合には、前記第１のトランジスタの抵抗値が大きくなるように、前記第１の電圧を制御する
ことを特徴とする請求項１ないし４の何れかに記載の電流制限回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流制限機能を有する電流制限回路に関する。
【背景技術】
【０００２】
従来、出力段のＭＯＳトランジスタと、該ＭＯＳトランジスタのソースと接地との間に接続され該ＭＯＳトランジスタに流れる電流を制限する抵抗（例えば、ポリシリコン抵抗）と、を備える電流制限回路がある。
【０００３】
該従来の電流制限回路は、ＭＯＳトランジスタのゲート電圧を制御することにより、接続された負荷回路に流れる電流を制限する。
【０００４】
ここで、該従来の電流制限回路は、接続される負荷回路に流れる電流を大きくするためには、該抵抗の抵抗値を小さくする必要がある。
【０００５】
したがって、該負荷回路に流れる電流を大きくする場合には、該抵抗の抵抗幅が広くなり、回路面積が大きくなるという問題があった。
【０００６】
また、一度該抵抗の抵抗値を設定した後は、電流制限回路の特性が該ＭＯＳトランジスタの特性のみで決まる。すなわち、一度該抵抗の抵抗値を設定した後は、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、電流が制限される出力電圧の値が固定される。
【０００７】
したがって、一度該抵抗の抵抗値を設定した後は、該電流制限回路が、ユーザの要求に応じて電流が制限される電流値を変更できず、適切に電流を制限できないという問題があった。
【０００８】
ここで、従来技術には、ＣＭＯＳインバータと、該ＣＭＯＳインバータと電源または接地との間に接続され定電流源として動作するＭＯＳトランジスタと、を備える出力回路がある（例えば、特許文献１参照。）。該出力回路のＭＯＳトランジスタにより、ＣＭＯＳインバータに流れる電流が制限される。
【０００９】
なお、該ＣＭＯＳインバータは、該ＭＯＳトランジスタのソース・ドレイン間の電位差に拘わらず、単に、データ信号によりオン／オフが制御されるものである。
【特許文献１】特開平５−２９９９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、回路面積を削減しつつ、より適切に電流を制限することが可能な電流制限回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｎ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
【００１２】
本発明の他の態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＮＰＮ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
【００１３】
本発明のさらに他の態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ｐ型ＭＯＳトランジスタである第１のトランジスタと、
前記第１のトランジスタのソースと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
【００１４】
本発明のさらに他の態様に係る電流制限回路は、
２つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第１の端子と、
前記第１の端子との間に前記負荷回路を接続した場合に、前記第１の端子よりも電位が低くなる第２の端子と、
前記第１の端子と前記第２の端子との間に接続され、ＰＮＰ型バイポーラトランジスタである第１のトランジスタと、
前記第１のトランジスタのエミッタと前記第１の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、
前記第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第１のトランジスタのベースに印加する第１の電圧を制御する第１の制御回路と、
前記第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の一態様に係る電流制限回路によれば、回路面積を削減しつつ、より適切に電流を制限することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
図１は、本発明の一態様である実施例１に係る電流制限回路１００を含む構成を示す回路図である。
【００１８】
図１に示すように、２つの端子間に接続された負荷回路１０１に流れる電流を制限するための電流制限回路１００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＭ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
【００１９】
第２の端子２は、第１の端子１との間に負荷回路１０１を接続した場合に、第１の端子１よりも電位が低くなるようになっている。
【００２０】
すなわち、第２の端子２は、第１の端子１よりも出力電圧Ｖｏｕｔだけ電位が低い。該第２の端子２は、例えば、接地に接続されている。そして、該第２の端子２と第１の端子１との間に接続される負荷回路（電流源）１０１により、第１の端子１の電位は、第２の端子２よりも、電位が高くなる。
【００２１】
また、第１のトランジスタＭ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＭ１は、ｎ型ＭＯＳトランジスタである。
【００２２】
第２のトランジスタＭ２は、第１のトランジスタＭ１のソースと第２の端子２との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
【００２３】
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＭ１と第２のトランジスタＭ２とが直列に接続された、ＭＯＳトランジスタの段積み構成となっている。このため、従来回路と比較して、第１、第２の端子１、２の耐圧が向上する。
【００２４】
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＭ１のゲートに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＭ１のオン抵抗Ｒｏｎ１が制御される。
【００２５】
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＭ１の抵抗値（オン抵抗Ｒｏｎ１）が大きくなるように、第１の電圧Ｖ１を制御する。
【００２６】
これにより、負荷回路１０１に流れる出力電流Ｉｏを、より適切に制限することができる。特に、第１のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１が、該第１のトランジスタＭ１のしきい値電圧よりも高い場合に、より急峻に出力電流Ｉｏを制限することができる。したがって、負荷回路１０１の電力損失を一定に抑えることができる。
【００２７】
第２の制御回路４は、第２のトランジスタＭ２のゲートに印加する第２の電圧Ｖ２を制御するようになっている。該第２の電圧Ｖ２が制御されることにより、第２のトランジスタＭ２のオン抵抗Ｒｏｎ２が制御される。
【００２８】
該第２の制御回路４は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御するようにしてもよい。例えば、ユーザが必要に応じて外部信号を入力して、第２の制御回路４で第２の電圧Ｖ２を制御することにより、第２のＭＯＳトランジスタＭ２のオン抵抗Ｒｏｎ２を制御できる。
【００２９】
次に、以上のような構成を有する電流制限回路１００により負荷回路１０１に流れる電流Ｉｏを制限する特性について、説明する。
【００３０】
図２は、図１に示す電流制限回路１００の出力電圧Ｖｏｕｔと出力電流Ｉｏとの関係を示す図である。
【００３１】
図２に示すように、例えば、Ｖｇｓ１＞Ｖｔｈ領域（非電流制限領域）では、第１のＭＯＳトランジスタＭ１が線形領域にあり、電流制限回路１００のＶＩ特性が第１のトランジスタＭ１のオン抵抗Ｒｏｎ１で決まる。
【００３２】
また、出力電流Ｉｏが制限される出力電圧Ｖｏｕｔは、第２のトランジスタＭ２のオン抵抗Ｒｏｎ２できまるため、該第２の電圧Ｖ２で制御できる。
【００３３】
一方、Ｖｇｓ１≦Ｖｔｈ領域（電流制限領域）では、第１のＭＯＳトランジスタＭ１が飽和領域にあり、電流制限回路１００のＶＩ特性が第１のトランジスタＭ１のゲート・ソース間電圧（ゲート電圧）Ｖｇｓ１と出力電流Ｉｏで決まる。すなわち、電流制限回路１００は、既述のように、第１のトランジスタＭ１の抵抗値（オン抵抗Ｒｏｎ１）が大きくなるように、第１の電圧Ｖ１を制御することにより、Ｖｇｓ１≦Ｖｔｈ領域（第１のＭＯＳトランジスタＭ１の飽和領域）における垂線に対する角度を狭めることができる。これにより、負荷回路１０１の電力損失を一定に抑えることができる。
【００３４】
ここで、第１のトランジスタＭ１のゲート電圧Ｖｇｓ１は、第１の制御回路３からの第１の電圧Ｖ１と、式（１）で表される第２のトランジスタＭ２のオン抵抗値（Ｒｏｎ２）と出力電流値Ｉｏにより発生する電圧Ｖｄｓ２と、により決まる。
Ｖｄｓ２=Ｉｏ×Ｒｏｎ２・・・（１）
【００３５】
したがって、第２の電圧Ｖ２を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路１００は従来回路と同様の特性が得られる（図２の実線波形）。
【００３６】
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路１００は、従来回路と比較して、回路面積を削減することができる。
【００３７】
さらに、電流制限回路１００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（しきい値電圧Ｖｔｈとゲート電圧Ｖｇｓ１とが等しいときの制限電流値）を変更することができる（図２の点線波形）。
【００３８】
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（出力電圧の値）が固定される。
【００３９】
しかし、本実施例１に係る電流制制限電流値限回路１００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
【００４０】
以上のように、本実施例に係る電流制限回路によれば、回路面積を削減しつつ、より適切に電流を制限することができる。
【実施例２】
【００４１】
実施例１では、第１のトランジスタにｎＭＯＳトランジスタを用いた場合について説明した。該第１のトランジスタをＮＰＮ型バイポーラトランジスタにしても、電流制限回路は、同様の電流を制限する特性を有することとなる。
【００４２】
そこで、本実施例２では、第１のトランジスタをＮＰＮ型バイポーラトランジスタにした場合について述べる。なお、電流制限回路は、第１のトランジスタ以外の構成は、実施例１と同様である。
【００４３】
図３は、本発明の一態様である実施例２に係る電流制限回路２００を含む構成を示す回路図である。なお、図３において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００４４】
図３に示すように、２つの端子間に接続された負荷回路１０１に流れる電流を制限するための電流制限回路２００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＱ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
【００４５】
第１のトランジスタＱ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＱ１は、ＮＰＮ型バイポーラトランジスタである。
【００４６】
第２のトランジスタＭ２は、第１のトランジスタＱ１のエミッタと第２の端子２との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
【００４７】
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＱ１と第２のトランジスタＭ２とが直列に接続された、トランジスタの段積み構成となっている。
【００４８】
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＱ１のベースに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＱ１に流れる電流が制御される。
【００４９】
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＱ１の抵抗値が大きくなるように、第１の電圧Ｖ１を制御する。
【００５０】
これにより、負荷回路１０１に流れる出力電流Ｉｏを、より適切に制限することができる。
【００５１】
このように、電流制限回路２００は、第１のトランジスタＱ１以外の構成は、上述のように、実施例１の電流制限回路１００と同様である。
【００５２】
以上のような構成を有する電流制限回路２００により負荷回路１０１に流れる電流Ｉｏを制限する特性については、既述の電流制限回路１００と同様になる。
【００５３】
すなわち、実施例１と同様に、第２の電圧を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路２００は従来回路と同様の特性が得られる。
【００５４】
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路２００は、従来回路と比較して、回路面積を削減することができる。
【００５５】
さらに、電流制限回路２００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更することができる。
【００５６】
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（制限電流値）が固定される。
【００５７】
しかし、本実施例２に係る電流制限回路２００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
【００５８】
以上のように、本実施例２に係る電流制限回路によれば、実施例１と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。
【実施例３】
【００５９】
実施例１では、第１のトランジスタおよび第２のトランジスタにｎＭＯＳトランジスタを用いた場合について説明した。回路の極性を考慮しつつ第１、第２のトランジスタをｐＭＯＳトランジスタに変更した場合も、電流制限回路は、同様の電流を制限する特性を有することとなる。
【００６０】
そこで、本実施例２では、回路の極性を考慮しつつ第１、第２のトランジスタをｐＭＯＳトランジスタに変更した場合について述べる。なお、電流制限回路は、第１、第２のトランジスタ以外の構成は、実施例１と同様である。
【００６１】
図４は、本発明の一態様である実施例３に係る電流制限回路３００を含む構成を示す回路図である。
【００６２】
図４に示すように、２つの端子間に接続された負荷回路３０１、３０２に流れる電流を制限するための電流制限回路３００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＭ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
【００６３】
第２の端子２は、第１の端子１との間に、負荷回路３０１、３０２を接続した場合に、第１の端子１よりも電位が低くなるようになっている。
【００６４】
すなわち、第２の端子２は、第１の端子１よりも出力電圧Ｖｏｕｔだけ電位が低い。例えば、該第２の端子２と接地との間に、負荷回路（電流源）３０１が接続され、第１の端子１と接地との間に、負荷回路（電圧源）３０２が接続される。そして、該第２の端子２と第１の端子１との間に接続される負荷回路３０１、３０２により、第１の端子１の電位は、第２の端子２よりも、電位が高くなる。
【００６５】
また、第１のトランジスタＭ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＭ１は、ｐＭＯＳトランジスタである。
【００６６】
第２のトランジスタＭ２は、第１のトランジスタＭ１のソースと第１の端子１との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
【００６７】
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＭ１と第２のトランジスタＭ２とが直列に接続された、トランジスタの段積み構成となっている。このため、従来回路と比較して、第１、第２の端子１、２の耐圧が向上する。
【００６８】
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＭ１のゲートに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＭ１のオン抵抗が制御される。
【００６９】
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＭ１の抵抗値が大きくなるように、第１の電圧Ｖ１を制御する。
【００７０】
これにより、負荷回路１０１に流れる出力電流Ｉｏを、より適切に制限することができる。
【００７１】
このように、電流制限回路３００は、第１、第２のトランジスタＭ１、Ｍ２以外の構成は、上述のように、実施例１の電流制限回路１００と同様である。
【００７２】
以上のような構成を有する電流制限回路２００により負荷回路１０１に流れる電流Ｉｏを制限する特性については、既述の電流制限回路１００と同様になる。
【００７３】
すなわち、実施例１と同様に、第２の電圧を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路３００は従来回路と同様の特性が得られる。
【００７４】
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路３００は、従来回路と比較して、回路面積を削減することができる。
【００７５】
さらに、電流制限回路３００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更することができる。
【００７６】
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（制限電流値）が固定される。
【００７７】
しかし、本実施例３に係る電流制限回路３００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
【００７８】
以上のように、本実施例３に係る電流制限回路によれば、実施例１と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。
【実施例４】
【００７９】
実施例３では、第１のトランジスタにｐＭＯＳトランジスタを用いた場合について説明した。該第１のトランジスタをＰＮＰ型バイポーラトランジスタにしても、電流制限回路は、同様の電流を制限する特性を有することとなる。
【００８０】
そこで、本実施例４では、第１のトランジスタをＰＮＰ型バイポーラトランジスタした場合について述べる。なお、電流制限回路は、第１のトランジスタ以外の構成は、実施例３と同様である。
【００８１】
図５は、本発明の一態様である実施例４に係る電流制限回路４００を含む構成を示す回路図である。なお、図５において、図４の符号と同じ符号は、実施例３と同様の構成を示す。
【００８２】
図５に示すように、２つの端子間に接続された負荷回路３０１、３０２に流れる電流を制限するための電流制限回路４００は、第１の端子１と、第２の端子２と、第１の制御回路３と、第１のトランジスタＱ１と、第２のトランジスタＭ２と、第２の制御回路４と、を備える。
【００８３】
第１のトランジスタＱ１は、第１の端子１と第２の端子２との間に接続されている。ここでは、該第１のトランジスタＱ１は、ＰＮＰ型バイポーラトランジスタである。
【００８４】
第２のトランジスタＭ２は、第１のトランジスタＱ１のエミッタと第１の端子１との間に接続されている。該第２のトランジスタＭ２は、ここでは、ｎＭＯＳトランジスタである。なお、該第２のＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタであってもよい。
【００８５】
このように、第１の端子１と第２の端子２との間に、第１のトランジスタＱ１と第２のトランジスタＭ２とが直列に接続された、トランジスタの段積み構成となっている。
【００８６】
第１の制御回路３は、第２のトランジスタＭ２のソース・ドレイン間の電圧を検知するようになっている。該第１の制御回路３は、検知された検知電圧Ｖｄに基づいて、第１のトランジスタＱ１のベースに印加する第１の電圧Ｖ１を制御するようになっている。該第１の電圧Ｖ１が制御されることにより、第１のトランジスタＱ１に流れる電流が制御される。
【００８７】
ここで、該第１の制御回路３は、例えば、検知電圧Ｖｄが規定値以上である場合には、第１のトランジスタＱ１の抵抗値が大きくなるように、第１の電圧Ｖ１を制御する。
【００８８】
これにより、負荷回路３０１、３０２に流れる出力電流Ｉｏを、より適切に制限することができる。
【００８９】
このように、電流制限回路４００は、第１のトランジスタＱ１以外の構成は、上述のように、実施例１の電流制限回路３００と同様である。
【００９０】
以上のような構成を有する電流制限回路４００により負荷回路３０１、３０２に流れる電流Ｉｏを制限する特性については、既述の電流制限回路３００と同様になる。
【００９１】
すなわち、実施例３と同様に、第２の電圧を既定値に設定して、オン抵抗値Ｒｏｎ２を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路４００は従来回路と同様の特性が得られる。
【００９２】
このように、従来回路の抵抗（ポリシリコン抵抗）を、ポリシリコン抵抗に比べて面積が小さい第２のＭＯＳトランジスタＭ２で代替することができる。すなわち、電流制限回路４００は、従来回路と比較して、回路面積を削減することができる。
【００９３】
さらに、電流制限回路４００は、例えば、外部信号に応じて、第２の電圧Ｖ２を制御して、Ｍ２のオン抵抗値Ｒｏｎ２を調整する。これにより、出力電圧Ｖｏｕｔに対して出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更することができる。
【００９４】
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該ＭＯＳトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント（制限電流値）が固定される。
【００９５】
しかし、本実施例４に係る電流制限回路４００では、上述のように、出力電流Ｉｏを急峻に制限するポイント（制限電流値）を変更できるので、ユーザの幅広い要求に対応することができる。
【００９６】
以上のように、本実施例４に係る電流制限回路によれば、実施例３と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。
【図面の簡単な説明】
【００９７】
【図１】本発明の一態様である実施例１に係る電流制限回路１００を含む構成を示す回路図である。
【図２】図１に示す電流制限回路１００の出力電圧Ｖｏｕｔと出力電流Ｉｏとの関係を示す図である。
【図３】本発明の一態様である実施例２に係る電流制限回路２００を含む構成を示す回路図である。
【図４】本発明の一態様である実施例３に係る電流制限回路３００を含む構成を示す回路図である。
【図５】本発明の一態様である実施例４に係る電流制限回路４００を含む構成を示す回路図である。
【符号の説明】
【００９８】
１  第１の端子
２  第２の端子
３  第１の制御回路
４  第２の制御回路
１００、２００、３００、４００  電流制限回路
１０１  負荷回路（電流源）
３０１  負荷回路（電流源）
３０２  負荷回路（電圧源）
Ｍ１、Ｑ１  第１のトランジスタ
Ｍ２  第２のトランジスタ
【図１】
2010166359.tif 000003
【図２】
2010166359.tif 000004
【図３】
2010166359.tif 000005
【図４】
2010166359.tif 000006
【図５】
2010166359.tif 000007