(57)【要約】【課題】簡易な回路構成で可変分周比を設定して、高精度の可変分周を行う。【解決手段】１／Ｐ分周部１２は、入力クロックｃｋを１／Ｐ分周する。位相シフト部１３は、１／Ｐ分周された信号の位相をシフトして、複数の異なるＱ相の信号を出力する。スイッチ部３０は、分周比制御信号DIVCONTにもとづき、位相シフトを制御し、Ｑ相の内の１つの位相の信号をスイッチングする。１／Ｒ分周部１４は、スイッチ部３０の出力を１／Ｒ分周して、Ｒ分周クロックＤ１を出力する。１／２分周部１５は、Ｒ分周クロックＤ１を１／２分周して、分周クロックDIVOUTを出力する。分周比設定部２０は、分周比設定信号DIVSETの受信により、分周比制御信号DIVCONTを生成する。分周比として、Ｐ×Ｒ×２−２×Ｐ／Ｑ、Ｐ×Ｒ×２−Ｐ／Ｑ、Ｐ×Ｒ×２、Ｐ×Ｒ×２＋Ｐ／Ｑ、Ｐ×Ｒ×２＋２×Ｐ／Ｑの値を設定する。【選択図】図１
2010041466.tif 000002
【特許請求の範囲】
【請求項１】
可変分周を行う分周装置において、
入力クロックを発振するクロック源と、
前記入力クロックを１／Ｐ分周する１／Ｐ分周部と、
１／Ｐ分周された信号の位相をシフトして、複数の異なるＱ相の信号を出力する位相シフト部と、
分周比制御信号にもとづき、Ｑ相の内の１つの位相の信号をスイッチングして位相切替を行うスイッチ部と、
前記スイッチ部の出力であるスイッチクロック信号を１／Ｒ分周して、Ｒ分周クロックを出力する１／Ｒ分周部と、
前記Ｒ分周クロックを１／２分周して、分周クロックを出力する１／２分周部と、
分周比の外部設定指示である分周比設定信号を受信し、前記分周比設定信号、前記Ｒ分周クロックおよび前記分周クロックから、前記位相切替を制御するための前記分周比制御信号を生成する分周比設定部と、
を備え、
Ｐ、Ｑ、Ｒは、Ｐ≧１、Ｑ≧３、Ｒ≧１の整数であって、前記入力クロックを分周する際の前記分周比として、Ｐ×Ｒ×２、Ｐ×Ｒ×２±１×Ｐ／Ｑ、Ｐ×Ｒ×２±２×Ｐ／Ｑの５つの値を設定可能とし、設定された前記分周比を持つ前記分周クロックを出力する、
ことを特徴とする分周装置。
【請求項２】
前記分周比設定部は、
前記分周クロックの１周期に含まれる、前記Ｒ分周クロックの２つのクロックパルスに対して、１つの前記クロックパルスを選択するか、２つの前記クロックパルスを選択するか、前記クロックパルスを選択しないかの３つの選択制御を行い、
前記分周比設定信号をデコードして極性ビットを取得し、
前記クロックパルスを選択しないときは、Ｐ×Ｒ×２の前記分周比を設定するための前記分周比制御信号を生成し、
１つの前記クロックパルスを選択し、かつ前記極性ビットが０のときは、Ｐ×Ｒ×２−１×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成し、
１つの前記クロックパルスを選択し、かつ前記極性ビットが１のときは、Ｐ×Ｒ×２＋１×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成し、
２つの前記クロックパルスを選択し、かつ前記極性ビットが０のときは、Ｐ×Ｒ×２−２×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成し、
２つの前記クロックパルスを選択し、かつ前記極性ビットが１のときは、Ｐ×Ｒ×２＋２×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成する、
ことを特徴とする請求項１記載の分周装置。
【請求項３】
前記分周比設定部は、
前記分周比設定信号をデコードして、前記極性ビット、第１の分周比設定ビット、第２の分周比設定ビットを生成するデコーダと、
前記分周クロックの論理レベルにより、前記第１の分周比設定ビットまたは前記第２の分周比設定ビットのいずれかを選択してゲート信号として出力するセレクタと、
前記ゲート信号の論理レベルで、前記Ｒ分周クロックの通過または阻止を行うことで、前記選択制御の３つの状態を表すトリガ信号を生成するラッチと、
前記トリガ信号と前記極性ビットを受信し、前記極性ビットが０のときに入力した前記トリガ信号によりカウントダウンを行い、前記極性ビットが１のときに入力した前記トリガ信号によりカウントアップを行って、カウント値を前記分周比制御信号として出力するカウンタと、
を有することを特徴とする請求項２記載の分周装置。
【請求項４】
前記位相シフト部は、Ｑ＝４の位相シフトを行って、位相差が０度のクロック信号（０）、９０度のクロック信号（９０）、１８０度のクロック信号（１８０）、２７０度のクロック信号（２７０）を出力する場合、
前記スイッチ部は、
前記分周比制御信号をデコードして、第１のパス切替信号、第２のパス切替信号、第３のパス切替信号を生成するデコーダと、
前記第１のパス切替信号にもとづいて、前記クロック信号（０）と前記クロック信号（１８０）とのパス切り替えを行って、第１のクロック信号として出力する第１のパス切替部と、
前記第２のパス切替信号にもとづいて、前記クロック信号（９０）と前記クロック信号（２７０）とのパス切り替えを行って、第２のクロック信号として出力する第２のパス切替部と、
前記第３のパス切替信号にもとづいて、前記第１のクロック信号と前記第２のクロック信号とのパス切り替えを行って、前記スイッチクロック信号として出力する第３のパス切替部と、
を有することを特徴とする請求項１記載の分周装置。
【請求項５】
前記スイッチ部は、
前記スイッチクロック信号のパルス割れの発生を抑制するパルス割れ回避用タイミング制御部と、
前記第２のパス切替部によるパス切替の完了後に、前記第１のパス切替部によるパス切替を実行するための第１の切替トリガを発生する第１の切替トリガ発生部と、
前記第１のパス切替部によるパス切替の完了後に、前記第２のパス切替部によるパス切替を実行するための第２の切替トリガを発生する第２の切替トリガ発生部と、
前記第１のクロック信号と前記第２のクロック信号とが同時に遷移しないように、前記第１のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第１のグリッチ発生回避用タイミング制御部と、
前記第１のクロック信号と前記第２のクロック信号とが同時に遷移しないように、前記第２のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第２のグリッチ発生回避用タイミング制御部と、
をさらに備え、
前記パルス割れ回避用タイミング制御部は、前記第１のクロック信号と前記第２のクロック信号とが同じレベルのときにのみ、前記第３のパス切替信号を前記第３のパス切替部へ印加して、前記位相切替を実行し、
前記第１の切替トリガ発生部は、前記第３のパス切替信号の論理レベルから、前記第２のクロック信号が前記第３のパス切替部で現在選択されているか否かを判別し、前記第２のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第１のパス切替信号を保持し、保持した前記第１のパス切替信号の出力を前記第１の切替トリガとし、
前記第１のグリッチ発生回避用タイミング制御部は、前記第１の切替トリガ発生部から出力された前記第１のパス切替信号を、前記第２のクロック信号で保持することで、前記第２のパス切替部から前記第２のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第１のパス切替信号を前記第１のパス切替部へ印加し、
前記第２の切替トリガ発生部は、前記第３のパス切替信号の論理レベルから、前記第１のクロック信号が前記第３のパス切替部で現在選択されているか否かを判別し、前記第１のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第２のパス切替信号を保持し、保持した前記第２のパス切替信号の出力を前記第２の切替トリガとし、
前記第２のグリッチ発生回避用タイミング制御部は、前記第２の切替トリガ発生部から出力された前記第２のパス切替信号を、前記第１のクロック信号で保持することで、前記第１のパス切替部から前記第１のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第２のパス切替信号を前記第２のパス切替部へ印加する、
ことを特徴とする請求項４記載の分周装置。
【請求項６】
前記スイッチ部は、前記分周比制御信号に遅延変動が生じた場合のタイミングずれを抑制するために、
前記第１のパス切替信号を前記スイッチクロック信号でリタイミングする第１のリタイミング回路と、
前記第２のパス切替信号を前記スイッチクロック信号でリタイミングする第２のリタイミング回路と、
をさらに有することを特徴とする請求項４記載の分周装置。
【請求項７】
前記第１のパス切替部、前記第２のパス切替部および前記第３のパス切替部を差動化回路で構成する場合、少なくとも前記第１のパス切替部の出力段と前記第２のパス切替部の出力段とに強制差動化回路を配置し、
前記強制差動化回路は、
第１の入力端子にHighレベルまたはLowレベルを示す正常レベルの信号が入力し、第２の入力端子にHighレベルとLowレベルの中間レベルの信号が入力した場合、
前記中間レベルを前記正常レベルの反転レベルに補償して、第１の出力端子から前記正常レベルの信号を出力し、第２の出力端子から前記第１の入力端子に入力された信号の反転レベルの信号を出力する、
ことを特徴とする請求項４記載の分周装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変分周を行う分周装置に関する。
【背景技術】
【０００２】
テレビ放送や携帯電話などの無線通信分野では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）素子を用いた回路技術の開発が盛んに行われている。また、無線通信分野では、シンセサイザ回路が広く用いられており、シンセサイザ回路の開発においても、ＣＭＯＳプロセスでの設計が行われ、低雑音特性、広帯域特性、低電力が要求されている。
【０００３】
シンセサイザ回路は、信号の送受信に必要なローカルクロックを発生させる回路であり、内部に可変分周器を有している。図２１は従来の可変分周器の構成を示す図である。可変分周器１００は、クロック源１０１、前段分周部１０２、位相シフト部１０３、分周クロック生成部１０４から構成される。
【０００４】
クロック源１０１は、入力クロックｃｋを発振する。前段分周部１０２は、入力クロックｃｋを分周する。位相シフト部１０３は、分周されたクロックの位相を０度、９０度、１８０度、２７０度にシフトして、それぞれの位相を持つクロック信号ｄ１〜ｄ４を生成し、４つのポートから出力する。
【０００５】
分周クロック生成部１０４は、設定すべき分周比を示す分周比設定信号を受信すると、クロック信号ｄ１〜ｄ４から、指示された分周比の信号を生成して、分周クロックｄoutを出力する。
【０００６】
可変分周器１００の基本的な分周動作は、入力クロックｃｋをあらかじめ設定された分周比で分周し、分周後のクロックの位相をシフトして、４相のクロック信号ｄ１〜ｄ４を生成し、所定のクロック信号の論理をとることで分周クロックｄoutを生成する。
【０００７】
従来の分周動作の例として、５分周クロック、３分周クロックが生成される場合について説明する。なお、入力クロックのＮクロックで１周期（１クロック）の信号を出力させる分周動作は、１／Ｎ分周（またはＮ分周）するという表現となり、入力クロックに対して１／Ｎ分周されたクロックをＮ分周クロックという。例えば、入力クロックの２クロック分で１クロックの信号を生成する分周動作は、入力クロックを１／２分周して２分周クロックを生成するといった表現となる。
【０００８】
図２２は５分周クロックの分周動作を示す図である。分周比設定信号で５分周が設定された場合である。前段分周部１０２は、入力クロックｃｋを１／４分周して４分周のクロック信号を生成する。位相シフト部１０３は、４分周のクロック信号を受信して９０度毎に位相をシフトし、０度、９０度、１８０度、２７０度の位相を持つクロック信号ｄ１〜ｄ４を出力する。
【０００９】
また、分周クロック生成部１０４は、クロック信号ｄａ（ａ＝１〜４）と、クロック信号ｄｂ（ｂ＝ａ＋１（ａ＝１、２、３のとき）、ｂ＝１（ａ＝４のとき））との論理が共にHighの位置のときに位相切替タイミングが生じて、９０度単位のスイッチング（プラス方向ならば、０度→９０度→１８０度→２７０度→０度→・・・）を行うものとする。
【００１０】
〔ｔ１〕クロック信号ｄ１（０）のHighの位置と、クロック信号ｄ２（９０）のHighの位置との位相切替時間帯ｔ１で、クロック信号ｄ１（０）からクロック信号ｄ２（９０）へ切り替えられる。
【００１１】
このため、位相切替時間帯ｔ１以前は、クロック信号ｄ１（０）が分周クロック生成部１０４から出力し、位相切替時間帯ｔ１は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ１から次の位相切替時間帯ｔ２までは、切替後のクロック信号ｄ２（９０）が分周クロック生成部１０４から出力する。
【００１２】
〔ｔ２〕クロック信号ｄ２（９０）のHighの位置と、クロック信号ｄ３（１８０）のHighの位置との位相切替時間帯ｔ２で、クロック信号ｄ２（９０）からクロック信号ｄ３（１８０）へ切り替えられる。
【００１３】
このため、位相切替時間帯ｔ２は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ２から次の位相切替時間帯ｔ３までは、切替後のクロック信号ｄ３（１８０）が分周クロック生成部１０４から出力する。
【００１４】
〔ｔ３〕クロック信号ｄ３（１８０）のHighの位置と、クロック信号ｄ４（２７０）のHighの位置との位相切替時間帯ｔ３で、クロック信号ｄ３（１８０）からクロック信号ｄ４（２７０）へ切り替えられる。
【００１５】
このため、位相切替時間帯ｔ３は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ３から次の位相切替時間帯ｔ４までは、切替後のクロック信号ｄ４（２７０）が分周クロック生成部１０４から出力する。
【００１６】
〔ｔ４〕クロック信号ｄ４（２７０）のHighの位置と、クロック信号ｄ１（０）のHighの位置との位相切替時間帯ｔ４で、クロック信号ｄ４（２７０）からクロック信号ｄ１（０）へ切り替えられる。
【００１７】
このため、位相切替時間帯ｔ４は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ４から次の位相切替時間帯ｔ１までは、切替後のクロック信号ｄ１（０）が分周クロック生成部１０４から出力する。以降、同様な動作が続く。
【００１８】
分周クロック生成部１０４から出力される分周クロックｄoutを見ると、１周期の中に入力クロックｃｋが５個入っているので、５分周クロックが生成されていることがわかる。なお、４分周のクロック信号の位相９０度は、入力クロックｃｋの１周期に相当し、４分周のクロック信号の１周期に入力クロックｃｋは４周期分含まれる。
【００１９】
したがって、分周クロック生成部１０４において、４分周のクロック信号に対して＋９０度の位相シフトを行えば、１周期に入力クロックｃｋが５（＝４＋１）周期分含まれる分周クロックｄoutが得られることになる。
【００２０】
図２３は３分周クロックの分周動作を示す図である。分周比設定信号で３分周が設定された場合である。分周クロック生成部１０４では、２つのクロック信号ｄａ、ｄｂの論理が共にHighの位置のときに位相切替タイミングが生じて、マイナス方向に９０度単位のスイッチング（０度→２７０度→１８０度→９０度→０度→・・・）を行うものとする。
【００２１】
〔ｔ１１〕クロック信号ｄ１（０）のHighの位置と、クロック信号ｄ４（２７０）のHighの位置との位相切替時間帯ｔ１１で、クロック信号ｄ１（０）からクロック信号ｄ４（２７０）へ切り替えられる。
【００２２】
このため、位相切替時間帯ｔ１１は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ１１から次の位相切替時間帯ｔ１２までは、切替後のクロック信号ｄ４（２７０）が分周クロック生成部１０４から出力する。
【００２３】
〔ｔ１２〕クロック信号ｄ４（２７０）のHighの位置と、クロック信号ｄ３（１８０）のHighの位置との位相切替時間帯ｔ１２で、クロック信号ｄ４（２７０）からクロック信号ｄ３（１８０）へ切り替えられる。
【００２４】
このため、位相切替時間帯ｔ１２は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ１２から次の位相切替時間帯ｔ１３までは、切替後のクロック信号ｄ３（１８０）が分周クロック生成部１０４から出力する。
【００２５】
〔ｔ１３〕クロック信号ｄ３（１８０）のHighの位置と、クロック信号ｄ２（９０）のHighの位置との位相切替時間帯ｔ１３で、クロック信号ｄ３（１８０）からクロック信号ｄ２（９０）へ切り替えられる。
【００２６】
このため、位相切替時間帯ｔ１３は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ１３から次の位相切替時間帯ｔ１４までは、切替後のクロック信号ｄ２（９０）が分周クロック生成部１０４から出力する。
【００２７】
〔ｔ１４〕クロック信号ｄ２（９０）のHighの位置と、クロック信号ｄ１（０）のHighの位置との位相切替時間帯ｔ１４で、クロック信号ｄ２（９０）からクロック信号ｄ１（０）へ切り替えられる。
【００２８】
このため、位相切替時間帯ｔ１４は、Highレベルが分周クロック生成部１０４から出力し、位相切替時間帯ｔ１４から次の位相切替時間帯ｔ１１までは、切替後のクロック信号ｄ１（０）が分周クロック生成部１０４から出力する。以降、同様な動作が続く。
【００２９】
分周クロック生成部１０４から出力される分周クロックｄoutを見ると、１周期の中に入力クロックｃｋが３個入っているので、３分周クロックが生成されていることがわかる。なお、４分周のクロック信号の位相９０度は、入力クロックｃｋの１周期に相当し、４分周のクロック信号の１周期に入力クロックｃｋは４周期分含まれるので、分周クロック生成部１０４で４分周のクロック信号に対して−９０度の位相シフトを行えば、１周期に入力クロックｃｋが３（＝４−１）周期分含まれる分周クロックｄoutが得られることになる。
【００３０】
従来技術として、あらかじめ基準クロックを所定比率に分周した出力パターンを格納しておき、入力された基準クロックの発生パターンにもとづき、出力パターンを読み出して分周信号を出力する分周器が提案されている（特許文献１）。
【特許文献１】特開平０７−３１４２４８号公報（段落番号〔００３５〕〜〔００３７〕，第１図）
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上記のように、可変分周器１００では、分周クロック生成部１０４内部で位相の切り替えを行って分周クロックｄoutを生成する。しかし、所望の分周比を可変的に得るためには、位相切替時のタイミング制御が複雑になり、簡易なディジタル回路のみで構成して所望の分周比での可変分周動作を実現することは難しいといった問題があった。
【００３２】
例えば、従来の可変分周器では、上記の従来技術（特開平０７−３１４２４８号公報）のように、あらかじめ必要な分周パターンを、組み込みソフトウェアで用意しておいて、可変分周動作を実現するといったものがほとんどであった。このため、少ない回路素子で構成されて所定の分周を行う可変分周器の実現が望まれていた。
【００３３】
一方、可変分周器１００では、図２２、図２３で上述したように、クロック信号ｄａ、ｄｂが共に同じ論理の位置で、位相切替タイミングが生じる場合には、波形劣化のない分周クロックｄoutが出力することになる（上記では、同じ論理として共にHighのときを示したが、２つのクロック信号ｄａ、ｄｂの論理が共にLowの位置のときに位相切替タイミングが生じても、正常な分周動作が行われる）。
【００３４】
しかし、位相切替のタイミングがずれると、分周クロックｄoutの波形が劣化してしまうといった問題があった。以降、図２４、図２５を用いて、位相切替のタイミングずれによって生じる、分周クロックｄoutの波形劣化について説明する。
【００３５】
位相シフト部１０３から出力されるクロック信号ｄ１〜ｄ４に対して、分周クロック生成部１０４によって現在出力しているクロック信号ｄａ（ａ＝１〜４）から、クロック信号ｄｂ（ｂ＝ａ＋１（ａ＝１、２、３のとき）、ｂ＝１（ａ＝４のとき））への＋９０度の位相シフトを行って、位相切替を行う場合について考える。
【００３６】
図２４はパルス割れが生じているときの位相切替の状態を示す図である。分周クロック生成部１０４から波形劣化が生じた分周クロックｄout１が出力されているときのタイミング波形を示している。なお、クロック信号ｄａ、ｄｂの論理がHigh、Lowの位置のときに位相切替タイミングが生じるものとする。
【００３７】
〔タイミングｔ２１での位相切替〕分周クロック生成部１０４は、クロック信号ｄ１（０）を出力しているときに、０度から９０度への切替を行う。この場合、クロック信号ｄ１（０）のHighの位置と、クロック信号ｄ２（９０）のLowの位置とで、位相切替タイミングｔ２１が生じ、クロック信号ｄ１（０）からクロック信号ｄ２（９０）へ切り替えられたとする。
【００３８】
タイミングｔ２１から、次の切替時間であるタイミングｔ２２までは、切替後のクロック信号ｄ２（９０）が分周クロックｄout１として出力する（タイミングｔ２１以前では、クロック信号ｄ１（０）が分周クロックｄout１として出力する）。
【００３９】
〔タイミングｔ２２での位相切替〕分周クロック生成部１０４は、クロック信号ｄ２（９０）を出力しているときに、９０度から１８０度への切替を行う。この場合、クロック信号ｄ２（９０）のHighの位置と、クロック信号ｄ３（１８０）のLowの位置とで、位相切替タイミングｔ２２が生じ、クロック信号ｄ２（９０）からクロック信号ｄ３（１８０）へ切り替えられたとする。このため、タイミングｔ２２から、次の切替時間であるタイミングｔ２３までは、切替後のクロック信号ｄ３（１８０）が分周クロックｄout１として出力する。
【００４０】
〔タイミングｔ２３での位相切替〕分周クロック生成部１０４は、クロック信号ｄ３（１８０）を出力しているときに、１８０度から２７０度への切替信号を行う。この場合、クロック信号ｄ３（１８０）のHighの位置と、クロック信号ｄ４（２７０）のLowの位置とで、位相切替タイミングｔ２３が生じ、クロック信号ｄ３（１８０）からクロック信号ｄ４（２７０）へ切り替えられたとする。このため、タイミングｔ２３から、次の切替時間までは、切替後のクロック信号ｄ４（２７０）が分周クロックｄout１として出力する。
【００４１】
図２４に示すように、クロック信号ｄａ、ｄｂの論理がHigh、Lowの位置のときに位相切替タイミングが生じてしまうと、分周クロックｄout１にはパルス割れが生じてしまい、正常に分周が行われた時の分周クロックｄoutの波形と比べて、波形が劣化していることがわかる。また、波形劣化によって、分周クロックｄoutの１周期のパルスａ０中に、分周クロックｄout１は、２つのパルスａ０−１、ａ０−２が存在しているので、分周動作が所望の値からずれてしまうことになる。
【００４２】
図２５はパルス割れが生じているときの位相切替の状態を示す図である。分周クロック生成部１０４から波形劣化が生じた分周クロックｄout２が出力されているときのタイミング波形を示している。なお、クロック信号ｄａ、ｄｂの論理がLow、Highの位置のときに位相切替タイミング（ｔ２４〜ｔ２６）が生じるものとする（位相切替の基本動作は図２４と同様なので説明は省略する）。
【００４３】
図２５に示すように、クロック信号ｄａ、ｄｂの論理がLow、Highの位置のときに位相切替タイミングが生じてしまうと、分周クロックｄout２にはパルス割れが生じてしまい、正常に分周が行われた時の分周クロックｄoutの波形と比べて、波形が劣化していることがわかる。また、波形劣化によって、分周クロックｄoutの１周期のパルスｂ０中に、分周クロックｄout２は、２つのパルスｂ０−１、ｂ０−２が存在しているので、分周動作が所望の値からずれてしまうことになる。
【００４４】
このように、可変分周器では、正常なタイミングで位相切替を行わないと、分周クロックｄoutにパルス割れが生じてしまうので、パルス割れを回避するタイミングで位相シフト制御を行うことが必要である。
【００４５】
一方、別の問題として、可変分周器１００は、ディジタル回路で構成されるために、ディジタル回路で広く知られているグリッチが発生するおそれがある。なお、グリッチとは、過渡的に生じたノイズパルスのことである。
【００４６】
図２６はグリッチ発生の一例を示す図である。ＡＮＤゲートには、信号ｃ１、ｃ２が入力し、信号ｃ３が出力する。入力信号ｃ１、ｃ２の変化点において、例えば、入力信号ｃ１がLowからHighへ、入力信号ｃ２がHighからLowへ変化する場合、入力信号ｃ１、ｃ２の時間差により、出力信号ｃ３から不要なパルス（グリッチ）が出力してしまう。グリッチは、誤動作の原因となるので、グリッチの発生要因を取り除いた回路設計を行う必要がある。
【００４７】
本発明はこのような点に鑑みてなされたものであり、簡易な回路構成で所定の分周比を実現し、分周クロックのパルス割れおよびグリッチの発生を抑制して、高精度の可変分周を行う分周装置を提供することを目的とする。
【課題を解決するための手段】
【００４８】
上記課題を解決するために、可変分周を行う分周装置が提供される。この分周装置は、入力クロックを発振するクロック源と、前記入力クロックを１／Ｐ分周する１／Ｐ分周部と、１／Ｐ分周された信号の位相をシフトして、複数の異なるＱ相の信号を出力する位相シフト部と、分周比制御信号にもとづき、Ｑ相の内の１つの位相の信号をスイッチングして位相切替を行うスイッチ部と、前記スイッチ部の出力であるスイッチクロック信号を１／Ｒ分周して、Ｒ分周クロックを出力する１／Ｒ分周部と、前記Ｒ分周クロックを１／２分周して、分周クロックを出力する１／２分周部と、分周比の外部設定指示である分周比設定信号を受信し、前記分周比設定信号、前記Ｒ分周クロックおよび前記分周クロックから、前記位相切替を制御するための前記分周比制御信号を生成する分周比設定部とを備える。
【００４９】
ここで、Ｐ、Ｑ、Ｒは、Ｐ≧１、Ｑ≧３、Ｒ≧１の整数であって、入力クロックを分周する際の分周比として、Ｐ×Ｒ×２、Ｐ×Ｒ×２±１×Ｐ／Ｑ、Ｐ×Ｒ×２±２×Ｐ／Ｑの５つの値を設定可能とし、設定された分周比を持つ分周クロックを出力する。
【発明の効果】
【００５０】
簡易な回路構成で分周比を可変に設定することが可能になる。また、分周クロックのパルス割れおよび内部回路でのグリッチの発生の抑制を図ることで、高精度の可変分周が可能になる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の実施の形態を図面を参照して説明する。図１は分周装置の原理図である。分周装置１は、クロック源１１、１／Ｐ分周部１２、位相シフト部１３、１／Ｒ分周部１４、１／２分周部１５、分周比設定部２０、スイッチ部３０（以下、回転スイッチ３０）から構成される。
【００５２】
クロック源１１は、入力クロックｃｋを発振する。１／Ｐ分周部１２は、入力クロックｃｋを１／Ｐ分周する。位相シフト部１３は、１／Ｐ分周された信号（Ｐ分周クロック）の位相をシフトして、複数の異なるＱ相の信号を出力する。図では例えば、Ｑ＝４の場合を示しており、Ｐ分周クロックの位相を０度、９０度、１８０度、２７０度にシフトして、それぞれの位相を持つＰ分周クロック（クロック信号ｄ１〜ｄ４）を各ポートから出力している。
【００５３】
回転スイッチ３０は、分周比制御信号DIVCONTにもとづき、位相シフト部１３から出力された、Ｑ相の内の１つの位相の信号をスイッチングして位相切替を行う。すなわち、位相シフト部１３から出力された複数のクロック信号ｄ１〜ｄ４の中から１つのクロック信号を選択出力する。
【００５４】
１／Ｒ分周部１４は、回転スイッチ３０の出力信号（スイッチクロック信号Ｄ０）を１／Ｒ分周して、Ｒ分周クロックＤ１を出力する。１／２分周部１５は、Ｒ分周クロックＤ１を１／２分周して、最終の分周出力である分周クロックDIVOUTを出力する。
【００５５】
分周比設定部２０は、外部からの分周比の設定指示である分周比設定信号DIVSETを受信し、分周比設定信号DIVSET、Ｒ分周クロックＤ１および分周クロックDIVOUTの３つの信号から、位相切替を制御するための（回転スイッチ３０のスイッチングを制御するための）分周比制御信号DIVCONTを生成する。
【００５６】
ここで、Ｐ、Ｑ、Ｒは、Ｐ≧１、Ｑ≧３、Ｒ≧１の整数である。位相シフト部１３から出力されるクロック信号ｄ１〜ｄ４は、入力クロックｃｋに対して分周比はＰであり（入力クロックｃｋを１／Ｐ分周し、９０度毎に位相がシフトされているものがクロック信号ｄ１〜ｄ４であり）、分周クロックDIVOUTは、スイッチクロック信号Ｄ０に対して分周比はＲ×２である（スイッチクロック信号Ｄ０を１／（Ｒ×２）分周した信号が分周クロックDIVOUTである）。
【００５７】
また、回転スイッチ３０でプラス方向（０度→９０度→１８０度→２７０度→０度→・・・）またはマイナス方向（０度→２７０度→１８０度→９０度→０度→・・・）に位相が１つシフトすると、入力クロックｃｋに対してＰ／Ｑクロック分だけ、プラス方向またはマイナス方向に周期がずれる。
【００５８】
分周装置１において、入力クロックｃｋを分周する際の設定可能な分周比としては、Ｐ×Ｒ×２を中心に、Ｐ×Ｒ×２±１×Ｐ／Ｑ、Ｐ×Ｒ×２±２×Ｐ／Ｑの５つの値、すなわち、（Ｐ×Ｒ×２−２×Ｐ／Ｑ）、（Ｐ×Ｒ×２−１×Ｐ／Ｑ）、（Ｐ×Ｒ×２）、（Ｐ×Ｒ×２＋１×Ｐ／Ｑ）、（Ｐ×Ｒ×２＋２×Ｐ／Ｑ）を設定することができ、これらの分周比を持つ分周クロックDIVOUTを出力することができる。
【００５９】
例えば、Ｐ＝４、Ｑ＝４、Ｒ＝１の場合、Ｐ×Ｒ×２＝８、Ｐ×Ｒ×２±１×Ｐ／Ｑ＝８±１＝９、７、Ｐ×Ｒ×２±２×Ｐ／Ｑ＝８±２＝１０、６となって、分周比として、（６、７、８、９、１０）の５つの値が設定可能となる。
【００６０】
すなわち、分周クロックDIVOUTとしては、入力クロックｃｋを１／８分周した８分周クロック、入力クロックｃｋを１／９分周した９分周クロック、入力クロックｃｋを１／７分周した７分周クロック、入力クロックｃｋを１／１０分周した１０分周クロック、入力クロックｃｋを１／６分周した６分周クロックのいずれか１つのクロック信号を、Ｐ＝４、Ｑ＝４、Ｒ＝１の場合では出力することができる。なお、（６、７、８、９、１０）の分周比のうち、どの値を選ぶかは、分周比設定信号DIVSETで指示することになる。
【００６１】
また、他の例としては、Ｐ＝４、Ｑ＝４、Ｒ＝２とすれば、Ｐ×Ｒ×２＝１６、Ｐ×Ｒ×２±１×Ｐ／Ｑ＝１６±１＝１７、１５、Ｐ×Ｒ×２±２×Ｐ／Ｑ＝１６±２＝１８、１４となって、分周比として、（１４、１５、１６、１７、１８）の５つの値が設定可能となる。
【００６２】
さらに、分周比が端数となる場合にも対応し、例えば、Ｐ＝２、Ｑ＝３、Ｒ＝３とすれば、Ｐ×Ｒ×２＝１２、Ｐ×Ｒ×２±１×Ｐ／Ｑ＝１２±２／３＝３８／３、３４／３、Ｐ×Ｒ×２±２×Ｐ／Ｑ＝４０／３、３２／３となって、分周比として、（３２／３、３４／３、１２、３８／３、４０／３）の５つの値が設定可能となる。
【００６３】
次に分周比設定部２０について説明する。分周比設定部２０は、分周比設定信号DIVSETと、回転スイッチ３０から出力されたスイッチクロック信号Ｄ０を１／Ｒ分周したＲ分周クロックＤ１と、そのＲ分周クロックＤ１を１／２分周した分周クロックDIVOUTとを用いて、分周比制御信号DIVCONTを生成し、上記の５種の分周比の設定を実現する。
【００６４】
図２は分周比設定部２０の構成を示す図である。分周比設定部２０は、デコーダ部２１、セレクタ部２２、信号ゲート部２３、カウンタ部２４から構成される。デコーダ部２１は、外部から与えられる分周比設定信号DIVSETをデコードして、極性ビットｂ１、分周比設定ビットｂ２、ｂ３を出力する。
【００６５】
セレクタ部２２は、分周比設定ビットｂ２、ｂ３が入力端子ｓ１、ｓ２にそれぞれ入力し、１／２分周部１５から出力される分周クロックDIVOUTがセレクト端子ＳＥＬに入力する。そして、分周クロックDIVOUTのレベル値に応じて、分周比設定ビットｂ２、ｂ３のどちらかを選択して、ゲート信号ｇとして出力する。
【００６６】
具体的には、分周クロックDIVOUTがHighの場合は、入力端子ｓ１に入力する分周比設定ビットｂ２を選択して、ゲート信号ｇとして出力する。分周クロックDIVOUTがLowの場合は、入力端子ｓ２に入力する分周比設定ビットｂ３を選択して、ゲート信号ｇとして出力する。
【００６７】
信号ゲート部２３は、Ｒ分周クロックＤ１をゲート信号ｇの論理にもとづいて通過（スルー）または阻止（ホールド）する。具体的には、ゲート信号ｇがHighの場合は、Ｒ分周クロックＤ１をスルーして、トリガ信号Ｔｒとしてカウンタ部２４へ送信する。ゲート信号ｇがLowの場合は、Ｒ分周クロックＤ１の通過を阻止する。
【００６８】
カウンタ部２４は、トリガ信号Ｔｒにもとづき、カウント値を生成し、このカウント値を回転スイッチ３０へ送信すべき分周比制御信号DIVCONTとして出力する。また、極性ビットｂ１の論理にもとづいて、カウント値のアップまたはダウンを行う。
【００６９】
ここで、カウント値と位相とを例えば、（００、０１、１０、１１）＝（０度、９０度、１８０度、２７０度）と対応させ、極性ビットｂ１が１のときにアップカウント、０のときにダウンカウントを行うとする。
【００７０】
カウント値が００、０１、１０、１１とアップして変化するのであれば、位相は０度、９０度、１８０度、２７０度と変化し、逆にカウント値が００、１１、１０、０１と変化するのであれば、位相は０度、２７０度、１８０度、９０度と変化する。
【００７１】
このように、カウント値に位相を対応させてカウント動作をトリガ信号Ｔｒで行い、カウントアップ／ダウンの選択を極性ビットｂ１で行って、分周比制御信号DIVCONTを生成する。
【００７２】
これにより、回転スイッチ３０に対して、入力クロックｃｋのＰ／Ｑ周期分だけプラス、またはマイナス方向に周期を変える可変分周の実行を、分周比制御信号DIVCONTの値に応じて指示することが可能になる。
【００７３】
なお、上記では、わかりやすいように、ノーマルコードとしてのカウント値と位相とを、（００、０１、１０、１１）＝（０度、９０度、１８０度、２７０度）と対応させるとしたが、実際の設計では、カウント値をグレイコードとして、（００、０１、１１、１０）＝（０度、９０度、１８０度、２７０度）と対応させている。
【００７４】
グレイコードは、ある値から隣接した値に変化する際に、常に１ビットしか変化しないという特徴を持っている。例えば、９０度から１８０度へ位相が変わる場合、ノーマルコードでは、０１→１０に変化することにより、０１のＬＳＢの１が０となり、０１のＭＳＢの０が１と変化するので、２ビットの変化となるが、グレイコードの場合では、０１→１１に変化することにより、０１のＬＳＢの１は変わらず、０１のＭＳＢの０が１と変化するので、１ビットの変化となる。
【００７５】
隣接値に変化する場合、ノーマルコードでは複数のビットが変化するが、完全に同時に変化することは保証できないので、誤る可能性が高いが、グレイコードでは、１ビットしか変化しないので、誤りの発生を抑制することができる（ビット数が多くなるとグレイコードを用いることはより有効となる）。
【００７６】
図３は分周比設定部２０の具体的な回路ブロック構成を示す図である。分周比設定部２０ａは、デコーダ２１ａ−１、ＦＦ（フリップフロップ）２１ａ−２、２１ａ−３、２４ａ−２、２：１セレクタ２２ａ、ラッチ２３ａ、アップ／ダウンカウンタ２４ａ−１で構成される。
【００７７】
なお、デコーダ２１ａ−１、ＦＦ２１ａ−２、２１ａ−３は、デコーダ部２１の機能に含まれ、２：１セレクタ２２ａは、セレクタ部２２に該当する。ラッチ２３ａは、信号ゲート部２３に該当し、アップ／ダウンカウンタ２４ａ−１とＦＦ２４ａ−２は、カウンタ部２４の機能に含まれる。
【００７８】
デコーダ２１ａ−１は、分周比設定信号DIVSETをデコードして、極性ビットｂ１、分周比設定ビットｂ２、ｂ３を出力する。ＦＦ２１ａ−２には、分周比設定ビットｂ２が入力し、ＦＦ２１ａ−３には、分周比設定ビットｂ３が入力し、ＦＦ２１ａ−２、２１ａ−３のクロック端子には、分周クロックDIVOUTが入力する。
【００７９】
ＦＦ２１ａ−２でラッチされた後の分周比設定ビットｂ２は、２：１セレクタ２２ａの入力端子ｓ１に入力し、ＦＦ２１ａ−３でラッチされた後の分周比設定ビットｂ３は、２：１セレクタ２２ａの入力端子ｓ２に入力する。セレクト端子ＳＥＬには、分周クロックDIVOUTが入力する。
【００８０】
Ｒ分周クロックＤ１は、ラッチ２３ａに入力し、ラッチ２３ａのイネーブル端子ＥＮには、２：１セレクタ２２ａの出力であるゲート信号ｇが入力する。ＦＦ２４ａ−２には、極性ビットｂ１が入力し、ＦＦ２４ａ−２のクロック端子には、分周クロックDIVOUTが入力する。
【００８１】
ＦＦ２４ａ−２でラッチされた後の極性ビットｂ１は、アップ／ダウンカウンタ２４ａ−１のアップ／ダウン設定端子UP/DNに入力し、ラッチ２３ａから出力されるトリガ信号Ｔｒは、アップ／ダウンカウンタ２４ａ−１のトリガ端子ＣＫに入力する。そして、アップ／ダウンカウンタ２４ａ−１の出力である分周比制御信号DIVCONTは、回転スイッチ３０へ送信される。
【００８２】
次に分周比設定部２０の動作について具体例を用いて説明する。なお、Ｐ、Ｑ、Ｒの値をＰ＝４、Ｑ＝４、Ｒ＝１とし、分周比として（６、７、８、９、１０）の設定を行うものとする。
【００８３】
図４は分周比設定信号DIVSETとデコード値との対応関係を示す図である。３ビットの分周比設定信号DIVSETは、０１０、０１１、１００、１０１、１１０の５種類あり、分周比として６、７、８、９、１０にそれぞれ対応する（（010、011、100、101、110）＝（6、7、8、9、10））。したがって例えば、分周比を６にして、分周クロックDIVOUTを６分周クロックとして出力させたい場合は、分周比設定信号DIVSET（０１０）を入力することになる。
【００８４】
デコーダ部２１は、分周比設定信号DIVSETをデコードして、３ビットのデコード値を出力する。具体的には、（010、011、100、101、110）→（011、001、000、101、111）とデコードする。また、３ビットのデコード値は、１ビット毎に左側から、極性ビットｂ１、分周比設定ビットｂ２、分周比設定ビットｂ３と対応している。
【００８５】
例えば、分周比設定信号DIVSET（０１０）のデコード値は（０１１）となり、この場合、極性ビットｂ１は、デコード値左側の“０”となり、分周比設定ビットｂ２は、デコード値真ん中の“１”となり、分周比設定ビットｂ３は、デコード値右側の“１”となる。
【００８６】
次に分周比設定部２０で実行する分周比設定制御の基本概念について説明する。図５は分周比設定制御を説明するための図である。分周クロックDIVOUTは、Ｒ分周クロックＤ１を１／２分周したものなので、分周クロックDIVOUTの１周期には、Ｒ分周クロックＤ１のクロックパルスが２つ含まれている。
【００８７】
分周比設定部２０は、Ｒ分周クロックＤ１と分周クロックDIVOUTとがフィードバック入力するが、分周クロックDIVOUTの１周期に含まれる、Ｒ分周クロックＤ１の２つのクロックパルスに対して、１つのクロックパルスを選択するか、２つのクロックパルスを選択するか、クロックパルスを選択しないかの３つの選択制御を行い、選択した状態を示す信号をトリガ信号Ｔｒとして、カウンタ部２４へ送信する。
【００８８】
〔パターンｐ１〕分周クロックDIVOUTの１周期において、Ｒ分周クロックＤ１を選択しない場合は、パターンｐ１のような、Lowレベルのトリガ信号Ｔｒとなる。
〔パターンｐ２〕分周クロックDIVOUTの１周期のHigh区間またはLow区間のいずれかで、Ｒ分周クロックＤ１を選択する場合は、パターンｐ２のようなトリガ信号Ｔｒとなる（図５のパターンｐ２は、分周クロックDIVOUTがHighのときのＲ分周クロックＤ１を選択している）。
【００８９】
〔パターンｐ３〕分周クロックDIVOUTの１周期のHigh区間およびLow区間共に、Ｒ分周クロックＤ１を選択する場合は、パターンｐ３のようなトリガ信号Ｔｒとなる。
一方、カウンタ部２４には、トリガ信号Ｔｒの他にアップ／ダウンを示す極性ビットｂ１が与えられる。このため、上記のパターンｐ１〜ｐ３と極性ビットｂ１のプラス、マイナスを組み合わせて、５種類のパターンができることになる。
【００９０】
例えば、６、７、８、９、１０の分周比に対応させると、基準となるパターンｐ１が８分周を示すならば、パターンｐ２で極性ビット＝１（極性（＋））のときは９分周、パターンｐ３で極性ビット＝１のときには１０分周に対応させることができる。また、パターンｐ２で極性ビット＝０（極性（−））のときには７分周、パターンｐ３で極性ビット＝０のときには６分周に対応させることができる。
【００９１】
このように、分周クロックDIVOUTの１周期の区間において、Ｒ分周クロックＤ１の２クロックをすべて遮断するか、Ｒ分周クロックＤ１の２クロックの内１クロックのみを選択するか、Ｒ分周クロックＤ１の２クロックすべてを選択するかで、分周クロックDIVOUTの１周期に含まれるＲ分周クロックＤ１の３通りの選択状態を示すトリガ信号Ｔｒを生成し、これに極性ビットｂ１の極性論理を組み合わせることで、５値の分周比の設定を可能にしている。
【００９２】
次に図６〜図８を用いて、分周比設定部２０における分周比の設定例について説明する。なお、図中の太実線で示す信号は、信号ゲート部２３から出力されるトリガ信号Ｔｒを示している。また、トリガ信号Ｔｒの波形下部に記された“＋１”はプラス方向に１つの位相を切り替える（スイッチングする）ことを表し、極性ビットｂ１＝１と同等である。また、“−１” はマイナス方向に１つの位相を切り替えることを表し、極性ビットｂ１＝０と同等である。
【００９３】
図６は分周比の設定動作を示す図である。分周比として９分周および１０分周の設定を行う場合を示している。
〔サイクルＣ１〕サイクルＣ１の信号波形ｒ１は、９分周の設定モードを表している（図５のパターンｐ２＆極性（＋）に該当）。
【００９４】
〔サイクルＣ２〕サイクルＣ２においても９分周の設定を行うものとする。以下、図２、図４、図５も用いて、９分周の設定動作について詳しく説明する。分周比設定信号DIVSETとして、９分周を示す（１０１）がデコーダ部２１へ送信される。
【００９５】
デコーダ部２１は、分周比設定信号DIVSET（１０１）をデコードして、デコード値（１０１）（＝（極性ビットｂ１、分周比設定ビットｂ２、分周比設定ビットｂ３））を生成する。
【００９６】
極性ビットｂ１＝１は、カウンタ部２４へ送信され、分周比設定ビットｂ２＝０は、セレクタ部２２の入力端子ｓ１へ送信され、分周比設定ビットｂ３＝１は、セレクタ部２２の入力端子ｓ２へ送信される。また、セレクタ部２２のセレクト端子ＳＥＬには、分周クロックDIVOUTが入力する。
【００９７】
ここで、セレクタ部２２は、分周クロックDIVOUTがHighのときは、入力端子ｓ１に入力する信号を選択・出力し、分周クロックDIVOUTがLowのときは、入力端子ｓ２に入力する信号を選択・出力するものであるため、サイクルＣ２の分周クロックDIVOUTのLowの区間では、入力端子ｓ２側の分周比設定ビットｂ３が選択されて、セレクタ部２２からはゲート信号ｇとして“１”が出力する。
【００９８】
また、サイクルＣ２の分周クロックDIVOUTのHighの区間では、入力端子ｓ１側の分周比設定ビットｂ２が選択されて、セレクタ部２２からはゲート信号ｇとして“０”が出力する。
【００９９】
サイクルＣ２の分周クロックDIVOUTのLowの区間で、ゲート信号ｇがHighとなって、信号ゲート部２３をＯＮにし（Ｒ分周クロックＤ１の通過）、ゲート信号ｇがHigh区間のときのＲ分周クロックＤ１が通過する。
【０１００】
また、サイクルＣ２の分周クロックDIVOUTのHighの区間で、ゲート信号ｇがLowとなって、信号ゲート部２３をＯＦＦにして（Ｒ分周クロックＤ１の阻止）、ゲート信号ｇがLow区間のときのＲ分周クロックＤ１の通過を阻止する。
【０１０１】
したがって、信号ゲート部２３からは、パターンｐ２の信号波形を示すトリガ信号Ｔｒが出力され、また極性ビットｂ１＝１なので、サイクルＣ２の信号波形ｒ２は、９分周の設定モードを表すことになる（図５のパターンｐ２＆極性（＋）に該当）。
【０１０２】
〔サイクルＣ３〕サイクルＣ３には１０分周の設定を行うものとする。以下、図２、図４、図５も用いて、１０分周の設定動作について詳しく説明する。１０分周の設定を指示する分周比設定信号DIVSET（１１０）がデコーダ部２１へ送信される。
【０１０３】
デコーダ部２１は、分周比設定信号DIVSET（１１０）をデコードして、デコード値（１１１）（＝（極性ビットｂ１、分周比設定ビットｂ２、分周比設定ビットｂ３））を生成する。
【０１０４】
極性ビットｂ１＝１は、カウンタ部２４へ送信され、分周比設定ビットｂ２＝１は、セレクタ部２２の入力端子ｓ１へ送信し、分周比設定ビットｂ３＝１は、セレクタ部２２の入力端子ｓ２へ送信される。セレクタ部２２のセレクト端子ＳＥＬには、分周クロックDIVOUTが入力する。
【０１０５】
セレクタ部２２では、サイクルＣ３の分周クロックDIVOUTのLowの区間では、入力端子ｓ２側の分周比設定ビットｂ３を選択して、ゲート信号ｇとして“１”が出力する。また、サイクルＣ２の分周クロックDIVOUTのHighの区間では、入力端子ｓ１側の分周比設定ビットｂ２を選択して、ゲート信号ｇとして“１”が出力する。
【０１０６】
サイクルＣ３の分周クロックDIVOUTのLow区間およびHigh区間共に、ゲート信号ｇがHighとなって、信号ゲート部２３をＯＮにし、Ｒ分周クロックＤ１が通過する。したがって、信号ゲート部２３からは、パターンｐ３の信号波形を示すトリガ信号Ｔｒが出力され、極性ビットｂ１＝１なので、サイクルＣ３の信号波形ｒ３は、１０分周の設定モードを表すことになる（図５のパターンｐ３＆極性（＋）に該当）。
【０１０７】
図７は分周比の設定動作を示す図である。分周比として９分周および８分周の設定を行う場合を示している。
〔サイクルＣ１１〕サイクルＣ１１の信号波形ｒ１１は、９分周の設定モードを表している（図５のパターンｐ２＆極性（＋）に該当）。
【０１０８】
〔サイクルＣ１２〕サイクルＣ１２には８分周の設定を行うものとする。以下、図２、図４、図５も用いて、８分周の設定動作について詳しく説明する。８分周の設定を指示する分周比設定信号DIVSET（１００）がデコーダ部２１へ送信される。
【０１０９】
デコーダ部２１は、分周比設定信号DIVSET（１００）をデコードして、デコード値（０００）（＝（極性ビットｂ１、分周比設定ビットｂ２、分周比設定ビットｂ３））を生成する。
【０１１０】
極性ビットｂ１＝０は、カウンタ部２４へ送信され、分周比設定ビットｂ２＝０は、セレクタ部２２の入力端子ｓ１へ送信され、分周比設定ビットｂ３＝０は、セレクタ部２２の入力端子ｓ２へ送信される。また、セレクタ部２２のセレクト端子ＳＥＬには、分周クロックDIVOUTが入力する。
【０１１１】
セレクタ部２２では、サイクルＣ１２の分周クロックDIVOUTのLowの区間では、入力端子ｓ２側の分周比設定ビットｂ３を選択して、ゲート信号ｇとして“０”が出力する。また、サイクルＣ１２の分周クロックDIVOUTのHighの区間では、入力端子ｓ１側の分周比設定ビットｂ２を選択して、ゲート信号ｇとして“０”が出力する。
【０１１２】
サイクルＣ１２の分周クロックDIVOUTのLow区間およびHigh区間共に、ゲート信号ｇがLowとなって、信号ゲート部２３をＯＦＦにし、Ｒ分周クロックＤ１の通過を阻止する。
したがって、信号ゲート部２３からは、パターンｐ１の信号波形を示すトリガ信号Ｔｒが出力されるので、サイクルＣ１２の信号波形ｒ１２は、８分周の設定モードを表すことになる（図５のパターンｐ１に該当）。なお、８分周設定の場合の極性ビットｂ１の値はdon't careとして扱われる（極性ビットｂ１は０、１いずれでもよい）。
【０１１３】
図８は分周比の設定動作を示す図である。分周比として７分周および６分周の設定を行う場合を示している。
〔サイクルＣ２１〕サイクルＣ２１の信号波形ｒ２１は、７分周の設定モードを表している（図５のパターンｐ２＆極性（−）に該当）。
【０１１４】
〔サイクルＣ２２〕サイクルＣ２２においても７分周の設定を行うものとする。以下、図２、図４、図５も用いて、７分周の設定動作について詳しく説明する。７分周の設定を指示する分周比設定信号DIVSET（０１１）がデコーダ部２１へ送信される。
【０１１５】
デコーダ部２１は、分周比設定信号DIVSET（０１１）をデコードして、デコード値（００１）（＝（極性ビットｂ１、分周比設定ビットｂ２、分周比設定ビットｂ３））を生成する。
【０１１６】
極性ビットｂ１＝０は、カウンタ部２４へ送信され、分周比設定ビットｂ２＝０は、セレクタ部２２の入力端子ｓ１へ送信され、分周比設定ビットｂ３＝１は、セレクタ部２２の入力端子ｓ２へ送信される。また、セレクタ部２２のセレクト端子ＳＥＬには、分周クロックDIVOUTが入力する。
【０１１７】
セレクタ部２２では、サイクルＣ２２の分周クロックDIVOUTのLowの区間では、入力端子ｓ２側の分周比設定ビットｂ３を選択して、ゲート信号ｇとして“１”が出力する。また、サイクルＣ２２の分周クロックDIVOUTのHighの区間では、入力端子ｓ１側の分周比設定ビットｂ２を選択して、ゲート信号ｇとして“０”が出力する。
【０１１８】
サイクルＣ２２の分周クロックDIVOUTのLowの区間で、ゲート信号ｇがHighとなって、信号ゲート部２３をＯＮにし、ゲート信号がHigh区間のときのＲ分周クロックＤ１が通過する。また、サイクルＣ２２の分周クロックDIVOUTのHighの区間で、ゲート信号ｇがLowとなって、信号ゲート部２３をＯＦＦにして、ゲート信号ｇがLow区間のときのＲ分周クロックＤ１の通過を阻止する。
【０１１９】
したがって、信号ゲート部２３からは、パターンｐ２の信号波形を示すトリガ信号Ｔｒが出力され、極性ビットｂ１＝０なので、サイクルＣ２２の信号波形ｒ２２は、７分周の設定モードを表すことになる（図５のパターンｐ２＆極性（−）に該当）。
【０１２０】
〔サイクルＣ２３〕サイクルＣ２３には６分周の設定を行うものとする。以下、図２、図４、図５も用いて、６分周の設定動作について詳しく説明する。６分周の設定を指示する分周比設定信号DIVSET（０１０）がデコーダ部２１へ送信される。
【０１２１】
デコーダ部２１は、分周比設定信号DIVSET（０１０）をデコードして、デコード値（０１１）（＝（極性ビットｂ１、分周比設定ビットｂ２、分周比設定ビットｂ３））を生成する。
【０１２２】
極性ビットｂ１＝０は、カウンタ部２４へ送信され、分周比設定ビットｂ２＝１は、セレクタ部２２の入力端子ｓ１へ送信され、分周比設定ビットｂ３＝１は、セレクタ部２２の入力端子ｓ２へ送信される。また、セレクタ部２２のセレクト端子ＳＥＬには、分周クロックDIVOUTが入力する。
【０１２３】
セレクタ部２２では、サイクルＣ２３の分周クロックDIVOUTのLowの区間では、入力端子ｓ２側の分周比設定ビットｂ３を選択して、ゲート信号ｇとして“１”が出力する。また、サイクルＣ２３の分周クロックDIVOUTのHighの区間では、入力端子ｓ１側の分周比設定ビットｂ２を選択して、ゲート信号ｇとして“１”が出力する。
【０１２４】
サイクルＣ２３の分周クロックDIVOUTのLow区間およびHigh区間共に、ゲート信号ｇがHighとなって、信号ゲート部２３をＯＮにし、Ｒ分周クロックＤ１が通過する。したがって、信号ゲート部２３からは、パターンｐ３の信号波形を示すトリガ信号Ｔｒが出力され、極性ビットｂ１＝０なので、サイクルＣ２３の信号波形ｒ２３は、６分周の設定モードを表すことになる（図５のパターンｐ３＆極性（−）に該当）。
【０１２５】
次に回転スイッチ３０について説明する。図９は回転スイッチ３０の構成を示す図である。回転スイッチ３０は、デコーダ部３１、パス切替部３２−１、３２−２、３２−３、切替トリガ発生部３−１、３−２、グリッチ回避用タイミング制御部３４−１、３４−２、パルス割れ回避用タイミング制御部３５から構成される。
【０１２６】
なお、パス切替部３２−１は、第１のパス切替部に該当し、パス切替部３２−２は、第２のパス切替部に該当し、パス切替部３２−３は、第３のパス切替部に該当する。また、切替トリガ発生部３−１は、第１の切替トリガ発生部に該当し、切替トリガ発生部３−２は、第２の切替トリガ発生部に該当する。さらに、グリッチ回避用タイミング制御部３４−１は、第１のグリッチ回避用タイミング制御部に該当し、グリッチ回避用タイミング制御部３４−２は、第２のグリッチ回避用タイミング制御部に該当する。
【０１２７】
回転スイッチ３０の基本的な動作は、デコーダ部３１とパス切替部３２−１、３２−２、３２−３で行われ、その他の構成要素は、パルス割れ回避およびグリッチ抑制のための制御を行うものである。
【０１２８】
パス切替部３２−１は、位相シフト部１３から出力される、クロック信号ｄ１（０）およびクロック信号ｄ３（１８０）を受信して、パス切替信号ｐｓ１にもとづいて、いずれかのクロック信号を選択して信号ｅ（第１のクロック信号）として出力する（なお、ここでいうパス切替とは、クロック信号を切り替えることを意味する）。
【０１２９】
パス切替部３２−２は、位相シフト部１３から出力される、クロック信号ｄ２（９０）およびクロック信号ｄ４（２７０）を受信して、パス切替信号ｐｓ２にもとづいて、いずれかのクロック信号を選択して信号ｆ（第２のクロック信号）として出力する。
【０１３０】
パス切替部３２−３は、パス切替部３２−１、３２−２から出力された、信号ｅ、ｆを受信して、パス切替信号ｐｓ３にもとづいて、いずれかの信号を選択してスイッチクロック信号Ｄ０として出力する。
【０１３１】
デコーダ部３１は、分周比設定部２０から送信された分周比制御信号DIVCONTを受信して、信号ｉ、ｊ、ｋにデコードする。信号ｊは、パス切替部３２−１のパス設定を変化させるための、パス切替信号ｐｓ１の元になる信号である。信号ｋは、パス切替部３２−２のパス設定を変化させるための、パス切替信号ｐｓ２の元になる信号である。信号ｉは、パス切替部３２−３のパス設定を変化させるための、パス切替信号ｐｓ３の元になる信号である。
【０１３２】
ここでパス切替に関する回路動作について説明する。図１０はデコード値とパス切替の対応関係を示す図である。図中の表に示すｉ、ｊ、ｋの値は、回転スイッチ３０が、０→９０→１８０→２７０とスイッチングする場合の値であり、表中の括弧内のｉ、ｊ、ｋの値は、回転スイッチ３０が、０→２７０→１８０→９０とスイッチングする場合の値である。
【０１３３】
分周比制御信号DIVCONTが（００、０１、１１、１０）は（０度、９０度、１８０度、２７０度）にそれぞれ対応する。また、デコーダ部３１は、デコード値として信号ｉ、ｊ、ｋを出力し、スイッチ部が０度→９０度→１８０度→２７０度→０度・・・と回転する場合には、００が入力すると（ｉ、ｊ、ｋ）＝（１、１、１）、０１が入力すると（ｉ、ｊ、ｋ）＝（０、０、１）、１１が入力すると（ｉ、ｊ、ｋ）＝（１、０、０）、１０が入力すると（ｉ、ｊ、ｋ）＝（０、１、０）の各値を出力する。なお、スイッチ部が逆に０度→２７０度→１８０度→９０度→０度・・・と回転する場合には、００が入力すると（ｉ、ｊ、ｋ）＝（１、１、０）、１０が入力すると（ｉ、ｊ、ｋ）＝（０、０、０）、１１が入力すると（ｉ、ｊ、ｋ）＝（１、０、１）、０１が入力すると（ｉ、ｊ、ｋ）＝（０、０、１）の各値を出力する。
【０１３４】
パス切替部３２−１において、パス切替信号ｐｓ１が１のときは、端子ｐ１に入力された信号を信号ｅとして出力し、パス切替信号ｐｓ１が０のときは、端子ｐ２に入力された信号を信号ｅとして出力する。パス切替信号ｐｓ１は、信号ｊと同等であるので、すなわち、ｊ＝１のときはクロック信号ｄ１（０）が選択され、ｊ＝０のときはクロック信号ｄ３（１８０）が選択される。
【０１３５】
パス切替部３２−２において、パス切替信号ｐｓ２が１のときは、端子ｐ３に入力された信号を信号ｆとして出力し、パス切替信号ｐｓ２が０のときは、端子ｐ４に入力された信号を信号ｆとして出力する。パス切替信号ｐｓ２は、信号ｋと同等であるので、すなわち、ｋ＝１のときはクロック信号ｄ２（９０）が選択され、ｋ＝０のときはクロック信号ｄ４（２７０）が選択される。
【０１３６】
パス切替部３２−３において、パス切替信号ｐｓ３が１のときは、端子ｐ５に入力された信号ｅをスイッチクロック信号Ｄ０として出力し、パス切替信号ｐｓ３が０のときは、端子ｐ６に入力された信号ｆをスイッチクロック信号Ｄ０として出力する。パス切替信号ｐｓ３は、信号ｉと同等であるので、すなわち、ｉ＝１のときは信号ｅが選択され、ｉ＝０のときは信号ｆが選択される。上述のように、０度と１８０度が出力されている時にもｋの値は回転スイッチの回転方向に応じて０あるいは１の値を確定させ、また９０度と２７０度が出力されているときにもｊの値はやはり回転方向に応じて０あるいは１の値を確定させる。これは、次にパス切替部３２ａ−３がｅとｆとの間で位相選択を切り替える前に、次に出力すべき位相のクロックをパス切替部３２ａ−１あるいは３２ａ−２で切替を完了しておく必要があるためである。
【０１３７】
次にパルス割れおよびグリッチを抑制する制御を行う回路部分について説明する。パルス割れ回避用タイミング制御部３５は、スイッチクロック信号Ｄ０がパルス割れを起こさないようにするために、信号ｅ、ｆが同電位（High同士またはLow同士）のときにのみ、信号ｉの入力をパス切替信号ｐｓ３として出力するように更新する。
【０１３８】
したがって、パルス割れ回避用タイミング制御部３５には、信号ｉの他に、信号ｅ、ｆが入力として必要である。ただし、信号ｅ、ｆをパルス割れ回避用タイミング制御部３５に入力すると、パス切替部３２−１、３２−２でのパス切り替えのタイミングによっては、パルス割れ回避用タイミング制御部３５において、グリッチが発生する危険性がある。
【０１３９】
すなわち、パス切替部３２−１、３２−２において、ほぼ同じタイミングでパスが切り替えられた、パス切替部３２−１からの出力信号ｅと、パス切替部３２−２からの出力信号ｆとが、パルス割れ回避用タイミング制御部３５に入力すると、グリッチが生じるおそれがある。
【０１４０】
このため、信号ｅ、ｆが同時にHighからLow、またはLowからHighへと遷移しないように制限して、パルス割れ回避用タイミング制御部３５でのグリッチ発生を抑制して誤動作を防げる必要がある。
【０１４１】
グリッチが生じないようにするにはパルス割れ回避用タイミング制御部への入力ｅとｆの少なくとも一方がＨあるいはＬに遷移を完了していればよく、この時間にのみ他方のパスでのパス切替（３２−１、３２−２）を行えばよい。すなわち、ｆがＬからＨあるいはＨからＬへの遷移を終えている時間帯において、パス切替部３２−１がクロック信号ｄ１（０）、ｄ３（１８０）を切り替えるようにしなければならない。
【０１４２】
また、ｅがＬからＨあるいはＨからＬへの遷移を終えている時間帯において、パス切替部３２−２がクロック信号ｄ２（９０）、ｄ４（２７０）を切り替えるようにしなければならない。
【０１４３】
パス切替部３２−２のパス切替が終わった後に、パス切替部３２−１がパス切替を行うためには、切替トリガ発生部３−１では、パス切替信号ｐｓ３の論理から信号ｆが現在選択されているか否かが認識できるので、パス切替信号ｐｓ３の論理が信号ｆの選択を示している場合に、その時間帯でのスイッチクロック信号Ｄ０で、デコード後の信号ｊの値を保持するようにする。
【０１４４】
また、パス切替部３２−１のパス切替が終わった後に、パス切替部３２−２がパス切替を行うためには、切替トリガ発生部３−２では、パス切替信号ｐｓ３の論理から信号ｅが現在選択されているか否かが認識できるので、パス切替信号ｐｓ３の論理が信号ｅの選択を示している場合に、その時間帯でのスイッチクロック信号Ｄ０で、デコード後の信号ｋの値を保持するようにする。
【０１４５】
このような切替トリガ発生部３−１、３−２の制御を行うことにより、パス切替部３２−１、３２−２に対して、適切な一方の側に対して、パス切替の実行を限定させることができる。
【０１４６】
一方、グリッチ回避用タイミング制御部３４−１では、パス切替部３２−２から信号ｆの出力がＬからＨへ、あるいはＨからＬへの遷移を完了した後に、信号ｊをパス切替信号ｐｓ１として、パス切替部３２−１へ送信するように、信号ｆで切替トリガ発生部３−１から出力された信号ｊを保持することにする。
【０１４７】
また、グリッチ回避用タイミング制御部３４−２では、パス切替部３２−１から信号ｅの出力がＬからＨへ、あるいはＨからＬへの遷移を完了した後に、信号ｋをパス切替信号ｐｓ２として、パス切替部３２−２へ送信するように、信号ｅで切替トリガ発生部３−２から出力された信号ｋを保持することにする。
【０１４８】
このように、切替トリガ発生部３−１、３−２で、パス切替部３２−１、３２−２のどちらか一方の側に対して、パス切替の実行を限定し、さらに、グリッチ回避用タイミング制御部３４−１、３４−２で、確実に他方のパスの信号がＬからＨへ、あるいはＨからＬへの遷移を完了後にパス切替信号ｐｓ１、ｐｓ２を出力することで、パルス割れ回避用タイミング制御部３５でのグリッチ発生を抑制することができる。したがって、回転スイッチ３０における位相シフトスイッチング動作は、パルス割れの発生しないタイミングでのみ行われ、グリッチ発生による異常動作も発生しない。
【０１４９】
図１１は回転スイッチ３０の具体的な回路ブロック構成を示す図である。回転スイッチ３０−１は、デコーダ部３１、２：１セレクタ３２ａ−１、３２ａ−２、３２ａ−３、ゲート３３ａ−１、３３ｂ−１、ＦＦ３３ａ−２、３３ｂ−２、ラッチ３４ａ−１、３４ａ−２、３５ａ−２、ＮＡＮＤ素子３５ａ−１から構成される。
【０１５０】
なお、２：１セレクタ３２ａ−１は、パス切替部３２−１に該当し、２：１セレクタ３２ａ−２は、パス切替部３２−２に該当し、２：１セレクタ３２ａ−３は、パス切替部３２−３に該当する。また、ゲート３３ａ−１とＦＦ３３ａ−２は、切替トリガ発生部３−１の機能に含まれ、ゲート３３ｂ−１とＦＦ３３ｂ−２は、切替トリガ発生部３−２の機能に含まれる。
【０１５１】
ラッチ３４ａ−１は、グリッチ回避用タイミング制御部３４−１に該当し、ラッチ３４ａ−２は、グリッチ回避用タイミング制御部３４−２に該当する。また、ＮＡＮＤ素子３５ａ−１とラッチ３５ａ−２は、パルス割れ回避用タイミング制御部３５の機能に含まれる。
【０１５２】
デコーダ部３１は、分周比制御信号DIVCONTをデコードして、信号ｉ、ｊ、ｋを出力する。信号ｊはＦＦ３３ａ−２に入力し、信号ｋはＦＦ３３ｂ−２に入力し、信号ｉはラッチ３５ａ−２に入力する。
【０１５３】
２：１セレクタ３２ａ−１の端子ｐ１には、クロック信号ｄ１（０）が入力し、端子ｐ２には、クロック信号ｄ３（１８０）が入力し、セレクト端子ＳＥＬには、ラッチ３４ａ−１から出力されたパス切替信号ｐｓ１が入力する。
【０１５４】
また、２：１セレクタ３２ａ−２の端子ｐ３には、クロック信号ｄ２（９０）が入力し、端子ｐ４には、クロック信号ｄ４（２７０）が入力し、セレクト端子ＳＥＬには、ラッチ３４ａ−２から出力されたパス切替信号ｐｓ２が入力する。
【０１５５】
さらに、２：１セレクタ３２ａ−３の端子ｐ５には、２：１セレクタ３２ａ−１から出力された信号ｅが入力し、端子ｐ６には、２：１セレクタ３２ａ−２から出力された信号ｆが入力し、セレクト端子ＳＥＬには、ラッチ３５ａ−２から出力されたパス切替信号ｐｓ３が入力する。
【０１５６】
２：１セレクタ３２ａ−３から出力されたスイッチクロック信号Ｄ０は、ゲート３３ａ−１、３３ｂ−１に入力し、ゲート３３ａ−１、３３ｂ−１のそれぞれのイネーブル端子には、パス切替信号ｐｓ３が入力する。なお、ゲート３３ａ−１は、ネガティブ・イネーブルであり、ゲート３３ｂ−１は、ポジティブ・イネーブルであって、互いに排他的選択を行う。
【０１５７】
すなわち、ゲート３３ａ−１がパス切替信号ｐｓ３により、イネーブルとなって、ゲートを開いてスイッチクロック信号Ｄ０を通過しているときは、ゲート３３ｂ−１は、ゲートを閉じて、スイッチクロック信号Ｄ０の通過を阻止する状態となり、ゲート３３ｂ−１がパス切替信号ｐｓ３により、イネーブルとなって、ゲートを開いてスイッチクロック信号Ｄ０を通過しているときは、ゲート３３ａ−１は、ゲートを閉じて、スイッチクロック信号Ｄ０の通過を阻止する状態となる。
【０１５８】
ゲート３３ａ−１から出力されたスイッチクロック信号Ｄ０は、ＦＦ３３ａ−２のクロック端子に入力する。ラッチ３４ａ−１には、ＦＦ３３ａ−２から出力される信号ｊが入力し、イネーブル端子には信号ｆが入力する。
【０１５９】
ゲート３３ｂ−１から出力されたスイッチクロック信号Ｄ０は、ＦＦ３３ｂ−２のクロック端子に入力する。ラッチ３４ａ−２には、ＦＦ３３ｂ−２から出力される信号ｋが入力し、イネーブル端子には信号ｅが入力する。また、ＮＡＮＤ素子３５ａ−１の２つの入力端子には、信号ｅ、ｆが入力し、ＮＡＮＤ素子３５ａ−１の出力信号は、ラッチ３５ａ−２のイネーブル端子に入力する。
【０１６０】
次に分周比の一例として、（６、７、８、９、１０）の各分周比で入力クロックｃｋを分周したときの（Ｐ＝４、Ｑ＝４、Ｒ＝１である）、分周クロックDIVOUTの生成動作について図１および図１２〜図１６を用いて説明する（なお、以降に示す周期の概念は、動作をわかりやすく説明するために用いたもので、実際の回路動作に厳密に関連するものではない）。
【０１６１】
図１２は分周比が８の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。入力クロックｃｋは、１／Ｐ分周部１２において１／４分周されて、１／Ｐ分周部１２から４分周のクロック信号が出力する。位相シフト部１３は、４分周のクロック信号を０度、９０度、１８０度、２７０度と位相をシフトし、９０度毎に位相がずれたクロック信号ｄ１〜ｄ４を出力する。
【０１６２】
分周比＝８の場合は、回転スイッチ３０は、位相切替のためのスイッチングは行わず、クロック信号ｄ１〜ｄ４のいずれか１つの信号をスイッチクロック信号Ｄ０として出力する。ここでは、クロック信号ｄ１（０）が出力されるとする。
【０１６３】
１／Ｒ分周部１４は、Ｒ＝１なのでスルーして、Ｒ分周クロックＤ１としてクロック信号ｄ１（０）を出力する。１／２分周部１５は、クロック信号ｄ１（０）を１／２分周する。したがって、分周クロックDIVOUTとして、入力クロックｃｋが１／８分周された８分周クロックが出力される。
【０１６４】
図１３は分周比が９の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比＝９の場合は、回転スイッチ３０は、クロック信号ｄ１〜ｄ４の各位相において、クロック信号ｄ１〜ｄ４での１クロックの周期の２回に１回、プラス方向へ位相を切り替える。図中例えば、周期ＰＤ１〜ＰＤ４に対して、周期ＰＤ１、ＰＤ３は、位相切替は行わず、周期ＰＤ２、ＰＤ４は位相切替を行うものとする。
【０１６５】
〔周期ＰＤ１〕位相切替を実行しない周期である。回転スイッチ３０からのスイッチクロック信号Ｄ０として、クロック信号ｄ１（０）が出力する。したがって、周期ＰＤ１におけるＲ分周クロックＤ１は、クロック信号ｄ１（０）である。
【０１６６】
〔周期ＰＤ２〕位相切替を実行する周期である。回転スイッチ３０は、クロック信号ｄ１（０）のLowの位置と、クロック信号ｄ２（９０）のLowの位置との位相切替時間帯ｔ１で、クロック信号ｄ１（０）からクロック信号ｄ２（９０）への位相切替を実行する。
【０１６７】
周期ＰＤ２の開始タイミングから位相切替時間帯ｔ１の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ１（０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ１（０）である。また、位相切替時間帯ｔ１の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１６８】
なお、クロック信号ｄ１（０）からクロック信号ｄ２（９０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ２（９０）の周期を基準に行われる。また、位相切替時間帯ｔ１の終了タイミングから、クロック信号ｄ２（９０）の周期ＰＤ３の開始タイミングまでの区間における、Ｒ分周クロックＤ１は、切替後のクロック信号ｄ２（９０）のLowが出力する。
【０１６９】
〔周期ＰＤ３〕位相切替を実行しない周期である。クロック信号ｄ２（９０）が出力する。したがって、周期ＰＤ３におけるＲ分周クロックＤ１は、クロック信号ｄ２（９０）である。
【０１７０】
〔周期ＰＤ４〕位相切替を実行する周期である。回転スイッチ３０は、クロック信号ｄ２（９０）のLowの位置と、クロック信号ｄ３（１８０）のLowの位置との位相切替時間帯ｔ２で、クロック信号ｄ２（９０）からクロック信号ｄ３（１８０）への位相切替を実行する。
【０１７１】
周期ＰＤ４の開始タイミングから位相切替時間帯ｔ２の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ２（９０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ２（９０）である。また、位相切替時間帯ｔ２の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１７２】
なお、クロック信号ｄ２（９０）からクロック信号ｄ３（１８０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ３（１８０）の周期を基準に行われる。また、位相切替時間帯ｔ２の終了タイミングから、クロック信号ｄ３（１８０）の周期ＰＤ５の開始タイミングまでの区間における、Ｒ分周クロックＤ１は、切替後のクロック信号ｄ３（１８０）のLowが出力する。以降、同様な位相切替が行われていく。
【０１７３】
上記のような位相切替が行われることで、Ｒ分周クロックＤ１は、４分周クロックと５分周クロックとが組み合わさったクロック信号となる（例えば、図に示すＲ分周クロックＤ１において、左側から１クロック目、２クロック目とすると、１クロック目は４分周クロックであり、２クロック目は５分周クロックになっている）。そして、Ｒ分周クロックＤ１は、１／２分周部１５に入力して１／２分周される。したがって、分周クロックDIVOUTとして、入力クロックｃｋが１／９分周された９分周クロックが出力されることになる。
【０１７４】
図１４は分周比が１０の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比＝１０の場合は、回転スイッチ３０は、クロック信号ｄ１〜ｄ４の各位相において、クロック信号ｄ１〜ｄ４での１クロックの毎回の周期で、プラス方向へ位相を切り替える。すなわち、図中の周期ＰＤ１１〜ＰＤ１４のすべての周期で位相切替を実行する。
【０１７５】
〔周期ＰＤ１１〕回転スイッチ３０は、クロック信号ｄ１（０）のLowの位置と、クロック信号ｄ２（９０）のLowの位置との位相切替時間帯ｔ１１で、クロック信号ｄ１（０）からクロック信号ｄ２（９０）への位相切替を実行する。
【０１７６】
周期ＰＤ１１の開始タイミングから位相切替時間帯ｔ１１の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ１（０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ１（０）である。また、位相切替時間帯ｔ１１の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１７７】
なお、クロック信号ｄ１（０）からクロック信号ｄ２（９０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ２（９０）の周期を基準に行われる。また、位相切替時間帯ｔ１１の終了タイミングから、クロック信号ｄ２（９０）の周期ＰＤ１２の開始タイミングまでの区間における、Ｒ分周クロックＤ１は、切替後のクロック信号ｄ２（９０）のLowが出力する。
【０１７８】
〔周期ＰＤ１２〕回転スイッチ３０は、クロック信号ｄ２（９０）のLowの位置と、クロック信号ｄ３（１８０）のLowの位置との位相切替時間帯ｔ１２で、クロック信号ｄ２（９０）からクロック信号ｄ３（１８０）への位相切替を実行する。
【０１７９】
周期ＰＤ１２の開始タイミングから位相切替時間帯ｔ１２の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ２（９０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ２（９０）である。また、位相切替時間帯ｔ１２の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１８０】
なお、クロック信号ｄ２（９０）からクロック信号ｄ３（１８０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ３（１８０）の周期を基準に行われる。また、位相切替時間帯ｔ１２の終了タイミングから、クロック信号ｄ３（１８０）の周期ＰＤ１３の開始タイミングまでの区間における、Ｒ分周クロックＤ１は、切替後のクロック信号ｄ３（１８０）のLowが出力する。
【０１８１】
〔周期ＰＤ１３〕回転スイッチ３０は、クロック信号ｄ３（１８０）のLowの位置と、クロック信号ｄ４（２７０）のLowの位置との位相切替時間帯ｔ１３で、クロック信号ｄ３（１８０）からクロック信号ｄ４（２７０）への位相切替を実行する。
【０１８２】
周期ＰＤ１３の開始タイミングから位相切替時間帯ｔ１３の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ３（１８０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ３（１８０）である。また、位相切替時間帯ｔ１３の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１８３】
なお、クロック信号ｄ３（１８０）からクロック信号ｄ４（２７０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ４（２７０）の周期を基準に行われる。また、位相切替時間帯ｔ１３の終了タイミングから、クロック信号ｄ４（２７０）の周期ＰＤ１４の開始タイミングまでの区間における、Ｒ分周クロックＤ１は、切替後のクロック信号ｄ４（２７０）のLowが出力する。
【０１８４】
〔周期ＰＤ１４〕回転スイッチ３０は、クロック信号ｄ４（２７０）のLowの位置と、クロック信号ｄ１（０）のLowの位置との位相切替時間帯ｔ１４で、クロック信号ｄ４（２７０）からクロック信号ｄ１（０）への位相切替を実行する。
【０１８５】
周期ＰＤ１４の開始タイミングから位相切替時間帯ｔ１４の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ４（２７０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ４（２７０）である。また、位相切替時間帯ｔ１４の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１８６】
なお、クロック信号ｄ４（２７０）からクロック信号ｄ１（０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ１（０）の周期を基準に行われる。また、位相切替時間帯ｔ１４の終了タイミングから、クロック信号ｄ１（０）の周期ＰＤ１５の開始タイミングまでの区間における、Ｒ分周クロックＤ１は、切替後のクロック信号ｄ１（０）のLowが出力する。以降、同様な位相切替が行われていく。
【０１８７】
上記のような位相切替が行われることで、Ｒ分周クロックＤ１は、５分周クロックと５分周クロックとが組み合わさったクロック信号となる（例えば、図に示すＲ分周クロックＤ１において、左側から１クロック目、２クロック目とすると、１クロック目は５分周クロックであり、２クロック目も５分周クロックになっている）。そして、Ｒ分周クロックＤ１は、１／２分周部１５に入力して１／２分周される。したがって、分周クロックDIVOUTとして、入力クロックｃｋが１／１０分周された１０分周クロックが出力されることになる。
【０１８８】
図１５は分周比が７の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比＝７の場合は、回転スイッチ３０は、クロック信号ｄ１〜ｄ４の各位相において、クロック信号ｄ１〜ｄ４での１クロックの周期の２回に１回、マイナス方向へ位相を切り替える。図中例えば、周期ＰＤ２１〜ＰＤ２６に対して、周期ＰＤ２１、ＰＤ２３、ＰＤ２５は、位相切替は行わず、周期ＰＤ２２、ＰＤ２４、ＰＤ２６は位相切替を行うものとする。
【０１８９】
〔周期ＰＤ２１〕位相切替を実行しない周期である。回転スイッチ３０からのスイッチクロック信号Ｄ０として、クロック信号ｄ１（０）が出力する。したがって、周期ＰＤ２１におけるＲ分周クロックＤ１は、クロック信号ｄ１（０）である。
【０１９０】
〔周期ＰＤ２２〕位相切替を実行する周期である。回転スイッチ３０は、クロック信号ｄ１（０）のLowの位置と、クロック信号ｄ４（２７０）のLowの位置との位相切替時間帯ｔ２１で、クロック信号ｄ１（０）からクロック信号ｄ４（２７０）への位相切替を実行する。
【０１９１】
周期ＰＤ２２の開始タイミングから位相切替時間帯ｔ２１の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ１（０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ１（０）である。また、位相切替時間帯ｔ２１の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１９２】
なお、クロック信号ｄ１（０）からクロック信号ｄ４（２７０）へ位相が切り替わると、次の位相切替制御は、クロック信号ｄ４（２７０）の周期を基準に行われる（位相切替時間帯ｔ２１の終了タイミングからクロック信号ｄ４（２７０）の周期ＰＤ２３が始まるので、クロック信号ｄ（０）の周期ＰＤ２２は、周期ＰＤ２１より短くなっている）。
【０１９３】
〔周期ＰＤ２３〕位相切替を実行しない周期である。クロック信号ｄ４（２７０）が出力する。したがって、周期ＰＤ２３におけるＲ分周クロックＤ１は、クロック信号ｄ４（２７０）である。
【０１９４】
〔周期ＰＤ２４〕位相切替を実行する周期である。回転スイッチ３０は、クロック信号ｄ４（２７０）のLowの位置と、クロック信号ｄ３（１８０）のLowの位置との位相切替時間帯ｔ２２で、クロック信号ｄ４（２７０）からクロック信号ｄ３（１８０）への位相切替を実行する。
【０１９５】
周期ＰＤ２４の開始タイミングから位相切替時間帯ｔ２２の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ４（２７０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ４（２７０）である。また、位相切替時間帯ｔ２２の区間では、Ｒ分周クロックＤ１はLowとなる。
【０１９６】
なお、クロック信号ｄ４（２７０）からクロック信号ｄ３（１８０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ３（１８０）の周期を基準に行われる（位相切替時間帯ｔ２２の終了タイミングからクロック信号ｄ３（１８０）の周期ＰＤ２５が始まるので、クロック信号ｄ４（２７０）の周期ＰＤ２４は、周期ＰＤ２３より短くなっている）。以降、同様な位相切替が行われていく。
【０１９７】
上記のような位相切替が行われることで、Ｒ分周クロックＤ１は、４分周クロックと３分周クロックとが組み合わさったクロック信号となる（例えば、図に示すＲ分周クロックＤ１において、左側から１クロック目、２クロック目とすると、１クロック目は４分周クロックであり、２クロック目は３分周クロックになっている）。そして、Ｒ分周クロックＤ１は、１／２分周部１５に入力して１／２分周される。したがって、分周クロックDIVOUTとして、入力クロックｃｋが１／７分周された７分周クロックが出力されることになる。
【０１９８】
図１６は分周比が６の分周クロックDIVOUTが生成されるまでのタイムチャートを示す図である。分周比＝６の場合は、回転スイッチ３０は、クロック信号ｄ１〜ｄ４の各位相において、クロック信号ｄ１〜ｄ４での１クロックの毎回の周期で、マイナス方向へ位相を切り替える。すなわち、図中の周期ＰＤ３１〜ＰＤ３４のすべての周期で位相切替を実行する。
【０１９９】
〔周期ＰＤ３１〕回転スイッチ３０は、クロック信号ｄ１（０）のLowの位置と、クロック信号ｄ４（２７０）のLowの位置との位相切替時間帯ｔ３１で、クロック信号ｄ１（０）からクロック信号ｄ４（２７０）への位相切替を実行する。
【０２００】
周期ＰＤ３１の開始タイミングから位相切替時間帯ｔ３１の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ１（０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ１（０）である。また、位相切替時間帯ｔ３１の区間では、Ｒ分周クロックＤ１はLowとなる。
【０２０１】
なお、クロック信号ｄ１（０）からクロック信号ｄ４（２７０）へ位相が切り替わると、次の位相切替制御は、クロック信号ｄ４（２７０）の周期を基準に行われる（位相切替時間帯ｔ３１の終了タイミングからクロック信号ｄ４（２７０）の周期ＰＤ３２が始まるので、周期ＰＤ３１は、クロック信号ｄ１（０）の通常の１周期よりも短くなっている）。
【０２０２】
〔周期ＰＤ３２〕回転スイッチ３０は、クロック信号ｄ４（２７０）のLowの位置と、クロック信号ｄ３（１８０）のLowの位置との位相切替時間帯ｔ３２で、クロック信号ｄ４（２７０）からクロック信号ｄ３（１８０）への位相切替を実行する。
【０２０３】
周期ＰＤ３２の開始タイミングから位相切替時間帯ｔ３２の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ４（２７０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ４（２７０）である。また、位相切替時間帯ｔ３２の区間では、Ｒ分周クロックＤ１はLowとなる。
【０２０４】
なお、クロック信号ｄ４（２７０）からクロック信号ｄ３（１８０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ３（１８０）の周期を基準に行われる（位相切替時間帯ｔ３２の終了タイミングからクロック信号ｄ３（１８０）の周期ＰＤ３３が始まるので、周期ＰＤ３２は、クロック信号ｄ３（１８０）の通常の１周期よりも短くなっている）。
【０２０５】
〔周期ＰＤ３３〕回転スイッチ３０は、クロック信号ｄ３（１８０）のLowの位置と、クロック信号ｄ２（９０）のLowの位置との位相切替時間帯ｔ３３で、クロック信号ｄ３（１８０）からクロック信号ｄ２（９０）への位相切替を実行する。
【０２０６】
周期ＰＤ３３の開始タイミングから位相切替時間帯ｔ３３の開始タイミングまでは、スイッチクロック信号Ｄ０として、クロック信号ｄ３（１８０）が出力するので、その区間でのＲ分周クロックＤ１は、クロック信号ｄ３（１８０）である。また、位相切替時間帯ｔ３３の区間では、Ｒ分周クロックＤ１はLowとなる。
【０２０７】
なお、クロック信号ｄ３（１８０）からクロック信号ｄ２（９０）へ位相が切り替わったので、次の位相切替制御は、クロック信号ｄ２（９０）の周期を基準に行われる（位相切替時間帯ｔ３３の終了タイミングからクロック信号ｄ２（９０）の周期ＰＤ３４が始まるので、周期ＰＤ３３は、クロック信号ｄ２（９０）の通常の１周期よりも短くなっている）。以降、同様な位相切替が行われていく。
【０２０８】
上記のような位相切替が行われることで、Ｒ分周クロックＤ１は、３分周クロックと３分周クロックとが組み合わさったクロック信号となる（例えば、図に示すＲ分周クロックＤ１において、左側から１クロック目、２クロック目とすると、１クロック目は３分周クロックであり、２クロック目は３分周クロックになっている）。そして、Ｒ分周クロックＤ１は、１／２分周部１５に入力して１／２分周される。したがって、分周クロックDIVOUTとして、入力クロックｃｋが１／６分周された６分周クロックが出力されることになる。
【０２０９】
次に回転スイッチ３０の構成の２つの変形例について説明する。図１７は回転スイッチの変形例の構成を示す図である。回転スイッチ３０では、分周比制御信号DIVCONTを受信してデコードし、デコード値にもとづいてパス切替を行ってスイッチクロック信号Ｄ０を出力するが、分周比制御信号DIVCONTは、スイッチクロック信号Ｄ０を１／Ｒ分周した信号と、スイッチクロック信号Ｄ０を１／２分周した信号と、分周比設定信号DIVSETとから分周比設定部２０で生成される信号のため、動作環境等によって遅延変動が大きくなる可能性があり、大きな遅延変動が生じた場合は、分周動作が誤動作を起こしてしまう可能性がある。
【０２１０】
このため、第１の変形例の回転スイッチ３０−２では、分周比制御信号DIVCONTのデコード値を回転スイッチ３０−２内部のタイミングでリタイミングすることで、分周比制御信号DIVCONTの遅延変動による回転スイッチ内部でのタイミングずれを抑制し、誤動作の防止を図るものである。
【０２１１】
第１の変形例の回転スイッチ３０−２は、デコーダ部３１、２：１セレクタ３２ａ−１、３２ａ−２、３２ａ−３、ＦＦ３３ａ−２、３３ｂ−２、３５ａ−４、ラッチ３３ａ−３、３３ｂ−３、３４ａ−１、３４ａ−２、３５ａ−３、ＮＡＮＤ素子３５ａ−１から構成される。
【０２１２】
なお、２：１セレクタ３２ａ−１は、パス切替部３２−１に該当し、２：１セレクタ３２ａ−２は、パス切替部３２−２に該当し、２：１セレクタ３２ａ−３は、パス切替部３２−３に該当する。また、ラッチ３４ａ−１は、グリッチ回避用タイミング制御部３４−１に該当し、ラッチ３４ａ−２は、グリッチ回避用タイミング制御部３４−２に該当する。
【０２１３】
ＮＡＮＤ素子３５ａ−１、ラッチ３５ａ−３、ＦＦ３５ａ−４は、パルス割れ回避用タイミング制御部３５の機能に含まれる。また、ＦＦ３３ａ−２、ラッチ３３ａ−３は、切替トリガ発生部３−１の機能に含まれ、ＦＦ３３ｂ−２、ラッチ３３ｂ−３は、切替トリガ発生部３−２の機能に含まれる。なお、ＦＦ３３ａ−２は、第１のリタイミング回路に該当し、ＦＦ３３ｂ−２は、第２のリタイミング回路に該当する。
【０２１４】
デコーダ部３１は、分周比制御信号DIVCONTをデコードして、信号ｉ、ｊ、ｋを出力する。信号ｊはＦＦ３３ａ−２に入力し、信号ｋはＦＦ３３ｂ−２に入力し、信号ｉはラッチ３５ａ−３に入力する。
【０２１５】
２：１セレクタ３２ａ−１の端子ｐ１には、クロック信号ｄ１（０）が入力し、端子ｐ２には、クロック信号ｄ３（１８０）が入力し、セレクト端子ＳＥＬには、ラッチ３４ａ−１から出力されたパス切替信号ｐｓ１が入力する。
【０２１６】
また、２：１セレクタ３２ａ−２の端子ｐ３には、クロック信号ｄ２（９０）が入力し、端子ｐ４には、クロック信号ｄ４（２７０）が入力し、セレクト端子ＳＥＬには、ラッチ３４ａ−２から出力されたパス切替信号ｐｓ２が入力する。
【０２１７】
さらに、２：１セレクタ３２ａ−３の端子ｐ５には、２：１セレクタ３２ａ−１から出力された信号ｅが入力し、端子ｐ６には、２：１セレクタ３２ａ−２から出力された信号ｆが入力し、セレクト端子ＳＥＬには、ＦＦ３５ａ−４から出力されたパス切替信号ｐｓ３が入力する。
【０２１８】
２：１セレクタ３２ａ−３から出力されたスイッチクロック信号Ｄ０は、ＦＦ３３ａ−２、３３ｂ−２のクロック端子に入力し、ラッチ３３ａ−３、３３ｂ−３のイネーブル端子には、パス切替信号ｐｓ３が入力する。なお、ラッチ３３ａ−３は、ポジティブ・イネーブルであり、ラッチ３３ｂ−３はネガティブ・イネーブルであって、互いに排他的選択を行う。
【０２１９】
すなわち、ラッチ３３ａ−３がパス切替信号ｐｓ３により、イネーブルとなって、信号ｊを保持・出力しているときは、ラッチ３３ｂ−３は、ディスイネーブルとなって、信号ｋの出力を更新しない状態となり、ラッチ３３ｂ−３がパス切替信号ｐｓ３により、イネーブルとなって、信号ｋを保持・出力しているときは、ラッチ３３ａ−３はディスイネーブルとなって、信号ｊの出力を更新しない状態となる。
【０２２０】
ラッチ３３ａ−３から出力された信号ｊは、ラッチ３４ａ−１に入力する。ラッチ３４ａ−１のイネーブル端子には、信号ｆが入力する。ラッチ３３ｂ−３から出力された信号ｋは、ラッチ３４ａ−２に入力する。ラッチ３４ａ−２のイネーブル端子には、信号ｅが入力する。ＮＡＮＤ素子３５ａ−１の２つの入力端子には、信号ｅ、ｆが入力し、ＮＡＮＤ素子３５ａ−１の出力信号は、ＦＦ３５ａ−４のクロック端子に入力する。
【０２２１】
このような回路構成にすることにより、最終段の出力信号であるスイッチクロック信号Ｄ０で分周比制御信号DIVCONTのデコード値を常にリタイミングして、リタイミング後のパス切替信号でパス切替を行うことになる。これにより、入力された分周比制御信号DIVCONTに遅延変動が生じた場合でも回転スイッチ３０−２内部でのタイミングで制御することができるので、分周動作の誤動作を抑制することが可能になる。
【０２２２】
すなわち、デコーダ部への入力データの変化時間がプロセスばらつきや動作環境の変化で変わっても、設定された分周比とは異なる分周比で動作する異常動作状態を回避することが可能になる。
【０２２３】
次に回転スイッチ３０内のパス切替部を差動化回路で構成したときの第２の変形例について説明する。差動化回路で構成する場合、通常、ＣＭＯＳの差動化回路素子が使用される。ただし、ＣＭＯＳの差動化回路素子は、共通の信号源を使用して差動動作するものではないタイプが多く、このような素子では正常な差動出力が得られない場合があるため、ＣＭＯＳ差動化回路素子を使用して回路を組むと誤動作を起こすおそれがある。最初にＣＭＯＳ差動化回路素子で動作不良を起こす原因について、ＣＭＯＳインバータを例にして説明する。
【０２２４】
なお、ＣＭＯＳインバータは、ＮＭＯＳとＰＭＯＳの対からなり、各ゲート端子同士、ドレイン端子同士が接続され、ＮＭＯＳのソース端子はＧＮＤ電位に、ＰＭＯＳのソース端子は電源電位に接続される回路であり、入力はゲート端子、出力はドレイン端子となる。
【０２２５】
図１８はＣＭＯＳインバータで動作不良を起こす原因を説明するための図である。ＣＭＯＳインバータ５０は、個別のインバータ５１、５２から構成され、インバータ５１は、ＰチャネルのトランジスタＭ１とＮチャネルのトランジスタＭ２を含み、インバータ５２は、ＰチャネルのトランジスタＭ３とＮチャネルのトランジスタＭ４を含む。
【０２２６】
インバータ５１において、トランジスタＭ１のソースは、ＶＤＤと接続し、トランジスタＭ１のゲートは、トランジスタＭ２のゲートと、入力端子Ｄと接続する。トランジスタＭ２のソースは、ＧＮＤと接続し、トランジスタＭ２のドレインは、トランジスタＭ１のドレインと出力端子ＱＸと接続する。
【０２２７】
インバータ５２において、トランジスタＭ３のソースは、ＶＤＤと接続し、トランジスタＭ４のゲートは、トランジスタＭ３のゲートと、入力端子ＤＸと接続する。トランジスタＭ４のソースはＧＮＤと接続し、トランジスタＭ４のドレインは、トランジスタＭ１のドレインと出力端子Ｑと接続する。
【０２２８】
このように、ＣＭＯＳインバータ５０は、互いに独立したインバータ５１、５２から構成された差動化回路なので、入力信号のレベル状態によって、出力端子Ｑ、ＱＸから正常な反転関係の出力が得られない場合がある。例えば、入力端子Ｄの入力信号が、タイミングＴで中間レベルの状態で入力すると、出力端子ＱＸのレベルは、本来LowとなるはずがHighとなって同相出力となってしまい、正常な反転出力が得られないといったことが起こる。
【０２２９】
したがって、第２の変形例の回転スイッチでは、ＣＭＯＳの差動化回路素子を用いる際に、片方の入力信号のレベルが中間レベルになった場合でも正常な反転出力が得られるように構成して、誤動作の抑制を図るものである。
【０２３０】
図１９は回転スイッチの変形例の構成を示す図である。第２の変形例の回転スイッチ３０−３は、デコーダ部３１、２：１セレクタ３２ｃ−１、３２ｃ−２、３２ｃ−３、ゲート３３ａ−１、３３ｂ−１、ＦＦ３３ａ−２、３３ｂ−２、ラッチ３４ａ−１、３４ａ−２、３５ａ−２、ＮＡＮＤ素子３５ａ−１、強制差動化回路（クロスカップル回路）４−１、４−２から構成される。
【０２３１】
回転スイッチ３０−３の構成は、パス切替部を差動化回路として、その出力段に強制差動化回路を設置したものである。基本的な回路構成は、図１１で示した回転スイッチ３０−１と同じなので異なる点のみ説明する。
【０２３２】
２：１セレクタ３２ｃ−１の端子ｐ１（＋）には、クロック信号ｄ１（＋）が入力し、端子ｐ１（−）には、クロック信号ｄ１（−）が入力する。端子ｐ２（＋）には、クロック信号ｄ３（＋）が入力し、端子ｐ２（−）には、クロック信号ｄ３（−）が入力する。セレクト端子ＳＥＬには、ラッチ３４ａ−１から出力されたパス切替信号ｐｓ１が入力する。
【０２３３】
２：１セレクタ３２ｃ−２の端子ｐ３（＋）には、クロック信号ｄ２（＋）が入力し、端子ｐ３（−）には、クロック信号ｄ２（−）が入力する。端子ｐ４（＋）には、クロック信号ｄ４（＋）が入力し、端子ｐ４（−）には、クロック信号ｄ４（−）が入力する。セレクト端子ＳＥＬには、ラッチ３４ａ−２から出力されたパス切替信号ｐｓ２が入力する。
【０２３４】
２：１セレクタ３２ｃ−３の端子ｐ５（＋）、ｐ５（−）のそれぞれには、信号ｅ（＋）、ｅ（−）が入力し、端子ｐ６（＋）、ｐ６（−）のそれぞれには、信号ｆ（＋）、ｆ（−）が入力する。セレクト端子ＳＥＬには、ラッチ３５ａ−２から出力されたパス切替信号ｐｓ３が入力する。
【０２３５】
２：１セレクタ３２ｃ−３から出力するスイッチクロック信号Ｄ０（＋）、Ｄ０（−）は、ゲート３３ａ−１、３３ｂ−１に入力する。なお、ＮＡＮＤ素子３５ａ−１の入力およびＦＦ３３ａ−２、３３ｂ−２のクロック端子入力には、正相の信号ｅ（＋）、信号ｆ（＋）が入力する。
【０２３６】
強制差動化回路４−１の入力端子ＩＮと出力端子ＯＵＴは、信号ｅ（＋）が流れるラインに接続し、強制差動化回路４−１の入力端子ＩＮＸと出力端子ＯＵＴＸは、信号ｅ（−）が流れるラインに接続する。
【０２３７】
強制差動化回路４−２の入力端子ＩＮと出力端子ＯＵＴは、信号ｆ（＋）が流れるラインに接続し、強制差動化回路４−２の入力端子ＩＮＸと出力端子ＯＵＴＸは、信号ｆ（−）が流れるラインに接続する。
【０２３８】
図２０は強制差動化回路の構成を示す図である。強制差動化回路４は、トランジスタｍ１〜ｍ４を含む。トランジスタｍ１のソースは、トランジスタｍ３のソースとＶＤＤと接続し、トランジスタｍ１のゲートは、トランジスタｍ２のゲートと、入力端子ＩＮと、出力端子ＯＵＴと、トランジスタｍ３のドレインと、トランジスタｍ４のドレインと接続する。
【０２３９】
トランジスタｍ２のソースはＧＮＤと接続し、トランジスタｍ２のドレインは、トランジスタｍ１のドレインと、入力端子ＩＮＸと、出力端子ＯＵＴＸと、トランジスタｍ３のゲートと、トランジスタｍ４のゲートと接続する。トランジスタｍ４のソースはＧＮＤと接続する。
【０２４０】
ここで、強制差動化回路４の端子ＩＮ、ＩＮＸに対して、本来は端子ＩＮにはLowレベルの信号が入力し、端子ＩＮＸにはHighレベルの信号が入力するはずが、端子ＩＮには中間レベルの信号が入力したような場合を考えると、トランジスタｍ４のゲートは、端子ＩＮＸが接続するのでHighとなってＯＮして、端子ＯＵＴをLowにする。
【０２４１】
このように、入力端子ＩＮ、ＩＮＸのいずれか一方に中間レベルの信号が入力し、他方に正常なHighまたはLowレベルの信号が入力した場合でも、同相出力となることを防止して、反転関係を保った差動で出力することができる。
【０２４２】
なお、図１９では、２：１セレクタ３２ｃ−１、３２ｃ−２の出力段に強制差動化回路４−１、４−２を配置して、２：１セレクタ３２ｃ−３の入力段において、入力信号が中間レベルになるような状態を抑制しているが、さらに２：１セレクタ３２ｃ−３の後段にも強制差動化回路を配置してもよい。
【０２４３】
このように、各パス切替部を差動クロックにより実現する際に、各パス切替部の出力の全て、あるいは一部に、正相と逆相のそれぞれを入力とし、各々の出力が逆相と正相に接続されるような対のＣＭＯＳインバータを相互に接続したクロスカップル構成を持つ強制差動化回路を設ける。
【０２４４】
これにより、高速分周記動作などの用途においてプロセスばらつきや動作環境の変化で発生しうる、切替トリガの時間ずれなどによる切替時間不足で、正相出力と逆相出力の論理レベルが反転関係を保持しなくなる異常動作状態を回避することが可能になる。
【０２４５】
（付記１）  可変分周を行う分周装置において、
入力クロックを発振するクロック源と、
前記入力クロックを１／Ｐ分周する１／Ｐ分周部と、
１／Ｐ分周された信号の位相をシフトして、複数の異なるＱ相の信号を出力する位相シフト部と、
分周比制御信号にもとづき、Ｑ相の内の１つの位相の信号をスイッチングして位相切替を行うスイッチ部と、
前記スイッチ部の出力であるスイッチクロック信号を１／Ｒ分周して、Ｒ分周クロックを出力する１／Ｒ分周部と、
前記Ｒ分周クロックを１／２分周して、分周クロックを出力する１／２分周部と、
分周比の外部設定指示である分周比設定信号を受信し、前記分周比設定信号、前記Ｒ分周クロックおよび前記分周クロックから、前記位相切替を制御するための前記分周比制御信号を生成する分周比設定部と、
を備え、
Ｐ、Ｑ、Ｒは、Ｐ≧１、Ｑ≧３、Ｒ≧１の整数であって、前記入力クロックを分周する際の前記分周比として、Ｐ×Ｒ×２、Ｐ×Ｒ×２±１×Ｐ／Ｑ、Ｐ×Ｒ×２±２×Ｐ／Ｑの５つの値を設定可能とし、設定された前記分周比を持つ前記分周クロックを出力する、
ことを特徴とする分周装置。
【０２４６】
（付記２）  前記分周比設定部は、
前記分周クロックの１周期に含まれる、前記Ｒ分周クロックの２つのクロックパルスに対して、１つの前記クロックパルスを選択するか、２つの前記クロックパルスを選択するか、前記クロックパルスを選択しないかの３つの選択制御を行い、
前記分周比設定信号をデコードして極性ビットを取得し、
前記クロックパルスを選択しないときは、Ｐ×Ｒ×２の前記分周比を設定するための前記分周比制御信号を生成し、
１つの前記クロックパルスを選択し、かつ前記極性ビットが０のときは、Ｐ×Ｒ×２−１×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成し、
１つの前記クロックパルスを選択し、かつ前記極性ビットが１のときは、Ｐ×Ｒ×２＋１×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成し、
２つの前記クロックパルスを選択し、かつ前記極性ビットが０のときは、Ｐ×Ｒ×２−２×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成し、
２つの前記クロックパルスを選択し、かつ前記極性ビットが１のときは、Ｐ×Ｒ×２＋２×Ｐ／Ｑの前記分周比を設定するための前記分周比制御信号を生成する、
ことを特徴とする付記１記載の分周装置。
【０２４７】
（付記３）  前記分周比設定部は、
前記分周比設定信号をデコードして、前記極性ビット、第１の分周比設定ビット、第２の分周比設定ビットを生成するデコーダと、
前記分周クロックの論理レベルにより、前記第１の分周比設定ビットまたは前記第２の分周比設定ビットのいずれかを選択してゲート信号として出力するセレクタと、
前記ゲート信号の論理レベルで、前記Ｒ分周クロックの通過または阻止を行うことで、前記選択制御の３つの状態を表すトリガ信号を生成するラッチと、
前記トリガ信号と前記極性ビットを受信し、前記極性ビットが０のときに入力した前記トリガ信号によりカウントダウンを行い、前記極性ビットが１のときに入力した前記トリガ信号によりカウントアップを行って、カウント値を前記分周比制御信号として出力するカウンタと、
を有することを特徴とする付記２記載の分周装置。
【０２４８】
（付記４）  前記位相シフト部は、Ｑ＝４の位相シフトを行って、位相差が０度のクロック信号（０）、９０度のクロック信号（９０）、１８０度のクロック信号（１８０）、２７０度のクロック信号（２７０）を出力する場合、
前記スイッチ部は、
前記分周比制御信号をデコードして、第１のパス切替信号、第２のパス切替信号、第３のパス切替信号を生成するデコーダと、
前記第１のパス切替信号にもとづいて、前記クロック信号（０）と前記クロック信号（１８０）とのパス切り替えを行って、第１のクロック信号として出力する第１のパス切替部と、
前記第２のパス切替信号にもとづいて、前記クロック信号（９０）と前記クロック信号（２７０）とのパス切り替えを行って、第２のクロック信号として出力する第２のパス切替部と、
前記第３のパス切替信号にもとづいて、前記第１のクロック信号と前記第２のクロック信号とのパス切り替えを行って、前記スイッチクロック信号として出力する第３のパス切替部と、
を有することを特徴とする付記１記載の分周装置。
【０２４９】
（付記５）  前記スイッチ部は、
前記スイッチクロック信号のパルス割れの発生を抑制するパルス割れ回避用タイミング制御部と、
前記第２のパス切替部によるパス切替の完了後に、前記第１のパス切替部によるパス切替を実行するための第１の切替トリガを発生する第１の切替トリガ発生部と、
前記第１のパス切替部によるパス切替の完了後に、前記第２のパス切替部によるパス切替を実行するための第２の切替トリガを発生する第２の切替トリガ発生部と、
前記第１のクロック信号と前記第２のクロック信号とが同時に遷移しないように、前記第１のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第１のグリッチ発生回避用タイミング制御部と、
前記第１のクロック信号と前記第２のクロック信号とが同時に遷移しないように、前記第２のパス切替部に対してパス切替動作を制限して、グリッチの発生を抑制する第２のグリッチ発生回避用タイミング制御部と、
をさらに備え、
前記パルス割れ回避用タイミング制御部は、前記第１のクロック信号と前記第２のクロック信号とが同じレベルのときにのみ、前記第３のパス切替信号を前記第３のパス切替部へ印加して、前記位相切替を実行し、
前記第１の切替トリガ発生部は、前記第３のパス切替信号の論理レベルから、前記第２のクロック信号が前記第３のパス切替部で現在選択されているか否かを判別し、前記第２のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第１のパス切替信号を保持し、保持した前記第１のパス切替信号の出力を前記第１の切替トリガとし、
前記第１のグリッチ発生回避用タイミング制御部は、前記第１の切替トリガ発生部から出力された前記第１のパス切替信号を、前記第２のクロック信号で保持することで、前記第２のパス切替部から前記第２のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第１のパス切替信号を前記第１のパス切替部へ印加し、
前記第２の切替トリガ発生部は、前記第３のパス切替信号の論理レベルから、前記第１のクロック信号が前記第３のパス切替部で現在選択されているか否かを判別し、前記第１のクロック信号が前記スイッチクロック信号として選択出力されている場合は、前記スイッチクロック信号を用いて、前記デコーダの出力直後の前記第２のパス切替信号を保持し、保持した前記第２のパス切替信号の出力を前記第２の切替トリガとし、
前記第２のグリッチ発生回避用タイミング制御部は、前記第２の切替トリガ発生部から出力された前記第２のパス切替信号を、前記第１のクロック信号で保持することで、前記第１のパス切替部から前記第１のクロック信号がHighあるいはLowの予め回路的に定められた論理レベルのときに、前記第２のパス切替信号を前記第２のパス切替部へ印加する、
ことを特徴とする付記４記載の分周装置。
【０２５０】
（付記６）  前記スイッチ部は、前記分周比制御信号に遅延変動が生じた場合のタイミングずれを抑制するために、
前記第１のパス切替信号を前記スイッチクロック信号でリタイミングする第１のリタイミング回路と、
前記第２のパス切替信号を前記スイッチクロック信号でリタイミングする第２のリタイミング回路と、
をさらに有することを特徴とする付記４記載の分周装置。
【０２５１】
（付記７）  前記第１のパス切替部、前記第２のパス切替部および前記第３のパス切替部を差動化回路で構成する場合、少なくとも前記第１のパス切替部の出力段と前記第２のパス切替部の出力段とに強制差動化回路を配置し、
前記強制差動化回路は、
第１の入力端子にHighレベルまたはLowレベルを示す正常レベルの信号が入力し、第２の入力端子にHighレベルとLowレベルの中間レベルの信号が入力した場合、
前記中間レベルを前記正常レベルの反転レベルに補償して、第１の出力端子から前記正常レベルの信号を出力し、第２の出力端子から前記第１の入力端子に入力された信号の反転レベルの信号を出力する、
ことを特徴とする付記４記載の分周装置。
【図面の簡単な説明】
【０２５２】
【図１】分周装置の原理図である。
【図２】分周比設定部の構成を示す図である。
【図３】分周比設定部の具体的な回路ブロック構成を示す図である。
【図４】分周比設定信号とデコード値との対応関係を示す図である。
【図５】分周比設定制御を説明するための図である。
【図６】分周比の設定動作を示す図である。
【図７】分周比の設定動作を示す図である。
【図８】分周比の設定動作を示す図である。
【図９】回転スイッチの構成を示す図である。
【図１０】デコード値とパス切替の対応関係を示す図である。
【図１１】回転スイッチの具体的な回路ブロック構成を示す図である。
【図１２】分周比が８の分周クロックが生成されるまでのタイムチャートを示す図である。
【図１３】分周比が９の分周クロックが生成されるまでのタイムチャートを示す図である。
【図１４】分周比が１０の分周クロックが生成されるまでのタイムチャートを示す図である。
【図１５】分周比が７の分周クロックが生成されるまでのタイムチャートを示す図である。
【図１６】分周比が６の分周クロックが生成されるまでのタイムチャートを示す図である。
【図１７】回転スイッチの変形例の構成を示す図である。
【図１８】ＣＭＯＳインバータで動作不良を起こす原因を説明するための図である。
【図１９】回転スイッチの変形例の構成を示す図である。
【図２０】強制差動化回路の構成を示す図である。
【図２１】従来の可変分周器の構成を示す図である。
【図２２】５分周クロックの分周動作を示す図である。
【図２３】３分周クロックの分周動作を示す図である。
【図２４】パルス割れが生じているときの位相切替の状態を示す図である。
【図２５】パルス割れが生じているときの位相切替の状態を示す図である。
【図２６】グリッチ発生の一例を示す図である。
【符号の説明】
【０２５３】
１  分周装置
１１  クロック源
１２  １／Ｐ分周部
１３  位相シフト部
１４  １／Ｒ分周部
１５  １／２分周部
２０  分周比設定部
３０  スイッチ部（回転スイッチ）
ｃｋ  入力クロック
ｄ１  クロック信号（０）
ｄ２  クロック信号（９０）
ｄ３  クロック信号（１８０）
ｄ４  クロック信号（２７０）
Ｄ０  スイッチクロック信号
Ｄ１  Ｒ分周クロック
DIVOUT  分周クロック
DIVSET  分周比設定信号
DIVCONT  分周比制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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