(57)【要約】【課題】低消費電力化が可能な通信装置を提供する。【解決手段】本発明に係る通信装置は、第１のフレームに含まれる同期情報に対して位相が互いに異なる複数のクロックを用いて受信処理することにより同期を検出すると共に、同期検出したクロックを選択候補クロックとして識別する同期検出部３０と、選択候補クロックより伝送信号のサンプリングに使用する一のサンプリングクロックを選択し、サンプリングクロックより所定の位相分離れた停止クロックを選択して、停止クロックの指示を出力するクロック位相選択部４０と、複数のクロックのうち停止クロックの同期検出部３０への供給を停止すると共に、他のクロックを同期検出部３０へ供給するクロックゲート部６０と、を有し、同期検出部３０は、第１のフレーム以降の第２のフレームの受信処理において、停止クロック以外のクロックから同期検出を行う。【選択図】図２
2010041283.tif 000002
【特許請求の範囲】
【請求項１】
フレーム化した伝送信号を同期検出して受信する通信装置において、
第１のフレームに含まれる同期情報に対して位相が互いに異なる複数のクロックを用いて受信処理することにより同期を検出すると共に、同期検出したクロックを選択候補クロックとして識別する同期検出部と、
前記同期検出部により識別した選択候補クロックより前記伝送信号のサンプリングに使用する一のサンプリングクロックを選択し、前記選択した一のサンプリングクロックより所定の位相分離れた停止クロックを選択して、前記選択した停止クロックを停止するための指示を出力するクロック位相選択部と、
前記クロック位相選択部からの指示を受けて、前記複数のクロックのうち前記停止クロックの前記同期検出部への供給を停止すると共に、他のクロックを前記同期検出部へ供給するクロックゲート部と、を有し、
前記同期検出部は、前記第１のフレーム以降の第２のフレームの受信処理において、前記クロック位相選択部により選択した停止クロック以外のクロックから同期検出を行う通信装置。
【請求項２】
前記クロック位相選択部は、
前記同期検出部により識別した選択候補クロックより前記伝送信号のサンプリングに使用する一のサンプリングクロックを選択し、前記選択した一のサンプリングクロックと前記伝送信号のアイパターンのアイ開口率とに応じて前記停止クロックを選択する
ことを特徴とする請求項１記載の通信装置。
【請求項３】
前記クロック位相選択部は、前記伝送信号のアイパターンのアイ開口率を計算するアイ開口率演算部を有し、
前記アイ開口率演算部は、前記第１のフレームを受信した前記同期検出部の識別結果に基づいて、前記伝送信号のアイパターンのアイ開口率を計算する
ことを特徴とする請求項２記載の通信装置。
【請求項４】
前記クロック位相選択部は前記アイ開口率を保持するレジスタを有する
ことを特徴とする請求項２又は３記載の通信装置。
【請求項５】
前記伝送信号のアイパターンのアイ開口率は、前記フレームに含まれる伝送信号全体のアイパターンのアイ開口率である
ことを特徴とする請求項２乃至４いずれか１項記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロックを用いて同期を検出する通信装置に関し、特に、伝送信号のサンプリングに不要なクロックを停止する通信装置に関する。
【背景技術】
【０００２】
無線通信用のＬＳＩは、高周波（ＲＦ）用のＬＳＩと、ベースバンド（ＢＢ）用のＬＳＩとから構成される。高周波用のＬＳＩは、アンテナで受信した信号をアナログ処理する。ベースバンド用のＬＳＩは、変調前、又は、復調後の伝送信号をディジタル処理する。これら高周波用のＬＳＩとベースバンド用のＬＳＩとの間の高速同期通信において、その伝送路において信号の遅延やジッタが発生する。このとき、それらＬＳＩが互いに非同期の関係にあるクロック信号に基づいてそれぞれ動作した場合には、受信側ＬＳＩでデータを正しく受信できない問題がある。そこで、受信側ＬＳＩでデータの受信に用いるクロックの位相を制御して、データ受信を正しく行うことが行われる。このように、受信側ＬＳＩにおいてデータ受信に用いるクロックの位相を制御する方法の一例が特許文献１に開示されている。
【０００３】
図１０に、特許文献１に記載の受信装置の構成例を示すブロック図を示す。図は、主に復調ベースバンド部を示す。データ識別タイミング信号発生回路１１４は、受信信号を基にプリアンブル信号を検出し、検出タイミングにあわせてデータ識別タイミング信号１１５を発生する。回路動作制御信号生成器１１６は、データ識別タイミング信号１１５をもとに、プリアンブル信号受信時と、それ以外の信号受信時とのタイミングを推定し、例えば、プリアンブル信号受信時に１、それ以外の信号受信時に０の２値ディジタル信号である回路動作制御信号１１７を生成する。クロック再生回路１２２は、データ識別タイミング信号１１５の発生タイミングをもとに、シンボルクロック１２３と、ビットクロック１２４を再生する。このシンボルクロック１２３と、ビットクロック１２４とを用いて、判定器１２５は受信信号１１１を判定し、受信データ１２６を出力する。ここで、クロック再生回路１２２は、回路動作制御信号１１７をイネーブル信号として利用し、プリアンブル信号受信時のみ上記のクロック再生動作を行い、それ以外の信号受信時は、過去に再生したクロックの位相を保持し続けることにより、クロック再生動作を停止することができる。このようにすることで、プリアンブル信号受信時以外では、クロック再生動作をオフにすることができるため、回路の消費電力を抑えることができる。
【０００４】
尚、関連する技術として、高周波用のＬＳＩとベースバンド用のＬＳＩとの間のデジタルインターフェース規格が非特許文献１に開示されている。非特許文献１には、高周波用のＬＳＩとベースバンド用のＬＳＩとの間のデジタルインターフェース構成や、シンボルレートや、電気特性などの情報が開示されている。
【特許文献１】特許３７９２９０４号公報
【非特許文献１】ＤＲＡＦＴ  ＭＩＰＩ  Ａｌｌｉｃａｎｃｅ  Ｓｔａｎｄａｒｄ  ｆｏｒ  Ｄｕａｌ  Ｍｏｄｅ  ２．５Ｇ／３Ｇ  Ｂａｓｅｂａｎｄ／ＲＦＩＣ  Ｉｎｔｅｒｆａｃｅ，  Ｄｒａｔ  Ｖｅｒｓｉｏｎ  ３．０９．０４−２８  Ｏｃｔｏｂｅｒ  ２００７，ｈｔｔｐ：／／ｗｗｗ．ｍｉｐｉ．ｏｒｇ／．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら特許文献１記載の受信装置では、データ識別タイミング信号発生回路１１４は、信号受信中、プリアンブルがどこにあるのかを検知し、検知結果に応じて、回路動作制御信号１１７は、クロック再生回路１２２のオンオフを切替える構成である。このため、プリアンブル受信時のみクロック再生回路１２２を動作させることから、プリアンブルを受信する都度、同期確立のためにクロック再生回路１２２を動作させる必要がある。これは、特許文献１に記載のプリアンブルを用いた通信方法ではクロックリカバリを前提としており、フレーム毎にマスタクロック周波数やデータラッチのためのシンボルクロック用位相を調整する必要があるためである。従って、特許文献１に記載の受信装置では、データ受信期間中はクロック再生回路１２２を停止することで消費電力の低減を図ることができるものの、毎フレームごとに同期を確立するためのクロックを再生する必要があり、電力を無駄に消費するという問題がある。
【課題を解決するための手段】
【０００６】
本発明に係る通信装置は、フレーム化した伝送信号を同期検出して受信する通信装置において、第１のフレームに含まれる同期情報に対して位相が互いに異なる複数のクロックを用いて受信処理することにより同期を検出すると共に、同期検出したクロックを選択候補クロックとして識別する同期検出部と、前記同期検出部により識別した選択候補クロックより前記伝送信号のサンプリングに使用する一のサンプリングクロックを選択し、前記選択した一のサンプリングクロックより所定の位相分離れた停止クロックを選択して、前記選択した停止クロックを停止するための指示を出力するクロック位相選択部と、前記クロック位相選択部からの指示を受けて、前記複数のクロックのうち前記停止クロックの前記同期検出部への供給を停止すると共に、他のクロックを前記同期検出部へ供給するクロックゲート部と、を有し、前記同期検出部は、前記第１のフレーム以降の第２のフレームの受信処理において、前記クロック位相選択部により選択した停止クロック以外のクロックから同期検出を行うものである。
【０００７】
本発明に係る通信装置によれば、第１のフレームの受信処理において、複数のクロックを用いて同期を検出すると共に、同期検出したクロックを選択候補クロックとして識別する。次いで、識別した選択候補クロックより伝送信号のサンプリングに使用する一のサンプリングクロックを選択し、選択した一のサンプリングクロックより所定の位相分離れた停止クロックを選択する。次いで、停止クロックの供給を停止する。そして、第１のフレーム以降の第２のフレームの受信処理において、停止クロック以外のクロックから同期検出を行う。従って、第１のフレーム以降の第２のフレームを受信した際の同期検出処理では不要な停止クロックの供給を停止することで、ＬＳＩの消費電力をより低減することができる。
【発明の効果】
【０００８】
本発明にかかる通信装置によれば、同期検出処理においても不要なクロックの供給を停止することで、低消費電力化が可能な通信装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
まず、本発明を適用した具体的な実施の形態の説明に先立ち、図１及び図２を参照して、本発明の概略動作を説明する。図１は、本発明に係るフレーム全体の伝送信号のアイパターン（ＥＹＥパターン）を説明する図である。本発明では、伝送信号はフレーム化されており、フレームはデータ列中に、同期ワード（Sync Word）領域と、ペイロード（Payload）領域とを有する。同期ワード領域には、予めシステムにおいて設定した同期ワードデータを格納する。ペイロード領域には、システムにおいて処理される処理データを格納する。システムでは、同期ワードに続けてペイロードを送信する。そして、同期ワードによって、ペイロードの伝送単位を管理する。本発明では、シンボルレートの８倍の周波数を用いて伝送信号をサンプリングするものとしている。即ち、１シンボルあたり８位相のサンプリングクロック（図において、♯０〜♯７として示す。）を用いて、伝送信号をサンプリングする。尚、フレームの構成は上述した構成に限定されず、フレームは、同期を取るためのプリアンブルと、プリアンブルに続くデータと、を有する構成としてもよい。
【００１０】
図１に示すフレーム全体のアイパターンは、１フレームに含まれる全てのデータ信号について、１シンボルごとに折り返して重ねた場合の軌跡を示す。具体的には、１シンボルを１ビットとして扱う場合に、１フレームを例えば１２８ビットで構成する。ここで、シンボルの伝送レート（シンボルレート）を３１２ＭＨｚとした場合に、１シンボルを伝送するのに要する時間は３．２ｎｓとなる。アイパターンの測定器により、フレーム全体に含まれる各シンボルについて１シンボルに相当する３．２ｎｓごとの波形を切り取り、これら１２８個のシンボルの波形を重ねることでフレーム全体のアイパターンを観察することができる。クロックがジッタにより変動した場合には、サンプリングされるデータもぶれてしまう。このため、データ信号を１シンボルごとに折り返して重ねて表示させた場合には各シンボルのジッタ成分が加算され、フレーム全体のアイパターンでは、データ変化点を挟んで広がりを持ったジッタ成分が発生してしまう。図において、フレーム全体のアイパターンに生じた広がりを持つジッタ成分を、斜線部分により示している。
【００１１】
本発明では、フレーム全体のアイパターンのアイ開口率は、１シンボルに相当する時間区間のうちで、ジッタ成分を除いた成分の占める割合と定義する。即ち、図１において、ジッタ成分に係る部分（図において斜線により示す部分）に対応する時間区間を、それぞれａ、ｂとした場合に、以下の数１によりアイ開口率（ＥＹＥＲ）を定義する。
（数１）
ＥＹＥＲ＝１−（ａ＋ｂ）／ｔ
例えば、１シンボルに相当する時間区間ｔを３．２ｎｓとし、ａの値を０．８ｎｓ、ｂの値を０．４ｎｓとした場合には、アイ開口率（ＥＹＥＲ）は０．６２５となる。
【００１２】
図２は、本発明の概略動作を説明する図である。本発明に係る通信装置は、１フレーム目の受信処理において、例えば、８個のクロックＧ＿ＦＣＬＫ＿Ｐ０〜７を用いて同期を検出する。また、通信装置は、同期検出したクロックを選択候補クロックとして識別する。次いで、通信装置は、識別した選択候補クロックより伝送信号のサンプリングに使用する一のサンプリングクロックを選択し、選択した一のサンプリングクロックより所定の位相分離れた停止クロックを選択する。次いで、通信装置は、停止クロックの供給を停止する。具体的には、図に示す例では、通信装置は、伝送信号のサンプリングに使用する一のサンプリングクロックとして、例えばクロックＧ＿ＦＣＬＫ＿Ｐ４を選択するものとする。そして、選択した一のサンプリングクロックＧ＿ＦＣＬＫ＿Ｐ４から、例えば３位相分以上離れたクロックＧ＿ＦＣＬＫ＿Ｐ０、Ｇ＿ＦＣＬＫ＿Ｐ１、Ｇ＿ＦＣＬＫ＿Ｐ７を停止クロックとして選択する。このとき、選択した一のサンプリングクロックＧ＿ＦＣＬＫ＿Ｐ４を中心として破線により囲む範囲１００ｂ内のクロック（クロックＧ＿ＦＣＬＫ＿Ｐ２、Ｇ＿ＦＣＬＫ＿Ｐ３、Ｇ＿ＦＣＬＫ＿Ｐ４、Ｇ＿ＦＣＬＫ＿Ｐ５、Ｇ＿ＦＣＬＫ＿Ｐ６）は、安全にサンプリングできる可能性が高いクロックエッジを有するクロックである。一方で、停止クロックとして選択された破線により囲む範囲１００ａと範囲１００ｃ内のクロック（クロックＧ＿ＦＣＬＫ＿Ｐ０、Ｇ＿ＦＣＬＫ＿Ｐ１、Ｇ＿ＦＣＬＫ＿Ｐ７）は、ジッタ成分にクロックエッジが係るため、サンプリングに危険なクロックである。従って、通信装置は、１フレーム目の受信処理において、安全にサンプリングできる可能性が高いクロックのみを残して、他の不要なクロックを停止する。次いで、通信装置は、１フレーム目に続く２フレーム目以降の受信処理において、停止クロック以外のクロックから同期検出を行う。図に示す例では、２フレーム目の受信処理においては、破線により囲む範囲１１０内のクロック（クロックＧ＿ＦＣＬＫ＿Ｐ２、Ｇ＿ＦＣＬＫ＿Ｐ３、Ｇ＿ＦＣＬＫ＿Ｐ４、Ｇ＿ＦＣＬＫ＿Ｐ５、Ｇ＿ＦＣＬＫ＿Ｐ６）を用いて同期検出処理を行い、他のクロック（クロックＧ＿ＦＣＬＫ＿Ｐ０、Ｇ＿ＦＣＬＫ＿Ｐ１、Ｇ＿ＦＣＬＫ＿Ｐ７）は同期検出処理に使用せずに停止する。従って、２フレーム目以降の同期検出処理においても、不要な停止クロックの供給を停止することで、ＬＳＩの消費電力をより低減することができる。
【００１３】
実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。まず、図３を参照して、本実施の形態にかかる通信装置（具体的には受信装置）の構成について説明する。図３に示すように、受信装置は、アンテナ１と、高周波（ＲＦ）部２と、デジタルベースバンド（ＤＢＢ）部３とを有する。
【００１４】
ＲＦ部２は、復調器２１と、第１のＰＬＬ（Phase Locked Loop）回路２３とを有する。復調器２１は、アンテナ１を介して受信される無線信号を復調してデータ信号を生成する。このデータ信号は、例えば、８ビットのビット幅を有するパラレルデータである。復調器２１は、例えば、パラレルデータをシリアルデータに変換して伝送信号として出力する。伝送信号は、例えば、１ビットのビット幅のデータ列を構成する。
【００１５】
上述したように、本実施の形態における伝送信号はフレーム化されており、データ列中に、同期ワード（Sync Word）領域と、ペイロード（Payload）領域とを有する。システムでは、同期ワードに続けてペイロードを送信する。同期ワードに続いて、第１のＰＬＬ回路２３は、例えば、単相の第１のクロックを出力する。この第１のクロックは、復調器２１におけるデータ列の動作処理に用いられる。
【００１６】
ＤＢＢ部３は、同期検出部３０と、クロック位相選択部４０と、第２のＰＬＬ回路５０と、クロックゲート部６０と、クロック乗せ換え処理部７０と、ＦＩＦＯ部８０と、信号処理回路９０とを有する。尚、同期検出部３０とクロック乗せ換え処理部７０を囲う破線部分１００の詳細については後述する。
【００１７】
同期検出部３０は、同期パターン検出ユニット３１を有する。同期パターン検出ユニット３１は、伝送信号を位相が互いに異なる複数のクロックで受信する。次いで、受信した伝送信号に含まれる同期情報としての同期ワードを位相が互いに異なる複数のクロックでサンプリングし、サンプリングの結果と予め定めた同期パターンとを比較する。次いで、同期パターンと一致する同期ワードをサンプリングすることができたクロックを、複数のクロックのうちから選択候補クロックとして識別する。即ち、同期パターン検出ユニット３１は、位相が互いに異なるｎ個のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で、入力された同期ワードをサンプリングする。同期パターン検出ユニット３１は、複数の互いに異なるｎ個のクロックのうち、予め定めた同期パターンを正しくサンプリングすることができたクロックがどのクロックなのかを示す信号であるＯＫＦＬＧ［ｎ−１：０］をクロック位相選択部４０へと出力する。例えば、ＯＫＦＬＧ［ｎ−１：０］は、予め定めた同期パターンを正しくサンプリングすることができたクロックに対応するビットが１となり、係る同期パターンを正しくサンプリングすることができなかったクロックに対応するビットは０となる信号である。尚、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]は後述するクロックゲート部６０によりゲーティングされた後の多相クロックであり、クロックゲート部６０によるゲーティングの詳細は後述する。
【００１８】
図４を参照して、同期検出部３０のより詳細な構成について説明する。図４は、図３において破線部分１００で示した範囲を詳細に説明するための図であり、同期検出部３０と、後述するクロック乗せ換え処理部７０の構成を示すブロック図の一例である。図に示すように、同期検出部３０において、同期パターン検出ユニット３１を複数の同期パターン検出器３１ａ〜３１ｈにより構成する。本実施の形態では、同期パターン検出器３１ａ〜３１ｈは、同期ワードによりキャラクタ同期を行う。尚、図４においては、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である例を示し、位相が互いに異なる８個のクロックＧ＿ＦＣＬＫ＿Ｐ０〜７で同期パターン検出器３１ａ〜３１ｈが動作するものとして説明する。
【００１９】
伝送信号を受信した同期パターン検出器３１ａ〜３１ｈは、クロックＧ＿ＦＣＬＫ＿Ｐ０〜７で伝送信号に含まれる同期ワードをサンプリングする。具体的には、クロックの立ち上がりエッジ（又は、立ち下がりエッジ）で伝送信号の同期ワードをサンプリングする。次いで、同期パターン検出器３１a〜３１ｈは、予め定めて格納した同期パターン（例えばＤＢＢ部３が有するレジスタ等の記憶手段に、予め定めた同期パターンは格納されている。）と、伝送信号に含まれる同期ワードのサンプリングの結果とを比較する。次いで、同期パターン検出器３１a〜３１ｈは、同期パターンと一致する同期ワードをサンプリングすることができたクロックを、クロックＧ＿ＦＣＬＫ＿Ｐ０〜７のうちから識別する。同期パターン検出器３１ａ〜３１ｈのそれぞれは、供給されたクロックで予め定めた同期パターンを正しくサンプリングすることができた場合には、例えば１を示すＯＫＦＬＧ信号を出力し、供給されたクロックで予め定めた同期パターンを正しくサンプリングすることができなかった場合には、例えば０を示すＯＫＦＬＧ信号を出力する。具体的に説明すると、例えば、同期パターン検出器３１aは、クロックＧ＿ＦＣＬＫ＿Ｐ０を用いて伝送信号に含まれる同期ワードをサンプリングする。そこで、同期パターン検出器３１aは、クロックＧ＿ＦＣＬＫ＿Ｐ０で係る同期ワードをサンプリングした結果と、記憶手段に格納された、予め定めた同期パターンとを比較する。そして、係るサンプリングの結果と同期パターンとが一致していれば、同期パターン３１aは、クロックＧ＿ＦＣＬＫ＿Ｐ０は予め定めた同期パターンを正しくサンプリングすることができたクロックであると判定し、"１"を示すＯＫＦＬＧ０信号を出力する。その他の同期パターン検出器３１ｂ〜３１ｈも同様の動作を行い、それぞれＯＫＦＬＧ１乃至ＯＫＦＬＧ７を出力する。従って、図４に示すＯＫＦＬＧ[ｎ−１：０]は、予め定めた同期パターンを正しくサンプリングすることができたクロックに対応するビットは１となり、係る同期パターンを正しくサンプリングすることができなかったクロックに対応するビットは０となる複数ビットのパラレル信号である。同期検出部３０は、ＯＫＦＬＧ[ｎ−１：０]を、クロック位相選択部４０に出力する。同期パターン検出器３１ａ〜３１ｈからのパラレル信号ＯＫＦＬＧ［ｎ−１：０］の例としては、（ＯＫＦＬＧ７，ＯＫＦＬＧ６，ＯＫＦＬＧ５，・・・ＯＫＦＬＧ０）＝(０，１，１，１，１，１，０，０)という信号が一例として考えられる。ビット列の最も左側のビットが最上位ビット（MSB：Most Significant Bit）を、最も右側のビットが最下位ビット（LSB：Lest Significant Bit）をそれぞれ示す。この例では、ＬＳＢより数えて３番目から７番目までのクロックＧ＿ＦＣＬＫ＿Ｐ２〜６で、同期ワードを正しく検出できたことを示す。
【００２０】
同期パターン検出器３１ａ〜３１ｈは、第１のフレームの伝送信号の受信処理においては、全てのクロックＧ＿ＦＣＬＫ＿Ｐ０〜７で動作する。そして、後述するように、クロックゲート部６０においてクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]がゲーティングされた後には、クロック位相選択部４０で選択した停止クロック以外のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のみで動作する。例えば、８個のクロックＧ＿ＦＣＬＫ＿Ｐ０〜７のうち３個のクロック（Ｇ＿ＦＣＬＫ＿Ｐ０、Ｇ＿ＦＣＬＫ＿Ｐ１、Ｇ＿ＦＣＬＫ＿Ｐ７）を停止クロックとして選択した場合には、残りの他の５個のクロック（Ｇ＿ＦＣＬＫ＿Ｐ２、Ｇ＿ＦＣＬＫ＿Ｐ３、Ｇ＿ＦＣＬＫ＿Ｐ４、Ｇ＿ＦＣＬＫ＿Ｐ５、Ｇ＿ＦＣＬＫ＿Ｐ６）により動作する。クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]は、他の５個のクロックＧ＿ＦＣＬＫ＿Ｐ２〜６を示す。
【００２１】
クロック位相選択部４０は、同期パターンと一致する同期ワードをサンプリングすることができたクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、伝送信号のサンプリングに使用する一のクロックを選択する。そして、クロック位相選択部４０は、選択した一のサンプリングクロックより所定の位相分離れたクロックを停止クロックとして選択して、停止クロックを停止するための指示を出力する。クロック位相選択部４０はクロック制御部４１を有する。クロック制御部４１は、停止クロックを停止するための制御を行う。
【００２２】
具体的には、クロック位相選択部４０は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、複数のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、サンプリングに使用する一のクロックを選択する。クロック位相選択部４０は、選択したクロックを示す選択信号ＣＬＫＳＥＬ［ｎ−１：０］をＦＩＦＯ部８０のセレクタ８１へと出力する。選択信号ＣＬＫＳＥＬ［ｎ−１：０］は、クロック位相選択部４０からの出力を示すパラレル信号である。選択信号ＣＬＫＳＥＬ［ｎ−１：０］は、ｎ本の信号線によりパラレルに伝送する。例えば、サンプリングクロックとして選択したクロックを１で示し、選択しなかったクロックを０で示すものとする。例えば、８相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]から１相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]を選択するものとして、クロック位相選択部４０は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］として（ＯＫＦＬＧ７，ＯＫＦＬＧ６，ＯＫＦＬＧ５，・・・ＯＫＦＬＧ０）＝(０，１，１，１，１，１，０，０)という信号を受けた場合を考える。この場合、クロック位相選択部４０は、その選択可能なクロックＧ＿ＦＣＬＫ＿Ｐ２〜６のうち、安全にサンプリングが可能な中心のクロックＧ＿ＦＣＬＫ＿Ｐ４を選択する。そして、クロック位相選択部４０は、選択信号ＣＬＫＳＥＬ［ｎ−１：０］として（ＣＬＫＳＥＬ７，ＣＬＫＳＥＬ６，ＣＬＫＳＥＬ５，・・・ＣＬＫＳＥＬ０）＝(０，０，０，１，０，０，０，０)を出力する。左端のビットが最上位ビット（MSB）であり、同期パターン検出器３１aに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ７が選択されたか否かを示す。右端のビットが最下位ビットであり、同期パターン検出器３１hに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ０が選択されたか否かを示す。即ち、この例では、クロック位相選択部４０は、ＬＳＢより数えて５番目のビットを１としており、クロック位相選択部４０は、同期パターン検出器３１eに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ４を選択したことになる。これは、ＬＳＢより数えて５番目のクロックＧ＿ＦＣＬＫ＿Ｐ４でセレクタ８１を動作させることを示す。
【００２３】
さらに、クロック位相選択部４０は、選択した一のサンプリングクロックと伝送信号のアイパターンのアイ開口率とに応じて、選択した一のサンプリングクロックより所定の位相分離れたクロックを停止クロックとして選択する。ここで、伝送信号のアイパターンのアイ開口率は、フレームに含まれる伝送信号全体のアイパターンのアイ開口率である。アイ開口率は、例えば０．５５とすることができる。同一の参照クロックから逓倍された高速クロックにより動作する２つのＬＳＩ間での通信を想定する場合には、伝送信号のアイパターンとサンプリングクロックの相対位置が大きくずれることはなく、アイが閉じてしまうこともない（即ち、アイ開口率が小さくなることはない）。このため、選択した一のサンプリングクロックを中心として、安全にサンプリングできる可能性が高い所定の位相の範囲がアイ開口率に応じて予め定められている。選択した一のサンプリングクロックは伝送信号を安全にサンプリング可能と判定された位相であるため、選択した一のサンプリングクロックを中心として所定の位相の範囲に含まれる位相は、伝送信号を安全にサンプリングできる可能性が高い位相である。即ち、選択した一のサンプリングクロック近辺の位相を除いて、他の位相を停止するものとしても、受信特性に影響を及ぼすことはないものと考えられる。従って、所定の位相の範囲を定める所定の位相の個数は、選択した一のサンプリングクロックと伝送信号のアイパターンのアイ開口率とに応じて、選択した一のサンプリングクロック近辺の位相を除くことができるように定められ、例えばクロック位相選択部４０が有するレジスタ等の記憶手段に予め格納する。
【００２４】
クロック制御部４１は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止する停止クロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］をクロックゲート部６０へと出力する。イネーブル信号ＣＬＫＥＮ［ｎ−１：０］は、クロック制御部４１からの出力を示すパラレル信号である。イネーブル信号ＣＬＫＥＮ［ｎ−１：０］は、ｎ本の信号線によりパラレルに伝送する。例えば、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止しないクロックを１で示し、停止するクロックを０で示すものとする。例えば、クロック制御部４１は、８相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち３相分のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]を停止するものとして、イネーブル信号ＣＬＫＥＮ［ｎ−１：０］を（ＣＬＫＥＮ７，ＣＬＫＥＮ６，ＣＬＫＥＮ５，・・・ＣＬＫＥＮ０）＝(０，１，１，１，１，１，０，０)として出力する。左端のビットが最上位ビット（ＭＳＢ）であり、同期パターン検出器３１aに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ７が停止されるか否かを示す。右端のビットは最下位ビット（ＬＳＢ）であり、同期パターン検出器３１hに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ０が停止されるか否かを示す。この例では、クロック制御部４１は、同期パターン検出器３１eに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ２〜６を停止せず、その他のクロック（Ｇ＿ＦＣＬＫ＿Ｐ０、１とＧ＿ＦＣＬＫ＿Ｐ７）を停止させることを示す信号を出力したことになる。
【００２５】
第２のＰＬＬ回路５０は、基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］を生成する。第２のＰＬＬ回路５０は、生成した基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］をクロックゲート部５０に出力する。本実施の形態における基準クロックＦＣＬＫと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］は、参照クロックを逓倍した高速クロックである。また、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］は、同速度であって、位相が互いに３６０°／ｎずつ異なる複数クロックにより構成される。本実施の形態では、ｎは８であるものとして説明する。このため、第２のＰＬＬ回路５０の出力は１ビットのビット幅と８ビットのビット幅とにより構成され、それぞれのビットは一つの位相のクロックに対応する。また、本実施の形態では、第１のＰＬＬ回路２３と第２のＰＬＬ回路５０は、同一の参照クロックから逓倍されたクロックであり、同じ周波数を有し、かつ、互いに非同期の関係を有するクロックを生成する。
【００２６】
クロックゲート部６０は、クロック制御部４１からのイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を受けて、第２のＰＬＬ回路５０が供給する基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］とをゲーティングする。具体的には、クロックゲート部６０は、多相クロックＦＣＬＫ＿Ｐ[ｎ−１：０]をゲーティングし、多相クロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち上述した停止クロックの同期検出部３０への供給を停止すると共に、停止クロックを除いた他のクロックをＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]として同期検出部３０へ供給する。さらに、クロックゲート部６０は、多相クロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち上述した停止クロックのクロック乗せ換え処理部７０への供給を停止すると共に、停止クロックを除いた他のクロックをＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]としてクロック乗せ換え処理部７０へ供給する。また、クロックゲート部６０は、基準クロックＦＣＬＫ＿Ｍをゲーティングし、クロックＧ＿ＦＣＬＫ＿Ｍとして出力する。基準クロックＦＣＬＫ＿Ｍはシステムを動作させる基準クロックであり、システムを停止させる場合に、クロックゲート部６０は、クロックＧ＿ＦＣＬＫ＿Ｍを出力することで基準クロックの供給を停止する。
【００２７】
ここで、図５を参照してクロックゲート部６０によるクロックゲーティング動作の様子を説明する。図５は、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である場合の、クロックゲート部６０によるクロックゲーティング動作の様子を説明する図である。図に示すように、伝送信号を示す受信（ＲＸ）フレームは、同期ワード（Sync Word）と、ペイロード（Payload）を含む。同期ワードに続いてペイロードを受信する。
【００２８】
図５において、まず、１フレーム目の伝送信号を時間Ｔ１に受けた同期検出部３０は、全てのクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で動作を開始する。同期検出部３０は、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]から同期パターンと一致する同期ワードをサンプリングすることができたクロックを識別して、識別結果を示す信号ＯＫＦＬＧ［ｎ−１：０］をクロック位相選択部４０へと出力する。クロック位相選択部４０は、識別結果を示す信号ＯＫＦＬＧ［ｎ−１：０］に基づいて、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、伝送信号のサンプリングに使用する一のクロックを選択する。そして、クロック位相選択部４０は、選択した一のサンプリングクロックより所定の位相分離れたクロックを停止クロックとして選択する。クロック位相選択部４０のクロック制御部４１は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止するクロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］をクロックゲート部６０へと出力する。時間Ｔ２においてイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を受けたクロックゲート部６０は、多相クロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止クロックの同期検出部３０への供給を停止すると共に、停止クロックを除いた他のクロックを同期検出部３０へ供給する。図に示す例では、クロック位相選択部４０は、伝送信号のサンプリングに使用する一のサンプリングクロックとして、クロックＧ＿ＦＣＬＫ＿Ｐ４を選択するものとする。そして、選択した一のサンプリングクロックＧ＿ＦＣＬＫ＿Ｐ４から、例えば３位相分以上離れたクロック（Ｇ＿ＦＣＬＫ＿Ｐ０、Ｇ＿ＦＣＬＫ＿Ｐ１、Ｇ＿ＦＣＬＫ＿Ｐ７）を停止クロックとして選択する。従って、第１のフレームの受信処理において、クロックゲート部６０により、安全にサンプリングできる可能性が高いクロックのみを残して、他の不要なクロックが停止される。
【００２９】
上述したように、本実施の形態では、停止クロックを以降の伝送信号の受信処理において停止するものとしても、受信特性に影響を及ぼすことはないものと考えられる。このため、クロック制御部４１は、停止クロックを停止する指示を以降の受信処理においてもクロックゲート部６０に対して出力する。即ち、本実施の形態では、１フレーム目の同期検出処理以降、停止クロックを停止する。
【００３０】
そして、２フレーム目の伝送信号を時間Ｔ４に受けた同期検出部３０は、クロック位相選択部４０により選択した停止クロック以外のクロックから同期検出を行う。図に示す例では、５個のクロック（クロックＧ＿ＦＣＬＫ＿Ｐ２、Ｇ＿ＦＣＬＫ＿Ｐ３、Ｇ＿ＦＣＬＫ＿Ｐ４、Ｇ＿ＦＣＬＫ＿Ｐ５、Ｇ＿ＦＣＬＫ＿Ｐ６）を用いて同期検出処理を行い、他の３個のクロック（クロックＧ＿ＦＣＬＫ＿Ｐ０、Ｇ＿ＦＣＬＫ＿Ｐ１、Ｇ＿ＦＣＬＫ＿Ｐ７）は同期検出処理に使用せずに停止している。さらに、図示しない２フレーム目以降のフレームの受信処理のおいても同様に、クロック位相選択部４０により選択した停止クロック以外のクロックから同期検出を行う。従って、２フレーム目以降の受信処理においては不要な停止クロックの供給を停止することで、ＬＳＩの消費電力をより低減することができる。
【００３１】
図３に戻り説明を続ける。クロック乗せ換え処理部７０は、同期検出部３０が出力するデータ信号をクロックＧ＿ＦＣＬＫ＿Ｐ［ｎ−１：０］で受信して、受信したデータ信号を基準クロックＧ＿ＦＣＬＫ＿Ｍに乗せ換える非同期乗せ換え処理を行う。クロック乗せ換え処理部７０より後段の回路は、１相の基準クロックＧ＿ＦＣＬＫ＿Ｍで動作する。これに対して、クロック乗せ換え処理部７０より前段の回路は多相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で動作しているため、クロック乗せ換え処理部７０では、基準クロックＧ＿ＦＣＬＫ＿Ｍへの非同期乗せ換え処理を行う。
【００３２】
図４に示したように、クロック乗せ換え処理部７０において、エラスティックストアユニット７１を複数のエラスティックストア回路７１ａ〜７１ｈにより構成する。本実施の形態では、エラスティックストア回路７１ａ〜７１ｈは、入力したデータ信号をクロックＧ＿ＦＣＬＫ＿Ｐ［ｎ−１：０］で受信して、受信したデータ信号を基準クロックＧ＿ＦＣＬＫ＿Ｍに乗せ換える非同期乗せ換え処理を行う。尚、図４においては、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である例を示し、位相が互いに異なる８個のクロックＧ＿ＦＣＬＫ＿Ｐ０〜７と、基準クロックＧ＿ＦＣＬＫ＿Ｍとによりエラスティックストア回路７１ａ〜７１ｈは動作するものとして説明する。
【００３３】
図４示すエラスティックストア回路７１ａ〜７１ｈは、同期パターン検出器３１ａ〜３１ｈが出力したデータ信号Ｄａｔａ＿Ｐ０〜７をクロックＧ＿ＦＣＬＫ＿Ｐ０〜７でサンプリングする。次いで、後述するエラスティックストアメモリ７３でデータ信号Ｄａｔａ＿Ｐ０〜７を引き伸ばす。次いで、引き伸ばした後のデータ信号を基準クロックＧ＿ＦＣＬＫ＿Ｍでリタイミングし、Ｄａｔａ＿Ｍ０〜７としてＦＩＦＯ部８０へと出力する。Ｄａｔａ＿Ｍ[ｎ−１：０]は、エラスティックストア回路７１ａ〜７１ｈからの出力信号を示すパラレル信号である。複数のエラスティックストア回路７１ａ〜７１ｈに対応して、ｎ本の信号線によりＤａｔａ＿Ｍ０〜７をパラレルに伝送する。尚、本実施の形態では、データ信号Ｄａｔａ＿Ｐ０〜７はペイロードを示すデータである。
【００３４】
図６は、エラスティックストア回路７１ａ〜７１ｈの動作例を示すタイミングチャート図である。尚、図では、エラスティックストア回路７１ａ〜７１ｈのうち、その対応するクロックＧ＿ＦＣＬＫが選択されたエラスティック回路のみについての動作を示し、対応するクロックＧ＿ＦＣＬＫが選択されなかったエラスティック回路の動作については図示を省略する。
【００３５】
図６において、エラスティックストア回路７１ａ〜７１ｈは、クロック位相選択部４０により選択した一のクロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）でデータ信号Ｄａｔａ＿Ｐを受信する。次いで、エラスティックストア回路７１ａ〜７１ｈは、クロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）を基準として、データ信号Ｄａｔａ＿Ｐを引き伸ばしたデータ信号Ｄａｔａ＿Ｐ＿１〜４を生成する。本実施の形態では、クロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）の１周期分の長さの各データ信号Ｄａｔａ＿Ｐを、４周期分の長さのデータ信号Ｄａｔａ＿Ｐ＿１〜４へと引き伸ばす。次いで、エラスティックストア回路７１ａ〜７１ｈは、引き伸ばしたデータ信号Ｄａｔａ＿Ｐ＿１〜４を基準クロックＧ＿ＦＣＬＫ＿Ｍでリタイミングし、Ｄａｔａ＿Ｍ０〜７としてＦＩＦＯ部８０へと出力する。これにより、エラスティックストア回路７１ａ〜７１ｈは、データ信号Ｄａｔａ＿ＰをクロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）から基準クロックＧ＿ＦＣＬＫ＿Ｍへと乗せ換え、データ信号Ｄａｔａ＿Ｍを出力する。これにより、エラスティックストア回路７１ａ〜７１ｈは、データ信号Ｄａｔａ＿Ｐを引き伸ばすことで、いずれのクロックＧ＿ＦＣＬＫ＿Ｐによりデータ信号Ｄａｔａ＿Ｐが受信された場合でも、基準クロックＧ＿ＦＣＬＫ＿Ｍにより正確にサンプリングすることができる。
【００３６】
ＦＩＦＯ部８０は、セレクタ８１と、シリアルパラレル変換器（Ｓ／Ｐ変換器）８２とを有する。セレクタ８１は、クロック乗せ換え処理部７０が出力するデータ信号を選択クロックＣＬＫＳＥＬ[ｎ−１：０]に基づきセレクトし、セレクトしたデータをＳ／Ｐ変換器８２に出力する。Ｓ／Ｐ変換器８２は、ＦＩＦＯ部８０においてサンプリングされたシリアルデータを、内部回路用の基準クロックＳＣＬＫに同期させてパラレルデータに変換して出力する。
【００３７】
信号処理回路９０は、Ｓ／Ｐ変換器８２から出力されるパラレルデータに基づいて信号処理（例えば、受信データのパスサーチ等を含む復号化処理）を行い、後段回路（不図示）で用いられる制御信号、或いはデータ信号を生成する。
【００３８】
尚、ＲＦ部２からＤＢＢ部３への伝送信号の送信は、低電圧差動（ＬＶＤＳ）のシリアル信号に変換して同期検出部へと送信することが好ましい。例えば、図７に示すように、Ｐ／Ｓ変換器２２からのシリアル伝送信号を、ドライバ２４により差動増幅し、レシーバ３４により差動信号を受信する。図に示すように、ドライバ２４とレシーバ３４との間を２本の信号線により伝送する。それぞれの信号線において、伝送信号と、伝送信号を反転した信号を伝送する。これにより、低電圧の伝送信号を高速でデータ送受信を行う場合であっても、２本の信号により差分信号を伝送することで、ノイズの耐性を高めることができる。また、ＤＢＢ部３からＲＦ部２への伝送信号の送信についても、低電圧差動（ＬＶＤＳ）のシリアル信号に変換して同期検出部へと送信することが好ましい。例えば、図８に示すように、ＤＢＢ部３からのシリアル伝送信号を、ドライバ３５により差動増幅し、レシーバ２５により差動信号を受信するようにしてもよい。
【００３９】
実施の形態２．
次に、図９を参照して、本実施の形態２にかかる通信装置（具体的には受信装置）の構成について説明する。尚、上述した実施の形態１で図１に示したブロックと同一の構成部分には、同一の符号を付して示す。受信装置は、アンテナ１と、高周波（ＲＦ）部２と、デジタルベースバンド（ＤＢＢ）部３とを有する。尚、アンテナ１と、ＲＦ部２の構成および機能は上述した実施の形態１と同様であり、詳細な説明を省略する。図に示すように、本実施の形態にかかる受信装置は、クロック位相選択部４０がアイ開口率演算部４２を更に有することを特徴とする。
【００４０】
クロック位相選択部４０の、アイ開口率演算部４２は、伝送信号のアイパターンのアイ開口率を計算する。具体的には、アイ開口率演算部４２は、１フレーム目の受信処理において、同期検出部３０の識別結果に基づいて、伝送信号のアイパターンのアイ開口率を計算する。例えば、８個のクロックＧ＿ＦＣＬＫ＿Ｐ［ｎ−１：０］を用いた同期検出処理の結果、同期検出部３０により５個のクロックＧ＿ＦＣＬＫ＿Ｐ１〜５で、同期ワードを正しく検出できたものとする。この検出結果から、アイ開口率演算部４２は、正しく検出できたクロックが占める割合（即ち、５／８＝０．６５）をアイ開口率として計算する。クロック位相選択部４０はアイ開口率を保持するレジスタ等の記憶手段を有しており、アイ開口率演算部４２は、計算したアイ開口率をレジスタ等に記憶する。クロック位相選択部４０は、選択した一のサンプリングクロックと、アイ開口率演算部４２により計算したアイ開口率とに応じて、停止クロックを選択する。従って、クロック位相選択部４０は、計算したアイ開口率の大小に応じて、停止クロックを選択するための所定の位相の個数を決定する。即ち、伝送信号のアイパターンにおいてジッタ成分が占める範囲が大きな場合には（計算したアイ開口率が小さな場合には）、停止クロックの個数は増加する。一方、ジッタ成分が占める範囲が小さな場合には、停止するクロックの個数は減少する。
【００４１】
以上説明したように、フレーム化した伝送信号を同期検出して受信する通信装置において、本発明に係る通信装置は、１フレーム目の受信処理において、複数のクロックを用いて同期を検出すると共に、同期検出したクロックを選択候補クロックとして識別する。次いで、通信装置は、識別した選択候補クロックより伝送信号のサンプリングに使用する一のサンプリングクロックを選択し、選択した一のサンプリングクロックより所定の位相分離れた停止クロックを選択する。次いで、通信装置は、停止クロックの供給を停止する。そして、１フレーム目以降の２フレーム目の受信処理において、通信装置は、停止クロック以外のクロックから同期検出を行う。１フレーム目で最適なサンプリング位相を推定し、２フレーム目以降は自律的に伝送信号のアイパターンのジッタ成分に係るサンプリングクロックを停止する。これにより、２フレーム目以降、複数フレーム期間受信動作に不要と判定される回路の動作を停止し、消費電力を削減することができる。
【００４２】
次に、本発明の効果について説明する。ＬＳＩ中の消費電力は、下記式により表現することができる。Ｐｔは、スイッチング確率を示す。ｆＣＬＫは、動作周波数を示す。ＣＬは、負荷容量を示す。Ｉ０は、電流の補正係数を示す。Ｓは、Ｖｔの補正係数を示す。ここで、右辺第１項は、スイッチング動作による消費電力を示し、第２項は、リーク電力を示す。
【数２】
2010041283.tif 000003
本発明によれば、安全にサンプリング可能なクロックの近辺の位相は動作させ、アイパターンのジッタ成分にサンプリングクロックのクロックエッジがかかるようなクロックは停止する。従って、同期検出処理時に不要と判断した位相のクロック相分を停止することで、ＦＩＦＯ部８０より前段に配置した論理回路（同期検出部３０、クロック乗せ換え処理部７０）を不要に動作させずに済む。このため、数２からも分かるように、不要なクロックｆＣＬＫを停止することで、右辺第１項で消費する電力を削減することができる。
【００４３】
尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明に係るフレーム全体のアイパターンを説明する図である。
【図２】本発明の概略動作を説明する図である。
【図３】本発明の実施の形態１に係る受信装置ブロック図である。
【図４】本発明の実施の形態１に係る同期検出部とクロック乗せ換え処理部のブロック図である。
【図５】本発明の実施の形態１に係るクロックゲート部によるクロックゲーティング動作の様子を説明する図である。
【図６】本発明の実施の形態１に係るエラスティックストア回路の動作例を示すタイミングチャート図である
【図７】本発明の実施の形態１に係るＲＦ部からＤＢＢ部への伝送信号の送受信を示すブロック図である。
【図８】本発明の実施の形態１に係る伝送信号の送受信方法を説明するための図である。
【図９】本発明の実施の形態２に係る受信装置ブロック図である。
【図１０】関連する技術を説明するための図である。
【符号の説明】
【００４５】
１  アンテナ、
２  ＲＦ部、
２１  復調器、
２３  第１のＰＬＬ、
２４  ドライバ、
２５  レシーバ、
３  ＤＢＢ部、
３０  同期検出部、
３１  同期パターン検出ユニット、
３１ａ〜ｈ  同期パターン検出器、
３４  レシーバ、
３５  ドライバ、
４０  クロック位相選択部、
４１  クロック制御部、
４２  アイ開口率演算部、
５０  第２のＰＬＬ回路、
６０  クロックゲート部、
７０  クロック乗せ換え処理部、
７１  エラスティックストアユニット、
７１ａ〜ｈ  エラスティックストア回路、
８０  ＦＩＦＯ部、
８１  セレクタ、
８２  Ｓ／Ｐ変換器、
９０  信号処理回路
【図１】
2010041283.tif 000004
【図２】
2010041283.tif 000005
【図３】
2010041283.tif 000006
【図４】
2010041283.tif 000007
【図５】
2010041283.tif 000008
【図６】
2010041283.tif 000009
【図７】
2010041283.tif 000010
【図８】
2010041283.tif 000011
【図９】
2010041283.tif 000012
【図１０】
2010041283.tif 000013