(57)【要約】【課題】積層構造のセルアレイと周辺回路との配置及び連結とを単純化して、集積度を高めた積層構造の不揮発性メモリ装置、メモリカード及びシステムを提供する。【解決手段】不揮発性メモリ装置は、基板を含む。積層ＮＡＮＤセルアレイは、基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットと、少なくとも１本の信号ラインとを有する。少なくとも１本の信号ラインは、少なくとも１つのＮＡＮＤセットに共通結合するように、基板上に配される。【選択図】図１
2010166055.tif 000002
【特許請求の範囲】
【請求項１】
複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットを有する積層ＮＡＮＤセルアレイと、
前記少なくとも１つのＮＡＮＤセットに共通結合された少なくとも１本の信号ラインと、を含むことを特徴とする積層構造の不揮発性メモリ装置。
【請求項２】
基板をさらに含み、
前記複数のＮＡＮＤストリングは、前記基板上に垂直に積層され、前記少なくとも１本の信号ラインは、前記基板上に配されることを特徴とする請求項１に記載の積層構造の不揮発性メモリ装置。
【請求項３】
前記少なくとも１本の信号ラインは、前記少なくとも１つのＮＡＮＤセットの一端に連結されたビットラインを含むことを特徴とする請求項２に記載の積層構造の不揮発性メモリ装置。
【請求項４】
前記少なくとも１本の信号ラインは、前記少なくとも１つのＮＡＮＤセットの他端に連結された少なくとも１本の共通ソースラインをさらに含むことを特徴とする請求項３に記載の積層構造の不揮発性メモリ装置。
【請求項５】
前記少なくとも１本の信号ラインは、前記少なくとも１つのＮＡＮＤセットに結合された複数のワードラインをさらに含むことを特徴とする請求項３に記載の積層構造の不揮発性メモリ装置。
【請求項６】
各ＮＡＮＤストリングは、複数のメモリセルを含み、前記複数のワードラインは、前記少なくとも１つのＮＡＮＤセットの複数のメモリセルに結合されたことを特徴とする請求項５に記載の積層構造の不揮発性メモリ装置。
【請求項７】
前記少なくとも１本の信号ラインは、前記少なくとも１つのＮＡＮＤセットに結合された複数のストリング選択ラインをさらに含むことを特徴とする請求項３に記載の積層構造の不揮発性メモリ装置。
【請求項８】
各ＮＡＮＤストリングは、複数のストリング選択トランジスタを含み、前記複数のストリング選択ラインは、前記少なくとも１つのＮＡＮＤセットのストリング選択トランジスタに結合されたことを特徴とする請求項７に記載の積層構造の不揮発性メモリ装置。
【請求項９】
前記少なくとも１本の信号ラインは、前記少なくとも１つのＮＡＮＤセットに結合された少なくとも１本の接地選択ラインをさらに含むことを特徴とする請求項３に記載の積層構造の不揮発性メモリ装置。
【請求項１０】
各ＮＡＮＤストリングは、少なくとも１つの接地選択トランジスタを含み、前記少なくとも１本の接地選択ラインは、前記少なくとも１つのＮＡＮＤセットの接地選択トランジスタに結合されたことを特徴とする請求項９に記載の積層構造の不揮発性メモリ装置。
【請求項１１】
前記少なくとも１つのＮＡＮＤセットは、前記基板上に一列に配列された複数セットのＮＡＮＤストリングを含むことを特徴とする請求項２に記載の積層構造の不揮発性メモリ装置。
【請求項１２】
前記少なくとも１本の信号ラインは、複数のビットラインを含み、前記複数のビットラインは、前記複数のＮＡＮＤセットに連結されたことを特徴とする請求項１１に記載の積層構造の不揮発性メモリ装置。
【請求項１３】
前記少なくとも１本の信号ラインは、複数のストリング選択ライン、複数のワードライン、少なくとも１本の接地選択ライン及び共通ソースラインをさらに含み、
前記複数のストリング選択ライン、前記複数のワードライン、前記少なくとも１本の接地選択ライン及び前記共通ソースラインは、前記複数セットのＮＡＮＤストリングに結合されたことを特徴とする請求項１２に記載の積層構造の不揮発性メモリ装置。
【請求項１４】
前記少なくとも１本の信号ラインは、前記積層ＮＡＮＤセルアレイ下に配されたことを特徴とする請求項１ないし１３のうち、いずれか１項に記載の積層構造の不揮発性メモリ装置。
【請求項１５】
前記少なくとも１本の信号ラインは、前記基板上の少なくとも１つの垂直プラグを通じて前記少なくとも１つのＮＡＮＤセットに結合されたことを特徴とする請求項１４に記載の積層構造の不揮発性メモリ装置。
【請求項１６】
前記少なくとも１本の信号ラインは、
前記積層ＮＡＮＤセルアレイ下及び前記基板上に配された少なくとも１本のビットラインと、
前記積層ＮＡＮＤセルアレイ下及び前記少なくとも１本のビットライン上に配された、複数のストリング選択ライン、複数のワードライン、少なくとも１本の接地選択ライン及び共通ソースラインをさらに含むことを特徴とする請求項２に記載の積層構造の不揮発性メモリ装置。
【請求項１７】
前記基板上にコア回路ユニットをさらに含み、前記コア回路ユニットは、前記少なくとも１本の信号ラインと電気的に連結されたことを特徴とする請求項２に記載の積層構造の不揮発性メモリ装置。
【請求項１８】
前記少なくとも１本の信号ラインは、前記積層ＮＡＮＤセルアレイ下に配され、前記コア回路ユニット及び前記少なくとも１本の信号ラインは、前記積層ＮＡＮＤセルアレイ下でのみ互いに連結されることを特徴とする請求項１７に記載の積層構造の不揮発性メモリ装置。
【請求項１９】
前記コア回路ユニットは、前記少なくとも１本の信号ラインのうち、複数のストリング選択ライン、複数のワードライン及び少なくとも１本の接地選択ラインに連結されたロウデコーダを含むことを特徴とする請求項１８に記載の積層構造の不揮発性メモリ装置。
【請求項２０】
前記少なくとも１本の信号ラインは、少なくとも１本のビットラインを含み、前記コア回路ユニットは、前記少なくとも１本のビットラインに連結されたカラムデコーダを含むことを特徴とする請求項１８に記載の積層構造の不揮発性メモリ装置。
【請求項２１】
前記コア回路ユニットは、
前記少なくとも１本の信号ラインの一部に連結されたロウデコーダと、
前記少なくとも１本の信号ラインの他の一部に連結されたカラムデコーダと、
前記カラムデコーダに結合された感知増幅器と、
前記感知増幅器及び前記カラムデコーダのうち、１つに結合されたページバッファと、
前記ロウデコーダ、前記カラムデコーダ及び前記ページバッファに結合された制御ロジックと、を含むことを特徴とする請求項１８に記載の積層構造の不揮発性メモリ装置。
【請求項２２】
基板と、
前記基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットを有する積層ＮＡＮＤセルアレイと、
前記基板上に配され、前記少なくとも１つのＮＡＮＤセットに結合された少なくとも１本の信号ラインと、を含み、
各ＮＡＮＤストリングは、複数のストリング選択トランジスタを含み、
前記少なくとも１本の信号ラインは、
前記少なくとも１つのＮＡＮＤセットの一端に連結されたビットラインと、
前記少なくとも１つのＮＡＮＤセットのストリング選択トランジスタに共通結合された複数のストリング選択ラインと、を含み、
各ＮＡＮＤストリングのストリング選択トランジスタは、少なくとも１つのデプレッションモードのストリング選択トランジスタを含むことを特徴とする積層構造の不揮発性メモリ装置。
【請求項２３】
前記少なくとも１つのＮＡＮＤセットの数は、各ＮＡＮＤストリングのストリング選択トランジスタの数と同じであることを特徴とする請求項２２に記載の積層構造の不揮発性メモリ装置。
【請求項２４】
各ＮＡＮＤストリングのストリング選択トランジスタは、１つのエンハンスメントモードのストリング選択トランジスタ及び残りのデプレッションモードのストリング選択トランジスタを含み、
前記少なくとも１つのＮＡＮＤセットのエンハンスメントモードのストリング選択トランジスタは、前記複数のストリング選択ラインと一対一に結合されたことを特徴とする請求項２３に記載の積層構造の不揮発性メモリ装置。
【請求項２５】
各ＮＡＮＤストリングのストリング選択トランジスタの数は、前記少なくとも１つのＮＡＮＤセットの数より少ないことを特徴とする請求項２２に記載の積層構造の不揮発性メモリ装置。
【請求項２６】
前記少なくとも１つのＮＡＮＤセットのＮＡＮＤストリングの数は、２ｋ個であり、各ＮＡＮＤストリングのストリング選択トランジスタの数は、ｍ個（ｍ＝２ｘｋ）（但し、ｋ＞２）であることを特徴とする請求項２２に記載の積層構造の不揮発性メモリ装置。
【請求項２７】
各ＮＡＮＤストリングのストリング選択トランジスタは、ｋ個のエンハンスメントモードのストリング選択トランジスタ及び残りのデプレッションモードのストリング選択トランジスタを含むことを特徴とする請求項２６に記載の積層構造の不揮発性メモリ装置。
【請求項２８】
各ストリング選択ラインは、前記少なくとも１つのＮＡＮＤセットのＮＡＮＤストリングの２ｋ−１個のエンハンスメントモードのストリング選択トランジスタと結合されたことを特徴とする請求項２７に記載の積層構造の不揮発性メモリ装置。
【請求項２９】
基板と、
前記基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つの第１ＮＡＮＤセット及び前記少なくとも１つの第１ＮＡＮＤセットに対向して配された少なくとも１つの第２ＮＡＮＤセットを有する積層ＮＡＮＤセルアレイと、
前記基板上に配され、前記少なくとも１つの第１ＮＡＮＤセット及び前記少なくとも１つの第２ＮＡＮＤセットのうち、少なくとも１つのＮＡＮＤセットに共通結合された少なくとも１本の信号ラインと、を含むことを特徴とする積層構造の不揮発性メモリ装置。
【請求項３０】
前記少なくとも１本の信号ラインは、前記少なくとも１つの第１ＮＡＮＤセット及び前記少なくとも１つの第２ＮＡＮＤセットの一端に連結された少なくとも１本のビットラインを含むことを特徴とする請求項２９に記載の積層構造の不揮発性メモリ装置。
【請求項３１】
前記少なくとも１本の信号ラインは、前記少なくとも１つの第１ＮＡＮＤセット及び前記少なくとも１つの第２ＮＡＮＤセットの他端に連結された少なくとも１本の共通ソースラインをさらに含むことを特徴とする請求項３０に記載の積層構造の不揮発性メモリ装置。
【請求項３２】
前記少なくとも１つの底信号ラインは、
前記少なくとも１つの第１ＮＡＮＤセットに結合された複数の第１ワードラインと、
前記少なくとも１つの第２ＮＡＮＤセットに結合された複数の第２ワードラインと、をさらに含むことを特徴とする請求項３０に記載の積層構造の不揮発性メモリ装置。
【請求項３３】
前記複数の第１ワードラインは、前記積層ＮＡＮＤセルアレイの下に配され、前記複数の第２ワードラインは、前記積層ＮＡＮＤセルアレイ上に配されたことを特徴とする請求項３２に記載の積層構造の不揮発性メモリ装置。
【請求項３４】
前記少なくとも１つの底信号ラインは、
前記少なくとも１つの第１ＮＡＮＤセットに結合された複数の第１ストリング選択ラインと、
前記少なくとも１つの第２ＮＡＮＤセットに結合された複数の第２ストリング選択ラインと、をさらに含むことを特徴とする請求項３０に記載の積層構造の不揮発性メモリ装置。
【請求項３５】
前記複数の第１ストリング選択ラインは、前記積層ＮＡＮＤセルアレイの下に配され、前記複数の第２ストリング選択ラインは、前記積層ＮＡＮＤセルアレイの上に配されたことを特徴とする請求項３４に記載の積層構造の不揮発性メモリ装置。
【請求項３６】
前記少なくとも１つの底信号ラインは、
前記少なくとも１つの第１ＮＡＮＤセットに共通結合された少なくとも１本の第１接地選択ラインと、
前記少なくとも１つの第２ＮＡＮＤセットに共通結合された少なくとも１本の第２接地選択ラインと、をさらに含むことを特徴とする請求項３０に記載の積層構造の不揮発性メモリ装置。
【請求項３７】
前記少なくとも１本の第１接地選択ラインは、前記積層ＮＡＮＤセルアレイの下に配され、前記少なくとも１本の第２接地選択ラインは、前記積層ＮＡＮＤセルアレイの上に配されたことを特徴とする請求項３６に記載の積層構造の不揮発性メモリ装置。
【請求項３８】
基板と、前記基板上に積層された複数のＮＡＮＤブロックを含み、各ＮＡＮＤブロックは、
前記基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットを有する積層ＮＡＮＤセルアレイと、
前記基板上に配され、前記少なくとも１つのＮＡＮＤセットに共通結合された少なくとも１本の信号ラインと、を含むことを特徴とする積層構造の不揮発性メモリ装置。
【請求項３９】
前記複数のＮＡＮＤブロックのうち、最下層ＮＡＮＤブロックの少なくとも１本の信号ラインは、前記最下層ＮＡＮＤブロックの積層ＮＡＮＤセルアレイ下及び前記基板上に配され、前記最下層ＮＡＮＤブロックの前記少なくとも１つのＮＡＮＤセットに連結された少なくとも１本のビットラインを含むことを特徴とする請求項３８に記載の積層構造の不揮発性メモリ装置。
【請求項４０】
前記複数のＮＡＮＤブロックのうち、最下層ＮＡＮＤブロックの少なくとも１本の信号ラインは、前記最下層ＮＡＮＤブロックの積層ＮＡＮＤセルアレイ下及び前記基板上に配され、前記最下層ＮＡＮＤブロックの前記少なくとも１つのＮＡＮＤセットに連結された少なくとも１本の共通ソースラインを含むことを特徴とする請求項３９に記載の積層構造の不揮発性メモリ装置。
【請求項４１】
各ＮＡＮＤブロックの少なくとも１本の信号ラインは、複数のストリング選択ライン、複数のワードライン、少なくとも１本の接地選択ライン及び少なくとも１本の共通ソースラインを含むことを特徴とする請求項３９に記載の積層構造の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、不揮発性メモリ装置、及びそれを含むメモリカード及びシステムに関する。
【背景技術】
【０００２】
電子製品は、その体積が次第に小さくなりつつも、大容量のデータ処理を要している。これにより、このような電子製品に用いられる不揮発性メモリ装置の体積を縮めつつ、その集積度を高める必要がある。このような点で、従来の平面構造(planar structure)の代りに、積層構造(stacked structure)を有する不揮発性メモリ装置が考慮されている。
しかし、積層構造のセルアレイと周辺回路との配置及び連結が複雑になって、不揮発性メモリ装置の集積度増加に制約が伴う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第２００８−１２６６７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、本発明が解決しようとする技術的課題は、積層構造のセルアレイと周辺回路との配置及び連結を単純化して、集積度を高めた不揮発性メモリ装置を提供するところにある。
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ装置を含むメモリカード及び／または電子システムを提供するところにある。
しかし、前述した技術的課題は、一例として提供されたものであって、本発明が解決しようとする技術的課題が前述した例によって制限されるものではない。
【課題を解決するための手段】
【０００５】
本発明の一態様による不揮発性メモリ装置が次のように提供される。基板が提供される。積層ＮＡＮＤセルアレイは、前記基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットを有する。少なくとも１本の信号ラインは、前記基板上に配され、前記少なくとも１つのＮＡＮＤセットに共通結合される。
【０００６】
前記不揮発性メモリ装置の一例において、前記少なくとも１本の信号ラインは、各ＮＡＮＤセットの一端に共通連結されたビットライン及び／または、前記少なくとも１つのＮＡＮＤセットの他端に共通連結された少なくとも１本の共通ソースラインを含みうる。
【０００７】
前記不揮発性メモリ装置の他の例において、前記少なくとも１本の信号ラインは、前記少なくとも１つのＮＡＮＤセットのストリング選択トランジスタに共通結合された複数のストリング選択ライン、前記少なくとも１つのＮＡＮＤセットのメモリセルに共通結合された複数のワードライン、及び／または、前記少なくとも１つのＮＡＮＤセットの少なくとも１つの接地選択トランジスタに共通結合された少なくとも１本の接地選択ラインをさらに含みうる。
【０００８】
前記不揮発性メモリ装置の他の例において、前記少なくとも１つのＮＡＮＤセットは、前記基板上に一列に配列された複数セットのＮＡＮＤストリングを含みうる。前記少なくとも１本の信号ラインは、複数のビットラインを含み、各ビットラインは各ＮＡＮＤセットに連結されうる。
【０００９】
前記不揮発性メモリ装置の他の例において、前記少なくとも１本の信号ラインは、前記積層ＮＡＮＤセルアレイ下に配され、また前記少なくとも１本の信号ラインは、前記基板上の少なくとも１つの垂直プラグを通じて、前記少なくとも１つのＮＡＮＤセットに結合されうる。
【００１０】
前記不揮発性メモリ装置の他の例において、コア回路ユニットが前記基板上に備えられて、また前記コア回路ユニットは、前記積層ＮＡＮＤセルアレイ下で前記少なくとも１本の信号ラインと電気的に連結されうる。
【００１１】
本発明の他の形態による不揮発性メモリ装置が次のように提供される。基板が備えられる。積層ＮＡＮＤセルアレイは、前記基板上に垂直に積層された少なくとも１つのＮＡＮＤセットを有する。少なくとも１本の信号ラインは、前記基板上に配され、前記少なくとも１つのＮＡＮＤセットに共通結合される。各ＮＡＮＤストリングは複数のストリング選択トランジスタを含む。前記少なくとも１本の信号ラインは、前記少なくとも１つのＮＡＮＤセットの一端に共通連結された少なくとも１本のビットラインと、前記少なくとも１つのＮＡＮＤセットのストリング選択トランジスタに共通結合された複数のストリング選択ラインを含む。各ＮＡＮＤストリングのストリング選択トランジスタは、少なくとも１つのデプレッションモード（ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ）のストリング選択トランジスタを含む。
【００１２】
本発明の他の形態による不揮発性メモリ装置が次のように提供される。基板が備えられる。前記基板上に垂直に積層された少なくとも１つの第１ＮＡＮＤセット及び前記少なくとも１つの第１ＮＡＮＤセットに対向して配された少なくとも１つの第２ＮＡＮＤセットを有する積層ＮＡＮＤセルアレイが備えられる。少なくとも１本の信号ラインは、前記基板上に配され、前記少なくとも１つの第１ＮＡＮＤセット及び前記少なくとも１つの第２ＮＡＮＤセットのうち、少なくとも１つのＮＡＮＤセットに共通結合する。
【００１３】
前記不揮発性メモリ装置の一例において、前記少なくとも１本の信号ラインは、前記少なくとも１つの第１ＮＡＮＤセット及び前記少なくとも１つの第２ＮＡＮＤセットの一端に共通連結された少なくとも１本のビットライン及び／または、前記少なくとも１つの第２ＮＡＮＤセット及び前記少なくとも１つの第２ＮＡＮＤセットの他端に共通連結された少なくとも１本の共通ソースラインを含みうる。
【００１４】
前記不揮発性メモリ装置の他の例において、前記少なくとも１本の信号ラインは、複数の第１及び第２ストリング選択ライン、複数の第１及び第２ワードライン及び少なくとも１つの第１及び第２接地選択ラインをさらに含みうる。また、前記複数の第１ストリング選択ライン、前記複数の第１ワードライン及び前記少なくとも１本の第１接地選択ラインは、前記少なくとも１つの第１ＮＡＮＤセットに共通結合され、前記複数の第２ストリング選択ライン、前記複数の第２ワードライン及び前記少なくとも１本の第２接地選択ラインは、前記少なくとも１つの第２ＮＡＮＤセットに共通結合されうる。
【００１５】
本発明の他の形態による不揮発性メモリ装置が次のように提供される。基板及び前記基板上に積層された複数のＮＡＮＤブロックが備えられる。各ＮＡＮＤブロックは、前記基板上に垂直に積層された少なくとも１つのＮＡＮＤセットを有する積層ＮＡＮＤセルアレイと、前記基板上に配され、前記少なくとも１つのＮＡＮＤセットに共通結合された少なくとも１本の信号ラインを含む。
【００１６】
本発明の他の形態による不揮発性メモリ装置が次のように提供される。基板が備えられる。少なくとも１つのセットの半導体層は、前記基板上に垂直に積層される。複数の制御ゲート電極は、前記少なくとも１つのセットの半導体層の少なくとも一側面上に配され、前記基板上に前記半導体層を横切って垂直に伸びる。少なくとも１本のビットラインは、前記基板上に配され、前記少なくとも１つのセットの半導体層に共通連結される。
【００１７】
本発明の他の形態による不揮発性メモリ装置が提供される。基板が備えられる。少なくとも１つのセットの半導体層は、前記基板上に垂直に積層される。複数の第１制御ゲート電極は、前記少なくとも１つのセットの半導体層の少なくとも一側面上に配され、前記基板上に前記半導体層を横切って垂直に伸びる。複数の第２制御ゲート電極は、前記少なくとも１つのセットの半導体層の前記複数の第１制御ゲート電極とは反対側の他側面上に配され、前記基板上に前記半導体層を横切って垂直に伸びる。少なくとも１本のビットラインは、前記少なくとも１つのセットの半導体層に共通連結される。
【００１８】
前記他の技術的課題を達成するための本発明の一態様によるメモリカードが提供される。前述した実施例のいずれか一態様による不揮発性メモリ装置を含むメモリが提供される。前記メモリを制御するための制御器が提供される。
【００１９】
前記他の技術的課題を達成するための本発明の一態様による電子システムが提供される。前述した実施例のいずれか一態様による不揮発性メモリ装置を含むメモリが提供される。前記メモリとバスを通じて通信するプロセッサーが提供される。前記バスと通信する入出力装置が提供される。
【発明の効果】
【００２０】
本発明の実施例による不揮発性メモリ装置によれば、信号ラインが積層ＮＡＮＤセルアレイの下に配されるために、積層ＮＡＮＤセルアレイと信号ラインとの連結が単純化されうる。これにより、積層ＮＡＮＤセルアレイ領域以外の基板上で信号ラインのための別途の空間を割り当てる必要がなく、また信号ラインの配置のために積層ＮＡＮＤセルアレイを大きくする必要がない。したがって、本実施例による不揮発性メモリ装置は高集積化されうる。
【００２１】
また本発明の実施例による不揮発性メモリ装置によれば、コア回路ユニットと底信号ラインは、積層ＮＡＮＤセルアレイ下で同一または類似のレベルに配されうる。したがって、コア回路ユニットと底信号ラインとの配置及び連結が単純化されうる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例による不揮発性メモリ装置を示す概略的な斜視図である。
【図２】本発明の一実施例による不揮発性メモリ装置を示す回路図である。
【図３】本発明の他の実施例による不揮発性メモリ装置を示す回路図である。
【図４】図３の不揮発性メモリ装置のＮＡＮＤストリングの選択方法を示す回路図である。
【図５】本発明の他の実施例による不揮発性メモリ装置を示す回路図である。
【図６】図５の不揮発性メモリ装置のＮＡＮＤストリングの選択方法を示す回路図である。
【図７】図５の不揮発性メモリ装置のＮＡＮＤストリングの選択方法を示す回路図である。
【図８】図２の不揮発性メモリ装置の動作方法を示す回路図である。
【図９】図２の不揮発性メモリ装置の動作方法を示す回路図である。
【図１０】本発明の一実施例による不揮発性メモリ装置を示す斜視図である。
【図１１】図１０の不揮発性メモリ装置の平面図である。
【図１２】図１１の不揮発性メモリ装置のＸＩＩ−ＸＩＩ’線の断面図である。
【図１３】図１１の不揮発性メモリ装置のＸＩＩＩ−ＸＩＩＩ’線の断面図である。
【図１４】本発明の他の実施例による不揮発性メモリ装置の回路図である。
【図１５】図１４の不揮発性メモリ装置の概略的な平面図である。
【図１６】本発明の他の実施例による不揮発性メモリ装置の概略的な平面図である。
【図１７】本発明の他の実施例による不揮発性メモリ装置の回路図である。
【図１８】本発明の他の実施例による不揮発性メモリ装置の概略的な斜視図である。
【図１９】図１８の不揮発性メモリ装置の概略的な平面図である。
【図２０】本発明の他の実施例による不揮発性メモリ装置の回路図である。
【図２１】本発明の他の実施例による不揮発性メモリ装置の斜視図である。
【図２２】本発明の他の実施例による不揮発性メモリ装置の回路図である。
【図２３】本発明の一実施例による不揮発性メモリ装置の製造方法を示す断面図である。
【図２４】本発明の一実施例による不揮発性メモリ装置の製造方法を示す断面図である。
【図２５】本発明の一実施例による不揮発性メモリ装置の製造方法を示す断面図である。
【図２６】本発明の一実施例による不揮発性メモリ装置の製造方法を示す断面図である。
【図２７】本発明の他の実施例による不揮発性メモリ装置を示す概略的な斜視図である。
【図２８】本発明の他の実施例による不揮発性メモリ装置を示す概略的なブロック図である。
【図２９】本発明の一実施例によるメモリカードを示す概略図である。
【図３０】本発明の一実施例による電子システムを示すブロックである。
【発明を実施するための形態】
【００２３】
以下、添付した図面を参照して本発明による望ましい実施例を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下に開示される実施例に限定されるものではなく、互いに異なる多様な形態に具現され、単に本実施例は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜上、その大きさが誇張されうる。
【００２４】
本発明の実施例で、用語は当業者に周知の意味を有することができる。例えば、少なくとも１つは、最小限１つ、すなわち１つまたはそれ以上の数を意味し、１つまたは複数とも同じ意味として使われうる。
【００２５】
図１は、本発明の一実施例による不揮発性メモリ装置を示す概略的な斜視図である。
図１を参照すれば、基板２１０が備えられる。基板２１０は、半導体材料、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族酸化物半導体を含みうる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含みうる。基板２１０は、バルクウェーハまたはにエピタキシャル層で提供されうる。
【００２６】
積層ＮＡＮＤセルアレイ２５０は、基板２１０上に備えられうる。積層ＮＡＮＤセルアレイ２５０は、基板２１０上に垂直に積層されたＮＡＮＤストリング（図示せず）を含み、その詳細な構造については後述する。
【００２７】
少なくとも１本の信号ライン、例えば、複数の信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０に結合されうる。例えば、信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０下に備えられ、また絶縁層２１５を介在して基板２１０上に備えられうる。信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０と電気的な信号を送受信しうる。例えば、信号ライン２３０は、後述のように、少なくとも１本のビットライン、複数のストリング選択ライン、複数のワードライン、少なくとも１本の接地選択ライン及び／または少なくとも１本の共通ソースラインを含みうる。
【００２８】
信号ライン２３０が積層ＮＡＮＤセルアレイ２５０の下に配される場合、積層ＮＡＮＤセルアレイ２５０と信号ライン２３０の連結は単純化されうる。例えば、積層ＮＡＮＤセルアレイ２５０は、複数の垂直プラグ２４０を通じて、その下の信号ライン２３０と連結されうる。このような構造によれば、信号ライン２３０が基板２１０上で別途の空間を占めず、かつ信号ライン２３０の配置のために、積層ＮＡＮＤセルアレイ２５０を大きくする必要がない。したがって、不揮発性メモリ装置が高集積化されうる。
【００２９】
一方、本実施例の変形例で、信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０上に配されうる。この場合、垂直プラグ２４０は、積層ＮＡＮＤセルアレイ２５０の上方に伸び、信号ライン２３０は垂直プラグ２４０上に配されうる。
【００３０】
本実施例の他の変形例で、信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０の上及び下に分けて配されうる。この場合、信号ライン２３０は、垂直プラグ２４０の上または下に連結されうる。
【００３１】
図２は、本発明の一実施例による不揮発性メモリ装置を示す回路図である。本実施例による不揮発性メモリ装置は、図１の不揮発性メモリ装置の一部構成をさらに具体的に示しうる。
【００３２】
図２を参照すれば、基板（図１の２１０）上に配された、積層ＮＡＮＤセルアレイ２５０と信号ライン２３０との配置及びその連結関係が説明されうる。例えば、信号ライン２３０は、ビットラインＢＬ１、ＢＬ２、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍ、ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎ、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬを含みうる。
【００３３】
例えば、信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０下に配されうる。ビットラインＢＬ１、ＢＬ２は、最下部に配され、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍ、ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎ、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬは、積層ＮＡＮＤセルアレイ２５０及びビットラインＢＬ１、ＢＬ２の間に配列されうる。
【００３４】
積層ＮＡＮＤセルアレイ２５０は垂直積層構造を有する少なくとも１つのＮＡＮＤセット、例えば第１ＮＡＮＤセットＮＳ１及び第２ＮＡＮＤセットＮＳ２を含みうる。第１ＮＡＮＤセットＮＳ１及び第２ＮＡＮＤセットＮＳ２は、基板（図１の２１０）上に一列(row)に配列されうる。一方、積層ＮＡＮＤセルアレイ２５０は、複数のＮＡＮＤセット（図示せず）をさらに含み、それらは基板（図１の２１０）上にマトリックス状に配列されうる。
【００３５】
第１ＮＡＮＤセットＮＳ１及び第２ＮＡＮＤセットＮＳ２は、基板（図１の２１０）上に垂直に互いに積層された複数のＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉを各々含みうる。積層ＮＡＮＤセルアレイ２５０は、垂直に積層されるＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの数を増加させ、メモリ容量を増加させうる。したがって、本実施例による不揮発性メモリ装置は、高集積化されうる。
【００３６】
ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉは、実質的に同じ構造を有し、実質的に基板と平行方向に各々伸びうる。例えば、各ＮＡＮＤストリングＮＬｊは、同層に配された、複数のストリング選択トランジスタＴＳＳ、複数のメモリセルＭＣ及び少なくとも１つの接地選択トランジスタＴＧＳを含みうる。ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳは、メモリセルＭＣを挟んで互いに反対側に配されうる。
【００３７】
第１ビットラインＢＬ１は、第１ＮＡＮＤセットＮＳ１のＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの一端に共通連結され、第２ビットラインＢＬ２は、第２ＮＡＮＤセットＮＳ２のＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの一端に共通連結されうる。共通ソースラインＣＳＬは、第１及び第２ＮＡＮＤセットＮＳ１、ＮＳ２のＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの他端に共通連結され、またメモリセルＭＣのボディ(body)にさらに連結されうる。このような構造で各ビットラインＢＬｊが各ＮＡＮＤセットＮＳｊで共有されるために、ビットラインＢＬ１、ＢＬ２の数が通常の場合に比べて大きく減少し、その構造も単純化されうる。
【００３８】
第１ビットラインＢＬ１及び第２ビットラインＢＬ２は、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの伸び方向と実質的に平行に伸び、共通ソースラインＣＳＬは、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの伸び方向と実質的に垂直に伸びうる。共通ソースラインＣＳＬは、第１及び第２ビットラインＢＬ１、ＢＬ２上に備えられうる。
【００３９】
ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎは、メモリセルＭＣの動作を制御するために備えられうる。複数のワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎは、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉに共通結合されうる。例えば、ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎは、第１及び第２ＮＡＮＤセットＮＳ１、ＮＳ２のメモリセルＭＣに共通結合されうる。例えば、各ワードラインＷＬｊは、その上に積層された該当メモリセルＭＣの制御ゲートに共通連結されうる。
【００４０】
複数のストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍは、ビットラインＢＬ１、ＢＬ２とメモリセルＭＣとの間の信号伝達を制御するために備えられうる。例えば、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍは、各ビットラインＢＬｊの信号を該当ＮＡＮＤセットＮＳｊから分離するためのＭＵＸ（ｍｕｘｉｎｇ）構造を提供しうる。ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍの数ｍは、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの数ｉより小さいか、同じである。
【００４１】
ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍは、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉに共通結合されうる。例えば、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍは、第１及び第２ＮＡＮＤセットＮＳ１、ＮＳ２のストリング選択トランジスタＴＳＳに共通結合されうる。例えば、ストリング選択ラインＳＳＬｊは、その上に積層されたストリング選択トランジスタＴＳＳのゲートに共通連結されうる。
【００４２】
少なくとも１本の接地選択ラインＧＳＬは、メモリセルＭＣと共通ソースラインＣＳＬとの信号連結を制御するように備えられうる。接地選択ラインＧＳＬは、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉに共通結合されうる。例えば、接地選択ラインＧＳＬは第１及び第２ＮＡＮＤセットＮＳ１、ＮＳ２の接地選択トランジスタＴＧＳのゲートに共通連結されうる。ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍ、ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎ及び接地選択ラインＧＳＬは、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉの伸び方向と実質的に垂直に伸び、第１及び第２ビットラインＢＬ１、ＢＬ２上に備えられうる。
【００４３】
一方、本実施例の変形例で、信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０上に配されうる。例えば、ビットラインＢＬ１、ＢＬ２は、最上部に配され、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍ、ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎ、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬは、積層ＮＡＮＤセルアレイ２５０とビットラインＢＬ１、ＢＬ２との間に配列されうる。
【００４４】
本実施例の他の変形例で、信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０の上及び下に分けて配されうる。例えば、ビットラインＢＬ１、ＢＬ２、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍ、ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎ、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬのうち、少なくとも１つは、積層ＮＡＮＤセルアレイ２５０の下に配され、残りは積層ＮＡＮＤセルアレイ２５０の上に配されうる。
【００４５】
図３は、本発明の他の実施例による不揮発性メモリ装置を示す回路図である。図４は、図３の不揮発性メモリ装置のＮＡＮＤストリングの選択方法を示す回路図である。本実施例による不揮発性メモリ装置は、図２の不揮発性メモリ装置の一例として提供され、よって重複説明は省略する。
【００４６】
図３を参照すれば、図示の簡略化のために、第１ＮＡＮＤセットＮＳ１と信号ライン２３０とのみが図示される。ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬ７、ＮＬ８の数は、例示的に８個と示された。しかし、本実施例は、このような数値に制限されるものではない。
【００４７】
ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬ７、ＮＬ８の数とストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ７、ＳＳＬ８の数は、同一でありえる。各ＮＡＮＤストリングＮＬｊ内のストリング選択トランジスタＴＳＳは、少なくとも１つのエンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ）のストリング選択トランジスタＴＳＳＥと少なくとも１つのデプレッションモード（ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ）のストリング選択トランジスタＴＳＳＤを含みうる。例えば、各ＮＡＮＤストリングＮＬｊ内のストリング選択トランジスタＴＳＳは１つのエンハンスメントモードのストリング選択トランジスタＴＳＳＥと残り（７個）のデプレッションモードのストリング選択トランジスタＴＳＳＤ（点線で囲まれる）を含みうる。
【００４８】
ストリング選択トランジスタＴＳＳＥは、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ７、ＳＳＬ８と一対一に結合されうる。例えば、ストリング選択トランジスタＴＳＳＥは、ストリング選択トランジスタＴＳＳ全体の配置で対角線に沿って配されうる。
【００４９】
ストリング選択トランジスタＴＳＳＥは、通常（ｎｏｒｍａｌｌｙ）オフ（ｏｆｆ）状態にあり、該当ストリング選択ラインＳＳＬｊにターンオン（ｔｕｒｎ−ｏｎ）電圧が印加された場合にのみオン（ｏｎ）状態に転換されうる。例えば、ストリング選択トランジスタＴＳＳＥがＮＭＯＳである場合、ターンオン電圧は、スレショルド電圧より大きい正の値を有することができる。一方、ストリング選択トランジスタＴＳＳＤは、通常オン状態にあり、該当ストリング選択ラインＳＳＬｊにターンオフ電圧を印加した場合にのみオフ（ｏｆｆ）状態に転換されうる。例えば、ストリング選択トランジスタＴＳＳＤがＮＭＯＳである場合、ターンオフ電圧はスレショルド電圧より小さな負の値を有することができる。
【００５０】
したがって、各ＮＡＮＤストリングＮＬｊ内のメモリセルＭＣにアクセスするためには、該当ストリング選択トランジスタＴＳＳＥと結合された該当ストリング選択ラインＳＳＬｊにターンオン電圧を印加し、残りのストリング選択ラインにターンオフ電圧（０Ｖ）を印加しうる。
【００５１】
例えば、図４に示されたように、第１ビットラインＢＬ１とＮＡＮＤストリングＮＬ４内のメモリセルＭＣを電気的に連結するためには、該当ストリング選択ラインＳＳＬ４にターンオン電圧Ｖｃｃを印加し、残りのストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３、ＳＳＬ５．．．ＳＳＬ８にターンオフ電圧Ｖｏｆｆ、例えば、０Ｖを印加しうる。図４で、“Ｏ”は、ターンオン状態を示し、“Ｘ”は、ターンオフ状態を示す。この際、第１ビットラインＢＬ１と残りのＮＡＮＤストリングＮＬ１、ＮＬ２、ＮＬ３、ＮＬ５．．．ＮＬ８の電気的な連結は遮断される。
【００５２】
図５は、本発明の他の実施例による不揮発性メモリ装置を示す回路図である。図６及び図７は、図５の不揮発性メモリ装置のＮＡＮＤストリングの選択方法を示す回路図である。本実施例による不揮発性メモリ装置は、図２の不揮発性メモリ装置の一例として提供し、また図３の変形例として提供したので、実施例の重複説明は省略する。
【００５３】
図５を参照すれば、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ５、ＳＳＬ６の数は、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬ７、ＮＬ８の数より小さい。本実施例で、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬ７、ＮＬ８の数は２３個であり、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ５、ＳＳＬ６の数は６個（６＝２ｘ３）である。各ＮＡＮＤストリングＮＬｊのストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ５、ＳＳＬ６は３個のエンハンスメントモードのストリング選択トランジスタＴＳＳＥ及び残り（３個）のデプレッションモードのストリング選択トランジスタＴＳＳＤを含みうる。各ストリング選択ラインＳＳＬｊは、４（２３−１）個のストリング選択トランジスタＴＳＳＥと残り（４個）のデプレッションモードのストリング選択トランジスタＴＳＳＤと結合されうる。
【００５４】
さらに一般化すれば、ＮＡＮＤストリングの数が２ｋ個である場合、ストリング選択ラインの数はｍ個（ｍ＝２ｘｋ）である。各ＮＡＮＤストリングのストリング選択ラインはｋ個のエンハンスメントモードのストリング選択トランジスタＴＳＳＥ及び残り（ｋ個）のデプレッションモードのストリング選択トランジスタＴＳＳＤを含みうる。各ストリング選択ラインは、２ｋ−１個のストリング選択トランジスタＴＳＳＥと残り（２ｋ−１個）のデプレッションモードのストリング選択トランジスタＴＳＳＤと結合されうる。
【００５５】
図５に示されたように、第１ＮＡＮＤセットＮＳ１のストリング選択トランジスタＴＳＳＥとデプレッションモードのストリング選択トランジスタＴＳＳＤは、図の左から右に向かってワードラインＷＬ１に近づくに従って、ＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬ７、ＮＬ８を順次的(sequentially)に半分に分割するように配列されうる。このような配置によれば、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ５、ＳＳＬ６のうち、３本にターンオン電圧を印加し、残りにターンオフ電圧（０Ｖ）を印加すれば、該当する１つのＮＡＮＤストリングにアクセスしうる。
【００５６】
例えば、図６に示されたように、ストリング選択ラインＳＳＬ１、ＳＳＬ４、ＳＳＬ６にターンオン電圧Ｖｃｃを印加し、ストリング選択ラインＳＳＬ２、ＳＳＬ３、ＳＳＬ５にターンオフ電圧Ｖｏｆｆ、例えば、０Ｖを印加することによって、ＮＡＮＤストリングＮＬ８と第１ビットラインＢＬ１とを電気的に連結しうる。この場合、他のＮＡＮＤストリングＮＬ１、．．．ＮＬ７と第１ビットラインＢＬ１との電気的な連結は遮断されうる。
【００５７】
他の例として、図７に示されたように、ストリング選択ラインＳＳＬ２、ＳＳＬ３、ＳＳＬ６にターンオン電圧Ｖｃｃを印加し、ストリング選択ラインＳＳＬ１、ＳＳＬ４、ＳＳＬ５にターンオフ電圧Ｖｏｆｆ、例えば、０Ｖを印加することによって、ＮＡＮＤストリングＮＬ２と第１ビットラインＢＬ１とを電気的に連結しうる。この場合、他のＮＡＮＤストリングＮＬ１、ＮＬ３．．．ＮＬ８と第１ビットラインＢＬ１との電気的な連結は遮断されうる。
【００５８】
ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ５、ＳＳＬ６にターンオン電圧Ｖｃｃが印加された場合を“１”と表示し、ターンオフ電圧Ｖｏｆｆ、例えば、０Ｖが印加された場合を“０”と表示すれば、各ＮＡＮＤストリングＮＬｊを第１ビットラインＢＬ１と連結するための動作条件は次の通りである。ＮＡＮＤストリングＮＬ８を選択する場合には［１００１０１］電圧を、ＮＡＮＤストリングＮＬ７を選択する場合には［１００１１０］電圧を、ＮＡＮＤストリングＮＬ６を選択する場合には［１０１００１］電圧を、ＮＡＮＤストリングＮＬ５を選択する場合には［１０１０１０］電圧を、ＮＡＮＤストリングＮＬ４を選択する場合には［０１０１０１］電圧を、ＮＡＮＤストリングＮＬ３を選択する場合には［０１０１１０］電圧を、ＮＡＮＤストリングＮＬ２を選択する場合には［０１１００１］電圧を、そしてＮＡＮＤストリングＮＬ１を選択する場合には［０１１０１０］電圧を、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬ５、ＳＳＬ６に印加しうる。
【００５９】
表１は、図２の不揮発性メモリ装置の動作条件を示す。図８及び図９は、図２の不揮発性メモリ装置の動作方法を示す回路図である。
【００６０】
【表１】
2010166055.tif 000003
【００６１】
選択されたビットラインＳＥＬ＿ＢＬは、ビットラインＢＬ１、ＢＬ２のうち、選択された少なくとも１つを示し、選択されていないビットラインＵＳＬ＿ＢＬは残りのビットラインを示しうる。選択されたワードラインＳＥＬ＿ＷＬは、ワードラインＷＬ１、ＷＬ２、．．．ＷＬｎ−１、ＷＬｎのうち、選択された少なくとも１つを示し、選択されていないワードラインＵＳＬ＿ＷＬは残りのワードラインを示しうる。
【００６２】
プログラム動作の場合、選択されたビットラインＳＥＬ＿ＢＬに０Ｖを印加し、選択されていないビットラインＵＳＬ＿ＢＬには、チャンネルブースティングのために動作電圧Ｖｃｃを印加し、選択されたワードラインＳＥＬ＿ＷＬにはプログラム電圧Ｖｐｇｍを印加し、選択されていないワードラインＵＳＬ＿ＷＬにはパス電圧Ｖｐａｓｓを印加し、メモリセルＭＣのボディには共通ソースラインＣＳＬを通じて０Ｖを印加しうる。ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍには、図６及び図７を参照して説明したように、該当ＮＡＮＤストリングＮＬｉを選択するようにターンオン電圧Ｖｃｃとターンオフ電圧Ｖｏｆｆの適切な組合わせを印加しうる。接地選択ラインＧＳＬにはターンオフ電圧Ｖｏｆｆを印加しうる。例えば、パス電圧Ｖｐａｓｓは、メモリセルＭＣのスレショルド電圧より大きく、プログラム電圧Ｖｐｇｍはパス電圧Ｖｐａｓｓより大きい。
【００６３】
例えば、図８に示されたように、選択されたメモリセルＭＣ１にデータをプログラムするためには、選択されたワードラインＷＬ２にプログラム電圧Ｖｐｇｍを印加し、選択されていないワードラインＷＬ１、ＷＬ３．．．ＷＬｎ−１、ＷＬｎにパス電圧Ｖｐａｓｓを印加しうる。一方、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍには、前述したように、ＮＡＮＤストリングＮＬ３と第１ビットラインＢＬ１とを電気的に連結するように、［０１０１１０］電圧を印加しうる。この場合、選択されたメモリセルＭＣ１には、Ｆ−Ｎトンネリングを利用して電荷が注入され、他のメモリセルＭＣにはチャンネルブースティングによって電荷注入が遮断されうる。
【００６４】
読み取り動作の場合、選択されたビットラインＳＥＬ＿ＢＬに読み取り電圧Ｖｒｅａｄを印加し、選択されたワードラインＳＥＬ＿ＷＬには基準電圧Ｖｒｅｆを印加し、選択されていないワードラインＵＳＬ＿ＷＬには第２パス電圧Ｖｐａｓｓ２を印加し、メモリセルＭＣのボディには共通ソースラインＣＳＬを通じて０Ｖを印加しうる。ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍには、図６及び図７を参照して説明したように該当ＮＡＮＤストリングＮＬｉを選択するようにターンオン電圧Ｖｃｃとターンオフ電圧Ｖｏｆｆとの適切な組合わせを印加しうる。接地選択ラインＧＳＬには、ターンオン電圧Ｖｃｃを印加しうる。第２パス電圧Ｖｐａｓｓ２はメモリセルＭＣのスレショルド電圧より大きいか、同じであり、パス電圧Ｖｐａｓｓよりは小さい。
【００６５】
例えば、図９に示されたように、選択されたメモリセルＭＣ１のデータ状態を読取るためには選択されたワードラインＷＬ２に基準電圧Ｖｒｅｆを印加し、選択されていないワードラインＷＬ１、ＷＬ３．．．ＷＬｎ−１、ＷＬｎに第２パス電圧Ｖｐａｓｓ２を印加しうる。一方、ストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍ−１、ＳＳＬｍには、前述したように、ＮＡＮＤストリングＮＬ３と第１ビットラインＢＬ１とを電気的に連結するように、［０１０１１０］電圧を印加しうる。この場合、選択されたメモリセルＭＣ１は、そのデータ状態によってターンオンまたはターンオフされうる。したがって、ＮＡＮＤストリングＮＬ３を通じた電流を測定して、選択されたメモリセルＭＣ１のデータ状態を読出しうる。
【００６６】
消去動作の場合、選択されたワードラインＳＥＬ＿ＷＬ及び選択されていないワードラインＵＳＬ＿ＷＬに０Ｖを印加した状態で、メモリセルＭＣのボディＢＤに消去電圧Ｖｅｒｓを印加しうる。このような消去動作で、選択されたビットラインＳＥＬ＿ＢＬ、選択されていないビットラインＵＳＬ＿ＢＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬは、フローティング（ＦＴ）とされる。例えば、共通ソースラインＣＳＬがボディＢＤと結合された場合、共通ソースラインＣＳＬに消去電圧Ｖｅｒｓを印加することによって、メモリセルＭＣのボディＢＤに消去電圧Ｖｅｒｓを印加しうる。これにより、全体メモリセルＭＣ内に保存された電荷がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって同時に除去されうる。
【００６７】
図１０は、本発明の一実施例による不揮発性メモリ装置を示す斜視図である。図１１は、図１０の不揮発性メモリ装置の平面図であり、図１２は、図１１の不揮発性メモリ装置のＸＩＩ−ＸＩＩ’線の断面図であり、図１３は、図１１の不揮発性メモリ装置のＸＩＩＩ−ＸＩＩＩ’線の断面図である。
【００６８】
図１０ないし図１３を参照すれば、第１セットの半導体層１５０ａ及び第２セットの半導体層１５０ｂが基板１１０上に垂直に積層されうる。半導体層１５０ａ、１５０ｂの数は、不揮発性メモリ装置の容量によって適切に選択され、本実施例の範囲を制限しない。半導体層１５０ａ、１５０ｂは、ドレイン領域１５２、ソース領域１５４及びボディ領域１５３を含みうる。例えば、各半導体層１５０ａ、１５０ｂは、一端にドレイン領域１５２及び他端にソース領域１５４を含み、ドレイン領域１５２及びソース領域１５４の周囲にボディ領域１５３を含みうる。ドレイン領域１５２及びソース領域１５４は、ボディ領域１５３とＰＮ接合を形成しうる。
【００６９】
第１ビットライン１２０ａは、第１セットの半導体層１５０ａの一端に共通連結され、第２ビットライン１２０ｂは、第２セットの半導体層１５０ｂの一端に共通連結されうる。例えば、第１ビットライン１２０ａは、第１セットの半導体層１５０ａ及び基板１１０上の絶縁層１１５の間に備えられ、第２ビットライン１２０ｂは、第２セットの半導体層１５０ｂの下及び基板１１０上に備えられうる。第１及び第２ビットライン１２０ａ、１２０ｂは、図１の第１及び第２ビットラインＢＬ１、ＢＬ２に対応しうる。
【００７０】
第１ビットライン１２０ａは、第１コンタクトプラグ１５５を通じて第１セットの半導体層１５０ａのドレイン領域１５２に共通連結され、第２ビットライン１２０ｂは第１コンタクトプラグ１５５を通じて第２セットの半導体層１５０ｂのドレイン領域１５２に共通連結されうる。第１コンタクトプラグ１５５は、第１セットの半導体層１５０ａ及び／または第２セットの半導体層１５０ｂを貫通して基板１１０上に垂直に伸びうる。第１コンタクトプラグ１５５は、第１セットの半導体層１５０ａまたは第２セットの半導体層１５０ｂのドレイン領域１５２と直接接触しうる。
【００７１】
少なくとも１本の共通ソースライン１４０は、半導体層１５０ａ、１５０ｂに共通連結されうる。例えば、共通ソースライン１４０は、半導体層１５０ａ、１５０ｂの下及びビットライン１２０ａ、１２０ｂの上に備えられうる。共通ソースライン１４０は、第２コンタクトプラグ１６０を通じて半導体層１５０ａ、１５０ｂのソース領域１５４及びボディ領域１５３に共通連結されうる。例えば、第２コンタクトプラグ１６０は、半導体層１５０ａ、１５０ｂを貫通してソース領域１５４及びボディ領域１５３に接触すべく、基板１１０上に垂直に伸びうる。第２コンタクトプラグ１６０は、半導体層１５０ａ、１５０ｂを横切って基板１１０上に垂直に伸びうる。共通ソースライン１４０は、図１の共通ソースラインＣＳＬに対応しうる。
【００７２】
複数のストリング選択ゲート電極１７０、少なくとも１つの接地選択ゲート電極１８０及び複数の制御ゲート電極１９０は、半導体層１５０ａ、１５０ｂの側壁(side walls)上に備えられて基板１１０上に垂直に伸びうる。複数のストリング選択ライン１２５、複数のワードライン１３０及び少なくとも１本の接地選択ライン１３５は、半導体層１５０ａ、１５０ｂの下及びビットライン１２０ａ、１２０ｂの上に備えられうる。ストリング選択ライン１２５は、ストリング選択ゲート電極１７０と連結され、ワードライン１３０は、制御ゲート電極１９０と連結され、接地選択ライン１３５は接地選択ゲート電極１８０に連結されうる。
【００７３】
第１セットの半導体層１５０ａと制御ゲート電極１９０との間、及び第２セットの半導体層１５０ｂと制御ゲート電極１９０との間には、複数のストレージ媒体１８５が備えられうる。例えば、ストレージ媒体１８５は、第１及び第２セットの半導体層１５０ａ、１５０ｂ上の複数のトンネリング絶縁層１８１、トンネリング絶縁層１８１上の複数の電荷貯蔵層１８２及び電荷貯蔵層１８２上の複数のブロッキング絶縁層１８３を含みうる。ストレージ媒体１８５は、制御ゲート電極１９０を取り囲むように備えられうる。
【００７４】
電荷貯蔵層１８２は、電荷貯蔵機能を有することができる。例えば、電荷貯蔵層１８２は、トラップタイプであり、例えば、シリコン窒化層、量子ドット（ｑｕａｎｔｕｍ  ｄｏｔｓ）またはナノクリスタル（ｎａｎｏ  ｃｒｙｓｔａｌｓ）を含みうる。量子ドットまたはナノクリスタルは、導電体、例えば、金属または半導体の微細粒子で構成されうる。他の例として、電荷貯蔵層１８２は、フローティングタイプであり、ドーピングされたポーリシリコンと同じ導電体を含みうる。
【００７５】
第１セットの半導体層１５０ａとストリング選択ゲート電極１７０との間、及び第２セットの半導体層１５０ｂとストリング選択ゲート電極１７０との間には、複数のストリング選択ゲート絶縁層１６５が備えられうる。ストリング選択ゲート絶縁層１６５は、ストレージ媒体１８５と同様に、複数の絶縁層１６１、１６２、１６３を含みうる。しかし、本実施例がこれに制限されるものではなく、ストリング選択ゲート絶縁層１６５は、絶縁層１６１、１６２、１６３のうち、１つまたは２つを含みうる。
【００７６】
第１セットの半導体層１５０ａと接地選択ゲート電極１８０との間、及び第２セットの半導体層１５０ｂと接地選択ゲート電極１８０との間には、複数の接地選択ゲート絶縁層１７５が備えられうる。接地選択ゲート絶縁層１７５は、ストレージ媒体１８５と同様に、複数の絶縁層１７１、１７２、１７３を含みうる。しかし、本実施例はこれに制限されるものではなく、接地選択ゲート絶縁層１７５は、絶縁層１７１、１７２、１７３のうち、１つまたは２つを含みうる。
【００７７】
本実施例によれば、半導体層１５０ａ、１５０ｂと信号ライン、例えば、ビットライン１２０ａ、１２０ｂ、ストリング選択ライン１２５、ワードライン１３０、接地選択ライン１３５及び共通ソースライン１４０の連結が垂直連結構造を利用して単純化されうる。したがって、信号ラインと半導体層１２０ａ、１２０ｂとを結合するために、別途の配線構造を配置する必要がないので、本実施例による不揮発性メモリ装置が高集積化されうる。
【００７８】
一方、本実施例の変形例で、信号ライン、例えば、ビットライン１２０ａ、１２０ｂ、ストリング選択ライン１２５、ワードライン１３０、接地選択ライン１３５及び共通ソースライン１４０のうち、少なくとも１つが半導体層１５０ａ、１５０ｂ上に配されうる。
【００７９】
図１４は、本発明の他の実施例による不揮発性メモリ装置を示す斜視図である。図１５は、図１４の不揮発性メモリ装置の平面図である。本実施例による不揮発性メモリ装置は、図１０ないし図１３の不揮発性メモリ装置を参照することができるので、重複説明は省略する。
【００８０】
図１４及び図１５を参照すれば、共通ソースライン１４０は、複数の第２コンタクトプラグ１６０ａを通じて半導体層１５０ａ、１５０ｂのソース領域１５４及びボディ領域１５３に共通結合されうる。例えば、第２コンタクトプラグ１６０ａは、半導体層１５０ａ、１５０ｂの一側面上に配され、半導体層１５０ａ、１５０ｂを横切って基板１１０上に垂直に伸びうる。第２コンタクトプラグ１６０ａの側壁は、半導体層１５０ａ、１５０ｂの一側面からソース領域１５４を貫通してボディ領域１５３内に伸びうる。これにより、第２コンタクトプラグ１６０ａは、ソース領域１５４及びボディ領域１５３と直接接触しうる。
【００８１】
図１６は、本発明の他の実施例による不揮発性メモリ装置の平面図である。本実施例による不揮発性メモリ装置は、図１０ないし図１３の不揮発性メモリ装置を参照することができるので、重複説明は省略する。
【００８２】
図１６を参照すれば、ストレージ媒体１８５ａは、第１セットの半導体層１５０ａと制御ゲート電極１９０との間、及び第２セットの半導体層１５０ｂと制御ゲート電極１９０との間で、制御ゲート電極１９０を横切って伸びるラインタイプで備えられうる。この場合、電荷貯蔵層１８２は、フローティング−タイプではなく、トラップタイプで提供されうる。
【００８３】
ストリング選択ゲート絶縁層１６５ａ及び接地選択ゲート絶縁層１７５ａは、ストレージ媒体１８５ａと連結されるように備えられうる。例えば、同一ラインに配された、ストリング選択ゲート絶縁層１６５ａ、ストレージ媒体１８５ａ及び接地選択ゲート絶縁層１７５ａは、互いに連結されて該当ラインに配された制御ゲート電極１９０の外郭を取り囲む帯状を有することができる。このようなストリング選択ゲート絶縁層１６５ａ、ストレージ媒体１８５ａ及び接地選択ゲート絶縁層１７５ａは、半導体層１５０ａと半導体層１５０ｂとの間のトレンチを埋込むように一体的に形成されうる。
【００８４】
図１７は、本発明の他の実施例による不揮発性メモリ装置の回路図である。本実施例による不揮発性メモリ装置は、図１の不揮発性メモリ装置の変形例に該当するので、重複説明は省略する。
【００８５】
図１７を参照すれば、少なくとも１本のビットラインＢＬ１は、少なくとも１つの第１ＮＡＮＤセットＮＳ１及び少なくとも１つの第２ＮＡＮＤセットＮＳ２に共通連結されうる。第１ＮＡＮＤセットＮＳ１及び第２ＮＡＮＤセットＮＳ２は、ボディを共有するように対向して配されうる。少なくとも１本の共通ソースラインＣＳＬは、第１ＮＡＮＤセットＮＳ１及び第２ＮＡＮＤセットＮＳ２に共通連結されうる。
【００８６】
第１ワードラインＷＬ１ｏ、ＷＬ１２ｏ．．．ＷＬｎｏは、第１ＮＡＮＤセットＮＳ１に共通結合され、第２ワードインＷＬ１ｅ、ＷＬ１２ｅ．．．ＷＬｎｅは、第２ＮＡＮＤセットＮＳ２に共通結合されうる。第１ストリング選択ラインＳＳＬ１ｏ、ＳＳＬ２ｏ．．．ＳＳＬｍｏは、第１ＮＡＮＤセットＮＳ１に共通結合され、第２ストリング選択ラインＳＳＬ１ｅ、ＳＳＬ２ｅ．．．ＳＳＬｍｅは、第２ＮＡＮＤセットＮＳ２に共通結合されうる。第１接地選択ラインＧＳＬｏは、第１ＮＡＮＤセットＮＳ１に共通結合され、第２接地選択ラインＧＳＬｅは、第２ＮＡＮＤセットＮＳ２に共通結合されうる。
【００８７】
第１ストリング選択ラインＳＳＬ１ｏ、ＳＳＬ２ｏ．．．ＳＳＬｍｏ、第１ワードラインＷＬ１ｏ、ＷＬ１２ｏ．．．ＷＬｎｏ、第１接地選択ラインＧＳＬｏ及び共通ソースラインＣＳＬは、第１及び第２ＮＡＮＤセットＮＳ１、ＮＳ２の下に配されうる。第２ストリング選択ラインＳＳＬ１ｅ、ＳＳＬ２ｅ．．．ＳＳＬｍｅ、第２ワードラインＷＬ１ｅ、ＷＬ１２ｅ．．．ＷＬｎｅ及び第２接地選択ラインＧＳＬｅは、第１及び第２ＮＡＮＤセットＮＳ１、ＮＳ２の上に配されうる。
【００８８】
本実施例によれば、第１ＮＡＮＤセットＮＳ１と第２ＮＡＮＤセットＮＳ２を分離して動作させることによってデータ処理容量を増やせる。
【００８９】
本実施例の変形例によれば、第１ストリング選択ラインＳＳＬ１ｏ、ＳＳＬ２ｏ．．．ＳＳＬｍｏ及び第２ストリング選択ラインＳＳＬ１ｅ、ＳＳＬ２ｅ．．．ＳＳＬｍｅは、互いに区別されず、第１ＮＡＮＤセットＮＳ１及び第２ＮＡＮＤセットＮＳ２の上または下に配され、例えば、図２のストリング選択ラインＳＳＬ１、ＳＳＬ２、．．．ＳＳＬｍに代替されうる。同様に、第１接地選択ラインＧＳＬｏ及び第２接地選択ラインＧＳＬｅは区別されず、第１ＮＡＮＤセットＮＳ１及び第２ＮＡＮＤセットＮＳ２の上または下に配され、例えば、図２の接地選択ラインＧＳＬに代替されうる。
【００９０】
この場合、第１ＮＡＮＤセットＮＳ１のメモリセルＭＣ及び第２ＮＡＮＤセットＮＳ２のメモリセルＭＣは、Ｌ第１ワードラインＷＬ１ｏ、ＷＬ１２ｏ．．．ＷＬｎｏと第２ワードラインＷＬ１ｅ、ＷＬ１２ｅ．．．ＷＬｎｅとを分離して動作させることによって、互いに独立して動作しうる。したがって、この場合にも第１ＮＡＮＤセットＮＳ１と第２ＮＡＮＤセットＮＳ２とを分離して動作させることによって、データ処理容量を増やせる。
【００９１】
図１８は、本発明の他の実施例による不揮発性メモリ装置の概略的な斜視図であり、図１９は、図１８の不揮発性メモリ装置の概略的な平面図である。本実施例による不揮発性メモリ装置は、図１７の構造に対応することができ、また図１０ないし図１３の説明を参照しうる。
【００９２】
図１８及び図１９を参照すれば、ビットライン１２０ａ、１２０ｂまたはＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、第１コンタクトプラグ１５５を通じて半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄと連結されうる。共通ソースライン１４０またはＣＳＬは、第２コンタクトプラグ１６０を通じて半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄと連結されうる。
【００９３】
第１制御ゲート電極１９０ａは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの一側面に配され、第２制御ゲート電極１９０ｂは半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの他側面に配されうる。第１制御ゲート電極１９０ａ及び第２制御ゲート電極１９０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの互いに反対側に配されうる。第１制御ゲート電極１９０ａ及び第２制御ゲート電極１９０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄを横切って交互に配されうる。
【００９４】
第１制御ゲート電極１９０ａは、第１ワードライン１３０ａまたはＷＬ１ｏ、ＷＬ１２ｏ．．．ＷＬｎｏに共通連結され、第２制御ゲート電極１９０ｂは、第２ワードライン１３０ｂまたはＷＬ１ｅ、ＷＬ１２ｅ．．．ＷＬｎｅに共通連結されうる。第１ワードライン１３０ａまたはＷＬ１ｏ、ＷＬ１２ｏ．．．ＷＬｎｏは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの下に配され、第２ワードライン１３０ｂまたはＷＬ１ｅ、ＷＬ１２ｅ．．．ＷＬｎｅは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの上に配されうる。
【００９５】
第１ストリング選択ゲート電極１７０ａは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの一側面に配され、第２ストリング選択ゲート電極１７０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの他側面に配されうる。第１ストリング選択ゲート電極１７０ａ及び第２ストリング選択ゲート電極１７０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの互いに反対側に配されうる。第１ストリング選択ゲート電極１７０ａ及び第２ストリング選択ゲート電極１７０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄを横切って交互に配されうる。
【００９６】
第１ストリング選択ゲート電極１７０ａは、第１ストリング選択ライン１２５ａまたはＳＳＬ１ｏ、ＳＳＬ２ｏ．．．ＳＳＬｍｏに共通連結され、第２ストリング選択ゲート電極１７０ｂは、第２ストリング選択ライン１２５ｂまたはＳＳＬ１ｅ、ＳＳＬ２ｅ．．．ＳＳＬｍｅに共通連結されうる。第１ストリング選択ライン１２５ａまたはＳＳＬ１ｏ、ＳＳＬ２ｏ．．．ＳＳＬｍｏは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの下に配され、第２ストリング選択ライン１２５ｂまたはＳＳＬ１ｅ、ＳＳＬ２ｅ．．．ＳＳＬｍｅは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの上に配されうる。
【００９７】
第１接地選択ゲート電極１８０ａは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの一側面に配され、第２接地選択ゲート電極１８０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの他側面に配されうる。第１接地選択ゲート電極１８０ａ及び第２接地選択ゲート電極１８０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの互いに反対側に配されうる。第１接地選択ゲート電極１７０ａ及び第２接地選択ゲート電極１８０ｂは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄを横切って交互に配されうる。
【００９８】
第１接地選択ゲート電極１８０ａは、第１接地選択ライン１３５ａまたはＧＳＬｏに共通連結され、第２接地選択ゲート電極１８０ｂは、第２接地選択ライン１３５ｂまたはＧＳＬｅに共通連結されうる。第１接地選択ライン１３５ａまたはＧＳＬｏは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの下に配され、第２接地選択ライン１３５ｂまたはＧＳＬｅは、半導体層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄの上に配されうる。
【００９９】
表２は、図１８及び図１９の不揮発性メモリ装置の１／２ビットの動作方法を示す表である。
【０１００】
【表２】
2010166055.tif 000004
【０１０１】
１／２ビット動作の場合、第１ワードラインＷＬｏと結合されたメモリセルＭＣにデータを保存しうる。この場合、ビットラインＢＬ、第１ワードラインＷＬｏ、第１ストリング選択ラインＳＳＬｏ、第１接地選択ラインＧＳＬｏ及び共通ソースラインＣＳＬに係る動作は表１と同一である。但し、１／２ビット動作時、第２ワードラインＷＬｅ、第２ストリング選択ラインＳＳＬｅ、第２接地選択ラインＧＳＬｅには、ターンオフ電圧Ｖｏｆｆが印加されうる。
【０１０２】
表３は、図１８及び図１９の不揮発性メモリ装置の２／２ビットの動作方法を示す表である。
【０１０３】
【表３】
2010166055.tif 000005
【０１０４】
２／２ビット動作の場合、第２ワードラインＷＬｅと結合されたメモリセルＭＣにデータを保存しうる。この場合、ビットラインＢＬ、第２ワードラインＷＬｅ、第２ストリング選択ラインＳＳＬｅ、第２接地選択ラインＧＳＬｅ及び共通ソースラインＣＳＬに係る動作は表１と同一である。但し、２／２ビット動作時、第１ワードラインＷＬｏ、第１ストリング選択ラインＳＳＬｏ、第１接地選択ラインＧＳＬｏには、ターンオフ電圧Ｖｏｆｆが印加されうる。
【０１０５】
このような動作方法を利用すれば、単位セル当り少なくとも２ビットのデータを処理しうる。したがって、本実施例による不揮発性メモリ装置はマルチ−ビット動作を支援しうる。
【０１０６】
図２０は、本発明の他の実施例による不揮発性メモリ装置の回路図である。本実施例による不揮発性メモリ装置は、図１の不揮発性メモリ装置を参照し、よって重複説明は省略しうる。
【０１０７】
図２０を参照すれば、複数のＮＡＮＤブロックＮＢ１、ＮＢ２が互いに積層されうる。ＮＡＮＤブロックＮＢ１、ＮＢ２の数は、不揮発性メモリ装置の容量によって適切に選択され、本実施例の範囲を制限しない。ＮＡＮＤブロックＮＢ１、ＮＢ２内の積層ＮＡＮＤセルアレイ及び信号ラインは、図１の説明を参照しうる。但し、ビットラインＢＬ及び共通ソースラインＣＳＬは、ＮＡＮＤブロックＮＢ１、ＮＢ２内のＮＡＮＤストリングＮＬ１、ＮＬ２、．．．ＮＬｉ−１、ＮＬｉに共通連結されうる。
【０１０８】
図２１は、本発明の他の実施例による不揮発性メモリ装置の斜視図である。本実施例による不揮発性メモリ装置は図１９の不揮発性メモリ装置に対応しうる。
【０１０９】
図２１を参照すれば、基板１１０上にＮＡＮＤブロックＮＢ１、ＮＢ２が積層されうる。ＮＡＮＤブロックＮＢ１、ＮＢ２の構造は、図１０ないし図１３の説明を参照しうる。ＮＡＮＤブロックＮＢ１、ＮＢ２の第１コンタクトプラグ１５５は、互いに垂直に連結されうる。また、ＮＡＮＤブロックＮＢ１、ＮＢ２の第２コンタクトプラグ１６０は、互いに垂直に連結されうる。
【０１１０】
しかし、ＮＡＮＤブロックＮＢ１、ＮＢ２の間で、ストリング選択ライン１２５、ワードライン１３０及び接地選択ライン１３５は、互いに絶縁層１１５によって分離されうる。したがって、ＮＡＮＤブロックＮＢ１、ＮＢ２を分離して形成することによって、ストリング選択ライン１２５、ワードライン１３０及び接地選択ライン１３５を形成するための工程で横縦比を低減させることによって、製造信頼性を向上させうる。
【０１１１】
図２２は、本発明の他の実施例による不揮発性メモリ装置の回路図である。本実施例による不揮発性メモリ装置は、図２０の不揮発性メモリ装置の変形された例に該当するので、重複説明は省略する。
【０１１２】
図２２を参照すれば、ＮＡＮＤブロックＮＢ１、ＮＢ２の間で共通ソースラインＣＳＬが分離されて備えられうる。
【０１１３】
図２３ないし図２６は、本発明の一実施例による不揮発性メモリ装置の製造方法を示す断面図である。
【０１１４】
図２３を参照すれば、基板１１０上に絶縁層１１５を形成し、絶縁層１１５上にビットライン１２０ａを形成しうる。ビットライン１２０ａ上に層間絶縁層１２２を形成し、その上にストリング選択ライン１２５、ワードライン１３０、接地選択ライン１３５及び共通ソースライン１４０を形成しうる。次いで、ストリング選択ライン１２５、ワードライン１３０、接地選択ライン１３５及び共通ソースライン１４０を覆うように層間絶縁層１２２を形成しうる。層間絶縁層１２２は、単層として図示されているが、複数の絶縁層の積層構造を含みうる。
【０１１５】
図２４を参照すれば、層間絶縁層１２２を介在して複数の第１半導体層１５０ａを積層しうる。第１半導体層１５０ａは、単結晶のエピタキシャル層であるか、または多結晶層でありうる。
【０１１６】
図２５を参照すれば、第１半導体層１５０ａ内に不純物をドーピングしてドレイン領域１５２及びソース領域１５４を形成しうる。ドレイン領域１５２内に、ビットライン１２０ａ及び共通ソースライン１４０を露出するように、第１半導体層１５０ａを貫通する第１コンタクトホール１５３及び第２コンタクトホール１５６を形成しうる。また、第１半導体層１５０ａの側壁を露出するように、層間絶縁層１５４を貫通して第１半導体層１５０ａを横切って伸びる第３コンタクトホール１５７を形成しうる。第３コンタクトホール１５７は、ストリング選択ライン１２５、ワードライン１３０及び接地選択ライン１３５を各々露出しうる。
【０１１７】
図２６を参照すれば、第１コンタクトホール１５３を埋込むように、第１コンタクトプラグ１５５を形成し、第２コンタクトホール１５６を埋込むように、第２コンタクトプラグ１６０を形成しうる。また、ストリング選択ライン１２５上の第３コンタクトホール１５７内にストリング選択ゲート絶縁層１６５及びストリング選択ゲート電極１７０を形成し、接地選択ライン１４０上の第３コンタクトホール１５７内に接地選択ゲート絶縁層１７５及び接地選択ゲート電極１８０を形成し、ワードライン１３０上の第３コンタクトホール１５７内にストレージ媒体１８５及び制御ゲート電極１９０を形成しうる。
【０１１８】
図２７は、本発明の他の実施例による不揮発性メモリ装置を示す概略的な斜視図である。本実施例による不揮発性メモリ装置は、図１の不揮発性メモリ装置を参照できるので、重複説明は省略しうる。
【０１１９】
図２７を参照すれば、コア回路ユニット２７０が基板２１０上に備えられうる。コア回路ユニット２７０は、積層ＮＡＮＤセルアレイ２５０下に信号ライン２３０と同じレベルまたは類似したレベルに備えられうる。コア回路ユニット２７０と信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０の下でのみ互いに連結されうる。本実施例で、コア回路ユニット２７０と底信号ライン２３０は、積層ＮＡＮＤセルアレイ２５０下に類似したレベルに配されるために、その連結が簡単となる。
【０１２０】
しかし、本実施例の変形例で、信号ライン２３０の少なくとも一部が積層ＮＡＮＤセルアレイ２５０の上に配されうる。この場合、信号ライン２３０の一部は積層ＮＡＮＤセルアレイ２５０を横切ってコア回路ユニット２７０と連結されうる。
【０１２１】
図２８は、本発明の他の実施例による不揮発性メモリ装置２００を示す概略的なブロック図である。例えば、本実施例による不揮発性メモリ装置２００は、図２７の不揮発性メモリ装置の一例として提供されうる。
【０１２２】
図２８を参照すれば、コア回路ユニット２７０は、制御ロジック２７１、ロウデコーダ２７２、カラムデコーダ２７３、感知増幅器２７４及び／またはページバッファ２７５を含みうる。制御ロジック２７１は、ロウデコーダ２７２、カラムデコーダ２７３及び／またはページバッファ２７５と通信しうる。ロウデコーダ２７２は、ストリング選択ラインＳＳＬ、ワードラインＷＬ及び／または接地選択ラインＧＳＬを通じて積層構造のＮＡＮＤセルアレイ２５０と通信しうる。カラムデコーダ２７３は、ビットラインＢＬを通じてＮＡＮＤセルアレイ２５０と通信しうる。感知増幅器２７４は、ＮＡＮＤセルアレイ２５０から信号が出力される場合、カラムデコーダ２７３と連結され、ＮＡＮＤセルアレイ２５０に信号が伝達される場合には、カラムデコーダ２７３と連結されないことがある。
【０１２３】
例えば、制御ロジック２７１は、ローアドレス信号をロウデコーダ２７２に伝達し、ロウデコーダ２７２はこのような信号をデコーディングしてストリング選択ラインＳＳＬ、ワードラインＷＬ及び接地選択ラインＧＳＬを通じてＮＡＮＤセルアレイ２５０にローアドレス信号を伝達しうる。制御ロジック２７１は、カラムアドレス信号をカラムデコーダ２７３またはページバッファ２７５に伝達し、カラムデコーダ２７３は、その信号をデコーディングしてビットラインＢＬを通じてＮＡＮＤセルアレイ２５０にカラムアドレス信号を伝達しうる。積層ＮＡＮＤセルアレイ２５０の信号は、カラムデコーダ２７３を通じて感知増幅器２７４に伝達され、ここで増幅されてページバッファ２７５を経て制御ロジック２７１に伝達しうる。
【０１２４】
図２９は、本発明の一実施例によるメモリカード４００を示す概略図である。
図２９を参照すれば、メモリカード４００は、ハウジング４３０内に制御器４１０とメモリ４２０を含みうる。制御器４１０とメモリ４２０は、電気的な信号を交換しうる。例えば、制御器４１０の命令によって、メモリ４２０と制御器４１０は、データを送受信しうる。これにより、メモリカード４００は、メモリ４２０にデータを保存するか、またはメモリ４２０からデータを外部に出力しうる。
【０１２５】
例えば、メモリ４２０は、前述した実施例による不揮発性メモリ装置のうち、少なくとも１つを含みうる。このようなメモリカード４００は、多様な携帯用機器のデータ記録媒体として利用しうる。例えば、メモリカード４００は、マルチメディアカード（ｍｕｌｔｉ  ｍｅｄｉａ  ｃａｒｄ；ＭＭＣ）またはセキュアデジタル（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌｃａｒｄ；ＳＤ）カードを含みうる。
【０１２６】
図３０は、本発明の一実施例による電子システム５００を示すブロック図である。
図３０を参照すれば、電子システム５００は、プロセッサー５１０、入／出力装置５３０及びメモリチップ５２０を含み、それらは、バス５４０を利用して互いにデータ通信を行える。プロセッサー５１０はプログラムを実行し、システム５００を制御する役割を果たす。入／出力装置５３０は、システム５００のデータを入力または出力するのに利用しうる。システム５００は、入／出力装置５３０を利用して外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換しうる。
【０１２７】
メモリ５２０は、プロセッサー５１０の動作のためのコード及びデータを保存しうる。例えば、メモリ５２０は、前述した実施例による不揮発性メモリ装置のうち、少なくとも１つを含みうる。
【０１２８】
例えば、このような電子システム５００は、メモリ５２０を必要とする多様な電子制御装置を構成し、例えば、モバイルホン（ｍｏｂｉｌｅｐｈｏｎｅ）、ＭＰ３プレーヤー、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、半導体ディスク（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ；ＳＳＤ）または家電製品（ｈｏｕｓｅｈｏｌｄ  ａｐｐｌｉａｎｃｅｓ）に利用されうる。
【０１２９】
発明の特定実施例についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施例に限定されず、本発明の技術的思想内で当業者によって前記実施例を組合わせて実施するなど多様な多くの修正及び変更が可能であるということは明白である。
【符号の説明】
【０１３０】
１１０、２１０；基板
１１５、２１５；絶縁層
１２０ａ；ビットライン
１２２；層間絶縁層
１２５、ＳＳＬ；ストリング選択ライン
１３０、ＷＬ；ワードライン
１３５、ＧＳＬ；接地選択ライン
１４０；共通ソースライン
１５０ａ；第１半導体層
１５２；ドレイン領域
１５３；第１コンタクトホール
１５４；ソース領域
１５５；第１コンタクトプラグ
１５６；第２コンタクトホール
１５７；第３コンタクトホール
１６０；第２コンタクトプラグ
１６５；ストリング選択ゲート絶縁層
１７０；ストリング選択ゲート電極
１７５；接地選択ゲート絶縁層
１８０；接地選択ゲート電極
１８５；ストレージ媒体
１９０；制御ゲート電極
２００；不揮発性メモリ装置
２３０；信号ライン
２４０；垂直プラグ
２５０；積層ＮＡＮＤセルアレイ
２７０；コア回路ユニット
２５０；ＮＡＮＤセルアレイ
２７１；制御ロジック
２７２；ロウデコーダ
２７３；カラムデコーダ
２７４；感知増幅器
２７５；ページバッファ
４００；メモリカード
４１０；制御器
４２０、５２０；メモリ
４３０；ハウジング
５００；電子システム
５１０；プロセッサー
５３０；入／出力装置
５４０；バス
【図１】
2010166055.tif 000006
【図２】
2010166055.tif 000007
【図３】
2010166055.tif 000008
【図４】
2010166055.tif 000009
【図５】
2010166055.tif 000010
【図６】
2010166055.tif 000011
【図７】
2010166055.tif 000012
【図８】
2010166055.tif 000013
【図９】
2010166055.tif 000014
【図１０】
2010166055.tif 000015
【図１１】
2010166055.tif 000016
【図１２】
2010166055.tif 000017
【図１３】
2010166055.tif 000018
【図１４】
2010166055.tif 000019
【図１５】
2010166055.tif 000020
【図１６】
2010166055.tif 000021
【図１７】
2010166055.tif 000022
【図１８】
2010166055.tif 000023
【図１９】
2010166055.tif 000024
【図２０】
2010166055.tif 000025
【図２１】
2010166055.tif 000026
【図２２】
2010166055.tif 000027
【図２３】
2010166055.tif 000028
【図２４】
2010166055.tif 000029
【図２５】
2010166055.tif 000030
【図２６】
2010166055.tif 000031
【図２７】
2010166055.tif 000032
【図２８】
2010166055.tif 000033
【図２９】
2010166055.tif 000034
【図３０】
2010166055.tif 000035