(57)【要約】【課題】センサ用アンプによる遅延に拘わらず複数のセンサからの信号を同期して取得する。【解決手段】材料試験機に設けられる複数のセンサ７，８からの信号を処理する材料試験機のデータ処理装置であって、各センサ７，８に対応してそれぞれ設けられた複数のアンプ１２ａ，１２ｂと、各アンプ１２ａ，１２ｂからの信号をそれぞれ遅延して出力する遅延手段１３ａ，１３ｂと、遅延手段１３ａ，１３ｂを介して出力された信号を取得するデータ取得装置１４とを備え、遅延手段１３ａ，１３ｂは、各センサ７，８から信号が出力されてからデータ取得装置１４に取得されるまでに要する時間が各センサ７，８毎で互いに等しくなるように、各アンプ１２ａ，１２ｂからの信号を個別に遅延して出力する。【選択図】図２
2010117243.tif 000002
【特許請求の範囲】
【請求項１】
材料試験機に設けられる複数のセンサからの信号を処理する材料試験機のデータ処理装置であって、
前記各センサに対応してそれぞれ設けられた複数のアンプと、
前記各アンプからの信号をそれぞれ遅延して出力する遅延手段と、
前記遅延手段を介して出力された信号を取得するデータ取得装置とを備え、
前記遅延手段は、前記各センサから信号が出力されてから前記データ取得装置に取得されるまでに要する時間が各センサ毎で互いに等しくなるように、前記各アンプからの信号を個別に遅延して出力することを特徴とする材料試験機のデータ処理装置。
【請求項２】
請求項１に記載の材料試験機のデータ処理装置において、
前記遅延手段は、
前記各センサと前記各アンプとの間にそれぞれ設けられる複数の遅延回路と、
前記各遅延回路にそれぞれ前記各アンプに対応した遅延時間を設定する遅延時間設定部とを有し、
前記各遅延回路は、前記遅延時間設定部により設定された遅延時間だけ、前記各アンプからの信号をそれぞれ遅延して出力することを特徴とする材料試験機のデータ処理装置。
【請求項３】
請求項１または２に記載の材料試験機のデータ処理装置において、
前記センサは、試験片に負荷される試験力を検出する試験力検出用センサと、試験片の伸びを検出する伸び検出用センサとを含むことを特徴とする材料試験機のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、材料試験によって得られるセンサからの信号を処理する材料試験機のデータ処理装置に関する。
【背景技術】
【０００２】
供試体を負荷するためのパターンを定める設定信号とセンサの検出信号とのタイミングが一致するように、センサからの検出信号を所定時間だけ遅延してサンプリングするようにした装置が知られている（例えば特許文献１参照）。この特許文献１記載の装置では、設定信号と検出信号の位相差を検出し、その位相差に相当する時間だけ遅延してデータをサンプリングする。
【０００３】
【特許文献１】実開平３−１１０３５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、材料試験機には試験力を測定するセンサや伸びを測定するセンサ等、複数のセンサが装着され、これらセンサからの信号は、各センサ毎に個別に設けられたアンプを介してデータ記憶装置に記憶される。しかしながら、アンプからの信号出力には遅延があり、遅延時間はセンサ毎に異なるため、上記特許文献１記載の装置のように単に検出信号を遅延してサンプリングしただけでは、試験力と伸びの関係等、複数のセンサの同期したデータを得ることができない。
【課題を解決するための手段】
【０００５】
本発明は、材料試験機に設けられる複数のセンサからの信号を処理する材料試験機のデータ処理装置であって、各センサに対応してそれぞれ設けられた複数のアンプと、各アンプからの信号をそれぞれ遅延して出力する遅延手段と、遅延手段を介して出力された信号を取得するデータ取得装置とを備え、遅延手段は、各センサから信号が出力されてからデータ取得装置に取得されるまでに要する時間が各センサ毎で互いに等しくなるように、各アンプからの信号を個別に遅延して出力することを特徴とする。
遅延手段が、各センサと各アンプとの間にそれぞれ設けられる複数の遅延回路と、各遅延回路にそれぞれ各アンプに対応した遅延時間を設定する遅延時間設定部とを有するものとし、各遅延回路が、遅延時間設定部により設定された遅延時間だけ、各アンプからの信号をそれぞれ遅延して出力するようにしてもよい。
上記センサは、試験片に負荷される試験力を検出する試験力検出用センサと、試験片の伸びを検出する伸び検出用センサとを含むものであってもよい。
【発明の効果】
【０００６】
本発明によれば、複数のセンサから信号が出力されてからアンプを介してその信号が取得されるまでに要する時間が各センサ毎で互いに等しくなるように、各アンプからの信号を個別に遅延して出力するようにしたので、複数のセンサの同期したデータを得ることができる。
【発明を実施するための最良の形態】
【０００７】
以下、図１〜図５を参照して本発明による材料試験機のデータ処理装置の一実施の形態について説明する。
図１は、本実施の形態に係るデータ処理装置が適用される材料試験機の全体構成を概略的に示す図である。この材料試験機は、試験片ＴＰの引張試験、圧縮試験、曲げ試験等、各種試験を行うことができる万能試験機であり、図では引張試験を行う場合の例を示している。
【０００８】
試験機本体１００は、周面にねじ部が設けられてテーブル１上に立設する一対のねじ棹２と、ねじ棹２に昇降可能に保持されるクロスヘッド３と、ねじ棹２の上端に横架されるヨーク４と、クロスヘッド３とテーブル１との間で試験片ＴＰを把持する上下のつかみ具５，６とを備える。
【０００９】
試験片ＴＰに負荷される試験力はロードセルなどの試験力センサ７で検出され、試験片ＳＰの上下の標点間の変位量は伸びセンサ８で検出される。試験力センサ７と伸びセンサ８からの信号は制御回路１０に入力され、この入力信号に応じて制御回路１０がクロスヘッド駆動用のモータ９を制御し、クロスヘッド３を上昇させて引張試験が行われる。センサ７，８は、アナログ信号を出力するアナログセンサである。制御回路１０は、本実施の形態に係るデータ処理装置を構成する。
【００１０】
図２は、制御回路１０の構成を示すブロック図である。制御回路１０は、電気的校正回路１１ａ，１１ｂと、センサアンプ１２ａ，１２ｂと、プログラマブル遅延回路１３ａ，１３ｂと、データ記憶装置１４と、マイクロコンピュータ１５とを有する。
【００１１】
各センサ７，８からの信号（アナログ信号）は電気的校正回路１１ａ，１１ｂにそれぞれ入力され、各センサ毎に予め定められた校正値に基づき電気的な校正が行われる。校正後の信号はセンサアンプ１２ａ，１２ｂにそれぞれ入力され、センサ７，８の出力が増幅される。各センサアンプ１２ａ，１２ｂの内部には、アナログ回路で構成されたローパスフィルタ、Ａ／Ｄコンバータ、Ａ／Ｄ変換された信号から目的の信号を取り出すデジタルフィルタ、デジタル乗算回路等が設けられている。各センサアンプ１２ａ，１２ｂの内部の構成はセンサアンプ毎に異なり、アナログデータが入力されてからデジタルデータが出力されるまでの遅延時間、つまりアンプ自体の遅延時間もセンサアンプ毎に異なる。
【００１２】
各センサアンプ１２ａ，１２ｂからの信号は、プログラマブル遅延回路１３ａ，１３ｂにそれぞれ入力される。プログラマブル遅延回路１３ａ，１３ｂでは、後述するように各遅延回路毎に定められた遅延時間ｔｓだけ、センサアンプ１２ａ，１２ｂからの信号を遅延して出力する。プログラマブル遅延回路１３ａ，１３ｂから出力された信号はデータ記憶装置１４に記憶される。つまり各センサ７，８の検出データは、電気的校正回路１１ａ，１１ｂ、センサアンプ１２ａ，１２ｂおよびプログラマブル遅延回路１３ａ，１３ｂを介してデータ記憶装置１４に記憶される。
【００１３】
プログラマブル遅延回路１３ａ，１３ｂにおける遅延時間ｔｓの設定について説明する。遅延時間ｔｓは、試験開始前に予めマイクロコンピュータ１５での処理によって設定される。図３は、マイクロコンピュータ１５で実行される処理の一例を示すフローチャートである。このフローチャートに示す処理は、図示しない遅延時間設定用スイッチのオンにより開始される。
【００１４】
ステップＳ１では、遅延時間ｔｓを０に設定する。ステップＳ２では、電気的校正回路１１ａ，１１ｂにそれぞれオン信号を出力し、各電気的校正回路１１ａ，１１ｂから図４（ａ）に示すようなステップ状の波形信号（擬似波形）を発生させる。これによりセンサアンプ１２ａからは波形信号に対応した図４（ｂ）に示すような信号が出力され、センサアンプ１２ｂからは、波形信号に対応した図４（ｄ）に示すような信号が出力されて、これらの出力信号はそれぞれデータ記憶装置１４に記憶される。このとき各センサアンプ１１からの信号は、図４（ａ）の波形信号よりも遅れて出力され、遅延時間ｔａ１，ｔａ２はアンプ毎に異なる。
【００１５】
ステップＳ３では、データ記憶装置１４からの信号を読み取り、センサアンプ１２ａ，１２ｂに波形信号が入力されてから出力されるまでの時間、すなわちアンプ自体の遅延時間ｔａ１，ｔａ２をそれぞれ検出する。なお、遅延時間ｔａ１，ｔａ２は、電気的校正回路１１ａ，１１ｂのオンによりタイマのカウントを開始してから、アンプ１２ａ，１２ｂの出力が０値からピーク値になるまでの中間の値を検出した時間である。
【００１６】
ステップＳ４では、予め定めた目標遅延時間ｔ０からアンプ自体の遅延時間ｔａ１，ｔａ２をそれぞれ減算し、遅延回路１３ａ，１３ｂによる必要な遅延時間ｔｓ１，ｔｓ２をそれぞれ演算する。目標遅延時間ｔ０は、各アンプ１１の遅延時間ｔａ１，ｔａ２のうち、最長のもの（図４ではｔａ２）よりも長い時間（例えば１００ｍｓ）に設定される。
【００１７】
ステップＳ５では、各プログラマブル遅延回路１３ａ，１３ｂにそれぞれこの遅延時間ｔｓ１，ｔｓ２を設定する。これにより試験力センサ用のプログラマブル遅延回路１３ａからは、図４（ｃ）に示すようにアンプ１１に信号が入力されてから遅延時間ｔ０（＝ｔａ１＋ｔｓ１）後に信号が出力され、伸びセンサ用のプログラマブル遅延回路１３ｂからは、図４（ｅ）に示すようにアンプ１１に信号が入力されてから遅延時間ｔ０（＝ｔａ２＋ｔｓ２）後に信号が出力される。なお、もともと遅延時間の発生しないクロスヘッド現在位置などのデータについては、プログラマブル遅延回路の遅延時間ｔｓが目標遅延時間ｔ０に設定される。
【００１８】
プログラマブル遅延回路１３ａ，１３ｂは、例えば図５に示すようなリングバッファにより構成される。リングバッファとは、概念上、環状に配置されたメモリであり、その上を矢印方向に進む書き込みポインタと読み取りポインタとを有する。読み取りポインタは、書き込みポインタが書き込みを開始してから遅延時間ｔｓが経過した後に読み取りを開始する。リングバッファはマイクロコンピュータ１５の外部メモリ内に設置される。リングバッファは、実現させたい遅延時間ｔｓを十分に確保できる長さのメモリにより構成され、書き込みポインタが読み取りポインタを追い越さないように制御される。
【００１９】
以上のように遅延時間ｔｓが設定された本実施の形態に係るデータ処理装置の動作をまとめると次のようになる。引張試験を行うと、試験力センサ７と伸びセンサ８からの検出信号は、それぞれ電気的校正回路１１ａ，１１ｂを介してセンサアンプ１２ａ，１２ｂに入力される。センサアンプ１２ａからは遅延時間ｔａ１後にプログラマブル遅延回路１３ａに検出信号が出力され、センサアンプ１２ｂからは遅延時間ｔａ２にプログラマブル遅延回路１３ｂに検出信号が出力される。
【００２０】
さらにプログラマブル遅延回路１３ａからは遅延時間ｔｓ１後に検出信号が出力され、プログラマブル遅延回路１３ｂからは遅延時間ｔｓ２後に検出信号が出力されて、これらはデータ記憶装置１４に記憶される。これにより各センサ７，８の検出信号は同一の遅延時間ｔ０後にデータ記憶装置１４に記憶されることとなり、試験力と伸びの同期したデータを得ることができる。データ記憶装置１４に記憶されたデータは、データ処理のために用いられ、試験力と伸びの正確な関係を求めることができる。
【００２１】
本実施の形態によれば以下のような作用効果を奏することができる。
（１）各センサ７，８に対応して設けられたセンサアンプ１１ａ，１１ｂからの信号をそれぞれプログラマブル遅延回路１３ａ，１３ｂに入力し、各センサ７，８から信号が出力されてからデータ記憶装置１４に記憶されるまでに要する時間が一定の遅延時間ｔ０となるように、プログラマブル遅延回路１３ａ，１３ｂにおける遅延時間ｔｓ１，ｔｓ２を設定したので、各センサ７，８の検出信号を同一の遅延時間ｔ０後に記憶することができ、複数のセンサ７，８の同期したデータを得ることができる。
（２）試験力センサ７と伸びセンサ８の検出信号を、それぞれプログラマブル遅延回路１３ａ，１３ｂを介して遅延して出力するようにしたので、試験力と伸びの関係等を正確に求めることができる。試験速度が変化しても、試験力と伸びの関係につき、一定の傾きが得られる。
（３）電気的校正回路１１ａ，１１ｂにより擬似波形信号を発生させるとともに、マイクロコンピュータ１５の外部メモリ内に設置したリングバッファによりプログラマブル遅延回路１３ａ，１３ｂを構成するので、追加のハードウェアなしで構成できる。
【００２２】
なお、上記実施の形態では、試験力検出用センサとしての試験力センサ７と、伸び検出用センサとしての伸びセンサ８からの検出信号を処理する例を説明したが、材料試験機に設けられる他のセンサからの検出信号も同様に処理できる。アナログセンサではなくデジタルセンサからの検出信号も同様に処理できる。上記実施の形態では、各アンプ１２ａ，１２ｂの遅延時間ｔａ１，ｔａ２のうち、最長のもの（ｔａ２）よりも長い時間に目標遅延時間ｔ０を設定したが、最長のものと等しい時間に目標遅延時間ｔ０を設定してもよい。
【００２３】
上記実施の形態では、遅延時間設定部としてのマイクロコンピュータ１５からの指令によりプログラマブル遅延回路１３ａ，１３ｂの遅延時間ｔｓを設定したが、各センサ７，８から信号が出力されてからデータ記憶装置１４に記憶されるまでに要する時間が各センサ７，８毎で互いに等しくなるように、各アンプ１２ａ，１２ｂからの信号を個別に遅延して出力するのであれば、遅延手段はいかなるものでもよい。遅延回路１３ａ，１３ｂを介して出力された信号をデータ記憶装置１４で取得し、試験データとして記憶するようにしたが、データ取得装置で試験データを取得するだけでもよい。
【００２４】
なお、上記実施の形態では、各センサ８，９からの信号を目標遅延時間ｔ０だけ遅延して取得するようにしたが、各センサ８，９からの信号を試験機自体の制御に用いる場合には、センサ８，９からの信号に遅延がない方がよい。この場合は、遅延回路１３ａ，１３ｂを介さずに制御用信号として出力すればよい。
【００２５】
以上では、万能試験機に本発明を適用する例を示したが、他の材料試験機にも本発明を同様に適用できる。すなわち、本発明の特徴、機能を実現できる限り、本発明は実施の形態の材料試験機のデータ処理装置に限定されない。
【図面の簡単な説明】
【００２６】
【図１】本実施の形態に係るデータ処理装置が適用される材料試験機の全体構成を示す図。
【図２】図１の制御回路の構成を示すブロック図。
【図３】図２のマイクロコンピュータで実行される処理の一例を示すフローチャート。
【図４】遅延時間の設定の際の信号波形の例を示す図。
【図５】図２のプログラマブル遅延回路の具体例を示す図。
【符号の説明】
【００２７】
７  試験力センサ
８  伸びセンサ
１０  制御回路
１２ａ，１２ｂ  センサアンプ
１３ａ，１３ｂ  プログラマブル遅延回路
１４  データ記憶装置
１５  マイクロコンピュータ
【図１】
2010117243.tif 000003
【図２】
2010117243.tif 000004
【図３】
2010117243.tif 000005
【図４】
2010117243.tif 000006
【図５】
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