(57)【要約】【課題】面積を小さくでき、かつ、消費電流の変化を抑制して安定した動作を行う半導体集積回路の全体消費電流を制御する電流変動制御装置を提供する。【解決手段】電流変動制御装置は、本来的用途に応じて設けられている複数の既存内部回路Bを選択的に活性化させて調整用の消費電流を生じさせる電流制御回路と、内部回路Aのリセット解除およびリセット投入を制御するリセット制御信号を出力するとともに電流制御回路に動作許可を与える動作許可信号を出力するリセット制御回路と、を備える。電流制御回路は、既存内部回路Bに活性化制御信号を出力し、内部回路Aのリセット解除前に既存内部回路Bを順次選択して活性化させることによりこれら既存内部回路Bによる調整用消費電流を徐々に上昇させ、内部回路Aのリセット解除時に既存内部回路Bの活性化を停止させる。【選択図】図1
2010056214.tif 000002
【特許請求の範囲】
【請求項１】
動作状態と停止状態とで電源の安定許容値以上に消費電流が異なる第1内部回路を備えた半導体集積回路の全体の消費電流の変動を制御する電流変動制御装置であって、
前記半導体集積回路の本来的用途に応じて設けられている複数の既存内部回路を選択的に活性化させて前記既存内部回路に調整用の消費電流を生じさせる活性化制御信号を出力する電流制御回路と、
前記第1内部回路のリセット解除およびリセット投入を制御するリセット制御信号を出力するとともに前記リセット制御信号の出力タイミングに応じて前記電流制御回路に動作許可を与える動作許可信号を出力するリセット制御回路と、を備え、
前記リセット制御回路は、前記第1内部回路のリセット解除の前に、前記電流制御回路に動作許可を与え、
前記電流制御回路は、前記動作許可を受けて前記既存内部回路に活性化制御信号を出力し、前記第1内部回路のリセット解除前に前記既存内部回路を順次選択して活性化させることによりこれら既存内部回路による調整用消費電流を徐々に上昇させ、前記第1内部回路のリセット解除時に前記既存内部回路の活性化を停止させる
ことを特徴とする電流変動制御装置。
【請求項２】
請求項1に記載の電流変動制御装置において、
前記リセット制御回路は、前記第1内部回路のリセット投入時に、前記電流制御回路に動作許可を与え、
前記電流制御回路は、前記動作許可を受けて前記既存内部回路に活性化制御信号を出力し、前記第1内部回路のリセット投入時に複数の前記既存内部回路を一時に活性化させることによりこれら既存内部回路による調整用消費電流を一時に上昇させ、その後、前記既存内部回路の活性化を順次選択的に停止させる
ことを特徴とする電流変動制御装置。
【請求項３】
請求項1または請求項2に記載の電流変動制御装置において、
前記リセット制御回路からの動作許可を受けて、前記既存内部回路への入力信号を前記第1内部回路の出力信号から前記電流制御回路の活性化制御信号に切り替えるマルチプレクサを備える
ことを特徴とする電流変動制御回路。
【請求項４】
動作状態と停止状態とで電源の安定許容値以上に消費電流が異なる第1内部回路と、
複数の既存内部回路と、
請求項1から請求項3のいずれかに記載の電流変動制御回路と、を備える半導体集積回路。
【請求項５】
請求項4に記載の半導体集積回路において、
前記既存内部回路は、メモリ回路であり、
前記既存内部回路を活性化させる場合には、前記メモリ回路をチップセレクトバー信号によって選択した状態で任意のアドレスに任意のデータを書き込みまたは読み出しする
ことを特徴とする半導体集積回路。
【請求項６】
動作状態と停止状態とで電源の安定許容値以上に消費電流が異なる第1内部回路を備えた半導体集積回路の全体の消費電流の変動を制御する電流変動制御方法であって、
前記半導体集積回路の本来的用途に応じて設けられている複数の既存内部回路を選択的に活性化させて前記既存内部回路に調整用の消費電流を生じさせる電流制御工程と、
前記第1内部回路のリセット解除およびリセット投入を制御するとともに前記リセット解除あるいはリセット投入のタイミングに応じて前記電流制御工程の動作許可を与えるリセット制御工程と、を備え、
前記リセット制御工程は、前記第1内部回路のリセット解除の前に、前記電流制御工程の動作許可を与え、
前記電流制御工程は、前記動作許可を受けて、前記第1内部回路のリセット解除前に前記既存内部回路を順次選択して活性化させることによりこれら既存内部回路による調整用消費電流を徐々に上昇させ、前記第1内部回路のリセット解除時に前記既存内部回路の活性化を停止させる
ことを特徴とする電流変動制御方法。
【請求項７】
請求項6に記載の電流変動制御方法において、
前記リセット制御工程は、前記第1内部回路のリセット投入時に、前記電流制御工程の動作許可を与え、
前記電流制御工程は、前記動作許可を受けて、前記第1内部回路のリセット投入時に複数の前記既存内部回路を一時に活性化させることによりこれら既存内部回路による調整用消費電流を一時に上昇させ、その後、前記既存内部回路の活性化を順次選択的に停止させる
ことを特徴とする電流変動制御方法。
【請求項８】
動作状態と停止状態とで電源の安定許容値以上に消費電流が異なる第1内部回路を備えた半導体集積回路の全体の消費電流の変動を制御する電流変動制御装置にコンピュータを組み込んで、
このコンピュータを、
前記半導体集積回路の本来的用途に応じて設けられている複数の既存内部回路を選択的に活性化させて前記既存内部回路に調整用の消費電流を生じさせる電流制御手段と、
前記第1内部回路のリセット解除およびリセット投入を制御するとともに前記リセット解除あるいはリセット投入のタイミングに応じて前記電流制御手段の動作許可を与えるリセット制御手段と、して機能させ、
前記リセット制御手段は、前記第1内部回路のリセット解除の前に、前記電流制御手段の動作許可を与え、
前記電流制御手段は、前記動作許可を受けて、前記第1内部回路のリセット解除前に前記既存内部回路を順次選択して活性化させることによりこれら既存内部回路による調整用消費電流を徐々に上昇させ、前記第1内部回路のリセット解除時に前記既存内部回路の活性化を停止させる
ことを特徴とする電流変動制御プログラム。
【請求項９】
請求項8に記載の電流変動制御プログラムにおいて、
前記リセット制御手段は、前記第1内部回路のリセット投入時に、前記電流制御手段の動作許可を与え、
前記電流制御手段は、前記動作許可を受けて、前記第1内部回路のリセット投入時に複数の前記既存内部回路を一時に活性化させることによりこれら既存内部回路による調整用消費電流を一時に上昇させ、その後、前記既存内部回路の活性化を順次選択的に停止させる
ことを特徴とする電流変動制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流変動制御装置、半導体集積回路、電流変動制御方法および電流変動制御プログラムに関し、特にリセット解除時あるいはリセット投入時の電流変動を制御する電流変動制御装置に関する。
【背景技術】
【０００２】
半導体集積回路の高機能化や高速化により消費電流が益々増加する傾向にある。
また、半導体集積回路は一般的にクロック同期で設計されており、内部回路がリセットの状態のときは回路の論理変化は少なく、リセット解除時に一斉に論理変化が生じ、急激な消費電流の増加が発生する。特に大規模半導体集積回路ではリセット解除時に最も急激な消費電流の変化が生じる。
急激な消費電流の変化が発生した場合、電源電圧の降下が生じ誤動作する可能性がある。そこで、安定した電力供給を行うため、リセット解除前の消費電流をリセット解除後の消費電流と同等にする付加回路等を用いる構成が知られている。
【０００３】
背景技術として特許文献１の内容を簡単に説明する。
特許文献１にて開示された電源電圧変動抑制回路100を図6に示す。この電源電圧抑制変動回路100において、ＣＰＵ109はストップクロック端子191から入力されるストップクロック信号の信号レベルに基づき動作状態と休止状態とを切り替える。ＣＰＵ109が消費する付加電流Icは、休止状態のときよりも動作状態のときの方が多くなる。制御回路部120は、電流値制御端子121に入力される電流制御信号に基づきトランジスタ106に流れる電流Itの電流量を制御する。また、制御回路部120は、時定数制御端子122に入力される時定数制御信号に基づきトランジスタ電流Itの変化率を制御する。
【０００４】
図7は、電源電圧変動抑制回路100の動作を示すタイミングチャートである。
図7に示されるように、ＣＰＵ109は、ストップクロック信号がロウレベルであるときに休止状態となり、ストップクロック信号がハイレベルであるときに動作状態となる。そして、電流値制御信号は、ストップクロック信号がハイレベルとなる期間の前後においてロウレベルとなる（タイミングt1〜t4およびタイミングt7〜t9）。また、時定数設定信号は、ストップクロック信号がハイレベルとなる期間を含み、ストップクロック信号がハイレベルとなる期間よりも長い期間の間ハイレベルとなる（タイミングt3〜t8）。
【０００５】
このように制御されたストップクロック信号、電流値制御信号および時定数設定信号によって、トランジスタ106に流れるトランジスタ電流Itは、ＣＰＵ109が消費するＣＰＵ電流Icが増加する前に徐々に増加し、ＣＰＵ電流Icの増加を相殺するように減少する。
また、ＣＰＵ電流Icが減少したとき、トランジスタ電流Itは、ＣＰＵ電流Icの減少を相殺するように増加し、その後徐々に減少する。
つまり、電源電圧変動抑制回路100は、トランジスタ電流Itを用いることで電源ライン102からＣＰＵ109に流れる電流Icの急激な変動を防止して、電源ライン102の電圧変動を抑制する。
【０００６】
図8は、電源電圧変動抑制回路100におけるＣＰＵ端子の電圧波形（電源ライン102の電圧波形）を示す図である。
図8に示されるように、電源電圧変動抑制回路100が無い場合、動作状態と休止状態との切り替わりに応じて電圧波形にオーバーシュートおよびアンダーシュートが発生し、電圧変動の変動幅が大きくなることが分かる。
これに対し、電源電圧変動抑制回路100を設けた場合、電源電圧変動抑制回路100が無い場合の半分程度に電圧変動が抑制される。
【０００７】
【特許文献１】特許第3252827号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記に説明した特許文献1では、急激な消費電流の変化を防止するために、消費電流が少ない期間にリセット解除時と同等の電流を消費させるトランジスタを付加する構成を持っているが、消費電流を発生させる回路を付加しているため、半導体集積回路の面積が増加するという問題がある。そして、電源電圧の降下を発生させるような急激な消費電流の変化に相当する電流を消費させるためには、ＣＰＵ等の論理を構築するトランジスタより面積の大きなトランジスタが必要となり、必要とする消費電流値が大きいほど、その面積を大きくする必要がある。面積の大きなトランジスタを付加すると半導体集積回路の面積も増大してしまうが、近年の更なる大規模化が進む半導体集積回路においては当然に面積の削減が望まれる。
【課題を解決するための手段】
【０００９】
本発明の電流変動制御装置は、動作状態と停止状態とで電源の安定許容値以上に消費電流が異なる第1内部回路を備えた半導体集積回路の全体の消費電流の変動を制御する電流変動制御装置であって、前記半導体集積回路の本来的用途に応じて設けられている複数の既存内部回路を選択的に活性化させて前記既存内部回路に調整用の消費電流を生じさせる活性化制御信号を出力する電流制御回路と、前記第1内部回路のリセット解除およびリセット投入を制御するリセット制御信号を出力するとともに前記リセット制御信号の出力タイミングに応じて前記電流制御回路に動作許可を与える動作許可信号を出力するリセット制御回路と、を備え、前記リセット制御回路は、前記第1内部回路のリセット解除の前に、前記電流制御回路に動作許可を与え、前記電流制御回路は、前記動作許可を受けて前記既存内部回路に活性化制御信号を出力し、前記第1内部回路のリセット解除前に前記既存内部回路を順次選択して活性化させることによりこれら既存内部回路による調整用消費電流を徐々に上昇させ、前記第1内部回路のリセット解除時に前記既存内部回路の活性化を停止させることを特徴とする。
また、本発明では、前記リセット制御回路は、前記第1内部回路のリセット投入時に、前記電流制御回路に動作許可を与え、前記電流制御回路は、前記動作許可を受けて前記既存内部回路に活性化制御信号を出力し、前記第1内部回路のリセット投入時に複数の前記既存内部回路を一時に活性化させることによりこれら既存内部回路による調整用消費電流を一時に上昇させ、その後、前記既存内部回路の活性化を順次選択的に停止させることを特徴とする。
【発明の効果】
【００１０】
本発明の電流制御回路によって既存の内部回路を選択的に活性化させ電流を発生せることにより、第1内部回路のリセット解除時あるいはリセット投入時における電源電圧の急激な降下を回避し、誤動作を防ぐことができる。そして、本発明においては、既存の内部回路を選択的に活性化させることで急激な消費電流の変化を防止しているため、従来技術のように電源電圧の降下を補うほどの電流を消費させることが可能な面積の大きなトランジスタの付加は不要となる。従って、面積の大きなトランジスタの付加による半導体集積回路の面積増大という問題点を解決している。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
本発明の第1実施形態について説明する。
図1は、第1実施形態に係る半導体集積回路90のブロック図である。
なお、半導体集積回路90の用途等は特に限定されるものではなく、本発明の趣旨内で適宜設計されるものであるが、例えば、画像処理用マイコンなどが例として挙げられる。
例えば、画像処理用マイコンの場合、電源の投入によってリセットが解除された後は画像処理を継続的に行うので消費電流の変化は安定しているが、リセット解除時あるいはリセット投入時には最も急激な消費電流の変化が生じるため、安定動作のためには消費電流の制御が必要になる。
【００１２】
半導体集積回路90は、内部回路（Ａ4、Ｂ5、Ｂ6）と、リセット制御回路2と、電流制御回路１と、ＭＵＸ（マルチプレクサ）3と、を備える。
【００１３】
内部回路Ａ4、内部回路Ｂ5、内部回路Ｂ6としては、用途に応じた既知の回路であってもよい。
例えば、半導体集積回路90を画像処理用マイコンとする場合、内部回路Ａ4を所定の画像処理演算回路とし、内部回路Ｂ5、Ｂ6をメモリ回路（ビデオＲＡＭ）とすることが例として挙げられる。
ここで、本実施形態において、内部回路Ａ4は消費電流の制御時に活性化制御の対象としない回路であり、内部回路Ｂ5および内部回路Ｂ6は消費電流の制御時に活性化制御の対象とする回路であるが、具体的な制御動作については後述する。
また、本発明では、内部回路Ａ4が第１内部回路を構成し、内部回路Ｂ5、Ｂ6が既存内部回路を構成している。
【００１４】
リセット制御回路2は、内部回路リセット信号8と、動作許可信号9と、を出力する。
内部回路リセット信号8は、内部回路Ａ4、内部回路Ｂ5および内部回路Ｂ6に入力され、内部回路（Ａ4、Ｂ5、Ｂ6）のリセット投入およびリセット解除を制御するリセット信号である。
動作許可信号9は、電流制御回路１およびMUX3に入力され、電流制御回路１およびMUX3の動作を制御する。
リセット制御回路2が、内部回路Ａ4のリセットを解除すると、内部回路A4によって消費される電流がリセット解除時に急激に増加してしまう。そこで、リセット制御回路2は、内部回路Ａ4のリセットを解除する前には、内部回路Ｂ(5、6)を順次選択的に活性化させるための動作許可信号9を電流制御回路1およびMUX3に出力する。
【００１５】
また一方、リセット制御回路2が内部回路Ａ4にリセット投入を行うと、内部回路Ａ4によって消費される電流がリセット投入時に急激に減少してしまう。そこで、リセット制御回路2は、内部回路Ａ4のリセット投入時には、同時に内部回路Ｂ(5、6)を活性化させた後に順次選択的に動作を停止させるための動作許可信号9を電流制御回路1およびMUX3に出力する。
なお、リセット制御回路2によるこのような動作（リセット制御工程）については図３から図５のタイミングチャートを参照した具体例を用いて後述する。
【００１６】
電流制御回路1は、リセット制御回路2からの動作許可信号9を受けて、内部回路Ｂ5、Ｂ6にそれぞれ活性化制御信号を出力する。
電流制御回路1は、リセット制御回路2から内部回路Aのリセット解除前の動作許可信号9を受けた場合、内部回路Ｂ(5、6)を順次選択的にON状態にするとともに内部回路Aのリセット解除時に内部回路Ｂ(5、6)の動作を停止させる活性化制御信号を出力する。
また一方、電流制御回路1は、リセット制御回路2から内部回路Aのリセット投入時の動作許可信号9を受けた場合、内部回路Aのリセット投入と同時に内部回路Ｂ(5、6)をON状態にするとともにその後順次内部回路Ｂ(5、6)の動作を停止させる活性化制御信号を出力する。
電流制御回路1によるこのような動作（電流制御工程）については図3から図5のタイミングチャートを参照した具体例を用いて後述する。
【００１７】
ＭＵＸ3は、リセット制御回路2からの動作許可信号9を受けて、内部回路Ｂ5、Ｂ6への入力信号を内部回路Ａ4の出力信号から電流制御回路1の出力信号（活性化制御信号）に切り替える。
なお、マルチプレクサ（ＭＵＸ）3は、内部回路Bへの入力信号を切り替えるところ、内部回路Bごとに対にして設けられる。そして、マルチプレクサ（ＭＵＸ）３と内部回路Bとによって、消費電流の制御時に必要に応じて消費電流を増減する電流消費回路７を構成している。
このマルチプレクサ3が信号を切り替えることにより、既存の内部回路Bを調整用の電流消費回路として使用することができる。
【００１８】
ここで、マルチプレクサ（ＭＵＸ）3と内部回路Ｂとの対によって電流消費回路7が構成されている。
また、リセット制御回路２、電流制御回路１およびマルチプレクサ（ＭＵＸ）3によって、半導体集積回路90による消費電流量の変動を制御する電流変動制御手段（電流変動制御装置）91が構成されている。
【００１９】
（実施例1）
次に、本発明を具体的な実施例を用いて説明する。
図2は、第1実施形態における内部回路Ｂ（5、6）としてＲＡＭを用いた場合の具体的構成を示す図である。
このようなＲＡＭを搭載した半導体集積回路90としては例えば画像処理用マイコンがある。
画像処理用マイコンの場合、一般的に、多数のＲＡＭを内蔵しているが、画像処理におけるＲＡＭの活性化率は数％であるため、プログラム実行時の消費電流に占める割合は、その他の内部回路と比較して少ない。
そこで、多数のＲＡＭを内蔵する画像処理用マイコンにおいては、リセット解除時またはリセット投入時の内部回路Ａと同等の電流変動を発生させる内部回路ＢとしてＲＡＭを選択することが好ましい例として挙げられる。
ここで、一般的に一つのＲＡＭによる消費電流は20mA程度であるところ、例えばＲＡＭを64個搭載している画像処理マイコンにおいては、電流制御回路1によってＲＡＭの活性化率を100％に制御した場合、最大で1280mAの電流消費を発生させることが可能となる。
1280mAの消費電流は、プログラム実行時の動作電流と同等規模と仮定できる。
【００２０】
以降、実際に則した構成例として、画像処理マイコンとしての半導体集積回路90が64個のＲＡＭ（例えばビデオＲＡＭ）を搭載し、これらのＲＡＭを活性化制御することで消費電流を制御する場合を例にして説明する。
【００２１】
一般的にＲＡＭは、チップセレクトバー信号（ＣＳＢと称す）、アドレス信号（ＡＤＲと称す）、ライトデータ（ＷＤと称す）、ライトイネーブルバー信号（ＷＥＢと称す）およびクロック信号を入力として持つ。
また、一般的にＲＡＭは、ＣＳＢがインアクティブレベルの時にはスタンバイ状態となってＡＤＲ、ＷＤ、ＷＥＢおよびクロック信号の状態によらず電流を消費しないが、ＣＳＢがアクティブレベルの時にはクロック信号に同期して消費電流が生じる。
以降において、ＣＳＢについてはロウレベルをアクティブレベルとし、ＷＥＢについてはロウレベル時にライト動作、ハイレベル時にリード動作を行うものとする。
【００２２】
図2において、64個のＲＡＭのうちＲＡＭ301およびＲＡＭ302を図示しているが、その他62個のＲＡＭについては記載を省略している。
ここで、ＲＡＭには前記のように複数の信号が入力されるところ、信号ごとにマルチプレクサ（ＭＵＸ）3が設けられている。
そして、マルチプレクサ（ＭＵＸ）3と内部回路ＢであるＲＡＭとの対によって電流消費回路が構成されているところ、まず、ＲＡＭ301を持つ電流消費回路71に関して説明を行う。
【００２３】
ＲＡＭ301には、入力信号としてＣＳＢ19、ＡＤＲ20、ＷＤ21、ＷＥＢ22およびクロック信号10が入力されている。
ＣＳＢ19、ＡＤＲ20、ＷＤ21およびＷＥＢ22は、それぞれ、ＭＵＸ3の出力信号としてＲＡＭに入力される。
ＭＵＸ3は、動作許可信号9を選択信号とし、動作許可信号9がロウレベルの時は内部回路Ａ4からの信号を選択し、動作許可信号9がハイレベルの時は電流制御回路1からの信号を選択してRAM301に出力する。すなわち、動作許可信号9がハイレベルの時、ＲＡＭ301に入力されるＣＳＢ19は電流制御回路1が出力するＣＳＢ201であり、ＡＤＲ20は電流制御回路1が出力するＡＤＲ16であり、ＷＤ21は電流制御回路1が出力するＷＤ17であり、ＷＥＢ22は電流制御回路1が出力するＷＥＢ18となる。
【００２４】
次にＲＡＭ302を有する電流消費回路72について説明する。
活性化される内部回路ＢであるＲＡＭ302を持つ電流消費回路72は、前記ＲＡＭ301を持つ電流消費回路71と同一の構成である。
ＲＡＭ302には、入力信号としてＣＳＢ23、ＡＤＲ24、ＷＤ25、ＷＥＢ26およびクロック信号10が入力される。
ＣＳＢ23、ＡＤＲ24、ＷＤ25およびＷＥＢ26は、それぞれ、ＭＵＸ3からの出力信号としてＲＡＭ302に入力される。
前記ＲＡＭ301を有する電流消費回路71と同様に、動作許可信号9がハイレベルの時、ＲＡＭ302に入力されるＡＤＲ24は電流制御回路1が出力するＡＤＲ16であり、ＷＤ25は電流制御回路1が出力するＷＤ17であり、ＷＥＢ26は電流制御回路1が出力するＷＥＢ18となる。
ここで、電流制御回路１は、ＣＳＢとして、ＲＡＭ301用とＲＡＭ302用とを別々に出力し、電流消費回路72のＲＡＭ302の場合、動作許可信号9がハイレベルの時にＲＡＭ302に入力されるＣＳＢ23は電流制御回路１が出力するＣＳＢ202となり、この点は電流消費回路71のＲＡＭ301の場合と異なる。
【００２５】
なお、図2において記載を省略しているが、残り62個のＲＡＭを各々含む62個の電流消費回路は、ＲＡＭ301やＲＡＭ302を含む電流消費回路と同一構成である。
そして、64個の電流消費回路には、電流制御回路1から共通のＡＤＲ16、ＷＤ17およびＷＥＢ18が供給される。その一方、ＣＳＢはそれぞれの電流消費回路に対してそれぞれ異なるものが入力される。
【００２６】
リセット制御回路2は、内部回路（内部回路Ａ、ＲＡＭ）のリセット信号である内部回路リセット信号8を出力するとともに、電流制御回路１とＭＵＸ3の動作を制御する動作許可信号9を出力する。
【００２７】
電流制御回路1は動作許可信号9を入力として持ち、64個のＲＡＭを選択的に活性化させるための制御信号（活性化制御信号）を出力する。
電流制御回路1は動作許可信号9の入力値によって動作の起動と停止とが制御される。
電流制御回路1が出力する信号は、64個のＲＡＭを個別に活性化させるためにＣＳＢ201から連番でＣＳＢ264まで存在する64本のＣＳＢと、64個のＲＡＭで共通となるＡＤＲ16、ＷＤ17およびＷＥＢ18である。
ここで、ＣＳＢ（201-264）、ＡＤＲ16、ＷＤ17、ＷＥＢ18が、電流制御回路1からＲＡＭに出力される活性化制御信号を構成する。
【００２８】
また、半導体集積回路90は、一般的な半導体集積回路が持つ要素として、発信器回路（ＯＳＣ）15、ＯＳＣ15の出力クロックを逓倍する逓倍回路（ＰＬＬ）14、ＰＬＬ14の出力クロックからクロック信号10を生成するクロックジェネレータ回路（ＣＧ）13、ＯＳＣ15の出力クロックおよびリセット制御回路2の制御信号を入力とし、ＣＧ13およびＰＬＬ14への制御信号を生成するＰＬＬロックアップカウンター12を備える。
【００２９】
次に、第1実施例の動作について具体的に説明する。
まず、一つのRAMによる消費電流をコントロールするための信号制御について説明する。
図3は、ＲＡＭ302に入力される制御信号とＲＡＭ302が発生する消費電流との関係を示す図である。
なお、図3では、動作許可信号9がハイレベルの状態であって、ＭＵＸ3が電流制御回路1からの信号を選択してＲＡＭ302に出力しているとする。
【００３０】
ＲＡＭ302を活性化するには、ＣＳＢ202をロウレベルにし、クロック信号を供給すればよい。
タイミングT300まではＣＳＢ202がハイレベルであるため、ＲＡＭ302はスタンバイ状態にある。この状態では、ＲＡＭ302は、ＡＤＲ16、ＷＤ17およびＷＥＢ18の値によらず電流を消費しない。タイミングT300でＣＳＢ202がロウレベルに立ち下がり、タイミングT300以降、ＣＳＢ202がロウレベルに保持された状態でクロック信号10が供給される。すると、ＲＡＭ302は毎クロック活性化し、ＲＡＭ302を含む電流消費回路7は活性化率100％で電流を消費する。
【００３１】
ここで、図3では、ＡＤＲ16およびＷＤ17が、クロック信号10の変化に合わせて定期的に全ビットハイレベルであるオール１の状態と、全ビットロウレベルであるオール０の状態とを繰り返す場合を示している。
なお、ＲＡＭ302を活性化させる動作としては、上記の例に限らず、例えば、ＡＤＲ16は固定した状態でＷＤ17を変化させることにより、ＲＡＭ302の消費電流を調整することも可能である。
または、ＲＡＭ302の値を保持したい場合には、ＷＥＢ18をハイレベルに固定した状態でリード動作のみを行えばよい。
【００３２】
次に、リセット解除時の全体の消費電流を制御するために、複数のRAMを段階的に活性化させる場合の動作制御について説明する。
図4は、リセット解除の前から複数のＲＡＭを順番に活性化して消費電流をコントロールする場合のタイミングチャートである。
リセット解除前に選択的にＲＡＭ（301、302…）を活性化させるためには、ロウレベルのＣＳＢが供給されるＲＡＭ（301、302…）の個数を徐々に増加させればよい。
【００３３】
図4において、タイミングT00まではＰＬＬロックアップ期間でありＰＬＬ14により出力されるクロック信号10が不安定な期間のため、ＣＧ13が出力するクロック信号10はロウレベルに固定されている。この期間、動作許可信号9はロウレベルである。動作許可信号9がロウレベルのとき、電流制御回路1はリセット状態となる。リセット状態において、電流制御回路1が出力するＣＳＢ201、ＣＳＢ202・・・およびＣＳＢ264を含む64本のＣＳＢはＲＡＭをインアクティブレベルにするハイレベルである。
【００３４】
タイミングT00においてＰＬＬ14のロックアップが終了し、ＣＧ13が出力するクロック信号10は所定の周波数となる。すると、タイミングT00において、動作許可信号9はロウレベルからハイレベルに切り替わる。動作許可信号9がハイレベルになったのを受けて、電流制御回路1は動作を開始する。また、動作許可信号9のハイレベルを受けてＭＵＸ3は、ＲＡＭ（301、302・・・）への制御信号を内部回路Ａ4の出力信号から電流制御回路1の出力信号に切り替える。
【００３５】
そして、タイミングT00からタイミングT01の期間において電流制御回路1は、64本のＣＳＢのうちＲＡＭ301に接続されるＣＳＢ201の１本だけをロウレベルとし、ＲＡＭ301だけを活性化する。続いて、タイミングT01からタイミングT02の期間において電流制御回路1は、64本のＣＳＢのうち、ＲＡＭ301に接続されるＣＳＢ201とＲＡＭ302に接続されるＣＳＢ202の2本だけをロウレベルにし、ＲＡＭ301とＲＡＭ302を活性化する。
【００３６】
タイミングT02以降も電流制御回路1は、電源電圧の降下が発生しない間隔にてロウレベルのＣＳＢの本数を増やすことにより、活性化するＲＡＭの個数を段階的に増加させる。
タイミングT63からタイミングT64の期間は、出力する64本の全てのＣＳＢをロウレベルとし、搭載する64個全てのＲＡＭを活性化させる。
【００３７】
このようにして半導体集積回路の消費電流が徐々に上昇したところで、内部回路Ａ4のリセットが解除される。
タイミングT64においてリセット制御回路2は、動作許可信号9をハイレベルからロウレベルに切り替える。また、内部回路リセット信号8をロウレベルからハイレベルに切り替える。すると、電流制御回路1は、動作許可信号9のロウレベルを受けてリセット状態となる。ＭＵＸ3は、動作許可信号9のロウレベルを受けてＲＡＭへの制御信号を電流制御回路1の出力信号から内部回路Ａ4の出力信号に切り替える。
【００３８】
タイミングT64以降、電流制御回路1により発生される消費電流はゼロとなる。
また、タイミングT64以降、内部回路A４は内部回路リセット信号8のハイレベルを受けてリセット状態から動作状態へと切り替わり、動作に応じた電流を消費する。
【００３９】
次に、内部回路A４のリセット投入時における全体の消費電流を制御するために、総てのRAMを一時に活性化したのちに活性化状態のRAMの数を段階的に少なくしていく場合の動作制御について説明する。
内部回路A4がリセット状態となる際の急激な消費電流の減少を防止するためには、内部回路A4がリセット状態となった後に、活性化状態のＲＡＭを徐々に減少させていけばよい。
【００４０】
図5は、内部回路Ａ4のリセット時に活性化状態のＲＡＭを徐々に減少させていく場合のタイミングチャートである。
タイミングT000において、リセット制御回路2は内部回路リセット信号8をハイレベルからロウレベルにし内部回路Ａ4をリセット状態とする。このとき同時に、リセット制御回路2は、動作許可信号9をロウレベルからハイレベルにする。すると、電流制御回路1が動作を開始するとともに、ＭＵＸ3がＲＡＭ（301、302・・・）への制御信号を電流制御回路1の出力信号に切り替える。
【００４１】
タイミングT000からT001の期間において、電流制御回路1は、出力する64本のＣＳＢをロウレベルとし、64個全てのＲＡＭを活性させる。
タイミングT001以降、電流制御回路1は、ロウレベルであるＣＳＢ（201、202・・・）の本数を徐々に減少させ、活性化状態にあるＲＡＭの個数を電源電圧の降下が発生しない間隔で段階的に減少させる。
タイミングT064において、電流制御回路1は、64本全てのＣＳＢ（201、202・・・）をハイレベルとし、64個全てのＲＡＭの活性化を停止させる。
また、タイミングT064において、リセット制御回路2は動作許可信号9をハイレベルからロウレベルにして電流制御回路1の動作を停止させる。
【００４２】
図５においては搭載するＲＡＭ全てを活性化させる例を記載しているが、活性化させるＲＡＭの個数は内部回路Ａにより発生される消費電流の変化に応じて選択すればよい。
【００４３】
このような構成を備える本実施形態では、内部回路A4のリセットが解除されて内部回路A４による消費電流が急激に増加する前に、ＲＡＭを選択的に活性化して消費電流を発生させる。これにより、内部回路A４のリセット解除時（タイミングT64）における電源電圧の急激な降下を回避し、誤動作を防ぐことができる。
また、内部回路A４がリセット投入されて内部回路A４によって消費される電流が急激に減少する場合でも、一時にRAMを活性化させたのちに活性化ＲＡＭを選択的に減少させて消費電流を緩やかに減少させることで、リセットタイミング（T000）での急激な消費電流の減少を防ぐことができる。
そして、本実施形態では、既存の内部回路であるＲＡＭの活性化状態を選択的に利用することで消費電流の変動制御を行うので、別途に消費電流制御用の大型のトランジスタ等を設ける必要がない。これによって半導体集積回路90を小型化しつつ動作の安定性を両立するという画期的な効果を奏することができる。
【００４４】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
図4および図５においては搭載するＲＡＭの全てを活性化させる例を説明したが、活性化させるＲＡＭの個数は内部回路Ａ４のリセット解除またはリセット投入によって生じる消費電流の変化に応じて選択すればよい。
【００４５】
リセット前のＲＡＭの値を保持したい場合は、電流制御回路1が出力するＲＡＭの制御信号をリード状態となるように制御することにより実現可能である。図２の構成にて、電流制御回路１で選択的に活性化される内部回路ＲＡＭは、活性化の前後で状態を同じに保つことが可能である。
【００４６】
ＲＡＭ以外の内部回路を活性化させて調整用の消費電流を発生させてもよいことはもちろんであり、たとえば、RAMの他タイマー等の周辺回路を選択的に活性化させてもよい。
【００４７】
半導体集積回路のスキャン設計においては、各周辺回路でスキャンチェーンを構築した階層スキャン構造にて設計されることが多く、例えば、電流制御回路1により各周辺回路のスキャンチェーンを制御することにより内部回路を選択的に活性化させることが可能である。
そして、活性化させる周辺回路は、活性化を終了させる前にリセット処理を電流制御回路1にて行うことで、リセット解除後の動作に影響を与えることはない。
リセット処理という状態変化を電流制御回路1にて行うことは、活性化させる周辺回路のリセット信号もＭＵＸ3にて電流制御回路1から制御可能とすることにより実現できる。
【００４８】
上記において、電流制御回路、リセット制御回路はプログラマブルにソフト的に構成してもよいことはもちろんであり、このようにソフト的に構成した場合には設定の変更や高度な制御が可能となる。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体集積回路に係る第1実施形態の構成を示すブロック図。
【図２】第1実施例として、活性化させる内部回路ＢをＲＡＭとした場合の構成を示すブロック図。
【図３】活性化させるＲＡＭへの制御信号のタイミングチャート。
【図４】内部回路Ａのリセット解除を行う場合のタイミングチャート。
【図５】内部回路Ａのリセット投入を行う場合のタイミングチャート。
【図６】従来技術の電源電圧変動抑制回路のブロック図。
【図７】従来技術の電源電圧変動抑制回路の動作を示すタイミングチャート。
【図８】従来技術の電源電圧変動抑制回路におけるＣＰＵ端子の電圧波形。
【符号の説明】
【００５０】
1…電流制御回路、2…リセット制御回路、3…マルチプレクサ（MUX）、4…内部回路Ａ、5、6…内部回路B、7…電流消費回路、8…内部回路リセット信号、9…動作許可信号、10…クロック信号、12…PLLロックアップカウンター、71…電流消費回路、72…電流消費回路、90…半導体集積回路、301、302…ＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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