(57)【要約】【課題】静電チャックによりステージに吸着されたウエハとステージとの擦れによる発塵を抑制して、半導体装置の製造歩留まりを向上させることのできる技術を提供する。【解決手段】静電チャック機能を有するステージの上面にウエハを載せて、５０℃以上のウエハを５０℃よりも低い温度に冷却する際、ステージに備わる内部電極に印加する電圧を段階的に上げていき、ウエハの裏面とステージの上面との接触面積を徐々に増やし、最後に内部電極にチャック電圧を印加してステージの上面にウエハの裏全面を均一に吸着させることにより、ウエハの裏面とステージの上面との擦れによるステージの上面に生じる傷を減少させる。【選択図】図４
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【特許請求の範囲】
【請求項１】
静電チャック機能を有する第１温度のステージの上面に、前記第１温度よりも高い第２温度の半導体ウエハを載せて、前記第２温度よりも低い第３温度まで前記半導体ウエハを冷却する工程を有する半導体装置の製造方法であって、
前記冷却工程では、前記ステージに備わる内部電極に印加する制御電圧を第１電圧から第ｎ（ｎ≧２）電圧まで段階的に高電圧側に変化させることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１温度は−１０℃から室温の範囲であり、前記第２温度は５０℃以上であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第３温度は５０℃よりも低いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記ｎが２の場合、前記第１電圧が印加される時間は、第２電圧が印加される時間よりも長いことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記ｎが３以上の場合、前記第１電圧から前記第（ｎ−１）電圧が印加される合計の時間は、前記第ｎ電圧が印加される時間よりも長いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第１電圧から前記第（ｎ−１）電圧が印加されるそれぞれの時間の最短時間は１〜３秒であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第ｎ電圧が印加される時間は１５秒以下であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記第１電圧から前記第（ｎ−１）電圧が印加される場合の各電圧での前記半導体ウエハの熱収縮が、前記第ｎ電圧が印加される場合の前記半導体ウエハの熱収縮よりも小さいことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記ステージの上面は高誘電体材料によりコーティングされていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記高誘電体材料はＢおよびＮを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、前記冷却工程における前記制御電圧を第１電圧から第ｎ電圧までの変化過程では、前記半導体ウエハの裏面と前記ステージの上面との接触面積が前記変化に伴い増加することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、前記冷却工程は、前記半導体ウエハの表面にチタニウム含有膜を堆積工程の後であって、前記チタニウム含有膜の表面にパラジウム含有膜を堆積する工程の前に実行されることを特徴とする半導体装置の製造方法。
【請求項１３】
静電チャック機構を有する第１温度のステージの上面に、前記第１温度よりも高い第２温度の半導体基板を載せて、前記第２温度よりも低い第３温度まで前記半導体基板を冷却する工程を有する半導体装置の製造方法であって、
前記冷却工程では、前記静電チャック機構の電極に印加する制御電圧を、前記冷却工程の初期時に印加する制御電圧よりも高電圧側に漸次上昇させることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記冷却工程における前記制御電圧の上昇過程では、前記半導体基板の裏面と前記ステージの上面との接触面積が徐々に増加することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記冷却工程は、前記半導体基板の表面にチタニウム含有膜を堆積工程の後であって、前記チタニウム含有膜の表面にパラジウム含有膜を堆積する工程の前に実行されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ウエハを静電チャックによりステージの上面に吸着してウエハを冷却する製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００１−１５２３３５号公報（特許文献１）には、真空中で加熱冷却体に処理対象物を静電吸着させて処理対象物を加熱冷却する際、少なくとも処理対象物の温度が所定の温度に到達するまでの間において、加熱冷却体に設けられた吸着電極に対して、加熱の場合はその印加電圧が累積的に増加し、冷却の場合はその印加電圧が累積的に減少するように所定の電圧を印加させる真空処理方法が開示されている。
【０００３】
また、特開平６−２９１１７４号公報（特許文献２）には、静電チャックの電源を可変電圧源として構成し、ウエハの吸着時には電源電圧を低くしてウエハへのパーティクル付着数を減らし、吸着後の処理時には電源電圧を上昇させて静電チャックの冷却作用を向上させるウエハの吸着、保持方法が開示されている。
【０００４】
また、特開平８−５５９０５号公報（特許文献３）には、静電チャックの前面上の誘電層に、所定の表面粗さと、高真空であっても不活性気体を含めることのできる溝のパターンを設けることによってウエハ温度の均一性を向上させる方法が開示されている。
【０００５】
また、特開平７−３３５５７０号公報（特許文献４）には、プラズマ処理方法において、基板と基板支持電極との間に誘電体層を配置して基板と基板支持電極との間に直流電圧を印加することによって、基板を基板支持電極に静電吸着させる際、直流電圧を変更することによって静電吸着力を変化させ、これにより基板温度を変化させる基板温度の制御方法が開示されている。
【０００６】
また、特開昭６２−２９０１３３号公報（特許文献５）には、一定温度に保持されたステージ上に、少なくとも一対の電極を有する静電チャックを置き、一対の電極間に印加される電圧を変化させて被エッチング物とステージとの間の熱的コンタクトの度合いを変えることにより、被エッチング物の温度を制御するドライエッチング方法が開示されている。
【特許文献１】特開２００１−１５２３３５号公報
【特許文献２】特開平６−２９１１７４号公報
【特許文献３】特開平８−５５９０５号公報
【特許文献４】特開平７−３３５５７０号公報
【特許文献５】特開昭６２−２９０１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体製品の高速化、高密度実装の要求から１９９０年代半ばにはボール格子端子（Ball Grid Array：ＢＧＡ）を採用した表面実装技術が開発され、現在では、ウエハ状態のまま作られる半導体チップと同じサイズのパッケージ、すなわちウエハレベルＣＳＰ（Chip Size Package）の開発が各社各様の構造で進められている。ウエハレベルＣＳＰは、ウエハプロセス（前工程）とパッケージプロセス（後工程）とを一体化した技術であり、チップサイズが縮小するに従いパッケージサイズも縮小することから、ウエハから取得できる半導体チップの個数が増えて、半導体製品の低コスト化を図ることができる。
【０００８】
ところで、ウエハレベルＣＳＰにおけるＦＣ（Flip Chip）−ＢＧＡ接続では、半導体装置の最上層配線である引き出し電極上にバンプ電極が電気的に接続されるが、引き出し電極とバンプ電極との間には、相互拡散を防止するためのＵＢＭ（Under Bump Metal）が形成される。本発明者らは、バンプ電極には低い電気抵抗を得るためにＡｕ（金）めっき膜を用い、ＵＢＭには相互拡散を防止する機能、汎用性またはコスト等を考慮してＴｉ（チタニウム）膜を用いている。なお、Ｔｉ膜の下に、例えばＴｉＮ（窒化チタニウム）膜、Ｃｕ（銅）膜またはＣｒ（クロム）膜等を形成した積層膜を用いることもある。
【０００９】
さらに、ＵＢＭ上には、Ａｕめっき膜の濡れ性を向上させるためにＰｄ（パラジウム）シード層を形成している。これによってバンプ電極とＵＢＭとの強い接続強度を図り、バンプ電極の剥がれを防止することができる。しかしながら、Ｐｄシード層の形成については、以下に説明する種々の技術的課題が存在する。
【００１０】
現在、本発明者らは、Ｐｄシード層をスパッタリング法により形成しているが、５０℃以上の温度のウエハの主面上にＰｄシード層を形成すると、Ｐｄとその下地のＵＢＭを構成するＴｉとが反応するという問題がある。そこで、まず、約２００〜３００℃の温度のウエハの主面上にＴｉ膜をスパッタリング法により成膜し、続いてウエハを、例えば−１０℃に保持されたＥＳＣ（Electron Static Chuck：静電チャック）機能を有するステージの上面に載置し、例えば室温程度に冷却した後、ウエハの主面上にＰｄ膜をスパッタリング法により成膜している。
【００１１】
しかし、高温のウエハを低温のステージの上面に静電チャックにより吸着させて、ウエハの温度を急冷させるため、ウエハの熱膨張や熱収縮などによってウエハの裏面（主面と反対側の面）とステージの上面とがこすれてステージの上面に傷がつき、約１〜５μｍの大きさの異物が発生する。このステージの上面に発生した異物は、ウエハの裏面側に付着し、またはウエハをステージの上面に載置する際に巻き上がり、ウエハの主面側にも付着する。
【００１２】
異物がウエハの裏面側に付着すると、例えばフォトレジスト工程においてデフォーカスが発生し、異物がウエハの主面側に付着すると、例えば素子の形状不良または電極間の接続不良が発生するなど、ステージの上面で発生した異物は、半導体装置の製造歩留まり低下を引き起こす要因の一つとなっている。ここでの異物とは、主にステージの表面をコーティングしている高誘電体材料であり、例えばＢ（ボロン）またはＮ（窒素）などである。
【００１３】
本発明の目的は、静電チャックによりステージに吸着されたウエハとステージとの擦れによる発塵を抑制して、半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、静電チャック機構を有する第１温度のステージの上面に、前記第１温度よりも高い第２温度の半導体基板を載せて、前記第２温度よりも低い第３温度まで前記半導体基板を冷却する工程を有する半導体装置の製造方法であって、前記冷却工程では、前記静電チャック機構の電極に印加する制御電圧を、前記冷却工程の初期時に印加する制御電圧よりも高電圧側に漸次上昇させることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ウエハとステージとの擦れによる発塵を抑制して、ウエハの主面側および裏面側に付着する異物数を低減させつつ、所定の温度まで短時間に冷却することにより、半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
本発明の一実施の形態による電極層に接続するバンプ電極を有する半導体装置の製造方法を図１〜図１０を用いて工程順に説明する。図１は本実施の形態によるＣＭＯＳデバイスおよび多層配線を含む半導体装置の製造工程中の要部断面図、図２は本実施の形態によるＵＢＭおよびシード層を形成する成膜装置の概略平面図、図３は本実施の形態によるバンプ電極を形成する工程の製造プロセスフロー図、図４は本実施の形態による２ステップ静電チャックを用いた半導体ウエハの冷却方法を説明する図、図５および図６は本発明者らが検討した１ステップ静電チャックを用いた半導体ウエハの冷却方法を説明する図、図７は本実施の形態による２ステップ静電チャックを用いた半導体ウエハの冷却方法において半導体ウエハの裏全面に付着する異物数をまとめたグラフ図、図８は図１に続く半導体装置の製造工程中の要部断面図、図９は図８に続く半導体装置の製造工程中の要部断面図、図１０は本実施の形態による３ステップ静電チャックを用いた半導体ウエハの冷却方法を説明する模式的なグラフ図である。
【００２４】
まず、図１に示すように、Ｓｉ（シリコン）単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１の主面に所望する半導体素子を形成する。半導体素子としては、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス、抵抗素子、容量素子等が形成されるが、本実施の形態ではＣＭＯＳデバイスを例示する。なお、ＣＭＯＳデバイスを構成するｐチャネル型のＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００２５】
次に、半導体基板１の主面の素子分離領域に絶縁膜からなる分離部２を形成した後、半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐウェル３を形成し、同様に、ｎ型の導電性を示す不純物をイオン注入してｎウェル４を形成する。続いてｎＭＩＳおよびｐＭＩＳを構成するゲート絶縁膜５およびゲート電極６ｎ，６ｐを形成し、さらにゲート電極６ｎ，６ｐの側壁にサイドウォール７を形成する。続いてゲート電極６ｎの両側のｐウェル３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域８をゲート電極６ｎおよびサイドウォール７に対して自己整合的に形成する。同様に、ゲート電極６ｐの両側のｎウェル４にｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域９をゲート電極６ｐおよびサイドウォール７に対して自己整合的に形成する。
【００２６】
次に、半導体基板１の主面上に絶縁膜１０を形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜１０を加工して接続孔１１を形成する。この接続孔１１はｎ型半導体領域８上またはｐ型半導体領域９上などの必要部分に形成する。続いて接続孔１１の内部に、例えばＷ（タングステン）を主導体とするプラグ１２を形成した後、プラグ１２に接続する第１層目の配線Ｍ１を形成する。配線Ｍ１は、例えばＣｕを主導体とし、シングルダマシン法により形成される。さらに上層の第２層目の配線Ｍ２から第６層目の配線Ｍ６を形成する。配線Ｍ２〜Ｍ５は、例えばＣｕを主導体とし、デュエルダマシン法により形成される。配線Ｍ６は、例えばＡｌ（アルミニウム）を主導体とし、半導体基板１の主面上に堆積されたＡｌ膜をレジストパターンをマスクとしたエッチングにより加工することにより形成される。配線Ｍ６の厚さは、例えば１μｍである。なお、本実施の形態では、第６層目の配線Ｍ６はＡｌを主導体とするとしたが、Ｃｕを主導体とすることもできる。また配線層を６層としたが、層数はこれに限定されるものではない。
【００２７】
次に、半導体基板１の主面上に窒化シリコン膜１３ａを形成し、窒化シリコン膜１３ａ上に酸化シリコン膜１３ｂを形成する。これら窒化シリコン膜１３ａおよび酸化シリコン膜１３ｂは、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜１４として機能する。続いてレジストパターンをマスクとしたエッチングにより酸化シリコン膜１３ｂおよび窒化シリコン膜１３ａを順次加工して、第６層目の配線Ｍ６の一部であるボンディングパッド部Ｍ６ａを露出させる第１開口部Ｃ１を形成する。
【００２８】
次に、第１開口部Ｃ１を介してボンディングパッド部Ｍ６ａに接続する第１金属膜１５を半導体基板１の主面上に形成した後、第１金属膜１５上に第２金属膜１６を形成する。第１金属膜１５としては、Ａｕの拡散を抑制するバリアメタルとして機能する他に、接触電気抵抗が低く、シート抵抗が低い等の性質を有する金属膜、例えばＴｉ膜、ＴｉＮ膜、Ｃｕ膜、Ｃｒ膜、Ｗ膜、ＴｉＷ（チタニウムタングステン）膜またはＴａ（タンタル）膜等、若しくはこれらを組み合わせた積層膜が用いられる。第１金属膜１５は、例えばスパッタリング法により形成され、その厚さは、例えば０．１５〜０．２μｍである。第１金属膜１５は、後の製造工程で加工されてＵＢＭを構成する。
【００２９】
第２金属膜１６としては、バンプ電極を形成する際の濡れ性を向上させて、バンプ電極の材料を成長しやすくする金属膜、例えばＰｄ膜等が用いられる。第２金属膜１６は、例えばスパッタリング法により形成され、その厚さは、例えば０．１５〜０．２μｍである。第２金属膜１６は、後の製造工程で加工されてシード層を構成する。
【００３０】
次に、図２〜図７を用いて第１金属膜１５および第２金属膜１６の形成工程を詳細に説明する。ここでは、第１金属膜１５にＴｉ含有膜（例えばＴｉ膜）、第２金属膜１６にＰｄ含有膜（例えばＰｄ膜）を用いた場合の最も好ましい第１金属膜１５および第２金属膜１６の形成方法の一例について説明する。
【００３１】
第１金属膜（Ｔｉ膜）１５および第２金属膜（Ｐｄ膜）１６の成膜には、図２に示す成膜装置２０が用いられる。成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介して２つのローダ／アンローダ２３，２４および２つのチャンバ２５，２６が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して４つのチャンバ２７，２８，２９，３０が備わったマルチチャンバタイプである。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハ（単にウエハと記す場合もある）ＳＷを搬送するための多関節アーム構造の搬送用ロボット３１ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３１ｂが設けられている。第１搬送室２１ａと第２搬送室２１ｂとの間には、第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用ステージ３２ａ，３２ｂ，３２ｃがあり、半導体ウエハＳＷの冷却にも用いることができる。ローダ／アンローダ２３，２４と成膜装置２０の外部から搬送された半導体ウエハＳＷが設置されるポート３３との間には、排気機構等により所定の真空度に調整することのできるロードロック３４が配置されている。ロードロック３４の中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３５が設けられている。
【００３２】
第１搬送室２１ａに備わるチャンバ２５，２６は加熱処理（脱ガス処理（degassing））を行う加熱処理用チャンバである。第２搬送室２１ｂに備わるチャンバ２７は半導体ウエハをドライ洗浄するドライクリーニング処理用チャンバ、チャンバ２８はスパッタリング法により第１金属膜（Ｔｉ膜）１５を成膜するＴｉ成膜用チャンバ、チャンバ２９は半導体ウエハＳＷを冷却する冷却用チャンバ、チャンバ３０はスパッタリング法により第２金属膜（Ｐｄ膜）１６を成膜するＰｄ成膜用チャンバである。なお、成膜装置２０では、第１搬送室２１ａに備わるチャンバを２つとし、第２搬送室２１ｂに備わるチャンバを４つとしたが、これに限定されるものではない。
【００３３】
前述した成膜装置２０を用いて、第１金属膜（Ｔｉ膜）１５および第２金属膜（Ｐｄ膜）１６の成膜は、例えば図３に示す製造プロセスフロー図（工程Ｐ１〜工程Ｐ９）に従って次に説明するように行われる。
【００３４】
（図３の工程Ｐ１）複数の半導体ウエハＳＷは成膜装置２０のポート３３にドッキングされたフープ（Front Open Unified  Pod）に収納されている。フープは半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。ポート３３とのドッキングは、フープの扉をポート３３の内部に引き込むことによって清浄さを保持した状態で行われる。
【００３５】
搬送用ロボット３５によってフープから１枚の半導体ウエハＳＷを取り出し、ロードロック３４へ搬送する。搬送室や処理用チャンバへの外気（主に酸素）の混入を抑制するため、ロードロック３４内を一旦１３３．３２Ｐａ以下に減圧した後、大気圧へ復圧する。
【００３６】
（図３の工程Ｐ２）その後、半導体ウエハＳＷを搬送用ロボット３５によってロードロック３４からローダ／アンローダ２３（またはローダ／アンローダ２４）へ搬送する。
【００３７】
（図３の工程Ｐ３）次に、搬送用ロボット３１ａによって半導体ウエハＳＷをローダ／アンローダ２３（またはローダ／アンローダ２４）から第１搬送室２１ａへ真空搬入し、さらに第１搬送室２１ａから加熱処理を行う加熱処理用のチャンバ２５（またはチャンバ２６）へ真空搬送する。チャンバ２５，２６内には、例えば２５０℃に加熱されたステージが備えられており、このステージの上面に半導体ウエハＳＷを載せることによって、半導体ウエハＳＷからの脱ガスを行う。
【００３８】
（図３の工程Ｐ４）次に、搬送用ロボット３１ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から第２搬送室２１ｂへ真空搬送し、第２搬送室２１ｂに備えられた半導体ウエハＳＷの受渡用のステージ３２ｂ（またはステージ３２ａ，３２ｃ）の上面に半導体ウエハＳＷを載せる。続いて、搬送用ロボット３１ｂによって半導体ウエハＳＷを受渡用のステージ３２ｂ（またはステージ３２ａ，３２ｃ）からドライクリーニング処理用のチャンバ２７へ第２搬送室２１ｂを介して真空搬送する。チャンバ２７内に設置されたステージの上面に半導体ウエハＳＷを載せた後、還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガスを励起させて生成したプラズマをチャンバ２７内へ導入し、半導体ウエハＳＷの主面上に供給することにより、ボンディングパッド部Ｍ６ａの表面に形成された自然酸化膜等を除去する。ドライクリーニング処理時の半導体ウエハＳＷの温度は、例えば２００℃である。
【００３９】
（図３の工程Ｐ５）次に、搬送用ロボット３１ｂによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７からＴｉ成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送し、チャンバ２８に備わるステージの上面に載せる。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へ不活性ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ第１金属膜（Ｔｉ膜）１５を堆積する。Ｔｉ膜１５の厚さは、例えば０．１５〜０．２μｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度２００〜３５０℃、不活性ガス（Ａｒ）流量４５ｓｃｃｍである。
【００４０】
（図３の工程Ｐ６）次に、搬送用ロボット３１ｂによって半導体ウエハＳＷをＴｉ成膜用のチャンバ２８から冷却用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送し、チャンバ２９に備わるステージの上面に載せる。ステージの温度は、半導体ウエハＳＷを５０℃よりも低い温度へ冷却するために−１０℃から室温までの範囲に設定してある。本実施の形態では、ステージの設定温度は−１０℃とした。
【００４１】
このステージは静電チャック（ＥＳＣ、静電吸着）の機能を有しており、静電チャックによって、ステージの上面に半導体ウエハＳＷの裏面を均一に接触させて、半導体ウエハＳＷが動かないようにステージの上面に保持している。静電チャックには双極方式と単極方式とがあり、いずれの方式も用いることができる。双極方式では、以下のようにして半導体ウエハＳＷがステージの上面に吸着される。すなわち、誘電体からなるステージの内部には２つの電極（正電極と負電極）が備えられており、この内部電極にチャック電圧を印加すると、ステージの中の原子（または分子）が正電荷に偏った部分と負電荷に偏った部分とに分かれてステージが帯電する。この帯電したステージに半導体ウエハＳＷを近づけると、ステージに向かい合った半導体ウエハＳＷの面にステージと反対極性の電荷が集まり、異なる極性の電荷同士が引き合うことにより、ステージの上面に半導体ウエハＳＷを吸着することができる。また、単極方式では、以下のようにして半導体ウエハＳＷがステージの上面に吸着される。すなわち、誘電体からなるステージの内部には１つの電極が備えられており、この内部電極にチャック電圧を印加して、ステージの中の原子（または分子）を正電荷に帯電させる。この帯電したステージに半導体ウエハＳＷを近づけると、ステージに向かい合った半導体ウエハＳＷの面にステージと反対極性の負電荷が集まり、異なる極性の電荷同士が引き合うことにより、ステージの上面に半導体ウエハＳＷを吸着することができる。
【００４２】
本実施の形態では、ステージの上面に半導体ウエハＳＷを載せた後、ステージに備わる内部電極にチャック電圧を印加してステージの上面に半導体ウエハＳＷを静電吸着させるが、チャック電圧まで一気に上げるのではなく、複数回（ｎ回（ｎ≧２））に分けて段階的または漸次に内部電極に印加する電圧を上げて半導体ウエハＳＷの裏面とステージの上面との接触面積を徐々に増加していき、最後に内部電極にチャック電圧を印加してステージの上面に半導体ウエハＳＷの裏全面を均一に吸着させる。本実施の形態においてチャック電圧というときは、ステージの上面に半導体ウエハＳＷを吸着、保持するために、ステージに備わる内部電極に印加される最も高い電圧（第ｎ電圧）を指しており、チャック電圧を印加することによって、半導体ウエハＳＷがステージの上面で動かない、半導体ウエハＳＷが湾曲しない、半導体ウエハＳＷの裏全面が均一にステージの上面に接している状態を実現することができる。
【００４３】
以下に、２ステップ静電チャックを採用した半導体ウエハＳＷの冷却方法の一例について説明する。
【００４４】
図４（ａ）および（ｂ）はそれぞれ本実施の形態による２ステップ静電チャックの設定条件の一例をまとめた図およびこの設定条件で得られた半導体ウエハの温度変化を示すグラフ図である。図４（ｂ）の縦軸は半導体ウエハの温度およびステージに備わる内部電極に印加される電圧、横軸は処理時間であり、２５枚の半導体ウエハの測定結果が示されている。チャック電圧は０．６ｋＶである。
【００４５】
まず、半導体ウエハＳＷの裏面とステージの上面とが向き合うように、−１０℃の温度のステージの上面に半導体ウエハＳＷを載せる。この時、内部電極には電圧は印加されていない。
【００４６】
次に、約１０秒後に内部電極への電圧の印加を開始して、１５秒で０．３ｋＶ（第１電圧）に達するように内部電極へ印加する電圧を徐々に上げて行き、その後、内部電極に０．３ｋＶを印加した状態で６０秒保持することにより、半導体ウエハＳＷを冷却する（１ステップ目）。内部電極に印加された０．３ｋＶはチャック電圧（０．６ｋＶ）よりも低いので、半導体ウエハＳＷの裏面とステージの上面との間には若干の空間が生じており、半導体ウエハＳＷの裏全面とステージの上面とが均一に接触した状態ではない（半導体ウエハＳＷの裏面とステージの上面との接触面積が相対的に小さい状態）。従って、この１ステップ目における半導体ウエハの温度は緩やかに低下する。また、その温度勾配も半導体ウエハＳＷ毎に異なっており、１ステップ目で６０秒保持した後の半導体ウエハＳＷの温度は、約２０〜１００℃の範囲でばらついている。
【００４７】
次に、１ステップ目で６０秒保持した後、内部電極にチャック電圧０．６ｋＶ（第２電圧）を印加し、この状態で１５秒保持することにより、半導体ウエハＳＷを冷却する（２ステップ目）。チャック電圧を印加することにより、半導体ウエハＳＷの裏面とステージの上面との間の空間をなくして、半導体ウエハＳＷの裏全面とステージの上面とが均一に接触した状態とすることができる（半導体ウエハＳＷの裏面とステージの上面との接触面積が相対的に大きい状態）。これにより、半導体ウエハＳＷの温度を５０℃よりも低く、かつ半導体ウエハＳＷの温度のばらつきを小さくすることができる。例えば図４（ｂ）に示すように、２ステップ目で１５秒保持した後の半導体ウエハＳＷの温度は、約５〜２５℃の範囲となる。
【００４８】
図５（ａ）および（ｂ）は、比較例として、それぞれ本発明者らが検討した１ステップ静電チャックの設定条件の一例をまとめた図およびこの設定条件で得られた半導体ウエハの温度変化を示すグラフ図である。図５（ｂ）の縦軸は半導体ウエハの温度およびステージに備わる内部電極に印加される電圧、横軸は処理時間であり、２５枚の半導体ウエハの測定結果が示されている。チャック電圧は０．３ｋＶである。
【００４９】
図５に示すように、内部電極に０．３ｋＶのチャック電圧を印加した場合は、半導体ウエハＳＷの裏面とステージの上面との間には若干の空間が生じており、半導体ウエハＳＷの裏全面とステージの上面とが均一に接触した状態ではないので、熱収縮による半導体ウエハＳＷの裏面とステージの上面との摩擦は小さくなる。しかし、半導体ウエハＳＷの温度は穏やかに低下するため、内部電極に０．３ｋＶを印加した状態で６０秒保持しても、半導体ウエハＳＷの温度を５０℃よりも低くすることが難しく、かつ半導体ウエハＳＷの温度は、約３０〜１２０℃の範囲でばらついている。
【００５０】
また、図６（ａ）および（ｂ）は、比較例として、それぞれ本発明者らが検討した１ステップ静電チャックの設定条件の他の一例をまとめた図およびこの設定条件で得られた半導体ウエハの温度変化を示すグラフ図である。図６（ｂ）の縦軸は半導体ウエハの温度およびステージに備わる内部電極に印加される電圧、横軸は処理時間であり、２５枚の半導体ウエハの測定結果が示されている。チャック電圧は０．６ｋＶである。
【００５１】
図６に示すように、内部電極に０．６ｋＶのチャック電圧を印加した場合は、半導体ウエハＳＷの裏面とステージの上面との間の空間をなくして、半導体ウエハＳＷの裏全面とステージの上面とが均一に接触した状態とすることができるので、半導体ウエハＳＷの温度は急激に低下する。このため、内部電極に０．６ｋＶを印加した状態で１５秒保持することにより、半導体ウエハＳＷの温度を５０℃よりも低くすることができ、かつ半導体ウエハＳＷの温度のばらつきも小さくすることができる。しかし、１５秒で約１６０℃から５０℃よりも低い温度に急激に冷却しているので、熱収縮による半導体ウエハＳＷの裏面とステージの上面との摩擦が大きくなる。
【００５２】
図７に本実施の形態による２ステップ静電チャック（１ステップ目の静電チャック電圧：０．３ｋＶ、２ステップ目の静電チャック電圧（チャック電圧）：０．６ｋＶ）を用いた半導体ウエハの冷却方法において、半導体ウエハの裏全面に付着した異物数をまとめたグラフ図を示す。比較のために、静電チャックを用いない半導体ウエハの冷却方法または１ステップ静電チャック（チャック電圧：０．６ｋＶ）を用いた半導体ウエハの冷却方法において、半導体ウエハの裏全面に付着した異物数を図７に示す。図７の縦軸は半導体ウエハの裏全面に付着した異物数、横軸は測定に用いた半導体ウエハの番号である。図中、２ステップ静電チャックを用いた半導体ウエハの冷却方法により得られた測定結果は２ステップと表記して△印で示し、静電チャックを用いない半導体ウエハの冷却方法により得られた測定結果はＥＳＣ無しと表記して□印で示し、１ステップ静電チャックを用いた半導体ウエハの冷却方法により得られた測定結果は１ステップと表記して■印で示している。
【００５３】
ステージに備わる内部電極に電圧を印加しない場合は、半導体ウエハの裏面とステージの上面との接触が相対的に弱いことから、ステージの上面に発生する異物数が少なくなる。これにより、半導体ウエハＳＷの裏全面に付着する異物数は少なくなり、約１０００個にまで減少する。これに対して、０．６ｋＶのチャック電圧を印加した１ステップ静電チャックの場合は、半導体ウエハの裏面とステージの上面との接触が相対的に強いことおよび半導体ウエハＳＷの熱収縮が大きいことなどから、ステージの上面に発生する異物数が多くなる。これにより、半導体ウエハの裏全面に付着する異物数は多くなり、約１３０００個の異物が確認された。
【００５４】
本実施の形態による２ステップ静電チャックの場合は、約９０００個の異物が半導体ウエハＳＷの裏全面に確認されており、ステージに備わる内部電極に電圧を印加しない場合よりも異物数は増加するが、０．６ｋＶのチャック電圧を印加した１ステップ静電チャックの場合よりも異物数は３０％程度減少する。これは２ステップ目の静電チャックにおいて０．６ｋＶのチャック電圧を印加するが、前述した図４に示したように、１ステップ目で６０秒保持した後の半導体ウエハＳＷの温度は約２０〜１００℃、２ステップ目で１５秒保持した後の半導体ウエハＳＷの温度は約５〜２５℃であり、その温度差は１００℃よりも小さくなることによる。すなわち、本実施の形態による２ステップ静電チャックでは、０．６ｋＶのチャック電圧を印加する１ステップ静電チャックよりも熱収縮による半導体ウエハの裏面とステージの上面との摩擦を小さくすることができて、ステージの上面の異物の発生を抑制することができる。
【００５５】
但し、本実施の形態による２ステップ静電チャックにおいても、２ステップ目の処理時間（ウエハ保持時間）が長くなると、半導体ウエハの裏面とステージの上面との接触が強い時間が長くなるので、異物数の増加が懸念される。そこで、２ステップ目の処理時間は１ステップ目の処理時間よりも短くして、半導体ウエハ温度のばらつきを所望する温度近辺に収束させることができる時間とすることが望ましい。２ステップ目の処理時間としては、例えば１５秒以下が好適であると考えられる。
【００５６】
（図３の工程Ｐ７）次に、搬送用ロボット３１ｂによって半導体ウエハＳＷを冷却用のチャンバ２９からＰｄ成膜用のチャンバ３０へ第２搬送室２１ｂを介して真空搬送し、チャンバ３０に備わるステージの上面に載せる。チャンバ３０内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ３０内へ不活性ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ第２金属膜（Ｐｄ膜）１６を堆積する。Ｐｄ膜１６の厚さは、例えば０．１５〜０．２μｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度２０〜３０℃（室温程度）、不活性ガス（Ａｒ）流量９０ｓｃｃｍである。
【００５７】
（図３の工程Ｐ８）次に、搬送用ロボット３１ｂによって半導体ウエハＳＷをＰｄ成膜用のチャンバ３０から受渡用のステージ３２ｂ（またはステージ３２ａ，３２ｃ）へ第２搬送室２１ｂを介して真空搬送する。続いて、搬送用ロボット３１ａによって半導体ウエハＳＷを受渡用のステージ３２ｂ（またはステージ３２ａ，３２ｃ）からローダ／アンローダ２３（またはローダ／アンローダ２４）へ第１搬送室２１ａを介して搬送する。
【００５８】
（図３の工程Ｐ９）次に、搬送用ロボット３５によって半導体ウエハＳＷをローダ／アンローダ２３（またはローダ／アンローダ２４）からポート３３にドッキングされたフープに収納する。
【００５９】
このようにして、半導体ウエハＳＷの主面上に第１金属膜（Ｔｉ膜）１５および第２金属膜（Ｐｄ膜）１６を形成することができる。
【００６０】
次に、図８に示すように、レジストパターンをマスクとしたエッチングにより第２金属膜１６および第１金属膜１５を順次加工して、第１金属膜１５からなるＵＢＭ１５ａと第２金属膜１６からなるシード層１６ａを形成する。
【００６１】
次に、図９に示すように、シード層１６ａ上Ａｕバンプ電極１８を形成する。このＡｕバンプ電極１８は外部接続用電極であり、例えばメッキ法またはボール法により形成することができる。メッキ法では、ＵＢＭ１５ａ上にシード層１６ａを介してメッキによりＡｕ層を形成した後、フラックスを塗布し、続いてリフロー処理およびフラックス残渣の除去洗浄によりＡｕ層を球形に成形して、ＵＢＭ１５ａを介してボンディングパッド部Ｍ６ａと電気的に接続させる。ボール法では、ＵＢＭ１５ａ上にフラックスをマスク印刷した後、フラックス上にＡｕボールを搭載し、続いてリフロー処理およびフラックス残渣の除去洗浄によりＡｕボールをＵＢＭ１５ａを介して接続させる。
【００６２】
その後、半導体ウエハから半導体チップに個々に切り分けられ、半導体装置が完成するが、それらの説明は省略する。
【００６３】
なお、本実施の形態では、ＵＢＭ１５ａとＡｕバンプ電極１８との間に設けられるシード層１６ａの形成工程（図３の工程Ｐ６）の一例として、２ステップ静電チャックを用いた半導体ウエハの冷却方法を説明したが、ステップ数は２ステップに限定されるものではなく、３ステップ以上であってもよい。図１０に本実施の形態による３ステップ静電チャックによる半導体ウエハの温度変化を説明する模式的なグラフ図を示す。図１０の縦軸は半導体ウエハの温度およびステージに備わる内部電極に印加される電圧、横軸は処理時間である。
【００６４】
まず、１ステップ目において、電圧Ｖ１を内部電極に印加することにより、半導体ウエハの裏面とステージの上面との接触面積が小さい状態で半導体ウエハを冷却して、半導体ウエハの温度を緩やかに低下させる。次に、２ステップ目において、１ステップ目に内部電極に印加した電圧Ｖ１よりも高い電圧Ｖ２（Ｖ２＞Ｖ１）を内部電極に印加することにより、１ステップ目よりも静電チャックの力を強くして、半導体ウエハの裏面とステージの上面との接触面積が１ステップ目よりも増加した状態で半導体ウエハを冷却して、半導体ウエハの温度のばらつきを小さくする。最後に、３ステップ目において、２ステップ目に内部電極に印加した電圧Ｖ２よりも高い電圧Ｖ３（Ｖ３＞Ｖ２）、すなわちチャック電圧を内部電極に印加することにより、２ステップ目よりもさらに静電チャックの力を強くして、半導体ウエハの裏全面とステージの上面とが均一に接触した状態で半導体ウエハを冷却して、短時間で半導体ウエハの温度を所望する温度に収束させる。
【００６５】
このような３ステップ静電チャックを採用することにより、２ステップ静電チャックよりも半導体ウエハの裏面とステージの上面との接触がより穏やかになるので、半導体ウエハの裏面とステージとの擦れによりステージの上面に発生する異物の数を減らすことができる。なお、ステップ数を増やすことにより、ステージ温度の制御性が悪くなり、半導体ウエハの温度のばらつきが大きくなる可能性があるため、各ステップの時間は最短でも１〜３秒が好ましいと考えられる。
【００６６】
また、本実施の形態では、ＵＢＭ１５ａとＡｕバンプ電極１８との間に設けられるシード層１６ａの形成工程（図３の工程Ｐ６）に本願発明を適用した場合について説明したが、これに限定されるものではない。
【００６７】
例えば、ウエハ冷却工程（図３の工程Ｐ６）とＰｄ成膜工程（図３の工程Ｐ７）で使用する処理室を同一とし、冷却処理の後に続けてＰｄ成膜を実施しても所望の性能が得られる。
【００６８】
例えばＡｌ−Ｃｕ−ＳｉからなるＡｌ合金膜の形成工程にも適用することができる。すなわち、Ａｌ合金膜は、３００〜３５０℃に加熱された半導体ウエハの上面にスパッタリング法により形成されるが、成膜後に半導体ウエハの温度を徐々に下げるとＣｕが析出する。Ｃｕの析出は配線間ショートなどの不良原因となる。そこで、Ｃｕの析出を抑制するために、成膜後は半導体ウエハを急冷しており、この半導体ウエハの急冷が静電チャック機能を有するステージの上面で行われる場合に本願発明を適用することができる。
【００６９】
このように、本実施の形態によれば、静電チャック機能を有し、−１０℃から室温の範囲のステージの上面に半導体ウエハを載せて、５０℃以上（例えば２００℃〜３５０℃）の半導体ウエハを５０℃よりも低い温度（例えば室温）に冷却する際、ステージに備わる内部電極に印加する電圧を段階的に上げていき、半導体ウエハの裏面とステージの上面との接触面積を徐々に増やし、最後に内部電極にチャック電圧を印加してステージの上面に半導体ウエハの裏全面を均一に吸着させる。これにより、半導体ウエハの裏面とステージの上面との擦れによるステージ上面の傷が減少して、発塵を抑制することができる。
【００７０】
なお、ここまで具体的に説明した発明においては、以下に示す実施の形態をも含むものである。
１．静電チャック機能を有する第１温度のステージの上面に、前記第１温度よりも高い第２温度の半導体ウエハを載せて、前記第２温度よりも低い第３温度まで前記半導体ウエハを冷却する工程を有する半導体装置の製造方法であって、
前記冷却工程では、前記ステージに備わる内部電極に印加する制御電圧を第１電圧から第ｎ（ｎ≧２）電圧まで段階的に高電圧側に変化させることを特徴とする半導体装置の製造方法。
２．前記１項記載の半導体装置の製造方法において、前記第１温度は−１０℃から室温の範囲であり、前記第２温度は５０℃以上であることを特徴とする半導体装置の製造方法。
３．前記１項から２項の何れかに記載の半導体装置の製造方法において、前記第３温度は５０℃よりも低いことを特徴とする半導体装置の製造方法。
４．前記１項から３項の何れかに記載の半導体装置の製造方法において、前記ｎが２の場合、前記第１電圧が印加される時間は、第２電圧が印加される時間よりも長いことを特徴とする半導体装置の製造方法。
５．前記１項から４項の何れかに記載の半導体装置の製造方法において、前記ｎが３以上の場合、前記第１電圧から前記第（ｎ−１）電圧が印加される合計の時間は、前記第ｎ電圧が印加される時間よりも長いことを特徴とする半導体装置の製造方法。
６．前記１項から５項の何れかに記載の半導体装置の製造方法において、前記第１電圧から前記第（ｎ−１）電圧が印加されるそれぞれの時間の最短時間は１〜３秒であることを特徴とする半導体装置の製造方法。
７．前記１項から６項の何れかに記載の半導体装置の製造方法において、前記第ｎ電圧が印加される時間は１５秒以下であることを特徴とする半導体装置の製造方法。
８．前記１項から７項の何れかに記載の半導体装置の製造方法において、前記第１電圧から前記第（ｎ−１）電圧が印加される場合の各電圧での前記半導体ウエハの熱収縮が、前記第ｎ電圧が印加される場合の前記半導体ウエハの熱収縮よりも小さいことを特徴とする半導体装置の製造方法。
９．前記１項から８項の何れかに記載の半導体装置の製造方法において、前記ステージの上面は高誘電体材料によりコーティングされていることを特徴とする半導体装置の製造方法。
１０．前記９項記載の半導体装置の製造方法において、前記高誘電体材料はＢおよびＮを含むことを特徴とする半導体装置の製造方法。
１１．前記１項から１０項の何れかに記載の半導体装置の製造方法において、前記冷却工程における前記制御電圧を第１電圧から第ｎ電圧までの変化過程では、前記半導体ウエハの裏面と前記ステージの上面との接触面積が前記変化に伴い増加することを特徴とする半導体装置の製造方法。
１２．前記１項から１１項の何れかに記載の半導体装置の製造方法において、前記冷却工程は、前記半導体ウエハの表面にチタニウム含有膜を堆積工程の後であって、前記チタニウム含有膜の表面にパラジウム含有膜を堆積する工程の前に実行されることを特徴とする半導体装置の製造方法。
１３．静電チャック機構を有する第１温度のステージの上面に、前記第１温度よりも高い第２温度の半導体基板を載せて、前記第２温度よりも低い第３温度まで前記半導体基板を冷却する工程を有する半導体装置の製造方法であって、
前記冷却工程では、前記静電チャック機構の電極に印加する制御電圧を、前記冷却工程の初期時に印加する制御電圧よりも高電圧側に漸次上昇させることを特徴とする半導体装置の製造方法。
１４．前記１３項記載の半導体装置の製造方法において、前記冷却工程における前記制御電圧の上昇過程では、前記半導体基板の裏面と前記ステージの上面との接触面積が徐々に増加することを特徴とする半導体装置の製造方法。
１５．前記１３項から１４項の何れかに記載の半導体装置の製造方法において、前記冷却工程は、前記半導体基板の表面にチタニウム含有膜を堆積工程の後であって、前記チタニウム含有膜の表面にパラジウム含有膜を堆積する工程の前に実行されることを特徴とする半導体装置の製造方法。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７２】
本発明は、静電チャック機能を有するステージの上面で、ウエハを冷却する工程を有する半導体装置の製造方法に適用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態によるＣＭＯＳデバイスおよび多層配線を含む半導体装置の製造工程中の要部断面図である。
【図２】本発明の一実施の形態によるＵＢＭおよびシード層を形成する成膜装置の概略平面図である。
【図３】本発明の一実施の形態によるバンプ電極を形成する工程の製造プロセスフロー図である。
【図４】（ａ）および（ｂ）はそれぞれ本発明の一実施の形態による２ステップ静電チャックの設定条件の一例をまとめた図およびこの設定条件で得られたウエハの温度変化を示すグラフ図である。
【図５】（ａ）および（ｂ）はそれぞれ本発明者らが検討した１ステップ静電チャックの設定条件の一例をまとめた図およびこの設定条件で得られたウエハの温度変化を示すグラフ図である。
【図６】（ａ）および（ｂ）はそれぞれ本発明者らが検討した１ステップ静電チャックの設定条件の他の一例をまとめた図およびこの設定条件で得られたウエハの温度変化を示すグラフ図である。
【図７】本発明の一実施の形態による２ステップ静電チャックを用いたウエハの冷却方法において、ウエハの裏全面に付着する異物数をまとめたグラフ図である。
【図８】図１に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の一実施の形態による３ステップ静電チャックを用いたウエハの冷却方法を説明する模式的なグラフ図である。
【符号の説明】
【００７４】
１  半導体基板
２  分離部
３  ｐウェル
４  ｎウェル
５  ゲート絶縁膜
６ｎ，６ｐ  ゲート電極
７  サイドウォール
８  ｎ型半導体領域
９  ｐ型半導体領域
１０  絶縁膜
１１  接続孔
１２  プラグ
１３ａ  窒化シリコン膜
１３ｂ  酸化シリコン膜
１４  パッシベーション膜
１５  第１金属膜
１５ａ  ＵＢＭ
１６  第２金属膜
１６ａ  シード層
１８  Ａｕバンプ電極
２０  成膜装置
２１ａ  第１搬送室
２１ｂ  第２搬送室
２２  ゲートバルブ
２３，２４  ローダ／アンローダ
２５〜３０  チャンバ
３１ａ，３１ｂ  搬送用ロボット
３２ａ，３２ｂ，３２ｃ  受渡用ステージ
３３  ポート
３４  ロードロック
３５  搬送用ロボット
Ｃ１  第１開口部
Ｍ１〜Ｍ６  配線
Ｍ６ａ  ボンディングパッド部
ＳＷ  半導体ウエハ
【図１】
2010056353.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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