(57)【要約】【課題】  高精度のＤ／Ａ変換が可能であるとともに、低入力時におけるリミットサイクルの成分の発生を防止することができ、かつ、Ｄ／Ａ変換結果たるアナログ信号にディザ信号の影響が現れるのを防止することができるＤ／Ａ変換回路を提供する。【解決手段】  ディザ信号発生部５０５は、交流信号であるディザ信号ＤＩＴＨＥＲとこのディザ信号を反転した反転ディザ信号ＤＩＴＨＥＲ＿Ｎを出力する。ＤＥＭデコーダ５０２は、ディザ信号ＤＩＴＨＥＲの成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“１”または“０”の密度を有する複数系列の時系列デジタル信号を出力する。アナログ加算部５０３は、複数系列の時系列デジタル信号と反転ディザ信号ＤＩＴＨＥＲ＿Ｎとをアナログ信号に各々変換して加算し、加算結果であるアナログ信号を出力する。【選択図】図１
2010056926.tif 000002
【特許請求の範囲】
【請求項１】
交流信号であるディザ信号と前記ディザ信号を反転した反転ディザ信号を出力するディザ信号発生手段と、
前記ディザ信号の成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“１”または“０”の密度を有する複数系列の時系列デジタル信号を出力するデコーダと、
前記複数系列の時系列デジタル信号と前記反転ディザ信号とをアナログ信号に各々変換して加算し、Ｄ／Ａ変換結果であるアナログ信号として出力するアナログ加算手段と
を具備することを特徴とするＤ／Ａ変換回路。
【請求項２】
交流信号であるディザ信号と前記ディザ信号を反転した反転ディザ信号を出力するディザ信号発生手段と、
前記ディザ信号の成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“１”または“０”の密度を有する複数系列の正相の時系列デジタル信号と前記複数系列の正相の時系列デジタル信号と平衡した複数系列の逆相の時系列デジタル信号とを出力するデコーダと、
前記複数系列の正相の時系列デジタル信号と前記反転ディザ信号とをアナログ信号に各々変換して加算し、Ｄ／Ａ変換結果である正相のアナログ信号として差動入力型のアナログ信号処理部に出力するとともに、前記複数系列の逆相の時系列デジタル信号と前記ディザ信号とをアナログ信号に各々変換して加算し、Ｄ／Ａ変換結果である逆相のアナログ信号として前記差動入力型のアナログ信号処理部に出力するアナログ加算手段と
を具備することを特徴とするＤ／Ａ変換回路。
【請求項３】
前記アナログ加算手段は、複数の入力信号の各々に応じた電流を各々出力する複数の電圧電流変換部を有し、前記複数の電圧電流変換部の出力電流を加算して出力することを特徴とする請求項１または２に記載のＤ／Ａ変換回路。
【請求項４】
前記アナログ加算手段は、複数の入力信号の各々に応じた電圧を加算し、加算結果に応じた電流を出力することを特徴とする請求項１または２に記載のＤ／Ａ変換回路。
【請求項５】
前記アナログ加算手段は、複数の入力信号の各々に応じた電荷を発生する複数のスイッチドキャパシタ回路を有し、前記複数のスイッチドキャパシタ回路を介して出力される電流の和を出力することを特徴とする請求項１または２に記載のＤ／Ａ変換回路。
【請求項６】
前記デコーダは、ダイナミックエレメントマッチングデコーダであることを特徴とする請求項１〜５のいずれか１の請求項に記載のＤ／Ａ変換回路。
【請求項７】
請求項１〜６のいずれか１の請求項に記載のＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の出力信号と負荷に与えられる駆動波形との誤差を積分する誤差積分器と、
前記誤差積分器の積分結果によりパルス幅変調またはパルス密度変調されたパルスを発生する変調回路とを具備し、
前記変調回路によって発生されるパルスに基づき前記負荷を駆動することを特徴とするデジタル入力型Ｄ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オーディオ機器などに好適なＤ／Ａ変換回路およびデジタル入力型Ｄ級増幅器に関する。
【背景技術】
【０００２】
Ｄ／Ａ変換の精度を向上させるための技術として、ＤＥＭ（Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ；ダイナミックエレメントマッチング）技術がある。このＤＥＭ技術を利用したＤ／Ａ変換回路では、ＤＥＭデコーダと呼ばれるデコーダにより、入力デジタル信号に応じた“１”または“０”の密度を有する複数系列の時系列デジタル信号を発生し、この複数系列の時系列デジタル信号の各々をアナログ信号に変換して加算することによりＤ／Ａ変換結果たるアナログ信号を生成する。このＤＥＭデコーダを利用したＤ／Ａ変換回路は、高いリニアリティが得られるが、入力デジタル信号が０から僅かに隔たったレベルを有している場合に、いわゆるリミットサイクルの成分がＤ／Ａ変換結果たるアナログ信号に現れるという問題が発生する。すなわち、入力デジタル信号のレベルが例えば０から僅かに正方向に高くなっていると、ＤＥＭデコーダが出力する複数系列の時系列デジタル信号に“１”および“０”の密度の均衡した状態を破る“１”が低い周波数で周期的に現れ、これが低周波のノイズとなってＤ／Ａ変換結果たるアナログ信号に現れるのである。Ｄ／Ａ変換回路から出力されるアナログ信号がスピーカの駆動に用いられる場合、このようなリミットサイクルの成分は、耳障りなノイズとなってスピーカから放音されるため好ましくない。そこで、従来、ディザ信号を発生して、ＤＥＭデコーダの処理対象であるデジタル信号に加えるという対処が一般に行われていた。この対処方法は、ＤＥＭデコーダの処理対象であるデジタル信号にディザ信号としてＤＣディザを加える方法（以下、直流ディザ法という）と、ＤＣ成分が０である交流信号を加える方法（以下、交流ディザ法という）に大別することができる。なお、この種のディザ信号を利用したリミットサイクルの防止に関する技術は例えば特許文献１、２に開示されている。
【特許文献１】特開２００６−４２２７２号公報
【特許文献２】特開２００６−３０４０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述した直流ディザ法は、ＤＥＭデコーダの処理対象であるデジタル信号に加えるＤＣディザに対応したＤＣオフセットがＤ／Ａ変換結果たるアナログ信号に現れるため、このＤＣオフセットが負荷であるスピーカ等に与えられるのを防止する手段が必要になるという欠点があった。交流ディザ法は、ＤＣ成分が０である交流信号をディザ信号として用いるため、このような欠点はない。しかし、交流ディザ法を利用した場合、交流信号であるディザ信号の成分がＤ／Ａ変換結果たるアナログ信号に現れる。このディザ信号の成分は、周波数が低いため、Ｄ／Ａ変換回路の後段のアンプ等を通過し、負荷の駆動波形に現れるという問題があった。
【０００４】
この発明は、以上説明した事情に鑑みてなされたものであり、高精度のＤ／Ａ変換が可能であるとともに、低入力時におけるリミットサイクルの成分の発生を防止することができ、かつ、Ｄ／Ａ変換結果たるアナログ信号にディザ信号の影響が現れるのを防止することができるＤ／Ａ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、交流信号であるディザ信号と前記ディザ信号を反転した反転ディザ信号を出力するディザ信号発生手段と、前記ディザ信号の成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“１”または“０”の密度を有する複数系列の時系列デジタル信号を出力するデコーダと、前記複数系列の時系列デジタル信号と前記反転ディザ信号とをアナログ信号に各々変換して加算し、Ｄ／Ａ変換結果であるアナログ信号として出力するアナログ加算手段とを具備することを特徴とするＤ／Ａ変換回路を提供する。
【０００６】
かかる発明によれば、アナログ加算手段では、複数系列の時系列デジタル信号に対応した各アナログ信号と反転ディザ信号に対応したアナログ信号とが加算される。ここで、複数系列の時系列デジタル信号に対応した各アナログ信号を加算したアナログ信号には、ディザ信号の成分に対応した成分が含まれているが、アナログ加算手段が行う加算により、この成分と反転ディザ信号に対応したアナログ信号とが相殺する。従って、Ｄ／Ａ変換結果たるアナログ信号にディザ信号の成分が現れるのを防止することができる。
【０００７】
なお、特許文献１は、ＤＣディザが加えられたデジタル信号に基づいて動作するデジタル入力型Ｄ級増幅器において、最終段たるスイッチング回路部の前段のデッドタイムコントロール部のタイミング制御により、ＤＣディザをキャンセルする電圧をスイッチング回路部に発生させる技術を開示している。しかし、この特許文献１は、本発明のように、交流信号であるディザ信号を反転した反転ディザ信号をアナログ加算手段に与える技術を開示するものではない。また、特許文献２は、図１４にＤＥＭ回路とディザ回路を備えたＤ／Ａ変換回路を開示している。しかし、この特許文献２も、本発明のように、交流信号であるディザ信号を反転した反転ディザ信号をアナログ加算手段に与える技術を開示するものではない。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、この発明の実施の形態を説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるＤ／Ａ変換回路を含むオーディオ回路の構成例を示すブロック図である。このオーディオ回路は、ΔΣ変調部５０１と、ＤＥＭデコーダ５０２と、アナログ加算部５０３と、アナログ信号処理部５０４と、ディザ信号発生部５０５とを有する。ここで、ＤＥＭデコーダ５０２と、アナログ加算部５０３と、ディザ信号発生部５０５が本実施形態によるＤ／Ａ変換回路の主要な構成要素である。
【０００９】
ΔΣ変調部５０１は、ＰＣＭ信号等の入力デジタルオーディオ信号に対してΔΣ変調を施すことにより、入力デジタルオーディオ信号の持つ量子化ノイズが高域側にシフトされたデジタル信号を出力する。ＤＥＭデコーダ５０２は、ΔΣ変調部５０１から供給されるデジタル信号に応じた“１”または“０”の密度を持った複数系列（この例では１６系列）の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）を出力する回路である。アナログ加算部５０３は、ＤＥＭデコーダ５０２から出力される時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）と後述する反転ディザ信号ＤＩＴＨＥＲ＿Ｎとをアナログ信号に各々変換して加算し、Ｄ／Ａ変換結果であるアナログ信号として出力する。アナログ信号処理部５０４は、アナログ加算部５０３から出力されるアナログ信号を処理する回路であり、例えば同アナログ信号に基づいてスピーカを駆動するアンプである。
【００１０】
ディザ信号発生部５０５は、交流信号であるディザ信号、具体的には矩形波のディザ信号ＤＩＴＨＥＲと、このディザ信号ＤＩＴＨＥＲを反転した反転ディザ信号ＤＩＴＨＥＲ＿Ｎを出力し、ディザ信号ＤＩＴＨＥＲをＤＥＭデコータ５０２の処理対象であるデジタル信号に加えるとともに、反転ディザ信号ＤＩＴＨＥＲ＿Ｎをアナログ加算部５０３に供給する。ディザ信号ＤＩＴＨＥＲおよび反転ディザ信号ＤＩＴＨＥＲ＿Ｎの周波数は、可聴帯域よりも高いことが好ましく、例えば１００ｋＨｚである。この例において、ディザ信号ＤＩＴＨＥＲおよび反転ディザ信号ＤＩＴＨＥＲ＿Ｎは、いずれもデューティ比が５０％の矩形波であり、いずれも直流成分を含んでいない。しかし、ディザ信号ＤＩＴＨＥＲおよび反転ディザ信号ＤＩＴＨＥＲ＿Ｎは、直流成分を含む交流信号であってもよい。例えばディザ信号ＤＩＴＨＥＲおよび反転ディザ信号ＤＩＴＨＥＲ＿Ｎのデューティ比が５０％でなく、各々が直流成分を含んでいたとしても、ディザ信号ＤＩＴＨＥＲおよび反転ディザ信号ＤＩＴＨＥＲ＿Ｎを加算した場合には、その加算結果の交流成分は０となり、かつ、直流成分も０となるからである。ディザ信号ＤＩＴＨＥＲをＤＥＭデコータ５０２の処理対象であるデジタル信号に加えるための構成には各種考えられる。ある態様では、ディザ信号ＤＩＴＨＥＲは、入力デジタルオーディオ信号と加算されてΔΣ変調部５０１に入力される。他の態様において、ディザ信号ＤＩＴＨＥＲは、ＤＥＭデコーダ５０２に供給され、ＤＥＭデコーダ５０２は、ΔΣ変調部５０１の出力信号にディザ信号ＤＩＴＨＥＲの加わったものを時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）に変換する。いずれの態様においても、ＤＥＭデコーダ５０２の処理対象は、ディザ信号ＤＩＴＨＥＲの成分を含むデジタル信号となる。
【００１１】
アナログ加算部５０３の構成には各種のものが考えられる。図２および図３は各々その例を示すものである。図２において、アナログ加算部５０３の例であるアナログ加算部５０３Ａは、電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）と、電圧電流変換部６０２とを有する。そして、電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）の各々は、ノンインバーティングバッファ６０１ａとこのノンインバーティングバッファ６０１ａの出力端子に一端が接続された抵抗６０１ｂとを有する。また、電圧電流変換部６０２は、ノンインバーティングバッファ６０２ａとこのノンインバーティングバッファ６０２ａの出力端子に一端が接続された抵抗６０２ｂとを有する。そして、電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）の各抵抗６０１ｂの各他端と電圧電流変換部６０２の抵抗６０２ｂの他端は共通接続され、この共通接続点がアナログ信号処理部５０４の入力端子に接続されている。この例において、アナログ信号処理部５０４は、抵抗６１１および６１２とオペアンプ６１３とからなる非平衡型アンプである。
【００１２】
このような構成において、ＤＥＭデコーダ５０２が出力する時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）は、電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）の各ノンインバーティングバッファ６０２ａに与えられる。また、ディザ信号発生部５０５が出力する反転ディザ信号ＤＩＴＨＥＲ＿Ｎは、電圧電流変換部６０２のノンインバーティングバッファ６０２ａに与えられる。各電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）は、各々に与えられる時系列デジタル信号ＤＰ（ｋ）の信号値が“１”である期間に限り、抵抗６０１ｂを介してその抵抗値に反比例した電流を抵抗６１１に供給する。また、電圧電流変換部６０２では、反転ディザ信号ＤＩＴＨＥＲ＿Ｎの信号値が“１”である期間に限り、抵抗６０２ｂを介してその抵抗値に反比例した電流を抵抗６１１に供給する。そして、電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）の各抵抗６０１ｂに流れる電流と電圧電流変換部６０２の抵抗６０２ｂに流れる電流とを加算した電流がアナログ信号処理部５０４に供給される。
【００１３】
理想的な状況において、電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）の各抵抗６０１ｂは、同一の抵抗値Ｒ１を有する。電圧電流変換部６０２の抵抗６０２ｂの抵抗値Ｒ２は、ディザ信号ＤＩＴＨＥＲの振幅に基づいて決定される。すなわち、電圧電流変換部６０１（ｋ）（ｋ＝０〜１５）から出力される電流の総和の最大値はＲ１／１６に比例した値となるので、例えばディザ信号ＤＩＴＨＥＲの振幅が−２０ｄＢ（＝１／１０）である場合には、抵抗６０２の抵抗値Ｒ２は抵抗値Ｒ１／１６を１０倍した値、すなわち、（Ｒ１／１６）＊１０とされる。
【００１４】
図３において、アナログ加算部５０３の例であるアナログ加算部５０３Ｂは、電圧電流変換部６０３（ｋ）（ｋ＝０〜１５）と、電圧電流変換部６０４とを有する。そして、電圧電流変換部６０３（ｋ）（ｋ＝０〜１５）の各々は、定電流源６０３ａとこの定電流源６０３ａの一端と基準電圧源との間に介挿されたスイッチ６０３ｂとを有する。電圧電流変換部６０４は、定電流源６０４ａとこの定電流源６０４ａの一端と基準電圧源との間に介挿されたスイッチ６０４ｂとを有する。そして、電圧電流変換部６０３（ｋ）（ｋ＝０〜１５）の各定電流源６０３ａの各他端と電圧電流変換部６０４の定電流源６０４ａの他端は共通接続され、この共通接続点が図２に示すものと同様なアナログ信号処理部５０４の入力端子に接続されている。
【００１５】
このような構成において、ＤＥＭデコーダ５０２が出力する時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）は、電圧電流変換部６０３（ｋ）（ｋ＝０〜１５）の各スイッチ６０３ａに与えられる。また、ディザ信号発生部５０５が出力する反転ディザ信号ＤＩＴＨＥＲ＿Ｎは、電圧電流変換部６０４のスイッチ６０４ａに与えられる。各電圧電流変換部６０３(ｋ)(ｋ=０〜１５）では、各々に与えられる時系列デジタル信号ＤＰ（ｋ）の信号値が“１”である期間に限り、スイッチ６０３ｂがＯＮ状態となり、定電流源６０３ｂからアナログ信号処理部５０４へ電流が出力される。また、電圧電流変換部６０４では、反転ディザ信号ＤＩＴＨＥＲ＿Ｎの信号値が“１”である期間に限り、スイッチ６０４ｂがＯＮ状態となり、定電流源６０４ｂからアナログ信号処理部５０４へ電流が出力される。そして、アナログ信号処理部５０４へは、このようにして電圧電流変換部６０３（ｋ）（ｋ＝０〜１５）および電圧電流変換部６０４から出力される電流の総和が入力される。
【００１６】
理想的な状況において、電圧電流変換部６０３（ｋ）（ｋ＝０〜１５）の各定電流源６０３ａの出力電流値Ｉ１は同じである。電圧電流変換部６０４の定電流源６０４ａの電流値Ｉ２は、ディザ信号ＤＩＴＨＥＲの振幅に基づいて決定される。すなわち、電圧電流変換部６０３（ｋ）（ｋ＝０〜１５）から出力される電流の総和の最大値は、Ｉ１＊１６となるので、例えばディザ信号ＤＩＴＨＥＲの振幅が−２０ｄＢ（＝１／１０）である場合には、定電流源６０４ａの電流値Ｉ２は電流値Ｉ１＊１６を１／１０倍した値、すなわち、（Ｉ１＊１６）／１０とされる。
【００１７】
図４（ａ）および（ｂ）は、ＤＥＭデコーダ５０２から出力される時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）、ディザ信号発生部５０５から出力されるディザ信号ＤＩＴＨＥＲおよび反転ディザ信号ＤＩＴＨＥＲ＿Ｎの波形を例示する波形図である。なお、図４（ａ）および（ｂ）では、図面が煩雑になるのを防止するため、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）に含まれるディザ信号ＤＩＴＨＥＲに対応した成分の図示は省略されている。以下、図４（ａ）および（ｂ）を参照し、本実施形態の動作を説明する。
【００１８】
ＤＥＭデコーダ５０２に対する入力信号（すなわち、デジタル信号）のレベルが０である場合、ディザ信号ＤＩＴＨＥＲに対応した信号を無視すると、図４（ａ）に示すように、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）には“１”と“０”が同じ密度で一様に発生する。そして、ＤＥＭデコーダ５０２に対する入力信号のレベルが正方向に上昇すると、図４（ｂ）に示すように、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）では、“１”の密度が増し、“０”の密度が減少する。そして、ＤＥＭデコーダ５０２に対する入力信号のレベルが０より僅かに高い状態では、ディザ信号ＤＩＴＨＥＲの入力がないと、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）に上述したリミットサイクルの成分が現れる。すなわち、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）中に“１”の密度と“０”の密度の均衡状態を破る“１”が低い周波数で周期的に現れる。しかしながら、本実施形態では、ＤＥＭデコーダ５０２に対する入力信号が１００ｋＨｚ程度のディザ信号ＤＩＴＨＥＲを含むため、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）においてリミットサイクルの成分がマスキングされる。
【００１９】
ここで、仮にアナログ加算部５０３に対し、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）のみを与え、反転ディザ信号ＤＩＴＨＥＲ＿Ｎを与えなかったとすると、アナログ加算部５０３において時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）に対応したアナログ信号を加算することにより得られるアナログ信号波形にディザ信号ＤＩＴＨＥＲの成分が現れる。このアナログ信号波形中のディザ信号ＤＩＴＨＥＲの成分は、アナログ信号処理部５０４が応答可能な程度に周波数が低いため、アナログ信号処理部５０４を通過し、アナログ信号処理部５０４の負荷（図示略）の駆動波形に現れるので好ましくない。
【００２０】
しかしながら、本実施形態では、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）とともに、ディザ信号ＤＩＴＨＥＲを反転した反転ディザ信号ＤＩＴＨＥＲ＿Ｎがアナログ加算部５０３に与えられる。そして、アナログ加算部５０３が行う加算処理において、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜１５）に対応したアナログ信号中のディザ信号ＤＩＴＨＥＲの成分と反転ディザ信号ＤＩＴＨＥＲ＿Ｎに対応したアナログ信号とが相殺する。従って、ディザ信号ＤＩＴＨＥＲの成分のアナログ信号処理部５０４への伝播を防止し、アナログ信号処理部５０４の負荷（図示略）の駆動波形にディザ信号ＤＩＴＨＥＲの成分（直流成分および交流成分）が現れるのを防止することができる。
【００２１】
以上のように、本実施形態によれば、ディザ信号ＤＩＴＨＥＲの発生により、ＤＥＭデコーダ５０２に対する入力信号のレベルが低い状況におけるリミットサイクルの発生を防止しつつ、ディザ信号ＤＩＴＨＥＲの成分がアナログ信号処理部５０４に伝播するのを防止することができる。
【００２２】
＜第２実施形態＞
図５はこの発明の第２実施形態であるＤ／Ａ変換回路を含むオーディオ回路の構成例を示すブロック図である。このオーディオ回路は、上記第１実施形態と同様なΔΣ変調部５０１と、ＤＥＭデコーダ１０と、アナログ加算部５１３Ｐおよび５１３Ｎと、差動入力型のアナログ信号処理部５１４と、上記第１実施形態と同様なディザ信号発生部５０５とを有する。ここで、ＤＥＭデコーダ１０と、アナログ加算部５１３Ｐおよび５１３Ｎと、ディザ信号発生部５０５が本実施形態によるＤ／Ａ変換回路の主要な構成要素である。
【００２３】
図５において、ＤＥＭデコーダ１０は、ディザ信号の成分を含む入力デジタル信号を処理対象とし、処理対象である入力デジタル信号に応じた“１”または“０”の密度を有する正相の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）とこの時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）と平衡した逆相の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）とを出力する。
【００２４】
本実施形態に好適なＤＥＭアルゴリズムとしては、各種のアルゴリズムが考えられるが、少なくとも次の条件を満たすように、ＤＥＭデコーダ１０に対する入力デジタル信号Ｄｉｎから時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）を生成するものであればよい。
ａ．図６に示すように、入力デジタル信号Ｄｉｎのサンプルが与えられるサンプリング周期を含む前後Ｊサンプリング周期に発生する時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の全ビット（Ｍ×Ｌ×Ｊビット）のうちの“１”の密度および同様の期間の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の全ビット（Ｍ×Ｌ×Ｊビット）のうちの“０”の密度は、各々入力デジタル信号Ｄｉｎのサンプル値に比例した密度となる。
ｂ．任意のサンプリング周期において、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）のビット毎の“１”または“０”の出現密度はビット間で均一となり、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）のビット毎の“１”または“０”の出現密度もビット間で均一となる。
【００２５】
アナログ加算部５１３Ｐは、正相の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）と反転ディザ信号ＤＩＴＨＥＲ＿Ｎとをアナログ信号に各々変換して加算し、Ｄ／Ａ変換結果である正相のアナログ信号を差動入力型のアナログ信号処理部５１４の正相入力端子に出力する。また、アナログ加算部５１３Ｎは、逆相の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）とディザ信号ＤＩＴＨＥＲとをアナログ信号に各々変換して加算し、Ｄ／Ａ変換結果である逆相のアナログ信号を差動入力型のアナログ信号処理部５１４の逆相入力端子に出力する。アナログ加算部５１３Ｐおよび５１３Ｎの構成は、上記第１実施形態のアナログ加算部５０３と同様である。
【００２６】
アナログ加算部５１３Ｐにおいて、正相の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各アナログ信号の加算結果には、ディザ信号ＤＩＴＨＥＲの成分が含まれている。しかしながら、アナログ加算部５１３Ｐでは、正相の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各アナログ信号の加算結果と、反転ディザ信号ＤＩＴＨＥＲ＿Ｎに対応したアナログ信号とが加算されるため、前者に含まれるディザ信号ＤＩＴＨＥＲの成分と後者に含まれる反転ディザ信号の成分とが相殺し、Ｄ／Ａ変換結果である正相のアナログ信号にディザ信号ＤＩＴＨＥＲの成分が現れるのを防止することができる。また、アナログ加算部５１３Ｎにおいて、逆相の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各アナログ信号の加算結果には、ディザ信号ＤＩＴＨＥＲを反転した波形の成分が含まれている。しかしながら、アナログ加算部５１３Ｎでは、逆相の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各アナログ信号の加算結果と、ディザ信号ＤＩＴＨＥＲに対応したアナログ信号とが加算されるため、前者に含まれるディザ信号ＤＩＴＨＥＲの波形を反転した成分と後者に含まれるディザ信号の成分とが相殺し、Ｄ／Ａ変換結果である逆相のアナログ信号にディザ信号ＤＩＴＨＥＲの成分が現れるのを防止することができる。従って、本実施形態によれば、上記第１実施形態と同様な効果が得られる。
【００２７】
＜第３実施形態＞
図７はこの発明の第３実施形態であるＤ／Ａ変換回路を含むデジタル入力型Ｄ級増幅器の構成を示す回路図である。本実施形態および後述する第４〜第８実施形態は、上記第２実施形態によるＤ／Ａ変換回路をデジタル入力型Ｄ級増幅器に適用したものである。なお、第３〜第４実施形態によるデジタル入力型Ｄ級増幅器は、上記第２実施形態におけるΔΣ変調部５０１、ディザ信号発生部５０５に相当する回路を含んでいるが、それらの図示は省略されている。
【００２８】
図７において、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）および電圧電流変換部７０１は、上記第２実施形態におけるアナログ加算部５１３Ｐに対応している。ＤＥＭデコーダ１０から出力される正相の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）は、各々ノンインバーティングバッファ２１ａおよび抵抗２１ｂからなる電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）に与えられる。図示しないディザ信号発生部から出力される反転ディザ信号ＤＩＴＨＥＲ＿Ｎは、ノンインバーティングバッファ７０１ａおよび抵抗７０１ｂからなる電圧電流変換部７０１に与えられる。また、電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）および電圧電流変換部７０２は、上記第２実施形態におけるアナログ加算部５１３Ｎに対応している。ＤＥＭデコーダ１０から出力される逆相の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）は、各々ノンインバーティングバッファ２２ａおよび抵抗２２ｂからなる電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）に与えられる。図示しないディザ信号発生部から出力されるディザ信号ＤＩＴＨＥＲは、ノンインバーティングバッファ７０２ａおよび抵抗７０２ｂからなる電圧電流変換部７０２に与えられる。理想的な状況において、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２１ｂの抵抗値および電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２２ｂの抵抗値は等しい。また、電圧電流変換部７０１の抵抗７０１ｂおよび電圧電流変換部７０２の抵抗７０２ｂの抵抗値は、上記第１実施形態において説明したように、ディザ信号ＤＩＴＨＥＲの振幅に基づいて決定される。
【００２９】
誤差積分器３０、ＰＷＭ変調回路４０、プリドライバ５１および５２、出力バッファ６０からなる部分は、上記第２実施形態における差動入力型のアナログ信号処理部５１４に対応している。誤差積分器３０は、差動増幅器３１と、積分用のキャパシタ３２および３３とにより構成されている。ここで、キャパシタ３２は、差動増幅器３１の逆相出力端子（−出力端子）と正相入力端子（＋入力端子）との間に介挿されており、キャパシタ３３は、差動増幅器３１の正相出力端子（＋出力端子）と逆相入力端子（−入力端子）との間に介挿されている。
【００３０】
上述した電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各電流出力端子（抵抗２１ｂの両端のうちノンインバーティングバッファ２１ａに接続されていない側の端部）および電圧電流変換部７０１の電流出力端子（抵抗７０１ｂの両端のうちノンインバーティングバッファ７０１ａに接続されていない側の端部）は、誤差積分器３０における差動増幅器３１の正相入力端子（＋入力端子）に共通接続されている。また、電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各電流出力端子（抵抗２２ｂの両端のうちノンインバーティングバッファ２２ａに接続されていない側の端部）および電圧電流変換部７０２の電流出力端子（抵抗７０２ｂの両端のうちノンインバーティングバッファ７０２ａに接続されていない側の端部）は、誤差積分器３０における差動増幅器３１の逆相入力端子（−入力端子）に共通接続されている。また、差動増幅器３１の正相入力端子には、後述する出力バッファ６０の出力電圧ＶＯｎに応じた電流が抵抗７１を介して負帰還され、逆相入力端子には後述する出力バッファ６０の出力電圧ＶＯｐに応じた電流が抵抗７２を介して負帰還される。
【００３１】
差動増幅器３１の正相入力端子に供給される電流の総和と、差動増幅器３１の逆相入力端子に供給される電流の総和は、誤差積分器３０に対する正逆２相の入力アナログ信号となる。ここで、差動増幅器３１の正相入力端子には、正相の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に対応した電流と、反転ディザ信号ＤＩＴＨＥＲ＿Ｎに対応した電流が供給されるが、前者の電流に含まれるディザ信号ＤＩＴＨＥＲの成分と後者の電流に含まれる反転ディザ信号ＤＩＴＨＥＲ＿Ｎの成分が相殺する。従って、差動増幅器３１の正相入力端子には、ディザ信号の成分は与えられない。また、差動増幅器３１の逆相入力端子には、逆相の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に対応した電流と、ディザ信号ＤＩＴＨＥＲに対応した電流が供給されるが、前者の電流に含まれているディザ信号ＤＩＴＨＥＲの波形を反転した成分と、後者の電流に含まれているディザ信号ＤＩＴＨＥＲに対応した成分とが相殺する。従って、差動増幅器３１の逆相入力端子にも、ディザ信号ＤＩＴＨＥＲの成分は与えられない。
【００３２】
本実施形態によるデジタル入力型Ｄ級増幅器の電源電圧がＶＤＤである場合、差動増幅器３１は、その正相入力端子および逆相入力端子の電位を例えばＶＤＤ／２のレベルに仮想接地させた状態で、上述した負帰還を受けつつ正逆２相の入力アナログ信号の差動増幅を行う。これにより各相の入力アナログ信号を積分したキャリアがキャパシタ３２および３３に蓄積し、積分結果を示す正逆２相の積分結果信号ＶＥｐおよびＶＥｎが誤差積分器３０から出力される。
【００３３】
ＰＷＭ変調回路４０は、誤差積分器３０から出力される積分結果信号ＶＥｐおよびＶＥｎを所定周波数の三角波と比較し、積分結果信号ＶＥｐおよびＶＥｎの電圧差ＶＥｐ−ＶＥｎに応じてパルス幅変調されたパルスＶＤｐおよびＶＤｎを発生し、プリドライバ５１および５２に供給する回路である。さらに詳述すると、ＰＷＭ変調回路４０は、電圧差ＶＥｐ−ＶＥｎが正である場合には、電圧差ＶＥｐ−ＶＥｎに応じた時間長だけ三角波の周期の１／２より長いパルス幅を持ったパルスＶＤｐをプリドライバ５１に供給する一方、パルスＶＤｐを位相反転したパルスＶＤｎをプリドライバ５２に供給する。また、ＰＷＭ変調回路４０は、電圧差ＶＥｐ−ＶＥｎが負である場合には、電圧差ＶＥｎ−ＶＥｐに応じた時間長だけ三角波の周期の１／２より短いパルス幅を持ったパルスＶＤｐをプリドライバ５１に供給する一方、パルスＶＤｐを位相反転したパルスＶＤｎをプリドライバ５２に供給する。
【００３４】
出力バッファ６０は、電源ＶＤＤおよび接地間に直列に介挿されたＰチャネルのＭＯＳ型出力トランジスタ６１ＰおよびＮチャネルのＭＯＳ型出力トランジスタ６１Ｎと、同じく電源ＶＤＤおよび接地間に直列に介挿されたＰチャネルのＭＯＳ型出力トランジスタ６２ＰおよびＮチャネルのＭＯＳ型出力トランジスタ６２Ｎとにより構成されている。ここで、出力トランジスタ６１Ｐおよび６１Ｎのドレイン同士の接続点と、出力トランジスタ６２Ｐおよび６２Ｎのドレイン同士の接続点との間には、スピーカおよびローパスフィルタなどからなる負荷１００が介挿されている。
【００３５】
プリドライバ５１および５２は、パルスＶＤｐのパルス幅に応じた期間、出力トランジスタ６１Ｐおよび６２Ｎを介して負荷１００に対する通電が行われ、パルスＶＤｎのパルス幅に応じた期間、出力トランジスタ６２Ｐおよび６１Ｎを介して負荷１００に対する通電が行われるように、各トランジスタ６１Ｐ、６１Ｎ、６２Ｐ、６２Ｎのゲートにパルスを各々供給する。また、プリドライバ５１および５２は、いわゆる貫通電流を防止するため、負荷１００を介さずに直接接続された２個のＰチャネルトランジスタとＮチャネルトランジスタ（すなわち、出力トランジスタ６１Ｐおよび６１Ｎの組と出力トランジスタ６２Ｐおよび６２Ｎの組）が同時にＯＮ状態とならないように各トランジスタのゲートに供給するパルスのタイミング調整を行う回路を含んでいる。
【００３６】
出力バッファ６０における出力トランジスタ６１Ｐおよび６１Ｎのドレイン同士の接続点に発生する出力電圧ＶＯｐは、抵抗７２を介して、上述した誤差積分器３０の差動増幅器３１の逆相入力端子に負帰還される。また、出力バッファ６０における出力トランジスタ６２Ｐおよび６２Ｎのドレイン同士の接続点に発生する出力電圧ＶＯｎは、抵抗７１を介して、上述した誤差積分器３０の差動増幅器３１の正相入力端子に負帰還される。
以上が本実施形態によるデジタル入力型Ｄ級増幅器の詳細である。
【００３７】
本実施形態によれば、ＤＥＭデコーダ１０に対する入力デジタル信号Ｄｉｎのサンプル値に応じた“１”の密度を持った時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）と、同サンプル値に応じた“０”の密度を持った時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）がＤＥＭデコーダ１０により発生される。そして、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に応じた電流が電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）を介して誤差積分器３０に与えられ、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に応じた電流が電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）を介して誤差積分器３０に与えられる。また、その際に反転ディザ信号ＤＩＴＨＥＲ＿Ｎに応じた電流が時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に応じた電流と加算されるとともに、ディザ信号ＤＩＴＨＥＲに応じた電流が時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に応じた電流と加算されることにより、ディザ信号ＤＩＴＨＥＲの成分の誤差積分器３０への入力が防止される。
【００３８】
そして、誤差積分器３０は、負荷１００に与えられる駆動波形に応じた信号の負帰還を受けつつ、各々時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に応じた各電流の和と時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に応じた各電流の和である正逆２相の入力アナログ信号の積分を行う。そして、ＰＷＭ変調回路４０は、その積分結果に応じたパルス幅のパルスＶＤｐおよびＶＤｎを発生し、プリドライバ５１、５２および出力バッファ６０は、このパルスＶＤｐおよびＶＤｎに基づき負荷１００の駆動を行う。
【００３９】
このように負荷１００からの負帰還制御を働かせつつ、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各電流の和と時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各電流の和の差分の積分、積分結果に応じたパルス幅のパルスＶＤｐおよびＶＤｎの発生およびこれらのパルスに基づく負荷１００の駆動が行われる結果、負荷１００の駆動波形は、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の和と時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の和の差分を時間軸上において均した波形であって、ディザ信号ＤＩＴＨＥＲの成分を含まない波形となる。
【００４０】
さて、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２１ｂの抵抗値にバラツキがない理想的な状況では、各電圧電流変換部２１（ｋ）は、各々に与えられる時系列デジタル信号ＤＰ（ｋ）が“１”である期間に電流ΔＩ（＝ＶＤＤ/（２Ｒ））を出力し、各々に与えられる時系列デジタル信号ＤＰ（ｋ）が“０”である期間には電流−ΔＩ（＝−ＶＤＤ/（２Ｒ））を出力する。同様に、電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２２ｂの抵抗値にバラツキがない理想的な状況では、各電圧電流変換部２２（ｋ）は、各々に与えられる時系列デジタル信号ＤＮ（ｋ）が“１”である期間は電流ΔＩを出力し、各々に与えられる時系列デジタル信号ＤＮ（ｋ）が“０”である期間は電流−ΔＩを出力する。
【００４１】
しかし、実際には、各抵抗２１ｂの抵抗値および各抵抗２２ｂの抵抗値にはバラツキが生じるので、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流および電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流は、電流ΔＩまたは−ΔＩを中心としてバラツキを持ったものとなる。
【００４２】
しかしながら、上記アナログ信号の積分処理の過程において、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流および電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の理想的な電流値からのずれが相殺されるため、各サンプリング周期において誤差積分器３０に実質的に入力されるアナログ信号は、そのサンプリング周期における入力デジタル信号Ｄｉｎが示すサンプル値に正確に対応したものとなる。
【００４３】
そして、誤差積分器３０では、出力バッファ６０から負荷１００に与えられる出力電圧ＶＯｐおよびＶＯｎに応じた負帰還を働かせた状態で電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和と電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和との差分に相当するアナログ信号の積分が行われ、ＰＷＭ変調回路４０によりこの積分結果に応じたパルス幅のパルスＶＤｐおよびＶＤｎが発生される。従って、本実施形態によれば、入力デジタル信号Ｄｉｎを正確に反映した波形により負荷１００の駆動が行われる。
【００４４】
また、本実施形態によれば、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和および電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和を時間軸上において平均化する平均化回路を特に設けず、この平均化回路としての処理を誤差積分器３０に行わせているため、回路規模を小規模にし、デジタル入力型Ｄ級増幅器を半導体集積回路として実現する場合にはそのチップ面積を小さくすることができる。また、平均化回路がない分、デジタル入力型Ｄ級増幅器の出力ノイズを小さくし、オフセット電圧を小さくし、さらに消費電力を小さくすることができる。
また、本実施形態によれば、ＤＥＭデコーダ１０に対する入力デジタル信号Ｄｉｎに含まれていたディザ信号ＤＩＴＨＥＲの成分が誤差積分器３０に入力される前に除去される。従って、負荷１００の駆動波形にディザ信号ＤＩＴＨＥＲの成分が現れるのを防止することができる。
【００４５】
また、本実施形態では、さらに次の効果が得られる。まず、ＰＷＭ変調回路４０は、誤差積分器３０の出力信号をいわばリサンプルするものである。ここで、ディザ信号ＤＩＴＨＥＲの周波数とこのリサンプルを行う周波数（ＰＷＭ変調に用いる三角波の周波数）とが近い場合において、ディザ信号ＤＩＴＨＥＲの成分が誤差積分器３０を通過してＰＷＭ変調回路４０まで伝播し、そこでリサンプルされると、ＰＷＭ変調回路４０の出力信号ＶＤｐおよびＶＤｎに折り返しノイズが発生するという問題がある。しかしながら、本実施形態によれば、ディザ信号ＤＩＴＨＥＲの成分の誤差積分器３０への伝播が防止されるため、このような問題の発生が防止される。
【００４６】
＜第４実施形態＞
上記第３実施形態では、ＤＥＭデコーダ１０から出力される複数系列の時系列デジタル信号の各々に応じた電流を誤差積分器３０の入力端子に各々出力する電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）、２２（ｋ）（ｋ＝０〜Ｍ−１）、７０１および７０２を設け、ＤＥＭデコーダ１０と誤差積分器３０との間に電流加算型Ｄ／Ａ変換器を構成した。しかし、このような電流加算型Ｄ／Ａ変換器を構成する代わりに、電圧加算型Ｄ／Ａ変換器をＤＥＭデコーダ１０と誤差積分器３０との間に構成してもよい。
【００４７】
図８に示す例では、ＤＥＭデコーダ１０から出力される時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に応じた各電圧と反転ディザ信号ＤＩＴＨＥＲ＿Ｎに応じた電圧を加算して誤差積分器３０の正相入力端子に与える電圧加算回路１１０と、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に応じた各電圧とディザ信号ＤＩＴＨＥＲに応じた電圧を加算して誤差積分器３０の逆相入力端子に与える電圧加算回路１２０がＤＥＭデコーダ１０と誤差積分器３０との間に介挿されている。なお、図８では図７におけるＰＷＭ変調回路４０以降の回路構成の図示を省略している。
【００４８】
電圧加算回路１１０は、一端が電源ＶＤＤに接続され、各々時系列デジタル信号ＤＰ（ｋ）が“１”であるときにＯＮ状態とされるＭ個のスイッチ１１１（ｋ）（ｋ＝０〜Ｍ−１）と、一端が電源ＶＤＤに接続され、反転ディザ信号ＤＩＴＨＥＲ＿Ｎが“１”であるときにＯＮ状態とされるスイッチ７０３と、スイッチ１１１（ｋ）（ｋ＝０〜Ｍ−１）の各他端に各々の一端が接続されたＭ個の抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）と、スイッチ７０３の他端に一端が接続された抵抗７０４と、抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）の各他端および抵抗７０４の他端の共通接続点と接地線との間に介挿された抵抗１１３と、抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）および７０４と抵抗１１３との共通接続点に発生する電圧を受け取り、これと同じ電圧値の電圧を出力するボルテージフォロワ回路１１４と、このボルテージフォロワ回路１１４の出力端子と差動増幅器３１の正相入力端子との間に介挿された抵抗１１５とを有する。
【００４９】
また、電圧加算回路１２０も、電圧加算回路１１０と同様な構成であり、一端が電源ＶＤＤに接続され、各々時系列デジタル信号ＤＮ（ｋ）が“１”であるときにＯＮ状態とされるＭ個のスイッチ１２１（ｋ）（ｋ＝０〜Ｍ−１）と、一端が電源ＶＤＤに接続され、ディザ信号ＤＩＴＨＥＲが“１”であるときにＯＮ状態とされるスイッチ７０５と、スイッチ１２１（ｋ）（ｋ＝０〜Ｍ−１）の各他端に各々の一端が接続されたＭ個の抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）と、スイッチ７０５の他端に一端が接続された抵抗７０６と、Ｍ個の抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）および抵抗７０６の各他端の共通接続点と接地線との間に介挿された抵抗１２３と、抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）および７０６と抵抗１２３との共通接続点に発生する電圧を受け取り、これと同じ電圧値の電圧を出力するボルテージフォロワ回路１２４と、このボルテージフォロワ回路１２４の出力端子と差動増幅器３１の逆相入力端子との間に介挿された抵抗１２５とを有する。
【００５０】
ここで、抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）および抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）は同じ抵抗値であり、抵抗１１３および１２３は同じ抵抗値である。また、抵抗７０４および７０６は、上記第１実施形態において述べたように、ディザ信号ＤＩＴＨＥＲの振幅に応じた抵抗値を有する。また、この例において、抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）、抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）、抵抗７０４および７０６は、抵抗１１３および１２３よりも抵抗値が充分に大きく、定電流源として働く。
【００５１】
従って、各時点において、Ｍビットの時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数に比例した電流と、反転ディザ信号ＤＩＴＨＥＲ＿Ｎに応じた電流が抵抗１１３に流れ、Ｍビットの時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）が示す信号値からディザ信号ＤＩＴＨＥＲの成分を除去した電圧が抵抗１１３の両端に発生し、この電圧がボルテージフォロワ回路１１４から出力される。また、各時点において、Ｍビットの時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数に比例した電流と、ディザ信号ＤＩＴＨＥＲに応じた電流が抵抗１２３に流れ、Ｍビットの時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）が示す信号値からディザ信号ＤＩＴＨＥＲを反転した信号の成分を除去した電圧が抵抗１２３の両端に発生し、この電圧がボルテージフォロワ回路１２４から出力される。
【００５２】
そして、時系列デジタル信号ＤＰ（ｋ）のうちＭ／２ビットが“１”であり、時系列デジタル信号ＤＮ（ｋ）のうちＭ／２ビットが“０”（すなわち、他のＭ／２ビットは“１”）であるときに、ボルテージフォロワ回路１１４および１２４は同じ電圧値の電圧（例えばＶｒｅｆとする）を出力する。そして、この例では、この電圧Ｖｒｅｆは差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルと同じレベルになっている。
【００５３】
従って、この例において、時系列デジタル信号ＤＰ（ｋ）のうち各ビットのうち“１”であるものの個数がＭ／２＋ΔＭビットである場合には、そのΔＭに比例した電圧が抵抗１１５の両端に発生し、この電圧値に比例した電流が差動増幅器３１の正相入力端子に流れ込む。また、この場合には、時系列デジタル信号ＤＮ（ｋ）のうち各ビットのうち“０”であるものの個数がＭ／２＋ΔＭ個、“１”であるものの個数がＭ／２−ΔＭ個となるため、−ΔＭに比例した電圧が抵抗１２５の両端に発生し、この電圧値に比例した電流が差動増幅器３１の逆相入力端子に流れ込む（この電流の向きは正相入力端子に対する電流とは逆向きになる）。
本実施形態においても、上記第３実施形態と同様な効果が得られる。
【００５４】
＜第５実施形態＞
図９に示す例では、図８における電圧加算回路１１０および１２０が電圧加算回路１１０Ａおよび１２０Ａに置き換えられている。ここで、電圧加算回路１１０Ａは、電圧加算回路１１０における抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）および抵抗７０４を定電流源１１６（ｋ）（ｋ＝０〜Ｍ−１）および定電流源７０７に置き換えたものであり、電圧加算回路１２０Ａは、電圧加算回路１２０における抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）および抵抗７０６を定電流源１２６（ｋ）（ｋ＝０〜Ｍ−１）および定電流源７０８に置き換えたものである。この例においても、上記第４実施形態と同様な効果が得られる。
【００５５】
＜第６実施形態＞
図１０に示す例は、ＤＥＭデコーダ１０と誤差積分器３０との間に構成する電圧加算型Ｄ／Ａ変換器をより簡素化したものである。この例では、上記第３実施形態（図７）における電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）および電圧電流変換部７０１の出力端子が抵抗１３１の一端に共通接続され、この抵抗１３１の他端が差動増幅器３１の正相入力端子に接続されている。また、上記第３実施形態（図７）における電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）および電圧電流変換部７０２の出力端子が抵抗１４１の一端に共通接続され、この抵抗１４１の他端が差動増幅器３１の逆相入力端子に接続されている。また、この例では、電源電圧をＶＤＤとした場合に、差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルをＶＤＤ／２としている。
【００５６】
この例においても、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数がＭ／２＋ΔＭである場合に、ΔＭに比例した電圧が抵抗１３１の両端に発生し、この電圧に比例した電流が差動増幅器３１の正相入力端子に向けて流れ込む。また、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“０”であるものの個数がＭ／２＋ΔＭとなり、−ΔＭに比例した電圧が抵抗１４１の両端に発生し、この電圧に比例した電流が差動増幅器３１の逆相入力端子に向けて流れ込む。従って、上記第３〜第５実施形態と同様な効果が得られる。
【００５７】
＜第７実施形態＞
図１１に示す例は、図１０における抵抗１３１および１４１をスイッチドキャパシタ回路１５０および１６０に各々置き換えたものである。スイッチドキャパシタ回路１５０は、スイッチ１５１〜１５４と、キャパシタ１５５とを有する。スイッチドキャパシタ回路１５０の入力端子（電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）側の端子）と出力端子（差動増幅器３１側の端子）との間には、スイッチ１５１、キャパシタ１５５およびスイッチ１５４が順次介挿されている。そして、スイッチ１５１およびキャパシタ１５５の一方の電極との接続点と基準レベルＶｒｅｆを発生する電源との間にはスイッチ１５２が介挿され、スイッチ１５４およびキャパシタ１５５の他方の電極との接続点と基準レベルＶｒｅｆを発生する電源との間にはスイッチ１５３が介挿されている。スイッチドキャパシタ回路１６０も、スイッチドキャパシタ回路１５０と同様な構成であり、スイッチ１６１〜１６４と、キャパシタ１６５とにより構成されている。
【００５８】
図１０に示す例と同様、電源電圧をＶＤＤとした場合に、差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルをＶＤＤ／２としている。そして、基準レベルＶｒｅｆは、この仮想接地レベルと同じレベルにしている。
【００５９】
スイッチドキャパシタ回路１５０および１６０には、２相のクロックφａおよびφｂが与えられる。これらのクロックφａおよびφｂは、図１２に示すように、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）のビット周期Ｔｂ毎に１個ずつ発生するクロックである。
【００６０】
各ビット周期Ｔｂにおいて、最初に発生するクロックφａにより、スイッチドキャパシタ回路１５０におけるスイッチ１５１および１５３と、スイッチドキャパシタ回路１６０におけるスイッチ１６１および１６３がＯＮ状態とされる。これによりスイッチドキャパシタ回路１５０および１６０に対する各入力電圧に応じた電荷がキャパシタ１５５および１６５に各々蓄積する。そして、後に発生するクロックφｂにより、スイッチドキャパシタ回路１５０におけるスイッチ１５２および１５４と、スイッチドキャパシタ回路１６０におけるスイッチ１６２および１６４がＯＮ状態とされる。これによりスイッチドキャパシタ回路１５０のキャパシタ１５５に蓄積した電荷が差動増幅器３１の正相入力端子に向けて流れ込み、スイッチドキャパシタ回路１６０のキャパシタ１６５に蓄積した電荷が差動増幅器３１の逆相入力端子に向けて流れ込む。
【００６１】
このような動作の繰り返しにより、スイッチドキャパシタ回路１５０および１６０は、各々の入力端子および出力端子間の電圧に比例した電流を差動増幅器３１の正相入力端子および逆相入力端子に供給する抵抗として機能する。従って、この例においても、上記第６実施形態と同様な効果が得られる。
【００６２】
＜第８実施形態＞
図１３は、図７におけるＤＥＭデコーダ１０と誤差積分器３０との間に電圧電流変換部に代えて容量加算型Ｄ／Ａ変換器を構成した例を示すものである。この例において、ＤＥＭデコーダ１０と誤差積分器３０との間には、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）と、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）が介挿されている。スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）には、ＤＥＭデコーダ１０から時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）が各々与えられ、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）には、ＤＥＭデコーダ１０から時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）が各々与えられる。スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）は、各々の出力端子が差動増幅器３１の正相入力端子に共通接続されている。また、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）は、各々の出力端子が差動増幅器３１の逆相入力端子に共通接続されている。
【００６３】
スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）は、ノンインバーティングバッファ１７１と、スイッチ１７２〜１７５と、キャパシタ１７６とを有している。また、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）は、ノンインバーティングバッファ１８１と、スイッチ１８２〜１８５と、キャパシタ１８６とを有している。そして、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）および１８０（ｋ）（ｋ＝０〜Ｍ−１）は、各々入力部にノンインバーティングバッファ１７１および１８１を有する点を除けば、前掲図１１のスイッチドキャパシタ回路１５０または１６０と同様な構成である。
【００６４】
さらに、この例では、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）および１８０（ｋ）（ｋ＝０〜Ｍ−１）と同様な構成のスイッチドキャパシタ回路７１１および７１２が設けられている。ここで、スイッチドキャパシタ回路７１１は、反転ディザ信号ＤＩＴＨＥＲ＿Ｎが入力端子に与えられ、その出力端子は差動増幅器３１の正相入力端子に接続されている。また、スイッチドキャパシタ回路７１２は、ディザ信号ＤＩＴＨＥＲが入力端子に与えられ、その出力端子は差動増幅器３１の逆相入力端子に接続されている。
【００６５】
図１１に示す例と同様、この例では、電源電圧をＶＤＤとした場合に、差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルをＶＤＤ／２としている。そして、各ビット周期において、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数をＭ／２＋ΔＭとすると、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）は、ΔＭに比例した電荷を差動増幅器３１の正相入力端子に供給する。また、この場合において、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数はＭ／２−ΔＭとなり、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）は、−ΔＭに比例した電荷を差動増幅器３１の逆相入力端子に供給する。
【００６６】
また、本実施形態では、スイッチドキャパシタ回路７１１が反転ディザ信号ＤＩＴＨＥＲ＿Ｎに応じた電荷を差動増幅器３１の正相入力端子に供給し、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）を介して供給される電流波形に含まれるディザ信号ＤＩＴＨＥＲに対応した成分と相殺させる。また、スイッチドキャパシタ回路７１２がディザ信号ＤＩＴＨＥＲに応じた電荷を差動増幅器３１の逆相入力端子に供給し、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）を介して供給される電流波形に含まれるディザ信号ＤＩＴＨＥＲを反転した波形の成分と相殺させる。
従って、この例においても、上記第７実施形態と同様な効果が得られる。
【００６７】
＜他の実施形態＞
以上、この発明の各実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００６８】
（１）上記第３〜第８実施形態では、この発明を誤差積分器の出力電圧ＶＥｐおよびＶＥｎに基づいてパルス幅変調を行うデジタル入力型Ｄ級増幅器に適用したが、誤差積分器の出力電圧ＶＥｐおよびＶＥｎに基づいてパルス密度変調を行うデジタル入力型Ｄ級増幅器にこの発明を適用してもよい。
【００６９】
（２）この発明によるデジタル入力型Ｄ級増幅器の適用範囲は、オーディオ用のパワーアンプに限定されるものではない。例えばサーマルプリンタ等における発熱素子を駆動するためのアンプ、表示装置の駆動信号を発生するためのアンプなどに用いてもよい。
【００７０】
（３）上記各実施形態では、ディザ信号ＤＩＴＨＥＲおよび反転ディザ信号ＤＩＴＨＥＲ＿Ｎとして矩形波を用いたが、三角波等の他の交流信号を用いてもよい。
【図面の簡単な説明】
【００７１】
【図１】この発明の第１実施形態であるＤ／Ａ変換回路を含むオーディオ回路の構成を示すブロック図である。
【図２】同実施形態におけるアナログ加算部５３０の構成例を示す回路図である。
【図３】同実施形態におけるアナログ加算部５３０の他の構成例を示す回路図である。
【図４】同実施形態におけるＤＥＭデコーダ５０２の出力信号波形、ディザ信号発生部５０５の出力信号波形を示す波形図である。
【図５】この発明の第２実施形態であるＤ／Ａ変換回路を含むオーディオ回路の構成を示すブロック図である。
【図６】同実施形態におけるＤＥＭデコーダ１０の動作を示す図である。
【図７】この発明の第３実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。
【図８】この発明の第４実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。
【図９】この発明の第５実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。
【図１０】この発明の第６実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。
【図１１】この発明の第７実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。
【図１２】同実施形態において用いるクロックφａおよびφｂの波形を示す図である。
【図１３】この発明の第８実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。
【符号の説明】
【００７２】
５０１……ΔΣ変調部、５０３，５０３Ａ，５０３Ｂ，５１３Ｐ，５１３Ｎ……アナログ加算部、５０４，５１４……アナログ信号処理部、５０５……ディザ信号発生部、５０２，５１２，１０……ＤＥＭデコーダ、２１（ｋ）（ｋ＝０〜Ｍ−１），２２（ｋ）（ｋ＝０〜Ｍ−１），６０１（ｋ）（ｋ＝０〜１５），６０３（ｋ）（ｋ＝０〜１５），６０２，６０４，７０１，７０２……電圧電流変換部、３０……誤差積分器、７１，７２，１３１，１４１……抵抗、４０……ＰＷＭ変調回路、５１，５２……プリドライバ、６０……出力バッファ、１００……負荷、１１０、１２０、１１０Ａ，１２０Ａ……電圧加算回路、１５０，１６０，１７０（ｋ）（ｋ＝０〜Ｍ−１），１８０（ｋ）（ｋ＝０〜Ｍ−１），７１１，７１２……スイッチドキャパシタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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