(57)【要約】【課題】超音波ビーム成形装置にて用いられる遅延量調整メモリの容量を低減させる。【解決手段】遅延調整メモリを２つの信号処理経路間で共有し、遅延時間の早い信号処理経路の信号を遅延調整メモリにて遅延調整し、遅延時間の遅い方の信号処理経路の信号を遅延調整メモリを介さず、後段の演算部に直接入力し、超音波受信ビーム成形処理を行う。【選択図】図１
2010063875.tif 000002
【特許請求の範囲】
【請求項１】
２個の超音波受信信号を受け付け、信号間の時間ずれを調整するための遅延調整モジュールであって、
信号間の時間ずれを揃えるための記憶手段と、
各信号の遅延時間を比較し、後段回路への各信号の接続を切り替える回路接続手段と、
を有し、
前記記憶手段は、２つの信号処理経路間で共有され、
前記回路接続手段は、遅延が少ない方の信号を前記記憶手段を通してから出力し、遅延が多い方の信号を直接出力するように接続を切り替える
ことを特徴とする遅延調整モジュール。
【請求項２】
前記記憶手段は、２つの信号間の最大遅延差分の超音波受信信号を記憶可能な容量を有する
ことを特徴とする請求項１に記載の遅延調整モジュール。
【請求項３】
Ｎ個（Ｎは３以上の整数）の超音波受信信号を受け付け、信号間の時間ずれを調整するための遅延調整モジュールであって、
信号間の時間ずれを揃えるための記憶手段と、
各信号の遅延時間を比較し、後段回路への各信号の接続を切り替える回路接続手段と、
を有し、
前記記憶手段はＮ−１個であり、
前記回路接続手段は、各信号の遅延時間に応じて、遅延時間に応じた前記記憶手段を介して出力、または、直接出力するように接続を切り替える
ことを特徴とする遅延調整モジュール。
【請求項４】
前記Ｎ−１個の記憶手段は、それぞれ２個〜Ｎ個の信号間の最大遅延差分の超音波受信信号を記憶可能な容量を有する
ことを特徴とする請求項３に記載の遅延調整モジュール。
【請求項５】
前記記憶手段は、ＦＩＦＯメモリ、シングルポートのランダムアクセスメモリ、デュアルポートのランダムアクセスメモリのいずれかである
ことを特徴とする請求項１〜４のいずれか１項に記載の遅延調整モジュール。
【請求項６】
請求項１〜５のいずれか１項に記載の遅延調整モジュールと、
前記遅延調整モジュールによって時間ずれが調整された超音波受信信号を加算する加算手段と、
を有する超音波受信ビーム成形装置。
【請求項７】
前記遅延調整モジュールの出力に対して、重み付けを行うための乗算手段をさらに有することを特徴とする請求項６に記載の超音波受信ビーム成形装置。
【請求項８】
遅延調整モジュールおよび加算手段を多段構成としたことを特徴とする請求項６に記載の超音波受信ビーム成形装置。
【請求項９】
初段の遅延調整モジュールからの出力に対して、重み付けを行うための乗算手段をさらに有することを特徴とする請求項８に記載の超音波受信ビーム成形装置。
【請求項１０】
サンプリング周波数の複数倍の動作周波数で処理を行うことにより、マルチビームを取得可能である、
ことを特徴とする請求項６〜９のいずれか１項に記載の超音波受信ビーム成形装置。
【請求項１１】
前記記憶手段への前記超音波受信信号の書き込み及び読み出しのタイミングを制御する制御手段をさらに有することを特徴とする請求項６〜１０のいずれか１項に記載の超音波受信ビーム成形装置。
【請求項１２】
前記遅延調整モジュールは、２個の超音波受信信号を受け付け、信号間の時間ずれを調整するための遅延調整モジュールであり、
前記制御手段は、各信号の遅延時間と超音波の発信時刻からの経過時間の比較結果に基づいて、前記回路接続手段による各信号の接続の切り替えを制御するとともに、前記記憶手段への前記超音波受信信号の書き込み及び読み出しのタイミングを制御する
ことを特徴とする請求項１１に記載の超音波受信ビーム成形装置。
【請求項１３】
前記制御手段は、前記２個の超音波受信信号の少なくともいずれかの遅延時間と、前記経過時間とが一致したタイミングで、前記記憶手段への前記超音波受信信号の書き込みを指示することを特徴とする請求項１２に記載の超音波受信ビーム成形装置。
【請求項１４】
前記制御手段は、前記２個の超音波受信信号の遅延時間のそれぞれが前記経過時間と一致するタイミングのうち時間的に後のタイミングで、前記記憶手段からの前記超音波受信信号の読み出しを指示することを特徴とする請求項１２または１３に記載の超音波受信ビーム成形装置。
【請求項１５】
前記遅延調整モジュールおよび加算手段は多段構成を有しており、
前記制御手段は、Ｍ段目（Ｍは２以上の整数）の遅延調整モジュールに接続されるＭ−１段目の２つの遅延調整モジュールにそれぞれ出力される前記超音波受信信号の読み出しを指示するための制御信号に基づいて、前記Ｍ段目の遅延調整モジュールの回路接続手段による各信号の接続の切り替えを制御するとともに、前記Ｍ段目の遅延調整モジュールの記憶手段への前記超音波受信信号の書き込み及び読み出しのタイミングを制御する
ことを特徴とする請求項１２〜１４のいずれか１項に記載の超音波受信ビーム成形装置。
【請求項１６】
前記制御手段は、前記Ｍ−１段目の２つの遅延調整モジュールの少なくともいずれかに前記制御信号が出力されたタイミングで、前記Ｍ段目の遅延調整モジュールの前記記憶手段への前記超音波受信信号の書き込みを指示することを特徴とする請求項１５に記載の超音波受信ビーム成形装置。
【請求項１７】
前記制御手段は、前記Ｍ−１段目の２つの遅延調整モジュールのどちらに先に前記制御信号が出力されたかを判定し、その判定結果を用いて、前記Ｍ段目の遅延調整モジュールの前記回路接続手段による各信号の接続の切り替えを制御することを特徴とする請求項１５または１６に記載の超音波受信ビーム成形装置。
【請求項１８】
前記制御手段は、前記Ｍ−１段目の２つの遅延調整モジュールのそれぞれに前記制御信号が出力されるタイミングのうち時間的に後のタイミングで、前記Ｍ段目の遅延調整モジュールの前記記憶手段からの前記超音波受信信号の読み出しを指示することを特徴とする請求項１５〜１７のいずれか１項に記載の超音波受信ビーム成形装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超音波診断装置における超音波受信ビーム成形技術に関する。
【背景技術】
【０００２】
従来より、超音波診断装置では、被検体、特に生体内に超音波を送波し、反射して戻ってきたエコーを、電子走査という手法を用いて高精度に受信する方法が採用されている。
【０００３】
超音波診断装置では、複数の微小振動素子を１次元または２次元に配列したプローブにより、超音波ビームの送受信を行う。送信時には、遅延回路によって各微小振動素子に対する電圧印加のタイミングを変化させることで、超音波ビームの走査方向が変更可能となっている。各遅延回路の遅延時間を逐次変えることで、超音波ビームの走査が行われる。
【０００４】
一方、超音波ビームの受信時には、目標点から反射する反射波を受信することとなるが、目標点から各微小振動素子への距離は同一ではない。そのため、目標点から反射してきた超音波信号は各微小振動素子に異なる時間に到着する。そこで、一般的に超音波受信ビーム成形装置においては、整相加算処理により異なる時間に到着する超音波信号の時間ずれ（位相ずれ）を調整し、超音波ビーム成形している。整相加算処理では、微小振動子が受信した超音波アナログ信号をアンプにより増幅し、ＡＤコンバータにてアナログ―デジタル変換を行った後、超音波受信デジタル信号を記憶装置に保持する。そして、同一受信波面に由来する信号値を必要な全てのチャンネルにおいて同時に加算するものである。
【０００５】
また、超音波受信ビーム成形装置においては、１次元または２次元プローブの指向性改善のため、アポダイゼーション（apodization）と呼ばれる処理が行われる。これは、プ
ローブ中の各微小振動素子で受信したエコー信号を均等に加算するのではなく、プローブ中の微小振動素子アレイの端に位置するエコー信号を減衰させて加算する処理である。これにより、サイドローブと呼ばれる目的方向以外に由来する超音波信号の勢力を抑え、微小振動素子アレイの指向性を改善することができる。一般的には、各微小信号素子で受信した各エコー信号に対し、異なる重み付け係数を掛け、重み関数を掛けたのと同様の効果を得ようとしている。
【０００６】
デジタル信号の整相加算処理では、受信チャンネル毎に遅延時間調整のための遅延装置を用いている。遅延装置としては、主にＦＩＦＯ（先入れ先出し）メモリやＲＡＭ（Random Access Memory）などの記憶装置が用いられている。
【０００７】
また、近年の超音波診断装置では、少ない超音波送受信回数で多くの超音波受信信号を効率良く獲得し、フレームレートを向上させ、装置の診断能を高めようとしている。そこで、マルチビームを取得可能な超音波受信ビーム成形装置が必要となる。
【０００８】
マルチビームを取得可能な超音波受信ビーム成形装置においては、チャンネルごと、ビームごとに相異なる遅延量を適用するため、１つのビームを取得する場合に比べてシステムの構成が複雑化する。特に、顕著なのは遅延装置として用いられるメモリの容量増加である。従来の超音波受信ビーム成形装置における必要メモリ容量は、チャンネル数が１２８、最大遅延量が８０００クロック、データが１４ビット、そして１ビームの場合、１２８×８０００×１４×１＝１４３３６０００ｂと、およそ１４．４Ｍｂとなる。そして、チャンネル数が１２８、最大遅延量が８０００クロック、データが１４ビット、そして４ビーム取得可能な超音波受信ビーム成形装置においては、１２８×８０００×１４×４＝５７３４４０００ｂと、およそ５７．３Ｍｂのメモリ容量が必要となる。
【０００９】
近年はＦＰＧＡ（Field Programmable Gate Array）チップに高速読み出し・書き込み
可能なメモリが搭載されているため、超音波受信ビーム成形装置をＦＰＧＡチップに実装することも多い。しかし、ＦＰＧＡチップに搭載されている高速メモリの容量にも限りがあるため、少ないメモリ容量で構成可能な超音波受信ビーム成形装置が求められている。また超音波受信ビーム成形装置で消費するメモリ容量が少なくなると、同じＦＰＧＡチップ内に実装する他の超音波受信信号処理回路でより多くのメモリを使用できるようになる。それがＦＰＧＡチップの使用効率を向上させ、装置の低コスト化につながるというメリットを生む。
【００１０】
下記特許文献１には、多段構造の遅延素子を備え、従来の超音波受信ビーム成形装置よりも少ないメモリ容量で複数の走査線またはビームを処理する受信ビーム成形装置に関する技術が開示されている。しかし、１チャンネルごとに遅延調整メモリを配置している先行件では、使用されない無駄なメモリ領域が多く存在する。最大走査角度方向からの超音波信号を受信している場合に、受信ビーム成形装置において最も多くの遅延調整メモリを必要となるが、この場合でも遅延量調整に対して有効には使用されていないメモリ領域が多く存在する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−３３６２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、超音波信号受信における遅延量調整で実際には有効利用されていないメモリ容量を削減し、少量のメモリ容量で形成可能な超音波受信ビーム成形装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る遅延調整モジュールは、
２個の超音波受信信号を受け付け、信号間の時間ずれを調整するための遅延調整モジュールであって、
信号間の位相ずれを揃えるための記憶手段と、
各信号の遅延時間を比較し、後段回路への各信号の接続を切り替える回路接続手段と、
を有し、
前記記憶手段は、２つの信号処理経路間で共有され、
前記回路接続手段は、遅延が少ない方の信号を前記記憶手段を通してから出力し、遅延が多い方の信号を直接出力する
ことを特徴とする。
【００１４】
また、本発明に係る遅延調整モジュールは、
Ｎ個（Ｎは３以上の整数）の超音波受信信号を受け付け、信号間の時間ずれを調整するための遅延調整モジュールであって、
信号間の位相ずれを揃えるための記憶手段と、
各信号の遅延時間を比較し、後段回路への各信号の接続を切り替える回路接続手段と、
を有し、
前記記憶手段はＮ−１個であり、
前記回路接続手段は、各信号の遅延時間に応じて、遅延時間に応じた前記記憶手段を介して出力、または、直接出力する
ことを特徴とする。
【００１５】
また、本発明に係る超音波受信ビーム成形装置は、
上記の遅延調整モジュールと、
前記遅延調整モジュールによって時間ずれが調整された超音波受信データを加算する加算手段と、
を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、超音波信号受信における遅延量調整で実際には有効利用されていないメモリ容量を削減し、少量のメモリ容量で超音波受信ビーム成形装置を形成できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態における超音波受信ビーム成形装置の構成の一例。
【図２】第１の実施形態における超音波受信ビーム成形装置の構成の一例。
【図３】第１の実施形態における超音波受信ビーム成形装置の構成の一例。
【図４】第２の実施形態における超音波受信ビーム成形装置の構成の一例。
【図５】第２の実施形態における超音波受信ビーム成形装置の構成の一例。
【図６】第２の実施形態における超音波受信ビーム成形装置の構成の一例。
【図７】第３の実施形態における超音波受信ビーム成形装置の構成の一例。
【図８】第３の実施形態における超音波受信ビーム成形装置の構成の一例。
【図９】超音波診断装置における信号処理プロセスの一例。
【図１０】第４の実施形態における超音波画像生成システムの構成の一例。
【図１１】第４の実施形態における遅延調整メモリ制御回路の構成の一例。
【図１２】重み付け係数供給回路の構成の一例。
【図１３】第４，５の実施形態における機能間の接続態様の一例。
【図１４】第４の実施形態における機能間の接続態様の一例。
【図１５】第５の実施形態における遅延調整メモリ制御回路の構成の一例。
【図１６】第５の実施形態における遅延調整メモリ制御回路の構成の一例。
【図１７】第５の実施形態における機能間の接続態様の一例。
【図１８】第５の実施形態における機能間の接続態様の一例。
【図１９】第５の実施形態におけるＮＡ−ＮＢ順序比較回路の構成の一例。
【発明を実施するための形態】
【００１８】
図９は、超音波診断装置におけるＢモード画像取得のための信号処理プロセス例のフローチャートである。受信されたアナログのエコー信号はLow Noise AmplifierやVariable Gain Amplifierによって増幅（Ｓ１）されたのち、ＡＤ変換によりデジタル化される（Ｓ２）。その後、整相加算処理（遅延制御（Ｓ３）・アポダイゼーション（Ｓ４）・加算（Ｓ５））・対数圧縮（Ｓ６）・包絡線検波（Ｓ７）といった処理によりＡモード波形生成（Ｓ６）、ひいてはＢモード画像の構築がなされる。本発明の超音波受信ビーム成形装置は、図９に示された整相加算処理（Ｓ３〜Ｓ５）にて用いられるものである。もちろん、本発明の超音波受信ビーム成形装置は、図９に示された信号処理プロセスフロー以外の信号処理プロセスフローにおける整相加算処理においても使用可能であることは言うまでもない。
【００１９】
以下、本発明を実施するための形態について、図面を参照しながら詳しく説明する。
【００２０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る超音波受信ビーム成形装置の２チャンネル分の構成を示す図である。
【００２１】
この超音波受信ビーム成形装置１２は、チャンネル１に接続されたＡＤコンバータ１、チャンネル２に接続されたＡＤコンバータ２を有する。また、両チャンネルの遅延時間調整を行う遅延調整モジュール１１を有する。また、遅延調整がされた信号に対して、指向性改善のためにアポダイゼーション処理を行う乗算器７，８と、両チャンネルの信号を加算する加算器９を有する。
【００２２】
遅延調整モジュール１１は、チャンネル１とチャンネル２の遅延時間の比較結果により、ＡＤコンバータ１とＡＤコンバータ２の出力のいずれかを遅延調整メモリ４に接続するマルチプレクサ３を有する。なお、遅延時間とは、送信された超音波が目標点まで到達して反射し、超音波受信素子に到達するのに要する時間のことである。
【００２３】
また、チャンネル１とチャンネル２の遅延時間の比較結果により、ＡＤコンバータ１と遅延調整メモリ４の出力のいずれかをチャンネル１用の乗算器７に接続するマルチプレクサ５を有する。さらに、チャンネル１とチャンネル２の遅延時間の比較結果により、ＡＤコンバータ２と遅延調整メモリ４の出力のいずれかをチャンネル２用の乗算器８に接続するマルチプレクサ６を有する。そして、乗算器７と乗算器８の出力結果を加算する加算器９を具備する構成となっている。遅延調整メモリは、ＦＩＦＯメモリ（先入れ先出しメモリ）を用いて構成してもよく、またはランダムアクセスメモリを用いて構成してもよい。なお、遅延調整メモリ４が本発明の記憶手段に相当し、マルチプレクサ３，５，６が本発明の回路接続手段に相当する。
【００２４】
各チャンネルで受信された超音波受信データはＡＤコンバータ１，２に入力されサンプリングされる。ＡＤコンバータ１，２からのサンプルデータは、所望の方向からのビームを得るために遅延時間調整される必要がある。この時、マルチプレクサ３，５，６は、チャンネル１とチャンネル２で受信されたサンプルデータの遅延時間を比較した比較結果の信号を受け取る。この比較結果により、遅延が少ない方のチャンネルを遅延調整メモリ４に接続し、遅延が多い方のチャンネルを乗算器７，８に直接接続する。遅延時間は、超音波受信ビーム成形装置の周辺回路である遅延時間記憶メモリ、または遅延時間演算回路（図示せず）より供給され、遅延時間の比較は、コンパレータ（比較回路）によって行われる。コンパレータ（比較回路）は、チャンネル１とチャンネル２に対して与えられる遅延時間データの大小を比較し、マルチプレクサに接続情報を持った選択信号を出力する。このように遅延時間が少なく先に受信素子に到達した信号を遅延調整メモリ４に通すことで、信号間の時間ずれを揃えることができる。
【００２５】
さらに具体的に述べる。ある目標点から各超音波受信素子までの距離は異なるため、目標点から反射される超音波受信シグナルが各超音波受信素子すなわち各超音波受信チャンネルに到達する時間（遅延時間）には差違が生じる。そのため、超音波受信ビーム成形装置では、各超音波受信素子から受信した信号を遅延時間調整し、目標点から反射してきた超音波受信シグナルの検出を行う。図１に示す超音波受信ビーム成形装置中の各チャンネルに対しても、目標点から反射された超音波受信シグナルを得るため、遅延時間調整を行う。この時、本発明においては、隣り合う２チャンネルについて遅延時間の比較を行う。そして、遅延が少ない方のチャンネルつまり目標点により近い位置にあるチャンネルを遅延調整メモリ４に出力し、遅延調整メモリ４を通じてから後段の回路へ出力する。なお、このような遅延調整を可能にするために、遅延調整メモリ４は２チャンネル間の遅延差分だけの超音波デジタル受信データを記憶可能なだけの容量を持つことが必要である。一方、遅延が多い方のチャンネルつまり目標点から遠い位置にあるチャンネルを後段の回路に直接出力する。
【００２６】
例として、チャンネル１がチャンネル２よりも目標点に対してより近い位置にある場合、つまりチャンネル１の遅延時間がチャンネル２の遅延時間よりも短い場合の回路動作を
述べる。この時、マルチプレクサ３，５により、チャンネル１用のＡＤコンバータ１の出力は遅延調整メモリ４に接続され、遅延調整メモリ４の出力はチャンネル１用の乗算器７に接続される。一方、チャンネル２用のＡＤコンバータ２の出力はマルチプレクサ３，６により、チャンネル２用の乗算器８に直接接続される。このような接続状態になっている場合において、チャンネル１に到達した超音波受信デジタルデータは遅延調整メモリ４に蓄えられる。そして、チャンネル２に到達した超音波受信シグナルはそのまま出力されて乗算器８でアポダイゼーション用の重み付け係数を付される。先にチャンネル１で受信された受信シグナルをこれと同じタイミングで乗算器７によりアポダイゼーション用の重み付け係数を付せるよう、チャンネル１の受信デジタルデータが遅延調整メモリ４から読み出される。このように遅延時間調整され、かつ乗算器７，８によってアポダイゼーション用の重み付け係数を付せられた超音波受信シグナルは加算器９にて加算処理される。
【００２７】
チャンネル数が２よりも多い場合に図１の回路を用いた場合の超音波受信ビーム成形装置構成を図２に示す。図２に示すように、この場合図１の回路を多段構成とすることで、全てのチャンネルの信号を整相加算する。なお、アポダイゼーション処理用の乗算器は初段にのみあればよいので、２段目以降には乗算器は用いていない。
【００２８】
加算器９−１〜８の後段に接続される遅延調整モジュール１１−１〜７には、隣り合う信号処理経路間の遅延時間を調整可能な容量を持つ遅延調整メモリを配置する必要がある。つまり、各遅延調整モジュール１１−１〜７の遅延調整メモリ４−９〜１５は、隣り合う信号処理経路間の最大遅延差分の超音波受信デジタルデータを記憶可能な容量を有する必要がある。このような構成をとることで、最終的に全チャンネル分の遅延時間調整が可能となる。
【００２９】
例えば、加算器９−１〜８の後段にある遅延調整モジュール１１−１〜４は、初段の遅延調整モジュール１２−１〜８より加算出力される信号の遅延時間差を調整する必要がある。そこで、遅延調整メモリ４−９〜１２は２チャンネル分の遅延差分だけの超音波デジタルデータを記憶可能なメモリ容量を持つ必要がある。また、加算器１３−１〜４の後段の遅延調整モジュール１１−５，６では、遅延調整モジュール１１−１〜４より加算出力される信号の遅延時間差を調整する必要がある。そこで、遅延調整メモリ４−１３，１４は４チャンネル分の遅延時間を調整可能なメモリ容量を持つ必要がある。
【００３０】
このような構成をとることで、超音波受信ビーム成形装置にて使用される遅延調整メモリの容量を従来例より大きく減らすことができる。例えば１２８チャンネルを持つ超音波受信ビーム成形装置の場合、本実施形態を採用することにより、従来例の超音波受信ビーム成形装置で使用される遅延調整メモリ容量の数％程度のメモリ容量にて整相加算を行うことが可能となる。
【００３１】
本発明の第１実施形態における必要メモリ容量を算出してみる。チャンネル数が１２８、最大遅延量が８０００クロック、データが１４ビット、そして１ビームを取得し、チャンネル間の遅延時間が均等だと仮定する。この場合、１加算段につき、６４×（８０００／１２８）×１４＝５６４４８ｂと、およそ５６．４Ｋｂのメモリ容量が必要となる。本発明の第１実施形態においては、１２８チャンネルの場合、加算段が６段生じるため、必要総メモリ容量は、５６４４８ｂ×６＝３３８６８８ｂと、およそ３３９Ｋｂとなる。これは、従来例の約２．４％程度のメモリ容量である。
【００３２】
また、超音波診断装置のサンプリング周波数の複数倍のクロック周波数にて超音波受信ビーム成形装置を動作させることにより、複数本のビームを取得できる。例えば超音波診断装置のサンプリング周波数４０ＭＨｚの場合、超音波受信ビーム成形装置を４倍の１６０ＭＨｚで動作させれば、一回の送受信で４本のビームを取得することができ、フレーム
レートの向上が可能となる。
【００３３】
しかし、超音波受信ビーム成形装置の動作周波数にも上限がある。（超音波受信ビーム成形装置の最大動作周波数／サンプリング周波数）の数より多くのビーム本数（マルチビーム）を取得したい場合、図３に示すように、本超音波受信ビーム成形装置を複数個並列に実装するとよい（２９−１〜Ｎ）。この場合、ＡＤコンバータは並列に配置する必要はなく、複数の超音波受信ビーム成形装置２９−１〜ＮでＡＤコンバータ群３０を共有し、超音波受信ビーム成形装置のＡＤコンバータ以降の構成２９を複数並列に配置するようにしてもよい。ＡＤコンバータ群３０からの出力３１は、分配経路３２−１〜Ｎによって、各超音波受信ビーム成形装置２９−１〜Ｎに分配すればよい。
【００３４】
本発明の第１の実施形態によれば、超音波受信ビーム成形装置における遅延調整メモリの容量が少ないため、ＦＰＧＡチップ内に並列で実装できる超音波受信ビーム成形装置の数も増加させることができる。よって、従来例と比較した場合、同じメモリ容量を用いてより多くのビームを取得することが可能となる。従来例の場合においても、一つの超音波受信ビーム成形装置から取得できるビーム本数は、（超音波受信ビーム成形装置の最大動作周波数／サンプリング周波数）の値が上限となる。よって、遅延調整メモリとして使用可能なメモリ容量が限られている場合、超音波受信ビーム成形装置一つあたりの遅延調整メモリ容量が少ない方が並列に配置できる超音波受信ビーム成形装置数を結果的に多くできる。したがって、取得可能ビーム本数も増えることとなる。
【００３５】
［第２の実施形態］
図４は本発明の第２の実施形態を示したものである。第１の実施形態では遅延調整メモリ４として、ＦＩＦＯメモリやシングルポートのＲＡＭを利用したが、本実施形態ではデュアルポートのＲＡＭを用いて回路を構成する。
【００３６】
超音波診断装置においては、超音波受信ビーム成形装置をＦＰＧＡ（Field Programmable Gate Array）を用いて実装を行うことが多い。最近のＦＰＧＡチップには高速書き込
み・読み出しが可能なＲＡＭが搭載されていることが多く、搭載ＲＡＭをデュアルポートメモリとして使用することが可能な場合もある。この場合図１における遅延調整メモリ４とマルチプレクサ３をＦＰＧＡチップに搭載されているデュアルポートメモリ１８に置き換える構成をとることで、図１に示す回路と同じ動作を実現できる。
各チャンネルで受信された超音波受信データはＡＤコンバータ１，２に入力されサンプリングされる。ＡＤコンバータ１，２からのサンプルデータは、所望の方向からのビームを得るために遅延時間調整される必要がある。この時、デュアルポートメモリ１８とマルチプレクサ５，６は、チャンネル１とチャンネル２で受信されたサンプルデータの遅延時間を比較した比較結果の信号を受け取る。この比較結果により、遅延が少ない方のチャンネルデータをデュアルポートメモリ１８に入力し、遅延が多い方のチャンネルを乗算器７，８に直接接続する。遅延時間は、超音波受信ビーム成形装置の周辺回路である遅延時間記憶メモリ、または遅延時間演算回路（図示せず）より供給され、遅延時間の比較は、コンパレータ（比較回路）によって行われる。コンパレータ（比較回路）は、チャンネル１とチャンネル２に対して与えられる遅延時間データの大小を比較し、マルチプレクサに接続情報を持った選択信号を出力する。このように遅延時間が少なく先に受信素子に到達した信号をデュアルポートメモリ１８に通すことで、信号間の時間ずれを揃えることができる。
【００３７】
チャンネル数が２よりも多い場合に図４の回路を用いた場合の超音波受信ビーム成形装置構成を図５に示す。加算器９−１〜８の後段に接続される遅延調整モジュール２４−１〜７には、隣り合う超音波受信ビーム成形装置間の遅延時間調整を調整可能な容量を持つ遅延調整メモリを配置する必要がある。このような構成をとることで、最終的に全チャン
ネル分の遅延時間調整が可能となる。
【００３８】
例えば、加算器９−１〜８より後段にある遅延調整モジュール２４−１〜４は、初段の遅延調整モジュール２５−１〜８より加算出力される信号の遅延時間差を調整する必要がある。そこで、遅延調整メモリ１８−９〜１２は２チャンネル分の遅延時間を調整可能なメモリ容量を持つ必要がある。また、加算器２６−１〜４の後段の遅延調整モジュール２４−５，６は、遅延調整モジュール２４−１〜４より加算出力される信号の遅延時間差を調整する必要がある。そこで、遅延調整メモリ１８−１３，１４は４チャンネル分の遅延時間を調整可能なメモリ容量を持つ必要がある。
【００３９】
このような構成をとることで、超音波受信ビーム成形装置にて使用される遅延調整メモリの容量を従来例より大きく減らすことができる。本発明の第２実施形態における必要メモリ容量を算出してみる。チャンネル数が１２８、最大遅延量が８０００クロック、データが１４ビット、そして１ビーム取得し、チャンネル間の遅延時間が均等だと仮定する。この場合、１加算段につき、６４×（８０００／１２８）×１４ｂ＝５６４４８ｂと、およそ５６．４Ｋｂのメモリ容量が必要となる。本発明の第２実施形態においては、１２８チャンネルの場合、加算段が６段生じるため、必要総メモリ容量は、５６４４８ｂ×６＝３３８６８８ｂと、およそ３３９Ｋｂとなる。これは、従来例の約２．４％程度のメモリ容量である。
【００４０】
また、超音波診断装置のサンプリング周波数の複数倍のクロック周波数にて超音波受信ビーム成形装置を動作させることにより、複数本のビームを取得できる。例えば超音波診断装置のサンプリング周波数４０ＭＨｚの場合、超音波受信ビーム成形装置を４倍の１６０ＭＨｚで動作させれば、一回の送受信で４本のビームを取得することができ、フレームレートの向上が可能となる。
【００４１】
しかし、超音波受信ビーム成形装置の動作周波数にも上限がある。（超音波受信ビーム成形装置の最大動作周波数／サンプリング周波数）の数より多くのビーム本数を取得したい場合、図６に示すように、本超音波受信ビーム成形装置を複数個並列に実装するとよい（３３−１〜Ｎ）。この場合、ＡＤコンバータは並列に配置する必要はなく、複数の超音波受信ビーム成形装置３３−１〜ＮでＡＤコンバータ群３４を共有し、超音波受信ビーム成形装置のＡＤコンバータ以降の構成３３を複数並列に配置するようにしてもよい。ＡＤコンバータ群３４からの出力３５は、分配経路３６−１〜Ｎによって、各超音波受信ビーム成形装置３３−１〜Ｎに分配すればよい。
【００４２】
本発明の第２の実施形態によれば、超音波受信ビーム成形装置における遅延調整メモリの容量が少なくてすることができる。したがって第１の実施形態と同様に、従来例と比較して、同じメモリ容量を用いてより多くのビームを取得することが可能となる。
【００４３】
［第３の実施形態］
図７は本発明の第３の実施形態を示したものである。第１、第２の実施形態では、２チャンネル間の遅延時間比較を行い、超音波ビーム成形を行うが、チャンネル数は２に限る必要はない。図７は３チャンネルを用いた場合の例であり、遅延調整メモリが２つ利用される。遅延調整メモリ４１は、２チャンネル分の遅延時間を調整可能な容量を持ち、遅延調整メモリ４２は、１チャンネル分の遅延時間を調整可能な容量を持つ。本実施形態では、３チャンネル間の遅延時間をコンパレータ（比較回路）によって比較し、遅延が最も少ないチャンネルを遅延調整メモリ４１に、遅延が次に少ないチャンネルを遅延調整メモリ４２に接続する。そして、遅延が最も多いチャンネルは遅延調整メモリに接続せず、直接後段の回路へ接続する。このようにすることで、最終的に全チャンネル分の遅延時間調整が可能となる。接続の制御は、コンパレータ（比較回路）の出力を基に、スイッチング回
路４０，６２によって行われる。
【００４４】
また、図８に示すように４チャンネルを用いて構成することも可能である。より一般的に、チャンネル数がＮ個（Ｎは３以上の整数）の場合に、Ｎ−１個の遅延調整メモリを利用し、各チャンネルの信号の遅延時間に応じて、後段回路への各信号の接続を切り替える。Ｎ−１個の遅延調整メモリは、それぞれ２個〜Ｎ個の信号間の最大遅延差分の遅延時間を調整可能な容量を持つ。そして、スイッチング回路は、遅延が最も少ない信号を最大容量の遅延調整メモリに接続し、次に遅延が少ない信号を次に容量の大きい遅延調整メモリに接続し、最も遅延が多い信号を直接後段の回路へ出力する。
【００４５】
本実施形態で図８の構成をとった場合において必要なメモリ容量を算出する。
チャンネル数が１２８、最大遅延量が８０００クロック、データが１４ビット、そして１ビームを取得し、チャンネル間の遅延時間が均等だと仮定する。この場合、４チャンネル毎に、３チャンネル分の遅延調整メモリ５２、２チャンネル分の遅延調整メモリ５３、１チャンネル分の遅延調整メモリ５４の３つが配置されている。よって、加算初段では、（３＋２＋１）×１２８/４×（８０００／１２８）×１４ｂ＝１６８０００ｂと、１６８
Ｋｂのメモリ容量が必要となる。第二加算段でも４つの信号経路をまとめて遅延調整する構成を取ると、４つの信号経路毎に、（１２+８+４）×（８０００／１２８）×１４ｂ＝２１０００ｂと、２１Ｋｂのメモリが必要となる。よって、第二加算段では、合計２１Ｋｂ×１２８／４／４＝１６８Ｋｂのメモリ容量が必要となる。第三加算段でも４つの信号経路をまとめて遅延調整する構成を取ると、４つの信号経路毎に、（４８+３２+１６）×（８０００／１２８）×１４ｂ＝８４０００ｂと、８４Ｋｂのメモリが必要となる。よって、第三加算段では、合計８４Ｋｂ×１２８／４／４／４＝１６８Ｋｂのメモリ容量が必要となる。最終加算段においては、２つの信号経路に対し、遅延調整を行えばよく、１２８／２×（８０００／１２８）×１４ｂ＝５６０００ｂと、５６Ｋｂのメモリが必要となる。よって、本発明の第３実施形態においては、１２８チャンネルの場合、必要総メモリ容量は、１６８Ｋｂ＋１６８Ｋｂ＋１６８Ｋｂ＋５６Ｋｂ＝５６０Ｋｂとなる。これは、従来例のメモリ容量１４．４Ｍｂに対し、約３．９％程度のメモリ容量である。
【００４６】
また、本発明の第３の実施形態を用いて超音波受信ビーム成形装置を構成した場合、本発明第１、第２の実施形態と同様に複数本のビームを取得可能であることは言うまでもない。本実施形態においても同様に、サンプリング周波数の複数倍のクロック周波数で超音波受信ビーム成形装置を動作させたり、超音波受信ビーム成形装置を複数個並列に実装すればよい。
【００４７】
［第４の実施形態］
図１０は、本発明の超音波受信ビーム成形装置を用いた、超音波画像生成システム７０の構成を示す図である。
超音波画像生成システム７０は、探触子７１、ＡＤコンバータ７２、超音波受信ビーム成形装置７３、信号処理部７４、画像処理部７５、画像表示部７６、及び、制御用ＣＰＵ７９から構成される。本実施形態では、超音波受信ビーム成形装置７３が、超音波受信ビーム成形部７３０（第１〜第３の実施形態で述べた超音波受信ビーム成形装置）、遅延メモリ制御回路７７（−１〜Ｔ）、及び、重み付け係数供給回路１００（−１〜Ｘ）から構成される。なお、本実施形態において、超音波受信ビーム形成部７３０中の遅延調整モジュールは、２個の超音波受信信号を受け付け、信号間の時間ずれを調整するための遅延調整モジュールであるものとする。
【００４８】
受信された超音波信号（超音波受信データ；超音波受信信号）は、探触子７１によってアナログ電気信号に変換され、さらにＡＤコンバータ７２によってデジタル化される。デジタル化された受信信号は、超音波受信ビーム成型部７３０によって整相加算処理され、
信号処理部７４にて対数圧縮・包絡線検波といった処理を受ける。信号処理部７４の出力データ（対数圧縮・包絡線検波などの処理が施された信号）は、画像処理部７５に入力され、画像生成に必要な複数の処理をされた後、画像データとなる。画像表示部７６は、画像処理部７５によって生成された画像データから超音波画像を生成し、表示する。制御用ＣＰＵ７９は、各ブロックをコントロールするのに必要なデータ、コントロール信号を供給する。遅延メモリ制御回路７７−１〜Ｔは、制御用ＣＰＵ７９から入力された超音波受信信号の遅延時間を表す遅延データ（遅延量情報）に基づいて、超音波受信ビーム成形部７３０中の遅延調整メモリへの受信信号の書き込み及び読み出しのタイミングを制御する。尚、Ｔは超音波受信ビーム成形部７３０中に存在する遅延調整メモリの数を示す。重み付け係数供給回路１００−１〜Ｘは、制御用ＣＰＵ７９から入力されたアポダイゼーション用の重み付け係数データに基づいて、超音波受信ビーム成形部７３０中の乗算器へ重み付け係数を供給する。尚、Ｘは超音波受信ビーム成形部７３０中に存在するアポダイゼーション用の乗算器の数を示す。
【００４９】
図１１は、遅延調整メモリ制御回路７７の構成を示す図である。
遅延調整メモリ制御回路７７は、遅延量情報入出力制御回路８１（−１，２）、遅延量情報メモリ８２（−１，２）、コンパレータ８３，８４、読み出し信号出力回路８５、書き込み信号出力回路８６、及び、マルチプレクサ８７，８８から構成される。
【００５０】
遅延量情報メモリ８２は、制御用ＣＰＵ７９から供給された遅延量情報を保存する。遅延量情報入出力制御回路８１は、遅延量情報メモリ８２への遅延量情報の書き込み、及び、読み出しの制御を行う。書き込み信号出力回路８６は、超音波受信データの遅延調整メモリへの書き込みを指示する制御信号（制御データ；書き込み信号８９）を遅延調整メモリへ出力する。コンパレータ８３は、Ｃｈ１とＣｈ２に入力される超音波データの遅延時間（Ｃｈ１とＣｈ２に対応する遅延量情報）を比較し、比較結果としてＭＵＸセレクト信号９０を出力する。マルチプレクサ８７は、ＭＵＸセレクト信号９０に従い、Ｃｈ１，Ｃｈ２に対応する遅延量情報のうち値の小さい方を出力する。マルチプレクサ８８は、ＭＵＸセレクト信号９０に従い、Ｃｈ１，Ｃｈ２に対応する遅延量情報のうち値の大きい方を出力する。コンパレータ８４は、Ｃｈ１，Ｃｈ２に対応する遅延量情報のうち値の大きい方と、超音波の発信時刻からの経過時間（受信フェーズ経過時間）とを比較し、両方の値が一致した時点で読み出し開始トリガを読み出し信号出力回路８５へ出力する。読み出し信号出力回路８５は、読み出し開始トリガが入力されると、超音波受信データの遅延調整メモリからの読み出しを指示する制御信号（制御データ；読み出し信号９１）を遅延調整メモリへ出力する。
【００５１】
図１２は、重み付け係数供給回路１００の構成を示す図である。
重み付け係数供給回路１００は、重み付け係数データ入出力制御回路１０２、重み付け係数データメモリ１０３、及び、重み付け係数出力回路１０１から構成される。
【００５２】
重み付け係数データメモリ１０３は、制御用ＣＰＵ７９から供給された重み付け係数データを保存する。重み付け係数データ入出力制御回路１０２は、重み付け係数データメモリ１０３への重み付け係数データの書き込み、及び、読み出しの制御を行う。重み付け係数出力回路１０１は、重み付け係数データメモリ１０３から供給された重み付け係数データに基づいて、アポダイゼーションに必要な信号（データ；重み付け係数）を乗算器へ供給する。
【００５３】
図１３は、遅延調整メモリ制御回路７７と重み付け係数供給回路１００が、超音波受信ビーム成形部（超音波受信ビーム成形装置１２）にどのように接続されるか示す図である。遅延調整メモリ制御回路７７のＭＵＸセレクト信号９０は、マルチプレクサ３，５，６へ接続され、マルチプレクサの接続状態を制御する。書き込み信号８９、読み出し信号９
１は、遅延調整メモリ４へ接続され、遅延調整メモリ４の超音波受信データの書き込み、及び、読み出しを制御する。重み付け係数供給回路１００−１，１００−２は、それぞれ、乗算器７，８へ接続される。
【００５４】
図１４は、遅延調整メモリ制御回路７７と重み付け係数供給回路１００が、超音波受信ビーム成形部７３０にどのように接続されるか示す図である。ここでは、図２において本発明の第１実施形態の例として挙げた、１６チャンネルシステムの場合を示す。
【００５５】
（２チャンネル分の）超音波受信ビーム成形装置１２−１〜１２−８に対しては、それぞれ、遅延調整メモリ制御回路７７が１個、重み付け係数供給回路１００が２個ずつ配置される。また、遅延調整モジュール１１−１〜１１−７に対しては、それぞれ、遅延調整メモリ制御回路７７が１個ずつ配置される。よって、この場合には、Ｔの値は１５、Ｘの値は１６となる。
【００５６】
第４の実施形態における超音波受信ビーム成形装置７３の動作について具体的に述べる。
まず、図１３を参照して説明する。なお、以下では、Ｃｈ１の遅延量情報が９０、Ｃｈ２の遅延量情報が２００の場合の例について説明する。
遅延調整メモリ制御回路７７（遅延調整メモリ制御回路７７−１）は、Ｃｈ１，Ｃｈ２に対応する遅延量情報に応じたＭＵＸセレクト信号９０を出力する。マルチプレクサ３，５，６は、ＭＵＸセレクト信号９０に応じて受信信号の後段回路への接続を切り替える。具体的には、ＭＵＸセレクト信号９０により、Ｃｈ１が遅延調整メモリ４に接続され、Ｃｈ２が乗算器８へ接続される。また、遅延調整メモリ４は乗算器７へ接続される。
遅延調整メモリ制御回路７７は、書き込み信号８９を遅延調整メモリ４に対して出力する。それにより、Ｃｈ１での超音波受信データが遅延調整メモリ４へ書き込まれる。また、遅延調整メモリ制御回路７７は、目標点から反射してきた超音波がＣｈ２で受信されるタイミング（Ｃｈ２に対応する遅延情報と受信フェーズ経過時間が一致するタイミング）で、読み出し信号９１を遅延調整メモリ４に対して出力する。それにより、遅延調整メモリ４に書き込まれたＣｈ１の超音波受信データが読み出される。そして、Ｃｈ１とＣｈ２の超音波受信データが同時に乗算器７、８に入力される。乗算器７，８は、それぞれ、Ｃｈ１，Ｃｈ２の超音波受信データに、重み付け係数供給回路１００−１、１００−２から出力される重み付け係数を乗算する。乗算器７，８の出力は加算器９で加算処理される。
以上の処理により、Ｃｈ１とＣｈ２の整相加算がなされる。
【００５７】
次に、図１４を参照して説明する。
超音波受信ビーム成形装置１２−２〜１２−８の制御は、上述した超音波受信ビーム成形装置１２−１の制御と同様のため説明は省略する（遅延調整メモリ制御回路７７−２〜８、重み付け係数供給回路１００−３〜１６を用いて制御される）。超音波受信ビーム成形装置１２−１〜１２−８の整相加算結果（超音波受信データ）は、遅延調整モジュール１１−１〜１１−４へ受け渡される。
【００５８】
遅延調整モジュール１１−１では、超音波受信ビーム成形装置１２−１，１２−２の出力が整相加算される。ここでは、超音波受信ビーム成形装置１２−１の整相加算結果の出力時間（超音波の発信から整相加算結果の出力までの時間）が２１０、超音波受信ビーム成形装置１２−２の整相加算結果の出力時間が２５０であるとする。これらの出力時間は、制御用ＣＰＵ７９に予め記憶されていてもよいし、Ｃｈ１〜Ｃｈ４に対応する遅延量情報に基づいて算出されても良い。
遅延調整メモリ制御回路７７−９は、超音波受信ビーム成形装置１２−１，１２−２の整相加算結果の出力時間（出力タイミング）を比較し、より早く出力される整相加算結果を遅延調整メモリ４−９に接続するためのＭＵＸセレクト信号を出力する。それにより、
超音波受信ビーム成形装置１２−１の出力が遅延調整メモリ４−９に接続され、超音波受信ビーム成形装置１２−２の出力が加算器１３−１に接続される。また、遅延調整メモリ４−９は加算器１３−１へ接続される。
遅延調整メモリ制御回路７７−９は、書き込み信号８９−９を遅延調整メモリ４−９に対して出力する。それにより、超音波受信ビーム成形装置１２−１の整相加算結果が遅延調整メモリ４−９へ書き込まれる。
遅延調整メモリ制御回路７７−９は、超音波受信ビーム成形装置１２−２の整相加算結果が出力されるタイミングで、読み出し信号９１−１を遅延調整メモリ４−９へ出力する。それにより、遅延調整メモリ４−９に書き込まれた超音波受信ビーム成形装置１２−１の整相加算結果が読み出される。そして、超音波受信ビーム成形装置１２−１の整相加算結果と超音波受信ビーム成形装置１２−２の整相加算結果は、同時に加算器１３−１に入力され、加算処理される。
以上の処理により、Ｃｈ１〜４の整相加算がなされる。
遅延調整モジュール１１−２〜１１−４の制御は、上述した遅延調整モジュール１１−１の制御と同様のため説明は省略する（遅延調整メモリ制御回路７７−９〜１２を用いて制御される）。遅延調整モジュール１１−１〜１１−４の整相加算結果は、遅延調整モジュール１１−５，１１−６へ受け渡される。
【００５９】
遅延調整モジュール１１−５，１１−６の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、それぞれ、遅延調整メモリ制御回路７７−１３，７７−１４によって制御される。具体的には、遅延調整モジュール１１−５の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、遅延調整モジュール１１−１，１１−２の整相加算結果の出力タイミングに基づいて制御される。遅延調整モジュール１１−６の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、遅延調整モジュール１１−３，１１−４の整相加算結果の出力タイミングに基づいて制御される。
また、遅延調整モジュール１１−７の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、遅延調整モジュール１１−５，１１−６の整相加算結果の出力タイミングに基づいて、遅延調整メモリ制御回路７７−１５により制御される。
【００６０】
上述したような動作により、超音波受信ビーム成形装置７３での整相加算が行われる。
なお、本実施例では、書き込み信号８９が出力されるタイミングについて特に述べていないが、書き込み信号８９は常に出力されていてもよいし、遅延量情報に基づいて出力されてもよい（図示せず）。
【００６１】
［第５の実施形態］
本実施形態では、受信された各信号の遅延量情報と受信フェーズ経過時間の比較結果に基づいて、回路接続手段（マルチプレクサ４，５，６）による各信号の切り替えを制御する。また、そのような比較結果に基づいて、遅延調整メモリへの超音波受信信号の書き込み及び読み出しのタイミングを制御する。
図１５は、本発明の第５の実施形態に係る遅延調整メモリ制御回路１１０の構成を示す図である。
遅延調整メモリ制御回路１１０は、遅延量情報入出力制御回路１１１（−１，２）、遅延量情報メモリ１１２（−１，２）、コンパレータ１１３（−１，２）、ＯＲ回路１１４、ＮＡ−ＮＢ順序比較回路１１５、及び、マルチプレクサ１１６から構成される。
【００６２】
遅延量情報メモリ１１２は、制御用ＣＰＵ７９から供給された遅延量情報を保存する。遅延量情報入出力制御回路１１１は、遅延量情報メモリ１１２への遅延量情報の書き込み、及び、読み出しの制御を行う。コンパレータ１１３−１，１１３−２は、それぞれ、Ｃｈ１，Ｃｈ２に入力される超音波データの遅延量情報と受信フェーズ経過時間を比較し、比較結果として比較結果信号１３２，１３３を出力する。具体的には、比較結果信号の初
期状態は“Ｌ”であり、受信フェーズ経過時間が遅延量情報と一致したタイミングで、比較結果信号は“Ｌ”から“Ｈ”へ切り替えられる。
ＮＡ−ＮＢ順序比較回路１１５は、比較結果信号１３２，１３３のどちらが先に“Ｈ”になったかを判定し、判定結果としてＭＵＸセレクト信号１１８を出力する。つまり、Ｃｈ１とＣｈ２のどちらに先に超音波受信信号が到達するかにより、ＭＵＸセレクト信号１１８の内容を変える。
【００６３】
マルチプレクサ１１６は、受信される２個の超音波受信信号の遅延時間のそれぞれが受信フェーズ経過時間と一致するタイミングのうち時間的に後のタイミングで、遅延調整メモリからの超音波受信信号の読み出しを指示する。具体的には、マルチプレクサ１１６は、ＭＵＸセレクト信号１１８に従い、比較結果信号１３２，１３３のうち、後に“Ｈ”になる方を読み出し信号１１９として出力する。なお、本実施形態では、読み出し信号１１９として“Ｈ”が出力された場合に読み出し処理が行われるものとし、“Ｌ”が出力された場合に読み出し処理は行われないものとする。そのような構成にすることにより、遅延調整メモリからの超音波受信信号の読み出しをスムーズに行うことができる。
【００６４】
ＯＲ回路１１４は、受信される２個の超音波受信信号の少なくともいずれかの遅延時間と、受信フェーズ経過時間とが一致したタイミングで、遅延調整メモリへの超音波受信信号の書き込みを指示する。具体的には、ＯＲ回路１１４は、比較結果信号１３２，１３３のＯＲ結果を書き込み信号１１７として出力する。即ち、比較結果信号１３２，１３３のいずれかが“Ｈ”になったタイミングで、書き込み信号１１７は“Ｈ”となる。なお、本実施形態では、書き込み信号１１７として“Ｈ”が出力された場合に書き込み処理が行われるものとし、“Ｌ”が出力された場合に書き込み処理が行われないものとする。そのような構成にすることにより、遅延調整メモリへの超音波受信信号の書き込みをスムーズに行うことができる。
遅延調整メモリ制御回路１１０、重み付け係数供給回路１００、及び、超音波受信ビーム成形装置１２の接続態様は、第４の実施形態（図１３）と同様のため、説明は省略する。
【００６５】
図１６は、超音波受信ビーム成形装置が図２に示すような多段構成である場合において、Ｍ段目（Ｍは２以上の整数）の遅延調整モジュール１１に対して配置される遅延調整メモリ制御回路１２０の構成を示す図である。遅延調整メモリ制御回路１２０は、遅延調整メモリ制御回路１１０の一部で構成される。即ち、本実施形態の構成によれば、２段目以降の遅延調整メモリ制御回路の構成を簡略化できる。なお、基本的な動作は既に記述した通りである。
【００６６】
ただし、遅延調整メモリ制御回路１２０には、Ｍ段目の遅延調整モジュールに接続されるＭ−１段目の２つの遅延調整モジュールにそれぞれ出力される読み出し信号１３２，１３３が入力される。そして、遅延調整メモリ制御回路１２０は、それらの読み出し信号に基づいて、Ｍ段目の遅延調整モジュールの回路接続手段（マルチプレクサ４，５，６）による各信号の切り替えを制御する（図１７）。また、それらの読み出し信号に基づいて、Ｍ段目の遅延調整モジュールの遅延調整メモリへの超音波受信信号の書き込み及び読み出しのタイミングを制御する（図１７）。図１７は、遅延調整メモリ制御回路１２０が、遅延調整モジュール１１にどのように接続されるか示す図である。
【００６７】
以下、図１８を用いて、第５の実施形態に係る超音波受信ビーム成形装置７３の動作についてより詳しく説明する。尚、第４の実施形態と同様の動作については、その説明を省略する。
図１８は、遅延調整メモリ制御回路１１０，１２０が、多段構成の超音波受信ビーム成形部７３０にどのように接続されるか示す図である（図１８では重み付け係数供給回路１
００を省略している）。（２チャンネル分の）超音波受信ビーム成形装置１２−１〜１２−８に対しては、それぞれ、遅延調整メモリ制御回路１１０−１〜８が配置される。また、遅延調整モジュール１１−１〜１１−７に対しては、それぞれ、遅延調整メモリ制御回路１２０−１〜７が配置される。
【００６８】
遅延調整モジュール１１−１では、超音波受信ビーム成形装置１２−１、１２−２の出力が整相加算される。
遅延調整モジュール１１−１に対応する遅延調整メモリ制御回路１２０−１には、遅延調整メモリ制御回路１１０−１，１１０−２から出力される読み出し信号１１９−１，１１９−２が入力される。
【００６９】
ＮＡ−ＮＢ順序比較回路１１５０は、Ｍ−１段目の２つの遅延調整モジュールのどちらに先に読み出し信号“Ｈ”が出力されたかを判定する。そして、その判定結果を用いて、Ｍ段目の遅延調整モジュールの回路接続手段（マルチプレクサ４，５，６）による各信号の接続の切り替えを制御する。
具体的には、ＮＡ−ＮＢ順序比較回路１１５０は、読み出し信号１１９−１，１１９−２のどちらが先に“Ｈ”になったかを判定する。そして、その判定結果を用いてＭＵＸセレクト信号１１８−９（不図示）を生成し出力する。そのような構成にすることにより、回路接続手段による各信号の接続の切り替えをスムーズに行うことができる。
例えば、読み出し信号１１９−１が読み出し信号１１９−２よりも早く“Ｈ”になった場合には、超音波受信ビーム成形装置１２−１の整相加算結果（超音波受信データ）が遅延調整メモリ４−９に接続される。また、超音波ビーム成形装置１２−２の出力は加算器１３−１に接続される。遅延メモリ４−９は加算器１３−１へ接続される。
【００７０】
ＯＲ回路１１４０は、Ｍ−１段目の２つの遅延調整モジュールの少なくともいずれかに読み出し信号“Ｈ”が出力されたタイミングで、Ｍ段目の遅延調整モジュールの遅延調整メモリへの超音波受信信号の書き込みを指示する。
具体的には、ＯＲ回路１１４０は、読み出し信号１１９−１，１１９−２のＯＲ結果を書き込み信号１１７−９（不図示）として出力する。即ち、読み出し信号１１９−１，１１９−２のいずれかが“Ｈ”になったタイミングで、書き込み信号１１７−９は“Ｈ”となる。そのような構成にすることにより、Ｍ段目の遅延調整モジュールの遅延調整メモリへの超音波受信信号の書き込みをスムーズに行うことができる。
例えば、読み出し信号１１９−１が読み出し信号１１９−２よりも早く“Ｈ”になった場合には、読み出し信号１１９−１が“Ｈ”になったタイミングで、超音波受信ビーム成形装置１２−１の整相加算結果が遅延調整メモリ４−９へ書き込まれる。
【００７１】
マルチプレクサ１１６０は、Ｍ−１段目の２つの遅延調整モジュールのそれぞれに読み出し信号“Ｈ”が出力されるタイミングのうち時間的に後のタイミングで、Ｍ段目の遅延調整モジュールの遅延調整メモリからの超音波受信信号の読み出しを指示する。
具体的には、マルチプレクサ１１６０は、ＭＵＸセレクト信号１１８−９に従い、読み出し信号１１９−１，１１９−２のうち、後に“Ｈ”になる方を読み出し信号１１９−９として出力する。そのような構成にすることにより、Ｍ段目の遅延調整モジュールの遅延調整メモリからの超音波受信信号の読み出しをスムーズに行うことができる。
例えば、読み出し信号１１９−１が読み出し信号１１９−２よりも早く“Ｈ”になった場合には、読み出し信号１１９−２が“Ｈ”になったタイミングで、遅延調整メモリ４−９に書き込まれた超音波受信ビーム成形装置１２−１の整相加算結果が読み出される。
そして、超音波受信ビーム成形装置１２−１の整相加算結果と超音波受信ビーム成形装置１２−２の整相加算結果は、同時に加算器１３−１に入力され加算処理される。
【００７２】
以上の処理により、Ｃｈ１〜４の整相加算がなされる。
遅延調整モジュール１１−２〜１１−４の制御は、上述した遅延調整モジュール１１−１の制御と同様のため説明は省略する（遅延調整メモリ制御回路１２０−２〜４が、読み出し信号１１９−３〜８に基づいて制御を行う）。遅延調整モジュール１１−１〜１１−４の整相加算結果は、遅延調整モジュール１１−５，１１−６へ受け渡される。
【００７３】
遅延調整モジュール１１−５，１１−６の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、それぞれ、遅延調整メモリ制御回路１２０−５，１２０−６によって制御される。具体的には、遅延調整モジュール１１−５の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、遅延調整メモリ制御回路１２０−１，１２０−２の読み出し信号１１９−９、１１９−１０に基づいて制御される。遅延調整モジュール１１−６の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、遅延調整メモリ制御回路１２０−３，１２０−４の読み出し信号１１９−１１，１１９−１２に基づいて制御される。
遅延調整モジュール１１−７の遅延調整メモリへの信号の書き込み及び読み出しのタイミングは、遅延調整メモリ制御回路１２０−５，１２０−６の読み出し信号１１９−１３、１１９−１４に基づいて、遅延調整メモリ制御回路１２０−７により制御される。
以上の動作により、超音波受信ビーム成形装置７３での整相加算が行われる。
【００７４】
次に、ＮＡ−ＮＢ順序比較回路１１５の構成について図１９を用いて説明する。
ＮＡ−ＮＢ順序比較回路１１５は、レジスタ１３０−１，１３０−２、及び、インバーター回路１３１−１，１３１−２から構成される。図中のＯＵＴ端子から遅延調整メモリ制御回路１１０のＭＵＸセレクト信号１１８が出力される。なお、ＮＡ−ＮＢ順序比較回路１１５０の構成は、ＮＡ−ＮＢ順序比較回路１１５の構成と同様のため、説明は省略する（但し、上述したように、ＮＡ−ＮＢ順序比較回路１１５とＮＡ−ＮＢ順序比較回路１１５とでは入力される信号が異なる）。
【００７５】
ＮＡ−ＮＢ順序比較回路１１５の動作を具体的に述べる。ＲＥＳＥＴシグナルにより、レジスタ１３０−１，１３０−２の出力は、初期出力“Ｌ”となる。超音波の受信処理が開始し、比較結果信号１３３（ＮＢ）より比較結果信号１３２（ＮＡ）の方が１クロック以上早く“Ｌ”から“Ｈ”に変化した場合、レジスタ１３０−１の出力は“Ｈ”となる。その少し後に、インバーター回路１３１−２の作用により、レジスタ１３０−２のＣＥ（クロックイネーブル）は“Ｌ”になる。それにより、次のＲＥＳＥＴ信号が入力されるまで、レジスタ１３０−１の出力は“Ｈ”に、レジスタ１３０−２の出力は“Ｌ”に固定される。ＯＵＴ端子からはレジスタ１３０−１の出力が出力されるため、ＮＢ１３３よりＮＡ１３２の方が早く“Ｌ”から“Ｈ”に変化した場合には、ＭＵＸセレクト信号１１８として“Ｈ”が出力される。
また、超音波受信フェーズが開始し、ＮＡ１３２よりＮＢ１３３の方が１クロック以上早く“Ｌ”から“Ｈ”に変化した場合、レジスタ１３０−２の出力は“Ｈ”となる。その少し後に、インバーター回路１３１−１の作用により、レジスタ１３０−１のＣＥが“Ｌ”になる。それにより、次のＲＥＳＥＴ信号が入力されるまで、レジスタ１３０−２の出力は“Ｈ”に、レジスタ１３０−１の出力は“Ｌ”に固定される。即ち、ＮＡ１３２よりＮＢ１３３の方が早く“Ｌ”から“Ｈ”に変化した場合には、ＭＵＸセレクト信号１１８として“Ｌ”が出力される。
また、超音波受信フェーズが開始し、ＮＡ１３２とＮＢ１３３が同時に“Ｌ”から“Ｈ”に変化した場合、レジスタ１３０−１，１３０−２の出力は同時に“Ｈ”となる。その少し後に、インバーター回路１３１−１，１３１−２の作用により、レジスタ１３０−１，１３０−２のＣＥが“Ｌ”になる。それにより、次のＲＥＳＥＴ信号が入力されるまで、レジスタ１３０−１，１３０−２の出力は“Ｈ”に固定される。
【００７６】
なお、ＮＡ−ＮＢ順序比較回路１１５の構成は、上述した構成に限らない。例えば、Ｎ
Ｂ１３３よりＮＡ１３２の方が早く“Ｈ”に変化した場合に、ＭＵＸセレクト信号１１８として“Ｌ”を出力し、ＮＡ１３２よりＮＢ１３３の方が早く“Ｈ”に変化した場合に、ＭＵＸセレクト信号１１８として“Ｌ”を出力してもよい。
なお、遅延調整メモリ４の種類により、遅延調整メモリ制御回路７７，１１０，１２０の構成は変化し得る。
遅延量情報は、制御用ＣＰＵ７９からではなく、超音波画像生成システム７０外部の制御用ＣＰＵや記憶媒体から供給されても良いし、超音波画像生成システム７１内部の演算回路によって算出されても良い。制御用ＣＰＵ７９や超音波画像生成システム７０外部の制御用ＣＰＵや記憶媒体から供給されたデータに基づいて、超音波画像生成システム７１内部の演算回路によって算出されても良い。
【００７７】
以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。
【符号の説明】
【００７８】
３…マルチプレクサ  ４，４１，４２，５２，５３，５４…遅延調整メモリ  
５，６…マルチプレクサ  １１，２４…遅延調整モジュール  １８…デュアルポートメモリ  ４０，５１，６２，６３…スイッチング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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