(57)【要約】【課題】アルカリ溶液を用いたエッチングを行なうことなくダイヤフラム構造を形成でき、微細化を実現できる半導体センサ装置及びその製造方法を提供する。【解決手段】シリコン基板１上にＬＯＣＯＳ酸化膜３が形成され、さらにその上にゲート−メタル層間膜５が形成されている。ゲート−メタル層間膜５の上面からシリコン基板１に到達して、ＬＯＣＯＳ酸化膜３と比べてエッチング選択比の大きい材料からなる枠状部材９が形成されている。枠状部材９の内側に位置するゲート−メタル層間膜５及びその上の絶縁膜１７，２３に枠状部材９よりも小さい平面寸法で開口部２５が形成されている。枠状部材９の内側に位置するＬＯＣＯＳ酸化膜３が除去されて空洞９が形成されている。空洞９は開口部２５と連通している。枠状部材９の内側に位置するゲート−メタル層間膜５の下面に検出部１１が設けられている。検出部１１の一部分は開口部２５に露出している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
上方から見て枠状に前記第２絶縁膜の上面から前記半導体基板に到達して形成され、前記第１絶縁膜と比べてエッチング選択比の大きい材料からなる枠状部材と、
前記枠状部材の内側に位置する前記第２絶縁膜に前記枠状部材よりも小さい平面寸法をもって形成された開口部と、
前記枠状部材の内側に位置する前記第１絶縁膜が除去されて形成され、前記開口部と連通している空洞と、
前記枠状部材の内側に位置する前記第２絶縁膜の下面に設けられ、上方から見て一部分が前記開口部に露出している検出部と、からなるセンサ部を備えた半導体センサ装置。
【請求項２】
前記半導体基板に複数の前記センサ部を備え、
隣り合う前記センサ部で前記枠状部材の一部分を互いに共有している請求項１に記載の半導体センサ装置。
【請求項３】
前記枠状部材の内側に位置する前記第２絶縁膜の下面及び前記検出部の下面に前記第１絶縁膜と比べてエッチング選択比の大きいエッチング阻止膜を備えている請求項１又は２に記載の半導体センサ装置。
【請求項４】
前記センサ部の形成位置とは異なる位置の前記半導体基板に互いに間隔をもって形成されたソース及びドレインと、前記ソースと前記ドレインの間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備え、
前記第１絶縁膜は素子分離用絶縁膜であり、前記ＭＯＳトランジスタの形成位置は前記素子分離用絶縁膜によって画定されており、
前記第２絶縁膜はゲート−メタル層間膜であり、前記ソース、前記ドレイン及び前記ゲート電極上の前記ゲート−メタル層間膜の所定位置にコンタクトホールが形成されており、前記コンタクトホールに高融点金属が埋め込まれてコンタクトが形成されており、
前記枠状部材は前記コンタクトと同じ高融点金属によって形成されている請求項１、２又は３のいずれか一項に記載の半導体センサ装置。
【請求項５】
前記センサ部の前記検出部はシリコン膜によって形成されており、
前記ゲート電極もシリコン膜によって形成されている請求項４に記載の半導体センサ装置。
【請求項６】
１つの前記枠状部材の内側に前記開口部と前記検出部の組が複数組配置されている請求項１から５のいずれか一項に記載の半導体センサ装置。
【請求項７】
請求項１に記載の半導体センサ装置の製造方法であって、以下の工程（Ａ）〜（Ｅ）をその順に含む半導体センサ装置の製造方法。
（Ａ）半導体基板上形成された第１絶縁膜上に前記検出部を形成する検出部形成工程、
（Ｂ）前記第１絶縁膜上及び前記検出部上に第２絶縁膜を形成する第２絶縁膜形成工程、
（Ｃ）写真製版技術及びエッチング技術によって前記第２絶縁膜及び前記第１絶縁膜に枠状の開口を形成した後、前記枠状の開口に前記第１絶縁膜と比べてエッチング選択比の大きい材料を埋め込んで前記枠状部材を形成する枠状部材形成工程、
（Ｄ）写真製版技術及びエッチング技術によって前記枠状部材の内側に位置する前記第１絶縁膜の一部分及び前記検出部の一部分を露出させるように前記第２絶縁膜に前記開口部を形成する開口部形成工程、
（Ｅ）ウエットエッチング技術によって前記開口部を介して前記枠状部材の内側に位置する前記第１絶縁膜を除去して前記空洞を形成して前記センサ部を形成する空洞形成工程。
【請求項８】
前記検出部形成工程（Ａ）で前記第１絶縁膜上に複数の前記検出部を形成し、
前記枠状部材形成工程（Ｃ）で前記複数の検出部を複数のセンサ部に画定するために前記枠状部材を形成する際に、隣り合う前記センサ部で前記枠状部材の一部分を互いに共有させて前記枠状部材を形成する請求項７に記載の半導体センサ装置の製造方法。
【請求項９】
前記検出部形成工程（Ａ）で、前記検出部を形成する前に前記枠状部材の形成予定位置の内側の前記第１絶縁膜上に前記第１絶縁膜と比べてエッチング選択比の大きいエッチング阻止膜を形成し、前記エッチング阻止膜上に前記検出部を形成し、
前記第２絶縁膜形成工程（Ｂ）で前記第２絶縁膜を前記第１絶縁膜上、前記検出部及び上前記エッチング阻止膜上に形成し、
前記開口部形成工程（Ｄ）で前記エッチング阻止膜の一部分もエッチング除去して前記開口部を形成する請求項７又は８に記載の半導体センサ装置の製造方法。
【請求項１０】
前記第１絶縁膜は素子分離用絶縁膜であり、
前記第２絶縁膜形成工程（Ｂ）を行なう前に、前記センサ部の形成位置とは異なる位置で前記素子分離用絶縁膜によって形成位置が画定されたＭＯＳトランジスタ形成位置の前記半導体基板に互いに間隔をもってソース及びドレインを形成し、前記ソースと前記ドレインの間の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成してＭＯＳトランジスタを形成し、
前記第２絶縁膜形成工程（Ｂ）で前記第２絶縁膜をゲート−メタル層間膜として前記ＭＯＳトランジスタ上も覆って形成し、
前記枠状部材形成工程（Ｃ）で前記枠状の開口を形成するのと同時に前記ソース、前記ドレイン及び前記ゲート電極上の前記ゲート−メタル層間膜の所定位置にコンタクトホールを形成し、前記枠状の開口及び前記コンタクトホールに高融点金属を同時に埋め込んで前記センサ部の前記枠状部材と前記ＭＯＳトランジスタのコンタクトを形成する請求項７、８又は９のいずれか一項に記載の半導体センサ装置の製造方法。
【請求項１１】
前記検出部形成工程（Ａ）を行なう前に、前記ソース、前記ドレイン及び前記ゲート絶縁膜を形成し、
前記検出部形成工程（Ａ）で同一層のシリコン膜をパターニングしてシリコン膜からなる前記検出部及び前記ゲート電極を形成する請求項１０に記載の半導体センサ装置の製造方法。
【請求項１２】
前記検出部形成工程（Ａ）で１つの前記枠状部材の形成予定位置の内側に複数の前記検出部を形成し、
前記開口部形成工程（Ｄ）で１つの前記枠状部材の内側の前記第２絶縁膜に前記検出部ごとに前記開口部を形成する請求項７から１１のいずれか一項に記載の半導体センサ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤフラム構造を備えた半導体センサ装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より、シリコン基板等の半導体基板上に、空洞を介した機械的構造をミクロンオーダーで精緻に形成することが行なわれている。このような機械的構造体はブリッジ構造やメンブレーン構造、ダイヤフラム構造などと呼ばれるが、ここではダイヤフラム構造の呼び方で統一する。このダイヤフラム構造の基体部に半導体素子を形成することで熱型赤外線センサや圧力センサなどの半導体センサ装置を作ることは既に知られている。
【０００３】
半導体センサ装置の従来例として、例えば特許文献１，２，３に記載されたものが挙げられる。
特許文献１には、ダイヤフラム部分のサイズを一定にすることを目的とした赤外線センサの発明が開示されている。特許文献１では、センサの廻りにＬＯＣＯＳ（local oxidation of silicon）酸化膜を形成し、ＬＯＣＯＳ酸化膜のバーズビーク部分を利用してダイヤフラム領域を画定することが開示されている。
特許文献２には、ＬＯＣＯＳ酸化膜の上にセンサ部を形成し、そのセンサ部の下方のＬＯＣＯＳ酸化膜を除去することでダイヤフラム構造を形成した半導体センサ装置が開示されている。
引用文献３には、シリコン基板上に中央部が欠落した酸化膜を形成し、その酸化膜上に他のシリコン基板を貼り合わせることによりダイヤフラム構造を形成した半導体センサ装置が開示されている。
【０００４】
【特許文献１】特開２００２−９０２１９号公報
【特許文献２】特開平１０−１７３１６０号公報
【特許文献３】特開平１０−１１１１９７号公報
【非特許文献１】岸野正剛，小柳光正著，「ＶＬＳＩデバイスの物理」，初版，丸善株式会社，１９８６年７月２５日，ｐ．７４−７９
【非特許文献２】小柳光正著，「サブミクロンデバイスＩ」，初版，丸善株式会社，１９８７年７月３１日，ｐ．５４−５６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、今までのダイヤフラム構造を備えた半導体センサ装置では、微細構造のセンサ部をＣＭＯＳ周辺回路と同時に低コストで製造することができない、という問題があった。
特許文献１に開示された半導体センサ装置では、ダイヤフラム構造の形成をシリコンウエハの裏面側からのエッチング処理によって実現している。このウエハ裏面側からのエッチング処理は、シリコンウエハの膜厚分（通常、６００μｍ〜８００μｍ程度）に相当するシリコン材料を全て除去する必要があるため、エッチング処理時間が長くなり製造コストの上昇を招くことになる。さらに、このエッチング処理がＫＯＨ（水酸化カリウム）などのアルカリ溶液によるウエットエッチング処理であるために、通常のＬＳＩ製造では用いない専用の処理装置が必要となり、製造コストの上昇につながる。
【０００６】
さらに、この手法では、同一シリコン基板上にＣＭＯＳ回路を混載することを想定すると以下の課題が生じる。すなわち、ＣＭＯＳ回路を構成するＭＯＳトランジスタはゲート酸化膜を容量素子として用いているため、この部分がアルカリイオンに汚染されるとトランジスタの電気特性が変化を起こす。この詳細は例えば非特許文献１に詳しく述べられている。そのため、ＭＯＳトランジスタの製造工程では薬液だけでなく空気中からもアルカリイオンの除去が徹底して行なわれている。よって、同一シリコン基板上にＣＭＯＳ回路を混載する場合は、ＭＯＳトランジスタの領域がＫＯＨなどのアルカリ溶液に接しないような細心の注意が必要とされ、このことがセンサ部とＣＭＯＳ回路の一体混載化の最大の障害になっている。つまり、この手法では専用の製造装置が必要なだけでなく、その品質の確保に大きなリスクが伴うので、低コストで簡便な手法とは到底言えない。
【０００７】
さらに、このエッチング処理がウエットエッチング処理であるため、ウエハ膜厚のバラツキやウエハ裏面に形成したエッチングマスクのバラツキによりダイヤフラムのサイズが変動することになり、センサ構造の微細化や高性能化には適していない。
【０００８】
図２８は従来の半導体センサ装置を示す概略的な断面図である。
シリコン基板１０１表面にＬＯＣＯＳ酸化膜が除去されて形成された空洞１０３が形成されている。空洞１０３の形成領域を除くシリコン基板１０１の表面にシリコン窒化膜１０５が形成されている。空洞１０３の上方にＬＯＣＯＳ酸化膜が除去される前に形成された赤外線受光部を構成する検出部１０７が形成されている。検出部１０７は複数の膜が積層及び加工されて形成された構造物であるが、ここでは一体的に示している。検出部１０７下のＬＯＣＯＳ酸化膜１０３が除去されてダイヤフラム構造が形成されている。
【０００９】
図２８に示した構造の半導体センサ装置は特許文献２に開示されている。特許文献２に開示された半導体センサ装置では、ダイヤフラム構造の形成をウエハ（シリコン基板１０１）の表面側から行なうことで、前述の不具合の改良がなされている。すなわち、この発明ではＬＯＣＯＳ酸化膜を用いることで空洞１０３の形成を実現しているので、エッチング処理はＬＯＣＯＳ酸化膜の膜厚分（通常は１μｍ以下）の除去で完了するため、ウエハ裏面側からの方法に比べて大幅に時間短縮ができる。また、アルカリ溶液も使用しないため専用装置の購入やアルカリ汚染の問題も回避できる。
【００１０】
しかしながら、ＬＯＣＯＳ酸化膜を用いるこの方法は図２８から明らかなようにバーズビークＡ’ができてしまうため、バーズビークＡ’部分が不要な領域として残ってしまう。さらに、そもそもＬＯＣＯＳ酸化膜１０３を作るためにはシリコン窒化膜のような耐酸化性材料膜でシリコン基板を選択的に覆う必要があり、耐酸化性材料膜形成領域Ｂ’もセンサ動作には無関係な不要部分となり、全体の占有面積を大きくしてしまう。そして検出部１０７を複数個アレー配置する場合、例えば３つの検出部１０７を配列する場合を考えると、図２９に示すように１対のセンサの間には２つのバーズビークＡ’と１つの耐酸化性材料膜形成領域Ｂ’が必要となり、結果的に大きな不要領域が残存してしまう。このことは隣り合う検出部１０７，１０７の間隔を接近させることができないことを表わしているので、つまりは微細化の点で限界がある。さらにウエハ１枚あたりの取れ数増大化に限界があるので低コストにも問題が残る。
【００１１】
特許文献３に開示された半導体センサ装置は、ダイヤフラムの形成をウエハの貼り合わせで実現するというものである。ＫＯＨなどのアルカリ溶液によるウエットエッチング処理が不要となるので、センサ部と同一ウエハに形成したＣＭＯＳ回路部がアルカリ金属により汚染され、動作不良に至ることは回避できる。しかしながらウエハの貼り合わせによる手法は１枚の完成ウエハを作るために２枚のウエハが必要となるので原材料コストの上昇は避けられない。さらに２枚のウエハの貼り合わせに対する位置余裕が必要となるので、それぞれの構成部分に位置ズレを吸収する領域、いわゆるのりしろ部分をあらかじめ作り込んでおくといった配慮が必要で、微細化に対して不利になっている。
以上、説明したように、従来の半導体センサ装置では、微細構造のセンサ部をＣＭＯＳ回路と同時に、低コストで製造することができないという課題があった。
【００１２】
本発明は、アルカリ溶液を用いたエッチングを行なうことなくダイヤフラム構造を形成でき、微細化を実現できる半導体センサ装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体センサ装置は、半導体基板上に形成された第１絶縁膜と、上記第１絶縁膜上に形成された第２絶縁膜と、上方から見て枠状に上記第２絶縁膜の上面から上記半導体基板に到達して形成され、上記第１絶縁膜と比べてエッチング選択比の大きい材料からなる枠状部材と、上記枠状部材の内側に位置する上記第２絶縁膜に上記枠状部材よりも小さい平面寸法をもって形成された開口部と、上記枠状部材の内側に位置する上記第１絶縁膜が除去されて形成され、上記開口部と連通している空洞と、上記枠状部材の内側に位置する上記第２絶縁膜の下面に設けられ、上方から見て一部分が上記開口部に露出している検出部と、からなるセンサ部を備えている。
本願特許請求の範囲及び本明細書において、第１絶縁膜と比べてエッチング選択比の大きい材料からなる枠状部材とは、あるエッチング条件で第１絶縁膜をエッチングする際に、枠状部材がエッチング阻止部材として機能する程度に、枠状部材のエッチング速度が第１絶縁膜のエッチング速度に比べて遅いことを意味する。
【００１４】
本発明に係る半導体センサ装置の製造方法は、本発明の半導体センサ装置の製造方法であって、以下の工程（Ａ）〜（Ｅ）をその順に含む。
（Ａ）半導体基板上形成された第１絶縁膜上に上記検出部を形成する検出部形成工程、
（Ｂ）上記第１絶縁膜上及び上記検出部上に第２絶縁膜を形成する第２絶縁膜形成工程、
（Ｃ）写真製版技術及びエッチング技術によって上記第２絶縁膜及び上記第１絶縁膜に枠状の開口を形成した後、上記枠状の開口に上記第１絶縁膜と比べてエッチング選択比の大きい材料を埋め込んで上記枠状部材を形成する枠状部材形成工程、
（Ｄ）写真製版技術及びエッチング技術によって上記枠状部材の内側に位置する上記第１絶縁膜の一部分及び上記検出部の一部分を露出させるように上記第２絶縁膜に上記開口部を形成する開口部形成工程、
（Ｅ）ウエットエッチング技術によって上記開口部を介して上記枠状部材の内側に位置する上記第１絶縁膜を除去して上記空洞を形成して上記センサ部を形成する空洞形成工程。
【００１５】
本発明の半導体センサ装置及びその製造方法では、枠状部材によってセンサ部の形成位置が画定されている。そして枠状部材の内側の第１絶縁膜が除去されて空洞が形成されていることによってダイヤフラム構造が形成されている。また、空洞は第１絶縁膜が除去されることによって形成できるので、アルカリ溶液を用いたエッチングを行なう必要はない。
【００１６】
本発明の半導体センサ装置及びその製造方法において、センサ部の検出部は、ポリシリコン又はアモルファスシリコンからなるシリコン膜や金属膜などの導電体からなるものであってもよいし、例えば特許文献１〜３に記載された半導体センサ装置のように加工処理が施された構造体であってもよい。
【００１７】
本発明の半導体センサ装置において、上記半導体基板に複数の上記センサ部を備え、隣り合う上記センサ部で上記枠状部材の一部分を互いに共有しているようにしてもよい。
【００１８】
また、上記枠状部材の内側に位置する上記第２絶縁膜の下面及び上記検出部の下面に上記第１絶縁膜と比べてエッチング選択比の大きいエッチング阻止膜を備えているようにしてもよい。
【００１９】
また、同一半導体基板上にＭＯＳトランジスタが形成されているようにしてもよい。具体的には、上記センサ部の形成位置とは異なる位置の上記半導体基板に互いに間隔をもって形成されたソース及びドレインと、上記ソースと上記ドレインの間の上記半導体基板上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備え、上記第１絶縁膜は素子分離用絶縁膜であり、上記ＭＯＳトランジスタの形成位置は上記素子分離用絶縁膜によって画定されており、上記第２絶縁膜はゲート−メタル層間膜であり、上記ソース、上記ドレイン及び上記ゲート電極上の上記ゲート−メタル層間膜の所定位置にコンタクトホールが形成されており、上記コンタクトホールに高融点金属が埋め込まれてコンタクトが形成されており、上記枠状部材は上記コンタクトと同じ高融点金属によって形成されている。
さらに、上記センサ部の上記検出部はシリコン膜によって形成されており、上記ゲート電極もシリコン膜によって形成されているようにしてもよい。
【００２０】
また、本発明の半導体センサ装置において、１つの上記枠状部材の内側に上記開口部と上記検出部の組が複数組配置されているようにしてもよい。
【００２１】
本発明の半導体センサ装置の製造方法において、上記検出部形成工程（Ａ）で上記第１絶縁膜上に複数の上記検出部を形成し、上記枠状部材形成工程（Ｃ）で上記複数の検出部を複数のセンサ部に画定するために上記枠状部材を形成する際に、隣り合う上記センサ部で上記枠状部材の一部分を互いに共有させて上記枠状部材を形成するようにしてもよい。
【００２２】
また、上記検出部形成工程（Ａ）で、上記検出部を形成する前に上記枠状部材の形成予定位置の内側の上記第１絶縁膜上に上記第１絶縁膜と比べてエッチング選択比の大きいエッチング阻止膜を形成し、上記エッチング阻止膜上に上記検出部を形成し、上記第２絶縁膜形成工程（Ｂ）で上記第２絶縁膜を上記第１絶縁膜上、上記検出部及び上上記エッチング阻止膜上に形成し、上記開口部形成工程（Ｄ）で上記エッチング阻止膜の一部分もエッチング除去して上記開口部を形成するようにしてもよい。
【００２３】
また、本発明の半導体センサ装置の製造方法において、同一半導体基板上にＭＯＳトランジスタを形成するようにしてもよい。具体的には、上記第１絶縁膜は素子分離用絶縁膜であり、上記第２絶縁膜形成工程（Ｂ）を行なう前に、上記センサ部の形成位置とは異なる位置で上記素子分離用絶縁膜によって形成位置が画定されたＭＯＳトランジスタ形成位置の上記半導体基板に互いに間隔をもってソース及びドレインを形成し、上記ソースと上記ドレインの間の上記半導体基板上にゲート絶縁膜を介してゲート電極を形成してＭＯＳトランジスタを形成し、上記第２絶縁膜形成工程（Ｂ）で上記第２絶縁膜をゲート−メタル層間膜として上記ＭＯＳトランジスタ上も覆って形成し、上記枠状部材形成工程（Ｃ）で上記枠状の開口を形成するのと同時に上記ソース、上記ドレイン及び上記ゲート電極上の上記ゲート−メタル層間膜の所定位置にコンタクトホールを形成し、上記枠状の開口及び上記コンタクトホールに高融点金属を同時に埋め込んで上記センサ部の上記枠状部材と上記ＭＯＳトランジスタのコンタクトを形成する。
さらに、上記検出部形成工程（Ａ）を行なう前に、上記ソース、上記ドレイン及び上記ゲート絶縁膜を形成し、上記検出部形成工程（Ａ）で同一層のシリコン膜をパターニングしてシリコン膜からなる上記検出部及び上記ゲート電極を形成するようにしてもよい。
【００２４】
また、本発明の半導体センサ装置の製造方法において、上記検出部形成工程（Ａ）で１つの上記枠状部材の形成予定位置の内側に複数の上記検出部を形成し、上記開口部形成工程（Ｄ）で１つの上記枠状部材の内側の上記第２絶縁膜に上記検出部ごとに上記開口部を形成するようにしてもよい。
【発明の効果】
【００２５】
本発明の半導体センサ装置では、半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に形成された第２絶縁膜と、上方から見て枠状に第２絶縁膜の上面から半導体基板に到達して形成され、第１絶縁膜と比べてエッチング選択比の大きい材料からなる枠状部材と、枠状部材の内側に位置する第２絶縁膜に枠状部材よりも小さい平面寸法をもって形成された開口部と、枠状部材の内側に位置する第１絶縁膜が除去されて形成され、開口部と連通している空洞と、枠状部材の内側に位置する第２絶縁膜の下面に設けられ、上方から見て一部分が開口部に露出している検出部と、からなるセンサ部を備えているようにした。
本発明に係る半導体センサ装置の製造方法では、半導体基板上形成された第１絶縁膜上に検出部を形成する検出部形成工程（Ａ）、第１絶縁膜上及び検出部上に第２絶縁膜を形成する第２絶縁膜形成工程（Ｂ）、写真製版技術及びエッチング技術によって第２絶縁膜及び第１絶縁膜に枠状の開口を形成した後、枠状の開口に第１絶縁膜と比べてエッチング選択比の大きい材料を埋め込んで枠状部材を形成する枠状部材形成工程（Ｃ）、写真製版技術及びエッチング技術によって枠状部材の内側に位置する第１絶縁膜の一部分及び検出部の一部分を露出させるように第２絶縁膜に開口部を形成する開口部形成工程（Ｄ）、ウエットエッチング技術によって開口部を介して枠状部材の内側に位置する第１絶縁膜を除去して空洞を形成してセンサ部を形成する空洞形成工程（Ｅ）をその順に含むようにした。
本発明の半導体センサ装置及びその製造方法によれば、センサ部の形成位置は枠状部材によって画定されているので、複数のセンサ部を同一半導体基板上に配置する場合に、特許文献２に開示された半導体センサ装置と比較して、センサ部ごとにＬＯＣＯＳ酸化膜のバーズビーク及び耐酸化性材料膜の形成領域を必要とはしないので、１個あたりのセンサ部に必要な面積を小さくすることができ、半導体センサ装置の微細化を実現できる。
さらに、ダイヤフラム構造が形成するための空洞は枠状部材の内側の第１絶縁膜を除去することによって形成できるので、アルカリ溶液を用いたエッチングを行なう必要はない。また、ダイヤフラム構造の形成をウエハ表面側がら実施できるので、処理時間も短くて済む。
さらに、特許文献３に開示された半導体センサ装置の製造方法のように２枚のウエハを貼り合せる必要はなく、１枚のウエハで完結して半導体センサ装置を形成できるので原材料コストの増大も招かない。
【００２６】
本発明の半導体センサ装置において、半導体基板に複数のセンサ部を備え、隣り合うセンサ部で枠状部材の一部分を互いに共有しているようにしてもよい。
本発明の半導体センサ装置の製造方法において、検出部形成工程（Ａ）で第１絶縁膜上に複数の検出部を形成し、枠状部材形成工程（Ｃ）で複数の検出部を複数のセンサ部に画定するために枠状部材を形成する際に、隣り合うセンサ部で枠状部材の一部分を互いに共有させて枠状部材を形成するようにしてもよい。
これにより、複数のセンサ部を同一半導体基板上に配置する場合、隣り合うセンサ部、センサ部の間隔を小さくすることができ、チップ全体の小型化が可能となる。さらに、隣り合うセンサ部、センサ部の間隔を小さくできることから同じチップサイズでセンサ部の個数を増やすことができる。このことは、本発明の半導体センサ装置を例えばイメージセンサに適用した場合、画素数の増大につながるので解像度の高いイメージセンサの形成が可能となる。
【００２７】
本発明の半導体センサ装置において、枠状部材の内側に位置する第２絶縁膜の下面及び検出部の下面に第１絶縁膜と比べてエッチング選択比の大きいエッチング阻止膜を備えているようにしてもよい。
本発明の半導体センサ装置の製造方法において、検出部形成工程（Ａ）で、検出部を形成する前に枠状部材の形成予定位置の内側の第１絶縁膜上に第１絶縁膜と比べてエッチング選択比の大きいエッチング阻止膜を形成し、エッチング阻止膜上に検出部を形成し、第２絶縁膜形成工程（Ｂ）で第２絶縁膜を第１絶縁膜上、検出部及び上エッチング阻止膜上に形成し、開口部形成工程（Ｄ）でエッチング阻止膜の一部分もエッチング除去して開口部を形成するようにしてもよい。
これにより、第２絶縁膜が第１絶縁膜と比べてエッチング選択比が小さい材料からなる場合であっても、枠状部材の内側に位置する第１絶縁膜を除去して空洞を形成する際に第２絶縁膜が下面側からエッチングされるのを防止できる。
【００２８】
本発明の半導体センサ装置において、センサ部の形成位置とは異なる位置の半導体基板に互いに間隔をもって形成されたソース及びドレインと、ソースとドレインの間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備え、第１絶縁膜は素子分離用絶縁膜であり、ＭＯＳトランジスタの形成位置は素子分離用絶縁膜によって画定されており、第２絶縁膜はゲート−メタル層間膜であり、ソース、ドレイン及びゲート電極上のゲート−メタル層間膜の所定位置にコンタクトホールが形成されており、コンタクトホールに高融点金属が埋め込まれてコンタクトが形成されており、枠状部材はコンタクトと同じ高融点金属によって形成されているようにしてもよい。
本発明の半導体センサ装置の製造方法において、第１絶縁膜は素子分離用絶縁膜であり、第２絶縁膜形成工程（Ｂ）を行なう前に、センサ部の形成位置とは異なる位置で素子分離用絶縁膜によって形成位置が画定されたＭＯＳトランジスタ形成位置の半導体基板に互いに間隔をもってソース及びドレインを形成し、ソースとドレインの間の半導体基板上にゲート絶縁膜を介してゲート電極を形成してＭＯＳトランジスタを形成し、第２絶縁膜形成工程（Ｂ）で第２絶縁膜をゲート−メタル層間膜としてＭＯＳトランジスタ上も覆って形成し、枠状部材形成工程（Ｃ）で枠状の開口を形成するのと同時にソース、ドレイン及びゲート電極上のゲート−メタル層間膜の所定位置にコンタクトホールを形成し、枠状の開口及びコンタクトホールに高融点金属を同時に埋め込んでセンサ部の枠状部材とＭＯＳトランジスタのコンタクトを形成するようにしてもよい。
本発明の半導体センサ装置及びその製造方法では、アルカリ溶液を用いたエッチング処理を行なわなくてもダイヤフラム構造を形成できるので、センサ部と同一半導体基板上にＭＯＳトランジスタを形成することができる。
さらに、センサ部の第１絶縁膜とＭＯＳトランジスタの素子分離用絶縁膜を同時に形成し、センサ部の第２絶縁膜とＭＯＳトランジスタ用のゲート−メタル層間膜を同時に形成し、センサ部の枠状部材を形成するための開口とＭＯＳトランジスタ用のコンタクトホールを同時に形成し、センサ部の枠状部材とＭＯＳトランジスタ用のコンタクトを同時に形成できるので、センサ部とＭＯＳトランジスタを同一半導体基板に形成するにもかかわらず、ＭＯＳトランジスタの製造工程と比べて大幅な製造工程の増加はない。
【００２９】
さらに、ＭＯＳトランジスタを備えた本発明の半導体センサ装置において、センサ部の検出部はシリコン膜によって形成されており、ゲート電極もシリコン膜によって形成されているようにしてもよい。
ＭＯＳトランジスタも形成する本発明の半導体センサ装置の製造方法において、検出部形成工程（Ａ）を行なう前に、ソース、ドレイン及びゲート絶縁膜を形成し、検出部形成工程（Ａ）で同一層のシリコン膜をパターニングしてシリコン膜からなる検出部及びゲート電極を形成するようにしてもよい。
これにより、センサ部の検出部とＭＯＳトランジスタのゲート電極を同時に形成することができ、製造工程を短縮できる。
【００３０】
本発明の半導体センサ装置において、１つの枠状部材の内側に開口部と検出部の組が複数組配置されているようにしてもよい。
本発明の半導体センサ装置の製造方法において、検出部形成工程（Ａ）で１つの枠状部材の形成予定位置の内側に複数の検出部を形成し、開口部形成工程（Ｄ）で１つの枠状部材の内側の第２絶縁膜に検出部ごとに開口部を形成するようにしてもよい。
これにより、隣り合うセンサ部、センサ部の間の枠状部材の形成位置をなくすことができ、さらなる微細化が可能になる。
【発明を実施するための最良の形態】
【００３１】
図１は半導体センサ装置の一実施例を概略的に示す図である。図１には、平面図と、その平面図のＡ−Ａ位置、Ｂ−Ｂ位置、Ｃ−Ｃ位置、Ｄ−Ｄ位置の断面を示す４つの断面図が示されている。
【００３２】
シリコン基板（半導体基板）１表面にＬＯＣＯＳ酸化膜（第１絶縁膜）３が形成されている。ＬＯＣＯＳ酸化膜３上にゲート−メタル層間膜（第２絶縁膜）５が形成されている。
【００３３】
ゲート−メタル層化膜５の上面からシリコン基板１に到達して枠状部材７が形成されている。枠状部材７は上方から見て枠状に形成されている。枠状部材７は、ＬＯＣＯＳ酸化膜３と比べてエッチング選択比の大きい材料、例えば高融点金属によって形成されている。
枠状部材７の内側に位置するＬＯＣＯＳ酸化膜３が除去されて空洞９が形成されている。
【００３４】
枠状部材７の内側に位置するゲート−メタル層間膜５の下面に、枠状部材７よりも小さい平面寸法をもって検出部１１が設けられている。検出部１１は、空洞９の形成位置のＬＯＣＯＳ酸化膜３が除去される前にＬＯＣＯＳ酸化膜３上に形成されたポリシリコン膜によって形成されている。検出部１１の両端の上のゲート−メタル層間膜５にコンタクト１３が形成されている。コンタクト１３は高融点金属によって形成されている。
【００３５】
ゲート−メタル層間膜５上及び枠状部材７上に、枠状部材７上を覆う枠状の１層目メタル配線１５ａが形成されている。１層目メタル配線１５ａの内側でゲート−メタル層間膜５上及びコンタクト１３，１３上に１層目メタル配線１５ｂ，１５ｂが形成されている。
【００３６】
１層目メタル配線１５ａ，１５ｂを覆ってゲート−メタル層間膜５上にメタル−メタル層間膜１７が形成されている。１層目メタル配線１５ｂ上のメタル−メタル層間膜１７の所定位置にビア１９が形成されている。
メタル−メタル層間膜１７上にビア１９，１９を覆って２層目メタル配線２１，２１が形成されている。２層目メタル配線２１はビア１９を介して１層目メタル配線１５ｂに接続されている。検出部１１は、コンタクト１３、１層目メタル配線１５ｂ、ビア１９及び２層目メタル配線２１を介して外部に接続されている。
２層目メタル配線２１，２１を覆ってメタル−メタル層間膜１７上に最終保護膜２３が形成されている。
【００３７】
上方から見て枠状部材７の内側に位置するゲート−メタル層間膜５、メタル−メタル層間膜１７及び最終保護膜２３に、枠状部材７よりも小さい平面寸法をもって開口部２５が形成されている。開口部２５は検出部１１の中央部を露出させる位置に形成されている。また、開口部２５は、検出部１１の幅方向で検出部１１よりも大きい寸法で形成されており、空洞９と連通している。枠状部材７の内側のＬＯＣＯＳ酸化膜３が除去されて検出部１１下に空洞９が形成され、検出部１１の中央部の上の絶縁膜５，１７，２３が除去されて開口部２５が形成されていることによって、ダイヤフラム構造が形成されている。
【００３８】
この半導体センサ装置では、ポリシリコン膜からなる検出部１１によって、例えば周囲の温度や湿度、気体の種類や圧力など様々な物理量を検出できる。検出部１１の下方に空洞９が形成され、検出部１１の上方の絶縁膜が除去されて開口部２５が形成されていることによって、検出部１１は周囲の雰囲気（温度、湿度、気体種類など）に敏感に反応する検出部として機能する。
【００３９】
図２〜図８は、図１に示した半導体センサ装置を製造するための製造方法の一実施例を説明するための平面図及び断面図である。図２〜図８には、図１と同様に、平面図と、その平面図のＡ−Ａ位置、Ｂ−Ｂ位置、Ｃ−Ｃ位置、Ｄ−Ｄ位置の断面を示す４つの断面図が示されている。この実施例を図２〜図８、図１を用いて順に説明する。
【００４０】
（１）図２に示すように、ウエハ状態のシリコン基板１に酸化領域を画定するためのシリコン窒化膜などの耐酸化マスクを形成する。熱酸化処理を施してシリコン基板１表面にＬＯＣＯＳ酸化膜３を形成する。耐酸化マスクを除去する。例えばＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いてポリシリコン膜を形成する。そのポリシリコン膜をパターニングしてＬＯＣＯＳ酸化膜３上にポリシリコン膜からなる検出部１１を形成する。検出部１１のポリシリコン膜がセンサ感応部となるため、必要であればリンやボロンなどの不純物をドーピングしてその特性をあらかじめ最適化しておく。
【００４１】
（２）図３に示すように、例えばＢＰＳＧ（Boro-phospho silicate glass）膜からなるゲート−メタル層間膜５を８００ｎｍ（ナノメートル）の膜厚に堆積する。写真製版技術及びエッチング技術を用いて、上方から見て検出部１１を囲う枠状のコンタクトホール（枠状の開口）と、検出部１１の両端部に位置するコンタクトホールを形成する。コンタクトホール内にタングステンなどの高融点金属を埋め込んで枠状部材７とコンタクト１３を形成する。枠状部材７上及びゲート−メタル層間膜５上に枠状の１層目メタル配線１５ａを形成し、コンタクト１３，１３上及びゲート−メタル層間膜５上に１層目メタル配線１５ｂ，１５ｂを形成する。
【００４２】
（３）図４に示すように、１層目メタル配線１５ａ，１５ｂを覆ってゲート−メタル層間膜５上にメタル−メタル層間膜１７を形成する。１層目メタル配線１５ｂ，１５ｂ上のメタル−メタル層間膜１７の所定位置にビアホールを形成する。ビアホールを金属材料にて埋め込んでビア１９，１９を形成する。ビア１９，１９上及びメタル−メタル層間膜１７上に２層目メタル配線２１，２１を形成する。最終保護膜２３として例えばシリコン窒化膜を９００ｎｍの膜厚に堆積する。その後、最終保護膜２３にボンディングパッド（図示せず）を開口する。
【００４３】
（４）図５に示すように、写真製版技術を用いて最終保護膜２３上にレジストパターン２７を形成する。レジストパターン２７は開口２７ａを備えている。開口２７ａは、上方から見て枠状部材７よりも小さい平面サイズによって形成されており、検出部１１の中央部上に形成されている。また、開口部２７ａは検出部１１の幅方向で検出部１１よりも大きい寸法で形成されている。
【００４４】
（５）図６に示すように、例えばドライエッチング技術を用いて、レジストパターン２７をマスクにして最終保護膜２３、メタル−メタル層間膜１７及びゲート−メタル層間膜５に対してエッチング処理を行なって開口部２５を形成する。例えば、エッチングガスとしてＣＨＦ3とＣＦ4を用い、ＣＨＦ3とＣＦ4をそれぞれ６０ＳＣＣＭの流量でエッチングチャンバーに導入し、１２００Ｗの高周波を与えることによってこのエッチング処理を行なう。このエッチング処理により、検出部１１の中央部及びＬＯＣＯＳ酸化膜３の一部分が開口部２５を介して露出される。
【００４５】
（６）レジストパターン２７を除去する。図７に示すように、写真製版技術を用いて最終保護膜２３上及び開口部２５側面を覆うレジストパターン２９を形成する。レジストパターン２９は開口２９ａを備えている。開口２９ａは、開口部２５よりも小さい平面サイズで形成され、開口部２５内の検出部１１の中央部及びＬＯＣＯＳ酸化膜３上の一部分が露出するように形成されている。
【００４６】
（７）図８に示すように、ウエットエッチング技術を用いて、酸化膜の等方性エッチング処理を行なう。例えば、ウエハを６０：１濃度のＢＨＦ3溶液中に１０分間浸すことによってこのエッチング処理を行なう。これにより、枠状部材７の内側に位置するＬＯＣＯＳ酸化膜３が膜厚方向だけでなく横方向にもエッチング除去されて空洞９が形成される。そして、検出部１１下に空洞９が形成され、検出部１１の中央部の上に開口部２５が形成されていることによって、ダイヤフラム構造が形成される。
【００４７】
（８）レジストパターン２９を除去する。これにより、図１に示す構造が完成する。
上記工程（７）のエッチング処理で、高融点金属からなる枠状部材７はエッチングされないので、枠状部材７が露出するとエッチングは停止し、枠状部材７の外側には元からあったＬＯＣＯＳ酸化膜３が残存している。空洞９の平面サイズは枠状部材７のレイアウトデータで画定されるため、位置決めに関しては１μｍ（マイクロメートル）以下の精度が確保できる。すなわち、微細化に対応できる半導体センサ装置を形成することができる。
【００４８】
図９は半導体センサ装置の他の実施例を概略的に示す図である。図９には、平面図と、その平面図のＡ−Ａ位置、Ｂ−Ｂ位置、Ｃ−Ｃ位置、Ｄ−Ｄ位置の断面を示す４つの断面図が示されている。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００４９】
この実施例では、図１に示した実施例と比べて、枠状部材７の内側に位置するゲート−メタル層間膜５の下面及び検出部１１の下面にシリコン窒化膜（エッチング阻止膜）３１が形成されている点で異なる。
【００５０】
図１０は、図９に示した半導体センサ装置を製造するための製造方法の一実施例の一部を説明するための平面図及び断面図である。図１０には、図９と同様に、平面図と、その平面図のＡ−Ａ位置、Ｂ−Ｂ位置、Ｃ−Ｃ位置、Ｄ−Ｄ位置の断面を示す４つの断面図が示されている。この実施例を図９、図１０を用いて順に説明する。
【００５１】
この製造方法の実施例では、図１〜図８を参照して説明した上記工程（１）〜（８）と同様の製造工程によって半導体センサ装置の製造を行なう。上記製造工程と異なる点は、まず、図２を参照して説明した上記工程（１）で、ＬＯＣＯＳ酸化膜３を形成した後、検出部１１を形成する前に、ＬＯＣＯＳ酸化膜３上にシリコン窒化膜３１を形成することである。この実施例では、ＬＯＣＯＳ酸化膜３上全面にシリコン窒化膜を形成した後、そのシリコン窒化膜をパターニングして枠状部材７の内側のみにシリコン窒化膜３１を形成した。ただし、シリコン窒化膜を枠状部材７の外側に残してもよいし、シリコン窒化膜のパターニングを行なわなくてもよい。
【００５２】
シリコン窒化膜３１を形成した後、検出部１１の形成を上記工程（１）と同様にして行なう。その後、上記工程（２）〜（８）と同様の工程を行なう。この実施例では、図６を参照して説明した上記工程（５）と同様にして開口部２５を形成する際、シリコン窒化膜３１の一部分の除去も行なう。また、図８を参照して説明した上記工程（７）と同様のエッチング処理を行なう際、図１０に示すように、枠状部材７の内側に位置するゲート−メタル層間膜５の下面及び検出部１１の下面にシリコン窒化膜３１が形成されている。これにより、枠状部材７の内側に位置するＬＯＣＯＳ酸化膜３を除去して空洞９を形成するためのウエットエッチング処理の際、ゲート−メタル層間膜５がエッチングされるのを防止することができる。
【００５３】
図１１は半導体センサ装置のさらに他の実施例を概略的に示す図である。図１１には、平面図と、その平面図のＡ−Ａ位置の断面図が示されている。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００５４】
この実施例では、枠状部材７、空洞９、検出部１１及び開口部２５を備えたセンサ部と同一のシリコン基板１にＭＯＳトランジスタが形成されている。センサ部とＭＯＳトランジスタはシリコン基板１上に互いに異なる位置に形成されている。
【００５５】
ＭＯＳトランジスタの形成位置は素子分離用絶縁膜であるＬＯＣＯＳ酸化膜３によって画定されている。ＬＯＣＯＳ酸化膜３に設けられたＭＯＳトランジスタ用開口部に位置するシリコン基板１の表面に不純物拡散層からなる２つのソース及びドレイン領域３３，３３が互いに間隔をもって形成されている。ソース及びドレイン領域３３，３３の間のシリコン基板１上にゲート酸化膜（ゲート絶縁膜）３５を介してゲート電極３７が形成されている。ゲート電極３７は、ポリシリコン膜からなり、検出部１１と同一層のポリシリコン膜がパターニングされて形成されたものである。ゲート電極３７の端部はＬＯＣＯＳ酸化膜３上に延伸して形成されている。ソース及びドレイン領域３３，３３、ゲート酸化膜３５及びゲート電極３７によってＭＯＳトランジスタが形成されている。
【００５６】
ＭＯＳトランジスタを覆ってＬＯＣＯＳ酸化膜３上にゲート−メタル層間膜５が形成されている。ソース及びドレイン領域３３，３３上及びゲート電極３７上のゲート−メタル層間膜５の所定位置にコンタクトホールが形成されている。コンタクトホール内に高融点金属が埋め込まれてコンタクト３９が形成されている。コンタクトホールはセンサ部の枠状部材７を形成するために設けた枠状の開口と同時に形成されたものであり、コンタクト３９は枠状部材７と同一材料で同時に形成されたものである。
【００５７】
ゲート−メタル層間膜５上及びコンタクト３９，３９，３９上に１層目メタル配線１５ｃ，１５ｃ，１５ｃが形成されている。また、ゲート−メタル層間膜５上にはセンサ部用の１層目メタル配線１５ａ，１５ｂ，１５ｂも形成されている。
１層目メタル配線１５ａ，１５ｂ，１５ｃを覆ってゲート−メタル層間膜５上にメタル−メタル層間膜１７が形成されている。１層目メタル配線１５ｂ，１５ｃ上のメタル−メタル層間膜１７の所定位置にビア１９が形成されている。ビア１９は１層目メタル配線１５ｂ，１５ｂ，１５ｃ，１５ｃ，１５ｃごとに設けられている。
【００５８】
メタル−メタル層間膜１７上にビア１９を覆って２層目メタル配線２１が形成されている。５つの２層目メタル配線２１が設けられており、各２層目メタル配線２１はビア１９を介して１層目メタル配線１５ｂ，１５ｂ，１５ｃ，１５ｃ，１５ｃのいずれかに接続されている。
【００５９】
２層目メタル配線２１を覆ってメタル−メタル層間膜１７上に最終保護膜２３が形成されている。センサ部の検出部１１に接続された２つの２層目メタル配線２１，２１上の最終保護膜２３の所定位置、及び、ＭＯＳトランジスタのソース及びドレイン領域３３，３３に接続された２つの２層目メタル配線２１，２１上の最終保護膜２３の所定位置にパッド開口部４１が形成されている。ＭＯＳトランジスタのゲート電極３７に接続された２層目メタル配線２１は図示しない領域で他の回路に接続されている。ここで、ＭＯＳトランジスタのゲート電極３７に接続された２層目メタル配線２１上の最終保護膜２３にパッド開口部４１が形成されていてもよい。また、センサ部の検出部１１に接続された２つの２層目メタル配線２１，２１、ＭＯＳトランジスタのソース及びドレイン領域３３，３３に接続された２つの２層目メタル配線２１，２１は他の回路に接続されていてもよい。
【００６０】
図１２〜図１９は、図１１に示した半導体センサ装置を製造するための製造方法の一実施例を説明するための平面図及び断面図である。図１２〜図１９には、図１１と同様に、平面図と、その平面図のＡ−Ａ位置の断面図が示されている。この実施例を図１２〜図１９、図１１を用いて順に説明する。
【００６１】
（１）図１２に示すように、ウエハ状態のシリコン基板１に酸化領域を画定するためのシリコン窒化膜などの耐酸化マスクを形成する。熱酸化処理を施してシリコン基板１表面にＬＯＣＯＳ酸化膜３を形成する。センサ部の形成位置にＬＯＣＯＳ酸化膜３が形成され、ＭＯＳトランジスタの形成位置にはＬＯＣＯＳ酸化膜３は形成されない。耐酸化マスクを除去した後、ＭＯＳトランジスタの形成位置のシリコン基板１の表面にゲート酸化膜３５を形成する。例えばＬＰ−ＣＶＤ法を用いてポリシリコン膜を形成する。そのポリシリコン膜をパターニングして、ＬＯＣＯＳ酸化膜３上にポリシリコン膜からなる検出部１１を形成し、ゲート酸化膜３５上からＬＯＣＯＳ酸化膜３上に延伸させてポリシリコン膜からなるゲート電極３７を形成する。検出部１１、ゲート酸化膜３５を構成するポリシリコン膜には、必要であればリンやボロンなどの不純物をドーピングしてその特性をあらかじめ最適化しておく。
【００６２】
（２）図１３に示すように、ＭＯＳトランジスタの形成位置のみに開口をもつレジストパターン（図示せず）を形成し、そのレジストパターンをマスクにしてシリコン基板１にイオン注入処理を行なってソース及びドレイン領域３３，３３を形成する。ここで、注入条件は、ＭＯＳトランジスタがＮチャネル型であればリン又はヒ素を例えば５０ＫｅＶ、５.０×１０15ｃｍ-2の条件で行なう。ＭＯＳトランジスタがＰチャネル型であればボロン又はＢＦ2を例えば５０ＫｅＶ、５.０×１０15ｃｍ-2の条件で行なう。ＭＯＳトランジスタのチャネル型に応じて予めシリコン基板１中にウエルの形成やチャネルドープをしておくことは言うまでもない。
【００６３】
（３）図１４に示すように、例えばＢＰＳＧ膜からなるゲート−メタル層間膜５を８００ｎｍの膜厚に堆積する。写真製版技術及びエッチング技術を用いて、ゲート−メタル層間膜５に、上方から見て検出部１１を囲う枠状のコンタクトホール（枠状の開口）と、検出部１１の両端部上、ソース及びドレイン領域３３，３３上、ゲート電極３７上の所定位置にそれぞれコンタクトホールを形成する。コンタクトホール内にタングステンなどの高融点金属を埋め込んで枠状部材７とコンタクト１３，３９を形成する。枠状部材７上及びゲート−メタル層間膜５上に枠状の１層目メタル配線１５ａを形成し、コンタクト１３，３９上及びゲート−メタル層間膜５上に１層目メタル配線１５ｂ，１５ｃを形成する。
【００６４】
（４）図１５に示すように、１層目メタル配線１５ａ，１５ｂ，１５ｃを覆ってゲート−メタル層間膜５上にメタル−メタル層間膜１７を形成する。１層目メタル配線１５ｂ，１５ｃ上のメタル−メタル層間膜１７の所定位置にビアホールを形成する。ビアホールを金属材料にて埋め込んでビア１９を形成する。ビア１９上及びメタル−メタル層間膜１７上に２層目メタル配線２１を形成する。最終保護膜２３として例えばシリコン窒化膜を９００ｎｍの膜厚に堆積する。その後、写真製版技術及びエッチング技術を用いて最終保護膜２３にパッド開口部４１を形成する。
【００６５】
（５）図１６に示すように、写真製版技術を用いて最終保護膜２３上及びパッド開口部４１で露出している２層目メタル配線２１上にレジストパターン２７を形成する。レジストパターン２７は開口２７ａを備えている。開口２７ａは、上方から見て枠状部材７よりも小さい平面サイズによって形成されており、検出部１１の中央部上に形成されている。また、開口部２７ａは検出部１１の幅方向で検出部１１よりも大きい寸法で形成されている。
【００６６】
（６）図１７に示すように、例えばドライエッチング技術を用いて、レジストパターン２７をマスクにして最終保護膜２３、メタル−メタル層間膜１７及びゲート−メタル層間膜５に対してエッチング処理を行なって開口部２５を形成する。例えば、エッチングガスとしてＣＨＦ3とＣＦ4を用い、ＣＨＦ3とＣＦ4をそれぞれ６０ＳＣＣＭの流量でエッチングチャンバーに導入し、１２００Ｗの高周波を与えることによってこのエッチング処理を行なう。このエッチング処理により、検出部１１の中央部及びＬＯＣＯＳ酸化膜３の一部分が開口部２５を介して露出される。このエッチング処理において、ＭＯＳトランジスタの形成位置はレジストパターン２７で覆われているのでエッチング処理の影響を受けない。
【００６７】
（７）レジストパターン２７を除去する。図１８に示すように、写真製版技術を用いて最終保護膜２３上及び開口部２５側面を覆うレジストパターン２９を形成する。レジストパターン２９は開口２９ａを備えている。開口２９ａは、開口部２５よりも小さい平面サイズで形成され、開口部２５内の検出部１１の中央部及びＬＯＣＯＳ酸化膜３上の一部分が露出するように形成されている。
【００６８】
（８）図１９に示すように、ウエットエッチング技術を用いて、酸化膜の等方性エッチング処理を行なう。例えば、ウエハを６０：１濃度のＢＨＦ3溶液中に１０分間浸すことによってこのエッチング処理を行なう。これにより、枠状部材７の内側に位置するＬＯＣＯＳ酸化膜３が膜厚方向だけでなく横方向にもエッチング除去されて空洞９が形成される。そして、検出部１１下に空洞９が形成され、検出部１１の中央部の上に開口部２５が形成されていることによって、ダイヤフラム構造が形成される。このエッチング処理においても、ＭＯＳトランジスタの形成位置はレジストパターン２７で覆われているのでエッチング処理の影響を受けない。
【００６９】
（９）レジストパターン２９を除去する。これにより、図１１に示したセンサ部とＭＯＳトランジスタを同一基板に混載した構造が完成する。
【００７０】
この実施例では、アルカリ溶液を用いたエッチング処理を行なわなくてもセンサ部におけるダイヤフラム構造を形成できるので、センサ部と同一半導体基板上にＭＯＳトランジスタを形成することができる。
さらに、センサ部の検出部１１とＭＯＳトランジスタのゲート電極３７は同じ工程で同時に形成される。センサ部の枠状部材７及びコンタクト１３とＭＯＳトランジスタのコンタクト３９は同じ工程で同時に形成される。センサ部用の１層目メタル配線１５ａ，１５ｂとＭＯＳトランジスタ用の１層目メタル配線１５は同じ工程で同時に形成される。センサ部用のビア１９とＭＯＳトランジスタ用のビア１９は同じ工程で同時に形成される。センサ部用の２層目メタル配線２１とＭＯＳトランジスタ用の２層目メタル配線２１は同じ工程で同時に形成される。センサ部用のパッド開口部４１とＭＯＳトランジスタ用のパッド開口部４１は同じ工程で同時に形成される。つまり、センサ部とＭＯＳトランジスタは製造工程の観点からも同時形成が可能であり、混載化による製造コストの上昇は招かない。
【００７１】
センサ部とＭＯＳトランジスタを同一基板に混載することにより、回路一体型の半導体センサ装置を製造できる。回路一体型の大きなメリットは、センサの出力信号を同一基板上に作ったＭＯＳトランジスタから成るＣＭＯＳ回路でそのまま処理や加工ができることである。従来技術では、半導体センサ装置の検出信号の処理は別途設けられたチップで行なわれるため、チップ同士を配線基板に実装する必要があり、コスト上昇が生じていた。さらにチップ間の信号のやり取りで微弱なセンサ出力信号にノイズが入ったり、波形が鈍ったりするといった不具合が生じるので高精度化や高速化の点で課題があった。回路一体型の半導体センサ装置では、同一基板上にセンサ部と信号処理回路を近接して形成することができるので、このような不具合は本質的に起こらず、高精度化及び高速化を実現できる。さらに、従来技術では、センサチップと信号処理チップの２種類が必要であったところを１チップで対応できるので、製造コストの低減や、製品の小型化に貢献できる。
【００７２】
図２０は半導体センサ装置のさらに他の実施例を概略的に示す図である。図２０には、平面図と、その平面図のＡ−Ａ位置の断面図が示されている。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００７３】
本発明の半導体センサ装置はセンサ部１個あたりの領域の大きさを枠状部材７で画定させるところに特徴がある。よって１個のセンサ部の領域は枠状部材７の中央線で決まり、センサ部を３つ並べると図２０の構造が得られる。この実施例では隣り合うセンサ部で枠状部材７の一部分を互いに共有している。このように本発明の半導体センサ装置は、隣り合うセンサ部の間に図２９に示した耐酸化性材料膜形成領域Ｂ’が必要ないので、センサ部１個あたりの占有面積が小さくなり、全体としてチップ面積の小面積化が実現できる。
【００７４】
図２０に示した本発明の半導体センサ装置と、図２９に示した従来の半導体センサ装置で寸法を比較する。なお、以下に説明する寸法例は一例である。
図２０に示した本発明の半導体センサ装置において、検出部１１の幅寸法が３μｍ、検出部１１の左右の枠状部材７までの寸法がそれぞれ１.５μｍ、２.５μｍ、枠状部材の幅寸法が０.５μｍとすると、１つのセンサ部の形成に必要な幅寸法Ａは７.５μｍである。
これに対し、図２９に示した従来の半導体センサ装置において、検出部１１の幅寸法が３μｍ、バーズビークの寸法Ａ’が２μｍ、耐酸化性材料膜形成領域の寸法Ｂ’が２μｍとすると、１つのセンサ部の形成に必要な幅寸法は９μｍであり、３つのセンサ部の形成に必要な幅寸法はその３倍の２７μｍである。
このように、上記数値例によれば、本発明の半導体センサ装置は従来技術に比べて（７.５μｍ／９μｍ）×１００≒８３％にまでセンサ部の占有幅寸法の縮小が可能になる。これを面積で考えると、８３％×８３％≒６９％となり、本発明の半導体センサ装置は従来技術に比べて約３／４の面積サイズにまで縮小できる。
【００７５】
図２１は半導体センサ装置のさらに他の実施例を概略的に示す平面図である。図２１において図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。図２２は、図２１に示した実施例の結線状態を示す回路図である。
【００７６】
本発明の半導体センサ装置は平面的にアレー配置することも可能であり、この場合もセンサ部の大きさは枠状部材７で画定さる。図２１に示した実施例では、４つのセンサ部Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２をアレー配置した状態を示す。このようにセンサ部を横方向にも縦方向にも複数個並べる場合であっても、センサ部１個あたりの占有面積が従来技術に比べて小さくなるので、全体として小面積化が実現できる。
【００７７】
センサ部Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２の各検出部１１の一端の電位は、コンタクト１３、１層目メタル配線１５及びビア１９を介して、帯状に設けられた２層目メタル配線層２１ｗに接続されている。センサ部Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２の各検出部１１の他端の電位は、コンタクト１３、１層目メタル配線１５及びビア１９を介して、島状に設けられた２層目メタル配線層２１ｂに接続されている。ワードラインＷＬ１，ＷＬ２は２層目メタル配線層２１ｗによって構成されている。ビットラインＢＬ１，ＢＬ２は、２層目メタル配線層２１ｂ並びにそれに接続された１層目メタル配線１５及びビア１９によって構成されている。
【００７８】
例えば、ワードラインＷＬ１とビットラインＢＬ１を同時に選択することでセンサ部Ｓ１１を選択できる。ここでは２個ｘ２個のアレー配列で説明したが、Ｎ個ｘＭ個（Ｎ，Ｍは自然数）のアレー配列であったとしても、ワードラインＷＬｎとビットラインＢＬｍの選択でセンサ部ＮＭを選択できる。この方法については例えば非特許文献２に詳しく述べられている。つまり、本発明の半導体センサ装置でセンサ部をアレー配列することにより、例えば高密度イメージセンサや赤外線センサなどに応用することが可能となる。
【００７９】
図２３は半導体センサ装置のさらに他の実施例を概略的に示す平面図である。図２３において図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００８０】
この実施例では、２つのセンサ部が配置されており、２つのセンサ部の間に位置する枠状部材７と１層目メタル配線１５ａに欠損部が設けられている。すなわち、１つの枠状部材７の内側に２つのセンサ部が配置されている。
本発明では、空洞９を形成するためのウエットエッチングの横方向の終端部として枠状部材７を利用することに特徴がある。この実施例のように、２つのセンサ部の間に位置する枠状部材７に欠損部を設けておくと、空洞９を形成するためのウエットエッチング処理の際に、欠損部の近傍では、一方のセンサ部側と他方のセンサ部側との両方からエッチングが進行するので、２つのセンサ部の間に位置する枠状部材７は部分的にはなくてもかまわない。このことを利用すると、１層目メタル配線１５ａの欠損部に、１層目メタル配線１５ａとは電気的に絶縁された別の１層目メタル配線をレイアウトすることができる。例えば、２つのセンサ部の検出部１１，１１膜同士を１層目のメタル配線１５ｂを用いて接続することが可能となる。このことはレイアウトの自由度の向上につながり、製品設計の容易化を進めることができる。
【００８１】
図２４は半導体センサ装置のさらに他の実施例を概略的に示す平面図である。図２４において図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００８２】
この実施例では、３つのセンサ部が一列に配置されており、隣り合うセンサ部の間に位置する枠状部材７と１層目メタル配線１５ａに欠損部が設けられている。このように、３つ以上のセンサ部を配列し、隣り合うセンサ部の間に位置する枠状部材７に欠損部が設けられていると、流体の流れの方向を検出する検出器にすることができる。３つのセンサ部の配列のうち、中央のセンサ部の検出部１１に電流を流して発熱体として機能させる。雰囲気の状態として、例えば矢印のような紙面左から右への流れがあったとすると、その発熱体により暖められた雰囲気が３つのセンサ部の配列のうち右側のセンサ部に伝播するのでそれを検出することで流れの方向が分かる。ここでは３つのセンサ部を一列に配列したが、例えばマトリクス状に９個のセンサ部を配置し、中央のセンサ部の検出部１１を「発熱体」とすれば、流体の流れを８方向で検出できる。
【００８３】
図２５は半導体センサ装置のさらに他の実施例を概略的に示す平面図である。図２５において図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００８４】
図２３、図２４に示した各実施例では、隣り合うセンサ部の間に位置する枠状部材７に欠損部を設けているが、図２５に示すように、隣り合うセンサ部の間に位置する枠状部材７をなくしてもよい。これにより、センサ部の配置面積をさらに小さくすることができる。
【００８５】
上記の実施例では、枠状部材７の平面形状は四角形であるが、本発明において枠状部材の平面形状はどのような形状であってもよい。
図２６は半導体センサ装置のさらに他の実施例を概略的に示す平面図である。図２６において図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例のように枠状部材７の平面形状は六角形であってもよい。枠状部材７の平面形状が六角形であれば、この実施例のようにアレー配列することも可能である。
【００８６】
また、上記の実施例では、高融点金属からなる枠状部材７の上に１層目メタル配線１５ａを配置しているが、１層目メタル配線１５ａは形成されていなくてもよい。
また、上記の実施例では、枠状部材７は高融点金属によって形成されているが、本発明において枠状部材の材料はＬＯＣＯＳ酸化膜３（第１絶縁膜）と比べてエッチング選択比の大きい材料であればどのような材料であってもよい。例えば、枠状部材の材料は、高融点金属以外の金属や、ポリシリコン、シリコン窒化膜などであってもよい。枠状部材の材料として絶縁性材料を用いれば、１層目メタル配線のレイアウト設計の自由度が増す。
【００８７】
図２７は半導体センサ装置のさらに他の実施例を概略的に示す断面図である。図２７において図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、枠状部材は、コンタクトホールの内壁面に形成された金属膜４３と、その金属膜に埋め込まれた埋込み材料４５からなる複数層構造によって形成されている。金属膜４３として例えばＴｉＮやＳｉＮを挙げることができる。埋込み材料４５として例えば金属や、ポリシリコン、シリコン酸化膜などを挙げることができる。ただし、複数層構造の材料はこれに限定されるものではない。
【００８８】
また、上記の実施例では、センサ部の検出部１１としてポリシリコン膜からなるものを用いているが、本発明はこれに限定されるものではない。例えば、センサ部の検出部は、金属膜からなるものであってもよいし、特許文献１〜３のように複雑な構造をもつものであってもよい。なお、ポリシリコン膜以外の材料からなる検出部を備えている場合であっても、写真製版技術を用いて加工する領域を限定するマスクを形成することにより、センサ部とＭＯＳトランジスタを同一基板に混載することは可能である。
【００８９】
また、上記の実施例では、第２絶縁膜としてＢＰＳＧ膜からなるゲート−メタル層間膜５を用いているが、本発明はこれに限定されるものではない。例えば、第２絶縁膜として第１絶縁膜と比べてエッチング選択比の大きいもの、例えばＬＯＣＯＳ酸化膜３（第１絶縁膜）に対してシリコン窒化膜からなるものを用いてもよい。
【００９０】
また、第１絶縁膜はＬＯＣＯＳ酸化膜３に限定されるものではない。例えば、第１絶縁膜は、ＬＯＣＯＳ法以外の方法で半導体基板表面に形成されたシリコン酸化膜であってもよいし、シリコン窒化膜などの他の絶縁膜であってもよい。
【００９１】
以上、本発明の半導体センサ装置及びその製造方法の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００９２】
【図１】半導体センサ装置の一実施例を概略的に示す図である。平面図と、その平面図のＡ−Ａ位置、Ｂ−Ｂ位置、Ｃ−Ｃ位置、Ｄ−Ｄ位置の断面を示す４つの断面図を示す。
【図２】図１に示した半導体センサ装置を製造するための製造方法の一実施例の最初の工程を説明するための平面図及び断面図である。
【図３】図２の続きの工程を説明するための平面図及び断面図である。
【図４】図３の続きの工程を説明するための平面図及び断面図である。
【図５】図４の続きの工程を説明するための平面図及び断面図である。
【図６】図５の続きの工程を説明するための平面図及び断面図である。
【図７】図６の続きの工程を説明するための平面図及び断面図である。
【図８】図７の続きの工程を説明するための平面図及び断面図である。
【図９】半導体センサ装置の他の実施例を概略的に示す図である。平面図と、その平面図のＡ−Ａ位置、Ｂ−Ｂ位置、Ｃ−Ｃ位置、Ｄ−Ｄ位置の断面を示す４つの断面図を示す。
【図１０】図９に示した半導体センサ装置を製造するための製造方法の一実施例の一部を説明するための平面図及び断面図である。
【図１１】半導体センサ装置のさらに他の実施例を概略的に示す図である。平面図と、その平面図のＡ−Ａ位置の断面図を示す。
【図１２】図１１に示した半導体センサ装置を製造するための製造方法の一実施例の最初の工程を説明するための平面図及び断面図である。
【図１３】図１２の続きの工程を説明するための平面図及び断面図である。
【図１４】図１３の続きの工程を説明するための平面図及び断面図である。
【図１５】図１４の続きの工程を説明するための平面図及び断面図である。
【図１６】図１５の続きの工程を説明するための平面図及び断面図である。
【図１７】図１６の続きの工程を説明するための平面図及び断面図である。
【図１８】図１７の続きの工程を説明するための平面図及び断面図である。
【図１９】図１８の続きの工程を説明するための平面図及び断面図である。
【図２０】半導体センサ装置のさらに他の実施例を概略的に示す図である。平面図と、その平面図のＡ−Ａ位置の断面図を示す。
【図２１】半導体センサ装置のさらに他の実施例を概略的に示す平面図である。
【図２２】図２１に示した実施例の結線状態を示す回路図である。
【図２３】半導体センサ装置のさらに他の実施例を概略的に示す平面図である。
【図２４】半導体センサ装置のさらに他の実施例を概略的に示す平面図である。
【図２５】半導体センサ装置のさらに他の実施例を概略的に示す平面図である。
【図２６】半導体センサ装置のさらに他の実施例を概略的に示す平面図である。
【図２７】半導体センサ装置のさらに他の実施例を概略的に示す断面図である。
【図２８】従来の半導体センサ装置を示す概略的な断面図である。
【図２９】センサ部を３つ並べた従来の半導体センサ装置を示す概略的な断面図である。
【符号の説明】
【００９３】
１  シリコン基板（半導体基板）
３  ＬＯＣＯＳ酸化膜（第１絶縁膜）
５  ゲート−メタル層間膜（第２絶縁膜）
７  枠状部材
９  空洞
１１  検出部
２５  開口部
２７，２９  レジストパターン
３１  シリコン窒化膜（エッチング阻止膜）
３３  ソース及びドレイン領域
３５  ゲート酸化膜（ゲート絶縁膜）
３７  ゲート電極
３９  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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