(57)【要約】【課題】レイアウト設計の自由度を維持したまま、配線用の冗長部分を削除可能にした配線パターン設計方法を提供する。【解決手段】回路情報およびセル情報に基づいて、セルの枠にその両端が接する線分の第１の配線パターンと、第１の配線パターンに第１のビアを介して接続される第２の配線パターンと、第１の配線パターンに第２のビアを介して接続される第３の配線パターンとをセルに配置し、第１および第２のビアのそれぞれの位置を特定し、第１のビアおよび第２のビアに対して互いに対向する側にそれぞれサイズを拡大して１つにしたリサイズパターンを生成し、リサイズパターンに対応する、第１の配線パターンの部位をマスクパターンに決定するものである。【選択図】図３
2010097250.tif 000002
【特許請求の範囲】
【請求項１】
情報処理装置の制御部による配線パターン設計方法であって、
回路の構成に関する情報を含む回路情報および前記構成のパターンに関する情報を含むセル情報に基づいて、回路の単位であるセル内に、該セルの枠にその両端が接する線分の第１の配線パターンと、少なくとも該第１の配線パターンに第１のビアを介して接続される第２の配線パターンおよび該第１の配線パターンに第２のビアを介して接続される第３の配線パターンとを配置するセル配置を行い、
前記第１および第２のビアのそれぞれの位置を特定し、
前記第１のビアおよび前記第２のビアに対して互いに対向する側にそれぞれサイズを拡大して１つにしたリサイズパターンを生成し、
前記リサイズパターンに対応する、前記第１の配線パターンの部位を該第１の配線パターンのマスクパターンに決定する、配線パターン設計方法。
【請求項２】
前記制御部は、
前記第１の配線パターンが入力端子または出力端子の配線であると、前記セル配置の際、前記セルの入力または出力を示すポート情報を前記第１の配線パターンに設定する、請求項１記載の配線パターン設計方法。
【請求項３】
前記回路情報および前記セル情報が少なくとも第１のセルと第２のセルの情報を含み、
前記制御部は、
前記第１のセルについて前記第１および第２のビアを拡大した第１のリサイズパターンを生成し、
前記第２のセルについて前記第１および第２のビアを拡大した第２のリサイズパターンを生成し、
前記第１および第２のリサイズパターンを合成したパターンに対応する、前記第１の配線パターンの部位を前記第１および第２のセルのそれぞれにおける前記第１の配線パターンのマスクパターンに決定する、請求項１または２記載の配線パターン設計方法。
【請求項４】
コンピュータに実行させるためのプログラムであって、
回路の構成に関する情報を含む回路情報および前記構成のパターンに関する情報を含むセル情報に基づいて、回路の単位であるセル内に、該セルの枠にその両端が接する線分の第１の配線パターンと、少なくとも該第１の配線パターンに第１のビアを介して接続される第２の配線パターンおよび該第１の配線パターンに第２のビアを介して接続される第３の配線パターンとを配置するセル配置を行い、
前記第１および第２のビアのそれぞれの位置を特定し、
前記第１のビアおよび前記第２のビアに対して互いに対向する側にそれぞれサイズを拡大して１つにしたリサイズパターンを生成し、
前記リサイズパターンに対応する、前記第１の配線パターンの部位を該第１の配線パターンのマスクパターンに決定する処理を前記コンピュータに実行させるためのプログラム。
【請求項５】
前記第１の配線パターンが入力端子または出力端子の配線であると、前記セル配置の際、前記セルの入力または出力を示すポート情報を前記第１の配線パターンに設定する処理をさらに有する請求項４記載のプログラム。
【請求項６】
前記回路情報および前記セル情報が少なくとも第１のセルと第２のセルの情報を含み、
前記第１のセルについて前記第１および第２のビアを拡大した第１のリサイズパターンを生成し、
前記第２のセルについて前記第１および第２のビアを拡大した第２のリサイズパターンを生成し、
前記第１および第２のリサイズパターンを合成したパターンに対応する、前記第１の配線パターンの部位を前記第１および第２のセルのそれぞれにおける前記第１の配線パターンのマスクパターンに決定する処理をさらに有する請求項４または５記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の配線パターン設計方法、およびその設計方法をコンピュータに実行させるためのプログラムに関する。
【背景技術】
【０００２】
半導体集積回路の設計は一部が自動設計で行われるようになった。しかし、自動設計や通常のレイアウト設計等で固定の入力端子または出力端子（以下では、入出力端子と総称する）をもつセルを用いた設計手法においては、次のような問題がある。
【０００３】
通常、自動設計や通常のレイアウト設計で配置するセルは、レイアウト配線の接続位置によっては冗長な配線ができてしまう。そして、冗長配線の負荷が各入出力端子に付いてしまい、内部信号の遅延を引き起こし、回路特性の悪化を招くことである。この問題の発生は、自動設計や通常のレイアウト設計で配置するセルの入出力端子が、レイアウト配線時の配線接続自由度を上げるため、一般的にセル端まで伸ばした冗長な形状で設けられていることに起因する。
【０００４】
この問題に対して、冗長配線の負荷を解決するための回路変更が考えられる。しかし、回路変更によって、配置セル数や配置セルサイズの増加を招き、レイアウトサイズやチップサイズが大きくなるという新たな問題が発生する。この問題の発生は、各入出力端子についた配線付加による内部信号遅延を改善するための論理追加による回路方式の変更や、対象となる信号の立ち上がりを速くするためのトランジスタのサイズの大型化に起因する。
【０００５】
チップサイズが大きくなることを抑制できれば、レイアウト内の冗長配線をなくすことは、回路特性をよくしたり、面積増加を抑制したり、他の配線の配線性を高めたりする上でのメリットがあるため、冗長配線を削減するための手法がいくつか提案されている。その手法の一例として、セル配置結果をもとに冗長となっている電源配線を削除し、削除した領域を配線領域として使用することで冗長になりやすい配線の配線性を高めて冗長を少なくする手法が、特許文献１に開示されている。
【特許文献１】特開２０００−１１４３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１には、具体的に配線を削除する技術は開示されていない。また、配線の冗長領域はセル内の構成またはセルの配置に依存するため、特許文献１に開示されているような、並列に配置された複数の配線パターンを対象とする方法をセルに適用するのは困難であり、配線の電気特性に対して必ずしも期待通りの効果が得られるとは限らない。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の配線パターン設計方法は、情報処理装置の制御部による配線パターン設計方法であって、
回路の構成に関する情報を含む回路情報および前記構成のパターンに関する情報を含むセル情報に基づいて、回路の単位であるセル内に、該セルの枠にその両端が接する線分の第１の配線パターンと、少なくとも該第１の配線パターンに第１のビアを介して接続される第２の配線パターンおよび該第１の配線パターンに第２のビアを介して接続される第３の配線パターンとを配置するセル配置を行い、
前記第１および第２のビアのそれぞれの位置を特定し、
前記第１のビアおよび前記第２のビアに対して互いに対向する側にそれぞれサイズを拡大して１つにしたリサイズパターンを生成し、
前記リサイズパターンに対応する、前記第１の配線パターンの部位を該第１の配線パターンのマスクパターンに決定するものである。
【０００８】
本発明によれば、両端がセルの枠に達する線分の配線パターンを仮に配置し、その配線パターンに接続されるビアを特定し、配線パターンのうちビア間を結ぶ部位をマスクパターンとして残すことで、配線パターンの冗長部分が削除される。
【発明の効果】
【０００９】
本発明によれば、レイアウトの配線自由度を維持しながら、配線パターンの冗長部分を削除でき、配線の信号遅延の発生を抑制できる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
本実施形態の半導体集積回路の設計手法を実行するための装置の構成を説明する。
【００１１】
図１は本実施形態の設計手法を実行するための情報処理装置の一構成例を示すブロック図である。図１に示すように、情報処理装置１０は、記憶部１１と、制御部１２とを有する構成である。記憶部１１には、回路の構成に関する情報を含む回路情報および各構成のパターンに関する情報を含むセル情報が格納されている。これらの情報がレイアウト構築のための基本データとなる。
【００１２】
図２は回路情報とセル情報を説明するための図である。回路情報は、回路図について、入出力端子の種類およびそれぞれの数の情報である入出力端子情報と、トランジスタおよび抵抗を含む素子の種類およびそれぞれの数の情報を含む素子情報と、各素子と各入出力端子の接続関係を示す接続情報とを含む。
【００１３】
図２（ａ）は回路図の一例を示す。図２（ａ）には、インバータ回路を２通りの方法で表している。図２（ａ）に示す回路図の回路情報には、入力端子Ａおよび出力端子Ｂを有する旨の入出力端子情報と、１つのＮＭＯＳトランジスタおよび１つのＰＭＯＳトランジスタを有する旨の素子情報と、入力端子Ａにそれら２つのＭＯＳトランジスタのゲート電極が接続され、出力端子Ｂにそれら２つのＭＯＳトランジスタのドレイン電極が接続されている旨の接続情報とが含まれている。
【００１４】
セル情報は、一般的なポリゴンエディタを使って作成した、特定規模の回路図に１対１で対応するマスクパターンを示す情報であるマスクパターン情報と、どのパターンがセルの入力および出力であるかを示す情報であるポート情報とを含んでいる。マスクパターン情報には、各パターンについてその長さおよび位置についての情報が含まれている。特定規模の回路図とは、例えば、ＩＮＶ（インバータ）、ＮＡＮＤ（ナンド）またはＮＯＲ（ノア）などの単体の基本回路であってもよく、それらを組み合わせて作られた論理回路であってもよい。ここでは、特定規模の論理を形成するマスクパターンを「セル」と称する。「セル」は、メモリセルも含む概念である。
【００１５】
図２（ｂ）はセルの一例を示す図である。図２（ｂ）に示すセルは、インバータ回路を含んでいる。図２（ｂ）に示すセルのセル情報には、ゲート電極接続配線、ドレイン電極接続配線およびソース電極引き出し配線を形成するための導電性パターンならびにＮ型不純物拡散層およびＰ型不純物拡散層の拡散層パターンに関するマスクパターン情報と、ゲート電極接続配線が入力端子Ａに相当し、ドレイン電極接続配線が出力端子Ｂに相当する旨のポート情報とが含まれている。
【００１６】
図２（ｂ）では、配線層が１層の場合を示したが、複数の配線層が階層化している場合には、上下の配線層を接続するためのビアのパターンに関する情報がマスクパターン情報に含まれる。また、図に示していないが、セルの枠外に伸び、他のセルと接続される配線であるレイアウト配線がセル内に配置される場合もあり、その配線に関する情報も回路情報およびセル情報に含まれている。
【００１７】
なお、回路情報およびセル情報は、特定の決まったフォーマットにしたがって素子情報、入出力端子情報、および接続情報などの各種情報をまとめたテキスト形式のファイルであってもよい。
【００１８】
制御部１２には、プログラムにしたがって所定の処理を実行するＣＰＵ（Central Processing Unit）１２１と、プログラムを格納するためのメモリ１２２とが設けられている。制御部１２は、動作指示が入力されると、回路情報およびセル情報を記憶部１１から読み出し、セル配置、レイアウト配線接続、入出力端子ビア抽出、冗長配線削除、入出力端子層変換および入出力端子配置の各処理を実行する。
【００１９】
セル配置処理では、指定された回路情報と回路情報に対応するセル情報から設計対象のセルをレイアウトデータ上に配置する。レイアウトデータは複数のセルの情報を含み得る。レイアウト配線接続処理では、セル配置処理で配置されたセルの入出力端子を接続する。その際、冗長となる部位を含む、仮の入出力端子用の配線層である入出力端子専用層を配置する。入出力端子ビア抽出処理では、入出力端子専用層に接続されるビアを抽出する。
【００２０】
冗長配線削除処理では、抽出したビアの接続関係に基づいて入出力端子専用層から冗長な部位を削除する。入出力端子層変換処理では、入出力端子専用層のうち冗長配線削除処理で残った部位を、最終的にマスクパターンとして出力する入出力端子配線に変換する。入出力端子配置処理では、変換された入出力端子配線を元のレイアウトデータに配置する。最終的に、制御部１２は、入出力端子配置処理後のセルのレイアウトを出力する。
【００２１】
次に、図１に示した情報処理装置が実行する設計手法の手順を詳細に説明する。
【００２２】
図３は本実施形態の設計手法の手順を示すフローチャートである。図４は本実施形態の設計手法の対象となるセルの一構成例を示す図である。図４は、図３に示すステップＳ２のレイアウト配線処理を実行した後のセルの状態を示す。
【００２３】
図３に示すように、制御部１２は、指定された回路の回路情報とその回路に対応するセル情報を記憶部１１から読み出し、一般的な自動配置配線ツールを用いてセル配置処理（ステップＳ１）とレイアウト配線接続処理（ステップＳ２）を実行し、セルのレイアウトとセル間を接続するレイアウト配線の接続を行ってレイアウトデータを作成する。セルに配置される入出力端子専用層は、最終的にマスクパターンとして出力されない部位を含んでいる。
【００２４】
図４を用いて、レイアウト配線接続処理後のセルの構成を説明する。図４（ａ）はセルの上面図であり、図４（ｂ）はセルの側面透視図であり、図４（ｃ）はセルの外観斜視図である。
【００２５】
図４（ａ）のセルC1に示すように、通常の配線層として使用され、最終的にマスクパターンとして出力されない入出力端子専用層L1は、セルの境界まで伸ばして配置されている。図４（ａ）に示すセルC1では、入出力端子専用層L1のパターンは長手方向の両端がそれぞれセルの枠に達している。
【００２６】
図４（ａ）に示すように、セルC1には、入出力端子専用層L1の他に、素子D1、ビアV1、ビアV21、ビアV22、ビアV3、配線Lg、配線L21、レイアウト配線L22およびレイアウト配線L30が回路情報およびセル情報にしたがって配置されている。配線Lgは素子D1に設けられている。レイアウト配線L22およびレイアウト配線L30はセル枠外の他の配線（不図示）と接続される。図４（ａ）から図４（ｃ）に示すように、ビアV1は配線Lgと入出力端子専用層L1とを接続し、ビアV21は配線L21と入出力端子専用層L1とを接続している。また、ビアV22はレイアウト配線L22と入出力端子専用層L1とを接続し、ビアV3はレイアウト配線L22とレイアウト配線L30とを接続している。
【００２７】
なお、ここでは、セル配置処理およびレイアウト配線接続処理を情報処理装置に実行させる場合で説明したが、設計者が情報処理装置を操作して設計してもよい。この場合でも、入出力端子専用層は冗長な部分を含んでいる。
【００２８】
図５Ａから図５Ｄは図３に示すフローチャートのステップＳ３およびステップＳ４の処理を説明するための図である。
【００２９】
ステップＳ２の後、制御部１２は、セルC1の入出力端子専用層L1と、それに接するビアV1、ビアV21およびビアV22のパターンの枠を抽出する（ステップＳ３）。それぞれの枠について、枠の大きさおよび位置に関する情報である枠情報がセル情報に含まれている。図５Ａで説明すると、制御部１２は、入出力端子専用層L1のパターン、ビアV1の枠W11、ビアV21の枠W12、およびビアV22の枠W13をセルC1から抽出する。
【００３０】
続いて、図５Ｂに示すように、制御部１２は、抽出したビアV1の枠W11、ビアV21の枠W12、およびビアV22の枠W13のそれぞれを他の配線に被らない程度に、入出力端子専用層L1の長手方向に垂直な方向である横方向に広げるリサイズ処理を行う。続いて、図５Ｃに示すように、リサイズ後の枠W11と入出力端子専用層L1との重なり部分を重なり部W21とし、リサイズ後の枠W12と入出力端子専用層L1との重なり部分を重なり部W22とし、リサイズ後の枠W13と入出力端子専用層L1との重なり部分を重なり部W23とすると、制御部１２はそれぞれを抽出する。
【００３１】
さらに、制御部１２は、抽出した枠W21、枠W22および枠W23に対して互いに対向する側にリサイズして、図５Ｄに示すように、１つの枠パターンW3を生成する。枠パターンW3が本発明のリサイズパターンに相当する。枠パターンW3の大きさおよび位置に関する情報である枠データを制御部１２は記憶部１１に格納する。このようにして、ビアと接続される入出力端子配線として必要な部位を残し、かつ、入出力端子専用層L1から冗長部分を取り除いた配線パターンを抽出することができる（ステップＳ４）。
【００３２】
図６は図３に示すステップＳ５およびステップＳ６の処理を説明するための図である。図６に示すように、制御部１２は、抽出した枠パターンW3を、マスクパターンとして最終的に出力する入出力端子配線L2に変換する（ステップＳ５）。入出力端子配線L2は、入出力端子専用層L1から冗長部分を削除した後の残りのパターンとなる。
【００３３】
制御部１２は、図６に示すように、セルC1の抽出元であるレイアウトデータA1の座標位置に入出力端子配線L2を配置する（ステップＳ６）。そして、制御部１２は、レイアウトデータA1と入出力端子配線L2の合成データをレイアウト結果として出力する。なお、セル上に設けた入出力端子専用層L1と入出力端子配線L2はデータ上重なっているが、入出力端子配線L2だけが最終的にマスクパターンとして出力されるので、結果的にセルC1の入出力端子専用層にある冗長な部分はパターンとして形成されないことになる。
【００３４】
本実施形態によれば、両端がセルの枠に達する線分の入出力端子専用層を仮に配置し、その入出力端子専用層に接続されるビアを特定し、入出力端子専用層のうちビア間を結ぶ部位がマスクパターンとして残り、入出力端子配線の冗長部分が削除される。そのため、以下のような効果が得られる。
【００３５】
レイアウトの配線自由度を維持しながら入出力端子の冗長部分を削除できる。その理由は、設計初期の段階では、レイアウト配線接続自由度を上げるために、セル内の入出力端子のパターンをセル枠まで広げておき、接続範囲を拡張しているからである。
【００３６】
また、セルの入出力端子の冗長部分はレイアウト配線の状況で容易に削除できる。その理由は、通常、レイアウト配線後の入出力端子の冗長部分は、レイアウト配線の接続状態を確認しながらセル毎に修正する手間が必要であるが、上記実施形態においては、入出力端子の接続情報を利用して一括で処理を行い、基のレイアウト配線データにそのまま反映することができるからである。
【００３７】
また、入出力端子に付く配線冗長分の負荷によって信号遅延が発生するのを極力抑えることができる。その理由は、レイアウト配線の接続状態によって、余分となる冗長部分を入出力端子から削除できるからである。
【００３８】
さらに、信号遅延を極力抑えることができるという効果によって、余分な負荷による回路特性悪化の回路改善を少なくでき、それによるセルサイズの増加を抑えられる。その理由は、レイアウト配線の接続以外の冗長部分の負荷による信号遅延を招くことを低減することができ、本来の配線接続によってできた信号遅延で回路の調整を行うことができるからである。
【００３９】
（第２の実施形態）
第１の実施形態が仮のパターンとして入出力端子専用層を用いて設計を行うものであるのに対し、本実施形態の設計方法は、入出力端子専用層を使用しないものである。なお、本実施形態の設計手法を実行するための装置構成は、第１の実施形態で説明した情報処理装置と同様であるため、その詳細な説明を省略する。
【００４０】
本実施形態の設計方法では、通常の入出力端子配線に、セルのポート情報を持たせるための目印を設定する。以下では、その目印をピンと称する。ここで、ピンの役割について簡単に説明する。
【００４１】
一般的なマスク設計では、設計効率と接続ミスによる検証および修正工数の増加を防ぐために、セル間の接続関係を示す情報としてネット情報を設計データに付加し、ネット情報を視覚的に確認できるようにしたり、違う信号同士が重なったときにエラーとして確認できるようにしたりしている。このネット情報を付加するには、レイアウト上に配置した個々のセルに設けられた入出力端子を、ネット情報としてレイアウト上で認識させる必要がある。そのために、セル上の入出力端子パターンにピンという目印を付けて入出力端子を認識させるようにしている。
【００４２】
ピンにはポート情報が設定されている。つまり、回路の入力端子に対応する入力名または出力端子に対応する出力名の情報がピンに設定されている。レイアウト上に複数のセルがあると、配線パターンにピンが設定されることで、制御部１２は、ピンに設定された入力名または出力名から、ピンの位置がレイアウト上でセルの入口または出口として認識し、ネット情報にしたがって複数のセルにわたって配線を接続することが可能になる。
【００４３】
本実施形態の設計手法の手順を詳細に説明する。図７は本実施形態の設計手法の手順を示すフローチャートである。
【００４４】
本実施形態の設計方法は、第１の実施形態と比べて、入出力端子配線にピンを設定すること以外にも、図３に示したステップＳ５の入出力端子層変換処理の代わりに入出力端子削除処理（ステップＳ１５）を実行するという違いがある。以下では、図３に示したステップＳ１からＳ６と同様な処理についてはその詳細な説明を省略し、第１の実施形態と異なる部分について詳しく説明する。
【００４５】
図８は本実施形態の設計手法の対象となるセルの一構成例を示す図である。図８（ａ）はセルの上面図であり、図８（ｂ）はセルの側面透視図であり、図８（ｃ）はセルの外観斜視図である。
【００４６】
図８（ａ）は、制御部１２が図７に示すステップＳ１１およびステップＳ１２を実行した後のセルのレイアウトである。図８（ａ）に示すように、セルC1には、素子D1、ビアV1、ビアV21、ビアV22、ビアV23、配線Lg、入出力端子配線L3、配線L4、配線L21および配線L22が回路情報およびセル情報にしたがって配置されている。本実施形態では、入出力端子配線L3に、セルのポート情報を含むピンP1が設定されている。
【００４７】
図８（ａ）から図８（ｃ）に示すように、ビアV1は配線Lgと入出力端子配線L3とを接続し、ビアV21は配線L21と入出力端子配線L3とを接続している。また、ビアV22は配線L22と入出力端子配線L3とを接続し、ビアV23は配線L21と配線L4とを接続している。
【００４８】
図９は図７に示すステップＳ１３の入出力端子ビア抽出処理を説明するための図である。制御部１２は、配線L4とセルの入出力端子配線L3を図８（ａ）に示したピンP1で区別し、図９に示すように、入出力端子配線L3と接続されるビアV1、ビアV21およびビアV22のそれぞれの枠W11、枠W12および枠W13を抽出する（ステップＳ１３）。なお、各枠の大きさと位置の情報がセル情報に含まれているのは第１の実施形態と同様である。
【００４９】
制御部１２は、抽出した入出力端子配線L3、枠W11、枠W12および枠W13を基にして、図３のステップＳ４と同様にして、入出力端子配線L3の冗長部分を削除する（ステップＳ１４）。
【００５０】
続いて、制御部１２は、冗長部分を含んだままの入出力端子配線L3をレイアウトデータ上の元のセルから削除する（ステップＳ１５）。そして、制御部１２は、ステップＳ１４で入出力端子配線L3から冗長部分を削除した後の配線パターンをレイアウトデータ上の元のセルの座標位置に配置する（ステップＳ１６）。なお、入出力の区別をするためのポート情報はテキストなどの情報であってもよい。
【００５１】
本実施形態では、第１の実施形態で用いた入出力端子専用の層を設けることなく、通常の配線パターンを対象にして冗長部分を削除する処理が可能となる。
【００５２】
（第３の実施形態）
本実施形態の設計方法は、複数のセルに対して配線の冗長部分を削除するものである。なお、本実施形態の設計手法を実行するための装置構成は、第１の実施形態で説明した情報処理装置と同様であるため、その詳細な説明を省略する。
【００５３】
本実施形態の設計手法を図７のフローチャートを参照して説明する。レイアウト上に同じセルが隣接して配置され、これらのセルの入出力端子配線から冗長部分を削除する場合である。なお、図７に示す処理と同様な処理については詳細な説明を省略する。
【００５４】
図１０Ａから図１０Ｂは本実施形態における冗長配線削除処理を説明するための図である。また、図１０Ａには、本実施形態の設計手法の対象となるセルの一構成例を示し、図７に示すステップＳ１２のレイアウト配線接続処理後の２つのセルの構成の上面図を示す。
【００５５】
図１０ＡのセルC2aおよびセルC2bに示すように、入出力端子配線L4は、セルの境界まで伸ばして配置され、入出力端子配線L4のパターンは長手方向の両端がそれぞれセルの枠に達している。
【００５６】
図１０Ａに示すように、セルC2aには、入出力端子配線L4の他に、ビアV4、ビアV41、配線L41およびレイアウト配線L42が回路情報およびセル情報にしたがって配置されている。入出力端子配線L4はビアV4を介して配線L41と接続され、ビアV41を介してレイアウト配線L42と接続されている。入出力端子配線L4にはピンP2が設定されている。
【００５７】
また、セルC2bには、入出力端子配線L4の他に、ビアV4、ビアV42、配線L41およびレイアウト配線L43が回路情報およびセル情報にしたがって配置されている。入出力端子配線L4はビアV4を介して配線L41と接続され、ビアV42を介してレイアウト配線L43と接続されている。レイアウト配線L42およびレイアウト配線L43はセル枠外の他の配線（不図示）と接続される。セル内の構成はセルC2aとセルC2bは同じであるが、２つのセルを比べると、それぞれの入出力端子配線L4に対するレイアウト配線L42,L43のそれぞれの接続位置が対応していない。
【００５８】
制御部１２は図１０Ａでビアを抽出した後（ステップＳ１３）、図１０Ａに示すように複数の同じセルのレイアウト配線の接続状態が異なっていると、次のような処理を行う。図１０Ｂに示すように、制御部１２は、セルC2aについて、ビアV4の枠情報とビアV41の枠情報とでビアの枠W41を抽出する。この抽出方法は、第１の実施形態で説明したように、ビアV4の枠とビアV41の枠の対向する側を広げて１つにするものである。同様にして、制御部１２は、セルC2bについて、ビアV4の枠情報とビアV42の枠情報とでビアの枠W42を抽出する。その際、制御部１２は、セルC2aおよびセルC2bのそれぞれの枠であるセル枠WC2a,WC2bをそれぞれ抽出する。枠W41および枠W42のそれぞれがリサイズパターンに相当する。
【００５９】
続いて、制御部１２は、セル枠WC2aに囲まれるビアの枠W41とセル枠WC2bに囲まれる枠W42とにOR処理を行って２つのリサイズパターンを合成し、その結果、図１０Ｃに示すように、最終的に枠W43の配線パターンをマスクパターンとして抽出する（ステップＳ１４）。その後、制御部１２は、第２の実施形態で説明したのと同様にして、ステップＳ１５およびステップＳ１６の処理を実行する。
【００６０】
本実施形態では、同じセルが複数配置され、レイアウト上で各セルへの入力の位置または各セルからの出力の位置が異なる場合、それぞれのビア位置を考慮して、配線パターンの長手方向で一番外側に位置するビアで、削除対象となる冗長部分を決定しているので、複数のセルで共通のパターンの入出力端子配線を内部配線として使用できる。
【００６１】
上述の実施形態では、冗長部分の削除対象となる配線パターンを入出力端子配線の場合で説明したが、他の配線であってもよい。他の配線であっても、上述の効果が得られる。
【図面の簡単な説明】
【００６２】
【図１】第１の実施形態の設計手法を実行するための情報処理装置の一構成例を示すブロック図である。
【図２】回路情報とセル情報を説明するための図である。
【図３】第１の実施形態の設計手法の手順を示すフローチャートである。
【図４】第１の実施形態の設計手法の対象となるセルの一構成例を示す図である。
【図５Ａ】図３に示すステップＳ３の入出力端子ビア抽出処理を説明するための図である。
【図５Ｂ】図３に示すステップＳ４の冗長配線削除処理を説明するための図である。
【図５Ｃ】図３に示すステップＳ４の冗長配線削除処理を説明するための図である。
【図５Ｄ】図３に示すステップＳ４の冗長配線削除処理を説明するための図である。
【図６】図３に示すステップＳ５の入出力端子層変換処理およびステップＳ６の入出力端子配置処理を説明するための図である。
【図７】第２の実施形態の設計手法の手順を示すフローチャートである。
【図８】第２の実施形態の設計手法の対象となるセルの一構成例を示す図である。
【図９】図７に示すステップＳ１３の入出力端子ビア抽出処理を説明するための図である。
【図１０Ａ】第３の実施形態の設計手法の対象となるセルの一構成例を示す図である。
【図１０Ｂ】第３の実施形態における冗長配線削除処理を説明するための図である。
【図１０Ｃ】第３の実施形態における冗長配線削除処理を説明するための図である。
【符号の説明】
【００６３】
１０    情報処理装置
１１    記憶部
１２    制御部
Ｌ１    入出力端子専用層
Ｌ２、Ｌ３、Ｌ４    入出力端子配線
Ｐ１、Ｐ２    ピン
【図１】
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【図２】
2010097250.tif 000004
【図３】
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【図４】
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【図５Ａ】
2010097250.tif 000007
【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図５Ｃ】
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【図５Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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