(57)【要約】【課題】ＷＳｉ膜上にＳｉＯ2膜を形成し、ＳｉＯ2膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ2膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、パターニング後、無機絶縁膜１００としてＳｉＯ2膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力をパターン側面を含めて開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。【選択図】図７
2010206130.tif 000002
【特許請求の範囲】
【請求項１】
基板上にＷ（タングステン）含有膜前駆体を形成する工程と、
前記Ｗ含有膜前駆体をパターニングする工程と、
パターニングした後、前記Ｗ含有膜前駆体上に、絶縁膜を形成する工程と、
前記絶縁膜を形成した後に熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、
前記絶縁膜を除去する工程と、
を備えたことを特徴とするＷ含有膜の製造方法。
【請求項２】
基板上にＷ（タングステン）含有膜前駆体を形成する工程と、
前記Ｗ含有膜前駆体をパターニングする工程と、
パターニングした後、不活性雰囲気、還元性雰囲気または減圧雰囲気中で熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、
を備えたことを特徴とするＷ含有膜の製造方法。
【請求項３】
請求項１または２に記載のＷ含有膜の製造方法であって、前記パターニングにより得られたパターンは、少なくとも一部の幅が１０μｍ以下であることを特徴とするＷ含有膜の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載のＷ含有膜の製造方法であって、前記Ｗ含有膜前駆体は、ＷＳｉ膜、ＷＳｉ層を含む多層膜またはＷ膜とＳｉ膜とが積層された多層膜からなることを特徴とするＷ含有膜の製造方法。
【請求項５】
請求項１〜４のいずれか一項に記載のＷ含有膜の製造方法であって、前記熱処理は６５０℃以上８００℃以下の温度を用いることを特徴とするＷ含有膜の製造方法。
【請求項６】
請求項１、３〜５のいずれか一項に記載のＷ含有膜の製造方法であって、前記絶縁膜材はＳｉＯ2、ＳｉＮまたはＳｉＯＮであることを特徴とするＷ含有膜の製造方法。
【請求項７】
基板上にＷ（タングステン）含有膜前駆体を形成する工程と、
前記Ｗ含有膜前駆体をパターニングする工程と、
パターニングした後、前記Ｗ含有膜前駆体上に、絶縁膜を形成する工程と、
前記絶縁膜を形成した後に熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、
前記絶縁膜を除去する工程と、
を備えたことを特徴とする電気光学装置の製造方法。
【請求項８】
請求項７に記載の電気光学装置の製造方法であって、
前記基板上にトランジスターの半導体層を形成する工程を備え、
前記絶縁膜を除去する工程は、前記半導体層を形成する工程以前に行われることを特徴とする電気光学装置の製造方法。
【請求項９】
基板上にＷ（タングステン）含有膜前駆体を形成する工程と、
前記Ｗ含有膜前駆体をパターニングする工程と、
しかる後、不活性雰囲気、還元性雰囲気または減圧雰囲気中で熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、
を備えたことを特徴とする電気光学装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一項に記載の電気光学装置の製造方法であって、前記パターニングにより得られたパターンは、少なくとも一部の幅が１０μｍ以下であることを特徴とする電気光学装置の製造方法。
【請求項１１】
請求項７〜１０のいずれか一項に記載の電気光学装置の製造方法であって、前記Ｗ含有膜前駆体は、ＷＳｉ膜、ＷＳｉ層を含む多層膜またはＷ層とＳｉ層とが積層された多層膜、であることを特徴とする電気光学装置の製造方法。
【請求項１２】
請求項７〜１１のいずれか一項に記載の電気光学装置の製造方法であって、前記熱処理は６５０℃以上８００℃以下の温度を用いることを特徴とする電気光学装置の製造方法。
【請求項１３】
請求項７，８、１０〜１２のいずれか一項に記載の電気光学装置の製造方法であって、前記絶縁膜はＳｉＯ2、ＳｉＮまたはＳｉＯＮであることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｗ含有膜の製造方法および電気光学装置の製造方法に関する。
【背景技術】
【０００２】
Ｗ（タングステン）含有膜としてのＷＳｉ（タングステンシリサイド）膜は、２０００℃以上の融点を有する高耐熱膜であり、１０００℃程度の高温熱処理を必要とする高温ポリシリコン膜を用いたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成する場合に好適な導体膜や、遮光膜として用いられている。また、Ｓｉ（シリコン）単体の融点は１４００℃程度である。また、Ｗ単体の融点は３４００℃程度であり、ＷとＳｉとが接する構造を有する多層膜も高温ＴＦＴを用いる際に好適な導体膜や、遮光膜として用いられてきている。ＷとＳｉとが接している場合、熱処理を行うと、ＷとＳｉとの界面にＷＳｉ膜が形成される。
【０００３】
ＷＳｉ膜は導電性の膜であるため、高温ＴＦＴ等の導体・半導体層と重ねて形成するためには、絶縁性の膜を用いて電気的に分離する必要がある。電気的に分離する絶縁膜としては、たとえば５５０℃程度の温度で、シラン系のガスと笑気を用いて、減圧（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ：ＬＰ）ＣＶＤ法により形成されるＳｉＯ2（酸化シリコン）膜が用いられる。このＳｉＯ2膜は、製造が容易であり、かつシリコンプロセスに古くから用いられており、汚染等の問題を起こさずに用いることができる。また、耐熱性も高く軟化点も１５００℃以上であることから、シリコンプロセスにおいて好適に用いられている。
【０００４】
ここで、ＷＳｉ膜上にこのようなＳｉＯ2膜を形成し、ＳｉＯ2膜を緻密化するため成膜温度より高い温度で熱処理を行った場合、ＳｉＯ2膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるためには、特許文献１に示すように、熱処理時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けることで対応する製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記したように熱処理時の温度変化速度を抑えることで若干クラック発生率は減るが、根本的な対策にはならず、クラック発生率は依然として高いままであった。また、ＷＳｉ膜を用いた場合に限らず、ＷＳｉ層を含む多層膜、またはＷ層とＳｉ層とが接する構造を有する多層膜でも同様な問題が発生することが認められている。そのため、クラックの発生率を低減しうるＷ含有膜の製造方法および電気光学装置の製造方法が求められてきている。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。ここで、「上」とは、基板からＷ含有膜方向に向かう、基板の法線方向を指すものと定義し、直接接していない場合にも適用されるものとする。また、「多層膜」とは、異なる物質からなる膜が、２層以上重なっているものと定義する。「多層膜」は、たとえばＷ膜１層と、Ｓｉ膜１層とを重ねた場合を含んでいる。
【０００８】
［適用例１］本適用例にかかるＷ含有膜の製造方法は、基板上にＷ（タングステン）含有膜前駆体を形成する工程と、前記Ｗ含有膜前駆体をパターニングする工程と、パターニングした後、前記Ｗ含有膜前駆体上に、絶縁膜を形成する工程と、前記絶縁膜を形成した後に熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、前記絶縁膜を除去する工程と、を備えたことを特徴とする。
【０００９】
これによれば、熱処理によるＷ含有膜前駆体の改質を、Ｗの酸化を抑えて行うことができる。無機絶縁膜でＷ含有膜前駆体を覆うため、大気は無機絶縁膜を通さなければＷ含有膜前駆体に侵入できない。そのため、大気雰囲気の侵入を防げない加熱装置を用いてもＷ含有膜前駆体の酸化を抑えて熱処理を行うことが可能となる。また、熱処理を行いＷ含有膜前駆体がＷ含有膜に改質された後、改質に伴う応力を受けた無機絶縁膜を除去することで、応力起因の損傷を回避してＷ含有膜を用いることが可能となる。また、パターニングしてから熱処理を行うことから、Ｗ含有膜の側面における応力を開放することが可能となる。
【００１０】
［適用例２］本適用例にかかるＷ含有膜の製造方法は、基板上にＷ（タングステン）含有膜前駆体を形成する工程と、前記Ｗ含有膜前駆体をパターニングする工程と、パターニングした後、不活性雰囲気、還元性雰囲気または減圧雰囲気中で熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、を備えたことを特徴とする。
【００１１】
これによれば、Ｗ含有膜前駆体から酸化種雰囲気を避けて熱処理を行うことが可能となる。従って熱処理に際して酸素の侵入を抑えるための保護膜を必要としないため、短い工程で熱処理を行うことが可能となる。また、パターニングしてから熱処理を行うことから、Ｗ含有膜の側面における応力を開放することが可能となる。
【００１２】
［適用例３］上記した適用例にかかるＷ含有膜の製造方法であって、前記パターニングにより得られたパターンは、少なくとも一部の幅が１０μｍ以下であることを特徴とする。
【００１３】
上記した適用例によれば、Ｗ含有膜の側面からも応力を開放することが可能となる。パターンの幅が１０μｍ以下の領域での応力が緩和されるため、細いパターンを形成しても破断等の不良発生を抑えることが可能となる。なお、パターン幅の下限値は、主にフォトリソグラフ加工の限界により制限される。
【００１４】
［適用例４］上記した適用例にかかるＷ含有膜の製造方法であって、前記Ｗ含有膜前駆体は、ＷＳｉ膜、ＷＳｉ層を含む多層膜またはＷ膜とＳｉ膜とが積層された多層膜からなることを特徴とする。
【００１５】
上記した適用例によれば、ＷＳｉ膜や、熱処理により発生するＷ層とＳｉ層との間のＷＳｉ膜は、熱による結晶化に伴う体積変動が大きく、歪やクラックを生み出す応力が大きい傾向がある。そのため、一旦、改質して応力を開放することで、その後工程での歪の発生を抑えることができる。
【００１６】
［適用例５］上記した適用例にかかるＷ含有膜の製造方法であって、前記熱処理は６５０℃以上８００℃以下の温度を用いることを特徴とする。
【００１７】
上記した適用例によれば、６５０℃以上の温度を用いることで、明確に結晶化が進むため、応力を十分開放することが可能となる。また、８００℃以下の温度を用いることで、熱膨張に伴う別の応力による損傷の発生を抑えることが可能となる。
【００１８】
［適用例６］上記した適用例にかかるＷ含有膜の製造方法であって、前記絶縁膜材はＳｉＯ2、ＳｉＮまたはＳｉＯＮであることを特徴とする。
【００１９】
上記した適用例によれば、ＳｉＯ2、ＳｉＮまたはＳｉＯＮは、シリコンプロセスで実績のある物質である。そのため、予期せぬ汚染等が発生する危険を回避することができる。また、ＳｉＯ2、ＳｉＮまたはＳｉＯＮは、酸素ブロック性が１０００℃程度の高温でも高いため、Ｗ含有膜への酸素の侵入を効果的に抑制することが可能となる。
【００２０】
［適用例７］本適用例にかかる電気光学装置の製造方法は、基板上にＷ（タングステン）含有膜前駆体を形成する工程と、前記Ｗ含有膜前駆体をパターニングする工程と、パターニングした後、前記Ｗ含有膜前駆体上に、絶縁膜を形成する工程と、前記絶縁膜を形成した後に熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、前記絶縁膜を除去する工程と、を備えたことを特徴とする。
【００２１】
これによれば、熱処理によるＷ含有膜前駆体の改質を、Ｗの酸化を抑えて行うことができる。無機絶縁膜でＷ含有膜前駆体を覆うため、大気は無機絶縁膜を通さなければＷ含有膜前駆体に侵入できない。そのため、大気雰囲気の侵入を防げない加熱装置を用いてもＷ含有膜前駆体の酸化を抑えて熱処理を行うことが可能となる。また、熱処理を行いＷ含有膜前駆体がＷ含有膜に改質された後、改質に伴う応力を受けた無機絶縁膜を除去することで、応力起因の損傷を回避してＷ含有膜を用いることが可能となり、応力による特性変動の少ない電気光学装置の製造方法を提供することが可能となる。また、パターニングしてから熱処理を行うことから、Ｗ含有膜の側面における応力を開放することが可能となる。
【００２２】
［適用例８］上記した適用例にかかる電気光学装置の製造方法であって、前記基板上にトランジスターの半導体層を形成する工程を備え、前記絶縁膜を除去する工程は、前記半導体層を形成する工程以前に行われることを特徴とする。
【００２３】
上記した適用例によれば、改質に伴う応力を受けた無機絶縁膜を、他の膜の下に残すことなく除去できる。そのため、良質の膜を用いることができ、歩留まりの高い電気光学装置の製造方法を提供することが可能となる。
【００２４】
［適用例９］本適用例にかかる電気光学装置の製造方法は、基板上にＷ（タングステン）含有膜前駆体を形成する工程と、前記Ｗ含有膜前駆体をパターニングする工程と、しかる後、不活性雰囲気、還元性雰囲気または減圧雰囲気中で熱処理を行い、前記Ｗ含有膜前駆体をＷ含有膜に改質する工程と、を備えたことを特徴とする。
【００２５】
これによれば、Ｗ含有膜前駆体から酸化種雰囲気を避けて熱処理を行うことが可能となる。従って熱処理に際して酸素の侵入を抑えるための保護膜等を必要としないため、短い工程で熱処理を行うことが可能となり、ＴＡＴを短くできる電気光学装置の製造方法を提供することが可能となる。また、パターニングしてから熱処理を行うことから、Ｗ含有膜の側面における応力を開放することが可能となる。
【００２６】
［適用例１０］上記した適用例にかかる電気光学装置の製造方法であって、前記パターニングにより得られたパターンは、少なくとも一部の幅が１０μｍ以下であることを特徴とする。
【００２７】
上記した適用例によれば、Ｗ含有膜の側面からも応力を開放することが可能となる。パターンの幅が１０μｍ以下の領域での応力が緩和されるため、細いパターンを形成しても破断等の不良発生を抑えることが可能となる。なお、パターン幅の下限値は、主にフォトリソグラフ加工の限界により制限される。
【００２８】
［適用例１１］上記した適用例にかかる電気光学装置の製造方法であって、前記Ｗ含有膜前駆体は、ＷＳｉ膜、ＷＳｉ層を含む多層膜またはＷ層とＳｉ層とが積層された多層膜、であることを特徴とする。
【００２９】
上記した適用例によれば、ＷＳｉ膜や、熱処理により発生するＷ層とＳｉ層との間のＷＳｉ膜は、熱による結晶化に伴う体積変動が大きく、歪やクラックを生み出す応力が大きい傾向がある。そのため、一旦、改質して応力を開放することで、その後工程での歪の発生を抑えることができるため、応力起因の不良を抑制し得る電気光学装置の製造方法を提供することが可能となる。
【００３０】
［適用例１２］上記した適用例にかかる電気光学装置の製造方法であって、前記熱処理は６５０℃以上８００℃以下の温度を用いることを特徴とする。
【００３１】
上記した適用例によれば、６５０℃以上の温度を用いることで、明確に結晶化が進むため、応力を十分開放することが可能となる。また、８００℃以下の温度を用いることで、熱膨張に伴う別の応力による損傷の発生を抑えることが可能となる。そのため、信頼性に優れた電気光学装置の製造方法を提供することが可能となる。
【００３２】
［適用例１３］上記した適用例にかかる電気光学装置の製造方法であって、前記絶縁膜はＳｉＯ2、ＳｉＮまたはＳｉＯＮであることを特徴とする。
【００３３】
上記した適用例によれば、ＳｉＯ2、ＳｉＮまたはＳｉＯＮは、シリコンプロセスで実績のある物質である。そのため、予期せぬ汚染等が発生する危険を回避することができる。また、ＳｉＯ2、ＳｉＮまたはＳｉＯＮは、酸素ブロック性が１０００℃程度の高温でも高いため、Ｗ含有膜への酸素の侵入を効果的に抑制することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】ＴＦＴアレイ基板を、その上に形成された各構成要素と共に対向基板の側から見た液晶装置の平面図。
【図２】図１のＡ−Ａ’線断面図。
【図３】図１のＢ−Ｂ’線断面図。
【図４】マトリクス状に形成された複数の画素における各種素子、配線等の接続状況を説明するための等価回路図。
【図５】ＴＦＴアレイ基板を、その上に形成された各構成要素と共に対向基板の側から見た液晶装置の平面図。
【図６】図５のＣ−Ｃ’線断面図。
【図７】（ａ）〜（ｃ）は、図１のＤ−Ｄ’線での、液晶装置を製造する工程を示す工程断面図。
【図８】（ａ）〜（ｃ）は、本実施形態にかかるラマン分析を行った際のデータ。
【図９】（ａ）、（ｂ）は本実施形態にかかるラマン分析を行った際のデータ。
【発明を実施するための形態】
【００３５】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。
【００３６】
（第１の実施形態：電気光学装置の構成）
以下、本実施形態にかかる電気光学装置としての液晶パネルの全体構成について、図１、図２、図３および図４を参照して説明する。ここに図１は、ＴＦＴアレイ基板を、その上に形成された各構成要素と共に対向基板の側から見た液晶装置の平面図である。そして図２は、図１のＡ−Ａ’線断面図である。そして図３は、図１のＢ−Ｂ’線断面図である。そして図４は、マトリクス状に形成された複数の画素における各種素子、配線等の接続状況を説明するための等価回路図である。ここで、図１では視認性の向上のために記載を省略しているが、図５に示すように平面視において溝８１０が配置されている。
【００３７】
本実施形態にかかる液晶装置１５０では、基板としてのＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。なお、図３以外の図面においては、ＴＦＴアレイ基板１０上に形成された構造体についての説明を行う際に、平面視認性を向上させるため、対向基板２０と液晶層５０の図示を省いている。種々の構成要素を形成したＴＦＴアレイ基板１０と、対向基板２０との間には図３に示すように液晶層５０が封入されている。
【００３８】
図２において、ＴＦＴアレイ基板１０上に位置する画素電極９ａ上に、配向膜が形成されている。なお、画素電極９ａは、透明な導電膜が用いられ、通常ＩＴＯ（インジウム・錫・酸化物）が用いられている。ＴＦＴアレイ基板１０は例えば石英基板、バイコール（登録商標）等の高耐熱ガラス基板、サファイアガラス基板等の透明基板を用いることが好適である。
【００３９】
ここで、まず、本実施形態に係る液晶装置１５０の画素部の電気的な接続構成について、図４を参照して説明する。ここに図４は、本実施形態に係る液晶装置１５０の画像表示領域を構成する、マトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。
【００４０】
図４において、マトリクス状に形成された複数の画素の各々には、トランジスターの一例であるＴＦＴ３０が形成されている。ＴＦＴ３０は、画素電極９ａに電気的に接続されており、液晶装置１５０の動作時に画素電極９ａをスイッチング制御する。画像信号が供給されるデータ線６ａは、ＴＦＴ３０のソース（高濃度ソース領域１ｄ：図２参照）に電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…，Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００４１】
ＴＦＴ３０のゲート電極３１ａ、ゲート電極３１ｂ（図２参照）を兼ねる走査線１１は図示せぬ周辺回路と電気的に接続されており、液晶装置１５０は、所定のタイミングで、走査線１１にパルス的に走査信号Ｇ１、Ｇ２、…，Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…，Ｓｎが所定のタイミングで書き込まれる。画素電極９ａを介して電気光学物質の一例としての液晶（図３参照）に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…，Ｓｎは、対向基板２０（図３参照）に形成された対向電極との間で一定期間保持される。
【００４２】
蓄積容量７０は、画像信号の供給に応じて各画素電極９ａの電位を一時的に保持する保持容量として機能する容量素子である。蓄積容量７０によれば、画素電極９ａにおける電位保持特性が向上し、コントラスト向上やフリッカの低減といった表示特性の向上が可能となる。走査線１１、データ線６ａ、蓄積容量７０、中継層９３（図３参照）およびＴＦＴ３０は、ＴＦＴアレイ基板１０上で平面的に見て、画素電極９ａに対応する各画素の開口領域（即ち、各画素において、表示に実際に寄与する光が透過または反射される領域）を囲む非開口領域内に配置されている。即ち、これらの走査線１１、蓄積容量７０、データ線６ａ、およびＴＦＴ３０は、表示の妨げとならないように、各画素の開口領域ではなく、非開口領域内に配置されている。
【００４３】
図１および図２に示すように高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅは、チャネル領域１ａ’を基準として、チャネル電流が流れる方向（図１におけるＹ方向）に沿ってほぼ鏡像対称に形成されている。低濃度ソース領域１ｂは、チャネル領域１ａ’および高濃度ソース領域１ｄ間に形成されている。低濃度ドレイン領域１ｃは、チャネル領域１ａ’および高濃度ドレイン領域１ｅ間に形成されている。
【００４４】
低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅは、例えばイオンインプランテーション法等の不純物打ち込みによって半導体層１ａに不純物を打ち込んでなる不純物領域である。低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃはそれぞれ、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅよりも不純物の少ない低濃度な不純物領域として形成される。このような不純物領域によれば、ＴＦＴ３０の非動作時において、ソース領域およびドレイン領域に流れるオフ電流を低減し、且つＴＦＴ３０の動作時に流れるオン電流の低下を抑制できる。尚、ＴＦＴ３０は、ＬＤＤ構造を有することが好ましいが、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極３ａをマスクとして不純物を高濃度に打ち込んで高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成する自己整合型であってもよい。
【００４５】
図１に示すように、ＴＦＴ３０のゲート電極３１ａは、走査線１１ａの一部として形成されており、例えば導電性ポリシリコンから形成されている。走査線１１ａは、ＴＦＴアレイ基板１０における平面視にて、ＴＦＴ３０のチャネル電流が流れる方向と交差する方向（図１におけるＸ方向）に沿って延びる本線部分と共に、ＴＦＴ３０のチャネル領域１ａ’のうち該本線部分が重ならない領域と重なるようにＸ方向と交差するＹ方向に沿って該本線部から両側に延在する部分を有している。このような走査線１１ａのうちチャネル領域１ａ’と重なる部分がゲート電極３１ａとして機能する。そして、ゲート電極３１ａと半導体層１ａとの間は、ゲート絶縁膜２によって絶縁されている。
【００４６】
図２に示すように、ＴＦＴ３０のゲート電極３１ｂは、走査線１１ｂの一部として形成されている。ＴＦＴ３０は、ゲート電極３１ａとゲート電極３１ｂに挟まれたダブルゲート構造を有している。よって、半導体層１ａはチャネル領域１ａ’における上面側および下面側の両方にチャネルを形成することができる。従って、半導体層１ａよりも上層側または下層側の一方だけにゲート電極が形成される場合と比較して、ＴＦＴ３０のオン電流を大きくすることができる。
【００４７】
走査線１１ｂは、半導体層１ａに対して下地絶縁膜１２を介して下層側に配置され、Ｗ含有膜としてのＷＳｉ膜または、ＷＳｉ膜を含む多層膜が用いられている。また、シリコン膜上にＷＳｉ膜を重ねた構造を用いても良い。なお、Ｗ膜とＳｉ膜とが積層される多層膜を成膜した場合でも、熱処理等を行った場合、Ｗ膜とＳｉ膜との間に、ＷＳｉ膜が形成される。走査線１１ｂの膜厚は、１００ｎｍ以上あることが好ましい。１００ｎｍ以上あることで、遮光性を確保し、かつ走査線１１ｂとしての導電性を確保することができる。また、走査線１１ｂの膜厚は５００ｎｍ以下であることが好ましい。５００ｎｍ以下に抑えることで、走査線１１ｂを構成しているＷＳｉ層または、ＷＳｉ層を含む多層膜が自己応力によって亀裂を形成し、不良となる現象を抑制することが可能となる。なお、１００ｎｍ以上５００ｎｍ以下の膜厚範囲に抑えることは必須ではなく、若干の遮光性の低下や、電気的抵抗値の上昇が容認できる場合には、この膜厚範囲を逸脱しても良い。
【００４８】
また、図１に示すように、走査線１１ｂは、平面的にみて、Ｘ方向に沿うように、ストライプ状にパターニングされた本線部１１ｂｘと、該本線部１１ｂｘからＹ方向に沿って延在する延在部１１ｂｙとを有している。このような走査線１１ｂのうちチャネル領域１ａ’と重なる部分が図２に示すゲート電極３１ｂとして機能する。走査線１１ｂは、ＴＦＴ３０のチャネル領域１ａ’、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅに対向する領域を含むように形成されている。よって、走査線１１ｂによって、ＴＦＴアレイ基板１０における裏面反射や、複板式のプロジェクター等で他の液晶装置から発せられ合成光学系を突き抜けてくる光などの、戻り光に対してＴＦＴ３０のチャネル領域１ａ’含む領域を殆ど或いは完全に遮光できる。即ち、走査線１１ｂは、走査信号を供給する配線として機能すると共に戻り光に対するＴＦＴ３０の遮光膜としても機能している。よって、液晶装置の動作時に、ＴＦＴ３０における光リーク電流は低減され、コントラスト比を向上させることができ、高品位の画像表示が可能となる。
【００４９】
図５に示すように、下地絶縁膜１２（図３参照）には、平面的にみて半導体層１ａの両脇に溝８１０が掘られている。この溝８１０を記載すると、平面図として視認性が低下することから、図１では記載を省略している。図６は、図５のＣ−Ｃ’線断面図である。溝８１０は走査線１１ａの形成と同時に埋められ、図６に示すように側壁部３３が形成される。この側壁部３３によりＴＦＴ３０の半導体層１ａは、平面的に見て側方から覆われるようになっており、ＴＦＴ３０に対して側方からの光の入射が抑制されている。
【００５０】
下地絶縁膜１２は、走査線１１ｂからＴＦＴ３０を層間絶縁する機能の他、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性の劣化を防止する機能を有する。
【００５１】
図１および図２において、ＴＦＴアレイ基板１０上のＴＦＴ３０の上層には、蓄積容量７０が設けられている。蓄積容量７０は、下部容量電極７１および上部容量電極３００ａが誘電体膜７５を介して対向配置されることにより形成されている。
【００５２】
上部容量電極３００ａは、容量線３００の一部として形成されている。上部容量電極３００ａは、容量線３００を介して定電位源と電気的に接続され、固定電位に維持されている。上部容量電極３００ａは、例えばＡｌ（アルミニウム）、Ａｇ（銀）等の金属または合金を含んだ非透明な金属膜から形成されており、ＴＦＴ３０を遮光する上側遮光膜としても機能する。なお、上部容量電極３００ａは、たとえば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ（パラジウム）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等から構成されていてもよい。
【００５３】
図１から図３において、下部容量電極７１は、ＴＦＴ３０の高濃度ドレイン領域１ｅおよび画素電極９ａに電気的に接続されている。より具体的には、下部容量電極７１は、コンタクトホール８３（図１および図２参照）を介して高濃度ドレイン領域１ｅと電気的に接続されると共に、コンタクトホール８４（図１および図３参照）を介して中継層９３に電気的に接続されている。更に、中継層９３は、コンタクトホール８５（図１および図３参照）を介して画素電極９ａに電気的に接続されている。即ち、下部容量電極７１は、中継層９３と共に高濃度ドレイン領域１ｅおよび画素電極９ａ間の電気的な接続を中継する。
【００５４】
下部容量電極７１は、遮光膜としても機能している。下部容量電極７１には、Ｗ含有膜としてのＷＳｉ膜または、ＷＳｉ膜を含む多層膜が用いられている。また、シリコン膜上にＷＳｉ膜を重ねた構造を用いても良い。なお、Ｗ層とＳｉ層とが積層される多層膜を成膜した場合でも、熱処理等を行った場合、Ｗ層とＳｉ層との間に、ＷＳｉ層が形成される。ポリシリコン等を用いて下部容量電極７１を構成する場合に比べて、液晶装置の駆動時に、当該液晶装置全体で消費される消費電力を低減でき、且つ各画素部における素子の高速動作が可能になる。
【００５５】
ここで、下部容量電極７１の膜厚は、１００ｎｍ以上あることが好ましい。１００ｎｍ以上あることで、遮光性を確保し、かつ下部容量電極７１としての導電性を確保することができる。また、下部容量電極７１の膜厚は５００ｎｍ以下であることが好ましい。５００ｎｍ以下に抑えることで、下部容量電極７１を構成しているＷＳｉ層または、ＷＳｉ層を含む多層膜が自己応力によって亀裂を形成し、不良となる現象を抑制することが可能となる。なお、１００ｎｍ以上５００ｎｍ以下の膜厚範囲に抑えることは必須ではなく、若干の遮光性の低下や、電気的抵抗値の上昇が容認できる場合には、この膜厚範囲を逸脱しても良い。
【００５６】
誘電体膜７５は、例えばＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜等の酸化シリコン膜、或いは窒化シリコン膜等から構成された単層構造、或いは多層構造を有している。ＬＴＯ膜を用いる場合には、成膜温度よりも高い温度で熱処理を行い、改質することが誘電体膜７５を介してのリーク電流低減に対して好ましい。
【００５７】
データ線６ａは、図２に示すように、半導体層１ａの高濃度ソース領域１ｄに、第１層間絶縁膜４１および第２層間絶縁膜４２並びにゲート絶縁膜２を貫通するコンタクトホール８１を介して電気的に接続されている。データ線６ａおよびコンタクトホール８１内部は、例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等のＡｌ（アルミニウム）含有材料、またはＡｌ単体、若しくはＡｌ層とＴｉＮ層等との多層膜からなる。データ線６ａは、ＴＦＴ３０を遮光する機能も有している。
【００５８】
図３に示す中継層９３は、第２層間絶縁膜４２上においてデータ線６ａ（図２参照）と同層に形成されている。データ線６ａおよび中継層９３は、例えば金属膜等の導電材料で構成される薄膜を第２層間絶縁膜４２上に薄膜形成法を用いて形成しておき、当該薄膜を部分的に除去、即ちパターニングすることによって相互に離間させた状態で形成される。従って、データ線６ａおよび中継層９３を同一工程で形成できるため、装置の製造プロセスを簡便にできる。
【００５９】
図３において、画素電極９ａは、第３層間絶縁膜４３を介して、データ線６ａの上層側に形成されている。画素電極９ａは、図２および図３に示すように、下部容量電極７１、コンタクトホール８３、コンタクトホール８４およびコンタクトホール８５、並びに中継層９３を介して半導体層１ａの高濃度ドレイン領域１ｅに電気的に接続されている。コンタクトホール８５は、第３層間絶縁膜４３を貫通するように形成された孔部の内壁にＩＴＯ等の画素電極９ａを構成する導電材料が成膜されることによって形成されている。
【００６０】
蓄積容量７０を構成する上部容量電極３００ａの電位は、低濃度ドレイン領域１ｃ側（ドレイン側）で主に制御されている。そのため、図１に示すように、この領域への光入射量を下げることで、開口率の無駄な低下を招くことなく寄生バイポーラ効果によるＴＦＴ３０における光リーク電流の増加を抑えることが可能となる。
【００６１】
（第２の実施形態：電気光学装置の製造方法）
次に、本実施形態にかかる膜形成装置を用いて電気光学装置である液晶装置を製造する方法について図面を参照して説明する。図７（ａ）〜（ｃ）は、図１に示したＤ−Ｄ’線における液晶装置を製造する工程を示す工程断面図である。
【００６２】
まず、工程１として、厚さが約１．２ｍｍの基板としての石英基板（ＴＦＴアレイ基板）１０を用意する。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００℃〜１３００℃での高温で熱処理し、後に実施される高温プロセスでＴＦＴアレイ基板１０に生じる歪が少なくなるように前処理しておく。ここで、石英基板に代えて、バイコール（登録商標）等の高耐熱ガラス基板、サファイアガラス基板等の透明基板を用いることも好適である。また、反射型液晶装置を製造する場合には、Ｓｉ（シリコン）基板を用いることも好適である。
【００６３】
次に、工程２として、このように処理されたＴＦＴアレイ基板１０の全面に、Ｗ含有膜前駆体としてのＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより、１００ｎｍ〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。ここで、走査線前駆体１１ｃとしてＷＳｉ膜に代えて、Ｓｉ膜上にＷＳｉ膜を重ねた構造や、Ｗ膜とＳｉ膜の多層構造（一対の場合を含む）を用いることも好適である。ここで、ＷＳｉ膜はアモルファス構造を備えている。なお、走査線前駆体１１ｃを改質してなる走査線１１ｂは、ＴＦＴ３０の遮光層を兼ねる。改質前の走査線前駆体１１ｃの厚さとして１００ｎｍ以上にすることで、遮光性を持たせることが可能となる。また、５００ｎｍ以下に抑えることで、後述する熱処理に伴う、自己応力による破壊を防止することが可能となる。なお、電気抵抗の若干の上昇や、遮光性の若干の低下が許せる場合には、１００ｎｍ未満の膜厚に設定することも可能である。また、Ｗ膜とＳｉ膜の多層構造（一対の場合を含む）を用いる場合等、合金化により副次的に発生するＷＳｉ膜が薄い場合には、５００ｎｍを超える膜厚を用いても自己応力による破壊から免れることが可能となる。また、Ｓｉ膜上にＷＳｉ膜を重ねた構造を用いる場合、ＷＳｉ膜が発生する応力が主となるので、ＷＳｉ膜単体の厚さを５００ｎｍ以下の値にすることも好ましい。
【００６４】
次に、工程３として、走査線前駆体１１ｃをパターニングする。パターニングにより得られるパターン幅は、２μｍ〜５μｍ程度の幅を有している。このように幅の狭いパターンを用いる場合、後述する熱処理により、パターン側面からも応力を開放することが可能となり、クラック等の発生を抑え、不良率を低減することが可能となる。ここで、パターン幅が１０μｍ程度以下であれば、パターン側面からの応力開放がより有効となる。なお、パターン幅が１０μｍを超える場合においても、側面からの応力開放の効果は存在するが、この場合、パターン上部の平面からの応力開放の効果の方が支配的になる。
【００６５】
次に、工程４として、６００℃未満の温度で無機絶縁膜１００としてＳｉＯ2膜を形成する。ＣＶＤ法を用いる場合、シリコンソースとしてＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガスや、シラン系ガス、ジクロロシランなどを用いることができる。また、酸素ソースとしては、酸素、オゾン、笑気を用いることができる。成膜方法としては、熱反応法や、プラズマ反応法、減圧下成膜法等を用いることが好適である。また、スパッタ法や蒸着法を用いても良い。ここで、ＳｉＯ2膜に代えて、ＳｉＮ（窒化珪素）膜、ＳｉＯＮ（窒化酸化珪素）膜を用いることも好適である。また、ＳｉＯ2膜と、ＳｉＮ膜、ＳｉＯＮ膜の２種類以上を用いた多層膜を用いても良い。ＳｉＮ膜、ＳｉＯＮ膜をＣＶＤ法で形成する場合には、たとえばアンモニアを窒素ソースとして用いることができる。また、ＳｉＮ膜やＳｉＯＮ膜を、スパッタ法等を用いて成膜することも可能である。膜厚としては、１００ｎｍ以上１μｍ以下であることが望ましい。１００ｎｍ以上であれば、走査線前駆体１１ｃの酸化を防止することが可能となる。また、１μｍ以下に設定することで、後述する熱処理工程後、容易に剥がすことが可能となる。特にＳｉＮ膜、ＳｉＯＮ膜を用いた場合には、酸素ブロック性が向上するため、１００ｎｍ未満の膜でも良い場合もある。また、無機絶縁膜の形成に伴う温度を６００℃以上として、ＴＦＴアレイ基板１０上への無機絶縁膜１００の形成と、後述する熱処理の少なくとも一部を兼ねさせることも好適である。ここまでの工程を終えた断面図を図７（ａ）に示す。
【００６６】
次に、工程５として、熱処理を行う。熱処理は通常の縦型炉を用いる。熱処理温度は、６００℃以上１２００℃以下の温度範囲を用いることができる。６００℃以上とすることで、アモルファス状態のＷＳｉ膜が結晶化を始めることから、応力の一部が開放される。１２００℃以下とすることで、ＴＦＴアレイ基板１０の軟化変形を抑えることが可能となる。より好ましくは、６５０℃以上８００℃以下の温度を用いることが好適である。６５０℃以上とすることで、ＷＳｉ膜はアモルファス状態から多結晶状態へ遷移するため、応力をほぼ完全に除去することが可能となる。また、８００℃以下とすることで、ＴＦＴアレイ基板１０の反り発生等の副損傷の発生を抑えることが可能となる。
【００６７】
ここで、熱処理時間としては、５分以上１時間以下の時間を用いることが好適である。熱処理時間を５分以上とすることで、ＴＦＴアレイ基板１０は縦型炉内で当該温度まで確実に上昇する。そのため、結晶化を確実に行うことが可能となる。ここで、ランプ熱処理装置等、急激に昇温させることができる加熱装置を用いる場合には、５分未満の時間でも結晶化できる場合もある。また、熱処理時間を１時間以下にすることで、ＴＡＴを短くすることが可能となる。なお、ＴＡＴがあまり重視されない場合には、１時間を超える熱処理時間を用いても良い。また、通常の縦型炉ではなく、大気と気密密閉可能で、不活性雰囲気、還元性雰囲気または減圧雰囲気に調整され、酸化種からＴＦＴアレイ基板１０を遮断できる熱処理装置を用いる場合には、無機絶縁膜１００の形成工程を省略することが可能となる。なお、Ｗ膜とＳｉ膜の多層構造を備える場合には、この熱処理でＷ膜とＳｉ膜の界面に生じるＷＳｉ膜が結晶化することで応力が緩和されることとなる。また、一旦、結晶化したＷＳｉ膜は、熱処理温度より高い温度が掛かっても変質しない性質があり、たとえば６５０℃で結晶化した後、１０００℃程度の熱処理を行っても、応力は殆ど発生しない。加えて、パターン幅を２μｍ〜５μｍ程度の幅にとっていることから、熱処理により発生する応力を、パターン側面からも開放することが可能となる。ここまでの工程を終えた断面図を図７（ｂ）に示す。なお、パターン側面からの応力開放は、１０μｍ以下程度の幅を持つパターンで顕著な効果を有する。
【００６８】
次に、工程６として、無機絶縁膜１００を除去する。無機絶縁膜１００の除去はドライエッチやウェットエッチにより無機絶縁膜１００を全面除去する。無機絶縁膜１００は走査線前駆体１１ｃの改質に伴い、クラック等が入っている場合があり、無機絶縁膜１００を別の目的に転用することは好ましくない。また、走査線前駆体１１ｃの改質に伴い走査線前駆体１１ｃには、無機絶縁膜１００からの応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力を開放することが可能となる。なお、無機絶縁膜１００を形成せずに熱処理を行った場合には、この工程を省略することが可能となる。ここまでの工程を終えた断面図を図７（ｃ）に示す。
【００６９】
次に、工程７として、走査線１１ｂ上にＴＥＯＳ膜等による下地絶縁膜１２を形成し、１０００℃程度の温度で熱処理する。この熱処理は、ＴＥＯＳガス由来の有機物等を除去し、緻密化するために行っている。上記したように、一旦、結晶化したＷＳｉ膜は、熱処理温度より高い温度が掛かっても変質しない性質があり、本実施形態のように、たとえば７００℃で結晶化した後、１０００℃程度の熱処理を行っても、応力は殆ど発生しない。  
【００７０】
次に、工程８として、半導体層１ａを形成する。形成条件としては、下地絶縁膜１２上に、約４５０℃〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００ｓｃｃｍ〜６００ｓｃｃｍのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０Ｐａ〜４０ＰａのＣＶＤ）によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約６００℃〜７００℃にて約１時間〜１０時間、好ましくは４時間〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０ｎｍ〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使った熱処理でもよいし、エキシマレーザー等を用いたレーザー熱処理でもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィおよびエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００７１】
次に、工程９として、ＴＦＴ３０を構成する半導体層１ａを約９００℃〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層または多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなるゲート絶縁膜２を形成する。この結果、半導体層１ａは、約３０ｎｍ〜１５０ｎｍの厚さ、好ましくは約３５ｎｍ〜５０ｎｍの厚さとなり、ゲート絶縁膜２の厚さは、約２０ｎｍ〜１５０ｎｍの厚さ、好ましくは約３０ｎｍ〜１００ｎｍの厚さとなる。そして、画素スイッチング用のＴＦＴ３０のスレッショールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００７２】
次に、工程１０として、ゲート絶縁膜２と下地絶縁膜１２をパターニングし、図５、図６に示す溝８１０を形成する。
【００７３】
次に、工程１１として、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００ｎｍ〜５００ｎｍの厚さ、好ましくは３５０ｎｍ程度である。そして、フォトリソグラフィおよびエッチングにより、ＴＦＴ３０のゲート電極３１ａを含めて所定のパターンの走査線１１ａを形成する。この走査線１１ａ形成時において、側壁部３３（図６参照）も同時に形成される。
【００７４】
次に、工程１２として、半導体層１ａを加工して、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成する。ここでは、ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１×１０ 13／ｃｍ2〜３×１０13／ｃｍ2のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’として機能する。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１×１０15／ｃｍ2〜３×１０15／ｃｍ2のドーズ量にて）ドープする。なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。
【００７５】
次に、工程１３として、ゲート電極３ａ上に５００ｎｍ〜２０００ｎｍ程度の膜厚を有する第１層間絶縁膜４１を形成する。続けて、第１層間絶縁膜４１をフォトリソグラフィおよびエッチング処理し、コンタクトホール８３を開孔する。この際、半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、コンタクトホール８３は形成される。
【００７６】
次に、工程１４として、下部容量電極７１を形成する。下部容量電極７１は、ＷＳｉ膜を用いて形成する。具体的には工程２〜工程５と同様の工程を再び行うことで形成される。この場合においても、応力の開放後、フォトリソグラフィおよびエッチング処理し、パターニングして下部容量電極７１を形成する。
【００７７】
次に、工程１５として、誘電体膜７５を形成する。誘電体膜７５は、下部容量電極７１に耐熱性が高いＷＳｉ膜を用いていることにより、たとえば８００℃程度で成膜されるＨＴＯ膜を用いることが可能となる。また、ＬＴＯ膜を熱処理して緻密化した膜を用いることもできる。このような酸化膜は、緻密でリークが少ない。続けて、ＡｌＳｉＣｕ（アルミニウムに銅とシリコンを添加した金属）等を用いて成膜した後、フォトリソグラフィおよびエッチング処理し、上部容量電極３００ａを形成すると同時に、コンタクトホール８３を埋める。この工程により、蓄積容量７０が形成される。蓄積容量７０は、前述したリークが少ない酸化膜を誘電体膜７５に用いているため、電位の時間変動を少なく抑えることが可能となる。
【００７８】
次に、工程１６として、第２層間絶縁膜４２を形成する。この第２層間絶縁膜４２の膜厚は、例えば約５００ｎｍ〜１５００ｎｍ程度とする。次に、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、およびコンタクトホール８４を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８４は下部容量電極７１へ通じるように、それぞれ形成される。
【００７９】
次に、工程１７として、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を用いて、約１００ｎｍ〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィおよびエッチングにより、所定パターンをもつデータ線６ａと中継層９３を形成する。
【００８０】
次に、工程１８として、データ線６ａや中継層９３等の上を覆うように、第３層間絶縁膜４３を形成する。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。そして、第３層間絶縁膜４３を例えばＣＭＰ（化学機械研磨）を用いて平坦化する。第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８５を開孔する。コンタクトホール８５は中継層９３に通ずるように形成する。そして、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０ｎｍ〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィおよびエッチングにより、画素電極９ａを形成する。
【００８１】
次に、工程１９として、ラビング等の処理を行った後、配線等が形成された対向基板２０を配置し、真空吸引等により、両基板間の空間に、液晶を吸引させて、所定層厚の液晶層５０を形成し、図１〜６に示す液晶パネルが得られる。
【００８２】
（第３の実施形態：Ｗ含有膜の製造方法）
次に、本実施形態にかかるＷ含有膜の製造方法について説明する。図８（ａ）〜（ｃ）、図９（ａ）、（ｂ）は本実施形態にかかるラマン分析を行った際のデータである。ラマン分析においては、物質の状態によりピーク位置がずれる特性を有しているため、各条件に対してラマンシフトを補正し、ピーク位置を規格化した情報を示している。そのため、波数方向の目盛はそれぞれのデータに対し異なっているため省略している。ここでは、Ｗ含有膜としてＷＳｉ膜を用いて熱処理を行っている。ラマン分光測定は、石英基板上に、ＷＳｉ膜をスパッタ法を用いて２００ｎｍ厚さで形成した。この時点でのＷＳｉ膜はアモルファス構造を有している。このＷＳｉ膜層を覆うように、減圧下でＴＥＯＳガスと、Ｏ2ガスを用いて５００℃程度でＳｉＯ2膜を形成し、大気中の酸素とＷＳｉ膜とを分離してこのＳｉＯ2膜により気密化し、各温度での熱処理による結晶化の状態（ラマン分析することで、どの原子同士が化学的に結合しているかを判断できる）を測定した。このＳｉＯ2膜の厚さとして、ここでは２００ｎｍに揃えている。また、気密性が保てる熱処理装置を用い、ＷＳｉ膜上が開放された状態でも、同様に分析を行った。温度範囲としては、５５０℃から、１２００℃の範囲を用いた。１２００℃を超える範囲での熱処理は、基板として好適に用いられている石英基板の軟化等を考えると、適切な処理条件として難しいものがあるとの配慮であり、サファイアガラス等を用いた場合には、さらに高温での処理は可能であると考えられる。また、熱処理時間は２０分に揃えている。
【００８３】
図８（ａ）で示されるように、５５０℃での熱処理では、原子間の結合ピークは見られず、結晶化はこの温度では見られていない。そして、６００℃では、図８（ｂ）で示されるように、Ｗ−Ｗ結合起因のピークや、Ｓｉ−Ｗ結合起因のピーク、Ｓｉ−Ｓｉ結合起因のピークが見られている。即ち、結晶化が進み始めていることがわかる。
【００８４】
そして、図８（ｃ）、図９（ａ）、図９（ｂ）に示すように、６５０℃、７００℃、７５０℃と熱処理温度を高めていくことで、Ｗ−Ｗ結合起因のピークや、Ｓｉ−Ｗ結合起因のピーク、Ｓｉ−Ｓｉ結合起因のピークは明確になってきている。即ち、更なる結晶化が進んでいることが示されている。一方、８００℃以上となると、Ｗ−Ｗ結合起因のピークや、Ｓｉ−Ｗ結合起因のピーク、Ｓｉ−Ｓｉ結合起因のピークが低下し、測定精度が保てなくなった。これは、結晶化が大きく進み、試料の光反射率が増大し、透過（散乱光）を分析するラマン分析のＳＮ比が低下したことに起因している。同様の分析を熱処理温度１０００℃、１２００℃の試料に対しても行ったが、Ｓｉ−Ｗ結合起因のピーク、Ｓｉ−Ｓｉ結合起因のピークを確認し得る信号強度が得られなかったため、後述する断面観察による評価を行った。
【００８５】
また、７００℃の熱処理条件を用いて、ＷＳｉ膜の厚さ依存性を調べたところ、２０ｎｍ以上の厚さを用いることで、凝集等による膜形状の変形が抑えられ、５００ｎｍ以下の厚さを用いることで、自己応力起因のクラックや剥がれが抑えられることが確認できた。なお、ＷＳｉ膜を上記した走査線１１ｂ等（図２参照）に用いる場合には、遮光性の改善が必要となるため、１００ｎｍ以上の膜厚を備えることが好適である。
【００８６】
また、ＷＳｉ膜をスパッタ法を用いて膜厚２００ｎｍに形成後、３００ｎｍのＳｉＯ2膜を堆積し、７００℃、の熱処理条件を用いて、５分から１時間の間で熱処理時間についての依存性を調べたが、熱処理時間による影響は見られなかった。なお、５分という時間は、本実施形態が縦型炉を用いた都合上、温度安定が図れる最小の時間であり、ランプ熱処理装置等、より短時間で昇降温できる装置を用いれば、より短時間での熱処理も可能であると考えられる。また、気密性が保てる熱処理装置を用い、ＷＳｉ膜上が開放された状態で分析した場合でも、同様の現象が観察され、アモルファスＷＳｉ膜を結晶化させ、その後次のプロセスを行うことで、応力によるクラックや剥がれによる不良発生を削減できる可能性を示すことができた。
【００８７】
また、７００℃の熱処理条件を用いて、ＳｉＯ2膜の厚さを１００ｎｍ〜１μｍまで振って、その影響を調べた。結果として、１００ｎｍ〜１μｍの間であれば、酸素の侵入を防げ、かつＳｉＯ2膜の除去にかかる時間も実用的な範囲に収まることが確認された。また、７００℃の熱処理条件を用いて、ＳｉＯ2膜をＳｉＮ膜や、ＳｉＯＮ（ＯのＮが原子数で半々程度）膜に代えて測定を行ったが、ＳｉＯ2膜を用いた場合と同様な結果が得られた。さらに、気密性が保てる熱処理装置を用い、ＷＳｉ膜上が開放された状態でも上記した結果とほぼ同様な結果が得られており、熱処理により予め結晶化して応力を開放することで応力によるクラックや剥がれによる不良発生を削減できる可能性を示すことができた。
【００８８】
そこで、実際のデバイス構造に合わせて、クラックや剥がれによる不良発生状況を調査した。具体的には、まず、石英基板（ＴＦＴアレイ基板）１０上にＷ含有膜前駆体としてのＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの厚さに積んだ後パターニングを行い、３μｍ幅のパターンを形成した後、無機絶縁膜１００としてのＳｉＯ2膜を３００ｎｍの厚さに積み、５５０℃〜１２００℃の間で５５０℃、６００℃、６５０℃、７００℃、７５０℃、８００℃、１０００℃、１２００℃都合８水準の熱処理温度で２０分間、縦型炉で処理した後、無機絶縁膜１００を除去し、改めて層間絶縁層としてのＴＥＯＳ系の材質を用いたＳｉＯ2膜を形成し、１０００℃程度で熱処理（実際の製品を作る場合、ＴＥＯＳ系の有機物を除去し、ＳｉＯ2膜を緻密化するために行われている）した試料Ａを作成した。次に、スパッタリングにより膜厚２００ｎｍのＷＳｉ膜を成膜した後、同様にパターニングを行い、気密性が保てる熱処理装置を用い、５５０℃、６００℃、６５０℃、７００℃、７５０℃、８００℃、１０００℃、１２００℃の都合８水準の熱処理温度で２０分処理し、層間絶縁膜となるＴＥＯＳ系の材質を用いたＳｉＯ2膜を形成し、１０００℃程度で熱処理した試料Ｂを作成した。次に、スパッタリングにより膜厚２００ｎｍのＷＳｉ膜を成膜した後、同様にパターニングを行い、３μｍ幅のパターンを形成した後、層間絶縁層としてのＴＥＯＳ系の材質を用いたＳｉＯ2膜を形成し、１０００℃程度で熱処理した試料Ｃを作成した。欠陥の調査方法としては、断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いてクラックの発生頻度を観察した。試料Ｃは、クラックが多量に発生しており、品質が低いことが示された。一方試料Ａと試料Ｂはほぼ同様な傾向を示し、６００℃以上の温度で熱処理を行うことで、クラックが減り始め、６５０℃、７００℃、７５０℃で処理したものは、クラックの発生に関して、断面ＳＥＭの観察においてはほぼ完全にクラックの発生が抑えられていた。また、ラマン分析が今回できなかった８００℃、１０００℃、１２００℃の試料に対しても同様に、クラックの発生は抑えられていた。
【００８９】
そこで、これらの背景を踏まえ、実際の商用装置での試験を行ったのが、第２の実施形態で示した電気光学装置の製造方法である。ここで、工程５として７００℃という低めの温度でＷ含有膜前駆体としてのＷＳｉ膜を熱処理した。走査線前駆体１１ｃを低温で熱処理して改質しているのは、高温化と共に生じるおそれがある、予期せぬ不良発生を抑えるべく、できるだけ低温で処理することが好適だからである。従来の製造方法（比較例）では、工程４、５、６での応力開放処理は行われていなかった。また、工程１４での応力開放処理も行われていなかった。また、気密性が保てる熱処理装置は量産想定での処理能力を備えていないため、一部ウェハーを抜き取ることで評価した。
【００９０】
そして、試験を行ったところ、比較例と比べ不良率は約１／４に低下した。これは、量産レベルでの改善率としては非常に優れたものであり、生産効率を画期的に向上させることができた。また、抜き取りでの評価もおおよそこの結果を裏付けており、定性的に不良が減少していることを確認することができた。
【符号の説明】
【００９１】
１ａ…半導体層、１ａ’…チャネル領域、１ｂ…低濃度ソース領域、１ｃ…低濃度ドレイン領域、１ｄ…高濃度ソース領域、１ｅ…高濃度ドレイン領域、２…ゲート絶縁膜、３ａ…ゲート電極、６ａ…データ線、９ａ…画素電極、１０…ＴＦＴアレイ基板、１１…走査線、１１ａ…走査線、１１ｂ…走査線、１１ｂｘ…本線部、１１ｂｙ…延在部、１１ｃ…走査線前駆体、１２…下地絶縁膜、２０…対向基板、３０…ＴＦＴ、３１ａ…ゲート電極、３１ｂ…ゲート電極、３３…側壁部、４１…第１層間絶縁膜、４２…第２層間絶縁膜、４３…第３層間絶縁膜、５０…液晶層、７０…蓄積容量、７１…下部容量電極、７５…誘電体膜、８１…コンタクトホール、８３…コンタクトホール、８４…コンタクトホール、８５…コンタクトホール、９３…中継層、１００…無機絶縁膜、１５０…液晶装置、３００…容量線、３００ａ…上部容量電極、８１０…溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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