(57)【要約】【課題】縦型トランジスタを保護するＰＮ接合型ダイオードのリーク電流を小さくする。【解決手段】第１の単結晶半導体基板と第２の単結晶半導体基板とが酸化膜を介して貼り合せられたＳＯＩ基板を準備する。第１の単結晶半導体基板の側にＰＮ接合型ダイオードを形成する。次に、縦型トランジスタを形成する領域の第２の単結晶半導体基板を露出するように、第１の単結晶半導体基板と酸化膜を一部除去する。次に、第２の単結晶半導体基板に縦型トランジスタを形成する。ＰＮ接合型ダイオードを縦型トランジスタに電気的に接続する。【選択図】図５
2010056362.tif 000002
【特許請求の範囲】
【請求項１】
第１の単結晶半導体基板と第２の単結晶半導体基板とが酸化膜を介して貼り合せられたＳＯＩ基板を準備する工程と、
前記第１の単結晶半導体基板に選択的に不純物を導入してＰＮ接合型ダイオードを形成する工程と、
前記第１の単結晶半導体基板の一部と前記酸化膜の一部を除去して前記第２の単結晶半導体基板を露出する工程と、
前記第２の単結晶半導体基板に縦型トランジスタを形成する工程を有する半導体装置の製造方法。
【請求項２】
前記ＰＮ接合型ダイオードを、前記縦型トランジスタのソースとゲートの間に電気的に接続する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記縦型トランジスタは、ＭＯＳＦＥＴまたは絶縁ゲート型バイポーラトランジスタである請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
過電圧や静電気によって縦型パワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）が破壊されるのを防ぐために、特許文献１には、ゲート−ソース間に保護素子となるＰＮ接合型ダイオード（ツェナーダイオード）を設けることが記載されている。
【０００３】
図１は、特許文献１の図１に相当する断面図である。Ｎ＋型基板１の上に、Ｎ型エピタキシャル層２が形成され、その中にＰ型ベース拡散領域１０とＰ型ベース拡散領域５が形成されている。Ｎ＋型基板１は、ドレイン電極Ｄに接続される。Ｐ型ベース拡散領域１０の中には、Ｎ＋型ソース拡散領域１４とＰ＋型拡散領域１２が形成されている。Ｐ型ベース拡散領域１０の上には、ゲート絶縁膜６を介して多結晶シリコンゲート９が形成され、多結晶シリコンゲート９を覆うように層間絶縁膜１６が形成されている。Ｎ＋型ソース拡散領域１４およびＰ＋型拡散領域１２は、層間絶縁膜１６に形成されたコンタクトホール１７を介して、ソース電極Ｓに接続されたアルミニウム配線１８にコンタクトしている。
【０００４】
Ｐ型ベース拡散領域５の上には絶縁膜３が形成され、その上にツェナーダイオード１９とゲート電極Ｇに接続されたアルミニウム配線１８が形成されている。図示されていないが、ゲート電極Ｇに接続されたアルミニウム配線１８は、多結晶シリコンゲート９に電気的に接続されている。ツェナーダイオード１９は、Ｎ＋型拡散領域１５、Ｐ型拡散領域１１、Ｐ＋型拡散領域１３、Ｐ型拡散領域１１、Ｎ＋型拡散領域１５を有している。両端のＮ＋型拡散領域１５は、それぞれ、アルミニウム配線１８を介してゲート電極Ｇ及びソース電極Ｓに接続されている。
【０００５】
図２（ａ）〜図２（ｃ）は、特許文献１の図３に相当する工程断面図である。Ｐ型ベース拡散領域１０とＰ型ベース拡散領域５と絶縁膜３を形成した後、ゲート絶縁膜６および多結晶シリコン層を形成し、パターニングして、多結晶シリコンゲート９を形成する。多結晶シリコンゲート９にはＮ型不純物が高濃度に導入され、低抵抗化されている。ツェナーダイオード１９となる多結晶シリコン層には、Ｐ型不純物を導入し、まずＰ型拡散領域１１を形成する（図２（ａ））。次に、Ｐ型ベース拡散領域１０とＰ型拡散領域１１に対してＰ型不純物を高濃度に導入し、Ｐ＋型拡散領域１２とＰ＋型拡散領域１３を形成する（図２（ｂ））。次に、Ｐ型ベース拡散領域１０とＰ型拡散領域１１に対してＮ型不純物を高濃度に導入し、Ｎ＋型ソース拡散領域１４とＮ＋型拡散領域１５を形成する（図２（ｃ））。
【０００６】
しかし、上述の従来技術では、多結晶シリコン層の中にＰＮ接合型ダイオードを形成するため、接合リーク電流が大きく、ゲート−ソース間のリーク電流が無視できない場合があった。
【０００７】
これに対し、特許文献２の第５図〜第７図には、多結晶シリコン層にアルゴンレーザーを照射してアニールし、単結晶シリコン層に変換して、これに縦型パワーＭＯＳＦＥＴのゲート−ソース間保護素子となる双方向ダイオード（ＰＮ接合型ダイオード）を形成する技術思想が記載されている。
【０００８】
しかし、多結晶シリコン層にアルゴンレーザーを照射してアニールして単結晶シリコン層に変換するには、時間がかかり、また完全に単結晶化することも困難であるから、リーク電流を無くすことは困難である。
【０００９】
そこで、発明者は、ＳＯＩ（Silicon On Insulator）基板を使用したＳＯＩ単結晶シリコン層中にＰＮ接合型ダイオードを形成することによって、リーク電流を減らそうと考えた。
【００１０】
ところで、特許文献３には、ＳＯＩ基板を使用したＳＯＩ単結晶シリコン層中に、縦型パワーＭＯＳＦＥＴの駆動回路や論理回路を形成する技術思想が開示されている。図３は、特許文献３の図１２に相当する断面図である。単結晶シリコン基板２２には、縦型パワーＭＯＳＦＥＴ５０が形成され、ＳＯＩ単結晶シリコン層３１には、駆動回路や論理回路を構成する横型ＭＯＳＦＥＴ５１が形成されている。ＳＯＩ単結晶シリコン層３１は、酸化膜２０を介して単結晶シリコン基板２２に貼り合わされている。単結晶シリコン基板２２側には、縦型パワーＭＯＳＦＥＴ５０を構成するＰ型ベース拡散領域２３、Ｎ＋型ソース拡散領域２４、ゲート電極２５、Ｎ＋型ドレイン拡散領域２６等が形成されている。ＳＯＩ単結晶シリコン層３１には、横型ＭＯＳＦＥＴ５１を構成するＰ型ベース拡散領域３３、Ｎ型ソース拡散領域３４、ゲート電極３５、Ｎ＋型ドレイン拡散領域３６等が形成されている。
【００１１】
図４を用いて、図３の半導体装置の製造方法を説明する。縦型パワーＭＯＳＦＥＴ５０を形成する側の基板４１は、単結晶シリコン基板２２にＮ＋型ドレイン拡散領域２６が形成されている（図４（ａ））。一方、横型ＭＯＳＦＥＴ５１を形成する側の基板４０には、その表面が酸化された酸化膜２０が形成されている（図４（ｂ））。基板４１と基板４０とを酸化膜２０を介して接着し（図４（ｃ））、基板４０の表面の酸化膜２０を除去する（図４（ｄ））。基板４０の単結晶シリコン基板３２と酸化膜２０を部分的に除去し、ＳＯＩ単結晶シリコン層３１を残すとともに、基板４１の単結晶シリコン基板２２を露出する（図４（ｅ））。ＳＯＩ単結晶シリコン層３１の表面に酸化膜を形成した後、単結晶シリコン基板２２に縦型パワーＭＯＳＦＥＴ５０を形成する（図４（ｆ））。その後、ＳＯＩ単結晶シリコン層３１に横型ＭＯＳＦＥＴ５１を形成して、図３の半導体装置が完成する。
【特許文献１】特開平９−４５９１２号公報
【特許文献２】特開昭６０−１４４９７２号公報
【特許文献３】特開平５−２１７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献３には、縦型パワーＭＯＳＦＥＴを保護するためのＰＮ接合型ダイオードのリーク電流を減らすための技術思想は開示されていない。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、第１の単結晶半導体基板と第２の単結晶半導体基板とが酸化膜を介して貼り合せられたＳＯＩ基板を準備する工程と、第１の単結晶半導体基板に選択的に不純物を導入してＰＮ接合型ダイオードを形成する工程と、第１の単結晶半導体基板の一部と酸化膜の一部を除去して第２の単結晶半導体基板を露出する工程と、第２の単結晶半導体基板に縦型トランジスタを形成する工程とを有する。
【発明の効果】
【００１４】
本発明によれば、ＳＯＩ単結晶シリコン層中にＰＮ接合型ダイオードを形成することによって、リーク電流を減らした半導体装置を製造することができる。また、ＰＮ接合型ダイオードを形成した後に縦型トランジスタを形成するようにしたので、縦型トランジスタにかかる熱処理工程が増加しない。これにより、縦型トランジスタの電気的特性の変動を小さくできる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
本実施の形態１に係る半導体装置の構成について、図５〜図７を用いて説明する。図５は、実施の形態１に係る半導体装置１００の断面図である。図６および図７は、半導体装置１００の製造方法を説明する工程断面図である。半導体装置１００は、第１の単結晶半導体基板１４０と第２の単結晶半導体基板１４１とが酸化膜１１３を介して貼り合せられて形成されたＳＯＩ基板を用いて形成される。
【００１６】
半導体装置１００は、第１の単結晶半導体基板１４０により形成されたＳＯＩ単結晶シリコン層１４２にＰＮ接合型ダイオード１０１が形成され、第２の単結晶半導体基板１４１に縦型パワーＭＯＳＦＥＴ１０２が形成されている。
【００１７】
図５に示すように、ＰＮ接合型ダイオード１０１は、両端がＮ＋型拡散領域１１５となっており、その間にＰ型拡散領域１１４とＮ＋型拡散領域１１５が交互に接合するように形成されている。第２の単結晶半導体基板１４１は、Ｎ＋単結晶シリコン基板１２１と、その上に形成されたＮ−エピタキシャル層１２２を有している。
【００１８】
縦型パワーＭＯＳＦＥＴ１０２のＰ型ベース拡散領域１２０は、Ｎ−エピタキシャル層１２２の中に形成され、Ｎ＋型ソース拡散領域１２４は、Ｐ型ベース拡散領域１２０の中に形成されている。Ｎ−エピタキシャル層１２２の上には、ゲート絶縁膜１２６を介して、多結晶シリコン製のゲート電極１２９が形成されている。ゲート電極１２９およびＰＮ接合型ダイオード１０１の上には、層間絶縁膜１３６が形成され、その上にアルミニウムなどの金属製のソース電極１３８およびゲートパッド１３９が形成されている。ソース電極１３８は、層間絶縁膜１３６に形成されたコンタクトホールを介して、Ｎ＋型ソース拡散領域１２４およびＰ型ベース拡散領域１２０に電気的に接続されている。図示しないが、ゲートパッド１３９は、ゲート電極１２９に電気的に接続されている。Ｎ＋単結晶シリコン基板１２１およびＮ−エピタキシャル層１２２は、縦型パワーＭＯＳＦＥＴ１０２のドレイン領域として機能し、Ｎ＋単結晶シリコン基板１２１の裏面（Ｎ−エピタキシャル層１２２が形成されている側とは反対側の表面）には、半田合金などの金属製のドレイン電極１４４が形成されている。
【００１９】
ＰＮ接合型ダイオード１０１は、縦型パワーＭＯＳＦＥＴ１０２のゲート−ソース間に接続され、一端のＮ＋型拡散領域１１５がソース電極１３８に、他端のＮ＋型拡散領域１１５がゲートパッド１３９に接続されている。
【００２０】
次に、図６および図７を用いて、半導体装置１００の製造方法を説明する。図６（ａ）は、縦型パワーＭＯＳＦＥＴ１０２を形成する側の第２の単結晶半導体基板１４１であり、Ｎ＋単結晶シリコン基板１２１の上にＮ−エピタキシャル層１２２が形成されている。図６（ｂ）は、ＰＮ接合型ダイオード１０１を形成する側の第１の単結晶半導体基板１４０と、その表面が酸化されて形成された酸化膜１１３とで構成されている。
【００２１】
第１の単結晶半導体基板１４０と第２の単結晶半導体基板１４１を、酸化膜１１３を介して接着する（図６（ｃ））。次に、表面側の酸化膜１１３を除去し、第１の単結晶半導体基板１４０を所定の厚さになるまで化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）し、ＳＯＩ単結晶シリコン層１４２を形成する（図６（ｄ））。
【００２２】
次に、ＳＯＩ単結晶シリコン層１４２に、ボロンなどのＰ型不純物を導入する。次に、所定の領域にマスク１２７を形成し、砒素などのＮ型不純物を導入する（図７（ｅ））。その後、マスク１２７を除去して熱処理し、導入したＰ型およびＮ型不純物を活性化する。これにより、ＳＯＩ単結晶シリコン層１４２にＮ＋型拡散領域１１５およびＰ型拡散領域１１４が形成される。ＳＯＩ単結晶シリコン層１４２の厚さや、Ｎ＋型拡散領域１１５およびＰ型拡散領域１１４における不純物濃度やＰＮ接合間の距離や、ＰＮ接合の数は、保護素子としてのＰＮ接合型ダイオード１０１に求められる電気的特性に応じて決定される。
【００２３】
次に、ＳＯＩ単結晶シリコン層１４２をパターニングし、ＰＮ接合型ダイオード１０１を形成する。次に、Ｎ−エピタキシャル層１２２を露出するように、酸化膜１１３をパターニングする（図７（ｆ））。
【００２４】
次に、Ｎ−エピタキシャル層１２２の所定の領域に、Ｐ型ベース拡散領域１２０を形成する。次に、全面にゲート絶縁膜１２６および多結晶シリコン層を形成し、パターニングして、ゲート電極１２９を形成する。次に、Ｐ型ベース拡散領域１２０の中に、Ｎ＋型ソース拡散領域１２４を形成する（図７（ｇ））。
【００２５】
次に、層間絶縁膜１３６を形成し、所定の領域にコンタクトホールを形成する。次に、アルミニウムなどの金属膜を形成し、パターニングして、ソース電極１３８およびゲートパッド１３９を形成する。次に、必要であれば、Ｎ＋単結晶シリコン基板１２１を所定の厚さとなるように化学機械研磨し、Ｎ＋単結晶シリコン基板１２１の裏面に半田合金などの金属膜（ドレイン電極１４４）を形成する（図５）。
【００２６】
上述の半導体装置１００は、Ｎチャネル型の縦型パワーＭＯＳＦＥＴのゲート−ソース間にＮＰＮ型のＰＮ接合型ダイオードを接続する構成となっているが、Ｐチャネル型の縦型パワーＭＯＳＦＥＴのゲート−ソース間にＰＮＰ型のＰＮ接合型ダイオードを接続するようにしても良い。また、ゲート電極１２９がＮ−エピタキシャル層１２２の上に形成された表面ゲートタイプを例に説明したが、ゲート電極は、Ｎ−エピタキシャル層１２２の中に形成されたトレンチゲートタイプでも良い。また、縦型パワーＭＯＳＦＥＴを例に説明したが、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）に置き換えることも可能である。
【００２７】
本発明によれば、第１の単結晶半導体基板により形成されたＳＯＩ単結晶シリコン層にＰＮ接合型ダイオードを形成し、第２の単結晶半導体基板に縦型トランジスタを形成している。ＳＯＩ単結晶シリコン層にＰＮ接合型ダイオードを形成したので、ＰＮ接合型ダイオードのリーク電流を減らすことができる。また、ＰＮ接合型ダイオードを形成した後に縦型トランジスタを形成するようにしたので、縦型トランジスタにかかる熱処理工程が増加することはない。これにより、縦型トランジスタの電気的特性の変動を小さくできる。
【００２８】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が上述の実施の形態に限定されるものではなく、実施の形態の各要素を、本発明の範囲において、変更、追加、変換することが可能である。
【図面の簡単な説明】
【００２９】
【図１】従来の半導体装置の断面図である。
【図２】従来の半導体装置の製造方法を示す工程断面図である。
【図３】従来の他の半導体装置の断面図である。
【図４】従来の他の半導体装置の製造方法を示す工程断面図である。
【図５】本発明の実施の形態１に係る半導体装置１００の断面図である。
【図６】半導体装置１００の製造方法を示す工程断面図である。
【図７】半導体装置１００の製造方法を示す工程断面図である。
【符号の説明】
【００３０】
１００    半導体装置
１０１    ＰＮ接合型ダイオード
１０２    縦型パワーＭＯＳＦＥＴ
１１３    酸化膜
１１４    Ｐ型拡散領域
１１５    Ｎ＋型拡散領域
１２０    Ｐ型ベース拡散領域
１２１    Ｎ＋単結晶シリコン基板
１２２    Ｎ−エピタキシャル層
１２４    Ｎ＋型ソース拡散領域
１２６    ゲート絶縁膜
１２９    ゲート電極
１３６    層間絶縁膜
１３８    ソース電極
１３９    ゲートパッド
１４０    第１の単結晶半導体基板
１４１    第２の単結晶半導体基板
１４２    ＳＯＩ単結晶シリコン層
【図１】
2010056362.tif 000003
【図２】
2010056362.tif 000004
【図３】
2010056362.tif 000005
【図４】
2010056362.tif 000006
【図５】
2010056362.tif 000007
【図６】
2010056362.tif 000008
【図７】
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