(57)【要約】【課題】記憶回路を有する半導体装置において、消費電力を低減し、電源電圧を低電圧化し、読み出し動作を安定的に行う。【解決手段】半導体装置はメモリセル２とプリチャージ回路８と負電位供給回路３，４とセンスアンプ６とを具備する。メモリセル２は、第１ビット線ＢＴに接続されデータを記憶する。プリチャージ回路８は、第１、第２ビット線ＢＴ、ＢＮに接続され、第１、第２ビット線ＢＴ、ＢＮを接地電位にプリチャージする。負電位供給回路３、４は、第１ビット線ＢＴに接続され、第１ビット線ＢＴに負電位を印加する。センスアンプ６は、第１、第２ビット線ＢＴ、ＢＮに接続され、第１ビット線ＢＴの第１電位と第２ビット線ＢＮの第２電位との差に基づいて、データを読み出す。負電位の絶対値は、第１電位と第２電位との差電位よりも小さい。【選択図】図３
2010097644.tif 000002
【特許請求の範囲】
【請求項１】
第１ビット線に接続され、データを記憶するメモリセルと、
前記第１ビット線と第２ビット線とに接続され、前記第１ビット線及び前記第２ビット線を接地電位にプリチャージするプリチャージ回路と、
前記第１ビット線に接続され、前記第１ビット線に負電位を印加する負電位供給回路と、
前記第１ビット線と前記第２ビット線とに接続され、前記第１ビット線の第１電位と前記第２ビット線の第２電位との差に基づいて、前記データを読み出すセンスアンプと
を具備し、
前記負電位の絶対値は、前記第１電位と前記第２電位との差電位よりも小さい
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記負電位の絶対値は、電荷を蓄積した前記メモリセルが前記第１ビット線に接続されたときの前記第１電位の変化分の半分と同程度である
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
読出し動作時に、
前記プリチャージ回路は、前記第１ビット線及び前記第２ビット線を前記接地電位にプリチャージし、
前記負電位供給回路は、前記第１ビット線に前記負電位を印加し、
前記センスアンプは、前記メモリセルが前記第１ビット線に接続されて前記第１電位が変化したとき、変化した前記第１電位と前記第２電位との差に基づいて前記データを読み出す
半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置において、
前記メモリセルは、
前記データに対応した電荷を蓄積するセルキャパシタと、
前記メモリセルを選択する第１ワード線にゲートを、前記セルキャパシタにソース／ドレインの一方を、前記第１ビット線にソース／ドレインの他方をそれぞれ接続されたセルトランジスタと
を備え、
前記負電位供給回路は、
一方の端子を第２ワード線に、他方の端子を前記第１ビット線に接続された負電位キャパシタと、
前記第２ワード線を介して前記負電位キャパシタを充電する電位生成回路と
を備える
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記負電位キャパシタの静電容量は、前記セルキャパシタの静電容量の概ね半分であり、
前記電位生成回路は、前記センスアンプに供給される電源電圧と同じ電圧を前記負電位キャパシタに印加する
半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記負電位キャパシタの静電容量は、前記セルキャパシタの静電容量と概ね同じであり、
前記電位生成回路は、前記センスアンプに供給される電源電圧の半分の電圧を前記負電位キャパシタに印加する
半導体装置。
【請求項７】
請求項４乃至６のいずれか一項に記載の半導体装置において、
前記第１ビット線に接続された前記負電位キャパシタの数は、前記第１ビット線に接続された前記メモリセルの数よりも少ない
半導体装置。
【請求項８】
請求項４に記載の半導体装置において、
前記第１ワード線に電位を共有するワード線制御回路を更に具備し、
前記ワード線制御回路は、第１ワード線電位勾配で、前記第１ワード線を非選択電位から選択電位へと遷移させ、
前記電位生成回路は、前記第１ワード線電位勾配に対して反対の第２ワード線電位勾配で前記第２ワード線の電位を遷移させる
半導体装置。
【請求項９】
第１ビット線と第１ワード線とに結合するメモリセルと、
前記第１ビット線と第２ワード線とに結合するネガティブキッカー回路と、
前記第１ビット線と対をなす第２ビット線と、
前記第１ビット線と前記第２ビット線を接地電位にプリチャージするプリチャージ回路と、
前記第１ビット線と前記第２ビット線の差電位を増幅するセンスアンプ回路と、
前記第１ワード線が非選択電位から選択電位へと遷移する第１ワード線電位勾配に対して反対の第２ワード線電位勾配で前記第２ワード線の電位を遷移させるワード線制御回路と
を具備する
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１ワード線電位勾配は正方向で、前記第２ワード線電位勾配は負方向である
半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記第１ワード線電位勾配と前記第２ワード線電位勾配とは交点を持つ
半導体装置。
【請求項１２】
半導体装置の動作方法であって、
ここで、前記半導体装置は、請求項１乃至６のいずれか一項に記載されており、
前記半導体装置の動作方法は、読出し動作時に、
前記プリチャージ回路が、前記第１ビット線及び前記第２ビット線を前記接地電位にプリチャージするステップと、
前記負電位供給回路が、前記第１ビット線に前記負電位を印加するステップと、
前記センスアンプが、前記メモリセルが前記第１ビット線に接続されて前記第１電位が変化したとき、変化した前記第１電位と前記第２電位との差に基づいて前記データを読み出すステップと
を具備し、
前記負電位の絶対値は、電荷を蓄積した前記メモリセルが前記第１ビット線に接続されたときの前記第１電位の変化分の半分と同程度である
半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその動作方法に関し、特にメモリに用いられる回路を有する半導体装置及びその動作方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなメモリを内蔵した半導体集積回路が知られている。半導体集積回路は、近年、低消費電力化の要求により、電源電圧の低電圧化が進んでいる。それに伴い、内蔵ＤＲＡＭにおいても、電源電圧の低電圧化が行われている。しかし、電源電圧の低電圧化が進むにつれて、ＭＯＳトランジスタの閾値電圧が電源電圧に近づくため、内蔵ＤＲＡＭの高速読み出しが困難になる可能性がある。それに対応する技術として、グランドプリチャージ方式のＤＲＡＭが知られている。
【０００３】
例えば、特開２００４−２６５５３３号公報（ＵＳ６９１４８４０（Ｂ２））に、半導体記憶回路が開示されている。図１は、特開２００４−２６５５３３号公報の半導体記憶回路を示す回路図である。この半導体記憶回路１０１は、メモリセル１０２と、ダミーセル１０４と、プリチャージ回路１０８と、センスアンプ１０６とを備える。メモリセル１０２は、記憶データに対応する電荷を蓄積する第１のキャパシタ１１１と、ゲートがワード線ＷＬに接続され、ソース／ドレインの一方が第１のビット線ＢＴに接続され、ソース／ドレインの他方が第１のキャパシタ１１１に接続された第１のトランジスタＱｃとを有する。ダミーセル１０４は、第１のキャパシタ１１１よりも静電容量が小さい第２のキャパシタ１１２と、ゲートがダミーワード線ＷＲに接続され、ソース／ドレインの一方が第２のビット線ＢＮに接続され、ソース／ドレインの他方が第２のキャパシタ１１２に接続された第２のトランジスタＱｒ１と、ダミーワード線ＷＲが非活性のとき、プリチャージ信号に応じて、第２のキャパシタ１１２を、第１の電圧を供給する電圧線ＷＲＰに電気的に接続する第３のトランジスタＱｒ２とを有する。プリチャージ回路１０８は、ワード線ＷＬおよびダミーワード線ＷＲが非活性のとき、第１および第２のビット線ＢＴ、ＢＮを、第２の電圧にプリチャージする。センスアンプ１０６は、ワード線ＷＬおよびダミーワード線ＷＲが活性化され、第１および第２のキャパシタ１１１、１１２が第１および第２のビット線ＢＴ、ＢＮにそれぞれ電気的に接続されたとき、第１のビット線ＢＴと第２のビット線ＢＮとの間に生じる電位差を検知して、第１および第２のビット線ＢＴ、ＢＮの電圧を、第１および第２の電圧、または第２および第１の電圧に増幅する。ワード線ＷＬおよびダミーワード線ＷＲの非活性電圧レベルから活性電圧レベルへの遷移は、いずれも、第２の電圧から第１の電圧へと向かう方向のものである。
【０００４】
図２は、特開２００４−２６５５３３号公報の半導体記憶回路の動作を示すタイミングチャートである。この半導体記憶回路は、以下のように動作していると考えられる。プリチャージ期間（ワード選択期間の前も同様）において、プリチャージ線ＰＤＬが活性（ＶＤＤ）になり、第１および第２のビット線ＢＴ、ＢＮがプリチャージ回路１０８によりグランドにプリチャージされる。また、電圧線ＷＲＰが活性（ＶＰＰ）になり、トランジスタＱｒ２を介して第２のキャパシタ１１２（静電容量Ｃｓ）が充電される。その後、ワード選択期間において、ワード線ＷＬが活性（ＶＰＰ）になり、トランジスタＱｃを介して第１のキャパシタ１１１（静電容量Ｃｓ）の電荷が第１のビット線ＢＴに供給される。その結果、第１のキャパシタ１１１にデータに対応して電荷が蓄積されていた場合、第１のビット線ＢＴの電位はＢＴ（Ｈ）となる。一方、第１のキャパシタ１１１にデータに対応して電荷が蓄積されていない場合、第１のビット線ＢＴの電位はＢＴ（Ｌ）：ＧＮＤとなる。このとき、ダミーワード線ＷＲも活性（ＶＰＰ）になり、トランジスタＱｒ１を介して第２のキャパシタ１１２の電荷が第２のビット線ＢＮに供給される。その結果、第２のビット線ＢＮの電位はＢＴ（Ｈ）とＢＴ（Ｌ）との中間になる。すなわち、ＢＴ（Ｈ）−ＢＮ＝ＢＮ−ＢＴ（Ｌ）＝ΔＶである。ΔＶは、ビット線容量Ｃｂ／Ｃｓで決まる。その後、センスアンプ１０６が活性（ＶＤＤ）になる。その結果、第１のビット線ＢＴの電位がＢＴ（Ｈ）の場合、ＢＴ（Ｈ）はＶＤＤに、ＢＮはＢＮ（Ｈ）＝ＧＮＤになる。一方、第１のビット線ＢＴの電位がＢＴ（Ｌ）の場合、ＢＴ（Ｌ）はＧＮＤのまま、ＢＮはＢＮ（Ｌ）＝ＶＤＤになる。
【０００５】
【特許文献１】特開２００４−２６５５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記特開２００４−２６５５３３号公報の半導体記憶回路では、ダミーセル１０４の読み出し用のダミーワード線ＷＲ、プリチャージ用の電圧線ＷＲＰ、及び、メモリセル１０２のワード線ＷＬの３本を、活性レベルであるＶＰＰ（又はそれに近い電圧＞ＶＤＤ：正）と、非活性レベルであるＶＢＢ（負）で駆動する必要があると考えられる。この両電圧を供給する電源の電流効率は低く、読み出し動作時に消費される電力全体の４割以上を占め、最大比率項目になっている。記憶回路を有する半導体装置において、消費電力を低減可能な技術が望まれる。
【０００７】
また、メモリセル１０２の読出し動作時に、ＢＮの電位はΔＶだけ上昇する。ここで、センスアンプ１０６の低電圧動作の限界は、センスアンプ１０６内のＰＭＯＳトランジスタＱ１、Ｑ３に印加されるゲート電圧が、そのトランジスタの閾値電圧Ｖｔｈに対して十分に高いか否かで決まる。ここで、印加されるゲート電圧は（ＶＤＤ−ΔＶ）であるから、（ＶＤＤ−ΔＶ）＞ＶｔｈがＰＭＯＳトランジスタＱ１、Ｑ３の動作限界となる。ここで、ＤＲＡＭ内蔵の半導体集積回路では、論理回路の電源電圧ＶＤＤの低電圧化で、消費電力の低減を図っている。その場合、ＶＤＤが低くなると、（ＶＤＤ−ΔＶ）がＶｔｈに近づくため、センスアンプ１０６の動作速度が低下するおそれがある。また、ＶＤＤが低くなると、ΔＶの影響が大きくなるため、ΔＶのばらつきが動作の安定に影響するおそれがある。ΔＶは、製造ばらつきの影響を受け易いＣｂ／Ｃｓの変動で変化するからである。記憶回路を有する半導体装置において、電源電圧を低電圧化しつつ、読み出し動作を安定的に行うことが可能な技術が求められる。
【課題を解決するための手段】
【０００８】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体装置は、メモリセル（２）と、プリチャージ回路（８）と、負電位供給回路（３，４）と、センスアンプ（６）とを具備する。メモリセル（２）は、第１ビット線（ＢＴ）に接続され、データを記憶する。プリチャージ回路（８）は、第１ビット線（ＢＴ）と第２ビット線（ＢＮ）とに接続され、第１ビット線（ＢＴ）及び第２ビット線（ＢＮ）を接地電位にプリチャージする。負電位供給回路（３、４）は、第１ビット線（ＢＴ）に接続され、第１ビット線（ＢＴ）に負電位（−ΔＶ）を印加する。センスアンプ（６）は、第１ビット線（ＢＴ）と第２ビット線（ＢＮ）とに接続され、第１ビット線（ＢＴ）の第１電位（＋ΔＶ又は−ΔＶ）と第２ビット線（ＢＮ）の第２電位（０）との差に基づいて、データを読み出す。負電位（−ΔＶ）の絶対値は、第１電位と第２電位との差電位よりも小さい。
【００１０】
本発明では、負電位供給回路（３，４）により、第１ビット線（ＢＴ）に負電位（−ΔＶ：その絶対値は、第１電位と第２電位との差電位よりも小さい）を与える。そのため、その後にメモリセル（２）を第１ビット線（ＢＴ）に接続したとき、メモリセル（２）が電荷を蓄積していない場合には第１ビット線（ＢＴ）の電位はそのまま（−ΔＶ）、メモリセル（２）が電荷を蓄積している場合には第１ビット線（ＢＴ）の電位は上昇（例示：＋ΔＶ）となる。このとき、この第１ビット線（ＢＴ）の電位（−ΔＶ又は＋ΔＶ）と、第２ビット線（ＢＮ）の電位（ＧＮＤ：プリチャージ回路（８）で接地電位になっている）とをセンスアンプ（６）で比較することで、データを読み出すことができる。
【００１１】
また、本発明では、センスアンプ（６）内のＰＭＯＳトランジスタ（Ｑ１、Ｑ３）に印加されるゲート電圧は、ΔＶを含まず、ＶＤＤとなる。従って、ＶＤＤが低くなった場合でも、ΔＶに影響されず、ＰＭＯＳトランジスタ（Ｑ１、Ｑ３）の動作限界を広くすることができる。それにより、動作速度の低下を抑制することが出来る。加えて、ＶＤＤが低くなった場合でも、製造ばらつきによるΔＶの変動の影響がなく、読み出し動作を安定的に行うことができる。
【００１２】
更に、本発明では、ダミーセルや、ダミーセル用の高電圧駆動トランジスタを用いず、ビット線に負電位（−ΔＶ）を印加する負電位供給回路（３、４）を用いている。従って、ダミーセルの読み出し用のダミーワード線ＷＲ、及びプリチャージ用の電圧線ＷＲＰを、ＶＰＰ／ＶＢＢで駆動する必要がない。そのため、特開２００４−２６５５３３号公報の半導体記憶回路に比較して、消費電力を著しく低減することが可能となる。
【００１３】
また、本発明の半導体装置は、メモリセル（２）と、ネガティブキッカー回路（４）と、第２ビット線（ＢＮ）と、プリチャージ回路（８）と、センスアンプ回路（６）と、ワード線制御回路（３、５）とを具備する。メモリセル（２）は、第１ビット線（ＢＴ）と第１ワード線（ＷＬ）とに結合する。ネガティブキッカー回路（４）は、第１ビット線（ＢＴ）と第２ワード線（ＷＫ）とに結合する。第２ビット線（ＢＮ）は、第１ビット線（ＢＴ）と対をなす。プリチャージ回路（８）は、第１ビット線（ＢＴ）と第２ビット線（ＢＮ）を接地電位にプリチャージする。センスアンプ回路（６）は、第１ビット線（ＢＴ）と第２ビット線（ＢＮ）の差電位を増幅する。ワード線制御回路（３、５）は、第１ワード線（ＷＬ）が非選択電位から選択電位へと遷移する第１ワード線電位勾配に対して反対の第２ワード線電位勾配で前記第２ワード線（ＷＫ）の電位を遷移させる。
【００１４】
また、本発明では、ワード線制御回路（３、５）により、第１ワード線（ＷＬ）が選択電位へ遷移しつつ、前記第２ワード線（ＷＫ）が逆位相で非選択電位へ遷移するので、ネガティブキッカー回路（４）が第１ビット線（ＢＴ）に負電位（−ΔＶ）を与えることができる。そのため、メモリセル（２）が電荷を蓄積していない場合には第１ビット線（ＢＴ）の電位はそのまま（−ΔＶ）、メモリセル（２）が電荷を蓄積している場合には第１ビット線（ＢＴ）の電位は上昇（例示：＋ΔＶ）となる。このとき、センスアンプ回路（６）により第１ビット線（ＢＴ）と第２ビット線（ＢＮ）の差電位を増幅することで、データを読み出すことができる。
【００１５】
また、本発明は、半導体装置の動作方法である。ここで、前記半導体装置は、上記段落に記載されている。半導体装置の動作方法は、読出し動作時に、前記プリチャージ回路（８）が、前記第１ビット線（ＢＴ）及び前記第２ビット線（ＢＮ）を前記接地電位にプリチャージするステップと；前記負電位供給回路（３、４）が、前記第１ビット線（ＢＴ）に前記負電位（−ΔＶ）を印加するステップと；前記センスアンプ（６）が、前記メモリセル（２）が前記第１ビット線（ＢＴ）に接続されて前記第１電位が変化したとき、変化した前記第１電位と前記第２電位との差に基づいて前記データを読み出すステップとを具備する。前記負電位（−ΔＶ）の絶対値は、電荷を蓄積した前記メモリセル（２）が前記第１ビット線（ＢＴ）に接続されたときの前記第１電位の変化分の半分（ΔＶ）と同程度である。
【００１６】
本発明においても、上記半導体装置において説明がなされた作用・効果と同様の作用・効果を得ることが出来る。
【発明の効果】
【００１７】
本発明により、記憶回路を有する半導体装置において、消費電力を低減することが可能となる。
記憶回路を有する半導体装置において、電源電圧を低電圧化しつつ、読み出し動作を安定的に行うことが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態に係る半導体装置及びその動作方法に関して、添付図面を参照して説明する。ここでは、半導体装置について、その半導体装置に含まれるＤＲＡＭに用いられる回路について説明する。
【００１９】
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。この半導体装置１は、メモリセル２と、ワード線デコーダ５と、プリチャージ回路８と、電位生成回路３及びネガティブキッカー回路４と、センスアンプ６とを具備している。ここでは、一組のビット線のペアのみについて、代表して図示し、説明する。
【００２０】
メモリセル２は、第１ビット線ＢＴ及び第２ビット線ＢＮのいずれか一方に接続され、データを記憶する。メモリセル２は、セルキャパシタ１１と、セルトランジスタＱｃとを備える。セルキャパシタ１１は、静電容量Ｃｓのキャパシタであり、データに対応した電荷を蓄積し、一方の端子をＨＶＤＤ（１／２・ＶＤＤ）の電源に接続されている。セルトランジスタＱｃは、メモリセル２を選択する第１ワード線ＷＬ（ＷＬ０、ＷＬ１、…）にゲートを、セルキャパシタ１１の他端にソース／ドレインの一方を、第１ビット線ＢＴにソース／ドレインの他方をそれぞれ接続されている。なお、図中では、第１ビット線ＢＴ及び第２ビット線ＢＮのいずれにも、一つのメモリセル２が記載されているが、本発明はそれに限定されるものではなく、両ビット線の各々に複数のメモリセル２が接続されていても良い。
【００２１】
ワード線デコーダ５は、複数の第１ワード線ＷＬ（ＷＬ０、ＷＬ１、…）に接続されている。ワード線デコーダ５は、複数の第１ワード線ＷＬから選択第１ワード線ＷＬを選択し、その選択第１ワード線ＷＬに所定の電圧ＶＰＰを印加する。ワード線デコーダ５は、選択第１ワード線ＷＬについて、第１ワード線電位勾配で、非選択電位（例示：ＶＢＢ）から選択電位（例示：ＶＰＰ）へと遷移させる。そのとき、後述されるように、電位生成回路３は、第１ワード線電位勾配に対して反対の第２ワード線電位勾配で選択第２ワード線の電位を選択電位（例示：ＶＤＤ）から非選択電位（ＧＮＤ）へ遷移させる。ワード線デコーダ５と電位生成回路３とはワード線を制御するワード線制御回路とみなすこともできる。なお、図示されないが、複数の第１ビット線ＢＴと複数の第２ビット線ＢＮの選択・制御を行うビット線でコーダを有していることはいうまでもない。
【００２２】
プリチャージ回路８は、第１ビット線ＢＴと第２ビット線ＢＮとに接続され、第１ビット線ＢＴ及び第２ビット線ＢＮを接地電位にプリチャージする。プリチャージ回路８は、第１トランジスタＱ１１、第２トランジスタＱ１２、及び第３トランジスタＱ１３を備える。第１トランジスタＱ１１は、プリチャージ回路８を活性化するプリチャージ線ＰＤＬにゲートを、第１ビット線ＢＴにソース／ドレインの一方を、第２ビット線ＢＮにソース／ドレインの他方をそれぞれ接続されている。第２トランジスタＱ１２は、プリチャージ線ＰＤＬにゲートを、第１ビット線ＢＴにソース／ドレインの一方をそれぞれ接続されている。第３トランジスタＱ１３は、プリチャージ線ＰＤＬにゲートを、第２トランジスタＱ１２のソース／ドレインの他方にソース／ドレインの一方を、第２ビット線ＢＮにソース／ドレインの他方をそれぞれ接続されている。
【００２３】
電位生成回路３は、複数の第２ワード線ＷＫに接続されている。この例では、二本の第２ワード線ＷＫ０、ＷＫ１に接続されている。電位生成回路３は、複数の第２ワード線ＷＫから選択第２ワード線ＷＫを選択し、その選択第２ワード線ＷＫについて、所定の電圧（例示：ＧＮＤ）から選択電位（例示：ＶＤＤ）へと遷移させる。すなわち、電位生成回路３は、第２ワード線ＷＫ０を介して、第１ビット線ＢＴに接続されたネガティブキッカー回路４に所定の電位（例示：ＶＤＤ）を供給する。同様に、電位生成回路３は、第２ワード線ＷＫ１を介して、第２ビット線ＢＮに接続されたネガティブキッカー回路４に所定の電位（例示：ＶＤＤ）を供給する。電位生成回路３は、全ビット線に共通でも良いし、個別に又は複数本のビット線ごとに設けられても良い。また、他の素子に電源電圧を供給する回路を共用しても良い。
【００２４】
ネガティブキッカー回路４は、第１ビット線ＢＴ及び第２ビット線ＢＮの各々について少なくとも一個ずつ接続されている。第１ビット線ＢＴに接続されたネガティブキッカー回路４は、電位生成回路３で生成された電位を用いて、第１ビット線ＢＴに負電位（−ΔＶ）を印加する。同様に、第２ビット線ＢＮに接続されたネガティブキッカー回路４は、電位生成回路３で生成された電位を用いて、第２ビット線ＢＮに負電位（−ΔＶ）を印加する。ネガティブキッカー回路４は、例えば、負電位キャパシタ１２である。負電位キャパシタ１２は、静電容量Ｃｋのキャパシタであり、一方の端子を電位生成回路３に接続された第２ワード線に、他方の端子を第１ビット線ＢＴにそれぞれ接続されている。負電位（−ΔＶ）の絶対値は、第１電位と第２電位との差電位よりも小さい。負電位（−ΔＶ）の絶対値は、電荷を蓄積したメモリセル２がビット線（ＢＴ、ＢＮ）に接続されたときの当該ビット線の電位の変化分の半分（ΔＶ）と同程度であることがより好ましい。
【００２５】
例えば、負電位キャパシタ１２の静電容量Ｃｋは、セルキャパシタ１１の静電容量Ｃｓの概ね半分に設定することができる（Ｃｋ＝Ｃｓ／２）。その場合、電位生成回路３は、センスアンプ６に供給される電源電圧ＶＤＤと同じ電位を負電位キャパシタＣｋに印加する。Ｃｋ＝Ｃｓ／２の負電位キャパシタ１１は、例えば、セルキャパシタ１２と同じものを２個直列に接続して作ることができる。
【００２６】
なお、電位生成回路３及びネガティブキッカー回路４は、併せて、第１ビット線及び第２ビット線の各々に負電位を印加するという負電位供給回路と見ることもできる。また、ネガティブキッカー回路４は、既述のように、第１ビット線ＢＴ及び第２ビット線ＢＮの各々について少なくとも一個ずつ設けられていれば良い。すなわち、例えば、第１ビット線ＢＴに接続されたネガティブキッカー回路４の数は、第１ビット線ＢＴに接続されたメモリセル２の数よりも少なくて良い。それにより、図３の例では、一本のビット線当たり最低一つのキャパシタを設ければよく、負電位の供給用の回路に用いる面積を抑制することができる。
【００２７】
センスアンプ６は、第１ビット線ＢＴと第２ビット線ＢＮとに接続され、第１ビット線ＢＴの第１電位と第２ビット線ＢＮの第２電位との差に基づいて、メモリセル２のデータを読み出す。センスアンプ６は、センスアンプの一例を示す回路図である。センスアンプ６はトランジスタＱ１〜Ｑ６を備える。トランジスタＱ５（ＰＭＯＳトランジスタ）のソースに、センスアンプ制御線ＳＥを介してＨｉｇｈ側の電源電圧ＶＤＤ（例示：１．０Ｖ）が制御回路（図示されず）から供給される。また、トランジスタＱ６（ＮＭＯＳトランジスタ）のソースに接地電圧ＧＮＤ（例示：０Ｖ）が供給される。トランジスタＱ５、Ｑ６のゲートには、センスアンプ６の動作を制御する信号φｓ、／φｓが制御回路から供給される。トランジスタＱ２（ＮＭＯＳトランジスタ），Ｑ１（ＰＭＯＳトランジスタ）は、直列接続され、ゲートを第２ビット線ＢＮ及びトランジスタＱ４（ＮＭＯＳトランジスタ）とＱ３（ＰＭＯＳトランジスタ）との接続点に、トランジスタＱ２のソースをトランジスタＱ６のドレインに、トランジスタＱ１のソースをトランジスタＱ５のドレインにそれぞれ接続されている。トランジスタＱ４，Ｑ３は、直列接続され、ゲートを第１ビット線ＢＴ及びトランジスタＱ２とトランジスタＱ１の接続点に、トランジスタＱ４のソースをトランジスタＱ６のドレインに、トランジスタＱ３のソースをトランジスタＱ５のドレインにそれぞれ接続されている。センスアンプ６は、一組のビット線ＢＴ、ＢＮごとに、それらの間に設けられている。
【００２８】
ワード線デコーダ５と電位生成回路３により、第１ワード線ＷＬが選択電位へ遷移しつつ、第２ワード線（ＷＫ）が逆位相で非選択電位へ遷移するので、ネガティブキッカー回路４が第１ビット線ＢＴに負電位（−ΔＶ）を与えることができる。そのため、メモリセル２が電荷を蓄積していない場合には第１ビット線ＢＴの電位はそのまま（−ΔＶ）、メモリセル２が電荷を蓄積している場合には第１ビット線ＢＴの電位は上昇（例示：＋ΔＶ）となる。このとき、センスアンプ６により第１ビット線ＢＴと第２ビット線ＢＮの差電位を増幅することで、データを読み出すことができる。
【００２９】
図４は、本発明の第１の実施の形態に係る半導体装置の動作を示すタイミングチャートである。ここでは、第１ワード線ＷＬ０のメモリセル２を読み出す場合について説明する。プリチャージ期間（ワード選択期間の前も同様）において、電位生成回路３により第２ワード線電圧線ＷＫ０が活性（ＶＤＤ）になり、ネガティブキッカー回路４の負電位キャパシタ１２（Ｃｋ＝Ｃｓ／２）が充電される。このとき、第２ワード線ＷＫ０側が「＋」であり、第１ビット線ＢＴ側が「−」である。蓄積される電荷は、ＶＤＤ・Ｃｓ／２である。また、プリチャージ線ＰＤＬが活性（ＶＤＤ）になり、第１および第２のビット線ＢＴ、ＢＮがプリチャージ回路８により接地電圧（ＧＮＤ）にプリチャージされる。その後、プリチャージ線ＰＤＬが非活性（ＧＮＤ）になり、プリチャージ回路８がオフになり、プリチャージが終了する。
【００３０】
その後、ワード選択期間において、電位生成回路３は、第１ワード線電位勾配に対して反対の第２ワード線電位勾配で第２ワード線ＷＫ０の電位を活性（ＶＤＤ）から非活性（ＧＮＤ）へ遷移させる。第２ワード線ＷＫ０が非活性（ＧＮＤ）になり、負電位キャパシタ１２の第１ビット線ＢＴ側の「−」電荷が開放される。その結果、第１ビット線ＢＴの電位は、ΔＶ＝（ＶＤＤ・Ｃｓ／２）／Ｃｂ分だけマイナスとなる。ただし、Ｃｂはビット線の静電容量である。一方、それと同時に、ワード線デコーダ５は、第１ワード線ＷＬ０について、第１ワード線電位勾配で、非活性（ＶＢＢ）から活性（ＶＰＰ）へと遷移させる。第１ワード線ＷＬ０が活性（ＶＰＰ）になり、トランジスタＱｃを介してセルキャパシタ１１（Ｃｓ）の電荷が第１ビット線ＢＴに供給される。その結果、（１）セルキャパシタ１１にデータに対応して電荷が蓄積されていた場合（電荷：ＶＤＤ・Ｃｓ）、第１ビット線ＢＴの電位は、ΔＶ０＝（ＶＤＤ・Ｃｓ）／Ｃｂ＝２ΔＶ分だけプラスとなる。したがって、第１ビット線ＢＴの電位ＢＴ（Ｈ）は、−ΔＶ＋２ΔＶ＝ΔＶとなる。一方、（２）セルキャパシタ１１にデータに対応して電荷が蓄積されていない場合（電荷：０）、第１ビット線ＢＴの電位は、ΔＶ０＝０／Ｃｂ＝０で変動しない。したがって、第１ビット線ＢＴの電位ＢＴ（Ｌ）は、−ΔＶ＋０＝−ΔＶとなる。このとき、参照側の第２ビット線ＢＮの電位は、プリチャージにより、ＧＮＤ（接地電位）のままである。すなわち、第２ビット線ＢＮの電位はＢＴ（Ｈ）とＢＴ（Ｌ）との中間になっている。その後、センスアンプ６が活性（ＳＥ：ＶＤＤ）になる。その結果、第１ビット線ＢＴの電位がＢＴ（Ｈ）の場合、ＢＴ（Ｈ）はＶＤＤに、ＢＮはＢＮ（Ｈ）＝ＧＮＤになる。一方、第１ビット線ＢＴの電位がＢＴ（Ｌ）の場合、ＢＴ（Ｌ）はＧＮＤになり、ＢＮはＢＮ（Ｌ）＝ＶＤＤになる。
【００３１】
以上のような半導体装置の動作方法により、メモリセル２のデータを読み出すことができる。
【００３２】
図５は、図４の動作における図３のセンスアンプのＮＭＯＳトランジスタを示す断面図である。この図は、ワード選択期間の初期において、ＢＴ（Ｌ）が−ΔＶとなる時点でのセンスアンプ６のＮＭＯＳトランジスタＱ２（、Ｑ４）の様子を示している。図に示されるように、この時点では、Ｐ−ｗｅｌｌが０Ｖ（ＧＮＤ）で、ドレイン（Ｎ拡散層）が−ΔＶとなる。すなわち、このＰＮ接合は順方向バイアスになっている。したがって、ＰＮ接合がオンになり電流Ｉが流れる可能性が考えられる。しかし、この半導体装置では、ＶＤＤは低電圧化されている。例えば、ＶＤＤは１．０Ｖ程度である。その場合、−ΔＶは最大でも−０．１Ｖ程度となる。そのため、ＰＮ接合はオンにならず、電流が流れることはない。
【００３３】
また、セルトランジスタＱｃの第１ビット線ＢＴに対するディスターブにおけるオフ電流を抑制するためには、セルトランジスタＱｃの閾値電圧を適切化する必要がある。例えば、ＶＤＤ＝約１．０Ｖの場合、閾値電圧＝約０．８〜０．９Ｖが好ましい。それにより、セルキャパシタ１１からの電荷のリークを抑制することができる。
【００３４】
図６Ａ及び図６Ｂは、それぞれ図４及び図２のタイミングチャートの一部を示す概略図である。図６Ｂに示されるように、特開２００４−２６５５３３号公報の半導体記憶回路では、センスアンプの電源電圧はＶＤＤであり、参照側のビット線ＢＮの電圧はΔＶとなるので、センスアンプ内のＰＭＯＳトランジスタＱ１、Ｑ３に印加されるゲート電圧はＶ２＝（ＶＤＤ−ΔＶ）となる。一方、図６Ａに示されるように、本発明の半導体装置では、センスアンプの電源電圧はＶＤＤであり、参照側のビット線ＢＮの電圧は０となるので、センスアンプ内のＰＭＯＳトランジスタＱ１、Ｑ３に印加されるゲート電圧はＶ１＝ＶＤＤとなる。
【００３５】
すなわち、本発明では、内蔵ＤＲＡＭを有する半導体集積回路（半導体装置）において、システム全体の低電圧化により、電源電圧ＶＤＤが低くなった場合でも、ＰＭＯＳトランジスタＱ１、Ｑ３の動作限界をΔＶ（＝Ｖ１−Ｖ２）の分だけ広くすることができる。それにより、動作速度の低下を抑制することが出来る。加えて、電源電圧ＶＤＤが低くなった場合でも、製造ばらつきで変動するＣｂ／Ｃｓに基づくΔＶの影響がＶ１にはないので、製造ばらつきに影響されずに読み出し動作を安定的に行うことができる。
【００３６】
本発明では、グランドプリチャージ方式を実現するために用いられる電位生成回路３及びネガティブキッカー回路４は、第１ワード線ＷＬとは逆位相でＶＤＤ振幅で動かされている。すなわち、最大電位振幅を有し消費電力の大きなＶＰＰ電位を用いる信号線が、特開２００４−２６５５３３号公報の半導体記憶回路に比較して減少している。したがって、アクティブ電流を大幅に低減することができる。その結果、半導体装置としての消費電力を低減することができる。
【００３７】
特に、本発明の半導体装置としての内蔵ＤＲＡＭを有する半導体集積回路では、システム全体の低電圧化により電源電圧が低くなる場合であっても、ＤＲＡＭでの高速動作が可能であり、消費電力の増加も抑制することができる。
【００３８】
（第２の実施の形態）
図７は、本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。この半導体装置１は、メモリセル２と、ワード線デコーダ５と、プリチャージ回路８と、電位生成回路３及びネガティブキッカー回路４と、センスアンプ６とを具備している。本実施の形態では、基本的な構成は第１の実施の形態（図３）と同様である。ただし、電位生成回路３及びネガティブキッカー回路４の詳細構成が第１の実施の形態と異なる。
【００３９】
すなわち、ネガティブキッカー回路４の負電位キャパシタ１２の静電容量Ｃｋは、セルキャパシタ１１の静電容量Ｃｓと概ね同じに設定する（Ｃｋ＝Ｃｓ）。その場合、電位生成回路３は、センスアンプ６に供給される電源電圧ＶＤＤの半分（ＶＤＤ／２）の電位を負電位キャパシタＣｋに印加する。Ｃｋ＝Ｃｓの負電位キャパシタは、例えば、セルキャパシタと同じものを用いることができる。電源電圧ＶＤＤの半分（ＶＤＤ／２）の電位は、例えば、セルキャパシタに印加する電位を用いることができる。
【００４０】
その他の機能やその他の構成については、第１の実施の形態と同様であるのでその説明を省略する。
【００４１】
図８は、本発明の第２の実施の形態に係る半導体装置の動作を示すタイミングチャートである。本実施の形態では、基本的な動作は第１の実施の形態（図４）と同様である。ただし、電位生成回路３の詳細動作が第１の実施の形態と異なる。
【００４２】
すなわち、電位生成回路３は、ネガティブキッカー回路４の負電位キャパシタ１２へ電源電圧ＶＤＤの半分（ＶＤＤ／２）の電位を印加する。この場合でも、負電位キャパシタ１２の静電容量ＣｋがＣｓであるため、負電位キャパシタ１２に蓄積される電荷はＶＤＤ／２・Ｃｓであり、第１の実施の形態と同じである。従って、第１の実施の形態と同じ動作を行うことができる。
【００４３】
本実施の形態においても、第１の実施の形態と同様の効果を得ることが出来る。加えて、負電位キャパシタ１２が、メモリセル２のセルキャパシタ１１と同じであるため、形状による静電容量の相対誤差が生じない。また、電位生成回路３としての電源電圧ＶＤＤの半分（ＶＤＤ／２）の電位は、セルキャパシタ１１に印加する電位を用いることができるので、電源を共用することができる。
【００４４】
なお、本実施例では、ビット線に係る静電容量がＣｂ＋２Ｃｓとなり、第１の実施の形態と比較してＣｓ分だけ重たくなる。しかし、ビット線の静電容量Ｃｂが支配的な一般的な状態であれば、Ｃｂ＞＞Ｃｓなので、その影響（例示：ΔＶの減少）は小さいと考えられる。
【００４５】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００４６】
【図１】図１は特開２００４−２６５５３３号公報の半導体記憶回路を示す回路図である。
【図２】図２は特開２００４−２６５５３３号公報の半導体記憶回路の動作を示すタイミングチャートである。
【図３】図３は本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。
【図４】図４は本発明の第１の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【図５】図５は図４の動作における図３のセンスアンプのＮＭＯＳトランジスタを示す断面図である。
【図６Ａ】図６Ａはそれぞれ図４のタイミングチャートの一部を示す概略図である。
【図６Ｂ】図６Ｂはそれぞれ図２のタイミングチャートの一部を示す概略図である。
【図７】図７は本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。
【図８】図８は本発明の第２の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【符号の説明】
【００４７】
１、    半導体装置
２、１０２    メモリセル
３    電位生成回路
４    ネガティブキッカー回路
５    ワード線デコーダ
６、１０６    センスアンプ
８、１０８    プリチャージ回路
１１    セルキャパシタ
１２    負電位キャパシタ
１０１    半導体記憶回路
１０４    ダミーセル
１１１    第１のキャパシタ
１１２    第２のキャパシタ
【図１】
2010097644.tif 000003
【図２】
2010097644.tif 000004
【図３】
2010097644.tif 000005
【図４】
2010097644.tif 000006
【図５】
2010097644.tif 000007
【図６Ａ】
2010097644.tif 000008
【図６Ｂ】
2010097644.tif 000009
【図７】
2010097644.tif 000010
【図８】
2010097644.tif 000011