(57)【要約】【課題】半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置を提供する。【解決手段】半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７と、ポリシリコン膜７に接触するように設けられたゲート絶縁膜１７と、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に設けられたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ソース領域９およびドレイン領域１３は、ポリシリコン膜７の頂面７ａからポリシリコン膜７の底面７ｃにまで達して形成されている。【選択図】図１
2010206214.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する基板と、
前記主表面上に設けられ、チャネル領域と、前記チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、５０ｎｍを超え１５０ｎｍ以下の厚みを有する半導体膜と、
前記半導体膜に接触するように設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に向い合う位置に設けられたゲート電極とを備え、
前記ソース領域および前記ドレイン領域は、前記半導体膜の頂面から前記半導体膜の底面にまで達して形成されている、半導体装置。
【請求項２】
主表面を有する基板と、
前記主表面上に設けられ、チャネル領域と、前記チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、５０ｎｍを超え１５０ｎｍ以下の厚みを有する半導体膜と、
前記半導体膜に接触するように設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に向い合う位置に設けられたゲート電極とを備え、
前記ソース領域および前記ドレイン領域は、前記半導体膜の厚さ方向に沿って濃度が変化する不純物を含み、
前記不純物の濃度のピーク値は、前記半導体膜の頂面と底面との間に位置して存在し、前記半導体膜の底面における前記不純物の濃度は、４×１０２０／ｃｍ３以下である、半導体装置。
【請求項３】
主表面を有する基板と、
前記主表面上に設けられ、チャネル領域と、前記チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、５０ｎｍを超え１５０ｎｍ以下の厚みを有する半導体膜と、
前記半導体膜に接触するように設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に向い合う位置に設けられたゲート電極とを備え、
前記ソース領域および前記ドレイン領域には、前記半導体膜の頂面から開口され、前記半導体膜の内部に底面を有するコンタクトホールが形成されており、さらに、
前記コンタクトホールを充填する導電体膜を備え、
前記ソース領域および前記ドレイン領域は、前記半導体膜の厚さ方向に沿って濃度が変化する不純物を含み、前記不純物の濃度のピーク値が存在する位置は、前記コンタクトホールの底面が存在する位置にほぼ一致している、半導体装置。
【請求項４】
前記不純物の濃度のピーク値は、１×１０２０／ｃｍ３以上である、請求項２または３に記載の半導体装置。
【請求項５】
主表面を有する基板と、
前記主表面上に設けられ、チャネル領域と、前記チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、５０ｎｍを超え１５０ｎｍ以下の厚みを有する半導体膜と、
前記半導体膜上に設けられ、前記半導体膜を覆うゲート絶縁膜と、
前記半導体膜上に設けられ、前記ゲート絶縁膜を介して前記チャネル領域に向い合う位置に形成されたゲート電極とを備え、
前記半導体膜は、頂面および底面と、前記頂面から前記底面にまで連なる側面とを有し、前記底面と前記側面とがなす角度は、５°以上４５°以下である、半導体装置。
【請求項６】
前記ゲート絶縁膜は、１０ｎｍ以上１００ｎｍ以下の厚みを有する、請求項５に記載の半導体装置。
【請求項７】
前記半導体膜は、７５ｎｍを超え１２５ｎｍ以下の厚みを有する、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記基板は、ガラス基板または石英基板である、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体膜は、多結晶シリコンを含む、請求項１から８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的には、半導体装置に関し、より特定的には、たとえば表示デバイスに用いられる薄膜トランジスタ（ＴＦＴ：thin film transistor）に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタおよびその製造方法が、たとえば特開２００１−３４５４４８号公報に開示されている（特許文献１）。特許文献１に開示された薄膜トランジスタは、無アルカリガラス基板と、そのガラス基板上に形成された窒化シリコン膜と、窒化シリコン膜上に形成され、膜中にチャネル領域およびソース／ドレイン領域が設けられた多結晶シリコン膜と、多結晶シリコン膜上に設けられた酸化シリコン膜（ゲート絶縁膜）を介して形成されたゲート電極と、ゲート電極を覆うように形成された酸化シリコン層からなる絶縁層とを備える。絶縁層には、ソース／ドレイン領域に達するコンタクトホールが形成されており、そのコンタクトホールには、ソース／ドレイン電極となる金属が充填されている。
【０００３】
この薄膜トランジスタが備える多結晶シリコン膜は、まずガラス基板上にアモルファスシリコン膜を形成し、エキシマレーザによる瞬時加熱によりそのアモルファスシリコン膜を多結晶化することによって形成されている。このようにして得られた多結晶シリコン膜の厚みは、５０ｎｍである。
【０００４】
薄膜トランジスタの動作について説明すると、たとえば薄膜トランジスタがｎ型である場合、ゲート電極に正の電圧（たとえば、５Ｖ）、ドレイン電極に正の電圧（たとえば、５Ｖ）を印加し、ソース電極を接地すると、ドレイン領域およびソース領域間にドレイン電流が流れる。
【０００５】
また別に、高移動度の薄膜トランジスタを実現するために、結晶性に優れた多結晶珪素膜を形成することを目的としたレーザ熱処理方法が、特開２０００−２６０７３１号公報に開示されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−３４５４４８号公報
【特許文献２】特開２０００−２６０７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示された薄膜トランジスタでは、チャネル領域やソース／ドレイン領域が設けられる多結晶シリコン膜の厚みが５０ｎｍと薄く形成されている。したがって、薄膜トランジスタを動作させた場合にドレイン電流が流れる領域は、この薄く形成された膜中に限定されることとなる。このため、たとえば、ゲート幅が１０μｍのｎ型薄膜トランジスタの場合、オン電流（ゲート電極およびドレイン電極にそれぞれ５Ｖを印加した場合に流れるドレイン電流）は、０．１ｍＡとなり、低い値のオン電流しか得ることができない。
【０００８】
また、多結晶シリコン膜の厚みが小さいと、絶縁層にコンタクトホールを形成する際に、コンタクトホールが多結晶シリコン膜を突き抜けて形成されるおそれがある。この場合、ソース／ドレイン電極と多結晶シリコン膜との接触位置は、それぞれの電極の側壁のみとなる。また、多結晶シリコン膜の厚みが小さい場合、イオン注入時に多結晶シリコン膜の結晶が破壊されることを回避しようとすると、膜中の不純物濃度を高く設定することができない。これらの理由から、特許文献１に開示された薄膜トランジスタでは、ソース／ドレイン電極と多結晶シリコン膜との間のコンタクト抵抗が増大するという問題が発生する。
【０００９】
一方、厚みを大きくして多結晶シリコン膜を形成した場合、上述の問題は解決されるものの、膜中のダングリングボンドが増大することによって、トランジスタ特性が低下するという新たな問題が発生する。また加えて、多結晶シリコン膜を覆うようにゲート絶縁膜を形成する際、多結晶シリコン膜に対するゲート絶縁膜の被覆性が低下するという問題が発生する。この場合も、所望のトランジスタ特性を得ることができない。
【００１０】
そこでこの発明の目的は、上記の課題を解決することであり、半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明に従った半導体装置は、主表面を有する基板と、主表面上に設けられ、チャネル領域と、チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、５０ｎｍを超え１５０ｎｍ以下の厚みを有する半導体膜と、半導体膜に接触するように設けられたゲート絶縁膜と、ゲート絶縁膜を介して前記チャネル領域に向い合う位置に設けられたゲート電極とを備える。ソース領域およびドレイン領域は、半導体膜の頂面から半導体膜の底面にまで達して形成されている。
【発明の効果】
【００１２】
この発明に従えば、半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図６】図１中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図７】図１中に示す半導体装置の製造方法の第６工程を示す断面図である。
【図８】図１中に示す半導体装置の製造方法の第７工程を示す断面図である。
【図９】図１中に示す半導体装置の製造方法の第８工程を示す断面図である。
【図１０】ポリシリコン膜の厚みと、Ｓ係数およびオン電流との関係を示すグラフである。
【図１１】図１中に示す半導体装置の第１の変形例を示す断面図である。
【図１２】図１中に示す半導体装置の第２の変形例を示す断面図である。
【図１３】この発明の実施の形態２における効果を説明するための半導体装置の概略図である。
【図１４】この発明の実施の形態３における半導体装置において、ポリシリコン膜の厚み方向における位置と、各位置に含まれる不純物の濃度との関係を示すグラフである。
【図１５】この発明の実施の形態４における半導体装置を示す断面図である。
【図１６】この発明の実施の形態５における半導体装置を示す断面図である。
【図１７】ポリシリコン膜の側面のテーパ角αとゲート耐圧との関係を示すグラフである。
【発明を実施するための形態】
【００１４】
この発明の実施の形態について、図面を参照して説明する。
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１中に示す半導体装置は、たとえば液晶ディスプレイ（ＬＣＤ：liquid crystal display）に用いられるｎ型の薄膜トランジスタである。
【００１５】
図１を参照して、半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に順次積層されたＳｉＮ（窒化シリコン）膜３およびＳｉＯ２（酸化シリコン）膜５と、ＳｉＯ２膜５の頂面５ａ上に形成されたポリシリコン膜７と、ポリシリコン膜７を覆うように頂面５ａ上に形成されたゲート絶縁膜１７と、ゲート絶縁膜１７上に形成されたゲート電極２１とを備える。ポリシリコン膜７には、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されている。
【００１６】
ポリシリコン膜７の厚みＴは、５０ｎｍを超え１５０ｎｍ以下の範囲であり、本実施の形態では、１００ｎｍである。さらに好ましくは、ポリシリコン膜７の厚みＴは、７５ｎｍを超え１２５ｎｍ以下の範囲である。ポリシリコン膜７は、水素（Ｈ）を含み、その割合は、０．５原子％以上１０原子％以下の範囲である。本実施の形態では、ポリシリコン膜７に２原子％の割合で水素が含まれている。
【００１７】
ゲート絶縁膜１７上には、ゲート電極２１を覆うように層間絶縁膜２３が形成されている。層間絶縁膜２３およびゲート絶縁膜１７には、層間絶縁膜２３の頂面側から開口され、ソース領域９およびドレイン領域１３のそれぞれに達するコンタクトホール３１が形成されている。コンタクトホール３１には、ソース領域９およびドレイン領域１３のそれぞれに接触するコンタクトプラグ１９が充填されている。層間絶縁膜２３の頂面上には、配線２５が、コンタクトプラグ１９に接触して形成されている。なお図示しないが、層間絶縁膜２３には、ゲート電極２１と配線２５とを接続するコンタクトプラグも形成されている。
【００１８】
ガラス基板１には、コーニング社製１７３７が用いられている。ガラス基板１は、石英基板であっても良い。ＳｉＮ膜３およびＳｉＯ２膜５は水素を含む。ＳｉＮ膜３の厚みは、５０ｎｍであり、ＳｉＯ２膜５の厚みは、２００ｎｍである。ＳｉＮ膜３およびＳｉＯ２膜５は、ポリシリコン膜７の下地層として設けられており、下地層の厚みは、２００ｎｍ以上であることが好ましい。
【００１９】
この下地層は、ひとつに、ポリシリコン膜７に水素を供給するために形成されており、またひとつに、ガラス基板１中の不純物がポリシリコン膜７に拡散するのを防止するために形成されている。下地層の厚みを２００ｎｍ以上とすることで、ポリシリコン膜７に水素を安定して供給することができる。また、ポリシリコン膜７に対する不純物の拡散を確実に防止することができる。
【００２０】
このような機能を発揮するポリシリコン膜７の下地層は、ＳｉＮ膜３およびＳｉＯ２膜５に限られず、ＳｉＯＮ、ＳｉＣ、ＡｌＮおよびＡｌ２Ｏ３などの材料により形成されていても良い。また、下地層として２層構造を用いた場合について説明したが、これに限定されず、下地層は形成しなくても良いし、さらに多層の積層構造としても良い。
【００２１】
ポリシリコン膜７は、ＳｉＯ２膜５の頂面５ａに接触する底面７ｃと、底面７ｃの反対側に位置し、底面７ｃに対して平行に延在する頂面７ａとを有する。なお、前述のポリシリコン膜７の厚みＴは、頂面７ａと底面７ｃとの間の距離である。ポリシリコン膜７は、頂面７ａから底面７ｃに連なり、底面７ｃにほぼ直交するように延びる側面７ｂをさらに有する。ポリシリコン膜７を構成する多結晶の粒径は、０．５μｍ以上１μｍ以下である。
【００２２】
ポリシリコン膜７には、チャネル領域１１とソース領域９およびドレイン領域１３とのそれぞれの間に位置して、ＬＤＤ（lightly doped drain）領域１５が形成されている。ＬＤＤ領域１５は、ＬＤＤ領域１５およびゲート電極２１をそれぞれ主表面１ａ上に投影した場合に、互いが重なり合うことがないような位置に設けられている。ＬＤＤ領域１５は、チャネル領域１１とソース領域９およびドレイン領域１３とのそれぞれの間に発生する電界を緩和するために設けられている。ソース領域９、ドレイン領域１３およびＬＤＤ領域１５は、ポリシリコン膜７の頂面７ａから底面７ｃまでに渡って形成されている。
【００２３】
ソース領域９およびドレイン領域１３には、電気的活性不純物としてのリン（Ｐ）が、１０１９／ｃｍ３の濃度で含まれている。ＬＤＤ領域１５には、不純物がソース領域９およびドレイン領域１３よりも低い濃度で含まれており、本実施の形態では、リンが、１０１６／ｃｍ３の濃度で含まれている。ソース領域９およびドレイン領域１３に含まれるリンは、ソース領域９およびドレイン領域１３が設けられたポリシリコン膜７の膜中の全体に存在している。
【００２４】
さらに電界を緩和する必要がある場合は、チャネル領域１１とソース領域９およびドレイン領域１３とのそれぞれの間に位置して、ＧＯＬＤ（gate overlapped lightly doped drain）領域を形成しても良い。このＧＯＬＤ領域は、ＧＯＬＤ領域およびゲート電極２１をそれぞれ主表面１ａ上に投影した場合に、互いが重なり合うような位置に設けられる。ＧＯＬＤ領域には、不純物がソース領域９およびドレイン領域１３よりも低い濃度で含まれる。また、ＬＤＤ領域１５とＧＯＬＤ領域とを併用してポリシリコン膜７に形成しても良い。この場合、ＬＤＤ領域１５には、不純物がソース領域９およびドレイン領域１３よりも低い濃度で含まれ、ＧＯＬＤ領域には、不純物がＬＤＤ領域１５よりもさらに低い濃度で含まれる。
【００２５】
ゲート絶縁膜１７は、酸素（Ｏ）を含む絶縁材料から形成されており、本実施の形態では、ＳｉＯ２から形成されている。ゲート絶縁膜１７の厚みは、ゲート絶縁膜１７がポリシリコン膜７の頂面７ａに接触する位置において、８０ｎｍである。ゲート電極２１は、Ｃｒ（クロム）から形成されており、その厚みは２００ｎｍである。層間絶縁膜２３は、ＳｉＯ２から形成されており、その厚みは５００ｎｍである。
【００２６】
コンタクトホール３１は、ポリシリコン膜７の内部にまで達している。コンタクトホール３１の底面３１ｐと側壁の一部３１ｑとは、ポリシリコン膜７によって規定されている。配線２５は、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）およびＭｏからなる３層の積層体から形成されている。これら３層のそれぞれの厚みは、２０ｎｍ、５００ｎｍおよび２０ｎｍである。
【００２７】
なお、以上に挙げた膜を形成する材料やその寸法は、一例であり、本発明がこれに限定されることはない。
【００２８】
図２から図９は、図１中に示す半導体装置の製造方法の工程を示す断面図である。続いて、図２から図９および図１を用いて、図１中に示す半導体装置の製造方法について説明する。なお、説明を簡単にするため、図１中のＬＤＤ領域１５は形成されていないものとする。
【００２９】
図２を参照して、プラズマＣＶＤ（chemical vapor deposition）法を用いて、ガラス基板１の主表面１ａ上に、ＳｉＮ膜３、ＳｉＯ２膜５およびアモルファスシリコン膜４１を順に形成する。アモルファスシリコン膜４１は、その厚みが５０ｎｍを超え１５０ｎｍ以下の範囲となるように形成する。イオンドーピング法を用いて、Ｂ（ボロン）を所定のドーズ量でアモルファスシリコン膜４１に向けて注入する。
【００３０】
なお、アモルファスシリコン膜４１を形成した後、アモルファスシリコン膜４１に含まれるＨ（水素）濃度が２原子％以下となるように熱処理を実施しても良い。この場合、後に続くレーザアニール工程において、アモルファスシリコン膜が突沸してクラックが発生することを防止できる。
【００３１】
図３を参照して、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）のレーザ光をアモルファスシリコン膜４１に向けて照射する。この際、レーザ光は、所定の光学系を通過して線上のビームプロファイルに変換された後、アモルファスシリコン膜４１に向けて照射される。また、レーザ光の波長は、３５０ｎｍ以上８００ｎｍ以下であれば良い。このレーザアニール工程によって、アモルファスシリコン膜４１を多結晶化し、ポリシリコン膜７を形成する。
【００３２】
なお本実施の形態では、アモルファスシリコン膜４１の多結晶化にＹＡＧレーザを用いたが、これに限定されるものではない。たとえば、ＣＷレーザ（continuous-wave laser）を用いても良く、熱アニールを実施しても良い。熱アニールを実施する場合、Ｎｉ（ニッケル）などの触媒を使用すれば、より大きい粒径のポリシリコン膜を得ることができる。
【００３３】
図４を参照して、ポリシリコン膜７上に所定の開口パターンを有する図示しないレジスト膜を形成する。そのレジスト膜をマスクとしてポリシリコン膜７をエッチングし、ポリシリコン膜７を所定形状とする。その後、アッシング法を用いてレジスト膜を除去する。
【００３４】
図５を参照して、プラズマＣＶＤ法を用いて、ポリシリコン膜７を覆うゲート絶縁膜１７を形成する。次にスパッタリング法を用いて、ゲート絶縁膜１７上にゲート電極２１を形成するための金属膜を成膜する。図６を参照して、前の工程で形成した金属膜上に、所定の開口パターンを有するレジスト膜４２を形成する。レジスト膜４２をマスクとして金属膜をエッチングし、ゲート電極２１を形成する。
【００３５】
図７を参照して、アッシング法を用いてレジスト膜４２を除去する。イオンドーピング法を用いて、リンを所定のドーズ量でポリシリコン膜７に向けて注入する。このとき、ゲート電極２１がマスクとなり、リンがポリシリコン膜７の両端に注入されることによって、ポリシリコン膜７にソース領域９とドレイン領域１３とが形成される。
【００３６】
図８を参照して、ゲート絶縁膜１７上に、ゲート電極２１を覆う層間絶縁膜２３を形成する。図９を参照して、層間絶縁膜２３上に所定の開口パターンを有するレジスト膜４３を形成する。レジスト膜４３をマスクとして層間絶縁膜２３およびゲート絶縁膜１７にエッチングを行ない、ソース領域９およびドレイン領域１３にそれぞれ達するコンタクトホール３１を形成する。
【００３７】
図１を参照して、アッシング法を用いてレジスト膜４３を除去する。コンタクトホール３１を充填するコンタクトプラグ１９を形成する。層間絶縁膜２３上に所定形状を有する配線２５を形成する。配線２５を形成した後、水素流量：３×１０−３ｍ３／ｍｉｎ（＝３ＳＬＭ）、ＲＦパワー：１００Ｗ、圧力：１００Ｐａの条件下で、半導体装置を水素プラズマ雰囲気中に３０分間、晒した状態とする。
【００３８】
最後に、ポリシリコン膜７中のダングリングボンドを終端させるため、水素雰囲気中において、温度３００℃で６０分間程度の熱処理を実施する。これらの工程により、ポリシリコン膜７に含まれる水素の割合を、０．５原子％以上１０原子％以下の範囲に制御する。本実施の形態では、上記の条件により、水素の割合が２原子％に設定される。以上の工程により、図１中の半導体装置が完成する。
【００３９】
このように構成された図１中に示す半導体装置では、ポリシリコン膜７の厚みＴが５０ｎｍを超えるため、より大きいオン電流を得ることができる。また、ポリシリコン膜７の厚みＴが１５０ｎｍ以下であるため、サブスレッショルド特性が著しく低下するということがない。以下、実施例を参照しながら、この点に関して詳細な説明を行なう。
【００４０】
図１中に示す半導体装置を用いて、ゲート電極２１およびドレイン領域１３のそれぞれに印加する電圧であるゲート電圧およびドレイン電圧を５Ｖとしたときのソース領域９およびドレイン領域１３間に流れるドレイン電流の大きさを測定した。ポリシリコン膜７の厚みを１００ｎｍ、ゲート幅を１０μｍとする。結果、０．１８ｍＡのドレイン電流が測定され、比較的大きいオン電流が得られることを確認できた。
【００４１】
このようにポリシリコン膜７の厚みＴを５０ｎｍを超える大きさとすることで、ドレイン電流が流れる領域（面積）が増加するため、オン電流を増大させることができる。しかし、以下の理由から、ポリシリコン膜７の厚みＴを１５０ｎｍを超える値にすることはできない。
【００４２】
通常、トランジスタの性能を示す指標として、サブスレッショルド特性がある。このサブスレッショルド特性は、ゲート電圧がしきい値以下の領域において、ドレイン電流を１桁上げるのに必要なゲート電圧の増分であるＳ（サブスレッショルド）係数を用いて評価される。Ｓ係数が小さいほどサブスレッショルド特性が良好と判断される。図１中のポリシリコン膜７の厚みを変化させ、そのそれぞれの場合においてＳ係数およびドレイン電流を測定する試験を実施した。
【００４３】
図１０は、ポリシリコン膜の厚みと、Ｓ係数およびオン電流との関係を示すグラフである。図中に示す実線がＳ係数の値であり、点線がオン電流の値である。図１０を参照して、ポリシリコン膜の厚みが１００ｎｍ以下の場合、Ｓ係数は、ほぼ０．２Ｖ／ｄｅｃａｄｅの一定の値を示すが、厚みが１５０ｎｍでは、０．２６Ｖ／ｄｅｃａｄｅと若干増加し、厚みが２００ｎｍでは、０．４Ｖ／ｄｅｃａｄｅと著しく増加する。Ｓ係数の増加は、しきい値電圧の上昇を招くため、ポリシリコン膜の厚みが１５０ｎｍの場合では、しきい値電圧は２．６Ｖとなる。また、ポリシリコン膜の厚みが２００ｎｍの場合では、しきい値電圧は３．４Ｖとなる。
【００４４】
飽和領域において、ドレイン電流は、（ゲート電圧−しきい値電圧）の２乗の値に比例する。このため、ドレイン電流は、ゲート電圧およびドレイン電圧を５Ｖとしたとき、ポリシリコン膜７の厚みが２００ｎｍの場合ではかえって減少する結果となる。（ポリシリコン膜７の厚みが１５０ｎｍの場合、（ゲート電圧−しきい値電圧）の２乗は５．９５となり、２００ｎｍの場合、（ゲート電圧−しきい値電圧）の２乗は２．５６となる。）また、ポリシリコン膜７の厚みＴが１５０ｎｍを超える場合、ゲート電圧が５Ｖではチャネル領域１１の厚み方向の全体に渡って反転層が形成されなくなる。このため、ポリシリコン膜の厚みが１００ｎｍの場合に、ドレイン電流が最大となり、ポリシリコン膜７の厚みが１００ｎｍを超えるとドレイン電流は徐々に減少する。この現象は、以下の説明の通りに理解することができる。
【００４５】
Ｓ係数は、
Ｓ＝ｌｎ１０×ｋｔ／ｑ×（１＋Ｃｄ／Ｃｏｘ）
と表すことができる。ここで、ｋはボルツマン定数、ｔは絶対温度、Ｃｄはチャネルの空乏層容量、Ｃｏｘはゲート絶縁膜容量である。この式から分かるように、ポリシリコン膜７の厚みＴが大きくなるとチャネルの空乏層容量Ｃｄが増大するため、Ｓ係数は増加する。Ｓ係数の増加は、しきい値電圧の上昇を招き、これによってゲート電圧およびドレイン電圧が同じ場合のドレイン電流が減少する。以上に説明した理由から、本実施の形態における半導体装置では、ポリシリコン膜７の厚みＴを、５０ｎｍを超え１５０ｎｍ以下の範囲、より好ましくは７５ｎｍを超え１２５ｎｍ以下の範囲に設定している。
【００４６】
このように図１中に示す半導体装置では、ポリシリコン膜７が５０ｎｍを超える比較的大きい厚みで形成されている。このため、ポリシリコン膜７中に多数のダンリングボンドが存在することとなり、このダンリングボンドがトランジスタ特性を低下させる原因となる。そこで、図１中に示す半導体装置では、ポリシリコン膜７に含まれる水素の割合を適正な範囲に制御することによって、このような問題を解決している。続いて、この点に関して詳細な説明を行なう。
【００４７】
図１中に示す半導体装置では、ポリシリコン膜７に含まれる水素の割合が０．５原子％以上１０原子％以下の範囲に設定されている。ポリシリコン膜７に含まれている水素の割合が０．５原子％未満である場合、ポリシリコン膜７中のダングリングボンドを十分に終端させることができない。このため、オン電流の低下やＳ係数の増大を招き、さらにはリーク電流が増大するという問題が発生する。
【００４８】
また、ポリシリコン膜７に含まれる水素の割合が１０原子％を超える場合、過剰な水素がゲート絶縁膜１７を形成するＳｉＯ２を分解し、Ｓｉ-ＯＨとＳｉ+とが形成される。このＳｉ+は、ゲート絶縁膜１７中に固定電荷を形成するため、ゲート耐圧が低下したり、Ｓｉ+に起因してしきい値電圧が変動するという問題が発生する。つまり、過剰な水素と、ゲート絶縁膜中に含まれる酸素とが結び付く反応が起こることによって、半導体膜中の半導体原子がイオンとなって半導体膜から分離し、この半導体が上述の問題を引き起こす原因となる。
【００４９】
以上に説明した理由から、ポリシリコン膜７中に含まれる水素の割合を０．５原子％以上１０原子％以下の範囲に設定した図１中の半導体装置によれば、良好なオン電流が得られるとともに、ゲート電圧が高く、しきい値電圧のばらつきが抑制された特性を実現することができる。
【００５０】
ポリシリコン膜７の厚みＴを１００ｎｍとし、ポリシリコン膜７に含まれる水素の割合を２原子％とした図１中に示す半導体装置を用いて、電気的な特性の評価を行なった。その結果、良好なオン電流が得られるとともに、しきい値のばらつきが小さく、さらにゲート耐圧が高い評価結果を得ることができた。
【００５１】
この発明の実施の形態１における半導体装置は、主表面１ａを有する基板としてのガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成された半導体膜としてのポリシリコン膜７と、ポリシリコン膜７に接触するように設けられ、酸素を含むゲート絶縁膜１７と、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に設けられたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ポリシリコン膜７は、０．５原子％以上１０原子％以下の水素を含む。
【００５２】
このように構成された半導体装置によれば、ポリシリコン膜７の厚みを５０ｎｍを超え１５０ｎｍ以下の範囲とすることにより、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得ることができる。加えて、ポリシリコン膜７中に含まれる水素の割合を０．５原子％以上１０原子％以下の範囲とすることにより、オン電流やゲート電圧の低下を防止し、さらに、しきい値のばらつきを抑制することができる。
【００５３】
図１１は、図１中に示す半導体装置の第１の変形例を示す断面図である。図１１中では、図１中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。以下、図１中の半導体装置と重複する構造については説明を繰り返さない。
【００５４】
図１１を参照して、本変形例では、ＳｉＯ２膜５の頂面５ａ上にゲート電極２１が配置され、そのゲート電極２１を覆うようにゲート絶縁膜１７が形成されている。ゲート絶縁膜１７上には、ゲート絶縁膜１７を介してゲート電極２１と向い合うチャネル領域１１と、その両側に配置されたソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７が設けられている。
【００５５】
本変形例では、ゲート絶縁膜１７に接触するポリシリコン膜７の底面７ｃと、その底面７ｃの反対側に位置し、底面７ｃに平行に延在する頂面７ａとの間の距離が、ポリシリコン膜７の厚みＴである。このようにゲート電極２１がチャネル領域１１の下側に配置された半導体装置によっても、図１中に示す半導体装置と同様の効果を得ることができる。なお、後述の実施の形態（実施の形態５を除く）における半導体装置に関しても、本変形例を適用することが可能である。
【００５６】
図１２は、図１中に示す半導体装置の第２の変形例を示す断面図である。図１２中では、図１中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。以下、図１中の半導体装置と重複する構造については説明を繰り返さない。
【００５７】
図１２を参照して、本変形例では、ポリシリコン膜７が、ＳｉＯ２膜５の頂面５ａ上に順に積層された第１の層７ｍおよび第２の層７ｎから構成されている。第２の層７ｎは、第１の層７ｍよりも主表面１ａから離れた位置に設けられている。つまり、上述の図３に示す半導体装置の製造工程において、レーザ光が直接照射される層は、第２の層７ｎを構成するアモルファスシリコン膜である。
【００５８】
ポリシリコン膜７は、第１の層７ｍに含まれる水素の割合が第２の層７ｎに含まれる水素の割合よりも小さくなるように形成されている。この場合、上述の図２に示す工程でアモルファスシリコン膜４１に含まれる水素の低減を図るため熱処理を実施する際、水素が抜け難い第１の層７ｍにおいて水素の割合を相対的に小さくしておくことで、大量の水素が急激に抜けて膜中にアブレーションが発生することを防止できる。特に、ポリシリコン膜７は、５０ｎｍを超える大きい厚みで形成されているため、膜中にアブレーションが発生しやすく、このような変形例が有効である。
【００５９】
また、第１の層７ｍのバンドギャップが、第２の層７ｎのバンドギャップよりも小さくなるようにポリシリコン膜７を形成しても良い。この場合、バンドギャップが相対的に大きい第２の層７ｎで光が吸収されにくくなる。このため、上述の図３に示すレーザアニール工程において、レーザ光が届きにくい第１の層７ｍについても十分な多結晶化を図ることができる。このようにそれぞれの層のバンドギャップを設定するには、第１の層７ｍに相対的に小さい割合で水素を含ませ、第２の層７ｎに相対的に大きい割合で水素を含ませれば良い。また別の方法として、第１の層７ｍに相対的に小さい割合でゲルマニウム（Ｇｅ）を含ませ、第２の層７ｎに相対的に大きい割合でゲルマニウムを含ませれば良い。
【００６０】
本発明における半導体装置は、主表面を有する基板と、前記主表面上に設けられ、チャネル領域と、前記チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、５０ｎｍを超え１５０ｎｍ以下の厚みを有する半導体膜と、前記半導体膜に接触するように設けられ、酸素を含むゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に向い合う位置に設けられたゲート電極とを備える。前記半導体膜は、０．５原子％以上１０原子％以下の水素を含む。
【００６１】
また好ましくは、半導体装置は、前記主表面と前記半導体膜との間に設けられ、２００ｎｍ以上の厚みを有し、水素を含む下地膜をさらに備える。
【００６２】
また好ましくは、前記半導体膜は、前記主表面上に順次積層された第１および第２の層を有し、前記第１の層に含まれる水素の割合は、前記第２の層に含まれる水素の割合よりも小さい。
【００６３】
また好ましくは、前記半導体膜は、前記主表面上に順次積層された第１および第２の層を有し、前記第１の層のバンドギャップは、前記第２の層のバンドギャップよりも小さい。
【００６４】
（実施の形態２）
この発明の実施の形態２における半導体装置は、基本的には、図１中に示す半導体装置と同様の構造を備える。つまり、ポリシリコン膜７の厚みＴが５０ｎｍを超え１５０ｎｍ以下の範囲、さらに好ましくは、７５ｎｍを超え１２５ｎｍ以下の範囲に設定されている。また、ソース領域９およびドレイン領域１３が、ポリシリコン膜７の頂面７ａから底面７ｃまでに渡って形成されている。但し、本実施の形態における半導体装置では、ポリシリコン膜７に含まれる水素の割合が０．５原子％以上１０原子％以下の範囲に設定されていても良いが、必ず設定されている必要はない。また、ゲート絶縁膜１７は、必ずしも酸素を含んでいる必要はない。
【００６５】
本実施の形態における半導体装置は、実施の形態１において説明した半導体装置の製造方法により作製されるが、説明を加えれば、図７に示す工程において、リンをポリシリコン膜７に向けて注入する条件を、イオンの加速電圧：８０ｋＶ、ドーズ量：２×１０１５／ｃｍ２とする（ポリシリコン膜７の厚みＴは１００ｎｍ、ゲート絶縁膜１７の厚みは８０ｎｍ）。これにより、ソース領域９およびドレイン領域１３は、ポリシリコン膜７の底面７ｃにまで達して形成される。
【００６６】
この発明の実施の形態２における半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７と、ポリシリコン膜７に接触するように設けられたゲート絶縁膜１７と、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に設けられたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ソース領域９およびドレイン領域１３は、ポリシリコン膜７の頂面７ａからポリシリコン膜７の底面７ｃにまで達して形成されている。
【００６７】
図１３は、この発明の実施の形態２における効果を説明するための半導体装置の概略図である。図１３を参照して、図中には、ソース領域５２、チャネル領域５４およびドレイン領域５３が形成され、５０ｎｍを超える厚みを有するポリシリコン膜５１と、図示しないゲート絶縁膜を介してチャネル領域５４に向い合う位置に形成されたゲート電極５５とが示されている。
【００６８】
ポリシリコン膜５１が５０ｎｍを超える厚みを有する場合、従来の不純物注入条件に従って不純物を注入すれば、図に示すようにソース領域５２およびドレイン領域５３は、ポリシリコン膜５１の厚み方向の中程までしか形成されない。このため、ポリシリコン膜５１中に規定されるドレイン領域の周縁には、ポリシリコン膜５１の厚み方向に延びる周縁５３ｂのほか、ポリシリコン膜５１の頂面５１ａに平行に延びる周縁５３ｃが存在する。
【００６９】
この場合、ソース領域５２を接地し、電圧Ｖｄをドレイン領域５３に印加すると、周縁５３ｂおよび５３ｃを中心とした所定の幅の領域に空乏層５６が形成される。頂面５１ａに平行に延びる周縁５３ｃは、ポリシリコン膜５１の厚み方向に延びる周縁５３ｂと比較して、長い距離に渡っているため、周縁５３ｃが存在することによって、ドレイン空乏層容量は著しく増大する。このドレイン空乏層容量の増大は、半導体装置の静特性には影響を及ぼさないが、半導体装置の動特性を劣化させるため、半導体装置の高速応答性が低下することとなる。このような問題は、ソース領域９およびドレイン領域１３がポリシリコン膜７の頂面７ａから底面７ｃに渡って形成され、ポリシリコン膜７中に規定されるドレイン領域の周縁がポリシリコン膜７の厚み方向にのみ延びて存在する本実施の形態の半導体装置によって解決される。
【００７０】
したがって、本実施の形態における半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、半導体装置の高速応答性を維持するという効果を奏することができる。この半導体装置を液晶表示装置の画素トランジスタや画素トランジスタの画像信号を送るドライバ回路に使用する場合、半導体装置の高速応答性が強く求められるため、本発明が特に有効に利用される。
【００７１】
（実施の形態３）
この発明の実施の形態３における半導体装置は、基本的には、図１中に示す半導体装置と同様の構造を備える。つまり、ポリシリコン膜７の厚みＴが５０ｎｍを超え１５０ｎｍ以下の範囲、さらに好ましくは、７５ｎｍを超え１２５ｎｍ以下の範囲に設定されている。但し、本実施の形態における半導体装置では、ポリシリコン膜７に含まれる水素の割合が０．５原子％以上１０原子％以下の範囲に設定されていても良いが、必ず設定されている必要はない。また、ゲート絶縁膜１７は、必ずしも酸素を含んでいる必要はない。
【００７２】
加えて、本実施の形態における半導体装置では、ソース領域９およびドレイン領域１３に含まれる電気的活性不純物としてのリンが、その濃度のピーク値が頂面７ａから底面７ｃまでの間に位置し、かつ、底面７ｃでの濃度が、４×１０２０／ｃｍ３以下となるように注入されている。以下、この点について詳細に説明を行なう。
【００７３】
実施の形態１において説明したように、ソース領域９およびドレイン領域１３には、ｎ型の電気的活性不純物としてのリンが導入されている。このリンは、図７に示す工程で実施したイオンドーピング法のほかイオン注入法などによって導入されるが、導入に際し、その導入量が多すぎると、得られるソース領域９およびドレイン領域１３の抵抗値が大きくなる。これは、高い電圧で加速されたリンイオンが、ソース領域９およびドレイン領域１３中の結晶を破壊するためである。ポリシリコン膜７中の結晶が全て破壊された場合、ソース領域９およびドレイン領域１３の抵抗値は、たとえば１０７Ω／□（シート抵抗値：抵抗率×電流の流れ込む面積÷電流の流れる長さ）と、非常に高くなってしまう。
【００７４】
単結晶シリコン基板上に作製される通常のＭＯＳトランジスタを想定した場合、イオン注入技術によりシリコン基板に導入された電気的活性不純物の導入量が多すぎて結晶が破壊されても、破壊されるのは不純物イオンが到達したシリコン基板の表面のみである。その後、結晶性を回復させるための熱処理を実施すると、破壊されていない基板中の深い位置の結晶から基板の表面に向けてエピタキシャル成長が起こり、破壊された領域は再び単結晶化される。このため、単結晶シリコン基板上に作製されるＭＯＳトランジスタでは、電気的活性不純物を多量に導入しても、結晶性を回復させるための熱処理を実施すれば、シリコン基板の結晶性は損なわれない。
【００７５】
これに対して、薄膜トランジスタのように基板の主表面上に半導体膜を形成する場合、半導体膜の下地が結晶性を持たないガラス基板やＳｉＯ２膜であるため、半導体膜の頂面から底面までの全ての位置において結晶性が損なわれると、その後熱処理を実施しても半導体膜の結晶性は回復しない。このため、得られるソース領域９およびドレイン領域１３の抵抗値が大きくなる。
【００７６】
図１４は、この発明の実施の形態３における半導体装置において、ポリシリコン膜の厚み方向における位置と、各位置に含まれる不純物の濃度との関係を示すグラフである。図１４を参照して、図中の縦軸が０の位置は、ポリシリコン膜７の頂面７ａの位置に一致し、縦軸がＴの位置は、ポリシリコン膜７の底面７ｃの位置に一致する。不純物濃度は、頂面７ａから離れるに従って増加し、頂面７ａからＸだけ離れた位置において、ピーク値Ｂとなる。さらに頂面７ａから離れると、不純物濃度は、減少し始め、底面７ｃでは、４×１０２０／ｃｍ３以下の値Ａとなる。
【００７７】
本実施の形態における半導体装置では、底面７ｃにおける不純物濃度を上述の範囲に設定することによって、厚み方向の全ての位置においてポリシリコン膜７の結晶性が破壊されるという事態を回避している。このため、ソース領域９およびドレイン領域１３の抵抗値を低く抑えることができる。
【００７８】
一方、ポリシリコン膜７の厚みが小さい場合、底面７ｃにおける不純物濃度を上述の値Ａとすると、不純物濃度がピーク値Ｂとなる頂面７ａからＸだけ離れた位置が、頂面７ａより上方、つまりゲート絶縁膜１７中に存在するおそれが生じる。しかし、本実施の形態における半導体装置では、ポリシリコン膜７の厚みは、５０ｎｍを超え１５０ｎｍ以下の範囲と比較的大きい値に設定されている。このため、本実施の形態における半導体装置では、不純物濃度がピーク値Ｂとなる位置は、ポリシリコン膜７の膜中に存在する。これにより、ポリシリコン膜７の膜中における不純物濃度を高く設定することができる。
【００７９】
また、ポリシリコン膜７の厚みが比較的大きいため、コンタクトホール３１を、ポリシリコン膜７を突き抜けることなく、底面３１ｐがポリシリコン膜７に規定された状態で容易に形成することができる。このため、コンタクトホール３１を充填するコンタクトプラグ１９は、側面のみならず底面においてもポリシリコン膜７と接触する。以上の理由から、コンタクトプラグ１９とポリシリコン膜７との間のコンタクト抵抗を十分に低減させることができる。
【００８０】
不純物濃度のピーク値Ｂは、１×１０２０／ｃｍ３以上であることが好ましい。この場合、コンタクトプラグ１９とポリシリコン膜７との間のコンタクト抵抗をより効果的に低減させることができる。
【００８１】
本実施の形態における半導体装置を、実施の形態１において説明した半導体装置の製造方法に従って作製した。この際、図７に示す工程において、リンをポリシリコン膜７に向けて注入する条件を、イオンの加速電圧：８０ｋＶ、ドーズ量：２×１０１５／ｃｍ２とした。完成後、半導体装置を評価すると、ソース領域９およびドレイン領域１３の底面７ｃにおける不純物の濃度Ａは、３．４×１０１９／ｃｍ３であった。また、不純物濃度がピークとなる位置は、頂面７ａからＸ＝８ｎｍの位置に存在し、その位置における不純物濃度のピーク値Ｂは、１．９×１０２０／ｃｍ３であった。ソース領域９およびドレイン領域１３のシート抵抗値を測定すると、２５００Ω／□という低い値を得ることができた。
【００８２】
さらに、ポリシリコン膜７の厚みＴを５０ｎｍを超え１５０ｎｍ以下の範囲で変化させ、それぞれの厚みの場合において、ソース領域９およびドレイン領域１３のシート抵抗値を測定する試験を行なった。結果、いずれの厚みであっても、底面７ｃにおける不純物濃度を４×１０２０／ｃｍ３以下とすることによって、ポリシリコン膜７の結晶性が破壊されず、ソース領域９およびドレイン領域１３のシート抵抗値が低い値となることを確認できた。また、導入する不純物がリンのほか、ボロン（Ｂ）や砒素（Ａｓ）であっても、同様の結果が得られることを確認できた。
【００８３】
なお、ポリシリコン膜７の結晶性を回復させるために、実施の形態１において説明した半導体装置の製造方法に、たとえば、温度６００℃、１分間程度のランプアニール工程（急速熱処理）を追加しても良い。
【００８４】
この発明の実施の形態３における半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７と、ポリシリコン膜７に接触するように設けられたゲート絶縁膜１７と、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に設けられたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ソース領域９およびドレイン領域１３は、ポリシリコン膜７の厚さ方向に沿って濃度が変化する不純物としてのリンを含む。その不純物の濃度のピーク値は、ポリシリコン膜７の頂面７ａと底面７ｃとの間に位置して存在する。ポリシリコン膜７の底面７ｃにおける不純物の濃度は、４×１０２０／ｃｍ３以下である。
【００８５】
このように構成された半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、コンタクトプラグ１９とポリシリコン膜７との間のコンタクト抵抗を低減させるという効果を奏することができる。
【００８６】
（実施の形態４）
図１５は、この発明の実施の形態４における半導体装置を示す断面図である。図１５中では、図１中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。
【００８７】
図１５を参照して、本実施の形態における半導体装置は、基本的には、実施の形態３において説明した半導体装置と同様の構造を備える。つまり、ポリシリコン膜７の厚みＴが５０ｎｍを超え１５０ｎｍ以下の範囲、さらに好ましくは、７５ｎｍを超え１２５ｎｍ以下の範囲に設定されている。また、ソース領域９およびドレイン領域１３に含まれる電気的活性不純物としてのリンが、その濃度のピーク値が頂面７ａから底面７ｃまでの間に位置するように注入されている。但し、底面７ｃでのリンの濃度が、必ずしも４×１０２０／ｃｍ３以下である必要はない。
【００８８】
加えて、本実施の形態における半導体装置では、ソース領域９およびドレイン領域１３に注入されたリンの濃度がピーク値となる位置と、コンタクトホール３１が有する底面３１ｐの位置とがほぼ一致している。つまり、図１４に示すように本実施の形態においても、リンの濃度がピーク値となる位置が頂面７ａからＸだけ離れた位置に存在することとすると、底面３１ｐもまた、頂面７ａからＸだけ離れた位置に形成されている。なお、ほぼ一致しているとは、両方の位置が完全に一致している場合のみならず、両者の位置が、ポリシリコン膜７の厚みＴの１０％以内の範囲で一致している場合を含むことを意味する。たとえば、ポリシリコン膜７の厚みＴを１００ｎｍとした場合、両者の位置のずれが１０ｎｍ以内であれば、両者はほぼ一致している。
【００８９】
結果、コンタクトホール３１を充填するコンタクトプラグ１９と、ポリシリコン膜７とは、リンの濃度がピーク値となる位置で接触する。このため、コンタクトプラグ１９とポリシリコン膜７との間のコンタクト抵抗を十分に低減させることができる。
【００９０】
この発明の実施の形態４における半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７と、ポリシリコン膜７に接触するように設けられたゲート絶縁膜１７と、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に設けられたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ソース領域９およびドレイン領域１３には、ポリシリコン膜７の頂面７ａから開口され、ポリシリコン膜７の内部に底面３１ｐを有するコンタクトホール３１が形成されている。半導体装置は、さらに、コンタクトホール３１を充填する導電体膜としてのコンタクトプラグ１９を備える。ソース領域９およびドレイン領域１３は、ポリシリコン膜７の厚さ方向に沿って濃度が変化する不純物としてのリンを含む。不純物の濃度のピーク値が存在する位置は、コンタクトホール３１の底面３１ｐが存在する位置にほぼ一致している。
【００９１】
このように構成された半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、コンタクトプラグ１９とポリシリコン膜７との間のコンタクト抵抗を低減させるという効果を奏することができる。
【００９２】
（実施の形態５）
図１６は、この発明の実施の形態５における半導体装置を示す断面図である。図１６中では、図１中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。
【００９３】
図１６を参照して、本実施の形態における半導体装置は、基本的には、実施の形態１において説明した半導体装置と同様の構造を備える。つまり、ポリシリコン膜７の厚みＴが５０ｎｍを超え１５０ｎｍ以下の範囲、さらに好ましくは、７５ｎｍを超え１２５ｎｍ以下の範囲に設定されている。但し、本実施の形態における半導体装置では、ポリシリコン膜７に含まれる水素の割合が０．５原子％以上１０原子％以下の範囲に設定されていても良いが、必ず設定されている必要はない。また、ゲート絶縁膜１７は、必ずしも酸素を含んでいる必要はない。
【００９４】
加えて、本実施の形態における半導体装置では、ポリシリコン膜７の底面７ｃと側面７ｂとがなす角度α（以後、テーパ角αとも呼ぶ）が５°以上４５°以下の範囲、本実施の形態では、テーパ角αが２０°となるように、ポリシリコン膜７が形成されている。テーパ角αは、ポリシリコン膜７の内部に形成される角度である。テーパ角αは、底面７ｃに接触するポリシリコン膜７の下地層の頂面、本実施の形態では、ＳｉＯ２膜５の頂面５ａと、側面７ｂとがなす角度である。また、ポリシリコン膜７の下地層が設けられていない場合、テーパ角αは、底面７ｃに接触するガラス基板１の主表面１ａと側面７ｂとがなす角度である。
【００９５】
このように構成された図１６中に示す半導体装置では、テーパ角αが５°以上４５°以下の範囲に設定されているため、半導体装置の極端な大型化を抑制しつつ、ポリシリコン膜７に対するゲート絶縁膜１７の被覆性を向上させることができる。以下、この点に関して詳細な説明を行なう。
【００９６】
薄膜トランジスタでは、ガラス基板が使用されている制約上、そのプロセス時の温度を５５０℃以上にすることができない。５５０℃以上にすると、ガラス基板が変形するからである。このため、一般的には、ゲート絶縁膜には、プラズマＣＶＤ法により３００℃から４００℃ほどの低温で作製されたＳｉＯ２膜が使用される。実際、図１６中に示す半導体装置では、３５０℃の温度下で作製されたＳｉＯ２によって、ゲート絶縁膜１７が形成されている。
【００９７】
しかし、プラズマＣＶＤ法により作製するＳｉＯ２膜は、段差被覆性に劣るという欠点を有する。このため、側面７ｂが底面７ｃに対して直角に交わるように、ポリシリコン膜７を形成した場合、ポリシリコン膜７の両端を覆う位置と、頂面７ａを覆う位置とを比較して、両端を覆う位置でゲート絶縁膜の厚みが薄くなる傾向が生じる。
【００９８】
このような傾向は、５０ｎｍを超える比較的大きい厚みでポリシリコン膜７を形成した場合に、特に顕著に表れる。たとえば、ポリシリコン膜７の厚みＴが１５０ｎｍの場合、テーパ角αを９０°としてポリシリコン膜７を形成し、そのポリシリコン膜７上に厚み５０ｎｍのＳｉＯ２膜をプラズマＣＶＤ法により形成すると、ポリシリコン膜７の両端を覆う位置でＳｉＯ２膜が最も薄くなり、その厚みは１０ｎｍになる。ゲート電極２１とソース電極との耐圧（ゲート耐圧）は、ゲート絶縁膜１７の厚みにより決定するため、ポリシリコン膜７の両端を覆う位置でＳｉＯ２膜の厚みが薄くなると、ゲート耐圧が劣化する。
【００９９】
図１７は、ポリシリコン膜の側面のテーパ角αとゲート耐圧との関係を示すグラフである。図中には、図１６中の半導体装置において、ポリシリコン膜７の厚みＴを１５０ｎｍとし、ゲート絶縁膜１７（ＳｉＯ２膜）の厚みを５０ｎｍとした場合の、両者の関係が示されている。図１７を参照して、テーパ角αが５０°以上のとき、ゲート耐圧が著しく悪化することが分かる。通常、液晶表示装置に使用される薄膜トランジスタの印加電圧は、１０Ｖであり、実際の使用に際しては、その印加電圧に対して１０Ｖ程度のマージンを確保する必要がある。このため、テーパ角αは、４５°以下であることが必要があり、３５°以下であることがさらに好ましい。
【０１００】
なお、テーパ角αが５０°以上であっても、ゲート絶縁膜１７の厚みをたとえば８０ｎｍと厚くすれば、ゲート耐圧を２０Ｖ以上の値にすることは可能である。しかしこの場合、以下に説明する理由によりオン電流が減少する。
【０１０１】
飽和領域において、ドレイン電流（オン電流）Ｉｄは、
Ｉｄ＝ＷμＣｏｘ（Ｖｇ−Ｖｔｈ）２／（２Ｌ）
と表すことができる。ここで、Ｗはゲート幅、μは移動度、Ｖｇはゲート電圧、Ｖｔｈはしきい値電圧、Ｌはゲート長、Ｃｏｘは単位面積当たりのゲート絶縁膜容量である。ゲート絶縁膜（ＳｉＯ２膜）の厚みをｄとし、ＳｉＯ２の比誘電率をεｓ、真空の誘電率をεＯとすると、
Ｃｏｘ＝εＯ・εｓ／ｄ
が成立する。このため、ゲート絶縁膜の厚みを大きくするとオン電流が低下することが分かる。したがって、ゲート絶縁膜１７の厚みを大きくすることは、ポリシリコン膜７の厚みＴを５０ｎｍを超える値としたことによる効果を損なう結果につながる。これにより、薄膜トランジスタの特性が劣化するため、実用的な手段ではない。
【０１０２】
一方、テーパ角αを５°未満としても、ゲート耐圧が劣化することはない。しかし、テーパ角αを５°未満とすると、ポリシリコン膜７の側面７ｂをガラス基板１の主表面１ａ上に投影した場合の側面７ｂの長さ（ゲート長方向の長さ）が著しく大きくなる。これにより、薄膜トランジスタのサイズが大きくなり、高集積化が困難となるため、実用的でない。
【０１０３】
たとえば、図１６中の半導体装置において、頂面７ａのゲート幅方向の長さを１０μｍとし、頂面７ａのゲート長方向の長さを１５μｍとした場合、テーパ角αが９０°であれば、ポリシリコン膜７の大きさは１５０μｍ２（１０μｍ×１５μｍ）である。この半導体装置において、厚み１５０ｎｍを有するポリシリコン膜７がテーパ角α＝５°で形成されているとすると、側面７ｂを主表面１ａ上に投影した場合の側面７ｂの長さは、１．７μｍとなり、同様の場合の側面７ｂの面積は、１７μｍ２（１０μｍ×１．７μｍ）となる。つまり、ソース側およびドレイン側の両方では、側面７ｂの面積は、３４μｍ２となり、テーパ角αが９０°である場合に対して、ポリシリコン膜７の大きさが、２２．７％ほど増大することとなる。
【０１０４】
また、厚み１５０ｎｍを有するポリシリコン膜７がテーパ角α＝４°で形成されているとすると、側面７ｂを主表面１ａ上に投影した場合の側面７ｂの面積は、ソース側およびドレイン側の両方で、４２μｍ２（２×１０μｍ×２．１μｍ）となる。このため、テーパ角αが９０°である場合に対して、ポリシリコン膜７の大きさが、２８％ほど増大することとなる。実用的には、ポリシリコン膜７の大きさの増大は、２５％以下程度に抑えることが要求されており、このため、テーパ角αは、５°以上の角度に設定される。
【０１０５】
さらに、ゲート絶縁膜１７の厚みは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。ゲート絶縁膜１７の厚みが１００ｎｍを超える場合、オン電流の低下が著しくなる。ゲート絶縁膜１７の厚みが１０ｎｍ未満である場合、ソース電極に０Ｖ、ゲート電極に５Ｖの電圧を印加したときに生じる電界を、５ＭＶ／ｃｍ以下に抑えることができないため、半導体装置の信頼性が低下する。このため、ゲート絶縁膜１７の厚みを、上述の範囲とすることが好ましい。
【０１０６】
図１６中に示す半導体装置の製造方法は、実施の形態１において説明した半導体装置の製造方法と比較して、基本的には同様である。但し、図４に示す工程において、側面７ｂを傾斜させて形成するため、ＲＩＥ（リアクティブ・イオン・エッチング）モードを用いたレジスト後退法によるドライエッチングを実施する。側面７ｂが傾斜する角度は、このエッチング工程で使用されるエッチングガスの混合比率（酸素流量）により制御する。たとえば、テーパ角αが２０°となるようにポリシリコン膜７を形成する場合、それぞれの流量を２００ｃｍ３／ｍｉｎ（ｓｃｃｍ）および１００ｃｍ３／ｍｉｎ（ｓｃｃｍ）としたＣＦ４およびＯ２からなる混合ガスを用い、ガス圧力を１５Ｐａとし、ＲＦパワーを１５００Ｗとすれば良い。
【０１０７】
この発明の実施の形態５における半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７と、ポリシリコン膜７上に設けられ、ポリシリコン膜７を覆うゲート絶縁膜１７と、ポリシリコン膜７上に設けられ、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に形成されたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ポリシリコン膜７は、頂面７ａおよび底面７ｃと、頂面７ａから底面７ｃにまで連なる側面７ｂとを有する。底面７ｃと側面７ｂとがなす角度は、５°以上４５°以下である。
【０１０８】
このように構成された半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、半導体装置の極端な大型化を抑制しつつ、ポリシリコン膜７に対するゲート絶縁膜１７の被覆性を向上させるという効果を奏することができる。
【０１０９】
なお、実施の形態１から５における半導体装置を適宜組み合わせて、半導体装置を構成しても良い。この場合、それぞれの実施の形態で説明した効果を複合的に得ることができる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１１】
１  ガラス基板、１ａ  主表面、７  ポリシリコン膜、７ａ  頂面、７ｂ  側面、７ｃ，３１ｐ  底面、７ｍ  第１の層、７ｎ  第２の層、９  ソース領域、１１  チャネル領域、１３  ドレイン領域、１７  ゲート絶縁膜、１９  コンタクトプラグ、２１  ゲート電極、３１  コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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