(57)【要約】【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。【解決手段】チップ裏面側にリードフレーム５０を配置し、このリードフレーム５０およびボンディングワイヤ５３をドレイン配線としてチップ表面側にドレイン配線を引き回し、表面側に形成された電源配線５２に接続する。【選択図】図１０
2010206235.tif 000002
【特許請求の範囲】
【請求項１】
低電圧回路島（１）と高電圧回路島（２）との間での電力変換を行うための高耐圧トランジスタ（３）を備えた半導体装置であって、
第１導電型層（４）を有し、該第１導電型層（４）がトレンチ分離部（５〜７）にて絶縁分離されることにより、前記低電圧回路島（１）と前記高電圧回路島（２）および前記高耐圧トランジスタ（３）とが絶縁分離されており、
前記高耐圧トランジスタ（３）は、前記トレンチ分離部（５〜７）にて絶縁分離された前記第１導電型層（４）のうちの該高耐圧トランジスタ（３）の領域に、前記トレンチ分離部（６）にて絶縁分離され、かつ、前記第１導電型層（４）の表面側に第１配線（１８）を有する素子部（８）を備え、
前記高耐圧トランジスタ（３）は、前記低電圧回路島（１）と前記高電圧回路島（２）の境界位置に配置されており、
前記高電圧回路島（２）は、前記第１導電型層（４）を前記トレンチ分離部（６）で囲んだ領域として構成されていると共に、前記第１導電型層（４）の表面側に形成された該高電圧回路島（２）に対して電圧印加を行う電源配線（５２）を有し、前記高耐圧トランジスタ（３）の裏面電位と同電位になっていることを特徴とする半導体装置。
【請求項２】
前記第１導電型層（４）のうち前記トレンチ分離部（５〜７）によって絶縁分離された前記低電圧回路島（１）の領域と、前記高耐圧トランジスタ（３）の前記素子部（８）の表面電位が同電位になっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線（１８）および前記電源配線（５２）は、互いに逆方向に引き出されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高電圧回路島（２）を囲むトレンチ分離部（６）と前記高電圧回路島（２）および前記低電圧回路島（１）の双方を囲むトレンチ分離部（５）が備えられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記高電圧回路島（２）を囲む前記トレンチ分離部（６）が多重トレンチにて構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子部（８）は、前記第１導電型層（４）の表面側に第１配線（１８）を備えていると共に、前記第１導電型層（４）の裏面側に裏面電極となるリードフレーム（５０）を有し、前記第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記リードフレーム（５０）は、前記第１導電型層（４）の端部よりも突き出すように配置され、該突き出した部分において、前記第１導電型層（４）の表面側に形成された前記高電圧回路島（２）に対して電圧印加を行う電源配線（５２）とボンディングワイヤ（５３）にて電気的に接続されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記素子部（８）を除く前記第１導電型層（４）の裏面側には絶縁膜（５１）が形成されており、該絶縁膜（５１）に前記リードフレーム（５０）が貼り付けられていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧トランジスタ、特にレベルシフト用の高耐圧ＭＯＳＦＥＴを備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、フォトカプラレスのレベルシフト（電力変換）回路部を実現するものとして、高耐圧ＬＤＭＯＳを備えたＨＶＩＣ（High Voltage Integrated Circuit）がある。ＨＶＩＣに備えられるレベルシフト用の高耐圧ＬＤＭＯＳでは、特異点を無くして偏り無く電流が流れるようにして耐圧を確保するために、ドレインを中心に配置し、その外周にドレインと同心円構造となるようにソースを配置した構造とされる（例えば、特許文献１参照）。
【０００３】
図１６は、このＨＶＩＣに備えられるレベルシフト用の高耐圧ＬＤＭＯＳの断面構成を示した図である。この図に示すように、ｎ-型ドリフト層Ｊ１内には、ドレイン領域を構成するｎウェル領域Ｊ２およびｎ+型コンタクト領域Ｊ３を中心として、ｐ型チャネル領域Ｊ４およびｎ+型ソース領域Ｊ５が形成されており、ｎ+型コンタクト領域Ｊ３の表面にドレイン配線Ｊ６が形成され、ｎ+型ソース領域Ｊ５の表面にソース配線Ｊ７が形成されている。そして、ドレイン領域がｎ+型ソース領域Ｊ５に囲まれた構造となっているため、ドレイン配線Ｊ６をソース配線Ｊ７の外に引き出すために、層間絶縁膜Ｊ８を介してソース配線Ｊ７の上部を横切るようにドレイン配線Ｊ６が配置される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３１３８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したようにソース配線Ｊ７の上部を横切るようにドレイン配線Ｊ６を配置しているため、ドレイン配線Ｊ６とソース配線Ｊ７との間に挟まれる層間絶縁膜Ｊ８が絶縁破壊されてしまう可能性があり、それを防ぐために層間絶縁膜Ｊ８を相応の膜質・膜厚にする必要があった。すなわち、レベルシフト用の高耐圧ＬＤＭＯＳでは、一般的に、ソース配線Ｊ７が０Ｖとされ、ドレイン配線Ｊ６が６００〜１２００Ｖとされるが、この電位差に対応できるように層間絶縁膜Ｊ８を厚膜にしなければならない。このため、層間絶縁膜Ｊ８の形成工程の長時間化を招くことになる。
【０００６】
また、ドレイン配線Ｊ６の下方において、ドレイン領域を構成するｎウェル領域Ｊ２およびｎ+型コンタクト領域Ｊ３とｐ型チャネル領域Ｊ４の間のＬＯＣＯＳ酸化膜Ｊ９や層間絶縁膜Ｊ８が絶縁破壊されてしまうこともある。これについて、図１７を参照して説明する。
【０００７】
図１７は、図１６に示した高耐圧ＬＤＭＯＳ内の電位分布を示した図である。この図に示すように、ｎ-型ドリフト層Ｊ１内ではｎウェル領域Ｊ２の周囲に偏り無く電位が分布しているが、ドレイン配線Ｊ６の下方において、ＬＯＣＯＳ酸化膜Ｊ９や層間絶縁膜Ｊ８中の電位分布が崩れた状態となっている。これは、ドレイン配線Ｊ６の高電位が影響し、この場所に電界集中が生じていることを示している。このような電界集中により、電界集中が生じているＬＯＣＯＳ酸化膜Ｊ９や層間絶縁膜Ｊ８が絶縁破壊されてしまうのである。さらに、ｎ-型ドリフト層Ｊ１内での電位分布が不均一になるため、素子の耐圧が低下してしまう。
【０００８】
なお、ここでは高耐圧トランジスタの一例として、レベルシフト用の高耐圧ＭＯＳＦＥＴを例に挙げて説明したが、他の高耐圧トランジスタ、例えば絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴという）やバイポーラトランジスタに関しても上記と同様の問題が発生する。また、レベルシフト用に限らず、高耐圧トランジスタに関して、上記と同様の問題が発生し得る。
【０００９】
本発明は上記点に鑑みて、層間絶縁膜を厚くしなくても第１配線（例えばソース配線等）の外に第２配線（例えばドレイン配線等）を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止でき、電界集中による素子の耐圧低下を防止できる構造のレベルシフト用の高耐圧トランジスタを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、低電圧回路島（１）と高電圧回路島（２）との間での電力変換を行うための高耐圧トランジスタ（３）を備えた半導体装置であって、第１導電型層（４）を有し、該第１導電型層（４）がトレンチ分離部（５〜７）にて絶縁分離されることにより、低電圧回路島（１）と高電圧回路島（２）および高耐圧トランジスタ（３）とが絶縁分離されており、高耐圧トランジスタ（３）は、トレンチ分離部（５〜７）にて絶縁分離された第１導電型層（４）のうちの該高耐圧トランジスタ（３）の領域に、トレンチ分離部（６）にて絶縁分離され、かつ、第１導電型層（４）の表面側に第１配線（１８）を有する素子部（８）を備え、高耐圧トランジスタ（３）は、低電圧回路島（１）と高電圧回路島（２）の境界位置に配置されており、高電圧回路島（２）は、第１導電型層（４）をトレンチ分離部（６）で囲んだ領域として構成されていると共に、第１導電型層（４）の表面側に形成された該高電圧回路島（２）に対して電圧印加を行う電源配線（５２）を有し、高耐圧トランジスタ（３）の裏面電位と同電位になっていることを特徴としている。
【００１１】
このような半導体装置によれば、電源配線（５２）が第１配線（１８）の上部を横切るような配置にならないため、電源配線（５２）と第１配線（１８）の間に層間絶縁膜（１７）が挟まれることはなく、電源配線（５２）と第１配線（１８）との電位差によって層間絶縁膜（１７）が絶縁破壊されることもない。さらに、電界集中による絶縁破壊を防ぐことが可能となるため、電界集中による素子の耐圧低下を防止でき、より高耐圧な半導体装置とすることが可能となる。
【００１２】
この場合、請求項２に記載したように、第１導電型層（４）のうちトレンチ分離部（５〜７）によって絶縁分離された低電圧回路島（１）の領域と、高耐圧トランジスタ（３）の素子部（８）の表面電位が同電位となるようにすることができる。
【００１３】
また、請求項３に示したように、第１配線（１８）および電源配線（５２）を互いに逆方向に引き出すことができる。
【００１４】
請求項４に記載の発明では、高電圧回路島（２）を囲むトレンチ分離部（６）と高電圧回路島（２）および低電圧回路島（１）の双方を囲むトレンチ分離部（５）が備えられていることを特徴としている。
【００１５】
これにより、高電圧基準とされる高電圧回路島（２）を２つのトレンチ分離部（５、６）にて囲める構造にできる。
【００１６】
請求項５に記載の発明では、高電圧回路島（２）を囲むトレンチ分離部（６）が多重トレンチにて構成されていることを特徴としている。
【００１７】
このような多重トレンチによってトレンチ分離部（６）を構成することにより、より低電圧回路島（１）と高電圧回路島（２）との間の絶縁耐圧を高めることが可能となる。
【００１８】
請求項６に記載の発明では、素子部（８）は、第１導電型層（４）の表面側に第１配線（１８）を備えていると共に、第１導電型層（４）の裏面側に裏面電極となるリードフレーム（５０）を有し、第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、リードフレーム（５０）は、第１導電型層（４）の端部よりも突き出すように配置され、該突き出した部分において、第１導電型層（４）の表面側に形成された高電圧回路島（２）に対して電圧印加を行う電源配線（５２）とボンディングワイヤ（５３）にて電気的に接続されていることを特徴としている。
【００１９】
このような半導体装置によれば、ドレイン配線に相当する電源配線（５２）およびボンディング（５３）が第１配線（１８）の上部を横切るような配置にならないため、ドレイン配線と第１配線（１８）の間に層間絶縁膜（１７）が挟まれることはなく、ドレイン配線と第１配線（１８）との電位差によって層間絶縁膜（１７）が絶縁破壊されることもない。さらに、電界集中による絶縁破壊を防ぐことが可能となるため、電界集中による素子の耐圧低下を防止でき、より高耐圧な半導体装置とすることが可能となる。
【００２０】
この場合、請求項７に示すように、素子部（８）を除く第１導電型層（４）の裏面側に絶縁膜（５１）を形成し、該絶縁膜（５１）にリードフレーム（５０）が貼り付けられるようにすると好ましい。これにより、リードフレーム（５０）を通じてドレインコンタクト領域（１３）が第１導電型層（４）の他の部分と短絡することを防止できる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図２】図１に示す半導体装置の上面レイアウトを示した模式図である。
【図３】素子部８内での電位分布を示した図である。
【図４】図１に示す半導体装置の高耐圧ＭＯＳＦＥＴ部分の製造工程を示した図である。
【図５】図４に続く半導体装置の高耐圧ＭＯＳＦＥＴ部分の製造工程を示した図である。
【図６】図５に続く半導体装置の高耐圧ＭＯＳＦＥＴ部分の製造工程を示した図である。
【図７】本発明の第２実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図８】本発明の第３実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図９】図８に示す半導体装置の上面レイアウトを示した模式図である。
【図１０】本発明の第４実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図１１】図１０に示す半導体装置の上面レイアウトを示した模式図である。
【図１２】本発明の第５実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図１３】本発明の第６実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図１４】本発明の第７実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図１５】本発明の第８実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【図１６】従来のＨＶＩＣに備えられるレベルシフト用の高耐圧ＬＤＭＯＳの断面構成を示した図である。
【図１７】図１６に示した高耐圧ＬＤＭＯＳ内の電位分布を示した図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２４】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図であり、図２は、図１に示す半導体装置の上面レイアウトを示した模式図である。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
【００２５】
図１に示す半導体装置は、０Ｖ基準回路を構成する低電圧（以下、ＬＶ（Low Voltage）という）回路島１と、例えば６００〜１２００Ｖ基準回路を構成する高電圧（以下、ＨＶ（High Voltage）という）回路島２とを有した構成とされており、図示しないＩＧＢＴの駆動等に用いられる。
【００２６】
半導体装置には、レベルシフト用の高耐圧ＭＯＳＦＥＴ３が備えられており、この高耐圧ＭＯＳＦＥＴ３がＬＶ回路島１とＨＶ回路島２の境界位置に配置され、ＬＶ回路島１やＨＶ回路島２のうち高耐圧ＭＯＳＦＥＴ３以外の領域に、図示しないが、ＩＧＢＴの駆動を制御するためのパワーＭＯＳＦＥＴやバイポーラトランジスタおよびＣＭＯＳなどが備えられた周知の駆動回路部が設けられている。
【００２７】
図１に示すように、半導体装置が形成されたチップのうち紙面上方側の面を表面、紙面下方の面を裏面とすると、第１導電型層に相当するｎ-型ドリフト層４には、ＬＶ回路島１およびＨＶ回路島２を囲むトレンチ分離部５とＨＶ回路島２を囲むトレンチ分離部６がｎ-型ドリフト層４の表裏を貫通するように備えられ、これらによりＬＶ回路島１とＨＶ回路島２とが素子分離されている。また、ＬＶ回路島１の一部とＨＶ回路島２の一部を囲むようにｎ-型ドリフト層４の表裏を貫通するトレンチ分離部７が備えられており、このトレンチ分離部７内に高耐圧ＭＯＳＦＥＴ３が形成されている。各トレンチ分離部５〜７は、ｎ-型ドリフト層４を貫通するように形成されたトレンチ内を熱酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ周知の素子分離構造とされている。
【００２８】
高耐圧ＭＯＳＦＥＴ３は、トレンチ分離部７内に構成されている。トレンチ分離部７内のｎ-型ドリフト層４はＬＶ回路島１とＨＶ回路島２とを分離するトレンチ分離部６にて２つに分離されており、そのうちの一方が高耐圧ＭＯＳＦＥＴの素子部８とされ、他方が配線引出し部９とされている。
【００２９】
高耐圧ＭＯＳＦＥＴ３の素子部８には、ｎ-型ドリフト層４の表層部にｐ型チャネル領域１０が形成されていると共に、このｐ型チャネル領域１０内にｎ-型ドリフト層４よりもｎ型不純物濃度が高濃度とされた第１導電型の半導体領域に相当するｎ+型ソース領域１１およびｐ型チャネル領域１０よりもｐ型不純物濃度が高濃度とされたｐ+型コンタクト領域１２が形成されている。また、ｎ-型ドリフト層４の裏面にはｎ-型ドリフト層４よりもｎ型不純物濃度が高濃度とされたｎ+型ドレインコンタクト領域１３が形成されている。
【００３０】
ｎ-型ドリフト層４の表面には、ｐ型チャネル領域１０やｎ+型ソース領域１１およびｐ+型コンタクト領域１２を露出させる開口部が形成されたＬＯＣＯＳ酸化膜１４が形成されてることで素子分離が為されている。また、露出したｐ型チャネル領域１０の表面、つまりｐ型チャネル領域１０のうちｎ-型ドリフト層４とｎ+型ソース領域１１との間に挟まれた領域の表面にゲート絶縁膜１５を介してゲート電極１６が形成されている。さらに、ｎ-型ドリフト層４の表面側において、ゲート電極１６やゲート絶縁膜１５およびＬＯＣＯＳ酸化膜１４を覆うように層間絶縁膜１７が形成されている。そして、この層間絶縁膜１７に形成されたコンタクトホールを通じてｎ+型ソース領域１１およびｐ+型コンタクト領域１２にオーミック接触するようにアルミニウム等により構成されたソース配線１８が形成されている。このソース配線１８は、層間絶縁膜１７の表面上においてＬＶ回路島１側、つまりＨＶ回路島２から離れる方向に向かって延設されている。
【００３１】
さらに、ｎ-型ドリフト層４の裏面側には、ｎ+型ドレインコンタクト領域１３とオーミック接触するように例えば１μｍ程度の厚みの裏面電極１９が形成されている。この裏面電極１９も例えばアルミニウムなどにより形成されており、トレンチ分離部７内に収まるように形成されており、ＬＶ回路島１内の他の部分と短絡してしまわないようにされている。
【００３２】
一方、高耐圧ＭＯＳＦＥＴ３の配線引出し部９には、ｎ-型ドリフト層４の表層部に形成されたｎウェル領域２０およびｎウェル領域２０の表層部に形成されたｎ+型コンタクト領域２１が形成されていると共に、ｎ-型ドリフト層４の裏面側に形成されたｎ+型コンタクト領域２２が形成されている。また、配線引出し部９にも層間絶縁膜１７が成膜されており、この層間絶縁膜１７に形成されたコンタクトホールを通じてｎ+型コンタクト領域２１とオーミック接触するようにアルミニウム等により構成されたドレイン配線２３が形成されている。このドレイン配線２３は、層間絶縁膜１７の表面上においてソース配線１８と反対方向となるＨＶ回路島２側、つまりＬＶ回路島１から離れる方向に向かって延設されている。
【００３３】
さらに、素子部８に形成された裏面電極１９が配線引出し部９まで延設され、ｎ+型コンタクト領域２２とオーミック接触させられている。裏面電極１９は、この配線引出し部９においてもトレンチ分離部７内に収まるように形成されており、ＨＶ回路島２内の他の部分と短絡してしまわないようにされている。
【００３４】
そして、高耐圧ＭＯＳＦＥＴ３を含めたＬＶ回路島１およびＨＶ回路島２など全域を覆うように、半導体装置の表面側に必要に応じて層間絶縁膜２４や他の配線層（図示せず）等が成膜され、さらにこの上面および半導体装置の裏面が保護膜２５、２６で覆われている。このようにして、本実施形態にかかる半導体装置が構成されている。
【００３５】
このように構成された本実施形態の半導体装置は、ゲート電極１６に所望の電位が掛けられると、ゲート絶縁膜１５の直下のｐ型チャネル領域１０の表層部にチャネルが設定され、ｎ+型ソース領域１１、ｐ型チャネル領域１０のチャネル、素子部８のｎ-型ドリフト層４、ｎ+型ドレインコンタクト領域１３、裏面電極１９、ｎ+型コンタクト領域２１、配線引出し部９のｎ-型ドリフト層４、ｎウェル領域２０およびｎ+型コンタクト領域２１を通じて、ソース配線１８とドレイン配線２３との間に電流が流される。このとき、ＩＧＢＴの駆動状態に応じて各部の電位が変化するが、例えばソース配線１８が０Ｖ、ドレイン配線２３に６００〜１２００Ｖとされ、ソース配線１８とドレイン配線２３との間に大きな電位差が発生することになる。
【００３６】
しかしながら、本実施形態の高耐圧ＭＯＳＦＥＴ３では、素子部８から配線引出し部９に延設されるようにｎ-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にしている。そして、裏面電極１９を配線引出し部９まで延設し、ｎ+型コンタクト領域２１、配線引出し部９のｎ-型ドリフト層４、ｎウェル領域２０およびｎ+型コンタクト領域２１を通じてドレイン配線２３と接続している。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とし、裏面電極１９や配線引出し部９およびドレイン配線２３にて引き出し配線を構成している。
【００３７】
このため、ドレイン配線２３がソース配線１８の上部を横切るような配置にならない。このため、ドレイン配線２３とソース配線１８の間に層間絶縁膜１７が挟まれることはなく、ドレイン配線２３とソース配線１８との電位差によって層間絶縁膜１７が絶縁破壊されることもない。
【００３８】
さらに、このようにソース配線１８と裏面電極１９との間に縦方向に電流が流れる構成とされていることから、電界集中によるＬＯＣＯＳ酸化膜１４や層間絶縁膜１７の絶縁破壊を防ぐことが可能となり、より高耐圧な半導体装置とすることが可能となる。すなわち、素子部８内での電位分布を示すと図３のように示され、電位分布がｎ-型ドリフト層４の表面とほぼ平行になり、偏りない分布になる。このため、電界集中が生じず、半導体装置をより高耐圧にすることが可能となる。
【００３９】
続いて、本実施形態にかかる半導体装置の製造方法について説明する。図４〜図６は、本実施形態の半導体装置の製造工程を示した図である。ただし、半導体装置のうち高耐圧ＭＯＳＦＥＴ３以外の部分に関しては従来と同様であるため、ここでは高耐圧ＭＯＳＦＥＴ３の製造工程についてのみ説明する。
【００４０】
〔図４（ａ）に示す工程〕
まず、ｎ-型ドリフト層４を構成するシリコン基板３０を用意する。このとき、シリコン基板３０として、上述したトレンチ分離部５〜７を構成するためのトレンチの深さよりも大きい厚みのものを用意している。
【００４１】
〔図４（ｂ）に示す工程〕
次に、フォトリソグラフィ・エッチングによりトレンチ分離部５〜７の形成予定領域にトレンチ３１を形成したのち、熱酸化等によりトレンチ３１の内壁面に酸化膜を形成し、さらにＰｏｌｙ−Ｓｉ層を成膜することでトレンチ３１内を酸化膜およびＰｏｌｙ−Ｓｉ層からなる絶縁層３２にて埋め込む。そして、シリコン基板３０の表面に形成された酸化膜およびＰｏｌｙ−Ｓｉ層を除去し、トレンチ３１内にのみ絶縁層３２を残す。
【００４２】
〔図４（ｃ）に示す工程〕
次に、シリコン基板３０の表面にＬＯＣＯＳ酸化膜１４を形成する。具体的には、シリコン基板３０の表面に酸化膜や窒化膜（図示せず）を形成したのち、これらをパターニングしてＬＯＣＯＳ酸化膜１４の形成予定領域を開口させ、ＬＯＣＯＳ酸化を行う。これにより、酸化膜や窒化膜が開口させられた部分にＬＯＣＯＳ酸化膜１４が形成され、素子分離が行われる。その後、酸化膜や窒化膜を除去する。
【００４３】
〔図５（ａ）に示す工程〕
ＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｐ型チャネル領域１０の形成予定位置が開口するマスクを配置したのち、ｐ型不純物のイオン注入を行うことにより、ｐ型チャネル領域１０を形成する位置にｐ型不純物を注入する。また、マスクを除去した後、再びＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｎウェル領域２０の形成予定位置が開口するマスクを配置し、ｎ型不純物のイオン注入を行うことにより、ｎウェル領域２０を形成する位置にｎ型不純物を注入する。そして、熱処理を行うことによりｐ型不純物やｎ型不純物を拡散させ、ｐ型チャネル領域１０やｎウェル領域２０を形成する。
【００４４】
続いて、ＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｎ+型ソース領域１１やｎ+型コンタクト領域２１の形成予定領域が開口するマスクを配置した後、ｎ型不純物のイオン注入を行うことにより、ｎ+型ソース領域１１やｎ+型コンタクト領域２１を形成する位置にｎ型不純物を注入する。さらに、ＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｐ+型コンタクト領域１２の形成予定領域が開口するマスクを配置した後、ｐ型不純物のイオン注入を行うことにより、ｐ+型コンタクト領域１２を形成する位置にｐ型不純物を注入する。そして、そして、熱処理を行うことによりｐ型不純物やｎ型不純物を拡散させ、ｎ+型ソース領域１１やｎ+型コンタクト領域２１およびｐ+型コンタクト領域１２を形成する。
【００４５】
〔図５（ｂ）に示す工程〕
熱酸化等によりゲート絶縁膜１５を形成したのち、このゲート絶縁膜１５の表面に不純物がドーピングされたＰｏｌｙ−Ｓｉ層を成膜する。そして、Ｐｏｌｙ−Ｓｉ層をパターニングしてゲート電極１６を形成する。
【００４６】
〔図５（ｃ）に示す工程〕
ゲート電極１６上を含むシリコン基板３０の上面全面を覆うように層間絶縁膜１７を配置した後、これをパターニングし、ｎ+型ソース領域１１およびｐ+型コンタクト領域１２に繋がるコンタクトホールやｎ+型コンタクト領域２１に繋がるコンタクトホールを形成する。
【００４７】
〔図６（ａ）に示す工程〕
コンタクトホール内を含め層間絶縁膜１７を覆うようにＡｌ等の配線層を成膜下のち、この配線層をパターニングしてソース配線１８およびドレイン配線２３を形成する。そして、必要に応じてさらに層間絶縁膜２４を積んだり他の配線層等を成膜する。
【００４８】
〔図６（ｂ）に示す工程〕
シリコン基板３０を裏面からＣＭＰなどにより研磨し、所望の厚みにする。これにより、ｎ-型ドリフト層４が構成されると共に、トレンチ分離部５〜７がｎ-型ドリフト層４を貫通した状態となり、完全な素子分離が為される。
【００４９】
〔図６（ｃ）に示す工程〕
ｎ-型ドリフト層４の裏面にｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２の形成予定領域が開口するマスクを配置したのち、ｎ型不純物のイオン注入を行い、さらに熱処理を行って注入されたイオンを拡散させることでｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２を形成する。その後、ｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２を含めたｎ-型ドリフト層４の裏面にアルミニウム等による電極層を成膜したのち、パターニングして裏面電極１９を形成する。
【００５０】
この後、層間絶縁膜１７などの上面および裏面電極１９を含めたｎ-型ドリフト層４の裏面に樹脂等で構成される保護膜２５、２６を成膜し、本実施形態の半導体装置が完成する。
【００５１】
以上説明したように、本実施形態の半導体装置によれば、ドレイン配線２３がソース配線１８の上部を横切るような配置にならないため、ドレイン配線２３とソース配線１８の間に層間絶縁膜１７が挟まれることはなく、ドレイン配線２３とソース配線１８との電位差によって層間絶縁膜１７が絶縁破壊されることもない。さらに、電界集中によるＬＯＣＯＳ酸化膜１４や層間絶縁膜１７の絶縁破壊を防ぐことが可能となり、より高耐圧な半導体装置とすることが可能となる。
【００５２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して裏面電極１９の配置構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５３】
図７は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。この図に示すように、ｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２と繋がるコンタクトホールが形成された層間絶縁膜４０がｎ-型ドリフト層４の裏面に形成されており、この層間絶縁膜４０のコンタクトホールを介して裏面電極１９がｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２と接続された構造とされている。
【００５４】
このように、層間絶縁膜４０を介して裏面電極１９を形成すると、ｎ-型ドリフト層４の表面に直接裏面電極１９を形成する場合のように、裏面電極１９以外の部分におて電極層の残渣が残ることによるＬＶ回路島１とＨＶ回路島２との短絡などを防止することが可能となる。
【００５５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５６】
図８は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴ３を有する半導体装置が形成されたチップの断面図であり、図９は、図８に示す半導体装置の上面レイアウトを示した模式図である。
【００５７】
図８および図９に示すように、本実施形態の半導体装置では、ＨＶ回路島２を囲むトレンチ分離部６を複数本にして多重トレンチとしている。このような多重トレンチによってトレンチ分離部６を構成することにより、よりＬＶ回路島１とＨＶ回路島２との間の絶縁耐圧を高めることが可能となる。
【００５８】
なお、このような構造の場合、多重とレンチによって構成されたトレンチ分離部６の各トレンチ間にも素子部８と配線引出し部９とを囲むトレンチ分離部７が形成されるようにしても良いが、図９に示すように特に形成する必要はない。
【００５９】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６０】
図１０は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図であり、図１１は、図１０に示す半導体装置の上面レイアウトを示した模式図である。
【００６１】
本実施形態では、上記各実施形態で使用していた裏面電極１９の代わりにリードフレーム５０を用いている。リードフレーム５０は、ｎ-型ドリフト層４の裏面側に配置されており、ｎ+型ドレインコンタクト領域１３やｎ-型ドリフト層４の裏面に備えられた絶縁膜５１等に貼り付けられている。上記各実施形態のような配線引出し部９は備えられておらず、リードフレーム５０をチップの端面（ｎ-型ドリフト層４の端面）よりも突き出すように配置し、ＨＶ回路島２側の他の駆動回路に対して電圧印加を行う電源配線５２の一部が層間絶縁膜２４や保護膜２５から露出させられてパッドとされており、このパッドとリードフレーム５０のうちチップの端面から突き出された部分とがボンディングワイヤ５３を介して電気的に接続してある。すなわち、リードフレーム５０およびボンディングワイヤ５３を引き出し配線としている。
【００６２】
絶縁膜５１は、リードフレーム５０とＬＶ回路島１やＨＶ回路島２のｎ-型ドリフト層４との電気的接続を避けるべく設けられている。すなわち、ｎ+型ドレインコンタクト領域１３がリードフレーム５０を通じてｎ-型ドリフト層４の他の部分と短絡することを防止できる。具体的には、ＬＶ回路島１やＨＶ回路島２のｎ-型ドリフト層４の裏面を所定厚分除去したのち絶縁膜５１を配置し、その後、絶縁膜５１をＣＭＰなどにより研磨することでｎ+型ドレインコンタクト領域１３を露出させる。そして、リードフレーム５０をチップ裏面に貼り付けることにより、ｎ+型ドレインコンタクト領域１３やｎ-型ドリフト層４の裏面に備えられた絶縁膜５１等に貼り付けられる。
【００６３】
このように、チップ裏面側にリードフレーム５０を配置し、このリードフレーム５０およびボンディングワイヤ５３をドレイン配線としてチップ表面側にドレイン配線を引き回すようにしている。このようにしても、第１実施形態と同様の効果を得ることができる。ただし、本実施形態の場合、リードフレーム５０やボンディングワイヤ５３などチップ以外の構成部品が必要になる。
【００６４】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６５】
図１２は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【００６６】
この図に示されるように、本実施形態では、配線引出し部９の一部をボンディングワイヤ６０にて構成している。ボンディングワイヤ６０は、裏面電極１９やｎ-型ドリフト層４まで達するように形成された貫通穴６１ａ、６１ｂ内を通じて、裏面電極１９やｎ-型ドリフト層４と電気的に接続されている。
【００６７】
このように、チップに貫通穴６１ａ、６１ｂを開け、ボンディングワイヤ６０にて配線引出し部９の一部を構成しても構わない。
【００６８】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態も、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６９】
図１３は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【００７０】
この図に示されるように、配線引出し部９の一部をｎ-型ドリフト層４の表面から裏面まで達するように配置された伝導材料７０にて構成している。伝導材料７０は、ｎ-型ドリフト層４の表面側においてドレイン配線２３と電気的に接続されると共にｎ-型ドリフト層４の裏面側において裏面電極１９と電気的に接続された構造とされている。このような伝導材料７０は、ｎ-型ドリフト層４内にビアホール７１を開けたのち、そのビアホール７１内を埋め込むように配置される。伝導材料７０は、低抵抗材料であればどのような材料で構成されていても良いが、例えば不純物が高濃度に注入されたドープトＰｏｌｙ−Ｓｉや金属等で構成される。
【００７１】
このように、ｎ-型ドリフト層４の表面から裏面に至るように伝導材料７０を配置することにより配線引出し部９の一部を構成しても構わない。
【００７２】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態も、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７３】
図１４は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【００７４】
この図に示されるように、配線引出し部９の一部をｎ-型ドリフト層４にｎ型不純物（もしくはｐ型不純物）を高濃度にドーピングした高濃度シリコン層８０によって構成している。この高濃度シリコン層８０を介して、裏面電極１９とドレイン配線２３とが電気的に接続されている。
【００７５】
このように、ｎ-型ドリフト層４に不純物を高濃度にドーピングした高濃度シリコン層８０を配置することにより配線引出し部９の一部を構成しても構わない。
【００７６】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態も、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７７】
図１５は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
【００７８】
この図に示されるように、配線引出し部９の一部をｎ-型ドリフト層４を貫通するように備えられた絶縁膜９０内に配置した伝導材料９１によって構成している。伝導材料９１は、ｎ-型ドリフト層４の表面側においてドレイン配線２３と電気的に接続されると共にｎ-型ドリフト層４の裏面側において裏面電極１９と電気的に接続された構造とされている。このような構造は、ｎ-型ドリフト層４内にビアホール９２を開けたのち、そのビアホール９２の内壁を例えば熱酸化することで絶縁膜９０を形成し、その後、絶縁膜９０内を埋め込むように導体材料９１を配置することにより構成される。伝導材料９１は、低抵抗材料であればどのような材料で構成されていても良いが、例えば不純物が高濃度に注入されたドープトＰｏｌｙ−Ｓｉや金属等で構成される。
【００７９】
このように、ｎ-型ドリフト層４に備えた絶縁膜９０内に伝導材料９１を配置することにより、配線引出し部９の一部を構成しても構わない。
【００８０】
（他の実施形態）
上記各実施形態では、ＬＶ回路島１とＨＶ回路島２とをトレンチ分離部５で囲むと共に、ＨＶ回路島２をトレンチ分離部６にて囲む構造としている。これにより、高電圧基準とされるＨＶ回路島２を２つのトレンチ分離部５、６にて囲める構造にできるが、単に、ＬＶ回路島１とＨＶ回路島２を１つずつ異なるトレンチ分離部にて囲むようにしても良い。
【００８１】
また、ＨＶ回路島２を多重トレンチにした場合において、上記第３実施形態ではトレンチ数を４つ（図９参照）、第４実施形態では３つ（図１１参照）としているが、これも単なる一例であり、要求される耐圧に応じてトレンチ数を変更しても構わない。
【００８２】
また、上記第１〜第３実施形態では、ｎ-型ドリフト層４の表層部にｎウェル層２０を形成したが、ｎ-型ドリフト層４内の内部抵抗を減少させるためであり、ｎウェル層２０を設けなくても構わない。
【００８３】
また、上記各実施形態では第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプの高耐圧ＭＯＳＦＥＴ３を例に挙げて説明しているが、第１導電型をｐ型、第２導電型をｎ型とするｐチャネルタイプの高耐圧ＭＯＳＦＥＴとしても構わない。
【００８４】
また、上記各実施形態では、レベルシフト用のトランジスタとして高耐圧ＭＯＳＦＥＴ３を例に挙げたが、電流が縦方向に、つまりｎ-型ドリフト層の表裏面を貫通するように流れる縦型ＭＯＳＦＥＴであれば何でも良く、プレーナ型ＭＯＳＦＥＴ（例えば、特開平１１−２３８７４２号公報参照）、トレンチゲート構造のＭＯＳＦＥＴ（例えば、特開２００４−２６６１４０号公報参照）、コンケーブ構造のＭＯＳＦＥＴ（例えば、特開平０９−２９３８６１号公報参照）であっても構わない。勿論、これらの場合にも、ｎチャネルタイプとｐチャネルタイプいずれであっても構わない。
【００８５】
さらに、ここでは高耐圧トランジスタの一例として、レベルシフト用の高耐圧ＭＯＳＦＥＴを例に挙げて説明したが、他の高耐圧トランジスタ、例えばＩＧＢＴやバイポーラトランジスタに関しても上記と同様の構造を採用することができる。また、レベルシフト用に限らず、高耐圧トランジスタに関しても、上記と同様の構造を採用することができる。なお、上記各実施形態では、第１配線がソース配線、第２配線がドレイン配線となるような場合について説明したが、ＩＧＢＴやバイポーラトランジスタの場合には、第１配線がエミッタ配線、第２配線がコレクタ配線となる。
【符号の説明】
【００８６】
１…ＬＶ回路島、２…ＨＶ回路島、３…高耐圧ＭＯＳＦＥＴ、４…ｎ-型ドリフト層、５〜７…トレンチ分離部、８…素子部、９…配線引出し部、１０…ｐ型チャネル領域、１１…ｎ+型ソース領域、１２…ｐ+型コンタクト領域、１３…ｎ+型ドレインコンタクト領域、１４…ＬＯＣＯＳ酸化膜、１５…ゲート絶縁膜、１６…ゲート電極、１７…層間絶縁膜、１８…ソース配線、１９…裏面電極、２０…ｎウェル領域、２１、２２…ｎ+型コンタクト領域、２３…ドレイン配線、２４…層間絶縁膜、２５、２６…保護膜、３０…シリコン基板、３１…トレンチ、３２…絶縁層、４０…層間絶縁膜、５０…リードフレーム、５１…絶縁膜、５２…電源配線、５３…ボンディングワイヤ
【図１】
2010206235.tif 000003
【図２】
2010206235.tif 000004
【図３】
2010206235.tif 000005
【図４】
2010206235.tif 000006
【図５】
2010206235.tif 000007
【図６】
2010206235.tif 000008
【図７】
2010206235.tif 000009
【図８】
2010206235.tif 000010
【図９】
2010206235.tif 000011
【図１０】
2010206235.tif 000012
【図１１】
2010206235.tif 000013
【図１２】
2010206235.tif 000014
【図１３】
2010206235.tif 000015
【図１４】
2010206235.tif 000016
【図１５】
2010206235.tif 000017
【図１６】
2010206235.tif 000018
【図１７】
2010206235.tif 000019