(57)【要約】【課題】Ａ／Ｄ変換後のデジタルデータを高速に外部に出力可能なデータ転送機能を有する固体撮像装置を得る。【解決手段】データバス部における８段構成のデータブロックＤＢ＜ｉ＞（ｉ＝０〜７）はデータ線対Ｌ１，Ｌ２と、データ線対Ｌ１，Ｌ２に接続されるアンプ部ＡＭ＜ｉ＞とを有している。そして、アンプ部ＡＭ＜ｉ＞は、アンプイネーブル信号ＰＡＥ＜ｉ＞及びアンプ制御信号ＣＳＬＡ＜ｉ＞の指示するタイミングでデータ線対Ｌ１，Ｌ２の信号を増幅用データ線対ＬＡ１，ＬＡ２上で増幅してブロックデータ出力ＢＤout，ＢＺＤoutとして出力する。そして、８段のデータブロックＤＢ＜ｉ＞は、初段から最終段かけて、前段のブロックデータ出力ＢＤout，ＢＺＤoutが後段のデータ線対Ｌ１，Ｌ２にブロックデータ入力ＢＤin，ＢＺＤinとして付与されるよう連結される。【選択図】図６
2010041460.tif 000002
【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換後の複数の画素データを一括して出力可能な画素アレイ部と、
前記複数の画素データを取り込み、最終データ出力として順次出力するデジタル出力回路とを備え、前記複数の画素データは所定数組の分割画素データ群に区分され、
前記デジタル出力回路は、前記所定数組の分割画素データ群を取り込む所定数のデータブロックを有するデータバス部を含み、
前記所定数のデータブロックはそれぞれ、対応する前記分割画素データ群読み出し用のデータ線と、所定のタイミングで前記データ線の信号を増幅してブロックデータ出力として出力するアンプ部とを含み、前記所定数のデータブロックは初段から最終段にかけて、前段の前記ブロックデータ出力が後段の前記データ線にブロックデータ入力として付与可能に連結され、最終段の前記データブロックの前記ブロックデータ出力が前記最終データ出力となる、
固体撮像装置。
【請求項２】
請求項１記載の固体撮像装置であって、
前記デジタル出力回路は、前記所定数のデータブロックに対応して設けられる所定数のローカルカウンタを有するタイミング制御信号生成部をさらに含み、
前記所定数のローカルカウンタはそれぞれ、対応する前記分割画素データ群内の前記画素データを順次前記データ線上に読み出すタイミングを指示する第１のタイミング制御信号と、前記データ線上に読み出したデータを前記アンプ部により増幅させ前記ブロックデータ出力を得るタイミングを指示する第２のタイミング制御信号を出力する制御信号発生機能を有する、
固体撮像装置。
【請求項３】
請求項２記載の固体撮像装置であって、
前記デジタル出力回路は、
所定数の制御用クロックを前記所定数のローカルカウンタに分配するクロック分配部をさらに含み、
前記クロック分配部は、基準クロックを受け、前記基準クロックを等長配線で分配して前記所定数の制御用クロックを分配する、
固体撮像装置。
【請求項４】
請求項３記載の固体撮像装置であって、
前記所定数のローカルカウンタはそれぞれ、前記所定数のデータブロックに対し、初段から最終段の順に前記所定数の分割画素データ群を対応する前記データ線上に読み出し、かつ読み出し対象の前記データ線を次段の前記データ線に切り換える際にタイミング的に切れ目が生じないように前記第１及び第２の制御信号を出力する、
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速データ出力が可能なデジタルイメージセンサ等の固体撮像装置に関する。
【背景技術】
【０００２】
これまで一般にカメラといえばフィルム型（銀塩タイプ）の（以下、「フィルムカメラ」と略記する場合あり）が主流であったが、最近になってデジタルデータとして保存するデジタル型のカメラ（以下、「デジタルカメラ」と略記する場合あり）がそれに取って代わりだしている。デジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラでは、フィルムカメラをしのぐ性能になってきているという状況にある。デジタルカメラにもＣＣＤやＣＭＯＳイメージセンサという方式があり、カメラの高機能化の観点から、ＣＭＯＳデバイスを搭載しやすいＣＭＯＳイメージセンサへの注目が高まっている。
【０００３】
図１９はアナログイメージセンサの概略構成を示す説明図である。同図に示すように、半導体チップ５０上に画素がマトリクス状に配置されたイメージ（画素）アレイ５１が搭載され、イメージアレイ５１の図中上下（列方向延長線上）に隣接してコラムアンプ５２ａ，５２ｂが配置され、イメージアレイ５１の図中左（行方向延長線上）に隣接してＶスキャナ５３が配置される。Ｖスキャナ５３より選択された行単位の画素データがコラムアンプ５２ａ，５２ｂに分けて転送され、コラムアンプ５２ａ，５２ｂよってそれぞれ増幅されてチップアナログ出力ＣＯＡとして合成され、ＡＦＥ(Analog Front End)５４に出力される。ＡＦＥ５４はチップアナログ出力ＣＯＡに基づきデジタル出力ＯＤを出力する。
【０００４】
図２０はデジタルイメージセンサの概略構成を示す説明図である。同図に示すように、半導体チップ５０上に画素がマトリクス状に配置されたイメージアレイ５１がされ、イメージアレイ５１の図中上下に隣接してコラムアンプ５２ａ，５２ｂ及びコラムＡＤＣ５５ａ，５５ｂが配置され、イメージアレイ５１の図中左方向に隣接してＶスキャナ５３が配置される。Ｖスキャナ５３より選択された行単位の画素データがコラムアンプ５２ａ，５２ｂに分けて転送され、コラムアンプ５２ａ，５２ｂよってそれぞれ増幅され、さらにコラムＡＤＣ５５ａ，５５ｂによってそれぞれＡ／Ｄ変換される。その結果、コラムＡＤＣ５５ａ，５５ｂより、チップデジタル出力ＣＯＤが合成して得られる。
【０００５】
固体撮像装置の一種であるＣＭＯＳイメージセンサでは、図１９に示したアナログイメージセンサや、図２０に示したデジタルイメージセンサがあり、どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が高い。具体的には、デジタルイメージセンサーを用いると動画の撮影が可能なだけでなく、後段の画像処理と組み合わせてさまざまな応用が考えられる。たとえばテニスラケットにボールが当たる瞬間や、運動会で運動場を回りながらゴールする子供の顔写真のアップを、その方向にカメラを向けておくだけで、カメラが自動的にシャッターチャンスを判定し、自動的にシャッターを押してくれるようなことも可能となる。こうした処理を実現するためには、撮影した画像を瞬時に画像処理ＩＰ(intellectual property)に転送する必要があり、撮影情報（アナログ）→画像処理用情報（デジタル）に変換する必要がある。
【０００６】
こうした背景から、既にカメラ向けのアナログ／デジタル変換器（ＡＤＣ）の研究開発が盛んに行われている。ＣＭＯＳイメージセンサにおける一番大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。単にひとつのＡＤＣで処理する場合、たとえば1000万画素で一般的な動画処理レート（30fps（Frame Per Second））を行うと、3nsの間に１画素の情報をＡ／Ｄ変換、データ転送する画素データ処理部が必要となりあり、非現実的なものとなる。
【０００７】
図２１はイメージアレイ５１に隣接して設けられる画素データ処理部５６（図２０のコラムアンプ５２ａ，５２ｂ及びコラムＡＤＣ５５ａ，５５ｂに相当）の一例を示す説明図である。同図に示すように、イメージアレイ５１に対し図中上下に隣接して設けられる２つの画素データ処理部５６はそれぞれ複数の画素信号処理部６６から構成される（下方の画素データ処理部５６のみ図示）。複数の画素信号処理部６６は２画素（１画素：画素等価回路６０）に対し１の割合で設けられ、各画素信号処理部６６は対応づけられた列方向延長線上に設けられる。
【０００８】
画素信号処理部６６は増幅部６７、Ａ／Ｄ変換部６８及びデータラッチ・転送部６９より構成され、増幅部６７は対応する列の画素信号を受け増幅し、Ａ／Ｄ変換部６８は増幅部６７により増幅後の信号をＡ／Ｄ変換し、データラッチ・転送部６９はＡ／Ｄ変換後のデータをラッチ・転送する。Ａ／Ｄ変換後のデータ転送は複数の画素信号処理部６６内のデータラッチ・転送部６９間において出力バス５７を用いて行われる。そして、最終段（図中右端）の画素信号処理部６６のデータラッチ・転送部６９より順次デジタルの（最終）データ出力Ｄoutが出力される。
【０００９】
図２１に示すように、画素等価回路６０はフォトダイオード６１、（ＮＭＯＳ）トランジスタ６２〜６５から構成されており、アノードが接地されたフォトダイオード６１のカソードがトランジスタ６２を介してトランジスタ６４のゲート（ノードＮ６０）に接続されており、トランジスタ６３が電源Ｖdd，ノードＮ６０間に介挿される。トランジスタ６４は一方電極が電源Ｖddに接続され、他方電極がトランジスタ６５の一方電極に接続され、トランジスタ６５の他方電極が光電変換信号出力部となる。トランジスタ６２，６３及び６５のゲート電極には制御信号ΦT，制御信号ΦR及び制御信号ΦSが付与される。
【００１０】
このような構成の画素等価回路６０は、制御信号Φｒ、制御信号ΦR及び制御信号ΦSにより、フォトダイオード６１の光電変換量に基づき決定されるトランジスタ６５の他方電極である光電変換信号出力部の電位が得られる。
【００１１】
具体的には、まず、制御信号ΦRを“Ｈ”にしてノードＮ６０を電源Ｖdd近傍に充電した後、制御信号ΦR“Ｌ”に立ち下げ、制御信号ΦSを“Ｈ”にする。その後、制御信号ΦTを“Ｈ”にしてノードＮ６０にフォトダイオード６１で光電変換された負の電荷を付与する。その結果、ノードＮ６０の電位は上記負の電荷量に比例して低下し、このノードＮ６０の低下度合に応じてトランジスタ６４のオン抵抗が上昇する。その結果、トランジスタ６４のオン抵抗値に応じて、トランジスタ６５の他方電極より得られる電位が決定する。
【００１２】
図２１で示す構成では、画素信号処理部６６をイメージ（画素）アレイ５１の上下に配置することにより、画素信号処理部６６の横幅は画素ピッチの２倍を確保することができる。しかし、上記画素等価回路６０よりなる、１画素当たりの画素サイズが5μｍの場合、その２倍の１０μｍを横幅とした画素信号処理部６６を構成しなければならない。このために、画素データ処理部５６を構成する複数の画素信号処理部６６のうち、１単位の画素信号処理部６６は、横幅１０μｍ、縦幅１ｍｍ以上といった、非常に細長い形状で構成することになってしまう。そして、この制約を満足すべく画素信号処理部６６内にＡ／Ｄ変換部６８を設計する必要がある。このような画素データ処理部５６内のＡ／Ｄ変換部６８の集合体は、選択された行の各列の画素データをＡ／Ｄ変換することから、本明細書中において「コラムＡＤＣ」と称する場合がある。
【００１３】
上記したコラムＡＤＣの開発が盛んに行われているのに対し、コラムＡＤＣで変換されたデジタルデータをＣＭＯＳ外部へ出力するデータラッチ・転送部６９に関しては、あまり検討されていないのが現状である。
【００１４】
例えば、Ａ／Ｄ変換装置の従来例として特許文献１が挙げられる。特許文献１では、コラムＡＤＣを内蔵した撮像素子の構成例を示しているが、その図１１，図１３に示すように、データ転送部に関しては矢印で図示された水平信号線１８として示されているに過ぎず、抽象的な開示しかなされていない。
【００１５】
このような開示内容となっているのは、特許文献１においては、高速なデータ転送を前提としていないため、既存技術の組み合わせで十分なデータ転送が可能であるという認識で開示されていると推測される。
【００１６】
【特許文献１】特開２００５−３０３６４８号公報（図１１，図１３）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
今後のデジタルカメラの進化の流れを考えたとき、高速連射機能に対応するには、高速なデータ転送回路が間違い無く必要になる。
【００１８】
しかし、上記特許文献１のように、チップ面積の大きなＣＭＯＳセンサ内で、Ａ／Ｄ変換後各列毎に記憶されたデジタルデータを入出力部まで高速に転送することに関する技術的工夫が何らなされていないという問題点があった。
【００１９】
この発明は上記問題点を解決するためになされたもので、Ａ／Ｄ変換後のデジタルデータを高速に外部に出力可能なデータ転送機能を有する固体撮像装置を得ることを目的とする。
【課題を解決するための手段】
【００２０】
本実施の形態のＣＭＯＳイメージセンサのデータバス部における８段構成のデータブロックはそれぞれデータ線と、データ線対に接続されるアンプ部とを有している。そして、アンプ部は、アンプイネーブル信号及びアンプ制御信号の指示するタイミングでデータ線対の信号を増幅してブロックデータ出力として出力する。そして、８段のデータブロックは、初段から最終段にかけて、前段のブロックデータ出力が後段のデータ線対にブロックデータ入力として付与されるよう連結される。
【発明の効果】
【００２１】
本実施の形態は上記特徴を有することにより、８段に細分化された各データブロックのデータ線対間において比較的短時間で検出可能な電位差を得ることができるため、データバス部内で高速なデータ転送を行い、（最終）データ出力として高速に外部にデータ出力を行うことができる効果を奏する。
【発明を実施するための最良の形態】
【００２２】
（実施の形態）
図１はこの発明の実施の形態に係る固体撮像装置であるＣＭＯＳイメージセンサの全体構成を示すブロック図である。
【００２３】
同図に示すように、画素がマトリクス状に配置された画素アレイ１の図中上下（列方向延長線上）にコラムアンプ２ａ，２ｂ、コラムＡＤＣ３ａ，３ｂ及びデジタル出力回路４ａ，４ｂが配置される。そして、画素アレイ１の図中左方（行方向延長線上）に隣接してＶスキャナ５が配置される。なお、画素アレイ１は４０９６（列）×Ｘ（行）の画素構成を呈しており、Ｖスキャナ５により選択された、画素アレイ１における行単位の画素信号（光電変換信号）が１列置きにコラムアンプ２ａ，２ｂに出力される。すなわち、コラムアンプ２ａ，２ｂにはそれぞれ２０４８個の画素信号が出力される。
【００２４】
コマンドデコーダ６はコマンド入力ＣＩを受け、コマンド入力ＣＩに基づく制御信号をコラムアンプ２ａ，２ｂ、コラムＡＤＣ３ａ，３ｂ、デジタル出力回路４ａ，４ｂ及びＶスキャナ５に出力する。なお、デジタル出力回路４ａ，４ｂへの制御信号としては、後述するイネーブル信号Ｅnable、キャリーイン信号Carry_in、リセット信号Ｒst、データクロックＤｃｌｋ及びカウント入力Ｃnt_in＜１１：０＞が含まれる。
【００２５】
コラムアンプ２ａ，２ｂはそれぞれ入力された２０４８個の画素信号を増幅してコラムＡＤＣ３ａ，３ｂに出力する。コラムＡＤＣ３ａ，３ｂはそれぞれ増幅された画素信号をＡ／Ｄ変換して２０４８個の（デジタル）画素データ（１２ビット構成）を出力する。デジタル出力回路４ａ，４ｂはそれぞれ２０４８個の画素データを、１２ビット構成の（最終）データ出力Ｄout＜１１：０＞としてパラレル−シリアル変換部７に順次出力する。
【００２６】
パラレル−シリアル変換部７は２組のデータ出力Ｄout＜１１：０＞を適宜選択して１２ビットの変換データ出力ＣＤout＜１１：０＞をＬＶＤＳ(Low Voltage Differential Signaling)回路８に出力する。ＬＶＤＳ回路８は変換データ出力ＣＤout＜１１：０＞を信号規格に適合した画素データ出力ＰＤout＜１１：０＞に変換して出力する。
【００２７】
実施の形態のＣＭＯＳイメージセンサにおいて、本発明の特徴部分となるのは、デジタル出力回路４ａ，４ｂ部分である。したがって、デジタル出力回路４ａ，４ｂ以外の他の構成部は既存技術等により構成可能である。上述した画素アレイ１，コラムアンプ２ａ，２ｂ及びコラムＡＤＣ３ａ，３ｂは、Ａ／Ｄ変換後の複数の画素データを一括して出力する画素アレイ部として機能する。
【００２８】
なお、デジタル出力回路４ａ，４ｂそれぞれの構成及び動作は共通するため、以下では、破線で囲まれたデジタル出力回路周辺部１４内におけるデジタル出力回路４ａ及びその周辺部分を中心に説明する。
【００２９】
図２は図１で示したデジタル出力回路周辺部１４の詳細を示す説明図である。同図に示すように、コラムＡＤＣ３ａから２０４８ビットのＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：０＞が出力される。なお、ＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：０＞は対応する画素が明るい程、“Ｌ”に立ち下がるタイミングが遅くなる性質を有している。
【００３０】
デジタル出力回路４ａはデータバス部１１、ローカルカウンタ部１２及びクロック分配部１３から構成される。
【００３１】
データバス部１１は、コマンドデコーダ６よりカウント入力Ｃnt_in＜１１：０＞、イネーブル信号Ｅnable及びリセット信号Ｒstを受け、ローカルカウンタ部１２の制御下で、ＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：０＞より得られる２０４８個の１２ビットのデータ出力Ｄout＜１１：０＞を順次出力する。
【００３２】
タイミング制御信号生成機能を有するローカルカウンタ部１２（タイミング制御信号生成部）は、コマンドデコーダ６よりイネーブル信号Ｅnable、キャリーイン信号Carry_in、及びリセット信号Ｒst受け、クロック分配部１３より得られるデジタルクロックＤｃｌｋ＜０＞〜Ｄｃｌｋ＜７＞に基づき、カウント動作を行い、種々のタイミング制御信号をデータバス部１１に出力する。
【００３３】
なお、ローカルカウンタ部１２からデータバス部１１に与える制御信号として、イコライズ信号ＩＯＥＱＢ＜７：０＞、コラム選択信号ＣＳＬ＜２０４７：０＞、アンプイネーブル出力ＰＡＥ＜７：０＞、アンプ制御信号ＣＳＬＡ＜７：０＞がある。なお、本明細書中において「Ａ＜β：α＞」は、Ａ＜α＞〜Ａ＜β＞を意味する。
【００３４】
クロック分配部１３はコマンドデコーダ６基準ＣＬＫＫであるデータクロックＤｃｌｋを受け、データクロックＤｃｌｋを入力としたバッファＢＦ１の出力を等配線長で８分配してバッファＢＦ１０〜ＢＦ１７に付与し、バッファＢＦ１０〜ＢＦ１７よりそれぞれデジタルクロックＤｃｌｋ＜０＞〜Ｄｃｌｋ＜７＞を出力している。
【００３５】
図３は図２で示したデータバス部１１及びローカルカウンタ部１２の詳細を示す説明図である。同図に示すように、ローカルカウンタ部１２は８個（所定数）のローカルカウンタＬＣ＜０＞〜ＬＣ＜７＞より構成される。
【００３６】
ローカルカウンタＬＣ＜０＞は、デジタルクロックＤｃｌｋ＜０＞をクロック入力部（Dclk）に受け、キャリーイン信号Carry_inを伝達入力信号Ｃ＿ＩＮとして受け、伝達出力信号Ｃ＿ＯＵＴを出力する。さらに、ローカルカウンタＬＣ＜０＞は、イネーブル信号Ｅnable及びリセット信号Ｒstをイネーブル入力ENABLE及びリセット入力RSTに受ける。
【００３７】
そして、ローカルカウンタＬＣ＜０＞は、イコライズ出力ＩＯＥＱＢをイコライズ出力ＩＯＥＱＢ＜０＞として出力し、２５６ビット×１２ビットの（ローカル）コラム選択信号ＣＳＬ＜２５５：０＞をコラム選択信号ＣＳＬ＜２５５：０＞として出力する。さらに、ローカルカウンタＬＣ＜０＞は、アンプイネーブル出力ＰＡＥ及びアンプ制御信号ＣＳＬＡをアンプイネーブル信号ＰＡＥ＜０＞及びアンプ制御信号ＣＳＬＡ＜０＞として出力する。
【００３８】
ローカルカウンタＬＣ＜１＞は、デジタルクロックＤｃｌｋ＜１＞をクロック入力部（Dclk）受け、ローカルカウンタＬＣ＜０＞の伝達出力信号Ｃ＿ＯＵＴを伝達入力信号Ｃ＿ＩＮとして受け、伝達出力信号Ｃ＿ＯＵＴを出力する。さらに、ローカルカウンタＬＣ＜１＞は、イネーブル信号Ｅnable及びリセット信号Ｒstをイネーブル入力ENABLE及びリセット入力RSTに受ける。
【００３９】
そして、ローカルカウンタＬＣ＜１＞は、イコライズ出力ＩＯＥＱＢをイコライズ出力ＩＯＥＱＢ＜１＞として出力し、（ローカル）コラム選択信号ＣＳＬ＜２５５：０＞をコラム選択信号ＣＳＬ＜５１１：２５６＞として出力する。さらに、ローカルカウンタＬＣ＜１＞は、アンプイネーブル出力ＰＡＥ及びアンプ制御信号ＣＳＬＡをアンプイネーブル信号ＰＡＥ＜１＞及びアンプ制御信号ＣＳＬＡ＜１＞として出力する。
【００４０】
同様にして、ローカルカウンタＬＣ＜２＞〜＜７＞は、デジタルクロックＤｃｌｋ＜２＞〜＜７＞を受け、ローカルカウンタＬＣ＜１＞〜＜６＞の伝達出力信号Ｃ＿ＯＵＴを伝達入力信号Ｃ＿ＩＮに受け、伝達出力信号Ｃ＿ＯＵＴを出力する。さらに、ローカルカウンタＬＣ＜２＞〜＜７＞は、イネーブル信号Ｅnable及びリセット信号Ｒstをイネーブル入力ENABLE及びリセット入力RSTに共通に受ける。
【００４１】
そして、ローカルカウンタＬＣ＜２＞〜＜７＞は、イコライズ出力ＩＯＥＱＢをイコライズ出力ＩＯＥＱＢ＜２＞〜＜７＞として出力し、（ローカル）コラム選択信号ＣＳＬ＜２５５：０＞をコラム選択信号ＣＳＬ＜７６７：５１２＞、＜１０２３：７６８＞、＜１２７９：１０２４＞、＜１５３５：１２８０＞、＜１７９１：１５３６＞、及び＜２０４７：１７９１＞として出力する。さらに、ローカルカウンタＬＣ＜２＞〜＜７＞は、アンプイネーブル出力ＰＡＥ及びアンプ制御信号ＣＳＬＡをアンプイネーブル信号ＰＡＥ＜２＞〜＜７＞及びアンプ制御信号ＣＳＬＡ＜２＞〜＜７＞として出力する。
【００４２】
データバス部１１は８個（所定数）のデータブロックＤＢ＜０＞〜ＤＢ＜７＞及びデータ転送用バス１５から構成される。各データブロックＤＢ＜ｉ＞（ｉ＝０〜７）がそれぞれイコライズトランジスタＥＴｉ、ゲートトランジスタＧＴｉ、及びアンプ部ＡＭ＜ｉ＞から構成される。なお、各ゲートトランジスタＧＴｉは２５６×１２ビット構成を呈しているが便宜上、１つを代表させて図示している。
【００４３】
具体的には、データ転送用バス１５を８分割するようにアンプ部ＡＭ＜０＞〜ＡＭ＜７＞が介挿される。そして、ＰＭＯＳ構成のイコライズトランジスタＥＴｉは一方電極が電源Ｖddに接続され、他方電極がデータ転送用バス１５に接続され、ゲート電極にイコライズ出力ＩＯＥＱＢ＜ｉ＞を受ける。ゲートトランジスタＧＴｉは一方電極がＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：０＞のいずれかに接続され、他方電極がデータ転送用バス１５に接続され、ゲート電極にコラム選択信号ＣＳＬ＜（２５５＋２５６・ｉ）：（２５６・ｉ）＞を受ける。
【００４４】
アンプ部ＡＭ＜ｉ＞はゲートトランジスタＧＴｉを介して読み出されたＡ／Ｄ変換後の画素データを増幅して、アンプイネーブル信号ＰＡＥ＜ｉ＞及びアンプ制御信号ＣＳＬＡ＜ｉ＞のタイミング制御下で、適宜、次段のアンプ部ＡＭ＜ｉ＋１＞に接続されるデータ転送用バス１５に転送する。そして、最終的にアンプ部ＡＭ＜７＞より１２ビットのデータ出力Ｄout＜１１：０＞を順次出力する。
【００４５】
このように、データバス部１１は、２０４８コラム×１２ビットのデータを、256コラム(4.5mm) × ８段のデータブロックＤＢ＜ｉ＞を用い、１２ビットのバス幅の８分割されたデータ転送用バス１５を介してデータ転送を行う。
【００４６】
そして、８段のデータブロックＤＢ＜０＞〜ＤＢ＜７＞に対応して、各々がほぼ同一構成のローカルカウンタＬＣ＜０＞〜ＬＣ＜７＞が配置される。さらに、ローカルカウンタＬＣ＜ｉ＞それぞれの駆動用のデジタルクロックＤｃｌｋ＜ｉ＞は、クロック分配部１３内の等長配線クロックツリーによりタイミングスキューが小さくなるように設定される。
【００４７】
図４は１ビット構成のデータバス部１１ｐの概略構成を示す説明図である。同図に示すように、データバス部１１ｐは、コマンドデコーダ６よりカウント入力Ｃnt_in＜１１：０＞の対応する１ビットをカウント入力Ｃnt_inとして受け、イネーブル信号Ｅnable及びリセット信号Ｒstを受ける。そして、データバス部１１ｐは、図示しないローカルカウンタ部１２のタイミング制御下で、ＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：０＞より得られる２０４８個の対応する１ビットのデータ出力Ｄoutとして順次出力する。
【００４８】
データバス部１１ｐは、図示しないローカルカウンタ部１２より、イコライズ信号ＩＯＥＱＢ＜７：０＞、コラム選択信号ＣＳＬ＜２０４７：０＞、アンプイネーブル出力ＰＡＥ＜７：０＞、及びアンプ制御信号ＣＳＬＡ＜７：０＞をタイミング制御信号として受ける。
【００４９】
図５はデータバス部１１ｐの詳細構成を示す説明図である。同図に示すように、データバス部１１ｐはデータブロックＤＢ＜０＞〜ＤＢ＜７＞から構成される。
【００５０】
同図に示すように、Ａ／Ｄ変換後の複数の画素データであるＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：０＞は、８組の分割画素データ群（ＣＭＰ＿ｉｎ＜２５５：０＞，＜５１１：２５６＞，＜７６７：５１２＞，＜１０２３：７６８＞，＜１２７９：１０２４＞，＜１５３５：１２８０＞，＜１７９１：１５３６＞，＜２０４７：１７９２＞）に区分される。そして、データブロックＤＢ＜０＞〜ＤＢ＜７＞は、対応する上記８組の分割画素データ群を取り込む。
【００５１】
また、データブロックＤＢ＜０＞〜ＤＢ＜７＞間で前段の伝達出力信号Ｃ＿ＯＵＴが次段の伝達入力信号Ｃ＿ＩＮとして付与される。
【００５２】
データブロックＤＢ＜０＞は、図示しないローカルカウンタ部１２より、イコライズ出力ＩＯＥＱＢ＜０＞、コラム選択信号ＣＳＬ＜２５５：０＞、アンプイネーブル信号ＰＡＥ＜０＞及びアンプ制御信号ＣＳＬＡ＜０＞を受ける。
【００５３】
また、データブロックＤＢ＜０＞は、図示しないコマンドデコーダ６から、イネーブル信号Ｅnable、リセット信号Ｒst及びカウント入力Ｃnt_inを受け、図示しないコラムＡＤＣ３ａからＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２５５：０＞を受ける。
【００５４】
データブロックＤＢ＜１＞は、図示しないローカルカウンタ部１２より、イコライズ出力ＩＯＥＱＢ＜１＞、コラム選択信号ＣＳＬ＜５１１：２５６＞、アンプイネーブル信号ＰＡＥ＜１＞及びアンプ制御信号ＣＳＬＡ＜１＞を受ける。
【００５５】
また、データブロックＤＢ＜１＞は、図示しないコマンドデコーダ６から、イネーブル信号Ｅnable、リセット信号Ｒst及びカウント入力Ｃnt_inを受け、図示しないコラムＡＤＣ３ａからＡＤ変換比較結果ＣＭＰ＿ｉｎ＜５１１：２５６＞を受ける。
【００５６】
同様にして、データブロックＤＢ＜ｊ＞（ｊ＝２〜７）は、図示しないローカルカウンタ部１２より、イコライズ出力ＩＯＥＱＢ＜ｊ＞、コラム選択信号ＣＳＬ＜（２５５＋２５６・ｊ）：（２５６・ｊ）＞、アンプイネーブル信号ＰＡＥ＜ｊ＞及びアンプ制御信号ＣＳＬＡ＜ｊ＞を受ける。
【００５７】
また、データブロックＤＢ＜ｊ＞は、図示しないコマンドデコーダ６から、イネーブル信号Ｅnable、リセット信号Ｒst及びカウント入力Ｃnt_inを受け、図示しないコラムＡＤＣ３ａからＡＤ変換比較結果ＣＭＰ＿ｉｎ＜（２５５＋２５６・ｊ）：（２５６・ｊ）＞を受ける。
【００５８】
図６はデータバス部１１ｐ内におけるデータブロックＤＢ＜ｉ＞の内部構成を示す説明図である。データ転送用バス１５がデータブロックＤＢ＜ｉ＞用に分割されたデータ転送用バス１５ｉはデータ線対Ｌ１，Ｌ２から構成される。データ線Ｌ１の両端にそれぞれイコライズトランジスタＥＴｉの他方電極が接続され、データ線Ｌ２の両端にそれぞれイコライズトランジスタＥＴｉの他方電極が接続される。これらイコライズトランジスタＥＴｉの一方電極は共通に電源Ｖddに接続され、ゲート電極は共通にイコライズ出力ＩＯＥＱＢ＜ｉ＞が付与される。
【００５９】
コラム選択信号ＣＳＬ＜２５５：０＞に対応して、２５６個の入出力ゲートＩＯＧａｔｅ＜２５５：０＞及びラッチＬａｔｃｈＩＯ＜２５５：０＞（それぞれ図６では代表して１つのみ示す）が設けられる。
【００６０】
入出力ゲートＩＯＧａｔｅ＜２５５：０＞はそれぞれ１対のゲートトランジスタＧＴｉ１及びＧＴｉ２で構成され、ゲートトランジスタＧＴｉ１の一方電極（ＩＮ側）がラッチＬａｔｃｈＩＯ＜２５５：０＞の第１出力部Ｏｕｔに接続され、他方電極（ＯＵＴ側）がデータ線Ｌ１に接続される。ゲートトランジスタＧＴｉ２の一方電極（ＩＮＢ側）がラッチＬａｔｃｈＩＯ＜２５５：０＞の第２出力部ＯｕｔＢに接続され、他方電極（ＯＵＴＢ側）がデータ線Ｌ２に接続される。ゲートトランジスタＧＴｉ１及びＧＴｉ２のゲート電極に共通にコラム選択信号ＣＳＬ＜２５５：０＞のうち対応する信号が付与される。
【００６１】
ラッチＬａｔｃｈＩＯ＜２５５：０＞は、リセット信号ＲstがインバータＧ２１を介して得られる反転リセット信号ＲstＢを入力し、さらにカウント入力Ｃnt_in及びイネーブル信号Ｅnableをそれぞれ入力する。そして、ＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２５５：０＞のうち対応するＡＤ変換比較結果ＣＭＰ＿ｉｎを受ける。
【００６２】
アンプ部ＡＭ＜ｉ＞は増幅用データ線対ＬＡ１，ＬＡ２間の電位差を増幅し、その増幅結果に基づき、ブロックデータ出力ＢＤout及びＢＺＤoutを次段のデータブロックＤＢ＜ｉ＋１＞のデータ転送用バス１５（ｉ＋１）のデータ線対Ｌ１及びＬ２にブロックデータ入力ＢＤin及びＢＺＤinとして出力する。
【００６３】
増幅用データ線ＬＡ１はＰＭＯＳ構成の接続トランジスタＱ１１を介してデータ線Ｌ１に接続され、増幅用データ線ＬＡ２はＰＭＯＳ構成の接続トランジスタＱ１２を介してデータ線Ｌ２に接続される。接続トランジスタＱ１１，Ｑ１２のゲート電極にはアンプイネーブル信号ＰＡＥ＜ｉ＞が付与される。
【００６４】
増幅用データ線対ＬＡ１，ＬＡ２間にインバータＧ１，Ｇ２よりなる増幅部２０が設けられ、インバータＧ１，Ｇ２を増幅用データ線対ＬＡ１，ＬＡ２間で交叉接続することにより、増幅用データ線対ＬＡ１，ＬＡ２間の電位差を増幅し、一方を“Ｈ”に他方を“Ｌ”に増幅する。
【００６５】
ＮＡＮＤゲートＧ３は一方入力が増幅用データ線ＬＡ１に接続され、ＮＡＮＤゲートＧ４は一方入力が増幅用データ線ＬＡ２に接続され、ＮＡＮＤゲートＧ３の出力がインバータＧ５の入力及びＮＡＮＤゲートＧ４の他方入力に接続される。また、ＮＡＮＤゲートＧ４の出力がインバータＧ６の入力及びＮＡＮＤゲートＧ３の他方入力に接続される。
【００６６】
出力ゲート部２１はＮＭＯＳ構成の接続トランジスタＱ１３及びＱ１４より構成され、接続トランジスタＱ１３の一方電極にインバータＧ５の出力Ｌを受け、接続トランジスタＱ１３の他方電極より得られる信号がブロックデータ出力ＢＤoutとなる。接続トランジスタＱ１４の一方電極にインバータＧ６の出力ＬＢを受け、接続トランジスタＱ１４の他方電極より得られる信号がブロックデータ出力ＢＺＤoutとなる。そして、接続トランジスタＱ１３，１４のゲート電極に共通にアンプ制御信号ＣＳＬＡ＜ｉ＞が付与される。
【００６７】
各データブロックＤＢ＜ｉ＞のデータ転送用バス１５ｉの配線長は４．５ｍｍ程度に設定される。なお、アンプ部ＡＭ＜ｉ＞は図示説明の都合上、データ転送用バス１５ｉの延長線上に図示しているが、実装時には入出力ゲートＩＯＧａｔｅ＜２５５：０＞及びラッチＬａｔｃｈＩＯ＜２５５：０＞と同様に、データ転送用バス１５ｉの配線長内に収まるように、図中、データ転送用バス１５ｉの上下方向に設けられる。したがって、データブロックＤＢ＜ｉ＞の横幅はデータ転送用バス１５ｉの配線長の４．５ｍｍ程度で形成することができる。
【００６８】
このような構成のデータブロックＤＢ＜ｉ＞は、入出力ゲートＩＯＧａｔｅ＜２５５：０＞それぞれに、その開閉（オン／オフ）を制御するコラム選択信号ＣＳＬ＜２５５：０＞が入力される。２５６本のコラム選択信号ＣＳＬ＜２５５：０＞は、選択された１個のみが活性化して“Ｈ”状態となり、活性化されたＣＳＬ＜ｓ＞（ｓ＝０〜２５５のいずれか）に対応するラッチＬａｔｃｈＩＯ＜ｓ＞のラッチデータが、ＩＯＧａｔｅ＜ｓ＞を介してデータ線対Ｌ１，Ｌ２に選択的に読み出される。
【００６９】
データ線対Ｌ１，Ｌ２に転送されたデータはアンプ部ＡＭ＜ｉ＞により増幅され、次サイクルに次段（一つ右側）のデータブロックＤＢ＜ｉ＋１＞のデータ線対Ｌ１，Ｌ２に転送される。
【００７０】
図７はラッチＬａｔｃｈＩＯ＜＞（２５６個のラッチＬａｔｃｈＩＯ＜２５５：０＞のうちの一つ）の内部構造を示す回路図である。同図に示すように、ラッチＬａｔｃｈＩＯ＜＞は、Ｄフリップフロップ２２，２３及びインバータＧ７から構成される。
【００７１】
Ｄフリップフロップ２２はＤ入力にカウント入力Ｃnt_inを受け、クロック入力ＣＫにＡＤ変換比較結果ＣＭＰ＿ｉｎを受け、反転クロック入力ＢＣＫにＡＤ変換比較結果ＣＭＰ＿ｉｎがインバータＧ７を介して得られる信号を受け、反転リセット入力部ＲstＢに反転リセット信号ＲstＢを入力する。
【００７２】
Ｄフリップフロップ２３はＤ入力にＤフリップフロップ２２のＱ出力が接続され、クロック入力ＣＫにイネーブル信号Ｅnableを受け、反転リセット入力部ＲstＢに反転リセット信号ＲstＢを入力する。
【００７３】
そして、Ｄフリップフロップ２３のＱ出力が第１出力部Ｏｕｔとなり、反転Ｑ出力バーＱが第２出力部ＯｕｔＢとなる。
【００７４】
図８は図７で示したＤフリップフロップ２２の内部構成を示す回路図である。同図に示すように、Ｄフリップフロップ２２は、ＮＡＮＤゲートＧ８，Ｇ１０、インバータＧ９，Ｇ１１，Ｇ１２、及びトランスファゲートＴＦ１〜ＴＦ４から構成される。
【００７５】
ＮＡＮＤゲートＧ８は一方入力に反転リセット信号ＲstＢを受け、他方入力にトランスファゲートＴＦ１を介してＤ入力より得られる信号を受ける。このＮＡＮＤゲートＧ８の出力がインバータＧ９の入力に接続され、インバータＧ９の出力がトランスファゲートＴＦ２を介してＮＡＮＤゲートＧ８の他方入力に帰還する。
【００７６】
ＮＡＮＤゲートＧ１０は一方入力に反転リセット信号ＲstＢを受け、他方入力はトランスファゲートＴＦ３を介してインバータＧ９の出力に接続される。このＮＡＮＤゲートＧ１０の出力がインバータＧ１１の入力に接続され、インバータＧ１１の出力がトランスファゲートＴＦ４を介してＮＡＮＤゲートＧ１０の他方入力に帰還する。
【００７７】
インバータＧ１１の出力がインバータＧ１２の入力に接続される。そして、インバータＧ１１の出力がＱ出力となり、インバータＧ１２の出力が反転Ｑ出力バーＱとなる。
【００７８】
また、トランスファゲートＴＦ１及びＴＦ４のＮＭＯＳゲートにはクロック入力ＣＫが付与され、ＰＭＯＳゲートには反転クロック入力ＢＣＫが付与される。一方、トランスファゲートＴＦ２及びＴＦ３のＮＭＯＳゲートには反転クロック入力ＢＣＫが付与され、ＰＭＯＳゲートにはクロック入力ＣＫが付与される。
【００７９】
このような構成のＤフリップフロップ２２は、リセット時（反転リセット信号ＲstＢ＝“Ｌ”）時に、Ｑ出力は“Ｌ”（反転Ｑ出力バーＱは“Ｈ”）に初期化され、クロック入力ＣＫ（反転クロック入力ＢＣＫ）の“Ｌ”立ち下がり（“Ｈ”立ち上がり）をトリガとして、その直前のＤ入力に入力されるデータを格納し、Ｑ出力（反転Ｑ出力バーＱ）として保持する。
【００８０】
図９は図７で示したＤフリップフロップ２３の内部構成を示す回路図である。同図に示すように、Ｄフリップフロップ２３は、ＮＡＮＤゲートＧ１３、インバータＧ１４，Ｇ１５、及びトランスファゲートＴＦ５，ＴＦ６から構成される。
【００８１】
ＮＡＮＤゲートＧ１３は一方入力に反転リセット信号ＲstＢを受け、他方入力にトランスファゲートＴＦ５を介してＤ入力より得られる信号を受ける。このＮＡＮＤゲートＧ１３の出力がインバータＧ１４の入力に接続され、インバータＧ１４の出力がトランスファゲートＴＦ６を介してＮＡＮＤゲートＧ１３の他方入力に帰還する。
【００８２】
インバータＧ１４の出力がインバータＧ１５の入力に接続される。そして、インバータＧ１４の出力がＱ出力となり、インバータＧ１５の出力が反転Ｑ出力バーＱとなる。
【００８３】
また、トランスファゲートＴＦ５のＮＭＯＳゲートにはクロック入力ＣＫが付与され、ＰＭＯＳゲートには反転クロック入力ＢＣＫが付与される。一方、トランスファゲートＴＦ６のＮＭＯＳゲートには反転クロック入力ＢＣＫが付与され、ＰＭＯＳゲートにはクロック入力ＣＫが付与される。
【００８４】
このような構成のＤフリップフロップ２３は、リセット時（反転リセット信号ＲstＢ＝“Ｌ”）時に、Ｑ出力は“Ｌ”（反転Ｑ出力バーＱは“Ｈ”）に初期化され、クロック入力ＣＫ（反転クロック入力ＢＣＫ）が“Ｈ”のとき、Ｄ入力に入力されるデータを、Ｑ出力（反転Ｑ出力バーＱ）として出力する。
【００８５】
以下、図７〜図９で示したラッチＬａｔｃｈＩＯ＜＞の動作について説明する。前述したように、ラッチＬａｔｃｈＩＯ＜＞に入力されるＡＤ変換比較結果ＣＭＰ＿ｉｎは対応する画素の明るさの度合に応じて“Ｌ”に立ち下がるタイミングが遅い性質を有する。
【００８６】
一方、カウント入力Ｃnt_inは１２ビット長で時間経過と伴にカウントアップされる。したがって、ラッチＬａｔｃｈＩＯ＜＞にはＡＤ変換比較結果ＣＭＰ＿ｉｎが“Ｌ”に立ち下がる直前までのカウント入力Ｃnt_inの値がラッチされることになり、ＡＤ変換比較結果ＣＭＰ＿ｉｎに応じた１２ビットのラッチデータがラッチＬａｔｃｈＩＯ＜＞内に保持されることになる。
【００８７】
なお、図７では、便宜上、１ビットのカウント入力Ｃnt_in、ＡＤ変換比較結果ＣＭＰ＿ｉｎに対応する形式で、ラッチＬａｔｃｈＩＯ＜＞を示しているが、実際にはカウント入力Ｃnt_in＜１１：０＞に対応すべく、図７で示した構成が１２個並列に設けられた１２ビット構成を呈している。
【００８８】
図１０は１ビット構成のローカルカウンタ部１２ｐの内部構成を示す説明図である。同図に示すように、ローカルカウンタ部１２ｐは８個のローカルカウンタＬＣ＜０＞〜ＬＣ＜７＞より構成される。各ローカルカウンタＬＣ＜ｉ＞（ｉ＝０〜７）の構成は、（ローカル）コラム選択信号ＣＳＬ＜２５５：０＞が２５６×１ビットである点を除き、図３で示したローカルカウンタ部１２と同様である。したがって、詳細な説明は省略する。
【００８９】
図１１は図１０で示した２５６×１ビット構成のローカルカウンタＬＣ＜ｊ＞（ｊ＝１〜７のいずれか）の内部構成を示す回路図である。
【００９０】
同図に示すように、ローカルカウンタＬＣ＜ｊ＞は、タイミングジェネレータ２５、２５７個のＤフリップフロップＤＦＦ＜２５６：０＞、Ｄフリップフロップ２４、インバータ２６、バッファ２７、ＡＮＤゲート２８及び２５６個のＡＮＤゲートＡＮＤ＜２５５：０＞から構成される。
【００９１】
タイミングジェネレータ２５は、データクロックＤｃｌｋ＜ｊ＞及びイネーブル信号Ｅnableを受け、イネーブル信号Ｅnableが“Ｈ”のとき活性状態となり、イコライズ出力ＩＯＥＱＢ＜ｊ＞、及びアンプイネーブル出力ＰＡＥ＜ｊ＞及びアンプ制御信号ＣＳＬＡを出力する。イコライズ出力ＩＯＥＱＢ、アンプイネーブル出力ＰＡＥ＜ｊ＞及びアンプ制御信号ＣＳＬＡはデータクロックＤｃｌｋ＜ｊ＞に同期して“Ｈ”，“Ｌ”が所定のタイミングで切り替わる。
【００９２】
ＤフリップフロップＤＦＦ＜０＞はクロック入力ＣＫにイコライズ出力ＩＯＥＱＢを受け、前段ローカルカウンタＬＣ＜ｊ−１＞の伝達出力信号Ｃ＿ＯＵＴをＤ入力に伝達入力信号Ｃ＿ＩＮとして受け、反転リセット入力ＲstＢにリセット信号Ｒstがインバータ２６を介して得られる反転リセット信号ＲstＢを受ける。そして、ＤフリップフロップＤＦＦ＜０＞のＱ出力（デジタル出力ＡＤ＜０＞）が次段のＤフリップフロップＤＦＦ＜１＞のＤ入力に付与される。
【００９３】
ＤフリップフロップＤＦＦ＜ｋ＞（ｋ＝１〜２５５）は、クロック入力ＣＫにイコライズ出力ＩＯＥＱＢを受け、Ｄ入力にＤフリップフロップＤＦＦ＜ｋ−１＞のＱ出力（デジタル出力ＡＤ＜ｋ−１＞）を受け、反転リセット入力ＲstＢに反転リセット信号ＲstＢを受ける。そして、ＤフリップフロップＤＦＦ＜ｋ＞のＱ出力（デジタル出力ＡＤ＜ｋ＞）が次段のＤフリップフロップＤＦＦ＜ｋ＋１＞のＤ入力に付与される。
【００９４】
ＤフリップフロップＤＦＦ＜２５６＞は、クロック入力ＣＫにイコライズ出力ＩＯＥＱＢを受け、Ｄ入力にＤフリップフロップＤＦＦ＜２５５＞のＱ出力（デジタル出力ＡＤ＜２５５＞）を受け、反転リセット入力ＲstＢに反転リセット信号ＲstＢを受ける。そして、ＤフリップフロップＤＦＦ＜２５６＞のＱ出力（デジタル出力ＡＤ＜２５６＞）が逐次比較用デジタルデータＤ２４のＤ入力に付与される。
【００９５】
このように、ＤフリップフロップＤＦＦ＜２５６：０＞は、イコライズ出力ＩＯＥＱＢに同期して、前段のＤフリップフロップからの伝達入力信号Ｃ＿ＩＮより得た“Ｈ”を順次伝達する。したがって、デジタル出力ＡＤ＜２５６：０＞のうちいずれか１つのみ“Ｈ”（“１”）となる。
【００９６】
なお、図１１で便宜上、２５７個のＤフリップフロップＤＦＦ＜０＞〜ＤＦＦ＜２５６＞をまとめてＤフリップフロップＤＦＦ＜２５６：０＞として図示している。
【００９７】
Ｄフリップフロップ２４は、クロック入力ＣＫにデジタル出力ＡＤ＜２５６＞を受け、Ｄ入力は接地レベルに固定され、反転リセット入力ＲstＢに反転リセット信号ＲstＢを受ける。
【００９８】
２５６個のＡＮＤゲートＡＮＤ＜２５５：０＞はそれぞれ一方入力に共通にアンプ制御信号ＣＳＬＡを受け、他方入力に対応するデジタル出力ＡＤ＜２５５：０＞を受け、一方入力と他方入力の論理積である２５６個のコラム選択信号ＣＳＬ＜２５５：０＞を出力する。
【００９９】
なお、図１１で便宜上、２５６個のＡＮＤゲートＡＮＤ＜０＞〜ＡＮＤ＜２５５＞をまとめてＡＮＤゲートＡＮＤ＜２５５：０＞として図示している。
【０１００】
ＤフリップフロップＤＦＦ＜２５６＞のＱ出力であるデジタル出力ＡＤ＜２５６＞はバッファ２７を介して伝達出力信号Ｃ＿ＯＵＴとして出力される。
【０１０１】
ＡＮＤゲート２８は一方入力にアンプ制御信号ＣＳＬＡを受け、他方入力にＤフリップフロップ２４のＱ出力を受け、アンプ制御信号ＣＳＬＡ＜ｊ＞を出力する。
【０１０２】
図１２は図１０で示した２５６×１ビット構成のローカルカウンタＬＣ＜０＞の内部構成を示す回路図である。
【０１０３】
同図に示すように、ローカルカウンタＬＣ＜０＞は、タイミングジェネレータ３５、２５６個のＤフリップフロップＤＦＦ＜２５６：１＞、Ｄフリップフロップ２９、Ｄフリップフロップ３０、インバータ２６、バッファ２７、ＡＮＤゲート２８及び２５６個のＡＮＤゲートＡＮＤ＜２５５：０＞から構成される。
【０１０４】
タイミングジェネレータ３５は、データクロックＤｃｌｋ＜０＞及びイネーブル信号Ｅnableを受け、イネーブル信号Ｅnableが“Ｈ”のとき活性状態となり、イコライズ出力ＩＯＥＱＢ＜０＞、及びアンプイネーブル出力ＰＡＥ＜０＞及びアンプ制御信号ＣＳＬＡを出力する。イコライズ出力ＩＯＥＱＢ、アンプイネーブル出力ＰＡＥ＜０＞及びアンプ制御信号ＣＳＬＡはデータクロックＤｃｌｋ＜０＞に同期して“Ｈ”，“Ｌ”が所定のタイミングで切り替わる。
【０１０５】
Ｄフリップフロップ２９はクロック入力ＣＫにイコライズ出力ＩＯＥＱＢを受け、Ｄ入力に伝達入力信号Ｃ＿ＩＮ（キャリーイン信号Carry_in）を受け、反転リセット入力ＲstＢにリセット信号Ｒstがインバータ２６を介して得られる反転リセット信号ＲstＢを受ける。そして、Ｄフリップフロップ２９のＱ出力（デジタル出力ＡＤ＜０＞）が次段のＤフリップフロップＤＦＦ＜１＞のＤ入力に付与される。
【０１０６】
ＤフリップフロップＤＦＦ＜ｋ＞（ｋ＝１〜２５５）は、クロック入力ＣＫにイコライズ出力ＩＯＥＱＢを受け、Ｄ入力にＤフリップフロップＤＦＦ＜ｋ−１＞のＱ出力（ＡＤ＜ｋ−１＞）を受け、反転リセット入力ＲstＢに反転リセット信号ＲstＢを受ける。そして、ＤフリップフロップＤＦＦ＜ｋ＞のＱ出力（デジタル出力ＡＤ＜ｋ＞）が次段のＤフリップフロップＤＦＦ＜ｋ＋１＞のＤ入力に付与される。
【０１０７】
ＤフリップフロップＤＦＦ＜２５６＞は、クロック入力ＣＫにイコライズ出力ＩＯＥＱＢを受け、Ｄ入力にＤフリップフロップＤＦＦ＜２５５＞のＱ出力（ＡＤ＜２５５＞）を受け、反転リセット入力ＲstＢに反転リセット信号ＲstＢを受ける。そして、ＤフリップフロップＤＦＦ＜２５６＞のＱ出力（デジタル出力ＡＤ＜２５６＞）が次段のＤフリップフロップ３０のＤ入力に付与される。
【０１０８】
このように、Ｄフリップフロップ２９及びＤフリップフロップＤＦＦ＜２５６：１＞は、イコライズ出力ＩＯＥＱＢに同期して、Ｄフリップフロップ２９のリセット時に設定された“Ｈ”を順次伝達する。したがって、デジタル出力ＡＤ＜２５６：０＞のうちいずれか１つのみ“Ｈ”（“１”）となる。なお、後述するが、キャリーイン信号Carry_inは“Ｌ”固定信号である。
【０１０９】
なお、図１２で便宜上、２５６個のＤフリップフロップＤＦＦ＜１＞〜ＤＦＦ＜２５６＞をまとめてＤフリップフロップＤＦＦ＜２５６：１＞として図示している。
【０１１０】
Ｄフリップフロップ３０は、クロック入力ＣＫにデジタル出力ＡＤ＜２５６＞を受け、Ｄ入力が接地レベルに固定され、反転リセット入力ＲstＢに反転リセット信号ＲstＢを受ける。
【０１１１】
２５６個のＡＮＤゲートＡＮＤ＜２５５：０＞はそれぞれ一方入力に共通にアンプ制御信号ＣＳＬＡを受け、他方入力に対応するデジタル出力ＡＤ＜２５５：０＞を受け、一方入力と他方入力の論理積である２５６個のコラム選択信号ＣＳＬ＜２５５：０＞を出力する。
【０１１２】
なお、図１２で便宜上、２５６個のＡＮＤゲートＡＮＤ＜０＞〜ＡＮＤ＜２５５＞をまとめてＡＮＤゲートＡＮＤ＜２５５：０＞として図示している。
【０１１３】
ＤフリップフロップＤＦＦ＜２５６＞のＱ出力であるデジタル出力ＡＤ＜２５６＞はバッファ２７を介して伝達出力信号Ｃ＿ＯＵＴとして出力される。
【０１１４】
ＡＮＤゲート２８は一方入力にアンプ制御信号ＣＳＬＡを受け、他方入力にＤフリップフロップ３０のＱ出力を受け、アンプ制御信号ＣＳＬＡ＜０＞を出力する。
【０１１５】
図１３は図１１で示したＤフリップフロップ２４の内部構成を示す回路図である。同図に示すように、Ｄフリップフロップ２４は、ＮＡＮＤゲートＧ１７，Ｇ１９、インバータＧ１６，Ｇ１８，Ｇ２０、及びトランスファゲートＴＦ１１〜ＴＦ１４から構成される。
【０１１６】
ＮＡＮＤゲートＧ１７は一方入力に反転リセット信号ＲstＢを受け、他方入力にインバータＧ１６の出力を受ける。インバータＧ１６は入力部にトランスファゲートＴＦ１１を介してＤ入力より得られる信号を受ける。ＮＡＮＤゲートＧ１７の出力がトランスファゲートＴＦ１２を介してインバータＧ１６の入力に帰還する。
【０１１７】
ＮＡＮＤゲートＧ１９は一方入力に反転リセット信号ＲstＢを受け、他方入力にインバータＧ１８の出力を受ける。インバータＧ１８の入力部はトランスファゲートＴＦ１３を介してＮＡＮＤゲートＧ１７の出力に接続される。ＮＡＮＤゲートＧ１９の出力がトランスファゲートＴＦ１４を介してインバータＧ１８の入力に帰還する。
【０１１８】
ＮＡＮＤゲートＧ１９の出力がインバータＧ２０の入力に接続される。そして、ＮＡＮＤゲートＧ１９の出力がＱ出力となり、インバータＧ２０の出力が反転Ｑ出力バーＱとなる。
【０１１９】
また、トランスファゲートＴＦ１１及びＴＦ１４のＮＭＯＳゲートにはクロック入力ＣＫが付与され、ＰＭＯＳゲートには反転クロック入力ＢＣＫが付与される。一方、トランスファゲートＴＦ１２及びＴＦ１３のＮＭＯＳゲートには反転クロック入力ＢＣＫが付与され、ＰＭＯＳゲートにはクロック入力ＣＫが付与される。
【０１２０】
このような構成のＤフリップフロップ２４は、リセット時（反転リセット信号ＲstＢ＝“Ｌ”）時に、Ｑ出力は“Ｈ”（反転Ｑ出力バーＱは“Ｌ”）に初期化され、クロック入力ＣＫ（反転クロック入力ＢＣＫ）の“Ｌ”立ち下がりをトリガとして、その直前のＤ入力に入力されるデータを格納し、Ｑ出力（反転Ｑ出力バーＱ）として保持する。
【０１２１】
なお、図１２で示したＤフリップフロップ２９，３０それぞれも、Ｄフリップフロップ２４と同一の内部構成を呈している。一方、図１１及び図１２で示したＤフリップフロップＤＦＦ＜２５６：０＞は、図８で示したＤフリップフロップ２２と同様な内部構成を呈している。
【０１２２】
図１４は１単位のデータブロックＤＢ＜ｉ＞内における動作波形を示すタイミング図である。以下、同図を参照して、図６で示したデータブロックＤＢ＜ｉ＞の動作を説明する。
【０１２３】
デジタルクロックＤｃｌｋ＜ｉ＞に同期してイコライズ出力ＩＯＥＱ及びアンプ制御信号ＣＳＬＡ＜ｉ＞の“Ｈ”，“Ｌ”が変化する。そして、コラム選択信号ＣＳＬ＜２５５：０＞は、アンプ制御信号ＣＳＬＡ＜ｉ＞に同期して、コラム選択信号ＣＳＬ＜０＞，ＣＳＬ＜１＞，ＣＳＬ＜２＞，…の順に“Ｈ”期間が現れる。
【０１２４】
コラム選択信号ＣＳＬ＜０＞の“Ｈ”期間中において、ラッチＬａｔｃｈＩＯ＜０＞内にラッチされたデータがＩＯＧａｔｅ＜０＞を介してデータ線対Ｌ１，Ｌ２にブロックデータ入力ＢＤin，ＢＺＤinとして読み出される。そして、アンプイネーブル信号ＰＡＥ＜ｉ＞が“Ｌ”の期間中にブロックデータ入力Ｄin，ＺＤinが、アンプ部ＡＭ＜ｉ＞内の増幅用データ線対ＬＡ１，ＬＡ２に転送される。
【０１２５】
そして、アンプイネーブル信号ＰＡＥ＜ｉ＞が“Ｈ”の期間中に、増幅用データ線対ＬＡ１，ＬＡ２上の信号が活性状態となった増幅部２０により増幅信号ＳＡ，ＳＡＢとして増幅される。なお、アンプイネーブル信号ＰＡＥ＜ｉ＞の“Ｈ”期間は、接続トランジスタＱ１１，Ｑ１２はオフし、データ線対Ｌ１，Ｌ２及び増幅用データ線対ＬＡ１，ＬＡ２間は遮断される。
【０１２６】
その結果、インバータＧ５の出力Ｌ及びインバータＧ６の出力ＬＢとしてコラム出力データＤａｔａ＜０＞が得られる。その直後のアンプ制御信号ＣＳＬＡ＜ｉ＞の“Ｈ”立ち上がりに同期して得られるブロックデータ出力ＢＤout及びＢＺＤoutを、出力ゲート部２１から次段のデータブロックＤＢ＜ｉ＋１＞のブロックデータ入力Ｄin，ＺＤinとして出力する。なお、データブロックＤＢ＜７＞のブロックデータ出力ＢＤout及びＢＺＤoutは、最終データ出力Ｄoutとなる。
【０１２７】
以降、同様にして、コラム出力データＤａｔａ＜１＞，Ｄａｔａ＜２＞，Ｄａｔａ＜３＞，Ｄａｔａ＜４＞，の順に、データブロックＤＢ＜ｉ＞のブロックデータ出力ＢＤout及びＢＺＤoutが得られる。
【０１２８】
図１５はデータバス部１１データブロックＤＢ＜０＞〜ＤＢ＜７＞間におけるデータ転送動作波形を示すタイミング図である。なお、図１５において、データブロックＤＢ＜０＞〜ＤＢ＜７＞は、それぞれのブロックデータ入力ＢＤin，ＢＺＤinを示している。
【０１２９】
図１５を参照して、時刻ｔ０において、データクロックＤｃｌｋに基づくデジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期して、図１４で示したデータブロックＤＢ＜ｉ＞の動作と同様にして、コラム選択信号ＣＳＬ＜０＞が所定期間“Ｈ”となり、データブロックＤＢ＜０＞からコラム出力データＤａｔａ＜０＞が読み出される。
【０１３０】
次に、時刻ｔ１におけるデジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期して、図１４で示したデータブロックＤＢ＜ｉ＞の動作と同様にして、コラム選択信号ＣＳＬ＜１＞が所定期間“Ｈ”となり、データブロックＤＢ＜０＞からコラム出力データＤａｔａ＜１＞が読み出される。同時に、コラム出力データＤａｔａ＜０＞がデータブロックＤＢ＜１＞のアンプ部ＡＭ＜１＞で増幅されて読み出される。
【０１３１】
その後、時刻ｔ２におけるデジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期して、図１４で示したデータブロックＤＢ＜ｉ＞の動作と同様にして、コラム選択信号ＣＳＬ＜２＞が所定期間“Ｈ”となり、データブロックＤＢ＜０＞からコラム出力データＤａｔａ＜２＞が読み出される。同時に、コラム出力データＤａｔａ＜１＞がデータブロックＤＢ＜２＞のアンプ部ＡＭ＜２＞で増幅されて読み出され、コラム出力データＤａｔａ＜１＞がデータブロックＤＢ＜１＞のアンプ部ＡＭ＜１＞で増幅されて読み出される。
【０１３２】
以降、時刻ｔ３，ｔ４，…ｔ９それぞれにおけるデータクロックＤｃｌｋの立ち上がりに同期して、データブロックＤＢ＜０＞からコラム出力データＤａｔａ＜３＞，＜４＞，…，＜９＞が読み出される。
【０１３３】
同時に、データブロックＤＢ＜１＞，＜２＞，…＜７＞から前段のデータブロックＤＢデータブロックＤＢ＜０＞，＜１＞，…＜６＞からのコラム出力データＤａｔａ＜＞が順次読み出される。
【０１３４】
そして、時刻ｔ８におけるデジタルクロックＤｃｌｋ＜７：０＞の“Ｈ”立ち上がりに同期して、アンプイネーブル信号ＰＡＥ＜７：０＞の立ち上がり時に、データブロックＤＢ＜７＞からコラム出力データＤａｔａ＜０＞を最終的なデータ出力Ｄoutとして得ることができる。
【０１３５】
図１６はデータバス部１１内のデータブロックＤＢ＜０＞〜ＤＢ＜７＞間におけるデータ転送動作波形を示すタイミング図である。なお、図１６において、データブロックＤＢ＜０＞〜ＤＢ＜７＞は、それぞれのブロックデータ入力ＢＤin，ＢＺＤinを示している。
【０１３６】
図１６を参照して、時刻ｔ２５４におけるデジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期して、図１４で示したデータブロックＤＢ＜ｉ＞の動作と同様にして、コラム選択信号ＣＳＬ＜２５４＞が所定期間“Ｈ”となり、データブロックＤＢ＜０＞からコラム出力データＤａｔａ＜２５４＞が読み出される。同時に、コラム出力データＤａｔａ＜２５３＞〜＜２４７＞がデータブロックＤＢ＜１＞〜＜７＞のアンプ部ＡＭ＜１＞で増幅されながら読み出され、データ出力Ｄoutとしてコラム出力データＤａｔａ＜２４６＞が得られる。
【０１３７】
次に、時刻ｔ２５５におけるデジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期して、図１４で示したデータブロックＤＢ＜ｉ＞の動作と同様にして、コラム選択信号ＣＳＬ＜２５５＞が所定期間“Ｈ”となり、データブロックＤＢ＜０＞からコラム出力データＤａｔａ＜２５５＞が読み出される。同時に、コラム出力データＤａｔａ＜２５４＞〜＜２４８＞がデータブロックＤＢ＜１＞〜＜７＞のアンプ部ＡＭ＜１＞で増幅されながら読み出され、データ出力Ｄoutとしてコラム出力データＤａｔａ＜２４７＞が得られる。
【０１３８】
その後、時刻ｔ２５６におけるデジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期した期間は、データブロックＤＢ＜０＞のコラム選択信号ＣＳＬ＜＞は“Ｌ”となる。なぜならば、図１２に示すように、ローカルカウンタＬＣ＜０＞は、デジタル出力ＡＤ＜２５６＞はコラム選択信号ＣＳＬ＜＞としては出力されず、伝達出力信号Ｃ＿ＯＵＴとしてのみ出力されるからである。同時に、コラム出力データＤａｔａ＜２５５＞〜＜２４９＞がデータブロックＤＢ＜１＞〜＜７＞のアンプ部ＡＭ＜１＞で増幅されながら読み出され、データ出力Ｄoutとしてコラム出力データＤａｔａ＜２４８＞が得られる。
【０１３９】
その後、時刻ｔ２５７におけるデジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期した期間は、データブロックＤＢ＜０＞のアンプ制御信号ＣＳＬＡ＜０＞は“Ｌ”固定（以後、継続される）ため、データブロックＤＢ＜１＞のコラム選択信号ＣＳＬ＜２５５：０＞は“Ｌ”固定となる。
【０１４０】
一方、ローカルカウンタＬＣ＜１＞は時刻ｔ２５６後の期間に、データブロックＤＢ＜０＞の伝達出力信号Ｃ＿ＯＵＴ（“Ｈ”）が取り込まれたため、コラム選択信号ＣＳＬ＜２５６＞（データブロックＤＢ＜１＞のコラム選択信号ＣＳＬ＜０＞）が所定期間“Ｈ”となり、データブロックＤＢ＜１＞からコラム出力データＤａｔａ＜２５６＞が読み出される。同時に、コラム出力データＤａｔａ＜２５５＞〜＜２４９＞がデータブロックＤＢ＜２＞〜＜７＞のアンプ部ＡＭ＜１＞で増幅されて読み出され、データ出力Ｄoutとしてコラム出力データＤａｔａ＜２４９＞が得られる。
【０１４１】
以降、同様にして、デジタルクロックＤｃｌｋ＜７：０＞の立ち上がりに同期して、データブロックＤＢ＜１＞からコラム出力データＤａｔａ＜２５７＞，＜２５８＞，…，＜２６２＞が読み出される。
【０１４２】
同時に、データブロックＤＢ＜２＞，＜３＞，…＜７＞から前段のデータブロックＤＢデータブロックＤＢ＜１＞，＜２＞…＜６＞からのコラム出力データＤａｔａ＜＞が順次読み出される。
【０１４３】
このように、データブロックＤＢ＜０＞のコラム選択信号ＣＳＬ＜２５５＞とデータブロックＤＢ＜１＞によるコラム選択信号ＣＳＬ＜２５６＞（ローカルなコラム選択信号ＣＳＬ＜０＞）との間に、コラム選択信号ＣＳＬ＜＞が活性化しない１サイクルを挿入している。これは、図１１，図１２に示したように、ローカルカウンタＬＣ＜０＞〜ＬＣ＜７＞それぞれを２５７個のＤフリップフロップを直列に接続し、２５７個目のＤフリップフロップのＱ出力を伝達出力信号Ｃ＿ＯＵＴとして出力することにより実現している。
【０１４４】
その結果、互いに隣接するデータブロックＤＢ＜０＞，＜１＞間に関し、対応のラッチＬａｔｃｈＩＯ＜２５５：０＞からの読み出しの切り替え時においてもタイミング的に切れ目が生じないように制御できる。また、データブロックＤＢ＜０＞はコラム選択信号ＣＳＬ＜２５５＞の出力の１サイクル経過後は、アンプ制御信号ＣＳＬＡ＜０＞が“Ｌ”に固定されるため、データブロックＤＢ＜０＞から“Ｈ”のコラム選択信号ＣＳＬ＜２５５：０＞が出力されることは無いため、データブロックＤＢ＜０＞からのブロックデータ出力ＢＤoutを“Ｌ”固定することができる。
【０１４５】
図１６で示すように、０〜２５５番の画素データは最も左のブロックに属するデータブロックＤＢ＜０＞から出力されるが、２５６〜５１１番の画素データは左から２番目のデータブロックＤＢ＜１＞から出力される。つまり、２５５番の画素データと２５６番の画素データの間にはパイプ（ブロック間）の切れ目が存在する。しかし、ローカルカウンタＬＣ＜０＞及びＬＣ＜１＞は、図１６に示されるように、データ転送自体はパイプの切れ目を意識する必要のないようにデータブロックＤＢ＜０＞及びＤＢ＜１＞をタイミング制御するため、異なるデータブロックＤＢ＜０＞，ＤＢ＜１＞間で得られる２５５番の画素データと２５６番の画素データとの間には特別なタイムラグは存在しない。
【０１４６】
上述したデータブロックＤＢ＜０＞，ＤＢ＜１＞の関係は、データブロックＤＢ＜２＞〜ＤＢ＜７＞における隣接するブロック間においても同様に設定されている。したがって、データブロックＤＢ＜０＞〜ＤＢ＜７＞から読み出されるコラム出力信号ＤＡＴＡ＜２０４７：０＞をタイミング的に切れ目が生じないように出力することができる。
【０１４７】
図１７はデータブロックＤＢ＜０＞〜ＤＢ＜７＞間における全体のデータ転送動作波形を示すタイミングである。
【０１４８】
図１７に示すように、１水平ライン読み出しサイクルＲＨは、リセット期間ＴＲ（イネーブル信号Ｅnableが“Ｌ”、リセット信号Ｒstが“Ｈ”）とその後のデータ出力期間ＴＤ（イネーブル信号Ｅnableが“Ｈ”、リセット信号Ｒstが“Ｌ”）からなる。なお、キャリーイン信号Carry_inは全期間において“Ｌ”に固定される。
【０１４９】
リセット期間ＴＲ経過後、データ出力期間ＴＤにおいて、８番目のデジタルクロックＤｃｌｋ＜７：０＞（図１５の時刻ｔ８に立ち上がるのデジタルクロックＤｃｌｋ＜７：０＞に相当）から、最終データ出力Ｄoutとして、コラム出力データＤａｔａ＜０＞が読み出される。以降、コラム出力データＤａｔａ＜１＞，…，Ｄａｔａ＜２０４６＞，Ｄａｔａ＜２０４７＞が切れ目無く読み出される。
【０１５０】
上述した実施の形態の固体撮像装置におけるパイプライン型データ転送方式及びその効果をまとめる。この転送方式の特徴は以下の通りである。
【０１５１】
特徴１：各4.5mm/段 のデータブロックＤＢ＜ｉ＞を８段連結して、総計36mm/8段のパイプライン方式を採用する。
特徴２：各段(各ブロック)にはそれぞれタイミング制御信号発生機能を有するローカルカウンタＬＣ＜ｉ＞を配置する。
特徴３：各段のローカルカウンタＬＣ＜ｉ＞の制御用クロックであるデジタルクロックＤｃｌｋ＜ｉ＞は、段毎のクロックスキューが存在しないよう、等長配線で構成されるクロック分配部１３（発生源）から供給される。
特徴４：高速なタイミング制御信号は、クロック分配部１３に入力されるデジタルクロックＤｃｌｋ＜ｉ＞生成用の基準クロックはデータクロックＤｃｌｋの１本のみにする。
特徴５：データブロックＤＢ＜ｉ＞間の境界前後のデータ転送においても、特別なタイムラグは存在しない。
【０１５２】
上記特徴１〜特徴５により生じる効果は以下の効果Ａ〜効果Ｄである。
効果Ａ：高速データ転送が可能。
効果Ｂ：拡張性が高い。
効果Ｃ：細かい制御信号のタイミングを気にして設計する必要がない。
効果Ｄ：外部のデータ受け側装置で、センサ内部のデータブロックＤＢ＜ｉ＞間の切れ目を意識する必要がない。
【０１５３】
上述した効果Ａ〜効果Ｄに関し、まず、効果Ａについて解説する。効果Ａは、主として特徴１と特徴２により実現可能となる。すなわち、フルサイズセンサのように横方向が３６ｍｍという長距離のデータ転送を実現するに当たっては、単純に３６ｍｍの配線（データ転送用バス１５に相当）を設置してそこにデータを転送するという方式を採用すると、大きなデータ転送レートは実現されない。
【０１５４】
図１４に示すように、精度良くデータを転送するには、ラッチＬａｔｃｈＩＯ＜＞からの出力データ（ブロック入力データＢＤin，ＢＺＤin）がデータ線対Ｌ１，Ｌ２及び増幅用データ線対ＬＡ１，ＬＡ２上において、ある一定値以上の振幅(例えば１００ｍＶ以上)を持つことが必要になる。もちろん、どのような長距離バスであろうとも時間を待てばいずれは相補ノード（Ｌ１，Ｌ２：ＬＡ１，ＬＡ２）間に検出可能な電位差を得ることができる。しかしながら、時間がかかり過ぎては、大きなデータ転送レートは実現されない。例えば２００ＭＨｚクロックでのデータ転送を考える。
【０１５５】
図１４においては、周期が５ｎｓである、ローカルカウンタＬＣ＜ｉ＞の制御用クロックであるデジタルクロックＤｃｌｋ＜ｉ＞に同期してラッチＬａｔｃｈＩＯ＜＞からデータ線対Ｌ１，Ｌ２にデータを転送している。すなわち、データ線対Ｌ１，Ｌ２間の電位差を広げている実質的な期間は、コラム選択信号ＣＳＬ＜２５５：０＞のうち活性化されているコラム選択信号ＣＳＬ＜ｓ＞の活性期間（“Ｈ”期間）のみである。デジタルクロックＤｃｌｋ＜ｉ＞が５ｎｓ周期の場合、種々のタイミング制約から、コラム選択信号ＣＳＬ＜ｓ＞の活性期間は約２ｎｓとなる。この２ｎｓという時間内にデータ線対Ｌ１，Ｌ２及び増幅用データ線対ＬＡ１，ＬＡ２に100mVの電位差を生じさせる必要があるため、本実施の形態では、全体で３６ｍｍ長要するデータ転送用バス１５を、４．５ｍｍ×８段のデータブロックＤＢ＜ｉ＞のデータ線対Ｌ１，Ｌ２（データ転送用バス１５ｉ）に区切って実現している。３６ｍｍ長の長距離バスではその配線容量及び接続トランジスタの拡散容量が大き過ぎて、２ｎｓの間には十分な電位差が得られない。しかし、４．５ｍｍ長のバス（データ線対Ｌ１，Ｌ２）ではこれは可能である。４．５ｍｍ毎にデータ転送バス１５を各データブロックＤＢ＜ｉ＞で区切り、隣接するデータブロックＤＢ＜ｉ＞におけるデータ線対Ｌ１，Ｌ２は、その間に形成されるアンプ部ＡＭ＜ｉ＞で再増幅しながら、総計３６ｍｍの長距離転送を実現する。
【０１５６】
このように構成することにより、例えば、図１５に示すように、デジタルクロックＤｃｌｋ＜７：０＞の入力から最初のコラム出力データＤａｔａ＜０＞が出力されるまでは８クロックのレイテンシが生じるものの、データが出始めてからは２００Ｍｂｉｔ／ｓの大きなデータ転送レートを実現することができる。
【０１５７】
上述したように、本実施の形態のＣＭＯＳイメージセンサのデータバス部１１におけるデータブロックＤＢ＜ｉ＞はデータ線対Ｌ１，Ｌ２と、データ線対Ｌ１，Ｌ２に接続されるアンプ部ＡＭ＜ｉ＞とを有している。そして、アンプ部ＡＭ＜ｉ＞は、アンプイネーブル信号ＰＡＥ＜ｉ＞及びアンプ制御信号ＣＳＬＡ＜ｉ＞（第２のタイミング制御信号）の指示するタイミングでデータ線対Ｌ１，Ｌ２の信号を増幅してブロックデータ出力ＢＤout，ＢＺＤoutとして出力する。そして、本実施の形態のＣＭＯＳイメージセンサは、データブロックＤＢ＜０＞〜ＤＢ＜７＞は、初段（ＤＢ＜０＞）から最終段（ＤＢ＜７＞）にかけて、前段のブロックデータ出力ＢＤout，ＢＺＤoutが後段のデータ線対Ｌ１，Ｌ２にブロックデータ入力ＢＤin，ＢＺＤinとして付与されるよう連結されるという上記特徴１を有している。
【０１５８】
本実施の形態は上記特徴１を有することにより、細分化された各データブロックＤＢ＜ｉ＞のデータ線対Ｌ１，Ｌ２間において比較的短時間で検出可能な電位差を得ることができるため、データバス部１１内で高速なデータ転送を行い、（最終）データ出力Ｄoutとして高速に外部にデータ出力を行うことができる効果を奏する。
【０１５９】
次に、効果Ｂについて説明する。効果Ｂは主として、特徴２、特徴３、及び特徴４により実現される。本実施の形態では、フルサイズセンサを前提とした横方向36mmを4.5mm x 8段のパイプ（ブロック）に切って転送する方式を示した。しかし、例えば、DXサイズと呼ばれる約24mm×16mmのイメージセンサを前提とした横方向24mmの場合にも、全く同様に構成可能である。この場合、例えば、4mm x 6段のパイプ（ブロック）に区切る等の対応が考えられる。したがって、回路設計し直す必要性は全くない。再設計の必要があるのは、クロック分配部１３及びローカルカウンタ部１２であり、これらローカルカウンタ部１２及びクロック分配部１３の変更内容はいずれもレイアウト設計のみである。
【０１６０】
次に、効果Ｃについて説明する。効果Ｃは主として、特徴２、特徴３、及び特徴４により実現される。高速なタイミング信号となるローカルカウンタＬＣ＜ｉ＞の制御用クロック(デジタルクロックＤｃｌｋ＜７：０＞）は全てデータクロックＤｃｌｋ（図２，図３参照）)のみを基準としているため、長距離信号間のタイミングスキューケアなどそもそも存在しない。３６ｍｍの長距離信号配線間の信号間タイミングスキューの一致を実現させることは困難であり、仮に実現しようとすると、膨大な設計時間と労力を必要とする。また、結果としては低歩留まり製品しか得られないという懸念材料を回避することは困難である。本実施の形態で必要な制御信号は、例えば、図２に示すように、IOEQB<0-7>、CSL<0-2047>、PAE<0-7>、CSLA<0-7>である。このうち、IOEQB<0-7>の8本の信号は、全く同じタイミングで活性化しなければならない。PAE<0-7>、CSLA<0-7>も同様である。また、各データブロックＤＢ＜ｉ＞毎のIOEQB<i>、CSL、PAE<i>、CSLA<i>は、図１４に示すような決まったタイミング関係に無ければならない。
【０１６１】
これらの制御信号を、例えば図２，図３の左側（データブロックＤＢ＜０＞側）から単純にデータブロックＤＢ＜０＞〜ＤＢ＜７＞に転送したのでは、IOEQB<0>とIOEQB<7>では大きなタイミング差が生じてしまい、IOEQB<0>-PAE<0>間タイミング差とIOEQB<7>-PAE<7>間タイミング差も同一では有り得ない。
【０１６２】
本実施の形態では、横方向36mmを4.5mm × 8段のデータブロックＤＢ＜ｉ＞に区切った上で、必要な制御信号は、各ブロック毎に同一構成のローカルカウンタＬＣ＜ｉ＞より出力させることにより、各ブロック毎にローカルに発生させている。
【０１６３】
各ブロック毎のローカルカウンタＬＣ＜ｉ＞内での信号間タイミングはもちろんケアする必要があるが、その横方向長は4.5mmなので、36mmの長距離信号間タイミング調整に比較して非常に容易なものとなる。
【０１６４】
上述のように、本実施の形態のＣＭＯＳイメージセンサの各ローカルカウンタＬＣ＜ｉ＞は制御信号発生機能により、データブロックＤＢ＜ｉ＞がＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：０＞をデータ線対Ｌ１，Ｌ２上に読み出すタイミングを指示する第１のタイミング制御信号（ＣＳＬ＜２５５：０＞）を出力している。さらに、ローカルカウンタＬＣ＜ｉ＞は、上記制御信号発生機能により、データ線対Ｌ１，Ｌ２上に読み出したデータをアンプ部ＡＭ＜ｉ＞により増幅させブロックデータ出力ＢＤout，ＢＺＤoutを得るタイミングを指示する第２のタイミング制御信号（ＰＡＥ＜ｉ＞，ＣＳＬＡ＜ｉ＞）を出力している。
【０１６５】
このため、本実施の形態のＣＭＯＳイメージセンサは、ローカルカウンタ部１２の制御下でデータバス部１１内で高速なデータ転送を精度良く行うことができる効果を奏する。
【０１６６】
また、各ローカルカウンタＬＣ＜ｉ＞内の制御信号発生回路部分の制御用クロック（駆動クロック）であるデジタルクロックＤｃｌｋ＜ｉ＞は、クロック分配部１３内でデータクロックＤｃｌｋに基づき等長配線より得られるため、ブロック間タイミング差も原理的に発生しない。
【０１６７】
すなわち、クロック分配部１３、基準クロックであるデータクロックＤｃｌｋを受け、このデータクロックＤｃｌｋを等長配線で分配してデジタルクロックＤｃｌｋ＜０＞〜Ｄｃｌｋ＜７＞を分配している。
【０１６８】
したがって、デジタルクロックＤｃｌｋ＜０＞〜Ｄｃｌｋ＜７＞間でタイミング差が生じないため、ローカルカウンタＬＣ＜ｉ＞は、コラム選択信号ＣＳＬ＜２５５：０＞、アンプイネーブル信号ＰＡＥ＜ｉ＞及びアンプ制御信号ＣＳＬＡ＜ｉ＞等の制御信号を精度良く生成することができる。
【０１６９】
最後に、効果Ｄについて説明する。効果Ｄは主として、特徴５により実現される。図３や図１５に示すように、最終出力のデータ出力Ｄoutまでデータが達するのに必要なクロック数(データレイテンシ)は、最も左側のデータブロックＤＢ＜０＞のデータ<0-255>では８クロックであるのに対し、左から2番目のデータブロックＤＢ＜１＞のデータ<256-511>では７クロック、最も右側のデータブロックＤＢ＜７＞のデータ<1792-2047>では１クロックである。
【０１７０】
このように、データブロックＤＢ＜ｉ＞毎にデータレイテンシが異なるため、何もケアせずに設計すると、例えば、最も左側のデータブロックＤＢ＜０＞の最後のデータ<255>と左から2番目のデータブロックＤＢ＜１＞の最初のデータ<256>とは、データブロックＤＢ＜１＞のデータ線対Ｌ１，Ｌ２に転送される時点で衝突してしまう。
【０１７１】
しかし、実際には、本実施の形態では図１６に示すように、ローカルカウンタＬＣ＜ｉ＞のタイミング制御の下、ブロック境界のデータ間で衝突もタイムラグも生じないスムーズな転送が実現される。これは、図１６に示すように、CSL<255>とCSL<256>の活性化タイミングのみ１クロック分余分に空けているからである。また、CSLA<0>を、データ<255>がDB<1>に転送されたのを最後に止めているからである。このようなパイプ端処理を実現するのが、図１０〜図１２に示したローカルカウンタＬＣ＜０＞〜ＬＣ＜７＞である。各ブロックに属するデータ数256個に対し、図１１及び図１２で示すローカルカウンタＬＣ＜０＞〜ＬＣ＜７＞０では、シフトレジスタ回路(図１１のＤフリップフロップＤＦＦ＜２５６：０＞，図１２のＤフリップフロップ２９＋ＤフリップフロップＤＦＦ＜２５６：１＞)を２５７個持たせている。すなわち、シフトレジスタを１個余分に持たせることにより、次段のデータブロックＤＢ＜ｉ＞の最初のコラム選択信号ＣＳＬ＜＞の発生を意図的に１クロック分遅らせることが出来る。
【０１７２】
さらに、図１１のＤフリップフロップ２４及び図１２のＤフリップフロップ３０を付加することにより、アンプ制御信号ＣＳＬＡ＜ｉ＞の発生を必要データが全て送り出された時点で停止させることが出来る。このような端処理回路を各パイプ毎に配置されるローカルカウンタＬＣ＜ｉ＞内に持たせることにより、図１５，図１６に示すようにシームレスなデータ転送が可能となる。
【０１７３】
上述したように、ローカルカウンタＬＣ＜ｉ＞はそれぞれ、データブロックＤＢ＜ｉ＞対し、初段から最終段の順にＡＤ変換比較結果ＣＭＰ＿ｉｎ＜２０４７：１７９２＞を分割してデータ線対Ｌ１，Ｌ２に読み出す。さらに、ローカルカウンタＬＣ＜ｉ＞は、読み出し対象のデータ線対Ｌ１，Ｌ２を次段のデータ線対Ｌ１，Ｌ２に切り換える際にタイミング的に切れ目が生じないように、コラム選択信号ＣＳＬ＜２５５：０＞、アンプ制御信号ＣＳＬＡ＜ｉ＞等のタイミング制御信号を出力している。
【０１７４】
その結果、本実施の形態のＣＭＯＳイメージセンサは、データバス部１１からデータ出力Ｄoutを切れ目無く出力することができる。したがって、データ出力Ｄoutを利用するユーザ側は、データ＜０：２０４７＞が切れ目なくシーケンシャルに出力されることを前提とした単純な処理を行うだけで済ますことができる。
【０１７５】
（変形例）
図１８は図１０で示した２５６×１ビット構成のローカルカウンタＬＣ＜ｉ＞（ｉ＝０〜７のいずれか）の他の構成例の内部構成を示す回路図である。
【０１７６】
同図に示すように、ローカルカウンタＬＣ＜ｉ＞は、タイミングジェネレータ３１、８ビットカウンタ３２、８ビットデコーダ３３、１クロック遅延回路３４、及び２５６個のＡＮＤゲートＡＮＤ＜２５５：０＞から構成される。
【０１７７】
タイミングジェネレータ３１は、データクロックＤｃｌｋ＜ｊ＞及びイネーブル信号Ｅnableを受け、イネーブル信号Ｅnableが“Ｈ”のとき活性状態となり、イコライズ出力ＩＯＥＱＢ＜ｊ＞、及びアンプイネーブル出力ＰＡＥ＜ｊ＞及びアンプ制御信号ＣＳＬＡ＜ｉ＞を出力する。イコライズ出力ＩＯＥＱＢ、アンプイネーブル出力ＰＡＥ＜ｊ＞及びアンプ制御信号ＣＳＬＡ＜ｉ＞はデータクロックＤｃｌｋ＜ｊ＞に同期して“Ｈ”，“Ｌ”が所定のタイミングで切り替わる。
【０１７８】
なお、ローカルカウンタＬＣ＜０＞のタイミングジェネレータ３１は伝達入力信号Ｃ＿ＩＮとしてキャリーイン信号Carry_inを取り込む。この場合、キャリーイン信号Carry_inは“Ｈ”固定の信号となる。
【０１７９】
８ビットカウンタ３２は、データクロックＤｃｌｋ＜ｉ＞及びイネーブル信号Ｅnableを受け、イネーブル信号Ｅnableが“Ｈ”のとき活性状態となり、伝達入力信号Ｃ＿ＩＮの“Ｈ”検出をトリガとして、データクロックＤｃｌｋ＜ｉ＞のクロック数をカウントし、８ビットのカウント出力Ａ＜７：０＞を出力する。
【０１８０】
また、８ビットカウンタ３２は、“Ｈ”のリセット信号Ｒst入力時にカウント出力Ａ＜７：０＞が“０”に初期化され、カウント出力Ａ＜７：０＞の全ビットが“１”（２５５）のとき、“Ｈ”の伝達出力信号Ｃ＿ＯＵＴを出力する。
【０１８１】
タイミングジェネレータ３１は８ビットカウンタ３２の“Ｈ”の伝達出力信号Ｃ＿ＯＵＴをFinish入力部に入力すると、次のサイクルでアンプ制御信号ＣＳＬＡ＜ｊ＞を“Ｌ”に固定する。
【０１８２】
８ビットデコーダ３３は、カウント出力Ａ＜７：０＞を受け、カウント出力Ａ＜７：０＞に基づきデジタル出力ＡＤ＜２５５：０＞のうち１ビットのみ“Ｈ”に設定する。また、８ビットデコーダ３３は、“Ｈ”のリセット信号Ｒst入力時に初期化され、デジタル出力ＡＤ＜２５５：０＞を全て“０”にする。
【０１８３】
１クロック遅延回路３４は、入力ＩＮに８ビットカウンタ３２の伝達出力信号Ｃ＿ＯＵＴを受け、１クロック遅延させて出力部ＯＵＴから、ローカルカウンタＬＣ＜ｉ＞の伝達出力信号Ｃ＿ＯＵＴを出力する。
【０１８４】
２５６個のＡＮＤゲートＡＮＤ＜２５５：０＞はそれぞれ一方入力に共通にアンプ制御信号ＣＳＬＡを受け、他方入力に対応するデジタル出力ＡＤ＜２５５：０＞を受け、一方入力と他方入力の論理積である２５６個のコラム選択信号ＣＳＬ＜２５５：０＞を出力する。
【０１８５】
なお、図１８で便宜上、２５６個のＡＮＤゲートＡＮＤ＜０＞〜ＡＮＤ＜２５５＞をまとめてＡＮＤゲートＡＮＤ＜２５５：０＞として図示している。
【０１８６】
このようにローカルカウンタＬＣ＜ｉ＞を、８ビットカウンタ３２及び８ビットデコーダ３３を用いた構成にすることもできる。
【０１８７】
また、図１８で示したローカルカウンタＬＣ＜ｉ＞をさらに改良して、１ビットおき等、間引きされたデータ読出しを行うように構成することも可能である。すなわち、画質を多少犠牲にしてででも高速データ読出を優先するようなカメラ装置においては、間引き読み出しが行えるローカルカウンタＬＣ＜ｉ＞を用いること有効である。間引き読み出しは、図１１，図１２で示したローカルカウンタＬＣ＜ｉ＞を改良して実現することも可能である。
【０１８８】
さらに、図１８で示したローカルカウンタＬＣ＜ｉ＞をさらに改良して、画素アレイ１から予め設定された領域の画素データのみを選択的に読み出すように構成することも可能である。
【図面の簡単な説明】
【０１８９】
【図１】この発明の実施の形態である固体撮像装置であるＣＭＯＳイメージセンサの全体構成を示すブロック図である。
【図２】図１で示したデジタル出力回路周辺部の詳細を示す説明図である。
【図３】図２で示したデータバス部及びローカルカウンタ部の詳細を示す説明図である。
【図４】１ビット構成のデータバス部の概略構成を示す説明図である。
【図５】図４で示したデータバス部の詳細構成を示す説明図である。
【図６】図５で示したデータバス部内における１単位のデータブロックの内部構成を示す説明図である。
【図７】図６で示した１単位のラッチの内部構造を示す回路図である。
【図８】図７で示した左側のＤフリップフロップの内部構成を示す回路図である。
【図９】図７で示した右側のＤフリップフロップの内部構成を示す回路図である。
【図１０】１ビット構成のローカルカウンタ部の内部構成を示す説明図である。
【図１１】図１０で示した２５６×１ビット構成の初段以外のローカルカウンタの内部構成を示す回路図である。
【図１２】図１０で示した２５６×１ビット構成の初段のローカルカウンタの内部構成を示す回路図である。
【図１３】図１１で示した一部のＤフリップフロップの内部構成を示す回路図である。
【図１４】１単位のデータブロック内における動作波形を示すタイミング図である。
【図１５】データバス部内の８段のデータブロック間におけるデータ転送動作波形（その１）を示すタイミング図である。
【図１６】データバス部内の８段のデータブロック間におけるデータ転送動作波形（その２）を示すタイミング図である。
【図１７】データバス部内の８段のデータブロック間における全体のデータ転送動作波形を示すタイミングである。
【図１８】図１０で示した２５６×１ビット構成のローカルカウンタの他の構成例の内部構成を示す回路図である。
【図１９】アナログイメージセンサの概略構成を示す説明図である。
【図２０】デジタルイメージセンサの概略構成を示す説明図である。
【図２１】イメージアレイに隣接して設けられる画素データ処理部の一例を示す説明図である。
【符号の説明】
【０１９０】
１  画素アレイ、２ａ，２ｂ  コラムアンプ、３ａ，３ｂ  コラムＡＤＣ、４ａ，４ｂ  デジタル出力回路、５  Ｖスキャナ、６  コマンドデコーダ、７  パラレル−シリアル変換部、８  ＬＶＤＳ回路、１１  データバス部、１２  ローカルカウンタ部、１３  クロック分配部、ＡＭ＜ｉ＞  アンプ部、ＤＢ＜０＞〜ＤＢ＜７＞  データブロック、ＬＣ＜０＞〜ＬＣ＜７＞  ローカルカウンタ。
【図１】
2010041460.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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