(57)【要約】【課題】イメージセンサのトランジスタの製造方法を提供する。【解決手段】イメージセンサのトランジスタ製造方法は、第１導電型トランジスタ領域と第２導電型トランジスタ領域との境界領域に素子分離膜、接合トランジスタ領域にトレンチ型絶縁膜を形成する段階と、第１導電型トランジスタ領域の半導体基板に第２導電型ウェル、第２導電型トランジスタ領域の半導体基板に第１導電型ウェルを形成する段階と、第２導電型ウェル上に第１導電型トランジスタのゲートパターン、第１導電型ウェル上に第２導電型トランジスタのゲートパターン、そしてトレンチ型絶縁膜上に、ゲートパターンと同じ積層構造の積層膜を形成する段階と、積層膜に第１導電型不純物と第２導電型不純物を順次にインプラントして、積層膜にバイポーラ接合を形成する段階と、バイポーラ接合の各接合に連結されるコンタクトを形成する段階と、を含んでなる。【選択図】図２ｆ
2010041054.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１導電型トランジスタ領域と第２導電型トランジスタ領域との境界領域に素子分離膜、半導体基板の接合トランジスタ領域にトレンチ型絶縁膜を形成する段階と、
前記第１導電型トランジスタ領域の前記半導体基板に第２導電型ウェル、前記第２導電型トランジスタ領域の前記半導体基板に第１導電型ウェルを形成する段階と、
前記第１導電型トランジスタ領域の前記第２導電型ウェル上に第１導電型トランジスタのゲートパターン、前記第２導電型トランジスタ領域の前記第１導電型ウェル上に第２導電型トランジスタのゲートパターン、そして前記接合トランジスタ領域の前記トレンチ型絶縁膜上に、前記ゲートパターンと同じ積層構造の積層膜を形成する段階と、
前記積層膜に第１導電型不純物と第２導電型不純物を順次にインプラントして、前記積層膜にバイポーラ接合を形成する段階と、
前記バイポーラ接合の各接合に連結されるコンタクトを形成する段階と、
を含んでなることを特徴とするイメージセンサのトランジスタ製造方法。
【請求項２】
前記素子分離膜とトレンチ型絶縁膜を形成する段階は、
前記第１及び第２導電型トランジスタ領域の前記境界領域に第１トレンチ、前記接合トランジスタ領域に第２トレンチを形成する段階と、
前記第１及び第２トレンチに絶縁物を埋め込む段階と、
からなることを特徴とする請求項１に記載のイメージセンサのトランジスタ製造方法。
【請求項３】
前記第１及び第２導電型トランジスタ領域にゲートパターン、前記接合トランジスタ領域に積層膜を形成する段階は、
前記半導体基板の全面上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上にポリシリコン膜を形成する段階と、
前記酸化膜とポリシリコン膜をパターニングし、前記第１導電型トランジスタ領域のゲート領域に前記第１導電型トランジスタのゲートパターン、前記第２導電型トランジスタのゲート領域に前記第２導電型トランジスタのゲートパターン、前記接合トランジスタの接合形成領域に前記積層膜を同時に形成する段階と、
を含むことを特徴とする請求項１に記載のイメージセンサのトランジスタ製造方法。
【請求項４】
前記第１導電型トランジスタのゲートパターンの周辺に第１導電型不純物をイオン注入して、第１ＬＤＤ（1st Light Doped Drain）を形成する段階と、
前記第２導電型トランジスタのゲートパターンの周辺に第２導電型不純物をイオン注入して、第２ＬＤＤ（2nd Light Doped Drain）を形成する段階と、
をさらに含むことを特徴とする請求項１に記載のイメージセンサのトランジスタ製造方法。
【請求項５】
前記第１及び第２ＬＤＤの形成後に、前記ゲートパターンの両側部と前記積層膜の両側部にスペーサをそれぞれ形成する段階をさらに含むことを特徴とする請求項４に記載のイメージセンサのトランジスタ製造方法。
【請求項６】
前記積層膜にバイポーラ接合を形成する段階は、
前記積層膜上部のうち第２導電型接合領域に第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクとして第１導電型不純物をインプラントし、前記積層膜に第１導電型接合を形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
前記積層膜上部のうち前記第１導電型接合が形成された第１導電型接合領域に第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをマスクとして第２導電型不純物をインプラントし、前記積層膜に第２導電型接合を形成する段階と、
前記第２フォトレジストパターンを除去する段階と、
からなることを特徴とする請求項１に記載のイメージセンサのトランジスタ製造方法。
【請求項７】
前記第１フォトレジストパターンを前記第２導電型トランジスタ領域にさらに形成し、該第１フォトレジストパターンをマスクとする前記第１導電型不純物のインプラント時に、前記第２導電型ウェルに第１導電型ソース／ドレーンをさらに形成することを特徴とする請求項６に記載のイメージセンサのトランジスタ製造方法。
【請求項８】
前記第２フォトレジストパターンを前記第１導電型トランジスタ領域にさらに形成し、前記第２フォトレジストパターンをマスクとする前記第２導電型不純物のインプラント時に、前記第１導電型ウェルに第２導電型ソース／ドレーンをさらに形成することを特徴とする請求項６に記載のイメージセンサのトランジスタ製造方法。
【請求項９】
前記積層膜にバイポーラ接合を形成する段階の後に、
前記バイポーラ接合において相異なる接合の境界領域に一定厚さのサリサイドブロッキング膜を形成する段階と、
前記サリサイドブロッキング膜をマスクとしてサリサイド処理を行い、前記バイポーラ接合の各接合上部にサリサイド膜を形成する段階と、
前記サリサイドブロッキング膜を除去する段階と、
をさらに含むことを特徴とする請求項１に記載のイメージセンサのトランジスタ製造方法。
【請求項１０】
前記サリサイド処理時に、前記第１導電型トランジスタのゲートパターン及びソース／ドレーン上部と、前記第２導電型トランジスタのゲートパターン及びソース／ドレーン上部に前記サリサイド膜をさらに形成することを特徴とする請求項９に記載のイメージセンサのトランジスタ製造方法。
【請求項１１】
前記バイポーラ接合の各接合に連結されるコンタクトの形成時に、前記第１導電型トランジスタのゲートパターン及びソース／ドレーン、そして前記第２導電型トランジスタのゲートパターン及びソース／ドレーンにそれぞれ連結されるコンタクトをさらに形成することを特徴とする請求項１に記載のイメージセンサのトランジスタ製造方法。
【請求項１２】
前記コンタクトに対応するように金属配線を形成する段階をさらに含むことを特徴とする請求項１に記載のイメージセンサのトランジスタ製造方法。
【請求項１３】
半導体基板と、
前記半導体基板の第１導電型トランジスタ領域に形成される第１導電型トランジスタと、
前記半導体基板の第２導電型トランジスタ領域に形成される第２導電型トランジスタと、
前記半導体基板の第１導電型トランジスタ領域と第２導電型トランジスタ領域との境界領域に形成される素子分離膜と、
前記半導体基板の接合トランジスタ領域に形成されるトレンチ型絶縁膜と、
前記トレンチ型絶縁膜上に形成され、前記第１及び第２トランジスタのゲートパターンと同じ積層構造を持つ積層膜に第１及び第２導電型不純物を順次にインプラントすることで形成されるバイポーラ接合と、
を含んでなることを特徴とするイメージセンサのトランジスタ。
【請求項１４】
前記バイポーラ接合のうち第１導電型接合は、前記第１導電型トランジスタ領域に形成される前記第１導電型トランジスタのソース／ドレーンと同時に形成され、前記バイポーラ接合のうち第２導電型接合は、前記第２導電型トランジスタ領域に形成される前記第２導電型トランジスタのソース／ドレーンと同時に形成されることを特徴とする請求項１３に記載のイメージセンサのトランジスタ。
【請求項１５】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１３に記載のイメージセンサのトランジスタ。
【請求項１６】
前記バイポーラ接合は、ＮＰＮ型接合またはＰＮＰ型接合であることを特徴とする請求項１３に記載のイメージセンサのトランジスタ。
【請求項１７】
前記第１及び第２導電型トランジスタは、ＭＯＳトランジスタ（MOS transistor）であることを特徴とする請求項１３に記載のイメージセンサのトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に関するもので、特に、イメージセンサのトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般に、イメージセンサは、光学映像（optical image）を電気信号に変換する半導体素子である。
【０００３】
ＣＭＯＳ（complementary MOS）イメージセンサは、制御回路（control circuit）及び信号処理回路（signal processing circuit）を周辺回路とするＣＭＯＳ技術を用いて画素数だけＭＯＳトランジスタを作り、これらを用いて逐次に出力を検出するスイッチング方式を採用する。
【０００４】
このＣＭＯＳイメージセンサは、単位画素中にフォトダイオードとＭＯＳトランジスタを形成し、スイッチング方式で信号を検出することによって、イメージを具現する。一般に、ＭＯＳトランジスタは、ＮＭＯＳ（N-channel MOS）及びＰＭＯＳ（P-channel MOS）トランジスタがある。
【０００５】
一方、ＭＯＳトランジスタに比べて、バイポーラ接合トランジスタ（Bipolar Junction Transistor；以下、‘ＢＪＴ’という。）は、素子間の整合特性に優れているほか、素子自体の１／ｆ雑音が数百倍以上も小さいため、ＤＣオフセット問題と１/ｆ雑音によるシステム雑音特性劣化の問題を大分解決することができた。
【０００６】
この点から、ＣＭＯＳイメージセンサとＢＪＴとを一緒に集積したＢｉＣＭＯＳが開発されてきている。
【０００７】
図１は、従来技術によるＢｉＣＭＯＳのトランジスタ構造を示す断面図である。
【０００８】
一方、従来は、ＭＯＳトランジスタの素子特性が持つ問題を解決するために、垂直型寄生ＢＪＴ（Parasitic BJT）を用いた。
【０００９】
しかしながら、従来のＢＪＴは殆ど、ウェル構造から派生したＮＰＮ型またはＰＮＰ型であった。
【００１０】
このため、互いに異なる導電型を有するウェル間の隔離（Isolation）がよくできず、そこで、図１に示すように、埋没層（Buried layer）や深いトレンチを形成しなければならないという技術的補完がさらに要求されてきた。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、上記の点に鑑み、ＣＭＯＳイメージセンサに用いられるＢＪＴをＣＭＯＳ工程によって製造するのに好適なイメージセンサのトランジスタ及びその製造方法を提供することにある。
【００１２】
本発明の他の目的は、互いに異なる導電型を有するウェル間に完璧な隔離を実現するために、ＣＭＯＳイメージセンサに用いられるＢＪＴを、ウェルを用いることなく形成できるようにするイメージセンサのトランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明によるイメージセンサのトランジスタ製造方法は、半導体基板の第１導電型トランジスタ領域と第２導電型トランジスタ領域との境界領域に素子分離膜、前記半導体基板の接合トランジスタ領域にトレンチ型絶縁膜を形成する段階と、前記第１導電型トランジスタ領域の前記半導体基板に第２導電型ウェル、前記第２導電型トランジスタ領域の前記半導体基板に第１導電型ウェルを形成する段階と、前記第１導電型トランジスタ領域の前記第２導電型ウェル上に第１導電型トランジスタのゲートパターン、前記第２導電型トランジスタ領域の前記第１導電型ウェル上に第２導電型トランジスタのゲートパターン、そして前記接合トランジスタ領域の前記トレンチ型絶縁膜上に、前記ゲートパターンと同じ積層構造の積層膜を形成する段階と、前記積層膜に第１導電型不純物と第２導電型不純物を順次にインプラントして、前記積層膜にバイポーラ接合を形成する段階と、前記バイポーラ接合の各接合に連結されるコンタクトを形成する段階と、を含んでなることを特徴とする。
【００１４】
上記目的を達成するための本発明によるイメージセンサのトランジスタは、半導体基板と、前記半導体基板の第１導電型トランジスタ領域に形成される第１導電型トランジスタと、前記半導体基板の第２導電型トランジスタ領域に形成される第２導電型トランジスタと、前記半導体基板の第１導電型トランジスタ領域と第２導電型トランジスタ領域との境界領域に形成される素子分離膜と、前記半導体基板の接合トランジスタ領域に形成されるトレンチ型絶縁膜と、前記トレンチ型絶縁膜上に形成され、前記第１及び第２導電型トランジスタのゲートパターンと同じ積層構造を持つ積層膜に第１及び第２導電型不純物を順次にインプラントすることによって形成されたバイポーラ接合と、を含んで構成されることを特徴とする。
【発明の効果】
【００１５】
本発明によると、ＣＭＯＳイメージセンサに用いられるＢＪＴをウェルを用いることなく形成することによって、ウェル構造から派生されたＮＰＮ型またはＰＮＰ型ＢＪＴの形成時に発生してきた、相異なる導電型ウェル間における隔離問題を解決することができる。
【００１６】
また、本発明は、ＣＭＯＳ工程を用いてＢＪＴを製造できるため、ＣＭＯＳスケーリング（Scaling）をそのまま利用できるという利点を有する。
【図面の簡単な説明】
【００１７】
【図１】従来技術によるＢｉＣＭＯＳのトランジスタ構造を示す断面図である。
【図２ａ】本発明によるＣＭＯＳイメージセンサのトランジスタ製造を説明するための工程断面図である。
【図２ｂ】本発明によるＣＭＯＳイメージセンサのトランジスタ製造を説明するための工程断面図である。
【図２ｃ】本発明によるＣＭＯＳイメージセンサのトランジスタ製造を説明するための工程断面図である。
【図２ｄ】本発明によるＣＭＯＳイメージセンサのトランジスタ製造を説明するための工程断面図である。
【図２ｅ】本発明によるＣＭＯＳイメージセンサのトランジスタ製造を説明するための工程断面図である。
【図２ｆ】本発明によるＣＭＯＳイメージセンサのトランジスタ製造を説明するための工程断面図である。
【発明を実施するための形態】
【００１８】
本発明の他の目的、特徴及び利点は、添付の図面に基づく実施例の詳細な説明から明白になる。
【００１９】
以下、添付の図面を参照しつつ、本発明の実施例の構成とその作用について説明する。ただし、図面に示され、かつ、図面に基づいて説明される本発明の構成と作用は、少なくとも一つの実施例として説明されるもので、それらによって本発明の技術的思想とその核心構成及び作用が制限されるわけではない。
【００２０】
以下、添付の図面を参照しつつ、本発明に係るイメージセンサのトランジスタ及びその製造方法の好適な実施例を詳細に説明する。特に、以下の説明ではイメージセンサの一例としてＣＭＯＳイメージセンサを挙げる。
【００２１】
図２ａ乃至図２ｆは、本発明によるＣＭＯＳイメージセンサのトランジスタ製造を説明するための工程断面図である。
【００２２】
本発明によるＣＭＯＳイメージセンサのトランジスタは、トランジスタ領域に形成され、ＮＭＯＳ（N-channel MOS）トランジスタ、ＰＭＯＳ（P-channel MOS）トランジスタ及びＢＪＴから構成されるＢｉＣＭＯＳであることが可能である。
【００２３】
ＮＭＯＳトランジスタは、半導体基板のＮＭＯＳトランジスタ領域ＮＭＯＳに形成され、ＰＭＯＳトランジスタは、半導体基板のＰＭＯＳトランジスタ領域ＰＭＯＳに形成され、ＢＪＴは、半導体基板のＢＪＴ領域ＮＰＮ−ＢＪＴに形成される。以下ではＢＪＴとしてＮＰＮ型ＢＪＴを取り上げて説明する。
【００２４】
半導体基板には、ＮＭＯＳトランジスタ領域ＮＭＯＳとＰＭＯＳトランジスタ領域ＰＭＯＳとの境界領域にこれらの領域ＮＭＯＳ，ＰＭＯＳを分離するための素子分離膜１００ａが設けられる。素子分離膜１００ａは、ＳＴＩ（Shallow Trench Isolation）工程で形成され、素子分離膜１００ａの形成と同時にＢＪＴ領域ＮＰＮ−ＢＪＴにはトレンチ型絶縁膜１００ｂが設けられる。トレンチ型絶縁膜１００ｂもＳＴＩ工程で形成され、トレンチ型絶縁膜１００ｂは酸化膜とすることができる。
【００２５】
ＮＭＯＳトランジスタ領域ＮＭＯＳの半導体基板には、ＮＭＯＳトランジスタが形成されるＰ型ウェル１２０が設けられ、ＰＭＯＳトランジスタ領域ＰＭＯＳの半導体基板には、ＰＭＯＳトランジスタが形成されるＮ型ウェル１４０が設けられる。
【００２６】
ＮＭＯＳトランジスタ領域ＮＭＯＳのＰ型ウェル１２０上には、ＮＭＯＳトランジスタのゲートパターン２００ａが設けられ、ＰＭＯＳトランジスタ領域ＰＭＯＳのＮ型ウェル１４０上には、ＰＭＯＳトランジスタのゲートパターン２００ｂが設けられる。一方、ゲートパターン２００ａ，２００ｂは、ゲート酸化膜１６０とポリシリコン膜１８０が順次に積層されたゲートポリ（gate poly）からなり、該ゲートポリの両側部にはスペーサ２６０が設けられる。
【００２７】
ＮＭＯＳトランジスタのゲートパターン２００ａの周辺に、Ｎ型不純物が注入された第１ＬＤＤ（1st Light Doped Drain）２２０が設けられ、同様にＰＭＯＳトランジスタのゲートパターン２００ｂの周辺に、Ｐ型不純物が注入された第２ＬＤＤ（2nd Light Doped Drain）２４０が設けられる。第１ＬＤＤ２２０はＮＭＯＳトランジスタのＰ型ウェル１２０に設けられ、第２ＬＤＤ２４０はＰＭＯＳトランジスタのＮ型ウェル１４０に設けられる。しかし、第１及び第２ＬＤＤ２２０，２４０は、後でウェル１２０，１４０に形成されるソース／ドレーン３２０，３６０によりその形成領域が縮小する。一方、第１及び第２ＬＤＤ２２０，２４０は、ゲートパターン２００ａ，２００ｂのスペーサ２６０下部とそれぞれ重なる。
【００２８】
スペーサ２６０を含むＮＭＯＳトランジスタのゲートパターン２００ａの周辺に、Ｎ型不純物の注入されたソース／ドレーン３２０が設けられ、同様にスペーサ２６０を含むＰＭＯＳトランジスタのゲートパターン２００ｂの周辺に、Ｐ型不純物の注入されたソース／ドレーン３６０が設けられる。ＮＭＯＳトランジスタのソース／ドレーン３２０は、ＮＭＯＳトランジスタのＰ型ウェル１２０に、第１ＬＤＤ２２０よりも深く設けられ、ＰＭＯＳトランジスタのソース／ドレーン３６０は、ＰＭＯＳトランジスタのＮ型ウェル１４０に、第２ＬＤＤ２４０よりも深く設けられる。
【００２９】
一方、トレンチ型絶縁膜１００ｂ上には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートパターン２００ａ，２００ｂと同時に形成される積層膜２００ｃが設けられる。すなわち、Ｐ型ウェル１２０とＮ型ウェル１４０上にゲートパターン２００ａ，２００ｂのためのゲート酸化膜１６０とポリシリコン膜１８０を順次に積層してパターニングする際に、ゲートパターン２００ａ，２００ｂと同じ積層構造を持つ積層膜２００ｃが形成される。ただし、積層膜２００ｃのパターン幅は、ゲートパターン２００ａ，２００ｂの幅よりも大きくすることが好ましい。積層膜２００ｃは両側部にスペーサ２６０が設けられるが、この積層膜２００ｃとゲートパターン２００ａ，２００ｂのスペーサ２６０は同時に形成される。
【００３０】
積層膜２００ｃは、ＮＰＮ型ＢＪＴを形成するが、特に、積層膜２００ｃにＮ型とＰ型の不純物を順次にインプラント（implant）してＮＰＮ型ＢＪＴとする。詳細には、中央のＰ型接合３８０はＰＭＯＳトランジスタのソース／ドレーン３６０形成のためのインプラント時に形成され、Ｐ型接合３８０両側のＮ型接合３００は、ＮＭＯＳトランジスタのソース／ドレーン３２０の形成のためのインプラント時に形成される。
【００３１】
追加例で、ＰＭＯＳトランジスタのソース／ドレーン３６０の形成のためのインプラント時には、ＰＭＯＳトランジスタのゲートパターン２００ｂを構成するポリシリコン膜にＰ型不純物がインプラントされ、ＮＭＯＳトランジスタのソース／ドレーン３２０の形成のためのインプラント時には、ＮＭＯＳトランジスタのゲートパターン２００ａを構成するポリシリコン膜にＮ型不純物がインプラントされる。
【００３２】
そして、ＮＰＮ型ＢＪＴの各接合３００，３８０上部と、ＮＭＯＳトランジスタのゲートパターン２００ａ及びソース／ドレーン３２０上部と、ＰＭＯＳトランジスタのゲートパターン２００ｂ及びソース／ドレーン３６０上部に、サリサイド膜４２０が設けられる。
【００３３】
半導体基板の全面上には層間絶縁膜が設けられ、該層間絶縁膜には、ＮＰＮ型ＢＪＴの各接合３００，３８０、ＮＭＯＳトランジスタのゲートパターン２００ａ及びソース／ドレーン３２０、そしてＰＭＯＳトランジスタのゲートパターン２００ｂ及びソース／ドレーン３６０に連結されるコンタクト（contact）４４０が設けられる。
【００３４】
そして、コンタクト４４０に対応する位置に該当する層間絶縁膜上に金属配線４６０が設けられる。
【００３５】
上記した構造のＣＭＯＳイメージセンサのトランジスタ製造手順を、図２ａ乃至図２ｆを参照して説明する。
【００３６】
図２ａを参照すると、半導体基板のＮＭＯＳトランジスタ領域ＮＭＯＳとＰＭＯＳトランジスタ領域ＰＭＯＳとの境界領域に、これら領域ＮＭＯＳ、ＰＭＯＳを分離するための素子分離膜１００ａを形成すると同時に、ＢＪＴ領域ＮＰＮ−ＢＪＴにトレンチ型絶縁膜１００ｂを形成する。
【００３７】
素子分離膜１００ａとトレンチ型絶縁膜１００ｂは、ＳＴＩ（Shallow Trench Isolation）工程で形成される。具体的には、半導体基板においてＮＭＯＳトランジスタ領域ＮＭＯＳとＰＭＯＳトランジスタ領域ＰＭＯＳとの境界領域に第１トレンチを形成すると同時に、ＢＪＴ領域ＮＰＮ−ＢＪＴに第２トレンチを形成する。続いて、第１及び第２トレンチに酸化物のような絶縁物を埋め込むことで、第１トレンチに素子分離膜１００ａを形成し、同時に第２トレンチにトレンチ型絶縁膜１００ｂを形成する。特に、第２トレンチは、ＢＪＴ領域ＮＰＮ−ＢＪＴの全面にわたって形成されることができる。
【００３８】
続いて、半導体基板の全面上に、ゲート酸化膜１６０とポリシリコン膜１８０を順次に積層した後にこれらをパターニングすることで、ＮＭＯＳトランジスタ領域ＮＭＯＳのＰ型ウェル１２０上にＮＭＯＳトランジスタのゲートパターン２００ａを形成し、ＰＭＯＳトランジスタ領域ＰＭＯＳのＮ型ウェル１４０上にＰＭＯＳトランジスタのゲートパターン２００ｂを形成し、ＢＪＴ領域ＮＰＮ−ＢＪＴのトレンチ型絶縁膜１００ｂ上に積層膜２００ｃを形成する。
【００３９】
具体的には、半導体基板の全面上にゲート酸化膜１６０を形成し、続いてゲート酸化膜１６０上にポリシリコン膜１８０を形成する。その後、形成された酸化膜１６０とポリシリコン膜１８０をパターニングする。これにより、ＮＭＯＳトランジスタ領域ＮＭＯＳにおけるゲート領域のＰ型ウェル１２０上にＮＭＯＳトランジスタのゲートパターン２００ａを形成し、ＰＭＯＳトランジスタ領域ＰＭＯＳにおけるゲート領域のＮ型ウェル１４０上にＰＭＯＳトランジスタのゲートパターン２００ｂを形成し、ＢＪＴ領域ＮＰＮ-ＢＪＴのトレンチ型絶縁膜１００ｂ上に積層膜２００ｃを形成する。ここで、ゲートパターン２００ａ，２００ｂと積層膜２００ｃは同時に形成される。
【００４０】
図２ｂを参照すると、ＮＭＯＳゲートパターン２００ａの周辺のＰ型ウェル１２０にＮ型不純物を注入し、ＮＭＯＳゲートパターン２００ａの幅だけ離間する第１ＬＤＤ（1st Light Doped Drain）２２０を形成し、ＰＭＯＳゲートパターン２００ｂの周辺のＮ型ウェル１４０にＰ型不純物を注入し、ＰＭＯＳゲートパターン２００ｂの幅だけ離間する第２ＬＤＤ（2nd Light Doped Drain）２４０を形成する。
【００４１】
続いて、ゲートパターン２００ａ，２００ｂと積層膜２００ｃを含む半導体基板の全面上に絶縁物を蒸着し、この絶縁物をエッチングして、ゲートパターン２００ａ，２００ｂの両側部と積層膜２００ｃの両側部にそれぞれスペーサ２６０を形成する。これにより、第１ＬＬＤ２２０及び第２ＬＤＤ２４０はゲートパターン２００ａ，２００ｂのスペーサ２６０の下部と重なり合う。
【００４２】
図２ｃを参照すると、ＰＭＯＳトランジスタのゲートパターン２００ｂを含むＰＭＯＳトランジスタ領域ＰＭＯＳと、積層膜２００ｃ上部のうちのＰ型接合領域に、第１フォトレジストパターン２８０ａ，２８０ｂを形成する。
【００４３】
続いて、第１フォトレジストパターン２８０ａ，２８０ｂをマスクとしてＮ型不純物をインプラント（N-implant）する。インプラント（N-implant）により積層膜２００ｃのＮ型接合領域にＮ型接合３００を形成する。Ｎ型不純物のインプラント（N-implant）時には、ＮＭＯＳトランジスタ領域ＮＭＯＳのＰ型ウェル１２０にＮ型のソース／ドレーン３２０をさらに形成することができる。ＮＭＯＳトランジスタのソース／ドレーン３２０は、ＮＭＯＳトランジスタのＰ型ウェル１２０に第１ＬＤＤ２２０よりも深く形成される。一方、Ｎ型不純物のインプラント（N-implant）時には、ゲートパターン２００ａを構成するポリシリコン膜にＮ型不純物がインプラントされる。
【００４４】
Ｎ型不純物のインプラント（N-implant）が完了すると、第１フォトレジストパターン２８０ａ，２８０ｂを除去する。
【００４５】
図２ｄを参照すると、ＮＭＯＳトランジスタのゲートパターン２００ａを含むＮＭＯＳトランジスタ領域ＮＭＯＳと、積層膜２００ｃ上部においてＮ型接合３００が形成されたＮ型接合領域とに、第２フォトレジストパターン３４０ａ，３４０ｂを形成する。好ましくは、第２フォトレジストパターン３４０ａ，３４０ｂは、第１フォトレジストパターン２８０ａ，２８０ｂが形成されていたＰ型接合領域を除くＢＪＴ領域ＮＰＮ−ＢＪＴの全面上に形成されることが好ましい。
【００４６】
続いて、第２フォトレジストパターン３４０ａ，３４０ｂをマスクとしてＰ型不純物をインプラント（P-implant）する。このインプラント（P-implant）により積層膜２００ｃのＰ型接合領域にＰ型接合３８０を形成する。このＰ型不純物のインプラント（P-implant）時には、ＰＭＯＳトランジスタ領域ＰＭＯＳのＮ型ウェル１４０にＰ型のソース／ドレーン３６０をさらに形成することができる。ＰＭＯＳトランジスタのソース／ドレーン３６０は、ＰＭＯＳトランジスタのＮ型ウェル１４０に第２ＬＤＤ２４０よりも深く形成される。
【００４７】
一方、Ｐ型不純物のインプラント（P-implant）時には、ゲートパターン２００ｂを構成するポリシリコン膜にＰ型不純物がインプラントされる。
【００４８】
Ｐ型不純物のインプラント（P-implant）が完了すると、第２フォトレジストパターン３４０ａ，３４０ｂを除去する。
【００４９】
上記の図２ｃ及び図２ｄに示すように、積層膜２００ｃにＮ型不純物とＰ型不純物を順次にインプラントすることで、積層膜２００ｃにＮＰＮ型ＢＪＴを形成する。
【００５０】
図２ｅを参照すると、後続工程によるコンタクト４４０形成以前に、コンタクト４４０の抵抗減少のためのサリサイド工程を行う。
【００５１】
サリサイド工程の前に、ＮＰＮ型ＢＪＴを構成する相異なる導電型の接合間の離隔のために、ＢＪＴにおいて相異なる接合間の境界領域に一定厚さのサリサイドブロッキング膜（Salicide blocking layer）４００を多数形成する。本発明ではＮＰＮ型ＢＪＴとしたため、ＢＪＴの両側に形成されるＮ型接合３００と中央に形成されるＰ型接合３８０との境界領域にサリサイドブロッキング膜４００を形成する。
【００５２】
続いて、半導体基板の全面にサリサイド金属を蒸着して熱処理するサリサイド処理を行う。この時、サリサイドブロッキング膜４００をマスクとしてサリサイド処理を行う。
【００５３】
このサリサイド処理により、ＢＪＴの各接合の上部にサリサイド膜４２０を形成する。また、このサリサイド処理により、ＮＭＯＳトランジスタのゲートパターン２００ａ及びソース／ドレーン３２０の上部にサリサイド膜４２０を形成し、ＰＭＯＳトランジスタのゲートパターン２００ｂ及びソース／ドレーン３６０の上部にサリサイド膜４２０を形成する。特に、サリサイド膜４２０は、ゲートパターン２００ａ，２００ｂを構成するポリシリコン膜上に形成される。
【００５４】
サリサイド処理が完了すると、サリサイドブロッキング膜４００を除去する。
【００５５】
図２ｆを参照すると、上記サリサイド処理後に、半導体基板の全面上に層間絶縁膜を形成する。続いて、層間絶縁膜上にコンタクトマスクパターンを形成し、層間絶縁膜を部分的にエッチングすることによって、コンタクト４４０形成のためのホールを形成する。
【００５６】
続いて、これらのホールを埋め込み、その上部面に対して平坦化を行うことで、層間絶縁膜にコンタクト４４０を形成する。
【００５７】
具体的には、ＢＪＴの各接合、ＮＭＯＳトランジスタのゲートパターン２００ａ及びソース／ドレーン３２０、そしてＰＭＯＳトランジスタのゲートパターン２００ｂ及びソース／ドレーン３６０にそれぞれ連結されるコンタクト４４０を形成する。
【００５８】
続いて、コンタクト４４０に対応するようにして層間絶縁膜上に各コンタクト４４０と連結される金属配線４６０をそれぞれ形成する。
【００５９】
本実施例ではＮＰＮ型ＢＪＴを取り上げて説明したが、フォトレジストパターンの形成と不純物インプラント工程の簡単な変形によってＰＮＰ型ＢＪＴも製造できることは当然である。
【００６０】
また、本発明では、前述したように、ＢＪＴ領域ＮＰＮ-ＢＪＴにウェル（Well）や埋没層が形成されていなくてもよい。
【００６１】
以上では、好ましい実施例に挙げて本発明を説明してきたが、本発明の本質的な特性を逸脱しない範囲内で変形された形態で具現できるということが、本発明の属する技術分野における通常の知識を持つ者にとっては明らかである。
【００６２】
したがって、ここに説明された本発明の実施例は限定的な観点ではなく説明的な観点で考慮されなければならず、本発明の範囲は、上記の説明ではなく特許請求の範囲に表されており、その同等な範囲内における変形はいずれも本発明に含まれると解釈されるべきである。
【図１】
2010041054.tif 000003
【図２ａ】
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【図２ｂ】
2010041054.tif 000005
【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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