(57)【要約】【課題】特定の電源装置が過剰に高い出力電圧を出力した場合に、電源装置を迅速に負荷から切り離すことができる電源システムを提供する。【解決手段】電源システムが、共通出力端Ｘに接続された電源装置１Ａ、１Ｂを備えている。電源装置１Ａは、出力電圧を出力端Ｙ＿Ａから出力する電源回路１１Ａと、出力端Ｙ＿Ａと共通出力端Ｘの間に直列に接続されたＮチャンネルＦＥＴＱ１、Ｑ２とを備えている。電源装置１Ｂは、それぞれ、出力電圧を出力端Ｙ＿Ｂから出力する電源回路１１Ｂと、出力端Ｙ＿Ｂと共通出力端Ｘの間に直列に接続されたＮチャンネルＦＥＴＱ３、Ｑ４を備えている。ＮチャンネルＦＥＴＱ２、Ｑ４のオンオフは、共通出力端Ｘの電圧に応答して制御される。ＮチャンネルＦＥＴＱ１、Ｑ３のオンオフは、それぞれ、電源装置１Ａ、１Ｂの出力端Ｙ＿Ａ、Ｙ＿Ｂの電圧に応答して制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
負荷が接続される共通出力端に接続された複数の電源装置
を備え、
前記複数の電源装置のそれぞれは、
出力電圧を出力端から出力する電源回路と、
前記電源回路の前記出力端と前記共通出力端の間に接続された外側スイッチと、
前記電源回路の前記出力端と前記外側スイッチの間に前記外側スイッチと直列に接続された内側スイッチと、
前記外側スイッチと前記内側スイッチとを制御する制御回路部
とを備え、
前記制御回路部は、前記共通出力端の電圧に応答して前記外側スイッチのオンオフを制御し、且つ、前記出力端の電圧に応答して前記内側スイッチのオンオフを制御する
電源システム。
【請求項２】
請求項１に記載の電源システムであって、
前記外側スイッチが、第１ＦＥＴを含み、
前記内側スイッチが、第２ＦＥＴを含む
電源システム。
【請求項３】
請求項２に記載の電源システムであって、
前記第１ＦＥＴ及び前記第２ＦＥＴは、前記第１ＦＥＴの内部ダイオードについては前記第２ＦＥＴから前記共通出力端に向かう方向が順方向であるように、且つ、前記第１ＦＥＴの内部ダイオードについては前記第１ＦＥＴから前記出力端に向かう方向が順方向であるように、接続された
電源システム。
【請求項４】
請求項１乃至３のいずれかに記載の電源システムであって、
前記制御回路部は、前記共通出力端の電圧が第１基準電圧を超えたことに応答して前記外側スイッチをターンオフし、且つ、前記出力端の電圧が前記第１基準電圧よりも高い第２基準電圧を超えたことに応答して前記内側スイッチをターンオフする
電源システム。
【請求項５】
請求項４に記載の電源システムであって、
前記制御回路部は、前記共通出力端の電圧が第１基準電圧を超え、且つ、前記出力端の電圧が前記第２基準電圧を超えたときに前記内側スイッチをターンオフする
電源システム。
【請求項６】
請求項５に記載の電源システムであって、
前記制御回路部は、前記出力端の電圧が前記第２基準電圧を超えたときに前記電源回路の動作を停止させる
電源システム。
【請求項７】
負荷が接続される共通出力端に接続された複数の電源装置を備え、前記複数の電源装置のそれぞれが、出力電圧を出力端から出力する電源回路と、前記電源回路の前記出力端と前記共通出力端の間に接続された外側スイッチと、前記電源回路の前記出力端と前記外側スイッチの間に前記外側スイッチと直列に接続された内側スイッチとを備える電源システムの動作方法であって、
前記共通出力端の電圧を検出するステップと、
前記出力端の電圧を検出するステップと、
前記共通出力端の電圧に応答して前記外側スイッチのオンオフを制御するステップと、
前記出力端の電圧に応答して前記内側スイッチのオンオフを制御するステップ
とを具備する
電源システムの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源システムに関し、特に、複数の電源が並列に接続されて電力を供給する電源システムに関する。
【背景技術】
【０００２】
電源システムに一般的に採用される構成の一つが、複数の電源装置を並列に接続する並列構成である。並列構成の電源システムは、例えば、特開平６−７０５４４号公報（特許文献１）に開示されている。
【０００３】
並列構成の電源システムでは、一つの電源装置が故障した場合に故障した電源装置を負荷から切り離し、他の電源装置で電力供給を継続する動作がなされることがある。例えば、特開平１０−２７０３０号公報（特許文献２）は、平滑キャパシタがショートしたときに安定化電源回路を負荷から切り離す為の電源システムの構成を開示している。この公報に開示された技術では、内部ダイオードが逆向きになるように直列接続されたＦＥＴ（field effect transistor）が安定化電源回路を負荷から切り離すために使用されている。ボディダイオードが逆向きになるように直列接続されたＦＥＴを用いたスイッチを電源システムに用いる技術については、特開平１０−１１２９３９号公報（特許文献３）にも開示されている。
【０００４】
一方、特開平８−１４９８１０号公報（特許文献４）は、特定の電源装置が過剰に高い出力電圧を出力し始めた場合に、当該電源装置を停止させると共に、当該電源装置を負荷から切り離す電源システムを開示している。電源装置と負荷の間には電源装置から負荷の向きが順方向であるようにダイオードが接続されている。この電源システムでは、特定の電源装置が過剰に高い出力電圧を出力する状態になると、当該電源装置のスイッチングトランジスタのオンオフ制御が停止されて当該電源装置の出力電圧が低下する。出力電圧が低下すると、ダイオードがオフ状態になり、電源装置が負荷から切り離される。
【０００５】
しかしながら、特開平８−１４９８１０号公報に記載の技術では、出力電圧の低下と共にダイオードが自然にオフすることによって電源装置が負荷から切り離されるため、電源装置を負荷から切り離すのに時間がかかる。これは、負荷に加えられる電圧ストレスを低減させるという点では好ましくない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−７０５４４号公報
【特許文献２】特開平１０−２７０３０号公報
【特許文献３】特開平１０−１１２９３９号公報
【特許文献４】特開平８−１４９８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、特定の電源装置が過剰に高い出力電圧を出力した場合に、電源装置を迅速に負荷から切り離すことを可能にするための技術を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一の観点では、電源システムが、負荷が接続される共通出力端に接続された複数の電源装置を備えている。複数の電源装置のそれぞれは、出力電圧を出力端から出力する電源回路と、電源回路の出力端と共通出力端の間に接続された外側スイッチと、電源回路の出力端と外側スイッチの間に外側スイッチと直列に接続された内側スイッチと、外側スイッチと内側スイッチとを制御する制御回路部とを備えている。制御回路部は、共通出力端の電圧に応答して外側スイッチのオンオフを制御し、且つ、電源回路の出力端の電圧に応答して内側スイッチのオンオフを制御する。
【０００９】
本発明の他の観点では、負荷が接続される共通出力端に接続された複数の電源装置を備え、複数の電源装置のそれぞれが、出力電圧を出力端から出力する電源回路と、電源回路の出力端と共通出力端の間に接続された外側スイッチと、電源回路の出力端と外側スイッチの間に外側スイッチと直列に接続された内側スイッチとを備える電源システムの動作方法が提供される。当該動作方法は、共通出力端の電圧を検出するステップと、電源回路の出力端の電圧を検出するステップと、共通出力端の電圧に応答して外側スイッチのオンオフを制御するステップと、電源回路の出力端の電圧に応答して内側スイッチのオンオフを制御するステップとを具備する。
【発明の効果】
【００１０】
本発明によれば、特定の電源装置が過剰に高い出力電圧を出力した場合に、電源装置を迅速に負荷から切り離すことができる電源システムが提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態の電源システムの構成を示す回路図である。
【図２】図１の電源システムの電源装置の構成を示す回路図である。
【図３】本実施形態における電源システムの動作を示す電圧波形図である。
【図４】本発明の他の実施形態の電源システムの構成を示す回路図である。
【発明を実施するための形態】
【００１２】
図１は、本発明の一実施形態の電源システムの構成を示す回路図である。本実施形態の電源システムは、２つの電源装置１Ａ、１Ｂを備えている。電源装置１Ａ、１Ｂの出力端は、負荷２に接続されている共通出力端Ｘに並列に接続されている。電源装置１Ａは、電源回路１１Ａと、２つのＮチャンネルＦＥＴＱ１、Ｑ２と、ドライバ１２Ａ、１３Ａと、過電圧検出回路１４Ａとを備えている。
【００１３】
電源回路１１Ａは、出力すべき電源電圧を生成する回路である。後述されるように、過電圧が過電圧検出回路１４Ａによって検出されると、電源回路１１Ａは、過電圧検出回路１４Ａから供給される制御信号ＰＯＷ＿ＯＦＦに応答して動作が停止される。
【００１４】
ＮチャンネルＦＥＴＱ１、Ｑ２は、電源回路１１Ａから負荷２への給電経路の上に直列接続されている。ＮチャンネルＦＥＴＱ１、Ｑ２は、その内部ダイオード（ボディダイオード）の向きが互いに逆になるように、接続されている。詳細には、ＮチャンネルＦＥＴＱ１のドレインは、電源回路１１Ａの出力端Ｙ＿Ａに接続され、ＮチャンネルＦＥＴＱ１のソースは、ＮチャンネルＦＥＴＱ２のソースに接続され、ＮチャンネルＦＥＴＱ２のドレインは、共通出力端Ｘに接続されている。このような接続によれば、ＮチャンネルＦＥＴＱ１の内部ダイオードについてはＮチャンネルＦＥＴＱ２から出力端Ｙ＿Ａに向かう方向が順方向になり、ＮチャンネルＦＥＴＱ２の内部ダイオードについてはＮチャンネルＦＥＴＱ１から共通出力端Ｘに向かう方向が順方向になる。また、ＮチャンネルＦＥＴＱ１のゲートはドライバ１２Ａに接続され、ＮチャンネルＦＥＴＱ２のゲートはドライバ１３Ａに接続されている。ＮチャンネルＦＥＴＱ１は、電源装置１Ａの内側スイッチとして機能し、ＮチャンネルＦＥＴＱ２は、外側スイッチとして機能する。
【００１５】
ドライバ１２Ａ、１３Ａ及び過電圧検出回路１４Ａは、ＮチャンネルＦＥＴＱ１、Ｑ２のオンオフを制御する為の制御回路部である。詳細には、ドライバ１２Ａ、１３Ａは、それぞれ、ＮチャンネルＦＥＴＱ１、Ｑ２のゲートを駆動してＮチャンネルＦＥＴＱ１、Ｑ２のオンオフを制御する。過電圧検出回路１４Ａは、共通出力端Ｘの電圧と電源回路１１Ａの出力端Ｙ＿Ａの電圧に応答して制御信号Ｓ１Ａ、Ｓ１Ｂを生成し、ドライバ１２Ａ、１２Ｂに供給する。ドライバ１２Ａ、１３Ａの動作は、制御信号Ｓ１Ａ、Ｓ１Ｂに応じて制御される。過電圧検出回路１４Ａは、更に、必要な場合に電源回路１１Ａの動作を停止させる制御を行うための制御信号ＰＯＷ＿ＯＦＦを生成する。
【００１６】
電源装置１Ｂも、電源装置１Ａと同様の構成を有している。詳細には、電源装置１Ｂは、電源回路１１Ｂと、２つのＮチャンネルＦＥＴＱ３、Ｑ４と、ドライバ１２Ｂ、１３Ｂと、過電圧検出回路１４Ｂとを備えている。電源装置１Ｂの出力端Ｙ＿Ｂは電源装置１Ａの出力端Ｙ＿Ａに、ＮＭＯＳトランジスタＱ３、Ｑ４はＮＭＯＳトランジスタＱ１、Ｑ２に、ドライバ１２Ｂ、１３Ｂはドライバ１２Ａ、１３Ａに、過電圧検出回路１４Ｂは過電圧検出回路１４Ａに対応しており、電源装置１Ｂの構成と動作は、電源装置１Ａと全く同一である。
【００１７】
図２は、電源装置１Ａ、１Ｂの内部回路の構成の例を示す詳細図である。以下では、電源装置１Ａの内部回路の構成を説明するが、電源装置１Ｂも同様の構成を有していることに留意されたい。
【００１８】
過電圧検出回路１４Ａは、コンパレータＺ１、Ｚ２と、ＡＮＤゲートＺ３と、抵抗素子Ｒ３、Ｒ４、Ｒ７、Ｒ８とを備えている。抵抗素子Ｒ３、Ｒ４は、電源回路１１Ａの出力端Ｙ＿Ａと接地端子の間に直列に接続されている。抵抗素子Ｒ３、Ｒ４との接続ノードがコンパレータＺ１の非反転入力に接続され、コンパレータＺ１の反転入力には基準電圧Ｖｒｅｆ１が供給される。また、抵抗素子Ｒ７、Ｒ８は、共通出力端Ｘと接地端子の間に直列に接続されている。抵抗素子Ｒ７、Ｒ８の接続ノードがコンパレータＺ２の非反転入力に接続され、コンパレータＺ２の反転入力には、基準電圧Ｖｒｅｆ２が供給される。コンパレータＺ１、Ｚ２の出力は、ＡＮＤゲートＺ３の入力に接続されている。ドライバ１２Ａに供給される制御信号Ｓ１Ａは、ＡＮＤゲートＺ３の出力から出力され、ドライバ１２Ｂに供給される制御信号Ｓ２Ａは、コンパレータＺ２の出力から出力される。また、電源回路１１Ａのオンオフを制御する制御信号ＰＯＷ＿ＯＦＦは、コンパレータＺ１の出力から出力される。
【００１９】
基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、コンパレータＺ１の出力がＬＯＷレベルからＨＩＧＨレベルに反転される出力端Ｙ＿Ａの電圧（以下、「基準電圧Ｖｉ」という。）が、コンパレータＺ２の出力がＬＯＷレベルからＨＩＧＨレベルに反転される共通出力端Ｘの電圧（以下、「基準電圧Ｖｏ」という。）よりも高いように設定されている。このような設定によれば、出力端Ｙ＿Ａの電圧と共通出力端Ｘの電圧が同一であり、且つ、出力端Ｙ＿Ａと共通出力端Ｘの電圧が上昇した場合には、まず、コンパレータＺ２の出力がＬＯＷレベルからＨＩＧＨレベルに反転されることに留意されたい。
【００２０】
ドライバ１２Ａは、抵抗素子Ｒ１、Ｒ２と、ＮＰＮトランジスタＱ５とを備えている。抵抗素子Ｒ１、Ｒ２は、電源電圧ＶＣＣを有する電源端子と接地端子の間に直列に接続されており、抵抗素子Ｒ１、Ｒ２の接続点は、ＮＰＮトランジスタＱ５のコレクタに接続されると共に、ＮチャンネルＦＥＴＱ１のゲートにも接続されている。ＮＰＮトランジスタＱ５のベースはＡＮＤゲートＺ３の出力に接続され、エミッタは接地端子に接続される。ドライバ１２Ａを制御する制御信号Ｓ１Ａは、ＮＰＮトランジスタＱ５のベースに供給される。
【００２１】
一方、ドライバ１２Ｂは、抵抗素子Ｒ５、Ｒ６と、ＮＰＮトランジスタＱ６とを備えている。抵抗素子Ｒ５、Ｒ６は、電源電圧ＶＣＣを有する電源端子と接地端子の間に直列に接続されており、抵抗素子Ｒ５、Ｒ６の接続点は、ＮＰＮトランジスタＱ６のコレクタに接続されると共に、ＮチャンネルＦＥＴＱ２のゲートにも接続されている。ＮＰＮトランジスタＱ６のベースはコンパレータＺ１２の出力に接続され、エミッタは接地端子に接続される。ドライバ１２Ｂを制御する制御信号Ｓ１Ｂは、ＮＰＮトランジスタＱ６のベースに供給される。
【００２２】
次に、本実施形態の実施例の動作について、図１、図２の回路図、及び、図３に図示されている電圧波形を用いて説明する。
【００２３】
図３を参照して、時刻Ｔ０時点に至るまでの間、電源装置１Ａ、１Ｂとも正常に動作しているとする。即ち、共通出力端Ｘ、出力端Ｙ＿Ａ、Ｙ＿Ｂの電圧は、いずれも正常であり、過電圧検出部１４Ａ、１４Ｂは、過電圧を検出していない。この場合、電源装置１Ａ、１ＢのＮチャンネルＦＥＴＱ１〜Ｑ４は、いずれも導通状態となる。
【００２４】
図３に示されているように、時刻Ｔ０で電源装置１Ａの出力電圧が上昇する故障が発生すると、電源装置１Ａ、１Ｂに共通に接続されている共通出力端Ｘの電圧も同様に上昇する。すると、電源装置１Ａにおいて、共通出力端Ｘの電圧の上昇によって抵抗素子Ｒ７、Ｒ８の接続点の電圧、即ち、コンパレータＺ２の非反転入力の電圧も上昇する。時刻Ｔ１において、コンパレータＺ２の非反転入力の電圧が、コンパレータＺ２の反転入力に供給されている基準電圧Ｖｒｅｆ２に達すると（即ち、共通出力端Ｘの電圧が基準電圧Ｖｏに達すると）、コンパレータＺ２から出力される制御信号Ｓ２ＡがＬＯＷレベルからＨＩＧＨレベルに反転される。このような過程により、過電圧検出回路１４Ａによって共通出力端Ｘの電圧が基準電圧Ｖｏよりも高くなったこと、即ち、共通出力端Ｘの過電圧が検出される。共通出力端Ｘの過電圧が検出されてコンパレータＺ２の出力がＬＯＷレベルからＨＩＧＨレベルに反転されると、ＮＰＮトランジスタＱ６のベースの電圧レベルが、ＬＯＷレベルからＨＩＧＨレベルに反転する。この動作により、ＮＰＮトランジスタＱ６が導通状態となり、抵抗素子Ｒ５、Ｒ６の接続点、即ち、ＮチャンネルＦＥＴＱ２のゲートが接地レベルとなって、外側スイッチであるＮチャンネルＦＥＴＱ２が非導通状態となる。
【００２５】
その後、電源装置１Ａ内部にある電源回路１１Ａの出力端Ｙ＿Ａの電圧がそのまま上昇し続けると、共通出力端Ｘの電圧は、ＮチャンネルＦＥＴＱ２がオフすることでＮチャンネルＦＥＴＱ２の内部ダイオードの順方向電圧の分だけ一時的に僅かに低下するものの、その後、出力端Ｙ＿Ａの電圧の上昇と共に同様に上昇していく。
【００２６】
電源回路１１Ａの出力端Ｙ＿Ａの電圧が更に上昇して、時刻Ｔ２において抵抗素子Ｒ３、Ｒ４の接続点の電圧、即ち、コンパレータＺ１の非反転入力の電圧が基準電圧Ｖｒｅｆ１に達すると（即ち、出力端Ｙ＿Ａの電圧が基準電圧Ｖｉに達すると）、コンパレータＺ１の出力がＬＯＷレベルからＨＩＧＨレベルに反転される。このような過程により、過電圧検出回路１４Ａによって出力端Ｙ＿Ａの電圧が基準電圧Ｖｉよりも高くなったこと、即ち、出力端Ｙ＿Ａの過電圧が検出される。
【００２７】
出力端Ｙ＿Ａの過電圧が検出されると、コンパレータＺ１、Ｚ２の出力の両方がＬＯＷレベルからＨＩＧＨレベルに反転されるから、ＡＮＤゲートＺ３の出力もＬＯＷレベルからＨＩＧＨレベルに反転される。これにより、ＮＰＮトランジスタＱ５のベースの電圧レベルが、ＬＯＷレベルからＨＩＧＨレベルに反転し、ＮＰＮトランジスタＱ５が導通状態となる。ＮＰＮトランジスタＱ５が導通状態となると、抵抗素子Ｒ１、Ｒ２の接続点、即ち、ＮチャンネルＦＥＴＱ１のゲートが接地レベルとなって、内側スイッチであるＮチャンネルＦＥＴＱ１が非導通状態となる。以上の動作により、電源回路１１Ａが負荷２から切り離され、時刻Ｔ２において電源装置１Ａから負荷２への電圧供給は遮断されることになる。
【００２８】
このとき、コンパレータＺ１から出力される出力信号は、電源自体の動作を制御する制御信号ＰＯＷ＿ＯＦＦとしても使用されているので、制御信号ＰＯＷ＿ＯＦＦがアサートされることになる。制御信号ＰＯＷ＿ＯＦＦのアサートに応答して、時刻Ｔ３には電源装置１Ａの電源回路１１Ａの動作が完全に停止される。
【００２９】
一方、電源装置１Ｂでは、電源装置１Ａと同様に、時刻Ｔ１において過電圧検出回路１４Ｂによって共通出力端Ｘでの過電圧が検出される（このとき、時刻Ｔ１までは共通出力端Ｘの電圧の上昇と共に出力端Ｙ＿Ｂ点の電圧も上昇する）。共通出力端Ｘの過電圧の検出に応答して、電源装置１Ｂの外側スイッチであるＮチャンネルＦＥＴＱ４が非導通となる。しかしながら、電源装置１Ｂ自体は正常である為、ＮチャンネルＦＥＴＱ４が非導通となった後は、出力端Ｙ＿Ｂの電圧は上昇せずに所望の電圧に復帰し、その後、所望の電圧に維持される。したがって、内側スイッチであるＮチャンネルＦＥＴＱ３は導通状態のまま正常に動作し続けることとなる。
【００３０】
この為、時刻Ｔ２において、電源装置１ＡのＮチャンネルＦＥＴＱ１、Ｑ２の両方が非導通状態となった後の共通出力端Ｘでの電圧は、電源装置１Ｂから供給される電圧となる。したがって、共通出力端Ｘでの電圧は基準電圧Ｖｏよりも低くなり、電源装置１ＢのＮチャンネルＦＥＴＱ４は導通状態に戻る。これにより、共通出力端Ｘから負荷２に供給される電圧は正常に維持される。
【００３１】
本実施形態の電源システムの利点は、出力電圧の過剰な上昇を起こした電源装置を、迅速に負荷から切り離すことができる点にある。本実施形態では、共通出力端Ｘの電圧と、電源装置１Ａ、１Ｂの電源回路１１Ａ、１１Ｂの出力端Ｙ＿Ａ、Ｙ＿Ｂの電圧とが監視される。いずれかの電源装置の出力電圧の過剰な上昇による共通出力端Ｘの電圧の上昇が検出されると、まず、電源装置１Ａ、１Ｂの両方における外側スイッチ（ＮチャンネルＦＥＴＱ２、Ｑ４）がターンオフされ、更に、出力電圧が過剰に上昇した電源装置の内側スイッチ（ＮチャンネルＦＥＴＱ１又はＱ３）がオフされて、当該電源装置の電源回路が負荷から切り離される。その一方で、正常な電源装置の外側スイッチ（ＮチャンネルＦＥＴＱ２又はＱ４）は、導通状態に復帰される。このような動作によれば、特開平８−１４９８１０号公報に記載の技術のように電源装置が自然に切り離されるのではなく、積極的に電源装置を負荷から切り離す動作が行われるので、電源装置を迅速に負荷から切り離すことができる。
【００３２】
付随して、本実施形態の電源システムは、共通出力端Ｘと電源回路１１Ａ、１１Ｂの出力端Ｙ＿Ａ、Ｙ＿Ｂの間にダイオードが挿入されないため、定常時の導通損失を小さくすることができる利点もある。
【００３３】
以上、実施形態を参照して本願発明を説明したが、本願発明は、上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の技術的範囲内で当業者が理解し得る様々な変更をすることができる。
【００３４】
例えば、図４に図示されているように、外側スイッチ及び内側スイッチとして機能するＦＥＴＱ１〜Ｑ４として、ＮチャンネルＦＥＴの代わりにＰチャンネルＦＥＴを使用してもよい。この場合、ＰチャンネルＦＥＴＱ１の内部ダイオードについてはＰチャンネルＦＥＴＱ２から出力端Ｙ＿Ａに向かう方向が順方向になり、ＰチャンネルＦＥＴＱ２の内部ダイオードについてはＰチャンネルＦＥＴＱ１から共通出力端Ｘに向かう方向が順方向になるように、ＰチャンネルＦＥＴＱ１、Ｑ２が接続される。ＰチャンネルＦＥＴＱ３、Ｑ４についても同様である。加えて、ＰチャンネルＦＥＴＱ１、Ｑ３のゲートを駆動するドライバ１２Ａ、１２ＢのトランジスタＱ５及びＰチャンネルＦＥＴＱ２、Ｑ４のゲートを駆動するドライバ１３Ａ、１３ＢのトランジスタＱ６としてＰＮＰトランジスタが使用される。このような構成でも図１の電源システムと同様に動作することは、当業者は容易に理解できよう。
【００３５】
また、過電圧検出回路１４Ａ、１４Ｂのうち、共通出力端Ｘの過電圧を検出するための回路部分（即ち、抵抗素子Ｒ７、Ｒ８、及びコンパレータＺ２）は、電源システムにおいて一つだけ設けられてもよい。この場合、コンパレータＺ２から出力される出力信号が、電源回路１１Ａ、１１Ｂのそれぞれに供給され、制御信号Ｓ２Ａ、Ｓ２Ｂとして使用される。
【００３６】
更に、本発明において、並列に接続される電源回路の数が２に限定されないことは、当業者には自明的であろう。
【符号の説明】
【００３７】
１Ａ、１Ｂ：電源装置
２：負荷
１１Ａ、１１Ｂ：電源回路
１２Ａ、１２Ｂ、１３Ａ、１３Ｂ：ドライバ
１４Ａ、１４Ｂ：過電圧検出回路
【図１】
2010206974.tif 000003
【図２】
2010206974.tif 000004
【図３】
2010206974.tif 000005
【図４】
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