(57)【要約】【課題】  非対称的なｐ／ｎ接合を有する半導体デバイスを提供する。【解決手段】  半導体デバイスは、バルク基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成され電界効果トランジスタ（ＦＥＴ）のボディ領域に対応する第１の型の半導体材料と、ボディ領域の互いに対向する側部に隣接するように埋め込み絶縁層の上方に設けられＦＥＴデバイスのソース領域及びドレイン領域に対応し且つ第１の型の半導体材料のバンドギャップと異なるバンドギャップを有する第２の型の半導体材料とを有し、ＦＥＴのソース側のｐ／ｎ接合の大部分は第１の型の半導体材料及び第２の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、且つＦＥＴのドレイン側のｐ／ｎ接合は、第１の型の半導体材料及び第２の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置される。【選択図】  図５
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【特許請求の範囲】
【請求項１】
バルク基板上に形成された埋め込み絶縁層と、
前記埋め込み絶縁層上に形成されかつ電界効果トランジスタ（ＦＥＴ）デバイスのボディ領域に対応する第１の型の半導体材料と、
前記ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられＦＥＴデバイスのソース領域及びドレイン領域に対応し且つ前記第１の型の半導体材料のバンドギャップと異なるバンドギャップを有する第２の型の半導体材料とを備え、
前記ＦＥＴデバイスの前記ソース領域側のｐ／ｎ接合は前記第１の型の半導体材料及び前記第２の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、前記ＦＥＴデバイスの前記ドレイン領域側のｐ／ｎ接合は、前記第１の型の半導体材料及び前記第２の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されている、半導体デバイス。
【請求項２】
前記第１の型の半導体材料のバンドギャップが、前記第２の型の半導体材料のバンドギャップより広い、請求項１に記載の半導体デバイス。
【請求項３】
前記第１の型の半導体材料がシリコンであり、前記第２の型の半導体材料がシリコン・ゲルマニウムである、請求項２に記載の半導体デバイス。
【請求項４】
前記第２の型の半導体材料のバンドギャップが、前記第１の型の半導体材料のバンドギャップより広い、請求項１に記載の半導体デバイス。
【請求項５】
前記ＦＥＴデバイスがＰＦＥＴである、請求項１に記載の半導体デバイス。
【請求項６】
電界効果トランジスタ（ＦＥＴ）デバイスに非対称的なｐ／ｎ接合を形成する方法であって、
バルク基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されＦＥＴデバイスのボディ領域に対応する第１の型の半導体材料と、前記ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられ前記ＦＥＴデバイスのソース領域及びドレイン領域に対応し且つ前記第１の型の半導体材料のバンドギャップと異なるバンドギャップを有する第２の型の半導体材料とを有するＦＥＴデバイスに対して、角度を付けられた方向でドーパントの注入を行うステップを含み、
前記ＦＥＴデバイスの前記ソース領域側のｐ／ｎ接合が前記第１の型の半導体材料及び前記第２の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、前記ＦＥＴデバイスの前記ドレイン領域側のｐ／ｎ接合が前記第１の型の半導体材料及び前記第２の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置される、方法。
【請求項７】
前記第１の型の半導体材料のバンドギャップが、前記第２の型の半導体材料のバンドギャップより広い、請求項６に記載の方法。
【請求項８】
前記第１の型の半導体材料がシリコンであり、前記第２の型の半導体材料がシリコン・ゲルマニウムである、請求項７に記載の方法。
【請求項９】
前記第２の型の半導体材料のバンドギャップが、前記第１の型の半導体材料のバンドギャップよりも広い、請求項６に記載の方法。
【請求項１０】
前記ＦＥＴデバイスがＰＦＥＴである、請求項６に記載の方法。
【請求項１１】
電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法であって、
バルク基板上に埋め込み絶縁層を形成するステップと、
前記埋め込み絶縁層上に第１の型の半導体材料を形成するステップと、
前記第１の型の半導体材料のうちＦＥＴデバイスのソース領域及びドレイン領域に対応する部分を除去し、前記第１の型の半導体材料のうち前記ＦＥＴデバイスのボディ領域に対応する部分を残すステップと、
前記ＦＥＴデバイスのソース領域及びドレイン領域に対応し且つ前記第１の型の半導体材料のバンドギャップと異なるバンドギャップを有する第２の型の半導体材料を前記埋め込み絶縁層の上方に形成するステップと、
前記ＦＥＴデバイスの前記ソース領域側のｐ／ｎ接合の大部分が前記第１の型の半導体材料及び前記第２の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、前記ＦＥＴデバイスの前記ドレイン領域側のｐ／ｎ接合が前記第１の型の半導体材料及び前記第２の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されるように、角度を付けられた方向でドーパントの注入を行うステップとを含む、方法。
【請求項１２】
垂直な方向で前記ドーパントの注入を行うステップを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、半導体デバイスの製造技術に関し、更に具体的にいうならば、低電力消費セミコンダクター・オン・インシュレータ（ＳＯＩ）デバイスのための非対称型ソース／ドレイン接合に関する。
【背景技術】
【０００２】
集積回路の性能（パフォーマンス）及び機能性の増大しそして製造コストを低減するという要求に基づいて、プロセスの単一シーケンスによりチップ若しくはウエハ上に形成され得る回路及びデバイスの数を増大しながら、信号伝播時間を減少しそしてノイズ耐性を増大するために集積密度が増大してきた。デバイスを小さな寸法に縮小することは、また動作マージンを制限し且つチップ上の半導体デバイスのより一様な電気的特性を要求している。
【０００３】
この後者の基準を満足するために、セミコンダクター・オン・インシュレータ、更に具体的にいうならばシリコン・オン・インシュレータ（ＳＯＩ）ウエハが使用され、バルク・シリコン・ハンドル基板上の絶縁層上に形成された能動（アクティブ）層として改善された品質の単結晶シリコンをもたらした。同様な特徴が、他の半導体材料及びこれの合金の同様な構造において開発され得る。能動層の半導体材料の品質の改善によって、トランジスタ及び他のデバイスは、電気的特性の優れた一様性を維持しながら非常に小さな寸法にまで縮小され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、改善された品質の半導体材料の開発を可能にした絶縁層の存在が、この分野でトランジスタ構造における浮遊ボディ効果（floating body effect）として知られている問題を引き起こす。この浮遊ボディ効果は、絶縁層を有する基板上に形成されたトランジスタに特有なものである。電気的に中性な浮遊ボディは、トランジスタの導電性チャネルの端部において反対極性のダイオード接合を形成するハロー延長領域並びにソース／ドレインにより電気的に絶縁され、一方ゲート電極は、誘電体層を介して導電チャネルから絶縁されている。基板内の絶縁層は、導電チャネルの絶縁を完成し、かくして浮遊ボディ内に生じる電荷の放電を妨げる。トランジスタが導電状態にないときに中性ボディ内への電荷注入により、ソース及びドレインのダイオード特性に従って導電チャネルに電圧を生じる。
【０００５】
トランジスタの導電チャネルに電荷が蓄積されることに基づいて発生される電圧は、トランジスタのスイッチング閾値を変動させる効果を有する。この効果は、どのトランジスタも固有のスルー・レート（slew rate）を有し且つ信号の立ち上がり及び立ち下がり時間はゲートキャパシタンスが非常に小さい場合には瞬間的には一様でなくなるので、信号のタイミング及び信号の伝播速度を変動させてしまう。従って、ソース及びドレインのダイオード特性は、浮遊ボディ内での電荷の蓄積を制限するように修正されなければならない。
【０００６】
こうするためには、ダイオード接合は、トランジスタの浮遊ボディの電荷を許容できる程度で放電するように幾らか漏洩性にされることができる。しかしながら、電界効果トランジスタは一般的に同じソース及びドレイン不純物構造を有して対称的に形成されているために、このような特性を導入すると、オン／オフ比として呼ばれているトランジスタの“オン”状態の抵抗と“オフ”状態の抵抗の比を減少することになる。オン／オフ比が大きいことは、最大の回路ファン・アウト（１つのトランジスタが許容スイッチング速度で駆動できるトランジスタ・ゲートの数）を与え且つ電源電圧に近い最大信号電圧スィングを与えるために望ましい。従って、浮遊ボディ効果の抑制と適切なオン／オフ比を維持することとの間にはトレードオフが存在する。更に、特にドレイン側の漏洩性接合は、漏洩電流従って電力消費を著しく増大する。
【課題を解決するための手段】
【０００７】
例示的な実施例において半導体デバイスは、バルク基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成され且つ電界効果トランジスタ（ＦＥＴ）のボディ領域に対応する第１の型の半導体材料と、ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられＦＥＴのソース領域及びドレイン領域に対応し且つ第１の型の半導体材料のバンドギャップと異なるバンドギャップを有する第２の型の半導体材料とを含み、ＦＥＴのソース側のｐ／ｎ接合の大部分は第１の型の半導体材料及び第２の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、且つＦＥＴのドレイン側のｐ／ｎ接合の大部分は、第１の型の半導体材料及び第２の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置される。
【０００８】
他の実施例において、電界効果トランジスタ（ＦＥＴ）デバイスに非対称的なｐ／ｎ接合を形成する方法は、バルク基板上に形成された埋め込み絶縁層と、バルク絶縁層上に形成されＦＥＴデバイスのボディ領域に対応する第１の型の半導体材料と、ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられＦＥＴデバイスのソース領域及びドレイン領域に対応し且つ第１の型の半導体材料のバンドギャップと異なるバンドギャップを有する第２の型の半導体材料とを有するＦＥＴデバイスに対して、このＦＥＴデバイスのソース側のｐ／ｎ接合の大部分が第１の型の半導体材料及び第２の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、そしてＦＥＴデバイスのドレイン側のｐ／ｎ接合が第１の型の半導体材料及び第２の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されるように、角度を付けられた即ち上記基板に対して斜めの方向でドーパントの注入を行うことを含む。
【０００９】
他の実施例において、電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法は、バルク基板上に埋め込み絶縁層を形成するステップと、埋め込み絶縁層上に第１の型の半導体材料を形成するステップと、前記第１の型の半導体材料のうちＦＥＴデバイスのソース領域及びドレイン領域に対応する部分を除去し、前記第１の型の半導体材料のうちＦＥＴデバイスのボディ領域に対応する部分を残すステップと、ＦＥＴデバイスのソース領域及びドレイン領域に対応し且つ第１の型の半導体材料のバンドギャップと異なるバンドギャップを有する第２の型の半導体材料を埋め込み絶縁層の上方に形成するステップと、ＦＥＴデバイスのソース側のｐ／ｎ接合の大部分が第１の型の半導体材料及び第２の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、かつＦＥＴデバイスのドレイン側のｐ／ｎ接合が第１の型の半導体材料及び第２の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されるように、角度を付けられた即ち上記基板に対して斜めの方向でドーパントの注入を行うステップと、を含む。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に従うＳＯＩ基板上にＦＥＴデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。
【図２】本発明の実施例に従うＳＯＩ基板上にＦＥＴデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。
【図３】本発明の実施例に従うＳＯＩ基板上にＦＥＴデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。
【図４】本発明の実施例に従うＳＯＩ基板上にＦＥＴデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。
【図５】本発明の実施例に従うＳＯＩ基板上にＦＥＴデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。
【発明を実施するための形態】
【００１１】
本明細書で説明するのは、ＳＩＯ基板上に形成されたＦＥＴデバイスのための非対称の接合構造である。簡単に説明すると、本発明の実施例は、ボディ領域のための第１の型の半導体材料及びソース及びドレイン領域のための第２の型の半導体材料を使用し、ソース及びドレインのための半導体材料は、ボディ領域のバンドギャップと異なるバンドギャップを有する。この構造は、トランジスタのソース側のｐ／ｎ接合の大部分が狭いバンドギャップの材料内に位置決めされ、一方トランジスタのドレイン側のｐ／ｎ接合のほぼ全体が広いバンドギャップの材料内に位置決めされるように、角度を付けられたドーパント照射（又は垂直方向のドーパント照射及び角度を付けられたドーパント照射の組み合わせ）ステップと組み合わされる。結果として、このデバイスは、ソース側で浮遊ボディ効果を解決する適切な漏洩（リーク）を行い、ドレイン側で漏洩をなくして電力消費を減少する。
【００１２】
上述のように、浮遊ボディ効果は、ＳＩＯデバイスの大きな欠点である。この浮遊ボディ効果を減少する１つの解決法は、ｐ／ｎ接合を漏洩性にすることであった。しかしながら、特にドレイン側を漏洩性にすると漏洩電流（かくして全体的な電力消費）が著しく増大する。従って、本明細書で説明する例示的な実施例において、新規な方法は、ドーパント材料の角度を付けたイオン注入（Ｉ／Ｉ：ion implantation）を使用し又はこれの代わりに角度を付けたイオン注入と直接（即ち垂直方向）イオン注入の両方を使用することによりトランジスタのソース側及びドレイン側に関して非対称的な接合を形成するために使用される。これは又、ボディに対して異なる半導体材料をソース／ドレイン領域に使用することと組み合わせられる。１つの特に有益な組み合わせは、トランジスタのソース領域及びドレイン領域の材料としてシリコン・ゲルマニウム（ＳｉＧｅ）を使用し、そしてトランジスタ・ボディを構成する初期ＳＯＩ層としてシリコン（Ｓｉ）を使用することである。
【００１３】
特に、埋め込まれたＳｉＧｅ（この分野ではｅＳｉＧｅと呼ばれる）は、ｐ型ＭＯＳＦＥＴ（ＰＦＥＴ）に使用される。ＳｉＧｅは、Ｓｉよりもバンドギャップが狭いので、この結果高い接合漏洩電流を生じる。以下の例示的な説明は、Ｐ＋型ドーパント（例えばボロン）を使用するＰＦＥＴデバイスを示すが、以下に検討する原理は、異なるバンドギャップのＮＦＥＴ及び他の半導体材料に対して等しく適用されることを理解されたい。
【００１４】
図面のうち同じ部分については同じ参照番号で示す。最初に図１を参照すると、非対称的なｐ／ｎ接合技術が適用され得る例示的なトランジスタ・デバイスの断面が示されている。図示のように、バルク基板（例えばＳｉ）１０２は、これの上に形成された埋め込み絶縁又はシリコン酸化物（ＢＯＸ）層１０４を有し、ＢＯＸ層１０４の上にはＮ型即ち一導電型の半導体層（例えばＳｉ）即ちＳＯＩ層１０６が形成されている。この分野で周知なように、トランジスタ相互間を互いに電気的に絶縁するために、１つ以上の浅いトレンチ分離（ＳＴＩ）領域１０８（シリコン酸化物）が形成される。
【００１５】
更に、図１に示すように、ゲート構造がＳＯＩ層１０６上に形成されており、このゲート構造は、ゲート絶縁体層又はゲート誘電体層１１２（例えばシリコン酸化物）の上に形成されたゲート導体１１０（例えば多結晶シリコン）を含む。ゲート構造は、浅いソース／ドレイン延長領域１１６の位置を画定するために使用される第１組の側壁スペーサ１１４（例えばシリコン酸化物）を有する。例示的なＰＦＥＴの実施例では、延長領域１１６は、例えば硼素のようなＰ＋型即ち反対導電型のドーパント材料を注入することにより形成される。第２組の側壁スペーサ１１８（例えばシリコン窒化物）がゲート構造に設けられ、デバイスの深いソース領域及びドレイン領域を最終的に画定する。
【００１６】
図２を参照すると、ＳＯＩ材料１０６のうちソース領域及びドレイン領域に対応する部分が例えばシリコンをエッチングすることによりほぼ除去される。実用的事項として、ＢＯＸ層１０４のうちソース領域及びドレイン領域に対面する部分の上面に薄い（例えば約５００オングストローム以下の）ＳＩＯ材料１０６を残存させ、これにより凹部１１９を形成する。凹部１１９は又、デバイスのチャネルに向かって内側方向で横方向に幾らかエッチングされることに注目されたい。次いで、図３に示すように、埋め込みシリコン・ゲルマニウム（ｅＳｉＧｅ）領域１２０が、ＳＯＩボディ材料１０６のバンドギャップと異なるバンドギャップを有するソース領域及びドレイン領域を画定するように、凹部内でＳＯＩ材料１０６上にエピタキシャル成長される。
【００１７】
上述のように、次いで基板は、基板に対して斜めの即ち角度を付けられた注入を受け、又は基板に対して垂直方向の注入及び角度を付けられた注入を組み合わせた注入を受ける。後者の場合、垂直方向のドーパント注入又は角度を付けられた（斜め方向の）ドーパント注入のいずれかが最初に行われる。説明の便宜上、この例は、図４に示すように垂直方向の注入を最初に行う。垂直方向のＰ＋ドーパントの注入が最初に行われる場合、ソース側のＰ＋／Ｎ接合１２２は最初、ドレイン側のＰ＋／Ｎ接合１２４と対称であり、この時点でこれら両方は、狭いバンドギャップのＳｉＧｅ材料１２０内にほぼ配置される。しかしながら上述のように、トランジスタのドレイン側の漏洩性を生じる構造は、大きな漏洩電流そして高い電力消費を引き起こす。従って、図５に示すように、ドレイン側のＰ＋／Ｎ接合１２４を、ＳｉＧｅ材料１２０とシリコン層１０６との境界を越えてシリコン層１０６内に押し込み、このＰ＋／Ｎ接合１２４全体を広いバンドギャップのボディ材料１０６内にほぼ移動させ、これにより非対称的なｐ／ｎ接合を有するＰＦＥＴを形成するように角度を付けられたＰ＋ドーパントの注入が行われる。
【００１８】
説明中の例示的な実施例において、ＳｉＧｅのソース領域及びドレイン領域１２０のバンドギャップは、シリコン・ボディ材料１０６のバンドギャップよりも狭い。しかしながら、異なる材料の半導体の使用が望ましい場合には、ソース領域とドレイン領域の位置が、非対称ｐ／ｎ接合の位置に関して逆になる。例えば、ボディ領域の材料１０６のバンドギャップが、ソース領域及びドレイン領域のバンドギャップよりも狭い場合には、Ｐ＋／Ｎ接合１２４（この場合これは狭いバンドギャップの材料内１０６にある）はソース側の接合となり、そしてＰ＋／Ｎ接合１２２（この場合これは広いバンドギャップの材料内にある）はドレイン側の接合となる。
【００１９】
上述のように構成されたトランジスタ・デバイスは、ドレイン・バイアス電圧が高い場合のドレイン側を流れる漏洩電流及びボディへの電子の注入を排除し、一方、ソース側では浮遊ボディ効果を減少するための適切な漏洩性接合を有する。
【００２０】
本発明を適切な実施例を参照して説明したが、本発明の精神から逸脱することなく種々な変更がなされることができることそして等価物により置換され得ることが当業者にとって明らかであろう。更に、本発明の精神から逸脱することなく、本発明の教示に従って特定な状況及び材料に適応すべく多くの修正がなされ得る。
【符号の説明】
【００２１】
１０２  バルク基板
１０４  埋め込み絶縁層
１０６  半導体層
１０８  浅いトレンチ分離領域
１１０  ゲート導体
１１２  ゲート絶縁層
１１４  第１組の側壁スペーサ
１１６  浅いソース／ドレイン延長領域
１１８  第２組の側壁スペーサ
１１９  凹部
１２０  埋め込みシリコン・ゲルマニウム領域
１２２、１２４  Ｐ＋／Ｎ接合
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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