(57)【要約】      （修正有）【課題】半導体界面のダングリングボンドを終端させて、リーク電流が少ない半導体装置の製造方法を提供する。【解決手段】ボンディングパッド４０が設けられる最上層の配線層３９の上に、フッ素を含んだ介在層４１としてＣＶＤ法によりよって形成されたフッ素含有酸化シリコン膜（ＳｉＯＦ）を設ける。この上にパッシベーション膜４２としてプラズマＣＶＤ法により形成した窒化シリコン膜を設け、フッ素に対するバリアとする。この後熱処理を行い、フッ素をシリコン基板の表面に拡散させる。【選択図】図１
2010206094.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置であって、
最上層の配線層と前記配線層の上に形成されたパッシベーション膜との間に、フッ素を含んだ絶縁膜が設けられていることを特徴とする半導体装置。
【請求項２】
前記パッシベーション膜として、フッ素に対するバリア性を有する膜を用いることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッシベーション膜が、水素を含むことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
それぞれがセルトランジスタおよびセルキャパシタを有する複数のメモリセルを含むメモリセル領域と周辺トランジスタを含む周辺回路領域を備える半導体装置であって、
前記複数のメモリセルおよび前記周辺トランジスタを覆う第１絶縁膜と、
前記絶縁膜上に形成された多層配線構造と、
前記多層配線構造を覆うパッシベーション膜と、
前記多層配線構造および前記パッシベーション膜の間に介在し、フッ素を含有する第２絶縁膜と、
を有する半導体装置。
【請求項５】
前記多層配線構造における層間絶縁膜の誘電率は、前記第１絶縁膜のそれよりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上に複数の配線層を有する多層配線構造を形成する工程と、
前記多層配線構造における最上層の配線層上にフッ素を含んだ絶縁膜を形成する工程と、
前記絶縁膜上にパッシベーション膜を形成する工程と、
前記フッ素を含んだ絶縁膜または前記パッシベーション膜の少なくとも一方を形成した後に熱処理を施す工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項７】
フッ素を含んだ絶縁膜の形成工程において、１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲のフッ素を含有する絶縁膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記パッシベーション膜を形成する際に、当該パッシベーション膜に水素を含ませることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記フッ素を含んだ絶縁膜又は前記パッシベーション膜の少なくとも一方を形成した後の熱処理を、水素雰囲気で行うことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記多層配線構造における層間絶縁膜としてフッ素を実質的に含まない層間絶縁膜を用いたことを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記フッ素を実質的に含まない層間絶縁膜が、ｌｏｗ-ｋ膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記多層配線構造における層間絶縁膜の少なくとも一部にフッ素を含有させた層間絶縁膜を用いたことを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
それぞれがセルトランジスタおよびセルキャパシタを有する複数のメモリセルをメモリセル領域に形成すると共に、周辺トランジスタを周辺回路領域に形成する工程と
前記複数のメモリセルおよび前記周辺トランジスタを覆う第１絶縁膜を形成する工程と、
前記絶縁膜上に形成された多層配線構造を設ける工程と、
フッ素を含有する第２絶縁膜で前記多層配線構造を覆う工程と、
前記第２絶縁膜を前記パッシベーション膜で覆う工程と、
を有する半導体装置の製造方法。
【請求項１４】
前記多層配線構造における層間絶縁膜層としてフッ素を含有していない膜であって、その誘電率が前記第１絶縁膜のそれよりも小さい膜を用いて、前記多層配線構造を設ける請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記多層配線構造における層間絶縁膜層としてフッ素を含有する膜を用いて、前記多層配線構造を設ける請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、特に多層配線構造における層間絶縁膜および装置表面をカバーするパッシベーション膜とその製造方法に関する。
【背景技術】
【０００２】
多層配線構造を有する半導体装置では、層間絶縁膜やパッシベーション膜として各種の絶縁膜が多く用いられている。この層間絶縁膜には、配線間の容量を低減するために低誘電率の絶縁膜、いわゆるｌｏｗ−ｋ膜を採用することが提案されており、これまでに実用化されている。
【０００３】
このようなｌｏｗ−ｋ膜として、例えば特許文献１では、フッ素含有のシリコン酸化膜が用いられている。また、半導体装置の表面は、外部からの水分等の浸入を防止する目的としてパッシベーション膜で覆われるが、このパッシベーション膜としては、特許文献１に記載されているように、シリコン窒化膜を用いることが一般的である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２５２２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体装置では、そのシリコン界面においてダングリングボンドが存在し、未終端のダングリングボンドがリーク電流の増加をもたらす要因となることが知られている。そこで、ダングリングボンドを水素やフッ素で終端させることが提案されている。しかし、水素でダングリングボンドを終端させると、結合が容易に外れてダングリングボンドが再発してしまう。このため、シリコンとの結合エネルギーが高く、結合状態が水素より安定しているフッ素を用いてダングリングボンドを終端させる方が好ましい。
【０００６】
ところで、特許文献１では、層間絶縁膜としてｌｏｗ−ｋ膜を用いており、このｌｏｗ−ｋ膜中にフッ素を含有させている。このため、ｌｏｗ−ｋ膜に含有されたフッ素が半導体基板としてのシリコン界面まで拡散してダングリングボンドを終端させることが期待される。
【０００７】
しかしながら、近年では多層配線構造を有する半導体装置において層間絶縁膜にはさらなる低誘電率化が要求されている。このため、層間絶縁膜には、フッ素含有層間絶縁膜よりも誘電率等において特性がより良好な炭素含有シリコン酸化膜が用いられている。このように、層間絶縁膜として炭素含有シリコン酸化膜を用いた場合には、フッ素によるダングリングボンドの終端効果が得られないこととなる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、多層配線構造を有する半導体装置であって、最上層の配線層と、前記配線層の上方に形成されたパッシベーション膜との間に、フッ素を含んだ絶縁膜が設けられていることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置によれば、多層配線構造における最上層の配線とパッシベーション膜との間にフッ素を含有する絶縁膜が介在する構成を有している。これにより、フッ素を含有する絶縁膜から半導体界面へ向ってフッ素を拡散させることができるため、半導体界面のダングリングボンドを拡散させたフッ素によって終端させることができる。したがって、多層配線構造における層間絶縁膜にフッ素を含有する絶縁膜を使用せずに、例えば炭素含有シリコン酸化膜を用いた場合であっても、半導体界面のダングリングボンドを終端するという効果が得られる。これにより、半導体装置におけるリーク電流を少なくすることができる。
【００１０】
なお層間絶縁膜としてのフッ素非含有絶縁膜には、最終的にフッ素が含有されることになるが、炭素含有シリコン酸化膜の初期の特性を実質的に劣化させるものではない。また、通常のシリコン酸化膜を層間絶縁膜として用いた場合は、フッ素の含有は誘電率低下に対し効果を奏することが期待できる。また、本発明では、多層配線構造における層間絶縁膜としてフッ素含有膜を使用することを妨げない。これは、層間絶縁膜としてフッ素含有膜は、層間絶縁膜として要求される他の特性、特に、フッ素含有膜の膜構造の脆弱さに起因して製造工程中に生じる膜剥れの観点からフッ素の含有率が制限され、その結果として、層間絶縁膜としてのフッ素含有膜からのフッ素の拡散では、ダングリングボンドの終端効果は実質的に得ない、という発明者らの見識に基づく。本発明では、最上層配線上にフッ素含有絶縁膜が存在しているので、層間絶縁膜のフッ素含有率が制限を受けても、最上層配線上のフッ素含有絶縁膜からのフッ素が有効に働き半導体界面のダングリングボンドを終端させることができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態のＤＲＡＭを示す断面模式図である。
【図２】本実施形態のＤＲＡＭの支え膜部分を示す拡大平面図である。
【図３】本実施形態のＤＲＡＭの製造方法を説明するための工程断面図である。
【図４】本実施形態のＤＲＡＭの製造方法を説明するための工程断面図である。
【図５】本実施形態のＤＲＡＭの製造方法を説明するための工程断面図である。
【図６】本実施形態のＤＲＡＭの製造方法を説明するための工程断面図である。
【図７】本実施形態のＤＲＡＭの製造方法を説明するための工程断面図である。
【図８】本実施形態のＤＲＡＭの製造方法を説明するための工程断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した半導体装置について、図面を参照して詳細に説明する。本実施の形態では、例えば半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
図１に示すように、本実施形態のＤＲＡＭ（半導体装置）５１は、多層配線構造を有しており、最上層の第３配線層３９とこの第３配線層３９の上方に設けられたパッシベーション膜４２との間に、フッ素を含有する絶縁膜（第１絶縁膜、以下、介在膜という）４１が設けられていることを特徴とする。具体的には、ＤＲＡＭ５１は、半導体素子層５２と、半導体素子層５２を介してシリコン基板（半導体基板）１の上に設けられた多層配線層５３と、多層配線層５３の上に設けられた介在膜（第１絶縁膜）４１と、介在膜４１の上に設けられたパッシベーション膜（第２絶縁膜）４２と、を備えて概略構成されている。なお、本実施形態のＤＲＡＭ５１には、メモリセル領域と、周辺回路領域とが設けられている。
【００１４】
半導体素子層５２は、図１に示すように、例えば、シリコン基板１上にトランジスタ、キャパシタが形成された積層構造体である。
【００１５】
シリコン基板１は、分離絶縁膜２によって複数の活性領域に区画されている。本実施形態のＤＲＡＭ５１は、分離絶縁膜２により囲まれている１つの活性領域に２ビットのメモリセルが配置されるセル構造を有している。
すなわち、図１に示すように、メモリセル領域では、分離絶縁膜２により囲まれている１つの活性領域に、活性領域の両端部と中央部に個々に不純物拡散層が配置され、中央部にドレインとなる拡散領域６、その両端部側にソースとなる拡散領域６’，６’が形成されることで、トランジスタの基本構造が形成されている。
【００１６】
活性化領域には、２つのトレンチ（溝）が形成されており、このトレンチ内を覆うようにゲート酸化膜３が形成されている。また、トレンチ内にはゲート酸化膜３を介してゲート電極が形成されている。
【００１７】
ゲート電極は、ポリシリコン膜４とタングステン膜５とを積層して構成されており、さらに絶縁膜７で被覆されている。ポリシリコン膜４はＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができる。また、タングステン膜５は、タングステン（Ｗ）の代わりに、タングステンシリサイド（ＷＳｉ）や高融点金属を用いることができる。
【００１８】
シリコン基板１及び分離絶縁膜２の上には、絶縁膜７を覆うように層間絶縁膜９が形成されている。また、層間絶縁膜９の上には、層間絶縁膜１３と層間絶縁膜１７とが順次積層されている。これらの層間絶縁膜９，１７は、ＳＯＤ（Spin On Dielectrics）膜によって構成されており、膜厚はそれぞれ、２００ｎｍ、１００ｎｍに形成されている。また層間絶縁膜1３は、ＣＶＤ膜によって構成されており、膜厚は１００ｎｍに形成されている。
【００１９】
層間絶縁膜９には、拡散領域６，６’，６’と接するように形成されたエピタキシャル層８と、このエピタキシャル層８上に形成されたコンタクト１０とが設けられている。また、コンタクト１０の上面には、コンタクト１４が層間絶縁膜１３を貫通して設けられている。さらに、層間絶縁膜１７には、コンタクト１４と接するように形成されたビットライン１５と、ビットライン１５の上面を覆う絶縁膜１６とが設けられている。
ドレインとなる拡散領域６は、エピタキシャル層８、コンタクト１０及びコンタクト１４を介してビットライン１５に接続されている。
【００２０】
層間絶縁膜１７の上には、全面的にシリンダストッパ膜１９が形成されている。このシリンダストッパ膜１９は、例えば、減圧ＣＶＤ法によって形成された５０ｎｍ厚の窒化シリコン膜によって構成されている。また、シリンダストッパ膜１９の上には、層間絶縁膜２０と、層間絶縁膜２１とが交互に積層して形成されている。
この層間絶縁膜２０は、例えば、常圧ＣＶＤ法によって形成された５００ｎｍ厚の砒素リンケイ酸ガラス（ＢＰＳＧ[Boro Phospho Silicate Glass]）膜によって構成されている。また、層間絶縁膜２１は、例えば、プラズマＣＶＤ法によって形成された５５０〜７００ｎｍ厚の酸化シリコン膜によって構成されている。
【００２１】
ここで、拡散領域６’，６’と接するエピタキシャル層８上に形成されたコンタクト１０の上面には、コンタクト１８が層間絶縁膜１３と層間絶縁膜１７とを貫通して設けられている。また、コンタクト１８の上には、シリンダストッパ膜１９と層間絶縁膜２０，２１，２０，２１とを貫通するように容量下部電極２２が形成されている。この容量下部電極２２は、例えば、ＣＶＤ法によって形成された２５ｎｍ厚の窒化チタンとチタンとの積層構造体によって構成されている。
ソースとなる拡散領域６’は、エピタキシャル層８、コンタクト１０及びコンタクト１８を介して容量下部電極２２に接続されている。
【００２２】
容量下部電極２２は、図１に示すように、シリンダ形状を有している。この容量下部電極２２の高さ方向中央部及び上端部には、支え膜２３が設けられており、この支え膜２３によって隣接する容量下部電極２２が連結されて支持されている。支え膜２３は、ＡＬＤ（Atomic Layer Deposition）法によって形成された１００ｎｍ厚の窒化シリコン膜から構成されている。また、図２に示すように、支え膜２３は、容量下部電極２２の一列おきに配置されている。
【００２３】
容量下部電極２２及びこの容量下部電極２２の上端部に設けられた支え膜２３の上には、容量膜２４、プレート電極サポート膜２５、プレート電極２６が順次積層されている。容量膜２４は、例えば、ＡＬＤ法によって形成された７ｎｍ厚の酸化アルミニウムと酸化ジルコニウムとの積層構造体によって構成されている。また、プレート電極サポート膜２５は、例えば、ＣＶＤ法によって形成された１０ｎｍ厚の窒化チタンと１５０ｎｍ厚のボロンドープシリコンゲルマニウムとの積層構造体によって構成されている。さらに、プレート電極２６は、例えば、スパッタ法によって形成された１００ｎｍ厚のタングステン層によって構成されている。このように、容量下部電極２２、容量膜２４、プレート電極サポート膜２５及びプレート電極２６により、データを蓄積する容量記憶部となるキャパシタが形成されている。
【００２４】
層間絶縁膜２１の上には、キャパシタを被覆するように層間絶縁膜２７が設けられている。この層間絶縁膜２７は、プラズマＣＶＤ法によって形成された４００ｎｍ厚の酸化シリコン膜によって構成されている。
【００２５】
半導体素子層５２の周辺回路領域には、複数のトランジスタが形成されている。これらのトランジスタのタングステン膜５と拡散領域６とがそれぞれコンタクト１１、コンタクト１２及びコンタクト１４を介してビットライン１５と接続されている。また、絶縁膜１６、シリンダストッパ膜１９、層間絶縁膜２０，２１，２７を貫通するスルーホール２８がビットライン１５と接続されている。
【００２６】
多層配線層５３は、半導体素子層５２を介してシリコン基板１上に設けられており、複数の配線層及び層間絶縁膜から構成されている。本実施形態では、３層配線構造の場合について具体的に説明する。
【００２７】
半導体素子層５２を構成する層間絶縁膜２７の上には、Ｃｕストッパ膜２９と、低誘電率膜３０と、キャップ膜３１とを順次積層した配線層間膜が設けられている。そして、複数の第１配線３２が、上記配線層間膜を貫通するように設けられており、プレート電極２６及びスルーホール２８とそれぞれ接続されている。ここで、Ｃｕストッパ膜２９は、プラズマＣＶＤ法によって形成された３０ｎｍ厚のシリコン炭窒化膜（ＳｉＣＮ）から構成されている。また、低誘電率膜３０は、プラズマＣＶＤ法によって形成された１１０ｎｍ厚のフッ素含有酸化シリコン膜（ＳｉＯＦ）から構成されている。さらに、キャップ膜３１は、プラズマＣＶＤ法によって形成された１８０ｎｍ厚の酸化シリコン膜から構成されている。更にまた、第１配線３２は、めっき法によって形成された銅から構成されている。
【００２８】
キャップ膜３１及び第１配線層３２の上には、Ｃｕストッパ膜３３と、低誘電率膜３４と、キャップ膜３５とを順次積層した配線層間膜が設けられている。そして、第２配線３６が、配線層間膜を貫通するように設けられており、第１配線層３２と接続されている。ここで、配線層間膜を構成する各膜の膜厚は、それぞれＣｕストッパ膜３３が８０ｎｍ、低誘電率膜３４が５７０ｎｍ、キャップ膜３５が２１０ｎｍとされており、第２配線３６は銅から構成されている。
【００２９】
キャップ膜３５及び第２配線層３６の上には、Ｃｕストッパ膜３７と、層間絶縁膜３８とを順次積層した配線層間膜が設けられている。また、層間絶縁膜３８の上には、第３配線３９と、ボンディングパッド４０とが設けられている。そして、第３配線３９が上記配線層間膜を貫通するように設けられており、第２配線層３６と接続されている。ここで、Ｃｕストッパ膜３７は、８０ｎｍ厚のシリコン炭窒化膜（ＳｉＣＮ）である。また、層間絶縁膜３８は、７００ｎｍ厚の酸化シリコン膜から構成されている。さらに、第３配線３９及びボンディングパッド４０はアルミニウムから構成されている。
【００３０】
なお、多層配線層５３を構成する各配線層間膜は、上述した材質に特に限定されるものではない。例えば、低誘電率膜３０，３４には、さらに低誘電率化した炭素含有酸化シリコン(ＳｉＣＯ)を用いても良いし、通常の酸化シリコンを用いても良い。また、層間絶縁膜３８には、ＳｉＯＦあるいはＳｉＣＯのいずれか一方を使用しても良い。
【００３１】
介在膜４１は、フッ素を含んだ絶縁膜であり、多層配線層５３の上に設けられている。具体的には、介在膜４１は、層間絶縁膜３８の上に、第３配線３９とボンディングパッド４０とを被覆するように設けられている。この介在膜４１は、シリコン基板１の界面へ向ってフッ素を拡散させるために設けられている。この介在膜４１から拡散させたフッ素によって、シリコン基板１の界面のダングリングボンドを終端させることができる。
【００３２】
介在膜４１は、ＣＶＤ法によって形成された５００ｎｍ厚のフッ素含有酸化シリコン膜（ＳｉＯＦ）から構成されている。この５００ｎｍの膜厚における介在膜４１中のフッ素濃度は、１×１０１８〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の範囲であることが好ましい。ここで、上記フッ素濃度が１×１０１８（ａｔｏｍｓ／ｃｍ３）未満であると、シリコン基板１の界面へのフッ素の拡散が不十分となるために好ましくない。一方、上記フッ素濃度が１×１０２０（ａｔｏｍｓ／ｃｍ３）を超えると、介在膜４１が吸湿して多層配線層５３から容易に剥離するために好ましくない。
【００３３】
パッシベーション膜４２は、介在膜４１の上に全面的に設けられている。このパッシベーション膜４２は、多層配線層５３の表面を外的な損傷から保護するために設けられている。すなわち本実施形態のＤＲＡＭ５１では、最上層の配線層である第３配線層３９の上に形成されたパッシベーション膜４２との間に、フッ素を含んだ絶縁膜である介在膜４１が設けられている。また、本実施形態のＤＲＡＭ５１におけるパッシベーション膜４２は、フッ素の拡散に対するバリア性を有する絶縁膜が好ましく、例えば窒化シリコン膜がよい。例えば、パッシベーション膜４２として、プラズマＣＶＤ法によって形成された５５０ｎｍ厚の窒化シリコン膜を用いることができる。
パッシベーション膜４２がフッ素に対するバリア性を有することで、後述する熱処理の際に、フッ素の拡散がパッシベーション膜４２によって阻害され、これにより、介在膜４１からシリコン基板１側の層間膜へフッ素が拡散する。その結果、フッ素がシリコン基板１の表面に拡散し、ダングリングボンドを終端化できる。
また、パッシベーション膜４２は、５５０ｎｍと厚いため、長時間の熱処理によっても介在膜４１からのフッ素の拡散を抑制できる。
【００３４】
また、本実施形態のＤＲＡＭ５１におけるパッシベーション膜４２は、膜中に水素を含有していることが好ましい。パッシベーション膜４２中に含まれる水素がシリコン基板１の表面に拡散することにより、水素とフッ素によるダングリングボンド終端の効果を期待できる。なお、５５０ｎｍの膜厚におけるパッシベーション膜４２中の水素濃度は、１×１０１８〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の範囲であることが好ましい。ここで、上記水素濃度が１×１０１８（ａｔｏｍｓ／ｃｍ３）未満であると、シリコン基板１の界面への水素の拡散効果が期待できないために好ましくない。一方、上記水素濃度が１×１０２０（ａｔｏｍｓ／ｃｍ３）を超えると、パッシベーション膜４２の膜質が低下して保護機能が不十分となるために好ましくない。
【００３５】
図１に示すように、パッシベーション膜４２の上には、ポリイミド膜からなるキャップ膜４３が設けられている。ここで、ポリイミド膜はチップを外的損傷から保護するだけでなく、α線阻止能が高いため放射線損傷から保護する能力を有している。また、ボンディングパッド４０の上には、介在膜４１、パッシベーション膜４２、キャップ膜４３を貫通する開口部が設けられており、この開口部からボンディングパッド４０の上面が露出されている。さらに、露出しているボンディングパッド４０の上には、ボンディングワイヤ４４が接続されている。このボンディングワイヤ４４がパッケージに設けられた外部端子と接続されることにより、ＤＲＡＭ５１とパッケージとが電気的に接続可能とされている。
【００３６】
続いて、上記構成を有するＤＲＡＭ（半導体装置）５１の製造方法について説明する。本実施形態のＤＲＡＭ（半導体装置）５１の製造方法は、シリコン基板（半導体基板）上に複数の配線層を有する多層配線構造を形成する工程と、多層配線構造における最上層の配線層上にフッ素を含んだ絶縁膜（介在膜）を形成する工程と、絶縁膜（介在膜）上にパッシベーション膜を形成する工程と、少なくとも絶縁膜を形成した後に熱処理を施す工程と、を備えて概略構成されている。
【００３７】
（半導体素子層の形成工程）
先ず、図３に示すように、半導体素子層５２を形成する。半導体素子層５２の形成は、先ず、シリコン基板１の表面に活性領域を分離するための溝を形成する。次に、この溝に絶縁膜を埋め込んで分離絶縁膜２を形成する。この分離絶縁膜２により、シリコン基板１の活性領域を分離する。次に、メモリセル領域の活性領域にトレンチを形成する。次に、シリコン基板１の表面及びトレンチ内に熱酸化法などによってゲート酸化膜３を形成する。次に、トレンチ内のゲート酸化膜３の上に、ポリシリコン膜４とタングステン膜５とを順次堆積する。次に、ポリシリコン膜４とタングステン膜５とをパターニングして、ゲート電極を形成する。
【００３８】
次いで、例えばプラズマＣＶＤ法によりゲート電極の表面に絶縁膜７を形成する。次に、ゲート電極及び絶縁膜７をマスクとして、不純物注入を行い、窒素雰囲気中で熱処理を行うことにより不純物拡散層を形成する。この不純物拡散層が、ドレインとなる拡散領域６及びソースとなる拡散領域６’，６’となる。このようにして、トランジスタの基本構造を形成する。
【００３９】
次に、シリコン基板１及び分離絶縁膜２の上に、絶縁膜７を覆うように層間絶縁膜９（２００ｎｍ厚のＳＯＤ）を形成する。次に、層間絶縁膜９の上面を平坦化した後、エピタキシャル層８及びコンタクト１０，１１，１２を形成する。次に、層間絶縁膜９の上に層間絶縁膜１３（１００ｎｍ厚のプラズマＣＶＤ法による酸化シリコン）を形成してから、コンタクト１４を形成する。次に、ビットライン１５と、絶縁膜１６とを形成してから層間絶縁膜１７を堆積する。次に、層間絶縁膜１７の上面を平坦化してから、層間絶縁膜１３と層間絶縁膜１７とを貫通させてコンタクト１８を形成する。
【００４０】
次に、層間絶縁膜１７の上に、シリンダストッパ膜１９（５０ｎｍ厚の減圧ＣＶＤ法による窒化シリコン）を形成する。次に、シリンダストッパ膜１９の上に、層間絶縁膜２０（５００ｎｍ厚の常圧ＣＶＤ法によるＢＰＳＧ）と、層間絶縁膜２１（７００ｎｍ厚のプラズマＣＶＤ法による酸化シリコン）とを積層して形成する。次に、シリンダストッパ膜１９と層間絶縁膜２０，２１とを貫通するように容量下部電極２２（２５ｎｍ厚のＣＶＤ法による窒化チタンとチタンとの積層構造体）を形成する。次に、隣接する容量下部電極２２を支持するために、支え膜２３（１００ｎｍ厚のＡＬＤ法による窒化シリコン）を形成する。
【００４１】
次に、層間絶縁膜２１の上に、層間絶縁膜２０（５００ｎｍ厚の常圧ＣＶＤ法によるＢＰＳＧ）と、層間絶縁膜２１（５５０ｎｍ厚のプラズマＣＶＤ法による酸化シリコン）とを積層して形成する。次に、層間絶縁膜２０，２１を貫通するように容量下部電極２２（２５ｎｍ厚のＣＶＤ法による窒化チタンとチタンとの積層構造体）を形成する。次に、隣接する容量下部電極２２を支持するために、支え膜２３（１００ｎｍ厚のＡＬＤ法による窒化シリコン）を形成する。次にウェット洗浄により、メモリセル領域の層間絶縁膜２０，２１，２０，２１を除去して、容量下部電極２２を露出させる。
【００４２】
次に、容量下部電極２２の上に、容量膜２４（７ｎｍ厚としたＡＬＤ法による酸化アルミニウムと酸化ジルコニウムとの積層構造体）、プレート電極サポート膜２５（１０ｎｍ厚のＣＶＤ法による窒化チタンと１５０ｎｍ厚のボロンドープシリコンゲルマニウムとの積層構造体）、プレート電極２６（１００ｎｍ厚のスパッタ法によるタングステン）とを順次形成する。このようにして、キャパシタを形成する。次に、層間絶縁膜２１の上に、上記キャパシタを被覆するように層間絶縁膜２７（４００ｎｍ厚のプラズマＣＶＤ法による酸化シリコン）を形成する。最後に、周辺回路領域において、絶縁膜１６、シリンダストッパ膜１９及び層間絶縁膜２０，２１，２７を貫通するようにスルーホール２８を形成し、ビットライン１５と接続する。
以上のようにして、トランジスタとキャパシタとを備える半導体素子層５２を形成する。
【００４３】
（多層配線構造の形成工程）
次に、図４に示すように、半導体素子層５２を介してシリコン基板１の上に多層配線層５３を形成する。多層配線層５３の形成は、先ず、層間絶縁膜２７の上に、Ｃｕストッパ膜２９（３０ｎｍ厚のプラズマＣＶＤ法によるＳｉＣＮ）と、低誘電率膜３０（１１０ｎｍ厚のプラズマＣＶＤ法によるＳｉＯＦ）と、キャップ膜３１（１８０ｎｍ厚のプラズマＣＶＤ法による酸化シリコン）とを順次積層して配線層間膜を形成する。次に、上記配線層間膜を貫通するように複数の第１配線３２（めっき法による銅）を形成し、プレート電極２６あるいはスルーホール２８とそれぞれ接続する。
【００４４】
次に、キャップ膜３１及び第１配線層３２の上に、Ｃｕストッパ膜３３（８０ｎｍ厚のＳｉＣＮ）と、低誘電率膜３４（５７０ｎｍ厚のＳｉＯＦ）と、キャップ膜３５（２１０ｎｍ厚の酸化シリコン）とを順次積層して配線層間膜を形成する。次に、上記配線層間膜を貫通するように第２配線３６（めっき法による銅）を形成し、第１配線層３２と接続する。
【００４５】
次に、キャップ膜３５及び第２配線層３６の上に、Ｃｕストッパ膜３７（８０ｎｍ厚のＳｉＣＮ）と、層間絶縁膜３８（７００ｎｍ厚の酸化シリコン）とを順次積層して配線層間膜を形成する。次に、層間絶縁膜３８の上に、第３配線３９及びボンディングパッド４０（アルミニウム）を形成する。また、第３配線３９は、上記配線層間膜を貫通するように形成して、第２配線層３６と接続する。
以上のようにして、３層配線構造の多層配線層５３を形成する。なお、多層配線層５３を構成する各配線層間膜は、上述した材質に特に限定されるものではない。例えば、低誘電率膜３０，３４には、さらに低誘電率化した炭素含有酸化シリコン(ＳｉＣＯ)を用いても良いし、通常の酸化シリコンを用いても良い。また、層間絶縁膜３８には、ＳｉＯＦあるいはＳｉＣＯのいずれか一方を使用しても良い。
【００４６】
（介在膜の形成工程）
次に、図５に示すように、３層配線構造の多層配線層５３における最上層の第３配線３９の上に、フッ素を含んだ絶縁膜である介在膜４１を形成する。介在膜４１は、ＣＶＤ法によって層間絶縁膜３８の上にフッ素含有酸化シリコンを堆積させて、第３配線３９とボンディングパッド４０とを被覆するように形成する。ＣＶＤのプロセス条件としては、例えば、原料ガスとして、モノシラン（ＳｉＨ４）：流量３００〜１２００ｓｃｃｍ、亜酸化窒素（Ｎ２Ｏ）：流量５０００〜２００００ｓｃｃｍ、フッ化珪素（ＳｉＦ４）：１２０〜５００ｓｃｃｍを用い、加熱温度：４００〜４５０℃とする条件を用いることができる。また、介在膜４１は、膜厚が５００ｎｍとなるように加熱時間を制御して成膜する。このようにして、本実施形態のＤＲＡＭ５１では、５００ｎｍの膜厚のフッ素濃度が１×１０１８〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の範囲となる介在膜４１を形成する。
【００４７】
次に、介在膜４１を形成した後に熱処理を行っても良い。熱処理における雰囲気は、水素とすることが好ましい。熱処理温度は、介在膜４１中のフッ素がシリコン基板１の界面へ拡散させるのに十分な温度とする。前記温度としては、例えば、５００℃を用いることができる。また、熱処理時間は、介在膜４１中のフッ素がシリコン基板１の界面へ拡散させるのに十分な時間とする。前記時間としては、例えば、１２０分間とすることができる。
【００４８】
（パッシベーション膜の形成工程）
次に、図６に示すように、介在膜４１の上にパッシベーション膜４２を形成する。具体的には、パッシベーション膜４２は、プラズマＣＶＤ法によって窒化シリコン膜を５５０ｎｍ厚となるように堆積させる。プラズマＣＶＤのプロセス条件としては、例えば、原料ガスとして、モノシラン（ＳｉＨ４）：流量７００〜９００ｓｃｃｍ、窒素（Ｎ２）：流量２３００〜２７００ｓｃｃｍ、アンモニア（ＮＨ３）：流量２８００〜３３００ｓｃｃｍを用い、加熱温度：４００〜４５０℃とする条件を用いることができる。また、加熱時間を制御して、膜厚が５５０ｎｍとなるように成膜する。ここで、本実施形態のＤＲＡＭ５１では、５５０ｎｍの膜厚におけるパッシベーション膜４２中の水素濃度は、１×１０１８〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の範囲となる。この水素濃度は、モノシランとアンモニアの流量に比例するが、プロセス条件における両者の流量はトレードオフとなるため、水素濃度の変更は困難である。このようにして、パッシベーション膜４２を形成する。
【００４９】
（熱処理工程）
次に、図６に示すように、介在膜４１とパッシベーション膜４２とを形成した後に熱処理を行っても良い。熱処理における雰囲気は、水素とすることが好ましい。熱処理温度は、介在膜４１中のフッ素がシリコン基板１の界面へ拡散させるのに十分な温度とする。前記温度としては、例えば、５００℃を用いることができる。また、熱処理時間は、介在膜４１中のフッ素がシリコン基板１の界面へ拡散させるのに十分な時間とする。前記時間としては、例えば、１２０分間とすることができる。但し、介在膜４１を形成した後に熱処理を行わなかった場合には、パッシベーション膜４２を形成した後に熱処理を行う。
【００５０】
ところで、上記熱処理により、介在膜４１の膜中のフッ素をシリコン基板１の界面へ拡散させる必要があるが、同時にＳｉＯＦ膜から構成される低誘電率膜３０及び低誘電率膜３４の膜中のフッ素も拡散する。一方、膜密度の高い窒化シリコン膜へのフッ素の拡散は困難であることが知られている。本実施形態では、フッ素の拡散を阻害する窒化シリコン膜から構成される層間膜には、パッシベーション膜４２、支え膜２３及びシリンダストッパ膜１９が挙げられる。以下、窒化シリコン膜ごとに、フッ素の拡散について説明する。
【００５１】
「支え膜２３におけるフッ素の拡散」
図２に示すように、支え膜２３は、平面視で容量下部電極２２の間に一列置きに形成されている。そのため、図６に示すように、介在膜４１から放出されたフッ素は、支え膜２３，２３の間から下層へ拡散することができる（図６中の矢印５４を参照）。
【００５２】
「シリンダストッパ膜１９におけるフッ素の拡散」
シリンダストッパ膜１９は、図６に示すように、容量下部電極２２の底面部で開口している。したがって、フッ素は、上記開口から下層へ拡散することができる（図６中の矢印５４を参照）。また、シリンダストッパ膜１９の膜厚は５０ｎｍと薄いため、熱処理を十分な時間（例えば、加熱処理時間１２０分）行うことでシリンダストッパ膜１９を通過して、フッ素をシリコン基板１の界面まで拡散させることができる（図６中の矢印５５を参照）。
【００５３】
「パッシベーション膜４２におけるフッ素の拡散」
パッシベーション膜４２は、５５０ｎｍと厚いため、介在膜４１からパッシベーション膜４１へのフッ素の拡散が抑制される（図６中の矢印５６を参照）。従って、介在膜４１中のフッ素は、主としてシリコン基板１の界面へ拡散する。
このように、支え膜２３、シリンダストッパ膜１９及びパッシベーション膜４２は、シリコン基板１の界面へのフッ素の拡散に対して障害とはならない。
【００５４】
また、低誘電率膜３０、低誘電率膜３４、層間絶縁膜３８がフッ素を含まないＳｉＣＯ、あるいは酸化シリコンである場合でも、介在膜４１からシリコン基板１の界面までフッ素を拡散させることでダングリングボンドの終端が可能である。上記の場合に、介在膜４１からシリコン基板１の界面へフッ素を拡散させると、介在膜４１とシリコン基板１との間のフッ素を含まない層間絶縁膜の一部にフッ素が残留し、フッ素を含有する膜となる。しかし、ＳｉＣＯ膜へのフッ素の残留は、ＳｉＣＯ膜の誘電率を劣化させることはない。一方、酸化シリコン膜へのフッ素の残留は、誘電率の低減効果が期待できる。また、低誘電率膜３０、低誘電率膜３４、層間絶縁膜３８の少なくとも一つがＳｉＯＦ膜である場合であっても、フッ素の含有率は膜剥れが生じない程度に制限される。このため、上記ＳｉＯＦ膜からのフッ素の拡散によるダングリングボンドの終端効果は得られない。したがって、介在膜４１から拡散されたフッ素がシリコン基板１の界面に作用することにより、ダングリングボンドの終端がなされる。
【００５５】
上記熱処理は、少なくとも介在膜４１を形成した後に行う。すなわち、介在膜４１を形成した後であれば、パッシベーション膜４２を形成した後に行っても良いし、パッシベーション膜４２を形成する前に行っても良い。ところで、シリコン基板１の界面のダングリングボンドは、一度終端させてもシリコンとの結合が弱い場所では、その後の加熱によってダングリングボンドが再発することがある。したがって、ダングリングボンドの終端処理、すなわち上記熱処理は、その加熱温度が許容可能な最終工程であるパッシベーション膜４２の形成後に行うことが望ましい。但し、介在膜４１の成膜後におけるダングリングボンドの終端処理も有効であるため、介在膜４１の成膜後とパッシベーション膜４２の成膜後とにそれぞれ上記熱処理を行ってもよい。
【００５６】
また、パッシベーション膜４２を形成した後に熱処理を行う際は、水素雰囲気中で熱処理することが好ましい。パッシベーション膜４２は、水素を１×１０１９（ａｔｏｍｓ／ｃｍ３）程度含んでいるため、水素雰囲気中で加熱することによりパッシベーション膜４２からの水素放出が抑制される。さらに、パッシベーション膜４２の膜中から水素が拡散し、この水素がシリコン基板１の界面に作用することにより、ダングリングボンドの終端がなされる。したがって、水素とフッ素とによるダングリングボンド終端の相乗効果が得られる。
【００５７】
（キャップ膜形成工程〜ボンディング穴形成工程〜組立工程）
次に、図７に示すように、パッシベーション膜４２の上にキャップ膜４３を形成する。キャップ膜４３の形成は、ポリイミドを溶解させた溶液をパッシベーション膜４２の表面に塗布し、例えば２００〜３００℃で３０分程度熱処理を行って硬化させる。ここで、キャップ膜４３を構成するポリイミドは、５００℃以上に加熱すると熱分解する。したがって、前述したフッ素の拡散のための熱処理は、キャップ膜４３を形成する前に実施する。
次に、図８に示すように、ボンディングパッド４０の上を覆っている介在膜４１、パッシベーション膜４２及びキャップ膜４３に、ホトリソグラフィー及びドライエッチング技術を用いて穴を開けて、ボンディングパッド４０の上面を露出させる。
最後に、組立工程を行う。組立工程では、ウェハをダイシング処理してチップとした後、露出しているボンディングパッド４０の上にボンディングワイヤ４４を接続する。これにより、ボンディングワイヤ４４を通して、チップとパッケージに設けられた外部端子とを電気的に接続する。以上のようにして、本実施形態のＤＲＡＭ５１を製造する。
【００５８】
以上説明したように、本実施形態のＤＲＡＭ５１によれば、３層配線構造の多層配線層５３における最上層の第３配線３９とパッシベーション膜４２との間にフッ素を含有する介在膜４１を有している。これにより、介在膜４１からシリコン基板１の界面へ向ってフッ素を拡散させることができるため、この拡散させたフッ素によりシリコン基板１の界面のダングリングボンドを終端させることができる。したがって、シリコン基板１の界面のダングリングボンドを終端するためリーク電流が減少し、リフレッシュ特性が向上されたＤＲＡＭ５１を提供することができる。
【００５９】
また、本実施形態のＤＲＡＭ（半導体装置）５１によれば、多層配線層５３における配線層間膜にフッ素を含有する絶縁膜を用いない場合であっても、介在膜４１からシリコン基板１の界面へ向ってフッ素を拡散させることができる。このため、配線層間膜には、フッ素を含有する層間絶縁膜よりも誘電率等において特性がより良好な炭素含有シリコン酸化膜を用いることができる。したがって、絶縁膜のさらなる低誘電率化が可能となり、配線間の容量が低減されたＤＲＡＭ５１を提供することができる。
【００６０】
本実施形態のＤＲＡＭ（半導体装置）５１の製造方法によれば、多層配線構造における最上層の第３配線３９上にフッ素を含んだ介在膜４１を形成し、この介在膜４１を形成した後に熱処理を施す構成を有している。これにより、フッ素を含有する介在膜４１からシリコン基板１の界面へ向ってフッ素を拡散させることができる。
【００６１】
また、本実施形態の製造方法では、層間絶縁膜として実質的にフッ素を含有していない絶縁膜（例えば、炭素含有シリコン酸化膜）を用いることができる。この場合であっても、最終的に絶縁膜にはフッ素が含有されることになる。しかしながら、上記絶縁膜の初期の特性を実質的に劣化させるものではない。また、通常のシリコン酸化膜を層間絶縁膜として用いた場合は、この層間絶縁膜に対するフッ素の拡散は誘電率低下に対して効果を奏することが期待できる。
【００６２】
また、本実施形態の製造方法では、多層配線構造における層間絶縁膜としてフッ素を含有する膜を用いることができる。層間絶縁膜としてのフッ素を含有する膜は、フッ素の含有率が制限されており、このフッ素を含有する膜からのフッ素の拡散では、ダングリングボンドの終端効果は実質的に得られない。しかしながら、本実施形態では、最上層の第３配線３９上にフッ素を含有する介在膜４１が存在しているため、層間絶縁膜のフッ素の含有率が制限を受けても、介在膜４１から拡散したフッ素が有効に働いてシリコン基板１の界面のダングリングボンドを終端させることができる。
【符号の説明】
【００６３】
１・・・シリコン基板（半導体基板）
２・・・分離絶縁膜
３・・・ゲート酸化膜
４・・・ポリシリコン膜
５・・・タングステン膜
６，６’・・・拡散領域
７，１６・・・絶縁膜
８・・・エピタキシャル層
９，１３，１７，２０，２１，２７，３８・・・層間絶縁膜
１０，１１，１２，１４，１８・・・コンタクト
１５・・・ビットライン
１９・・・シリンダストッパ膜
２２・・・容量下部電極
２３・・・支え膜
２４・・・容量膜
２５・・・プレート電極サポート膜
２６・・・プレート電極
２８・・・スルーホール
２９，３３，３７・・・Ｃｕストッパ膜
３０，３４・・・低誘電率膜
３１，３５，４３・・・キャップ膜
３２・・・第１配線
３６・・・第２配線
３９・・・第３配線
４０・・・ボンディングパッド
４１・・・介在膜（第１絶縁膜、フッ素を含んだ絶縁膜）
４２・・・パッシベーション膜（第２絶縁膜）
４４・・・ボンディングワイヤ
５１・・・ＤＲＡＭ（半導体装置）
５２・・・半導体素子層
５３・・・多層配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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