(57)【要約】【課題】データ同士のスキューを可及的に低減できるデータ伝送回路を提供する。【解決手段】出力バッファ３６１〜３６８の直列回路及びセレクタ３６９を有するクロック遅延回路２１０〜２１２と、出力バッファ３７１〜３７８の直列回路、ＰＬＬ回路３７９、フリップフロップＦＦ１〜ＦＦ８及びレジスタ３８０を有する検出回路３１０〜３１２と、予め定められたパターン信号を伝送路に送信させたときに、前記各出力バッファ３７１〜３７８から出力される出力信号の組み合わせが予め定められたものと一致するときの、クロック遅延回路２１０〜２１２からパラレル変換部２０１〜２０３に出力されるクロック信号を検出する第１検出部４１４と、このクロック信号を、通常モードにおいて遅延回路２１０から出力させるべきクロック信号として設定するクロック信号設定部４１５とを備えた。【選択図】図２
2010056649.tif 000002
【特許請求の範囲】
【請求項１】
予め定められた周期で出力されるクロック信号と同期して、第１及び第２シリアル信号をそれぞれ出力する第１及び第２シリアル信号生成部を備えた送信側回路と、
前記第１シリアル信号生成部から出力される前記第１シリアル信号をパラレル信号に変換し、この変換後のパラレル信号を第１パラレル信号として出力する第１パラレル信号生成部、及び、前記第２シリアル信号生成部から出力される前記第２シリアル信号をパラレル信号に変換し、この変換後のパラレル信号を第２パラレル信号として出力する第２パラレル信号生成部を備えた受信側回路と
を有するデータ伝送回路であって、
前記送信側回路から送信される第１及び第２シリアル信号をそれぞれ前記受信側回路で前記第１及び第２パラレル信号に変換する第１のモードと、前記第１のモードと異なる第２のモードとの間でモードの切替設定を行うモード設定部と、
前記モード設定部により前記第２のモードに設定されると、予め定められたパターン信号を第１パターン信号として前記送信側回路から送信させる指示部と、
前記クロック信号の周期より短い予め定められた時間を遅延時間として持つ複数の出力バッファが直列接続されてなり、前記各出力バッファにより遅延時間の異なる遅延クロック信号を生成する第１遅延回路部と、
前記第１遅延回路部の各出力バッファによりそれぞれ出力される遅延クロック信号の中から、前記第１シリアル信号生成部に出力すべき遅延クロック信号を択一的に選択する第１選択部と、
前記予め定められた時間を遅延時間として持つ複数の出力バッファが直列接続されてなり、前記各出力バッファにより遅延時間の異なる遅延クロック信号を生成する第２遅延回路部と、
前記第２遅延回路部の各出力バッファによりそれぞれ出力される遅延クロック信号の中から、前記第２シリアル信号生成部に出力すべき遅延クロック信号を択一的に選択する第２選択部と、
前記第１シリアル信号生成部から前記第１パターン信号を受信し、前記予め定められた時間を遅延時間として持つ複数の出力バッファの直列回路、及び、該直列回路の各出力バッファから出力信号を同時に前記クロック信号と同期して取得する信号取得部を備えた第１検出回路部と、
前記第２シリアル信号生成部から前記第１パターン信号を受信し、前記予め定められた時間を遅延時間として持つ複数の出力バッファの直列回路、及び、該直列回路の各出力バッファから出力信号を同時に前記クロック信号と同期して取得する信号取得部を備えた第２検出回路部と、
前記第１検出回路部の各信号取得部により取得された出力信号の組み合わせが予め定められた組み合わせとなるときの、前記第１シリアル信号生成部に出力した遅延クロック信号、及び、前記第２検出回路部の各信号取得部により取得された出力信号の組み合わせが予め定められた組み合わせとなるときの、前記第２シリアル信号生成部に出力した遅延クロック信号をそれぞれ検出する第１検出部と、
前記第１検出部により検出された遅延クロック信号を、前記モード設定部により前記第１のモードに設定されているときに前記第１及び第２選択部により選択すべきクロック信号として設定するクロック信号設定部と
を有するデータ伝送回路。
【請求項２】
前記第１及び第２パラレル信号生成部により生成される前記第１及び第２パラレル信号を受信し、この受信した前記第１及び第２パラレル信号に対して予め定められた処理を行う受信部と、
前記クロック信号設定部による設定後、前記第１シリアル信号生成部及び前記第１パラレル信号生成部により構成される第１伝送路、及び、前記第２シリアル信号生成部及び前記第２パラレル信号生成部により構成される第２伝送路に、前記予め定められた周期ごとに互いに位相が異なる複数種類のパターン信号を前記第２パターン信号として伝送させ、それらの第２パターン信号のうち、前記第１及び第２パラレル信号生成部で受信した受信タイミングが一致する第２パターン信号の組み合わせを検出する第２検出部と、
前記第２検出部により検出された組み合わせに属する第２パターン信号の伝送前における位相を互いに比較し、その比較により得られる位相差に基づいて、前記第１及び第２パラレル信号生成部から出力される前記第１及び第２パラレル信号を前記受信部が受信するタイミングを設定する受信タイミング設定部と
を更に備える請求項１に記載のデータ伝送回路。
【請求項３】
前記受信タイミング設定部は、前記第２検出部により検出された組み合わせに属する第２パターン信号のうち伝送前における位相が早い方の第２パターン信号と伝送路が共通のパラレル信号が前記第１パラレル信号であるか第２パラレル信号であるかを検出し、検出した方のパラレル信号の前記受信部による受信タイミングを前記位相差分だけ遅延させる請求項２に記載のデータ伝送回路。
【請求項４】
画像データを取得する画像取得部と、
前記画像取得部により取得された画像データに基づき記録紙に画像を形成する画像形成部とを備え、
前記画像取得部から前記画像形成部へ前記画像データを送信するデータ伝送経路の少なくとも一部に、請求項１乃至３のいずれかに記載のデータ伝送回路が用いられている画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを伝送するデータ伝送回路及びこれを用いた画像形成装置に関する。
【背景技術】
【０００２】
大容量のデータを取り扱う装置、例えば複写機、プリンタ、ファクシミリ装置、及びこれらの複合機等の画像形成装置では、例えば原稿画像を取得するスキャナと画像処理回路との間や、画像処理回路と画像形成回路との間等、装置内部で大量のデータを高速に伝送する必要がある。このような機器内部のデータ伝送には、従来からパラレルバスが一般的に用いられている。パラレルバスにおいてデータ伝送速度を向上させる方法として、バス幅を増大する方法と、データ伝送のクロック周波数を増大させる方法とがある。
【０００３】
しかし、画像形成装置で取り扱われる画像データは、例えばＲ、Ｇ、Ｂの３色に対応したデータで表され、各色８ビットから１０ビットで表されている。このような画像データをパラレルバスで伝送しようとすると、２４ビット〜３０ビットのバス幅が必要となる。さらに、このような信号を高速伝送するためには差動信号を用いることが望ましいが、差動信号を用いると、信号線が２倍必要となって、パラレルバスの信号線は４８本〜６０本となる。そうすると、信号ケーブルやコネクタのコストの増大を招くこととなる。また、信号本数の増大やクロック周波数の増大は、電磁波の不要輻射を増大させ、ＥＭＣ（Electro Magnetic Compatibility）の観点からも問題となる。
【０００４】
そこで、近年、このような装置内部におけるデータ伝送の用途に、信号線を少なくすることができるシリアルバスの活用が図られている。
【０００５】
なお、画像形成装置におけるデータの伝送技術に関連する文献として、下記特許文献１，２がある。下記特許文献１には、書込み密度に応じて周波数が変化するクロックを画像データの書込みクロックとして用い、この書込みクロックに同期して画像メモリより送られてくる画像データにより書込みを行なうようにした、画像形成装置の光書込み装置において、互いに位相の逆転した２つの書込みクロックにより画像データをラッチするラッチ回路を設け、一方の書込みクロックによりラッチされた画像データを書込みデータとして選択する選択手段を設ける技術が開示されている。
【０００６】
また、下記特許文献２には、外部からビデオデータを受信し、当該ビデオデータを画像形成手段に送信する画像処理装置において、第１のクロックを発生する第１のクロック発生手段と、前記第１のクロックと同じ周期の第２クロックを発生する第２のクロック発生手段と、前記第１のクロックに同期してＮ周期分のＮ個の前記ビデオデータをラッチするＮ個のラッチ手段と、前記第２のクロックに同期して、前記Ｎ個のラッチ手段を順次に選択する選択手段とを具え、前記選択手段により順次に選択されたラッチ手段にラッチされているビデオデータを前記画像形成手段に送信する記載がなされている。
【特許文献１】特開平５−１１０８２２号公報
【特許文献２】特開２００２−４４３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記データの伝送を行う送信側回路と受信側回路との間の伝送路の寄生容量の、各色のデータを伝送する伝送路間におけるばらつきや、装置内配線の伝送距離や、データ伝送用配線の出力バッファ特性のばらつきなどにより、データ同士にスキューが発生する。また、例えばケーブルの脱落などが発生している場合もある。このような状況が発生していると、適切な画像データが画像形成部に伝送されなくなり、原稿に忠実な色の画像を記録紙に形成することができなくなる。
【０００８】
本発明は、このような事情に鑑みて為された発明であり、データ同士のスキューを可及的に低減することのできるデータ伝送回路及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、予め定められた周期で出力されるクロック信号と同期して、第１及び第２シリアル信号をそれぞれ出力する第１及び第２シリアル信号生成部を備えた送信側回路と、前記第１シリアル信号生成部から出力される前記第１シリアル信号をパラレル信号に変換し、この変換後のパラレル信号を第１パラレル信号として出力する第１パラレル信号生成部、及び、前記第２シリアル信号生成部から出力される前記第２シリアル信号をパラレル信号に変換し、この変換後のパラレル信号を第２パラレル信号として出力する第２パラレル信号生成部を備えた受信側回路とを有するデータ伝送回路であって、前記送信側回路から送信される第１及び第２シリアル信号をそれぞれ前記受信側回路で前記第１及び第２パラレル信号に変換する第１のモードと、前記第１のモードと異なる第２のモードとの間でモードの切替設定を行うモード設定部と、前記モード設定部により前記第２のモードに設定されると、予め定められたパターン信号を第１パターン信号として前記送信側回路から送信させる指示部と、前記クロック信号の周期より短い予め定められた時間を遅延時間として持つ複数の出力バッファが直列接続されてなり、前記各出力バッファにより遅延時間の異なる遅延クロック信号を生成する第１遅延回路部と、前記第１遅延回路部の各出力バッファによりそれぞれ出力される遅延クロック信号の中から、前記第１シリアル信号生成部に出力すべき遅延クロック信号を択一的に選択する第１選択部と、前記予め定められた時間を遅延時間として持つ複数の出力バッファが直列接続されてなり、前記各出力バッファにより遅延時間の異なる遅延クロック信号を生成する第２遅延回路部と、前記第２遅延回路部の各出力バッファによりそれぞれ出力される遅延クロック信号の中から、前記第２シリアル信号生成部に出力すべき遅延クロック信号を択一的に選択する第２選択部と、前記第１シリアル信号生成部から前記第１パターン信号を受信し、前記予め定められた時間を遅延時間として持つ複数の出力バッファの直列回路、及び、該直列回路の各出力バッファから出力信号を同時に前記クロック信号と同期して取得する信号取得部を備えた第１検出回路部と、前記第２シリアル信号生成部から前記第１パターン信号を受信し、前記予め定められた時間を遅延時間として持つ複数の出力バッファの直列回路、及び、該直列回路の各出力バッファから出力信号を同時に前記クロック信号と同期して取得する信号取得部を備えた第２検出回路部と、前記第１検出回路部の各信号取得部により取得された出力信号の組み合わせが予め定められた組み合わせとなるときの、前記第１シリアル信号生成部に出力した遅延クロック信号、及び、前記第２検出回路部の各信号取得部により取得された出力信号の組み合わせが予め定められた組み合わせとなるときの、前記第２シリアル信号生成部に出力した遅延クロック信号をそれぞれ検出する第１検出部と、前記第１検出部により検出された遅延クロック信号を、前記モード設定部により前記第１のモードに設定されているときに前記第１及び第２選択部により選択すべきクロック信号として設定するクロック信号設定部とを有するものである。
【００１０】
この発明によれば、前記モード設定部により前記第２のモードに設定されると、前記指示部から、予め定められたパターン信号を第１パターン信号として前記第１及び第２シリアル信号生成部から送信する指示が出力される。これにより、第１及び第２シリアル信号生成部から前記第１パターン信号が第１及び第２検出回路部に出力される。
【００１１】
ここで、前記第１及び第２遅延回路部の各出力バッファは、それぞれ前記クロック信号の周期より短い予め定められた時間を遅延時間として持つため、前記第１及び第２遅延回路部の直列接続された各出力バッファにより、前記遅延時間ずつ互いに異なる遅延クロック信号がそれぞれ生成される。
【００１２】
したがって、これらの遅延クロック信号の中で、第１及び第２シリアル信号生成部に出力する対象の遅延クロック信号を切り替えると、第１及び第２シリアル信号生成部から前記第１パターン信号が出力されるタイミングが変化する。その結果、その第１パターン信号が前記第１及び第２検出回路部で受信されるタイミングが変化する。
【００１３】
さらに、前記第１及び第２検出回路部の各出力バッファは、それぞれ前記予め定められた時間を遅延時間として持つため、前記第１及び第２検出回路部の直列接続された各出力バッファにより、前記遅延時間に相当する時間差を有する複数のタイミングで前記第１及び第２検出回路部が過去に受信した第１パターン信号がそれぞれ生成される。
【００１４】
したがって、前記第１及び第２遅延回路部の各出力バッファの中で、第１及び第２シリアル信号生成部に出力する対象の遅延クロック信号を切り替えると、前記第１及び第２検出回路部の各出力バッファからそれぞれ出力される第１パターン信号も変化する。
【００１５】
これを用い、第１検出部により、第１シリアル信号生成部に出力する対象の遅延クロック信号が、前記第１遅延回路部の各出力バッファで生成される遅延クロック信号の中で切り替えられ、前記信号取得部により取得される前記各出力バッファの出力信号の組み合わせが予め定められた組み合わせとなるときの遅延クロック信号が探索される。
【００１６】
同様に、第１検出部により、第２シリアル信号生成部に出力する対象のクロック信号が、前記第２遅延回路部の各出力バッファで生成される遅延クロック信号の中で切り替えられ、前記信号取得部により取得される各出力バッファの出力信号の組み合わせが前記予め定められた組み合わせとなるときの遅延クロック信号が探索される。
【００１７】
そして、クロック信号設定部により、前記第１検出部により検出された各遅延クロック信号が、前記モード設定部により前記第１のモードに設定されているときに前記第１及び第２選択部により選択すべきクロック信号としてそれぞれ設定される。
【００１８】
これにより、前記第１のモードの設定時に送信側回路と受信側回路との間で行われるデータの送受信時には、第１及び第２シリアル信号生成部は、第１検出部により検出された各遅延クロック信号及び前記クロック信号にしたがって第１及び第２シリアル信号を受信側回路に送信することとなる。
【００１９】
このように、本発明では、前記第１及び第２パラレル信号生成部が前記第１及び第２シリアル信号生成部から前記第１及び第２シリアル信号を受信するタイミングが、前記クロック信号の周期より短い前記予め定められた時間のオーダーで調整される。これにより、各伝送路で伝送されるデータ同士にスキューが発生するのを未然に防止又は抑制することができる。
【００２０】
請求項２に記載の発明は、請求項１に記載のデータ伝送回路において、前記第１及び第２パラレル信号生成部により生成される前記第１及び第２パラレル信号を受信し、この受信した前記第１及び第２パラレル信号に対して予め定められた処理を行う受信部と、前記クロック信号設定部による設定後、前記第１シリアル信号生成部及び前記第１パラレル信号生成部により構成される第１伝送路、及び、前記第２シリアル信号生成部及び前記第２パラレル信号生成部により構成される第２伝送路に、前記予め定められた周期ごとに互いに位相が異なる複数種類のパターン信号を前記第２パターン信号として伝送させ、それらの第２パターン信号のうち、前記第１及び第２パラレル信号生成部で受信した受信タイミングが一致する第２パターン信号の組み合わせを検出する第２検出部と、前記第２検出部により検出された組み合わせに属する第２パターン信号の伝送前における位相を互いに比較し、その比較により得られる位相差に基づいて、前記第１及び第２パラレル信号生成部から出力される前記第１及び第２パラレル信号を前記受信部が受信するタイミングを設定する受信タイミング設定部とを更に備えるものである。
【００２１】
この発明によれば、前記クロック信号設定部による設定が行われると、第２検出部の指示により前記複数種類の第２パターン信号が第１及び第２伝送路に伝送され、それらの第２パターン信号のうち、前記第１及び第２パラレル信号生成部で受信したタイミングが一致する第２パターン信号の組み合わせが検出される。
【００２２】
そして、受信タイミング設定部により、前記第２検出部で検出された組み合わせに属する第２パターン信号の伝送前における位相が互いに比較され、その比較により得られる位相差に基づいて、前記受信部が前記第１及び第２パラレル信号生成部から出力される前記第１及び第２パラレル信号を受信する受信タイミングが設定される。
【００２３】
具体的には、例えば請求項３に記載の発明のように、前記受信タイミング設定部により、前記第２検出部により検出された組み合わせに属する第２パターン信号のうち伝送前における位相が早い方の第２パターン信号と伝送路が共通のパラレル信号が前記第１パラレル信号であるか第２パラレル信号であるかが検出され、検出された方のパラレル信号の前記受信部による受信タイミングが前記位相差分だけ遅延される。
【００２４】
このように、前記クロック信号の周期単位で（前記予め定められた周期を単位として）、前記第１及び第２パラレル信号生成部が前記第１及び第２シリアル信号生成部から前記第１及び第２シリアル信号を受信するタイミングが調整される。これにより、各伝送路で伝送されるデータ同士にスキューが発生するのを未然に防止又は抑制することが可能となる。
【００２５】
請求項４に記載の発明は、画像データを取得する画像取得部と、前記画像取得部により取得された画像データに基づき記録紙に画像を形成する画像形成部とを備え、前記画像取得部から前記画像形成部へ前記画像データを送信するデータ伝送経路の少なくとも一部に、請求項１乃至３のいずれかに記載のデータ伝送回路が用いられている画像形成装置である。
【００２６】
この発明によれば、画像データを取得する画像取得部と、前記画像取得部により取得された画像データに基づき記録紙に画像を形成する画像形成部とを備えた画像形成装置において、画像取得部から画像形成部へ画像データを送信するデータ伝送経路の少なくとも一部に用いられるデータ伝送回路について、データ同士にスキューが発生するのを未然に防止又は抑制することができる。
【発明の効果】
【００２７】
本発明によれば、データ同士にスキューが発生するのを未然に防止又は抑制することができるため、原稿に忠実な色の画像を記録紙に形成することができなくなるのを未然に防止することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係るデータ伝送回路を備える画像形成装置の実施形態について図面に基づき説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。図１は、画像形成装置の一例としての複合機の構成例を示すブロック図である。複合機とは、複写機能、プリンタ機能、ファクシミリ機能及びスキャナ機能等、画像形成に関する二以上の機能を兼ね備えた装置である。
【００２９】
複合機１は、スキャナ部１１、画像処理部２１、プリンタ部３１、制御部４１、操作パネル部５１、ファクシミリ通信部６１、ネットワークＩ／Ｆ部７１、パラレルＩ／Ｆ部７２、シリアルＩ／Ｆ部７３及びＨＤＤ（ハードディスクドライブ）７４及びデータ伝送回路２，３を備えて構成されている。
【００３０】
そして、スキャナ部１１、画像処理部２１、プリンタ部３１、データメモリ３６、制御部４１、操作パネル部５１及びファクシミリ通信部６１によって、ファクシミリ機能が実現される。また、画像処理部２１、プリンタ部３１、制御部４１、操作パネル部５１、ネットワークＩ／Ｆ部７１及びパラレルＩ／Ｆ部７２によって、プリンタ機能が実現される。また、スキャナ部１１、画像処理部２１、プリンタ部３１、制御部４１及び操作パネル部５１によって、複写機能が実現される。
【００３１】
操作パネル部５１は、使用者が複写機能、プリンタ機能、及びファクシミリ機能等に関する操作を行うために使用され、使用者による操作指示、例えば原稿画像の複写を指示する複写指示等を制御部４１に与えるものである。操作パネル部５１は、タッチパネル等を有する表示部５２と、スタートキーやテンキー等を有する操作キー部５３とを含む。
【００３２】
表示部５２は、例えばタッチパネルとＬＣＤ（Liquid Crystal Display）とを組み合わせたカラー表示可能なタッチパネルユニット等を有し、種々の操作画面を表示し、ユーザの入力操作を可能とする。表示部５２は、例えばファクシミリ機能実行の際に、ユーザ選択、送信先選択、送信設定等に関する情報を表示するとともに、使用者が当該部分をタッチすることで種々の操作指示を入力するための操作ボタン等を表示する。操作キー部５３は、使用者によるコピー実行開始指令、あるいはファクシミリ送信開始指令といった種々の指示入力を行うために用いられる。
【００３３】
スキャナ部１１は、原稿の画像を光学的に取得して画像データを生成するものである。スキャナ部１１は、露光ランプ１２及びＣＣＤ（電荷結合素子）１３を含んでいる。スキャナ部１１は、露光ランプ１２によって原稿を照射し、その反射光をＣＣＤ１３で受光することで、原稿画像を読み取る。そして、スキャナ部１１は、読み取った画像に対応する画像データを、例えば赤色の成分を示す８ビットの赤データＲＤ［７：０］、緑色の成分を示す８ビットの緑データＧＤ［７：０］、及び青色の成分を示す８ビットの青データＢＤ［７：０］として生成する。
【００３４】
そして、スキャナ部１１は、例えば赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］と、赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］が変化するタイミングと同期した基本クロック信号ＴｘＣＬＫと、赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］における有効な垂直、水平同期タイミングを示す制御信号Ｓ１とを、データ伝送回路２によって画像処理部２１へ伝送させる。
【００３５】
画像処理部２１は、画像データに対する各種画像処理を行うものである。例えば、画像処理部２１は、スキャナ部１１で読み取られるなどして得られた画像データに対して、レベル補正、γ補正等の所定の補正処理、画像データの圧縮または伸張処理、拡大または縮小処理等の種々の画像処理（加工処理）を行う。画像処理部２１は、画像メモリ２２を含み、処理された画像データ等をこの画像メモリ２２に記憶したり、プリンタ部３１、ファクシミリ通信部６１又はネットワークＩ／Ｆ部７１等へ出力したりする。また、画像処理部２１は、例えば画像メモリ２２に記憶された画像データを、データ伝送回路３によってプリンタ部３１へ伝送させ、プリンタ部３１により画像形成を行わせる。
【００３６】
プリンタ部３１は、画像処理部２１からデータ伝送回路３によって伝送された画像データ、ネットワークＩ／Ｆ部７１を介して外部のパーソナルコンピュータ等から受信した画像データ及びファクシミリ通信部６１によって外部のファクシミリ装置から受信したファックスデータ等の画像データに基づく画像を所定の記録紙に印刷するものである。プリンタ部３１は、給紙カセット及び給紙ローラ等を有する用紙搬送部３２、中間転写体ローラ、感光体ドラム、露光装置及び現像装置等を有する画像形成部３３、転写ローラ等を有する転写部３４並びに定着ローラ等を有する定着部３５を含む。具体的には、用紙搬送部３２は記録紙を画像形成部３３へ搬送し、画像形成部３３は上記画像データに対応するトナー像を形成し、転写部３４はトナー像を記録紙に転写し、定着部３５はトナー像を記録紙に定着させて画像を形成する。
【００３７】
ファクシミリ通信部６１は、符号化／復号化部（図示せず）、変復調部（図示せず）及びＮＣＵ（Network Control Unit）（図示せず）を含み、スキャナ部１１によって読み取られた原稿の画像データを電話回線等の通信回線６１１を介して他のファクシミリ装置へ送信したり、他のファクシミリ装置から送信されてきた画像データを受信したりするものである。前記符号化／復号化部は、送信する画像データを圧縮・符号化し、受信した画像データを伸張・復号化するものであり、変復調部は、圧縮・符号化された画像データを音声信号に変調したり、受信した信号（音声信号）を画像データに復調したりするものである。また、ＮＣＵは、送信先となるファクシミリ装置との電話回線による接続を制御するものである。
【００３８】
ネットワークＩ／Ｆ部７１は、ネットワークインターフェース（例えば１０／１００base-TX）等を用い、ＬＡＮ（Local Area Network）やインターネット等の通信回線７１１を介して接続されたユーザ側サーバとの間での種々のデータの送受信を制御するものである。また、通信回線７１１にパーソナルコンピュータ等の図示しない１または複数の通信端末装置が接続されている場合に、ネットワークＩ／Ｆ部７１はこれらの通信端末装置との間での種々のデータの送受信を制御する。例えば、ネットワークＩ／Ｆ部７１は、スキャナ部１１によって読み取られた原稿画像データを通信端末装置へ電子メールとして送信したり、プリンタ部３１で印刷するために通信端末装置から送られた画像データを受信したりする。
【００３９】
パラレルＩ／Ｆ部７２は、高速双方向パラレルインターフェイス（例えばＩＥＥＥ１２８４準拠）等を用いて、複数の信号線を用いて複数ビット単位でデータを送信するパラレル伝送によって、外部機器等から印刷データ等を受信等するものである。シリアルＩ／Ｆ部７３は、シリアルインターフェイス（例えばＲＳ−２３２Ｃ）等を用い、単一の信号線を用いて１ビットずつ順次データを送るシリアル伝送によって、外部機器等から種々のデータ等を受信等するものである。
【００４０】
ＨＤＤ７４は、スキャナ部１１によって読み取られた画像データやネットワークを介して送信されてきた画像データ、あるいは当該画像データに設定されている出力形式等を記憶するものである。ＨＤＤ７４に記憶されている画像データは、該複合機１で使用されるだけでなく、ネットワークＩ／Ｆ部７１を介して通信端末装置によって確認されたり、通信端末装置の所定のフォルダへ転送されることによって、該通信端末装置での使用に供されたりする。
【００４１】
制御部４１は、図略のＣＰＵ（Central Processing Unit：中央演算処理部）、そのＣＰＵの動作を規定するプログラムを格納するＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）、ならびに一時的にデータを保管するＲＡＭや、これらの周辺装置等を有している。これによって、制御部４１は、操作パネル部５１等で受け付けられた指示情報や、複合機１の各所に設けられているセンサからの検出信号に応じて、該複合機１全体の制御を行う。より具体的には、制御部４１は、スキャナコントローラ４２、ファクシミリコントローラ４３、プリンタコントローラ４４、コピーコントローラ４５として機能する。
【００４２】
制御部４１としてのコンピュータが読み取ることによって上述の各機能を実現するためのプログラムは、ＨＤＤ７４等の不揮発性且つ大容量の外部記憶装置に格納しておき、前記ＲＡＭ等の主記憶装置に適宜転送することで、ＣＰＵによる実行に供することも可能である。前記プログラムは、ＲＯＭ或いはＣＤ―ＲＯＭ等の記録媒体を通じて供給することも、ネットワークＩ／Ｆ部７１に接続されるネットワーク等の伝送媒体を通じて供給することも可能である。伝送媒体は、有線の伝送媒体に限らず無線の伝送媒体であってもよい。また、伝送媒体には、通信線路のみでなく、通信線路を中継する中継装置、例えばルータ等の通信リンクをも含む。
【００４３】
プログラムがＲＯＭを通じて供給される場合には、当該プログラムが記録されたＲＯＭを制御部４１に搭載することによって、ＣＰＵによる実行に供することができる。プログラムがＣＤ−ＲＯＭを通じて供給される場合には、ＣＤ−ＲＯＭ読み取り装置を、例えばパラレルＩ／Ｆ部７２へ接続し、当該プログラムをＲＡＭ或いはＨＤＤ７４へ転送することによって、ＣＰＵによる実行に供することができる。また、プログラムが伝送媒体を通じて供給される場合には、ネットワークＩ／Ｆ部７１を通じて受信したプログラムをＲＡＭ或いはＨＤＤ７４へ転送することによって、ＣＰＵによる実行に供することができる。
【００４４】
スキャナコントローラ４２は、スキャナ機能を実現するために用いられる各部の動作を制御するものである。ここで、ＰＣ送信機能を実現する場合には、スキャナコントローラ４２は、ネットワークＩ／Ｆ部７１によって、スキャナ部１１により読み取られた原稿の画像データを、データメモリ３６に記憶されているＩＰアドレスで指定される通信端末装置へ通信回線７１１を介して直接送信させる。
【００４５】
ファクシミリコントローラ４３は、ファクシミリ機能を実現するために用いられる各部の動作を制御するものである。ファクシミリコントローラ４３は、ファクシミリの送信を行う際には、ファクシミリ通信部６１によって、スキャナ部１１により読み取られた原稿の画像データを、データメモリ３６に記憶されている電話番号を指定してファクシミリ装置等へ通信回線６１１を介して直接送信させる。
【００４６】
プリンタコントローラ４４は、プリンタ機能を実現するために用いられる各部の動作を制御するものである。コピーコントローラ４５は、複写機能を実現するために用いられる各部の動作を制御するものである。
【００４７】
データ伝送回路２は、スキャナ部１１から出力された画像データを画像処理部２１へ高速伝送する。データ伝送回路３は、画像処理部２１から出力された画像データを画像形成部３３へ高速伝送する。図２は、データ伝送回路２，３の構成の一例を示すブロック図である。なお、データ伝送回路２とデータ伝送回路３とは同様に構成されているため、両方とも図２で示している。
【００４８】
以下、データ伝送回路２の構成について説明する。図２に示すデータ伝送回路２は、送信側回路２０と、受信側回路３０とを備えている。データ伝送回路２における送信側回路２０は、スキャナ部１１の近傍に配設され、スキャナ部１１から出力された画像データを示す信号、すなわち赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］、基本クロック信号ＴｘＣＬＫ及び制御信号Ｓ１を、画像処理部２１の近傍に配設された受信側回路３０へ送信する。
【００４９】
送信側回路２０は、パラシリ変換部２０１〜２０３（パラレルシリアル変換部）、ＰＬＬ（Phase Locked Loop）回路２０４、差動ドライバ部２０５，２０６，２０７及び差動ドライバ２０８，２０９を備えている。
【００５０】
受信側回路３０は、差動レシーバ３０１，３０２，３０３，３０４，３０５、終端抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５、ＰＬＬ回路３１３及びシリパラ変換部３０７，３０８，３０９を備えている。
【００５１】
差動ドライバ部２０５と差動レシーバ３０１とは一対のケーブル２３１により接続され、差動ドライバ部２０６と差動レシーバ３０２とは一対のケーブル２３２により接続され、差動ドライバ部２０７と差動レシーバ３０３とは一対のケーブル２３３により接続され、差動ドライバ２０８と差動レシーバ３０４とは一対のケーブル２３４により接続され、差動ドライバ２０９と差動レシーバ３０５とは一対のケーブル２３５により接続されている。ケーブル２３１，２３２，２３３，２３４，２３５としては、例えばツイストペアケーブルが用いられる。
【００５２】
ＰＬＬ回路２０４は、基本クロック信号ＴｘＣＬＫを逓倍して同期クロック信号ＣＬＫ１を生成し、後述するクロック遅延回路２１０〜２１２へ出力する。パラシリ変換部２０１〜２０３は８ビットのパラレル信号をシリアル信号に変換するので、パラレル信号に同期した基本クロック信号ＴｘＣＬＫからシリアル信号の周期を示す同期クロック信号ＣＬＫ１を生成するべく逓倍倍率が８倍にされている。
【００５３】
例えば、スキャナ部１１が５０ＭＨｚのクロック周波数で動作しており、赤データＲＤ［７：０］、緑データＧＤ［７：０］、及び青データＢＤ［７：０］が５０ＭＨｚの基本クロック信号ＴｘＣＬＫと同期して変化する場合、ＰＬＬ回路２０４によって基本クロック信号ＴｘＣＬＫが８逓倍され、同期クロック信号ＣＬＫ１は４００ＭＨｚにされる。
【００５４】
クロック遅延回路２１０〜２１２は、基本クロック信号ＴｘＣＬＫをクロック遅延時間だけ遅延させて遅延クロック信号ＴｘＣＬＫを生成し、該遅延クロック信号ＴｘＣＬＫをパラシリ変換部２０１〜２０３へ出力する。図３は、クロック遅延回路２１０〜２１２の構成の一例を示す回路図である。
【００５５】
クロック遅延回路２１０〜２１２は互いに略同様の構成を有しており、図３に示すように、出力バッファ３６１〜３６８の直列回路と、セレクタ３６９とを用いて構成されている。そして、基本クロック信号ＴｘＣＬＫは、出力バッファ３６１〜３６８の直列回路により遅延され、遅延クロック信号ＴｘＣＬＫ８としてセレクタ３６９へ出力される。
【００５６】
また、セレクタ３６９には、出力バッファ３６１〜３６７の出力信号である遅延クロック信号ＴｘＣＬＫ１〜ＴｘＣＬＫ７が入力されている。出力バッファ３６１〜３６８は、それぞれ同期クロック信号ＣＬＫ１の周期より短い遅延時間ΔＴを有する。
【００５７】
そうすると、遅延クロック信号ＴｘＣＬＫ１は同期クロック信号ＣＬＫよりΔＴ遅延した信号となり、遅延クロック信号ＴｘＣＬＫ２は同期クロック信号ＣＬＫより２×ΔＴ遅延した信号となり、遅延クロック信号ＴｘＣＬＫ３は同期クロック信号ＣＬＫより３×ΔＴ遅延した信号となり、遅延クロック信号ＴｘＣＬＫ４は同期クロック信号ＣＬＫより４×ΔＴ遅延した信号となり、遅延クロック信号ＴｘＣＬＫ５は同期クロック信号ＣＬＫより５×ΔＴ遅延した信号となり、遅延クロック信号ＴｘＣＬＫ６は同期クロック信号ＣＬＫより６×ΔＴ遅延した信号となり、遅延クロック信号ＴｘＣＬＫ７は同期クロック信号ＣＬＫより７×ΔＴ遅延した信号となり、遅延クロック信号ＴｘＣＬＫ８は同期クロック信号ＣＬＫより８×ΔＴ遅延した信号となる。
【００５８】
セレクタ３６９は、制御部４１から出力された制御信号ＣＬＫＳＥＬに応じて、基本クロック信号ＴｘＣＬＫ，遅延クロック信号ＴｘＣＬＫ１〜ＴｘＣＬＫ８のうちいずれか一つを選択してパラシリ変換部２０１〜２０３へ出力する。これにより、クロック遅延回路２１０〜２１２は、制御部４１から出力された制御信号ＣＬＫＳＥＬに応じて、遅延時間を変化させることができるようになっている。
【００５９】
図２に戻り、パラシリ変換部２０１〜２０３は、例えばシフトレジスタを用いて構成されている。そして、パラシリ変換部２０１は、８ビットのパラレル信号である赤データＲＤ［７：０］を、例えば同期クロック信号ＣＬＫ１と同期して１ビットずつシフトさせることで、シリアル信号ＴｘＯＵＴ２として差動ドライバ部２０５へ出力する。
【００６０】
パラシリ変換部２０２は、８ビットのパラレル信号である緑データＧＤ［７：０］を、例えば同期クロック信号ＣＬＫ１と同期して１ビットずつシフトさせることで、シリアル信号ＴｘＯＵＴ１を生成し、シリアル信号ＴｘＯＵＴ１を差動ドライバ部２０６へ出力する。
【００６１】
パラシリ変換部２０３は、８ビットのパラレル信号である青データＢＤ［７：０］を、例えば同期クロック信号ＣＬＫ１と同期して１ビットずつシフトさせることで、シリアル信号ＴｘＯＵＴ０として差動ドライバ部２０７へ出力する。
【００６２】
差動ドライバ部２０５は、パラシリ変換部２０１から出力されたシリアル信号ＴｘＯＵＴ２を差動信号に変換し、該差動信号をケーブル２３１を介して差動レシーバ３０１へ送信する。差動ドライバ部２０６は、パラシリ変換部２０２から出力されたシリアル信号ＴｘＯＵＴ１を差動信号に変換し、該差動信号をケーブル２３２を介して差動レシーバ３０２へ送信する。差動ドライバ部２０７は、パラシリ変換部２０３から出力されたシリアル信号ＴｘＯＵＴ０を差動信号に変換し、該差動信号をケーブル２３３を介して差動レシーバ３０３へ送信する。
【００６３】
差動ドライバ２０８は、スキャナ部１１から出力された制御信号Ｓ１を差動信号に変換し、該差動信号をケーブル２３４を介して差動レシーバ３０４へ送信する。差動ドライバ２０９は、スキャナ部１１から出力された基本クロック信号ＴｘＣＬＫを差動信号に変換し、該差動信号をケーブル２３５を介して差動レシーバ３０５へ送信する。
【００６４】
差動レシーバ３０１，３０２，３０３，３０４，３０５の信号入力端子間には、終端抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５がそれぞれ設けられており、伝送路のインピーダンスが整合されている。そして、差動レシーバ３０１は、シリアル信号ＴｘＯＵＴ２を受信してシリアル信号ＲｘＩＮ２としてシリパラ変換部３０７へ出力する。差動レシーバ３０２は、シリアル信号ＴｘＯＵＴ１を受信してシリアル信号ＲｘＩＮ１としてシリパラ変換部３０８へ出力する。差動レシーバ３０３は、シリアル信号ＴｘＯＵＴ０を受信してシリアル信号ＲｘＩＮ０としてシリパラ変換部３０９へ出力する。差動レシーバ３０４は、制御信号Ｓ１を受信して受信制御回路３００へ出力する。差動レシーバ３０５は、基本クロック信号ＴｘＣＬＫを受信して、クロック信号ＲｘＣＬＫとしてクロック遅延回路３０６へ出力する。受信制御回路３００は、前記受信部に相当し、シリパラ変換部３０７〜３０９から受信したパラレル信号等に対して予め定められた処理を行うものである。
【００６５】
ＰＬＬ回路３１３は、クロック信号ＲｘＣＬＫを逓倍し、さらに反転して同期クロック信号ＣＬＫＢを生成し、同期クロック信号ＣＬＫＢをシリパラ変換部３０７，３０８，３０９へ出力する。ＰＬＬ回路３１３の逓倍倍率は、ＰＬＬ回路２０４の逓倍倍率と同一にされており、例えば８倍にされている。
【００６６】
クロック遅延回路３０６は、基本クロック信号ＴｘＣＬＫをクロック遅延時間だけ遅延させて遅延クロック信号ＲｘＣＬＫを生成し、ＰＬＬ回路３１３と受信制御回路３００とへ出力する。クロック遅延回路３０６の構成は、クロック遅延回路２１０〜２１２の構成と略同様であるため、その説明を省略する。
【００６７】
シリパラ変換部３０７，３０８，３０９は、例えばシフトレジスタを用いて構成されている。そして、シリパラ変換部３０７は、シリアル信号ＲｘＩＮ２を、例えば同期クロック信号ＣＬＫＢと同期して１ビットずつシフトさせつつ取得することで、８ビットのパラレル信号である赤データＲＤ［７：０］に変換し、受信制御回路３００へ出力する。
【００６８】
シリパラ変換部３０８は、シリアル信号ＲｘＩＮ１を、例えば同期クロック信号ＣＬＫＢと同期して１ビットずつシフトさせつつ取得することで、８ビットのパラレル信号である緑データＧＤ［７：０］に変換し、受信制御回路３００へ出力する。
【００６９】
シリパラ変換部３０９は、シリアル信号ＲｘＩＮ０を、例えば同期クロック信号ＣＬＫＢと同期して１ビットずつシフトさせつつ取得することで、８ビットのパラレル信号である青データＢＤ［７：０］に変換し、受信制御回路３００へ出力する。
【００７０】
検出回路３１０〜３１２は、図４に示すように、出力バッファ３７１〜３７８の直列回路と、ＰＬＬ回路３７９と、フリップフロップＦＦ１〜ＦＦ８と、レジスタ３８０とを用いて構成されている。各出力バッファ３７１〜３７８とＦＦ１〜ＦＦ８とはそれぞれ１対１で対応付けられており、各出力バッファ３７１〜３７８の出力端子と、対応するＦＦ１〜ＦＦ８のＤ端子とが接続されている。また、ＦＦ１〜ＦＦ８のＣＫ端子とＰＬＬ回路３７９の出力端子とが接続されており、また、各ＦＦ１〜ＦＦ８のＱ端子とレジスタ３８０とが接続されている。
【００７１】
ＰＬＬ回路３７９は、ＰＬＬ回路３１３と同様の構成を有し、基本クロック信号ＴｘＣＬＫを逓倍した同期クロック信号ＣＬＫＢを生成し、同期クロック信号ＣＬＫＢを各ＦＦ１〜ＦＦ８のＣＫ端子に出力する。ＰＬＬ回路３７９の逓倍倍率は、ＰＬＬ回路３１３の逓倍倍率と同一にされており、例えば８倍にされている。
【００７２】
各出力バッファ３７１〜３７８は、同期クロック信号ＣＬＫＢの周期をこれらの出力バッファ数で除算して得られる遅延時間（前記遅延時間ΔＴと同一）をそれぞれ有している。したがって、出力バッファ３７１〜３７８の直列回路は、全体として、同期クロック信号ＣＬＫＢの１周期に相当する遅延時間を有する。
【００７３】
ＦＦ１〜ＦＦ８は、ＰＬＬ回路３７９から出力される同期クロック信号ＣＬＫＢに同期して、対応関係にある出力バッファの出力信号をレジスタ３８０に出力するものである。
【００７４】
各出力バッファ３７１〜３７８の遅延時間がＦＦ１〜ＦＦ８のＣＫ端子に入力される同期クロック信号ＣＬＫＢの周期ＴＣＬＫＢを出力バッファ３７１〜３７８の個数（８個）で除算した値ＴＣＬＫＢ／８とされていることにより、或るタイミングでＰＬＬ回路３７９から同期クロック信号ＣＬＫＢが出力された場合にＦＦ１〜ＦＦ８（出力バッファ３７１〜３７８）から得られる出力信号は次のようになる。
【００７５】
すなわち、ＦＦ１の出力信号は、該ＦＦ１がその同期クロック信号ＣＬＫＢを受信したタイミングよりＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７１により生成された出力信号であり、ＦＦ２の出力信号は、該ＦＦ２がその同期クロック信号ＣＬＫＢを受信したタイミングより２×ＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７２により生成された出力信号であり、ＦＦ３の出力信号は、該ＦＦ３がその同期クロック信号ＣＬＫＢを受信したタイミングより３×ＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７３により生成された出力信号であり、ＦＦ４の出力信号は、該ＦＦ４がその同期クロック信号ＣＬＫＢを受信したタイミングより４×ＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７４により生成された出力信号であり、ＦＦ５の出力信号は、該ＦＦ５がその同期クロック信号ＣＬＫＢを受信したタイミングより５×ＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７５により生成された出力信号であり、ＦＦ６の出力信号は、該ＦＦ６がその同期クロック信号ＣＬＫＢを受信したタイミングより６×ＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７６により生成された出力信号であり、ＦＦ７の出力信号は、該ＦＦ７がその同期クロック信号ＣＬＫＢを受信したタイミングより７×ＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７７により生成された出力信号であり、ＦＦ８の出力信号は、該ＦＦ８がその同期クロック信号ＣＬＫＢを受信したタイミングより８×ＴＣＬＫＢ／８だけ過去のタイミングで出力バッファ３７８により生成された出力信号である。
【００７６】
したがって、検出回路３１０〜３１２においては、同期クロック信号ＣＬＫＢを受信したタイミングより時間ＴＣＬＫＢだけ過去のタイミングと、該タイミングから同期クロック信号ＣＬＫＢを受信したタイミングまでの期間をＴＣＬＫＢ／８ずつ区切るタイミングとにおいてシリパラ変換部３０７〜３０９から取得した信号がＦＦ１〜ＦＦ８から出力されることとなる。
【００７７】
レジスタ３８０は、このようなＦＦ１〜ＦＦ８の出力信号を記憶するものであり、同期クロック信号ＣＬＫＢが各ＦＦ１〜ＦＦ８のＣＫ端子に同時に入力されることで前記ＦＦ１〜ＦＦ８の各Ｑ端子から同時に出力される信号を記憶する。
【００７８】
データ伝送回路３は、画像処理部２１から出力された画像データを画像形成部３３へ送信する点を除き、データ伝送回路２と同様に構成されているのでその説明を省略する。
【００７９】
次に、上述のように構成された複合機１及びデータ伝送回路２の動作について説明する。
【００８０】
図５は、データ伝送回路２における画像データの伝送処理を説明するための信号波形図である。例えば、操作パネル部５１によって、ユーザからの複写を指示する操作指示が受け付けられると、コピーコントローラ４５からの制御信号に応じてスキャナ部１１によって、原稿から画像が読み取られ、スキャナ部１１から画像を示す信号、すなわち赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］、基本クロック信号ＴｘＣＬＫ及び制御信号Ｓ１がデータ伝送回路２へ送信される。
【００８１】
図５においては、赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］の各ビット単位でのデータの流れを示すために、赤データＲＤ［７：０］の各ビットを２３〜１６、緑データＧＤ［７：０］の各ビットを１５〜０８、青データＢＤ［７：０］の各ビットを０７〜００の番号で示している。
【００８２】
制御信号Ｓ１は、差動ドライバ２０８によって、ケーブル２３４及び差動レシーバ３０４を介して画像処理部２１へ送信される。
【００８３】
基本クロック信号ＴｘＣＬＫは、ＰＬＬ回路２０４に供給されると共に、差動ドライバ２０９によって、ケーブル２３５及び差動レシーバ３０５を介し、クロック信号ＲｘＣＬＫとしてＰＬＬ回路３１３及び画像処理部２１へ出力される。
【００８４】
そして、ＰＬＬ回路２０４によって基本クロック信号ＴｘＣＬＫから同期クロック信号ＣＬＫ１が生成されてパラシリ変換部２０１〜２０３へ出力される。次いで、パラシリ変換部２０１〜２０３によって、赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］が同期クロック信号ＣＬＫ１と同期してシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０に変換される。
【００８５】
さらに、シリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０は、差動ドライバ部２０５，２０６，２０７によって、ケーブル２３１，２３２，２３３、差動レシーバ３０１，３０２，３０３を介してそれぞれシリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０としてシリパラ変換部３０７，３０８，３０９へ送信される。
【００８６】
次に、シリパラ変換部３０７，３０８，３０９によって、同期クロック信号ＣＬＫＢの立ち上りタイミングと同期して、シリアル信号ＲｘＩＮ２，ＲｘＩＮ１，ＲｘＩＮ０がそれぞれ１ビットずつ取得されてパラレル信号に変換され、赤データＲＤ［７：０］，緑データＧＤ［７：０］，青データＢＤ［７：０］が得られ、各データが受信制御回路３００を介して画像処理部２１へ出力される。
【００８７】
次に、画像処理部２１によって、データ伝送回路２から出力された赤データＲＤ［７：０］、緑データＧＤ［７：０］、青データＢＤ［７：０］、制御信号Ｓ１、及びクロック信号ＲｘＣＬＫに各種画像処理が施された後、データ伝送回路３によって、これら画像処理の施された画像データが画像形成部３３へ送信される。データ伝送回路３の動作はデータ伝送回路２と同様であるのでその説明を省略する。
【００８８】
そして、画像形成部３３によって、データ伝送回路３から出力された画像データに基づいて、記録紙に画像が形成される。
【００８９】
ところで、複合機１においては、前述したように前記データの伝送を行う送信側回路２０と受信側回路３０との間の伝送路の寄生容量の、各色のデータを伝送する伝送路間におけるばらつきや、装置内配線の伝送距離や、データ伝送用配線の出力バッファ特性のばらつきなどにより、図６の矢印Ａで示すようにデータ同士にスキューが発生する。このような状況が発生していると、適切な画像データが画像形成部に伝送されなくなり、原稿に忠実な色の画像を記録紙に形成することができなくなる。
【００９０】
そこで、本実施形態の複合機１は、データの送受信を送信側回路２０と受信側回路３０との間で行うモード（前記第１のモードに相当）の他に、データ同士のスキューを解消又は低減するための処理を実施するキャリブレーションモード（前記第２のモードに相当）を有している。以下、このキャリブレーションモードの設定時に実施される処理について説明する。なお、図６では、前記スキューの発生態様の一例として、緑データＧＤ［７：０］が、赤データＲＤ［７：０］及び青データＢＤ［７：０］に対して、同期クロック信号ＣＬＫＢ１．５周期分の時間だけ遅延している状態を示しており、ここでは、前記スキューが同期クロック信号ＣＬＫＢの周期より長いものとする。
【００９１】
本実施形態では、前記スキューを、同期クロック信号ＣＬＫＢの１周期に満たない端数分（前述の例では０．５周期分の時間ずれ）と、それ以外の分（前記同期クロック信号ＣＬＫＢの周期の整数倍となる時間分；前述の例では１周期分の時間ずれ）とに分け、まず、１周期に満たない端数分のずれを解消又は低減するための第１の処理を行った後、同期クロック信号ＣＬＫＢの周期の整数倍となる時間分を解消又は低減するための第２の処理を行う。
【００９２】
制御部４１は、モード設定部４１１を備えると共に、前記第１の処理を実施するべく、指示部４１２と、選択部４１３と、第１検出部４１４と、クロック信号設定部４１５とを機能的に有し、また、第２の処理を実施するべく、記憶部４１６と、第２検出部４１７と、受信タイミング設定部４１８とを機能的に有する。
【００９３】
モード設定部４１１は、前記送信側回路２０と受信側回路３０との間でデータの送受信を行う通常モード（前記第１のモードに相当）と、前記キャリブレーションモードとの間でモードの切替設定を行うものである。
【００９４】
前記指示部４１２は、前記モード設定部４１１により前記キャリブレーションモードに設定されると、まず、前記第１の処理を行うべく、予め定められたパターン信号（以下、第１パターン信号という）を伝送路ごとに順番に送信させる。これにより、同期クロック信号ＣＬＫＢに同期して、前記検出回路３１０〜３１２の各出力バッファ３７１〜３７８から同時に出力信号Ｑ１〜Ｑ８がレジスタ３８０に出力される。
【００９５】
選択部４１３は、前記第１選択部及び第２選択部に相当するものであり、クロック遅延回路２１０〜２１２の出力バッファ３６１〜３６８で生成される基本クロック信号ＴｘＣＬＫ１〜ＴｘＣＬＫ８の中から択一的に遅延クロック信号を選択し、その選択した遅延クロック信号をセレクタ３６９に取得させるものである。
【００９６】
第１検出部４１４は、前記レジスタ３８０に保持される出力信号Ｑ１〜Ｑ８の組み合わせ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８）が前記予め定められた組み合わせと一致するときの、パラレル変換部２０１〜２０３に出力されるクロック信号を検出するものである。
【００９７】
すなわち、第１検出部４１４は、前記レジスタ３８０に出力信号Ｑ１〜Ｑ８が保持されると、その出力信号の組み合わせが予め定められた組み合わせと一致するか否かを判断し、一致しない場合には、前記選択部４１３に選択させる遅延クロック信号を変更させた上で第１パターン信号をその伝送路上で伝送させ、レジスタ３８０に、再度、前記検出回路３１０〜３１２の各出力バッファ３７１〜３７８から同時に出力信号Ｑ１〜Ｑ８を取得させる。第１検出部４１４、選択部４１３及び検出回路３１０〜３１２は、前記レジスタ３８０に保持される出力信号Ｑ１〜Ｑ８の組み合わせ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８）が前記予め定められた組み合わせと一致するまで、この処理を繰り返し実行し、第１検出部４１４は、前記レジスタ３８０に保持される出力信号Ｑ１〜Ｑ８の組み合わせが前記予め定められた組み合わせと一致するときの、パラレル変換部２０１から２０３に出力される遅延クロック信号を検出する。
【００９８】
図７（ａ）〜（ｉ）は、前記選択部４１３に選択させる遅延クロック信号を、順番に前記クロック信号ＴｘＣＬＫ，ＴｘＣＬＫ１〜ＴｘＣＬＫ８に設定した場合に、前記検出回路３１０〜３１２の各出力バッファ３７１〜３７８（ＦＦ１〜ＦＦ８）から得られる出力信号を示す図である。
【００９９】
すなわち、図７（ａ）は、前記選択部４１３に選択させるクロック信号を、前記基本クロック信号ＴｘＣＬＫに設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｂ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ１に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｃ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ２に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｄ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ３に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｅ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ４に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｆ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ５に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｇ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ６に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｈ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ７に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示し、図７（ｉ）は、前記選択部４１３に選択させるクロック信号を、前記遅延クロック信号ＴｘＣＬＫ８に設定した場合に、各出力バッファ３７１〜３７８から得られた出力信号を示す。
【０１００】
クロック信号設定部４１５は、前記第１検出部４１４により前記予め定められた組み合わせと一致する出力信号の組み合わせが検出されると、前記クロック信号ＴｘＣＬＫ，ＴｘＣＬＫ１〜８のうち、前記第１検出部４１４により検出された出力信号の組み合わせが得られるときのクロック信号を、遅延回路２１０〜２１２から出力させるべきクロック信号として設定する。
【０１０１】
例えば、前記予め定められた組み合わせが（０，０，０，０，１，１，１，１）であるものとする。また、前記選択部４１３に選択させるクロック信号を順次前記クロック信号ＴｘＣＬＫ，ＴｘＣＬＫ１〜８に切り替えたときに、検出回路３１０のＦＦ１〜ＦＦ８から、図７（ａ）〜（ｉ）に示す出力信号の組み合わせが得られたものとする。このとき、図７から判るように、各出力バッファ３７１〜３７８の出力信号の組み合わせ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８）が前記予め定められた組み合わせ（０，０，０，０，１，１，１，１）と一致するクロック信号は、遅延クロック信号ＴｘＣＬＫ３であり、クロック信号設定部４１５は、この遅延クロック信号ＴｘＣＬＫ３を前記通常モードにおいて遅延回路２１０から出力させるべきクロック信号として設定する。
【０１０２】
複合機１は、以上のような処理を各伝送路について実施することにより、仮に、各伝送路に同時に前記第１パターン信号を伝送させた場合に、検出回路３１０〜３１２における各出力バッファ３７１〜３７８の出力信号の組み合わせが、検出回路３１０〜３１２同士で（前記予め定められた組み合わせに）一致することとなる。
【０１０３】
その際、本実施形態では、同期クロック信号ＣＬＫＢの周期ＴＣＬＫＢの１／８の遅延時間を持つ各出力バッファ３７１〜３７８を直列接続し、各出力バッファ３７１〜３７８の出力信号の組み合わせを予め設定した目標の組み合わせ（前記予め定められた組み合わせ）に設定する構成であるため、前記目標の組み合わせを、出力バッファ３７１〜３７８の遅延時間のオーダーで設定することができる。すなわち、同期クロック信号ＣＬＫＢの１周期に満たない時間分のずれを、出力バッファ３７１〜３７８の遅延時間のオーダーで補正することができる。
【０１０４】
以上のような第１の処理によって、送信側回路２０と受信側回路３０との間でデータの送受信が行われる場合に、各シリパラ変換部３０７〜３０９による信号の受信タイミング同士のスキューのうち、１周期に満たない分のずれを解消又は低減することができる。
【０１０５】
次に、前記第２の処理について説明する。
【０１０６】
前記第１の処理後の段階では、各伝送路に図８（ａ−１）〜（ａ−３）に示すような所定の信号を同時に伝送させた場合、例えば図８（ｂ−１）〜（ｂ−３）に示すように、緑データＧＤの伝送路上にあるシリパラ変換部３０８によって前記所定の信号が受信されるタイミングが、赤データＲＤ及び青データＢＤの伝送路上にあるシリパラ変換部３０７，３０９により前記所定の信号が受信されるタイミングよりも、同期クロック信号ＣＬＫＢ１周期分の時間だけ遅延する状態となっている。前記第２の処理は、この時間ずれを解消又は低減する処理である。
【０１０７】
記憶部４１６は、図８（ｃ−１）〜（ｃ−３）に示されるような同期クロック信号ＴｘＣＬＫＢの１周期分の時間だけ互いに位相が異なる複数種類のパターン信号（以下、第２パターン信号という）を予め記憶するものである。
【０１０８】
第２検出部４１７は、前記記憶部４１６に記憶されている前記第２パターン信号を前記各伝送路に伝送させる。そして、例えば図８（ｃ−１）に示す第２パターン信号を各伝送路に伝送させた場合、赤データＲＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｄ−１）に示す波形となり、緑データＧＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｅ−１）に示す波形となり、青データＢＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｆ−１）に示す波形となったものとする。
【０１０９】
また、例えば図８（ｃ−２）に示す第２パターン信号を各伝送路に伝送させた場合、赤データＲＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｄ−２）に示す波形となり、緑データＧＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｅ−２）に示す波形となり、青データＢＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｆ−２）に示す波形となったものとする。
【０１１０】
また、例えば図８（ｃ−３）に示す第２パターン信号を各伝送路に伝送させた場合、赤データＲＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｄ−３）に示す波形となり、緑データＧＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｅ−３）に示す波形となり、青データＢＤの伝送路を介して受信制御回路３００により受信される信号の波形は、図８（ｆ−３）に示す波形となったものとする。
【０１１１】
第２検出部４１７は、このように受信制御回路３００で受信される第２パターン信号のうち、各伝送路から取得した各第２パターン信号を伝送路同士で比較し、受信タイミングが伝送路同士で一致する第２パターン信号の組み合わせを検出するものである。
【０１１２】
すなわち、図８に示す例では、図８（ｄ−３）に示す波形と図８（ｅ−２）に示す波形と図８（ｆ−３）に示す波形とが一致しており、前記第２パターン信号の受信タイミングが伝送路同士で一致している。したがって、この場合には、第２検出部４１７により図８（ｄ−３），図８（ｅ−２）及び図８（ｆ−３）に示す信号の組み合わせが検出される。
【０１１３】
受信タイミング設定部４１８は、前記第２検出部４１７により検出された組み合わせに属する第２パターン信号の伝送前における位相（前記記憶部４１６に記憶されている第２パターン信号の位相）を互いに比較し、その比較により得られる位相差に基づいて、前記通常モードにおいて前記受信制御回路３００が前記パラシリ変換部２０１〜２０３から出力されるデータを受信する受信タイミングを設定する。
【０１１４】
図８に示す例では、前記受信制御回路３００が前記第２パターン信号をシリパラ変換部３０７から受信するタイミングが、前記受信制御回路３００が前記第２パターン信号をシリパラ変換部３０８，３０９から受信するタイミングよりも同期クロック信号ＣＬＫＢ１周期分の時間だけ遅延している。この場合には、受信タイミング設定部４１８は、シリパラ変換部３０８，３０９から出力される信号を前記受信制御回路３００が受信するタイミングを、同期クロック信号ＣＬＫＢ１周期分の時間だけ遅延させる。
【０１１５】
これにより、送信側回路２０と受信側回路３０との間でデータの送受信が行われる場合に、受信制御回路３００が各伝送路を介して前記データを受信するタイミング同士に、前記同期クロック信号ＣＬＫＢの１周期分の時間ずれが生じなくなり、該時間ずれを解消することができる。このように、第２の処理によって、送信側回路２０と受信側回路３０との間でデータの送受信が行われる場合に、各シリパラ変換部３０７〜３０９による信号の受信タイミング同士のスキューを、同期クロック信号ＣＬＫＢの周期のオーダーで補正することができる。
【０１１６】
以上のように、前記第１及び第２の処理を実施することによって、画像データを示す信号が各伝送路に伝送される場合にも、該画像データを、前記シリパラ変換部３０７〜３０９は同時又は略同時に受信することができる。その結果、各伝送路で伝送されるデータ同士にスキューが発生するのを未然に防止又は抑制することができる。
【０１１７】
本件は、前記実施形態に代えて、或いは前記実施形態に加えて次のような変形形態も採用可能である。
【０１１８】
［１］前記実施形態では、前記第１の処理及び第２の処理の両方を実施するようにしたが、いずれか一方を実施するようにしても、スキューの低減を図ることはできる。
【０１１９】
［２］データ伝送回路２をカラーの画像データの伝送に適用する例を示したが、白黒の画像データをシリアル信号ＴｘＯＵＴ２，ＴｘＯＵＴ１，ＴｘＯＵＴ０に分配して送信するようにしてもよい。
【０１２０】
［３］データ伝送回路によるデータ伝送が行われる箇所は、スキャナ部１１と画像処理部２１との間、及び画像処理部２１と画像形成部３３との間に限られず、例えばファクシミリ通信部６１、ネットワークＩ／Ｆ部７１、パラレルＩ／Ｆ部７２、及びシリアルＩ／Ｆ部７３等の通信Ｉ／Ｆ部と画像処理部２１との間であってもよく、その他、いかなる箇所であってもよい。
【０１２１】
［４］画像形成装置の一例として、複合機の例を示したが、例えば複写機、ファクシミリ、プリンタ等の画像形成装置の内部におけるデータの伝送にデータ伝送回路２をもちいてもよい。
【０１２２】
［５］データ伝送回路２によって伝送されるデータは、画像データに限らず、いかなるデータであってもよく、画像形成装置以外の種々の装置におけるデータの伝送にデータ伝送回路２を用いてもよい。
【図面の簡単な説明】
【０１２３】
【図１】本発明の一実施形態に係るデータ伝送回路を備えた画像形成装置の一実施形態であるデジタル複合機の構成の一例を示すブロック図である。
【図２】本発明の一実施形態に係るデータ伝送回路の構成の一例を示すブロック図である。
【図３】遅延回路の回路構成例を示す図である。
【図４】検出回路の回路構成例を示す図である。
【図５】図２に示すデータ伝送回路における画像データの伝送処理を説明するための信号波形図である。
【図６】スキューの説明図である。
【図７】検出回路における各フリップフロップの出力信号の説明図である。
【図８】第２の処理の説明図である。
【符号の説明】
【０１２４】
１  複合機
２，３  データ伝送回路
１１  スキャナ部
２０  送信側回路
２１  画像処理部
３０  受信側回路
３１  プリンタ部
３３  画像形成部
２１０〜２１２  クロック遅延回路
３１０〜３１２  検出回路
４１  制御部
４１１  モード設定部
４１２  指示部
４１３  選択部
４１４  第１検出部
４１５  クロック信号設定部
４１６  記憶部
４１７  第２検出部
４１８  受信タイミング設定部
３６１〜３６８  出力バッファ
３６９  セレクタ
３７１〜３７８  出力バッファ
３７９  ＰＬＬ回路
３８０  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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