(57)【要約】【課題】活性層へのｐ型不純物の拡散を抑え、利得、雑音指数の特性劣化が生じないようにする。【解決手段】半導体素子を、ＩｎＰ基板１上に設けられ、活性層４を有するメサ構造６と、ｐ型不純物をドープした半導体材料からなり、メサ構造の両側を埋め込む第１埋込層７と、少なくとも活性層４の側面と第１埋込層７との間に設けられたＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２とを備えるものとし、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚を、臨界膜厚よりも薄く、かつ、ｐ型不純物の拡散長よりも厚くする。【選択図】図１
2010206082.tif 000002
【特許請求の範囲】
【請求項１】
ＩｎＰ基板上に設けられ、活性層を有するメサ構造と、
ｐ型不純物をドープした半導体材料からなり、前記メサ構造の両側を埋め込む第１埋込層と、
少なくとも前記活性層の側面と前記第１埋込層との間に設けられたＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層とを備え、
前記Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層の膜厚が、臨界膜厚よりも薄く、かつ、ｐ型不純物の拡散長よりも厚いことを特徴とする半導体素子。
【請求項２】
前記Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層のＧａ組成ｘと前記ｐ型不純物の拡散長ｈ（ｎｍ）との関係は、次式によって表されることを特徴とする、請求項１記載の半導体素子。
【数１】
2010206082.tif 000005
【請求項３】
前記Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層は、バンドギャップが前記第１埋込層のバンドギャップよりも広いことを特徴とする、請求項１又は２記載の半導体素子。
【請求項４】
前記第１埋込層上に形成され、前記メサ構造の両側を埋め込む第２埋込層と、
前記第２埋込層及び前記メサ構造の上に形成されたクラッド層とを備え、
前記ＩｎＰ基板が、ｎ型ＩｎＰ基板であり、
前記第２埋込層が、ｎ型不純物をドープした半導体材料からなり、
前記クラッド層が、ｐ型不純物をドープした半導体材料からなることを特徴とする、請求項１〜３のいずれか１項に記載の半導体素子。
【請求項５】
前記Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層が、前記メサ構造の上面と前記クラッド層との間にも設けられていることを特徴とする、請求項４記載の半導体素子。
【請求項６】
ＩｎＰ基板上に、活性層を有するメサ構造を形成し、
少なくとも前記活性層の側面を覆うようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層を形成し、
前記メサ構造の両側を埋め込むように、ｐ型不純物をドープした半導体材料からなる埋込層を形成する工程を含み、
前記Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層は、膜厚が、臨界膜厚よりも薄く、かつ、ｐ型不純物の拡散長よりも厚くなるように形成することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば光通信に用いられる半導体レーザや半導体光増幅器などの半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の高温動作への要求が高まり、例えば、高効率で高温動作する半導体光増幅器（ＳＯＡ；Semiconductor Optical Amplifier）の要求が高くなっている。
特に、高温で高効率を維持するためには、電流狭窄構造として、漏れ電流の少ないｐｎ埋込構造を用いるのが好ましいと考えられる。そして、ｐｎ埋込構造を用いた半導体光増幅器においてその有効性が確認されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１３９４０５号公報
【特許文献２】特開平５−７５２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、高温動作時においても、高い利得特性と低い雑音指数が得られることが必要である。
しかしながら、ｐｎ埋込構造を用いる場合、図９に示すように、複数回の成長を行なってｐｎ接合を形成する過程で成長中にｐ型不純物（例えばＺｎ）が活性層内に拡散していることが、本発明者の研究で分かってきた。
【０００５】
この活性層へのｐ型不純物（例えばＺｎ）の拡散は、光導波路の伝播損失を大きくし、利得、雑音指数を劣化させる原因となっている。
そこで、活性層へのｐ型不純物の拡散を抑え、利得、雑音指数の特性劣化が生じないようにしたい。
【課題を解決するための手段】
【０００６】
このため、本半導体素子は、ＩｎＰ基板上に設けられ、活性層を有するメサ構造と、ｐ型不純物をドープした半導体材料からなり、メサ構造の両側を埋め込む第１埋込層と、少なくとも活性層の側面と第１埋込層との間に設けられたＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層とを備え、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層の膜厚が、臨界膜厚よりも薄く、かつ、ｐ型不純物の拡散長よりも厚いことを要件とする。
【０００７】
本半導体素子の製造方法は、ＩｎＰ基板上に、活性層を有するメサ構造を形成し、少なくとも活性層の側面を覆うようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層を形成し、メサ構造の両側を埋め込むように、ｐ型不純物をドープした半導体材料からなる埋込層を形成する工程を含み、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層は、膜厚が、臨界膜厚よりも薄く、かつ、ｐ型不純物の拡散長よりも厚くなるように形成することを要件とする。
【発明の効果】
【０００８】
したがって、本半導体素子及びその製造方法によれば、活性層へのｐ型不純物の拡散を抑えることができ、利得、雑音指数の特性劣化が生じないようにすることができるという利点がある。
【図面の簡単な説明】
【０００９】
【図１】本実施形態にかかる半導体素子の構成を示す模式的断面図である。
【図２】本実施形態にかかる半導体素子を構成するＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層の拡散長及び臨界膜厚を示す図である。
【図３】（Ａ）〜（Ｆ）は、本実施形態にかかる半導体素子の製造方法を説明するための模式的断面図［（Ｂ）〜（Ｆ）は（ｂ）〜（ｆ）のＡ−Ａ′線に沿う断面図］であり、（ｂ）〜（ｆ）は、それぞれ、（Ｂ）〜（Ｆ）に対応する模式的平面図である。
【図４】（Ａ）〜（Ｅ）は、本実施形態にかかる半導体素子の製造方法を説明するための模式的断面図であり、（ａ）〜（ｅ）は、それぞれ、（Ａ）〜（Ｅ）に対応する模式的平面図である。
【図５】本実施形態にかかる半導体素子の効果を示す図である。
【図６】本実施形態にかかる半導体素子の効果を示す図である。
【図７】本実施形態にかかる半導体素子の変形例の構成を示す模式的断面図である。
【図８】（Ａ）〜（Ｃ）は、本実施形態にかかる半導体素子の変形例の製造方法を説明するための模式的断面図［（Ｂ），（Ｃ）は（ｂ），（ｃ）のＡ−Ａ′線に沿う断面図］であり、（ｂ），（ｃ）は、それぞれ、（Ｂ），（Ｃ）に対応する模式的平面図である。
【図９】従来の半導体素子の課題を説明するための模式的断面図である。
【発明を実施するための形態】
【００１０】
以下、図面により、本実施形態にかかる半導体素子及びその製造方法について、図１〜図８を参照しながら説明する。
本実施形態にかかる半導体素子は、半導体レーザや半導体光増幅器（ＳＯＡ；光増幅素子）などの半導体発光素子（半導体光素子）である。また、本半導体素子は、発光領域（光増幅領域）である活性層をメサストライプ状に加工してメサ構造を形成し、このメサ構造を埋め込む埋込構造（電流狭窄構造）として、ｐｎ埋込構造を用いたものである。
【００１１】
具体的には、本半導体素子は、図１に示すように、ＩｎＰ基板１上に、下部クラッド層２、下部ＳＣＨ（Separate Confinement Heterostructure；分離閉じ込めヘテロ構造）層３、活性層４、上部ＳＣＨ層５を有するメサ構造６を備える。なお、ＳＣＨ層は、光ガイド層、光閉じ込め層、バリア層ともいう。
ここでは、ｎ型ＩｎＰ基板１上に、ｎ型ＩｎＰ下部クラッド層２、ｎ型ＩｎＧａＡｓＰ下部ＳＣＨ層３、ＩｎＡｓ量子ドット活性層４、ｎ型ＩｎＧａＡｓＰ上部ＳＣＨ層５を有するメサ構造６を備える。ここで、ＩｎＡｓ量子ドット活性層４は、ＩｎＡｓ量子ドットとＩｎＧａＡｓＰバリア層とからなる。
【００１２】
そして、メサ構造６の両側が、ｐ型不純物（ここではＺｎ）をドープした半導体材料からなる第１埋込層（ｐ型導電性半導体層）７、及び、第１埋込層７上に形成され、ｎ型不純物（ここではＳｉ）をドープした半導体材料からなる第２埋込層（ｎ型導電性半導体層）８によって埋め込まれている。つまり、メサ構造６の両側に、ｐ型導電性半導体層である第１埋込層７、及び、ｎ型導電性半導体層である第２埋込層８が順次形成されている。ここでは、第１埋込層７はｐ型ＩｎＰ層であり、第２埋込層８はｎ型ＩｎＰ層である。
【００１３】
さらに、第２埋込層８及びメサ構造６の上には、ｐ型不純物をドープした半導体材料からなる上部クラッド層（ｐ型導電性半導体層）９が形成されている。ここでは、上部クラッド層９は、ｐ型ＩｎＰ層である。
なお、ｎ型ＩｎＰ基板１の裏面側にはｎ側電極１０が設けられており、ｐ型ＩｎＰ上部クラッド層９上にはｐ側電極１１が設けられている。
【００１４】
特に、本実施形態では、メサ構造６の側面（少なくとも活性層４の側面）と第１埋込層７との間に、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層（半導体薄膜）１２が設けられている。このように、メサ構造６の両脇にＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を挿入することで、活性層４やＳＣＨ層３，５へのｐ型不純物の拡散（Ｚｎ拡散）を抑えることができる。以下、活性層４とＳＣＨ層３，５とを、まとめて活性層３，４，５と呼ぶ。
【００１５】
そして、本実施形態では、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚は、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まる臨界膜厚よりも薄く、かつ、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるｐ型不純物の拡散長（Ｚｎ拡散長）よりも厚くなっている。
ここで、Ｚｎ拡散長は、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２内でＺｎが拡散する領域の長さであり、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まる。Ｚｎ拡散長よりも長い領域では、Ｚｎはほとんど存在していないものと定義する。このため、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚がＺｎ拡散長よりも厚くなっていれば、活性層３，４，５へのＺｎ拡散が抑えられることになる。
【００１６】
本実施形態では、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるＺｎ拡散長は、デバイス構造を試作するのと同じ製造方法で素子構造を形成し、デバイス断面ＳＥＭ（Scanning Electron Microscope）像で、活性層３，４，５においてＺｎ拡散によってｐ型に反転してコントラストが変化した領域を評価することによって求めた。
【００１７】
Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚及びＧａ組成を変化させると、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２と活性層３，４，５との接合面（活性層３，４，５の側面）からｐ型領域の終端までの長さ、即ち、活性層３，４，５内でＺｎが拡散している領域の長さ（活性層３，４，５内でのＺｎ拡散長）が変化する。
ここで、図２中、破線Ａは、活性層３，４，５内へのＺｎの拡散がなくなったときのＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚及びＧａ組成ｘの関係（Ｚｎ拡散長）を示している。
【００１８】
つまり、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成ｘ毎に、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚を変化させ、活性層３，４，５へのＺｎの拡散がなくなったとき、そのときのＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚がＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるＺｎ拡散長に一致することになる。このため、図２中、破線Ａは、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるＺｎ拡散長の変化を示していることになる。
【００１９】
なお、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるＺｎ拡散長に相当するＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚は、活性層３，４，５へのＺｎ拡散を抑えることができる最小膜厚である。
また、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成ｘとＺｎ拡散長ｈ（ｎｍ）との関係は、次式（１）によって表される。
【００２０】
【数１】
2010206082.tif 000003
【００２１】
これは、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成を増加させることで、Ｚｎ拡散が遅くなる傾向があり、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚が薄くても、活性層３，４，５へのＺｎ拡散を抑えることができることを示している。
なお、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２として、ｐ型不純物をドープしたもの（ｐ＋層）、ｎ型不純物をドープしたもの（ｎ＋層）、不純物をドープしていないもの（Ｕｎｄｏｐｅ層）のいずれを用いた場合も同様の効果が得たれた。但し、ここでの不純物濃度は成長時の平面部分における濃度（平板での仕込みの濃度）である。
【００２２】
このため、本実施形態では、上述のように、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるＺｎ拡散長よりも厚くなるように、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の厚さを設定している。
ところで、本実施形態では、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２はＩｎＰに対して格子整合しないため、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚を臨界膜厚よりも薄くしている。
【００２３】
これは、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚を、臨界膜厚以上まで成長させると、転位が発生するからであり、素子寿命の観点から転位の生じていない良好な結晶で素子を作製することが望ましいからである。
ここで、Matthews and Blakesleeの理論に基づいて計算される、ＩｎＰ基板１上のＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の臨界膜厚は、次式（２）によって表される。
【００２４】
【数２】
2010206082.tif 000004
【００２５】
ここで、νはポアソン比（ν＝Ｃ１２／（Ｃ１１＋Ｃ１２）；Ｃ１１，Ｃ１２は弾性スティフネス定数である）、αは界面でのバーガースベクトルと転位線の線分とのなす角（ｃｏｓα＝１／２）、λは滑り面と界面の交差線に垂直な界面内での方向とバーガースベクトルのなす角（ｃｏｓα＝１／２）、ｂ＝ａ／√２（ａ；格子定数）、ｆは格子不整合度（ｆ＝Δａ／ａ）である。
【００２６】
ここで、図２中、実線Ｂは、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成ｘに対する、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の臨界膜厚の変化を示している。
このため、本実施形態では、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚及びＧａ組成ｘを、図２中、破線Ａと実線Ｂとによって囲まれた範囲に設定するようにしている。つまり、本実施形態では、上述のように、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の膜厚を、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まる臨界膜厚よりも薄く、かつ、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるｐ型不純物の拡散長（Ｚｎ拡散長）よりも厚くなるようにしている。
【００２７】
さらに、本実施形態では、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２は、バンドギャップが第１埋込層７のバンドギャップよりも広くなっている。これにより、Ｚｎの拡散が遅くなる。また、キャリア漏れを抑える効果もある。
具体的には、本実施形態では、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２は、Ｉｎ０．８Ｇａ０．２Ｐブロック層とし、活性層３，４，５の側面を覆う部分の膜厚を７．５ｎｍとしている。
【００２８】
次に、本実施形態にかかる半導体素子の製造方法について説明する。
まず、ＩｎＰ基板１上に、活性層３，４，５を有するメサ構造６を形成する（図１参照）。
次いで、少なくとも活性層３，４，５の側面を覆うようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を形成する（図１参照）。
【００２９】
次に、メサ構造６の両側を埋め込むように、ｐ型不純物をドープした半導体材料からなる埋込層（第１埋込層）７を形成する（図１参照）。
特に、本実施形態では、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を形成する工程において、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を、膜厚が、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まる臨界膜厚よりも薄く、かつ、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるｐ型不純物の拡散長よりも厚くなるように形成する。
【００３０】
以下、図３、図４を参照しながら、より具体的に説明する。
まず、図３（Ａ）に示すように、ｎ型ＩｎＰ基板１上に、格子整合するように、例えばＭＯＶＰＥ（Metal Organic Chemical Vapor Deposition；有機金属気相成長）法によって、ｎ型ＩｎＰ下部クラッド層２、ｎ型ＩｎＧａＡｓＰ下部ＳＣＨ層３、ＩｎＡｓ量子ドット活性層４、ｎ型ＩｎＧａＡｓＰ上部ＳＣＨ層５を順に積層させて形成する。なお、ＩｎＡｓ量子ドット活性層４は、ＩｎＡｓ量子ドットとＩｎＧａＡｓＰバリア層とからなる。
【００３１】
次いで、図３（Ｂ），（ｂ）に示すように、ｎ型ＩｎＰ下部クラッド層２に達するまで絶縁膜をマスク（ＳｉＯ２マスク）にしてエッチングすることによってメサストライプ状に加工して、メサ構造６を形成する。
次に、図３（Ｃ），（ｃ）に示すように、メサ構造６の側面及びｎ型ＩｎＰ下部クラッド層２の表面を覆うようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を形成する。
【００３２】
ここで、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の成長条件は、成長温度６００℃、Growth Rate＝１．０μｍ／ｈである。また、原料はトリメチルインジウム、トリエチルガリウム、ホスフィンである。さらに、ドーパントはジメチルジンク又はジエチルジンクである。
これにより、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を、膜厚が、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まる臨界膜厚よりも薄く、かつ、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２のＧａ組成によって決まるｐ型不純物の拡散長よりも厚くなるように形成する。
【００３３】
次いで、図３（Ｃ），（ｃ）に示すように、メサ構造６の両側を埋め込むように、ｐ型ＩｎＰ第１埋込層７、ｎ型ＩｎＰ第２埋込層８を順に形成した後、ＳｉＯ２マスクを除去し、メサ構造６及びｎ型ＩｎＰ第２埋込層８の上にｐ型ＩｎＰ上部クラッド層９を形成する。これにより、ｐｎ埋込構造が形成される。
次に、図３（Ｄ），（ｄ）に示すように、素子分離溝１３を形成する。
【００３４】
次いで、図３（Ｅ），（ｅ）に示すように、表面全体にパッシベーション膜１４を形成する。
次に、図３（Ｆ），（ｆ）に示すように、メサ構造６の上方のパッシベーション膜１４の一部をエッチングによって除去して開口部１５を形成した後、図４（Ａ），（ａ）に示すように、ｐ側電極１１（配線を含む）を構成するバリアメタル１６を蒸着する。
【００３５】
次いで、図４（Ｂ），（ｂ）に示すように、レジスト１７を塗布し、ｐ側電極１１（配線を含む）を構成するメタル１８をめっきする領域が開口部となるようにパターニングする。そして、図４（Ｃ），（ｃ）に示すように、ｐ側電極１１（配線を含む）を構成するメタル１８をめっきする。
次に、図４（Ｄ），（ｄ）に示すように、レジスト１７を除去した後、バリアメタル１６のｐ側電極１１（配線を含む）として不要な部分をドライエッチングによって除去する。
【００３６】
これにより、バリアメタル１６及びメタル１８によってｐ側電極１１（配線を含む）が形成される。
そして、図４（Ｅ），（ｅ）に示すように、ｎ型ＩｎＰ基板１の裏面側にメタルを蒸着してｎ側電極１０を形成する。
このようにして、本実施形態にかかる半導体素子が製造される。
【００３７】
したがって、本実施形態にかかる半導体素子及びその製造方法によれば、活性層３，４，５へのｐ型不純物の拡散を抑えることができ、利得、雑音指数の特性劣化が生じないようにすることができるという利点がある。
このような効果が得られることを確認すべく、図１に示すような構造のｐｎ埋込型ＳＯＡを試作した。つまり、ＩｎＰ基板１上に形成されたメサ構造６の側面（活性層３，４，５の側面）を覆うように薄膜のＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２の形成したｐｎ埋込型ＳＯＡを試作した。
【００３８】
ここでは、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２は、Ｉｎ０．８Ｇａ０．２Ｐブロック層とし、膜厚を７ｎｍとした。
ここで、図５、図６は、このようにして試作したｐｎ埋込型ＳＯＡの利得特性、雑音指数を示している。なお、図５、図６中、実線Ａは、本実施形態のｐｎ埋込型ＳＯＡの利得特性、雑音指数を示しており、実線Ｂは、ブロック層を有しない同一構造のｐｎ埋込型ＳＯＡの利得特性、雑音指数を示している。
【００３９】
図５、図６に示すように、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を挿入した構造では、利得特性、雑音指数が改善し、１３５０ｎｍから１６２０ｎｍのほぼ全波長で利得が３ｄＢ増加し、雑音指数が１ｄＢ減少していることがわかる。これは、活性層３，４，５，へのＺｎ拡散が抑えられ、光導波路の損失が小さくなったためである。この結果、利得の増加と雑音指数の減少という良好な結果が同時に得られた。
【００４０】
なお、上述の実施形態では、メサ構造６の側面及びｎ型ＩｎＰ下部クラッド層２の表面を覆うようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を形成しているが、これに限られるものではない。
例えば、メサ構造６を形成した後、図７に示すように、表面全体を覆うようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２，１２Ａを形成しても良い。つまり、メサ構造６の上面も覆われるようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２，１２Ａを形成しても良い。この場合、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２，１２Ａは、メサ構造６の上面と上部クラッド層９との間にも設けられることになる。これにより、上部クラッド層９から活性層３，４，５へのＺｎ拡散を抑えることができる。また、高電流時の上部クラッド層９へのキャリア漏れを抑えることができる。
【００４１】
具体的には、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２，１２ＡはＩｎ０．８Ｇａ０．２Ｐブロック層とし、活性層３，４，５の側面を覆う部分の膜厚を７．５ｎｍとし、活性層３，４，５と上部クラッド層９の間の膜厚を１０ｎｍとすれば良い。
このような構成にする場合、上述の実施形態における製造方法において、ＩｎＡｓ量子ドット活性層４上にｎ型ＩｎＧａＡｓＰ上部ＳＣＨ層５を形成した後、図８（Ａ）に示すように、Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２Ａを形成すれば良い。そして、図８（Ｂ），（ｂ）に示すように、ｎ型ＩｎＰ下部クラッド層２に達するまでエッチングすることによってメサストライプ状に加工して、メサ構造６を形成した後、図８（Ｃ），（ｃ）に示すように、メサ構造６の側面及びｎ型ＩｎＰ下部クラッド層２の表面を覆うようにＩｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層１２を形成すれば良い。なお、その後の工程は上述の実施形態における製造方法と同様である。
【００４２】
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【符号の説明】
【００４３】
１  ｎ型ＩｎＰ基板
２  ｎ型ＩｎＰ下部クラッド層
３  ｎ型ＩｎＧａＡｓＰ下部ＳＣＨ層
４  ＩｎＡｓ量子ドット活性層
５  ｎ型ＩｎＧａＡｓＰ上部ＳＣＨ層
６  メサ構造
７  第１埋込層（ｐ型導電性半導体層）
８  第２埋込層（ｎ型導電性半導体層）
９  上部クラッド層（ｐ型導電性半導体層）
１０  ｎ側電極
１１  ｐ側電極
１２，１２Ａ  Ｉｎ１−ｘＧａｘＰ（０＜ｘ≦１）ブロック層
１３  素子分離溝
１４  パッシベーション膜
１５  開口部
１６  バリアメタル
１７  レジスト
１８  メタル
【図１】
2010206082.tif 000006
【図２】
2010206082.tif 000007
【図３】
2010206082.tif 000008
【図４】
2010206082.tif 000009
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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