(57)【要約】【課題】差動増幅回路の立上げ出力と立下げ出力時の出力波形の対称性を改善する。【解決手段】差動増幅回路１００の入力段１１０は、ゲートがＩＮＭに接続されたＭチャンネルＭＯＳトランジスタＭＮ１と、ゲートがＩＮＰに接続されたＭチャンネルＭＯＳトランジスタＭＮ２とがソースが互いに接続されてなる差動対と、ＭＮ１とＭＮ２のソースに接続された定電流源ＩＳ１と、ＭＮ１とＭＮ２のソースに接続された可変電流源ＩＳ２とを有する。中間段４２と出力段４３からなる後段処理回路は、位相補償容量Ｃ１を有し、定電流源ＩＳ１を介して位相補償容量Ｃ１を充放電させることにより差動入力の変動に追従した出力を行う。可変電流源ＩＳ２は、差動入力の変動が差動対のソースの寄生容量を放電させる状況になったことを条件にオンして寄生容量の放電のための電流を供する。【選択図】図１
2010041374.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子と第２の入力端子を介して差動入力する入力回路と、
該入力回路により入力された前記差動入力に応じた出力を行う後段処理回路とを備えた差動増幅回路において、
前記入力回路は、
ゲートが前記第１の入力端子に接続された第１のトランジスタと、ゲートが前記第２の入力端子に接続された第２のトランジスタとがソースが互いに接続されてなる差動対と、
前記第１のトランジスタと前記第２のトランジスタのソースに接続された定電流源と、
前記第１のトランジスタと前記第２のトランジスタのソースに接続された可変電流源とを有し、
前記後段処理回路は、位相補償容量を有し、前記定電流源を介して該位相補償容量を充放電させることにより前記差動入力の変動に追従した出力を行うものであり、
前記入力回路の前記可変電流源は、前記差動入力の変動が前記差動対のソースの寄生容量を充電または放電させる状況になったことを条件にオンして前記寄生容量の充電または放電のための電流を供することを特徴とする差動増幅回路。
【請求項２】
前記第１のトランジスタと前記第２のトランジスタはＮチャンネルＭＯＳトランジスタであり、
前記後段処理回路は、前記第２の入力端子の電位が前記第１の入力端子の電位より高い電位に変動したときに、前記定電流源を介して前記位相補償容量を放電させることにより立上げ出力する一方、前記第２の入力端子の電位が前記第１の入力端子の電位より低い電位に変動したときに、前記定電流源を介して前記位相補償容量を充電させることにより立下げ出力し、
前記可変電流源は、前記第２の入力端子の電位が前記第１の入力端子の電位より低い電位に変動したことを条件にオンして前記差動対のソースの寄生容量を放電させる電流を供することを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記可変電流源は、ソースが前記第２のトランジスタのソースに接続され、ゲートが前記第２の入力端子に接続され、ドレインが低電位側電源に接続されたＰチャンネルＭＯＳトランジスタを有することを特徴とする請求項２に記載の差動増幅回路。
【請求項４】
前記可変電流源は、ドレインが互いに接続されたＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを有し、
前記ＰチャンネルＭＯＳトランジスタは、ソースが前記第２のトランジスタのソースに接続され、ゲートが前記第２の入力端子に接続され、
前記ＮチャンネルＭＯＳトランジスタは、ソースが低電位側電源に接続され、ゲートがバイアス電圧に接続されていることを特徴とする請求項２に記載の差動増幅回路。
【請求項５】
前記第１のトランジスタと前記第２のトランジスタはＰチャンネルＭＯＳトランジスタであり、
前記後段処理回路は、前記第２の入力端子の電位が前記第１の入力端子の電位より高い電位に変動したときに、前記定電流源を介して前記位相補償容量を放電させることにより立上げ出力する一方、前記第２の入力端子の電位が前記第１の入力端子の電位より低い電位に変動したときに、前記定電流源を介して前記位相補償容量を充電させることにより立下げ出力し、
前記可変電流源は、前記第２の入力端子の電位が前記第１の入力端子の電位より高い電位に変動したことを条件にオンして前記差動対のソースの寄生容量を充電させる電流を供することを特徴とする請求項１に記載の差動増幅回路。
【請求項６】
前記可変電流源は、ソースが前記第２のトランジスタのソースに接続され、ゲートが前記第２の入力端子に接続され、ドレインが高電位側電源に接続されたＮチャンネルＭＯＳトランジスタを有することを特徴とする請求項５に記載の差動増幅回路。
【請求項７】
前記可変電流源は、ドレインが互いに接続されたＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを有し、
前記ＮチャンネルＭＯＳトランジスタは、ソースが前記第２のトランジスタのソースに接続され、ゲートが前記第２の入力端子に接続され、
前記ＰチャンネルＭＯＳトランジスタは、ソースが高電位側電源に接続され、ゲートがバイアス電圧に接続されていることを特徴とする請求項５に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関し、特に液晶表示パネルのソースドライバに用いられる差動増幅回路に関する。
【背景技術】
【０００２】
ＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｅｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：ＴＦＴ方式の液晶表示パネル）と、ＴＦＴ−ＬＣＤの上側に配置されるソースドライバと、ＴＦＴ−ＬＣＤの側面に配置されるゲートドライバとを備えたアクティブマトリクス型液晶表示装置が知られている。このような液晶装置において、画素の容量負荷を駆動するための差動増幅回路は、ソースドライバに応用されている。
【０００３】
ＴＦＴ−ＬＣＤにおいて、直流電圧印加による焼きつきを防ぐために交流駆動が行われている。ＬＣＤの交流駆動は、コモンレベルを中心に書込み極性をフレームやライン毎に反転させる駆動方式であり、「フレーム反転」、「ゲートライン反転」、「ドレインライン反転」、「ドット反転」などの複数の種類がある。「フレーム反転」は、フレーム毎に書込み極性が反転する方式であり、「ゲートライン反転」は、フレーム内では走査線方向の書込みが同極性でＮ（Ｎ：２以上の整数）ライン毎に極性が反転し、さらにフレーム毎に書込み極性が反転する方式である。「ドレインライン反転」は、フレーム内ではデータ線方向の書込みが同極性でフレーム毎に極性が反転する方式である。また、「ドット反転」は、フレーム内では相隣する画素の書込み極性が反転し、さらにフレーム毎に極性が反転する方式である。
【０００４】
図８は、液晶表示装置におけるソースドライバ１０と、ＴＦＴ−ＬＣＤ（以下単にＬＣＤともいう）２０を示す。ソースドライバ１０は、所定ビット数例えば８ビットのディジタル表示信号Ｒ、Ｇ、Ｂを取りこむデータレジスタ１１と、ストローブ信号ＳＴに同期してディジタル表示信号をラッチするラッチ回路１２と、並列Ｎ（Ｎ：２以上の整数）段のディジタル／アナログ変換器からなるＤ／Ａコンバータ１３と、液晶の特性に合されたガンマ変換特性を有する液晶階調電圧発生回路１４と、Ｄ／Ａコンバータ１３からの電圧をバッファリングするＮ個の電圧フォロワ１５（電圧フォロワ１５＿１〜電圧フォロワ１５＿Ｎ）とを備える。
【０００５】
ＬＣＤ２０は、ＴＦＴ１６（ＴＦＴ１６＿１〜ＴＦＴ１６＿Ｎ）と、画素容量１７（画素容量１７＿１〜画素容量１７＿Ｎ）を有する。ＴＦＴ１６は、データ線と走査線の交差部に設けられ、ゲートが走査線に接続され、ソースがデータ線に接続されている。画素容量１７は、一端がＴＦＴ１６のドレインに接続され、他端がＣＯＭ端子に接続されている。説明上の便宜のため、図８ではＬＣＤ２０について１ライン分の構成のみを示しているが、実際のＬＣＤには、図８に示すＴＦＴ１６がＭ（Ｍ：２以上の整数）ライン分設けられている。
【０００６】
液晶表示装置の動作時に、図示しないゲートドライバは、各ラインのＴＦＴのゲートを順次駆動していく。
【０００７】
Ｄ／Ａコンバータ１３は、ラッチ回路１２からのディジタル表示信号をＤ／Ａ変換して得た電圧をＮ個の電圧フォロワ１５＿１〜電圧フォロワ１５＿Ｎにそれぞれ供する。電圧フォロワ１５＿１〜電圧フォロワ１５＿Ｎは、差動増幅回路であり、Ｄ／Ａコンバータ１３から供された電圧を差動増幅してＴＦＴ１６＿１〜ＴＦＴ１６＿Ｎを介して画素容量１７＿１〜画素容量１７＿Ｎに印加する。
【０００８】
液晶階調電圧発生回路１４は、基準電圧を発生してＤ／Ａコンバータ１３に供する。Ｄ／Ａコンバータ１３は、図示しないＲＯＭスイッチなどで構成されたデコーダにより基準電圧を選択する。
【０００９】
液晶階調電圧発生回路１４は、たとえば抵抗ラダー回路を備えており、各基準電圧点のインピーダンスを下げるために、または基準電圧を調整するために、電圧フォロワで駆動するようになっている。
【００１０】
一般的にＬＣＤの画素への書込みはＬＣＤのソースドライバの出力回路である差動増幅回路（図８に示す例では電圧フォロワ１５）により行われる。図９は、特許文献１の図１０に該当し、特許文献１に開示された差動増幅回路を示す。なお、以下の説明において、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを単にＰトランジスタとＮトランジスタという。
【００１１】
図９に示す差動増幅回路は、電源電圧の１／２以上の階調電圧を駆動するための高電圧用差動増幅回路である。この差動増幅回路において、差動段は、高電位側電源となる電源２の電圧の１／２以上電源２の電圧以下の電圧を入力できるＮトランジスタ差動対（ＮＭ６１とＮＭ６２）を備える。なお、低電位側電源となる電源１の電圧以上電源２の１／２以下の電圧を入力する場合はＰトランジスタ差動対を備える差動増幅回路を用いればよい。
【００１２】
図９に示すように、ＮＭ６１とＮＭ６２はソースが接続され、ＮＭ６１のゲートは−入力端子と接続され、ＮＭ６２のゲートは＋入力端子と接続されている。Ｎトランジスタ差動対と電源１との間にＮトランジスタＮＭ６３が接続されている。ＮＭ６３は、ソースが電源１に接続され、ドレインがＮＭ６１とＮＭ６２のソースに接続され、ゲートが定電圧源端子バイアス３に接続され、入力段の定電流源として機能する。
【００１３】
ＰトランジスタＰＭ５３とＰＭ５４は、ソースが電源２に接続されている。ＰＭ５３のゲートとドレイン、およびＰＭ５４のゲートはＮＭ６１のドレインに接続され、ＰＭ５４のドレインは、ＮＭ６２のドレインに接続されている。
【００１４】
ＰトランジスタＰＭ５５は、ソースが電源２に接続され、ゲートがＰＭ５４とＮＭ６２のドレインに接続されている。ＰＭ５５のドレインと電源１との間にＮトランジスタＮＭ６４が接続されている。ＮＭ６４は、ソースが電源１に接続され、ドレインがＰＭ５５のドレインに接続され、ゲートが定電圧源端子バイアス３に接続され、出力段の定電流源として機能する。
【００１５】
ＰＭ５５のドレインは位相補償容量Ｃの一端と接続されている。この位相補償容量Ｃは、他端とＰＭ５５のゲート間に、ゲートが定電圧源端子バイアス４に接続されソースがＰＭ５４のドレインに接続されたＰトランジスタＰＭ５６が接続されており、零点抵抗の役割を果している。
【００１６】
図９に示す差動増幅回路を電圧フォロワ接続した場合の動作を説明する。電圧フォロワ接続とは差動増幅回路の−入力端子と出力端子を接続することを言う。電圧フォロワ構成となった差動増幅回路は高入力インピーダンス、低出力インピーダンスの増幅回路となり、＋入力端子に入力される電圧をそのまま出力端子に出力する。
＋入力端子と出力端子の電位が同一である場合は、ＮＭ６１とＮＭ６２のドレインには、入力段のＮトランジスタＮＭ６３に流れるドレイン電流の半分の電流がそれぞれ流れる。
【００１７】
＋入力端子の電位が出力端子の電位より高い電位へ変動した場合、ＮＭ６２には入力段ＮトランジスタＮＭ６３に流れるドレイン電流が流れ、ＮＭ６１に流れる電流がゼロとなる。そのため、ＰＭ５３とＰＭ５４に流れる電流もゼロとなる。この場合、ＰＭ５４の電流とＮＭ６２の電流の差分により位相補償容量Ｃは放電され、ＰＭ５５のゲート電位は下げられ、ＰＭ５５の電流により出力負荷容量が充電され出力端子の電位は＋入力端子の電位に追従して高電位に変動し、差動増幅回路は立上げ出力する。
【００１８】
＋入力端子の電位が出力端子の電位より低い電位へ変動した場合、ＮＭ６２に流れる電流がゼロとなり、ＮＭ６１には入力段のＮトランジスタＮＭ６３に流れるドレイン電流が流れる。そのため、ＰＭ５３とＰＭ５４にも入力段のＮトランジスタＮＭ６３に流れるドレイン電流が流れる。この場合、ＰＭ５４の電流とＮＭ６２の電流の差分により位相補償容量Ｃは充電され、ＰＭ５５のゲート電位は上げられ、出力段のＮトランジスタＮＭ６４の電流により出力負荷容量が放電され出力端子の電位は＋入力端子の電位に追従して低電位に変動し、差動増幅回路は立下げ出力する。
【００１９】
このように、出力端子の電位は＋入力端子の電位変動に追従し、立上げスピードは入力段の定電流源ＮＭ６３と位相補償容量ＣとＰＭ５５の電流能力で決まり、立下げスピードは入力段の定電流源ＮＭ６３と位相補償容量Ｃと出力段の定電流源ＮＭ６４の電流能力で決まる。
【００２０】
図１０は、差動増幅回路の別の例を示す。図１０に示す差動増幅回路も、電源電圧の１／２以上の階調電圧を駆動するための高電圧用駆動増幅回路である。この差動増幅回路において、差動段は、高電位側電源となるＶＤＤの１／２以上ＶＤＤ以下の電圧を入力できるＮトランジスタ差動対（ＭＮ１とＭＮ２）を備える。なお、低電位側電源となるＶＳＳの電圧以上ＶＤＤの電圧の１／２以下の電圧を入力する場合はＰトランジスタ差動対を備える差動増幅回路を用いればよい。なお、以下の説明および図示において、「＋入力端子」を「ＩＮＰ」で表記し、「−入力端子」を「ＩＮＭ」で表記する。
【００２１】
図１０に示すように、入力段におけるＭＮ１とＭＮ２はソースが互いに接続され、ＭＮ１のゲートは入力端子ＩＮＭと接続され、ＭＮ２のゲートは入力端子ＩＮＰと接続されている。Ｎトランジスタ差動対とＶＳＳとの間にＮトランジスタＭＮ１０が接続されている。ＭＮ１０は、ソースがＶＳＳに接続され、ドレインがＭＮ１とＭＮ２のソースに接続され、ゲートが定電圧源端子ＢＮ１に接続され、入力段の定電流源として機能する。
【００２２】
中間段に位置するＰトランジスタＭＰ３とＭＰ４は、ソースがＶＤＤに接続されている。ＭＰ３のゲートとドレイン、およびＭＰ４のゲートはＭＮ１のドレインに接続され、ＭＰ４のドレインは、ＭＮ２のドレインに接続されている。
【００２３】
ＰトランジスタＭＰ７は、ソースがＶＤＤに接続され、ゲートが定電圧源端子ＢＰ３に接続され、ドレインがＭＰ４とＭＮ２のドレインに接続されている。ＰトランジスタＭＰ８は、ソースがＭＰ７のドレインに接続され、ゲートが定電圧源端子ＢＰ４に接続され、ドレインがＮトランジスタＭＮ７のドレインに接続されている。ＮトランジスタＭＮ８は、ソースがＭＮ７のドレインに接続され、ゲートが定電圧源端子ＢＮ４に接続され、ドレインがＭＰ７のドレインに接続されている。
【００２４】
出力段に位置するＰトランジスタＭＰ９は、ソースがＶＤＤに接続され、ゲートがＭＰ７のドレインに接続されている。ＮトランジスタＭＮ９は、ソースがＶＳＳに接続され、ゲートがＭＮ７のドレインに接続されている。ＭＰ９とＭＮ９のドレインは接続され出力端子ＯＵＴになる。
【００２５】
また、ＭＰ９のドレインには位相補償容量Ｃ１の一端が接続されている。位相補償容量Ｃ１の他端は、ＭＰ７のドレインおよびＭＰ９のゲートに接続されている。
【００２６】
図１０に示す差動増幅回路を電圧フォロワ接続した場合の動作を説明する。
入力端子ＩＮＰと出力端子ＯＵＴの電位が同一である場合は、ＭＮ１とＭＮ２には、入力段のＮトランジスタＭＮ１０に流れるドレイン電流の半分の電流がそれぞれ流れる。
【００２７】
入力端子ＩＮＰの電位が出力端子ＯＵＴの電位より高い電位へ変動した場合、ＭＮ２にはＭＮ１０に流れるドレイン電流が流れ、ＭＮ１に流れる電流がゼロとなる。そのため、ＭＰ３とＭＰ４に流れる電流もゼロとなる。この場合、ＭＰ４の電流とＭＮ２の電流の差分により位相補償容量Ｃ１は放電され、ＭＰ９のゲート電位は下げられ、ＭＰ９の電流により出力負荷容量が充電され出力端子ＯＵＴの電位は入力端子ＩＮＰの電位に追従して高電位に変動する。
【００２８】
入力端子ＩＮＰの電位が出力端子ＯＵＴの電位より低い電位へ変動した場合、ＭＮ２に流れる電流がゼロとなり、ＭＮ１にはＭＮ１０に流れるドレイン電流が流れる。そのため、ＭＰ３とＭＰ４にもＭＭ１０に流れるドレイン電流が流れる。この場合、ＭＰ４の電流とＭＮ２の電流の差分により位相補償容量Ｃ１は充電され、ＭＰ９のゲート電位は上げられる。ＭＰ９のゲート電位が上がることによりＭＰ８のＶＧＳが開くため、ＭＰ７のドレイン電流は、ＭＮ８よりＭＰ８のほうに多く流れる。これによりＭＮ８に流れる電流が減少し、ＭＮ８のＶＧＳが閉じ、ＭＮ９のゲート電位が上げられる。そして、ＭＮ９の電流により出力負荷容量が放電され出力端子ＯＵＴの電位は入力端子ＩＮＰの電位に追従して低電位に変動する。
【００２９】
このように、出力端子ＯＵＴの電位は入力端子ＩＮＰの電位変動に追従し、立上げスピードは入力段の定電流源ＭＮ１０と位相補償容量Ｃ１とＭＰ９の電流能力で決まり、立下げスピードは入力段の定電流源ＭＮ１０と位相補償容量Ｃ１とＭＮ９の電流能力で決まる。
【特許文献１】特許第３５５００１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
ここで図９と図１０の差動増幅回路の充放電スピードについて考える。
【００３１】
前述したように、図９の差動増幅回路では、出力端子の電位は＋入力端子の電位変動に追従し、立上げスピードは入力段の定電流源ＮＭ６３と位相補償容量ＣとＰＭ５５の電流能力で決まり、立下げスピードは入力段の定電流源ＮＭ６３と位相補償容量Ｃと出力段の定電流源ＮＭ６４の電流能力で決まる。
【００３２】
ＭＯＳトランジスタのドレイン電流について、ドレイン電流はドレイン電圧にほぼ比例して増加する３極管領域（非飽和領域）と、ドレイン電圧が増加してもドレイン電流はほとんど変化しない５極管領域（飽和領域）とに分けられる。３極管領域と５極管領域のドレイン電流の近似式はそれぞれ式（１）と式（２）である。以下において、ドレイン電流、ゲート・ソース間電圧、ドレイン・ソース間電圧、ゲート幅、ゲート長をそれぞれ「Ｉｄ」、「ＶＧＳ」、「ＶＤＳ」、「Ｗ」、「Ｌ」で表記する。
【数１】
2010041374.tif 000003
【数２】
2010041374.tif 000004
【００３３】
式（１）と式（２）から分かるように、ＭＯＳトランジスタのドレイン電流は、ゲート・ソース間電圧に依存する。
【００３４】
図９に示す差動増幅回路において、駆動している負荷状態によってＰＭ５５のゲート・ソース間電圧が異なるため、立ち上げのスピードを決める１つの要素であるＰＭ５５の電流能力は、負荷状態によって異なる。一方、出力段の定電流源ＮＭ６４のゲート・ソース間電圧が一定であるであるため、立下げのスピードを決める１つの要素であるＮＭ６４の電流能力は負荷状態によらず一定である。
【００３５】
すなわち、図９に示す差動増幅回路は、立上げのスピードは負荷状態に依存する一方、立下げのスピードは負荷状態に依存しない。したがって、この差動増幅回路では、立上げのスピードと立下げのスピードが異なり、負荷駆動出力波形が非対称になってしまう恐れがある。
【００３６】
図１０に示す差動増幅回路では、出力端子ＯＵＴの電位は入力端子ＩＮＰの電位変動に追従し、立上げスピードは入力段の定電流源ＭＮ１０と位相補償容量Ｃ１とＭＰ９の電流能力で決まり、立下げスピードは入力段の定電流源ＭＮ１０と位相補償容量Ｃ１とＭＮ９の電流能力で決まる。図１０の差動増幅回路がＭＰ９とＭＮ９のプッシュ・プルで出力負荷容量を駆動するため、図９に示す差動増幅回路と比べ、立上げと立下げの対称性はとりやすい。しかし、入力段の差動対のソースに寄生容量が付加されており、この寄生容量は、差動増幅回路のスルーレートに影響を及ぼすため、差動増幅回路の立上げのスピードと立ち下げのスピードが異なってしまい、負荷駆動出力波形が非対称になる恐れがある。これについて詳細に説明する。
【００３７】
図１０に示す差動増幅回路の立上げ時のスルーレートは下記のように決定される。
高さがＶｉｐ、時間ｔ１のパルス波形を入力したとすると、この期間において、位相補償容量Ｃ１に流れる電流は、入力段の定電流源の電流２Ｉ１と、差動対のソースの寄生容量（ソースＴａｉｌ容量）Ｃｓに流れる電流ｉｓの和（２Ｉ１＋ｉｓ）となる。このとき、差動増幅回路の出力電圧ｖｏ（ｔ）は、下記の式（３）により示すようになる。
【数３】
2010041374.tif 000005
【００３８】
また、このときＭＮ１がＯＮしているため、ＭＮ１はソースフォロワとして機能し、そのゲートに入力された波形ｖｉｎ（ｔ）とソースの波形はほぼ同一になる。従って、寄生容量Ｃｓに流れる電流ｉｓ（ｔ）は下記の式（４）により示すようになる。
【数４】
2010041374.tif 000006
【００３９】
式（３）と式（４）から下記の式（５）、式（６）を得ることができる。
【数５】
2010041374.tif 000007
【数６】
2010041374.tif 000008
【００４０】
式（６）から分かるように、差動増幅回路が立上げ出力するときに、最初（ｔ＝０）に「ＣｓＶｉｐ／Ｃ１」の「飛び」があり、その後、スルーレートは、入力段の定電流源の電流と負荷容量Ｃ１で決まる「２Ｉ１／Ｃ１」になる。
【００４１】
また、図１０に示す差動増幅回路の立下げ時のスルーレートは下記のように決定される。
立下げの場合、ＭＮ１がオフしＭＮ２がオンする。この状態では、ＭＮ２はソースフォロワとして機能し、そのゲートでの信号波形とソースでの信号波形はほぼ同一になる。従って、寄生容量Ｃｓに流れる電流ｉｓ（ｔ）は下記の式（４）により示すようになる。ＣｓとＣ１に流れる電流をそれぞれｉｓとｉｃにすると、下記の式（７）が成り立つ。
【数７】
2010041374.tif 000009
【００４２】
また、このとき、負荷容量Ｃ１に流れる電流ｉｃはＭＮ２に流れる電流と同じく「２Ｉ１−ｉｓ」となるので、下記の式（８）を得ることができる。
【数８】
2010041374.tif 000010
【００４３】
式（７）と式（８）から下記の式（９）を導き出すことができる。
【数９】
2010041374.tif 000011
【００４４】
式（９）から分かるように、図１０に示す差動増幅回路が立下げ出力するときに、スルーレートは、入力段の定電流源の電流と負荷容量Ｃ１と差動対のソースの寄生容量Ｃｓで決まる。
【００４５】
このように、入力段においてＮトランジスタ差動対を有する図１０の差動増幅回路では、立上げ時の最初において「ＣｓＶｉｐ／Ｃ１」の「飛び」があり、その後のスルーレートは入力段の定電流源の電流と負荷容量Ｃ１で決まる「２Ｉ１／Ｃ１」になる。その一方、立下げ時では、スルーレートは「２Ｉ１／（Ｃｓ＋Ｃ１）」となる。そのため、立上げ時と立下げ時におけるスルーレートが異なり、立上げ／立下げの出力波形が非対称である。
【００４６】
図１０に示す差動増幅回路は、入力段の差動対をＮトランジスタにより構成された例である。入力段の差動対をＰトランジスタで構成した場合差動増幅回路の場合には、立下げの最初に「ＣｓＶｉｐ／Ｃ１」の「飛び」があり、その後スルーレートは「２Ｉ１／Ｃ１」になる。その一方、立上げ時ではスルーレートは「２Ｉ１／（Ｃｓ＋Ｃ１）」となる。そのため、図１０に示す差動増幅回路と同様に、立上げ時と立下げ時におけるスルーレートが異なり、立上げ／立下げの出力波形が非対称である。
【００４７】
ＴＦＴ−ＬＣＤの画素をある階調に書き込むとき、該画素の直前の階調電位によってソースドライバにおける差動増幅回路の動作が異なる。直前の階調電位が今回書き込む階調電位より低い場合には、差動増幅回路は画素容量の充電（立上げ）動作をする一方、直前の階調電位が今回書き込む階調電位より高い場合には、差動増幅回路は画素容量の放電（立下げ）動作をする。
【００４８】
前述した差動増幅回路をソースドライバに用いる場合、差動増幅回路の充電スピードと放電スピードが異なるため負荷駆動出力波形が異り、同じ階調を書き込むときに、立上げと立下げの場合では画素の書込み電位が異なってしまう。そのため、入力データが同じ階調を示しているにもかかわらず、異なった色が表示されるなど、表示に悪影響を与える。このように、差動増幅回路の立上げ／立下げスピードひいては負荷駆動出力波形の対称性の優劣はＬＣＤのソースドライバの性能を表す指標の１つであり、この対称性を保つことは重要な課題である。
【課題を解決するための手段】
【００４９】
本発明の一つの態様は、差動増幅回路である。この差動増幅回路は、第１の入力端子と第２の入力端子を介して差動入力する入力回路と、該入力回路により入力された差動入力に応じた出力を行う後段処理回路とを備える。入力回路は、ゲートが第１の入力端子に接続された第１のトランジスタと、ゲートが第２の入力端子に接続された第２のトランジスタとがソースが互いに接続されてなる差動対と、第１のトランジスタと第２のトランジスタのソースに接続された定電流源と、第１のトランジスタと第２のトランジスタのソースに接続された可変電流源とを有する。後段処理回路は、位相補償容量を有し、入力回路の定電流源を介して該位相補償容量を充放電させることにより差動入力の変動に追従した出力を行う。入力回路の可変電流源は、差動入力の変動が差動対のソースの寄生容量を充電または放電させる状況になったことを条件にオンして寄生容量の充電または放電のための電流を供する。
【００５０】
なお、上記態様の差動増幅回路を方法やシステム、装置として表現したものも、本発明の態様として有効である。
【発明の効果】
【００５１】
本発明にかかる技術によれば、差動増幅回路の立ち上げと立下げの出力波形の対称性を改善することができる。
【発明を実施するための最良の形態】
【００５２】
本発明の具体的な実施の形態を説明する前に、まず図１０に示す差動増幅回路と比較しながら本発明の原理について説明する。
図１１は、図１０に示す差動増幅回路の模式図である。この差動増幅回路は、入力段４１と、中間段４２と、出力段４３とを有する。入力段４１では、ＮトランジスタＭＮ１とＭＮ２はソースが接続されＮトランジスタ差動対を構成する。Ｎトランジスタ差動対とＶＳＳ間に定電流源ＩＳ１が接続されている。ＭＮ１とＭＮ２のゲートにはそれぞれ入力端子ＩＮＭとＩＮＰが接続され、ＭＮ１とＭＮ２のドレインは接続され入力段４１の出力端子として機能する。中間段４２は、入力が入力段４１の出力（ＭＮ１とＭＮ２のドレイン）に接続され、出力が出力段４３の入力に接続されＩ−Ｖ変換またはＩ−Ｉ変換を行う。出力段４３は、入力が中間段４２の出力に接続され、出力が出力端子ＯＵＴに接続されＶ−Ｖ変換またはＩ−Ｖ変換を行う。
【００５３】
前述したように、この差動増幅回路は、立上げ時には、定電流源ＩＳ１の電流によりＭＮ２を介して位相補償容量Ｃ１の放電を行う一方、立下げ時には、定電流源ＩＳ１の電流を用いて、ＭＮ１を介して位相補償容量Ｃ１の充電をすると共に、Ｎトランジスタ差動対のソースの寄生容量の放電も行う。そのため、立下げ時のスルーレートが立上げ時より遅くなってしまう。
【００５４】
図１は、本発明の原理に基づく差動増幅回路１００の模式図を示す。差動増幅回路１００は、入力段１１０と、中間段４２と、出力段４３とを有する。なお、図１において、図１０のものと同じ機能を有する構成要素について同じ符号を付与すると共に、それらの詳細な説明を省略する。
【００５５】
入力段１１０は、図１０に示す差動増幅回路の入力段４１の各構成要素以外に、Ｎトランジスタ差動対のＭＮ２とＶＳＳの間に、ＩＮＰに入力される信号により制御される可変電流源ＩＳ２を有する。
【００５６】
差動増幅回路１００の動作状態は、入力電圧（入力端子ＩＮＰおよびＩＮＭの電圧）によって以下の３つに分けられる。
【００５７】
ＩＮＰとＩＮＭの電位が等しい場合、可変電流源ＩＳ２の電流がゼロであり、ＭＮ１とＭＮ２には定電流源ＩＳ１の電流の１／２がそれぞれ流れる。
【００５８】
ＩＮＰの電位がＩＮＭの電位より高い電位に変動するすなわち差動増幅回路が立上げ出力する場合、可変電流源ＩＳ２の電流がゼロであり、ＭＮ２には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ１には電流が流れない。このとき、図１１に示す差動増幅回路と同じように、定電流源ＩＳ１の電流によりＭＮ２を介して位相補償容量Ｃ１が放電される。
【００５９】
ＩＮＰがＩＮＭの電位より低い電位に変動するすなわち差動増幅回路が立下げ出力する場合、ＭＮ１には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ２には電流が流れない。また、可変電流源ＩＳ２から電流が流れる。そのため、定電流源ＩＳ１の電流によりＭＮ１を介して位相補償容量Ｃ１が充電されと共に、可変電流源ＩＳ２の電流によりＮトランジスタ差動対のソースの寄生容量も放電される。
【００６０】
すなわち、図１に示す差動増幅回路１００によれば、立下げ時において、Ｎトランジスタ差動対のソースの寄生容量の放電に可変電流源ＩＳ２の電流を用いるため、位相補償容量Ｃ１の充電に使用する定電流源ＩＳ１の電流を、Ｎトランジスタ差動対のソースの寄生容量の放電に分けることを回避できる。その結果、差動増幅回路１００の立下げ時のスルーレートの低下を抑制することができ、立上げ／立下げ時の出力波形の対称性を改善することができる。
【００６１】
図２は、可変電流源ＩＳ２の具体例を示す。図２に示す可変電流源ＩＳ２は、ソースがＭＮ１とＭＮ２のソースに接続され、ドレインがＶＳＳに接続され、ゲートが入力端子ＩＮＰに接続されたＰトランジスタＭＰ１０により構成される。
【００６２】
図２に示す可変電流源ＩＳ２を適用した差動増幅回路１００では、ＩＮＰとＩＮＭの電位が等しい場合、ＭＮ１とＭＮ２には定電流源ＩＳ１の電流の１／２がそれぞれ流れる。ＩＮＰに比べＭＮ２のソース電位が低いため、ＭＰ１０のゲート電位がソース電位より高く、ＭＰ１０には電流が流れない。
【００６３】
また、ＩＮＰの電位がＩＮＭの電位より高い電位に変動するすなわち立上げの場合、ＭＮ２には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ１には電流が流れない。このときも、ＩＮＰに比べＭＮ２のソース電位が低いため、ＭＰ１０のゲート電位がソース電位より高く、ＭＰ１０には電流が流れない。
【００６４】
ＩＮＰがＩＮＭの電位より低い電位に変動するすなわち立下げの場合、ＭＮ１には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ２には電流が流れない。このとき、ＩＮＰに比べＭＮ２のソース電位が高いため、ＭＰ１０のゲート電位がソース電位より低く、ＭＰ１０には電流が流れる。
【００６５】
図３は、可変電流源ＩＳ２の他の例を示す。図３に示す可変電流源ＩＳ２は、ＰトランジスタＭＰ１０とＮトランジスタＭＮ１１を備える。ＭＰ１０は、ソースがＭＮ１とＭＮ２のソースと接続され、ドレインがＭＮ１１のドレインに接続され、ゲートが入力端子ＩＮＰに接続される。ＭＮ１１は、ソースがＶＳＳに接続され、ドレインがＭＰ１０のドレインに接続され、ゲートが定電圧源端子ＢＮ２に接続されている。
【００６６】
図３に示す可変電流源ＩＳ２を適用した差動増幅回路１００では、ＩＮＰとＩＮＭの電位が等しい場合、ＭＮ１とＭＮ２には定電流源ＩＳ１の電流の１／２がそれぞれ流れる。ＩＮＰに比べＭＮ２のソース電位が低いため、ＭＰ１０のゲート電位がソース電位より高く、ＭＰ１０はオフする。
【００６７】
また、ＩＮＰの電位がＩＮＭの電位より高い電位に変動するすなわち立上げの場合、ＭＮ２には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ１には電流が流れない。このときも、ＩＮＰに比べＭＮ２のソース電位が低いため、ＭＰ１０のゲート電位がソース電位より高く、ＭＰ１０はオフする。
【００６８】
ＩＮＰがＩＮＭの電位より低い電位に変動するすなわち立下げの場合、ＭＮ１には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ２には電流が流れない。このとき、ＩＮＰに比べＭＮ２のソース電位が高いため、ＭＰ１０のゲート電位がソース電位より低く、ＭＰ１０はＯＮする。これによりＭＰ１０にはＭＮ１１でバイアスされた電流が流れる。
【００６９】
図３に示す可変電流源ＩＳ２では、Ｎトランジスタ差動対のソースの寄生容量の放電にＭＮ１１の電流が用いられる。ＭＮ１１の電流量が一定であるため、ＶＤＤの電圧が不安定な場合において、図２に示す可変電流源ＩＳ２より安定した電流量を供給することができ、制御が簡単である。
【００７０】
なお、上述した差動増幅回路１００は、入力段にＮトランジスタ差動対を備え、ＶＤＤの電圧の１／２以上ＶＤＤの電圧以下の電圧を入力するものである。本発明にかかる技術は、入力段にＰトランジスタ差動対を備え、ＶＳＳの電圧以上ＶＤＤの電圧の１／２以下の電圧を入力する差動増幅回路にも適用できる。この場合、立上げ時において、Ｐトランジスタ差動対のソースの寄生容量を充電する可変電流源を設ければよい。
【００７１】
以下図面を参照しながら本発明の実施の形態について説明する。
＜第１の実施の形態＞
図４は、本発明の第１の実施の形態にかかる差動増幅回路２００を示す。差動増幅回路２００は、入力段２１０と、中間段２２０と、出力段２３０とを有する。
【００７２】
入力段２１０は、ＶＤＤの電圧の１／２以上ＶＤＤの電圧以下の電圧を入力できるＮトランジスタ差動対ＭＮ１とＭＮ２を有し、ＭＮ１とＭＮ２のソースが接続されている。このＮトランジスタ差動対とＶＳＳとの間に、ＮトランジスタＭＮ１０が接続されている。ＭＮ１０は、ソースがＶＳＳに接続され、ドレインがＭＮ１とＭＮ２のソースに接続され、ゲートが定電圧源端子ＢＮ１と接続され、入力段の定電流源として機能する。また、Ｎトランジスタ差動対とＶＳＳとの間に、ＮトランジスタＭＮ１１が接続されている。
【００７３】
差動増幅回路２００における入力段２１０は、図３に示す可変電流源ＩＳ２を図１に示す入力段１１０に適用したものであり、ＭＮ１０は定電流源ＩＳ１として機能し、ＭＰ１０とＭＮ１１は可変電流源ＩＳ２として機能する。また、差動増幅回路２００における中間段２２０は図１０に示す差動増幅回路の中間段と同じ構成を有し、出力段２３０は図１０に示す差動増幅回路の出力段と同じ構成を有するものであり、これらについて詳細な説明を省略する。
【００７４】
図４に示す差動増幅回路２００において、立上げ時にＭＮ２には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ１には電流が流れない。また、ＭＰ１０はオフする。すなわち、立上げ時の動作について、差動増幅回路２００と図１０に示す差動増幅回路が同じである。
【００７５】
一方、立下げ時において、ＭＮ１には定電流源ＩＳ１の電流のすべてが流れ、ＭＮ２には電流が流れない。また、ＭＰ１０がＯＮするため、ＭＰ１０にはＭＮ１１でバイアスされた電流が流れる。従って、差動増幅回路２００は、図１０に示す差動増幅回路のように立下げ時にＭＮ１０に流れる電流をＮトランジスタ差動対のソースの寄生容量の放電に分けることを軽減することができ、立上げ／立下げ時の出力波形の対称性を改善することができる。
＜第２の実施の形態＞
【００７６】
図５は、本発明の第２の実施の形態にかかる差動増幅回路３００を示す。差動増幅回路３００は、入力段３１０と、中間段３２０と、出力段３３０とを有する。
【００７７】
入力段３１０は、ＶＳＳの電圧以上ＶＤＤの電圧の１／２の電圧以下の電圧を入力できるＰトランジスタ差動対（ＭＰ１とＭＰ２）を有し、ＭＰ１とＭＰ２のソースが接続されている。ＭＰ１のゲートは入力端子ＩＮＭと接続され、ＭＰ２のゲートは入力端子ＩＮＰと接続されている。Ｐトランジスタ差動対とＶＤＤとの間にＰトランジスタＭＰ１０が接続されている。ＭＰ１０は、ソースがＶＤＤに接続され、ドレインがＭＰ１とＭＰ２のソースに接続され、ゲートが定電圧源端子ＢＰ１に接続され、定電源として機能する。
【００７８】
入力段３１０において、ＭＮ１０とＭＰ１１は可変電流源を構成する。ＭＮ１０は、ソースがＭＰ１とＭＰ２のソースに接続され、ドレインがＭＰ１１のドレインに接続され、ゲートが入力端子ＩＮＰに接続されている。ＭＰ１１は、ドレインがＭＮ１０のドレインに接続され、ソースがＶＤＤに接続され、ゲートが定電圧源端子ＢＰ２に接続されている。
【００７９】
中間段３２０において、ＮトランジスタＭＮ３とＭＮ４は、ソースがＶＳＳに接続されている。ＭＮ３のゲートとドレイン、およびＭＮ４のゲートはＭＰ１のドレインに接続され、ＭＮ４のドレインは、ＭＰ２のドレインに接続されている。
【００８０】
ＮトランジスタＭＮ７は、ソースがＶＳＳに接続され、ゲートが定電圧源端子ＢＮ３に接続され、ドレインがＭＮ４とＭＰ２のドレインに接続されている。ＰトランジスタＭＰ８は、ソースがＭＰ７のドレインに接続され、ゲートが定電圧源端子ＢＰ４に接続され、ドレインがＮトランジスタＭＮ７のドレインに接続されている。ＮトランジスタＭＮ８は、ソースがＭＮ７のドレインに接続され、ゲートが定電圧源端子ＢＮ４に接続され、ドレインがＭＰ７のドレインに接続されている。
【００８１】
出力段３３０において、ＰトランジスタＭＰ９は、ソースがＶＤＤに接続され、ゲートがＭＰ７のドレインに接続されている。ＮトランジスタＭＮ９は、ソースがＶＳＳに接続され、ゲートがＭＮ７のドレインに接続されている。ＭＰ９とＭＮ９のドレインは接続され出力端子ＯＵＴとなる。
【００８２】
また、ＭＮ９のドレインには位相補償容量Ｃ２の一端と接続されている。位相補償容量Ｃ２の他端は、ＭＮ７のドレインおよびＭＮ９のゲートに接続されている。
【００８３】
この差動増幅回路３００において、立下げ時にＭＰ２には定電流源ＭＰ１０のドレイン電流のすべてが流れ、ＭＰ１には電流が流れず、位相補償容量Ｃ２が充電することによって出力端子ＯＵＴの電位がＩＮＰの電位に追従して低くなる。なお、このとき、ＭＮ１０がオフするため、ＭＮ１０とＭＰ１１により構成される可変電流源は出力波形に影響を与えない。
【００８４】
一方、立上げ時において、ＭＰ１にはＭＰ１０のドレイン電流のすべてが流れ、ＭＰ２には電流が流れず、位相補償容量Ｃ２が放電することによって出力端子ＯＵＴの電位がＩＮＰの電位に追従して高くなる。このとき、ＭＮ１０とＭＰ１１により構成された可変電流源が設けられていないと、ＭＰ１０に流れる電流をＰトランジスタ差動対のソースの寄生容量の充電にも使われてしまうため、出力波形は立下げ時の出力波形との対称性が崩れてしまう。
【００８５】
本実施の形態の差動増幅回路３００において、立上げ時に、可変電流源のＭＮ１０がＯＮするため、ＭＮ１０にはＭＰ１１でバイアスされた電流が流れ、Ｐトランジスタ差動対のソースの寄生容量の充電に供される。従って、差動増幅回路３００は、立上げ時においてＭＰ１０に流れる電流をＰトランジスタ差動対のソースの寄生容量の充電に分けることを軽減することができ、立上げ／立下げ時の出力波形の対称性を改善することができる。
＜第３の実施の形態＞
【００８６】
図６は、本発明の第３の実施の形態にかかる差動増幅回路４００を示す。差動増幅回路４００は、入力段２１０と、中間段４２０と、出力段４３０とを有する。
【００８７】
入力段２１０は、図４に示す第１の実施の形態にかかる差動増幅回路２００における入力段２１０である。
【００８８】
中間段４２０は、フォールデッド・カスコード対応の中間段で、２つの浮遊電流源（電流源シンボル、及び、ＭＮ８／ＭＰ８）を有する。
入力段２１０のＮトランジスタＭＮ１のドレインは、中間段４２０のＰトランジスタＭＰ１２のドレインとＰトランジスタＭＰ１４のソースに接続され、ＮトランジスタＭＮ２のドレインは中間段４２０のＰトランジスタＭＰ１３のドレインとＰトランジスタＭＰ１５のソースに接続されている。
【００８９】
ＰトランジスタＭＰ１２とＭＰ１３は、ソース同士、ゲート同士が互いに共通接続され、共通接続されたソースはＶＤＤに接続されている。
【００９０】
ＰトランジスタＭＰ１４は、ソースがＭＮ１２のドレインに接続され、ドレインがＭＰ１２、ＭＰ１３の共通接続されたゲートに接続されている。ＰトランジスタＭＰ１５は、ソースがＭＰ１３のドレインに接続され、そのドレインはＰトランジスタＭＰ８のソース、ＮトランジスタＭＮ８のドレインに接続されている。ＭＰ１４、ＭＰ１５のゲートは共通接続され、定電圧源端子ＢＰ５に接続されている。
【００９１】
ＮトランジスタＭＮ１２、ＭＮ１３は、ソース同士、ゲート同士が互いに共通接続され、その共通接続されたソースは、ＶＳＳに接続されている。ＭＮ１２、ＭＮ１３のドレインは、それぞれＮトランジスタＭＮ１４、ＭＮ１５のソースに接続されている。ＭＮ１４のドレインは、ＭＮ１２、ＭＮ１３の共通接続されたゲートに接続されている。ＭＮ１５のドレインは、ＭＮ８のソース、ＭＰ８のドレインに接続されている。ＭＮ１４、ＭＮ１５のゲートは共通接続され、定電圧源端子ＢＮ５に接続されている。
【００９２】
ＰトランジスタＭＰ８は、ゲートが定電圧源端子ＢＰ４に接続され、ソースがＭＰ１５のドレインに接続され、ドレインがＭＮ１５のドレインに接続されている。
ＮトランジスタＭＮ８は、ゲートが定電圧源端子ＢＮ４に接続され、ソースがＭＮ１５のドレインに接続され、ドレインがＭＰ１５のドレインに接続されている。
ＭＰ８とＭＮ８は、浮遊電流源の働きをする。
【００９３】
出力段４３０は、バイアス電圧ＢＰ４、ＢＮ４と、ＭＮ８、およびＭＰ８で制御されたＡＢ級出力段である。
【００９４】
ＰトランジスタＭＰ９は、ソースがＶＤＤに接続され、ゲートがＭＰ８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。
ＮトランジスタＭＮ９は、ソースがＶＳＳに接続され、ゲートがＭＮ８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。
位相補償容量Ｃ１は、一端がＭＰ９のゲートに接続され、他端が出力端子ＯＵＴに接続されている。位相補償容量Ｃ２は、一端がＭＮ９のゲートに接続され、他端が出力端子ＯＵＴに接続されている。
【００９５】
図６に示す差動増幅回路を電圧フォロワ接続した場合の動作を説明する。ここで、入力段の定電流源を構成するＮトランジスタＭＮ１０のドレイン電流を２Ｉとする。
【００９６】
＋入力端子と出力端子の電位が同じ場合は、ＭＮ１、ＭＮ２のドレインには、それぞれ入力段のＮトランジスタＭＮ１０に流れるドレイン電流の半分であるＩが流れる。
＋入力端子の電位が出力端子に比べ高電位へ変動した場合、ＭＮ２にはＭＮ１０に流れるドレイン電流２Ｉが流れ、ＭＮ１には電流は流れない。また、中間段浮遊電流源シンボルの電流をＩｍとすると、ＭＰ１２に流れる電流はＭＮ１の電流がゼロのため浮遊電流源の電流Ｉｍと等しくなる。ＭＰ１２、ＭＰ１３はカレントミラー構成のため、ＭＰ１３にも浮遊電流源の電流Ｉｍと等しい電流が流れる。このとき、ＭＮ２には２Ｉの電流が流れるため、ＭＰ１３の電流Ｉｍが２Ｉより大きくないと中間段を構成するＭＰ１５、ＭＰ８、ＭＮ１５、ＭＮ８の電流がゼロとなり、出力段のバイアスが不定となる。そのため、中間段浮遊電流源には入力段定電流源の電流２Ｉ以上の電流を流す必要がある。よって、中間段浮遊電流源の電流を３Ｉとする。
【００９７】
すると、ＭＰ１２、ＭＰ１３に流れる電流は３Ｉとなり、ＭＰ１５に流れる電流はＭＰ１３に流れる電流３ＩのうちＭＮ２に２Ｉの電流が分流するためＩとなる。
【００９８】
また、ＭＮ１２に流れる電流は中間段浮遊電流源の電流３Ｉとなる。ＭＮ１２、ＭＮ１３はカレントミラー構成のため、ＭＮ１３に流れる電流は３Ｉとなり、ＭＮ１５に流れる電流はＭＰ１５と同様Ｉとなる。
【００９９】
ＭＮ１５に流れる電流ＩとＭＮ１３に流れる電流３Iの差分２Ｉにより位相補償容量Ｃ１、Ｃ２は放電され、ＭＰ９、ＭＮ９のゲート電位が下げられ、出力負荷容量を充電し、出力端子OＵＴの電位は＋入力端子ＩＮＰの電位に追従して高電位に変動する。
＋入力端子の電位が出力端子に比べ低電位へ変動した場合、ＭＮ１にはＭＮ１０に流れるドレイン電流２Ｉが流れ、ＭＮ２には電流は流れない。また、中間段浮遊電流源シンボルの電流を３Iとすると、ＭＰ１２に流れる電流はＭＮ１の電流が２Iに浮遊電流源の電流３Iが加算され５Iとなる。ＭＰ１２、ＭＰ１３はカレントミラー構成のため、ＭＰ１３にも５Iの電流が流れる。
【０１００】
また、ＭＮ１２に流れる電流は中間段浮遊電流源の電流３Ｉとなる。ＭＮ１２、ＭＮ１３はカレントミラー構成のため、ＭＮ１３に流れる電流は３Ｉとなり、ＭＮ１５に流れる電流はＭＰ１５と同様５Iとなる。
【０１０１】
ＭＮ１５に流れる電流５ＩとＭＮ１３に流れる電流３Iの差分２Ｉにより位相補償容量Ｃ１、Ｃ２は放電され、ＭＰ９、ＭＮ９のゲート電位が下げられ、出力負荷容量を充電し、出力端子OＵＴの電位は＋入力端子ＩＮＰの電位に追従して低電位に変動する。
このように＋入力端子ＩＮＰの電位変動に対し、出力端子ＯＵＴの電位は＋入力端子ＩＮＰの電位に追従する。
【０１０２】
この差動増幅回路４００は、図４に示す差動増幅回路２００と同じように、ＭＰ１０とＭＮ１１により構成された可変電流源が、立下げ時において入力段２１０のＮトランジスタ差動対のソースの寄生容量を放電するための電流を供することにより、立上げ／立下げ時の出力波形の対称性を改善することができる。
＜第４の実施の形態＞
【０１０３】
図７は、本発明の第４の実施の形態にかかる差動増幅回路５００を示す。差動増幅回路５００は、入力段３１０と、中間段５２０と、出力段５３０とを有する。
【０１０４】
入力段２１０は、図５に示す第２の実施の形態にかかる差動増幅回路３００における入力段３１０である。
【０１０５】
中間段５２０は、フォールデッド・カスコード対応の中間段で、２つの浮遊電流源（電流源シンボル、及び、ＭＮ８／ＭＰ８）を有する。
【０１０６】
入力段３１０のＰトランジスタＰ１のドレインは、中間段５２０のＰトランジスタＭＰ１２のドレインとＰトランジスタＭＰ１４のソースに接続され、ＰトランジスタＭＰ２のドレインは中間段４２０のＰトランジスタＭＰ１３のドレインとＰトランジスタＭＰ１５のソースに接続されている。
【０１０７】
ＰトランジスタＭＰ１２とＭＰ１３は、ソース同士、ゲート同士が互いに共通接続され、共通接続されたソースはＶＤＤに接続されている。
【０１０８】
ＰトランジスタＭＰ１４は、ソースがＭＮ１２のドレインに接続され、ドレインがＭＰ１２、ＭＰ１３の共通接続されたゲートに接続されている。ＰトランジスタＭＰ１５は、ソースがＭＰ１３のドレインに接続され、そのドレインはＰトランジスタＭＰ８のソース、ＮトランジスタＭＮ８のドレインに接続されている。ＭＰ１４、ＭＰ１５のゲートは共通接続され、定電圧源端子ＢＰ５に接続されている。
【０１０９】
ＮトランジスタＭＮ１２、ＭＮ１３は、ソース同士、ゲート同士が互いに共通接続され、その共通接続されたソースは、ＶＳＳに接続されている。ＭＮ１２、ＭＮ１３のドレインは、それぞれＮトランジスタＭＮ１４、ＭＮ１５のソースに接続されている。ＭＮ１４のドレインは、ＭＮ１２、ＭＮ１３の共通接続されたゲートに接続されている。ＭＮ１５のドレインは、ＭＮ８のソース、ＭＰ８のドレインに接続されている。ＭＮ１４、ＭＮ１５のゲートは共通接続され、定電圧源端子ＢＮ５に接続されている。
【０１１０】
ＰトランジスタＭＰ８は、ゲートが定電圧源端子ＢＰ４に接続され、ソースがＭＰ１５のドレインに接続され、ドレインがＭＮ１５のドレインに接続されている。
【０１１１】
ＮトランジスタＭＮ８は、ゲートが定電圧源端子ＢＮ４に接続され、ソースがＭＮ１５のドレインに接続され、ドレインがＭＰ１５のドレインに接続されている。
ＭＰ８とＭＮ８は、浮遊電流源の働きをする。
【０１１２】
出力段４３０は、バイアス電圧ＢＰ４、ＢＮ４と、ＭＮ８、およびＭＰ８で制御されたＡＢ級出力段である。
ＰトランジスタＭＰ９は、ソースがＶＤＤに接続され、ゲートがＭＰ８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。
ＮトランジスタＭＮ９は、ソースがＶＳＳに接続され、ゲートがＭＮ８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。
【０１１３】
位相補償容量Ｃ１は、一端がＭＰ９のゲートに接続され、他端が出力端子ＯＵＴに接続されている。位相補償容量Ｃ２は、一端がＭＮ９のゲートに接続され、他端が出力端子ＯＵＴに接続されている。
【０１１４】
図７に示す差動増幅回路を電圧フォロワ接続した場合の動作を説明する。ここで、入力段の定電流源を構成するＰトランジスタＭＰ１０のドレイン電流を２Ｉとする。
【０１１５】
＋入力端子と出力端子の電位が同じ場合は、ＭＰ１、ＭＰ２のドレインには、それぞれ入力段のＮトランジスタＭＰ１０に流れるドレイン電流の半分であるＩが流れる。
【０１１６】
＋入力端子の電位が出力端子に比べ高電位へ変動した場合、ＭＰ１にはＭＰ１０に流れるドレイン電流２Ｉが流れ、ＭＰ１には電流は流れない。また、中間段浮遊電流源シンボルの電流を３Iとすると、ＭＮ１２に流れる電流はＭＰ１の電流が２Iに浮遊電流源の電流３Iが加算され５Iとなる。ＭＮ１２、ＭＮ１３はカレントミラー構成のため、ＭＮ１３にも５Iの電流が流れる。
【０１１７】
また、ＭＰ１２に流れる電流は中間段浮遊電流源の電流３Ｉとなる。ＭＰ１２、ＭＰ１３はカレントミラー構成のため、ＭＰ１３に流れる電流は３Ｉとなり、ＭＰ１５に流れる電流はＭＮ１５と同様５Iとなる。
【０１１８】
ＭＰ１５に流れる電流５ＩとＭＰ１３に流れる電流３Iの差分２Ｉにより位相補償容量Ｃ１、Ｃ２は放電され、ＭＰ９、ＭＮ９のゲート電位が下げられ、出力負荷容量を充電し、出力端子OＵＴの電位は＋入力端子ＩＮＰの電位に追従して高電位に変動する。
【０１１９】
＋入力端子の電位が出力端子に比べ低電位へ変動した場合、ＭＰ２にはＭＰ１０に流れるドレイン電流２Ｉが流れ、ＭＰ１には電流は流れない。また、中間段浮遊電流源シンボルの電流を３Ｉとすると、ＭＮ１２、ＭＮ１３に流れる電流は３Ｉとなり、ＭＮ１５に流れる電流はＭＮ１３に流れる電流３ＩのうちＭＰ２に２Ｉの電流が分流するためＩとなる。
【０１２０】
また、ＭＰ１２に流れる電流は中間段浮遊電流源の電流３Ｉとなる。ＭＰ１２、ＭＰ１３はカレントミラー構成のため、ＭＰ１３に流れる電流は３Ｉとなり、ＭＰ１５に流れる電流はＭＮ１５と同様Ｉとなる。
【０１２１】
ＭＰ１５に流れる電流ＩとＭＰ１３に流れる電流３Iの差分２Ｉにより位相補償容量Ｃ１、Ｃ２は放電され、ＭＰ９、ＭＮ９のゲート電位が下げられ、出力負荷容量を充電し、出力端子OＵＴの電位は＋入力端子ＩＮＰの電位に追従して低電位に変動する。
このように入力端子ＩＮＰの電位変動に対し、出力端子ＯＵＴの電位は入力端子ＩＮＰの電位に追従する。
【０１２２】
この差動増幅回路５００は、図５に示す差動増幅回路３００と同じように、ＭＮ１０とＭＰ１１により構成された可変電流源が、立上げ時において入力段３１０のＰトランジスタ差動対のソースの寄生容量を充電するための電流を供することにより、立上げ／立下げ時の出力波形の対称性を改善することができる。
【０１２３】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１２４】
例えば、図４〜図７の各実施の形態の差動増幅回路において、入力段の差動対のソースの寄生容量を充放電するための可変電流源は、図３に示す可変電流源に対応する構成を有する。これらの差動増幅回路における入力段の可変電流源は、図２に示す可変電流源に対応する構成であってもよい。
【図面の簡単な説明】
【０１２５】
【図１】本発明の原理を示す差動増幅回路の模式図である。
【図２】図１に示す差動増幅回路の入力段における可変電流源の構成例を示す図である。
【図３】図１に示す差動増幅回路の入力段における可変電流源の他の構成例を示す図である。
【図４】本発明の第１の実施の形態にかかる差動増幅回路を示す図である。
【図５】本発明の第２の実施の形態にかかる差動増幅回路を示す図である。
【図６】本発明の第３の実施の形態にかかる差動増幅回路を示す図である。
【図７】本発明の第４の実施の形態にかかる差動増幅回路を示す図である。
【図８】液晶表示装置の模式図である。
【図９】図８に示す液晶表示装置のソースドライバに適用される差動増幅回路の構成例を示す図である。
【図１０】図８に示す液晶表示装置のソースドライバに適用される差動増幅回路の構成例を示す図である。
【図１１】図１０に示す差動増幅回路の模式図である。
【符号の説明】
【０１２６】
４１  入力段
４２  中間段
４３  出力段
１００  差動増幅回路
１１０  入力段
２００  作動増幅回路
２１０  入力段
２２０  中間段
２３０  出力段
３００  差動増幅回路
３１０  入力段
３２０  中間段
３３０  出力段
４００  差動増幅回路
４２０  中間段
４３０  出力段
５００  差動増幅回路
５２０  中間段
５３０  出力段
ＩＳ１  定電流源
ＩＳ２  可変電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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