(57)【要約】【課題】受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができる固体撮像装置を実現すること。【解決手段】入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。【選択図】図１
2010056512.tif 000002
【特許請求の範囲】
【請求項１】
入射光を受け信号電荷を発生させる受光素子と、
一端が前記受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、
一端が前記検出ノードに接続された第２のトランジスタと、
前記検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。
【請求項２】
入射光を受け信号電荷を発生させる複数の受光素子と、
対応する前記複数の受光素子にそれぞれ一端が接続され、他端が検出ノードに共通接続された複数の第１のトランジスタと、
一端が前記検出ノードに接続された第２のトランジスタと、
前記検出ノードに制御ゲートまたは一端が接続されたそれぞれ電荷蓄積層を有する複数のメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。
【請求項３】
入射光を受け信号電荷を発生させる受光素子と、一端が前記受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が前記検出ノードに接続された第２のトランジスタと、前記検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するＰ型のＭＯＳトランジスタからなるメモリセルトランジスタと、を具備する固体撮像装置の動作方法において、
前記メモリセルトランジスタのゲート電圧をＶｇ、ウェル電圧をＶｓｕｂ、一端の電圧をＶｓ、他端の電圧をＶｄとした場合に、Ｖｇ及びＶｓｕｂをＶｓ及びＶｄよりも高く設定して電荷の蓄積層への注入を行うことを特徴とする固体撮像装置の動作方法。
【請求項４】
行列状に配置された複数の画素を有する固体撮像装置であって、前記複数の画素の各々は、入射光を受け信号電荷を発生させる受光素子と、一端が前記受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が前記検出ノードに接続された第２のトランジスタと、前記検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備する固体撮像装置の動作方法において、
前記受光素子にて発生された信号電荷に応じたデータをメモリセルトランジスタへ書き込む際には、１つ又は複数の列毎または行毎に順次書き込むことを特徴とする固体撮像装置の動作方法。
【請求項５】
行列状に配置された複数の画素と、前記複数の画素にわたって配置された複数の第１の信号線と、各行に配置された複数のワード線及び第２の信号線と、各列に配置された複数のビット線及びソース線とからなる固体撮像装置において、
前記複数の画素の各々は、
入射光を受け信号電荷を発生させる受光素子と、
ゲートが第１の信号線に接続され、一端が前記受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、
ゲートが第２の信号線に接続され、一端が前記検出ノードに接続され、他端が前記ワード線に接続された第２のトランジスタと、
制御ゲートが前記検出ノードに接続され、一端が前記ソース線に接続され、他端が前記ビット線に接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。
【請求項６】
行列状に配置された複数の画素と、前記複数の画素にわたって配置された複数の第１の信号線、第２の信号線及び第３の信号線と、各行に配置された複数のワード線、各列に配置された複数のビット線とからなる固体撮像装置において、
前記複数の画素の各々は、
入射光を受け信号電荷を発生させる受光素子と、
ゲートが第１の信号線に接続され、一端が前記受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、
ゲートが第２の信号線に接続され、一端が前記検出ノードに接続され、他端が前記第３の信号線に接続された第２のトランジスタと、
制御ゲートが前記ワード線接続され、一端が前記検出ノードに接続され、他端が前記ビット線に接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。
【請求項７】
請求項１記載の固体撮像装置において、さらに、前記検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有する初期状態記憶用メモリセルトランジスタと、を具備することを特徴とする固体撮像装置。
【請求項８】
入射光を受け信号電荷を発生させる受光素子と、
前記信号電荷に対応した情報を記憶する電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置の動作方法において、
初期状態の前記メモリセルトランジスタの読み出し値と、前記信号電荷に応じて書き込みがなされた状態の前記メモリセルトランジスタの読み出し値との差を算出することを特徴とする固体撮像装置の動作方法。
【請求項９】
請求項８記載の固体撮像装置の動作方法において、
前記信号電荷に応じて書き込みがなされた状態の前記メモリセルトランジスタを読み出した後、前記メモリセルトランジスタに対して消去を行って前記初期状態とすることを特徴とする固体撮像装置の動作方法。
【請求項１０】
入射光を受け信号電荷を発生させる受光素子と、
前記信号電荷に対応した情報を記憶する電荷蓄積層を有する第１のメモリセルトランジスタと、第２のメモリセルトランジスタとを具備することを特徴とする固体撮像装置の動作方法において、
前記第２のメモリセルトランジスタを初期状態にしてこれを読み出した値と、前記信号電荷に応じて書き込みがなされた状態の前記第１のメモリセルトランジスタの読み出し値との差を算出することを特徴とする固体撮像装置の動作方法。
【請求項１１】
請求項１０記載の固体撮像装置の動作方法において、
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタに対して同時に消去を行い、前記第２のメモリセルトランジスタを前記初期状態にし、
次いで、前記第１のメモリセルトランジスタに対して前記信号電荷に応じて書き込みをすることを特徴とする請求項１０記載の固体撮像装置の動作方法。
【請求項１２】
半導体基板表面の第１領域と第２領域とを区画する素子分離領域を形成し、
前記第２領域及び前記素子分離領域の一部上に第１のゲート電極膜を形成し、
前記第１領域、前記素子分離領域の他の一部及び前記第１のゲート電極膜上に第２のゲート電極膜を形成し、
前記第１領域及び前記第２領域にそれぞれ第１及び第２のトランジスタを形成するように前記第１のゲート電極膜及び前記第２のゲート電極膜をパターニングし、
前記第１領域の一部に前記第１のトランジスタと接続された拡散層を形成してフォトダイオードを形成する
ことを特徴とする固体撮像装置の製造方法。
【請求項１３】
半導体基板表面の第１領域と第２領域とを区画する素子分離領域を形成し、
前記第１領域、前記第２領域及び前記素子分離領域上に第１のゲート電極膜を形成し、
前記第１のゲート電極膜上に第２のゲート電極膜を形成し、
前記第１領域及び前記第２領域にそれぞれ第１及び第２のトランジスタを形成するように前記第１のゲート電極膜及び前記第２のゲート電極膜をパターニングし、
前記第１領域の一部に前記第１のトランジスタと接続された拡散層を形成してフォトダイオードを形成する
ことを特徴とする固体撮像装置の製造方法。
【請求項１４】
請求項１３記載の固体撮像装置の製造方法において、前記第１領域上の前記第１のゲート電極膜及び前記第２のゲート電極膜を電気的に接続することを特徴とする固体撮像装置の製造方法。
【請求項１５】
請求項１４記載の固体撮像装置の製造方法において、前記第１領域上の前記第１のゲート電極膜及び前記第２のゲート電極膜と前記第２領域上で接触させて電気的に接続することを特徴とする固体撮像装置の製造方法。
【請求項１６】
半導体基板表面の第１領域と第２領域とを区画する素子分離領域を形成し、
前記第２領域及び前記素子分離領域の一部上に第１のゲート電極膜を形成し、
前記第１領域、前記素子分離領域の他の一部及び前記第１のゲート電極膜上に第２のゲート電極膜を形成し、
前記第１領域に第１のトランジスタを形成するように前記第２のゲート電極膜をパターニングし、
前記第２領域に第２のトランジスタを形成するように前記第２のゲート電極膜及び前記第１のゲート電極膜をパターニングして、前記素子分離領域上に前記第１のゲート電極膜及び前記第２のゲート電極膜を残存させ、
前記第１領域の一部に前記第１のトランジスタと接続された拡散層を形成してフォトダイオードを形成する
ことを特徴とする固体撮像装置の製造方法。
【請求項１７】
半導体基板と、
前記半導体基板の表面の第１領域と第２領域とを区画する素子分離領域と、
前記第１領域に形成され第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと、
前記第２領域に形成され第２のゲート絶縁膜を有する第２のＭＯＳトランジスタと、
前記第１領域に形成され前記第１の第１のＭＯＳトランジスタと接続するフォトダイオードとからなり、
前記第１のゲート電極膜と前記第２のゲート電極膜とは異なる膜厚である
ことを特徴とする固体撮像装置。
【請求項１８】
半導体基板と、
前記半導体基板の表面の第１領域と第２領域とを区画する素子分離領域と、
前記第１領域に形成され第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと、
前記第２領域に形成され第２のゲート絶縁膜を有する第２のＭＯＳトランジスタと、
前記第１領域に形成され前記第１の第１のＭＯＳトランジスタと接続するフォトダイオードとからなり、
前記第１のゲート電極膜には電荷蓄積層が形成されている
ことを特徴とする固体撮像装置。
【請求項１９】
請求項１，２，５乃至７，１７又は１８のいずれか記載の固体撮像装置を用いたデジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、その動作方法、その製造方法及びデジタルカメラに関する。
【背景技術】
【０００２】
従来より、固体撮像素子として、ＭＯＳ型固体撮像素子、ＣＣＤ型固体撮像素子、ＣＭＯＳ型固体撮像素子などが知られている。
【０００３】
しかし、これらの従来の固体撮像素子は、行列を順次アドレッシングして読み出しを行うため、動く被写体を撮像すると画像が流れ、完全電子シャッター機能を実現することが困難であった。
【０００４】
そこで、受光素子と不揮発性半導体記憶素子とからなる画素を集積した固体撮像素子が提案されてきた（下記各特許文献参照）。
【０００５】
【特許文献１】特開２００２−２８０５３７号公報
【特許文献２】特開平８−２８８４９５号公報
【特許文献３】特開平２−２６０７６号公報
【特許文献４】特開昭６３−１０９６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記各特許文献で示される固体撮像装置は、いずれも、フォトダイオードが直接不揮発性のメモリセルトランジスタに接続されていること、いずれもＮ型ＭＯＳトランジスタからなる不揮発性メモリセルを有していること、そのいくつかは、書き込みにトンネル電流を用いていること等から、受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができず、その結果実用化が困難であった。また、ホットエレクトロン書き込みを用いる場合は、大容量の固体撮像装置を実現することが困難であるという問題があった。
【０００７】
また、これまでに提案された各種の構成には、不揮発性半導体記憶素子としてスプリットゲート型トランジスタや局所的なトンネル酸化膜、特殊な高耐圧トランジスタを使うものがあり、特殊な製造プロセスを必要とするという問題もあった。
【０００８】
さらに、これまでに提案された各種の構成は、ｎ型のフローティングゲート型ＭＯＳトランジスタを記憶素子として用いているため、書き込み特性が十分ではなく、また、その回路構成から、各種のディスターブ耐性が低いという問題があった。
【０００９】
加えて、これまでに提案された各種の構成は、少ない配線層、小さなパターンで画素を構成することが困難であった。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明においては、入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置を提供する。
【００１１】
上記課題を解決するため、本発明においては、さらに、入射光を受け信号電荷を発生させる複数の受光素子と、対応する複数の受光素子にそれぞれ一端が接続され、他端が検出ノードに共通接続された複数の第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲートまたは一端が接続されたそれぞれ電荷蓄積層を有する複数のメモリセルトランジスタと、を具備することを特徴とする固体撮像装置を提供する。
【００１２】
上記課題を解決するため、本発明においては、さらに、入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するＰ型のＭＯＳトランジスタからなるメモリセルトランジスタと、を具備する固体撮像装置の動作方法において、メモリセルトランジスタのゲート電圧をＶｇ、ウェル電圧をＶｓｕｂ、一端の電圧をＶｓ、他端の電圧をＶｄとした場合に、Ｖｇ及びＶｓｕｂをＶｓ及びＶｄよりも高く設定して電荷の蓄積層への注入を行うことを特徴とする固体撮像装置の動作方法を提供する。
【００１３】
上記課題を解決するため、本発明においては、さらに、行列状に配置された複数の画素を有する固体撮像装置であって、複数の画素の各々は、入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備する固体撮像装置の動作方法において、受光素子にて発生された信号電荷に応じたデータをメモリセルトランジスタへ書き込む際には、１つ又は複数の列毎または行毎に順次書き込むことを特徴とする固体撮像装置の動作方法を提供する。
【００１４】
上記課題を解決するため、本発明においては、さらに、行列状に配置された複数の画素と、各行に配置された複数のワード線、第１の信号線及び第２の信号線と、各列に配置された複数のビット線及びソース線とからなる固体撮像装置において、複数の画素の各々は、入射光を受け信号電荷を発生させる受光素子と、ゲートが第１の信号線に接続され、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、ゲートが第２の信号線に接続され、一端が検出ノードに接続され、他端がワード線に接続された第２のトランジスタと、制御ゲートが検出ノードに接続され、一端がソース線に接続され、他端がビット線に接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置を提供する。なお、第１の信号線は列方向に配置されてもよい。
【００１５】
上記課題を解決するため、本発明においては、さらに、行列状に配置された複数の画素と、各行に配置された複数のワード線、第１の信号線、第２の信号線及び第３の信号線と、各列に配置された複数のビット線とからなる固体撮像装置において、複数の画素の各々は、入射光を受け信号電荷を発生させる受光素子と、ゲートが第１の信号線に接続され、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、ゲートが第２の信号線に接続され、一端が検出ノードに接続され、他端が第３の信号線に接続された第２のトランジスタと、制御ゲートがワード線接続され、一端が検出ノードに接続され、他端がビット線に接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置を提供する。なお、複数の第１の信号線、第２の信号線及び第３の信号線は列方向に配置されてもよい。
【００１６】
上記課題を解決するため、本発明においては、さらに、入射光を受け信号電荷を発生させる受光素子と、信号電荷に対応した情報を記憶する電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置の動作方法において、初期状態のメモリセルトランジスタの読み出し値と、信号電荷に応じて書き込みがなされた状態のメモリセルトランジスタの読み出し値との差を算出することを特徴とする固体撮像装置の動作方法を提供する。なお、信号電荷に応じて書き込みがなされた状態のメモリセルトランジスタを読み出した後、メモリセルトランジスタに対して消去を行って初期状態としてもよい。
【００１７】
上記課題を解決するため、本発明においては、さらに、入射光を受け信号電荷を発生させる受光素子と、信号電荷に対応した情報を記憶する電荷蓄積層を有する第１のメモリセルトランジスタと、第２のメモリセルトランジスタとを具備することを特徴とする固体撮像装置の動作方法において、第２のメモリセルトランジスタを初期状態にしてこれを読み出した値と、信号電荷に応じて書き込みがなされた状態の第１のメモリセルトランジスタの読み出し値との差を算出することを特徴とする固体撮像装置の動作方法を提供する。なお、第１のメモリセルトランジスタ及び第２のメモリセルトランジスタに対して同時に消去を行い、第２のメモリセルトランジスタを初期状態にし、次いで、第１のメモリセルトランジスタに対して信号電荷に応じて書き込みをしてもよい。
【００１８】
上記課題を解決するため、本発明においては、さらに、半導体基板表面の第１領域と第２領域とを区画する素子分離領域を形成し、第２領域及び素子分離領域の一部上に第１のゲート電極膜を形成し、第１領域、素子分離領域の他の一部及び第１のゲート電極膜上に第２のゲート電極膜を形成し、第１領域及び第２領域にそれぞれ第１及び第２のトランジスタを形成するように第１のゲート電極膜及び第２のゲート電極膜をパターニングし、第１領域の一部に第１のトランジスタと接続された拡散層を形成してフォトダイオードを形成することを特徴とする固体撮像装置の製造方法を提供する。
【００１９】
上記課題を解決するため、本発明においては、さらに、半導体基板表面の第１領域と第２領域とを区画する素子分離領域を形成し、第１領域、第２領域及び素子分離領域上に第１のゲート電極膜を形成し、第１のゲート電極膜上に第２のゲート電極膜を形成し、第１領域及び第２領域にそれぞれ第１及び第２のトランジスタを形成するように第１のゲート電極膜及び第２のゲート電極膜をパターニングし、第１領域の一部に第１のトランジスタと接続された拡散層を形成してフォトダイオードを形成することを特徴とする固体撮像装置の製造方法を提供する。また、第１領域上の第１のゲート電極膜及び第２のゲート電極膜を電気的に接続してもよい。また、第１領域上の第１のゲート電極膜及び第２のゲート電極膜と第２領域上で接触させて電気的に接続してもよい。
【００２０】
上記課題を解決するため、本発明においては、さらに、半導体基板表面の第１領域と第２領域とを区画する素子分離領域を形成し、第２領域及び素子分離領域の一部上に第１のゲート電極膜を形成し、第１領域、素子分離領域の他の一部及び第１のゲート電極膜上に第２のゲート電極膜を形成し、第１領域に第１のトランジスタを形成するように第２のゲート電極膜をパターニングし、第２領域に第２のトランジスタを形成するように第２のゲート電極膜及び第１のゲート電極膜をパターニングして、素子分離領域上に第１のゲート電極膜及び第２のゲート電極膜を残存させ、第１領域の一部に第１のトランジスタと接続された拡散層を形成してフォトダイオードを形成することを特徴とする固体撮像装置の製造を提供する。
【００２１】
上記課題を解決するため、本発明においては、さらに、半導体基板と、半導体基板の表面の第１領域と第２領域とを区画する素子分離領域と、第１領域に形成され第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと、第２領域に形成され第２のゲート絶縁膜を有する第２のＭＯＳトランジスタと、第１領域に形成され第１の第１のＭＯＳトランジスタと接続するフォトダイオードとからなり、第１のゲート電極膜と第２のゲート電極膜とは異なる膜厚であることを特徴とする固体撮像装置を提供する。
【００２２】
上記課題を解決するため、本発明においては、さらに、半導体基板と、半導体基板の表面の第１領域と第２領域とを区画する素子分離領域と、第１領域に形成され第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと、第２領域に形成され第２のゲート絶縁膜を有する第２のＭＯＳトランジスタと、第１領域に形成され第１の第１のＭＯＳトランジスタと接続するフォトダイオードとからなり、第１のゲート電極膜には電荷蓄積層が形成されていることを特徴とする固体撮像装置を提供する。
【発明の効果】
【００２３】
本発明の代表的な効果は、受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができる固体撮像装置を実現できることにある。
【発明を実施するための最良の形態】
【００２４】
以下、図面を用いて本発明を説明する。文中で「接続」という表現を用いるときは、明示しない限り、直接的な接続のみならず、間にトランジスタ等を介した間接的な接続も含むものとする。
【００２５】
図１に本発明の固体撮像素子１００を示す。固体撮像素子１００は、行方向に複数のワード線ＷＬ、ＴＧ線（第１の制御信号線）、ＲＧ線（第２の制御信号線）が配置されている。また、列方向に複数のビット線ＢＬ及びソース線ＳＬが配置されている。固体撮像素子１００は、行列状に配置された複数の画素１０００・・・１００ｍ、１０１０・・・、１０ｎ０、・・・１０ｎｍを有する。
【００２６】
複数の画素はいずれも、同様の内部構成を有する。画素１０００は、入射光を受け信号電荷を発生させるフォトダイオードＰＤ（受光素子）、トランジスタ１２、１３及びフローティングゲート（電荷蓄積層、窒化膜等でも構わない）を有するメモリセルトランジスタ１４を有する。トランジスタ１２は、ゲートはＴＧ線に接続され、一端がフォトダイオードＰＤに、他端がＦＤノードに接続されている。トランジスタ１３のゲートはＲＧ線に接続され、一端がＦＤノードに接続され、他端がワード線ＷＬに接続されている。メモリセルトランジスタ１４は、制御ゲートがＦＤノードに接続され、一端がビット線ＢＬに、他端がソース線ＳＬに接続されている。トランジスタは何れもＰ型であり、後述するように、メモリセルトランジスタ１４への書き込みはＢａｃｋ  Ｂｉａｓ  ａｓｓｉｓｔｅｄ  Ｂａｎｄ  Ｔｏ  Ｂａｎｄ（Ｂ４）方式によってなされる。
【００２７】
以上の構成を有することにより、トランジスタ１２により、フォトダイオードＰＤ（受光素子）とＦＤノードが電気的に切り離される。また、トランジスタ１４により、ＦＤノードの電位設定及びメモリセルトランジスタ１３への各種電位供給がなされる。ビット線ＢＬとソース線ＳＬはそれぞれ列毎に独立していることから、各種ディスターブの耐性が高まる。
【００２８】
図１において一列に属するメモリセルトランジスタ１４を点線が囲ったが、このメモリセルトランジスタに対する書き込みは、列毎に行う。その結果、同時に必要となる書き込み電流が小さくなる。なお、複数列でグループ化し、各グループ毎に書き込みを行っても良い。その場合、書き込み時間が短くなる。以下の説明においても同様である。
【００２９】
また、ソース線ＳＬが列毎に分離されているため、ディスターブの問題も生じない。
【００３０】
図２は本発明の変形例である固体撮像素子２００である。その４画素分の構成についてみると、入射光を受け信号電荷を発生させる複数のフォトダイオードＰＤ１、ＰＤ２、ＰＤ３及びＰＤ４と、一端がそれぞれ対応するフォトダイオードＰＤ１、ＰＤ２、ＰＤ３及びＰＤ４に接続され、他端が共通にＦＤノードに接続された複数のトランジスタ２２、２３、２４及び２５と、一端がワード線ＷＬに接続され、他端がＦＤノードに接続されたトランジスタ２１と、制御ゲートがＦＤノードに共通して接続され、それぞれ電荷蓄積領域を有する複数のメモリセルトランジスタ２６、２７、２８及び２９とから構成される。
【００３１】
以上の構成を有することにより、トランジスタ２１が４つのフォトダイオードＰＤで共用されることになり、小さな面積で画素を構成できる。書き込みについては、前述したとおり、列毎に行う。その結果、同時に必要となる書き込み電流が小さくなる。また、ソース線ＳＬが列毎に分離されているため、ディスターブの問題も生じない。
【００３２】
図３に、動作のシーケンスを示す。１０Ｍｂ分の画素からなる固体撮像素子を例にとる。
【００３３】
始めに、１０Ｍｂのメモリセルトランジスタを一括消去する（ステップ３１）。図４に消去時に各ノードに印加される電圧を示す。メモリセルトランジスタ１４の制御ゲートには−１０Ｖが、ウェル領域には１０Ｖが印加され、フローティングゲート中の電子がトンネルしてウェル領域に放出される。トンネル酸化膜は５ｎｍ程度であると、より低電圧化を図ることが可能となり、一方でＶｐｐ系のトランジスタ（高耐圧トランジスタ）の酸化膜厚は１５ｎｍ程度必要である。また、フローティングゲート側壁に消去ゲートを設けて、低電圧化を図っても良い。
【００３４】
続いて、一括消去後の初期書き込みを行う（ステップ３２）。初期書き込みの方法は、列単位の書き込みを列の数（又はグループの数）だけ繰り返すことにより行う。図５に書き込み時に各ノードに印加される電圧を示す。ワード線ＷＬに印加された５Ｖがトランジスタ１３によってメモリセルトランジスタ１４の制御ゲートに伝達される。ウェル領域には８Ｖが印加される。そして、ビット線ＢＬ、ソース線ＳＬいずれも０Ｖにすることにより、フローティングゲートに電子がチャージされる。
【００３５】
続いて、初期書き込み状態の読み出しを行う（ステップ３３）。読み出しは行単位に行うところ、その詳細は後述する。
【００３６】
続いて、フォトダイオードＰＤで発生した電荷量に応じた書き込みを行う（ステップ３４）。書き込みの方法は、列単位の書き込みを列の数（又はグループの数）だけ繰り返すことにより行う。メモリセルトランジスタの制御ゲートに印加すると電圧をＶｇ、ウェルに印加する電圧をＶｓｕｂ、ソース線ＳＬに印加する電圧をＶｓ、ビット線ＢＬに印加する電圧をＶｄとした場合、Ｖｇ  ａｎｄ  Ｖｓｕｂ  ＞  Ｖｓ  ａｎｄ  Ｖｄの条件とする（Ｂａｃｋ  Ｂｉａｓ  ａｓｓｉｓｔｅｄ  Ｂａｎｄ  Ｔｏ  Ｂａｎｄ（Ｂ４）方式）。図６に示したとおり、電荷の注入時には、光量に依存した電圧（６．５Ｖ〜８Ｖ）がＦＤノードに与えられ、この電圧に応じてメモリセルトランジスタ１４の電荷蓄積層に電荷が保持される。図７は各ノードに印加される電圧を示すチャートである。始めにフォトダイオードＰＤ及びノードＦＤのプリチャージ（リセット）が行われる。続いて、フォトダイオードＰＤで発生した電荷がＦＤノードでセンスされ、ＴＧが８Ｖになることによってトランジスタ１２がオフし、その時点での電圧がＦＤノードに保持されることになる。次いで、ビット線ＢＬ及びソース線ＳＬを０Ｖにすることによってプログラム（Ｐｒｏｇｒａｍ）がなされる。
【００３７】
最後に、メモリセルトランジスタからの読み出しを行う。読み出しは行単位に行う。図８に示すとおり、ソース線ＳＬをＶｃｃ（電源電圧、例えば３Ｖ）にし、ビット線ＢＬをセンスアンプ（電流比較型の差動増幅器）に接続する（ビット線ＢＬにはセンス電圧が印加されるのと等価である。）。そして、メモリセルトランジスタ１４の制御ゲートの電位を−２Ｖにする。ここで、センスアンプで比較される電流源Ｉｒｅｆを変化させると、メモリセルトランジスタ１４に流れる電流量を測定することが可能である。本発明においては、トランジスタ１２、１３を用いること、書き込みにＢ４方式を用いることなどから、フォトダイオードＰＤの受光量にほぼ比例した電流出力を得ることが出来る。図９に、メモリセルトランジスタ１４のＩＶ特性を図示する。消去（ＥＲＳ）後の初期書き込み（ＰＧＭ）直後は、図の左側のグラフで示される特性であり、−２Ｖの電圧を制御ゲートに印加すると、図中９１で示される電流量が得られる。しかし、フォトダイオードＰＤの受光量に応じて書き込みがなされると、図中右側のグラフで示される特性となり、−２Ｖの電圧を制御ゲートに印加すると図中９２で示される電流量が得られる。この差９３は、ほぼフォトダイオードＰＤの受光量に比例している。
【実施例１】
【００３８】
図１０〜１３を用いて、本発明の第１の実施例を説明する。
【００３９】
図１０は、本発明の第１の実施例の平面図である。Ｐ型の半導体基板表面ｐ−ｓｕｂにＮ型のウェルｎ−ｗｅｌｌを形成し、ソース・ドレイン・チャネル・フォトダイオード等となるアクティブ領域１１３１、１１３３を素子分離領域で図１０のとおり区画している。アクティブ領域１１３１は、フォトダイオードＰＤが形成されるべきフォトダイオード領域１１３２と、この領域から延在される領域とから構成される。これら領域の上には、ゲート絶縁膜を介して、ポリシリコンパターン１１０４、１１０５、１１０６が形成されている。ポリシリコンパターン１１０５は二層構造のパターンであり、上層に制御ゲートとなるパターン、下層にフローティングゲートとなる孤立パターンが形成されており、いずれも、アクティブ領域１１３３の一部上に形成され、メモリセルトランジスタ１１０３のフローティングゲートと制御ゲートを構成する。アクティブ領域１１３１から延在した領域の端部近傍には、ポリシリコンパターン１１０６が形成されており、トランジスタ１１０２のゲートを構成する。ポリシリコンパターン１１０４は、アクティブ領域１１３１から延在した領域に跨って形成されており、トランジスタ１１０１のゲートを構成する。これらポリシリコンパターン上には、層間絶縁膜を介して、１層金属配線からなるメタルパターン１１０７（ワード線）、１１０８（ＴＧ線）、１１０９（アクティブ領域１１３１とメモリセルトランジスタ１１０３の制御ゲートとの電気的接続）が形成される。さらに、これら１層金属配線上には、２層金属配線からなるメタルパターン１１４１（ビット線ＢＬ）、１１４２（ソース線ＳＬ）が形成される。
【００４０】
書き込み動作は図１１に示したとおりである。メモリセルトランジスタ１１０３に着目すると、ｎ−ｗｅｌｌの電圧Ｖｓｕｂは９Ｖ、ソース線ＳＬの印加電圧ＶｓはＶｃｃ（電源電圧、３Ｖ）、ビット線ＢＬの印加電圧Ｖｄは０Ｖ、制御ゲート（検出ノードであるＦＤに接続される。）の印加電圧は、受光量に応じて６．５〜８Ｖ程度となる。同時に、カラム系の全ての回路をＶｃｃ系のトランジスタ（高耐圧でないトランジスタ）で実現することが可能である。書き込み動作の直前にＴＧ線はハイレベルとなり、トランジスタ１１０１は非導通となるので、検出ノードＦＤ（制御ゲート）の電位は受光量を忠実に再現したものとなる。
【００４１】
読み出し動作は図１２に示したとおりである。メモリセルトランジスタ１１０３に着目すると、ｎ−ｗｅｌｌの電圧ＶｓｕｂはＶｃｃ、ソース線ＳＬの印加電圧ＶｓはＶｃｃ、ビット線ＢＬはｓｅｎｓｅ（電流比較型差動増幅器の一入力端に接続）、制御ゲート（導通状態のトランジスタ１１０２を介してワード線ＷＬに印加した電圧が表れる。）の印加電圧は−２Ｖとなる。この結果、受光量に応じた電流がビット線に流れることになる。
【００４２】
消去動作は図１３に示したとおりである。メモリセルトランジスタ１１０３に着目すると、ｎ−ｗｅｌｌの電圧Ｖｓｕｂは１０Ｖ、ソース線ＳＬの印加電圧Ｖｓは１０Ｖ、ビット線ＢＬの印加電圧Ｖｄも１０Ｖ、制御ゲート（導通状態のトランジスタ１１０２を介してワード線ＷＬに印加した電圧が表れる。）の印加電圧は−１０となる。この結果、トンネル電流によってフローティングゲートに蓄積された電荷が放出される。
【００４３】
以上の構成により、受光量を読み出しデータとして忠実に再現でき、小面積の画素、少ないメタル配線層、効率的な書き込みが実現可能となる。
【実施例２】
【００４４】
図１４〜１７を用いて、本発明の第２の実施例を説明する。
【００４５】
図１４は、本発明の第２の実施例の平面図である。Ｐ型の半導体基板表面ｐ−ｓｕｂにＮ型のウェルｎ−ｗｅｌｌを形成し、ソース・ドレイン・チャネル・フォトダイオード等となるアクティブ領域１４０１を素子分離領域で図１４のとおり区画している。アクティブ領域１４０１は、フォトダイオードＰＤが形成されるべきフォトダイオード領域１４０２と、この領域から延在される領域１４０２、さらに枝分かれして延在する領域１４０３とからなる。これら領域の上には、ゲート絶縁膜を介して、ポリシリコンパターン１４０５、１４０６、１４０７が形成されている。ポリシリコンパターン１４０６は二層構造のパターンであり、上層に制御ゲートとなるパターン、下層にフローティングゲートとなる孤立パターンが形成されており、いずれも、アクティブ領域１１４０３の一部上に形成され、メモリセルトランジスタ１５０２のフローティングゲートと制御ゲートを構成する。アクティブ領域１４０２から延在した領域の端部近傍には、ポリシリコンパターン１４０７（ＲＳＴ線）が形成されており、トランジスタ１５０３のゲートを構成する。ポリシリコンパターン１４０５は、アクティブ領域１４０２から延在した領域に跨って形成されており、トランジスタ１５０１のゲートを構成する。これらポリシリコンパターン上には、層間絶縁膜を介して、１層金属配線からなるメタルパターン１４０５（ＶＰ線、）１４０９（ワード線ＷＬ）、１４１０（ＴＧ線）が形成される。さらに、これら１層金属配線上には、２層金属配線からなるメタルパターン１４１１（ビット線ＢＬ）が形成される。
【００４６】
書き込み動作は図１５に示したとおりである。始めに、ＶＰ線を０Ｖにし、ＲＳＴを−２Ｖにしてトランジスタ１５０３を導通させ、同時にＴＧ線を０Ｖにしてトランジスタ１５０１を導通させ、フォトダイオードＰＤの出力及び検出ノードＦＤを０Ｖにプリセットする。次いで、ｐｒｏｇｒａｍ動作が開始される。ｐｒｏｇｒａｍ時のメモリセルトランジスタ１５０２に着目すると、ｎ−ｗｅｌｌの電圧Ｖｓｕｂは８Ｖ、ビット線ＢＬの印加電圧ＶｓはＶｃｃ（電源電圧、３Ｖ）、制御ゲート（ワード線ＷＬ）の印加電圧Ｖｇは９Ｖ、ドレイン電圧Ｖｄは受光量に応じて０〜３Ｖ程度となる。この結果、Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄ、Ｖｓｕｂ＞０、Ｖｄ＝＜Ｖｃｃが実現できるので効率的なＢ４書き込みが可能となる。同時に、カラム系の全ての回路をＶｃｃ系のトランジスタ（高耐圧でないトランジスタ）で実現することが可能である。書き込み動作の直前にＴＧ線はハイレベルとなり、トランジスタ１１０１は非導通となるので、検出ノードＦＤ（制御ゲート）の電位は受光量を忠実に再現したものとなる。
【００４７】
読み出し動作は図１６に示したとおりである。メモリセルトランジスタ１５０２に着目すると、ｎ−ｗｅｌｌの電圧ＶｓｕｂはＶｃｃ、ビット線ＢＬはｓｅｎｓｅ（電流比較型差動増幅器の一入力端に接続）、ワード線ＷＬの印加電圧は−２Ｖ、検出ノードＦＤの電位ＶｄはＶｃｃとなる。この結果、受光量に応じた電流がビット線に流れることになる。
【００４８】
消去動作は図１７に示したとおりである。メモリセルトランジスタ１５０２に着目すると、ｎ−ｗｅｌｌの電圧Ｖｓｕｂは１０Ｖ、ワード線の印加電圧は−１０となる。この結果、トンネル電流によってフローティングゲートに蓄積された電荷が放出される。図中Ｈｉｚとあるのはハイインピーダンス状態を意味する。
【００４９】
以上の構成により、受光量を読み出しデータとして忠実に再現でき、小面積の画素、少ないメタル配線層、効率的な書き込みが実現可能となる。
【実施例３】
【００５０】
図１８乃至２１を用いて、本発明の第３の実施例を説明する。
【００５１】
図１８は、本発明の第３の実施例に係る固体撮像素子の回路構成図である。図１９は、本発明の第３の実施例に係る固体撮像素子の動作を表す説明図である。
【００５２】
図１８に示すとおり、本発明の第３の実施例に係る固体撮像素子は、フォトダイオードＰＤ、トランジスタ１２、１３及び不揮発性記憶素子１４を備え、図１に示した固体撮像素子１００と類似の回路構成をとる（但し、ビット線ＢＬと平行に走るソース線ＳＬの代わりにビット線と直交に走るプレート線ＰＬが形成されている。）。トランジスタ１２は、ゲートはＴＧ線に接続され、一端がフォトダイオードＰＤに、他端がＦＤノードに接続されている。トランジスタ１３のゲートはＲＧ線に接続され、一端がＦＤノードに接続され、他端がワード線ＷＬに接続されている。不揮発性記憶素子１４は、制御ゲートがＦＤノードに接続され、一端がビット線ＢＬに、他端がプレート線ＰＬに接続されている。図示してはいないが、この固体撮像素子の周辺領域には、２つのバッファメモリ（ラッチを列状に配列したものをいう。）が備えられており、後述する読み出しデータを一時的に記憶できるようになっている。
【００５３】
次に、図１９を用いて、第３の実施例に係る固体撮像素子における不揮発性記憶素子の書込み及び読出し動作を説明する。図１９は、表の列項目が左から順に不揮発性記憶素子（ＮＶＭ）の露光ステップ及び読出しステップの各動作を表し、各動作における各ノードの電圧の印加条件が示されている。
【００５４】
露光ステップにおいては、始めに、不揮発性記憶素子１４の浮遊ゲートに蓄積された電荷の一括消去を行う。ワード線ＷＬに−１３Ｖ、ＲＧ線に−１４Ｖを印加し、ＴＧ線、ウェル（ｗｅｌｌ）領域、プレート線ＰＬ及びビット線ＢＬをＶｃｃとすると、浮遊ゲートに蓄積された電荷が放出されて消去される。
【００５５】
続いて、フォトダイオードＰＤ及び不揮発性記憶素子１４に対してＰＤ／ＮＶＭリセットを行う。ワード線ＷＬ及びフォトダイオードＰＤに７Ｖ、ＲＧ線及びＴＧ線に０Ｖを印加し、ウェル領域に１０Ｖ、プレート線ＰＬに０Ｖ、ビット線ＢＬに３Ｖを印加すると、フォトダイオードＰＤ及び不揮発性記憶素子１４に弱い書き込みがなされ、初期状態の電荷が保持される。
【００５６】
続いて、露光によるフォトダイオードからの信号電荷を不揮発性記憶素子１４に書き込むＮＶＭ書込みを行う。ワード線ＷＬに印加せず、ＲＧ線に１０Ｖ、ウェル領域に１０Ｖ、プレート線ＰＬに０Ｖ、ビット線ＢＬに３Ｖを印加し、露光によってフォトダイオードＰＤからの印加電圧が７Ｖから１０Ｖに上がると、不揮発性記憶素子１４に露光データの書き込みがなされる。
【００５７】
次に、読出しステップの動作について説明する。ＮＶＭ書込みの動作に続いて、始めに、露光データを読み出す読出し１を行う。ここで、露光データは、初期状態の電荷を含んだ状態で読み出される。ワード線ＷＬに−５Ｖ、ＲＧ線に−６Ｖを印加し、ＴＧ線、ウェル領域及びプレート線ＰＬをＶｃｃとし、ビット線ＢＬ及び／ＢＬを０Ｖとすると、不揮発性記憶素子１４に蓄積された電荷に応じた信号電荷がビット線ＢＬに流れ、ビット線ＢＬに接続されたセンスアンプ等（図示せず）により読み出される。読み出されたデータは一時的に，第１のバッファメモリ（図示せず）に蓄えられる。
【００５８】
続いて、露光データを消去する前に、消去前書込を行う。ワード線ＷＬに１０Ｖ、ＲＧ線に０Ｖ、ＴＧ線に１０Ｖを印加し、ウェル領域に１０Ｖ、プレート線ＰＬに０Ｖ、ビット線ＢＬに３Ｖを印加すると、不揮発性記憶素子１４に弱い書込みがなされ、不揮発性記憶素子１４にほぼ一定の電荷が蓄積された状態となり、不揮発性記憶素子１４の書込み特性（例えば、しきい値）のばらつきが低減される。この消去前書き込みは書き込みが不十分なセルのみに選択的に行ってもよい。
【００５９】
続いて、露光データの消去を行う。ワード線ＷＬに−１３Ｖ、ＲＧ線に−１４Ｖを印加し、ＴＧ線、ウェル（ｗｅｌｌ）領域、プレート線ＰＬ及びビット線ＢＬをＶｃｃとすると、浮遊ゲートに蓄積された電荷が放出される。
【００６０】
続いて、浮遊ゲートに初期状態の電荷を記憶させるＮＶＭリセットを行う。ワード線ＷＬに７Ｖ、ＲＧ線に０Ｖ、ＴＧ線に１０Ｖを印加し、ウェル領域に１０Ｖ、プレート線ＰＬに０Ｖ、ビット線ＢＬに３Ｖを印加すると、不揮発性記憶素子１４に弱い書き込みがなされ、初期状態の電荷が記憶される。
【００６１】
続いて、初期状態を読み出す読出し２がなされる。ワード線ＷＬに−５Ｖ、ＲＧ線に−６Ｖを印加し、ＴＧ線、ウェル領域及びプレート線ＰＬをＶｃｃとすると、初期状態の信号電荷がビット線ＢＬに流れ、ビット線ＢＬに接続されたセンスアンプ等（図示せず）により読み出される。読み出されたデータは一時的に，第２のバッファメモリ（図示せず）に蓄えられる。
【００６２】
最後に、読出し１及び読出し２により各々バッファメモリに記憶された露光データ及び初期状態の信号電荷に対応する電流量又は電圧値に応じたデータは、その差分が検出される。この検出は、第１及び第２のバッファメモリから順にデータを読み出し、その差分を計算し、第１のバッファメモリに書き戻すことで行ってもよいし、多数のデータの差分を同時に計算するハードウェアを用いて一括して差分を検出してもよい。これにより、フォトダイオードＰＤ（受光素子）からの信号強度に対応して不揮発性記憶素子１４に書き込みを行った状態と、初期状態との差分が検出される。
【００６３】
さらに、図２０及び図２１を用いて、本発明の第３の実施例に係る固体撮像素子における不揮発性記憶素子について説明する。図２０は、従来の不揮発性記憶素子の書き込み特性分布を表す説明図であり、図２１は、本発明の第３の実施例に係る不揮発性記憶素子の書き込み特性分布を表す説明図である。
【００６４】
図２０は、横軸が不揮発性記憶素子の特性値（例えばしきい値）を表し、縦軸がその特性を有する不揮発性記憶素子の数を表しており、１０Ｍ個程度の不揮発性記憶素子に対して同一の条件で書き込みを行った場合の特性分布を示している。フローティングゲート型の不揮発性記憶素子を用いる場合、一般的に書き込みによるしきい値のシフト量の平均値は数ボルトであるのに対して１０Ｍ個の不揮発性記憶素子の特性ばらつきも数ボルト程度に拡がる。このような特性ばらつきを有する状態では受光素子からの信号を所望の精度で不揮発性記憶素子に記憶させる事は困難であった。
【００６５】
図２１に示すとおり、本発明の第３の実施例に係る不揮発性記憶素子は、弱い書込み状態を初期状態とし、これを不揮発性記憶素子ごとに書き込み状態との差分をとることで書込み特性のばらつきを約１０分の１に低減することができることが確認された。即ち、この差分を取る動作により信号強度に対して１０％以下の精度で信号記憶ができる。
【００６６】
以上の構成により、本発明の第３の実施例に係る不揮発性記憶素子は、全画素の不揮発性記憶素子に対して弱い書き込みを行う事で初期状態を形成する動作と、露光後の信号電荷に応じて各画素の不揮発性記憶素子に対して書き込みを行う動作と、露光後の不揮発性記憶素子の状態と初期状態との差分をとる動作とを行うため、不揮発性記憶素子の書込み特性ばらつきを低減することができる。
【実施例４】
【００６７】
図２２及び図２３を用いて、本発明の第４の実施例を説明する。
【００６８】
図２２は、本発明の第４の実施例に係る固体撮像素子の回路構成図である。図２３は、本発明の第４の実施例に係る固体撮像素子の動作を表す説明図である。
【００６９】
図２２に示すとおり、本発明の第４の実施例は、第３の実施例の変形例であり、１画素あたり２つの不揮発性記憶素子を備える点において、第３の実施例と回路構成が異なる。本発明の第４の実施例に係る固体撮像素子は、フォトダイオードＰＤ、トランジスタ１２、１３及び不揮発性記憶素子１４ａ、１４ｂを備える。トランジスタ１２は、ゲートはＴＧ線に接続され、一端がフォトダイオードＰＤに、他端がＦＤノードに接続される。トランジスタ１３のゲートはＲＧ線に接続され、一端がＦＤノードに接続され、他端がワード線ＷＬに接続される。２つの不揮発性記憶素子は、露光後の信号電荷に応じて書き込みを行う動作をする露光データ記憶素子１４ａと、初期状態を形成する動作をする初期状態記憶素子１４ｂの２つの不揮発性記憶素子からなる。露光データ記憶素子１４ａは、制御ゲートがＦＤノードに接続され、一端がビット線ＢＬに、他端がプレート線ＰＬに接続される。初期状態記憶素子１４ｂは、制御ゲートがＦＤノードに接続され、一端がビット線／ＢＬに、他端がプレート線／ＰＬに接続される。
【００７０】
次に、図２３を用いて、第４の実施例に係る固体撮像素子における不揮発性記憶素子の書込み及び読出し動作を説明する。図２３は、表の列項目が左から順に不揮発性記憶素子（ＮＶＭ）の露光ステップ及び読出しステップの各動作を表し、各動作における各ノードの電圧の印加条件が示されている。
【００７１】
まず露光ステップ時は、始めに一括消去がなされる。一括消去は、第３の実施例における一括消去動作と同様であるため、詳細な説明は省略する。
【００７２】
続いて、ＰＤ／ＮＶＭリセットがなされる。ワード線ＷＬ及びフォトダイオードＰＤに７Ｖ、ＲＧ線にＶｃｃ、ＴＧ線に０Ｖを印加し、ウェル領域に１０Ｖ、プレート線ＰＬ及び／ＰＬに０Ｖ、ビット線ＢＬ及び／ＢＬに３Ｖを印加すると、フォトダイオードＰＤ、不揮発性記憶素子１４ａ及び１４ｂに弱い書き込みがなされ、初期状態の電荷が記憶される。
【００７３】
続いて、ＮＶＭ書込みがなされる。ワード線ＷＬに印加せず、ＲＧ線に１０Ｖ、ウェル領域に１０Ｖ、プレート線ＰＬに０Ｖ、プレート線／ＰＬ、ビット線ＢＬ及び／ＢＬに３Ｖを印加し、露光によりフォトダイオードＰＤの印加電圧が７Ｖから１０Ｖに上がると、露光データを記憶する不揮発性記憶素子１４ａのみに露光データの書き込みがなされる。
【００７４】
次に、読出しがなされる。ワード線ＷＬに−５Ｖ、ＲＧ線に−６Ｖを印加し、ＴＧ線、ウェル領域、プレート線ＰＬ及び／ＰＬをＶｃｃとし、ビット線ＢＬ及び／ＢＬを０Ｖとすると、不揮発性記憶素子１４ａに蓄積された露光データの信号電荷がビット線ＢＬに流れ、不揮発性記憶素子１４ｂに蓄積された初期状態の信号電荷がビット線／ＢＬに流れる。露光データ及び初期状態の信号電荷は、ビット線ＢＬ及び／ＢＬに接続されたセンスアンプ等（図示せず）により読み出される。
【００７５】
ここで、露光データ記憶素子１４ａに流れる電流（又はセンスアンプ出力）と、初期状態記憶素子１４ｂに流れる電流（又はセンスアンプ出力）とを比較しその差分をとることで、フォトダイオードＰＤ（受光素子）からの信号強度に対応したデータをばらつき無く正確に読み出す。そして、この実施例においては、素子１４ａ及び１４ｂから同時に読み出しを行うことにより、バッファメモリ等を介さずに差分を計算することができる。
【００７６】
引き続いて、消去前書込がなされる。ワード線ＷＬに１０Ｖ、ＲＧ線にＶｃｃ、ＴＧ線に１０Ｖを印加し、ウェル領域に１０Ｖ、プレート線ＰＬ及び／ＰＬに０Ｖ、ビット線ＢＬ及び／ＢＬに３Ｖを印加すると、浮遊ゲートに弱い書込みがなされ、これにより、次に露光ステップに進む際の最初の動作である一括消去を行う前に、不揮発性記憶素子１４の書込み特性（例えば、しきい値）のばらつきを低減させておくことができる。
【００７７】
以上の構成により、本発明の第４の実施例に係る固体撮像素子は、第３の実施例と同様に、不揮発性記憶素子に充分な精度で受光量に対応したデータを不揮発性記憶素子から読み出すことのできる固体撮像装置を実現できる。
【００７８】
さらに、図２４乃至図２７を用いて、本発明の第５乃至第８の実施例に係る固体撮像素子の製造工程およびその構造について述べる。本発明の第５乃至第８の実施例に係る固体撮像素子は、いずれも１つの画素内に不揮発性記憶素子とフォトダイオードとＭＯＳ型のトランジスタをそれぞれ１つ以上含む。
【実施例５】
【００７９】
図２４Ａ乃至Ｇは、本発明の第５の実施例に係る固体撮像素子の製造プロセスを表す概略断面図であり、トランジスタ工程までの製造プロセスを表す。
【００８０】
第５の実施例に係る固体撮像素子の製造プロセスは、始めに、図２４Ａに示したシリコン基板１０上に、Ｓｉ結晶を熱酸化して薄いＳｉＯ２膜を形成する（図示せず）。次に、ＳｉＮ膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。その上に、フォトレジストを塗布・露光・現像してパターンを形成し、それをマスクとしてＳｉＮ／ＳｉＯ２／Ｓｉの順にドライエッチング法によりエッチングし、トレンチ（シャロートレンチ）を形成する。ＳｉＯ２膜をＣＶＤ法で堆積してトレンチを完全に埋め込み、シリコン基板１０の表面上に堆積しているＳｉＯ２膜及びＳｉＮ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により除去すると、トレンチのみに素子分離１１が埋め込まれた分離構造（図２４Ｂ）を得る。
【００８１】
なお、素子分離１１は、ここではＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）分離膜を用いたが、加熱酸化により形成されたＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜であってもよく、その他の種類の分離酸化膜であってもよい。
【００８２】
続いて、ＭＯＳ型トランジスタ及び不揮発性記憶素子を形成する領域のシリコン基板に、イオン注入後アニールして、適宜、ｎ型ウェル（ｎ−ｗｅｌｌ）またはｐ型ウェル（ｐ−ｗｅｌｌ）等を形成する（図示せず）。
【００８３】
続いて、図示してはいないが、熱酸化等により、ＳｉＯ２からなる第１のゲート絶縁膜５ａを成膜し、第１のゲート絶縁膜５ａ上に、ＰｏｌｙＳｉをＣＶＤ法で堆積させ、第１のゲート電極膜１７ａを形成する。フォトリソグラフィ及びドライエッチングにより、図２４Ｃに示すとおり、不揮発性記憶素子とＭＯＳトランジスタを形成する領域の境である素子分離１１上まで、第１のゲート電極膜１７ａと第１のゲート絶縁膜５ａとが積層した構造とする。
【００８４】
続いて、図２４Ｄに示すとおり、ＣＶＤ法を利用してＳｉＯ２からなる第２のゲート絶縁膜５ｂを成膜し、第２のゲート絶縁膜５ｂ上に、第２のゲート電極膜１７ｂをＰｏｌｙＳｉとＷＳｉ２をＣＶＤ法で堆積させて成膜する。
【００８５】
続いて、図２４Ｅに示すとおり、第２のゲート電極膜１７ｂ上に、フォトレジスト１９を塗布して、ＭＯＳトランジスタ及び不揮発性記憶素子のゲートパターンを形成し、図２４Ｆに示すとおり、第２のゲート電極膜１７ｂと、第２のゲート絶縁膜５ｂとをドライエッチング法によりエッチングする。このとき、プラズマガスとしてＣｌ２やＨＢｒ等のハロゲン系のガスを用いることによりＰｏｌｙＳｉからなる第２のゲート電極膜１７ｂをエッチングし、プラズマガスとしてＣＦ４等を用いることにより、ＳｉＯ２からなる第２のゲート絶縁膜５ｂをエッチングする。
【００８６】
続いて、第１のゲート電極膜１７ａ及び第１のゲート絶縁膜５ａを、ドライエッチング法によりエッチングする。このとき、プラズマガスとしてＣｌ２やＨＢｒ等のハロゲン系のガスを用いることにより、第１のゲート電極膜１７ａをエッチングする。また、第１のゲート電極膜１７ａをエッチングすると同時に、シリコン基板１０の表面上において、フォトレジスト１９及び第１のゲート絶縁膜５ａでマスクされていない素子分離１１以外の領域がエッチングされる。さらに、プラズマガスとしてＣＦ４等を用いることにより、ＳｉＯ２からなる第１のゲート絶縁膜５ａがエッチングされる。エッチング後、フォトレジスト１９については、酸素プラズマ等で剥離する。
【００８７】
最後に、図２４Ｇに示すとおり、不揮発性記憶素子４のソース１５及びドレイン１６と、ＭＯＳトランジスタ２のドレイン１６を形成するため、イオン注入を行う。このとき、Ｐ型ＭＯＳとする場合はＢ（ホウ素）を、Ｎ型ＭＯＳとする場合はＰ（リン）やＡＳ（ヒ素）をドーパントとしてイオン注入する。さらに、図２４Ｇに示すとおり、ＭＯＳトランジスタ２のソース部分に、フォトダイオード１を形成して接続させる。
【００８８】
以上の製造プロセスにより、本発明の第５の実施例に係る固体撮像素子は形成される。しかし、前述の通り、ＭＯＳトランジスタ２のフォトダイオード１及びドレイン１６は、図２４Ｇに示すように、シリコン基板１０の表面がエッチングされた部分に形成されることとなる。
【実施例６】
【００８９】
そこで上記、シリコン基板をエッチングしてしまうという課題を改善すべく、次に、本発明の第６の実施例に係る固体撮像素子の製造プロセスを、図２５Ａ乃至Ｆを用いて説明する。
【００９０】
図２５Ａ乃至Ｆは、各々、本発明の第６の実施例に係る固体撮像素子の製造プロセスを表す概略断面図である。
【００９１】
第６の実施例に係る固体撮像素子の製造プロセスは、始めに、図２５Ａ及びＢに示すとおり、シリコン基板１０に、素子分離領域１１を形成する。続いて、ＭＯＳ型トランジスタ及び不揮発性記憶素子を形成する領域のシリコン基板１０に、イオン注入後アニールして、ｎ型ウェル（ｎ−ｗｅｌｌ）またはｐ型ウェル（ｐ−ｗｅｌｌ）を形成する（図示せず）。以上のプロセスは、第５の実施例に係る製造プロセスと同様であるため、詳細な説明は省略する。
【００９２】
続いて、図２５Ｃに示すとおり、ＣＶＤ法により、ＳｉＯ２からなる第１のゲート絶縁膜５ａを成膜し、第１のゲート絶縁膜５ａ上に、ＰｏｌｙＳｉをＣＶＤ法で堆積させ、第１のゲート電極膜１７ａを形成する。さらに、図２５Ｄに示すとおり、ＣＶＤ法により、ＳｉＯ２からなる第２のゲート絶縁膜５ｂを成膜し、第２のゲート絶縁膜５ｂ上に、ＰｏｌｙＳｉとＷＳｉ２をＣＶＤ法で堆積させ、第２のゲート電極膜１７ｂを形成する。
【００９３】
続いて、図２５Ｅに示すとおり、フォトレジスト１９でＭＯＳトランジスタ及び不揮発性記憶素子のゲートのパターンを形成し、第２のゲート電極膜１７ｂ、第２のゲート絶縁膜５ｂ、第１のゲート電極膜１７ａ、及び第１のゲート絶縁膜５ａをドライエッチング法によりエッチングする。フォトレジスト１９については、酸素プラズマ等で剥離する。
【００９４】
続いて、図２５Ｆに示すとおり、この断面とは別の領域、例えば素子分離絶縁膜上のどこかで、ＭＯＳトランジスタ２の第１ゲート電極７ａ及び第２ゲート電極７ｂを、金属配線層等を用いて、電気的に接続させる。
【００９５】
最後に、図２５Ｆに示すとおり、不揮発性記憶素子４のソース１５及びドレイン１６と、ＭＯＳトランジスタ２のドレイン１６を形成するため、イオン注入を行う。さらに、図２５Ｆに示すとおり、ＭＯＳトランジスタ２のソース部分に、フォトダイオード１を形成して接続させる。
【００９６】
以上の工程により、本発明の第６の実施例に係る固体撮像素子の製造プロセスは、ＭＯＳ型のトランジスタを二重ゲート構造で形成し、二つのゲートを電気的に接続する事で通常のＭＯＳトランジスタと同じ動作をする素子を実現し、シリコン基板を不必要にエッチングすることなく、一つの画素内にＭＯＳトランジスタ及び不揮発性記憶素子を形成することができる。
【実施例７】
【００９７】
次に、本発明の第７の実施例に係る固体撮像素子の製造プロセスを、図２６Ａ乃至Ｆを用いて説明する。
【００９８】
図２６Ａ乃至Ｆは、各々、本発明の第７の実施例に係る固体撮像素子の製造プロセスを表す概略断面図である。
【００９９】
第７の実施例に係る固体撮像素子の製造プロセスは、図２６Ａ乃至Ｃに示すとおり、第１のゲート電極膜１７ａを成膜するまでのプロセスは、第６の実施例に係る製造プロセスと同様であるため、詳細な説明は省略する。
【０１００】
図２６Ｄに示すとおり、第１のゲート電極膜１７ａ上に、ＣＶＤ法を利用してＳｉＯ２からなる第２のゲート絶縁膜５ｂを成膜し、フォトリソグラフィ及びドライエッチングにより、第２のゲート絶縁膜５ｂにおける開孔部１８を、ＭＯＳトランジスタのゲート電極となる領域よりも狭い領域で形成する。さらに、第２のゲート絶縁膜５ｂ上に、ＰｏｌｙＳｉとＷＳｉ２をＣＶＤ法で堆積させ、第２のゲート電極膜１７ｂを成膜する。これにより、開孔部１８に第２のゲート電極膜１７ｂが埋め込まれ、第１のゲート電極膜１７ａと、第２のゲート電極膜１７ｂとが、絶縁膜開孔部１８によって電気的に接続される構造となる。
【０１０１】
続いて、図２６Ｅに示すとおり、フォトレジスト１９を塗布して、ＭＯＳトランジスタ及び不揮発性記憶素子のゲートのパターンを形成し、第２のゲート電極膜１７ｂ、第２のゲート絶縁膜５ｂ、第１のゲート電極膜１７ａ、及び第１のゲート絶縁膜５ａをドライエッチング法によりエッチングする。その後、フォトレジスト１９については、酸素プラズマ等で剥離する。
【０１０２】
最後に、図２６Ｆに示すとおり、不揮発性記憶素子４のソース１５及びドレイン１６と、ＭＯＳトランジスタ２のドレイン１６を形成するため、イオン注入を行う。さらに、図２６Ｆに示すとおり、ＭＯＳトランジスタ２のソース部分に、フォトダイオード１を形成して接続させる。
【０１０３】
以上の工程により、本発明の第７の実施例に係る製造プロセスは、ＭＯＳ型のトランジスタを二重ゲート構造で形成し、二つのゲート間の絶縁膜を開孔し電気的に接続する事により通常のＭＯＳトランジスタと同じ動作をする素子を実現し、シリコン基板を不必要にエッチングすることなく、一つの画素内に、ＭＯＳトランジスタ及び不揮発性記憶素子を形成することができる。
【実施例８】
【０１０４】
次に、本発明の第８の実施例に係る固体撮像素子の製造プロセスを、図２７Ａ乃至Ｇを用いて説明する。
【０１０５】
図２７Ａ乃至Ｇは、各々、本発明の第８の実施例に係る固体撮像素子の製造プロセスを表す概略断面図である。
【０１０６】
第８の実施例に係る固体撮像素子の製造プロセスは、図２７Ａ乃至Ｄに示すとおり、第２のゲート電極膜１７ｂを成膜するまでのプロセスは、第５の実施例に係る製造プロセスと同様であるため、詳細な説明は省略する。
【０１０７】
図２７Ｅに示すとおり、フォトレジスト１９で、第１のゲート電極膜１７ａ上に積層していない第２のゲート電極膜１７ｂ上に、ＭＯＳトランジスタのゲートパターンを形成し、第１のゲート電極膜１７ａ上に積層している第２のゲート電極膜１７ｂを覆うように、ＭＯＳトランジスタと不揮発性記憶素子を形成する領域の境にある素子分離１１上を越えない範囲まで、フォトレジスト１９を塗膜する。ドライエッチングにより、第２のゲート電極膜１７ｂをエッチングし、エッチング後、フォトレジスト１９については、酸素プラズマ等で剥離する。
【０１０８】
続いて、図２７Ｆに示すとおり、フォトレジスト１９で、第１のゲート電極膜１７ａ上に積層している第２のゲート電極膜１７ｂ上に、不揮発性記憶素子のゲートパターンを形成し、ＭＯＳトランジスタを形成する領域上に、ＭＯＳトランジスタと不揮発性記憶素子を形成する領域の境にある素子分離１１上を越えない範囲まで、フォトレジスト１９を塗膜する。ドライエッチングにより、第２のゲート電極膜１７ｂ、第２のゲート絶縁膜５ｂ、第１のゲート電極膜１７ａ、及び第１のゲート絶縁膜５ａをエッチングし、エッチング後、フォトレジスト１９については、酸素プラズマ等で剥離する。
【０１０９】
最後に、図２７Ｇに示すとおり、不揮発性記憶素子４のソース１５及びドレイン１６と、ＭＯＳトランジスタ２のドレイン１６を形成するため、イオン注入を行う。さらに、図２７Ｇに示すとおり、ＭＯＳトランジスタ２のソース部分に、フォトダイオード１を形成して接続させる。
【０１１０】
以上の工程により、本発明の第８の実施例に係る製造プロセスは、ＭＯＳ型のトランジスタの二重ゲート構造形成領域と一重ゲート構造形成領域の間に一重・二重ゲート併存構造領域を設け、これにより、シリコン基板を不必要にエッチングすることなく、一つの画素内に、ＭＯＳトランジスタ及び不揮発性記憶素子を形成することができる。
【実施例９】
【０１１１】
さらに、本発明の第９の実施例に係る固体撮像素子の構造を、図２８乃至３０を用いて説明する。
【０１１２】
図２８は、本発明の第９の実施例に係る第１の固体撮像素子を表す概略断面図である。第９の実施例に係る第１の固体撮像素子は、第１のＭＯＳトランジスタ２及び第２のＭＯＳトランジスタ３を有し、図２８に示すとおり、第１のＭＯＳトランジスタ２の第１のゲート絶縁膜５ａが第２のＭＯＳトランジスタ３の第２のゲート絶縁膜５ｂよりも厚いことを特徴とする。
【０１１３】
図２９は、本発明の第９の実施例に係る第２の固体撮像素子を表す概略断面図である。第９の実施例に係る第２の固体撮像素子は、第１のＭＯＳトランジスタ２及び第２のＭＯＳトランジスタ３を有し、第２のＭＯＳトランジスタ３は電荷蓄積層６を有し、図２９に示すとおり、第１のＭＯＳトランジスタ２の第１のゲート絶縁膜５ａが第２のＭＯＳトランジスタ３の第２のゲート絶縁膜５ｂよりも厚いことを特徴とする。
【０１１４】
図３０は、本発明の第９の実施例に係る第３の固体撮像素子を表す概略断面図である。第９の実施例に係る第３の固体撮像素子は、ＭＯＳトランジスタ２及び不揮発性記憶素子４を有し、図３０に示すとおり、ＭＯＳトランジスタ２の第１のゲート絶縁膜５ａが不揮発性記憶素子４の第２のゲート絶縁膜５ｂよりも厚いことを特徴とする。
【０１１５】
以上の構成のとおり、本発明の第９の実施例に係る固体撮像素子においては、高い電圧を扱うＭＯＳ型トランジスタについて通常の電源電圧を扱うトランジスタより厚いゲート絶縁膜を有した構造を適用することにより、各画素内の不揮発性記憶素子に情報の書込み・消去を行う際に高電圧を用いる事ができる。
【０１１６】
図３１〜図３９に、実施例６〜９の各製造方法で形成したフォトダイオード１、ＭＯＳトランジスタ２、３を用いた固体撮像素子の回路構成を示す。図３１は本発明の実施例１と同様の回路構成であり、ＭＯＳトランジスタ１２及び１３がＭＯＳトランジスタ２に、メモリセル１４がＭＯＳトランジスタ３または不揮発性記憶素子４にそれぞれ対応する。図３２は本発明の実施例３と同様の回路構成であり、ＭＯＳトランジスタ１２及び１３がＭＯＳトランジスタ２に、メモリセル１４がＭＯＳトランジスタ３または不揮発性記憶素子４にそれぞれ対応する。図３３は本発明の実施例４と同様の回路構成であり、ＭＯＳトランジスタ１２及び１３がＭＯＳトランジスタ２に、メモリセル１４ａ及び１４ｂがＭＯＳトランジスタ３または不揮発性記憶素子４にそれぞれ対応する。図３４〜図３６はそれぞれ、図３１〜図３３の回路のＰＮを反転させた回路である。図３７〜図３９は図３１〜図３３の回路のメモリセルトランジスタを除く各ＭＯＳトランジスタをｎ型ＭＯＳトランジスタで構成した例である。
【実施例１０】
【０１１７】
図４０は本実施例のデジタルカメラを示す概略構成ブロック図である。上記実施例１〜１０で説明された固体撮像素子が用いられている。図中１０１がデジタルカメラ全体を表している。１０２は被写体像を結像するレンズ、１０３はレンズ１０２からの入射光量を調節する絞り機構、１０４はレンズ１０２から絞り機構１０３を通って入射した光信号を電気信号に変換する固体撮像素子、１０５は固体撮像素子１０４により光電変換された信号をサンプリングしてゲインコントロールするＣＤＳ，ＡＧＣ回路、１０６はＣＤＳ，ＡＧＣ回路１０５から出力されるアナログ信号をデジタル信号に変換するアナログ・デジタル変換器（以降、Ａ／Ｄ変換器と記述）、１１１はＡ／Ｄ変換器１０６よりＡ／Ｄ変換された信号に対して所定の処理を施すカメラ信号処理回路、１１３は本デジタルカメラ全体を制御するマイクロコンピュータ（以降、ＣＰＵと記述）、１１９はカメラ信号処理回路１１１から出力されたデジタル信号をＣＰＵ１１３を介して一時的に記憶する記録装置（以降、メモリと記述）、１１０はカメラ信号処理回路１１１から出力した生の画像データをＪＰＥＧなどの圧縮アルゴリズムを用いて圧縮したり、圧縮画像を伸長して表示用画像を生成する画像圧縮伸長回路、１１２はＬＣＤ液晶表示装置１０８に出力する映像信号を保持する画像表示メモリ、１０７は画像表示メモリに出力されたデジタル信号をアナログ信号に変換するデジタル・アナログ変換器（以降、Ｄ／Ａ変換器と記述）、１０８はＤ／Ａ変換器１０７から出力されるアナログ映像信号をユーザに対して表示するＬＣＤ液晶表示装置、１２０はメモリ１１９上に一時的に記憶されている画像データを画像ファイルの形で保存するメモリカードやディスクなどの２次記録装置、１１８は記録装置１２０への画像データの書き込み及び読み出しを行うためのカードインタフェース（以降、カードＩ／Ｆと記述）、１２１（１２１−１〜１２１−３）はネットワーク上の他の装置、１１７はネットワーク上の他の装置１２１と接続するための通信インタフェース（以降、通信用Ｉ／Ｆと記述）である。ここでネットワーク上の他の装置１２１は、装置内部に保持している画像データを外部機器に対して送信することが出来る装置であり、具体的にはデジタルカメラ、フラットベッドスキャナ、パーソナルコンピュータなどが考えられる。また通信Ｉ／Ｆ１１７は有線である必要はなく、無線ＬＡＮ装置などを利用したものでも良い。更にネットワーク上の他の装置１２１との間の通信プロトコルも、既存のさまざまな種類のものが考えられる。通信Ｉ／Ｆ１１７と通信プロトコルの組み合わせとしては、具体的にはＵＳＢインターフェースの場合のＰＴＰプロトコル、ＩＥＥＥ１３９４の場合のＳＢＰ２、ＢｌｕｅＴｏｏｔｈの場合のデジタルカメラプロファイルなどが考えられる。
【０１１８】
１１６はネットワーク上の他の装置１２１との通信を管理する通信管理手段であり、複数の装置１２１が同時にデジタルカメラ１０１と接続するような状況では、１１６が個々の装置１２１との通信を管理する。１１５は通信管理手段１１６によって複数の装置１２１から受信された画像データを、装置１２１毎にグループ化して管理する画像管理手段、１１４は画像管理手段１１５によってグループ化して管理されている画像群を統括的に表示する画像表示手段である。
【産業上の利用可能性】
【０１１９】
本件発明は、固体撮像装置を用いたデジタルカメラ等に利用することができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の固体撮像装置の回路構成図である。
【図２】本発明の固体撮像装置の変形例にかかる回路構成図である。
【図３】本発明の固体撮像装置の動作を表したシーケンス図である。
【図４】本発明の固体撮像装置の消去時の動作説明図である。
【図５】本発明の固体撮像装置の初期書き込み時の動作説明図である。
【図６】本発明の固体撮像装置の書き込み時の動作説明図である。
【図７】本発明の固体撮像装置の書き込み動作の電圧チャートである。
【図８】本発明の固体撮像装置の読み出し時の動作説明図である。
【図９】本発明の固体撮像装置のメモリセルトランジスタのＩＶ特性図である。
【図１０】本発明の実施例１のレイアウトパターンである。
【図１１】本発明の実施例１の書き込み時の動作説明図である。
【図１２】本発明の実施例１の読み出し時の動作説明図である。
【図１３】本発明の実施例１の消去時の動作説明図である。
【図１４】本発明の実施例２のレイアウトパターンである。
【図１５】本発明の実施例２の書き込み時の動作説明図である。
【図１６】本発明の実施例２の読み出し時の動作説明図である。
【図１７】本発明の実施例２の消去時の動作説明図である。
【図１８】本発明の第３の実施例に係る固体撮像素子の回路構成図である。
【図１９】本発明の第３の実施例に係る固体撮像素子の動作を表す説明図である。
【図２０】従来の不揮発性記憶素子の書き込み特性分布を表す説明図である。
【図２１】本発明の第３の実施例に係る不揮発性記憶素子の書き込み特性分布を表す説明図である。
【図２２】本発明の第４の実施例に係る固体撮像素子の回路構成図である。
【図２３】本発明の第４の実施例に係る固体撮像素子の動作を表す説明図である。
【図２４Ａ】本発明の第５の実施例に係る固体撮像素子の製造プロセスにおける第１の工程を表す概略断面図である。
【図２４Ｂ】本発明の第５の実施例に係る固体撮像素子の製造プロセスにおける第２の工程を表す概略断面図である。
【図２４Ｃ】本発明の第５の実施例に係る固体撮像素子の製造プロセスにおける第３の工程を表す概略断面図である。
【図２４Ｄ】本発明の第５の実施例に係る固体撮像素子の製造プロセスにおける第４の工程を表す概略断面図である。
【図２４Ｅ】本発明の第５の実施例に係る固体撮像素子の製造プロセスにおける第５の工程を表す概略断面図である。
【図２４Ｆ】本発明の第５の実施例に係る固体撮像素子の製造プロセスにおける第６の工程を表す概略断面図である。
【図２４Ｇ】本発明の第５の実施例に係る固体撮像素子の製造プロセスにおける第７の工程を表す概略断面図である。
【図２５Ａ】本発明の第６の実施例に係る固体撮像素子の製造プロセスにおける第１の工程を表す概略断面図である。
【図２５Ｂ】本発明の第６の実施例に係る固体撮像素子の製造プロセスにおける第２の工程を表す概略断面図である。
【図２５Ｃ】本発明の第６の実施例に係る固体撮像素子の製造プロセスにおける第３の工程を表す概略断面図である。
【図２５Ｄ】本発明の第６の実施例に係る固体撮像素子の製造プロセスにおける第４の工程を表す概略断面図である。
【図２５Ｅ】本発明の第６の実施例に係る固体撮像素子の製造プロセスにおける第５の工程を表す概略断面図である。
【図２５Ｆ】本発明の第６の実施例に係る固体撮像素子の製造プロセスにおける第６の工程を表す概略断面図である。
【図２６Ａ】本発明の第７の実施例に係る固体撮像素子の製造プロセスにおける第１の工程を表す概略断面図である。
【図２６Ｂ】本発明の第７の実施例に係る固体撮像素子の製造プロセスにおける第２の工程を表す概略断面図である。
【図２６Ｃ】本発明の第７の実施例に係る固体撮像素子の製造プロセスにおける第３の工程を表す概略断面図である。
【図２６Ｄ】本発明の第７の実施例に係る固体撮像素子の製造プロセスにおける第４の工程を表す概略断面図である。
【図２６Ｅ】本発明の第７の実施例に係る固体撮像素子の製造プロセスにおける第５の工程を表す概略断面図である。
【図２６Ｆ】本発明の第７の実施例に係る固体撮像素子の製造プロセスにおける第６の工程を表す概略断面図である。
【図２７Ａ】本発明の第８の実施例に係る固体撮像素子の製造プロセスにおける第１の工程を表す概略断面図である。
【図２７Ｂ】本発明の第８の実施例に係る固体撮像素子の製造プロセスにおける第２の工程を表す概略断面図である。
【図２７Ｃ】本発明の第８の実施例に係る固体撮像素子の製造プロセスにおける第３の工程を表す概略断面図である。
【図２７Ｄ】本発明の第８の実施例に係る固体撮像素子の製造プロセスにおける第４の工程を表す概略断面図である。
【図２７Ｅ】本発明の第８の実施例に係る固体撮像素子の製造プロセスにおける第５の工程を表す概略断面図である。
【図２７Ｆ】本発明の第８の実施例に係る固体撮像素子の製造プロセスにおける第６の工程を表す概略断面図である。
【図２７Ｇ】本発明の第８の実施例に係る固体撮像素子の製造プロセスにおける第７の工程を表す概略断面図である。
【図２８】本発明の第９の実施例に係る第１の固体撮像素子を表す概略断面図である。
【図２９】本発明の第９の実施例に係る第２の固体撮像素子を表す概略断面図である。
【図３０】本発明の第９の実施例に係る第３の固体撮像素子を表す概略断面図である。
【図３１】本発明の変形例（第１の実施例に対応）である。
【図３２】本発明の変形例（第３の実施例に対応）である。
【図３３】本発明の変形例（第４の実施例に対応）である。
【図３４】本発明の変形例（第１の実施例に対応、但しＰＮ反転）である。
【図３５】本発明の変形例（第３の実施例に対応、但しＰＮ反転）である。
【図３６】本発明の変形例（第４の実施例に対応、但しＰＮ反転）である。
【図３７】本発明の変形例（第１の実施例に対応、但しメモリトランジスタはＰ型、他のＭＯＳトランジスタはＮ型）である。
【図３８】本発明の変形例（第３の実施例に対応、但しメモリトランジスタはＰ型、他のＭＯＳトランジスタはＮ型）である。
【図３９】本発明の変形例（第４の実施例に対応、但しメモリトランジスタはＰ型、他のＭＯＳトランジスタはＮ型）である。
【図４０】本発明の固体撮像素子を用いたデジタルカメラの一例である。
【符号の説明】
【０１２１】
１００  固体撮像装置
１０１  デジタルカメラ
１１００、１１０１・・・１０ｎｍ  画素
１  フォトダイオード
２  第１ＭＯＳトランジスタ
３  第２ＭＯＳトランジスタ
４  不揮発性記憶素子
５  ゲート絶縁膜
５ａ  第１ゲート絶縁膜
５ｂ  第２ゲート絶縁膜
５ｃ  第３ゲート絶縁膜
６  電荷蓄積層
７  ゲート電極
７ａ  第１ゲート電極
７ｂ  第２ゲート電極
８  浮遊ゲート
９  一重・二重ゲート併存領域
１０  シリコン基板
１１  素子分離
１２、１３  Ｐ型ＭＯＳトランジスタ
１２ｎ、１３ｎ  Ｎ型ＭＯＳトランジスタ
１４  メモリセルトランジスタ（不揮発性記憶素子）
１４ａ  露光データ記憶素子
１４ａｎ  露光データ記憶素子（Ｎ型）
１４ｂ  初期状態記憶素子
１４ｂｎ  初期状態記憶素子（Ｎ型）
１５  ドレイン
１６  ソース
１７ａ  第１のゲート電極膜
１７ｂ  第２のゲート電極膜
１９  フォトレジスト
ＷＬ  ワード線
ＮＷ  Ｎ型ウェル
ＰＷ  Ｐ型ウェル
ＰＤ  フォトダイオード
ＦＤ  検知ノード
ＢＬ  ビット線
ＰＬ  プレート線
ＳＬ  ソース線
ＴＧ  第１の制御信号線
ＲＧ  第２の制御信号線
【図１】
2010056512.tif 000003
【図２】
2010056512.tif 000004
【図３】
2010056512.tif 000005
【図４】
2010056512.tif 000006
【図５】
2010056512.tif 000007
【図６】
2010056512.tif 000008
【図７】
2010056512.tif 000009
【図８】
2010056512.tif 000010
【図９】
2010056512.tif 000011
【図１０】
2010056512.tif 000012
【図１１】
2010056512.tif 000013
【図１２】
2010056512.tif 000014
【図１３】
2010056512.tif 000015
【図１４】
2010056512.tif 000016
【図１５】
2010056512.tif 000017
【図１６】
2010056512.tif 000018
【図１７】
2010056512.tif 000019
【図１８】
2010056512.tif 000020
【図１９】
2010056512.tif 000021
【図２０】
2010056512.tif 000022
【図２１】
2010056512.tif 000023
【図２２】
2010056512.tif 000024
【図２３】
2010056512.tif 000025
【図２４Ａ】
2010056512.tif 000026
【図２４Ｂ】
2010056512.tif 000027
【図２４Ｃ】
2010056512.tif 000028
【図２４Ｄ】
2010056512.tif 000029
【図２４Ｅ】
2010056512.tif 000030
【図２４Ｆ】
2010056512.tif 000031
【図２４Ｇ】
2010056512.tif 000032
【図２５Ａ】
2010056512.tif 000033
【図２５Ｂ】
2010056512.tif 000034
【図２５Ｃ】
2010056512.tif 000035
【図２５Ｄ】
2010056512.tif 000036
【図２５Ｅ】
2010056512.tif 000037
【図２５Ｆ】
2010056512.tif 000038
【図２６Ａ】
2010056512.tif 000039
【図２６Ｂ】
2010056512.tif 000040
【図２６Ｃ】
2010056512.tif 000041
【図２６Ｄ】
2010056512.tif 000042
【図２６Ｅ】
2010056512.tif 000043
【図２６Ｆ】
2010056512.tif 000044
【図２７Ａ】
2010056512.tif 000045
【図２７Ｂ】
2010056512.tif 000046
【図２７Ｃ】
2010056512.tif 000047
【図２７Ｄ】
2010056512.tif 000048
【図２７Ｅ】
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【図２７Ｆ】
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【図２７Ｇ】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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