(57)【要約】【課題】  ノイズの影響を受け難いデータドライバ回路等を提供する。【解決手段】  データドライバ回路５５０は、データ信号を生成する第１〜第Ｎ（Ｎは、２以上の整数）の駆動回路５５４と、前記第１〜第Ｍ（Ｍは、２以上Ｎ以下の整数）の駆動回路のうちの所与の駆動回路を指定する指定信号に基づき、前記第１〜第Ｍの駆動回路のうちの対応する１つの駆動回路の制限又は停止を制御する制御信号を生成する第１〜第Ｍの制御回路５５６と、第１〜第Ｋ（Ｋは、１以上Ｍ−１以下の整数）の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を前記第１〜第Ｋの駆動回路のうちの対応する１つの駆動回路に出力する第１〜第Ｋのゲート回路５５８と、を含む。【選択図】  図３
2010117413.tif 000002
【特許請求の範囲】
【請求項１】
データドライバ回路であって、
データ信号を生成する第１〜第Ｎ（Ｎは、２以上の整数）の駆動回路と、
前記第１〜第Ｍ（Ｍは、２以上Ｎ以下の整数）の駆動回路のうちの所与の駆動回路を指定する指定信号に基づき、前記第１〜第Ｍの駆動回路のうちの対応する１つの駆動回路の制限又は停止を制御する制御信号を生成する第１〜第Ｍの制御回路と、
第１〜第Ｋ（Ｋは、１以上Ｍ−１以下の整数）の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を前記第１〜第Ｋの駆動回路のうちの対応する１つの駆動回路に出力する第１〜第Ｋのゲート回路と、
を含むデータドライバ回路。
【請求項２】
請求項１において、
第ｉのゲート回路は、第ｉの制御回路からの第ｉの制御信号と第ｉ＋１のゲート回路からの第ｉ＋１の出力信号とに基づき、第ｉの出力信号を生成し、
Ｋが１である場合、ｉは、１であり、Ｋが２以上の整数である場合、ｉは、１から始まり１ずつ増加してＫで終わる整数である、データドライバ回路。
【請求項３】
請求項１において、
前記所与の駆動回路は、前記第１〜第Ｍの駆動回路の何れか１つの駆動回路である、データドライバ回路。
【請求項４】
データドライバ回路であって、
データ信号を生成する第１〜第Ｏ（Ｏは、２以上の整数）及び第Ｐ（Ｐは、Ｏ＋１以上Ｑ−１以下の整数）〜第Ｑ（Ｑは、Ｐ＋１以上の整数）の駆動回路と、
前記第１〜第Ｒ（Ｒは、２以上Ｏ以下の整数）及び第Ｓ（Ｓは、Ｒ＋１以上Ｔ−１以下の整数）〜第Ｔ（Ｔは、Ｓ＋１以上の整数）の駆動回路のうちの所与の駆動回路を指定する指定信号に基づき、前記第１〜第Ｒ及び第Ｓ〜第Ｔの駆動回路のうちの対応する１つの駆動回路の制限又は停止を制御する制御信号を生成する第１〜第Ｒ及び第Ｓ〜第Ｔの制御回路と、
第１〜第Ｕ（Ｕは、１以上Ｒ−１以下の整数）及び第Ｖ（Ｖは、Ｕ＋３以上Ｔ以下の整数）〜第Ｗ（Ｗは、Ｖ以上Ｔ以下の整数）の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を前記第１〜第Ｕ及び第Ｖ〜第Ｗの駆動回路のうちの対応する１つの駆動回路に出力する第１〜第Ｕ及び第Ｖ〜第Ｗのゲート回路と、
を含むデータドライバ回路。
【請求項５】
請求項４において、
第ｉのゲート回路は、第ｉの制御回路からの第ｉの制御信号と第ｉ＋１のゲート回路からの第ｉ＋１の出力信号とに基づき、第ｉの出力信号を生成し、
第ｊのゲート回路は、第ｊの制御回路からの第ｊの制御信号と第ｊ−１のゲート回路からの第ｊ−１の出力信号とに基づき、第ｊの出力信号を生成し、
Ｕが１である場合、ｉは、１であり、Ｕが２以上の整数である場合、ｉは、１から始まり１ずつ増加してＵで終わる整数であり、
ＷがＶである場合、ｊは、Ｕ＋３であり、ＷがＶより大きい整数である場合、ｊは、Ｕ＋３から始まり１ずつ増加してＴで終わる整数である、データドライバ回路。
【請求項６】
請求項４において、
前記所与の駆動回路は、前記第１〜第Ｒの駆動回路の何れか１つの駆動回路と前記第Ｓ〜第Ｔの駆動回路の何れか１つの駆動回路とである、データドライバ回路。
【請求項７】
請求項４において、
前記第Ｖ〜第Ｗ−１の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを調整する調整信号を前記第Ｖ〜第Ｗ−１のゲート回路のうちの対応する１つのゲート回路に出力する第１〜第Ｘ（Ｘは、１以上Ｗ−Ｖ＋１以下の整数）の前段ゲート回路を、
さらに含むデータドライバ回路。
【請求項８】
請求項７において、
第ｙの前段ゲート回路は、偶数又は奇数を表す第２の指定信号と第ｙ＋１の制御信号とに基づき、第ｙの調整信号を生成し、
ＷがＶである場合、ｙは、１であり、ＷがＶより大きい整数である場合、ｙは、１から始まり１ずつ増加してＸで終わる整数である、データドライバ回路。
【請求項９】
請求項８において、
第Ｕ＋２の制御信号のイネーブル／ディスイネーブルを表す出力信号を第Ｕ＋２の駆動回路に出力する第Ｕ＋２のゲート回路を、
さらに含むデータドライバ回路。
【請求項１０】
請求項８又は９において、
前記第２の指定信号は、前記第Ｗのゲート回路に入力される、データドライバ回路。
【請求項１１】
請求項１乃至１０の何れかに記載の前記データドライバ回路と、
電気光学パネルの表示カラム数を保持する保持回路と、
前記保持回路内の前記表示カラム線の数に基づき前記指定信号を生成する演算回路と、
を含む表示ドライバ。
【請求項１２】
請求項１１に記載の前記表示ドライバを含む電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データドライバ回路、表示ドライバ及び電気光学装置等に関する。
【背景技術】
【０００２】
電気光学装置は、データドライバ回路を有する表示ドライバを含むことができる（例えば、特許文献１、特許文献２）。例えば、特許文献３において、データドライバ回路は、データ信号を生成する第１〜第Ｎ（Ｎは、２以上の整数）の駆動回路ＩＰＣと、駆動回路の制限又は停止を制御する制御データＰＳを保持する第１〜第Ｎの保持回路ＰＳｒｅｇとを有する。第１〜第Ｎの保持回路ＰＳｒｅｇの各々に保持される制御データＰＳがノイズの影響を受ける場合、データドライバ回路は、誤動作することもある。
【０００３】
【特許文献１】特開２００５−１８２０８０号公報
【特許文献２】特開２００５−１９５７４６号公報
【特許文献３】特開２００６−０５８３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の幾つかの態様によれば、ノイズの影響を受け難いデータドライバ回路、表示ドライバ及び電気光学装置を提供できる。
【課題を解決するための手段】
【０００５】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【０００６】
本発明の一態様は、データドライバ回路であって、
データ信号を生成する第１〜第Ｎ（Ｎは、２以上の整数）の駆動回路と、
前記第１〜第Ｍ（Ｍは、２以上Ｎ以下の整数）の駆動回路のうちの所与の駆動回路を指定する指定信号に基づき、前記第１〜第Ｍの駆動回路のうちの対応する１つの駆動回路の制限又は停止を制御する制御信号を生成する第１〜第Ｍの制御回路と、
第１〜第Ｋ（Ｋは、１以上Ｍ−１以下の整数）の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を前記第１〜第Ｋの駆動回路のうちの対応する１つの駆動回路に出力する第１〜第Ｋのゲート回路と、
を含むデータドライバ回路に関係する。
【０００７】
第１〜第Ｍの制御回路の各々は、指定信号に対応するデコーダ回路などの組み合わせ回路で実現することができ、Ｄフリップフロップなどの保持回路で実現する必要がない。このように、データドライバ回路は、ノイズの影響を受け難い。
【０００８】
また本発明の一態様では、第ｉのゲート回路は、第ｉの制御回路からの第ｉの制御信号と第ｉ＋１のゲート回路からの第ｉ＋１の出力信号とに基づき、第ｉの出力信号を生成してもよく、
Ｋが１である場合、ｉは、１であってもよく、Ｋが２以上の整数である場合、ｉは、１から始まり１ずつ増加してＫで終わる整数であってもよい。
【０００９】
第ｉの制御回路が故障する場合であっても、第ｉのゲート回路は、第ｉ＋１のゲート回路からの第ｉ＋１の出力信号をフィードバック信号として受けることができる。この場合、第ｉのゲート回路が正常に動作する可能性があり、データドライバ回路全体としての故障率を下げることができる。
【００１０】
また本発明の一態様では、前記所与の駆動回路は、前記第１〜第Ｍの駆動回路の何れか１つの駆動回路であってもよい。
【００１１】
また本発明の他の態様は、データドライバ回路であって、
データ信号を生成する第１〜第Ｎ（Ｎは、２以上の整数）及び第Ｐ（Ｐは、Ｎ＋１以上Ｑ−１以下の整数）〜第Ｑ（Ｑは、Ｐ＋１以上の整数）の駆動回路と、
前記第１〜第Ｒ（Ｒは、２以上Ｎ以下の整数）及び第Ｓ（Ｓは、Ｒ＋１以上Ｔ−１以下の整数）〜第Ｔ（Ｔは、Ｓ＋１以上の整数）の駆動回路のうちの所与の駆動回路を指定する指定信号に基づき、前記第１〜第Ｒ及び第Ｓ〜第Ｔの駆動回路のうちの対応する１つの駆動回路の制限又は停止を制御する制御信号を生成する第１〜第Ｒ及び第Ｓ〜第Ｔの制御回路と、
第１〜第Ｕ（Ｕは、１以上Ｒ−１以下の整数）及び第Ｖ（Ｖは、Ｕ＋３以上Ｔ以下の整数）〜第Ｗ（Ｗは、Ｖ以上Ｔ以下の整数）の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を前記第１〜第Ｕ及び第Ｖ〜第Ｗの駆動回路のうちの対応する１つの駆動回路に出力する第１〜第Ｕ及び第Ｖ〜第Ｗのゲート回路と、
を含むデータドライバ回路に関係する。
【００１２】
また本発明の他の態様では、第ｉのゲート回路は、第ｉの制御回路からの第ｉの制御信号と第ｉ＋１のゲート回路からの第ｉ＋１の出力信号とに基づき、第ｉの出力信号を生成してもよく、
第ｊのゲート回路は、第ｊの制御回路からの第ｊの制御信号と第ｊ−１のゲート回路からの第ｊ−１の出力信号とに基づき、第ｊの出力信号を生成してもよく、
Ｕが１である場合、ｉは、１であってもよく、Ｕが２以上の整数である場合、ｉは、１から始まり１ずつ増加してＵで終わる整数であってもよく、
ＷがＶである場合、ｊは、Ｕ＋３であってもよく、ＷがＶより大きい整数である場合、ｊは、Ｕ＋３から始まり１ずつ増加してＴで終わる整数であってもよい。
【００１３】
また本発明の他の態様では、前記所与の駆動回路は、前記第１〜第Ｒの駆動回路の何れか１つの駆動回路と前記第Ｓ〜第Ｔの駆動回路の何れか１つの駆動回路とであってもよい。
【００１４】
また本発明の他の態様では、データドライバ回路は、前記第Ｖ〜第Ｗ−１の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを調整する調整信号を前記第Ｖ〜第Ｗ−１のゲート回路のうちの対応する１つのゲート回路に出力する第１〜第Ｘ（Ｘは、１以上Ｗ−Ｖ＋１以下の整数）の前段ゲート回路を、
さらに含んでもよい。
【００１５】
前段ゲート回路は、第Ｖ〜第Ｗ−１の制御信号を調整し、第１〜第Ｎ及び第Ｐ〜第Ｑの駆動回路のうちの通常に動作する駆動回路の数を偶数又は奇数に調整することができる。
【００１６】
また本発明の他の態様では、第ｙの前段ゲート回路は、偶数又は奇数を表す第２の指定信号と第ｙ＋１の制御信号とに基づき、第ｙの調整信号を生成してもよく、
ＷがＶである場合、ｙは、１であってもよく、ＷがＶより大きい整数である場合、ｙは、１から始まり１ずつ増加してＸで終わる整数であってもよい。
【００１７】
また本発明の他の態様では、データドライバ回路は、第Ｕ＋２の制御信号のイネーブル／ディスイネーブルを表す出力信号を第Ｕ＋２の駆動回路に出力する第Ｕ＋２のゲート回路を、
さらに含んでもよい。
【００１８】
また本発明の他の態様では、前記第２の指定信号は、前記第Ｗのゲート回路に入力されてもよい。
【００１９】
また本発明の他の態様は、上記に記載の前記データドライバ回路と、
電気光学パネルの表示カラム数を保持する保持回路と、
前記保持回路内の前記表示カラム線の数に基づき前記指定信号を生成する演算回路と、
を含む表示ドライバに関係する。
【００２０】
また本発明の他の態様は、上記に記載の前記表示ドライバを含む電気光学装置に関係する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２２】
１．電気光学装置
図１に、本実施形態の電気光学装置の構成例を示す。電気光学装置は、例えば、図１に示される表示ドライバ１０と電気光学パネル５１２と処置装置１３０とを含む。電気光学装置は、表示ドライバ１０の外部に位置する外部不揮発性メモリ１３４を含んでもよい。外部不揮発性メモリ１３４は、表示ドライバ１０の内部に含まれる内部不揮発性メモリであってもよい。電気光学パネル５１２は、表示ドライバ１０により駆動される。電気光学装置の範囲は、例えば、車載用表示ユニットを含む。なお、表示ドライバ１０は、図１に示される複数の回路の一部を省略してもよい。また、表示ドライバ１０は、図１に示されない回路を含んでもよい。さらに、表示ドライバ１０内の各回路は、複数の機能の一部を省略してもよく、他の機能を含んでもよい。表示ドライバ１０、処置装置１３０、及び外部不揮発性メモリ１３４の一部又は全部を、電気光学パネル５１２の上に形成してもよい。
【００２３】
図１において、電気光学パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、各画素が複数のデータ線の何れかのデータ線及び複数の走査線の何れかの走査線により特定される複数の画素とを有する。そして各画素領域における電気光学素子（例えば、液晶素子）の光学特性を変化させることで、表示動作を実現する。図１において、１×２画素が示されているが、複数の画素の数は、２に限定されるものではない。電気光学パネル５１２は、例えば３２０×３２０画素を有する。また、電気光学パネル５１２は、ＴＦＴ（Thin Film Transistor）、ＴＦＤ（Thin Film Diode）などのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネル５１２は、アクティブマトリクス方式以外のパネル（例えば、単純マトリックス方式のパネル）であってもよいし、液晶パネル以外のパネル（例えば、有機ＥＬ（Electro Luminescence）パネル）であってもよい。
【００２４】
より具体的には、液晶パネルは、例えばガラス基板からなるパネル基板上に形成される。パネル基板には、複数の走査線と、複数のデータ線とが配置されている。複数の走査線の何れかの走査線と複数のデータ線の何れかのデータ線との交差点に対応する位置に画素が設けられている。各画素は、例えばアモルファスＳｉ−ＴＦＴからなるスイッチング素子と、画素電極とを有する。
【００２５】
ＴＦＴのゲート電極は、複数の走査線の何れかの走査線に接続される。ＴＦＴのソース電極は、複数のデータ線の何れかのデータ線に接続される。ＴＦＴのドレイン電極は、複数の画素電極の何れかの画素電極に接続される。画素電極と、該画素電極と液晶素子（広義には電気光学物質）を介して対向する対向電極（コモン電極）との間には、液晶容量（広義には素子容量）が形成されている。なお、液晶容量と並列に、保持容量を形成するようにしても良い。液晶パネルでは、画素電極と対向電極との間の電圧に応じて、画素の透過率が変化するようになっている。対向電極に供給される対向電極電圧ＶＣＯＭは、電源回路５９０により生成される。このような液晶パネルは、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。素子容量の範囲は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含む。
【００２６】
記憶回路５２２（例えば、ＲＡＭ（Random Access Memory））は、画像データを記憶する。記憶回路５２２は、複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。電気光学パネル５１２が３２０×３２０画素を有する場合、記憶回路５２２の記憶容量は、例えば、３２０×３２０×４ビットである。この場合、記憶回路５２２は、１フレーム分の４ビット（１６階調）の画像データを記憶したり、２フレーム分の２ビット（４階調）の画像データを記憶したり、４フレーム分の１ビット（２階調）の画像データを記憶することができる。記憶回路５２２の記憶容量は、３２０×３２０×４ビットよりも大きくてもよく、記憶回路５２２は、複数フレーム分の４ビット（１６階調）の画像データを記憶してもよい。記憶回路５２２に記憶される画像データは、例えば、書き込み回路５２６及び読み出し回路５２４によって、書き込まれたり、読み出されたりする。
【００２７】
書き込み回路５２６は、処理装置１３０からの画像データを記憶回路５２２に書き込むが、書き込み回路５２６は、記憶回路５２２からの画像データを処理装置１３０に読み出す機能も有する書き込み／読み出し回路５２６であってもよい。読み出し回路５２４は、記憶回路５２２からの画像データをデータドライバ回路５５０に読み出す。書き込み回路５２６（書き込み／読み出し回路５２６）は、例えば、ページアドレスを制御するページアドレス制御回路とカラムアドレスを制御するカラムアドレス制御回路を有する。書き込み回路５２６（書き込み／読み出し回路５２６）は、画像データを一時的に記憶するバッファ回路を有してもよい。読み出し回路５２４は、例えば、ラインアドレスを制御するラインアドレス制御回路（及び必要に応じてカラムアドレスを制御するカラムアドレス制御回路）を有する。読み出し回路５２４は、画像データを一時的に保持するラッチ回路を有してもよい。
【００２８】
制御ロジック回路５４２は、各種制御信号や各種制御データを生成したり、表示ドライバ１０全体の制御を行う。制御ロジック回路５４２は、例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。また、制御ロジック回路５４２は、パラメータデータやコマンドデータを保持する。また、制御ロジック回路５４２は、階調電圧生成回路６１０（広義には、階調信号生成回路）に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路５９０に対して、各種の電圧を調整するための電圧設定データを出力する。また、制御ロジック回路５４２は、表示ドライバ１０に接続される外部の不揮発性メモリ１３４（例えば、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM））に対してアクセス制御を行う。また、制御ロジック回路５４２は、処理装置１３０（例えば、ＭＰＵ（Micro Processing Unit））との間で、信号やデータを送受信する。なお、制御ロジック回路５４２は、処理装置１３０から基準クロックを受け取ってもよく、表示ドライバ１０は、基準クロックを生成する発振回路を含んでもよい。制御ロジック回路５４２は、処理装置１３０から垂直同期信号や水平同期信号を受け取ってもよく、表示ドライバ１０は、垂直同期信号や水平同期信号を生成する回路を含んでもよい。
【００２９】
表示タイミング制御回路５４４は、表示タイミングの制御信号を生成し、処理装置１３０から記憶回路５２２への画像データの書き込みタイミングを制御したり、記憶回路５２２からデータドライバ回路５５０への画像データの読み出しタイミングを制御する。また、表示タイミング制御回路５４４は、電気光学物質の印加電圧（広義には印加信号）の極性が反転するタイミングを指定する極性反転信号ＰＯＬを生成し、データドライバ回路５５０、電源回路５９０、及び階調電圧生成回路６１０に送る。
【００３０】
システムインターフェース回路５４８は、処理装置１３０から表示ドライバ１０への信号やデータを受け取り、表示ドライバ１０から処理装置１３０への信号やデータを送り出すインターフェースを実現する。システムインターフェース回路５４８は、処理装置１３０と記憶回路５２２との間の画像データの通信に、画像データを一時的に保持するバスホルダ回路を使用してもよい。システムインターフェース回路５４８は、パラレルインターフェース回路でもよく、シリアルインターフェース回路でもよく、パラレル／シリアルインターフェース回路でもよい。パラレルインターフェース回路５４８は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱う。シリアルインターフェース回路は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。パラレル／シリアルインターフェース回路は、例えば、シリアル／パラレル選択信号ＩＦ、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、８ビットのデータＤ７〜Ｄ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。
【００３１】
シリアル／パラレル選択信号ＩＦの「Ｈ（Ｈｉｇｈレベル）」及び「Ｌ（Ｌｏｗレベル）」はそれぞれ、例えば、シリアル通信モード及びパラレル通信モードを示す。反転チップセレクト信号ＸＣＳの「Ｌ」は、例えば、処理装置１３０と表示ドライバ１０との間の通信の許可を示す。コマンド／データの識別信号Ａ０の「Ｈ」及び「Ｌ」はそれぞれ、例えば、画像データ又はパラメータデータの通信モード及びコマンドデータの通信モードを示す。パラレル通信モードにおける反転リード信号ＸＲＤの「Ｌ」は、例えば、表示ドライバ１０から処理装置１３０へのデータの読み出しを示す。パラレル通信モードにおける反転ライト信号ＸＷＲの「Ｌ」は、例えば、処理装置１３０から表示ドライバ１０へのデータの書き込みを示す。パラレル通信モードにおける８ビットのデータＤ７〜Ｄ０は、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。シリアル通信モードにおけるシリアルクロック信号ＳＣＬは、処理装置１３０と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアルデータＳＤは、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。
【００３２】
データドライバ回路５５０は、電気光学パネル５１２の複数のデータ線を駆動するためのデータ信号（データ線用の駆動信号）を生成する回路である。具体的にはデータドライバ回路５５０は、記憶回路５２２から画像データ（階調データ）を受け、階調電圧生成回路６１０から複数（例えば１６段階、４段階、２段階など）の階調電圧（基準電圧）（広義には、階調信号）を受ける。そして、データドライバ回路５５０は、複数の階調電圧の中から、画像データに対応する階調電圧を選択する。選択された階調電圧は、データ信号として、電気光学パネル５１２の複数のデータ線のうちの対応するデータ線に出力される。好ましくは、データドライバ回路５５０は、パワーセーブ機能を採用する。なお、パワーセーブ機能を採用するデータドライバ回路５５０の構成例は、図３において後述する。
【００３３】
データドライバ回路５５０は、電気光学物質の劣化を防止するために、電気光学物質の印加電圧（広義には印加信号）の極性を反転させる極性反転駆動を採用することができる。極性反転駆動は、１垂直走査期間単位で極性反転を行うフレーム反転駆動、１水平走査期間単位で極性反転を行うライン反転駆動、及び、１画素単位で極性反転を行うドット反転駆動をライン反転駆動に組み合わせた極性反転駆動などを有する。データドライバ回路５５０が極性反転駆動を採用する場合、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）に対応する階調電圧を選択する。具体的には、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）の各ビットを反転して、反転画像データ（反転階調データ）を生成する。データドライバ回路５５０は、極性反転信号ＰＯＬに基づき、複数の階調電圧の中から、画像データ又は反転画像データに対応する階調電圧を選択する。
【００３４】
走査ドライバ回路５７０は、電気光学パネル５１２の複数の走査線を駆動するための走査信号（走査線用の駆動信号）を生成する回路である。具体的には、内蔵するシフトレジスタにおいてスタートパルス信号を順次シフトし、このシフトされたスタートパルス信号をレベル変換する。レベル変換された信号は、走査信号（走査電圧）として、電気光学パネル５１２の複数の走査線うちの対応する走査線に出力される。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００３５】
電源回路５９０は、各種の電圧（広義には電源信号）を生成する回路である。電源回路５９０は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する。昇圧電圧に基づき、走査ドライバ回路５７０や階調電圧生成回路６１０が使用する高電圧を生成できる。また電源回路５９０は、昇圧電圧のレベル調整を行う。また電源回路５９０は、電気光学パネル５１２の対向電極に供給する対向電極電圧ＶＣＯＭも生成する。
【００３６】
階調電圧生成回路（γ補正回路）６１０は、複数の階調電圧を生成する回路である。具体的には、階調電圧生成回路６１０は、電源回路５９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ１〜ＶＳ６４（広義にはＡ個の選択用電圧）を出力する。階調電圧生成回路６１０は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ１〜ＶＳ６４として出力する。階調電圧生成回路６１０は、制御ロジック回路５４２からの階調特性の調整データに基づいて、選択用電圧ＶＳ１〜ＶＳ６４の中から、例えば１６階調の場合には１６個（広義にはＢ個。Ａ＞Ｂ）の電圧を選択して、階調電圧Ｖ１〜Ｖ１６として出力する。このようにすれば電気光学パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお、極性反転駆動の場合には、階調電圧生成回路６１０は、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を含んでもよい。すなわち、階調電圧生成回路６１０は、極性反転信号ＰＯＬに同期して、正極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６又は負極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６を出力してもよい。
【００３７】
処理装置１３０は、制御ロジック回路５４２との間で、信号やデータを送受信する。処理装置１３０は、ＭＰＵやＣＰＵ（Central Prosessing Unit）により実現してもよいし、ＡＳＩＣであるコントローラ回路により実現してもよい。また、ＭＰＵ１３０の機能を、電子機器（例えば、電気光学装置、携帯電話、ページャ、時計、液晶テレビ、車載用表示装置、カーナビゲーション装置、電卓、ワードプロセッサ、プロジェクタ又はＰＯＳ端末等）が有する処理部（ＭＰＵ）により実現してもよい。
【００３８】
処理装置１３０の主な動作は、制御ロジック回路５４２にコマンドデータを送信し、制御ロジック回路５４２は、そのコマンドデータに基づき表示ドライバ１０を制御する。また、処理装置１３０は、必要に応じてコマンドデータに関連するパラメータデータを送信する。処理装置１３０の主な他の動作は、記憶回路５２２に画像データを送信する。具体的には、処理装置１３０は、記憶回路５２２の書き込み領域（例えば、１フレーム分の記憶領域）を制御ロジック回路５４２に指示するために、書き込み領域を設定するコマンドデータと、書き込み領域の内容（例えば、１フレーム分の記憶領域のスタートアドレス及びエンドアドレス）を表すパラメータデータとを制御ロジック回路５４２に送信する。その後、処理装置１３０は、記憶回路５２２への画像データ（例えば、１フレーム分の画像データ）の送信を開始し、これに応じて、制御ロジック回路５４２は、記憶回路５２２の設定された書き込み領域に画像データの書き込みを書き込み回路５２６を介して開始する。画像データ（例えば、１フレーム分の画像データ）の送信を開始する際、処理装置１３０は、画像データの書き込み開始を指示するコマンドデータを制御ロジック回路５４２に送信してもよい。
【００３９】
外部不揮発性メモリ１３４は、電気光学装置を動作させるための種々の情報を記憶する。具体的には、外部不揮発性メモリ１３４は、表示特性制御パラメータデータ（フリッカ調整パラメータデータ、コントラスト調整パラメータデータ、表示制御パラメータデータ、階調制御パラメータデータ、電圧設定パラメータデータ等）を記憶する。外部不揮発性メモリ１３４は、表示特性制御パラメータデータ以外のパラメータデータ（リフレッシュ期間パラメータデータ、製造情報パラメータデータ等）も記憶する。外部不揮発性メモリ１３４に記憶された各種のパラメータデータは、例えば、電源投入時、システムリセット時、又はリフレッシュ時に、制御ロジック回路５４２によって読み出される。
【００４０】
２．制御ロジック回路
図２に、図１の制御ロジック回路５４２の構成例を示す。制御ロジック回路５４２は、処理装置１３０からのコマンドデータをデコードするコマンドデコーダ回路５１４と、処理装置１３０からのパラメータデータを保持するパラメータレジスタ回路３０（広義には、パラメータ保持回路）とを有する。また、制御ロジック回路５４２は、処理装置１３０からの画像データを受け、画像データを書き込み回路５２６に送る。図２において、システムインターフェース回路５４８は、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱い、処理装置１３０に対してパラレルインターフェース回路の機能を表す。
【００４１】
制御ロジック回路５４２の主な動作は、処理装置１３０からの各種のコマンドデータを受信し、コマンドデータの内容に応じて、表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０を制御する。図２に示すように、制御ロジック回路５４２は、各種のコマンドデータが入力されたことを保持するコマンドレジスタ回路５１５（広義には、コマンド保持回路）を有してもよい。また、制御ロジック回路５４２は、処理装置１３０からの各種のパラメータデータを受信し、パラメータデータをパラメータレジスタ回路３０に保持させる。図２に示すように、制御ロジック回路５４２は、コマンドデコーダ回路５１４のデコード結果に応じてコマンドデータに関連するパラメータデータをパラメータレジスタ回路３０に保持させるレジスタ書き込み回路２０を有してもよい。表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０は、パラメータレジスタ回路３０に保持されるパラメータデータに基づき動作する。コマンドレジスタ回路５１５やパラメータレジスタ回路３０のような制御レジスタ回路は、Ｄフリップフロップで実現してもよいし、ＲＡＭで実現してもよい。コマンドレジスタ回路５１５及びパラメータレジスタ回路３０を制御レジスタ回路（広義には、制御保持回路）として統合し、制御レジスタ回路をコマンドデータ用の領域とパラメータデータ用の領域とに分けてもよい。
【００４２】
図２において、システムインターフェース回路５４８は、電源投入時又はシステムリセット時に例えば「Ｌ」を示す反転リセット信号ＸＲＥＳを取り扱うことができ、制御ロジック回路５４２は、反転リセット信号ＸＲＥＳに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御するメモリ制御回路５１８を有することができる。メモリ制御回路５１８は、読み出しの開始を制御する制御データを外部不揮発性メモリ１３４に送信する。なお、制御ロジック回路５４２がソフトウェアリセットを示すコマンドデータＳＷＲＥＳＥＴやコマンドリフレッシュを示すコマンドデータＣＭＲＦを処理装置１３０から受信する場合、同様に、メモリ制御回路５１８は、コマンドデータＳＷＲＥＳＥＴに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御することができる。
【００４３】
システムインターフェース回路５４８は、例えば、外部不揮発性メモリ１３４用の反転チップセレクト信号ＸＥ２ＣＳ、シリアルクロック信号Ｅ２ＳＣＬ、及びシリアル出力データＥ２ＳＯを取り扱うことができる。反転チップセレクト信号ＸＥ２ＣＳの「Ｌ」は、例えば、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信の許可を示す。シリアル通信モードにおけるシリアルクロック信号Ｅ２ＳＣＬは、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアル出力データＥ２ＳＯは、表示ドライバ１０から外部不揮発性メモリ１３４への制御データを示す。また、システムインターフェース回路５４８は、例えば、シリアル入力データＥ２ＳＩを取り扱うことができる。シリアル通信モードにおけるシリアル入力データＥ２ＳＯは、外部不揮発性メモリ１３４から表示ドライバ１０へのパラメータデータ又は制御データを示す。
【００４４】
外部不揮発性メモリ１３４は、読み出しの開始を制御する制御データをメモリ制御回路５１８から受信すると、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを開始する。レジスタ書き込み回路２０は、外部不揮発性メモリ１３４からのパラメータデータをパラメータレジスタ回路３０に書き込むことができる。パラメータレジスタ回路３０は、処理装置１３０によって設定されるパラメータデータと外部不揮発性メモリ１３４によって設定されるパラメータデータとを有することができる。
【００４５】
このように、レジスタ書き込み回路２０は、所与のタイミングで、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべてを、表示ドライバ１０のパラメータレジスタ回路３０に書き込むことができる。所与のタイミングは、電源投入時やシステムリセット時やソフトウェアリセット時やコマンドリフレッシュ時以外のリフレッシュ時でもよい。外部メモリ制御回路５１８は、パラメータレジスタ回路３０に保持されるリフレッシュ期間パラメータデータに基づき、読み出しの開始を制御する制御データを外部不揮発性メモリ１３４に定期的に送信してもよい。これに応じて、レジスタ書き込み回路２０は、定期的なリフレッシュ時に、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべてを、表示ドライバ１０のパラメータレジスタ回路３０に定期的に書き込むことができる。なお、レジスタ書き込み回路２０は、所与のリフレッシュ時に、外部不揮発性メモリ１３４に記憶されるパラメータデータの一部だけをパラメータレジスタ回路３０に書き込んでもよい。
【００４６】
なお、外部不揮発性メモリ１３４は、表示制御パラメータデータ（広義には、表示特性制御パラメータデータ）として、電気光学パネル５１２（例えば、３２０×３２０画素））の表示カラム数（例えば、３２０）を記憶する。例えば、電気光学パネル５１２が３２０×８０画素を有する場合、外部不揮発性メモリ１３４は、この電気光学パネル５１２の特性に適した表示カラム数（例えば、８０）が、初期値として書き込まれている。例えば、電気光学パネル５１２が２００×４７画素を有する場合、外部不揮発性メモリ１３４は、この電気光学パネル５１２の特性に適した表示カラム数（例えば、４７）が、初期値として書き込まれている。表示ドライバ１０のパラメータレジスタ回路３０は、様々な種類の電気光学パネル５１２に対応するために、外部不揮発性メモリ１３４内の表示カラム数を保持する。言い換えれば、汎用の表示ドライバ１０は、データドライバ回路５５０を様々な種類の電気光学パネル５１２に適合させるために、パラメータレジスタ回路３０内の表示カラム数に基づきデータドライバ回路５５０を制御する演算回路３５を有する。演算回路３５は、図２に示されるように、制御ロジック回路５４２に含まれるが、データドライバ回路５５０に含まれてもよい。
【００４７】
演算回路３５は、パラメータレジスタ回路３０内にパラメータデータとして保持される表示カラム数に基づき、データドライバ回路５５０によって生成されるデータ信号の有効な数を制御する。より詳細には、データドライバ回路５５０によって生成され得るデータ信号の最大数がＮである場合、演算回路３５は、Ｎが表示カラム数と実質的に一致するように、データドライバ回路５５０によって生成されるデータ信号の有効な数を調整する指定信号を生成する。
【００４８】
３．データドライバ回路
図３に、図１のデータドライバ回路５５０の構成例を示す。データドライバ回路５５０は、記憶回路５２２から読み出し回路５２４によって読み出された画像データ（階調データ）を受け、階調電圧生成回路６１０から複数（例えば１６段階、４段階、２段階など）の階調電圧（基準電圧）（広義には、階調信号）を受けるＤ／Ａ変換回路５５２を有する。Ｄ／Ａ変換回路５５２は、複数の階調電圧の中から、画像データに対応する階調電圧を選択する。データドライバ回路５５０は、選択された階調電圧をデータ信号として生成する第１〜第Ｎ（Ｎは、２以上の整数）の駆動回路５５４を有する。なお、Ｄ／Ａ変換回路５５２は、表示タイミング制御回路５４４から極性反転信号ＰＯＬを受けてもよい。
【００４９】
第１〜第Ｎの駆動回路５５４の各々は、例えば、ボルテージフォロワ接続された増幅回路（ボルテージフォロワ回路）で実現する。増幅回路は、例えば、オペアンプである。第１〜第Ｎの駆動回路５５４の各々が電気光学パネル５１２の複数のデータ線のうちの対応するデータ線に接続される場合は、第１〜第Ｎの駆動回路５５４の信頼性が低下するという問題は生じない。しかしながら、電気光学パネル５１２の特性（規格）によって、第１〜第Ｎの駆動回路５５４の一部がデータ線に接続されてない場合がある。このような場合、データ線に接続されてない駆動回路５５４の信頼性が低下することもある。また、データ線に接続されてない駆動回路５５４の消費電力を軽減することが好ましい。
【００５０】
データドライバ回路５５０は、パワーセーブ機能として、第１〜第Ｎの駆動回路５５４のうちの対応する１つの駆動回路５５４の制限又は停止を制御する制御信号を生成する第１〜第Ｎの制御回路５５６（駆動回路の制限又は停止を制御する制御回路）を有する。例えば、制御信号がＨを示すとき、その制御信号が入力される駆動回路５５４の動作電流は、制限又は停止する。駆動回路５５４の動作が停止することで、駆動回路５５４の出力は、ハイインピーダンス状態に設定される。第１〜第Ｎの制御回路５５６の各々は、例えば、演算回路３５からの指定信号に対応するデコーダ回路で実現する。指定信号は、第１〜第Ｎの駆動回路５５４のうちの所与の駆動回路５５４を指定し、所与の駆動回路５５４は、例えば、第１〜第Ｎの駆動回路５５４の何れか１つの駆動回路５５４である。
【００５１】
Ｎが例えば３２０であり、第１〜第３２０の駆動回路５５４のうちの第１〜第８の駆動回路５５４がデータ線に接続されない場合、第８の制御回路５５６の制御信号がＨを示し、残りの第１〜第７及び第９〜第３２０の制御信号がＬを示すような指定信号が、第１〜第３２０の制御回路５５６の各々に、演算回路３５から入力される。言い換えれば、第１〜第３２０の制御回路５５６の各々は、所与の駆動回路５５４として第８の駆動回路５５４を指定する指定信号（例えば、９ビットで「０００００１０００」）をデコードし、第８の駆動回路５５４に対応する第８の制御回路５５６は、Ｈを示す制御信号（デコード結果）を生成し、残りの第１〜７及び第９〜第３２０の制御回路５５６は、Ｌを示す制御信号（デコード結果）を生成する。
【００５２】
データドライバ回路５５０は、第１〜第Ｎ−１の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を第１〜第Ｎ−１の駆動回路のうちの対応する１つの駆動回路に出力する第１〜第Ｎ−１のゲート回路５５８を有する。第１〜第Ｎ−１のゲート回路５５８の各々は、例えば、論理和回路で実現する。論理和回路は、例えば、ＯＲ回路である。例えば、出力信号がＨを示すとき、制御信号のイネーブルを表し、出力信号がＬを示すとき、ディスイネーブルを表す。第１〜第Ｎ−２のゲート回路５５８の各々に関して、第ｉのゲート回路は、第ｉの制御回路からの第ｉの制御信号と第ｉ＋１のゲート回路からの第ｉ＋１の出力信号とに基づき、第ｉの出力信号を生成する。第Ｎ−１のゲート回路５５８は、第Ｎ−１の制御回路５５６からの第Ｎ−１の制御信号と第Ｎの制御回路５５６からの第Ｎの制御信号とに基づき、第Ｎ−１の出力信号を生成する。
【００５３】
Ｎが３２０であり、第８の駆動回路５５４に対応する第８の制御回路５５６の制御信号がＨを示し、残りの第１〜７及び第９〜第３２０の制御回路５５６の制御信号がＬを示す場合、第９〜第３１９のゲート回路５５８は、Ｌを示す出力信号を生成し、残りの第１〜第８のゲート回路５５８は、Ｈを示す出力信号を生成する。第１〜第３１９の駆動回路の各々は、第９〜第３１９のゲート回路５５８のうちの対応する１つのゲート回路５５８からの出力信号をパワーセーブ信号をして入力し、第３２０の駆動回路５５４は、第３２０の制御回路５５６からの制御信号をパワーセーブ信号をして入力する。表示カラム数（例えば、３１６）から演算回路３５によって生成される指定信号が所与の駆動回路５５４として第８の駆動回路５５４を指定する場合、第１〜第８の駆動回路５５４の動作は、停止する。第９〜第３２０の駆動回路を電気光学パネル５１２の複数のデータ線に接続する。なお、第１〜第３２０の駆動回路を電気光学パネル５１２の複数のデータ線に接続する場合、指定信号は、所与の駆動回路５５４として、第１〜第３２０の駆動回路５５４の何れも指定しない。
【００５４】
図３において、第１〜第Ｎの制御回路５５６の一部を省略してもよい。言い換えれば、データドライバ回路５５０は、第１〜第Ｍ（Ｍは、２以上Ｎ以下の整数）の駆動回路のうちの所与の駆動回路を指定する指定信号に基づき、第１〜第Ｍの駆動回路のうちの対応する１つの駆動回路の制限又は停止を制御する制御信号を生成する第１〜第Ｍの制御回路を有する。また、第１〜第Ｎ−１のゲート回路５５８の一部を省略してもよい。言い換えれば、データドライバ回路５５０は、第１〜第Ｋ（１以上Ｍ−１以下の整数）の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を第１〜第Ｋの駆動回路のうちの対応する１つの駆動回路に出力する第１〜第Ｋのゲート回路を有する。
【００５５】
図４に、図１のデータドライバ回路の他の構成例を示す。例えば、図４に示されるデータドライバ回路５５０の右半分は、図３に示されるデータドライバ回路５５０の半分の構成を有し、図４に示されるデータドライバ回路５５０の左半分は、図３に示されるデータドライバ回路５５０の半分の構成と類似の構成を有する。図４に示されるデータドライバ回路５５０の左半分のゲート回路５５８及び制御回路５５６は、図４に示されるデータドライバ回路５５０の右半分のゲート回路５５８及び制御回路５５６に関して、仮想的な中心線に対して対象である。例えば、Ｎが４以上の偶数の整数である場合、Ｏは、例えば、Ｎ／２であり、Ｐは、例えば、Ｏ＋１であり、Ｑは、例えばＮである。また、Ｒは、例えば、Ｎ／２であり、Ｓは、例えば、Ｒ＋１であり、Ｔは、例えばＮである。さらに、Ｕは、Ｎ／２−１であり、Ｖは、例えば、Ｕ＋１であり、Ｗは、例えばＮ／２−２である。
【００５６】
データドライバ回路５５０は、データ信号を生成する第１〜第Ｏ（Ｏは、２以上の整数）及び第Ｐ（Ｐは、Ｏ＋１以上Ｑ−１以下の整数）〜第Ｑ（Ｑは、Ｐ＋１以上の整数）の駆動回路５５４と、第１〜第Ｒ（Ｒは、２以上Ｏ以下の整数）及び第Ｓ（Ｓは、Ｒ＋１以上Ｔ−１以下の整数）〜第Ｔ（Ｔは、Ｓ＋１以上の整数）の駆動回路５５４のうちの所与の駆動回路５５４を指定する指定信号に基づき、第１〜第Ｒ及び第Ｓ〜第Ｔの駆動回路５５４のうちの対応する１つの駆動回路５５４の制限又は停止を制御する制御信号を生成する第１〜第Ｒ及び第Ｓ〜第Ｔの制御回路５５６と、第１〜第Ｕ（Ｕは、１以上Ｒ−１以下の整数）及び第Ｖ（Ｖは、Ｕ＋３以上Ｔ以下の整数）〜第Ｗ（Ｗは、Ｖ以上Ｔ以下の整数）の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを表す出力信号を第１〜第Ｕ及び第Ｖ〜第Ｗの駆動回路５５４のうちの対応する１つの駆動回路５５４に出力する第１〜第Ｕ及び第Ｖ〜第Ｗのゲート回路５５８とを有する。
【００５７】
第１〜第Ｕ−１のゲート回路の各々に関して、第ｉのゲート回路は、第ｉの制御回路からの第ｉの制御信号と第ｉ＋１のゲート回路からの第ｉ＋１の出力信号とに基づき、第ｉの出力信号を生成する。第Ｕのゲート回路５５８は、第Ｕ−１の制御回路５５６からの第Ｕ−１の制御信号と第Ｕの制御回路５５６からの第Ｕの制御信号とに基づき、第Ｕ−１の出力信号を生成する。第Ｖ＋１〜第Ｗのゲート回路の各々に関して、第ｊのゲート回路は、第ｊの制御回路からの第ｊの制御信号と第ｊ−１のゲート回路からの第ｊ−１の出力信号とに基づき、第ｊの出力信号を生成する。第Ｖのゲート回路５５８は、第Ｖ＋１の制御回路５５６からの第Ｖ＋１の制御信号と第Ｖの制御回路５５６からの第Ｖの制御信号とに基づき、第Ｖの出力信号を生成する。
【００５８】
Ｎが例えば３２０であり、Ｏが例えば１６０であり、Ｐが例えば１６１であり、Ｑが例えば３２０であり、Ｕが例えば１５９であり、Ｖが例えば１６２であり、Ｗが例えば３２０であり、Ｒが例えば１６０であり、Ｓが例えば１６１であり、Ｔが例えば３２０であり、第１〜第３２０の駆動回路５５４のうちの第１〜第３及び第３１８〜第３２０の駆動回路５５４がデータ線に接続されない場合、第３及び第３１８の制御回路５５６の制御信号がＨを示し、残りの第１〜第２、第４〜第３１７及び第３１９〜第３２０の制御信号がＬを示すような指定信号が、第１〜第３２０の制御回路５５６の各々に、演算回路３５から入力される。言い換えれば、第１〜第３２０の制御回路５５６の各々は、所与の駆動回路５５４として第３及び第３１８の駆動回路５５４を指定する指定信号（例えば、８ビットで「００００００１１」）をデコードし、第３及び第３１８の駆動回路５５４に対応する第３及び第３１８の制御回路５５６は、Ｈを示す制御信号（デコード結果）を生成し、残りの第１〜第２、第４〜第３１７及び第３１９〜第３２０の制御回路５５６は、Ｌを示す制御信号（デコード結果）を生成する。なお、この例において、第１６０及び第１６１のゲート回路５５８は、存在しない。
【００５９】
図５に、図１のデータドライバ回路の他の構成例を示す。図５に示されるデータドライバ回路５５０は、図４に示されるデータドライバ回路５５０に加えて、第Ｖ〜第Ｗ−１の制御信号のうちの対応する１つの制御信号のイネーブル／ディスイネーブルを調整する調整信号を第Ｖ〜第Ｗ−１のゲート回路５５８のうちの対応する１つのゲート回路５５８に出力する第１〜第Ｘ（Ｘは、１以上Ｗ−Ｖ＋１以下の整数）の前段ゲート回路５５７を有する。図５に示されるデータドライバ回路５５０は、第Ｕ＋２の制御信号のイネーブル／ディスイネーブルを表す出力信号を第Ｕ＋２の駆動回路に出力する第Ｕ＋２のゲート回路５５８をさらに有する。
【００６０】
第１〜第Ｘの前段ゲート回路５５７の各々は、例えば、論理積回路で実現する。論理積回路は、例えば、ＡＮＤ回路である。例えば、調整信号がＨを示すとき、出力信号がＨを示し且つ制御信号のイネーブルを表す。第１〜第Ｘの前段ゲート回路５５７の各々に関して、第ｙの前段ゲート回路５５７は、偶数又は奇数を表す第２の指定信号と第ｙ＋１の制御信号とに基づき、第ｙの調整信号を生成する。奇数を表す第２の指定信号は、例えば、Ｈを示し、偶数を表す第２の指定信号は、Ｌを示す。
【００６１】
図５に示される第Ｖ＋１〜第Ｗ−１のゲート回路の各々に関して、第ｊのゲート回路は、第ｊの制御回路からの第ｊの制御信号と第ｊ−１のゲート回路からの第ｊ−１の出力信号と１つの前段ゲート回路からの調整信号とに基づき、第ｊの出力信号を生成する。第Ｖのゲート回路５５８は、第Ｖ＋１の制御回路５５６からの第Ｖ＋１の制御信号と第Ｖの制御回路５５６からの第Ｖの制御信号と第２の前段ゲート回路５５７からの調整信号とに基づき、第Ｖの出力信号を生成する。第Ｕ＋２のゲート回路５５８は、第Ｖの制御回路５５６からの第Ｖの制御信号と第１の前段ゲート回路５５７からの調整信号とに基づき、第Ｕ＋２の出力信号を生成する。第Ｗのゲート回路５５８は、第Ｗの制御回路５５８からの第Ｗの制御信号と第Ｗ−１のゲート回路５５８からの第Ｗ−１の出力信号と偶数又は奇数を表す第２の指定信号とに基づき、第Ｗの出力信号を生成する。
【００６２】
Ｎが例えば３２０であり、Ｏが例えば１６０であり、Ｐが例えば１６１であり、Ｑが例えば３２０であり、Ｕが例えば１５９であり、Ｖが例えば１６２であり、Ｗが例えば３２０であり、Ｒが例えば１６０であり、Ｓが例えば１６１であり、Ｔが例えば３２０であり、Ｘが例えば１５９であり、第１〜第３２０の駆動回路５５４のうちの第１〜第２及び第３１８〜第３２０の駆動回路５５４がデータ線に接続されない場合、第２及び第３１９の制御回路５５６の制御信号がＨを示し、残りの第１、第３〜第３１８及び第３２０の制御信号がＬを示すような指定信号が、第１〜第３２０の制御回路５５６の各々に、演算回路３５から入力される。言い換えれば、第１〜第３２０の制御回路５５６の各々は、所与の駆動回路５５４として第２及び第３１９の駆動回路５５４を指定する指定信号（例えば、８ビットで「００００００１０」）をデコードし、第２及び第３１９の駆動回路５５４に対応する第２及び第３１９の制御回路５５６は、Ｈを示す制御信号（デコード結果）を生成し、残りの第１、第３〜第３１８及び第３２０の制御回路５５６は、Ｌを示す制御信号（デコード結果）を生成する。奇数を表しＨを示すような第２の指定信号が、第１〜第１５９の前段ゲート回路５５７の各々に、演算回路から入力される。言い換えれば、第１５８の前段ゲート回路５５７は、Ｈを示す調整信号（論理積結果）を生成し、残りの第１〜第１５７及び第１５９の前段ゲート回路５５７は、Ｌを示す調整信号（論理積結果）を生成する。なお、この例において、第１６０のゲート回路５５８は、存在しない。
【００６３】
図６に、図１のデータドライバ回路の他の構成例を示す。図６に示されるデータドライバ回路５５０は、図５に示されるデータドライバ回路５５０に加えて、第１〜第Ｄ（Ｄは、１以上Ｏ以下の整数）及び第Ｅ（Ｅは、Ｏ＋１以上Ｆ以下の整数）〜第Ｆ（Ｆは、Ｅ以上Ｑ以下の整数）の出力信号のうちの対応する１つの出力信号を反転する反転信号を第１〜第Ｄ及び第Ｅ〜第Ｆの駆動回路５５４のうちの対応する１つの駆動回路５５４に出力する第１〜第Ｄ及び第Ｅ〜第Ｆの反転回路５５９を有する。反転回路は、例えば、インバータ回路である。第２の指定信号は、第Ｗのゲート回路に入力される。
【００６４】
Ｎが例えば３２０であり、Ｏが例えば１６０であり、Ｐが例えば１６１であり、Ｑが例えば３２０であり、Ｕが例えば１５９であり、Ｖが例えば１６２であり、Ｗが例えば３２０であり、Ｒが例えば１６０であり、Ｓが例えば１６１であり、Ｔが例えば３２０であり、Ｘが例えば１５９であり、Ｄが例えば１６０であり、Ｅが例えば１６１であり、Ｆが例えば３２０であり、第１〜第３２０の駆動回路５５４のうちの第３〜第３１７の駆動回路５５４がデータ線に接続されない場合、第２及び第３１９の制御回路５５６の制御信号がＨを示し、残りの第１、第３〜第３１８及び第３２０の制御信号がＬを示すような指定信号が、第１〜第３２０の制御回路５５６の各々に、演算回路３５から入力される。言い換えれば、第１〜第３２０の制御回路５５６の各々は、所与の駆動回路５５４として第２及び第３１９の駆動回路５５４を指定する指定信号（例えば、８ビットで「００００００１０」）をデコードし、第２及び第３１９の駆動回路５５４に対応する第２及び第３１９の制御回路５５６は、Ｈを示す制御信号（デコード結果）を生成し、残りの第１、第３〜第３１８及び第３２０の制御回路５５６は、Ｌを示す制御信号（デコード結果）を生成する。奇数を表しＨを示すような第２の指定信号が、第１〜第１５９の前段ゲート回路５５７の各々に、演算回路から入力される。言い換えれば、第１５８の前段ゲート回路５５７は、Ｈを示す調整信号（論理積結果）を生成し、残りの第１〜第１５７及び第１５９の前段ゲート回路５５７は、Ｌを示す調整信号（論理積結果）を生成する。第１〜第２及び第３１８〜第３２０の反転回路５５９は、Ｈを示す反転信号を生成し、残りの第３〜第３１７の反転回路５５９は、Ｌを示す反転信号を生成する。なお、この例において、第１６０のゲート回路５５８は、存在しない。
【００６５】
なお、図３〜図５に示されるデータドライバ回路５５０の各々は、図６の第１〜第Ｄ及び第Ｅ〜第Ｆの反転回路５５９を有してもよい。
【００６６】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびそれらの変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【００６７】
【図１】本実施形態の電気光学装置の構成例。
【図２】図１の制御ロジック回路の構成例。
【図３】図１のデータドライバ回路の構成例。
【図４】図１のデータドライバ回路の他の構成例。
【図５】図１のデータドライバ回路の他の構成例。
【図６】図１のデータドライバ回路の他の構成例。
【符号の説明】
【００６８】
１０  表示ドライバ、２０  レジスタ書き込み回路、３０  パラメータレジスタ回路、
３５  演算回路、１３０  処理装置、１３４  外部不揮発性メモリ、
５１２  電気光学パネル、５１４  コマンドデコーダ回路、
５１５  コマンドレジスタ回路、５１８  メモリ制御回路、５２２  記憶回路、
５２４  読み出し回路、５２６  書き込み回路、５４２  制御ロジック回路、
５４４  表示タイミング制御回路、５４８  システムインターフェース回路、
５５０  データドライバ回路、５５２  Ｄ／Ａ変換回路、５５４  駆動回路、
５５６  制御回路、５５７  前段ゲート回路、５５８  ゲート回路、５５９  反転回路、
５７０  走査ドライバ回路、５９０  電源回路、６１０  階調電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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