(57)【要約】【課題】縦型電界効果トランジスタを利用した半導体装置において、集積度を更に向上させること。【解決手段】半導体装置１は、絶縁性基板１０と、絶縁性基板１０上に形成された第１導電型の第１半導体層２１と、第１半導体層２１上にソース及びドレインの一方が形成された第１導電型チャネルの第１縦型電界効果トランジスタＮＦＥＴと、絶縁性基板１０上に形成された第２導電型の第２半導体層２２と、第２半導体層２２上にソース及びドレインの一方が形成された第２導電型チャネルの第２縦型電界効果トランジスタＰＦＥＴと、を備える。第１半導体層２１と第２半導体層２２は、直接接触している。【選択図】図２
2010056215.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上にソース及びドレインの一方が形成された、前記第１導電型チャネルの第１縦型電界効果トランジスタと、
前記絶縁性基板上に形成された第２導電型の第２半導体層と、
前記第２半導体層上にソース及びドレインの一方が形成された、前記第２導電型チャネルの第２縦型電界効果トランジスタと
を備え、
前記第１半導体層と前記第２半導体層は、直接接触している
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１半導体層と前記第２半導体層の両方に接触するように形成された第１金属層を更に備える
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第１金属層は、前記第１半導体層と前記第２半導体層との間の接触境界上に形成されている
半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置であって、
前記第１金属層の少なくとも一部は、前記第１半導体層及び前記第２半導体層の上面より下に形成されている
半導体装置。
【請求項５】
請求項２乃至４のいずれか一項に記載の半導体装置であって、
前記第１金属層は、前記第１半導体層に接触する第１側面と、前記第２半導体層に接触する第２側面と、前記第１半導体層及び前記第２半導体層と接触する底面とを有する
半導体装置。
【請求項６】
請求項２乃至５のいずれか一項に記載の半導体装置であって、
前記第１半導体層と前記第２半導体層のいずれか一方に接触するように形成された第２金属層を更に備える
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第１金属層と前記第２金属層は、同じ層に形成されている
半導体装置。
【請求項８】
絶縁性基板上に、第１導電型の第１半導体層と第２導電型の第２半導体層を形成する工程と、ここで、前記第１半導体層と前記第２半導体層は、直接接触しており、
前記第１半導体層にソース及びドレインの一方がつながる前記第１導電型チャネルの第１縦型電界効果トランジスタと、前記第２半導体層にソース及びドレインの一方がつながる前記第２導電型チャネルの第２縦型電界効果トランジスタとを形成する工程と
を含む
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記第１半導体層及び前記第２半導体層を形成する工程の後、前記第１縦型電界効果トランジスタ及び前記第２縦型電界効果トランジスタを形成する工程の前に、前記第１半導体層と前記第２半導体層の両方に接触する金属層を形成する工程を更に含む
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記金属層を形成する工程は、
前記第１半導体層と前記第２半導体層との間の接触境界上に開口部を有するカバー膜を形成する工程と、
金属材料膜を全面に形成する工程と、
前記金属材料膜と前記第１半導体層及び前記第２半導体層とを前記開口部において合金化することにより前記金属層を形成する工程と
を含む
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、縦型電界効果トランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
これまで、ＭＩＳ型電界効果トランジスタ（MISFET: Metal Insulator Semiconductor Field Effect Transistor）の微細化が進められ、それにより集積度及び性能の向上が実現されてきた。近年では、ゲート絶縁膜の厚さが２ｎｍ以下、ゲート長が５０ｎｍ以下といったレベルにまで達している。しかしながら、このようなレベルから単純に微細化を進めることは、リーク電流や特性ばらつきの増大といった問題をもたらすため、これ以上の微細化は困難になりつつある。つまり、一般的なＭＩＳＦＥＴを用いて集積度を更に向上させることが難しくなってきている。
【０００３】
近年、集積度の向上を目的として、「縦型のＭＩＳＦＥＴ（Vertical MISFET）」を利用することが提案されている（例えば、特許文献１〜６を参照）。典型的な平面型のＭＩＳＦＥＴでは、チャネル電流は基板表面に対して水平方向に流れる。それに対し、縦型ＭＩＳＦＥＴは、チャネル電流が基板表面に対して垂直方向に流れるような構造を有する。そのような縦型ＭＩＳＦＥＴを用いることにより、平面型ＭＩＳＦＥＴの場合と比較して、基板上の占有面積を低減することが可能となる。すなわち、縦型ＭＩＳＦＥＴを用いることにより、集積度を向上させることが可能となる。
【０００４】
図１は、縦型ＭＩＳＦＥＴを利用した半導体装置の一例を示す断面図である。図１の例では、バルク半導体基板ＳＢ上に、Ｎチャネル縦型ＭＩＳＦＥＴ（以下、ＮＦＥＴと参照される）とＰチャネル縦型ＭＩＳＦＥＴ（以下、ＰＦＥＴと参照される）が形成されている。
【０００５】
ＮＦＥＴは、Ｎ型の拡散領域であるソース／ドレイン部ＢＮＳＤ、ＴＮＳＤを備えている。このうち一方のソース／ドレイン部ＢＮＳＤは、バルク半導体基板ＳＢの表面からその上部にかけて形成されている。チャネル部ＣＨはソース／ドレイン部ＢＮＳＤ上に形成されており、更にそのチャネル部ＣＨの上に他方のソース／ドレイン部ＴＮＳＤが形成されている。つまり、チャネル部ＣＨは、垂直方向においてソース／ドレイン部ＢＮＳＤ、ＴＮＳＤの間に挟まれている。ゲート電極ＧＴは、ゲート絶縁膜ＧＤを介してチャネル部ＣＨ上に形成されている。このようにして、Ｎチャネル縦型ＭＩＳＦＥＴが構成されている。
【０００６】
ＰＦＥＴは、Ｐ型の拡散領域であるソース／ドレイン部ＢＰＳＤ、ＴＰＳＤを備えている。このうち一方のソース／ドレイン部ＢＰＳＤは、バルク半導体基板ＳＢの表面からその上部にかけて形成されている。チャネル部ＣＨはソース／ドレイン部ＢＰＳＤ上に形成されており、更にそのチャネル部ＣＨの上に他方のソース／ドレイン部ＴＰＳＤが形成されている。つまり、チャネル部ＣＨは、垂直方向においてソース／ドレイン部ＢＰＳＤ、ＴＰＳＤの間に挟まれている。ゲート電極ＧＴは、ゲート絶縁膜ＧＤを介してチャネル部ＣＨ上に形成されている。このようにして、Ｐチャネル縦型ＭＩＳＦＥＴが構成されている。
【０００７】
このようなＮＦＥＴ及びＰＦＥＴが、バルク半導体基板ＳＢ上に多数形成される。ここで、素子間を電気的に分離するために、バルク半導体基板ＳＢ中にはＰウェル領域ＰＷ及びＮウェル領域ＮＷが形成される。そして、複数のＮＦＥＴはＰウェル領域ＰＷ上に形成され、一方、複数のＰＦＥＴはＮウェル領域ＮＷ上に形成される。更に、Ｐウェル領域ＰＷにはグランド電位が印加され、Ｎウェル領域ＮＷには電源電位が印加される。その結果、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＰウェル領域ＰＷ、ＰＦＥＴのソース／ドレイン部ＢＰＳＤとＮウェル領域ＮＷ、及びＰウェル領域ＰＷとＮウェル領域ＮＷが、逆バイアスにより、それぞれ互いに絶縁される。また、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＰＦＥＴのソース／ドレイン部ＢＰＳＤとの間に介在するように、素子分離構造ＳＴＩが形成される。これにより、ＮＦＥＴのソース／ドレイン部ＢＮＳＤがＮウェル領域ＮＷと接触すること、及び、ＰＦＥＴのソース／ドレイン部ＢＰＳＤがＰウェル領域ＰＷと接触することが防止される。以上の構成により、ＮＦＥＴとＰＦＥＴとの間の絶縁性が確保される。
【０００８】
その一方で、半導体集積回路において、２以上のトランジスタのソース／ドレイン部同士を電気的に接続する必要もしばしば生じる。例えば、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴを利用した相補型インバータ（ＣＭＩＳインバータ）では、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのドレイン同士を短絡させる必要がある。
【０００９】
特許文献５、６には、図１で示されたような縦型ＭＩＳＦＥＴを利用した相補型インバータが開示されている。この場合、バルク半導体基板ＳＢ上の必要なＮＦＥＴとＰＦＥＴのドレイン同士を短絡させる必要がある。より詳細には、図１に示されるように、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＰＦＥＴのソース／ドレイン部ＢＰＳＤが、局所金属配線ＬＩを介して電気的に接続される。ここで、局所金属配線ＬＩは、ソース／ドレイン部ＢＮＳＤ、ＢＰＳＤ間に介在する素子分離構造ＳＴＩをまたぐように形成され、ソース／ドレイン部ＢＮＳＤ、ＢＰＳＤの両方に接触していることに留意されたい。
【００１０】
また、図１に示されるように、ＮＦＥＴの他方のソース／ドレイン部ＴＮＳＤは、グランド線Ｇｎｄに接続され、ＰＦＥＴの他方のソース／ドレイン部ＴＰＳＤは、電源線Ｖｄｄに接続される。更に、ＮＦＥＴとＰＦＥＴのゲート電極ＧＴは入力線Ｉｎに共通に接続され、ＮＦＥＴのソース／ドレイン部ＢＮＳＤが出力線Ｏｕｔに接続される。これにより、入力線Ｉｎに入力されたデータの反転データを出力線Ｏｕｔに出力する相補型インバータが構成される。
【００１１】
尚、相補型インバータは、バルク半導体基板ＳＢ上の必要なＮＦＥＴとＰＦＥＴだけで構成される。つまり、局所金属配線ＬＩは、必要なＮＦＥＴとＰＦＥＴのソース／ドレイン部ＢＮＳＤ、ＢＰＳＤ同士だけが短絡するように、選択的に形成される。その他のＮＦＥＴとＰＦＥＴは、半導体集積回路が正常に動作するように、上述の通り互いに電気的に分離されたままである。
【００１２】
【特許文献１】特開平０６−０６９４４１号公報
【特許文献２】特開平０７−０９９３１１号公報
【特許文献３】特開平０８−０８８３２８号公報
【特許文献４】特開平０９−２３２４４７号公報
【特許文献５】特開２００２−１５８３５０号公報
【特許文献６】特開２００３−１６３２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１で示された構造では、次の理由により、集積度を更に向上させることができない。
【００１４】
まず、ＮＦＥＴのソース／ドレイン部ＢＮＳＤがＮウェル領域ＮＷと接触すること、及び、ＰＦＥＴのソース／ドレイン部ＢＰＳＤがＰウェル領域ＰＷと接触することを防止するために、それらソース／ドレイン部ＢＮＳＤ、ＢＰＳＤの間に介在するように素子分離構造ＳＴＩを形成する必要がある。つまり、ＮＦＥＴとＰＦＥＴを素子分離構造ＳＴＩによって隔てる必要があり、ＮＦＥＴとＰＦＥＴとをこれ以上近接させることができない。このことは、集積度の向上を妨げる。
【００１５】
また、例えば相補型インバータを形成する場合、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＰＦＥＴのソース／ドレイン部ＢＰＳＤとを短絡させる必要がある。そのために、図１では、素子分離構造ＳＴＩをまたいでソース／ドレイン部ＢＮＳＤ、ＢＰＳＤの両方に接触する局所金属配線ＬＩが形成される。ここで、ソース／ドレイン部ＢＮＳＤ、ＢＰＳＤの半導体と局所金属配線ＬＩの金属との間には、接触抵抗が生じる。接触抵抗を低減するためには、接触面積を十分に確保することが必要である。しかしながら、ソース／ドレイン部ＢＮＳＤ、ＢＰＳＤと局所金属配線ＬＩとの接触面積を十分に確保することは、面積の増大と集積度の劣化を招く。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の第１の観点において、半導体装置（１）が提供される。その半導体装置（１）は、絶縁性基板（１０）と、絶縁性基板（１０）上に形成された第１導電型の第１半導体層（２１）と、第１半導体層（２１）上にソース及びドレインの一方が形成された第１導電型チャネルの第１縦型電界効果トランジスタ（ＮＦＥＴ）と、絶縁性基板（１０）上に形成された第２導電型の第２半導体層（２２）と、第２半導体層（２２）上にソース及びドレインの一方が形成された第２導電型チャネルの第２縦型電界効果トランジスタ（ＰＦＥＴ）と、を備える。第１半導体層（２１）と第２半導体層（２２）は、直接接触している。
【００１８】
本発明の第２の観点において、半導体装置（１）が提供される。その半導体装置（１）は、絶縁性基板（１０）と、絶縁性基板（１０）上に形成された第１導電型の第１半導体層（２１）と、第１半導体層（２１）上にソース及びドレインの一方が形成された第１導電型チャネルの第１縦型電界効果トランジスタ（ＮＦＥＴ）と、絶縁性基板（１０）上に形成された第２導電型の第２半導体層（２２）と、第２半導体層（２２）上にソース及びドレインの一方が形成された第２導電型チャネルの第２縦型電界効果トランジスタ（ＰＦＥＴ）と、第１半導体層（２１）と第２半導体層（２２）の両方に接触するように形成された金属層（５１）と、を備える。金属層（５１）の少なくとも一部は、第１半導体層（２１）及び第２半導体層（２２）の上面より下に形成されている。
【００１９】
本発明の第３の観点において、半導体装置（１）の製造方法が提供される。その製造方法は、絶縁性基板（１０）上に、第１導電型の第１半導体層（２１）と第２導電型の第２半導体層（２２）を形成する工程を含む。ここで、第１半導体層（２１）と第２半導体層（２２）は、直接接触している。その製造方法は更に、第１半導体層（２１）にソース及びドレインの一方がつながる第１導電型チャネルの第１縦型電界効果トランジスタ（ＮＦＥＴ）と、第２半導体層（２２）にソース及びドレインの一方がつながる第２導電型チャネルの第２縦型電界効果トランジスタ（ＰＦＥＴ）と、を形成する工程を含む。
【発明の効果】
【００２０】
本発明によれば、縦型電界効果トランジスタを利用した半導体装置において、集積度を更に向上させることが可能となる。
【発明を実施するための最良の形態】
【００２１】
添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を説明する。
【００２２】
本実施の形態に係る半導体装置は、異なる導電型の２種類の縦型ＭＩＳＦＥＴを備えている。第１の縦型ＭＩＳＦＥＴは、導電型がＮ型である「Ｎチャネル縦型ＭＩＳＦＥＴ（以下、ＮＦＥＴと参照される）」である。一方、第２の縦型ＭＩＳＦＥＴは、導電型がＰ型である「Ｐチャネル縦型ＭＩＳＦＥＴ（以下、ＰＦＥＴと参照される）」である。このような縦型のＮＦＥＴ及びＰＦＥＴを利用することにより、集積度を向上させつつ様々なデバイスを実現することが可能である。以下、一例として、ＮＦＥＴ及びＰＦＥＴを利用して相補型インバータ（ＣＭＩＳインバータ）を実現する場合を説明する。この場合、ＮＦＥＴとＰＦＥＴのソース／ドレイン部同士を短絡させる必要がある。
【００２３】
１．構造
図２は、本実施の形態に係る相補型インバータとしての半導体装置１の構造例を示す断面図である。図３Ａは、図２中のＡ−Ａ’から見た構造の上面図である。図３Ｂは、図２中のＢ−Ｂ’から見た構造の上面図である。図３Ｃは、図２で示された構造の上面図である。但し、図３Ａ〜図３Ｃにおいて、層間絶縁膜ＩＬの図示は省略されている。
【００２４】
本実施の形態では、基板として絶縁性基板１０が用いられる。例えば、シリコン基板上に酸化シリコン膜が形成され、それが絶縁性基板１０として用いられる。絶縁性基板１０上には単結晶の半導体層が形成される。その半導体層がシリコンの場合、いわゆるＳＯＩ（Silicon On Insulator）構造が得られる。また、ゲルマニウムを用いたＧＯＩ（Germanium On Insulator）構造やシリコンゲルマニウムを用いたＳＧＯＩ（Silicon-Germanium On Insulator）構造も可能である。
【００２５】
絶縁性基板１０上に形成される半導体層は、ＮＦＥＴ及びＰＦＥＴを形成するための基体として用いられる。より詳細には、図２に示されるように、絶縁性基板１０上には、Ｎ型半導体層２１とＰ型半導体層２２が形成されている。ＮＦＥＴ及びＰＦＥＴは、それぞれ同じ導電型のＮ型半導体層２１及びＰ型半導体層２２上に形成されている。
【００２６】
ＮＦＥＴは、Ｎ型半導体層２１上に形成された柱状構造を有している。その柱状構造は、Ｎ型の拡散領域であるソース／ドレイン部７２、７４、及びチャネル部７３を含んでいる。ソース／ドレイン部７２、７４のうち下側のソース／ドレイン部７２は、Ｎ型半導体層２１上に形成されており、Ｎ型半導体層２１につながっている。チャネル部７３は、下側のソース／ドレイン部７２上に形成されており、そのチャネル部７３の上に、上側のソース／ドレイン部７４が形成されている。つまり、チャネル部７３は、垂直方向においてソース／ドレイン部７２、７４の間に挟まれている。また、柱状構造の側面の周りを覆うように第１ゲート絶縁膜７１が形成されている。更に、ゲート電極６０が、第１ゲート絶縁膜７１を介してチャネル部７３の側面上に形成されている。つまり、ゲート電極６０は、第１ゲート絶縁膜７１を介してチャネル部７３の周囲を覆うように形成されている（図３Ｂ参照）。このようにして、チャネル電流が基板表面に対して垂直方向に流れるＮＦＥＴが構成されている。
【００２７】
ＰＦＥＴは、Ｐ型半導体層２２上に形成された柱状構造を有している。その柱状構造は、Ｐ型の拡散領域であるソース／ドレイン部８２、８４、及びチャネル部８３を含んでいる。ソース／ドレイン部８２、８４のうち下側のソース／ドレイン部８２は、Ｐ型半導体層２２上に形成されており、Ｐ型半導体層２２につながっている。チャネル部８３は、下側のソース／ドレイン部８２上に形成されており、そのチャネル部８３の上に、上側のソース／ドレイン部８４が形成されている。つまり、チャネル部８３は、垂直方向においてソース／ドレイン部８２、８４の間に挟まれている。また、柱状構造の側面の周りを覆うように第２ゲート絶縁膜８１が形成されている。更に、ゲート電極６０が、第２ゲート絶縁膜８１を介してチャネル部８３の側面上に形成されている。つまり、ゲート電極６０は、第２ゲート絶縁膜８１を介してチャネル部８３の周囲を覆うように形成されている（図３Ｂ参照）。このようにして、チャネル電流が基板表面に対して垂直方向に流れるＰＦＥＴが構成されている。
【００２８】
チャネル部７３及び８３の導電型は、Ｎ型、Ｐ型、あるいは不純物がドープされないＩ型のいずれであってもよく、所望のしきい値が得られるように適宜選択される。ゲート絶縁膜７１、８１としては、シリコン酸化膜、シリコン窒化膜、ハフニウム酸化膜、ハフニウム酸窒化膜、あるいはこれらの積層膜を用いることができる。ゲート電極６０の材料としては、不純物がドープされたシリコンなどの半導体、あるいは、窒化チタンやアルミニウムなど安定性に優れた金属を用いることができる。
【００２９】
尚、チャネル部７３、８３（柱状構造）の断面形状は、図３Ｂで示された円形に限られず、楕円形、正方形、長方形などであってもよい。但し、該断面形状のサイズ（円形の場合は直径、楕円形の場合は短径、長方形の場合は短辺の長さ）は、短チャネル効果を防止するため、チャネル長の１／２以下に設計されることが好適である。
【００３０】
本実施の形態によれば、上述のＮＦＥＴ及びＰＦＥＴを利用することにより、図４に示されるような相補型インバータが構成される。そのために、図２に示されるように、層間絶縁膜ＩＬを貫通してＮＦＥＴあるいはＰＦＥＴに達するコンタクトプラグ９１〜９４が形成される。また、層間絶縁膜ＩＬ上には、入力データが入力される入力線Ｉｎ、グランド電位が供給されるグランド線Ｇｎｄ、電源電位が供給される電源線Ｖｄｄ、及び出力データが出力される出力線Ｏｕｔが形成される。そして、それら入力線Ｉｎ、グランド線Ｇｎｄ、電源線Ｖｄｄ、及び出力線Ｏｕｔが、コンタクトプラグ９１〜９４のそれぞれに接続される。
【００３１】
入力線Ｉｎは、コンタクトプラグ９１を介して、ＮＦＥＴ及びＰＦＥＴのゲート電極６０に接続されている。本実施の形態において、ＮＦＥＴのゲート電極６０とＰＦＥＴのゲート電極６０は共通であり、一体に形成されている。図３Ｂに示されるように、ゲート電極６０は、ＮＦＥＴとＰＦＥＴの柱状構造の周囲を覆うように形成されている。言い換えれば、ＮＦＥＴとＰＦＥＴの柱状構造は、ゲート電極６０を貫通するように形成されている。但し、ゲート電極６０に関連する構造は、それに限られない。チャネル電流がチャネル部７３、８３に流れる構造であれば、どのような構造でもよい。例えば、ゲート電極６０は、チャネル部７３、８３の全周を囲んでいる必要はない。また、ＮＦＥＴのゲート電極６０とＰＦＥＴのゲート電極６０は、別々に形成されていてもよい。
【００３２】
グランド線Ｇｎｄは、コンタクトプラグ９２を介して、ＮＦＥＴの上側のソース／ドレイン部７４に接続されている。従って、ＮＦＥＴのソース／ドレイン部７４にはグランド電位が供給される。電源線Ｖｄｄは、コンタクトプラグ９３を介して、ＰＦＥＴの上側のソース／ドレイン部８４に接続されている。従って、ＰＦＥＴのソース／ドレイン部８４には電源電位が供給される。
【００３３】
更に、ＮＦＥＴの下側のソース／ドレイン部７２とＰＦＥＴの下側のソース／ドレイン部８２は、互いに電気的に接続される。すなわち、ＮＦＥＴのソース／ドレイン部７２につながるＮ型半導体層２１と、ＰＦＥＴのソース／ドレイン部８２につながるＰ型半導体層２２とは短絡している。図２で示される例では、Ｎ型半導体層２１とＰ型半導体層２２は、互いに直接接触するように形成されている。Ｎ型半導体層２１とＰ型半導体層２２との間の接触境界は、符号ＢＬで示されている。
【００３４】
また、Ｎ型半導体層２１とＰ型半導体層２２とを電気的により完全に短絡させるために、第１金属層５１が、Ｎ型半導体層２１とＰ型半導体層２２の両方に接触するように形成されている。より詳細には、第１金属層５１は、Ｎ型半導体層２１とＰ型半導体層２２との間の接触境界ＢＬ上に形成されている。この第１金属層５１により、Ｎ型半導体層２１とＰ型半導体層２２とが完全に短絡する。尚、第１金属層５１は、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなど耐熱性の高い金属シリサイドにより形成されると好適である。
【００３５】
Ｎ型半導体層２１及びＰ型半導体層２２に十分高濃度の不純物が導入されていれば、それら半導体層２１、２２と第１金属層５１とは抵抗性の接触特性を示す。但し、それら半導体層２１、２２と第１金属層５１との間の接触部には、接触抵抗が生じる。接触抵抗を低減するためには、なるべく大きな接触面積を確保することが好ましい。接触面積を大きくするために、図２に示されるように、第１金属層５１は、Ｎ型半導体層２１及びＰ型半導体層２２に埋め込まれるように形成されることが好適である。言い換えれば、第１金属層５１の少なくとも一部は、Ｎ型半導体層２１及びＰ型半導体層２２の上面ＵＳより下に形成される。この場合、第１金属層５１は、Ｎ型半導体層２１に接触する第１側面５１ａ、Ｐ型半導体層２２に接触する第２側面５１ｂ、及びＮ型半導体層２１とＰ型半導体層２２の両方に接触する底面５１ｃを有することになる。つまり、第１金属層５１は、その側面と底面において半導体層２１、２２と接することができる。これにより、接触面積が拡大し、寄生抵抗が低減され、好適である。
【００３６】
以上に説明されたように、Ｎ型半導体層２１とＰ型半導体層２２が短絡され、それにより、ＮＦＥＴのソース／ドレイン部７２とＰＦＥＴのソース／ドレイン部８２も短絡される。そして、それらが、出力線Ｏｕｔに電気的に接続される。そのために、Ｎ型半導体層２１とＰ型半導体層２２のうちいずれか一方が、コンタクトプラグ９４につながるように延長される。図２の例では、Ｐ型半導体層２２が延長され、コンタクトプラグ９４を介して出力線Ｏｕｔに電気的に接続されている。
【００３７】
ここで、図２に示されるように、Ｐ型半導体層２２と接触するように第２金属層５２が形成され、その第２金属層５２がコンタクトプラグ９４を介して出力線Ｏｕｔに接続されてもよい。この場合、出力線Ｏｕｔに至る信号経路の抵抗が低減され、好適である。第１金属層５１と同様に、第２金属層５２は、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなど耐熱性の高い金属シリサイドにより形成されると好適である。また、第２金属層５２は、第１金属層５１と同様に、Ｐ型半導体層２２に埋め込まれるように形成されることが好適である。言い換えれば、第２金属層５２の少なくとも一部は、Ｐ型半導体層２２の上面ＵＳより下に形成され、その側面と底面においてＰ型半導体層２２と接する。これにより、第２金属層５２とＰ型半導体層２２との接触面積が拡大し、寄生抵抗が低減される。
【００３８】
尚、第２金属層５２は、第１金属層５１と同じ製造工程で形成することが可能である。その場合、図２に示されるように、第１金属層５１と第２金属層５２は、同じ層に形成されることになる。第２金属層５２を設けるために製造工程を追加する必要はなく、追加コストは発生しない。
【００３９】
以上の構成により、図４に示された相補型インバータ、すなわち、入力線Ｉｎに入力されたデータの反転データを出力線Ｏｕｔに出力する相補型インバータが実現される。
【００４０】
２．効果
本実施の形態によれば、ＮＦＥＴのソース／ドレイン部７２につながるＮ型半導体層２１と、ＰＦＥＴのソース／ドレイン部８２につながるＰ型半導体層２２とは短絡している。図２の例では、Ｎ型半導体層２１とＰ型半導体層２２は、互いに直接接触するように形成されている。ここで、Ｎ型半導体層２１とＰ型半導体層２２の間には、素子分離構造が形成されていないことに留意されたい。Ｎ型半導体層２１とＰ型半導体層２２は、素子分離構造を介することなく、直結している。従って、素子分離構造を設けるための面積が不要になり、集積度が向上する。
【００４１】
比較として、既出の図１で示された例を考える。図１の場合、ＮＦＥＴやＰＦＥＴのソース／ドレイン部とバルク半導体基板ＳＢとの間を電気的に絶縁するために、Ｐウェル領域ＰＷやＮウェル領域ＮＷを形成する必要がある。更に、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＰＦＥＴのソース／ドレイン部ＢＰＳＤとの間に、素子分離構造ＳＴＩを形成する必要がある。もし、素子分離構造ＳＴＩが無ければ、製造プロセスにおける位置合わせずれの結果、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＮウェル領域ＮＷが短絡するか、あるいは、ＰＦＥＴのソース／ドレイン部ＢＰＳＤとＰウェル領域ＰＷが短絡するかのいずれかの状況が発生する。その場合、ＮＦＥＴのソース／ドレイン部ＢＮＳＤと電源電位が印加されたＮウェル領域ＮＷとの間、あるいは、ＰＦＥＴのソース／ドレイン部ＢＰＳＤとグランド電位が印加されたＰウェル領域ＰＷとの間に、大きな漏れ電流が流れ、正常な回路動作が不可能となる。従って、素子分離構造ＳＴＩを排除することはできない。結果として、ＮＦＥＴとＰＦＥＴとをこれ以上近接させることができず、集積度が向上しない。
【００４２】
一方、本実施の形態によれば、バルク半導体基板の代わりに、絶縁性基板１０が用いられる。この場合、ＮＦＥＴやＰＦＥＴのソース／ドレイン部と基板との間を絶縁するために、Ｐウェル領域やＮウェル領域を形成する必要がない。従って、図１のような素子分離構造ＳＴＩも不要となり、Ｎ型半導体層２１とＰ型半導体層２２を直接接触させることが可能となる。素子分離構造を設けるための面積が不要になるため、集積度が向上する。
【００４３】
Ｎ型半導体層２１とＰ型半導体層２２とを電気的に完全に短絡させるために、上述の通り第１金属層５１を設けることが好適である。この第１金属層５１は、Ｎ型半導体層２１及びＰ型半導体層２２に埋め込まれるように形成することができる。つまり、第１金属層５１の側面（５１ａ、５１ｂ）及び底面（５１ｃ）を半導体層２１、２２に接触させることができる。その結果、第１金属層５１と半導体層２１、２２との間の接触面積が増加し、寄生抵抗を低減することができる。
【００４４】
比較として、既出の図１で示された例を考える。図１の場合、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＰＦＥＴのソース／ドレイン部ＢＰＳＤとを短絡させるために、それら両方に接触する局所金属配線ＬＩが形成されている。ここで、それらソース／ドレイン部ＢＮＳＤ、ＢＰＳＤの間には素子分離構造ＳＴＩが介在しており、局所金属配線ＬＩは、その素子分離構造ＳＴＩをまたぐように形成されている。つまり、局所金属配線ＬＩは、素子分離構造ＳＴＩの分だけ長く形成する必要がある。また、局所金属配線ＬＩは、基板に埋め込まれていない。局所金属配線ＬＩとソース／ドレイン部ＢＮＳＤ、ＢＰＳＤとの接触面積を十分確保するためには、そのソース／ドレイン部ＢＮＳＤ、ＢＰＳＤ上において局所金属配線ＬＩを更に長く形成する必要がある。このように長い局所金属配線ＬＩを形成することは、面積の増大と集積度の劣化を招く。
【００４５】
一方、本実施の形態によれば、Ｎ型半導体層２１とＰ型半導体層２２の間に素子分離構造は形成されていない。従って、素子分離構造をまたぐように第１金属層５１を形成する必要はなく、第１金属層５１の長さを短くすることができる。更に、第１金属層５１は、Ｎ型半導体層２１及びＰ型半導体層２２に埋め込まれるように形成されてもよい。これにより、小さい平面面積で、第１金属層５１と半導体層２１、２２との間の接触面積を増やすことができる。第１金属層５１をいたずらに長く形成する必要はなく、このことも集積度の向上に寄与する。
【００４６】
尚、一般的な半導体集積回路では、配線はトランジスタの上方に形成される。なぜなら、低抵抗が要求される配線の材料として好適なアルミニウムや銅は、耐熱性が低く、トランジスタの形成に必要な高温プロセスに耐えられないからである。従って、低抵抗なアルミ配線や銅配線は、トランジスタ形成後、その上方に形成されることが一般的である。ところが、縦型ＭＩＳＦＥＴの場合、下側のソース／ドレイン部が存在するため、トランジスタの下方に配線を形成する必要が生じる可能性がある。
【００４７】
例えば図１の場合、ＮＦＥＴのソース／ドレイン部ＢＮＳＤとＰＦＥＴのソース／ドレイン部ＢＰＳＤとをつなぐための局所金属配線ＬＩを、それらＮＦＥＴ及びＰＦＥＴの形成前に作成する必要がある。高温プロセスに耐えるために、その局所金属配線ＬＩは、耐熱性の高い配線材料で形成されなければならない。しかしながら、耐熱性の高い配線材料は、一般的に高抵抗である。更に、上述の通り、素子分離構造ＳＴＩの存在により、局所金属配線ＬＩを長く形成する必要もある。このように、図１の構造では、抵抗値が高い配線材料を用いて長い局所金属配線ＬＩを形成する必要があり、局所金属配線ＬＩの抵抗値は極めて高くならざるを得ない。このことは、回路特性の観点から好ましくない。
【００４８】
一方、本実施の形態によれば、Ｎ型半導体層２１とＰ型半導体層２２の間から素子分離構造が排除されるため、第１金属層５１の長さを短くすることができる。従って、第１金属層５１を形成するために、若干高抵抗の材料を用いても差し支えない。例えば、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなど耐熱性の高い金属シリサイドを用いることが可能である。
【００４９】
以上に説明されたように、本実施の形態によれば、縦型ＭＩＳＦＥＴを利用した半導体装置において、集積度を向上させることが可能となる。特に、ＮＦＥＴとＰＦＥＴのソース／ドレイン部同士を、省面積且つ低抵抗で電気的に接続することが可能となる。その結果、縦型ＭＩＳＦＥＴを用いて集積度の高い相補型半導体装置を提供することが可能となる。
【００５０】
３．製造方法
次に、図５Ａ〜図５Ｊを参照して、本実施の形態に係る半導体装置１の製造方法を説明する。図５Ａ〜図５Ｊは、本実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００５１】
まず、図５Ａに示されるように、絶縁性基板１０上に単結晶の半導体層２０が形成される。絶縁性基板１０は、例えば、シリコン基板上に酸化シリコン膜を形成することにより得られている。半導体層２０がシリコンの場合、いわゆるＳＯＩ構造が得られる。また、ゲルマニウムを用いたＧＯＩ構造やシリコンゲルマニウムを用いたＳＧＯＩ構造も可能である。
【００５２】
次に、図５Ｂに示されるように、公知のリソグラフィ技術及びエッチング技術を用いることにより、半導体層２０が所望の形状に加工される。この半導体層２０は、ＮＦＥＴ及びＰＦＥＴを形成するための基体として用いられる。
【００５３】
次に、ＣＶＤ（Chemical Vapor Deposition）法等により、層間絶縁膜ＩＬ１が全面に堆積され、その後、ＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜ＩＬ１の表面が平坦化される。更に、ＣＭＰあるいは公知のエッチング法により、半導体層２０の上面が露出するまで、層間絶縁膜ＩＬ１が削られる。その結果、図５Ｃに示されるように、半導体層２０の周囲が層間絶縁膜ＩＬ１で囲まれ、半導体層２０の上面が露出した構造が得られる。このような平坦化により、後に微細な第１金属層５１のパターンの形成を容易にすることができる。尚、この平坦化工程は省略することも可能である。
【００５４】
更に、イオン注入法により、ＮＦＥＴの基体となる半導体層２０にＮ型不純物が選択的に導入され、ＰＦＥＴの基体となる半導体層２０にＰ型不純物が選択的に導入される。その結果、図５Ｃに示されるように、絶縁性基板１０上に、Ｎ型半導体層２１及びＰ型半導体層２２が形成される。ここで、Ｎ型半導体層２１とＰ型半導体層２２は、直接接触していることに留意されたい。Ｎ型半導体層２１とＰ型半導体層２２との間の接触境界は、符号ＢＬで示されている。尚、Ｎ型不純物の導入とＰ型不純物の導入は、いずれが先に実施されてもよい。
【００５５】
次に、シリコン酸化膜やシリコン窒化膜などの合金化阻止膜（カバー膜）３０が全面に形成される。続いて、公知のリソグラフィ技術及びエッチング技術を用いることにより、後に金属層が形成される領域に開口部が形成される。具体的には、図５Ｄ及び図６に示されるように、第１金属層５１が形成される領域に第１開口部Ｒ１が形成され、第２金属層５２が形成される領域に第２開口部Ｒ２が形成される。特に、第１開口部Ｒ１は、Ｎ型半導体層２１とＰ型半導体層２２との間の接触境界ＢＬ上に形成される。このように、第１開口部Ｒ１及び第２開口部Ｒ２を有する合金化阻止膜（カバー膜）３０が形成される。その後、スパッタリング法などにより、図５Ｄに示されるように、合金化のための金属材料膜４０が全面に形成される。
【００５６】
次に、加熱処理が実施され、金属材料層４０と半導体層２１、２２とが合金化（シリサイド化、あるいは、ゲルマノイド化）される。具体的には、図５Ｅに示されるように、第１開口部Ｒ１において、金属材料層４０と半導体層２１、２２との合金化反応により第１金属層５１が形成される。同時に、第２開口部Ｒ２において、金属材料層４０とＰ型半導体層２２との合金化反応により第２金属層５２が形成される。このように、第１金属層５１と第２金属層５２は、同じ製造工程により同じ層に形成される。
【００５７】
形成される金属層５１、５２は、金属材料層４０と半導体層２０（２１、２２）との組み合わせに依存する。半導体層２０としてシリコンが用いられる場合、金属シリサイドが金属層５１、５２として得られる。また、半導体層２０としてゲルマニウムが用いられる場合、金属ゲルマノイドが金属層５１、５２として得られる。１つの好適な組み合わせでは、半導体層２０としてシリコンが用いられ、金属材料層４０としてタングステンが用いられる。この場合、高い熱安定性を有するタングステンシリサイドが金属層５１、５２として形成される。タングステンの他に、チタン、コバルト、ニッケル、白金、あるいはこれらの合金を、金属材料層４０として用いることも可能である。いずれの場合でも、耐熱性の高い金属層５１、５２が得られる。
【００５８】
上述の通り、第１開口部Ｒ１は、Ｎ型半導体層２１とＰ型半導体層２２との間の接触境界ＢＬ上に形成される。従って、第１開口部Ｒ１に形成される第１金属層５１は、Ｎ型半導体層２１とＰ型半導体層２２の両方に接触するように形成される。更に、合金化（シリサイド化、あるいは、ゲルマノイド化）の結果、第１金属層５１は、図５Ｅに示されるように、Ｎ型半導体層２１及びＰ型半導体層２２に埋め込まれるように形成される。言い換えれば、第１金属層５１の少なくとも一部は、半導体層２１、２２の上面より下に形成され、その側面と底面において半導体層２１、２２と接する。これにより、第１金属層５１と半導体層２１、２２との接触面積が増加し、寄生抵抗が低減される。また、図５Ｅを上面視すると、図６のように半導体層２１、２２が直接接触している部分を有していることは注目すべきである。
【００５９】
第２開口部Ｒ２に形成される第２金属層５２も同様である。図５Ｅに示されるように、第２金属層５２は、Ｐ型半導体層２２に埋め込まれるように形成される。言い換えれば、第２金属層５２の少なくとも一部は、Ｐ型半導体層２２の上面より下に形成され、その側面と底面においてＰ型半導体層２２と接する。これにより、第２金属層５２とＰ型半導体層２２との接触面積が増加し、寄生抵抗が低減される。
【００６０】
次に、半導体と反応せずに残った金属材料膜４０が、ウェットエッチングなどにより除去される。更に、合金化阻止膜３０も、ウェットエッチングなどにより除去される。その結果、図５Ｆに示されるような構造が得られる。尚、合金化阻止膜３０が絶縁膜の場合、合金化阻止膜３０は除去されなくてもよい。
【００６１】
次に、図５Ｇに示されるように、ＣＶＤ法等により層間絶縁膜ＩＬ２が全面に堆積される。必要に応じて、ＣＭＰにより層間絶縁膜ＩＬ２の表面が平坦化されてもよい。続いて、ゲート電極６０の材料となるゲート材料層が全面に堆積される。公知のリソグラフィ技術及びエッチング技術を用いることにより、そのゲート材料層が所望の形状に加工され、図５Ｇに示されるようなゲート電極６０が形成される。ゲート電極６０の材料としては、不純物がドープされたシリコンなどの半導体、あるいは、窒化チタンやアルミニウムなど安定性に優れた金属を用いることができる。
【００６２】
次に、図５Ｈに示されるように、ＣＶＤ法等により層間絶縁膜ＩＬ３が全面に堆積される。必要に応じて、ＣＭＰにより層間絶縁膜ＩＬ３の表面が平坦化されてもよい。続いて、図５Ｈに示されるように、Ｎ型半導体層２１に達する開口部７０が形成される。この開口部７０は、ゲート電極６０を貫通するように形成され、ＮＦＥＴの柱状構造の形成に用いられる。更に、ＣＶＤ法等により、第１ゲート絶縁膜７１が全面に形成される。このとき、開口部７０の側面及び底面にも第１ゲート絶縁膜７１が形成される。第１ゲート絶縁膜７１としては、シリコン酸化膜、シリコン窒化膜、ハフニウム酸化膜、ハフニウム酸窒化膜、あるいはこれらの積層膜を用いることができる。
【００６３】
次に、図５Ｉに示されるように、異方性エッチングにより、開口部７０の側面以外の第１ゲート絶縁膜７１が除去される。続いて、開口部７０内にＮＦＥＴの柱状構造が形成される。具体的には、開口部７０の底部から上方に向かって、下側のソース／ドレイン部７２、チャネル部７３、及び上側のソース／ドレイン部７４が順番に形成される。これは、例えば、シリコン半導体を結晶の種として用い、Ｎ型半導体、半導体、及びＮ型半導体を順番に選択エピタキシャル成長させることにより可能である。シリコン半導体層を種として用いたエピタキシャル成長により、単結晶の半導体を得ることができる。また、エピタキシャル成長は、開口部７０の上端を越えて進行させてもよい。その場合、図５Ｉに示されるように、柱状構造の上端が横方向に広がり、後のコンタクトプラグ９２との接続が容易となる。
【００６４】
このようにして、Ｎ型半導体層２１上にＮＦＥＴが形成される。そのＮＦＥＴのソース／ドレイン部７２、７４のうち下側のソース／ドレイン部７２は、Ｎ型半導体層２１につながっている。
【００６５】
次に、ＮＦＥＴと同様にして、ＰＦＥＴが形成される。具体的には、図５Ｊに示されるように、Ｐ型半導体層２２に達する開口部８０が形成される。この開口部８０は、ゲート電極６０を貫通するように形成され、ＰＦＥＴの柱状構造の形成に用いられる。更に、ＣＶＤ法等により、第２ゲート絶縁膜８１が全面に形成される。続いて、異方性エッチングにより、開口部８０の側面以外の第２ゲート絶縁膜８１が除去される。その後、開口部８０の底部から上方に向かって、下側のソース／ドレイン部８２、チャネル部８３、及び上側のソース／ドレイン部８４が順番に形成される。このようにして、Ｐ型半導体層２２上にＰＦＥＴが形成される。そのＰＦＥＴのソース／ドレイン部８２、８４のうち下側のソース／ドレイン部８２は、Ｐ型半導体層２２につながっている。
【００６６】
以上に説明されたように、縦型のＮＦＥＴ及びＰＦＥＴが、それぞれ同じ導電型のＮ型半導体層２１及びＰ型半導体層２２上に形成される。尚、ＮＦＥＴとＰＦＥＴの形成順序は逆であってもよい。
【００６７】
その後、更に層間絶縁膜が全面に形成され、ＣＭＰによりその表面が平坦化される。そして、層間絶縁膜を貫通してゲート電極６０、ＮＦＥＴのソース／ドレイン部７４、ＰＦＥＴのソース／ドレイン部８４、及び第２金属層５２のそれぞれに達するコンタクトプラグ９１〜９４が形成される。更に、コンタクトプラグ９１〜９４上に、入力線Ｉｎ、グランド線Ｇｎｄ、電源線Ｖｄｄ、及び出力線Ｏｕｔがそれぞれ形成される。その結果、図２で示された半導体装置１が得られる。
【００６８】
本実施の形態によれば、図２で示された構造を、少ない工程数で自己整合的に形成することが可能である。つまり、集積度の高い相補型半導体装置を容易に実現することが可能である。
【００６９】
また、本実施の形態によれば、金属層５１、５２の形成後に、ＮＦＥＴ及びＰＦＥＴが形成される。従って、金属層５１、５２の形成が、ＮＦＥＴ及びＰＦＥＴの柱状構造の存在によって邪魔されることがない。そのため、ＮＦＥＴ及びＰＦＥＴの配置密度を可能な限り高くし、集積度を向上させることができる。
【００７０】
更に、本実施の形態によれば、ゲート電極６０が形成された後、そのゲート電極６０を貫通するように開口部７０、８０が形成され、ＮＦＥＴ及びＰＦＥＴが形成される。これにより、ＮＦＥＴ及びＰＦＥＴを、同一基板上に容易に形成することが可能となる。
【００７１】
４．変形例
４−１．第１の変形例
図５Ｄにおける合金化阻止膜３０の開口部Ｒ１、Ｒ２のパターンは、図６で示されたものに限られない。合金化阻止膜３０の開口部Ｒ１、Ｒ２のパターンは、図７で示されるようなものであっても構わない。図７で示される例では、開口部Ｒ１、Ｒ２のパターンの一部が、半導体層２１、２２が形成された領域からはみ出している。その場合、形成される金属層５１、５２の外周の少なくとも一部が、下地である半導体層２１、２２の境界によって自己整合的に規定されるようになる。従って、開口部Ｒ１、Ｒ２の位置ずれが発生したとしても、出来上がる金属層５１、５２の形状ばらつきが抑制される。尚、図７で示された開口部Ｒ１、Ｒ２が用いられる場合、既出の図５Ｆの代わりに、図８に示される断面形状が得られる。図８において、第２金属層５２の右側の境界が、Ｐ型半導体層２２の右側の境界によって自己整合的に規定されていることに留意されたい。
【００７２】
４−２．第２の変形例
実際の製造工程において、金属層５１、５２の断面形状は、厳密な長方形とはならず、図９に示されるような曲線的形状となり得る。このような形状であっても、第１金属層５１がＮ型半導体層２１及びＰ型半導体層２２に埋め込まれるように形成されることに変わりはない。つまり、第１金属層５１は、Ｎ型半導体層２１に接触する第１側面５１ａ、Ｐ型半導体層２２に接触する第２側面５１ｂ、及びＮ型半導体層２１とＰ型半導体層２２の両方に接触する底面５１ｃを有する。接触抵抗を有意に低減するためには、第１金属層５１の沈み込み深さＬＤが、第１金属層５１の幅ＬＷの５％以上、望ましくは１０％以上であればよい。第２金属層５２に関しても同様である。
【００７３】
また、金属層５１、５２の上面は、必ずしも半導体層２１、２２の上面ＵＳと一致する必要はない。図９に示されるように、金属層５１、５２は、部分的に半導体層２１、２２から突出していてもよい。逆に、金属層５１、５２の全体が、半導体層２１、２２の中に完全に沈み込んでいてもよい。金属層５１、５２の各々の少なくとも一部が、半導体層２１、２２の上面ＵＳよりも下に形成されていればよい。それにより、金属層５１、５２と半導体層２１、２２との間の接触面積が増加し、寄生抵抗が低減されるという効果が得られる。
【００７４】
４−３．第３の変形例
図１０に示されるように、金属層５１、５２は、絶縁性基板１０に接触するように形成されてもよい。この場合、第１金属層５１は、Ｎ型半導体層２１とＰ型半導体層２２との間に介在することになる。つまり、Ｎ型半導体層２１とＰ型半導体層２２とは、第１金属層５１を介して電気的に接続される。この場合であっても、Ｎ型半導体層２１とＰ型半導体層２２との間に素子分離構造を形成する必要はない。Ｎ型半導体層２１とＰ型半導体層２２は、素子分離構造を介することなく、短絡される。従って、集積度が向上するという効果が得られる。
【００７５】
尚、図１０で示された例の場合、第１金属層５１の底面５１ｃは、絶縁性基板１０と接触し、Ｎ型半導体層２１やＰ型半導体層２２とは接触しない。第１金属層５１は、第１側面５１ａにおいてＮ型半導体層２１と接触し、第２側面５１ｂにおいてＰ型半導体層２２と接触する。接触面積を十分確保するためには、Ｎ型半導体層２１及びＰ型半導体層２２の厚さをある程度大きくすることが好適である。
【００７６】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。例えば上記実施形態によれば、以下の発明も開示されている。
【００７７】
絶縁性基板と、
前記絶縁性基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上にソース及びドレインの一方が形成された、前記第１導電型チャネルの第１縦型電界効果トランジスタと、
前記絶縁性基板上に形成された第２導電型の第２半導体層と、
前記第２半導体層上にソース及びドレインの一方が形成された、前記第２導電型チャネルの第２縦型電界効果トランジスタと、
前記第１半導体層と前記第２半導体層の両方に接触するように形成された金属層と
を備え、
前記金属層の少なくとも一部は、前記第１半導体層及び前記第２半導体層の上面より下に形成されている
半導体装置。
【図面の簡単な説明】
【００７８】
【図１】図１は、関連技術に記載されている、縦型ＭＩＳＦＥＴを利用した相補型インバータの構造を示す断面図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の構造の一例を示す断面図である。
【図３Ａ】図３Ａは、図２中のＡ−Ａ’から見た構造の上面図である。
【図３Ｂ】図３Ｂは、図２中のＢ−Ｂ’から見た構造の上面図である。
【図３Ｃ】図３Ｃは、図２で示された構造の上面図である。
【図４】図４は、図２で示された半導体装置の回路図である。
【図５Ａ】図５Ａは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｂ】図５Ｂは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｃ】図５Ｃは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｄ】図５Ｄは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｅ】図５Ｅは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｆ】図５Ｆは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｇ】図５Ｇは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｈ】図５Ｈは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｉ】図５Ｉは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｊ】図５Ｊは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６は、本実施の形態に係る半導体装置の製造工程を示す上面図である。
【図７】図７は、第１の変形例を示す上面図である。
【図８】図８は、第１の変形例を示す断面図である。
【図９】図９は、第２の変形例を示す断面図である。
【図１０】図１０は、第３の変形例を示す断面図である。
【符号の説明】
【００７９】
１    半導体装置
１０    絶縁性基板
２０    半導体層
２１    Ｎ型半導体層
２２    Ｐ型半導体層
３０    合金化阻止膜
４０    金属材料膜
５１    第１金属層
５１ａ  第１側面
５１ｂ  第２側面
５１ｃ  底面
５２    第２金属層
６０    ゲート電極
７０    開口部
７１    第１ゲート絶縁膜
７２    ソース／ドレイン部
７３    チャネル部
７４    ソース／ドレイン部
８０    開口部
８１    第２ゲート絶縁膜
８２    ソース／ドレイン部
８３    チャネル部
８４    ソース／ドレイン部
９１〜９４  コンタクトプラグ
ＩＬ    層間絶縁膜
Ｒ１    第１開口部
Ｒ２    第２開口部
ＢＬ    接触境界
Ｉｎ    入力線
Ｏｕｔ  出力線
Ｖｄｄ  電源線
Ｇｎｄ  グランド線
【図１】
2010056215.tif 000003
【図２】
2010056215.tif 000004
【図３Ａ】
2010056215.tif 000005
【図３Ｂ】
2010056215.tif 000006
【図３Ｃ】
2010056215.tif 000007
【図４】
2010056215.tif 000008
【図５Ａ】
2010056215.tif 000009
【図５Ｂ】
2010056215.tif 000010
【図５Ｃ】
2010056215.tif 000011
【図５Ｄ】
2010056215.tif 000012
【図５Ｅ】
2010056215.tif 000013
【図５Ｆ】
2010056215.tif 000014
【図５Ｇ】
2010056215.tif 000015
【図５Ｈ】
2010056215.tif 000016
【図５Ｉ】
2010056215.tif 000017
【図５Ｊ】
2010056215.tif 000018
【図６】
2010056215.tif 000019
【図７】
2010056215.tif 000020
【図８】
2010056215.tif 000021
【図９】
2010056215.tif 000022
【図１０】
2010056215.tif 000023