(57)【要約】【課題】高電圧がかかることによって起こる素子の破壊を回避する。【解決手段】直列接続されたＮｃｈトランジスタＴ１〜Ｔ（ｎ＋１）の接続点に一端がそれぞれ接続されるキャパシタＣ１〜Ｃ（ｎ−３），Ｃｐ１〜Ｃｐ３と、ＮｃｈトランジスタＴ１〜Ｔ（ｎ＋１）のゲートに一端がそれぞれ接続されるキャパシタＣｓ１〜Ｃｓｎ，Ｃｑがある。キャパシタＣ１〜Ｃ（ｎ−３）の他端には、クロック信号の振幅Ｖｃｃを４倍昇圧回路で４倍にして得られる振幅の電圧を供給する。キャパシタＣｐの他端には、振幅Ｖｃｃを２倍昇圧回路で２倍にして得られる振幅が振幅の電圧を供給する。キャパシタＣｓ１〜Ｃｓ（ｎ−３）の他端には、振幅Ｖｃｃを４倍昇圧回路で４倍にして得られる振幅の電圧を供給する。キャパシタＣｑの他端には、振幅Ｖｃｃを４倍昇圧回路で４倍にして得られる振幅が振幅の電圧を供給する。【選択図】図４
2010207092.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された第１から第（ｎ＋１）の転送用トランジスタと、
第ｉ（ｉ＝１〜ｎ）の転送用トランジスタと第（ｉ＋１）の転送用トランジスタとの間に一端が接続された第１から第ｎの主ポンプ用キャパシタと、
前記第１から第（ｎ＋１）の転送用トランジスタのゲートに接続された第１から第（ｎ＋１）の補助ポンプ用キャパシタと、
を備えた４相クロック駆動チャージポンプ回路において、
前記第１から第ｊ（ｊはｎより小さい値）の主ポンプ用キャパシタの他端に供給するパルス電圧の振幅が同じで、前記第（ｊ＋１）から第ｎの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅が前記第１から第ｊの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅より小さいパルス電圧を、前記第１から第ｎの主ポンプ用キャパシタの他端に供給する第１の電圧供給手段と、
前記第１から第ｋ（ｋはｎより小さい値）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅が前記第１の電圧供給手段によって前記第１から第ｊの主ポンプ用キャパシタの他端に供給されるパルス電圧の振幅と同じで、前記第（ｋ＋１）から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅が前記第１から第ｋのキャパシタの他端に供給するパルス電圧の振幅より小さいパルス電圧を、前記第１から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給する第２の電圧供給手段と、
を備えたことを特徴とする４相クロック駆動チャージポンプ回路。
【請求項２】
前記ｋの値が前記ｊの値より１大きく、
前記第１の電圧供給手段は、前記第（ｊ＋１）から第ｎの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｊ＋１）の主ポンプ用キャパシタから前記第ｎの主ポンプ用キャパシタの順に電源電圧の振幅分順次小さくし、
前記第２の電圧供給手段は、前記第（ｋ＋１）から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｋ＋１）の補助ポンプ用キャパシタから前記第（ｎ＋１）の補助ポンプ用キャパシタの順に電源電圧の振幅分順次小さくすることを特徴とする請求項１に記載の４相クロック駆動チャージポンプ回路。
【請求項３】
前記ｋの値が前記ｊの値より２以上大きいことを特徴とする請求項１に記載の４相クロック駆動チャージポンプ回路。
【請求項４】
前記ｋの値が前記ｊの値より２大きく、
前記第１の電圧供給手段は、前記第（ｊ＋１）から第ｎの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｊ＋１）の主ポンプ用キャパシタから前記第ｎの主ポンプ用キャパシタの順に電源電圧の振幅分順次小さくし、
前記第２の電圧供給手段は、前記第（ｋ＋１）から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｋ＋１）の補助ポンプ用キャパシタから前記第（ｎ＋１）の補助ポンプ用キャパシタの順に電源電圧の振幅分順次小さくすることを特徴とする請求項３に記載の４相クロック駆動チャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、４相クロック駆動のチャージポンプ回路に関する。
【背景技術】
【０００２】
近年のＬＳＩ（Large-Scale Integration：大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は単一電源で、ＬＳＩ内部において多電源を生成することが要求されるようになった。さらに、近年は、持ち運びが便利なモバイル機器で、バッテリ駆動の要求が強く、低電圧化の要求がより強くなってきている。
【０００３】
従来から、ＬＳＩ内部において、外部から供給される電源電圧Ｖｃｃより高い電圧を生成する回路として、チャージポンプ回路が用いられている。チャージポンプ回路として、２相クロック駆動のチャージポンプ回路（例えば、特許文献１参照。）がある。
【０００４】
従来から用いられている２相クロック駆動のチャージポンプ回路の回路構成について図１１を参照しつつ説明する。図１１は従来の２相クロック駆動のチャージポンプ回路の構成を示す回路図である。ただし、クロック信号ＣＬＫは、振幅がＶｃｃで周期Ｔ１（半周期ｔ１）の周期性のある信号である。なお、本明細書において、ＨｉｇｈレベルをＨレベルと略し、ＬｏｗレベルをＬレベルと略す。
【０００５】
ゲートとドレインが接続された（ダイオード接続された）Ｎチャネルトランジスタ（以下、Ｎｃｈトランジスタと略す。）Ｔ１〜Ｔ（ｎ＋１）がある。ＮｃｈトランジスタＴ１のドレインが入力端子ＩＮに接続され、ＮｃｈトランジスタＴ（ｎ＋１）のソースが出力端子ＯＵＴに接続されている。また、ＮｃｈトランジスタＴｉ（ｉ＝１〜ｎ）のソースはＮｃｈトランジスタＴ（ｉ＋１）のドレインに接続されている。ここで、ＮｃｈトランジスタＴｉ（ｉ＝１〜ｎ＋１）の閾値を閾値Ｖｔｈｉとする。なお、例えば、ノードｎ１とノードｎ２の電位差はほぼ閾値Ｖｔｈ２となることから、閾値Ｖｔｈ１〜Ｖｔｈ（ｎ＋１）を小さく設定することが好ましく、通常、閾値を０（Ｖ）〜０．４（Ｖ）程度に設定する。
【０００６】
また、ポンプ用のキャパシタＣ１〜Ｃｎがある。キャパシタＣｉ（ｉ＝１〜ｎ）の一端はＮｃｈトランジスタＴｉのソースとＮｃｈトランジスタＴ（ｉ＋１）のドレインの接続線（ノードｎｉ）に接続されている。キャパシタＣｉ（ｉ：１〜ｎの奇数）の他端はクロック端子（２相クロック駆動チャージポンプ回路にクロック信号ＣＬＫが入力される端子）ＣＩＮに接続されている。また、キャパシタＣｉ（ｉ：１〜ｎの偶数）の他端はインバータ回路ＩＮＶの出力部に接続され、インバータ回路ＩＮＶの入力部はクロック端子ＣＩＮに接続されている。
【０００７】
次に、図１１を参照しつつ回路構成を説明した２相クロック駆動チャージポンプ回路の動作について図１２を参照しつつ説明する。図１２は図１１のチャージポンプ回路の動作を説明するための波形図である。
【０００８】
クロック信号ＣＬＫがＬレベルになると、ＮｃｈトランジスタＴ１がＯＮで、ＮｃｈトランジスタＴ２がＯＦＦの状態となり、入力端子ＩＮからノードｎ１へチャージが転送される。
【０００９】
クロック信号ＣＬＫがＨレベルとなる（インバータ回路ＩＮＶの出力がＬレベルになる）と、それに応じて、一旦ノードｎ１の電位は高くなり、ノードｎ２の電位は下がる。このとき、ＮｃｈトランジスタＴ１がＯＦＦで、ＮｃｈトランジスタＴ２がＯＮ、ＮｃｈトランジスタＴ３がＯＦＦの状態となり、ノードｎ１からノードｎ２へＮｃｈトランジスタＴ２を通じてチャージが転送され、これにより、ノードｎ１の電位は下がり、ノードｎ２の電位は高くなる。
【００１０】
クロック信号ＣＬＫがＬレベルとなる（インバータ回路ＩＮＶの出力がＨレベルになる）と、それに応じて、一旦ノードｎ２の電位は高くなり、ノードｎ１，ｎ３の電位は下がる。このとき、ＮｃｈトランジスタＴ２がＯＦＦで、ＮｃｈトランジスタＴ３がＯＮ、ＮｃｈトランジスタＴ４がＯＦＦの状態となり、ノードｎ２からノードｎ３へＮｃｈトランジスタＴ３を通じてチャージが転送され、これにより、ノードｎ２の電位は下がり、ノードｎ３の電位は高くなる。
【００１１】
同様の回路動作が順次行われて、出力端子ＯＵＴから昇圧された電圧が出力される。
【００１２】
ＮｃｈトランジスタＴ１〜Ｔ（ｎ＋１）はダイオード接続されているため、チャージが転送されるときには常に５極管動作となり、転送電流は急速には流れなく、クロック信号ＣＬＫの半周期の期間ｔ１内ではチャージが完全に転送されず、この転送されずに残るチャージに相当する電位を電位α０１〜αｎ（ｎ＋１）とする。また、ＮｃｈトランジスタＴｉ（ｉ＝１〜ｎ＋１）において閾値Ｖｔｈｉ分の電圧ドロップが生じる。このことから、例えば、ノードｎ１とノードｎ２との電位差ΔＶ１２とすると、ΔＶ１２＝α１２＋Ｖｔｈ２となり、効率が悪い。特に、電源電圧Ｖｃｃが低電圧になると、効率の低下が顕著に現れる。
【００１３】
図１１の２相クロック駆動チャージポンプ回路の出力電圧をＶｏｕｔとし、ＮｃｈトランジスタＴ１〜Ｔ（ｎ＋１）の閾値Ｖｔｈ１〜Ｖｔｈ（ｎ＋１）をＶｔｈ、電位α０１〜αｎ（ｎ＋１）をαとすると、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（ｎ＋１）×（Ｖｃｃ−Ｖｔｈ−α）
となる。
【００１４】
例えば、電源電圧Ｖｃｃを１．２（Ｖ）、閾値Ｖｔｈを０．４（Ｖ）、電位αを０．２（Ｖ）とすると、１２（Ｖ）の出力電圧Ｖｏｕｔを得るためには、上記の式より、ｎが１９となる。これに対して、電源電圧Ｖｃｃを１．８（Ｖ）、閾値Ｖｔｈを０．４（Ｖ）、電位αを０．２（Ｖ）とすると、１２（Ｖ）の出力電圧Ｖｏｕｔを得るためには、上記の式より、ｎが９となる。このように、低電圧では非常に効率が悪く、面積も２倍以上になってしまう。
【００１５】
この問題を解決するために、図１３のような２相クロック駆動のチャージポンプ回路が考えられ、図１３および図１４を参照しつつ説明する。図１３は考えられる２相クロック駆動のチャージポンプ回路の構成を示す回路図である。図１４は図１３のチャージポンプ回路の動作を説明するための波形図である。
【００１６】
図１３のチャージポンプ回路には、図１１のチャージポンプ回路には存在しない、クロック信号ＣＬＫをその振幅を２倍に昇圧してキャパシタＣ１，Ｃ３，…，Ｃ（ｎ−１）の他端に供給する２倍昇圧回路Ａ１，Ａ３，…，Ａ（ｎ−１）が、キャパシタＣ１，Ｃ３，…，Ｃ（ｎ−１）の他端と、クロック端子ＣＩＮとの間に、設けられている。また、図１１のチャージポンプ回路には存在しない、クロック信号ＣＬＫの反転信号／ＣＬＫをその振幅を２倍に昇圧してキャパシタＣ２，Ｃ４，…，Ｃｎの他端に供給する２倍昇圧回路Ａ２，Ａ４，…，Ａｎが、キャパシタＣ２，Ｃ４，…，Ｃｎの他端と、インバータ回路ＩＮＶの出力部との間に、設けられている。つまり、キャパシタＣ１〜Ｃｎの他端には、振幅が２×Ｖｃｃレベルのパルス電圧が供給される。なお、その他の回路構成は図１１のチャージポンプ回路と基本的に同じであるため詳細は省略する。
【００１７】
図１１のチャージポンプ回路では、ノードｎ１〜ｎｎがＶｃｃレベルの電圧で持ち上げられるのに対して、図１３のチャージポンプ回路は、図１４に示すように、ノードｎ１〜ｎｎが、２倍昇圧回路により振幅が２×Ｖｃｃレベルとなった電圧ｍ１〜ｍｎで持ち上げられる。なお、その他の回路動作は、図１１のチャージポンプ回路と基本的に同じであるため詳細は省略する。
【００１８】
図１３の２相クロック駆動チャージポンプ回路の出力電圧をＶｏｕｔとし、ＮｃｈトランジスタＴ１〜Ｔ（ｎ＋１）の閾値Ｖｔｈ１〜Ｖｔｈ（ｎ＋１）をＶｔｈ、電位α０１〜αｎ（ｎ＋１）をαとすると、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ−Ｖｔｈ−α＋ｎ×（２×Ｖｃｃ−Ｖｔｈ−α）
となる。
【００１９】
例えば、電源電圧Ｖｃｃを１．２（Ｖ）、閾値Ｖｔｈを０．４（Ｖ）、電位αを０．２（Ｖ）とすると、１２（Ｖ）の出力電圧Ｖｏｕｔを得るためには、上記の式より、ｎが６となり、図１１のチャージポンプ回路と比べて少ない段数で同じ出力電圧を得ることができる。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平５−２８７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
ところが、図１３のチャージポンプ回路で最高電位となるノードｎｎの振幅は、図１１のチャージポンプ回路と比べて、大きくなる。一般に、ＬＳＩを構成するトランジスタなどの素子の破壊耐圧を高くするためには、ゲート酸化膜を厚くする、ジャンクション（接合）の濃度を薄くする、ジャンクションの深さを深くする、トランジスタのゲート長を大きくするなどの方法があるが、何れも、トランジスタ特性を悪化させ、また、面積も大きくなるため、通常のプロセス設計では、素子の耐圧はあまり余裕がとれない。要するに必要な耐圧ぎりぎりに設定している。従って、図１３のようなチャージポンプ回路では耐圧の問題が発生する。
【００２２】
そこで、本発明は、高電圧がかかることによって起こる素子の破壊を回避することができる４相クロック駆動チャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
請求項１に記載の４相クロック駆動チャージポンプ回路は、直列接続された第１から第（ｎ＋１）の転送用トランジスタと、第ｉ（ｉ＝１〜ｎ）の転送用トランジスタと第（ｉ＋１）の転送用トランジスタとの間に一端が接続された第１から第ｎの主ポンプ用キャパシタと、前記第１から第（ｎ＋１）の転送用トランジスタのゲートに接続された第１から第（ｎ＋１）の補助ポンプ用キャパシタと、を備えた４相クロック駆動チャージポンプ回路において、前記第１から第ｊ（ｊはｎより小さい値）の主ポンプ用キャパシタの他端に供給するパルス電圧の振幅が同じで、前記第（ｊ＋１）から第ｎの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅が前記第１から第ｊの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅より小さいパルス電圧を、前記第１から第ｎの主ポンプ用キャパシタの他端に供給する第１の電圧供給手段と、前記第１から第ｋ（ｋはｎより小さい値）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅が前記第１の電圧供給手段によって前記第１から第ｊの主ポンプ用キャパシタの他端に供給されるパルス電圧の振幅と同じで、前記第（ｋ＋１）から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅が前記第１から第ｋのキャパシタの他端に供給するパルス電圧の振幅より小さいパルス電圧を、前記第１から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給する第２の電圧供給手段と、を備えたことを特徴とする。
【００２４】
請求項２に記載の４相クロック駆動チャージポンプ回路は、前記ｋの値が前記ｊの値より１大きく、前記第１の電圧供給手段は、前記第（ｊ＋１）から第ｎの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｊ＋１）の主ポンプ用キャパシタから前記第ｎの主ポンプ用キャパシタの順に電源電圧の振幅分順次小さくし、前記第２の電圧供給手段は、前記第（ｋ＋１）から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｋ＋１）の補助ポンプ用キャパシタから前記第（ｎ＋１）の補助ポンプ用キャパシタの順に電源電圧の振幅分順次小さくすることを特徴とする。
【００２５】
請求項３に記載の４相クロック駆動チャージポンプ回路は、前記ｋの値が前記ｊの値より２以上大きいことを特徴とする。
【００２６】
請求項４に記載の４相クロック駆動チャージポンプ回路は、前記ｋの値が前記ｊの値より２大きく、前記第１の電圧供給手段は、前記第（ｊ＋１）から第ｎの主ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｊ＋１）の主ポンプ用キャパシタから前記第ｎの主ポンプ用キャパシタの順に電源電圧の振幅分順次小さくし、前記第２の電圧供給手段は、前記第（ｋ＋１）から第（ｎ＋１）の補助ポンプ用キャパシタの他端に供給するパルス電圧の振幅を、前記（ｋ＋１）の補助ポンプ用キャパシタから前記第（ｎ＋１）の補助ポンプ用キャパシタの順に電源電圧の振幅分順次小さくすることを特徴とする。
【発明の効果】
【００２７】
請求項１から請求項４によれば、高電位側のキャパシタに供給する電圧の振幅を小さくしているため、高電圧がかかることによって起こる素子の破壊を回避することができる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施の形態における２相クロック駆動のチャージポンプ回路の構成を示す回路図。
【図２】図１のチャージポンプ回路の動作を説明するための波形図。
【図３】第２の実施の形態における２相クロック駆動のチャージポンプ回路の構成を示す回路図。
【図４】第３の実施の形態における４相クロック駆動のチャージポンプ回路の構成を示す回路図。
【図５】図４のチャージポンプ回路の動作を説明するための波形図。
【図６】第４の実施の形態における４相クロック駆動チャージポンプ回路の構成を示す回路図。
【図７】第５の実施の形態における２倍昇圧回路の構成を示す回路図。
【図８】第６の実施の形態における４倍昇圧回路の構成を示す回路図。
【図９】第７の実施の形態における４倍昇圧回路の構成を示す回路図。
【図１０】第８の実施の形態における４倍昇圧回路の構成を示す回路図。
【図１１】従来の２相クロック駆動のチャージポンプ回路の構成を示す回路図。
【図１２】図１１のチャージポンプ回路の動作を説明するための波形図。
【図１３】従来の２相クロック駆動のチャージポンプ回路の構成を示す回路図。
【図１４】図１３のチャージポンプ回路の動作を説明するための波形図。
【発明を実施するための形態】
【００２９】
以下、本発明の好適な実施の形態について図面を参照しつつ説明する。
【００３０】
＜チャージポンプ回路（１）＞
以下、本発明の第１の実施の形態における２相クロック駆動のチャージポンプ回路について図１および図２を参照しつつ説明する。図１は本実施の形態における２相クロック駆動チャージポンプ回路の構成を示す回路図である。図２は図１の２相クロック駆動チャージポンプ回路の動作を説明するための波形図である。
【００３１】
図１に示すチャージポンプ回路では、図１３の従来のチャージポンプ回路と同様に、キャパシタＣ１〜Ｃ（ｎ−１）の他端とクロック端子ＣＩＮ或いはインバータ回路ＩＮＶの出力部との間にクロック信号ＣＬＫ或いはその反転信号／ＣＬＫの振幅を２倍にする２倍昇圧回路Ａ１〜Ａ（ｎ−１）を挿入する回路構成となっている。しかしながら、キャパシタＣｎに対応するキャパシタＣｐとインバータ回路ＩＮＶ出力部との間には、図１３の従来のチャージポンプ回路とは異なり、２倍昇圧回路が挿入されていない。つまり、キャパシタＣ１〜Ｃ（ｎ−１）の他端に供給される電圧は振幅が２×Ｖｃｃであるが、キャパシタＣｐの他端に供給される電圧は振幅がＶｃｃである。
【００３２】
キャパシタＣ１〜Ｃ（ｎ−１）の容量を同じに設定し、キャパシタＣｐの容量をキャパシタＣ（ｎ−１）の容量のほぼ２倍に設定する。言い換えると、キャパシタＣ１〜Ｃ（ｎ−１），Ｃｐの容量と、キャパシタの他端に供給される電圧の振幅との積が一定になるように、設定されている。なお、その他の回路構成は、図１３の従来のチャージポンプ回路の回路構成と基本的に同じであるため詳細は省略する。
【００３３】
図１３のチャージポンプ回路では、ノードｎ１〜ｎｎの電位が２×Ｖｃｃレベルの電圧で持ち上げられるのに対して、図１のチャージポンプ回路は、図２に示すように、ノードｎ１〜ｎ（ｎ−１）の電位が、２倍昇圧回路により振幅が２×Ｖｃｃレベルとなった電圧ｍ１〜ｍ（ｎ−１）で持ち上げられ、ノードｎｎの電位がＶｃｃレベルの電圧で持ち上げられる。なお、その他の回路動作は、図１３のチャージポンプ回路と基本的に同じであるため詳細は省略する。
【００３４】
図２に示すように、ノードｎ（ｎ−１）の振幅は大きいが、最高電位となる最終段のノードｎｎの振幅は、Ｖｃｃレベルのポンプを使用しているため、最終段も２×Ｖｃｃレベルのポンプを使用しており、且つ最終段のキャパシタは２倍の容量に設定しているため、図１３の従来のチャージポンプ回路に比べて、Ｖｃｃ分小さくなり、耐圧がほぼＶｃｃ分緩和される。さらに、最終段の一段のみＶｃｃレベルのポンプを使用しているため、図１３の従来のチャージポンプ回路とほぼ同じ能力を確保することができる。
【００３５】
以上説明した本実施の形態によれば、最終段のみＶｃｃレベルのポンプを使用することによって、ほぼ同じチャージポンプ回路の能力を保持しながら、高電圧がかかることによって起こる素子の破壊を回避することができる。
【００３６】
＜チャージポンプ回路（２）＞
以下、本発明の第２の実施の形態における２相クロック駆動のチャージポンプ回路について図３を参照しつつ説明する。図３は本実施の形態における２相クロック駆動チャージポンプ回路の構成を示す回路図である。なお、本実施の形態では、図１のチャージポンプ回路との相違点について説明する。
【００３７】
図３に示すチャージポンプ回路では、キャパシタＣ１，Ｃ３，…Ｃ（ｎ−３）の他端とクロック端子ＣＩＮとの間に、クロック信号ＣＬＫをその振幅を４倍に昇圧してキャパシタＣ１，Ｃ３，…Ｃ（ｎ−３）の他端に供給する４倍昇圧回路Ｂ１，Ｂ３，…Ｂ（ｎ−３）が設けられている。また、キャパシタＣ２，Ｃ４，…Ｃ（ｎ−４）の他端とインバータ回路ＩＮＶの出力部との間に、クロック信号ＣＬＫの反転信号／ＣＬＫをその振幅を４倍に昇圧してキャパシタＣ２，Ｃ４，…Ｃ（ｎ−４）の他端に供給する４倍昇圧回路Ｂ２，Ｂ４，…Ｂ（ｎ−４）が設けられている。さらに、キャパシタＣ（ｎ−２）に対応するキャパシタＣｐ１の他端とインバータ回路ＩＮＶの出力部との間に、反転信号／ＣＬＫをその振幅を３倍に昇圧してキャパシタＣｐ１の他端に供給する３倍昇圧回路Ｂ（ｎ−２）が設けられている。さらに、キャパシタＣ（ｎ−１）に対応するキャパシタＣｐ２の他端とクロック端子ＣＩＮとの間に、クロック信号ＣＬＫをその振幅を２倍に昇圧してキャパシタＣｐ２の他端に供給する２倍昇圧回路Ｂ（ｎ−１）が設けられている。キャパシタＣｐに対応するキャパシタＣｐ３の他端はインバータ回路ＩＮＶの出力に直接接続されている。つまり、キャパシタＣ１〜Ｃ（ｎ−３）の他端に供給される電圧は振幅が４×Ｖｃｃであり、キャパシタＣｐ１の他端に供給される電圧は振幅が３×Ｖｃｃである。また、キャパシタＣｐ２の他端に供給される電圧は振幅が２×Ｖｃｃであり、キャパシタＣｐ３の他端に供給される電圧は振幅がＶｃｃである。
【００３８】
キャパシタＣ１〜Ｃ（ｎ−３）の容量を同じに設定し、キャパシタＣｐ１の容量をキャパシタＣ（ｎ−３）の容量の３分の４倍に設定する（Ｃｐ１＝４／３×Ｃ（ｎ−３））。また、キャパシタＣｐ２の容量をキャパシタＣ（ｎ−３）の容量の２倍に設定し（Ｃｐ２＝２×Ｃ（ｎ−３））、キャパシタＣｐ３の容量をキャパシタＣ（ｎ−３）の容量の４倍に設定する（Ｃｐ３＝４×Ｃ（ｎ−３））。つまり、キャパシタＣ１〜Ｃ（ｎ−３），Ｃｐ１〜Ｃｐ３の容量と、キャパシタの他端に供給される電圧の振幅との積が一定になるように、設定されている。
【００３９】
図３のチャージポンプ回路では、ノードｎ１〜ｎ（ｎ−３）の電位が４倍昇圧回路により振幅が４×Ｖｃｃレベルとなった電圧で持ち上げられ、ノードｎ（ｎ−２）の電位が３倍昇圧回路により振幅が３×Ｖｃｃレベルとなった電圧で持ち上げられる。また、ノードｎ（ｎ−１）の電位が２倍昇圧回路により振幅が２×Ｖｃｃレベルとなった電圧で持ち上げられ、ノードｎｎの電位はＶｃｃレベルの電圧で持ち上げられる。
【００４０】
以上説明した本実施の形態によれば、電圧が高くなる第（ｎ−２）段から第ｎ段のポンプではポンプ倍率（キャパシタの他端に供給する電圧の振幅レベル）を下げ、第（ｎ−２）段のポンプから第ｎ段のポンプにおけるピーク電圧を緩和している。このため、高電圧がかかることによって起こる素子の破壊を回避することができる。
【００４１】
なお、本実施の形態では、第（ｎ−３）段から第ｎ段（最終段）のポンプに向かって、４×Ｖｃｃレベル、３×Ｖｃｃレベル、２×Ｖｃｃレベル、Ｖｃｃレベルと、１段毎にＶｃｃレベル下がるように回路を構成している場合であるが、これに限らず、例えば、最終段に向かって、４×Ｖｃｃレベル、２×Ｖｃｃレベル（或いは３×Ｖｃｃレベル）、Ｖｃｃレベルとなるように回路を構成してもよい。また、３×Ｖｃｃレベルを２段、２×Ｖｃｃレベルを２段設けるように構成してもよい。要は、高電圧がかかることによる素子の破壊が起こらないように、出力側の数段のポンプを構成するキャパシタの他端に供給される電圧の振幅レベルが、入力側のポンプを構成するキャパシタの他端に供給される電圧の振幅レベルより小さくなるように、チャージポンプ回路を構成すればよい。
【００４２】
＜チャージポンプ回路（３）＞
以下、本発明の第３の実施の形態における４相クロック駆動のチャージポンプ回路について図４を参照しつつ説明する。図４は本実施の形態における４相クロック駆動チャージポンプ回路の構成を示す回路図である。
【００４３】
主転送用トランジスタとして、（ｎ＋１）個のＮチャネルトランジスタＴ１１〜Ｔ１（ｎ＋１）があり、電源電圧Ｖｃｃの入力側から順に、ＮｃｈトランジスタＴ１１，Ｔ１２，Ｔ１３，・・・，Ｔ１（ｎ−１），Ｔ１ｎ，Ｔ１（ｎ＋１）が直列接続されている。つまり、電源電圧Ｖｃｃが入力される入力端子ＩＮに、ＮｃｈトランジスタＴ１１のドレインが接続されている。ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のソースに、ＮｃｈトランジスタＴ１（ｉ＋１）のドレインが接続されている。ＮｃｈトランジスタＴ１（ｎ＋１）のソースに出力端子ＯＵＴが接続されている。ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のゲートにはキャパシタＣｓｉの一端が接続されており、ＮｃｈトランジスタＴ１（ｎ＋１）のゲートにはキャパシタＣｑの一端が接続されている。
【００４４】
主ポンプ用キャパシタとして、ｎ個のキャパシタＣ１〜Ｃ（ｎ−３），Ｃｐ１〜Ｃｐ３がある。キャパシタＣ１，Ｃ２，…，Ｃ（ｎ−３），Ｃｐ１，Ｃｐ２，Ｃｐ３の一端はノードｎ１，ｎ２，…，ｎ（ｎ−３），ｎ（ｎ−２），ｎ（ｎ−１），ｎｎに接続されている。なお、ノードｎｉ（ｉ＝１〜ｎ）は、ＮｃｈトランジスタＴ１ｉのソースとＮｃｈトランジスタＴ１（ｉ＋１）のドレインの接続間である。
【００４５】
キャパシタＣ１，Ｃ３，…，Ｃ（ｎ−３）の他端と、クロック端子ＣＩＮ１との間に、クロック信号ＰＨ１をその振幅を４倍に昇圧してキャパシタＣ１，Ｃ３，…，Ｃ（ｎ−３）の他端に供給する４倍昇圧回路Ｄ１１，Ｄ１３，…，Ｄ１（ｎ−３）が設けられている。キャパシタＣ２，Ｃ４，…，Ｃ（ｎ−４）の他端と、クロック端子ＣＩＮ２との間に、クロック信号ＰＨ２をその振幅を４倍に昇圧してキャパシタＣ２，Ｃ４，…，Ｃ（ｎ−４）の他端に供給する４倍昇圧回路Ｄ１２，Ｄ１４，…，Ｄ１（ｎ−４）が設けられている。キャパシタＣｐ１の他端と、クロック端子ＣＩＮ２との間に、クロック信号ＰＨ２をその振幅を３倍に昇圧してキャパシタＣｐ１の他端に供給する３倍昇圧回路Ｄ１（ｎ−２）が設けられている。キャパシタＣｐ２の他端と、クロック端子ＣＩＮ１との間に、クロック信号ＰＨ１をその振幅を２倍に昇圧してキャパシタＣｐ２の他端に供給する２倍昇圧回路Ｄ１（ｎ−２）が設けられている。キャパシタＣｐ３の他端と、クロック端子ＣＩＮ２との間には昇圧回路が設けられておらず、キャパシタＣｐ３の他端は直接クロック端子ＣＩＮ２に接続されている。
【００４６】
ＮｃｈトランジスタＴ１１〜Ｔ１（ｎ＋１）に対応して設けられた（ｎ＋１）個のＮｃｈトランジスタＴ２１〜Ｔ２（ｎ＋１）があり、本明細書において、適宜、補助転送用トランジスタという。ＮｃｈトランジスタＴ２１のドレインには入力端子ＩＮが接続されている。ＮｃｈトランジスタＴ２ｉ（ｉ＝２〜ｎ＋１）のドレインはノードｎ（ｉ−１）に接続されている。ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ＋１）のソースはノードｋｉに接続されて、ＮｃｈトランジスタＴ１ｉのゲートにつながっている。ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ）のゲートはノードｎｉに接続されて、キャパシタＣｉにつながっている。ＮｃｈトランジスタＴ２（ｎ＋１）のゲートは出力端子ＯＵＴに接続されている。
【００４７】
ＮｃｈトランジスタＴ１１〜Ｔ１（ｎ＋１）に対応して設けられた（ｎ＋１）個のキャパシタＣｓ１〜Ｃｓｎ，Ｃｑがあり、本明細書において、適宜、補助ポンプ用キャパシタという。キャパシタＣｓ１，Ｃｓ２，…，Ｃｓｎ，Ｃｑの一端はＮｃｈトランジスタＴ１１，Ｔ１２，…，Ｔ１ｎ，Ｔ１（ｎ＋１）のゲートに接続されている。
【００４８】
キャパシタＣｓ１，Ｃｓ３，…，Ｃｓ（ｎ−３）の他端と、クロック端子ＣＩＮ４との間に、クロック信号ＰＨ４をその振幅を４倍に昇圧してキャパシタＣｓ１，Ｃｓ３，…，Ｃｓ（ｎ−３）の他端に供給する４倍昇圧回路Ｄ２１が設けられている。キャパシタＣｓ２，Ｃｓ４，…，Ｃｓ（ｎ−２）の他端と、クロック端子ＣＩＮ３との間に、クロック信号ＰＨ３をその振幅を４倍に昇圧してキャパシタＣｓ２，Ｃｓ４，…，Ｃｓ（ｎ−２）の他端に供給する４倍昇圧回路Ｄ２２が設けられている。キャパシタＣｓ（ｎ−１）の他端と、クロック端子ＣＩＮ４との間に、クロック信号ＰＨ４をその振幅を３倍に昇圧してキャパシタＣｓ（ｎ−１）の他端に供給する３倍昇圧回路Ｄ２（ｎ−１）が設けられている。キャパシタＣｓｎの他端と、クロック端子ＣＩＮ３との間に、クロック信号ＰＨ３をその振幅を２倍に昇圧してキャパシタＣｓｎの他端に供給する２倍昇圧回路Ｄ２ｎが設けられている。キャパシタＣｑの他端と、クロック端子ＣＩＮ４との間には昇圧回路が設けられておらず、キャパシタＣｑの他端は直接クロック端子ＣＩＮ４に接続されている。
【００４９】
つまり、図４では、同じポンプを構成する主ポンプ用のキャパシタと補助ポンプ用キャパシタの他端に供給される電圧の振幅レベルが同じで、第（ｎ−２）段のポンプから順に供給される電圧の振幅がＶｃｃレベル下がるように構成されている。なお、主ポンプ用のキャパシタＣ１，Ｃ２，…，Ｃ（ｎ−３），Ｃｐ１，Ｃｐ２，Ｃｐ３の夫々と同じポンプを構成する補助ポンプ用のキャパシタは、キャパシタＣｓ２，Ｃｓ３，…，Ｃｓ（ｎ−２），Ｃｓ（ｎ−１），Ｃｓｎ，Ｃｑである。
【００５０】
次に、図４に回路構成を示した４相クロック駆動のチャージポンプ回路の動作について図５を参照しつつ説明する。図５は図４のチャージポンプ回路の動作を説明するための波形図である。クロック信号ＰＨ１〜ＰＨ４は図５に示す関係にあり、振幅がＶｃｃのパルス信号である。
【００５１】
クロック信号ＰＨ１がＨレベルになると、キャパシタＣ１を通じてＮｃｈトランジスタＴ２１のゲート電圧が高くなり、ＮｃｈトランジスタＴ１１のゲート電圧（ノードｋ１の電位）が高くなる。その後、クロック信号ＰＨ１がＬレベルとなった後、クロック信号ＰＨ４がＨレベルとなると、キャパシタＣｓ１を通じてＮｃｈトランジスタＴ１１のゲート電圧（ノードｋ１の電位）がさらに高くなる。ＮｃｈトランジスタＴ１１のゲート電圧が入力端子ＩＮの電位より閾値以上高くなると、ＮｃｈトランジスタＴ１１は三極間動作になり、入力端子ＩＮに入力された電源電圧Ｖｃｃは、閾値分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１１を通ってノードｎ１へ転送される。
【００５２】
その後、クロック信号ＰＨ２がＨレベルのときに、クロック信号ＰＨ１がＨレベルとなると、ノードｎ１の電位がそれに応じて高くなり、キャパシタＣ２を通じてＮｃｈトランジスタＴ２２のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）も高くなる。その後、クロック信号ＰＨ２がＬレベルとなって、さらに、クロック信号ＰＨ３がＨレベルとなると、キャパシタＣｓ２を通じてＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）がさらに高くなる。ＮｃｈトランジスタＴ１２のゲート電圧がノードｎ１の電位より閾値以上高くなると、ＮｃｈトランジスタＴ１２は三極間動作になり、ノードｎ１の電位は、閾値分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１２を通ってノードｎ２へ転送される。その後、クロック信号ＰＨ３がＬレベルとなると、クロック信号ＰＨ３による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。その後、クロック信号ＰＨ２がＨレベルとなり、さらに、クロック信号ＰＨ１がＬレベルとなると、ノードｎ１の電位がそれに応じて下がり、キャパシタＣ２を通じてＮｃｈトランジスタＴ２２のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。
【００５３】
ノードｎ１の電位がノードｎ２へ転送された後、クロック信号ＰＨ１がＨレベルのときに、クロック信号ＰＨ２がＨレベルとなると、ノードｎ２の電位がそれに応じて高くなり、キャパシタＣ３を通じてＮｃｈトランジスタＴ２３のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が高くなる。その後、クロック信号ＰＨ１がＬレベルとなって、さらに、クロック信号ＰＨ４がＨレベルとなると、キャパシタＣｓ３を通じてＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）がさらに高くなる。ＮｃｈトランジスタＴ１３のゲート電圧がノードｎ２の電位より閾値以上高くなると、ＮｃｈトランジスタＴ１３は三極間動作になり、ノードｎ２の電位は、閾値分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１３を通ってノードｎ３へ転送される。その後、クロック信号ＰＨ４がＬレベルとなると、クロック信号ＰＨ４による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。その後、クロック信号ＰＨ１がＨレベルとなり、さらに、クロック信号ＰＨ２がＬレベルとなると、ノードｎ２の電位がそれに応じて下がり、キャパシタＣ３を通じてＮｃｈトランジスタＴ２３のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。
【００５４】
各段で上述したような転送動作が行われて、電源電圧Ｖｃｃが、昇圧されながら、ノードｎｎへ転送される。
【００５５】
ノードｎｎから出力端子ＯＵＴへの電位の転送は次のように行われる。クロック信号ＰＨ２がＨレベルとなると、ＮｃｈトランジスタＴ２（ｎ＋１）のゲート電圧は出力端子ＯＵＴに接続されているので、ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）は出力電圧よりＮｃｈトランジスタＴ１（ｎ＋１）の閾値分低い電圧に充電される。その後、クロック信号ＰＨ４がＨレベルとなると、キャパシタＣｑを通じてＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）がさらに高くなる。ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧がノードｎｎの電位より閾値以上高くなると、ＮｃｈトランジスタＴ１（ｎ＋１）は三極間動作になり、ノードｎｎの電位は、閾値分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１（ｎ＋１）を通って出力端子ＯＵＴへ転送される。
【００５６】
以上説明した本実施の形態によれば、電圧が高くなる第（ｎ−２）段のポンプから第ｎ段のポンプではポンプ倍率を下げ、第（ｎ−２）段のポンプから第ｎ段のポンプにおけるピーク電圧を緩和している。このため、高電圧がかかることによって起こる素子の破壊を回避することができる。
【００５７】
なお、キャパシタＣｐ１，Ｃｐ２、Ｃｓ（ｎ−１）、ＮチャネルトランジスタＴ１（ｎ−１）、Ｔ２（ｎ−１）において、ノードｎ（ｎ−２）の電位は３×Ｖｃｃ分持ち上げられるが、ＮチャネルトランジスタＴ２（ｎ−１）のゲート電圧（ノードｋ（ｎ−１）の電位）は２×Ｖｃｃ分しか持ち上げられないので、ノードｋ（ｎ−１）には十分なチャージが転送できない。従って、ＮチャネルトランジスタＴ１（ｎ−１）のゲート電圧は多少電圧が低くなり、電流能力が落ちるため、ＮチャネルトランジスタＴ１（ｎ−１）のゲート幅を大きくして、電流を流せるようにすることは有効な手段である。また、最終段のキャパシタＣｑに供給する電圧がＶｃｃレベルであるので、キャパシタＣｑの容量を他の補助ポンプ用のキャパシタの容量より大きくすることも有効な手段である。さらに、キャパシタＣｑに供給する電圧の振幅を２×Ｖｃｃレベルとすることも有効な手段である。
【００５８】
なお、本実施の形態では、第（ｎ−３）段のポンプから第ｎ段（最終段）のポンプに向かって、４×Ｖｃｃレベル、３×Ｖｃｃレベル、２×Ｖｃｃレベル、Ｖｃｃレベルと、１段毎にＶｃｃレベル下がるように回路を構成している場合であるが、これに限らず、例えば、最終段に向かって、４×Ｖｃｃレベル、２×Ｖｃｃレベル（或いは３×Ｖｃｃレベル）、Ｖｃｃレベルとなるように回路を構成してもよい。また、３×Ｖｃｃレベルを２段、２×Ｖｃｃレベルを２段設けるように構成してもよい。出力側の数段のポンプを構成する主ポンプ用および補助ポンプ用のキャパシタの他端に供給される電圧の振幅レベルが、入力側のポンプを構成する主ポンプ用および補助ポンプ用のキャパシタの他端に供給される電圧の振幅レベルより小さくなるように、チャージポンプ回路を構成すればよい。
【００５９】
＜チャージポンプ回路（４）＞
以下、本発明の第４の実施の形態における４相クロック駆動のチャージポンプ回路について図６を参照しつつ説明する。図６は本実施の形態における４相クロック駆動チャージポンプ回路の構成を示す回路図である。なお、本実施の形態では、図４のチャージポンプ回路との相違点について説明する。
【００６０】
ＮｃｈトランジスタＴ１（ｎ−１），Ｔ１ｎ，Ｔ１（ｎ＋１）のゲートには、キャパシタＣｓ（ｎ−１），Ｃｓｎ，Ｃｑに対応するキャパシタＣｑ１，Ｃｑ２，Ｃｑ３に対応するキャパシタの一端が接続される。
【００６１】
キャパシタＣｑ１の他端と、クロック端子ＣＩＮ４との間に、クロック信号ＰＨ４をその振幅を４倍に昇圧してキャパシタＣｑ１の他端に供給する４倍昇圧回路Ｅ２（ｎ−１）が設けられている。キャパシタＣｑ２の他端と、クロック端子ＣＩＮ３との間に、クロック信号ＰＨ３をその振幅を３倍に昇圧してキャパシタＣｑ２の他端に供給する３倍昇圧回路Ｅ２ｎが設けられている。キャパシタＣｑ３の他端と、クロック端子ＣＩＮ４との間にはクロック信号ＰＨ４をその振幅を２倍に昇圧してキャパシタＣｑ３の他端に供給する２倍昇圧回路Ｅ２（ｎ＋１）が設けられている。
【００６２】
図６では、第１段から第（ｎ−３）段までのポンプでは、同じポンプを構成する主ポンプ用のキャパシタと補助ポンプ用のキャパシタの他端に供給する電圧の振幅レベルが同じになるように構成されている。また、第（ｎ−２）段から第ｎ段までのポンプでは、補助ポンプ用のキャパシタの他端に供給される電圧の振幅レベルが、同じポンプを構成する主ポンプ用のキャパシタの他端に供給される電圧の振幅レベルよりＶｃｃレベル大きくなるように構成されている。また、第（ｎ−２）段のポンプから順にそれを構成する主ポンプ用のキャパシタに供給される電圧の振幅がＶｃｃレベル下がるように構成されている。なお、主ポンプ用のキャパシタＣ１，Ｃ２，…，Ｃ（ｎ−３），Ｃｐ１，Ｃｐ２，Ｃｐ３の夫々と同じポンプを構成する補助ポンプ用のキャパシタは、キャパシタＣｓ２，Ｃｓ３，…，Ｃｓ（ｎ−２），Ｃｑ１，Ｃｑ２，Ｃｑ３である。
【００６３】
以上説明した本実施の形態によれば、図４のチャージポンプ回路とほぼ同じ効果が得られると共に、キャパシタＣｑ１の他端に振幅が４×Ｖｃｃレベルの電圧を供給しているのでその回路部に関しては電圧低下が問題とならないという点で図４のチャージポンプ回路より優れている。
【００６４】
なお、第（ｎ−２）段から第ｎ段までのポンプでは、主ポンプ用のキャパシタと補助ポンプ用のキャパシタに供給する電圧の振幅レベルの差をＶｃｃレベルにしている場合であるが、これに限らず、２×Ｖｃｃレベルなどであってもよい。また、本実施の形態では、第（ｎ−３）段のポンプから第ｎ段（最終段）のポンプに向かって、主ポンプ用のキャパシタに供給する電圧の振幅を４×Ｖｃｃレベル、３×Ｖｃｃレベル、２×Ｖｃｃレベル、Ｖｃｃレベルと、１段毎にＶｃｃレベル下がるように回路を構成している場合である。が、これに限らず、例えば、最終段に向かって、４×Ｖｃｃレベル、２×Ｖｃｃレベル（或いは３×Ｖｃｃレベル）、Ｖｃｃレベルと振幅レベルが下がるように回路を構成してもよい。また、３×Ｖｃｃレベルを２段、２×Ｖｃｃレベルを２段設けるように構成してもよい。
【００６５】
以下、図１、図３、図４、図６に回路図を示したチャージポンプ回路に適用可能な本発明の昇圧回路の回路構成について図面を参照しつつ説明する。なお、クロック信号ＣＬＫが上記のクロック信号ＣＬＫ、ＰＨ１〜ＰＨ４に対応する。
【００６６】
＜昇圧回路（１）＞
以下、本発明の第５の実施の形態における２倍昇圧回路について図７を参照しつつ説明する。図７は第５の実施の形態における２倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの振幅をＶｃｃとする。
【００６７】
閾値がほぼゼロボルトに設定された充電用のＮｃｈトランジスタＮＴＲ１０１があり、ＮｃｈトランジスタＮＴＲ１０１のゲートは自身のドレインに接続されており（ダイオード接続）、ゲートおよびドレインには電源電圧Ｖｃｃが供給されている。キャパシタＣ１０１があり、一端がＮｃｈトランジスタＮＴＲ１０１のソースに接続され、他端がクロック端子ＣＩＮ（クロック信号ＣＬＫが入力される端子）に接続されている。
【００６８】
インバータ回路ＩＮＶ１０２があり、ＰｃｈトランジスタＰＴＲ１０２とＮｃｈトランジスタＮＴＲ１０２により構成されている。ＰｃｈトランジスタＰＴＲ１０２の基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ１０２のゲートとＮｃｈトランジスタＮＴＲ１０２のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１０２の入力部）はインバータ回路ＩＮＶ１０１の出力部に接続されており、インバータ回路ＩＮＶ１０１の入力部はクロック端子ＣＩＮに接続されていることから、インバータ回路ＩＮＶ１０２の入力部にはクロック信号ＣＬＫの反転信号／ＣＬＫが入力される。ＰｃｈトランジスタＰＴＲ１０２のドレインとＮｃｈトランジスタＮＴＲ１０２のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１０２の出力部）が２倍昇圧回路の出力端子ＣＯＵＴに接続されている。ＰｃｈトランジスタＰＴＲ１０２のソース、つまり、インバータ回路ＩＮＶ１０２の電源端子はキャパシタＣ１０１の一端に接続されている。ＮｃｈトランジスタＮＴＲ１０２のソースは接地されている。
【００６９】
次に図７を参照しつつ回路構成を説明した２倍昇圧回路の回路動作について説明する。クロック信号ＣＬＫがＬレベルのとき、クロック信号ＣＬＫの反転信号／ＣＬＫがＨレベルであり、ＮｃｈトランジスタＮＴＲ１０２およびＰｃｈトランジスタＰＴＲ１０２のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２がＯＮし、ＰｃｈトランジスタＰＴＲ１０２がＯＦＦし、出力端子ＣＯＵＴへ接地レベルの信号が出力される。このとき、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１はＯＮし、ＮｃｈトランジスタＮＴＲ１０１を通して、電源電圧ＶｃｃでキャパシタＣ１０１が充電され、Ｖｃｃ分の電荷量が蓄えられる。
【００７０】
その後、クロック信号ＣＬＫがＨレベルとなると、これにより、ノードＮＶ２の電位がほぼ２×Ｖｃｃとなり、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１はＯＦＦする。また、反転信号／ＣＬＫがＬレベルとなり、ＮｃｈトランジスタＮＴＲ１０２およびＰｃｈトランジスタＰＴＲ１０２のゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２がＯＦＦし、ＰｃｈトランジスタＰＴＲ１０２がＯＮする。そして、２×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ１０２を通って出力端子ＣＯＵＴへ出力される。
【００７１】
以上の動作が繰り返し行われることによって、クロック信号ＣＬＫの振幅が２倍になったクロック信号が出力端子ＣＯＵＴから出力される。
【００７２】
以上説明した本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの振幅を２倍に昇圧し、振幅が２×Ｖｃｃのクロック信号を出力する２倍昇圧回路を実現することができる。そして、２倍昇圧回路の素子数が少ないため２倍昇圧回路に必要な面積が小さいという利点がある。
【００７３】
＜昇圧回路（２）＞
以下、本発明の第６の実施の形態における４倍昇圧回路について図８を参照しつつ説明する。図８は第６の実施の形態における４倍昇圧回路の構成を示す回路図である。ただし、図８の４倍昇圧回路は図７の２倍昇圧回路を応用したものである。なお、使用するクロック信号ＣＬＫの振幅をＶｃｃとする。
【００７４】
図８に示す４倍昇圧回路は、３段の昇圧回路部からなる。１段目の昇圧回路部は、充電用のＮｃｈトランジスタＮＴＲ１０１ａ、キャパシタＣ１０１ａ、およびインバータ回路ＩＮＶ１０２ａにより構成されている。ＮｃｈトランジスタＮＴＲ１０１ａのゲートは自身のドレインに接続されており（ダイオード接続）、ゲートおよびドレインには電源電圧Ｖｃｃが供給されている。キャパシタＣ１０１ａの一端がＮｃｈトランジスタＮＴＲ１０１ａのソースに接続され、他端がクロック端子ＣＩＮに接続されている。
【００７５】
インバータ回路ＩＮＶ１０２ａはＰｃｈトランジスタＰＴＲ１０２ａとＮｃｈトランジスタＮＴＲ１０２ａにより構成されている。ＰｃｈトランジスタＰＴＲ１０２ａの基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ１０２ａのゲートとＮｃｈトランジスタＮＴＲ１０２ａのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ａの入力部）はインバータ回路ＩＮＶ１０１の出力部に接続されており、インバータ回路ＩＮＶ１０１の入力部はクロック端子ＣＩＮに接続されていることから、インバータ回路ＩＮＶ１０２ａの入力部にはクロック信号ＣＬＫの反転信号／ＣＬＫが入力される。ＰｃｈトランジスタＰＴＲ１０２ａのドレインとＮｃｈトランジスタＮＴＲ１０２ａのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ａの出力部）が２段目の昇圧回路部の後述するＮｃｈトランジスタＮＴＲ１０１ｂのドレインに接続されている。ＰｃｈトランジスタＰＴＲ１０２ａのソース、つまり、電源端子はキャパシタＣ１０１ａの一端に接続されている。ＮｃｈトランジスタＮＴＲ１０２ａのソースは接地されている。
【００７６】
２段目の昇圧回路部は、充電用のＮｃｈトランジスタＮＴＲ１０１ｂ、キャパシタＣ１０１ｂ、およびインバータ回路ＩＮＶ１０２ｂにより構成されている。ＮｃｈトランジスタＮＴＲ１０１ｂのゲートは自身のドレインに接続されており（ダイオード接続）、ゲートおよびドレインには１段目の昇圧回路部のインバータ回路ＩＮＶ１０２ａの出力部が接続されている。キャパシタＣ１０１ｂの一端がＮｃｈトランジスタＮＴＲ１０１ｂのソースに接続され、他端がインバータ回路ＩＮＶ１０１の出力部に接続されており、インバータ回路ＩＮＶ１０１の入力部はクロック端子ＣＩＮに接続されていることから、キャパシタＣ１０１ｂの他端にはクロック信号ＣＬＫの反転信号／ＣＬＫが供給される。
【００７７】
インバータ回路ＩＮＶ１０２ｂはＰｃｈトランジスタＰＴＲ１０２ｂとＮｃｈトランジスタＮＴＲ１０２ｂにより構成されている。ＰｃｈトランジスタＰＴＲ１０２ｂの基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ１０２ｂのゲートとＮｃｈトランジスタＮＴＲ１０２ｂのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｂの入力部）はクロック端子ＣＩＮに接続されている。ＰｃｈトランジスタＰＴＲ１０２ｂのドレインとＮｃｈトランジスタＮＴＲ１０２ｂのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｂの出力部）が３段目の昇圧回路部の後述するＮｃｈトランジスタＮＴＲ１０１ｃのドレインに接続されている。ＰｃｈトランジスタＰＴＲ１０２ｂのソース、つまり、電源端子はキャパシタＣ１０１ｂの一端に接続されている。ＮｃｈトランジスタＮＴＲ１０２ｂのソースは接地されている。
【００７８】
３段目の昇圧回路部は、充電用のＮｃｈトランジスタＮＴＲ１０１ｃ、キャパシタＣ１０１ｃ、およびインバータ回路ＩＮＶ１０２ｃにより構成されている。ＮｃｈトランジスタＮＴＲ１０１ｃのゲートは自身のドレインに接続されており（ダイオード接続）、ゲートおよびドレインには２段目の昇圧回路部のインバータ回路１０２ｂの出力部が接続されている。キャパシタＣ１０１ｃの一端がＮｃｈトランジスタＮＴＲ１０１ｃのソースに接続され、他端がクロック端子ＣＩＮに接続されている。
【００７９】
インバータ回路ＩＮＶ１０２ｃはＰｃｈトランジスタＰＴＲ１０２ｃとＮｃｈトランジスタＮＴＲ１０２ｃにより構成されている。ＰｃｈトランジスタＰＴＲ１０２ｃの基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ１０２ｃのゲートとＮｃｈトランジスタＮＴＲ１０２ｃのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｃの入力部）はインバータ回路ＩＮＶ１０１の出力部に接続されており、インバータ回路ＩＮＶ１０１の入力部はクロック端子ＣＩＮに接続されていることから、インバータ回路ＩＮＶ１０２ｃの入力部にはクロック信号ＣＬＫの反転信号／ＣＬＫが入力される。ＰｃｈトランジスタＰＴＲ１０２ｃのドレインとＮｃｈトランジスタＮＴＲ１０２ｃのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｃの出力部）が出力端子ＣＯＵＴに接続されている。ＰｃｈトランジスタＰＴＲ１０２ｃのソース、つまり、電源端子はキャパシタＣ１０１ｃの一端に接続されている。ＮｃｈトランジスタＮＴＲ１０２ｃのソースは接地されている。例えば、ここでは、充電用のＮｃｈトランジスタＮＴＲ１０１ａ、ＮＴＲ１０１ｂ、ＮＴＲ１０１ｃはそれぞれ閾値がほぼゼロボルトに設定されている。
【００８０】
次に図８を参照しつつ回路構成を説明した４倍昇圧回路の回路動作について説明する。１段目の昇圧回路部では、クロック信号ＣＬＫがＬレベルのとき、クロック信号ＣＬＫの反転信号／ＣＬＫがＨレベルであり、ＮｃｈトランジスタＮＴＲ１０２ａおよびＰｃｈトランジスタＰＴＲ１０２ａのゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２ａがＯＮし、ＰｃｈトランジスタＰＴＲ１０２ａがＯＦＦし、インバータ回路１０２ａの出力部から接地レベルの信号が出力される。このとき、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ａはＯＮし、ＮｃｈトランジスタＮＴＲ１０１ａを通して、電源電圧ＶｃｃでキャパシタＣ１０１ａが充電され、Ｖｃｃ分の電荷量が蓄えられる。
【００８１】
その後、クロック信号ＣＬＫがＨレベルとなると、これにより、ノードＮＶ２の電位がほぼ２×Ｖｃｃとなり、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ａはＯＦＦする。また、反転信号／ＣＬＫがＬレベルとなり、ＮｃｈトランジスタＮＴＲ１０２ａおよびＰｃｈトランジスタＰＴＲ１０２ａのゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２ａがＯＦＦし、ＰｃｈトランジスタＰＴＲ１０２ａがＯＮする。そして、２×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ１０２ａを通ってインバータ回路１０２ａの出力部から出力される。
【００８２】
つまり、１段目の昇圧回路部は、クロック信号ＣＬＫがＬレベルのとき、２段目の昇圧回路部のＮｃｈトランジスタＮＴＲ１０１ｂのドレインへ接地レベルの信号を出力し、クロック信号がＨレベルのとき、２段目の昇圧回路部のＮｃｈトランジスタＮＴＲ１０１ｂのドレインへ２×Ｖｃｃレベルの信号を出力する。
【００８３】
２段目の昇圧回路部では、クロック信号ＣＬＫがＨレベルのとき、ＮｃｈトランジスタＮＴＲ１０２ｂおよびＰｃｈトランジスタＰＴＲ１０２ｂのゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２ｂがＯＮし、ＰｃｈトランジスタＰＴＲ１０２ｂがＯＦＦし、インバータ回路１０２ｂの出力部から接地レベルの信号が出力される。このとき、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ｂはＯＮし、ＮｃｈトランジスタＮＴＲ１０１ｂを通して、１段目の昇圧回路部から供給される２×Ｖｃｃレベルの電圧でキャパシタＣ１０１ｂが充電され、２×Ｖｃｃ分の電荷量が蓄えられる。
【００８４】
その後、クロック信号ＣＬＫがＬレベルとなると、これにより、ノードＮＶ３の電位がほぼ３×Ｖｃｃとなり、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ｂはＯＦＦする。また、このとき、ＮｃｈトランジスタＮＴＲ１０２ｂおよびＰｃｈトランジスタＰＴＲ１０２ｂのゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２ｂがＯＦＦし、ＰｃｈトランジスタＰＴＲ１０２ｂがＯＮする。そして、３×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ１０２ｂを通ってインバータ回路１０２ｂの出力部から出力される。
【００８５】
つまり、２段目の昇圧回路部は、クロック信号ＣＬＫがＨレベルのとき、３段目の昇圧回路部のＮｃｈトランジスタＮＴＲ１０１ｃのドレインへ接地レベルの信号を出力し、クロック信号がＬレベルのとき、３段目の昇圧回路部のＮｃｈトランジスタＮＴＲ１０１ｃのドレインへ３×Ｖｃｃレベルの信号を出力する。
【００８６】
３段目の昇圧回路部では、クロック信号ＣＬＫがＬレベルのとき、クロック信号ＣＬＫの反転信号／ＣＬＫがＨレベルであり、ＮｃｈトランジスタＮＴＲ１０２ｃおよびＰｃｈトランジスタＰＴＲ１０２ｃのゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２ｃがＯＮし、ＰｃｈトランジスタＰＴＲ１０２ｃがＯＦＦし、インバータ回路１０２ｃの出力部から接地レベルの信号が出力される。このとき、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ｃはＯＮし、ＮｃｈトランジスタＮＴＲ１０１ａを通して、２段目の昇圧回路部から供給される３×Ｖｃｃレベルの電圧でキャパシタＣ１０１ｃが充電され、３×Ｖｃｃ分の電荷量が蓄えられる。
【００８７】
その後、クロック信号ＣＬＫがＨレベルとなると、これにより、ノードＮＶ４の電位がほぼ４×Ｖｃｃとなり、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ｃはＯＦＦする。また、反転信号／ＣＬＫがＬレベルとなり、ＮｃｈトランジスタＮＴＲ１０２ｃおよびＰｃｈトランジスタＰＴＲ１０２ｃのゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１０２ｃがＯＦＦし、ＰｃｈトランジスタＰＴＲ１０２ｃがＯＮする。そして、４×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ１０２ｃを通ってインバータ回路１０２ｃの出力部から出力される。
【００８８】
つまり、３段目の昇圧回路部は、クロック信号ＣＬＫがＬレベルのとき、出力端子ＣＯＵＴへ接地レベルの信号を出力し、クロック信号がＨレベルのとき、出力端子ＣＯＵＴへ４×Ｖｃｃレベルの信号を出力する。
【００８９】
以上の動作が繰り返し行われることによって、クロック信号ＣＬＫの振幅が４倍になったクロック信号が出力端子ＣＯＵＴから出力される。
【００９０】
以上説明した本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの振幅を４倍に昇圧し、振幅が４×Ｖｃｃのクロック信号を出力する４倍昇圧回路を実現することができる。そして、４倍昇圧回路の素子数が少ないため４倍昇圧回路に必要な面積が小さいという利点がある。
【００９１】
なお、１段目の昇圧回路部と２段目の昇圧回路部を利用することによって、振幅が３×Ｖｃｃのクロック信号を出力する３倍昇圧回路を実現することができる。また、１段目の昇圧回路部、２段目の昇圧回路部、３段目の昇圧回路部、４段目の昇圧回路部（２段目の昇圧回路部に相当）、５段目の昇圧回路部（２段目の昇圧回路部に相当）、６段目の昇圧回路部（２段目の昇圧回路部に相当）、７段目の昇圧回路部（２段目の昇圧回路部に相当）、…、第（ｎ−１）段目の昇圧回路部を利用することによって、ｎ倍昇圧回路を実現することができる。なお、３倍昇圧回路、５倍昇圧回路、７倍昇圧回路、…の出力は、クロック信号ＣＬＫを反転したものになるので、上述したチャージポンプ回路に適用する場合には、出力を反転させるインバータを設けるなどの考慮が必要になる。
【００９２】
＜昇圧回路（３）＞
以下、本発明の第７の実施の形態における４倍昇圧回路について図９を参照しつつ説明する。図９は第７の実施の形態における４倍昇圧回路の構成を示す回路図である。ただし、図９の４倍昇圧回路は図７の２倍昇圧回路を応用したものである。なお、使用するクロック信号ＣＬＫの振幅をＶｃｃとする。
【００９３】
図９に示す４倍昇圧回路は、３段の昇圧回路部からなる。１段目の昇圧回路部は、充電用のＮｃｈトランジスタＮＴＲ１０１ｄ、キャパシタＣ１０１ｄ、およびインバータ回路ＩＮＶ１０２ｄにより構成されている。ＮｃｈトランジスタＮＴＲ１０１ｄのゲートは自身のドレインに接続されており（ダイオード接続）、ゲートおよびドレインには電源電圧Ｖｃｃが供給されている。キャパシタＣ１０１ｄの一端がＮｃｈトランジスタＮＴＲ１０１ｄのソースに接続され、他端がクロック端子ＣＩＮに接続されている。
【００９４】
インバータ回路ＩＮＶ１０２ｄはＰｃｈトランジスタＰＴＲ１０２ｄとＮｃｈトランジスタＮＴＲ１０２ｄにより構成されている。ＰｃｈトランジスタＰＴＲ１０２ｄの基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ１０２ｄのゲートとＮｃｈトランジスタＮＴＲ１０２ｄのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｄの入力部）はインバータ回路ＩＮＶ１０１の出力部に接続されており、インバータ回路ＩＮＶ１０１の入力部はクロック端子ＣＩＮに接続されていることから、インバータ回路ＩＮＶ１０２ｄの入力部にはクロック信号ＣＬＫの反転信号／ＣＬＫが入力される。ＰｃｈトランジスタＰＴＲ１０２ｄのドレインとＮｃｈトランジスタＮＴＲ１０２ｄのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｄの出力部）が２段目の昇圧回路部の後述するキャパシタＣ１０１ｅの他端に接続されている。ＰｃｈトランジスタＰＴＲ１０２ｄのソース、つまり、電源端子はキャパシタＣ１０１ｄの一端に接続されている。ＮｃｈトランジスタＮＴＲ１０２ｄのソースは接地されている。
【００９５】
２段目の昇圧回路部は、充電用のＮｃｈトランジスタＮＴＲ１０１ｅ、キャパシタＣ１０１ｅ、およびインバータ回路ＩＮＶ１０２ｅにより構成されている。ＮｃｈトランジスタＮＴＲ１０１ｅのゲートは自身のドレインに接続されており（ダイオード接続）、ゲートおよびドレインには電源電圧Ｖｃｃが供給されている。キャパシタＣ１０１ｅの一端がＮｃｈトランジスタＮＴＲ１０１ｅのソースに接続され、他端が１段目の昇圧回路部のインバータ回路ＩＮＶ１０２ｄの出力部に接続されている。
【００９６】
インバータ回路ＩＮＶ１０２ｅはＰｃｈトランジスタＰＴＲ１０２ｅとＮｃｈトランジスタＮＴＲ１０２ｅにより構成されている。ＰｃｈトランジスタＰＴＲ１０２ｅの基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ１０２ｅのゲートとＮｃｈトランジスタＮＴＲ１０２ｅのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｅの入力部）はインバータ回路ＩＮＶ１０１の出力部に接続されており、インバータ回路ＩＮＶ１０１の入力部はクロック端子ＣＩＮに接続されていることから、インバータ回路ＩＮＶ１０２ｅの入力部にはクロック信号ＣＬＫの反転信号／ＣＬＫが入力される。ＰｃｈトランジスタＰＴＲ１０２ｅのドレインとＮｃｈトランジスタＮＴＲ１０２ｅのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｅの出力部）が３段目の昇圧回路部の後述するキャパシタＣ１０１ｆの他端に接続されている。ＰｃｈトランジスタＰＴＲ１０２ｅのソース、つまり、電源端子はキャパシタＣ１０１ｅの一端に接続されている。ＮｃｈトランジスタＮＴＲ１０２ｅのソースは接地されている。
【００９７】
３段目の昇圧回路部は、充電用のＮｃｈトランジスタＮＴＲ１０１ｆ、キャパシタＣ１０１ｆ、およびインバータ回路ＩＮＶ１０２ｆにより構成されている。ＮｃｈトランジスタＮＴＲ１０１ｆのゲートは自身のドレインに接続されており（ダイオード接続）、ゲートおよびドレインには電源電圧Ｖｃｃが供給されている。キャパシタＣ１０１ｆの一端がＮｃｈトランジスタＮＴＲ１０１ｆのソースに接続され、他端が２段目の昇圧回路部のインバータ回路ＩＮＶ１０２ｅの出力部に接続されている。
【００９８】
インバータ回路ＩＮＶ１０２ｆはＰｃｈトランジスタＰＴＲ１０２ｆとＮｃｈトランジスタＮＴＲ１０２ｆにより構成されている。ＰｃｈトランジスタＰＴＲ１０２ｆの基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ１０２ｆのゲートとＮｃｈトランジスタＮＴＲ１０２ｆのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｆの入力部）はインバータ回路ＩＮＶ１０１の出力部に接続されており、インバータ回路ＩＮＶ１０１の入力部はクロック端子ＣＩＮに接続されていることから、インバータ回路ＩＮＶ１０２ｆの入力部にはクロック信号ＣＬＫの反転信号／ＣＬＫが入力される。ＰｃｈトランジスタＰＴＲ１０２ｆのドレインとＮｃｈトランジスタＮＴＲ１０２ｆのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１０２ｆの出力部）は出力端子ＣＯＵＴに接続されている。ＰｃｈトランジスタＰＴＲ１０２ｆのソース、つまり、電源端子はキャパシタＣ１０１ｆの一端に接続されている。ＮｃｈトランジスタＮＴＲ１０２ｆのソースは接地されている。
【００９９】
次に図９を参照しつつ回路構成を説明した４倍昇圧回路の回路動作について説明する。クロック信号ＣＬＫがＬレベルのとき、インバータ回路ＩＮＶ１０１の出力はＨレベルとなり、インバータ回路ＩＮＶ１０２ｄの入力部にＨレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１０２ｄがＯＦＦし、ＮｃｈトランジスタＮＴＲ１０２ｄがＯＮし、インバータ回路ＩＮＶ１０２ｄの出力部から接地レベルの信号が、キャパシタＣ１０１ｅへ出力される。このとき、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ｄがＯＮし、ＮｃｈトランジスタＮＴＲ１０１ｄを通して、電源電圧ＶｃｃでキャパシタＣ１０１ｄが充電され、Ｖｃｃ分の電荷量が蓄えられる。
【０１００】
同じ期間に、インバータ回路ＩＮＶ１０２ｅの入力部にＨレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１０２ｅがＯＦＦし、ＮｃｈトランジスタＮＴＲ１０２ｅがＯＮし、インバータ回路１０２ｅの出力部から接地レベルの信号がキャパシタＣ１０１ｆへ出力される。このとき、ダイオード接続されたＮｃｈトランジスタＰＴＲ１０１ｅがＯＮし、ＮｃｈトランジスタＰＴＲ１０１ｅを通して、電源電圧ＶｃｃでキャパシタＣ１０１ｅが充電され、Ｖｃｃ分の電荷量が蓄えられる。
【０１０１】
さらに、同じ期間に、インバータ回路ＩＮＶ１０２ｆの入力部にＨレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１０２ｆがＯＦＦし、ＮｃｈトランジスタＮＴＲ１０２ｆがＯＮし、インバータ回路１０２ｆから接地レベルの信号が出力端子ＣＯＵＴへ出力される。このとき、ダイオード接続されたＮｃｈトランジスタＮＴＲ１０１ｆがＯＮし、ＮｃｈトランジスタＮＴＲ１０１ｆを通して、電源電圧ＶｃｃでキャパシタＣ１０１ｆが充電され、Ｖｃｃ分の電荷量が蓄えられる。
【０１０２】
その後、クロック信号ＣＬＫがＨレベルになると、これにより、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなり、ＮｃｈトランジスタＮＴＲ１０１ｄがＯＦＦする。このとき、インバータ回路ＩＮＶ１０２ｄの入力部にＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１０２ｄがＯＮし、ＮｃｈトランジスタＮＴＲ１０２ｄがＯＦＦし、２×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ１０２ｄを通ってキャパシタＣ１０１ｅの他端に供給される。これにより、ノードＮＶ３の電位が３×Ｖｃｃとなり、ＮｃｈトランジスタＮＴＲ１０１ｅがＯＦＦする。このとき、インバータ回路ＩＮＶ１０２ｅの入力部にＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１０２ｅがＯＮし、ＮｃｈトランジスタＮＴＲ１０２ｅがＯＦＦし、３×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ１０２ｅを通ってキャパシタＣ１０１ｆの他端に供給される。これにより、ノードＮＶ４の電位が４×Ｖｃｃとなり、ＮｃｈトランジスタＮＴＲ１０１ｆがＯＦＦする。このとき、インバータ回路ＩＮＶ１０２ｆの入力部にＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１０２ｆがＯＮし、ＮｃｈトランジスタＮＴＲ１０２ｆがＯＦＦし、４×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ１０２ｆを通って出力端子ＣＯＵＴへ出力される。
【０１０３】
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの振幅を４倍に昇圧し、振幅が４×Ｖｃｃのクロック信号を出力する４倍昇圧回路を実現することができる。そして、４倍昇圧回路の素子数が少ないため４倍昇圧回路に必要な面積が小さいという利点がある。さらに、１クロックで４倍のクロック信号に昇圧する構成のため、短時間で振幅が４倍のクロック信号を得ることができるという利点もある。
【０１０４】
なお、１段目の昇圧回路部と２段目の昇圧回路部を利用することによって、振幅が３×Ｖｃｃのクロック信号を出力する３倍昇圧回路を実現することができる。また、昇圧回路部を（ｎ−１）段設けることによって、ｎ倍昇圧回路を実現することができる。
【０１０５】
＜昇圧回路（４）＞
以下、本発明の第８の実施の形態における４倍昇圧回路について図１０を参照しつつ説明する。図１０は第８の実施の形態における４倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの振幅をＶｃｃとする。
【０１０６】
ゲートとドレインが接続された（ダイオード接続された）ＮｃｈトランジスタＮＴＲ２０１〜２０３があり、ＮｃｈトランジスタＮＴＲ２０１のゲートとドレインには電源電圧Ｖｃｃが供給されている。ＮｃｈトランジスタＮＴＲ２０１，ＮＴＲ２０２のソースがＮｃｈトランジスタＮＴＲ２０２，ＮＴＲ２０３のドレインにそれぞれ接続されている。ＮｃｈトランジスタＮＴＲ２０３のソースがＰｃｈトランジスタＰＴＲ２０４のソースに接続されている。
【０１０７】
キャパシタＣ２０１〜Ｃ２０３がある。キャパシタＣ２０１，Ｃ２０２の一端は、ＮｃｈトランジスタＮＴＲ２０１，ＮＴＲ２０２のソースとＮｃｈトランジスタＮＴＲ２０２，ＮＴＲ２０３のドレインの接続線（ノードＮＶ２，ＮＶ３）にそれぞれ接続されている。キャパシタＣ２０３の一端は、ＮｃｈトランジスタＮＴＲ２０３のソースとＰｃｈトランジスタＰＴＲ２０４のソースの接続線（ノードＮＶ４）に接続されている。また、キャパシタＣ２０１，Ｃ２０３の他端はクロック端子ＣＩＮに接続されており、キャパシタＣ２０２の他端はインバータ回路ＩＮＶ２０１の出力部に接続されている。インバータ回路ＩＮＶ２０１の入力部はクロック端子ＣＩＮに接続されているので、キャパシタＣ２０２の他端にはクロック信号ＣＬＫの反転信号／ＣＬＫが供給される。
【０１０８】
インバータ回路ＩＮＶ２０４があり、ＰｃｈトランジスタＰＴＲ２０４とＮｃｈトランジスタＮＴＲ２０４により構成されている。ＰｃｈトランジスタＰＴＲ２０４の基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。ＰｃｈトランジスタＰＴＲ２０４のゲートとＮｃｈトランジスタＮＴＲ２０４のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ２０４の入力部）はインバータ回路ＩＮＶ２０１の出力部に接続されており、インバータ回路ＩＮＶ２０１の入力部はクロック端子ＣＩＮに接続されていることから、インバータ回路ＩＮＶ２０４の入力部にはクロック信号ＣＬＫの反転信号／ＣＬＫが入力される。ＰｃｈトランジスタＰＴＲ２０４のドレインとＮｃｈトランジスタＮＴＲ２０４のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ２０４の出力部）が４倍昇圧回路の出力端子ＣＯＵＴに接続されている。ＰｃｈトランジスタＰＴＲ２０４のソース、つまり、電源端子はキャパシタＣ２０３の一端に接続されている。ＮｃｈトランジスタＮＴＲ２０４のソースは接地されている。ここで、ダイオード接続されたＮｃｈトランジスタＮＴＲ２０１〜ＮＴＲ２０３の閾値は略ゼロボルトに設定されている。
【０１０９】
次に図１０を参照しつつ回路構成を説明した４倍昇圧回路の回路動作について説明する。クロック信号ＣＬＫがＬレベルのとき、ダイオード接続されたＮｃｈトランジスタＮＴＲ２０１がＯＮし、ＯＮしたＮｃｈトランジスタＮＴＲ２０１を介してキャパシタＣ２０１が充電され、キャパシタＣ２０１にＶｃｃ分の電荷が蓄えられる。その後、クロック信号ＣＬＫがＨレベルになると、ノードＮＶ２の電位は２×Ｖｃｃレベルとなり、ダイオード接続されたＮｃｈトランジスタＮＴＲ２０２がＯＮし、ＯＮしたＮｃｈトランジスタＮＴＲ２０２を介してキャパシタＣ２０２が充電され、２×Ｖｃｃ分の電荷が蓄えられる。その後、クロック信号ＣＬＫがＬレベルになると、ノードＮＶ３の電位は３×Ｖｃｃレベルとなり、ダイオード接続されたＮｃｈトランジスタＮＴＲ２０３がＯＮし、ＯＮしたＮｃｈトランジスタＮＴＲ２０３を介してキャパシタＣ２０３が充電され、３×Ｖｃｃ分の電荷が蓄えられる。
【０１１０】
このとき（クロック信号ＣＬＫはＬレベルである）、インバータ回路ＩＮＶ２０４の入力部にＨレベルの信号が入力され、ＰｃｈトランジスタＰＴＲ２０４がＯＦＦし、ＮｃｈトランジスタＮＴＲ２０４がＯＮし、インバータ回路２０４の出力部から接地レベルの信号が出力端子ＣＯＵＴへ出力される。その後、クロック信号ＣＬＫがＨレベルになると、ノードＮＶ４の電位は４×Ｖｃｃとなる。このとき、インバータ回路ＩＮＶ２０４の入力部にＬレベルが入力され、ＰｃｈトランジスタＰＴＲ２０４がＯＮし、ＮｃｈトランジスタＮＴＲ２０４がＯＦＦし、４×Ｖｃｃレベルの信号がＯＮしたＰｃｈトランジスタＰＴＲ２０４を通ってインバータ回路２０４の出力部から出力端子ＣＯＵＴへ出力される。
【０１１１】
以上のように、本実施の形態によれば、素子数のより少ない簡単な構成で、クロック信号ＣＬＫの振幅を４倍に昇圧し、振幅が４×Ｖｃｃのクロック信号を出力する４倍昇圧回路を実現することができる。４倍昇圧回路の素子数がより少ないため４倍昇圧回路に必要な面積がより小さいという利点がある。
【０１１２】
なお、ゲートとドレインが接続された（ダイオード接続された）Ｎｃｈトランジスタを（ｎ−１）個、それに対応するキャパシタを（ｎ−１）個設けることによって、振幅がｎ×Ｖｃｃのクロック信号を出力するｎ倍昇圧回路を実現することができる。なお、この場合、（ｎ−１）が奇数の場合には、インバータ回路の入力に反転信号／ＣＬＫを供給し、（ｎ−１）が偶数の場合には、インバータ回路の入力にクロック信号ＣＬＫを供給する。なお、３倍昇圧回路、５倍昇圧回路、７倍昇圧回路、…の出力は、クロック信号ＣＬＫを反転したものになるので、上述したチャージポンプ回路に適用する場合には、出力を反転させるインバータを設けるなどの考慮が必要になる。
【０１１３】
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。
【符号の説明】
【０１１４】
Ｔ１〜Ｔ（ｎ＋１）  Ｎチャネルトランジスタ、
Ｃ１〜Ｃ（ｎ−３），Ｃｐ１〜Ｃｐ３、Ｃｓ１〜Ｃｓｎ，Ｃｑ  キャパシタ、
Ａ１〜Ａ（ｎ−１）  ２倍昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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