(57)【要約】【課題】ＲＣスナバ回路の抵抗Ｒの値を任意に設計可能な半導体スナバ回路を用いた半導体装置、電力変換装置、半導体装置の製造方法を提供する。【解決手段】ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む。【選択図】図１
2010206106.tif 000002
【特許請求の範囲】
【請求項１】
ユニポーラ動作をする還流ダイオードと、
前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備え、
前記抵抗が、前記半導体スナバ回路の基材となる半導体基体の一部に形成され、前記半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むことを特徴とする半導体装置。
【請求項２】
前記高抵抗層は、半導体材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高抵抗層は、シリコンよりも禁制帯幅の広い半導体材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記高抵抗層に、遷移金属が添加されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記高抵抗層が、アルゴンが添加された非晶質層又は多結晶層であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体スナバ回路が、少なくとも前記キャパシタと前記抵抗とが直列接続され回路を含む２端子素子であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記抵抗の大きさが、前記還流ダイオードの抵抗成分の値よりも大きいことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記還流ダイオードに、スイッチング素子が並列接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体スナバ回路が、前記還流ダイオードが形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基体内の活性領域の少なくとも一部に、前記高抵抗層と同一の材料からなり、前記還流ダイオードのアノード電極に直接もしくは間接的に接続した電界緩和層を有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記電界緩和層の少なくとも一部が、前記高抵抗層と接していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記還流ダイオードが、ショットキーバリアダイオードを備えることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記還流ダイオードが、ヘテロ接合ダイオードを備えることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記還流ダイオードを構成する半導体基体が、シリコンよりも禁制帯幅の広い半導体材料を備えることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体スナバ回路が、前記スイッチング素子が形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項８に記載の半導体装置。
【請求項１６】
前記半導体スナバ回路が、前記還流ダイオードとともに、前記スイッチング素子が形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項８に記載の半導体装置。
【請求項１７】
前記スイッチング素子が、
第１の半導体領域と、
前記第１の半導体領域の一主面に接して前記第１の半導体領域とは禁制帯幅が異なった第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、
前記第１の半導体領域と、直接もしくは間接的にオーミック接続された第１主電極と、
前記第２の半導体領域とオーミック接続された第２主電極
とを備える３端子素子であることを特徴とする請求項８，１５，１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記半導体チップ内の活性領域の一部に、前記高抵抗層と同一の材料からなり、前記スイッチング素子の第１主電極に直接もしくは間接的に接続した電界緩和層を有することを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項１９】
前記電界緩和層の少なくとも一部が前記高抵抗層と接していることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記スイッチング素子を構成する半導体基体が、シリコンよりも禁制帯幅の広い半導体材料を備えることを特徴とする請求項８，１５〜１８のいずれか１項に記載の半導体装置。
【請求項２１】
前記第２の半導体領域を構成する半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項１７に記載の半導体装置。
【請求項２２】
ユニポーラ動作をする還流ダイオードと前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備え、
前記抵抗が、前記半導体スナバ回路の基材となる半導体基体の一部に形成され、前記半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む半導体装置の製造方法であって、
前記半導体基体へ、ボロン、アルミニウム又は遷移金属を導入し、熱処理を行うことによって前記高抵抗層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
前記高抵抗層の形成と同時に、
前記還流ダイオードチップ内の活性領域の少なくとも一部に、前記高抵抗層と同一の材料からなり、前記還流ダイオードのアノード電極に直接もしくは間接的に接続した電界緩和層を形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記半導体基体へ、前記ボロン、前記アルミニウム又は前記遷移金属をイオン注入法によって導入することを特徴とする請求項２２又は２３に記載の半導体装置の製造方法。
【請求項２５】
イオン注入法によって、前記半導体基体の内部に、非晶質層又は多結晶層を形成して前記高抵抗層を形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２６】
前記イオン注入法で用いるイオン種が、アルゴンであることを特徴とする請求項２５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換用の還流ダイオードを含む半導体装置、この半導体装置を用いた電力変換装置、更には、この半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力エネルギの変換手段の１つとして、インバータ等の電力変換装置が一般に使用されている。電力変換装置は、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子や還流ダイオードなどの電力用の半導体装置を、用途や電力の大きさに応じた組み合わせで構成されている。電力変換装置には高い効率で安定した動作が求められるため、その構成要素である半導体装置には、スイッチング素子及び還流ダイオードのいずれにおいても、低損失で且つ誤動作等が起こりにくい安定動作が求められる。
【０００３】
還流ダイオードの動作によって発生する損失は主に２つあり、１つは順バイアスにより導通している際にダイオード内の電圧降下によって生じる導通損失であり、もう１つは導通状態から逆バイアスにより遮断状態に移行する逆回復動作時に生じる逆回復損失がある。逆回復損失は、導通によって還流ダイオードの素子内部に遮断状態に比べて蓄積されている過剰キャリアが、遮断状態へと移行する際の消滅過程において逆回復電流として過渡的に流れることで発生する。そのため、逆回復損失は、逆回復動作直前の過剰キャリアの量や逆回復動作時の過剰キャリアの消滅速度に依存する。
【０００４】
逆回復損失を低減するために、過剰キャリアの量を低減する従来技術として、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードが提案されている（例えば、特許文献１参照）。
【０００５】
ユニポーラ動作をするショットキーバリアダイオードは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るという利点はあるものの、逆回復電流Ｉｒの抵抗制限による逆回復時間ｔがほとんど制御できないため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となる欠点を有している。
【０００６】
振動現象を抑制するために、バイポーラ動作の還流ダイオードにおいて、所定の容量を有するキャパシタを当該還流ダイオードに並列に接続した半導体装置が知られている（例えば特許文献２参照）。還流ダイオードの定格電流Ｉに対し不等式：
Ｃ／Ｉ＜１０（ｐＦ／Ａ）        ……（１）
を満たすキャパシタＣを還流ダイオードに並列に接続することで還流ダイオードの逆回復損失を低減しつつ、逆回復動作時における振動現象の抑制を図るものである。
【０００７】
このため、本発明者らは、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制するためには、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードに、キャパシタＣ及び抵抗Ｒを１チップにモノリシックに集積化した半導体スナバ回路を形成することを検討した。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表平１１−５１００００号公報
【特許文献２】特開２００４−２８１４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、単一チップとしてモノリシックに集積化した半導体スナバ回路を形成する場合、所望の抵抗Ｒの値に応じて、抵抗の異なる半導体基体（ウエハ）が必要になるのでウエハコストが上昇する。又、モノリシックに集積化されているか否かを問わず、抵抗Ｒを導電材料で実現する場合、高いＲを得るためには、例えば、多結晶シリコン層等の導電体薄膜を形成する場合、数十μｍ以上の厚さが必要であるので、製造コストが上昇する。更に、還流ダイオードとスイッチング素子とをモノリシックに集積化したい場合、スナバ領域の比抵抗を調整する必要があるので、抵抗Ｒ部を選択的にエピタキシャル成長させる必要が生じ、ウエハコストやプロセスコストが増大する問題がある。
【００１０】
本発明は、上記のような従来技術の問題を解決するためになされたものであり、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑え、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能であって、且つ、所望の抵抗Ｒの値を任意に設計可能な還流ダイオードを含む半導体装置、この半導体装置を用いた電力変換装置、及び、この半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、ユニポーラ動作をする還流ダイオードと、還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備える半導体装置において、抵抗が、半導体スナバ回路の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む。
【００１２】
本発明の高抵抗層は、例えば、半導体基体へ、ボロン、アルミニウム又は遷移金属を導入し、熱処理を行うことによって形成することが可能である。
【発明の効果】
【００１３】
本発明によれば、抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体をの比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る半導体装置を示す回路図である。
【図２】図１の回路図を実現する、第１の実施の形態に係る半導体装置の実装図である。
【図３】図２に使用される還流ダイオードの断面図である。
【図４】図２に使用される、第１の実施の形態に係る半導体装置（半導体スナバ回路）の断面図である。
【図５】第１の実施の形態に係る半導体装置の他の回路図である。
【図６】図２に使用される、第１の実施の形態に係る他の半導体装置（半導体スナバ回路）の断面図である。
【図７】図４に対応する半導体装置の製造方法を説明する図である（その１）。
【図８】図４に対応する半導体装置の製造方法を説明する図である（その２）。
【図９】図４に対応する半導体装置の製造方法を説明する図である（その３）。
【図１０】図６に対応する半導体装置の製造方法を説明する図である（その１）。
【図１１】図６に対応する半導体装置の製造方法を説明する図である（その２）。
【図１２】図６に対応する半導体装置の製造方法を説明する図である（その３）。
【図１３】図１の回路を用いた電力変換装置の回路図である。
【図１４】図２７の回路を用いた別の電力変換装置の回路図である。
【図１５】第１の実施の形態に係る他の半導体装置を示す回路図である。
【図１６】図１の回路図を実現する別の実装図である。
【図１７】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図１８】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図１９】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図２０】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図２１】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図２２】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図２３】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図２４】第１の実施の形態に係る更に他の半導体装置（半導体スナバ回路）の断面図である。
【図２５】本発明の第１の実施の形態のキャパシタ容量に対する振動現象の計算結果である。
【図２６】本発明の第１の実施の形態のキャパシタ容量比の最適値を示す特製図である。
【図２７】本発明の第２の実施の形態を示す回路図である。
【図２８】図２７の回路図を実現する、第２の実施の形態に係る半導体装置の実装図である。
【図２９】図２８の絶縁基板に実装される第２の実施の形態に係るスイッチング素子の断面図である。
【図３０】第２の実施形態に係る電力変換装置（Ｈブリッジ）の回路図である。
【図３１】第３の実施の形態に係る半導体装置（還流ダイオード）の断面図である。
【図３２】第３の実施の形態に係るスイッチング素子の断面図である。
【図３３】第３の実施の形態に係る他のスイッチング素子の断面図である。
【図３４】第３の実施の形態に係る更に他のスイッチング素子の断面図である。
【図３５】第３の実施の形態に係る他の半導体装置（還流ダイオード）の断面図である。
【図３６】第４の実施の形態に係る半導体装置の実装図である。
【図３７】図３６の絶縁基板に実装される第半導体チップ（スナバ内蔵還流ダイオード）の断面図である。
【図３８】第４の実施の形態に係る他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。
【図３９】第５の実施の形態に係る半導体装置の実装図である。
【図４０】図３８に対応する半導体装置（スナバ内蔵還流ダイオード）の製造方法を説明する図である（その１）。
【図４１】図３８に対応する半導体装置（スナバ内蔵還流ダイオード）の製造方法を説明する図である（その２）。
【図４２】図３８に対応する半導体装置（スナバ内蔵還流ダイオード）の製造方法を説明する図である（その３）。
【図４３】第４の実施の形態に係る他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。
【図４４】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。
【図４５】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）の断面図である。
【図４６】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図４７】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図４８】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図４９】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図５０】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図５１】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図５２】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図５３】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図５４】第４の実施の形態に係る更に他の半導体装置（スナバ内蔵還流ダイオード）断面図である。
【図５５】第５の実施の形態に係る半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図５６】第５の実施の形態に係る他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図５７】第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図５８】第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図５９】第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図６０】第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図６１】第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図６２】第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【図６３】第５の実施の形態に係る更に他の半導体装置（スナバ内蔵スイッチング素子）の断面図である。
【発明を実施するための形態】
【００１５】
次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
又、以下に示す第１〜第５の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、ユニポーラ動作（もしくはユニポーラ動作と同等の動作）をする還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含むように構成され、スナバ機能を有するように半導体チップで形成された半導体スナバ回路２００とが、共にアノード端子３００並びにカソード端子４００に接続するように、並列接続された半導体装置である。なお、図１においては、半導体スナバ回路２００の構成として、アノード端子３００側にキャパシタ２１０が、カソード端子側に抵抗２２０が接続するような場合を示しているが、図５に示すように、アノード端子３００側に抵抗２２０が、カソード端子側にキャパシタ２１０が接続していても良い。又、キャパシタ２１０と抵抗２２０は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。又、詳細は後述するが、例えば、ｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このような「ユニポーラ動作と同等」の特性を有するダイオードについても、本発明で説明される「ユニポーラ動作するダイオード」に含まれるものとする。
【００１８】
第１の実施の形態に係る半導体装置では、一例として、図２に示すように、還流ダイオード１００と半導体スナバ回路２００を別の半導体チップとして用意し、絶縁基板５００上に、ハイブリッドに集積化した場合について説明する。絶縁基板５００としては、例えばセラミック板などで形成された絶縁性を有し、且つ、支持体としての機能を有する基板であれば種々の基板が採用可能であり、有機系の種々な合成樹脂、セラミック、ガラス等の無機系の材料が使用可能である。有機系の樹脂材料としては、フェノール樹脂、ポリエステル樹脂、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂等が、使用可能で、又板状にする際の芯となる基材は、紙、ガラス布、ガラス基材などが使用される。無機系の基板材料として一般的なものはセラミックである。又、放熱特性を高めるものとして金属基板、透明な基板が必要な場合には、ガラスが用いられる。セラミック基板の素材としてはアルミナ（Ａｌ2Ｏ3）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）、ベリリア（ＢｅＯ）、窒化アルミニウム（ＡｌＮ）、窒化珪素（ＳｉＣ）等が使用可能である。更に、鉄、銅などの金属上に耐熱性の高いポリイミド系の樹脂板を積層して多層化した金属ベースの基板（金属絶縁基板）でも構わない。
【００１９】
又、半導体スナバ回路２００の構成としては、例えば、図１に示すように、キャパシタ２１０と抵抗２２０が直列接続した所謂ＲＣスナバの構成とした場合について説明する。更に、半導体スナバ回路２００は、例えば炭化珪素を半導体基体材料とし、且つ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型の半導体チップからなる場合について説明する。又、還流ダイオード１００に関しては、例えば炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。ショットキーバリアダイオードについても、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、所謂縦型のショットキーバリアダイオードを一例として説明する。
【００２０】
図２においては、絶縁基板５００上に、例えば銅やアルミニウムなどの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０が形成されている。カソード側金属膜４１０上には、還流ダイオード１００と半導体スナバ回路２００のそれぞれの半導体チップのカソード端子４００が、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００と半導体スナバ回路２００のそれぞれの半導体チップのアノード端子３００は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０を介して、共にアノード側金属膜３１０に接続された構成となっている。
【００２１】
図３に断面構造図を示すように、還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１０上にｎ−型のドリフト領域１１が形成された基板材料で構成されている。基板領域１０としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものが採用可能で、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍ程度とすれば、耐圧が６００Ｖクラスのものが実現可能であるが、耐圧クラスは限定されるものではない。
【００２２】
なお、図３では、半導体基体が、基板領域１０とドリフト領域１１の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の例にはよらない基板領域１０のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。又、第１の実施の形態に係る還流ダイオード１００においては、基板材料を炭化珪素で形成した場合について説明するが、シリコンやガリウム砒素など他の半導体材料で構成されていてもかまわない。
【００２３】
図３に示すように、ドリフト領域１１の表面には、表面電極１３が設けられ、基板領域１０の裏面には、基板領域１０と接するように裏面電極１４が形成されている。ここで、「ドリフト領域１１の表面」とは、ドリフト領域１１の基板領域１０との接合面に対向する側の主面である。裏面電極１４は、ドリフト領域１１及び基板領域１０を介して、表面電極１３に対向して配置されたことになる。
【００２４】
表面電極１３は、ドリフト領域１１との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されている。ショットキー障壁を形成する金属材料としては、例えば、チタン、ニッケル、モリブデン、金、白金などを用いることができる。又、表面電極１３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極１４は基板領域１０とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極１４はカソード端子４００として外部電極と接続をする。このように、図３に示す還流ダイオード１００は、表面電極１３がアノード電極、裏面電極１４がカソード電極としたダイオードとして機能する。
【００２５】
一方、図４に断面構造図を示すように、半導体スナバ回路２００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１０上にｎ−型のドリフト領域１１が形成されて、半導体基体を構成している。即ち、ｎ＋型である基板領域１０とｎ−型のドリフト領域１１とからなる半導体基体が形成されている。基板領域１０としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができ、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍ程度にすれば、耐圧が６００Ｖクラスのものが実現可能であるが、耐圧クラスは任意に設計可能で、限定されるものではない。なお、図４では、半導体基体が、基板領域１０とドリフト領域１１の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１０のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。
【００２６】
第１の実施の形態に係る半導体スナバ回路２００においては、図４に示すように、半導体基体の所定領域に、半導体基体を構成する半導体材料よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成されている。図４では、半導体基体の材料を炭化珪素で形成した場合として説明するが、半導体基体は、シリコンやガリウム砒素など他の半導体材料で構成されていてもかまわない。
【００２７】
第１の実施の形態に係る半導体スナバ回路２００では、高抵抗層９１に接するように、例えばシリコン酸化膜などの誘電体薄膜からなるキャパシタ誘電体領域１２が形成されている。高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１は抵抗Ｒとして機能し、キャパシタ誘電体領域１２はキャパシタＣの容量や耐圧等の電気的特性を規定する。
【００２８】
ここで、高抵抗層９１に添加されているボロン又はアルミニウムは、ドーパントとして機能するのではなく、高抵抗層９１中においてキャリアの捕獲中心を形成し、添加された領域中のキャリアをトラップする作用を有している。添加された領域中のキャリアが欠乏した結果、高抵抗層の比抵抗は、半導体基体を構成するドリフト領域１１の比抵抗よりも数１００倍以上高い比抵抗を有することになる。なお、高抵抗層９１の比抵抗は、ボロン又はアルミニウムの添加量によって変化させることが可能である。このように、抵抗Ｒを、基板領域１０とドリフト領域１１の比抵抗や厚さを変えることなく、高抵抗層９１の比抵抗及び深さを変化させることによって、容易に必要な抵抗値を得ることができる。
【００２９】
即ち、第１の実施の形態に係る半導体スナバ回路２００によれば、図４のような構成にすることによって、支持基体としてどのような半導体基体を用いても、抵抗Ｒが任意の抵抗値を有する半導体スナバ回路２００を形成できるため、設計の自由度を向上させることが可能となる。
【００３０】
第１の実施の形態に係る半導体スナバ回路２００においては、抵抗Ｒが、少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、高抵抗層９１を形成する高抵抗材料の比抵抗を、例えば、１０５Ωｃｍ、高抵抗層の厚さが１μｍ程度のものが採用可能である。なお、第１の実施の形態に係る半導体スナバ回路２００においては、基板領域１０高抵抗層にボロンが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。
【００３１】
又、第１の実施の形態に係る半導体スナバ回路２００の高抵抗層９２は、図６に示すようにアルゴンが添加された非晶質層もしくは多結晶層でも良い。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、ボロンやアルミニウム、遷移金属を添加した場合と同様に、高い比抵抗を有する高抵抗層を得ることができる。又、図４や図６では、半導体基体の導電型をｎ型としているがｐ型でも勿論良い。
【００３２】
又、第１の実施の形態に係る半導体スナバ回路２００のキャパシタ誘電体領域１２については、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、キャパシタ誘電体領域１２の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。又、キャパシタＣの容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に、ドリフト領域１１のショットキー界面に生じる空乏層容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、充分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね、空乏層容量の１０分の１程度から１０倍程度の範囲が望ましい。例えば、還流ダイオード１００よりも耐圧が高くなるように、キャパシタ誘電体領域１２の厚みは、１μｍ程度とし、キャパシタＣの容量が還流ダイオード１００の遮断状態時に形成される空乏層容量と同程度にすることが可能である。なお、キャパシタ誘電体領域１２は、シリコン酸化膜以外の誘電体薄膜でも、所定の耐圧を有し、且つキャパシタＣとして機能する誘電体薄膜であればどのような材料でも良い。
【００３３】
図４に示すように、キャパシタ誘電体領域１２に接するように表面電極１３が設けられ、表面電極１３に対向し、且つ基板領域１０と接するように裏面電極１４が形成されている。表面電極１３はアノード端子３００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。同様に、裏面電極１４についても、カソード端子４００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図４に示す半導体スナバ回路２００は、表面電極１３が図３に示す還流ダイオード１００のアノード電極に、裏面電極１４が図３に示す還流ダイオード１００のカソード電極に、接続する半導体ＲＣスナバとして機能する。
【００３４】
［半導体装置の製造方法（第１の製造方法）］
次に、第１の実施の形態に係る半導体スナバ回路２００の製造方法について、図７〜図９を用いて説明する。
【００３５】
（ａ）先ず図７に示すように、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域１０上にｎ−型のドリフト領域１１を形成した炭化珪素半導体基体を用意する。基板領域１０としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。
【００３６】
（ｂ）次に図８に示すように、ｎ−型のドリフト領域１１にボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルのいずれかをイオン注入する。加速電圧Ｖaccとしては数十〜数百ＫｅＶ、注入ドーズ量Φとしては、１×１０１２〜１×１０１６ｃｍ−３程度が適している。第１の実施の形態に係る半導体スナバ回路２００の製造方法においては、注入時の半導体基体の温度を室温で行っているが、半導体基体を加熱しながらイオン注入を行ってもかまわない。イオン注入後に熱処理を行い、高抵抗層９１を形成する。前述のように、ドリフト領域１１に注入されたボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルはキャリアの捕獲中心を形成し、添加された領域中のキャリアをトラップするため、添加された領域中のキャリアが欠乏し、高抵抗層が形成される。熱処理の温度としては、例えば８００〜１７００℃程度が適当である。
【００３７】
（ｃ）次に図９に示すように、高抵抗層９１に接するように、例えばシリコン酸化膜などの誘電体薄膜からなるキャパシタ誘電体領域１２を形成する。酸化膜に接するように表面電極１３、ｎ＋型である基板領域１０に接するように裏面電極１４を形成すれば、図４に示した半導体装置が完成する。
【００３８】
［半導体装置の製造方法（第２の製造方法）］
なお、図６に示した半導体装置のように高抵抗層９２を非晶質層又は多結晶層を用いて製造する場合は、図１０〜図１２に示すような製造方法が適用できる。
【００３９】
第１の実施の形態に係る半導体スナバ回路２００の他の製造方法（第２の製造方法）は、基本的には図７〜図９の製造方法（第１の製造方法）と同じであるが、高抵抗層９１を形成する際に、図１１に示すように、アルゴンのイオン注入を行い、アルゴンイオンによる注入損傷を利用して注入領域を非晶質化させる点が、図７〜図９における製造方法（第１の製造方法）と異なっている。この際の加速電圧Ｖaccとしては例えば数十〜数百ＫｅＶを用いることができ、注入ドーズ量Φとしては、ドリフト領域が非晶質化、もしくはそれに類する結晶状態になるようなドーズ量が好ましい。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、ボロンやアルミニウム、遷移金属を添加した場合と同様に、高い比抵抗を有する高抵抗層を得ることができる。
【００４０】
第１の実施の形態に係る半導体スナバ回路２００においては、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象を、従来のバイポーラ動作のダイオードにおいてはスナバ機能を実現するのに必須であったフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品をメイン電流が流れる経路に形成する手法を用いずに、小容量で小サイズのキャパシタＣと抵抗Ｒを有する半導体スナバ回路２００を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。又、効果的にスナバ機能を発揮する設計式として：
Ｃ＝１／（２πｆＲ）       ……（２）
が一般的に知られており（ｆは振動現象の周波数）、第１の実施の形態に係る半導体スナバ回路２００によれば、式（２）を満たすように、半導体スナバ回路２００のキャパシタＣと抵抗Ｒを容易に設定することができる。
【００４１】
［電力変換装置（コンバータ）］
図１及び図２に示した第１の実施の形態に係る半導体装置（１００，２００）は、例えば図１３に示すような電力エネルギの変換手段の１つとして、一般的に使用されるコンバータ等の電力変換装置において、電源電圧（+Ｖ）（例えば４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子Ａとして使用される。
【００４２】
第１の実施の形態に係る半導体スナバ回路２００の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子には、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。第１の実施の形態に係る電力変換装置（コンバータ）においては、図１３中のスイッチング素子ＤがＩＧＢＴで構成されている場合について例示するが、スイッチング素子ＤはＩＧＢＴに限定されるものではない。
【００４３】
（ａ）先ず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域１１中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においては、キャパシタＣとして機能するキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。このように、受動素子Ａが逆バイアス状態となる遮断状態においては、受動素子Ａがショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【００４４】
（ｂ）次に、スイッチング素子Ｄがオフし、スイッチング素子Ｄがオフ状態に移行するのに連動して、受動素子Ａは順バイアス状態となり導通状態に移行する。図３に示す還流ダイオード１００のドリフト領域１１中に広がっていた空乏層が後退し、表面電極１３とドリフト領域１１との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域１１中をほぼ裏面電極１４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。又、図４に示す半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２に充電されていた電荷が過渡電流として放電される。第１の実施の形態に係る半導体スナバ回路２００では、キャパシタ誘電体領域１２が規定するキャパシタＣの容量が還流ダイオード１００に形成されていた空乏層容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。第１の実施の形態に係る還流ダイオード１００では、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域１１の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００４５】
（ｃ）次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、裏面電極１４側からドリフト領域１１中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更にショットキー接合部に逆バイアス電圧が印加されると、ドリフト領域１１中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態へと移行する。この導通状態から遮断状態に移行する際に、導通時に還流ダイオードの素子内部に蓄積されている過剰キャリアが遮断状態へと移行する際に消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生することから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【００４６】
［電力変換装置（インバータブリッジ）］
図１及び図２に示した第１の実施の形態に係る半導体装置（１００，２００）は、例えば、図１４に示すような３相交流モータを動かす３相インバータブリッジのスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6のそれぞれの電流を還流する受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6として使用される。第１の実施の形態に係る半導体スナバ回路２００の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6には、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。
【００４７】
図１４に示す３相インバータブリッジにおいては、電源電圧（+Ｖ）（例えば４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｑ1，Ｑ3，Ｑ5と受動素子Ｂ1，Ｂ3，Ｂ5と、下アームを形成する並列接続されたスイッチング素子Ｑ2，Ｑ4，Ｑ6と受動素子Ｂ2，Ｂ4，Ｂ6とを、逆バイアス接続になるように直列に接続して使用される。この接続がＵ，Ｖ，Ｗの３相分接続され、３相インバータを構成する。
【００４８】
本発明の半導体装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図１４中の３相Ｕ，Ｖ，Ｗのうちの１相（Ｕ相）の動作を用いて半導体装置の動作を説明することとし、更に、一例として下アームのスイッチング素子Ｑ２がスイッチング動作をし、上アームのスイッチング素子Ｑ１と受動素子Ｂ１とが還流動作をする場合について説明する。
【００４９】
（ａ）先ず、スイッチング素子Ｑ２がオンし、スイッチング素子Ｑ２に電流が流れている状態においては、上アームのスイッチング素子Ｑ１と受動素子Ｂ１は逆バイアス状態となり遮断状態になる。下アームの導通状態にあるスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２においては、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。即ち、還流ダイオード１００であるショットキーバリアダイオード（図３）については、その両端に印加されている電圧がスイッチング素子Ｑ２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。又、図４に示す半導体スナバ回路２００においては、キャパシタＣとして機能するキャパシタ誘電体領域１２が、やはりスイッチング素子Ｑ２のオン電圧程度の電圧が定常状態で印加された状態になるためである。一方、上アームのスイッチング素子Ｑ１と受動素子Ｂ１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。即ち、スイッチング素子Ｑ１であるＩＧＢＴについては、図２９に示すように、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においても、キャパシタＣとして機能するキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。このように、下アームのスイッチング素子Ｑ２が導通状態のときには、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【００５０】
（ｂ）次に、下アームのスイッチング素子Ｑ２がターンオフして遮断状態に移行する場合について説明する。例えば図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、先ずスイッチング素子Ｑ２の電圧上昇が起こる。先ず、下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。即ち、図３に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れ、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この半導体スナバ回路２００のキャパシタ誘電体領域１２のキャパシタ容量の充電作用によって、スイッチング素子Ｑ２のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、第１の実施の形態に係る半導体装置においては、スイッチング素子Ｑ1，Ｑ2と並列接続することで、スイッチング素子Ｑ1，Ｑ2自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。そして、スイッチング素子Ｑ1，Ｑ2の電圧上昇後、電流は所定の速度で遮断する。このとき、ＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものも、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。このため、下アームのスイッチング素子Ｑ２の電流が遮断した後は、下アームのスイッチング素子Ｑ２及び受動素子Ｂ２は定常オフ状態となり、遮断状態を維持する。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ表面裏面電極３４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。又、図４に示す半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２に充電されていた電荷が過渡電流として放電される。第１の実施の形態に係る半導体装置では、キャパシタ誘電体領域１２が規定するキャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００に形成されていた空乏層容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。又、並列接続されているスイッチング素子Ｑ１についても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のｐｎ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ回路２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路２００及びスイッチング素子６００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。第１の実施の形態に係る半導体装置においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００５１】
（ｃ）次に、下アームのスイッチング素子Ｑ２がターンオンし、再びスイッチング素子Ｑ２がオン状態に移行する動作について説明する。例えば図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｑ２に電流が流れ始める。下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２に電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側側からドリフト領域２中に電子が過渡電流として流れる。又、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面裏面電極３４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更にショットキー接合部に逆バイアス電圧が印加されると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態へと移行する。この導通状態から遮断状態に移行する際に、導通時に還流ダイオードの素子内部に蓄積されている過剰キャリアが遮断状態へと移行する際に消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ１並びに下アームのスイッチング素子Ｑ２に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生することから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【００５２】
第１の実施の形態に係る３相インバータブリッジでは、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。更に、第１の実施の形態に係る３相インバータブリッジにおいては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作に固有の逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。即ち、第１の実施の形態に係る３相インバータブリッジにおいては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、キャパシタ誘電体領域１２が規定するキャパシタＣの大きさと基板領域１１の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。
【００５３】
第１の実施の形態に係る３相インバータブリッジにおいては、キャパシタＣの大きさを、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｑ２のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００に流れる電流を基板領域１１の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００が有する過渡損失と導通損失を低減する性能を保持し、且つ、ユニポーラ動作に固有の本質的な振動現象を半導体スナバ回路２００で解決することができる。
【００５４】
第１の実施の形態に係る受動素子では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。これは、両者の遮断・導通のメカニズムの違いで説明することができる。
【００５５】
先ず、一般的なシリコンで形成されたｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の電導度変調効果があるため、耐圧を確保しつつ導通損失を極力低減するために、ドリフト領域の厚みを小さく、且つ、不純物密度を小さく形成するのが一般である。しかしながら、例えば６００Ｖクラスのｐｎ接合ダイオードを実現しようとすると、例えばドリフト領域の不純物密度が１０14ｃｍ-3程度、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。そして、導通時には電導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、例えば数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度に、過剰キャリアが注入される。
【００５６】
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成され、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域１１が全域空乏化した場合にも、上記ｐｎ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、第１の実施の形態に係る受動素子において、還流ダイオード１００にユニポーラ動作をする素子を用いることで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００５７】
更に、第１の実施の形態に係る受動素子においては、半導体スナバ回路２００を備えることにより、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作に固有の逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。この振動現象自体は、還流ダイオードが組み込まれた電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩ／ｄｔ）を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
【００５８】
しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、逆回復電流Ｉｒの抵抗制限による逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる：
(i)１つは、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアが、遮断状態のドリフト領域中に形成されている空乏層領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏層領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないためｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードには、スイッチング素子のスイッチング速度を向上することによる過渡損失の低減と振動現象の抑制機構にトレードオフの関係が生じる。
【００５９】
(ii)もう１つは、ショットキーバリアダイオードは導通時にほとんど多数キャリアのみで流れるため、導通時も遮断直前においても、素子内部のドリフト領域の厚み並びに不純物密度に準じた抵抗で変わらないことから、それ自体にはｐｎ接合ダイオードのような逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、ショットキーバリアダイオードは逆回復時において電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードには、導通時の損失と振動現象の抑制機構にトレードオフの関係が生じる。
【００６０】
これに対して、第１の実施の形態に係る受動素子においては、還流ダイオード１００と半導体スナバ回路２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、且つ、振動現象を抑制することができる。
【００６１】
即ち、第１の実施の形態に係る受動素子においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、キャパシタ誘電体領域１２が規定するキャパシタＣの大きさと基板領域１０の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路２００の効果は３つある：
（i）１つ目は、還流ダイオード１００と並列に形成された半導体スナバ回路２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである；
（ii）２つ目は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００と並列接続されたにキャパシタの容量成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである；
（iii）更に３つ目は、半導体スナバ回路２００に流れた電流を基板領域１０の抵抗Ｒ成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。
【００６２】
つまり、還流ダイオード１００が有する過渡損失と導通損失を低減する性能を保持し、且つ、ユニポーラ動作に固有の本質的な振動現象を半導体スナバ回路２００で解決するのが本発明の第１の実施の形態に係る受動素子の特徴である。
【００６３】
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ回路２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として充分機能する。つまり、電力変換装置に一般的に用いられてきたシリコンからなるｐｎ接合ダイオードをにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒを電力変換装置のメイン電流が流れる経路である半導体パッケージの内側もしくは外側に構成する必要があるためである。その理由は、スナバ回路が充分機能を果たすためには、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和するためにはダイオードに流れる逆回復電流と同程度の過渡電流が流れるキャパシタＣの大きさが必要であり、且つ、振動現象を減衰するためには、そのキャパシタＣに流れる電流を消費可能な電力容量を有する抵抗Ｒが必要となる。上述したように、ｐｎ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、例えば、ユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度が更に大きくなったり、又耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアは増大し、逆回復電流は更に大きくなる。そのため、キャパシタＣを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されるため、単純に見ると面積を１００倍にする必要がある。又、抵抗Ｒに関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
【００６４】
本発明の第１の実施の形態に係る受動素子においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成しているところが従来技術と異なる点である。更に、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない、以下のような効果を得ることができる：
（イ）先ず、振動現象を低減するためのスナバ機能が、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアで構成されているため、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる；
（ロ）又、図２に示すようにスナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができることから、例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合に比べて、更に過渡損失を低減し且つ振動現象を抑制できることである。これは、還流ダイオード１００に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和しにくくなることと、スナバ回路中のキャパシタＣに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタＣの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第１の実施の形態に係る受動素子においては寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【００６５】
（ハ）更に、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【００６６】
（ニ）更に、第１の実施の形態に係る受動素子においては、スナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができ、更に従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【００６７】
（ホ）更に、一例として説明したように、例えば還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップ半導体により空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩ／ｄｔ）が高くなり、且つ振動した電流のエネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。即ち、還流ダイオード１００として、例えばシリコンからなるショットキーバリアダイオードを用いた場合においても、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物密度や厚みの制限により、還流ダイオード中に炭化珪素に比べて大きな抵抗成分が残るため、ダイオード自体で振動現象が減衰しやすい。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に低導通損失と振動現象の緩和を両立することができる。なお、第１の実施の形態に係る受動素子においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
【００６８】
以上説明したように、第１の実施の形態に係る受動素子の一例として図１〜図４を用いて、キャパシタ２１０と抵抗２２０の直列接続からなるＲＣスナバ回路を説明してきたが、例えば図１５に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有していても良い。少なくとも、キャパシタＣと抵抗Ｒを少なくとも有するように構成された半導体スナバ回路２００であれば、上記と同様の効果を得ることができるためである。
【００６９】
又、実装形態の一例として示した図２のセラミック基板を用いた半導体パッケージ以外にも、図１６に示すように、例えば金属基材４２０を支持基材及びカソード端子とし、アノード端子３４０とモールド樹脂５１０からなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第１の実施の形態に係る受動素子においては、還流ダイオード１００と半導体スナバ回路２００がそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていても勿論良い。
【００７０】
更に、図４においては、半導体基体の表面に高抵抗層を形成しているが、図１７に示すように半導体基体の裏面に高抵抗層を形成してもかまわない。
【００７１】
又、第１の実施の形態に係る受動素子を説明するに当たって、半導体スナバ回路２００の構造の一例として図４を用いて説明していたが、図１８〜図２３に示すように、キャパシタＣ（図１８〜図２１）並びに抵抗Ｒ（図２２、図２３）を半導体基体上に別の構成で形成していても勿論良い。
【００７２】
図１８は、図４で示したシリコン酸化膜等の誘電体薄膜からなるキャパシタ誘電体領域１２の代わりに、ｐｎ接合の空乏層をキャパシタ誘電体領域として用いる場合を示している。図４で説明した場合には、還流ダイオード１００が逆回復動作する際に印加される電圧を、キャパシタ誘電体領域１２のキャパシタＣ成分によって充電することで振動現象を抑制していたのに対し、図１８においては、ｐ型の炭化珪素からなる反対導電型領域１５とｎ型のドリフト領域１１とのｐｎ接合に逆バイアス電圧が印加されることで形成される空乏層をキャパシタ誘電体領域として使用することができる。この空乏層をキャパシタＣの成分として用いる利点としては、シリコン酸化膜等の誘電体薄膜のキャパシタ誘電体領域１２に比べると、過渡電流による劣化が比較的少ない半導体材料、即ち炭化珪素で形成しているため長期信頼性の点で有利である。
【００７３】
なお、ドリフト領域１１に空乏層を形成する方法でキャパシタ誘電体領域を得る他の構成として、図１９に示すように、例えばドリフト領域１１に、ドリフト領域１１とショットキー接合を形成する金属材料からなる表面電極１２を形成することもできる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様に、空乏層を形成してキャパシタ誘電体領域を実現することができる。
【００７４】
なお、図１８及び図１９の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図１８及び図１９のドリフト領域の抵抗値が還流ダイオードのドリフト領域の抵抗に比べて少なくとも小さいため、電流の大部分は低抵抗の還流ダイオードに流れるれるため順バイアス時の導通損失には影響しない。
【００７５】
又、図２０及び図２１に示すように、キャパシタＣを構成する部位として、複数の領域が直列もしくは並列に形成されていても良い。図２０は、図４で説明したキャパシタ誘電体領域１２によるキャパシタＣの成分と図１８で説明したｐ型の炭化珪素からなる反対導電型領域１５を形成することで得られる空乏層を利用したキャパシタＣの成分を直列に接続した場合である。
【００７６】
又、図２１は、誘電体薄膜からなるキャパシタ誘電体領域１２による容量成分と、図１９で説明した空乏層によるキャパシタ誘電体領域の容量成分とを並列に接続した場合を示している。いずれにしても、キャパシタＣの容量成分を半導体基体上に構成することができればどのような領域で構成しても良い。
【００７７】
図２２は、図４で示した高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１からなる抵抗Ｒの成分以外の抵抗成分を含んだ場合を示している。図２２では、図４で用いた高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１の抵抗成分に加えて、キャパシタ誘電体領域１２上に、例えば多結晶シリコン層等の導電体薄膜で抵抗領域１６を形成し、抵抗Ｒを構成する抵抗成分を追加している。多結晶シリコンからなる抵抗領域１６は不純物密度を変えることで抵抗値を自由に変えられるところが利点として挙げられ、図４に示した構造に対して、より詳細な抵抗Ｒの調整が可能である。
【００７８】
図２３は抵抗Ｒの成分として、図４で説明した高抵抗層９１、及びｎ＋型である基板領域１０とｎ−型のドリフト領域１１と図２２で説明した抵抗領域１６を直列に接続した場合を示している。このように、抵抗Ｒの成分についても、半導体支持基体上に構成することができればどのような領域で構成しても良い。
【００７９】
なお、第１の実施の形態に係る受動素子においては、半導体スナバ回路２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば窒化シリコンや窒化アルミニウムやアルミナなどの絶縁基板材料を基板領域としていても勿論良い。
【００８０】
図２４は一例として窒化シリコンからなる絶縁基板１７上に高抵抗層９１、及びｎ−型のドリフト領域１１を形成した場合を示している。このように、基板材料がシリコン等の半導体基体からならなくても、図２に示すようにチップ材料として半導体チップと同等に扱えて実装できる構成であればどのような構成でも良い。又、図２４においては、絶縁基板１７とドリフト領域１１とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。
【００８１】
以上、第１の実施の形態に係る受動素子では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、例えば、図１３に示すような回路構成にて、スイッチング素子Ｄの駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。上述したように、本発明の第１の実施の形態に係る受動素子の特徴は、還流ダイオード１００に流れる過渡電流が高々ドリフト領域１１に空乏層が形成される際に発生するキャリアのみであることに着目し、その空乏層容量に相応な小さなキャパシタＣ成分と、発生した小さな過渡電流を消費する小さな抵抗ＲとからなるＲＣ直列回路を並列接続することで、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【００８２】
更に、本発明の構成では、ダイオードに流れる電流経路で発生する損失に比べて、スナバ回路では大幅に小さい損失しか発生しないため、従来ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができるためである。このようにスナバ回路をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。
【００８３】
図２５及び図２６はスナバ回路に用いるキャパシタ容量Ｃの大きさに対して、振動現象の抑制効果との関係とキャパシタ容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオードのキャパシタ容量成分Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Ｃと抵抗Ｒで構成された簡単な回路で計算できる。
【００８４】
例えば、回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証すれば良い。なお、還流ダイオードのキャパシタ容量Ｃ０は例えば１５０ｐＦとした。先ず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。
【００８５】
図２６の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の、振動現象収束時間比ｔ／ｔ０を示している。
【００８６】
図２５から、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、図２６の右軸に示すように、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。なお、Ｅ０は還流ダイオードに流れる過渡電流で発生する損失である。
【００８７】
図２５及び図２６から、第１の実施の形態に係る受動素子で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施の形態で説明したどの構造例においても得ることができる。
【００８８】
以上において説明したとおり、本発明の第１の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体をの比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。
【００８９】
本発明の第１の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。
【００９０】
（第２の実施の形態）
図２７に示すように、第２の実施の形態に係る半導体装置は、第１の実施の形態で説明したのと同様のユニポーラ動作（もしくはユニポーラ動作と同等の動作）をする還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ回路２００に加え、スイッチング素子６００が、それぞれエミッタ端子３０１並びにコレクタ端子４０１に接続するように、並列接続された半導体装置である。図２７で示した半導体スナバ回路２００の構成並びに還流ダイオード１００の構成は、第１の実施の形態と同じ構成であり、還流ダイオード１００は、例えば炭化珪素ショットキーバリアダイオードであり、半導体スナバ回路２００は、例えば炭化珪素半導体ＲＣスナバである。一方、スイッチング素子６００は、例えばシリコンＩＧＢＴである。なお、ＩＧＢＴは、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、所謂縦型のＩＧＢＴであるとして例示的に説明する。
【００９１】
第２の実施の形態に係る半導体装置では、一例として、図２８に示すように、還流ダイオード１００と半導体スナバ回路２００とスイッチング素子６００とが別の半導体チップとしてハイブリッドに実装（集積化）された場合について説明する。図２８においては、図２と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、半導体スナバ回路２００更にはスイッチング素子６００のそれぞれの半導体チップのコレクタ端子４０１側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００、半導体スナバ回路２００及びスイッチング素子６００のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０、３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。更に、第２の実施の形態に係る半導体装置においては、スイッチング素子６００のゲート端子から金属配線７１０を介して、ゲート側金属膜７００に接続された構成となっている。
【００９２】
図２９に示すように、第２の実施の形態に係る半導体装置をなすスイッチング素子６００は、例えば、シリコンを材料としたｐ＋型の基板領域２１上に、ｎ型のバッファ領域２２を介して、ｎ−型のドリフト領域２３が形成された半導体基体（２１，２２，２３）を用いている。基板領域２１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、例えばｎ型の不純物密度が１０13〜１０16ｃｍ-3、厚みが数１０〜数１００μｍのものを用いることができる。ドリフト領域２３の不純物密度を１０14ｃｍ-3程度、厚みを５０μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。第２の実施の形態に係る半導体装置では一例として、基板領域２１を支持基材とした場合について説明するが、バッファ領域２２やドリフト領域２３を支持基材としても良い。バッファ領域２２は基板領域と２１とドリフト領域２３とがパンチスルーしなければ、省略することも可能である。
【００９３】
ドリフト領域２３中の表層部にｐ型のウェル領域２４が、更にウェル領域２４中の表層部にｎ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。更に、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミニウム材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。又、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、第２の実施の形態に係る半導体装置に用いるＩＧＢＴは、ゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【００９４】
第２の実施の形態で一例として使用する還流ダイオードは、第１の実施の形態に係る半導体装置の説明で、図３に一例として示した還流ダイオード（図３ではショットキーバリアダイオード）の構成で説明したものと同様とする。ただし、図４に示す半導体スナバ回路２００については、基本的な構成は第１の実施の形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列されたスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮したキャパシタ誘電体領域１２によるキャパシタＣの設定と基板領域１０による抵抗Ｒの設定をすることが望ましい。ただし後述するように、本発明の効果を発揮する還流ダイオード１００に逆回復電流が流れる状態においては、並列されたスイッチング素子６００は必ず遮断状態にあるため、その過渡電流に応じたキャパシタＣ及び抵抗Ｒの設定は第１の実施の形態で説明した範囲で対応可能である。つまり、基板領域１０は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることで対応可能である。又、キャパシタＣの容量についても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、キャパシタ誘電体領域１２の厚みや面積を変えることで対応可能である。
【００９５】
即ち、第２の実施の形態に係る半導体装置のキャパシタ誘電体領域１２の厚みや面積は、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏層容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、必要となるチップの面積やスナバ機能としての効果を考えると、数分の１程度から数倍程度の範囲が望ましい。例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、例えばキャパシタ誘電体領域１２の厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏層容量の和と同程度としたものを用いることが可能である。
【００９６】
スイッチング素子６００が並列に接続された第２の実施の形態に係る半導体装置においても、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象を、従来のバイポーラ動作のダイオードにおいてはスナバ機能を実現するのに必須であったフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を用いずに、小容量で小サイズのキャパシタＣと抵抗Ｒを有する半導体スナバ回路２００を並列接続することで、容易に且つ効果的に振動現象を抑制できることを特徴としている。
【００９７】
［電力変換装置］
第２の実施形態で説明する半導体装置は、第１の実施の形態に係る半導体装置で図１４を用いて説明した３相交流インバータブリッジや、図３０に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。
【００９８】
例えば図１４に示す３相交流インバータブリッジにおいては、第１の実施形態で説明したとおり、電源電圧（＋Ｖ）（例えば、４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｑ１と受動素子Ｂ１と、下アームを形成する並列接続されたスイッチング素子Ｑ２と受動素子Ｂ２とを、逆バイアス接続になるように直列に接続して使用される。この接続がＵ，Ｖ，Ｗの３相分接続され、３相交流インバータブリッジを構成する。３相交流インバータブリッジの動作モードは、上アームもしくは下アームのどちらかのスイッチング素子Ｑ１，Ｑ２がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動半導体素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。
【００９９】
ここでは、第１の実施形態と重複する説明を省略するが、下アームの導通状態にあるスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２においては、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。即ち、還流ダイオードであるショットキーバリアダイオードについては、その両端に印加されている電圧がスイッチング素子Ｑ２のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。半導体スナバ回路２００においては、キャパシタＣのキャパシタ誘電体領域１２が電圧が変化するときのみ動作するため、スイッチング素子Ｑ２のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【０１００】
一方、上アームのスイッチング素子Ｑ１と受動素子Ｂ１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。即ち、図２９に断面構造を示すスイッチング素子Ｑ１であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３ａ中にはウェル領域２４ａとのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極１３と裏面電極１４間に逆バイアス電圧が印加されるため、ドリフト領域１１中には表面電極１３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においても、キャパシタＣをなすキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１０１】
第２の実施の形態に係る電力変換装置においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域１１及び２３に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成しているところが従来技術と異なる点である。更に、第２の実施の形態に係る電力変換装置の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる：
（イ）１つは、振動現象を低減するためのスナバ機能が、スイッチング素子６００が並列に接続されていても、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアで構成されているということと、並列に接続されているスイッチング素子に生じる過渡電流も、空乏層が生じた際に発生する過剰キャリアで構成されていることにより、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れるためである。又、同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる；
（ロ）もう１つは、図２８に示すようにスナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで実装することができることから、例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合に比べて、更に過渡損失を低減し且つ振動現象を抑制できることである。これは、還流ダイオード１００及びスイッチング素子６００に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和しにくくなることと、スナバ回路中のキャパシタＣに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタＣの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第２の実施の形態に係る電力変換装置においては寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩ／ｄｔ）を適切に緩和し振動現象を抑制することができる；
（ハ）更に、第２の実施の形態に係る電力変換装置においては、スナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができ、更に従来技術のスナバ回路に比べて必要な体積も大幅に低減できる；
（ニ）又、半導体スナバ回路２００の抵抗成分を半導体基体で形成し図２８に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である；
（ホ）又、本発明の第１の実施形態と同様に、例えば還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、より顕著に低導通損失と振動現象の緩和を両立することができる。なお、第２の実施の形態に係る電力変換装置においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
【０１０２】
なお、第２の実施の形態に係る電力変換装置においても、半導体スナバ回路２００の構成を、第１の実施の形態で説明した図１５に対応する抵抗２２０に並列に接続するようにダイオード２３０を有した構成としても良い。少なくとも、キャパシタＣと抵抗Ｒを少なくとも有するように構成された半導体スナバ回路２００であれば、上記と同様の効果を得ることができるためである。又、実装形態についても、第１の実施の形態と同様に、図１６に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。又、第２の実施の形態に係る電力変換装置においては、還流ダイオード１００、半導体スナバ回路２００及びスイッチング素子６００とがそれぞれ１チップずつの場合を示しているが、少なくともいずれかが複数のチップで構成されていても勿論良い。
【０１０３】
又、第２の実施の形態に係る電力変換装置を説明するに当たって、半導体スナバ回路２００の構造の一例として図４を用いて説明していたが、第１の実施の形態と同様に、図１８〜図２３に示すように、キャパシタＣ（図１８〜図２１）並びに抵抗Ｒ（図２２、１０１４）を半導体基体上に別の構成で形成していても勿論良い。又、第２の実施の形態に係る電力変換装置においても、半導体スナバ回路２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば図２４に示すように、窒化シリコンや窒化アルミニウムやアルミナなどの絶縁基板材料を基板領域としていても勿論良い。なお、図２４においては、絶縁基板１７とドリフト領域１１とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。
【０１０４】
以上、第２の実施の形態に係る電力変換装置では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、例えば、図１４に示すような回路構成において、スイッチング素子Ｑ１やスイッチング素子Ｑ２の駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。上述したように、第２の実施の形態に係る電力変換装置の特徴は、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流がそれぞれのドリフト領域に空乏層が形成される際に発生するキャリアのみであることに着目し、その空乏層容量に相応な小さなキャパシタＣ成分と、発生した小さな過渡電流を消費する小さな抵抗Ｒを並列接続することで、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができるからである。
【０１０５】
更に、第２の実施の形態に係る電力変換装置の構成では、ダイオードに流れる電流経路で発生する損失に比べて、スナバ回路では大幅に小さい損失しか発生しないため、従来ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができるためである。このようにスナバ回路をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。
【０１０６】
又、第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
【０１０７】
このことから、第２の実施の形態に係る電力変換装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施の形態で説明したどの構造例においても得ることができる。
【０１０８】
以上において説明したとおり、本発明の第２の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体をの比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。
【０１０９】
本発明の第２の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。
【０１１０】
（第３の実施の形態）
第３の実施の形態においては、第２の実施の形態で説明した還流ダイオード１００と半導体スナバ回路２００とスイッチング素子６００とが並列接続した構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。
【０１１１】
図３１は図３に対応する、第３の実施の形態に係る還流ダイオード１００の一例を示し、図３２は図２９に対応するスイッチング素子６００の一例としてＭＯＳＦＥＴの断面構造を示す。第３の実施の形態に係る半導体装置においても、第１及び第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１１２】
図３１に示すように、第３の実施の形態に係る還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域４１上にｎ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。例えば不純物密度が１０16ｃｍ-3、厚みが５μｍ程度に設定すれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。なお、第３の実施の形態に係る半導体装置では、半導体基体が、基板領域４１とドリフト領域４２の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。
【０１１３】
図３１に示すように、第３の実施の形態に係る還流ダイオード１００は、ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロバンドギャップ半導体領域４３が堆積されている。ドリフト領域４２とヘテロバンドギャップ半導体領域４３の接合部は、炭化珪素と多結晶シリコンによりヘテロ接合ダイオードが形成されており、その接合界面にはエネルギ障壁が存在している。ヘテロ接合ダイオードは、ヘテロバンドギャップ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギ障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてｐ型で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。
【０１１４】
又、第３の実施の形態に係る半導体装置においてはヘテロバンドギャップ半導体領域４３に接するように表面電極４４が、基板領域４１に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３０２として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４０２として外部電極と接続をする。このように、図３１に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極としたダイオードとして機能する。
【０１１５】
一方、図３２に示すように、第３の実施の形態に係るスイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図３２中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型である基板領域５１上にｎ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばｎ型の不純物密度が１０14〜１０17ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。例えば不純物密度を２×１０16ｃｍ-3、厚みを５μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。第３の実施の形態に係る半導体装置では一例として、基板領域５１を支持基材とした場合について説明するが、ドリフト領域５２を支持基材としても良い。
【０１１６】
ドリフト領域５２中の表層部にｐ型のウェル領域５３が、更にウェル領域５３中の表層部にｎ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するように例えばアルミニウム材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８が形成されている。又、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、第３の実施の形態に係るスイッチング素子６００としてのＭＯＳＦＥＴは、ゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【０１１７】
第３の実施の形態に係る半導体装置においても、図３１で示した還流ダイオード１００と図３２で示したスイッチング素子６００とを、図４で示した半導体スナバ回路２００と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮したキャパシタ誘電体領域１２によるキャパシタＣの設定と、基板領域１０による抵抗Ｒの設定をすることが望ましい。第１及び第２の実施の形態と同様に、第３の実施の形態に係る半導体装置においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏層容量の和と同程度としたものを用いることが可能である。
【０１１８】
［電力変換装置］
第３の実施形態で説明する半導体装置は、第１及び第２の実施の形態と同様に、図１４を用いて説明した３相交流インバータブリッジや、図３０に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。
【０１１９】
（ａ）先ず、図１４中のスイッチング素子Ｑ２がオンし、スイッチング素子Ｑ２に電流が流れている状態においては、上アームのスイッチング素子Ｑ１と受動素子Ｂ１は逆バイアス状態となり遮断状態になる。下アームの導通状態にあるスイッチング素子Ｑ２は、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施の形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さく且つ不純物密度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。又、下アームの導通状態にあるスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２においては、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。即ち、還流ダイオード１００であるヘテロ接合ダイオード（図３１）については、その両端に印加されている電圧がスイッチング素子Ｑ２のオン電圧程度と低いものの、逆バイアス電圧が印加されるためである。又、図４に示す半導体スナバ回路２００においては、キャパシタＣをなすキャパシタ誘電体領域１２が、やはりスイッチング素子Ｑ２のオン電圧程度の電圧が定常状態で印加された状態になるためである。一方、上アームのスイッチング素子Ｑ１と受動素子Ｂ１についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。即ち、図３２に示すスイッチング素子６００であるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。又、図３１に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロバンドギャップ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。又、図４に示す半導体スナバ回路２００においても、キャパシタＣをなすキャパシタ誘電体領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１２０】
このように、下アームのスイッチング素子Ｑ２が導通状態のときには、上下アーム共に受動素子は第２の実施の形態で構成されている従来技術と同様の機能を有する。
【０１２１】
（ｂ）次に、下アームのスイッチング素子Ｑ２がターンオフして遮断状態に移行する場合について説明する。例えば図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、先ずスイッチング素子Ｑ２の電圧上昇が起こる。先ず、下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。即ち、図３１に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロバンドギャップ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ回路２００のキャパシタ誘電体領域１２のキャパシタ容量の充電作用によって、スイッチング素子Ｑ２のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、第３の実施の形態に係る電力変換装置においては、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6と受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6とを並列接続することで、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。そして、図３２に示すような炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施の形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6の遮断性能の速さによって、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6自体のターンオフ時に振動現象が生じやすく、更に抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第３の実施の形態に係る電力変換装置においては、並列に受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6が形成されているため、効果的に振動現象を緩和することができる。即ち、第３の実施の形態に係る電力変換装置においては、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、それぞれの受動素子Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6を構成する半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタＣによって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１０の抵抗Ｒ成分で寄生インダクタンスＬｓで生じたエネルギを消費するため、振動現象を素早く収束することができる。このことから、第３の実施の形態に係る電力変換装置のように、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。又、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、第３の実施の形態に係る電力変換装置においては、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6においても導通損失と過渡損失を高い次元で両立できるような構成、即ち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、更に高い効果を引き出すことができる。そして、下アームのスイッチング素子Ｑ２の電流が遮断した後は、下アームのスイッチング素子Ｑ２及び受動素子Ｂ２は定常オフ状態となり、遮断状態を維持する。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３１に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロバンドギャップ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロバンドギャップ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼヘテロバンドギャップ半導体領域４３側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施の形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域１３の不純物密度や厚みが制限されるのに対して、第３の実施の形態に係る電力変換装置においては、ヘテロ障壁をヘテロバンドギャップ半導体領域４３の不純物密度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。又、図４に示す半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体領域１２に充電されていた電荷が過渡電流として放電される。第３の実施の形態に係る電力変換装置では、キャパシタ誘電体領域１２が規定するキャパシタＣの容量が還流ダイオード１００及びスイッチング素子Ｑ１に形成されていた空乏層容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。又、並列接続されているスイッチング素子Ｑ１についても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のｐｎ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子Ｑ１中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ回路２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路２００及びスイッチング素子Ｑ１は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。
【０１２２】
（ｃ）次に、下アームのスイッチング素子Ｑ２がターンオンし、再びスイッチング素子Ｑ２がオン状態に移行する動作について説明する。図１４に示すようなモータ用インバータブリッジ（Ｌ負荷回路）では、スイッチング素子Ｑ２がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｑ２に電流が流れ始める。下アームのターンオフするスイッチング素子Ｑ２に並列に接続されている受動素子Ｂ２については、還流ダイオード１００及び半導体スナバ回路２００共に、スイッチング素子Ｑ２に電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３１に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロバンドギャップ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。又、図４に示す半導体スナバ回路２００においては、キャパシタ容量として働くキャパシタ誘電体領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｑ２に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｑ２のみが導通状態となる。一方、上アームのスイッチング素子Ｑ１と並列に接続されている受動素子Ｂ１は、下アームのスイッチング素子Ｑ２のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３１に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、ヘテロバンドギャップ半導体領域４３側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロバンドギャップ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
【０１２３】
第３の実施の形態に係る電力変換装置では、第１及び第２の実施の形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。更に、第３の実施の形態に係る電力変換装置においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ回路２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。即ち、第３の実施の形態に係る電力変換装置においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6及び半導体スナバ回路２００中のキャパシタ誘電体領域１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。第３の実施の形態に係る電力変換装置においては、キャパシタＣの大きさを、還流ダイオード１００及びスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｑ２のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００に流れる電流を基板領域１０の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施の形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作に固有の本質的な振動現象を半導体スナバ回路２００で解決することができる。このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、更に高い効果を引き出すことができる。
【０１２４】
第３の実施の形態に係る電力変換装置においても、還流ダイオード１００及びスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成しているところが従来技術と異なる点である。第３の実施の形態に係る電力変換装置の構成のようにスイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
【０１２５】
［他のユニポーラ素子］
スイッチング素子Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6は、ＭＯＳＦＥＴ以外にも、例えば図３３及び図３４に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。図３３に例示したユニポーラ素子は、炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域６１上にｎ−型ドリフト領域（第１の半導体領域）６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型多結晶シリコンからなるヘテロバンドギャップ半導体領域（第２の半導体領域）６３が形成されている。つまり、ドリフト領域（第１の半導体領域）６２とヘテロバンドギャップ半導体領域（第２の半導体領域）６３の接合部は、炭化珪素と多結晶シリコンのヘテロ接合からなっており、その接合界面にはエネルギ障壁が存在している。ヘテロバンドギャップ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４が形成されている。又、ゲート絶縁膜６４上にはゲート電極６５が形成され、ヘテロバンドギャップ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、ヘテロバンドギャップ半導体領域（第２の半導体領域）６３とオーミック接続されるように形成されている。更に、基板領域６１にはドレイン電極（第１主電極）６８が基板領域６１に接続するように形成され、ドレイン電極（第１主電極）６８は、間接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。基板領域６１を省略可能な場合は、ドレイン電極（第１主電極）６８は、直接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。
【０１２６】
図３３のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極（第２主電極）６６を接地し、ドレイン電極（第１主電極）６７に正電位が印加されるようにして使用する。ゲート電極６５を例えば接地電位もしくは負電位とした場合、図３３のスイッチング素子は遮断状態を保持する。即ち、ヘテロバンドギャップ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギ障壁が形成されているためである。一方、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、図３３のスイッチング素子は、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロバンドギャップ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成されるので、ヘテロバンドギャップ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギ障壁が急峻になり、エネルギ障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図３３に示すスイッチング素子においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギ障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ回路２００によって導通損失と過渡損失を更に高いレベルで両立することができる。
【０１２７】
次に、図３３に示すスイッチング素子を導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロバンドギャップ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギ障壁中のトンネリングが止まる。そして、ヘテロバンドギャップ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、更にドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
【０１２８】
又、図３３のスイッチング素子においては、例えばソース電極６６を接地し、ドレイン電極６７に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６７に所定の正電位が印加されると、伝導電子に対するエネルギ障壁は消滅し、ドリフト領域６２側からヘテロバンドギャップ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図３３のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００を図３３のスイッチング素子で共用することができる。即ち、図３３に示すスイッチング素子では還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００と図３３に示すスイッチング素子を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００による振動現象を更に低減することができる。又、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００と図３３に示すスイッチング素子とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
【０１２９】
以上、図３３に示すスイッチング素子においては、ヘテロバンドギャップ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニュウムやシリコンゲルマニュウム等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でも構わない。又、ドリフト領域６２としてｎ型の炭化珪素を、ヘテロバンドギャップ半導体領域６３としてｐ型多結晶シリコンを用いて例示的に説明しているが、それぞれｎ型の炭化珪素とｐ型多結晶シリコン、ｐ型の炭化珪素とｐ型多結晶シリコン、ｐ型の炭化珪素とｎ型多結晶シリコンの如何なる組み合わせでも良い。
【０１３０】
次に図３４は、スイッチング素子として使用可能なユニポーラ素子の他の例として、接合型のＦＥＴ（ＪＦＥＴ）の断面構造を例示するもので、炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域７１上にｎ−型ドリフト領域７２が形成され、ｎ＋型ソース領域７３とｐ型ゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、符号７７は層間絶縁膜である。
【０１３１】
図３４のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。更に、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度での動作が比較的容易である。このことから、ＪＦＥＴを用いることで、第３の実施の形態に係る電力変換装置の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ回路２００においても、例えば図１８、図１９などキャパシタ容量としてシリコン酸化膜を用いない空乏層容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
【０１３２】
このように、第３の実施の形態に係る電力変換装置に用いるスイッチング素子についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
【０１３３】
例えば、図３５に示すようなｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、第３の実施の形態に係る半導体装置として説明してきた効果を同じように得ることができる。
【０１３４】
図３５に示す還流ダイオード１００は、ｐｎ接合ダイオードがソフトリカバリダイオードで構成されている場合であり、例えばシリコンからなるｎ＋型基板領域８１上にｎ−型ドリフト領域８２が形成された半導体基体で構成されている。基板領域８１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、例えばｎ型の不純物密度が１０13〜１０17ｃｍ-3、厚みが数〜数１００μｍのものを用いることができ、例えば不純物密度を１０14ｃｍ-3、厚みを５０μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。
【０１３５】
なお、図３５に示す還流ダイオード１００では、半導体基体が、基板領域８１とドリフト領域８２の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。
【０１３６】
図３５に示す還流ダイオード１００では、ドリフト領域８２の基板領域８１との接合面に対向する主面に接するように反対導電型領域（ｐ型領域）８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図３５で示した還流ダイオードはｐｎ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。
【０１３７】
図３５に示すｐｎ接合ダイオードがソフトリカバリダイオードとして働くようにする１つの手法として、例えば導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。しかしながら、少数キャリアのライフタイムを制御したｐｎ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図３５に示すダイオードに流れる過渡電流は、図３などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ回路２００がない状態だと振動現象が生じる。しかし、図１に例示したのと同様に、半導体スナバ回路２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバ回路との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。
【０１３８】
なお、図３５では、ソフトリカバリダイオードを一例として第３の実施の形態に係る電力変換装置の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。又、例えば炭化珪素からなるｐｎ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってｐ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。又、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でｐｎ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。なお、図３５に示した還流ダイオード１００は、スイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ回路２００のみの並列接続としても良い。
【０１３９】
第３の実施の形態に係る電力変換装置においては、還流ダイオードとスイッチング素子の組み合わせはどれを組み合わせても良く、例えば還流ダイオードは第２の実施の形態で説明したショットキーバリアダイオードを用いて、スイッチング素子は第３に実施の形態で説明したＭＯＳＦＥＴを組み合わせ等ても良い。又、還流ダイオードとスイッチング素子とを同一チップ上に形成していても良い。
【０１４０】
以上、第３の実施の形態に係る電力変換装置では、スナバ回路を半導体チップ上に形成した場合を説明してきたが、第１及び第２の実施の形態で説明してきたように、スイッチング素子の駆動端子につながっているゲート駆動回路中にスナバ回路を形成しても良い。又、スイッチング素子及び還流ダイオードの各組み合わせによる効果は上述した場合と同じ効果を得ることができる。いずれの場合においても、第３の実施の形態に係る電力変換装置の構成では、ダイオードに流れる電流経路で発生する損失に比べて、スナバ回路では大幅に小さい損失しか発生しないため、従来ダイオードに流れる経路にしか設置できなかったスナバ回路を熱的な容量の小さいゲート駆動回路に設置することができる。このようにスナバ回路をゲート駆動回路に組み込むことで、電力変換装置として容易に小型化、低コスト化することができる。
【０１４１】
又、既に第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。このことから、第３の実施の形態に係る電力変換装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施の形態に係る電力変換装置で説明したどの構造例においても得ることができる。
【０１４２】
以上において説明したとおり、本発明の第３の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体をの比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。
【０１４３】
本発明の第３の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。
【０１４４】
（第４の実施の形態）
図３６は第４の実施の形態に係る半導体装置の実装図、図３７は図３６の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図３７に示す断面構造図に示すように、還流ダイオード１００と半導体スナバ回路２００とが、１つのチップ上にモノリシックに集積化されている。なお、第４の実施の形態に係る半導体装置においては、第１〜第３の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１４５】
図３６に示すように、カソード側金属膜４１０上には、スナバ内蔵還流ダイオード８００のカソード端子４００側が、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、スナバ内蔵還流ダイオード８００の半導体チップのアノード端子３００側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０を介して、共にアノード側金属膜３１０に接続された構成となっている。
【０１４６】
図３７に示すように、スナバ内蔵還流ダイオード８００は、右側破線の右側に形成される還流ダイオード１００の部分と、左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。還流ダイオード１００の部分は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域１０上にｎ−型ドリフト領域１１が形成された半導体基体で構成されている。基板領域１０としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができ、例えば不純物密度を１０16ｃｍ-3、厚みを５μｍ程度とすれば、耐圧が６００Ｖクラスのものになるが、例示に過ぎないので、耐圧はこの値に限定されるものではない。なお、図３７では、半導体基体が、基板領域１０とドリフト領域１１の２層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１０のみで形成された基板を使用してもかまわないし、反対に３層以上の多層の基板を使用してもかまわない。
【０１４７】
図３７中の右側破線の右側に形成される還流ダイオード１００の部分は、ドリフト領域１１の基板領域１０との接合面に対向する主面に接するように表面電極１３が形成され、更には表面電極１３に対向し、且つ基板領域１０と接するように裏面電極１４が形成されている。表面電極１３は、ドリフト領域１１との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などを用いることができる。又、表面電極１３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極１４は基板領域１０とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極１４はカソード端子４００として外部電極と接続をする。このように、図３７に示す還流ダイオード１００は、表面電極１３がアノード電極、裏面電極１４がカソード電極としたダイオードとして機能する。
【０１４８】
更に、図３７に示すスナバ内蔵還流ダイオード８００においては、ドリフト領域１１と表面電極１３との接合面の端部に、ドリフト領域１１と表面電極１３とそれぞれ接するように、例えばシリコン酸化膜からなるフィールド絶縁膜１８が形成されている。フィールド絶縁膜１８は、還流ダイオード１００を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。図３７では、一例としてフィールド絶縁膜１８の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。
【０１４９】
又、フィールド絶縁膜１８が形成される外周端部の構成として、例えば図３８に示すように、ドリフト領域１１中の表面電極１３とフィールド絶縁膜１８とが接する界面部分の直下に、ボロン又はアルミニウムを含有した高抵抗材料からなる電界緩和層９３を形成しても良い。電界緩和層９３に添加されているボロン又はアルミニウムは、高抵抗層９１中においてキャリアの捕獲中心として働き、添加された領域中のキャリアをトラップする作用し、添加された領域中のキャリアが欠乏するので、電界緩和層９３の比抵抗は、半導体基体を構成するドリフト領域１１の比抵抗よりも数１００倍以上高い比抵抗を有することになる。そのため、ダイオードの逆方向へ高電圧を印加した際には、印加された高電圧の大部分は高抵抗半導体材料からなる電界緩和層９３に印加されることになり、ドリフト領域１１と表面電極１３との界面に印加される電界を緩和することができ、ダイオードの高耐圧化を図ることができる。
【０１５０】
一方、図３７中の左側破線の左側において、フィールド絶縁膜１８の所定領域直下のドリフト領域１１に、ドリフト領域１１の比抵抗よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成され、高抵抗層９１により抵抗Ｒを実現する抵抗領域１６を構成している。そして、フィールド絶縁膜１８の所定領域に接するように表面電極１３が形成され、表面電極１３が還流ダイオード１００、アノード端子３００と同電位となっている。つまり、図３７の左側に示す半導体スナバ回路２００は、高抵抗層９１は抵抗Ｒとして機能し、フィールド絶縁膜１８はキャパシタＣの容量や耐圧等の電気的特性を規定する。
【０１５１】
なお、図３７に示すスナバ内蔵還流ダイオード８００においては、高抵抗層にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。  又、高抵抗層９１には、図５１に示すようにアルゴンが添加された非晶質層もしくは多結晶層を用いても良い。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、図４に示した場合と同様、高い比抵抗を有する高抵抗層を得ることができる。
【０１５２】
又、フィールド絶縁膜１８についても、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ回路２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜１８の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも高いことが望ましい。又、キャパシタＣの容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏層容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、必要となるチップの面積やスナバ機能としての効果を考えると、数分の１程度から数倍程度の範囲が望ましい。
【０１５３】
［半導体装置の製造方法］
次に図４０〜図４２の図を用いて、図３８に示した第４の実施の形態に係る半導体装置の製造方法について説明する。
【０１５４】
（ａ）先ず図４０に示すように、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域１０上にｎ−型ドリフト領域１１を形成した炭化珪素半導体基体を用意する。基板領域１０としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域１１としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。
【０１５５】
（ｂ）次に図４１に示すように、ｎ−型ドリフト領域１１の所定箇所にボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルのいずれかをフォトレジスト９６をマスク材にして選択的にイオン注入する。加速電圧Ｖaccとしては数十〜数百ＫｅＶ、注入ドーズ量Φとしては、１×１０１２〜１×１０１６ｃｍ−３程度が適している。第４の実施の形態に係る半導体装置の製造方法の説明においてはイオン注入時のマスク材にレジストを用いて例示的に説明しているが、シリコン酸化膜などをフォトリソグラフィとエッチングを併用してパターニングしてマスク材に用いてもかまわない。又、第４の実施の形態に係る半導体装置の製造方法の説明においては、注入時の半導体基体の温度を室温で行っているが、半導体基体を加熱しながらイオン注入を行ってもかまわない。イオン注入後に熱処理を行い、抵抗Ｒを実現する抵抗領域１６となる高抵抗層９１及び電界緩和層９３を形成する。ドリフト領域１１に注入されたボロン、アルミニウム、又は遷移金属であるバナジウム、クロム、鉄、ニッケルは、キャリアの捕獲中心を形成し、添加された領域中のキャリアをトラップするため、添加された領域中のキャリアが欠乏し、高抵抗層９１が形成される。熱処理の温度としては、例えば８００〜１７００℃程度が適当である。このようにして、高抵抗層９１と電界緩和層９３を形成すると、同一のイオン注入を用いて、高抵抗層９１と電界緩和層９３を同時に形成することができるため、製造プロセスの短縮化やフォトリソグラフィなどで使用するレチクル（マスク）数の低減化を図ることができ、更なるプロセスコスト削減を図ることができる。
【０１５６】
（ｃ）次に図４２に示すように、高抵抗層９１に接するように、例えばシリコン酸化膜などの誘電体薄膜からなるキャパシタ誘電体領域１２を形成する。このキャパシタ誘電体領域１２はフィールド絶縁膜１８としても機能する。次にフィールド絶縁膜１８（キャパシタ誘電体領域１２）の所定位置をフォトリソグラフィとエッチングによりコンタクトホールを形成し、ドリフト領域１１及び酸化膜に接するように表面電極１３、ｎ＋型基板領域に接するように裏面電極１４を形成すれば、図３８に示した半導体装置が完成する。
【０１５７】
なお、図５２に示した半導体装置のように高抵抗層９１を非晶質層又は多結晶層を用いて製造する場合は、図１０〜図１２に示した製造方法と同様の製造方法が適用できる。この場合においても、図４０〜図４２に示した製造方法と同様に、同一のイオン注入を用いて、高抵抗層９１と電界緩和層９３を同時に形成することができるため、製造プロセスの短縮化やフォトリソグラフィなどで使用するレチクル（マスク）数を低減化を図ることができ、更なるプロセスコスト削減を図ることができる。
【０１５８】
第４の実施の形態に係る半導体装置においては、例えば還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように、例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００の遮断状態時に形成される空乏層容量と同程度としたものを用いることが可能である。なお、フィールド絶縁膜１８は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタＣとして機能する誘電体材料であればどのような材料でも良い。又、高抵抗層９１からなる抵抗領域１６により実現される抵抗Ｒの大きさとしては、効果的に、式（２）で示したスナバの設計式（第1の実施の形態参照）を満たすように設定するのが望ましい。
【０１５９】
１チップに還流ダイオード１００と半導体スナバ回路２００がモノリッシックに集積化された第４の実施の形態に係る半導体装置においても、第１〜第３の実施の形態で説明した動作及び効果を得ることができる。更に、第４の実施の形態に係る半導体装置においては、還流ダイオード１００と半導体スナバ回路２００が支持基体としての基板領域１０及びドリフト領域１１を共用し、且つ、電極材として表面電極１３及び裏面電極１４を共用し、還流ダイオード１００の電界緩和機能として働くフィールド絶縁膜１８もキャパシタＣの機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができるという効果を奏する。
【０１６０】
又、第４の実施の形態に係る半導体装置においては、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。又、還流ダイオード１００及び半導体スナバ回路２００の表面電極１３が共通の電極となり、第２の実施の形態では金属配線３２０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、還流ダイオード１００における振動現象を更に低減することができる。
【０１６１】
更に、第４の実施の形態に係る半導体装置をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した新たな効果を生むことができる。即ち、第１〜第３の実施の形態を通して説明してきたように、還流ダイオード１００が遮断時及び導通時には半導体スナバ回路２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏層容量並びに半導体スナバ回路２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費するべく抵抗Ｒ成分で発熱する。一方、還流ダイオード１００においては、ターンオン及びターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオード１００が最も発熱するのが定常の導通時となる。つまり、還流ダイオード１００と半導体スナバ回路２００とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、１チップ化することによって、例えば還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ回路２００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。
【０１６２】
以上のように、第４の実施の形態に係る半導体装置によれば、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
【０１６３】
なお、図４３や図５３に示したように、高抵抗層９１と電界緩和層９３とが接するように形成してもかまわない。１つの層で高抵抗層９１と電界緩和層９３とを兼ねることで、チップの実効面積（機能を有しているチップの面積）を低減することができ、チップ単体の半導体基体コストを更に低減することができる。図４３や図５３においては、表面電極１３が還流ダイオードと半導体スナバ回路とで一体になっているが、図４４や図５４に示したように表面電極１３が別々に形成されていてもかまわない。
【０１６４】
以上、図３７、図３８、図４３、図４４では還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、図４５に示すように、ヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図４５に示す半導体装置では、基板領域４１、ドリフト領域４２、ヘテロバンドギャップ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６がドリフト領域４２とヘテロバンドギャップ半導体領域４３との接合面の端部に、ドリフト領域４２とヘテロバンドギャップ半導体領域４３とそれぞれ接するように形成されている。  図４５に示す半導体装置では、フィールド絶縁膜４６の所定領域上に、例えば多結晶シリコンからなる抵抗領域４７が、更に形成されている。還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜１８の所定領域直下のドリフト領域４２に、半導体基体を構成するドリフト領域４２の比抵抗よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成され、半導体スナバ回路の抵抗Ｒが、高抵抗層９１と多結晶シリコンからなる抵抗領域４７とによって構成されている。そして、抵抗領域４７に接するように表面電極４４が形成され、還流ダイオード１００のアノード端子３００と同電位となっている。
【０１６５】
図４５においても図３７と同様に、フィールド絶縁膜４６の端部の形状は鋭角形状でも良いし、図４６のようにボロン又はアルミニウムを含有した高抵抗材料からなる電界緩和層９３を形成しても良い。
【０１６６】
図４５に示す半導体装置の動作については、第３の実施の形態で説明した固有の効果と、第４の実施の形態に係る半導体装置で説明した１チップ化した際の効果を実現することができる。図４３と図４４と同様に、図４５と図４６に示すように、高抵抗層９１と電界緩和層９３とが接するように形成してもかまわない。
【０１６７】
第４の実施の形態に係る半導体装置の他の構造例として、図４９と図５０に示すような構成で、還流ダイオード１００と半導体スナバ回路２００とを１チップ化しても良い。図４９は図３７に対して、還流ダイオード１００としてショットキーバリアダイオードの代わりに図３５で示したユニポーラ動作と同等の動作を有するｐｎ接合ダイオードを構成した点が異なっている。図３７と同様に、１チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
【０１６８】
図５０は図４９に対して、半導体スナバ回路２００のキャパシタ容量Ｃ成分の一部を反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるｐｎ接合で構成している点が異なっている。図５０に示す半導体装置は、基板領域１０と低濃度ドリフト領域８８からなる半導体材料を用いて、還流ダイオード１００として働く反対導電型領域１５と半導体スナバ回路２００として働く反対導電型領域８９とを同時に、不純物導入と不純物の活性化によって形成することで容易に実現できる。図５０に示す構成にすることによって、還流ダイオード１００と半導体スナバ回路２００とを同一プロセスで形成可能なため、製造工程を簡略化でき製造コストを低減することができる。又、図５０に示す半導体装置の場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。なお、図５０に示す半導体装置では半導体スナバ回路２００のキャパシタ容量成分の構成として、反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるｐｎ接合の空乏層容量と、フィールド絶縁膜８６による容量とが直列に接続した容量の場合を例示しているが、ｐｎ接合容量のみの構成としても良い。
【０１６９】
以上、第４の実施の形態に係る半導体装置として、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ回路２００の組み合わせを入れ替えて、１チップ化しても勿論良い。又、第４の実施の形態に係る半導体装置においては、還流ダイオード１００と半導体スナバ回路２００のみが並列接続している場合で例示してきたが、第１〜第３の実施の形態で示したようなスイッチング素子８００が並列接続されるような回路においても同様に本発明の効果を発揮することができる。いずれにしても、少なくとも還流ダイオード１００と半導体スナバ回路２００とを１チップ化することで、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
【０１７０】
又、第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。このことから、第４の実施の形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施の形態に係る半導体装置として説明したどの構造例においても得ることができる。
【０１７１】
以上において説明したとおり、本発明の第４の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体をの比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。
【０１７２】
本発明の第４の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。
【０１７３】
（第５の実施の形態）
第５の実施の形態に係る半導体装置においては、図５５に断面構造図を示すように、スイッチング素子６００と半導体スナバ回路２００とが、１つのチップ上にモノリシックに集積化され、スナバ内蔵スイッチング素子９００を構成している。そして、図３９に示すように、還流ダイオード１００を搭載した半導体チップとスナバ内蔵スイッチング素子９００を搭載した半導体チップを、絶縁基板５００上にハイブリッドに集積化している。
【０１７４】
図３９に示すように、絶縁基板５００上にゲート側金属膜７００、カソード側金属膜４１０、アノード側金属膜３１０がパターニングされ、カソード側金属膜４１０上には、スナバ内蔵スイッチング素子９００のコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、スナバ内蔵スイッチング素子９００の半導体チップのエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。なお、第５の実施の形態に係る半導体装置の説明においては、第１〜第４の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。
【０１７５】
図５５に示すように、スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。スイッチング素子６００の部分は、一般的なＭＯＳＦＥＴの構成が例示されている。例えば、炭化珪素半導体基体からなるｎ＋型基板領域５１上にｎ−型ドリフト領域５２が形成された半導体基体を用い、ドリフト領域５２中の表層部にｐ型ウェル領域５３が形成され、ウェル領域５３中の表層部にｎ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型多結晶シリコンからなるゲート電極５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するようにソース電極５７が形成され、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、第５の実施の形態に係るスナバ内蔵スイッチング素子９００に用いるＭＯＳＦＥＴはゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【０１７６】
図５５に示すスナバ内蔵スイッチング素子９００においては、ドリフト領域５２もしくはウェル領域５３の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。第５の実施の形態に係る半導体装置においては、図５５に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域５３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０１７７】
一方、図５５中の左側破線の左側にモノリシックに集積化された半導体スナバ回路２００の部分には、半導体基体を構成するドリフト領域５２に、ドリフト領域５２の比抵抗よりも比抵抗の高い高抵抗層９１が形成されている。高抵抗層９１は、スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域直下のドリフト領域５２に設けられ、ボロン又はアルミニウムを含有した炭化珪素からなる層である。スイッチング素子６００のゲート絶縁膜５５を形成する際に形成される絶縁膜３２、層間絶縁膜（図示なし）、フィールド絶縁膜３１等を介して、高抵抗層９１に接するように表面電極１３が形成され、スイッチング素子６００のソース端子５７と同電位となっている。
【０１７８】
第５の実施の形態に係るスナバ内蔵スイッチング素子９００は、高抵抗層９１が抵抗Ｒとして機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタＣの容量や耐圧等の電気的特性を規定するキャパシタ誘電体領域を構成している。なお、図５５に示すスナバ内蔵スイッチング素子９００においては、高抵抗層９１にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。
【０１７９】
フィールド絶縁膜３１は、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ回路２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。キャパシタＣの容量については、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏層容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、後述するように、スナバ機能としての効果と半導体スナバ回路で発生する損失及び必要となるチップの面積を考えると、１０分の１程度から１０倍程度の範囲が望ましい。スイッチング素子６００の耐圧よりも高くなるように、フィールド絶縁膜３１の厚みは、例えば１μｍとし、キャパシタＣの容量がスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏層容量の和と同程度としたものを用いることが可能である。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタＣとして機能する誘電体材料であればどのような材料でも良い。
【０１８０】
第５の実施の形態に係るスナバ内蔵スイッチング素子９００の高抵抗層９１からなる抵抗Ｒの大きさとしては、効果的に式（２）で示したスナバの設計式（第1の実施の形態参照）を満たすように設定するのが望ましい。
【０１８１】
図５５に示したように、１チップにスイッチング素子６００と半導体スナバ回路２００が形成されたスナバ内蔵スイッチング素子９００を用いた場合にも、第１〜第４の実施の形態で説明した動作及び効果を得ることができる。更に、第５の実施の形態に係るスナバ内蔵スイッチング素子９００においては、スイッチング素子６００と半導体スナバ回路２００が支持基体としての基板領域５１及びドリフト領域５２を共用し、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタＣの機能として共用することができるので、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。
【０１８２】
又、第５の実施の形態に係るスナバ内蔵スイッチング素子９００によれば、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。又、スイッチング素子６００及び半導体スナバ回路２００のエミッタ電極２８が共通の電極となり、第１〜第４の実施の形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、並列接続している還流ダイオード１００の逆回復時における振動現象を更に低減することができる。
【０１８３】
更に、第５の実施の形態に係る半導体装置を、例えば図１４に示すようなインバータブリッジに用いた場合には、スイッチング素子６００と半導体スナバ回路２００とを１チップ化した新たな効果を生むことができる。即ち、第１〜第３の実施の形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ回路２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏層容量並びに半導体スナバ回路２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗Ｒ成分で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、スナバ内蔵スイッチング素子９００に１チップ化することによって、逆回復時に半導体スナバ回路２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、発熱による高抵抗層９１の高集積化が期待できる。以上のように、第５の実施の形態に係る半導体装置によれば、振動現象を更に抑制し過渡性能を向上する効果と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
【０１８４】
なお、図５５ではスイッチング素子６００がＭＯＳＦＥＴの場合を例示的に説明してきたが、第１〜第３の実施の形態で説明した様々なスイッチング素子と半導体スナバ回路２００を１チップ化した場合でも同様に容易に実現することができる。例えば、図５９に示すように、図５５のスイッチング素子６００としてＭＯＳＦＥＴを用いる代わりに、図３４で示したＪＦＥＴを用いても良い。図５９に示すスナバ内蔵スイッチング素子９００においては、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域７１上にｎ−型ドリフト領域７２が形成され、ドリフト領域７２の表面にｎ＋型ソース領域７３とｐ型ゲート領域７４が埋め込まれており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。図５９においては、ドリフト領域７２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和する。図５９では、一例としてフィールド絶縁膜３１の端部の形状として直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１が形成される外周端部の構成として、ゲート領域７４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
【０１８５】
一方、図５９中の左側破線の左側の半導体スナバ回路２００の部分には、半導体基体を構成するドリフト領域１１に、ドリフト領域１１の比抵抗よりも比抵抗の高い高抵抗層９１が形成されている。高抵抗層９１は、スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域直下のドリフト領域７２に設けられるが、ボロン又はアルミニウムを含有した炭化珪素からなる層である。スイッチング素子６００のゲート絶縁膜７７を形成する際に形成される絶縁膜３２、間絶縁膜（図示なし）及びフィールド絶縁膜３１等を介して、高抵抗層９１に接するように表面電極１３が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。高抵抗層９１は抵抗Ｒとして機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタＣの容量や耐圧等の電気的特性を規定するキャパシタ誘電体領域を構成している。
【０１８６】
なお、第５の実施の形態に係る半導体装置においては、高抵抗層９１にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。又、図５９においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に表面電極１３が形成されていても勿論良い。
【０１８７】
図５９に示したスナバ内蔵スイッチング素子９００の動作については、第１〜第４の実施の形態で説明した固有の効果に加え、１チップ化した際の効果を実現することができる。このような構成することによって、製造工程を更に簡略化し、低コストで実現することができる。
【０１８８】
図５６は図５５のスイッチング素子６００としてＭＯＳＦＥＴを用いる代わりに、図３３で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いたスナバ内蔵スイッチング素子９００を示している。図５６に示したスナバ内蔵スイッチング素子９００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ＋型基板領域６１上にｎ−型ドリフト領域（第１の半導体領域）６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型多結晶シリコンからなるヘテロバンドギャップ半導体領域（第２の半導体領域）６３が形成されている。そして、ヘテロバンドギャップ半導体領域（第２の半導体領域）６３とドリフト領域（第１の半導体領域）６２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６４が形成されている。又、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロバンドギャップ半導体領域（第２の半導体領域）６３のドリフト領域６２との接合面に対向する対面にはソース電極（第２主電極）６６がオーミック接続され、基板領域６１にはドレイン電極（第１主電極）６８が接続するように形成され、ドレイン電極（第１主電極）６８は、間接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。基板領域６１を省略可能な場合は、ドレイン電極（第１主電極）６８は、直接的にドリフト領域（第１の半導体領域）６２とオーミック接続される。
【０１８９】
図５６に示すスナバ内蔵スイッチング素子９００においては、ドリフト領域６２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。図５６では、一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていても勿論良い。又、フィールド絶縁膜３１が形成される外周端部の構成として、図５７に示すようにボロン又はアルミニウムを含有した高抵抗材料からなる電界緩和層９３を形成しても良い。このような電界緩和層９３を設けると、前述のように、電界緩和層９３に添加されているボロン又はアルミニウムは、高抵抗層９１中においてキャリアの捕獲中心として働き、添加された領域中のキャリアをトラップする作用し、添加された領域中のキャリアが欠乏するので、電界緩和層９３の比抵抗は、半導体基体を構成するドリフト領域６２の比抵抗よりも数１００倍以上高い比抵抗を有することになる。そのため、スイッチング素子の逆方向へ高電圧を印加した際には、印加された高電圧の大部分は高抵抗半導体材料からなる電界緩和層９３に印加されることになり、ドリフト領域６２とヘテロバンドギャップ半導体領域６３との界面に印加される電界を緩和することができ、スイッチング素子の高耐圧化を図ることができる。
【０１９０】
一方、図５６中の左側破線の左側に形成される半導体スナバ回路２００の部分においては、スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に多結晶シリコンからなる抵抗領域３３が形成されている。図５６においてはフィールド絶縁膜３１上に直接抵抗領域３３が形成された場合について例示しているが、ゲート絶縁膜を形成する際に形成される絶縁膜３２を介して抵抗領域３３が形成されていても勿論良い。
【０１９１】
そして、フィールド絶縁膜３１の所定領域直下のドリフト領域６２には、フィールド絶縁膜３１を介して、抵抗領域３３と接するように、半導体基体を構成するドリフト領域６２の比抵抗よりも比抵抗の高い炭化珪素からなり、且つボロン又はアルミニウムを含有した高抵抗層９１が形成されている。フィールド絶縁膜３１を介して、高抵抗層９１に接するように表面電極１３が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。
【０１９２】
このように、第５の実施の形態に係るスナバ内蔵スイッチング素子９００における半導体スナバ回路２００は、高抵抗層９１及び抵抗領域３３は抵抗Ｒとして機能し、フィールド絶縁膜３１はキャパシタＣの容量や耐圧等の電気的特性を規定するキャパシタ誘電体領域を構成している。
【０１９３】
なお、図５６においては、高抵抗層９１及び電界緩和層９３にボロン又はアルミニウムが添加されている場合を例にしているが、遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されていても良い。これらの不純物を添加することによっても、ボロンやアルミニウムを添加した場合と同様の作用・効果を得ることができる。
【０１９４】
図５６に示したスナバ内蔵スイッチング素子９００の動作については、第１〜第４の実施の形態で説明した固有の効果に加え、１チップ化した際の効果を奏することができる。
【０１９５】
第５の実施の形態に係る半導体装置においては、スイッチング素子６００をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００についても図５６で示した半導体装置の構造を採用することができる。即ち、第５の実施の形態に係る半導体装置においては、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ回路２００とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００による振動現象を更に低減することができる。配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。又、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
【０１９６】
なお、図５６においては抵抗Ｒを抵抗領域３３と高抵抗層９１とによって構成した例を示したが、図６３に示すように抵抗Ｒを高抵抗層９１のみで構成しても良い。又、図５８や図５９に示したように、高抵抗層９１と電界緩和層９３とが接するように形成してもかまわない。１つの層で高抵抗層９１と電界緩和層９３とを兼ねることで、チップの実効面積（機能を有しているチップの面積）を低減することができ、チップ単体の半導体基体コストを更に低減することができる。図５８においては、ソース電極６６と表面電極１３とが一体になっているが、図５９に示したようにソース電極６６と表面電極１３とが別々に形成されていてもかまわない。
【０１９７】
更には、第５の実施の形態に係るスナバ内蔵スイッチング素子９００においては、高抵抗層９１及び電界緩和層９３にボロン又はアルミニウム、又は遷移金属であるバナジウムやクロム、鉄、ニッケルが添加されている場合を例にしているが、図６０〜図６２に示すようにアルゴンが添加された非晶質層もしくは多結晶層を用いても良い。非晶質層や多結晶層中のキャリアの移動度は、ドリフト領域１１の移動度と比較して１／１００以下の大きさであり、図５５〜図５９に示した場合と同様、高い比抵抗を有する高抵抗層９１及び電界緩和層９３を得ることができる。
【０１９８】
以上、第５の実施の形態に係る半導体装置の説明においては、スイッチング素子６００と半導体スナバ回路２００とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ回路２００の抵抗成分としてば多結晶シリコンからなる抵抗領域３３を用いる構造以外にも、半導体基体中の基板領域やドリフト領域を用いても良い。  半導体スナバ回路２００のキャパシタ容量成分を規定するキャパシタ誘電体領域としては、シリコン酸化膜等の誘電体薄膜を使用する以外にも、ｐｎ接合やヘテロ接合などの逆バイアス時に空乏層をキャパシタ誘電体領域として用いても良い。
【０１９９】
更に、ショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スナバ内蔵スイッチング素子９００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ回路２００と共に１チップ化しても良い。いずれの構成においても、第５の実施の形態に係る半導体装置の特徴である振動現象を更に抑制し、過渡性能と導通性能を共に向上すると同時に、小型で且つ低コストで実現することができる。
【０２００】
又、第１の実施の形態で図２５と図２６を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。又、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
【０２０１】
このことから、第５の実施の形態に係る半導体装置で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。第５の実施の形態に係る半導体装置の効果は、第５の実施の形態に係る半導体装置で説明したどの構造例においても得ることができる。
【０２０２】
以上において説明したとおり、本発明の第５の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、ＲＣスナバ回路の抵抗Ｒの値を規定する高抵抗層の比抵抗は、半導体基体を構成するドリフト領域の比抵抗よりも数１００倍以上高い比抵抗を有することになり、高抵抗層の比抵抗を、ボロン又はアルミニウム等の添加量によって変化させることが可能となるので、抵抗Ｒを、半導体基体をの比抵抗や厚さを変えることなく、任意に変化させることができるので、半導体スナバ回路の設計の自由度を向上させることが可能となり、且つ、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。
【０２０３】
本発明の第５の実施の形態に係る半導体装置によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含むように構成しているので、更に、スナバ基板とは材質の異なる半導体基板を抵抗Ｒとして用いる場合に比して製造コストを低減できる。
【０２０４】
（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０２０５】
既に述べた第１〜第５の実施の形態の説明においては、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ回路２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
【０２０６】
又、第１〜第５の実施の形態において、還流ダイオード１００、スイッチング素子６００、半導体スナバ回路２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマニュウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。
【０２０７】
又、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
【０２０８】
更に、スイッチング素子６００及び還流ダイオード１００のドリフト領域としてｎ型の場合で説明してきたが、ｐ型で構成されていても勿論良い。
【０２０９】
更に、本発明の半導体装置を適用可能な電力変換装置として、ＤＣＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図３０に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及び小電流領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
【０２１０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０２１１】
Ａ，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6…受動素子
Ｄ，Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6，６００，８００…スイッチング素子
２…ドリフト領域
３，１３，４４，８４…表面電極
４，１４，４５，８５…裏面電極
１１，１３，２３，２３ａ，４２，５２，６２，７２，８２…ドリフト領域
１２…キャパシタ誘電体領域
１２…表面電極
１５，８３，８９…反対導電型領域
１６，３３…抵抗領域
１７，５００…絶縁基板
１８，３１，４６，８６…フィールド絶縁膜
２１，４１，５１，６１，７１，８１…基板領域
２２…バッファ領域
２４，２４ａ，５３…ウェル領域
２５…エミッタ領域
２６，５５，６４，７７…ゲート絶縁膜
２７，５６，６５，７５…ゲート電極
２８…エミッタ電極
２９，５８，６７…層間絶縁膜
３０…コレクタ電極
３２…絶縁膜
３４…表面裏面電極
４３、６３…ヘテロバンドギャップ半導体領域
４７…抵抗領域
５４，７３…ソース領域
５７，６６，７６…ソース端子（ソース電極）
５９，６７，６８，７８…ドレイン電極
７４…ゲート領域
８８…低濃度ドリフト領域
９１，９２…高抵抗層
９３…電界緩和層
９６…フォトレジスト
１００…還流ダイオード
２００…半導体スナバ回路
２１０…キャパシタ
２２０…抵抗
２３０…ダイオード
３００，３０２，３４０…アノード端子
３０１…エミッタ端子
３０２…ソース端子
３１０…アノード側金属膜
３２０，３５０，７１０…金属配線
４００，４０２…カソード端子
４０１…コレクタ端子
４０２…ドレイン端子
４１０…カソード側金属膜
４２０…金属基材
５１０…モールド樹脂
７００…ゲート側金属膜
８００…スナバ内蔵還流ダイオード
９００…スナバ内蔵スイッチング素子
【図１】
2010206106.tif 000003
【図２】
2010206106.tif 000004
【図３】
2010206106.tif 000005
【図４】
2010206106.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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