(57)【要約】【課題】  メモリセルを積層して多段構成に形成したＮＡＮＤ型不揮発メモリにおいて、メモリセルの初期特性のばらつきを低減することを可能とすることを目的とする。【解決手段】  下部半導体層１００と、下部半導体層１００上に形成された複数のメモリセルＭ１００−Ｍ１１６から構成されるセルストリングＣＳ１００と、下部半導体層１００上に形成された上部半導体層２００と、上部半導体層２００上に形成された複数のメモリセルＭ２００−Ｍ２１６から構成されるセルストリングＣＳ２００とを備え、データ書き込み動作時及び読み出し動作時に、セルストリングＣＳ２００を構成する複数のメモリセルＭ２００−Ｍ２１６のうち、上部半導体層２００の結晶欠陥５０ａ上に形成されたメモリセルＭ２０８をダミーセルとして動作させることを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
下部半導体層と、
前記下部半導体層上に形成された複数のメモリセルを有する第１セルストリングと、
前記下部半導体層上に層間絶縁膜を介して形成された少なくとも１層以上の上部半導体層と、
前記上部半導体層上に形成された複数のメモリセルを有する第２セルストリングとを備え、
データ書き込み動作時及び読み出し動作時に、前記第２セルストリングを構成する複数のメモリセルのうち、前記上部半導体層の結晶欠陥上に形成されたメモリセルをダミーセルとして動作させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記上部半導体層の結晶欠陥上に形成されダミーセルとして動作するメモリセルが、前記第２セルストリングの中央に配置されたメモリセルであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記上部半導体層の結晶欠陥上に形成されダミーセルとして動作するメモリセルと対応する、前記下部半導体層上に形成されたメモリセルを、データ書き込み動作時及び読み出し動作時に、ダミーセルとして動作させることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
データ書き込み動作時及び読み出し動作時に、前記第１セルストリング及び前記第２セルストリングの両端に配置されたメモリセルをダミーセルとして動作させることを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特にメモリセルを積層して多段構成に形成したＮＡＮＤ型不揮発メモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発メモリのビットコスト削減のため、メモリセルの高集積化が求められている。従来のようにメモリセルを２次元的に配列するＮＡＮＤ型不揮発メモリでは、メモリセルの高集積化のために、メモリセルの微細化が必要となる。しかし、メモリセルの微細化には限界があるため、更なる高集積化は困難であった。
【０００３】
これに対して、メモリセルを積層して多段構成に形成することにより、メモリセルの高集積化を可能とするＮＡＮＤ型不揮発メモリの技術が開示されている（例えば、特許文献１。）。この技術によれば、メモリセルを多段構成とすることで、従来のメモリセルの製造技術を活かしながら、メモリセルの高集積化が可能となる。これにより、ＮＡＮＤ型不揮発メモリのビットコストの削減を可能となる。
【０００４】
このようにメモリセルを積層して多段構成する場合、上段のメモリセルが形成される上部半導体層は、下段のメモリセルが形成される下部半導体層を種結晶としたエピタキシャル成長により形成される。すなわち、メモリセルが形成された下部半導体層を層間絶縁膜で覆い、この層間絶縁膜に開口部を設けて下部半導体層を露出し、露出された下部半導体層を種結晶としてシリコン単結晶をエピタキシャル成長させ、層間絶縁膜上に上部半導体層を形成する。このとき、開口部が２つ以上あると、それぞれの開口部からエピタキシャル成長してきた単結晶シリコンの合わせ目部分に結晶欠陥が発生する。この結晶欠陥上にメモリセルが形成されると所望の特性が得られず、メモリセルの初期特性にばらつきが生じるという問題が生じる。
【０００５】
上述のような結晶欠陥がある半導体層上にメモリセルを形成する場合に、結晶欠陥の上にメモリセルのソース／ドレインを配置してメモリセルの初期特性のばらつきを抑制する技術が考えられている（例えば、特許文献２。）。この技術によれば、このメモリセルの特性への影響は抑制でき、メモリセルの初期特性にばらつきを低減できる。しかし、微細化に伴いメモリセルのソース／ドレインと結晶欠陥との位置合わせは困難になってきており、従来と同様に結晶欠陥上にメモリセルのチャネルが形成されてしまい、メモリセルの初期特性にばらつきが生じる可能性が大きくなるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−９８６４１号公報。
【特許文献２】特開２００７−３２９３６６号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルを積層して多段構成に形成したＮＡＮＤ型不揮発メモリにおいて、メモリセルの初期特性のばらつきを低減することを可能とすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の不揮発性半導体記憶装置は、下部半導体層と、前記下部半導体層上に形成された複数のメモリセルから構成される第１セルストリングと、前記下部半導体層上に形成された１層以上の上部半導体層と、前記上部半導体層上に形成された複数のメモリセルから構成される第２セルストリングとを備え、データ書き込み動作時及び読み出し動作時に、前記第２セルストリングを構成する複数のメモリセルのうち、前記上部半導体層の結晶欠陥上に形成されたメモリセルをダミーセルとして動作させることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルを積層して多段構成に形成した際のメモリセルの初期特性のばらつきを低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係るＮＡＮＤ型不揮発メモリのメモリセルアレイ平面図である。
【図２】本発明の第１の実施例に係るＮＡＮＤ型不揮発性メモリのビット線方向の装置断面図である。
【図３】本発明の第１の実施例に係るＮＡＮＤ型不揮発性メモリを製造するプロセスを説明する装置平面図である。
【図４】本発明の第１の実施例に係るＮＡＮＤ型不揮発性メモリを製造するプロセスを説明する装置平面図である。
【図５】本発明の第１の実施例に係るＮＡＮＤ型不揮発性メモリを製造するプロセスを説明する装置断面図である。
【図６】本発明の第１の実施例に係るＮＡＮＤ型不揮発性メモリを製造するプロセスを説明する装置断面図である。
【図７】本発明の第１の実施例に係るＮＡＮＤ型不揮発性メモリを製造するプロセスを説明する装置断面図である。
【図８】本発明の第１の実施例に係るＮＡＮＤ型不揮発性メモリのセルストリングの等価回路図である。
【図９】本発明の第１の実施例に係るＮＡＮＤ型不揮発メモリにおけるデータの書き込み、読み出し、消去電圧の条件を示した図表である。
【図１０】本発明の第２の実施例に係るＮＡＮＤ型不揮発性メモリのビット線方向の断面図である。
【図１１】本発明の第３の実施例に係るＮＡＮＤ型不揮発メモリのメモリセルアレイ平面図である。
【図１２】本発明の第３の実施例に係るＮＡＮＤ型不揮発性メモリのビット線方向の断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施例について説明する。
【実施例１】
【００１２】
図１は、第１の実施例に係るＮＡＮＤ型不揮発メモリのメモリセルアレイ平面図である。図２は、第１の実施例に係るＮＡＮＤ型不揮発性メモリのビット線方向の断面図（図１のＩ−Ｉ’断面図）である。
【００１３】
まず、図１を参照して本実施例のＮＡＮＤ型不揮発メモリの平面構造について説明する。本実施例のＮＡＮＤ型不揮発メモリは、メモリセルが多段構成されており、図１は、上段のＮＡＮＤ型不揮発性メモリのメモリセルアレイ平面図である。下段のＮＡＮＤ型不揮発メモリについても上段のＮＡＮＤ型不揮発メモリと同様のメモリセルアレイ平面図となる。
【００１４】
図１に示すように、本実施例のＮＡＮＤ型不揮発メモリは、Ｐ型シリコン層上に、交互に帯状に形成された素子形成領域１０と、素子分離領域２０とを備える。各素子形成領域１０上には、複数のメモリセルＭ２００−Ｍ２１６が直列配置され、直列配置された複数のメモリセルＭ２００−Ｍ２１６の一端には選択ゲートトランジスタＳＧ２０１が配置され、他端には選択ゲートトランジスタＳＧ２０２が配置されている。後述するように、複数のメモリセルＭ２００−Ｍ２１６のうち、中央に配置されたメモリセルＭ２０８は、データの記憶素子としては用いられないダミーセルとして動作する。素子形成領域１０上に直列配置された複数のメモリセルＭ２００−Ｍ２１６と、選択ゲートトランジスタＳＧ２０１、ＳＧ２０２がセルストリングＣＳ２００を構成する。
【００１５】
隣り合う素子形成領域１０に形成されたメモリセルは、ワード線ＷＬ２００−ＷＬ２１６により互いに接続されている。また、隣り合う素子形成領域に形成された選択トランジスタＳＧ２０１は、選択ゲート線ＧＬ２０１により互いに接続されている。同様に、隣り合う素子形成領域に形成された選択トランジスタＳＧ２０２は、選択ゲート線ＧＬ２０２により互いに接続されている。ワード線ＷＬ２００−ＷＬ２１６及び選択ゲート線ＧＬ２０１、ＧＬ２０２を共有するセルストリングの集合は、ＮＡＮＤ型不揮発メモリのデータ一括消去の単位となる１ブロックを構成する。
【００１６】
さらに、セルストリングＣＳ２００の選択ゲートトランジスタＳＧ２０１の外側にはビット線プラグ３００が形成され、選択ゲートトランジスタＳＧ２０２の外側にはソース線プラグ３１０が形成されている。ビット線プラグ３００と、ソース線プラグ３１０は、後述する下部半導体層１００に形成されたセルストリングＣＳ１００と、上部半導体層２００に形成されたセルストリングＣＳ２００との共通のビット線プラグ、ソース線プラグとなっている。
【００１７】
次に、図２を参照して本実施例のＮＡＮＤ型不揮発メモリの断面構造について説明する。図２に示すように、本実施例のＮＡＮＤ型不揮発メモリは、下部半導体層１００と、この下部半導体層１００上に形成された層間絶縁膜１４０を介して下部半導体層１００上に形成された上部半導体層２００を備える。下部半導体層１００及び上部半導体層２００が、図１に示した素子形成領域１０と対応する。下部半導体層１００は、Ｐ型シリコン基板から構成される。上部半導体層２００は、単結晶のＰ型シリコン層から構成される。上部半導体層２００の形成方法については後述する。本実施例では、下部半導体層１００と、上部半導体層２００とから構成される２段構成のＮＡＮＤ型不揮発メモリについて説明するが、３段以上の構成のＮＡＮＤ型不揮発メモリについても同様の構成により、同様の効果が得られる。
【００１８】
下部半導体層１００上には、複数のメモリセルＭ１００−Ｍ１１６が形成されている。
【００１９】
各々のメモリセルは、周知のように、下部半導体層１００上にゲート絶縁膜１２１を介して形成された浮遊ゲート電極１２２と、浮遊ゲート電極１２２上にゲート間絶縁膜１２３を介して形成された制御ゲート電極１２４と、制御ゲート電極１２４上に形成されたシリサイド層１２５とを備えた積層構造をなし、下部半導体層１００内のゲート絶縁膜１２１の両側部にＮ型拡散層１１０とを備える。さらに、積層構造体の側壁には側壁絶縁膜１２６が形成されている。なお、ゲート絶縁膜１２１の下の下部半導体層１００はメモリセルのチャネルとなる。
【００２０】
さらに、複数のメモリセルＭ１００−Ｍ１１６の両端に配置された選択ゲートトランジスタＳＧ１０１、ＳＧ１０２は、前述のメモリセルと同様に積層構造をなすが、メモリセルの浮遊ゲート電極１２２に相当するゲート電極１２２ｓと、メモリセルの制御ゲート電極１２４に相当するゲート電極１２４ｓがゲート間絶縁膜に形成された開口部で接続された構成となっている。
【００２１】
下部半導体層１００上に形成された複数のメモリセルＭ１００−Ｍ１１６は、隣り合うメモリセルとＮ型拡散層１１０を共有する。これにより、下部半導体層１００上に形成された複数のメモリセルＭ１００−Ｍ１１６は、互いに直列に接続される。さらに、互いに直列に接続されたメモリセルＭ１００−Ｍ１１６の一端には選択ゲートトランジスタＳＧ１０１が配置され、他端には選択ゲートトランジスタＳＧ１０２が配置されている。複数のメモリセルＭ１００−Ｍ１１６と、その両端に配置された選択ゲートトランジスタＳＧ１０１、ＳＧ１０２がセルストリングＣＳ１００を構成する。セルストリングは、ＮＡＮＤ型不揮発メモリの基本単位となる。通常、セルストリングに含まれるメモリセルの数は、１６Ｎ個（Ｎは自然数）となる。本実施例では、下部半導体層１００上に形成されたセルストリングＣＳ１００に含まれるメモリセルＭ１００−Ｍ１１６の数は、上部半導体層２００上に形成されたセルストリングに含まれるメモリセルＭ２００−Ｍ２１６の数と一致するように形成される。このため、本実施例では、後述する理由により、下部半導体層１００上に形成されたセルストリングに含まれるメモリセルの数は、１６Ｎ＋１個となる。本実施例では、説明の便宜上、セルストリングに含まれるメモリセルの数が１７個の場合（Ｎ＝１の場合）について説明している。
【００２２】
下部半導体層１００上に形成されたメモリセルＭ１００−Ｍ１１６及び選択ゲートトランジスタＳＧ１０１、ＳＧ１０２は、層間絶縁膜１４０により覆われている。層間絶縁膜１４０は、セルストリングＣＳ２００の選択ゲートトランジスタＳＧ１０１の外側に開口部１５０を有し、選択ゲートトランジスタＳＧ１０２の外側に開口部１６０を有する。開口部１５０内にビット線プラグ３００が形成され、開口部１５０の底部から露出された半導体層１００に形成された選択ゲートトランジスタＳＧ１０１のＮ型拡散層１１０とコンタクトする。同様に、開口部１６０内にソース線プラグ３１０が形成され、開口部１６０の底部から露出された半導体層１００に形成された選択ゲートトランジスタＳＧ１０２のＮ型拡散層１１０とコンタクトする。さらに、層間絶縁膜１４０上には、上部半導体層２００が形成されている。
【００２３】
上部半導体層２００には、後述する理由により、上部半導体層２００の開口部１５０と開口部１６０の中央に結晶欠陥５０ａが形成されている。上部半導体層２００上には、複数のメモリセルＭ２００−Ｍ２１６が形成されている。メモリセルＭ２００−Ｍ２１６は、下部半導体層１００上に形成されたメモリセルＭ１００−Ｍ１１６と同様の構造である。また、選択ゲートトランジスタＳＧ２０１、ＳＧ２０２は、下部半導体層１００上に形成された選択ゲートトランジスタＳＧ１０１、ＳＧ１０２と同様の構造である。上部半導体層２００上に形成された複数のメモリセルＭ２００−Ｍ２１６は、隣り合うメモリセルとＮ型拡散層１１０を共有する。これにより、上部半導体層２００上に形成された複数のメモリセルＭ２００−Ｍ２１６は、互いに直列に接続される。さらに、互いに直列に接続されたメモリセルＭ２００−Ｍ２１６の一端には選択ゲートトランジスタＳＧ２０１が配置され、他端には選択ゲートトランジスタＳＧ２０２が配置されている。複数のメモリセルＭ２００−Ｍ２１６と、その両端に配置された選択ゲートトランジスタＳＧ２０１、ＳＧ２０２がセルストリングＣＳ２００を構成する。
【００２４】
上部半導体層２００に形成されたメモリセルＭ２００−Ｍ２１６が、下部半導体層１００に形成されたメモリセルと異なる点は、上部半導体層２００上に形成された複数のメモリセルＭ２００−Ｍ２１６のうち、中央に配置されたメモリセルＭ２０８が、記憶素子としては用いられないダミーセルとして動作する点である。このため、上部半導体層２００上に形成されたセルストリングＣＳ２００は、１６個の通常のメモリセルとして動作するメモリセルと、１つのダミーセルとして動作するメモリセルを含む。ダミーセルとして動作するメモリセルＭ２０８は、他の通常のメモリセルと同様の構造であるが、通常のメモリセルの動作と異なる。ここで、通常のメモリセルの動作とは、浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルの閾値電圧を変化させ、１ビットデータ、又は多ビットデータを記憶させる動作を言う。これに対し、ダミーセルとして動作するメモリセルＭ２０８は、データ保持を目的とした動作を行わず、チャネルが、隣接するメモリセルから流れ込む電子を伝達する動作を行う。これは、例えば、メモリセルＭ２０８の制御ゲート電極に一定電圧印加することにより実現できる。ダミーセルとして動作するメモリセルが必要となる理由、及びダミーセルとして動作するメモリセルがセルストリングの中央に配置される理由については後述する。
【００２５】
上部半導体層２００に形成されたメモリセルＭ２００−Ｍ２１６及び選択ゲートトランジスタＳＧ２０１、ＳＧ２０２は、層間絶縁膜２４０により覆われている。層間絶縁膜２４０は、セルストリングＣＳ２００の選択ゲートトランジスタＳＧ２０１の外側に開口部２５０を有し、選択ゲートトランジスタＳＧ２０２の外側に開口部２６０を有する。開口部２５０は、開口部１５０の同軸上に、開口部２６０は開口部１６０の同軸上に形成されている。開口部２５０、２６０に、それぞれ上部半導体層２００に形成されたセルストリングＣＳ２００のビット線プラグ３００、ソース線プラグ３１０が形成される。下部半導体層１００上に形成されたセルストリングＣＳ１００と、上部半導体層２００上に形成されたセルストリングＣＳ２００は、ビット線プラグ３００及びソース線プラグ３１０を共有する。
【００２６】
次に、上部半導体層２００に形成されたセルストリングＣＳ２００にダミーセルとして動作するメモリセルＭ２０８が必要となる理由、及びダミーセルとして動作するメモリセルＭ２０８がセルストリングＣＳ２００の中央に配置される理由について説明する。この理由を説明するために、まず、図３から図７を参照して上部半導体層２００が形成される工程について説明する。
【００２７】
まず、図３に示すように、下部半導体層１００上に通常の製造方法により、複数のメモリセルＭ１００−Ｍ１１６、及び選択ゲートトランジスタＳＧ１０１、ＳＧ１０２を形成する。次いで、複数のメモリセルＭ１００−Ｍ１１６、及び選択ゲートトランジスタＳＧ１０１、ＳＧ１０２上にＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ  Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）等の酸化シリコン膜からなる層間絶縁膜１４０を堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により層間絶縁膜１４０を平坦化する。
【００２８】
次に、フォトリソグラフィ、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等により、層間絶縁膜１４０に開口部１５０、１６０を形成し、開口部１５０、１６０底部から単結晶のＰ型シリコン基板から構成される下部半導体層１００を露出させる。
【００２９】
次に、開口部１５０、１６０の底部から露出された単結晶のＰ型シリコン基板からなる下部半導体層１００を種結晶として、単結晶シリコンをエピタキシャル成長させる。エピタキシャル成長した単結晶シリコンは、開口部１５０、１６０を充填し、開口部１５０、１６０から層間絶縁膜１４０上に広がり、層間絶縁膜１４０上に単結晶シリコンからなる上部半導体層２００を形成する。このとき、開口部１５０、１６０のそれぞれから成長してきた単結晶シリコンが接合した合わせ目部分に結晶欠陥５０ａが形成される。これを上面から見た模式図が図４である。図４に示すように、上部半導体層２００上には、開口部１５０、開口部１６０からの距離が等しく、素子形成領域１０の延出方向と垂直な方向に形成される結晶欠陥５０ａと、隣接する開口１５０間及び隣接する開口１６０間からの距離が等しく、素子形成領域１０の延出方向と平行な方向に形成される結晶欠陥５０ｂが形成される。結晶欠陥５０ａは、開口部１５０と開口部１６０とからエピタキシャル成長した単結晶シリコンの合わせ目に形成される欠陥である。結晶欠陥５０ｂは、隣接する開口部１５０および隣接する開口部１６０からエピタキシャル成長した単結晶シリコンの合わせ目に形成される欠陥である。結晶欠陥５０ａは、開口部１５０と開口部１６０からエピタキシャル成長する単結晶シリコンの成長速度が等しい場合、上部半導体層２００の開口部１５０からの距離と開口部１６０からの距離が等しいセルストリングＣＳ２００の中央に形成される。
【００３０】
次いで、必要であればＣＭＰ法等により、上部半導体層２００の表面を平坦化する。なお、上部半導体層２００へのＰ型不純物の導入は、エピタキシャル成長時に行ってもよいし、エピタキシャル成長後にイオン注入により行ってもよい。
【００３１】
次に、上部半導体層２００上にリソグラフィ技術を用いて開口部１５０、１６０上に開口部を有するマスク（図示せず）を形成する。次いで、このマスクを用いて、イオン注入により開口部１５０、開口部１６０内に形成された単結晶シリコンにＮ型不純物を導入することにより、開口部１５０内にビット線プラグ３００を形成し、開口部１６０内にソース線プラグ３１０を形成する。なお、イオン注入は、ビット線プラグ３００、ソース線プラグ３１０の深さ方向にＮ型不純物を均一に導入するため、加速電圧を変更して複数回のイオン注入を行うことが好ましい。
【００３２】
次に、上部半導体層２００上に、絶縁膜６０、多結晶シリコン層６１、パット窒化膜６２を順次堆積させ、通常の素子分離形成工程を行う。このとき、結晶欠陥５０ｂによる影響を排除するために、結晶欠陥５０ｂが形成された部分に素子分離領域２０を形成することにより、結晶欠陥５０ｂによる影響を排除する。図５に、図４におけるＩＩ−ＩＩ’方向の断面図を示す。図５に示すように、上部半導体層２００が開口部１５０、開口部１６０を介して層間絶縁膜１４０上に形成され、また結晶欠陥５０ａがセルストリングＣＳ２００の中央部に対応する位置に形成される。
【００３３】
次に、図６に示すように、上部半導体層２００上に通常の工程により複数のメモリセルＭ２００−Ｍ２１６、及び選択ゲートトランジスタＳＧ２０１、ＳＧ２０２を形成する。後述するように、結晶欠陥５０ａ上に形成されるセルストリングＣＳ２００の中央のメモリセルＭ２０８は、ダミーセルとして動作するように形成される。次いで、複数のメモリセルＭ２００−Ｍ２１６、及び選択ゲートトランジスタＳＧ２０１、ＳＧ２０２上にＢＰＳＧやＴＥＯＳ等の酸化シリコン膜からなる層間絶縁膜２４０を堆積させ、ＣＭＰ等により層間絶縁膜２４０を平坦化する。
【００３４】
次に、フォトリソグラフィ、ＲＩＥ等により、層間絶縁膜２４０に開口部２５０、２６０を形成し、開口部２５０、２６０底部から下部半導体層２００を露出させる。次いで、開口部２５０、２６０内に不純物が添加されたシリコン単結晶、又はタングステン等を埋め込み、ＣＭＰにより絶縁膜２４０の表面を平坦化する。これにより、図２に示す本実施例のＮＡＮＤ型不揮発性メモリが形成される。
【００３５】
以上のような製造方法により形成されたＮＡＮＤ型不揮発性メモリでは、前述したように、上部半導体層２００に結晶欠陥５０ａが形成される。結晶欠陥５０ａは、電子の移動度の変動や、チャネルの空乏層の伸び方などに影響するため、この結晶欠陥５０ａ上にメモリセルを形成した場合、このメモリセルからは所望の特性が得られず、メモリセルの初期特性にばらつきが生じる。このため、結晶欠陥５０ａ上に形成されるメモリセルは通常のメモリセルとして動作させず、ダミーセルとして動作させる。これにより、メモリセルの初期特性のばらつきを低減することが可能となる。
【００３６】
また、前述のように、開口部１５０と開口部１６０からエピタキシャル成長する単結晶シリコンの成長速度が等しい場合、上部半導体層２００の開口部１５０と開口部１６０の中央に形成されるため、上部半導体層２００上に形成される複数のメモリセルのうち中央のメモリセルＭ２０８がダミーセルとして動作させる。
【００３７】
次に、図８、図９を参照して、セルストリングＣＳ２００が非選択セルストリングである場合のデータ書き込み動作時における、ダミーセルとして動作するメモリセルＭ２０８の動作について説明する。図８は、本実施例に係るセルストリングＣＳ２００の等価回路図である。図９は、本実施例に係るセルストリングＣＳ２００の書き込み、読み出し、消去電圧の条件を示した図表である。
【００３８】
セルストリングＣＳ２００が非選択セルストリングであるとき、データ書き込み動作時にメモリセルＭ２００−Ｍ２１６にデータが書き込まれないように、ビット線プラグ３００に電源電圧Ｖｃｃが印加される。データ書き込み動作時には、書き込み対象ワード線（例えば、ＷＬ２０１）に書き込み電圧Ｖｐｇｍが印加され、残りのワード線ＷＬ２００−ＷＬ２１６（ＷＬ２０１を除く）に転送電圧Ｖｐａｓｓが印加される。このとき、ダミーセルとして動作するメモリセルＭ２０８のワード線ＷＬ２０８には転送電圧Ｖｐａｓｓ（４Ｖ〜１２Ｖ程度）が印加される。さらに、選択ゲート線ＧＬ２０１には電源電圧Ｖｃｃが印加され、選択ゲート線ＧＬ２０２には接地電圧０Ｖが印加される。ワードラインＷＬ２００−ＷＬ２１６（ＷＬ２０８を除く）は、順に書き込み対象ワード線となることにより、転送電圧Ｖｐａｓｓと、書き込み電圧Ｖｐｇｍが印加されるが、ダミーセルとして動作するメモリセルＭ２０８のワードラインＷＬ２０８には、Ｖｐｇｍは印加されない。これにより、書き込み動作時には、ダミーセルとして動作するメモリセルＭ２０８は、データ保持を目的とした動作を行わず、チャネルが、隣接するメモリセルから流れ込む電子を伝達する動作を行う。
【００３９】
読み出し動作時には、ダミーセルとして動作するメモリセルＭ２０８のワード線ＷＬ２０８には、非選択ワードラインに印加される読み出し電圧Ｖｒｅａｄ（３〜７Ｖ程度）が印加される。これにより、読み出し動作時には、ダミーセルとして動作するメモリセルＭ２０８は、チャネルが、隣接するメモリセルから流れ込む電子を伝達する動作を行う。消去動作時には、ダミーセルとして動作するメモリセルＭ２０８のワード線ＷＬ２０８には、接地電圧０Ｖが印加される。
【００４０】
以上のように、発明の第１の実施例の特徴は、上部半導体層２００上に形成された複数のメモリセルＭ２００−Ｍ２１６のうち、結晶欠陥５０ａ上に位置する、中央に配置されたメモリセルＭ２０８が、ダミーセルとして動作する点である。これにより、上部半導体層２００上に形成される結晶欠陥５０ａ上に形成されたメモリセルを記憶素子としては用いられないダミーセルとして動作させるで、メモリセルの初期特性のばらつきを低減することが可能となる。
【００４１】
また、結晶欠陥５０ａ上に配置されたメモリセルＭ２０８をダミーセルとして動作させるため、メモリセルＭ２０８のチャネルが結晶欠陥上５０ａ上に配置することができる。従来は、結晶欠陥による影響を抑制するため、メモリセルのソース／ドレインが結晶欠陥上に配置されるように形成しなければならず、ソース／ドレインと結晶欠陥との高い位置合わせ精度が求められた。本実施例の場合、結晶欠陥５０ａ上に配置されるメモリセルＭ２０８はダミーセルとして動作するため、メモリセルＭ２０８のチャネル及びＮ型拡散層１１０が結晶欠陥上に配置されるように形成されればよい。このため、従来に比べ低い位置合わせ精度で十分である。
【００４２】
なお、本実施形態では、上部半導体層２００を形成する際、開口部１５０、開口部１６０から同じ成長速度でシリコン単結晶がエピタキシャル成長し、結晶欠陥５０ａが上部半導体層２００の開口部１５０と開口部１６０の中央に形成される場合について説明した。しかし、本発明は、このような場合に限定されるものではなく、開口部１５０、開口部１６０からエピタキシャル成長するシリコン単結晶の成長速度が異なり、設計の段階等において予め結晶欠陥が形成される位置が予想される場合には、この結晶欠陥上に形成されるメモリセルをダミーセルとして動作するように構成することも可能である。この場合、ダミーセルとして動作するメモリセルは、上部半導体層２００上に形成されたセルストリングＣＳ２００の中央のメモリセルＭ２０８とは限らない。
【実施例２】
【００４３】
図１０は、第２の実施例に係るＮＡＮＤ型不揮発メモリのビット線方向の断面図である。第２の実施例に係るＮＡＮＤ型不揮発メモリのメモリセルアレイ平面図は、第１の実施例に係るＮＡＮＤ型不揮発メモリと同様であるので省略する。また、第１の実施例と同様の構成については、同じ符号を付し、説明を省略する。
【００４４】
本発明の第２の実施例に係るＮＡＮＤ型不揮発メモリは、本発明の第１の実施例に係るＮＡＮＤ型不揮発メモリと同様に、上部半導体層２００上に形成されたセルストリングＣＳ２００の中央のメモリセルＭ２０８をダミーセルとして動作させる。これにより、実施例１と同様の効果が得られる。
【００４５】
本発明の第２の実施例に係るＮＡＮＤ型不揮発メモリが本発明の第１の実施例に係るＮＡＮＤ型不揮発メモリと異なる点は、下部半導体層１００上に形成されたセルストリングＣＳ１００の中央のメモリセルＭ１０８をダミーセルとして動作させている点である。下部半導体層１００の中央には、上部半導体層２００のように結晶欠陥は生じないが、下部半導体層１００に形成されるセルストリングＣＳ１００の中央のメモリセルＭ１０８をダミーセルとして動作させることにより、下記のような効果が得られる。
【００４６】
前述したように、セルストリングはＮＡＮＤ型不揮発メモリの基本単位となる。このため、外部回路によりＮＡＮＤ型不揮発メモリのメモリセルを駆動する際に、すべてのセルストリングが同じ構成となっていることが好ましい。すべてのセルストリングが同じ構成であることにより、すべてのセルストリングについて、デコーダなどの周辺回路等も同じ回路を使用することができる。
【００４７】
本発明の第１の実施例では、下部半導体層１００上に形成されたセルストリングＣＳ１００は、通常のメモリセルとして動作するメモリセルを１６Ｎ＋１個含むのに対して、上部半導体層２００上に形成されたセルストリングＣＳ２００は、通常のメモリセルとして動作するメモリセルを１６Ｎ個と、セルストリングＣＳ２００の中央にダミーセルとして動作するメモリセル１個を含む構成となっている。このように、下部半導体層１００上に形成されたセルストリングＣＳ１００と、上部半導体層２００上に形成されたセルストリングＣＳ２００との構成が異なることは、前述の理由により好ましくない。
【００４８】
そこで、本実施例では、下部半導体層１００上に形成されたセルストリングの中央のメモリセルをダミーセルとして動作させることにより、上部半導体層２００上と下部半導体層１００上に形成されたセルストリングＣＳ２００、ＣＳ１００の構成を同じにする。これにより、セルストリングＣＳ１００、ＣＳ２００について、周辺回路等を同じ回路とすることができる。
【００４９】
なお、上部半導体層２００を形成する際に開口部１５０、開口部１６０からエピタキシャル成長するシリコン単結晶の成長速度が異なり、結晶欠陥５０ａが上部半導体層２００の開口部１５０と開口部１６０の中央以外に形成される場合で、設計の段階等において予め結晶欠陥が形成される位置が予想される場合には、この結晶欠陥上に形成されるメモリセルをダミーセルとして動作するように構成することも可能である。この場合、上部半導体層２００上のダミーセルとして動作するメモリセルと対応する下部半導体層１００上のメモリセルをダミーセルとして動作させる。ここで、対応するとは、メモリストリング上で配置される場所が同じであることを意味する。例えば、上部半導体層２００上のセルストリングＣＳ２００のビット線プラグ３００から８番目のメモリセルＭ２０７をダミーセルとして動作させる場合、メモリセルＭ２０７に対応する下部半導体層１００上のメモリセルとは、下部半導体層１００上のセルストリングＣＳ１００のビット線プラグ３００から８番目のメモリセルＭ１０７である。
【実施例３】
【００５０】
図１１は、第３の実施例に係るＮＡＮＤ型不揮発メモリのメモリセルアレイ平面図である。図１２は、第３の実施例に係るＮＡＮＤ型不揮発メモリのビット線方向の断面図（図１１のＩＩＩ−ＩＩＩ’断面図）である。第１の実施例と同様の構成については同じ符号を付し、説明を省略する。本実施例では、後述するように、上部半導体層１００及び下部半導体層２００に形成されるセルストリングＳＣ１００、ＳＣ２００に含まれるメモリセルの数は、１９個である。このため、セルストリングＳＣ１００、ＳＣ２００の中央に配置されるメモリセルは、それぞれＭ１０９、Ｍ２０９である。
【００５１】
本発明の第３の実施例に係るＮＡＮＤ型不揮発メモリは、本発明の第１、２の実施例に係るＮＡＮＤ型不揮発メモリと同様に、上部半導体層２００上に形成されたセルストリングＳＣ２００の中央にダミーセルＭ１０９を配置する。これにより、実施例１と同様の効果が得られる。
【００５２】
また、下部半導体層１００に形成されたセルストリングＳＣ１００については、第１の実施例のようにすべて通常のメモリセルとして動作するメモリセルであってもよいし、第２の実施例のように中央のメモリセルＭ１０９がダミーセルとして動作するメモリセルであってもよい。本実施例では、Ｍ１０９がダミーセルである場合について説明する。
【００５３】
本発明の第３の実施例に係るＮＡＮＤ型不揮発メモリが本発明の第１の実施例及び第２の実施例に係るＮＡＮＤ型不揮発メモリと異なる点は、下部半導体層１００上に形成された複数のメモリセルＭ１００−Ｍ１１８のうち、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２と隣り合うメモリセル（Ｍ１００、Ｍ１１８）をダミーセルとして動作させる点である。同様に、上部半導体層２００上に形成された複数のメモリセルＭ２００−Ｍ２１８のうち、選択ゲートトランジスタＳＧ２０１、ＳＧ２０２と隣り合うメモリセル（Ｍ２００、Ｍ２１８）をダミーセルとして動作させる。なお、このように構成することにより、下部半導体層１００上に形成されたメモリセルは、通常のメモリセルとして動作するメモリセルが８Ｎ個と、ダミーセルとして動作するメモリセルが３個となり、合計８Ｎ＋３個となる。また、上部半導体層２００上に形成されたメモリセルは、通常のメモリセルとして動作するメモリセルが８Ｎ個と、ダミーセルとして動作するメモリセルが３個となり、合計８Ｎ＋３個となる。
【００５４】
公知のように、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１、ＳＧ２０２のエッジでＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）電流が流れ、隣接する非選択メモリセルで誤書き込みが生じる場合がある。本実施例では、Ｍ１００、Ｍ１１８及びＭ２００、Ｍ２１８をダミーセルとして動作させることにより、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１、ＳＧ２０２と、隣接する通常のメモリセルとして動作するメモリセルＭ１０１、Ｍ１１７、Ｍ２０１、Ｍ２１７との距離を離すことができ、選択ゲートトランジスタのエッジでＧＩＤＬ電流を抑制し、誤書き込みの問題を低減することができる。
【００５５】
なお、前述した各実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良されうると共に、本発明にはその等価物も含まれる。例えば、本発明の各実施例では、上段半導体層と下部半導体層から構成される２段構成のＮＡＮＤ型不揮発メモリについて説明したが、本発明は２段構成のＮＡＤ型不揮発性メモリに限られず、３段以上の構成のＮＡＤ型不揮発メモリであってもよい。この場合、２段目以上の各半導体層上に形成されるセルストリングの中央に配置されたメモリセルはダミーセルとして動作させることとする。
【００５６】
また、本実施形態では、上部半導体層２００を形成する際、開口部１５０、開口部１６０から同じ成長速度でシリコン単結晶がエピタキシャル成長し、結晶欠陥５０ａが上部半導体層２００の開口部１５０と開口部１６０の中央に形成される場合について説明した。しかし、本発明は、このような場合に限定されるものではなく、開口部１５０、開口部１６０からエピタキシャル成長するシリコン単結晶の成長速度が異なり、設計の段階等において予め結晶欠陥が形成される位置が予想される場合には、この結晶欠陥上に形成されるメモリセルをダミーセルとして動作するように構成する場合も含まれる。
【符号の説明】
【００５７】
１０  素子形成領域
２０  素子分離領域
５０ａ、５０ｂ  結晶欠陥
６０  絶縁膜
６１  多結晶シリコン層
６２  パット窒化膜
Ｍ１００−Ｍ１１６、Ｍ２００−Ｍ２１６、Ｍ１００−Ｍ１１８、Ｍ２００−Ｍ２１８  メモリセル
ＳＧ２０１、ＳＧ２０２  選択ゲートトランジスタ
ＷＬ２００−ＷＬ２１６  ワード線
ＧＬ２０１、ＧＬ２０２  選択ゲート線
ＣＳ１００、ＣＳ２００  セルストリング
１００  下部半導体層
２００  上部半導体層
１１０  Ｎ型拡散層
１２１  ゲート絶縁膜
１２２  浮遊ゲート電極
１２３  ゲート間絶縁膜
１２４  制御ゲート電極
１２５  シリサイド層
１２６  側壁絶縁膜
１２２ｓ、１２４ｓ  ゲート電極
１４０，２４０  層間絶縁膜
１５０、１６０、２５０、２６０  開口部
３００  ソース線
３１０  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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