(57)【要約】【課題】精度よく検出可能なアライメントマークを簡便に形成する。【解決手段】半導体基板の素子形成領域に素子分離絶縁膜を形成するとともに周辺領域に下地絶縁膜を形成し、ゲート材料膜を形成し、このゲート材料膜をエッチングしてゲートパターンを形成するとともに前記下地絶縁膜上のゲート材料膜を除去してアライメントマーク形成用領域を形成し、層間絶縁膜を形成し、この層間絶縁膜をエッチングしてコンタクトホールを形成するとともにアライメントマーク形成用領域にマークホールを形成し、コンタクトホールが充填されマークホールが充填されないように第１導電膜を形成し、コンタクトホール及びマークホールの外部の第１導電膜を除去してコンタクトプラグを形成し、このマークホールが充填されないように第２導電膜を形成し、このマークホール内に残した凹部による段差を利用してリソグラフィのアライメントを行う。【選択図】図１
2010206140.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子形成領域に素子分離絶縁膜を形成するとともに、前記素子形成領域外の周辺領域に下地絶縁膜を形成する工程と、
前記素子形成領域および前記周辺領域上にゲート材料膜を形成する工程と、
前記ゲート材料膜をエッチングして、前記素子形成領域ではゲートパターンを形成するとともに、前記周辺領域では前記下地絶縁膜上の前記ゲート材料膜を除去してアライメントマーク形成用領域を形成する工程と、
前記素子形成領域および前記アライメントマーク形成用領域上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記素子形成領域では前記層間絶縁膜を貫通するコンタクトホールを形成するとともに、前記アライメントマーク形成用領域では前記層間絶縁膜を貫通するマークホールを形成する工程と、
前記コンタクトホールが充填され、前記マークホールが充填されないように第１導電膜を形成する工程と、
前記コンタクトホールの外部および前記マークホールの外部の前記第１導電膜を除去して、該コンタクトホール内にはコンタクトプラグを形成し、該マークホール内には凹みを残す工程と、
前記マークホール内の凹みが充填されないように第２導電膜を形成し、該マークホール内に凹みを残す工程と、
前記第２導電膜形成後の前記マークホール内の凹みによる段差を利用してリソグラフィのアライメントを行い、前記第２導電膜をパターニングする工程を含む、半導体装置の製造方法。
【請求項２】
前記素子分離絶縁膜および前記下地絶縁膜の形成工程は、
前記半導体基板に、前記素子形成領域において第１の凹部を形成するとともに、前記周辺領域において第２の凹部を形成する工程と、
前記第１の凹部および前記第２の凹部が充填されるように絶縁膜を形成する工程と、
前記第１の凹部の外部および前記第２の凹部の外部の前記絶縁膜を除去して、前記第１の凹部内に前記絶縁膜を残して前記素子分離絶縁膜を形成するとともに、前記第２の凹部内に前記絶縁膜を残して前記下地絶縁膜を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子分離絶縁膜および前記下地絶縁膜の形成工程は、
前記半導体基板に、前記素子形成領域において第１の凹部を形成するとともに、前記周辺領域において前記マークホールの底側開口内に半導体基板表面部が残るように当該半導体基板表面部を囲む第２の凹部を形成する工程と
前記第１の凹部及び前記第２の凹部が充填されるように絶縁膜を形成する工程と、
前記第１の凹部の外部および前記第２の凹部の外部の前記絶縁膜を化学的機械的研磨を行って除去して、前記第１の凹部内に前記絶縁膜を残して前記素子分離絶縁膜を形成するとともに、前記第２の凹部内に前記絶縁膜を残して前記下地絶縁膜を形成する工程を含み、
前記マークホールは、該マークホールの底側開口内に前記半導体表面部が配置されるように形成する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２導電膜を形成する前に、前記コンタクトホールの底の半導体基板表面部及び前記マークホールの底の前記半導体基板表面部を同時にエッチングする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート材料膜は多結晶シリコン膜を含む、請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板はシリコン基板であり、
前記素子分離絶縁膜および前記下地絶縁膜は酸化シリコンで形成され、
前記ゲート材料膜は少なくとも最下層側に多結晶シリコン膜を含む、請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記マークホールは、前記コンタクトホールの最大開口幅より大きい最小開口幅を有する請求項１から６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
複数の前記マークホールで一つのアライメントマークが構成される、請求項１から７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記マークホールは、その平面形状が矩形であり、長辺が互いに平行に配列される、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造プロセスのリソグラフィ工程においては、マスクパターンをウエハ上に転写する際、ウエハ上のアライメントマークを光学的に読み取り、このウエハ上のアライメントマークに対してマスク上のアライメントマークを位置合わせすることが行われる。
【０００３】
ウエハ上のアライメントマークの形成方法として、特開平１１−７４１７４号公報（特許文献１）には、その公報の図１及び図２を用いて説明される次の方法が記載されている。まず、素子が設けられた半導体基板上に層間絶縁膜を形成し、この層間絶縁膜に、コンタクトホールを形成すると同時に、このコンタクトホールより幅が狭く且つ浅い溝を形成する。次に、コンタクトホール内にバリアメタル膜を形成すると同時に、その溝内に中空部が残るようにその溝の開口を塞ぐ。次に、プラグ材料を成膜してコンタクトホールを充填する。次に、化学的機械的研磨（ＣＭＰ）を行って、コンタクトホール外部のプラグ材料およびバリアメタルを除去しコンタクトプラグを形成すると同時に、前記の溝の開口部を露出させる。次に、配線材料を全面に堆積した後、フォトレジストを塗布する。次に、前記溝の開口部上のフォトレジスト表面に生じる窪みをアライメントマークとして用い、配線形成用のフォトマスクのアライメントを行いパターニングする。このパターニングされたフォトレジストをマスクに配線を形成する。この方法によれば、微細なアライメントマーク用の溝を層間絶縁膜に高精度に形成できると記載されている。
【０００４】
また、特許文献１には、従来技術として、この公報の図３及び図４を用いて説明される次の方法が記載されている。まず、素子および素子分離絶縁膜が設けられた半導体基板上に層間絶縁膜を形成し、この層間絶縁膜に、コンタクトホールを形成すると同時に、基板へは達しないが素子分離絶縁膜に達し且つコンタクトホールより深いアライメント溝を形成する。次に、バリアメタル膜とタングステン膜を順次形成し、コンタクトホールとアライメント溝を充填する。このとき、アライメント溝がコンタクトホールの開孔部に比べて広い溝であるため、アライメント溝上のタングステン膜には段差が形成される。次に、タングステン膜をエッチバックして、コンタクトホールホール外部のタングステン膜及びバリアメタル膜を除去してコンタクトプラグを形成する。このとき、アライメント溝内のタングステン膜及びバリアメタル膜も残るが、この段差に応じて、溝内の膜の上部が除去され、アライメント溝の開口部に段差が形成される。次に、配線金属膜を形成し、パターニングする。その際、配線金属膜には、前記段差の影響で配線金属膜に窪みが形成され、この窪みを利用してフォトリソグラフィ工程のアライメントが行われる。
【０００５】
ウエハ上のアライメントマークの他の形成方法として、特開２００８−４１９９４号公報（特許文献２）には、その公報の図２〜図５を用いて説明される次の方法が記載されている。まず、素子分離絶縁膜が設けられた半導体基板上にゲート絶縁膜および複数の導電膜からなるゲート積層膜を形成する。次に、このゲート積層膜をゲート形状にパターニングすると同時に、後にアライメントマークを形成するアライメントマーク形成用領域のゲート積層膜を選択的に除去し、素子分離絶縁膜が露出する凹部を形成する。素子形成に必要な工程を経た後、この凹部内にアライメントマーク（凸部）を形成する。次に、この凹部を充填するように層間絶縁膜を形成する。この層間絶縁膜に、ビアホールを形成すると同時に、前記アライメントマーク形成用領域（前記凹部に相当）の層間絶縁膜を除去し、さらにアライメントマーク（凸部）の周囲の素子分離絶縁膜を除去もしくは薄膜化し、凹部を形成する。結果、この凹部内には、凸部高さ（段差）が大きくなったアライメントマーク（凸部）が形成される。次に、前記ビアホールを充填するように導電膜を形成する（その際、前記凹部は導電膜により充填されない）。続いて、化学的機械的研磨（ＣＭＰ）を行ってビアホール外部の導電膜を除去してプラグを形成する（その際、前記凹部内に導電膜が残存する）。次に、配線用の導電膜を形成し、フォトリソグラフィ技術及びドライエッチング技術を用いてパターニングし、配線を形成する。その際、この凹部内のアライメントマークを用いてフォトリソグラフィ工程のアライメントを行う。この方法により形成されたアライメントマークは、アライメントマーク上面（凸部上面）と層間絶縁膜上面までの距離が十分にとれているのでＣＭＰ処理の影響を受けず、しかも、このアライメントマーク上面とその周囲（凹部の底面）との段差が十分に確保されているため、アライメントマークの検出を精度よく確実に行うことができると記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−７４１７４号公報
【特許文献２】特開２００８−４１９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の製造方法においては、精度よく検出可能なアライメントマークを簡便に形成することが求められている。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板の素子形成領域に素子分離絶縁膜を形成するとともに、前記素子形成領域外の周辺領域に下地絶縁膜を形成する工程と、
前記素子形成領域および前記周辺領域上にゲート材料膜を形成する工程と、
前記ゲート材料膜をエッチングして、前記素子形成領域ではゲートパターンを形成するとともに、前記周辺領域では前記下地絶縁膜上の前記ゲート材料膜を除去してアライメントマーク形成用領域を形成する工程と、
前記素子形成領域および前記アライメントマーク形成用領域上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記素子形成領域では前記層間絶縁膜を貫通するコンタクトホールを形成するとともに、前記アライメントマーク形成用領域では前記層間絶縁膜を貫通するマークホールを形成する工程と、
前記コンタクトホールが充填され、前記マークホールが充填されないように第１導電膜を形成する工程と、
前記コンタクトホールの外部および前記マークホールの外部の前記第１導電膜を除去して、該コンタクトホール内にはコンタクトプラグを形成し、該マークホール内には凹みを残す工程と、
前記マークホール内の凹みが充填されないように第２導電膜を形成し、該マークホール内に凹みを残す工程と、
前記第２導電膜形成後の前記マークホール内の凹みによる段差を利用してリソグラフィのアライメントを行い、前記第２導電膜をパターニングする工程を含む、半導体装置の製造方法が提供される。
【０００９】
本発明の他の態様によれば、前記素子分離絶縁膜および前記下地絶縁膜の形成工程は、
前記半導体基板に、前記素子形成領域において第１の凹部を形成するとともに、前記周辺領域において前記マークホールの底側開口内に半導体基板表面部が残るように当該半導体基板表面部を囲む第２の凹部を形成する工程と
前記第１の凹部及び前記第２の凹部が充填されるように絶縁膜を形成する工程と、
前記第１の凹部の外部および前記第２の凹部の外部の前記絶縁膜を化学的機械的研磨を行って除去して、前記第１の凹部内に前記絶縁膜を残して前記素子分離絶縁膜を形成するとともに、前記第２の凹部内に前記絶縁膜を残して前記下地絶縁膜を形成する工程を含み、
前記マークホールは、該マークホールの底側開口内に前記半導体表面部が配置されるように形成する、上記の半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、精度よく検出可能なアライメントマークを簡便に形成でき、高い精度でアライメントが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態によるアライメントマークの説明図。
【図２】本発明の第２の実施形態によるアライメントマークの説明図。
【図３】本発明の第１の実施形態によるアライメントマークの形成方法の説明図。
【図４】関連技術によるアライメントマークの部分断面図。
【図５】他の関連技術によるアライメントマークの部分断面図。
【発明を実施するための形態】
【００１２】
本発明の好適な実施形態について図面を用いて説明する。
【００１３】
図１は、本発明の第１の実施形態によるアライメントマークの説明図であり、図１（ａ）は、アライメントマークを構成するマークホールのレイアウトを示し、図１（ｂ）は、一つのマークホールを示す部分断面図（図１（ａ）のｂ−ｂ線断面）である。図中の符号１００はアライメントマーク、符号１０１はシリコン基板、符号１０２ａは下地絶縁膜、符号１１１はゲート酸化膜、符号１１２はＤＯＰＯＳ（Ｄｏｐｅｄ  ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜、符号１１３はタングステン（Ｗ）膜、符号１１４はゲートマスク窒化膜、符号１１６はサイドウォール窒化膜、符号１２２ａはマークホール、符号１２３はＤＯＰＯＳ膜を示す。
【００１４】
図１（ａ）に示すように、本実施形態によるアライメントマーク１００は、同じ形状の複数のマークホール１２２ａにより構成されている。各マークホールは、開口形状（平面形状）が矩形であり、開口形状の長辺が互いに平行になるように等間隔で配置され、長手方向の両端が位置合わせされている。アライメントマークは一つのマークホールで構成されていてもよいが、複数で構成されることよって、より高いアライメント精度を得ることができる。
【００１５】
アライメントマーク１００を構成するマークホール１２２ａは、図１（ｂ）に示すように、素子形成領域外の周辺領域の層間絶縁膜１２１に設けられ、同一のアライメントマークを構成するマークホール１２２ａは互いに同じ深さを有している。
【００１６】
また、マークホール１２２ａは、図１（ｂ）に示すように、ＤＯＰＯＳ膜１１２、Ｗ膜１１３及びゲートマスク窒化膜１１４からなるゲート積層膜（ゲート材料膜）が除去された領域（アライメントマーク形成用領域）に形成されている。
【００１７】
このような本実施形態の構造に対する比較例として、図４に、マークホールがゲート積層膜上に形成されている構造を示す。この比較例と本実施形態とを対比すると、本実施形態によるマークホールは、ゲート積層膜が存在しない分だけ深く形成できることがわかる。マークホールが深いほど、マークホール内に形成される凹部の底部と凹部開口周縁部との段差が大きくなり、アライメント時のマーク周縁のコントラストが向上し、より高いアライメント精度を得ることができる。
【００１８】
また、本実施形態では、周辺領域においてマークホールを形成する領域にはシリコン基板１０１に下地絶縁膜１０２ａが設けられ、この下地絶縁膜１０２ａ上のゲート積層膜（１１２、１１３、１１４）が除去される。前記の通り、このゲート積層膜が除去された領域（アライメントマーク形成用領域）内の層間絶縁膜にマークホールが形成される。このアライメントマーク形成用領域は、基板平面における下地絶縁膜１０２ａの周縁を境界とする領域に対応するゲート積層膜の部分または該領域内のゲート積層膜の部分が除去された領域であることが望ましい。
【００１９】
このような本実施形態の構造に対する比較例として、図５に、周辺領域においてゲート積層膜（１１２、１１３、１１４）を除去した領域に下地絶縁膜１０２ａが設けられていない構造を示す。エッチングによりゲート積層膜を加工する際、素子形成領域、例えばメモリセル部の加工寸法は０．１μｍ以下であるのに対し、アライメントマーク部の加工寸法は数十μｍから数百μｍであり、メモリセル部に比べてアライメントマーク部はエッチング面積が非常に大きい。そのため、メモリセル部に比べてアライメントマーク部のエッチングレートが速く、ストッパーとなるゲート酸化膜１１１を少なくとも部分的に突き抜けて、シリコン基板までエッチングされ、基板ダメージ１１９が生じてしまう場合がある。その場合、基板ダメージ１１９に起因してマーク形状が悪化する。この形状が悪化したマークを用いてアライメントを行うと、マークの検出が困難であったり、アライメント精度が低下したりする問題が生じる。これに対して、本実施形態では、ゲート積層膜（１１２、１１３、１１４）の形成前に周辺領域内のシリコン基板１０１に下地絶縁膜１０２ａを形成しておき、この下地絶縁膜１０２ａ上のゲート積層膜をエッチングする。これにより、十分に厚い下地絶縁縁膜１０２ａにてエッチングを停止することができる。結果、マークホール１２２ａの深さが均一になるとともに、シリコン基板１０１へのダメージを抑えることができる。よって、良好な形状のアライメントマークを形成でき、高いアライメント精度を得ることができる。
【００２０】
周辺領域の下地絶縁膜１０２ａはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて、素子分離領域（素子分離絶縁膜）と同時に形成することができる。例えば、次のようにして形成することができる。
【００２１】
シリコン基板に、素子分離領域に対応する第１の凹部を形成するとともに、周辺領域には第２の凹部を形成し、第１の凹部および第２の凹部が充填されるように絶縁膜を形成し、第１の凹部の外部および第２の凹部の外部の前記絶縁膜を除去して、第１の凹部内に前記絶縁膜を残して前記素子分離領域を形成するとともに、第２の凹部内に前記絶縁膜を残して前記下地絶縁膜を形成する。第１の凹部の外部および第２の凹部の外部の絶縁膜の除去は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、あるいはエッチバックとＣＭＰを組み合わせて行うことができる。
【００２２】
下地絶縁膜１０２ａは、周辺領域において少なくとも、ゲート積層膜（１１２、１１３、１１４）の除去領域と対応（一致）する領域に形成することが好ましい。すなわち、ゲート積層膜は、下地絶縁領域１０２ａ上の部分または全部を除去することが好ましい。
【００２３】
前述のように、周辺領域の下地絶縁膜１０２ａは、素子分離領域（素子分離絶縁膜）と同時に形成でき、また、周辺領域におけるゲート積層膜の除去は、素子形成領域におけるゲート積層膜のパターニングのためのエッチングによって、そのパターニングと同時に行うことができる。さらに、マークホールは、素子形成領域のコンタクトホールと同時に形成することができる。このように、本実施形態によれば、新たな工程の追加や、既存の工程のエッチング条件等の処理条件の変更、膜厚変更等の設計変更を行うことなく、精度よく検出可能なアライメントマークを簡便に形成することが可能である。
【００２４】
次に本発明の第２の実施形態を説明する。
【００２５】
第１の実施形態による図１に示す構造では、マークホール１２２ａは、当該マークホールの底側開口の全体が下地絶縁膜１０２ａ上にあるように形成されている。これに対して、第２の実施形態では、図２に示すように、マークホール１２２ａの底側開口の領域内に、下地絶縁膜１０２ａを形成しないで残したシリコン部分（孤立シリコン部）１０１ａが配置されている。すなわち、マークホール１２２ａの底側開口の周縁が下地絶縁膜１０２ａ上にあり、当該周縁の内側（好ましくは少なくとも中央部）に孤立シリコン部１０１ａが配置されている。
【００２６】
これにより、ＳＴＩ技術による下地絶縁膜１０２ａの形成において、余剰の絶縁膜をＣＭＰにて除去する際に発生し得るディッシングを抑制することができる。結果、複数のマークホール１２２ａを比較的広い領域にわたって形成する場合であっても、マークホールの深さを均一にでき、マーク検出時のコントラストが一定となる（色ムラが低減される）ため、より高い精度でアライメントを行うことが可能になる。
【００２７】
マークホールの底の孤立シリコン部１０１ａの表面には、エッチングダメージが生じるが、コンタクトホールの底のＳｉエッチングを行う際にマークホール底のシリコン表面もエッチングすることができ、これにより、アライメントにおいて無視できる程度にエッチングダメージを緩和することができる。
【００２８】
以下、図面を参照して、上記の実施形態をより具体的に説明する。
【００２９】
［実施例１］
本実施例におけるアライメントマークは、図１（ａ）に示すように、９固のマークホール１２２ａを含み、これらの開口部がラインアンドスペース上に配置されてスリット状パターンが形成されている。このパターンにおいて、Ｐｘ＝６μｍ、Ｐｙ＝７０μｍ、Ｐｓ＝１２μｍに設定できる。Ｐｘはマークホール１２２ａの開口幅（短手方向の長さ：図中の横方向の長さ）、Ｐｙはマークホール１２２ａの長手方向の長さ（図中の縦方向の長さ）、ＰｓはＰｘを含むマークホール１２２ａの配列間隔を示す。
【００３０】
図１（ｂ）に示すように、ＤＯＰＯＳ膜１１２、Ｗ膜１１４及びゲートマスク窒化膜１１４からなるゲート積層膜を除去した領域（アライメントマーク形成用領域）は、下地絶縁領域（下地絶縁膜）１０２ａに対応している。図１（ａ）に示される下地絶縁領域１０２ａ（アライメントマーク形成用領域）は、Ａｘ＝１３２μｍ、Ａｙ＝７５μｍに設定できる。Ａｘは下地絶縁領域（ゲート積層膜除去領域）の長手方向（図中の横方向）の長さ、Ａｙは短手方向（図中の縦方向）の長さを示す。
【００３１】
図１（ａ）に示されるように、マークホール１２２ａは、ゲート積層膜（１１２、１１３、１１４）が除去された領域内の層間絶縁膜１２１に設けられている。このマークホール１２２ａ内には、当該ホールが充填されないようにコンタクトプラグ材料と同じ材料からなる導電膜（ＤＯＰＯＳ膜）１２３が形成されている。
【００３２】
このマークホール１２２ａ内を充填しないように配線用導電膜が形成され、このマークホール内に残った凹みによる段差（凹み底部と凹み開口周縁部との段差）を利用してリソグラフィのアライメントを行うことができる。
【００３３】
以下、図３を用いて、上記アライメントマークの形成方法を説明する。
【００３４】
なお、図３では、工程順に、素子形成領域のメモリセル部と、周辺領域のアライメントマーク部（図１（ｂ）に対応）とを一組として、形成される構造の断面を示している。
【００３５】
まず、図３（ａ）に示すように、ＳＴＩ技術により、メモリセル部の素子分離領域（素子分離絶縁膜）１０２ｂと、アライメントマーク部の下地絶縁領域（下地絶縁膜）１０２ａを形成する。素子分離領域と下地絶縁領域は次のようにして形成することができる。リソグラフィ技術とエッチング技術を用いて、シリコン基板１０１の所定の領域に素子分離領域に対応する凹部と下地絶縁領域に対応する凹部を形成する。次いで、これらの凹部を充填するようにＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜を堆積する。その後、ＣＭＰを行って、これら凹部の外部の余分な酸化シリコン膜を除去して、凹部に充填された絶縁膜からなる絶縁領域（素子分離領域１０２ｂおよび下地絶縁領域１０２ａ）を得ることができる。
【００３６】
次に、図３（ｂ）に示すように、熱酸化法を用いてシリコン基板１０１表面にゲート酸化膜１１１を形成した後に、ＣＶＤ法によりをＤＯＰＯＳ膜１１２、スパッタ法によりＷ膜１１３を形成する。次いで、ＣＶＤ法を用いてゲートマスク窒化シリコン膜１１４及びゲートマスク酸化シリコン膜１１５を形成する。結果、ＤＯＰＯＳ膜１１２、Ｗ膜１１３、ゲートマスク窒化シリコン膜１１４およびゲートマスク酸化シリコン膜１１５からなるゲート積層膜が得られる。ゲートマスク窒化シリコン膜１１４及びゲートマスク酸化シリコン膜１１５は、ゲートパターンの形成においてハードマスクに利用される。また、ゲートマスク窒化シリコン膜１１４は、ゲート間に形成するコンタクトホールのＳＡＣ（ｓｅｌｆ−ａｌｉｇｎ  ｃｏｎｔａｃｔ）形成にも利用される。
【００３７】
次に、図３（ｃ）に示すように、リソグラフィ技術およびドライエッチング技術を用いてゲート積層膜を加工する。素子形成領域のメモリセル部では所定のゲートパターンを形成し、周辺領域のアライメントマーク部では下地絶縁領域に対応する部分を除去する。次いで、ＣＶＤ法により窒化シリコン膜を形成し、続いてエッチバックを行って、サイドウォール窒化シリコン膜１１６を形成する。これまでの処理で、ゲートマスク酸化膜１１５は除去されてなくなる。
【００３８】
次に、図３（ｄ）に示すように、ＣＶＤ法により酸化シリコンからなる層間絶縁膜１２１を形成し、続いてＣＭＰを行って層間絶縁膜の平坦化を行う。
【００３９】
次に、図３（ｅ）に示す構造を次にようにして形成する。リソグラフィ技術およびドライエッチング技術を用いて、メモリセル部には内径７０ｎｍのコンタクトホール１２２ｂ、アライメントマーク部には図１（ａ）に示すレイアウトでマークホール１２２ａを同時に形成する（Ｐｘ＝６μｍ、Ｐｙ＝７０μｍ、Ｐｓ＝１２μｍ、Ａｘ＝１３２μｍ、Ａｙ＝７５μｍ）。
【００４０】
その後、コンタクトホール１２２ｂが充填され、マークホール１２２ａが充填されないように、ＣＶＤ法により２００ｎｍ厚のＤＯＰＯＳ膜１２３を形成する。この後、ＣＭＰを行ってコンタクトホール１２２ｂ及びマークホール１２２ａの外部の余分なＤＯＰＯＳ膜を除去する。結果、コンタクトホール１２２ｂ内のＤＯＰＯＳ膜からなるコンタクトプラグが得られるとともに、マークホール１２２ａ内には凹部が残り、所望のアライメントマーク部の構造が得られる。
【００４１】
コンタクトホール１２２ｂが充填されマークホール１２２ａが充填されないように成膜するには、マークホール１２２ａを、コンタクトホール１２２ｂの最大開口幅より十分に大きい最小開口幅を有するように形成し、成膜時の膜厚をコンタクトホール１２２ｂが充填されるに十分な膜厚に設定することができる。その際、マークホールの最小開口幅（例えば矩形の場合は短辺の長さ、円形の場合は直径）は、コンタクトホールの最大開口幅（例えば矩形の場合は長辺の長さ、円形の場合は直径）の１０倍以上に設定でき、好ましくは２０倍以上に設定でき、より好ましくは３０倍以上に設定でき、特に５０倍以上に設定することができる。特に、コンタクトホールの最大開口幅が１００ｎｍ以下の場合が好適である。マークホールの最小開口幅は、コンタクトホールの最大開口幅より大きい程よいが、アライメントマークの占有面積等を考慮して適宜設定することができる。
【００４２】
その後、マークホール１２２ａが充填されないように（すなわちマークホール１２２ａ内の凹部が充填されないように）、配線用導電膜を形成してマークホール１２２ａ内に凹部を残す。リソグラフィにおいては、この最終的に残した凹部の底部と当該凹部の開口部周縁との段差に起因するコントラストを利用してアライメントを行うことができる。このようにしてアライメントを行った後に配線用導電膜をパターニングする。
【００４３】
［実施例２］
本実施例は、図２に示すように、周辺領域におけるゲート積層膜を除去した領域において、マークホール１２２ａの底側開口の領域内に孤立シリコン部１０１ａが配置されている以外は、前述の実施例１と同様にしてメモリセル部とアライメントマーク部の構造を形成することができる。
【００４４】
図２（ｃ）は、図２（ａ）の点線ｃで囲まれる部分を拡大して示している。マークホール１２２ａの底側開口の周縁と、この底側開口内の孤立シリコン部１０１ａとの位置関係は、図２（ｃ）に示されるように、Ｃｘ＝Ｃｙ＝１μｍとすることができる。このように、マークホール１２２ａの底側開口の周縁（輪郭線）と孤立シリコン部１０１ａの周縁（輪郭線）との間にマージンを設けることで、プロセスのバラツキが多少あっても、孤立シリコン部１０１ａは、マークホール１２２ａの底側開口内にとどめることが可能になる。
【符号の説明】
【００４５】
１００  アライメントマーク
１０１  シリコン基板
１０１ａ  孤立シリコン部
１０２ａ  下地絶縁膜（下地絶縁領域）
１０２ｂ  素子分離絶縁膜（素子分離領域）
１１１  ゲート酸化膜
１１２  ＤＯＰＯＳ膜
１１３  Ｗ膜
１１４  ゲートマスク窒化膜
１１５  ゲートマスク酸化膜
１１６  サイドウォール窒化膜
１１９  基板ダメージ
１２１  層間絶縁膜
１２２ａ  マークホール
１２２ｂ  コンタクトホール
１２３  ＤＯＰＯＳ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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