(57)【要約】【課題】  高移動度及び閾値電圧のばらつきの少ない大粒径多結晶半導体を用いた薄膜半導体装置を提供すること。【解決手段】  絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域内の面方位であることを特徴とする。【選択図】    図１５
2010056502.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域内の面方位であることを特徴とする薄膜半導体装置。
【請求項２】
絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、｛１００｝、｛３１０｝、又は｛３１１｝であることを特徴とする薄膜半導体装置。
【請求項３】
前記薄膜半導体素子は、ＰＭＯＳ型であることを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記薄膜半導体素子は、ＮＭＯＳ型であることを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項５】
ＰＭＯＳ型薄膜半導体素子とＮＭＯＳ型薄膜半導体素子とを具備することを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項６】
絶縁基板上に成膜された多結晶半導体薄膜に形成されたＮＭＯＳ型の薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、｛１１１｝又は｛２１１｝であることを特徴とする薄膜半導体装置。
【請求項７】
前記チャネル領域に存在する多結晶半導体の結晶粒は、１個の結晶粒もしくは、１〜３個の結晶粒からなることを特徴とする請求項１〜６のいずれかに記載の薄膜半導体装置。
【請求項８】
前記チャネル領域に存在する多結晶半導体の結晶粒は、１個の結晶核もしくは、１〜３個の結晶核から結晶成長したことを特徴とする請求項１〜６のいずれかに記載の薄膜半導体装置。
【請求項９】
前記チャネル領域に存在する多結晶半導体の結晶粒は、双晶粒界を含むことを特徴とする請求項１〜８のいずれかに記載の薄膜半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置に係り、特に、トランジスタ特性を向上させ、そのばらつきを低減した薄膜半導体装置に関する。
【背景技術】
【０００２】
これまでバルク単結晶シリコンを用いた半導体装置については、非特許文献1に示ように、単結晶シリコンの結晶方位と移動度の関係が詳細に調べられてきた。例えば、ＰＭＯＳ型半導体装置においては、単結晶シリコンの面方位（シリコン基板表面に垂直な方向の結晶方位）が｛１１０｝＞｛１１１｝＞｛１００｝の順に移動度が高くなることが知られている（例えば、非特許文献１参照）。これら各面方位における単結晶シリコンの移動度の大きさは、電流の流れる方向にもよるが、それぞれ約２２０〜１５０ｃｍ２/Ｖｓ、１３０ｃｍ２/Ｖｓ、１００ｃｍ２/Ｖｓであり、その比率は約１．５〜２．２：１．３：１である。
【０００３】
また、ＮＭＯＳ型半導体装置においては、単結晶シリコンの面方位が｛１００｝＞｛１１１｝≧｛１１０｝の順に移動度が大きくなることが知られている。これら各面方位における単結晶シリコンの移動度の大きさは、電流の流れる方向にもよるが、それぞれ約４５０ｃｍ２/Ｖｓ、３００ｃｍ２/Ｖｓ、３００〜２３０ｃｍ２/Ｖｓであり、その比率は約３：２：１．５〜２である。
【０００４】
そのため、バルク単結晶シリコンを用いた半導体装置では、ＮＭＯＳ型半導体装置よりも移動度が低いＰＭＯＳ型半導体装置の移動度をより高めるために、ＮＭＯＳ型半導体装置の移動度をある程度犠牲にし、ＰＭＯＳ型半導体素子の移動度が高くなる面方位である｛１１０｝面の単結晶シリコン基板を用いて、ＮＭＯＳ型半導体とＰＭＯＳ型半導体を同一基板上に同時に形成したＣＭＯＳ回路を作製することが多い。あるいは、ＮＭＯＳ型半導体装置及びＰＭＯＳ型半導体装置の移動度を最適化するために、ＮＭＯＳ型半導体装置には面方位が｛１００｝面の単結晶シリコン基板を、ＰＭＯＳ型半導体装置には面方位が｛１１０｝面の単結晶シリコン基板をというように、異なる面方位の単結晶シリコン基板を別々に用いる場合もある。
【０００５】
一方、多結晶半導体薄膜に形成された薄膜半導体装置では、このような結晶方位と移動度の関係は殆ど調べられてこなかった。これには２つの理由がある。１つは、従来のエキシマレーザーアニールなどによって形成される多結晶シリコンの結晶粒は、大きさが直径０．３〜０．５μｍと小さいため、半導体素子のチャネル領域には無数のランダム結晶粒界が存在し、移動度は結晶粒界による散乱の影響を大きく受けてしまい、結晶方位のみによる影響の抽出が困難なためである。もう一つの理由は、これらチャネル領域に存在する多数の結晶粒の面方位がランダムであるために、面方位の影響が平均化されてしまって正確な結晶方位の影響を評価出来ないためである。
【０００６】
しかし、近年、多結晶シリコンの結晶化技術が進歩し、薄膜トランジスタのチャネル領域よりも大きい結晶粒を作ることが出来るようになった。例えば、本発明者らが用いた位相シフトマスクを用いた結晶化技術により、１つの結晶核から結晶成長を開始し、結晶粒の大きさが５×５μｍ程度という大粒径の多結晶シリコンを形成することが出来るようになった。さらにその大粒径多結晶シリコンの１つの結晶粒内に薄膜トランジスタのチャネル領域を位置制御して配置出来るようになった。その結果、ランダム結晶粒界の移動度への影響が排除でき、バルク単結晶シリコンの場合と同様に、結晶方位がＴＦＴ特性に影響してくるようになるものと考えられる。
【０００７】
本発明者らは、上述したように、これまで調べられてこなかった大粒径の多結晶シリコンを用いた薄膜半導体装置の面方位と移動度の関係について、初めて詳細に検討を行った。
【０００８】
一般的に考えれば、結晶粒が大きくなれば単結晶シリコンに近い性質が得られると考えられるので、上述したバルク単結晶シリコンを用いた半導体装置における面方位と移動度の関係を、大粒径の多結晶シリコンを用いた薄膜半導体装置にも適用することが容易に考えられる。即ち、大粒径の多結晶シリコンを用いた薄膜半導体装置において、半導体素子の移動度を高めるために、ＰＭＯＳ型半導体装置であれば面方位を｛１１０｝面に揃えることが望ましく、ＮＭＯＳ型半導体装置であれば、面方位を｛１００｝面に揃えることが望ましいと考えられる。
【０００９】
しかし、本発明者らの知見によると、大粒径の多結晶シリコンを用いたＰＭＯＳ型薄膜半導体装置において、面方位を｛１１０｝面に揃えた場合、単結晶シリコンの場合と異なり、高い移動度は得られず、閾値電圧のばらつきも大きかった。
【非特許文献１】T. Sato et al.：Phys. Rev., B 4, pp1950 (1971).
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、以上のような事情の下になされ、高移動度及び閾値電圧のばらつきの少ない大粒径多結晶半導体を用いた薄膜半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の第１の態様は、絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域内の面方位であることを特徴とする薄膜半導体装置を提供する。さらに望ましくは、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、｛１００｝、｛３１０｝、又は｛３１１｝である。
【００１２】
このような薄膜半導体装置において、薄膜半導体素子は、ＰＭＯＳ型であるか又はＮＭＯＳ型とすることが出来る。また、ＰＭＯＳ型薄膜半導体素子とＮＭＯＳ型薄膜半導体素子の双方を具備することが出来る。
【００１３】
本発明の第２の態様は、絶縁基板上に成膜された多結晶半導体薄膜に形成されたＮＭＯＳ型の薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、｛１１１｝面又は｛２１１｝面であることを特徴とする薄膜半導体装置を提供する。
【００１４】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、１個の結晶粒もしくは、１〜３個の結晶粒から構成されていることを特徴とする。
【００１５】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、１個の結晶核もしくは、１〜３個の結晶核から結晶成長していることを特徴とする。
【００１６】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、双晶粒界を含むことが出来る。
【発明の効果】
【００１７】
本発明によると、チャネル領域に特定の面方位の大粒径多結晶半導体を用いることにより、高移動度、及び低いばらつきの特性を有する薄膜半導体装置が提供される。特に、バルク単結晶半導体を用いた半導体装置のように、ＮＭＯＳ型半導体素子より移動度の低いＰＭＯＳ型半導体素子の移動度をより高めるために、ＮＭＯＳ型半導体素子の移動度をある程度犠牲にした面方位が｛１１０｝面の結晶を用いる必要や、ＮＭＯＳ型半導体素子とＰＭＯＳ型半導体素子とで面方位が異なる結晶を用いる必要がなく、同一の基板上に、同一面方位の多結晶シリコン膜を用いて、高移動度で低ばらつきのＮＭＯＳ型半導体素子とＰＭＯＳ型半導体素子とを同時に形成することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について説明する。
【００１９】
本発明の第１の実施形態に係る薄膜半導体装置は、チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位（半導体膜表面に垂直な方向の結晶方位）が、逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域内の面方位であることを特徴とする。さらに望ましくは、チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、｛１００｝、｛３１０｝、又は｛３１１｝である。
【００２０】
このような面方位を有する結晶粒によりチャネル領域を構成することにより、移動度が高く、そのばらつきも小さい、良好なトランジスタ特性を有する薄膜半導体装置を得ることが出来る。その理由は以下のようなものと考えられる。各結晶面の成長速度は、例えば低指数面を例に挙げると｛１００｝＞｛１１０｝＞｛１１１｝の順になることが知られており、シリコンのように結晶構造がダイヤモンド構造である場合、原子の最密面である｛１１１｝面の結晶成長速度は最も小さく、疎な面である｛１００｝面の結晶成長速度は最も大きい。従って、面方位が｛１００｝、｛３１０｝、及び｛３１１｝などの単一結晶核から成長した大粒径結晶シリコンは、図１に示すように原子配列の疎な面で結晶成長速度の速い＜１００＞方向、＜０１０＞方向、及び＜１１０＞方向が｛１００｝面内に同時に現れやすく、これらの方向に広がっていくので、複数の結晶成長方向において成長速度の差が小さく、双晶粒界やそれに伴う転位や欠陥などが形成されにくい。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、ばらつきも小さい薄膜半導体装置が得られる。
【００２１】
これに対し、面方位が｛１１０｝面を向いた単一結晶核から成長する結晶は、図２に示すように原子の疎な面で結晶成長速度の速い<１００>方向、及び<１１０>方向と、原子の最密面で結晶成長速度の遅い<１１１>方向が｛１１０｝面内に同時に現れ、各々の方向に広がっていく。従って、原子の最密面で成長速度の遅い<１１１>方向は、原子の疎な面で成長速度の速い<１００>方向、<１１０>方向の成長についていけないため、その成長途中で両者の成長速度の差を埋めるために双晶変形して方位を変えて成長し、双晶粒界やそれに伴う転位や欠陥を多く形成しやすい。その結果、これら粒内欠陥によるクーロン散乱によって移動度が低下し、ばらつきも大きくなってしまう。
【００２２】
上述したように、単結晶シリコンを用いたＰＭＯＳ型半導体素子の場合は、単結晶シリコンの面方位が｛１１０｝＞｛１１１｝＞｛１００｝の順に半導体素子の移動度が高くなることが知られていたが、多結晶半導体薄膜を用いた薄膜半導体素子の場合は、単結晶シリコンを用いた半導体素子の最適な面方位の場合と異なり、ＮＭＯＳ，ＰＭＯＳ共に、｛１００｝、｛３１０｝、及び｛３１１｝などの｛１００｝系の面方位に揃える事が最適である事が分かった。従って、単結晶シリコンを用いた半導体素子におけるチャネル領域の最適な面方位は、多結晶薄膜を用いた半導体素子にはそのまま適用することが出来ないことが分かった。
【００２３】
本発明の第２の実施形態に係る薄膜半導体装置は、ＮＭＯＳ型半導体素子におけるチャネル領域に存在する多結晶半導体の結晶粒の主要な面方位が、｛１１１｝面又は｛２１１｝面であることを特徴とする。
【００２４】
その理由は、面方位が｛１１１｝面などの単一結晶核から成長した大粒径結晶シリコンは、図３に示すように、原子配列の疎な面で結晶成長速度の速い＜１１０＞方向が｛１１０｝面内に現れ、これらの方向に広がっていくため、複数の結晶成長方向において成長速度に差がなく、双晶粒界やそれに伴う転位や欠陥などが形成されにくいためである。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、ばらつきも小さい薄膜半導体装置が得られる。
【００２５】
次に、以上説明した本発明の第１及び第２の実施形態に係る薄膜半導体装置の製造に用いる結晶化装置について、図４を参照して説明する。図５は、図４の照明系の内部構成を概略的に示す図である。
【００２６】
図４および図５に示すように、この結晶化装置は、入射光束を位相変調して所定の光強度分布を有する光束を形成するための光変調素子１と、光変調素子１を照明するための照明系２と、結像光学系３と、被処理基板４を保持するための基板ステージ５とを備えている。
【００２７】
光変調素子１の構成および作用については後述する。図５に示すように、照明系２は、たとえば３０８ｎｍの波長を有するレーザ光を供給するＸｅＣｌエキシマレーザ光源２ａを備えている。光源２ａとして、ＫｒＦエキシマレーザ光源やＹＡＧレーザ光源のように被処理基板４（ガラスなどの基板上に形成された非単結晶半導体膜、もしくは非単結晶半導体基板）を溶融するエネルギー光線を出射する性能を有する他の適当な光源を用いることもできる。光源２ａから供給されたレーザ光は、ビームエキスパンダ２ｂを介して拡大された後、第１フライアイレンズ２ｃに入射する。
【００２８】
こうして、第１フライアイレンズ２ｃの後側焦点面には複数の小光源が形成され、これらの複数の小光源からの光束は第１コンデンサー光学系２ｄを介して、第２フライアイレンズ２ｅの入射面を重畳的に照明する。その結果、第２フライアイレンズ２ｅの後側焦点面には、第１フライアイレンズ２ｃの後側焦点面よりも多くの複数の小光源が形成される。第２フライアイレンズ２ｅの後側焦点面に形成された複数の小光源からの光束は、第２コンデンサー光学系２ｆを介して、光変調素子１を重畳的に照明する。
【００２９】
第１フライアイレンズ２ｃと第１コンデンサー光学系２ｄとにより、第１ホモジナイザが構成されている。この第１ホモジナイザにより、光源２ａから射出されたレーザ光について、光変調素子１上での入射角度に関する均一化が図られる。また、第２フライアイレンズ２ｅと第２コンデンサー光学系２ｆとにより、第２ホモジナイザが構成されている。この第２ホモジナイザにより、第１ホモジナイザからの入射角度が均一化されたレーザ光について、光変調素子１上での面内各位置での光強度に関する均一化が図られる。
【００３０】
光変調素子１により位相変調されたレーザ光は、結像光学系３を介して、被処理基板４に入射する。ここで、結像光学系３は、光変調素子１の位相パターン面と被処理基板４とを光学的に共役に配置している。換言すれば、被処理基板４（厳密には被処理基板４の被照射面）は、光変調素子１の位相パターン面と光学的に共役な面（結像光学系３の像面）に設定されている。
【００３１】
結像光学系３は、例えば、正レンズ群３ａと、正レンズ群３ｂと、これらのレンズ群の間に配置された開口絞り３ｃとを備えている。開口絞り３ｃの開口部（光透過部）の大きさ（ひいては結像光学系３の像側開口数ＮＡ）は、被処理基板４の上面（被照射面）において所要の光強度分布を発生させるように設定されている。結像光学系３は、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。
【００３２】
被処理基板４は、具体的には、この実施の形態では、ガラス基板上に、下層絶縁膜、非単結晶半導体薄膜、上層絶縁膜の順に成膜することにより構成されている。さらに詳細には、本実施形態では、被処理基板４は、たとえば液晶ディスプレイ用板ガラスの上に、化学気相成長法（ＣＶＤ）により、下地絶縁膜、非単結晶半導体膜（例えば非晶質シリコン膜）、およびキャップ膜が順次形成されたものである。下地絶縁膜およびキャップ膜は、絶縁膜、例えばＳｉＯ２膜である。下地絶縁膜は、非晶質シリコン膜とガラス基板とが直接接触して、ガラス基板中のＮａなどの異物が非晶質シリコン膜に混入するのを防止し、非晶質シリコン膜の熱が直接ガラス基板に伝わるのを防止する。
【００３３】
非晶質シリコン膜は、結晶化される半導体膜である。キャップ膜は、非晶質シリコン膜に入射する光ビームの一部により加熱され、この加熱された温度を蓄熱する。この蓄熱効果は、光ビームの入射が遮断されたとき、非晶質シリコン膜の被照射面において高温部が相対的に急速に降温するが、この降温勾配を緩和させ、大粒径の横方向の結晶成長を促進させる。被処理基板４は、真空チャックや静電チャックなどにより基板ステージ５上において予め定められた所定の位置に位置決めされて保持されている。
【００３４】
以上説明した結晶化装置を用いて非晶質シリコン膜の結晶を行う際には、光変調素子１として、図６に示すような面積変調された凹凸パターンを有する光変調素子１００を用いて、図７に示すような光強度分布を非単結晶半導体膜上に形成する。図７では、図６の破線で示す矩形状の領域１００ａに対応して非単結晶半導体膜上に形成される光強度分布を、無変調のときの光強度を１．０に規格化したときの光強度の等高線（すなわち等強度線）で示している。
【００３５】
図６に示す光変調素子１００は、第１の帯状領域１０１と第２の帯状領域１０２との一方向（図中水平方向）に沿った繰り返し構造により構成されている。第１帯状領域１０１では、図中斜線部で示す矩形状の領域１０１ａが、所定の、例えば−６０度の位相値を有し、図中空白部で示す領域１０１ｂが、異なる例えば０度の位相値を有する。一方、第２の帯状領域１０２では、図中斜線部で示す矩形状の領域１０２ａが、所定の、例えば＋６０度の位相値を有し、図中空白部で示す領域１０２ｂが、異なる、例えば０度の位相値を有する。光変調素子の説明において位相値を用いる場合、その値は光が光変調素子を通過するときの位相変調量を表し、位相進みの方向を正とする。例えば、基準となる位相値０度に対して、＋６０度は、６０度の位相進みを、−６０度は、６０度の位相遅れを意味する。これらの位相変調は、例えば光透過性基板の表面を凹凸形状とすることにより実現できる。
【００３６】
図７を参照すると、図６の光変調素子１００を用いて、図７中、上側から中央にかけて鉛直方向に沿って光強度が１．０から０．７５まで単調に減少し、中央から下側にかけて鉛直方向に沿って光強度が０．７５から１．０に単調に増大するＶ字型パターンの光強度分布が得られることがわかる。このＶ字型パターンの光強度分布において、光強度が最も小さくなる位置（図７中の中央において水平に離間した２つの位置）であって、帯状領域１０１と帯状領域１０２との境界線に対応する位置に、さらに具体的には図７において光強度が０．７の楕円形状の等強度線で示す位置に、逆ピークパターンの最小の光強度が形成される。
【００３７】
図７に示すような光強度分布を有する光を非単結晶半導体膜に照射すると、非単結晶半導体膜上の１つの結晶化単位領域１０３には、図８に模式的に示すように、光強度が０．７の楕円形状の等強度線に対応するように非溶融領域１０３ａが形成される。そして、非溶融領域１０３ａもしくはこれの周辺に形成される結晶核から、複数の結晶が放射状に成長する（図では、非溶融領域１０３ａから下側に形成される結晶核は省略されている）。特に非溶融領域１０３ａの曲率半径を大きくすることで、この曲率半径の大きい部分には結晶核が一つだけ発生するようになり、この結晶核から伸びる結晶はその面方位を保ちながら成長方向に優先的に成長して、大粒径の結晶シリコンを形成する。
【００３８】
本発明者は、以上説明した結晶化装置及び結晶化方法を用いて大粒径の結晶シリコンを含む多結晶シリコン膜を形成し、大粒径の結晶粒をチャネル領域に用いたＰＭＯＳ型薄膜トランジスタとＮＭＯＳ型薄膜トランジスタを作製した。図９は、大粒径の多結晶シリコン結晶粒の中央付近にチャンネル領域が配置されるように位置制御して作製した薄膜トランジスタ（ＴＦＴ）の平面図である。作製した多数の薄膜トランジスタ（ＴＦＴ）のトランジスタ特性を調べたところ、図１０及び図１１に示す結果を得た。図１０はＮＭＯＳ型薄膜トランジスタ（Ｎｃｈ−ＴＦＴ）の場合、図１１はＰＭＯＳ型薄膜トランジスタ（Ｐｃｈ−ＴＦＴ）の場合をそれぞれ示す。
【００３９】
図１０及び図１１に示す結果から、ＮＭＯＳ型薄膜トランジスタ及びＰＭＯＳ型薄膜トランジスタのいずれにおいても、トランジスタ特性は大きくばらついていることがわかる。多結晶シリコン薄膜トランジスタのトランジスタ特性のばらつきの原因としては、ランダム結晶粒界、結晶方位、粒内の欠陥などが考えられるが、本発明で作製したような大粒径の多結晶シリコンを用いたＴＦＴでは、図９にも示したように１つ１つの結晶粒の大きさがＴＦＴのチャネル領域よりも大きいために、チャネル領域内にはランダム結晶粒界がほとんど含まれておらず、ランダム粒界の影響はほぼ除去出来る。従って、結晶方位の違いと粒内欠陥の有無が、ばらつきの主な原因であると考えられる。
【００４０】
図１２及び図１３は、それぞれ図１０及び図１１に示したトランジスタ特性のＮＭＯＳ薄膜トランジスタ及びＰＭＯＳ薄膜トランジスタの移動度と閾値電圧との関係についてプロットした結果である。
【００４１】
図１２及び図１３に示す結果から、ＮＭＯＳ薄膜トランジスタ及びＰＭＯＳ薄膜トランジスタのいずれにおいても、移動度が高く、閾値電圧のばらつきの小さいトランジスタのグループと、移動度が低く閾値電圧のばらつきの大きいトランジスタのグループが存在することが分かる。
【００４２】
以上の結果から、チャネル領域の結晶方位の違いや粒内欠陥の有無により、薄膜トランジスタの移動度、閾値電圧が大きくばらついていると推察されるが、本発明者らは、これらの知見をさらに詳細に調べ移動度が高く、閾値電圧ばらつきの少ない特定の結晶方位が存在することを見出した。結晶方位のうち、特に面方位（半導体膜表面に垂直な方向の方位）の影響が大きいことが分かった。また、このような大粒径の多結晶シリコンに特有の面方位依存性の原因は、結晶成長の際に形成される粒内欠陥の存在に起因することを見出した。
【００４３】
本発明者は、多結晶シリコンにおける結晶方位とトランジスタ特性（移動度や閾値電圧のばらつき）の関係を明らかにするために、図１０及び図１１のトランジスタ特性を示す薄膜半導体素子を剥離開層してチャネル領域表面を露出させ、各薄膜トランジスタのチャネル領域内に含まれる結晶粒の結晶方位と、双晶粒界やそれに伴う粒内欠陥の有無をＳＥＭ及びＥＢＳＰを用いて調べた。
【００４４】
面方位と移動度及びそのばらつきとの関係を解析した結果、結晶粒が図１４（ａ）に示すように、半導体結晶の逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域の面方位を有する場合に、移動度が高く、閾値電圧のばらつきも小さいことを見出した。このような比較的｛１００｝面に近い面方位は、バルク単結晶シリコンを用いた半導体素子の場合には、特にＰＭＯＳ型半導体素子においては移動度が低くＰＭＯＳ半導体素子の移動度を重視するような回路には適さない面方位であった。従って、バルク単結晶を用いた半導体素子におけるチャネル領域の最適な面方位を、大粒径の多結晶シリコンにそのまま適用することが出来ないことが分かった。
【００４５】
また、ＮＭＯＳ型半導体素子においては、図１４（ｂ）に示すように、チャンネル領域の結晶粒の主たる面方位が｛１１１｝面又は｛２１１｝面である場合にも、移動度が高く、そのばらつきも小さいことを見出した。
【００４６】
以上の結果を得るに至った解析結果を図１５〜１８に示す。図１５〜１８は、大粒径多結晶シリコンＴＦＴのチャネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を解析した結果である。
【００４７】
図１５は、図１３の特性を示すＰＭＯＳ型薄膜トランジスタのうち、移動度が高く閾値電圧のばらつきも小さいグループの面方位を調べた結果である。このような移動度が高く、閾値電圧のばらつきも小さいＰｃｈ−ＴＦＴは、チャネル領域内の結晶の面方位が｛１００｝面、及びこの面方位に近い｛３１０｝面、｛３１１｝面であることが分かった。また、本発明者の知見によると、｛１００｝面、｛３１０｝面、｛３１１｝面に限らず、図１４に示す逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域にある面方位の結晶も、移動度が高く、閾値電圧のばらつきの小さいトランジスタ特性が得られることを見出した。さらに、ＳＥＭ観察の結果から、これらの面方位を有するＴＦＴのチャネル領域内には、双晶粒界及び転位や積層欠陥などの粒内欠陥はほとんど見られなかった。
【００４８】
これは、面方位が｛１００｝、｛３１０｝、及び｛３１１｝などの結晶核から成長した大粒径結晶シリコンは、図１に示すように原子配列の疎な面で結晶成長速度の速い＜１００＞方向、＜０１０＞方向、及び＜１１０＞方向が｛１００｝面内に同時に現れ、これらの方向に広がっていくため、複数の結晶成長方向において成長速度の差が小さく、双晶粒界やそれに伴う転位や欠陥などが形成されにくいためである。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、閾値電圧のばらつきも小さいトランジスタ特性が得られる。
【００４９】
これに対し、図１６は、図１３の特性を示すＰＭＯＳ型薄膜トランジスタのうち、移動度が低く閾値電圧のばらつきも大きいグループの面方位を調べた結果である。このような移動度が低く、閾値電圧のばらつきも大きいＰｃｈ−ＴＦＴは、チャネル領域内の結晶の面方位が｛１１０｝面、｛１１１｝面、及び｛２１１｝面であることが分かった。さらに、ＳＥＭ観察の結果から、これらの面方位を有するＴＦＴのチャネル領域内には、双晶粒界や、それに伴う転位や積層欠陥などの粒内欠陥などが見られた。また、場合によってはランダム結晶粒界も存在していた。
【００５０】
この原因としては、以下のような理由が考えられる。即ち、面方位が｛１１０｝面を向いた結晶核から成長する大粒径結晶シリコンは、図２に示すように原子の疎な面で結晶成長速度の速い<１００>方向、及び<１１０>方向と、原子の最密面で結晶成長速度の遅い<１１１>方向が｛１１０｝面内に同時に現れ、各々の方向に広がっていく。従って、原子の最密面で成長速度の遅い<１１１>方向は、原子の疎な面で成長速度の速い<１００>方向、<１１０>方向の成長についていけないため、その成長途中で両者の成長速度の差を埋めるために双晶変形して方位を変えて成長し、双晶粒界やそれに伴う転位や欠陥が多く形成される。その結果、これら粒内欠陥によるクーロン散乱によって移動度が低下し、ばらつきも大きくなってしまうと考えられる。
【００５１】
図１７は、図１２の特性を示すＮＭＯＳ型薄膜トランジスタのうち、移動度が高く、閾値電圧のばらつきも小さいグループの面方位を調べた結果である。このような移動度が高く、閾値電圧のばらつきも小さいＮｃｈ−ＴＦＴは、チャネル領域内の結晶の面方位が｛１００｝面、｛３１０｝面、｛１１１｝面、｛２１１｝面であることが分かった。また、本発明者の知見によると、｛１００｝面、｛３１０｝面に限らず、図１４に示す逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域にある面方位の結晶も、高く、ばらつきの小さい移動度が得られることを見出した。さらに、ＳＥＭ観察の結果から、これらの面方位を有するＴＦＴのチャネル領域内には、双晶粒界及び転位や積層欠陥などの粒内欠陥はほとんど見られなかった。これは、先ほどのＰｃｈ−ＴＦＴの場合と同様に、主要な面方位が｛１００｝あるいは｛１１１｝に近いような面方位の結晶核から成長する結晶は、結晶成長方向の成長速度に大きな差がなく、粒内欠陥が発生しにくいためと考えられる。
【００５２】
これに対し、図１８は、図１２の特性を示すＮＭＯＳ型薄膜トランジスタのうち、移動度が低く、閾値電圧のばらつきも大きいグループの面方位を調べた結果である。このような移動度が低く、閾値電圧のばらつきも大きいＮｃｈ−ＴＦＴは、チャネル領域内の結晶の面方位が｛１１０｝面、｛５２１｝面、｛２２１｝面であることが分かった。さらに、ＳＥＭ観察の結果から、これらの面方位を有するＴＦＴのチャネル領域内には、双晶粒界や、それに伴う転位や積層欠陥などの粒内欠陥などが多く見られた。また、場合によってはランダム結晶粒界も存在していた。これも、先ほどのＰｃｈ−ＴＦＴの場合と同様に、主要な面方位が｛１１０｝に近いような面方位の結晶核から成長する結晶は、結晶成長方向の成長速度に差があるため、双晶形成に伴う転位などの粒内欠陥が発生しやすいためと考えられる。
【００５３】
以上の結果から、大粒径結晶をチャネル領域に用いた薄膜トランジスタにおいては、バルク単結晶シリコンを用いた場合と異なり、ＮＭＯＳ、ＰＭＯＳのいずれの場合にも、チャネル領域の大粒径結晶シリコン膜の面方位を、｛１００｝面、｛３１０｝面、又は｛３１１｝面に揃えることが最も望ましい。
【００５４】
また、チャネル領域のＳＥＭによる観察の結果から、チャネル領域内に転位を伴うような双晶粒界を含んでいる薄膜トランジスタは移動度の低下が見られ、一方、チャネル領域内に転位を伴わないような双晶粒界を含んでいる薄膜トランジスタは高い移動度を示すことがわかった。即ち、双晶粒界そのものが移動度低下の原因ではなく、双晶粒界の形成に伴って生じる転位が移動度低下の原因と考えられる。従って、チャネル領域内の結晶粒は転位を伴わないような双晶粒界を含むことで、結晶成長時の歪みを緩和し、大粒径結晶に成長出来るので、高移動度、低ばらつきの薄膜トランジスタを実現することが出来る。
【００５５】
次に、図１９〜図２２を参照して、チャネル領域の大粒径結晶シリコン膜の面方位を揃えた薄膜トランジスタの製造プロセスについて説明する。
【００５６】
先ず図１９（ａ）に示すように、絶縁基板１１上にレジストパターン１２を形成し、このレジストパターン１２をマスクとして用いて、絶縁基板１１をドライエッチングし、位置合せ用マークとして用いる段差１３を形成する。
【００５７】
次いで、レジストパターン１２を剥離した後、絶縁基板１１上にバッファ層（図示せず）し、更に、膜厚４０乃至１００ｎｍの非晶質シリコン薄膜１４をプラズマＣＶＤ法もしくはＬＰＣＶＤ法により成膜する。そして、非晶質シルコン薄膜１４上に、ＳｉＯ２膜１５を１００乃至３００ｎｍの厚さに成膜する（図１９（ｂ））。
【００５８】
なお、非晶質シリコン薄膜１４の成膜にプラズマＣＶＤ法を用いた場合には、膜中の水素を脱離させるために、窒素雰囲気中で４００〜４５０℃の条件で１時間程度アニールする。
【００５９】
次に、上述した結晶化方法により、非晶質シリコン薄膜１４を結晶化する。レーザ光１７の照射領域を調整した後、図１９（ｃ）に示すように、照射領域に位相シフタ１６の周期的なパターンの配列を転写可能なようにレーザ光１７の焦点を合わせて照射し、さらに重複しないようにレーザ光１７の照射領域をずらして繰り返し照射して、非晶質シリコン薄膜１４の所定の面積を結晶化し、多結晶シリコン領域１８とする。この処理により、光強度の弱い場所から結晶成長が始まって非晶質シリコン薄膜の一部が多結晶シリコン領域１８に変わる。この処理で位置合わせ用のマークも同時に形成することが出来る。このレーザー照射処理の際に、結晶方位を特定の方位に揃えるためには、非晶質シリコン薄膜の膜厚を予め薄く成膜しておいてもよいし、レーザー光照射を複数回行って結晶核の面方位を揃えてもよいし、あるいは特定の面方位を形成し易い触媒金属を非晶質シリコン薄膜に添加してもよい。
【００６０】
そして、図１９（ｄ）に示すように、ＳｉＯ２膜１５をウェットエッチングにより剥離する。
【００６１】
その後、図２０（ａ）に示すように、レジスト膜２０を形成した後、絶縁基板１１の位置合わせマーク１３とアイランド露光用のマスク１９の位置合わせを行い、多結晶シリコン領域１８の１つ１つの結晶粒の中に、薄膜トランジスタのチャネル領域が来るようにアライメントする。その際、事前に絶縁基板１１上の位置合わせマークと多結晶シリコン領域１８のズレを測定しておき、そのズレ量の分だけオフセットをかける必要がある。また、図１９（ｃ）の工程でエキシマレーザーを照射して形成した位置合わせ用マークを用いても、マスクのアライメントをすることが出来るが、半導体層の膜厚が薄くなると読み取り誤差が大きくなるので、絶縁基板１１の位置合わせマーク１３を用いた方が精度良く位置合わせを行うことが出来る。
【００６２】
次に、アイランド露光用のマスク１９を通して露光し、レジスト膜２０をパターニングして、図２０（ｂ）に示すように、レジストパターン２１を形成する。
【００６３】
そして、レジストパターン２１をマスクとして用いて多結晶シリコン領域１８をドライエッチングし、図２０（ｃ）に示すように、多結晶シリコン領域１８の１つ１つの結晶粒の中に、薄膜トランジスタのチャネル領域が来るように、アイランド状多結晶シリコン層２２ａ,２２ｂを形成する。
【００６４】
その後、レジストパターン２１を剥離した後、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタ法などでＳｉＯ2 を成長させ、図２０（ｄ）に示すように、ゲート絶縁膜２３を形成する。
【００６５】
次いで、ゲート絶縁膜２３の上にＡｌ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ，ドープト多結晶シリコンなど、あるいはこれらの合金を成膜し、所定の形状にパターニングして、図２１（ａ）に示すように、ゲート電極２４ａ,２４ｂを形成する。
【００６６】
続いて、図２１（ｂ）に示すように、ＮチャネルＴＦＴ用のレジストパターン２５を形成した後、Ｐ＋イオンを１×１０15／ｃｍ2 程度のドーズ量、９０ＫｅＶの加速電圧で高濃度に注入し、ソース領域２６ａ及びドレイン領域２６ｂを形成する。ドーピングガスには水素希釈の２０％ＰＨ3 ガスを用いることが出来る。
【００６７】
次に、レジストパターン２５を剥離した後、図２１（ｃ）に示すように、ＰチャネルＴＦＴ用のレジストパターン２７を形成し、Ｂ＋イオンを１×１０15／ｃｍ2 程度のドーズ量、９０ＫｅＶの加速電圧で高濃度に注入し、ソース領域２８ａ及びドレイン領域２８ｂを形成する。ドーピングガスには水素希釈の５〜２０％のＢ2 Ｈ6  ガスを用いることが出来る。
【００６８】
その後、レジストパターン２７を剥離した後、注入されたドーパントの活性化処理を行う。この活性化処理は、紫外線ランプを使ったＲＴＡ法を用いることができる。
【００６９】
次に、図２２（ａ）に示すように、ゲート電極２４ａ,２４ｂを被覆するようにＰＳＧなどからなる層間絶縁膜２９を成膜する。この層間絶縁膜２９の成膜後、図２２（ｂ）に示すように、層間絶縁膜２９にコンタクトホール３０を開口する。
【００７０】
その後、コンタクトホール３０を埋めるようにＡｌ−Ｓｉなどをスパッタリングにより成膜した後、所定の形状にパターニングして、配線電極３１に加工し、図２２（ｃ）に示すように、薄膜トランジスタが完成する。
【００７１】
以上のような製造プロセスによって、図１５や図１７に示すような移動度が高く、閾値電圧のばらつきも小さいトランジスタ特性を有する大結晶粒の多結晶薄膜トランジスタが得られる。
【図面の簡単な説明】
【００７２】
【図１】面方位が｛１００｝面を向いた結晶の結晶成長方向を模式的に示す図である。
【図２】面方位が｛１１０｝面を向いた結晶の結晶成長方向を模式的に示す図である。
【図３】面方位が｛１１１｝面を向いた結晶の結晶成長方向を模式的に示す図である。
【図４】本発明の実施形態に用いる結晶化装置の構成を概略的に示す図である。
【図５】図４に示す照明系の内部構成を概略的に示す図である。
【図６】図４に示す結晶化装置に用いる光変調素子の構成を概略的に示す図である。
【図７】図６に示す光変調素子を用いて非単結晶半導体膜上に形成される光強度分布を等強度線で示す図である。
【図８】図７に示す光強度分布を有する光を非単結晶半導体膜に照射したときの結晶化の様子を模式的に示す図である。
【図９】大粒径の多結晶シリコン結晶粒をチャンネル領域に用いた薄膜半導体素子の平面図である。
【図１０】大粒径多結晶シリコン膜を用いたＮＭＯＳ型薄膜トランジスタのトランジスタ特性のばらつきを示す特性図である。
【図１１】大粒径多結晶シリコン膜を用いたＰＭＯＳ型薄膜トランジスタのトランジスタ特性のばらつきを示す特性図である。
【図１２】大粒径多結晶シリコン膜を用いたＮＭＯＳ型薄膜トランジスタの移動度と閾値電圧との関係を示す特性図である。
【図１３】大粒径多結晶シリコン膜を用いたＰＭＯＳ型薄膜トランジスタの移動度と閾値電圧との関係を示す特性図である。
【図１４】半導体結晶の逆極点図において、大粒径多結晶シリコンの最適な面方位を示す範囲の模式図である。
【図１５】ＰＭＯＳ型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図１６】ＰＭＯＳ型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図１７】ＮＭＯＳ型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図１８】ＮＭＯＳ型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図１９】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図２０】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図２１】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図２２】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【符号の説明】
【００７３】
１…光変調素子、２…照明系、２ａ…光源、２ｂ…ビームエキスパンダ、２ｃ，２ｅ…フライアイレンズ、２ｄ，２ｆ…コンデンサー光学系、３…結像光学系、４…被処理基板、５…基板ステージ、１１…絶縁基板、１２…レジストパターン、１３…段差、１４…非晶質シリコン薄膜、１５…ＳｉＯ２膜、１６…位相シフタ、１７…レーザ光、１８…多結晶シリコン領域、１９…アイランド露光用マスク、２０…レジスト膜、２１，２５，２７…レジストパターン、２２ａ，２２ｂ…アイランド状多結晶シリコン層、２３…ゲート絶縁膜、２４ａ，２４ｂ…ゲート電極、２６ａ，２８ａ…ソース領域，２６ｂ…ドレイン領域、２９…層間絶縁膜、３０…コンタクトホール、３１…配線電極。
【図１】
2010056502.tif 000003
【図２】
2010056502.tif 000004
【図３】
2010056502.tif 000005
【図４】
2010056502.tif 000006
【図５】
2010056502.tif 000007
【図６】
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【図７】
2010056502.tif 000009
【図８】
2010056502.tif 000010
【図９】
2010056502.tif 000011
【図１０】
2010056502.tif 000012
【図１１】
2010056502.tif 000013
【図１２】
2010056502.tif 000014
【図１３】
2010056502.tif 000015
【図１４】
2010056502.tif 000016
【図１５】
2010056502.tif 000017
【図１６】
2010056502.tif 000018
【図１７】
2010056502.tif 000019
【図１８】
2010056502.tif 000020
【図１９】
2010056502.tif 000021
【図２０】
2010056502.tif 000022
【図２１】
2010056502.tif 000023
【図２２】
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