(57)【要約】【課題】  過大スタンドバイ電流が流れているチップを特定し、製造コストを増大させることなく歩留まり向上を図る。【解決手段】  第１のチップ識別信号を設定するための第１の設定手段と、前記第１の設定手段により設定された前記第１のチップ識別信号を更新し、第２のチップ識別信号を設定するための第２の設定手段と、外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、前記内部電圧を受けて動作するメモリコア回路と、外部から入力されるチップアドレスと前記第１のチップ識別信号または前記第２のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、を具備する。【選択図】  図７
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【特許請求の範囲】
【請求項１】
第１のチップ識別信号を設定するための第１の設定手段と、
前記第１の設定手段により設定された前記第１のチップ識別信号を更新し、第２のチップ識別信号を設定するための第２の設定手段と、
外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、
複数の不揮発性メモリセルを含み、前記内部電圧を受けて動作するメモリコア回路と、
外部から入力されるチップアドレスと前記第１のチップ識別信号または前記第２のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、
前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、
前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記チップセレクト回路及び前記パワーオフ回路は、外部から供給される電源電圧を受けて動作することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の設定手段は、特定のボンディングパッドを電源電圧または接地電圧のいずれか一方に接続することで前記第１のチップ識別信号を決定することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の設定手段は、前記記憶部に前記チップ識別信号の更新データを書き込むことで前記第２のチップ識別信号を決定することを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記記憶部は、前記複数の不揮発性メモリセルの一部から構成されることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置を複数備え、
各々の前記不揮発性半導体記憶装置には互いに異なる前記第１のチップ識別信号が設定され、
少なくとも１つの前記不揮発性半導体記憶装置の前記記憶部には前記フラグデータが格納され、当該不揮発性半導体記憶装置は、各々の前記不揮発性半導体記憶装置に前記第２のチップ識別信号を設定することによりアドレス空間から除外されていることを特徴とするマルチ・チップ・パッケージ型の複合メモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば、複数チップを積層して封止したマルチ・チップ・パッケージ型の複合メモリモジュールに関する。
【背景技術】
【０００２】
近年、電子機器の省電力化が推進されるに伴い、スタンドバイ時に消費する電流（以下、スタンドバイ電流）を規格上定められた値以下に抑制する必要がある。複数のＩＣチップを高密度実装に適したパッケージ内に搭載し、樹脂などで封止した複合メモリモジュールにおいては、１つでも過大スタンドバイ電流が流れているＩＣチップが存在すると、複合メモリモジュール全体が不良品化する可能性がある。
【０００３】
このような問題に対して、例えば、特許文献１に開示された複合メモリモジュールの救済技術が知られている。特許文献１に開示された複合メモリモジュールは、搭載されている不揮発性メモリチップの特定領域に、各ＩＣチップの動作結果を含む履歴情報が書き込まれている。
【０００４】
このため、出荷前のメモリテストなどで不良品と判断された場合でも、その不揮発性メモリチップから各ＩＣチップの動作テストの結果を含む履歴情報を読み出すことにより、不良品化の原因となったＩＣチップを特定し、不良品でない残りのＩＣチップを有効利用して、別の用途の製品などに転用することができる。
【０００５】
しかしながら、メモリモジュールを分解して不良品でない残りのＩＣチップを再利用する場合、歩留まりの向上には貢献するものの、製造コストの大幅な増大を招くという問題点があった。
【特許文献１】特開２００２−１２３４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、過大スタンドバイ電流が流れているチップを特定し、製造コストを増大させることなく歩留まり向上を図ることが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、第１のチップ識別信号を設定するための第１の設定手段と、前記第１の設定手段により設定された前記第１のチップ識別信号を更新し、第２のチップ識別信号を設定するための第２の設定手段と、外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、複数の不揮発性メモリセルを含み、前記内部電圧を受けて動作するメモリコア回路と、外部から入力されるチップアドレスと前記第１のチップ識別信号または前記第２のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、を具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、過大スタンドバイ電流が流れているチップを特定し、製造コストを増大させることなく歩留まり向上を図ることが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
本実施形態に係る不揮発性半導体記憶装置として、例えば、４個のＮＡＮＤ型フラッシュメモリチップを積層した、マルチ・チップ・パッケージ（以下、ＭＣＰ：Multi Chip Package）型の不揮発性半導体記憶装置（複合メモリモジュール）を挙げて説明する。図１は、本実施形態に係るＭＣＰ１の断面構造を示す模式図である。
【００１０】
本実施形態に係るＭＣＰ１は、４個のＮＡＮＤ型フラッシュメモリ１００−１、１００−２、１００−３、１００−４、基板２、ボンディングワイヤ３、スペーサ４、及び半田ボール５を備えている。以下、４個のＮＡＮＤ型フラッシュメモリ１００−１、１００−２、１００−３、１００−４を特に区別する必要がない場合は、単にＮＡＮＤ型フラッシュメモリ１００と記載する場合がある。
【００１１】
各々のＮＡＮＤ型フラッシュメモリ１００は、チップ端に配置された複数のボンディングパッドと基板２とがボンディングワイヤ３で接続されることにより、電源電圧Ｖｃｃ、接地電圧Ｖｓｓの供給を受け、また、外部ホスト機器との間で各種制御信号の授受を行う。
【００１２】
各々のＮＡＮＤ型フラッシュメモリ１００は、少なくともボンディンパッドが配置されている領域の幅だけ各段を平行移動した（ずらした）状態で積層されている。また、ＮＡＮＤ型フラッシュメモリ１００の裏面側には、それぞれスペーサ４が配置されている。
【００１３】
基板２の底部には、複数の半田ボール５が設けられている。ＭＣＰ１は、例えばＢＧＡ（Ball Grid Array）型の複合メモリモジュールであり、複数の半田ボール５を介して外部ホスト機器との間で信号の授受を行う。
【００１４】
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の機能構成を示すブロック図である。各々のＮＡＮＤ型フラッシュメモリ１００−１、１００−２、１００−３、１００−４は、後述するボンディング情報（チップ識別信号）を除き、それぞれ同様の構造を有している。
【００１５】
ＮＡＮＤ型フラッシュメモリ１００は、入出力制御回路１０、ＮＡＮＤ周辺回路及びＮＡＮＤコア回路（メモリコア回路）１１、チップセレクト回路１２、パワーオフ回路１３、及び高電圧（Ｖｄｄ）発生回路１４を有する。
【００１６】
入出力制御回路１０は、例えば、８個の入出力端子ＩＯ０…ＩＯ７を介して外部ホスト機器から入力されるアドレス及びデータの転送を制御する。入力されたアドレスは、ＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１に転送される。入力されたデータはＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１に転送され、ＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１から読み出されたデータは入出力制御回路１０を介して出力される。
【００１７】
また、入出力制御回路１０は、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰなどの各種制御信号を受けて、ＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１に転送する。
【００１８】
ＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１は、複数の不揮発性メモリセルが配列されたメモリセルアレイを含むＮＡＮＤコア回路と、センスアンプ回路やデコード回路などを含むＮＡＮＤ周辺回路とから構成されている。
【００１９】
また、ＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１は、入出力制御回路１０を介して入力される各種制御信号の組み合わせ及びコマンド（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど）に応じて、メモリセルアレイに対する各種内部動作を行う。書き込み、読み出し、消去などの各種内部動作においては、高電圧発生回路１４で生成される内部電圧Ｖｄｄを使用する。
【００２０】
チップセレクト回路１２は、入出力制御回路１０から転送されるチップアドレスと、予め定められた、各々のメモリチップに固有のチップ識別信号ＣＡＤＤとを比較する。チップアドレスとチップ識別信号とが同一である場合、自身が選択されたことを示すチップ選択信号ＳＥＬＥＣＴ＝“Ｈ”がパワーオフ回路１３に入力される。一方、チップアドレスとチップ識別信号とが同一でない場合、チップ選択信号ＳＥＬＥＣＴ＝“Ｌ” がパワーオフ回路１３に入力される。
【００２１】
パワーオフ回路１３は、入出力制御回路１０から転送される外部パワーオフコマンドと、チップセレクト回路１２から入力されるチップ選択信号ＳＥＬＥＣＴとを受けて活性化し、パワーオフ信号ＰＯＷＥＲ＿ＯＦＦを出力する。
【００２２】
具体的には、チップ選択信号ＳＥＬＥＣＴ＝“Ｈ”の選択状態で外部パワーオフコマンドの入力を受けた場合、パワーオフ信号ＰＯＷＥＲ＿ＯＦＦ＝“Ｈ”が高電圧発生回路１４に入力される。一方、チップ選択信号ＳＥＬＥＣＴ＝“Ｌ”の非選択状態で外部パワーオフコマンドの入力を受けた場合、パワーオフ信号ＰＯＷＥＲ＿ＯＦＦ＝“Ｌ”が高電圧発生回路１４に入力される。
【００２３】
高電圧発生回路１４は、外部から入力される電源電圧Ｖｃｃに基づき、書き込み、読み出し、消去などの各種内部動作において必要となる内部電圧Ｖｄｄを生成し、ＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１に転送する。
【００２４】
また、高電圧発生回路１４は、パワーオフ回路１３からパワーオフ信号ＰＯＷＥＲ＿ＯＦＦ＝“Ｈ”を受けて、昇圧動作を停止する。一方、パワーオフ信号ＰＯＷＥＲ＿ＯＦＦ＝“Ｌ”を受けている間は、昇圧動作を継続する。
【００２５】
上記の入出力制御回路１０、チップセレクト回路１２、パワーオフ回路１３、及び高電圧発生回路１４は、電源電圧Ｖｃｃによって動作するＶｃｃ系回路であり、そのスタンドバイ電流は小さい。一方、ＮＡＮＤ周辺回路及びＮＡＮＤコア回路１１は、高電圧発生回路１４が生成する内部電圧Ｖｄｄによって動作するＶｄｄ系回路で構成され、そのスタンドバイ電流はＶｃｃ系回路に比較して非常に大きい。
【００２６】
図３は、各々のＮＡＮＤ型フラッシュメモリ１００の結線状態を模式的に示している。各々のＮＡＮＤ型フラッシュメモリ１００には、電源電圧Ｖｃｃ、接地電圧Ｖｓｓ、及び上述の制御信号／コマンドが入力される。
【００２７】
ＮＡＮＤ型フラッシュメモリ１００は、チップ識別用に２個のボンディングパッドを有している。一方のボンディングパッドがチップ識別信号ＣＡＤＤ０に対応し、他方のボンディングパッドがチップ識別信号ＣＡＤＤ１に対応する。それぞれのボンディングパッドを電源電圧Ｖｃｃ（“Ｈ”）に接続するか、接地電圧Ｖｓｓ（“Ｌ”）に接続するかによって、ＭＣＰ１内の各々のチップを互いに区別することが可能となる。
【００２８】
図４は、チップ識別信号ＣＡＤＤ０−１と各々のＮＡＮＤ型フラッシュメモリ１００との対応関係を示す。ＮＡＮＤ型フラッシュメモリ１００−１は、チップ識別信号ＣＡＤＤ０＝“Ｌ”且つチップ識別信号ＣＡＤＤ１＝“Ｌ”に設定されている。ＮＡＮＤ型フラッシュメモリ１００−２は、チップ識別信号ＣＡＤＤ０＝“Ｌ”且つチップ識別信号ＣＡＤＤ１＝“Ｈ”に設定されている。
【００２９】
ＮＡＮＤ型フラッシュメモリ１００−３は、チップ識別信号ＣＡＤＤ０＝“Ｈ”且つチップ識別信号ＣＡＤＤ１＝“Ｌ”に設定されている。ＮＡＮＤ型フラッシュメモリ１００−４は、チップ識別信号ＣＡＤＤ０＝“Ｈ”且つチップ識別信号ＣＡＤＤ１＝“Ｈ”に設定されている。
【００３０】
図５は、ＮＡＮＤ型フラッシュメモリ１００に対するアドレス入力サイクルを示している。例えば、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、５サイクルの入力でアドレス指定を行う。ここで、例えば、入力アドレスの上位２ビットＡ３５、Ａ３６が、チップアドレスに対応する。
【００３１】
チップセレクト回路１２は、チップアドレスＡ３５−３６と、チップ識別信号ＣＡＤＤ０−１との一致、不一致を検出する。チップアドレスとチップ識別信号が一致すれば、チップ選択信号ＳＥＬＥＣＴ＝“Ｈ”となり、チップアドレスとチップ識別信号が不一致であれば、チップ選択信号ＳＥＬＥＣＴ＝“Ｌ”となる。
【００３２】
上記構造を有するＭＣＰ１は、例えば、携帯機器などに搭載される。携帯機器などにおいては省電力化が求められ、スタンドバイ時の消費電流は規定値以下としなければならない。ＭＣＰ１全体としての消費電流を規定値以下に抑えるためには、ＭＣＰ１内部の各々のメモリチップが、過大スタンドバイ電流を流さないことが必要である。
【００３３】
従って、複数のメモリチップを積層してＭＣＰを形成した後に、過大スタンドバイ電流を流すメモリチップが発生した場合、ＭＣＰを構成する他の正常なメモリチップを有効に利用することができない。よって、ＭＣＰ内のどのメモリチップが過大スタンドバイ電流を流しているかを特定し、これをメモリ空間から除外する方法が求められる。
【００３４】
以下、本実施形態では、上述の構造を有するＭＣＰ１において、過大スタンドバイ電流が流れているメモリチップ（不良メモリチップ）を特定する方法について説明する。
【００３５】
図６は、本実施形態に係る不良メモリチップ検出工程を示すフローチャートである。
【００３６】
先ず、外部テスタとＭＣＰ１との電気的接続を確立し、不良メモリチップ検出工程を開始する。ここで検査対象となるＭＣＰは、スタンドバイ電流が規定値内に収まらず、従来であれば破棄する必要があったデバイスである（ステップＳ１００）。
【００３７】
次に、外部テスタは、過大スタンドバイ電流が流れているか否かを判定する対象となるメモリチップの番号Ｎ（本実施形態では、Ｎ＝０〜３）をＮ＝１に設定する（ステップＳ１０１）。
【００３８】
次に、外部テスタは、ＮＡＮＤ型フラッシュメモリ１００−１に対応するチップアドレスをＭＣＰ１に入力する。これにより、ＮＡＮＤ型フラッシュメモリ１００−１内部のチップセレクト回路１２は、チップ選択信号ＳＥＬＥＣＴ＝“Ｈ”を出力する。一方、ＮＡＮＤ型フラッシュメモリ１００−２〜４内部では、チップ選択信号ＳＥＬＥＣＴ＝“Ｌ”となる（ステップＳ１０２）。
【００３９】
次に、外部テスタは、ＭＣＰ１にパワーオフコマンドを入力する。ＮＡＮＤ型フラッシュメモリ１００−１は選択状態にあるため、パワーオフ回路１３はパワーオフコマンドを受けて、パワーオフ信号ＰＯＷＥＲ＿ＯＦＦ＝“Ｈ”を出力する。一方、ＮＡＮＤ型フラッシュメモリ１００−２〜４は非選択状態にあるため、パワーオフ信号ＰＯＷＥＲ＿ＯＦＦ＝“Ｌ”のままである（ステップＳ１０３）。
【００４０】
次に、外部テスタは、過大スタンドバイ電流がなくなったか否かを判定する。高電圧発生回路１４が停止すれば、スタンドバイ電流の大部分を占めるＶｄｄ系回路は電源が供給されないため、選択チップが不良原因であれば、過大スタンドバイ電流は検知されなくなる（ステップＳ１０４）。
【００４１】
ステップＳ１０４でＮｏの場合、即ち、過大スタンドバイ電流がなくならない場合は、選択チップは不良原因ではないので、Ｎ＝Ｎ＋１として判定対象を次のメモリチップに移し、ステップＳ１０２に戻る（ステップＳ１０５）。
【００４２】
ステップＳ１０４でＹｅｓの場合、即ち、過大スタンドバイ電流がなくなった場合は、選択チップが不良原因であるので、これを不良メモリチップとして外部テスタに登録する（ステップＳ１０６）。
【００４３】
不良メモリチップの特定及び外部テスタへの登録が完了した場合、不良メモリチップ検出工程を終了する（ステップＳ１０７）。
【００４４】
以上のように、本実施形態に係るＭＣＰ１においては、各々のＮＡＮＤ型フラッシュメモリ１００が、外部から入力されるパワーオフコマンドに応じて高電圧発生回路１４の昇圧動作を停止させるパワーオフ回路１３を備えることで、過大スタンドバイ電流が流れているメモリチップを容易に特定することができる。
【００４５】
（第２の実施形態）
第１の実施形態では、過大スタンドバイ電流が流れているメモリチップを容易に特定することができる不揮発性半導体記憶装置について述べた。第２の実施形態では、更に、特定した不良メモリチップをメモリ空間から除外し、かつ、過大スタンドバイ電流が流れない状態としてＭＣＰを救済することが可能な不揮発性半導体記憶装置について説明する。
【００４６】
尚、第２の実施形態では、第１の実施形態と重複する記載は避け、実質的に同一の構成要素には同一の参照符号を付すものとする。
【００４７】
第２の実施形態に係るＭＣＰ型の不揮発性半導体記憶装置は、４個のＮＡＮＤ型フラッシュメモリ２００−１、２００−２、２００−３、２００−４を備えている。以下、４個のＮＡＮＤ型フラッシュメモリ２００−１、２００−２、２００−３、２００−４を特に区別する必要がない場合は、単にＮＡＮＤ型フラッシュメモリ２００と記載する場合がある。
【００４８】
図７は、本実施形態に係るＮＡＮＤ型フラッシュメモリ２００の機能構成を示すブロック図である。本実施形態に係るＮＡＮＤ型フラッシュメモリ２００は、以下３点において第１の実施形態と相違する。
【００４９】
（１）更新されたチップ識別信号（更新チップ識別信号）ＣＡＤＤを、ＲＯＭフューズ１５に記憶することが可能である。チップセレクト回路１２は、ボンディングで決定された旧チップ識別信号（第１のチップ識別信号）に換えて、ＲＯＭフューズ１５から読み出された更新チップ識別信号（第２のチップ識別信号）を外部から入力されたチップアドレスと比較することができる。
【００５０】
（２）自身が過大スタンドバイ電流を流す不良メモリチップである場合に、ＲＯＭフューズ１５にフラグデータを書き込むことで、パワーオフ回路１３へ内部パワーオフ信号ＲＯＭ＿ＰＯＷＥＲ＿ＯＦＦを入力することが可能である。内部パワーオフ信号ＲＯＭ＿ＰＯＷＥＲ＿ＯＦＦを受けたパワーオフ回路１３は、外部パワーオフコマンドに依らず、強制的にパワーオフ信号ＰＯＷＥＲ＿ＯＦＦ＝“Ｈ”を出力するように制御される。
【００５１】
（３）過大スタンドバイ電流を流す不良メモリチップをアドレス空間から除外するため、ＲＯＭフューズ１５に、ボンディングで決定された旧チップ識別信号を無効化するためのボンディング情報非活性化フラグを書き込むことが可能である。ＲＯＭフューズ１５にボンディング情報非活性化フラグが書き込まれている場合、チップセレクト回路１２は旧チップ識別信号に換えて、更新チップ識別信号を採用する。
【００５２】
尚、上記ＲＯＭフューズ１５は、例えば、メモリセルアレイを構成する複数の不揮発性メモリの一部を用いて構成されている。また、更新チップ識別信号やフラグデータの格納場所は必ずしもＲＯＭフューズでなくとも良く、電気フューズ、レーザーフューズなど各種の手段を用いて同様の機能を実現できる。
【００５３】
以下具体的に、第１の実施形態で述べた不良メモリチップ検出工程で、４個のメモリチップの内ＮＡＮＤ型フラッシュメモリ２００−３が過大スタンドバイ電流を流す不良メモリチップであると判定された場合に、ＭＣＰを救済する方法について、図８を参照して説明する。図８は、メモリ空間を再構成する場合のチップ識別信号の更新例を示している。
【００５４】
ＮＡＮＤ型フラッシュメモリ２００−３が不良メモリチップである場合、このメモリチップをＭＣＰのメモリ空間から除外し、かつ、このメモリチップに流れる過大スタンドバイ電流をなくすことが必要である。本実施形態では、各ＮＡＮＤ型フラッシュメモリ２００を下記状態に設定することでＭＣＰ救済を実現する。
【００５５】
Ａ．ＮＡＮＤ型フラッシュメモリ２００−１    
ＮＡＮＤ型フラッシュメモリ２００−１は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ＲＯＭ＿ＰＯＷＥＲ＿ＯＦＦに対応するフラグデータを書き込む必要はない。また、メモリ空間を再構成する必要はないため、更新チップ識別信号及びボンディング情報非活性化フラグの書き込みは不要である。
【００５６】
Ｂ．ＮＡＮＤ型フラッシュメモリ２００−２    
ＮＡＮＤ型フラッシュメモリ２００−２は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ＲＯＭ＿ＰＯＷＥＲ＿ＯＦＦに対応するフラグデータを書き込む必要はない。また、メモリ空間を再構成する必要はないため、更新チップ識別信号及びボンディング情報非活性化フラグの書き込みは不要である。
【００５７】
Ｃ．ＮＡＮＤ型フラッシュメモリ２００−３    
ＮＡＮＤ型フラッシュメモリ２００−３は、過大スタンドバイ電流を流す不良メモリチップであるため、この過大スタンドバイ電流を停止する必要がある。よって、内部パワーオフ信号ＲＯＭ＿ＰＯＷＥＲ＿ＯＦＦを生成するためのフラグデータがＲＯＭフューズ１５に書き込まれている。
【００５８】
また、必要に応じて、ボンディング情報非活性化フラグをＲＯＭフューズ１５に書き込み、チップ識別信号を更新しても良い。本実施形態の場合、元々ＮＡＮＤ型フラッシュメモリ２００−４に割り当てられていた更新チップ識別信号を対応付ければ良い。これにより、使用不可のメモリ空間をアドレス終端領域に移動させることができる。
【００５９】
Ｄ．ＮＡＮＤ型フラッシュメモリ２００−４    
ＮＡＮＤ型フラッシュメモリ２００−４は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ＲＯＭ＿ＰＯＷＥＲ＿ＯＦＦに対応するフラグデータを書き込む必要はない。但し、ＮＡＮＤ型フラッシュメモリ２００−３が不良のため、チップ識別信号を更新してメモリ空間を再構成する必要がある。
【００６０】
具体的には、ＮＡＮＤ型フラッシュメモリ２００−３が不良になったことで使用不可となったメモリ空間に対し、ＮＡＮＤ型フラッシュメモリ２００−４を対応付ける。即ち、元々ＮＡＮＤ型フラッシュメモリ２００−３に割り当てられていたチップ識別信号ＣＡＤＤと同様のデータ（チップ識別信号ＣＡＤＤ０＝“Ｈ”、チップ識別信号ＣＡＤＤ０＝“Ｌ”）を、ＲＯＭフューズ１５に書き込む。
【００６１】
以上により、メモリチップ３個分の記憶領域に対応するメモリ空間を、連続してアクセス可能なアドレス領域としてユーザに提供できる。また、過大スタンドバイ電流を流すメモリチップは高電圧発生回路１４を強制的に停止させているので、ＭＣＰとしての消費電流を規定値以下に抑えることが可能となる。
【００６２】
以下、第１の実施形態で述べた不良メモリチップ検出工程で不良メモリチップを登録した後、メモリ空間を再構成する場合のＭＣＰ救済工程について説明する。図９は、本実施形態に係るＭＣＰ救済工程を示すフローチャートである。
【００６３】
先ず、外部テスタとＭＣＰ１との電気的接続を確立し、ＭＣＰ救済工程を開始する。ここで検査対象となるＭＣＰについては、第１の実施形態で述べた不良チップ検出工程によって、既に各々のメモリチップの良否情報が外部テスタに登録されているとする（ステップＳ２００）。
【００６４】
次に、外部テスタは、不良メモリチップであるかを確認する対象となるメモリチップの番号Ｎ（本実施形態では、Ｎ＝０〜３）をＮ＝１に設定する（ステップＳ２０１）。
【００６５】
次に、外部テスタは、所定の記憶領域に保持されたメモリチップの登録情報を参照する（ステップＳ２０２）。
【００６６】
次に、外部テスタは、当該チップが過大スタンドバイ電流を流す不良メモリチップであるか否かを判定する（ステップＳ２０３）。
【００６７】
ステップＳ２０３でＮｏと判定された場合、即ち、不良メモリチップでない場合は、Ｎ＝Ｎ＋１として判定対象を次のメモリチップに移し、ステップＳ２０２に戻る（ステップＳ２０４）。
【００６８】
ステップＳ２０３でＹｅｓと判定された場合、即ち、不良メモリチップである場合は、内部パワーオフ信号ＲＯＭ＿ＰＯＷＥＲ＿ＯＦＦに対応するフラグデータをＲＯＭフューズ１５に書き込む（ステップＳ２０５）。
【００６９】
次に、不良メモリチップが生じたことでメモリ空間を再構成することが必要なメモリチップについて、更新チップ識別信号をＲＯＭフューズに書き込む。尚、不良メモリチップがＮＡＮＤ型フラッシュメモリ２００−４である場合、即ち、アドレス終端を含むメモリチップの場合は、更新チップ識別信号を書き込む必要はない（ステップＳ２０６）。
【００７０】
次に、ステップＳ２０６でチップ識別信号を書き込んだメモリチップについて、ボンディング情報非活性化フラグをＲＯＭフューズ１５に書き込む。これにより、ボンディングで決定された旧チップ識別信号を無効とし、ＲＯＭフューズ１５に書き込まれた更新チップ識別信号を採用することができる（ステップＳ２０７）。
【００７１】
メモリ空間の再構成が終了した場合、ＭＣＰ救済工程を終了する（ステップＳ２０８）。
【００７２】
以上のように、本実施形態に係るＭＣＰ１においては、過大スタンドバイ電流が流れているチップを特定し、この不良メモリチップの高電圧発生回路を強制的に停止させる。また、不良メモリチップに対応付けられていたメモリ空間を正常なメモリチップで置換することでメモリ空間を再構成している。
【００７３】
これにより、正常なメモリチップの記憶領域に対応するメモリ空間を、連続してアクセス可能なアドレス領域としてユーザに提供できる。従って、製造コストを増大させることなく歩留まり向上を図ることが可能となる。
【００７４】
尚、不良メモリチップとなる原因としては、過大スタンドバイ電流以外にも様々な場合が考えられる。例えば、出荷テスト時に実行するヒートラン試験（連続動作試験）で検出される高速劣化不良、ＯＫ（Ｐａｓｓ）とＮＧ（Ｆａｉｌ）が不連続に繰り返される再現性の無いコンタクト性不良、あるいは、周辺回路不具合による特定カラム／ＩＯ不良（隣接ＩＯ間のショート不良など）などである。
【００７５】
これらの原因によって不良判定されたメモリチップを含むＭＣＰについても、不良メモリチップに対応付けられていたメモリ空間を正常なメモリチップで置換することで、同様にメモリ空間を再構成することが可能である。
【００７６】
（第３の実施形態）
本実施形態では、ＭＣＰを複数備えたＳＳＤ（Solid State Drive）について説明する。本実施形態に係るＳＳＤは、例えば、４個のＮＡＮＤ型フラッシュメモリを積層したＭＣＰを８個備えている。
【００７７】
図１０は、ＳＳＤ（Solid State Drive）３００の構成例を示すブロック図である。ＳＳＤ３００は、ＡＴＡインタフェース（ＡＴＡ  Ｉ／Ｆ）３２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置３１と接続され、ホスト装置３１の外部メモリとして機能する。
【００７８】
また、ＳＳＤ３００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ  Ｉ／Ｆ）などの通信インタフェース３３を介して、デバッグ用／製造検査用機器４００との間でデータを送受信することができる。
【００７９】
ＳＳＤ３００は、複数のＮＡＮＤ型フラッシュメモリと、ドライブ制御回路３４と、電源回路３５と、状態表示用のＬＥＤ３６と、ドライブ内部の温度を検出する温度センサ３７と、フューズ３８と、ＤＲＡＭ３９とを備えている。
【００８０】
電源回路３５は、ホスト装置３１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をＳＳＤ３００内の各回路に供給する。また、電源回路３５は、外部電源の立ち上がりまたは立ち下がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路３４に供給する。
【００８１】
フューズ３８は、ホスト装置３１側の電源回路とＳＳＤ３００内部の電源回路３５との間に設けられている。外部電源回路から過電流が供給された場合フューズ３８が切断され、内部回路の誤動作を防止する。
【００８２】
ＳＳＤ３００は、４並列動作を行う４つの並列動作要素３００ａ〜３００ｄを有し、１つの並列動作要素は、２つのＮＡＮＤメモリパッケージ（ＭＣＰ）を有する。各ＮＡＮＤメモリパッケージは、積層された複数のメモリチップ（例えば、１チップ＝２ＧＢ）によって構成されている。
【００８３】
図１０の場合は、各ＮＡＮＤメモリパッケージは、積層された４個のメモリチップによって構成されており、ＳＳＤ３００全体としては６４ＧＢの容量を有する。各ＮＡＮＤメモリパッケージが、積層された８枚のＮＡＮＤメモリチップによって構成されている場合は、ＮＡＮＤメモリ１０は１２８ＧＢの容量を有することになる。
【００８４】
各々の並列動作要素３００ａ〜３００ｄ内において、同一番号のメモリチップは並列アクセス単位を構成している。即ち、並列アクセス単位を構成するメモリチップに対して同時に書き込み、読出し、消去などの各種内部動作が実行される。
【００８５】
ＤＲＡＭ３９は、ホスト装置３１とＮＡＮＤ型フラッシュメモリ間でのデータ転送用キャッシュおよび作業領域用メモリとして機能する。また、ＤＲＡＭ３９の代わりに、ＦｅＲＡＭを使用しても良い。ドライブ制御回路３４は、ホスト装置３１とＮＡＮＤメモリ１０との間でＤＲＡＭ３９を介してデータ転送制御を行うとともに、ＳＳＤ３００内の各構成要素を制御する。
【００８６】
また、ドライブ制御回路３４は、状態表示用ＬＥＤ３６にステータス表示用信号を供給するとともに、電源回路３５からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を自回路内およびＳＳＤ３００内の各部に供給する機能も有している。
【００８７】
本実施形態に係るＳＳＤ３００のように大容量のストレージデバイスにおいて、パッケージ組み込み後に１個のメモリチップが過大スタンドバイ電流を流すことが検知された場合にデバイス全体を不良品として破棄すると、製造コストの大幅な増加が予想される。
【００８８】
従って、本実施形態では、第１の実施形態と同様にして過大スタンドバイ電流が流れる不良メモリチップを特定し、その後、以下２種類の方法にてＳＳＤの救済を行う。
【００８９】
（１）不良メモリチップを含む並列アクセス単位全体をアクセス不可とする。  
この場合、先ず、第２の実施形態と同様な方法によって不良メモリチップ内部の高電圧発生回路を停止させ、過大スタンドバイ電流をなくす。この段階で、第２の実施形態と同様にＭＣＰ内でメモリ空間を再構成する。
【００９０】
例えば、並列動作要素３００ｂ内のｃｈｉｐ１が不良メモリチップである場合を想定する。この場合、ｃｈｉｐ１を含むメモリパッケージ内でメモリ空間を再構成し、使用不可のアドレス領域を最後尾（ｃｈｉｐ３に対応するメモリ空間）に移動させる。これにより、正常なメモリチップの記憶領域に対応するメモリ空間を、連続してアクセス可能なアドレス領域としてユーザに提供できる。
【００９１】
ドライブ制御回路３４は、容量が通常より２５％減少したｃｈｉｐ０〜２からなるメモリパッケージ４個と、ｃｈｉｐ４〜７からなる通常容量のメモリパッケージが４個とが接続されているとみなしてアクセスを行う。この容量変更は、ドライブ制御回路３４を制御するＦＷ（Firm Ware）のパラメータを変更することで行う。
【００９２】
（２）不良メモリチップを含む並列アクセス単位について、並列数を減少させる。  
この場合、先ず、第２の実施形態と同様な方法によって不良メモリチップ内部の高電圧発生回路を停止させ、過大スタンドバイ電流をなくす。この段階で、第２の実施形態と同様にＭＣＰ内でメモリ空間を再構成しても良い。ドライブ制御回路３４は、不良メモリチップを含む並列要素について、並列数を減少させてアクセスを行う。
【００９３】
例えば、図１０に示すように、並列動作要素３００ｄ内のｃｈｉｐ３が不良メモリチップである場合、ドライブ制御回路はｃｈｉｐ３を含む並列アクセス単位に対して３並列でアクセスし、並列動作要素３００ａ〜３００ｃとの間でデータ授受を行うように制御する。これにより、使用不可となるメモリ空間を最低限に抑制することが可能となる。
【００９４】
以上のように、本実施形態に係るＳＳＤ３００においては、過大スタンドバイ電流が流れているチップを特定し、製造コスト増大をさせることなく、歩留まり向上を図ることが可能となる。
【００９５】
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９６】
【図１】第１の実施形態に係るＭＣＰの構造を示す断面図。
【図２】第１の実施形態に係るＮＡＮＤ型フラッシュメモリを示すブロック図。
【図３】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの結線状態を示す模式図。
【図４】第１の実施形態に係るＮＡＮＤ型フラッシュメモリのチップ識別信号を示す図。
【図５】第１の実施形態に係るＮＡＮＤ型フラッシュメモリのアドレス入力サイクルを示す図。
【図６】第１の実施形態に係る不良チップ検出工程を示すフローチャート。
【図７】第２の実施形態に係るＮＡＮＤ型フラッシュメモリを示すブロック図。
【図８】第２の実施形態に係るＮＡＮＤ型フラッシュメモリのチップ識別信号を示す図。
【図９】第２の実施形態に係るＭＣＰ救済工程を示すフローチャート。
【図１０】第３の実施形態に係るＳＳＤを示すブロック図。
【符号の説明】
【００９７】
１…ＭＣＰ
２…基板
３…ボンディングワイヤ
４…スペーサ
５…半田ボール
１００…ＮＡＮＤ型フラッシュメモリ
１０…入出力制御回路
１１…ＮＡＮＤ周辺回路及びＮＡＮＤコア回路
１２…チップセレクト回路
１３…パワーオフ回路
１４…高電圧発生回路
１５…ＲＯＭフューズ
３００…ＳＳＤ
３１…ホスト装置
３２…ＡＴＡ  Ｉ／Ｆ
３３…ＲＳ２３２Ｃ  Ｉ／Ｆ
３４…ドライブ制御回路
３５…電源回路
３６…ＬＥＤ
３７…温度センサ
３８…フューズ
３９…ＤＲＡＭ
４００…デバック／製造検査用機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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