(57)【要約】【課題】隣接する配線基板間を接続する基板間接続端子に生じる応力を低下させる。【解決手段】積層型半導体装置は、互いに積層された複数の半導体装置１１，１２を有している。それぞれの半導体装置１１，１２は配線基板２ａ，２ｂと該配線基板２ａ，２ｂに搭載された半導体チップ１ａ，１ｂとを有している。また、積層型半導体装置は、隣り合って積層された２つの半導体装置１１，１２の配線基板２ａ，２ｂの間を電気的に接続する基板間接続端子７と、を有している。基板間接続端子７は、少なくとも、配線基板２ａ，２ｂの端部近傍に該端部に沿って所定のピッチで配置された第１の列１５と第２の列１６とを構成している。そして、第１の列１５を構成する基板間接続端子７と、第２の列１６を構成する基板間接続端子７とが、第１の列１５に沿った方向に互いにずれて配置されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
配線基板と該配線基板に搭載された半導体チップとを有する互いに積層された複数の半導体装置と、隣り合って積層された２つの前記半導体装置の前記配線基板の間を電気的に接続する基板間接続端子と、を有する積層型半導体装置において、
前記基板間接続端子は、少なくとも、前記配線基板の端部近傍に該端部に沿って所定のピッチで配置された第１の列と第２の列とを構成しており、
前記第１の列を構成する前記基板間接続端子と、前記第２の列を構成する前記基板間接続端子とが、前記第１の列に沿った方向に互いにずれて配置されていることを特徴とする、積層型半導体装置。
【請求項２】
前記第１の列と前記第２の列との間隔が前記ピッチよりも短いことを特徴とする、請求項１に記載の積層型半導体装置。
【請求項３】
前記第１の列を構成する前記基板間接続端子のうち隣接した２つの前記基板間接続端子からの距離が等しい位置に、前記第２の列を構成する前記基板間接続端子が配置されていることを特徴とする、請求項１または２に記載の積層型半導体装置。
【請求項４】
前記第１の列を構成する一の基板間接続端子の中心から、前記第２の列を構成する前記基板間接続端子のうち前記一の基板間接続端子と最近接する前記基板間接続端子の中心までの距離が、前記ピッチと同一の長さであることを特徴とする、請求項１から３のいずれか１項に記載の積層型半導体装置。
【請求項５】
前記基板間接続端子が半田ボールであることを特徴とする、請求項１から４のいずれか１項に記載の積層型半導体装置。
【請求項６】
前記配線基板は前記半導体チップよりも小さな開口部を有し、
前記半導体チップの一の面には電極パッドが設けられており、
前記電極パッドが前記開口部に位置するように、前記一の面を前記配線基板に向けて前記半導体チップが搭載されていることを特徴とする、請求項１から５のいずれか１項に記載の積層型半導体装置。
【請求項７】
前記開口部が前記配線基板の中央部に形成されており、
前記電極パッドが前記半導体チップの中央部に形成されていることを特徴とする、請求項６に記載の積層型半導体装置。
【請求項８】
前記半導体チップは、エラストマを介して前記配線基板に搭載されており、
該エラストマは、前記配線基板の前記開口部が形成された領域に開口部が形成されていることを特徴とする、請求項６または７に記載の積層型半導体装置。
【請求項９】
前記配線基板に形成された配線の一部が前記開口部へ突出した内部導線を成しており、
該内部導線が前記電極パッドと接続されていることを特徴とする、請求項６から８のいずれか１項に記載の積層型半導体装置。
【請求項１０】
前記内部導線と前記電極パッドとの接続部を覆うように、前記開口部が樹脂で封止されていることを特徴とする、請求項９に記載の積層型半導体装置。
【請求項１１】
隣り合って積層された２つの前記半導体装置は、前記基板間接続端子のみによって互いに固定されていることを特徴とする、請求項１から１０のいずれか１項に記載の積層型半導体装置。
【請求項１２】
前記半導体チップがメモリチップであることを特徴とする、請求項１から１１のいずれか１項に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体装置が積層されてなる積層型半導体装置に関する。
【背景技術】
【０００２】
近年、メモリの大容量化に対する需要がより高まっている。しかし、周辺回路の大規模化や複雑化、及び製造工程における微細化の困難性などの要因のため、半導体チップの面積を小さくすることは困難である。そのため、大容量化及び高集積化を図るため、複数の半導体チップが搭載された半導体装置の需要が高まっている。また、高密度化の要求もあることから、複数の半導体装置が積層されてなる積層型半導体装置の需要が高まっている。
【０００３】
積層型半導体装置の一形態として、ＦＢＧＡ（Fine Pitch Ball Grid Allay）構造の半導体装置（半導体パッケージ）が複数積層されてなるｓＦＢＧＡ（stacked FBGA）構造の積層型半導体装置が知られている（例えば、特許文献１参照。）。
【０００４】
特許文献１には、ｓＦＢＧＡ構造の積層型半導体装置が開示されている。図９（ａ）は、特許文献１に記載の積層型半導体装置の模式的断面図であり、図９（ｂ）は、特許文献１に記載の積層型半導体装置が有する基板間接続端子の配置を示す模式図である。
【０００５】
特許文献１に開示された積層型半導体装置１００は、第１の半導体装置１０１と、第１の半導体装置１０１の上方に配置される第２の半導体装置１０２と、を有している。第１の半導体装置１０１及び第２の半導体装置１０２は、それぞれ配線基板１０４ａ，１０４ｂと配線基板１０４ａ，１０４ｂに搭載された半導体チップ１０３ａ，１０３ｂとを有している。それぞれの半導体チップ１０３ａ，１０３ｂは、樹脂１０５によって封止されている。
【０００６】
また、第１の半導体装置１０１の配線基板１０４ａと第２の半導体装置１０２の配線基板１０４ｂとは、基板間接続端子１０６によって電気的に接続されている。基板間接続端子１０６は、第１の半導体装置１０１に搭載された半導体チップ１０３ａを避けるように、半導体チップ１０３ａよりも外側に配置されている。
【０００７】
更に、第１および第２の半導体装置１０１、１０２間の隙間には、補強用の樹脂１０５が充填されている。第１および第２の半導体装置１０１、１０２同士は、この樹脂１０５によっても互いに固定されている。
【０００８】
信号伝達速度の高速化と回路動作の安定化の要求によって、半導体チップに形成された電極パッドに接続される信号線及び電源／グランド（ＧＮＤ）線の数は増加している。そのため、基板間接続端子１０６ｂの数を増やすことが必要となる。
【０００９】
特許文献１の図面には、略正方形状の配線基板の４辺に沿って配置された外側の基板間接続端子１０６ａと、当該外側の基板間接続端子１０６ａの内側に配置された内側の基板間接続端子１０６ｂが記載されている（図９（ｂ）参照。）。隣り合う２つの外側の基板間接続端子１０６ａと、隣り合う２つの内側の基板間接続端子１０６ｂとは、略正方形状に配置されている。
【特許文献１】特開２００７−２８１１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載の積層型半導体装置では、内側の基板間接続端子１０６ｂと半導体チップが搭載される領域（半導体チップ１０３ｂと樹脂１０５とが設けられている領域であり、以下「チップ搭載領域」と呼ぶことがある。）との間隔１０７が短くなる。
【００１１】
半導体チップ１０３ｂや樹脂１０５の線膨張係数は、配線基板１０４ｂの線膨張係数と異なる。そのため、使用時の温度変化によって、配線基板１０４ｂに応力が発生する。特に、配線基板１０４ｂのチップ搭載領域には大きな応力が生じる。
【００１２】
したがって、チップ搭載領域の近くに配置された内側の基板間接続端子１０６ｂに大きな負荷が生じ、内側の基板間接続端子１０６ｂは断線し易くなる。つまり、基板間接続端子の接続の信頼性が低下するという課題がある。
【００１３】
また、特許文献１に記載の積層型半導体装置では、積層されて隣接している半導体装置１０１及び半導体装置１０２の隙間が補強用の樹脂１０５によって封止されている。そのため、第１及び第２の半導体装置１０１、１０２のうちの一方のみが不良品であった場合でも、両半導体装置１０１、１０２を共に廃棄する必要がある。結果として、廃棄すべき半導体装置の数が増え、製造コストが上昇するという課題がある。
【００１４】
本発明の目的は上記背景技術の課題の少なくとも一つを解決できる積層型半導体装置を提供することにある。その目的の一例は、隣接する配線基板間を接続する基板間接続端子に生じる応力が低下され、接続の信頼性が向上された積層型半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
上記課題の少なくとも１つを解決するため、本発明に係る積層型半導体装置は、配線基板と該配線基板に搭載された半導体チップとを有する互いに積層された複数の半導体装置と、隣り合って積層された２つの半導体装置の配線基板の間を電気的に接続する基板間接続端子と、を有している。基板間接続端子は、少なくとも、配線基板の端部近傍に該端部に沿って所定のピッチで配置された第１の列と第２の列とを構成している。そして、第１の列を構成する基板間接続端子と、第２の列を構成する基板間接続端子とが、第１の列に沿った方向に互いにずれて配置されていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、隣接する配線基板間を接続する基板間接続端子に生じる応力を低下させ、接続の信頼性を向上させる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面を参照して説明する。
【００１８】
［第１の実施形態］
図１（ａ）は第１の実施形態に係る積層型半導体装置の模式的断面図である。本実施形態に係る積層型半導体装置は、第１の半導体装置１１と、第１の半導体装置１１に積層された第２の半導体装置１２を有している。
【００１９】
第１の半導体装置１１は、配線基板２ａと半導体チップ１ａとを有している。半導体チップ１ａは、低弾性体であるエラストマ３ａを介して配線基板２ａに搭載されている。配線基板２ａとしては、例えばテープ基板を用いることができる。
【００２０】
配線基板２ａには配線が形成されている。配線基板２ａの中央部には、半導体チップ１ａよりも小さい開口部が形成されている。配線基板２ａに形成された配線の一部は、開口部に向けて突出しており、内部導線４ａを形成している。エラストマ３ａには、配線基板２ａの開口部が形成された領域に対応して、開口部が形成されている。
【００２１】
半導体チップ１ａの一の面であって、当該一の面の中央部には電極パッド（不図示）が設けられている。半導体チップ１ａは、電極パッドが配線基板２ａの開口部に位置するように、一の面を配線基板２ａに向けて搭載されている。そして、内部導線４ａは当該電極パッドと接続されている。また、内部導線４ａと電極パッドとの接続部を覆うように、配線基板２ａの開口部は樹脂５ａによって封止されている。これにより、内部導線４ａの長期的な接続の信頼性が確保されている。樹脂５ａとしては、例えば、エポキシ系樹脂を用いることができる。
【００２２】
第１の半導体装置１１の配線基板２ａには、外部端子６が設けられている。外部端子６は、第１の半導体チップ１ａが搭載された面とは反対側の面に設置されている。外部端子６としては、例えば半田ボールを用いることができる。
【００２３】
第２の半導体装置１２は半導体チップ１ｂと配線基板２ｂとを有しており、第１の半導体装置１１とほぼ同様の構造となっている。半導体チップ１ｂは、エラストマ３ｂを介して配線基板２ｂに搭載されている。
【００２４】
第２の半導体装置１２の半導体チップ１ｂは、配線基板２ｂから突出した内部導線４ｂによって配線基板２ｂと接続されており、その接続部は樹脂５ｂによって封止されている。樹脂５ｂは、例えばエポキシ系樹脂から成る。
【００２５】
積層型半導体装置は、第１の半導体装置１１の配線基板２ａと第２の半導体装置１２の配線基板２ｂとを電気的に接続する基板間接続端子７をさらに有している。基板間接続端子７によって、積層して隣接する配線基板２ａ，２ｂにそれぞれ設けられた配線同士が電気的に接続される。基板間接続端子７としては、半田ボールを用いることができる。
【００２６】
図１（ｂ）は、基板間接続端子７の配置を示すための模式的平面図である。図１（ｂ）には、第１の半導体装置１１の配線基板２ａ及び半導体チップ１ａと、基板間接続端子７と、が示されている。
【００２７】
本実施形態では、配線基板２ａ，２ｂの形状は略長方形であり、基板間接続端子７は配線基板２ｂの一端部と当該一端部と対向する他端部とに配置されている。基板間接続端子７は、配線基板２ａ，２ｂの端部近傍に当該端部に沿って所定のピッチ８で配置された第１の列１５と第２の列１６とを構成している。第２の列１６は第１の列１５と略平行であることが好ましい。
【００２８】
基板間接続端子７同士の間隔は、製造工程において課せられる下限（以下、「ピッチの下限」と呼ぶ。）が存在する。したがって、第１の列１５と第２の列１６との間隔９には制限が課せられる。
【００２９】
第１の列１５を構成する基板間接続端子７と、第２の列１６を構成する基板間接続端子７とは、第１の列１５に沿った方向へ互いにずれて配置されている。また、第１の列１５を構成する一の基板間接続端子７の中心から、当該一の基板間接続端子７と最近接する第２の列１６の基板間接続端子７の中心までの中心間距離３３は、上記のピッチ８と同一の長さであることが好ましい。これにより、第１の列１５と第２の列１６との間隔９が上記のピッチ８よりも短くなるように、基板間接続端子７を配置することができる。
【００３０】
さらに、第１の列１５を構成する基板間接続端子７のうち隣接した２つの基板間接続端子７からの距離が等しくなる位置に、第２の列１６のうちの１つの基板間接続端子７が配置されていることが好ましい。これにより、第１の列１５と第２の列１６との間隔９を出来る限り短くすることができる（図１（ｂ）参照。）。
【００３１】
本実施形態の比較例として、特許文献１に記載された積層型半導体装置における基板間接続端子の配置について説明する（図９（ｂ）参照。）。図９（ｂ）に示された積層型半導体装置では、外側の基板間接続端子１０６ａと内側の基板間接続端子１０６ｂとの間隔１０９が、上述の「ピッチの下限」以上となる。そのため、配線基板のサイズが小さい場合、内側の基板間接続端子１０６ｂとチップ搭載領域との間隔１０７が短くなる。
【００３２】
本実施形態では、上述したように、第１の列１５と第２の列１６との間隔９がピッチの下限よりも短くなる。つまり、図１（ｂ）に示す配置では、第１の列１５と第２の列１６との間隔９が、ピッチ８の（√３）／２倍（約０．８７倍）となる。従って、第１の列１５と第２の列１６との間隔９が、ピッチの下限よりも短くなる。
【００３３】
これにより、配線基板の面積を増大させること無く、半導体チップ１ｂの端部と基板間接続端子７との間隔１０が、特許文献１に記載の積層型半導体装置よりも、「（１−０．８７）×（ピッチ８）」の長さだけ広がる。
【００３４】
本構成によれば、配線基板２ａ，２ｂの面積を増大させること無く、半導体チップ１ａと基板間接続端子７との間隔を長くすることができる。したがって、使用時の温度変化によって基板間接続端子７に生じる負荷（応力）が低減される。この結果、基板間接続端子７の断線が発生し難く、接続の信頼性が向上された積層型半導体装置を提供することができる。
【００３５】
また、本実施形態の積層型半導体装置では、隣り合って積層された２つの半導体装置１１，１２の隙間を補強用の樹脂で封止する必要は無い。すなわち、隣り合って積層された２つの半導体装置１１，１２が、基板間接続端子７のみによって互いに固定されていて良い。
【００３６】
この場合でも、積層型半導体装置として必要な信頼性は確保される。これは半導体チップ１ａ，１ｂと、配線基板２ａ，２ｃとの接続部が、樹脂５ａ，５ｂによって封止されているためである。
【００３７】
したがって、互いに積層された半導体装置１１，１２のうちの１つが動作不良であったとしても、動作不良となっている半導体装置のみを容易に取り替えることができる。結果として、特許文献１に記載の積層型半導体装置と比較して、製造コストが削減される。
【００３８】
ところで、第２の列１６を無くし、基板間接続端子を１列に配置することでも、半導体チップ１ａと基板間接続端子７との間隔を大きくすることは可能である。しかし、この場合、基板間接続端子７の数が減ってしまうとともに、配線基板２ａ、２ｂ同士の接続部が１列となるため、接続部における配線基板の曲げ剛性が大きく低下してしまうというデメリットがある。
【００３９】
本実施形態の積層型半導体装置では、配線基板２ａ、２ｂの端部近傍に配置された基板間接続端子７が２列に構成されている。つまり、配線基板２ａ、２ｂ同士の接続部が配線基板２ａ，２ｂの両端側に２列存在するため、配線基板２ａ，２ｂの曲げ剛性の低下が防止される。このように、本実施形態に係る積層型半導体装置では、配線基板２ａ，２ｂ同士を接続する接続部における曲げ剛性の低下が防止されるとともに、半導体チップ１ａと基板間接続端子７との間隔を大きくすることができる。その結果、高い接続信頼性を持った積層型半導体装置を提供することができる。
【００４０】
次に、本実施形態に係る積層型半導体装置の製造方法の一例について説明する。まず、第１の半導体装置の製造方法について、図２〜５を参照して説明する。
【００４１】
第１の半導体装置の製造方法として、始めに、配線基板２ａを準備し、配線基板２ａの一の面にエラストマ３ａを形成する（図２参照。）。ここで準備する配線基板２ａは、既述の開口部２０を有している。開口部２０は、後の工程で搭載される半導体チップ１ａの電極パッドの位置に対応して形成されている。
【００４２】
配線基板２ａの配線の一部は、開口部２０の縁部上の２点間を結ぶように突出している。この突出した配線は、後の工程で半導体チップと結線される内部導線４ａとなる。エラストマ３ａは、半導体チップ１ａが搭載される側の面上に形成される。エラストマ３ａは、搭載する半導体チップ１ａより若干大きく、応力緩和材から構成されている。エラストマ３ａは、配線基板２ａの開口部２０と同じ部分に開口部を有している。
【００４３】
次に、半導体チップ１ａが配線基板２ａに搭載される（図３参照。）。具体的には、半導体チップ１ａの電極パッドが形成された面を配線基板２ａのエラストマ３ａが形成された面側に向け、さらに半導体チップ１ａの電極パッドが配線基板２ａの開口部２０に位置するように、半導体チップ１ａを配置する。この状態で、エラストマ３ａを加熱することで、半導体チップ１ａが配線基板２ａに接合される。
【００４４】
次に、半導体チップ１ａの電極パッドと内部導線４ａとを接続する（図４参照。）。具体的には、配線基板２ａのエラストマ３ａが形成されていない側の面から、開口部２０を通じて内部導線４ａの一部を切断し、切断した内部導線４ａの端部を半導体チップ１ａの電極パッドとボンディング接合させる。
【００４５】
そして、開口部２０に樹脂５ａが形成され、さらに外部端子６が形成されることによって、第１の半導体装置１１が製造される（図５参照。）。具体的には、内部導線４ａを覆うように、配線基板２ａの開口部２０は樹脂５ａで封止される。そして、配線基板２ａに、半田ボールを用いて外部端子６を形成する。樹脂５ａとしては、例えばエポキシ系樹脂を用いることができる。また、半田ボールは、例えばＳｎ，Ａｇ，Ｃｕなどからなる。
【００４６】
以上の工程により、第１の半導体装置１１を製造することができる。
【００４７】
第２の半導体装置１２の製造方法は、第１の半導体装置１１の製造方法とほぼ同様である。第２の半導体装置１２には、外部端子６の代わりに、基板間接続端子７を形成すれば良い（図６参照。）。
【００４８】
基板間接続端子７としては、半田ボールを用いることが出来る。基板間接続端子７は配線基板２ｂの両端部近傍に配置される。基板間接続端子７の配置は、既に述べたとおりである。
【００４９】
上記のように製造された第２の半導体装置１２を、第１の半導体装置１１に積層することで、図１（ａ），（ｂ）に示された積層型半導体装置を製造することが出来る。具体的には、第１の半導体装置１１上に第２の半導体装置を搭載し、基板間接続端子７をリフローする。これにより、第１の半導体装置１１の配線基板２ａと第２の半導体装置１２の配線基板２ｂとが、基板間接続端子７である半田ボールによって接続される。
【００５０】
なお、第１の半導体装置１１と第２の半導体装置１２との間に補強用の樹脂を充填する必要は無い。
【００５１】
このようにして、本実施形態の積層型半導体装置を製造することができる。上記の製造方法は一例であり、ここで述べた方法に限定されるものではない。例えば、各工程の順番は、可能な限り変更可能である。
【００５２】
［第２の実施形態］
本発明に係る積層型半導体装置は、２層の半導体装置から構成される必要は無く、複数の半導体装置が互いに積層されて構成されていても良い。本実施形態では、一例として、４つの半導体装置が積層されてなる積層型半導体装置について説明する。
【００５３】
図７は、第２の実施形態に係る積層型半導体装置の模式的断面図である。本実施形態に係る積層型半導体装置は、第１，第２，第３，第４の半導体装置１１，１２，１３，１４を有している。それぞれの半導体装置の構成は、第１の実施形態で述べた半導体装置の構成と同様である。
【００５４】
第１の半導体装置１１には、例えば半田ボールからなる外部端子６が形成されている。そして、第１の半導体装置１１に第２の半導体装置１２が、第２の半導体装置１２に第３の半導体装置１３が、第３の半導体装置１３に第４の半導体装置１４が積層されている。
【００５５】
積層型半導体装置は、隣り合って積層された２つの半導体装置の配線基板の間を電気的に接続する基板間接続端子７を有している。基板間接続端子７は、第１の実施形態で説明した配置と同様な配置となっている。
【００５６】
第２の半導体装置１２の配線基板と第３の半導体装置１３の配線基板とを接続する基板間接続端子７は、第１の半導体装置１１の配線基板と第２の半導体装置１２の配線基板とを接続する基板間接続端子７と同一の配置である。また第３の半導体装置１３の配線基板と第４の半導体装置１４の配線基板とを接続する基板間接続端子７の配置も同様の配置である。
【００５７】
本構成によると、使用時の熱によって各層の配線基板に反り変形が生じた場合でも、隣接する配線基板間の反りの差は低減される。そのため、基板間接続端子７に生じる負荷が低下し、接続の信頼性がより向上する。
【００５８】
［第３の実施形態］
基板間接続端子及び外部端子は半田ボールに限定されず、種々のものを用いることができる。本実施形態における積層型半導体装置では、一例として、基板間接続端子として突起電極が用いられている。
【００５９】
図８は、本実施形態の積層型半導体装置の模式的断面図である。本実施形態の積層型半導体装置は、第１の半導体装置１１と第２の半導体装置１２とを有しており、基板間接続端子７を除いて第１の実施形態と同様の構成である。
【００６０】
本実施形態では、基板間接続端子７が、突起電極３１と接合材３２とから構成されている。突起電極３１としては、銅で形成されたＣｕポストを用いることができる。なお、突起電極３１の材料として、銅以外の一般的な金属も使用可能である。また、接合材３２は、例えば、半田や導電性樹脂からなる。
【００６１】
本実施形態においても、基板間接続端子７が第１の実施形態で述べた配置と同様に配置される。これにより、基板間接続端子７に生じる負荷が低減され、基板間接続端子７の断線防止効果を向上する。その結果、接続の信頼性が向上した積層型半導体装置を提供することができる。
【００６２】
以上、本発明の積層型半導体装置について詳細に説明したが、本発明は上記の実施形態に限定されるものではない。
【００６３】
例えば、基板間接続端子７は、配線基板２ａ，２ｂの端部に沿って３列以上形成されていても良い。この場合、隣り合う２列の基板間接続端子が、上記の実施形態で説明したように配置される。また、基板間接続端子７は、基板の周囲を取り囲むように配置されていても良い。
【００６４】
使用する半導体チップ１ａとしては、種々のチップを用いることができる。その一例として、ＤＲＡＭのようなメモリチップを挙げることが出来る。また、積層された各層の半導体装置において、それぞれ異なる種類の半導体チップが用いられていても良い。
【００６５】
以上、本発明の望ましい実施形態について提示し、詳細に説明したが、本発明は上記実施形態に限定されるものではなく、要旨を逸脱しない限り、さまざまな変更及び修正が可能であることを理解されたい。
【図面の簡単な説明】
【００６６】
【図１】（ａ）は第１の実施形態に係る積層型半導体装置の模式的断面図であり、（ｂ）は積層型半導体装置が有する基板間接続端子の配置を示すための模式的平面図である。
【図２】第１の実施形態に係る積層型半導体装置の一製造工程を示す模式的断面図。
【図３】第１の実施形態に係る積層型半導体装置の一製造工程を示す模式的断面図。
【図４】第１の実施形態に係る積層型半導体装置の一製造工程を示す模式的断面図。
【図５】第１の実施形態に係る積層型半導体装置の一製造工程を示す模式的断面図。
【図６】第１の実施形態に係る積層型半導体装置の一製造工程を示す模式的断面図。
【図７】第２の実施形態に係る積層型半導体装置の模式的断面図。
【図８】第３の実施形態に係る積層型半導体装置の模式的断面図。
【図９】（ａ）は特許文献１に記載された積層型半導体装置の模式的断面図であり、（ｂ）は当該積層型半導体装置が有する基板間接続端子の配置を示すための模式的平面図である。
【符号の説明】
【００６７】
１ａ、１ｂ    半導体チップ
２ａ、２ｂ    配線基板
３ａ、３ｂ    エラストマ
４ａ、４ｂ    内部導線
５ａ、５ｂ    樹脂
６    外部端子
７    基板間接続端子
８    ピッチ
９    間隔
１０    間隔
１１    第１の半導体装置
１２    第２の半導体装置
１３    第１の半導体装置
１４    第２の半導体装置
１５    第１の列
１６    第２の列
２０    開口部
３１    突起電極
３２    接合材
３３    中心間距離
１００    積層型半導体装置
１０１    第１の半導体装置
１０２    第２の半導体装置
１０３ａ，１０３ｂ    半導体チップ
１０４ａ，１０４ｂ    配線基板
１０５    樹脂
１０６    基板間接続端子
１０６ａ    外側の基板間接続端子
１０６ｂ    内側の基板間接続端子
１０７    間隔
１０９    間隔
【図１】
2010056121.tif 000003
【図２】
2010056121.tif 000004
【図３】
2010056121.tif 000005
【図４】
2010056121.tif 000006
【図５】
2010056121.tif 000007
【図６】
2010056121.tif 000008
【図７】
2010056121.tif 000009
【図８】
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【図９】
2010056121.tif 000011