(57)【要約】【課題】一つの半導体基板に形成された複数品種の半導体素子に対し、それぞれの品種に対応したメッキ処理を施すこと。【解決手段】複数の品種に対応して複数の半導体素子形成領域が画定された半導体基板上に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施す。【選択図】図４
2010236054.tif 000002
【特許請求の範囲】
【請求項１】
複数の品種に対応して複数の半導体素子形成領域が画定された半導体基板の一方の主面に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、
当該メッキ処理治具と前記半導体基板の主面との間に形成された空間に処理液を導入して、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施すことを特徴とする半導体装置の製造方法。
【請求項２】
複数品種の半導体素子を、当該半導体素子の品種に対応して、半導体基板の一方の主面の複数の領域に形成する工程と、
前記半導体基板の一方の主面に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、当該メッキ処理治具と前記半導体基板の主面との間に形成された空間に処理液を導入して、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施す工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記メッキ処理は、電解メッキ処理或いは無電解メッキ処理であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記複数の半導体素子形成領域におけるメッキ処理は同時に実行されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記複数の半導体素子形成領域の各々において異なる処理条件でメッキ処理を施すことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
被メッキ処理体に画定された複数の被メッキ処理領域にメッキ処理を施すためのメッキ処理装置において、
前記被メッキ処理領域に対応する個数のメッキ処理部を有する処理治具と、
前記処理治具を前記メッキ処理領域に当接する当接機構と、
前記それぞれのメッキ処理部に処理液を供給する供給機構と、
を含むことを特徴とするメッキ処理装置。
【請求項７】
前記処理液がメッキ液であることを特徴する請求項６記載のメッキ処理装置。
【請求項８】
前記それぞれのメッキ処理部が独立して動作することを特徴とする請求項７記載のメッキ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１枚の半導体基板に異なる品種の半導体素子を形成する半導体装置の製造方法、及びこれに適用されるメッキ処理装置に関する。
【背景技術】
【０００２】
電子機器に於ける機能の拡大に伴い、当該電子機器に搭載される半導体装置に対しても、より多くの機能を備えることが要求されている。そして、当該機能の増加に対応して、一つの電子機器の使用される期間（時間）も短縮され、製品寿命が短縮される傾向にある。
【０００３】
この為、適用される半導体装置は、機能がそれぞれ異なる多種類の半導体装置が用いられるが、その数量は多くを必要としない場合がある。
【０００４】
従って、当該半導体装置の製造に際しては、所謂、多品種・少量生産となる場合がある。
【０００５】
この様な多品種・少量生産に対応する為の半導体装置の製造法として、１枚の半導体基板（半導体ウェハ）に、異なる機能を有する半導体素子、即ち異なる品種の半導体素子を一括して造り込むことにより、生産効率を高めることができる可能性がある。
【０００６】
例えば直径３００ｍｍのシリコン（Ｓｉ）半導体基板に、ゲート長が９０ｎｍのＭＩＳ型論理素子と、ゲート長が１８０ｎｍのＭＩＳ型高出力素子、或いはゲート長が１１０ｎｍのＭＩＳ型電源用素子を形成することができれば、それぞれの半導体素子毎に異なる半導体基板を適用する場合よりも、短時間に且つ低い製造コストをもって製造することができる可能性がある。。
【０００７】
この様に、１枚の半導体基板上に、機能の異なる複数種の半導体素子を形成する際には、それぞれの半導体素子に対応して、例えばバンプ電極からなる外部接続用電極を異なるピッチをもって形成する。
【０００８】
ところで、半導体素子の電極にバンプ電極を形成するためにメッキ法を用いることが開示されている（例えば、特許文献１）。
【０００９】
一方、ウェハ（半導体基板）上に電解メッキ法によりバンプを形成する際、メッキ槽内にウェハとアノードとを縦に、且つ対向させて配置し、当該メッキ槽内にメッキ液を導入してメッキ処理を行なうことが開示されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２５３４８５号公報
【特許文献２】登録実用新案第３１０３５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
１枚の半導体基板に、複数品種の半導体素子を形成しようとする場合、電極の配置されるピッチが、１００μｍ、２００μｍ、或いは３００μｍと、品種毎に異なる場合がある。このような場合には、外部接続用電極となるバンプ電極の大きさも品種毎に異なるのが一般的である。
【００１２】
当該バンプ電極は、一般に電解メッキ法あるいは無電解メッキ法により形成される。
【００１３】
従って、複数品種の半導体素子が形成された半導体基板に対して電解メッキ法あるいは無電解メッキ法によりバンプ電極を形成しようとすると、バンプ電極の高さが、例えば３００μｍピッチの品種において所定値になるメッキ処理条件をもって工程を実行した場合、１００μｍピッチの品種においてはバンプ電極が相互に短絡を生じてしまう。
【００１４】
一方、１００μｍピッチの品種において所定のバンプ電極高さが実現されるメッキ処理条件をもって工程を実行した場合には、３００μｍピッチの品種において、バンプ電極の高さが所定値に満たないというような問題が発生する。
【００１５】
上記先行技術文献には、かかる問題を解決する手段については開示されていない。
【００１６】
即ち、１枚の半導体基板に、複数品種の半導体素子を形成しようとする場合、異なる品種毎に適切なピッチ、高さをもって、外部接続用電極などの電極を形成することができる方法ならびにこれを可能とする製造装置が存在しなかった。
【課題を解決するための手段】
【００１７】
本発明によれば、複数の品種に対応して複数の半導体素子形成領域が画定された半導体基板の一方の主面に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、当該メッキ処理治具と前記半導体基板の主面との間に形成された空間に処理液を導入して、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施す半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明によれば、一枚の半導体基板上に形成された複数品種の半導体素子に対して、それぞれの品種に適した寸法を有する電極を、一括して形成することが可能となり、半導体装置の多品種・少量生産の効率、製造歩留りを大きく向上することができる。
【図面の簡単な説明】
【００１９】
【図１】半導体基板上に形成される半導体素子の例を示す断面図である。
【図２】複数種の半導体素子が形成された半導体基板の一例を示す平面図である。
【図３Ａ】半導体装置の製造工程を示す断面図（その１）である。
【図３Ｂ】半導体装置の製造工程を示す断面図（その２）である。
【図３Ｃ】半導体装置の製造工程を示す断面図（その３）である。
【図３Ｄ】半導体装置の製造工程を示す断面図（その４）である。
【図３Ｅ】半導体装置の製造工程を示す断面図（その５）である。
【図３Ｆ】半導体装置の製造工程を示す断面図（その６）である。
【図３Ｇ】半導体装置の製造工程を示す断面図（その７）である。
【図４】第１の実施形態に於ける処理治具を、被処理半導体基板と共に透視した平面図である。
【図５】図４に示す処理治具の、図４中、線Ａ−Ｂ，線Ａ−Ｃに沿った断面図である。
【図６】図４に示す処理治具を含む電解メッキ処理装置の構成を示す図である。
【図７】図４に示す処理治具を用いた、バリアメタル膜の形成工程を示す図である。
【図８】図４に示す処理治具を用いた、はんだ合金層の形成工程を示す図である。
【図９】図７，図８の工程により、一つの半導体基板上に形成されたメッキ金属層を示す断面図である。
【図１０】図９に示されるメッキ金属層から得られるバンプ電極を示す断面図である。
【図１１】第２の実施形態に於ける被処理半導体基板の構成を示す平面図である。
【図１２】第２の実施形態によるに於ける処理治具を、被処理半導体基板と共に透視した平面図である。
【図１３】第３の実施形態による処理治具の装着機構を示す図（その１）である。
【図１４】第３の実施形態による処理治具の装着機構を示す図（その２）である。
【発明を実施するための形態】
【００２０】
［第１の実施形態］
第１の実施形態について、図面を用いて説明する。
【００２１】
半導体基板に形成される半導体素子の一例を、図１に示す。
【００２２】
当該図１は、シリコン（Ｓｉ）半導体基板２１の一方の主面に形成された、所謂ＭＯＳ型半導体素子を示している。
【００２３】
当該ＭＯＳ型半導体素子は、ＣＭＯＳ（相補）型半導体素子であり、半導体基板２１の一方の主面に形成された素子分離領域２１Ｉにより画成されたところの素子領域２１Ａに形成されたｐチャネル型ＭＯＳトランジスタ２０Ｐと、同じく素子分離領域２１Ｉにより画成されたところの素子領域２１Ｂに形成されたｎチャネル型ＭＯＳトランジスタ２０Ｎとを有している。
【００２４】
ｐチャネル型ＭＯＳトランジスタ２０Ｐは、半導体基板２１の一方の主面に形成されたシリコン酸窒化膜よりなるゲート絶縁膜２２Ａと、その上に形成されたｐ＋型のポリシリコンゲート電極２３Ａとを具備している。
【００２５】
また素子領域２１Ａにおいて、半導体基板２１中、前記ゲート電極２３Ａの両側に、ｐ型ソースエクステンション領域２１ａ、ならびにｐ型ドレインエクステンション領域２１ｂを具備している。
【００２６】
そして、ポリシリコンゲート電極２３Ａの両側壁面には側壁絶縁膜２３Ｗが形成されており、素子領域２１Ａ中、半導体基板２１のエクステンション領域に重畳して、ｐ＋型拡散領域よりなるソース領域２１ｅ、ドレイン領域２１ｆが配置されている。
【００２７】
一方、前記ｎチャネル型ＭＯＳトランジスタ２０Ｎは、半導体基板２１の一方の主面に形成されたシリコン酸窒化膜よりなるゲート絶縁膜２２Ｂと、その上に形成されたｎ＋型のポリシリコンゲート電極２３Ｎとを具備している。
【００２８】
また素子領域２１Ｂにおいて、半導体基板２１中、前記ゲート電極２３Ｂの両側に、ｎ型ソースエクステンション領域２１ｃとｎ型ドレインエクステンション領域２１ｄとを具備している。
【００２９】
そして、ポリシリコンゲート電極２３Ｂの両側壁面には側壁絶縁膜２３Ｖが形成されており、素子領域２１Ｂ中、半導体基板２１のエクステンション領域に重畳して、ｎ＋型拡散領域よりなるソース領域２１ｇ、ドレイン領域２１ｈが配設されている。
【００３０】
尚、当該ＣＭＯＳ（相補）型半導体素子領域を覆って、半導体基板上に配設される絶縁層、ゲート電極、スース領域ならびにドレイン領域に接続される電極・配線層、及びパッシベーション層などの表示は省略している。
【００３１】
この様な構成を有するＣＭＯＳ（相補）型半導体素子が多数個組み合わされて、更に必要に応じて受動素子が含まれて、所望の機能を有する電子回路が形成される。
【００３２】
一個の半導体素子は、当該電子回路を少なくとも一つ具備して、所謂半導体集積回路素子として形成されている。
【００３３】
具備する電子回路の機能により、当該半導体集積回路素子の機能が特定され、異なる電子回路を含む半導体集積回路素子は、互いに異なる機能を有し、異なる品種とされる。
【００３４】
即ち、半導体記憶素子、電源回路用素子、論理回路素子或いは高出力用素子として、それぞれ別個の半導体集積回路素子とされる。
【００３５】
また、異なる機能を有する電子回路が一つの半導体基板に集積されて、多機能を有する半導体集積回路素子とされる。
【００３６】
本実施形態にあっては、図２に示される如く、一枚の半導体基板２１の一方の主面に、周知の半導体素子製造プロセスを経て、異なる４種の半導体素子が形成されている。
【００３７】
即ち、領域域２０Ａには第１の品種の半導体素子（例えばアナログ回路素子）が複数個形成され、第２の品種の半導体素子（例えば半導体記憶素子）が領域２０Ｂに複数個形成され、第３の品種の半導体素子（例えば論理回路素子）が品種領域２０Ｃに複数個形成されている。そして、品種領域２０Ｄには、第４の品種の半導体素子（例えばマイクロプロセッサ）が複数個形成されている。
【００３８】
これらの半導体素子は、それぞれの品種毎に、外形寸法の他、ゲート電極のゲート長、各層の膜厚などが異なる。
【００３９】
この様に、一枚の半導体基板に複数種の半導体素子を形成することにより、少量・多品種の半導体装置の製造が行なわれる。
【００４０】
本実施形態にあっては、この様に、機能の異なる複数種の半導体素子、即ち異なる品種の半導体素子が形成された一枚の半導体基板に対してめっき処理を施し、外部接続用電極となるバンプ電極を形成する際、異なる品種（複数種）の半導体素子のそれぞれに対応して、以下の製造工程を実施し、当該バンプ電極を形成する。
【００４１】
当該バンプ電極の製造工程を、図３Ａ乃至図３Ｇに示す。
【００４２】
ここでは、シリコン（Ｓｉ）半導体基板２１に於いて、その一方の主面に形成された電極部を示している。
【００４３】
尚、当該半導体基板２１の一方の主面には、前記ｐチャネル型ＭＯＳトランジスタ２０Ｐ、ｎチャネル型ＭＯＳトランジスタ２０Ｎなどの能動素子、容量素子などの受動素子、ならびにこれらの機能素子を相互に接続するアルミニウム（Ａｌ）或いは銅（Ｃｕ）からなる配線層、及び当該配線層間を絶縁する層間絶縁層などが形成されているが、ここでは図示することを省略している。
【００４４】
当該半導体基板２１の一方の主面に於いては、前記配線層に接続されたパッド電極２５が形成されており、これを覆って窒化シリコン（ＳｉＮ）膜からなるパッシベーション膜２６が配設されている。かかる状態を図３Ａに示す。
【００４５】
当該パッシベーション膜２６には、パッド電極２５を露出する開口部が形成されており、当該パッシベーション膜２６上ならびに開口部において表出されたパッド電極２５を覆って、銅（Ｃｕ）シード層２７が、チタン（Ｔｉ）密着層（図示せず）を介して配設されている。
【００４６】
当該チタン（Ｔｉ）層、ならびに銅（Ｃｕ）シード層２７は、スパッタリング法により形成される。
【００４７】
次いで、前記銅（Ｃｕ）シード層２７上にフォトレジスト層Ｒを選択的に形成し、前記銅（Ｃｕ）シード層２７のうち、前記パッド電極２５上に位置する部位を選択的に露出する。かかる状態を図３Ｂに示す。
【００４８】
次いで、前記フォトレジスト層Ｒをマスクとし、且つ前記銅（Ｃｕ）シード層２７をカソード電極として用いた電気メッキ法により、当該フォトレジスト層Ｒに覆われない銅（Ｃｕ）シード層２７上に、ニッケル（Ｎｉ）層２８を被着する。かかる状態を図３Ｃに示す。
【００４９】
当該ニッケル（Ｎｉ）膜２８は、バリア層として機能する。
【００５０】
しかる後、前記フォトレジスト層Ｒをマスクとし、且つ前記銅（Ｃｕ）シード層２７をカソード電極として用いた電気メッキ法により、前記ニッケル（Ｎｉ）層２８上からフォトレジスト層Ｒの上表面に連続して、はんだ合金層２９を被着する。かかる状態を図３Ｄに示す。
【００５１】
次いで、前記フォトレジスト層Ｒを除去する。かかる状態を図３Ｅに示す。
【００５２】
次いで、前記はんだ合金層２９をマスクとする選択エッチングにより、銅（Ｃｕ）シード層２７の露出部を、その下に在るチタン（Ｔｉ）密着層と共に除去する。かかる状態を図３Ｆに示す。
【００５３】
しかる後、前記はんだ合金層２９に対してリフロー処理を施し、略球状のはんだバンプ２９Ｂｕを形成する。かかる状態を図３Ｇに示す。
【００５４】
この様な製造工程を経て形成されるはんだバンプ２９Ｂｕからなるバンプ電極は、半導体素子の品種により、その外形寸法、及び／或いは配設ピッチが異なる。
【００５５】
即ち、前記品種領域２０Ａに形成される第１の半導体素子であって、１８０ｎｍのゲート長Ｇ１と、３．０ｎｍの厚さのゲート絶縁膜２２Ａ，２２Ｂを有する場合には、パッド電極２５は１μｍの厚さに形成され、パッシベーション膜２６は２μｍの厚さに形成される。
【００５６】
またチタン（Ｔｉ）密着膜は１００ｎｍの厚さに形成され、銅（Ｃｕ）シード層２７は２５０ｎｍの厚さに形成され、更にニッケル（Ｎｉ）バリア膜２８は３．５μｍの厚さに形成される。
【００５７】
そして、はんだ合金層２９は、図３Ｄに示す段階（メッキによる被着段階）おいて、例えば４５μｍの厚さに形成される。
【００５８】
一方、前記品種領域２０Ｂに形成される第２の半導体素子であって、１１０ｎｍのゲート長Ｇ１と、１．８ｎｍの厚さのゲート絶縁膜２２Ａ，２２Ｂを有する場合には、パッド電極２５は１μｍの厚さに形成され、パッシベーション膜２６は２μｍの厚さに形成されまる。
【００５９】
また、チタン（Ｔｉ）密着膜は１００ｎｍの厚さに形成され、銅（Ｃｕ）シード層２７は２５０ｎｍの厚さに形成され、更にニッケル（Ｎｉ）バリア膜２８は２．０μｍの厚さに形成される。
【００６０】
そして、はんだ合金層２９は、図３Ｄに示す段階（メッキによる被着段階）おいて、例えば３５μｍの厚さに形成される。
【００６１】
そして、前記品種領域２０Ｃに形成される第３の半導体素子であって、９０ｎｍのゲート長Ｇ１と、１．８ｎｍの厚さのゲート絶縁膜２２Ａ，２２Ｂを有する場合には、パッド電極２５は１．０μｍの厚さに形成され、パッシベーション膜２６は２．０μｍの厚さに形成される。
【００６２】
また、チタン（Ｔｉ）密着膜は１００ｎｍの厚さに形成され、銅（Ｃｕ）シード層２７は２５０ｎｍの厚さに形成され、更にニッケル（Ｎｉ）バリア膜２８は５．０μｍの厚さに形成される。
【００６３】
そして、はんだ合金層２９は、図３Ｄに示す段階（メッキによる被着段階）おいて、例えば１２μｍの厚さに形成される。
【００６４】
更に、前記品種領域２０Ｄに形成される第４の半導体素子であって、６５ｎｍのゲート長Ｇ１と、１．７ｎｍの厚さのゲート絶縁膜２２Ａ，２２Ｂを有する場合には、パッド電極２５は１．０μｍの厚さに形成され、パッシベーション膜２６は２．０μｍの厚さに形成される。
【００６５】
また、チタン（Ｔｉ）密着膜は１００ｎｍの膜厚に形成され、銅（Ｃｕ）シード層２７は２５０ｎｍの厚さに形成され、更にニッケル（Ｎｉ）バリア膜２８は３．０μｍの厚さに形成される。
【００６６】
そして、はんだ合金層２９は、図３Ｄに示す段階（メッキによる被着段階）おいて、例えば５５μｍの厚さに形成される。
【００６７】
この様に、一枚の半導体基板２１上に、異なる品種の半導体素子を形成しようとする場合、はんだ合金層２９の高さが品種毎に異なる。
【００６８】
従って、当該品種毎に、少なくともはんだ合金層２９の形成する為のメッキ処理条件を異ならしめることがある。
【００６９】
本実施形態にあっては、前記半導体基板２１に対してメッキ処理を実施する処理装置として、
当該半導体基板２１に形成された複数の品種領域に対応してメッキ浴を構成する処理治具を具備したメッキ処理装置を適用する。
【００７０】
当該処理治具の構成を、図４ならびに図５に示す。
【００７１】
図４は、当該メッキ処理治具を透視して半導体基板２１の一方の主面（半導体素子形成面、被処理面）を見た状態を示し、図５は、図４に於ける線Ａ−Ｂ、線Ａ−Ｃに沿った断面を示している。
【００７２】
図５に示される様に、被処理基板である半導体基板２１は、その直径方向がほぼ垂直になるよう立てて配置され、その一方の主面に対向して処理治具１００が装着される。かかる状態に於いてメッキ処理が実施される。
【００７３】
図４に於いて、「上」および「下」の表示は、半導体基板２１が、その直径方向がほぼ垂直になるよう立てて配置された状態における、上下関係を示している。
【００７４】
図４に示される様に、当該半導体基板２１の一方の主面には、四つの品種領域２０Ａ，２０Ｂ，２０Ｃ，２０Ｄが画成されている。
【００７５】
そして、当該半導体基板２１の被処理面に対向して、処理治具１００が装着されている。
【００７６】
当該処理治具１００は、当該半導体基板２１に於ける品種領域２０Ａ，２０Ｂ，２０Ｃ，２０Ｄにそれぞれに対応して、相互に隔離され、独立してメッキ処理が可能なメッキ処理部（以下、セル部と称する）１００Ａ、セル部１００Ｂ、セル部１００Ｃならびにセル部１００Ｄを具備している。
【００７７】
本実施形態にあっては、当該セル部は、被処理半導体基板２１に対向する部位がそれぞれ扇状の形態を有し、対応する品種領域のそれぞれを独立して覆っている。
【００７８】
セル部１００Ａでは前記品種領域２０Ａに対してのメッキ処理が、セル部１００Ｂでは品種領域２０Ｂに対してのメッキ処理が、更にセル部１００Ｃでは品種領域２０Ｄに対してのメッキ処理が実施される。
【００７９】
同様に、セル部１００Ｄでは品種領域２０Ｄに対してのメッキ処理が実施される。
【００８０】
前記セル部のそれぞれは、例えばポリ塩化ビニルあるいはテフロン樹脂などの弾力性を有する樹脂材料から形成され、上面１００Ｔと、側壁部１００sideとを具備している。
【００８１】
当該処理治具１００の上面１００Ｔ（立てて配置された半導体基板２１に対向して配置された場合には側面）には、セル部１００Ａ，セル部１００Ｂ，セル部１００Ｃ，セル１００Ｄのそれぞれに於いて、メッキ液の導入口１００Ａinとメッキ液の排出口１００Ａoutが配設されている。即ち、各セルに於いて、メッキ液の導入口１００Ａinは前記処理治具１００が立設された場合に下方に位置するように、またメッキ液の排出口１００Ａoutは上方に位置するよう配設されている。
【００８２】
また、各セル部の外側側壁、すなわち処理治具１００の側壁部１００sideの一部を形成する面には、当該処理治具１００の立設状態に於ける下端部近傍に位置して、メッキ液を排出するドレインポートが配設されている。
【００８３】
即ち、セル部１００Ａにあってはドレインポート１００Ａｄが、またセル部１００Ｂあってはドレインポート１００Ａｂが配設されている。同様に、セル部１００Ｃにあってはドレインポート１００Ｃｄが、またセル部１００Ｄあってはドレインポート１００Ｄｂが配設されている。
【００８４】
この様な、メッキ液の導入口１００Ａinならびにメッキ液の排出口１００Ａoutの配設により、各セル部においてその下部に位置するメッキ液導入口１００Ａinから導入されたメッキ液はそのセル部を満たし、上部に位置するメッキ液排出口１００Ａoutから排出される。
【００８５】
即ち、セル部１００Ａにおいて、メッキ液は、セル部１００Ａの下部、ドレインポート１００Ａｄに対応する高さに配置された導入口１００Ａinから導入され、セル部１００Ａを満たして、上部に配置された排出口１００Ａoutから排出される。
【００８６】
セル部１００Ｂにおいて、メッキ液は、セル部１００Ｂの下部、ドレインポート１００Ｂｄに対応する高さに形成された導入口１００Ｂinから導入され、セル部１００Ｂを満たして、上部に配設された排出口１００Ｂoutから排出される。
【００８７】
同様に、セル部１００Ｃにおいて、メッキ液は、セル部１００Ｃの下部、ドレインポート１００Ｃｄに対応する高さに形成された導入口１００Ｃinから導入され、セル部１００Ｃを満たして、上部に在る排出口１００Ｃoutから排出される。
【００８８】
そして、セル部１００Ｄにおいて、メッキ液は、セル部１００Ｄの下部、ドレインポート１００Ｄｄに対応する高さに形成された導入口１００Ｄinから導入され、セル部１００Ｄを満たして、上部に配設された排出口１００Ｄoutから排出される。
【００８９】
この様に、セル部に対して、メッキ液が当該セル部の下部から導入され、当該セル部の上部から排出されることにより、当該セル部と被処理半導体基板２１との間に形成される空間は、当該メッキ液によりほぼ満たされる。
【００９０】
従って、メッキ処理中にあっては、被処理半導体基板２１に於けるメッキ処理対象部位にメッキ液が接触しないという状態を生じない。
【００９１】
尚、ドレインポート１００Ａｄ，１００Ｂｄ，１００Ｃｄ或いは１００Ｄｄは、それぞれ対応するセル部１００Ａ，セル部１００Ｂ，セル部１００Ｃ或いはセル部１００Ｄと被処理半導体基板２１とにより形成された空間内に収容されているメッキ液を交換する場合、或いは所定のメッキ処理が終了した時など、当該メッキ液を排出する際に適用される。
【００９２】
従って、メッキ処理の実行中は、当該ドレインポートを介してメッキ液は排出されない。
【００９３】
図５に示されるように、前記セル部１００Ａ，セル部１００Ｄは、それぞれセル壁１００ａ，セル壁１００ｄにより画定されており、当該セル壁の間に配設された接合部材１００Ｒにより固着されている。
【００９４】
当該接合部材１００Ｒとしては、シリコーンゴム等の弾力性を有する材料が適用される。
【００９５】
図示されないが、セル部１００Ｂ，セル部１００Ｃも、同様にセル壁１００ｂ，セル壁１００ｃを有し、接合部材１００Ｒにより接合されて、処理治具１００が形成されている。
【００９６】
またセル部１００Ａ乃至セル部１００Ｄの上面（側面）を覆って、支持部材１００Ｓが配設され、セル部１００Ａ乃至セル部１００Ｄの各々は、当該記支持部材１００Ｓに、接合部材１００Ｒにより固着されて一体的に支持されている。
【００９７】
前記セル部１００それぞれに於けるメッキ液導入口ならびにメッキ液排出口はそれぞれ、当該記支持部材１００Ｓを貫通して配設されている。
【００９８】
また、前記セル部１００Ａに於ける壁１００ａ，セル部１００Ｄに於ける壁１００ｄのそれぞれの下端部には、ナイフエッジ１００Ａｋ，ナイフエッジ１００Ｄｋが形成されており、当該処理治具１００を、半導体基板２１上に被着されているフォトレジスト膜Ｒに押圧した場合、ナイフエッジ１００Ａｋ，ナイフエッジ１００Ｄｋが当該フォト前記レジスト膜Ｒ中に侵入し、セル部１００Ａと被処理半導体基板２１との間、セル部１００Ｄと被処理半導体基板２１との間に、それぞれ独立した空間が形成される。
【００９９】
当該ナイフエッジは、セル部１００Ｂに於ける壁１００ｂ、セル部１００Ｃに於ける壁１００ｃにも形成されており、それぞれ被処理半導体基板２１との間に空間が形成される。
【０１００】
尚、前記半導体基板２１の一方の主面に於ける半導体素子領域には、ｐチャネル型ＭＯＳトランジスタ２０Ｐ、ｎチャネル型ＭＯＳトランジスタ２０Ｎなどの能動素子、容量素子などの受動素子、ならびにこれらの機能素子を相互に接続するアルミニウム（Ａｌ）或いは銅（Ｃｕ）からなる配線層、当該配線層間を絶縁する層間絶縁層、ならびにパッシベーション膜、銅（Ｃｕ）シード層などが形成されているが、図５に於いては図示することを省略している。
【０１０１】
以下、図６乃至図１０にあっても、同様である。
【０１０２】
前記処理治具１００を含む、メッキ処理装置の全体構成を図６に示す。
【０１０３】
前述の如く、被処理半導体基板２１がほぼ垂直に立った状態（立設状態）に於いてめっき処理がなされるが、当該図６にあっては、メッキ処理装置全体の構成を示すことから、当該被処理半導体基板２１を横に配した状態をもって示している。
【０１０４】
尚、当該図６にあっては、被処理半導体基板２１の一方の主面に形成されるフォトレジスト層Ｒについては、その形成状態を粗に表している。
【０１０５】
図６を参照するに、被処理半導体基板２１上を覆って、処理治具１００が、そのナイフエッジ１００Ａｋ，１００Ｄｋが、被処理半導体基板２１上のフォトレジストパターンＲに食い込んだ状態をもって配置されている。
【０１０６】
即ち、当該ナイフエッジのフォトレジスト膜Ｒへの侵入により、各セル部と被処理半導体基板２１との間には、閉じた空間が独立して形成されている。
【０１０７】
当該処理治具１００にあって、セル部１００Ａに於けるメッキ液導入口１００Ａinは、メッキ液供給ライン１５０Ａｉおよびポンプ１６０Ａを介してメッキ液タンク１５０Ａに接続され、またメッキ液排出口１００Ａoutは、メッキ液回収ライン１５０Ａｏおよびポンプ１６１Ａを介して、メッキ液タンク１５０Ａに接続されている。
【０１０８】
同様にセル部１００Ｄに於けるメッキ液導入口１００Ｄinは、メッキ液供給ライン１５０Ｄｉおよびポンプ１６０Ｄを介してメッキ液タンク１５０Ｄに接続され、またメッキ液排出口１００Ｄoutは、メッキ液回収ライン１５０Ｄｉおよびポンプ１６１Ｄを介してメッキ液タンク１５０Ｄに接続されている。
【０１０９】
これにより、セル部１００Ａはメッキ液タンク１５０Ａからのメッキ液により充填され、当該メッキ液はセル１００Ａとメッキ液タンク１５０Ａとの間を、ポンプ１６０Ａおよび１６１Ａにより循環する。
【０１１０】
同様にセル部１００Ｄはメッキ液タンク１５０Ｄからのメッキ液により充填され、当該メッキ液は前記セル１００Ｄとメッキ液タンク１５０Ｄとの間を前記ポンプ１６０Ｄおよび１６１Ｄにより循環する。
【０１１１】
尚、ここでは図示されていないセル部１００Ｂ，セル部１００Ｃにおいても、同様に、メッキ液導入口ならびにメッキ液排出口は、それぞれ対応するメッキ液タンク１５０に接続され、メッキ液の充填、ならびに当該メッキ液のセル１００Ａとメッキ液タンク１５０Ａとの間の循環が行なわれる。
【０１１２】
そして、前記セル部１００Ａ，セル部１００Ｄのそれぞれには、前記被処理半導体基板２１の主面に対向する如く、板状のアノードＡＮが配設されている。
【０１１３】
図示されていないセル部１００Ｂ，セル部１００Ｃにおいても同様に、板状のアノードＡＮが配設されている。
【０１１４】
即ち、前記セル部１００Ａ，セル部１００Ｂ，セル部１００Ｃならびにセル部１００Ｄのそれぞれと、被処理半導体基板２１とをもって形成された空間は、それぞれが独立したメッキ液受容部、メッキ処理部を形成している。
【０１１５】
形成されたメッキ液受容部のそれぞれに、所望のメッキ液を充填した状態に於いて、被処理半導体基板２１の主面上に配設されている銅（Ｃｕ）シード層２７をメッキ電源１７０の負極を接続し、一方アノードＡＮにメッキ電源１７０の正極を接続する。
【０１１６】
そして、セル部１００Ａに於いては、可変抵抗器１７０Ａおよび電流計１７１Ａを介してメッキ電流を供給することにより、前記半導体基板２１の領域２０Ａに於いて、所望の金属膜の電気メッキ処理がなされる。
【０１１７】
同様にセル部１００Ｄにおいては、アノードＡＮに可変抵抗器１７０Ｄおよび電流計１７１Ｄを介してメッキ電流を供給することにより、前記半導体基板２１の領域２０Ｄに於いて、所望の金属膜の電気メッキ処理がなされる。
【０１１８】
この時、前記セル部１００Ａではメッキ電流密度を１Ａ／ｃｍ2に設定し、低い成膜速度で金属膜を成膜し、一方、セル部１００Ｄではメッキ電流密度を例えば３Ａ／ｃｍ2に設定して、大きな成膜速度で所望の金属膜を成膜する。
【０１１９】
そして、必要に応じて、セル部１００Ａとセル部１００Ｄとの間に於いて、メッキ液の組成、メッキ液温度、或いはｐＨ値を変えることが可能である。
【０１２０】
他のセル部１００Ｂ及びセル部１００Ｃに於いても、同様にメッキ電流の電流密度を選択して、必要な電気メッキ処理がなされる。勿論、必要に応じて、各セル部の間に於いて、メッキ液の組成、メッキ液温度、或いはｐＨ値が選択される。
【０１２１】
即ち、本実施態様にあっては、半導体基板２１の被処理面に対応して、それぞれ独立したメッキ処理条件を設定することができるセル部を配置して、メッキ処理を行なう。
【０１２２】
従って、前記図３Ｃに示したニッケル（Ｎｉ）膜２８、あるいは図３Ｄに示したはんだ合金層２９などのメッキ成膜処理を、品種領域２０Ａ乃至品種領域２０Ｄの各々において、独立した条件をもって、且つ平行して実行することができる。
【０１２３】
これにより、図７，図８に示されるように、１枚の半導体基板２１に形成された複数の品種領域２０Ａ，２０Ｄに、異なる高さ（厚さ）を有するはんだ合金層２９を形成することができる。
【０１２４】
図７は、前記図３Ｃの工程に対応しており、セル部１００Ａ、セル部１００ＤではフォトレジストパターンＲをマスクとして、ニッケル（Ｎｉ）バリア膜２８が、それぞれの膜厚ｔ１，膜厚ｔ２に形成されている。
【０１２５】
また図８は、前記図３Ｄの工程に対応しており、セル部１００Ａ，セル部１００ＤにおいてフォトレジストパターンＲをマスクとして、はんだ合金層２９が、それぞれの高さＨ１および高さＨ２をもって形成されている。
【０１２６】
ここでニッケル（Ｎｉ）バリア膜２８の膜厚ｔ１は膜厚ｔ２よりも大きく、またはんだ合金層２９の高さＨ１は高さＨ２よりも大きい。
【０１２７】
即ち、品種毎にニッケル（Ｎｉ）バリア膜２８の膜厚、そしてはんだ合金層２９の半導体基板２１上における高さが異なり、また、一枚の半導体基板２１上に於けるセル１００Ａ〜１００Ｄ間に於いて、高さの異なるはんだ合金層２９が同時に形成されている。
【０１２８】
異なる高さを有するはんだ合金層２９であることから、そのリフロー処理により、品種領域２０Ａと２０Ｄとの間に於いては、互いに高さの異なるバンプ電極２９Ｂｕが形成される。
【０１２９】
同様に、半導体基板２１上に於ける他の品種領域２０Ｂ，２０Ｃにおいても、それぞれ必要な高さ（厚さ）を有するはんだ合金層２９を形成することができ、もって所望の高さを有するバンプ電極２９Ｂｕが形成される。
【０１３０】
なお、上記メッキ処理に於いて、セル部１００Ａ，セル部１００Ｂ，セル部１００Ｃ，セル部１００Ｄ間において、メッキ電流を流すタイミングを異ならしめる、或いはメッキ処理持続時間を異ならしめることも、必要に応じて採用することができる。
【０１３１】
これにより、形成されるメッキ金属層、即ちはんだ合金層２９、あるいはバンプ電極２９Ｂｕの高さを、品種領域２０Ａ〜２０Ｄ毎に、調整することができる。
【０１３２】
尚、図６に示されるメッキ処理装置にあっては、セル部１００Ａのドレインポート１００Ａｄがメッキ液タンク１５０Ａにバルブを備えたポンプ１６２Ａを介して接続され、またセル部１００Ｄのドレインポート１００Ｄｄはメッキ液タンク１５０Ｄにバルブを備えたポンプ１６２Ｄを介して接続されている。
【０１３３】
従って、例えば、前記図３Ｃに示される電解メッキ工程の後、図３Ｄに示される電解メッキ工程を行うような場合に於いては、セル部１００Ａと被処理半導体基板２１との間に於ける空間、あるいはセル部１００Ｄと被処理半導体基板２１との間の空間に導入されているメッキ液を入れ替える。
【０１３４】
かかる場合には、ポンプ１６２Ａ，ポンプ１６２Ｄのバルブを開き、さらにポンプ１６２Ａ，ポンプ１６２Ｄを駆動して、セル部１００Ａあるいはセル部１００Ｄ中のメッキ液を、タンク１５０Ａあるいはタンク１５０Ｄに回収することにより、当該セル部１００Ａと被処理半導体基板２１との間の空間内、ならびにセル部１００Ｄと被処理半導体基板２１との間の空間内を空にする。
【０１３５】
これにより、当該空間内へのメッキ液の導入を可能とする。
【０１３６】
セル部１００Ｂ，セル部１００Ｃに於いても同様である。
【０１３７】
セル部１００Ａ、セル部１００Ｄに於いて、被処理半導体基板２１上にニッケル（Ｎｉ）層を形成する状態を図７に示す。これは、前記図３Ｃに示す工程に対応している。
【０１３８】
即ち、フォトレジストパターンＲをマスクとして、セル部１００Ａに於いては、膜厚ｔ１のニッケル（Ｎｉ）層２８が形成され、一方、セル部１００Ｄに於いては、膜厚ｔ２のニッケル（Ｎｉ）層２８が形成されている。
【０１３９】
即ち、セル部１００Ａ、セル部１００Ｄに於いて、メッキ処理条件を変えることにより、異なる膜厚を有するニッケル（Ｎｉ）層２８が形成されている。
【０１４０】
また、当該セル部１００Ａ、セル部１００Ｄに於いて、被処理半導体基板２１上に於いて前記ニッケル（Ｎｉ）層２８上に、はんだ合金層を形成する状態を図８に示す。これは、前記図３Ｄに示す工程に対応している。
【０１４１】
即ち、前記フォトレジストパターンＲをマスクとして用い、セル部１００Ａに於いては、当該フォトレジストパターンＲに於ける開孔内を充填し、且つ当該フォトレジストパターンＲ上に高さＨ１を有してはんだ合金層２９が形成され、一方、セル部１００Ｄに於いては、フォトレジストパターンＲに於ける開孔内を充填し、且つ当該フォトレジストパターンＲ上に高さＨ２を有してはんだ合金層２９が形成されている。
【０１４２】
即ち、セル部１００Ａ、セル部１００Ｄに於いて、メッキ処理条件を変えることにより、異なる膜厚を有するはんだ合金層２９が形成されている。
【０１４３】
尚、これらの図７及び図８に於いては、前記図３に示したところのパッド電極、パッシベーション膜、ならびに銅（Ｃｕ）シード層の表示を省略している。
【０１４４】
この様に、電解メッキ法により、被処理半導体基板２１の主面上に形成された電極は、前記フォトレジスト層Ｒを除去すると、図９に概略的に示される形態を有する。
【０１４５】
即ち、被処理半導体基板２１に於ける異なる品種領域に於いて、ニッケル（Ｎｉ）層２８とその上に形成されたはんだ合金層２９は、異なる厚さ（高さ）を有して形成される。
【０１４６】
そして、当該はんだ合金層２９のリフロー処理を実施することにより、当該被処理半導体基板２１に於ける異なる品種領域には、半導体素子の品種毎に異なる大きさを有するバンプ電極２９Ｂｕが形成される。かかる状態を、図１０に示す。
【０１４７】
当該バンプ電極２９Ｂｕが形成された半導体基板２１に対しては、個々の半導体素子について電気的試験が行なわれた後、ダイシング処理が施されて、当該半導体基板２１は、半導体素子個片に分割される。
【０１４８】
［第２の実施形態］
前記被処理半導体基板２１における品種毎の領域の設定は、当該半導体基板２１に形成される半導体素子の機能・構造（形態）、品種数ならびにその数量などに応じて適宜選択される。
【０１４９】
従って、例えば図１１に示す如く設定される場合もある。
【０１５０】
即ち、半導体基板２１上には、それぞれ異なる品種の半導体素子が、領域２０Ｅ〜２０Ｊに分離して形成されている。
【０１５１】
この様に、半導体素子形成領域２０Ｅ〜２０Ｊが配設された半導体基板２１に対しては、図１２に示すように、当該半導体素子形成領域２０Ｅ〜２０Ｊのそれぞれに対応するセル部２００が設定された処理治具が適用される。
【０１５２】
各々のセル部２００Ｅ〜２００Ｊには、それぞれメッキ液の導入口２０Ｅinおよび排出口２０Ｅout，導入口２０Ｆinおよび排出口２０Ｆout，導入口２０Ｇinおよび排出口２０Ｇout，導入口２０Ｈinおよび排出口２０Ｈout，導入口２０Ｉinおよび排出口２０Ｉoutが配設されている。
【０１５３】
また、各セル部の下端近傍にはドレインポートが配設されている。（図示せず）
前記メッキ液導入口には、前記ライン１５０Ａｉなどのメッキ液供給ラインが接続され、メッキ液排出口には、前記ライン１５０Ａｏなどのメッキ液回収ラインが接続される。
【０１５４】
そして、メッキ液供給ラインを系有して導入され、当該セル部と被処理半導体基板２１との間の空間を満たしたメッキ液が、回収ラインへと排出されることでメッキ液が循環される。
【０１５５】
これにより、前記図６に示される電解メッキ処理装置と同様、めっき処理装置として機能する。
【０１５６】
尚、本実施形態における他の構成、および作用は、前記第１の実施形態と同様であることから説明を省略する。
【０１５７】
［第３の実施形態］
前記第１の実施形態に於ける処理装置１００、或いは第２の実施形態における処理装置２００を、被処理半導体基板２１の主面（複数種の半導体素子が形成された面）に当接させる機構と、めっき処理に至る動作を、図１３ならびに図１４を用いて説明する。
【０１５８】
図１３に示される様に、被処理半導体基板２１は、ほぼ垂直に設定された基台３００の側面に、保持基板３０１と押圧機構３０２をもって保持される。
【０１５９】
即ち、当該被処理半導体基板２１は、その主面（複数種の半導体素子が形成された面）の周縁部が、押圧機構３０２によって、保持基板３０１に押圧されることにより、縦状に、即ちその直径方向に立った状態をもって保持される。
【０１６０】
当該押圧機構３０２は、被処理半導体基板２１の周縁部に於いて、当該半導体基板２１の主面上に配設されている銅（Ｃｕ）シード層に接し、これを押圧する。
【０１６１】
従って、当該押圧機構３０２を導電性部材により構成して、或いは当該押圧機構３０２内部に銅（Ｃｕ）シード層に接する電極を配置して、銅（Ｃｕ）シード層を押圧することにより、当該銅（Ｃｕ）シード層を接地（グランド）電位に接続することが可能である。
【０１６２】
一方、処理治具１００（或いは処理治具２００）は、前記基台３００から延在し、ピボット３０３Ｐにより枢回自在に支持されたアーム３０３に配設された保持部３０４上に、エッジ部を上にした状態をもって保持される。
【０１６３】
そして、矢印Ｓをもって示す様に、アーム３０３を枢動させることにより、処理治具１００を被処理半導体基板２１の主面に対向せしめる。
【０１６４】
更に、当該アーム３０３をもって、処理治具１００を被処理半導体基板２１に押圧し、当該処理治具１００に於ける各セル部のエッジ部を、被処理半導体基板２１の表面に於けるフォトレジスト膜Ｒ中に圧入する。
【０１６５】
かかる状態において、前記アーム３０３を逆方向に枢動させて保持部３０４を退避させ、処理治具１００を支持部（図示せず）により保持する。
【０１６６】
かかる状態を、図１４に示す。
【０１６７】
しかる後、各セル部と被処理半導体基板２１との間に形成されている空間内に、めっき液を導入して当該空間内をメッキ液により充填しつつ、当該メッキ液を流動させた状態に於いて、アノードに所定の正電圧を印可し、所望の電解メッキ処理を行なう。
【０１６８】
当該電解メッキ処理が終了したならば、ドレインポートからメッキ液を排出する。
【０１６９】
しかる後、前記アーム３０３を枢動させ、保持部３０４を用いて、前記処理治具１００を被処理半導体基板２１から分離する。
【０１７０】
なお以上の説明に於いては、電解メッキ処理を行う場合について説明したが、本実施形態は電解メッキ処理に限定されるものではなく、無電解メッキ処理を行う場合にも適用することができる。
【０１７１】
無電解メッキ処理においても、各セル部における処理条件を選択することにより、１枚の半導体基板に於けるそれぞれの半導体品種領域に対して最適なメッキ処理を行うことが可能である。
【０１７２】
また以上の説明は、シリコン（Ｓｉ）半導体基板に形成された複数種の半導体素子に対するメッキ処理について説明したが、本実施形態はこれに限定されるものではない。
【０１７３】
板状或いは平面状の部材、例えばガラス基板、絶縁性基板、或いは化合物半導体基板などに対してメッキ処理を施す場合にも適用することができる。
【０１７４】
以上、本発明に於ける好ましい実施形態について説明したが、本発明はかかる実施形態に限定されるものではなく、様々な変形・変更が可能である。
【符号の説明】
【０１７５】
２０Ａ〜２０Ｉ  品種領域
２０Ｐ，４０Ｐ，６０Ｐ，８０Ｐ  ｐチャネルＭＯＳトランジスタ
２０Ｎ，４０Ｎ，６０Ｎ，８０Ｎ  ｎチャネルＭＯＳトランジスタ
２１  半導体基板
２１Ａ，２１Ｂ，４１Ａ，４１Ｂ，６１Ａ，６１Ｂ，８１Ａ，８１Ｂ  素子領域
２１Ｉ，４１Ｉ，６１Ｉ，８１Ｉ  素子分離領域
２１ａ〜２１ｈ，４１ａ〜４１ｈ，６１ａ〜６１ｈ，８１ａ〜８１ｈ  拡散領域
２２Ａ，２２Ｂ，４２Ａ，４２Ｂ，６２Ａ，６２Ｂ，８２Ａ，８２Ｂ  ゲート絶縁膜
２３Ａ，２３Ｂ，４３Ａ，４３Ｂ，６３Ａ，６３Ｂ，８３Ａ，８３Ｂ  ゲート電極
２３Ｗ，４３Ｗ，６３Ｗ，８３Ｗ  ゲート側壁絶縁膜
２５  パッド電極
２６  パッシベーション膜
２７  銅（Ｃｕ）シード層
２８  ニッケル（Ｎｉ）バリア膜
２９  はんだ合金層
２９Ｂｕ  バンプ電極
１００，２００  処理治具
１００Ａ〜１００Ｄ  セル部
１００Ｒ  接合部材
１００Ｓ  支持部材
１００side  側壁
１００Ｔ  上面
１００Ａｄ〜１００Ｄｄ  ドレインポート
１００Ａｌ〜１００Ｄｋ  ナイフエッジ
１００ａ〜１００ｄ  セル壁
１５０Ａ，１５０Ｄ  メッキ液タンク
１５０Ａｉ，１５０Ｄｉ  メッキ液供給ライン
１５０Ａｏ，１５０Ｄｏ  メッキ液回収ライン
１６０Ａ，１６０Ｄ，１６１Ａ，１６１Ｄ，１６２Ａ，１６２Ｄ  ポンプ
１７０  電源
１７０Ａ、１７０Ｄ  可変抵抗器
１７１Ａ，１７１Ｄ  電流計
３００  基台
３０１  ウェハ保持部
３０２  ウェハ保持機構
３０３  アーム
３０３Ｐ  ピボット
３０４  処理治具保持部
【図１】
2010236054.tif 000003
【図２】
2010236054.tif 000004
【図３Ａ】
2010236054.tif 000005
【図３Ｂ】
2010236054.tif 000006
【図３Ｃ】
2010236054.tif 000007
【図３Ｄ】
2010236054.tif 000008
【図３Ｅ】
2010236054.tif 000009
【図３Ｆ】
2010236054.tif 000010
【図３Ｇ】
2010236054.tif 000011
【図４】
2010236054.tif 000012
【図５】
2010236054.tif 000013
【図６】
2010236054.tif 000014
【図７】
2010236054.tif 000015
【図８】
2010236054.tif 000016
【図９】
2010236054.tif 000017
【図１０】
2010236054.tif 000018
【図１１】
2010236054.tif 000019
【図１２】
2010236054.tif 000020
【図１３】
2010236054.tif 000021
【図１４】
2010236054.tif 000022