(57)【要約】【課題】チップ占有面積が低減され、ディジタル制御発振器ＤＣＯの制御ゲインのばらつきを低減する。【解決手段】半導体集積回路はディジタル制御発振器ＤＣＯを具備し、ＤＣＯは発振素子ＮＭ１、ＮＭ２と共振回路２０を含み、共振回路２０はインダクタンスＬ１１、Ｌ１２と周波数粗調整用可変容量アレーＣＣＴ１１と周波数微調整用可変容量アレーＣＦＴ１１と含む。粗調整用可変容量アレーＣＣＴ１１は複数個の粗調整容量ユニットセルＣＣＴ＜０＞、＜１＞…を含み、微調整用可変容量アレーＣＦＴ１１は複数個の微調整容量ユニットセルＣＦＴ＜０＞、＜１＞…を含む。粗調整用アレーＣＣＴ１１の複数個の粗調整容量ユニットセルの容量値はバイナリウェイト２Ｍ−１に従って設定され、微調整用アレーＣＦＴ１１の前記複数個の微調整容量ユニットセルの容量値もバイナリウェイト２Ｎ−１に従って設定される。【選択図】図１
2010056856.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル制御発振器を具備して、
前記ディジタル制御発振器は、発振トランジスタと共振回路とを含み、
前記共振回路は、インダクタンスと周波数粗調整用可変容量アレーと周波数微調整用可変容量アレーとを含み、
前記周波数粗調整用可変容量アレーは、第１の所定数のビット数の粗調整ディジタル制御信号によって制御される前記第１の所定数の複数個の粗調整容量ユニットセルを少なくとも含み、
前記周波数微調整用可変容量アレーは、第２の所定数のビット数の微調整ディジタル制御信号によって制御される前記第２の所定数の複数個の微調整容量ユニットセルを少なくとも含み、
前記周波数粗調整用可変容量アレーの前記複数個の粗調整容量ユニットセルのそれぞれの容量値は、バイナリウェイトに従って設定されており、
前記周波数微調整用可変容量アレーの前記複数個の微調整容量ユニットセルのそれぞれの容量値は、バイナリウェイトに従って設定されていることを特徴とする半導体集積回路。
【請求項２】
前記周波数微調整用可変容量アレーの最小周波数遷移幅は前記周波数粗調整用可変容量アレーの最小周波数遷移幅よりも小さく設定されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記周波数微調整用可変容量アレーはそれぞれ前記微調整ディジタル制御信号によって制御される複数の容量アレーを含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記複数の容量アレーは中心線を中心として対称に配置されていることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記周波数微調整用可変容量アレーの前記複数個の微調整容量ユニットセルのそれぞれはバイナリウェイトに従って設定された個数の単位容量によって構成され、前記単位容量は相互に同一の容量面積を持つことを特徴とする請求項２に記載の半導体集積回路。
【請求項６】
前記発振トランジスタは第１トランジスタと第２トランジスタとを少なくとも含み、前記インダクタンスは第１インダクタンスと第２インダクタンスとを少なくとも含むものであり、
前記第１トランジスタの出力電極と前記第２トランジスタの制御入力電極とは前記第１インダクタンスの一端に接続される一方、前記第２トランジスタの出力電極と前記第１トランジスタの制御入力電極とは前記第２インダクタンスの一端に接続されており、
前記第１インダクタンスの他端と前記第２インダクタンスの他端とは、動作電位点に接続されており、
前記第１インダクタンスの前記一端と前記第２インダクタンスの前記一端との間には、前記周波数粗調整用可変容量アレーと前記周波数微調整用可変容量アレーとが並列に接続されていることを特徴とする請求項２に記載の半導体集積回路。
【請求項７】
前記周波数微調整用可変容量アレーの前記複数個の微調整容量ユニットセルの各ユニットセルの一端はそれぞれ独立した第１分岐信号配線を介して前記第１インダクタンスの前記一端に接続され、前記周波数微調整用可変容量アレーの前記複数個の微調整容量ユニットセルの前記各ユニットセルの他端はそれぞれ独立した第２分岐信号配線を介して前記第２インダクタンスの前記一端に接続されていることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記周波数粗調整用可変容量アレーの前記複数個の粗調整容量ユニットセルの各ユニットセルと前記周波数微調整用可変容量アレーの前記複数個の微調整容量ユニットセルの各ユニットセルとは、前記第１インダクタンスの前記一端に一端が接続された第１容量と、前記第２インダクタンスの前記一端に一端が接続された第２容量と、前記第１容量の他端と前記第２容量の他端との間に接続されたスイッチトランジスタとによりそれぞれ構成されたことを特徴とする請求項６に記載の半導体集積回路。
【請求項９】
前記ディジタル制御発振器は、位相周波数比較器とディジタルループフィルタと分周器とを含むディジタルＰＬＬに含まれ、前記ディジタル制御発振器の発振周波数は前記ディジタルループフィルタの出力により制御されることを特徴とする請求項６に記載の半導体集積回路。
【請求項１０】
前記半導体集積回路は、ＲＦ受信信号を受信して周波数ダウンコンバージョンによって受信ベースバンド信号を生成する受信機と送信ベースバンド信号を周波数アップコンバージョンによってＲＦ送信信号を生成する送信機との少なくともいずれか一方を含むものであり、
前記ディジタルＰＬＬは、前記受信機の前記周波数ダウンコンバージョンでの受信ローカル信号と前記送信機の前記周波数アップコンバージョンでの送信ローカル信号との少なくともいずれか一方を生成する周波数シンセサイザとして動作することを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
ディジタル制御発振器を具備して、
前記ディジタル制御発振器は、発振トランジスタと共振回路とを含み、
前記共振回路は、インダクタンスとチャンネル選択取得用可変容量アレーと追従チューニング用可変容量アレーとを含み、
前記チャンネル選択取得用可変容量アレーは、第１の所定数のビット数のチャンネル選択取得ディジタル制御信号によって制御される前記第１の所定数の複数個のチャンネル選択容量ユニットセルを少なくとも含み、
前記追従チューニング用可変容量アレーは、第２の所定数のビット数の追従チューニングディジタル制御信号によって制御される前記第２の所定数の複数個の追従チューニング容量ユニットセルを少なくとも含み、
前記チャンネル選択取得用可変容量アレーの前記複数個のチャンネル選択取得容量ユニットセルのそれぞれの容量値は、バイナリウェイトに従って設定されており、
前記追従チューニング用可変容量アレーの前記複数個の追従チューニング容量ユニットセルのそれぞれの容量値は、バイナリウェイトに従って設定されていることを特徴とする半導体集積回路。
【請求項１２】
前記追従チューニング用可変容量アレーの最小周波数遷移幅は前記チャンネル選択取得用可変容量アレーの最小周波数遷移幅よりも小さく設定されていることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記追従チューニング用可変容量アレーはそれぞれ前記追従チューニングディジタル制御信号によって制御される複数の容量アレーを含むことを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記複数の容量アレーは中心線を中心として対称に配置されていることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１５】
前記追従チューニング用可変容量アレーの前記複数個の追従チューニング容量ユニットセルのそれぞれはバイナリウェイトに従って設定された個数の単位容量によって構成され、前記単位容量は相互に同一の容量面積を持つことを特徴とする請求項１２に記載の半導体集積回路。
【請求項１６】
前記発振トランジスタは第１トランジスタと第２トランジスタとを少なくとも含み、前記インダクタンスは第１インダクタンスと第２インダクタンスとを少なくとも含むものであり、
前記第１トランジスタの出力電極と前記第２トランジスタの制御入力電極とは前記第１インダクタンスの一端に接続される一方、前記第２トランジスタの出力電極と前記第１トランジスタの制御入力電極とは前記第２インダクタンスの一端に接続されており、
前記第１インダクタンスの他端と前記第２インダクタンスの他端とは、動作電位点に接続されており、
前記第１インダクタンスの前記一端と前記第２インダクタンスの前記一端との間には、前記チャンネル選択取得用可変容量アレーと前記追従チューニング用可変容量アレーとが並列に接続されていることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１７】
前記追従チューニング用可変容量アレーの前記複数個の追従チューニング容量ユニットセルの各ユニットセルの一端はそれぞれ独立した第１分岐信号配線を介して前記第１インダクタンスの前記一端に接続され、前記追従チューニング用可変容量アレーの前記複数個の追従チューニング容量ユニットセルの前記各ユニットセルの他端はそれぞれ独立した第２分岐信号配線を介して前記第２インダクタンスの前記一端に接続されていることを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】
前記チャンネル選択取得用可変容量アレーの前記複数個のチャンネル選択取得容量ユニットセルの各ユニットセルと前記追従チューニング用可変容量アレーの前記複数個の追従チューニング容量ユニットセルの各ユニットセルとは、前記第１インダクタンスの前記一端に一端が接続された第１容量と、前記第２インダクタンスの前記一端に一端が接続された第２容量と、前記第１容量の他端と前記第２容量の他端との間に接続されたスイッチトランジスタとによりそれぞれ構成されたことを特徴とする請求項１６に記載の半導体集積回路。
【請求項１９】
前記ディジタル制御発振器は、位相周波数比較器とディジタルループフィルタと分周器とを含むディジタルＰＬＬに含まれ、前記ディジタル制御発振器の発振周波数は前記ディジタルループフィルタの出力により制御されることを特徴とする請求項１６に記載の半導体集積回路。
【請求項２０】
前記半導体集積回路は、ＲＦ受信信号を受信して周波数ダウンコンバージョンによって受信ベースバンド信号を生成する受信機と送信ベースバンド信号を周波数アップコンバージョンによってＲＦ送信信号を生成する送信機との少なくともいずれか一方を含むものであり、
前記ディジタルＰＬＬは、前記受信機の前記周波数ダウンコンバージョンでの受信ローカル信号と前記送信機の前記周波数アップコンバージョンでの送信ローカル信号との少なくともいずれか一方を生成する周波数シンセサイザとして動作することを特徴とする請求項１９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル制御発振器(ＤＣＯ)を具備する半導体集積回路に関するもので、特に、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減するのに有益な技術に関する。
【背景技術】
【０００２】
無線通信装置や記憶装置等の情報機器においては、発振周波数が可変で制御される発振器は必須の回路である。情報機器の進展と共に通信用半導体集積回路(ＩＣ)の小型化が求められており、特に携帯電話や無線ＬＡＮ(Local Area Network)等に使用される無線通信用ＩＣでは、ＩＣチップに無線周波数(ＲＦ：Radio  Frequency)信号を処理するＲＦ回路とベースバンド(ＢＢ：Base Band)信号を処理するＢＢ回路とをワンチップに集積する技術の必要性が高まってきている。
【０００３】
高集積のＲＦ回路の要求により、ディジタル制御発振器(ＤＣＯ：Digitally Controlled Oscillator)を使用したオールディジタルＰＬＬ(ＡＤ−ＰＬＬ：All Digital PLL)が、下記非特許文献１に記載されている。ＲＦ発振器の交差接続トランジスタのＬＣタンク回路としてアナログチューニング電圧が供給されるバラクタを使用した電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)と比較すると、ディジタルチューニング制御信号が供給されるバラクタ・アレイを使用したディジタル制御発振器(ＤＣＯ)を採用するオールディジタルＰＬＬ(ＡＤ−ＰＬＬ)は位相雑音が低いことが期待されるとしている。
【０００４】
下記非特許文献２にも、下記非特許文献１と同様にディジタルＰＬＬに使用されるディジタル制御発振器(ＤＣＯ)が記載されている。ディジタル制御発振器(ＤＣＯ)の周波数チューニングは、ＬＣタンクベースの発振器の量子化容量を使用するバイナリウェイトのＰＴＶバンクとバイナリウェイトの取得バンクとユニットウェイトの追従バンクで実現される。ＰＴＶバンクはＣＭＯＳプロセスのプロセス／電圧／温度(ＰＴＶ)の変動要因を吸収するキャリブレーションモードで使用され、取得バンクはチャンネル選択に使用され、追従バンクは実際の送信と受信の間に使用される。また追従バンクは整数部分と少数部分とを含み、小数部分は周波数解像度を増加するために高速ディザリングに使用される。また、バイナリウェイトのＰＴＶバンクの最小周波数変移幅ΔｆＬＳＢは２３１６ｋＨｚに設定され、バイナリウェイトの取得バンクの最小周波数変移幅ΔｆＬＳＢは４６１ｋＨｚに設定され、ユニットウェイトの整数部分の追従バンクとユニットウェイトの少数部分の追従バンクとはそれぞれ２３ｋＨｚに設定されている。
【０００５】
下記非特許文献２には、ＩＣの製造プロセスに起因するユニットウェイトの追従バンクの各容量の誤差によるディジタル信号対周波数変換の線形性を改善するためのダイナミック・エレメント・マッチング(ＤＥＭ)方法が記載されている。追従バンクでは、容量の使用・不使用はスイッチマトリックスのスイッチのオン・オフにより決定される。ダイナミック・エレメント・マッチング(ＤＥＭ)方法によれば、同一のディジタル入力信号に対する追従バンクのマトリックススイッチのオン・スイッチの総数は不変であるが、各クロックサイクルでオン・スイッチの場所が巡回するものである。
【０００６】
更に、下記非特許文献１と下記非特許文献２とには、追従少数ビットをΣΔ変調器の入力に供給してΣΔ変調器の出力でディジタル制御発振器(ＤＣＯ)を制御することで、スプリアストーンをΣΔ変調器の２次と３次の高周波に拡散させ位相雑音を低減することも記載されている。
【０００７】
また、下記特許文献１には、逐次近似アナログ・ディジタル変換器で用いるキャパシタアレーのマッチングを向上させるために、幾何学的配置の中心点から対角線上に互いに略同じ距離に第１のセクションと第２のセクションを位置させるレイアウト技術が記載されている。
【０００８】
【非特許文献１】Ｒｏｂｅｒｔ  Ｂｏｇｄａｎ  Ｓｔａｓｚｅｗｓｋｉ  ｅｔ  ａｌ，  “Ａｌｌ−Ｄｉｇｉｔａｌ  ＴＸ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒ  ａｎｄ  Ｄｉｓｃｒｅｔｅ−Ｔｉｍｅ  Ｒｅｃｅｉｖｅｒ  ｆｏｒ  Ｂｌｕｅｔｏｏｔｈ  Ｒａｄｉｏ  ｉｎ  １３０−ｎｍ  ＣＭＯＳ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．３９，  ＮＯ．１２，  ＤＥＣＥＭＢＥＲ  ２００４，  ＰＰ．２２７８〜２２９１．
【非特許文献２】Ｒｏｂｅｒｔ  Ｂｏｇｄａｎ  Ｓｔａｓｚｅｗｓｋｉ  ｅｔ  ａｌ，  “Ｄｉｇｉｔａｌｌｙ  Ｃｏｎｔｒｏｌｅｄ  ＯＳｃｉｌｌａｔｏｒ（ＤＣＯ）−Ｂａｓｅｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ＲＦ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｓ  ｉｎ  ａ  Ｄｅｅｐ−Ｓｕｂｍｉｃｒｏｍｅｔｅｒ  ＣＭＯＳ  Ｐｒｏｃｅｓｓ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＳＹＥＴＥＭＳ−ＩＩ：  ＡＮＡＬＯＧ  ＡＮＤ  ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ，  ＶＯＬ．５０，  ＮＯ．１１，  ＮＯＶＥＭＢＥＲ  ２００３，  ＰＰ．８１５〜８２８．
【特許文献１】特表２００２−５１７０９５  公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者等は、本発明に先立ってＧＳＭ(Global System for Mobile communication)とＷＣＤＭＡ(Wideband Code Division Multiple Access)とのマルチモードに対応する携帯電話と５ＧＨｚ無線ＬＡＮとに搭載可能なＲＦＩＣの研究・開発に従事した。ＣＭＯＳ微細化プロセスの進歩によって、ＲＦ回路とＢＢ回路とがワンチップに集積化されたＳｏＣ(System on Chip)ＩＣの開発が注目され、ディジタル制御発振器(ＤＣＯ)を採用するオールディジタルＰＬＬ(ＡＤ−ＰＬＬ)も注目されている。
【００１０】
一方、ローカル発振器(ＬＯ：Local Oscillator)はＲＦ送受信機の送信と受信との全ての場合で必要であり、ＲＦ周波数をＩＦ周波数もしくはベースバンド周波数にダウンコンバージョンする一方、ＩＦ周波数もしくはベースバンド周波数をＲＦ周波数にアップコンバージョンするためにローカル発振器が使用される。ローカル発振器はＲＦ希望周波数帯域中でチューニングされなければならない一方、周波数解像度は少なくもとチャンネルスペーシングと等しくならなければならない。
【００１１】
無線通信用のローカル発振器は、送信回路および受信回路の変復調器の構成によって、その使用方法が相違する。例えば、携帯電話用のＲＦＩＣの受信回路で、ＩＦ周波数がゼロ周波数であるダイレクトダウンコンバージョン方式、ＩＦ周波数が数ＭＨｚ程度のローＩＦ方式、ヘテロダイン方式が採用される。これらの方式のローカル発振器は、ローカル信号を生成するための周波数シンセサイザの一部として構成される。また、携帯電話用のＲＦＩＣの送信回路では、ヘテロダイン方式もしくはダイレクトアップコンバージョン方式が採用され、これらの方式でのローカル発振器もローカル信号を生成するための周波数シンセサイザの変調器として構成される場合もある。
【００１２】
また、ＲＦ送受信機の送信と受信とで使用されるローカル発振器(ＬＯ)には、ローカル信号(ＬＯ)の周波数を所定の調整範囲で微調整する機能が必要とされる。上記非特許文献２に記載されたように、ローカル信号(ＬＯ)の周波数調整は、チャンネル選択に使用される取得バンクの周波数調整と送信と受信との追従バンクの周波数調整とを含み、取得バンクでは最小周波数変移幅が大きいので取得バンクは周波数粗調整(Coarse Tuning)となる一方、送信と受信との追従バンクでは最小周波数変移幅が小さいので追従バンクは周波数微調整(Fine Tuning)となる。
【００１３】
例えば、送信と受信との追従自体に使用される周波数微調整の範囲は、一般的には−３０度から＋１２０度の温度範囲で略１％となる。それに対して、チャンネル選択に使用される取得自体の周波数粗調整の範囲は、無線通信の方式や規格によって異なるものとなる。一方、実際の送信と受信とでは、取得による周波数粗調整と追従による周波数微調整が行われるので、周波数微調整の範囲は周波数粗調整の範囲も含むものとなる。
【００１４】
例えば、略０．８GHｚの比較的低いＲＦ周波数帯域を使用するＧＳＭ方式の携帯電話では数百ｋＨｚの取得のための周波数微調整の範囲が必要となるのに対して、略２ＧＨｚの比較的高いＲＦ周波数帯域を使用するＷＣＤＭＡ方式の携帯電話では数十ＭＨｚの取得のための周波数微調整の範囲が必要となる。
【００１５】
すなわち、ＷＣＤＭＡ方式の携帯電話ようにチャンネル選択のための取得のための周波数微調整の範囲が数ＭＨｚ以上と大きい場合には、ディジタル信号対周波数変換の線形性が劣化することが明らかとされた。上記非特許文献２に記載されているように、ディジタル信号対周波数変換の線形性の劣化はＩＣの製造プロセスに依存するユニットウェイトの追従バンクの各容量の誤差に起因するものである。従って、上記非特許文献２に記載されているように、ユニットウェイトの追従バンクの各容量の誤差に起因するディジタル信号対周波数変換の線形性は、ダイナミック・エレメント・マッチング(ＤＥＭ)方法を採用することによって、改善することができる。しかしながらこのＤＥＭ方法では、追従バンクを構成する各可変容量を個別に制御する必要がある。そのために、２０００個、４０００個等と言う多数の可変容量を含む追従バンクにＤＥＭ方法を適用すると、２０００本、４０００本の制御線が必要になるだけでなく、それぞれの容量を制御するための制御ロジック回路も個別に必要になるためチップ占有面積が大きくなると言う問題が本発明者等によって明らかとされた。
【００１６】
また、本発明者等による検討によって、ディジタル信号対周波数変換の線形性の劣化は、ディジタル信号に応答して追従バンクの容量値を変化させる際の寄生インダクタンスの変化によるディジタル制御発振器(ＤＣＯ)の制御ゲイン(ＫDCO(Hz/bit))の変動に起因することも明らかとされた。以下に、そのメカニズムを、説明する。
【００１７】
図３６は、本発明に先立って上記非特許文献１の記載に基づいて本発明者等によって検討された電圧制御発振器(ＶＣＯ)の構成を示す図である。すなわち、図３６の電圧制御発振器(ＶＣＯ)は、交差接続のトランジスタＮＭ１、ＮＭ２のＬＣタンク回路としてインダクタＬ１、Ｌ２と並列に周波数微調整のための追従バンクの容量としてアナログチューニング制御電圧ＶＣＮＴが供給されるバラクタＣＦＡ１、ＣＦＡ２とを使用したものである。
【００１８】
図３８は、図３６に示した電圧制御発振器(ＶＣＯ)の周波数制御特性を示す図である。図３８に示すように、アナログチューニング制御電圧ＶＣＮＴを変化することによって、発振周波数を連続的に変化させることができる。また、周波数微調整の制御範囲を広くするためには、容量値変化量の大きなバラクタＣＦＡ１、ＣＦＡ２を使用するか、またはアナログチューニング制御電圧ＶＣＮＴの変化幅を大きくすれば良い。しかし、図３６に示す電圧制御発振器(ＶＣＯ)ではアナログチューニング制御電圧ＶＣＮＴの雑音によって発振周波数と発振位相とが変動するので、上記非特許文献１に記載のように位相雑音特性に問題があるものである。
【００１９】
図３７は、本発明に先立って上記非特許文献１の記載に基づいて本発明者等によって検討されたディジタル制御発振器(ＤＣＯ)の構成を示す図である。図３７のディジタル制御発振器(ＤＣＯ)は、交差接続のトランジスタＮＭ１、ＮＭ２のＬＣタンク回路としてインダクタＬ１、Ｌ２と並列に周波数微調整のための追従バンクの容量としてディジタルチューニング制御信号が供給されるバラクタ・アレイとを使用したものである。
【００２０】
図３９は、図３７に示したディジタル制御発振器(ＤＣＯ)の周波数制御特性を示す図である。図３７に示すように、ディジタルチューニング制御信号による追従バンクのバラクタ・アレイのマトリックススイッチのオン・オフ制御によって、図３９の実線に示すように、発振周波数を段階的に変化させることができる。また、周波数微調整の制御範囲を広くするには、容量値の変化量の大きなバラクタ・アレイを使用するか、またはディジタルチューニング制御信号のビット数を大きくする必要がある。後者の方法は、追従バンクのバラクタ・アレイの容量数の増加を生じるので、追従バンクのバラクタ・アレイのチップ占有面積の増大と言う問題を発生することが明らかとなった。前者の方法を本発明者等が検討を行ったところ、以下のような問題を生じることが明らかとされた。
【００２１】
すなわち、容量値の変化量の大きなバラクタ・アレイを使用すると、１個の可変容量の大きな容量変化による発振周波数の変化量、すなわち、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOの変動が大きくなり過ぎてしまう。すなわち、図３９に示したディジタル制御発振器(ＤＣＯ)の周波数制御特性の図３９の段差分の周波数変化量が大きくなるため発振周波数の分解能が低下するだけでなく、量子化雑音による位相雑音の悪化量が大きくなってしまう問題があることが本発明者等の検討によって明らかとされた。
【００２２】
図４０は、本発明に先立って本発明者等によって検討されたディジタル制御発振器(ＤＣＯ)を採用したオールディジタルＰＬＬ(ＡＤ−ＰＬＬ)の位相雑音特性のシミュレーション結果を示す図である。尚、ディジタル制御発振器(ＤＣＯ)の発振周波数は２GHｚに設定される一方、ＡＤ−ＰＬＬのループ帯域は８０ｋＨｚに設定された。
【００２３】
図４０から、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOを大きくするに従って、量子化雑音による位相雑音の悪化が大きくなることが理解される。上記非特許文献１と上記非特許文献２とに記載されたように、この位相雑音悪化を低減するために、ΣΔ変調器を採用する方法がある。しかし、ΣΔ変調器の採用によって、オールディジタルＰＬＬ(ＡＤ−ＰＬＬ)の設計が複雑化するばかりか、チップ占有面積や消費電力の増大の問題も発生する。
【００２４】
逆に、位相雑音または量子化雑音が問題とならない程度まで制御ゲインＫDCOを小さくして、ディジタルチューニング制御信号のビット数を大きくする方法を採用した場合には、今度は、制御ゲインＫDCOのばらつきが問題となることが本発明者等の検討によって明らかとされた。すなわち、制御ゲインＫDCOを小さくし過ぎたために制御ゲインＫDCOの値自体がばらついて、図３９の点線に示すような周波数制御特性となるものである。従って、発振周波数制御特性の不連続性から、オールディジタルＰＬＬ(ＡＤ−ＰＬＬ)の出力信号に生じる基準クロック信号周波数のスプリアスが増大する一方、位相誤差が増加すると言う問題が発生する。制御ゲインＫDCOのばらつきの第１の原因は、可変容量アレーを構成する可変容量の相対ばらつきである。可変容量には、ＭＯＳバラクタの可変容量、ＭＩＭ容量等の固定容量とスイッチを用いた構成、可変容量としてのｐｎ接合容量などが考えられる。いずれの場合にも、容量アレーを構成する各可変容量の容量値変化量はＭＯＳトランジスタなどの相対ばらつきによってばらつくために、制御ゲインＫDCOがばらつく原因となってしまう。
【００２５】
また制御ゲインＫDCOのばらつきの第２の原因は、可変容量の配線の寄生インダクタンスに起因することが本発明者等の検討によって明らかとされた。
【００２６】
図４１は、図３７のディジタル制御発振器(ＤＣＯ)の追従バンクとして、本発明に先立って本発明者等によって検討されたバラクタ・アレイの構成を示す図である。図４１に示すバラクタ・アレイは、送信と受信のための最小周波数変移幅が小さい追従バンクであり、ユニットウェイト(均等重み付け)の容量が縦方向に８個と横方向に８個それぞれ配列されている。この追従バンクでは、容量の使用・不使用はスイッチマトリックスのスイッチのオン・オフにより決定される。
【００２７】
ディジタルチューニング制御信号による切り換え前の状態では、追従バンクで使用されている１個の容量は、ＲＦ信号入力ノードに最短のＡ点に位置している容量Ｃnearとする。ＲＦ信号入力ノードに最短のＡ点では寄生インダクタンスの影響は無視できるので、Ａ点での入力インピーダンスＺＡ(near)は、下記のように計算することができる。
【００２８】
【数１】
2010056856.tif 000003
【００２９】
一方、ディジタルチューニング制御信号による切り換え後の状態では、追従バンクで使用される１個の容量は、ＲＦ信号入力ノードに最短のＡ点に位置している容量ＣnearからＲＦ信号入力ノードに最長の点に位置する容量Ｃfarに切り換えられるものとする。ＲＦ信号入力ノードに最長の点では寄生インダクタンスＬの影響は考慮しなければならないので、Ａ点での入力インピーダンスＺＡ(far)は、容量Ｃと寄生インダクタンスＬとの直列であるので、下記のように計算することができる。
【００３０】
【数２】
2010056856.tif 000004
【００３１】
従って、配線による寄生インダクタンスＬが大きいほど、(１)式と(２)式とでそれぞれ計算される入力インピーダンスＺＡの差が大きくなって、周波数変化に対する依存性も大きくなるものである。このようなメカニズムにより、ディジタルチューニング制御信号の変化によって、追従バンクで使用される容量の位置が変化すると、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOの値がばらつくものと考えられる。
【００３２】
図４２も、図３７のディジタル制御発振器(ＤＣＯ)の追従バンクとして、本発明に先立って本発明者等によって検討されたＲＦ差動入力信号によって駆動されるバラクタ・アレイの構成を示す図である。図４２が図４１と相違するのは、追従バンクの各容量が差動入力端子Ｂ、Ｃに供給されるＲＦ差動入力信号によって駆動されることである。図４１と同様に、図４２に示すバラクタ・アレイも送信と受信のための最小周波数変移幅が小さい追従バンクであり、ユニットウェイト(均等重み付け)の容量が縦方向に８個と横方向に８個それぞれ配列されている。この追従バンクでは、容量の使用・不使用はスイッチマトリックスのスイッチのオン・オフにより決定される。図４２のバラクタ・アレイの各容量には、一方の入力端子Ｂの配線の寄生インダクタンスＬと他方の入力端子Ｃの配線の寄生インダクタンスＬとが接続されている。
【００３３】
図４３は、図４２に示すバラクタ・アレイでディジタルチューニング制御信号の変化によって使用される容量の位置の変化によるインピーダンスの変化を検討するための簡素化された等価回路を示す図である。
【００３４】
図４３の等価回路で、３個の容量Ｃ１、Ｃ２、Ｃ３の全てが使用された場合での差動入力端子Ｂ、Ｃの入力インピーダンスは、下記のように計算することができる。
【００３５】
【数３】
2010056856.tif 000005
【００３６】
次に図４３の等価回路で、３個の容量Ｃ１、Ｃ２、Ｃ３の中央の容量Ｃ２が不使用とされ、左右の容量Ｃ１、Ｃ３が使用とされた場合での差動入力端子Ｂ、Ｃの入力インピーダンスは、下記のように計算することができる。
【００３７】
【数４】
2010056856.tif 000006
【００３８】
次に図４３の等価回路で、３個の容量Ｃ１、Ｃ２、Ｃ３の中央の容量Ｃ２と右の容量Ｃ３とが不使用とされ、左右の容量Ｃ１のみが使用とされた場合での差動入力端子Ｂ、Ｃの入力インピーダンスは、下記のように計算することができる。
【００３９】
【数５】
2010056856.tif 000007
【００４０】
従って、配線による寄生インダクタンスＬが大きいほど、(３)式と(４)式と(５)式とでそれぞれ計算される入力インピーダンスの差が大きくなって、周波数変化に対する依存性も大きくなるものである。このようなメカニズムにより、ディジタルチューニング制御信号の変化によって、追従バンクで使用される容量の位置が変化すると、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOの値がばらつくものと考えられる。
【００４１】
このようなディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減するためには、上述したようにダイナミック・エレメント・マッチング(ＤＥＭ)方法を採用することができる。しかしながらＤＥＭ方法では、追従バンクを構成する各可変容量を個別に制御する必要がある。従って、２０００個、４０００個等と言う多数の可変容量を含む追従バンクにＤＥＭ方法を適用すると、２０００本、４０００本の制御線が必要になるだけでなく、個々の容量を制御する制御ロジック回路も個別に必要になるためチップ占有面積が大きくなると言う問題が本発明者等によって明らかとされた。
【００４２】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００４３】
従って、本発明の目的とするところは、チップ占有面積が低減され、またディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減することが可能な半導体集積回路を提供することにある。
【００４４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４６】
すなわち、本発明の代表的な半導体集積回路は、ディジタル制御発振器(ＤＣＯ)を具備する。
【００４７】
前記ディジタル制御発振器は、発振トランジスタ(ＮＭ１、ＮＭ２)と共振回路(２０)を含む。前記共振回路(２０)は、インダクタンス(Ｌ１１、Ｌ１２)と周波数粗調整用可変容量アレー(ＣＣＴ１１)と周波数微調整用可変容量アレー(ＣＦＴ１１)と含む。
【００４８】
前記周波数粗調整用可変容量アレー(ＣＣＴ１１)は、粗調整ディジタル制御信号(ＶＣＴ＜０＞、ＶＣＴ＜１＞…)によって制御される複数個の粗調整容量ユニットセル(ＣＣＴ＜０＞、ＣＣＴ＜１＞…)を含む。前記周波数微調整用可変容量アレー(ＣＦＴ１１)は、微調整ディジタル制御信号(ＶＦＴ＜０＞、ＶＦＴ＜１＞…)によって制御される複数個の微調整容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…)を含む。
【００４９】
前記周波数粗調整用可変容量アレー(ＣＣＴ１１)の前記複数個の粗調整容量ユニットセルの容量値は、バイナリウェイト(２Ｍ−１)に従って設定され、前記周波数微調整用可変容量アレー(ＣＦＴ１１)の前記複数個の微調整容量ユニットセルの容量値は、バイナリウェイト(２Ｎ−１)に従って設定されたことを特徴とする(図１参照)。
【発明の効果】
【００５０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５１】
すなわち、チップ占有面積が低減され、またディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減することが可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００５２】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５３】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、ディジタル制御発振器(ＤＣＯ)を具備する。
【００５４】
前記ディジタル制御発振器は、発振トランジスタ(ＮＭ１、ＮＭ２)と共振回路(２０)とを含む。
【００５５】
前記共振回路(２０)は、インダクタンス(Ｌ１１、Ｌ１２)と周波数粗調整用可変容量アレー(ＣＣＴ１１)と周波数微調整用可変容量アレー(ＣＦＴ１１)とを含む。
【００５６】
前記周波数粗調整用可変容量アレー(ＣＣＴ１１)は、第１の所定数(Ｍ)のビット数の粗調整ディジタル制御信号(ＶＣＴ＜０＞、ＶＣＴ＜１＞…ＶＣＴ＜Ｍ−１＞)によって制御される前記第１の所定数(Ｍ)の複数個の粗調整容量ユニットセル(ＣＣＴ＜０＞、ＣＣＴ＜１＞…ＣＣＴ＜Ｍ−１＞)を少なくとも含む。
【００５７】
前記周波数微調整用可変容量アレー(ＣＦＴ１１)は、第２の所定数(Ｎ)のビット数の微調整ディジタル制御信号(ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞)によって制御される前記第２の所定数(Ｎ)の複数個の微調整容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)を少なくとも含む。
【００５８】
前記周波数粗調整用可変容量アレー(ＣＣＴ１１)の前記複数個の粗調整容量ユニットセル(ＣＣＴ＜０＞、ＣＣＴ＜１＞…ＣＣＴ＜Ｍ−１＞)のそれぞれの容量値は、バイナリウェイト(２Ｍ−１)に従って設定されている。
【００５９】
前記周波数微調整用可変容量アレー(ＣＦＴ１１)の前記複数個の微調整容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)のそれぞれの容量値は、バイナリウェイト(２Ｎ−１)に従って設定されていることを特徴とする(図１参照)。
【００６０】
前記実施の形態によれば、前記周波数微調整用可変容量アレー(ＣＦＴ１１)の前記複数個の微調整容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)の容量値は、従来はユニットウェイト(均等重み付け)の容量値に設定されていたが、バイナリウェイト(２Ｎ−１)に従って設定されているのでディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減することが可能となる。
【００６１】
好適な実施の形態によれば、前記周波数微調整用可変容量アレー(ＣＦＴ１１)の最小周波数遷移幅は前記周波数粗調整用可変容量アレー(ＣＣＴ１１)の最小周波数遷移幅よりも小さく設定されている(図１参照)。
【００６２】
他の好適な実施の形態によれば、前記周波数微調整用可変容量アレー(ＣＦＴ１１)はそれぞれ前記微調整ディジタル制御信号(ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞)によって制御される複数の容量アレー(ＣＦＴ１１１、ＣＦＴ１１２)を含むことを特徴とする(図２参照)。
【００６３】
より好適な実施の形態によれば、前記複数の容量アレー(ＣＦＴ１１１、ＣＦＴ１１２)は中心線(ＤＤ´)を中心として対称に配置されていることを特徴とする(図２参照)。
【００６４】
更に他の好適な実施の形態では、前記周波数微調整用可変容量アレー(ＣＦＴ１１)の前記複数個の微調整容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)のそれぞれはバイナリウェイト(２Ｎ−１)に従って設定された個数の単位容量によって構成され、前記単位容量は相互に同一の容量面積を持つことを特徴とする(図３参照)。
【００６５】
更により好適な実施の形態によれば、前記発振トランジスタは第１トランジスタ(ＮＭ１)と第２トランジスタ(ＮＭ２)とを少なくとも含み、前記インダクタンスは第１インダクタンス(Ｌ１１)と第２インダクタンス(Ｌ１２)とを少なくとも含むものである。
【００６６】
前記第１トランジスタ(ＮＭ１)の出力電極と前記第２トランジスタ(ＮＭ２)の制御入力電極とは前記第１インダクタンス(Ｌ１１)の一端(ＯＵＴ１)に接続される一方、前記第２トランジスタ(ＮＭ２)の出力電極と前記第１トランジスタ(ＮＭ１)の制御入力電極とは前記第２インダクタンス(Ｌ１２)の一端(ＯＵＴ２)に接続されている。
【００６７】
前記第１インダクタンス(Ｌ１１)の他端と前記第２インダクタンス(Ｌ１２)の他端とは、動作電位点(Ｖ１)に接続されている。
【００６８】
前記第１インダクタンス(Ｌ１１)の前記一端(ＯＵＴ１)と前記第２インダクタンス(Ｌ１２)の前記一端(ＯＵＴ２)との間には、前記周波数粗調整用可変容量アレー(ＣＣＴ１１)と前記周波数微調整用可変容量アレー(ＣＦＴ１１)とが並列に接続されていることを特徴とする(図１参照)。
【００６９】
具体的な一つの実施の形態によれば、前記周波数微調整用可変容量アレー(ＣＦＴ１１)の前記複数個の微調整容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)の各ユニットセルの一端はそれぞれ独立した第１分岐信号配線を介して前記第１インダクタンス(Ｌ１１)の前記一端(ＯＵＴ１)に接続され、前記周波数微調整用可変容量アレー(ＣＦＴ１１)の前記複数個の微調整容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)の前記各ユニットセルの他端はそれぞれ独立した第２分岐信号配線を介して前記第２インダクタンス(Ｌ１２)の前記一端(ＯＵＴ２)に接続されていることを特徴とする(図４参照)。
【００７０】
他の具体的な一つの実施の形態によれば、前記周波数粗調整用可変容量アレー(ＣＣＴ１１)の前記複数個の粗調整容量ユニットセルの各ユニットセルと前記周波数微調整用可変容量アレー(ＣＦＴ１１)の前記複数個の微調整容量ユニットセルの各ユニットセルとは、前記第１インダクタンス(Ｌ１１)の前記一端(ＯＵＴ１)に一端が接続された第１容量(ＣＦ１ＸＰ)と、前記第２インダクタンス(Ｌ１２)の前記一端(ＯＵＴ２)に一端が接続された第２容量(ＣＦ１ＸＮ)と、前記第１容量(ＣＦ１ＸＰ)の他端と前記第２容量(ＣＦ１ＸＮ)の他端との間に接続されたスイッチトランジスタ(ＮＭＳＷ)とによりそれぞれ構成されたことを特徴とする(図１２、図１３、図１４参照)。
【００７１】
更にその他の具体的な一つの実施の形態では、前記ディジタル制御発振器(ＤＣＯ)は、位相周波数比較器(２０１)とディジタルループフィルタ(２０３)と分周器(２００)とを含むディジタルＰＬＬに含まれ、前記ディジタル制御発振器(ＤＣＯ)の発振周波数は前記ディジタルループフィルタ(２０３)の出力により制御されることを特徴とする(図２５、図２６、図２７、図２８、図２９参照)。
【００７２】
最も具体的な一つの実施の形態では、前記半導体集積回路は、ＲＦ受信信号を受信して周波数ダウンコンバージョンによって受信ベースバンド信号を生成する受信機と送信ベースバンド信号を周波数アップコンバージョンによってＲＦ送信信号を生成する送信機との少なくともいずれか一方を含むものである。
【００７３】
前記ディジタルＰＬＬは、前記受信機の前記周波数ダウンコンバージョンでの受信ローカル信号と前記送信機の前記周波数アップコンバージョンでの送信ローカル信号との少なくともいずれか一方を生成する周波数シンセサイザとして動作することを特徴とする(図３０、図３１、図３２、図３３、図３４、図３５参照)。
【００７４】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、ディジタル制御発振器(ＤＣＯ)を具備する。
【００７５】
前記ディジタル制御発振器は、発振トランジスタ(ＮＭ１、ＮＭ２)と共振回路(２０)とを含む。
【００７６】
前記共振回路(２０)は、インダクタンス(Ｌ１１、Ｌ１２)とチャンネル選択取得用可変容量アレー(ＣＣＴ１１)と追従チューニング用可変容量アレー(ＣＦＴ１１)とを含む。
【００７７】
前記チャンネル選択取得用可変容量アレー(ＣＣＴ１１)は、第１の所定数(Ｍ)のビット数のチャンネル選択取得ディジタル制御信号(ＶＣＴ＜０＞、ＶＣＴ＜１＞…ＶＣＴ＜Ｍ−１＞)によって制御される前記第１の所定数(Ｍ)の複数個のチャンネル選択容量ユニットセル(ＣＣＴ＜０＞、ＣＣＴ＜１＞…ＣＣＴ＜Ｍ−１＞)を少なくとも含む。
【００７８】
前記追従チューニング用可変容量アレー(ＣＦＴ１１)は、第２の所定数(Ｎ)のビット数の追従チューニングディジタル制御信号(ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞)によって制御される前記第２の所定数(Ｎ)の複数個の追従チューニング容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)を少なくとも含む。
【００７９】
前記チャンネル選択取得用可変容量アレー(ＣＣＴ１１)の前記複数個のチャンネル選択取得容量ユニットセル(ＣＣＴ＜０＞、ＣＣＴ＜１＞…ＣＣＴ＜Ｍ−１＞)のそれぞれの容量値は、バイナリウェイト(２Ｍ−１)に従って設定されている。
【００８０】
前記追従チューニング用可変容量アレー(ＣＦＴ１１)の前記複数個の追従チューニング容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)のそれぞれの容量値は、バイナリウェイト(２Ｎ−１)に従って設定されていることを特徴とする(図１参照)。
【００８１】
前記実施の形態によれば、前記追従チューニング用可変容量アレー(ＣＦＴ１１)の前記複数個の追従チューニング容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)の容量値は、従来はユニットウェイト(均等重み付け)の容量値に設定されていたが、バイナリウェイト(２Ｎ−１)に従って設定されているのでディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減することが可能となる。
【００８２】
好適な実施の形態によれば、前記追従チューニング用可変容量アレー(ＣＦＴ１１)の最小周波数遷移幅は前記チャンネル選択取得用可変容量アレー(ＣＣＴ１１)の最小周波数遷移幅よりも小さく設定されている(図１参照)。
【００８３】
他の好適な実施の形態によれば、前記追従チューニング用可変容量アレー(ＣＦＴ１１)はそれぞれ前記追従チューニングディジタル制御信号(ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞)によって制御される複数の容量アレー(ＣＦＴ１１１、ＣＦＴ１１２)を含むことを特徴とする(図２参照)。
【００８４】
より好適な実施の形態によれば、前記複数の容量アレー(ＣＦＴ１１１、ＣＦＴ１１２)は中心線(ＤＤ´)を中心として対称に配置されていることを特徴とする(図２参照)。
【００８５】
更に他の好適な実施の形態では、前記追従チューニング用可変容量アレー(ＣＦＴ１１)の前記複数個の追従チューニング容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)のそれぞれはバイナリウェイト(２Ｎ−１)に従って設定された個数の単位容量によって構成され、前記単位容量は相互に同一の容量面積を持つことを特徴とする(図３参照)。
【００８６】
更により好適な実施の形態によれば、前記発振トランジスタは第１トランジスタ(ＮＭ１)と第２トランジスタ(ＮＭ２)とを少なくとも含み、前記インダクタンスは第１インダクタンス(Ｌ１１)と第２インダクタンス(Ｌ１２)とを少なくとも含むものである。
【００８７】
前記第１トランジスタ(ＮＭ１)の出力電極と前記第２トランジスタ(ＮＭ２)の制御入力電極とは前記第１インダクタンス(Ｌ１１)の一端(ＯＵＴ１)に接続される一方、前記第２トランジスタ(ＮＭ２)の出力電極と前記第１トランジスタ(ＮＭ１)の制御入力電極とは前記第２インダクタンス(Ｌ１２)の一端(ＯＵＴ２)に接続されている。
【００８８】
前記第１インダクタンス(Ｌ１１)の他端と前記第２インダクタンス(Ｌ１２)の他端とは、動作電位点(Ｖ１)に接続されている。
【００８９】
前記第１インダクタンス(Ｌ１１)の前記一端(ＯＵＴ１)と前記第２インダクタンス(Ｌ１２)の前記一端(ＯＵＴ２)との間には、前記チャンネル選択取得用可変容量アレー(ＣＣＴ１１)と前記追従チューニング用可変容量アレー(ＣＦＴ１１)とが並列に接続されていることを特徴とする(図１参照)。
【００９０】
具体的な一つの実施の形態によれば、前記追従チューニング用可変容量アレー(ＣＦＴ１１)の前記複数個の追従チューニング容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)の各ユニットセルの一端はそれぞれ独立した第１分岐信号配線を介して前記第１インダクタンス(Ｌ１１)の前記一端(ＯＵＴ１)に接続され、前記追従チューニング用可変容量アレー(ＣＦＴ１１)の前記複数個の追従チューニング容量ユニットセル(ＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞)の前記各ユニットセルの他端はそれぞれ独立した第２分岐信号配線を介して前記第２インダクタンス(Ｌ１２)の前記一端(ＯＵＴ２)に接続されていることを特徴とする(図４参照)。
【００９１】
他の具体的な一つの実施の形態によれば、前記チャンネル選択取得用可変容量アレー(ＣＣＴ１１)の前記複数個のチャンネル選択取得容量ユニットセルの各ユニットセルと前記追従チューニング用可変容量アレー(ＣＦＴ１１)の前記複数個の追従チューニング容量ユニットセルの各ユニットセルとは、前記第１インダクタンス(Ｌ１１)の前記一端(ＯＵＴ１)に一端が接続された第１容量(ＣＦ１ＸＰ)と、前記第２インダクタンス(Ｌ１２)の前記一端(ＯＵＴ２)に一端が接続された第２容量(ＣＦ１ＸＮ)と、前記第１容量(ＣＦ１ＸＰ)の他端と前記第２容量(ＣＦ１ＸＮ)の他端との間に接続されたスイッチトランジスタ(ＮＭＳＷ)とによりそれぞれ構成されたことを特徴とする(図１２、図１３、図１４参照)。
【００９２】
更にその他の具体的な一つの実施の形態では、前記ディジタル制御発振器(ＤＣＯ)は、位相周波数比較器(２０１)とディジタルループフィルタ(２０３)と分周器(２００)とを含むディジタルＰＬＬに含まれ、前記ディジタル制御発振器(ＤＣＯ)の発振周波数は前記ディジタルループフィルタ(２０３)の出力により制御されることを特徴とする(図２５、図２６、図２７、図２８、図２９参照)。
【００９３】
最も具体的な一つの実施の形態では、前記半導体集積回路は、ＲＦ受信信号を受信して周波数ダウンコンバージョンによって受信ベースバンド信号を生成する受信機と送信ベースバンド信号を周波数アップコンバージョンによってＲＦ送信信号を生成する送信機との少なくともいずれか一方を含むものである。
【００９４】
前記ディジタルＰＬＬは、前記受信機の前記周波数ダウンコンバージョンでの受信ローカル信号と前記送信機の前記周波数アップコンバージョンでの送信ローカル信号との少なくともいずれか一方を生成する周波数シンセサイザとして動作することを特徴とする(図３０、図３１、図３２、図３３、図３４、図３５参照)。
【００９５】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００９６】
《ディジタル制御発振器》
図１は、本発明の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減するのに好適なディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【００９７】
図１に示す本発明の実施の形態によるディジタル制御発振器(ＤＣＯ)は、共振回路１０と、交流電流生成回路２０と、電流源回路３０とを含んでいる。
【００９８】
電流源回路３０は、ディジタル制御発振器(ＤＣＯ)を動作させるための定電流ＩＣＳ１を決定するものである。交流電流生成回路２０は、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ１との間に接続された共振回路１０のＬＣタンク回路の寄生抵抗成分を相殺するための負性抵抗を生成して発振動作を行うための交差接続のトランジスタＮＭ１、ＮＭ２を含むものである。共振回路１０は本質的に発振のためのＬＣタンク回路を含むが、更に詳細に説明すると上記非特許文献２に記載のように、最小周波数変移幅が大きくチャンネル選択に使用される取得バンクの周波数粗調整(Coarse Tuning)のための周波数粗調整用可変容量アレーＣＣＴ１１と最小周波数変移幅が小さく送信と受信との追従バンクの周波数微調整(Fine Tuning)のための周波数微調整用可変容量アレーＣＦＴ１１とを含んでいる。また共振回路１０は、半導体集積回路のチップ表面にスパイラルインダクタとして形成されたインダクタＬ１１、Ｌ１２とを含んでいる。
【００９９】
《周波数粗調整用可変容量アレー》
チャンネル選択のための取得バンクに使用される周波数粗調整用可変容量アレーＣＣＴ１１は、Ｍビットのチャンネル選択ディジタル制御信号ＶＣＴ＜０＞、ＶＣＴ＜１＞…ＶＣＴ＜Ｍ−１＞によって制御されるＭ個の容量ユニットセルＣＣＴ＜０＞、ＣＣＴ＜１＞…ＣＣＴ＜Ｍ−１＞を含んでいる。
【０１００】
特に、取得バンクの周波数粗調整用可変容量アレーＣＣＴ１１の容量ユニットセルＣＣＴ＜０＞、ＣＣＴ＜１＞…ＣＣＴ＜Ｍ−１＞のそれぞれの容量値はバイナリウェイト２Ｍ−１のルールに従って決定されている。従って、１番目の容量ユニットセルＣＣＴ＜０＞の容量はＣＣ×２０＝１ＣＣの容量値に設定され、２番目の容量ユニットセルＣＣＴ＜１＞の容量はＣＣ×２１＝２ＣＣの容量値に設定され、３番目の容量ユニットセルＣＣＴ＜２＞の容量はＣＣ×２２＝４ＣＣの容量値に設定され、４番目の容量ユニットセルＣＣＴ＜３＞の容量はＣＣ×２３＝８ＣＣの容量値に設定され、Ｍ番目の容量ユニットセルＣＣＴ＜Ｍ−１＞の容量はＣＣ×２Ｍ−１の容量値に設定される。チャンネル選択のための取得バンクに使用される周波数粗調整用可変容量アレーＣＣＴ１１では、最小周波数変移幅を大きな値に設定するために、単位容量ＣＣは比較的大きな値に設定される。
【０１０１】
また取得バンクの周波数粗調整用可変容量アレーＣＣＴ１１の容量ユニットセルに含まれる容量の使用・不使用は、各容量ユニットセルに含まれるスイッチのオン・オフによって決定される。更に、取得バンクの周波数粗調整用可変容量アレーＣＣＴ１１のＭ個の容量ユニットセルＣＣＴ＜０＞、ＣＣＴ＜１＞…ＣＣＴ＜Ｍ−１＞は、それぞれ、例えば図１２に示す構造によって実現されることができる。
【０１０２】
《容量ユニットセル》
図１２は、図１に示す本発明の実施の形態によるディジタル制御発振器(ＤＣＯ)の共振回路１０の周波数粗調整用可変容量アレーＣＣＴ１１のＭ個の容量ユニットセルと周波数微調整用可変容量アレーＣＦＴ１１のＮ個の容量ユニットセルとしてそれぞれ使用されることができる容量ユニットセルの構成を示す図である。
【０１０３】
図１２に示すように、１個の容量ユニットセルは、本質的に２個の容量ＣＦＩＸＰ、ＣＦＩＸＮとスイッチトランジスタＮＭＳＷとを含む。スイッチトランジスタＮＭＳＷのゲート制御入力端子はチャンネル選択ディジタル制御信号の１ビット制御信号ＢＩＴによって制御される一方、ディジタル制御発振器(ＤＣＯ)の第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ１との間には第１容量ＣＦＩＸＰとスイッチトランジスタＮＭＳＷのドレイン・ソース電流経路と第２容量ＣＦＩＸＮとが接続される。また、スイッチトランジスタＮＭＳＷのドレインＳＷＤと接地電圧ＧＮＤとの間にはバイアス印加抵抗ＲＢ１Ｐが接続され、また、スイッチトランジスタＮＭＳＷのソースＳＷＳと接地電圧ＧＮＤとの間にはバイアス印加抵抗ＲＢ１Ｎが接続されている。
【０１０４】
容量ユニットセルの２個の容量ＣＦＩＸＰ、ＣＦＩＸＮとの使用・不使用は、スイッチトランジスタＮＭＳＷのオン・オフによって決定される。すなわち、スイッチトランジスタＮＭＳＷはＮチャンネルＭＯＳトランジスタであるので、ハイレベル“１”の１ビット制御信号ＢＩＴによりスイッチトランジスタＮＭＳＷはオン状態に制御される。すると、ディジタル制御発振器(ＤＣＯ)の第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ１との間には、第１容量ＣＦＩＸＰと第２容量ＣＦＩＸＮとが直列に接続される。１ビット制御信号ＢＩＴがローレベル“０”となると、スイッチトランジスタＮＭＳＷはオフ状態に制御され、ディジタル制御発振器(ＤＣＯ)の第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ１との間はオープン状態となる。
【０１０５】
図１３は、図１に示す本発明の実施の形態によるディジタル制御発振器(ＤＣＯ)の共振回路１０の周波数粗調整用可変容量アレーＣＣＴ１１のＭ個の容量ユニットセルと周波数微調整用可変容量アレーＣＦＴ１１のＮ個の容量ユニットセルとしてそれぞれ使用されることができる容量ユニットセルの他の構成を示す図である。
【０１０６】
図１３では、図１２に示す容量ユニットセルのバイアス印加抵抗ＲＢ１Ｐ、ＲＢ１ＮがバイアスＮチャンネルＭＯＳトランジスタＮＭＢＰ、ＮＭＢＮに置換され、このバイアストランジスタＮＭＢＰ、ＮＭＢＮのゲートにはバイアス電圧ＢＩＡＳが印加されている。
【０１０７】
図１４は、図１に示す本発明の実施の形態によるディジタル制御発振器(ＤＣＯ)の共振回路１０の周波数粗調整用可変容量アレーＣＣＴ１１のＭ個の容量ユニットセルと周波数微調整用可変容量アレーＣＦＴ１１のＮ個の容量ユニットセルとしてそれぞれ使用されることができる容量ユニットセルの他の構成を示す図である。
【０１０８】
図１４では、図１２に示す容量ユニットセルのバイアス印加抵抗ＲＢ１Ｐ、ＲＢ１ＮがスイッチＮチャンネルＭＯＳトランジスタＮＭＳＰ、ＮＭＳＮに置換され、このスイッチトランジスタＮＭＳＰ、ＮＭＳＮのゲートには１ビット制御信号ＢＩＴが印加されている。
【０１０９】
図１５は、図１２乃至図１４に示した容量ユニットセルの容量ＣＦＩＸＰ、ＣＦＩＸＮの構造を示す図である。尚、この容量ＣＦＩＸＰ、ＣＦＩＸＮは、半導体集積回路のチップに多層配線製造プロセスによって形成可能とされている。
【０１１０】
図１５には、ディジタル制御発振器(ＤＣＯ)の第１出力端子ＯＵＴ１に接続される容量ＣＦＩＸＰの構造が示されている。容量ＣＦＩＸＰは、下層配線金属と中間層配線金属と上層配線金属とのサンドイッチ構造によって構成されている。スイッチトランジスタＮＭＳＷのドレインＳＷＤと接続される容量ＣＦＩＸＰの一端は、中央部分の中間層配線金属によって構成されている。第１出力端子ＯＵＴ１に接続される容量ＣＦＩＸＰの他端は、容量ＣＦＩＸＰの外部周辺にて多数のビア配線によって接続された下層配線金属と中間層配線金属と上層配線金属とによって構成されている。このように容量ＣＦＩＸＰの一端として機能する中央部分の中間層配線金属は、容量ＣＦＩＸＰの他端として機能する多数のビア配線により接続された下層配線金属と中間層配線金属と上層配線金属とによって構成された外部周辺電極により取り囲まれている。従って、スイッチトランジスタＮＭＳＷのドレインＳＷＤと接続される容量ＣＦＩＸＰの一端の寄生容量を低減することが可能となる。
【０１１１】
図１５には示されていないが、ディジタル制御発振器(ＤＣＯ)の第２出力端子ＯＵＴ２に接続される容量ＣＦＩＸＮも、上述した構造の容量ＣＦＩＸＰと同様な構造で形成されることが可能である。
【０１１２】
《周波数微調整用可変容量アレー》
送信と受信との追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１は、図１に示すように、Ｎビットのディジタルチューニング制御信号ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞によって制御されるＮ個の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞を含んでいる。
【０１１３】
特に、追従バンクの周波数微調整用可変容量アレーＣＦＴ１１の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞のそれぞれの容量値はバイナリウェイト２Ｎ−１のルールに従って決定されている。従って、１番目の容量ユニットセルＣＦＴ＜０＞の容量はＣＦ×２０＝１ＣＦの容量値に設定され、２番目の容量ユニットセルＣＦＴ＜１＞の容量はＣＦ×２１＝２ＣＦの容量値に設定され、３番目の容量ユニットセルＣＦＴ＜２＞の容量はＣＦ×２２＝４ＣＦの容量値に設定され、４番目の容量ユニットセルＣＦＴ＜３＞の容量はＣＦ×２３＝８ＣＦの容量値に設定され、Ｎ番目の容量ユニットセルＣＦＴ＜Ｎ−１＞の容量はＣＦ×２Ｎ−１の容量値に設定される。また送信と受信との追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１では、最小周波数変移幅を小さな値に設定するために、単位容量ＣＦは比較的小さな値に設定される。
【０１１４】
また追従バンクの周波数微調整用可変容量アレーＣＦＴ１１の容量ユニットセルに含まれる容量の使用・不使用は、各容量ユニットセルに含まれるスイッチのオン・オフによって決定される。更に、追従バンクの周波数微調整用可変容量アレーＣＦＴ１１のＮ個の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞は、それぞれ、例えば図１２から図１４のいずれかに示す構造によって実現されることができる。
【０１１５】
一方、上記非特許文献２に記載の従来のディジタル制御発振器(ＤＣＯ)のＬＣタンク回路の追従バンクの各容量はユニットウェイト(均等重み付け)の容量値に設定されていたため、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのバラツキが大きいと言う問題があった。このばらつきを低減するため、ダイナミック・エレメント・マッチング(ＤＥＭ)方法を採用すると大量の制御線や大量の容量を制御する制御ロジック回路が必要になるためチップ占有面積が大きくなると言う問題があった。
【０１１６】
それに対して、以上説明したように、図１の本発明の実施の形態によるディジタル制御発振器(ＤＣＯ)の共振回路１０では、送信と受信との追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞のそれぞれの容量値は、特に、バイナリウェイト２Ｎ−１のルールに従って決定されている。従って、Ｎビットのディジタルチューニング制御信号ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞の変化によって、追従バンクの周波数微調整用可変容量アレーＣＦＴ１１の合計容量を高精度で変化させることができる。その結果、ダイナミック・エレメント・マッチング(ＤＥＭ)方法を採用することなく、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのバラツキを低減することが可能となる。従って、大量の制御線やそれを制御する制御ロジック回路が不必要となり、チップ占有面積を低減することが可能となる。
【０１１７】
《バイナリウェイトのためのチップレイアウト》
図１６は、図１の本発明の実施の形態のディジタル制御発振器(ＤＣＯ)の共振回路１０の周波数微調整用可変容量アレーＣＦＴ１１の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞…ＣＦＴ＜Ｎ−１＞のそれぞれの容量値をバイナリウェイト２Ｎ−１のルールに従って設定するための半導体集積回路のチップレイアウトの構成を示す図である。
【０１１８】
第１ビット目のディジタルチューニング制御信号ＶＦＴ＜０＞は、第１容量ユニットセルＣＦＴ＜０＞である１個の単位容量(ｉ＝０)に接続される。第２ビット目のディジタルチューニング制御信号ＶＦＴ＜１＞は、第２容量ユニットセルＣＦＴ＜１＞である２個の単位容量(ｉ＝１)に接続される。第３ビット目のディジタルチューニング制御信号ＶＦＴ＜２＞は、第３容量ユニットセルＣＦＴ＜２＞である４個の単位容量(ｉ＝２)に接続される。第４ビット目のディジタルチューニング制御信号ＶＦＴ＜３＞は、第４容量ユニットセルＣＦＴ＜３＞である８個の単位容量(ｉ＝３)に接続される。第５ビット目のディジタルチューニング制御信号ＶＦＴ＜４＞は、第５容量ユニットセルＣＦＴ＜４＞である１６個の単位容量(ｉ＝４)に接続される。
【０１１９】
図１６に図示した例では、５ビットのディジタルチューニング制御信号のコードが、上位ビットから下位ビットに向かって“０１１０１”の配列の場合を示している。黒い丸がマークされた第４ビット目の８個の単位容量(ｉ＝３)と第３ビット目の４個の単位容量(ｉ＝２)と第１ビット目の１個の単位容量(ｉ＝０)がそれぞれスイッチのオンにされて使用状態とされる。半導体集積回路のチップレイアウトとして、相互に面積の等しい単位容量を使用して、各容量ユニットセルに含まれる単位容量の個数をバイナリウェイト２Ｎ−１のルールに従って設定している。従って、バイナリウェイト２Ｎ−１のルールに従い、複数の容量ユニットセルの容量値を正確に設定することができる。
【０１２０】
《対称配置のディジタル制御発振器》
図２は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減するのに好適な対称配置のディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【０１２１】
図２に示すディジタル制御発振器(ＤＣＯ)が図１に示すディジタル制御発振器(ＤＣＯ)と相違するのは、図２の共振回路１０では送信と受信との追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１が第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２とを含むことである。従って、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１０＞、ＣＦＴ＜１１＞…ＣＦＴ＜１：Ｎ−１＞のそれぞれの容量値は、バイナリウェイト２Ｎ−１のルールに従って決定されている。同様に第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２０＞、ＣＦＴ＜２１＞…ＣＦＴ＜２：Ｎ−１＞のそれぞれの容量値は、バイナリウェイト２Ｎ−１のルールに従って決定されている。
【０１２２】
また第１ビットのディジタルチューニング制御信号ＶＦＴ＜０＞は、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１０＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２０＞とに共通に供給されている。また、第２ビットのディジタルチューニング制御信号ＶＦＴ＜１＞は、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１１＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２１＞とに共通に供給されている。同様に、第Ｎビットのディジタルチューニング制御信号ＶＦＴ＜Ｎ−１＞は、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１：Ｎ−１＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２：Ｎ−１＞とに共通に供給されている。
【０１２３】
更に図２に示すディジタル制御発振器(ＤＣＯ)の周波数微調整用可変容量アレーＣＦＴ１１では、中心線ＤＤ´を中心として、第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２とが左右対称に配置されている。すなわち、中心線ＤＤ´を中心として、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１０＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２０＞とが左右対称に配置されている。また中心線ＤＤ´を中心として、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１１＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２１＞とが左右対称に配置されている。更に中心線ＤＤ´を中心として、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１：Ｎ−１＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２：Ｎ−１＞とが左右対称に配置されている。
【０１２４】
このように、図２に示すディジタル制御発振器(ＤＣＯ)では、周波数微調整用可変容量アレーＣＦＴ１１の第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２とが左右対称に配置されることによって、ディジタル制御発振器(ＤＣＯ)の第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の差動発振出力信号の振幅のばらつきや位相のバラツキを低減することが可能となる。
【０１２５】
図３は、図２に示すディジタル制御発振器(ＤＣＯ)の周波数微調整用可変容量アレーＣＦＴ１１の第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２とが半導体集積回路の半導体チップの上で左右対称に配置される様子を示す図である。
【０１２６】
図３に示すように、中心線ＤＤ´を中心として左右対称に配置された第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１０＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２０＞とは、それぞれ１個の単位容量(ｉ＝０)によって構成されている。また、中心線ＤＤ´を中心として左右対称に配置された第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１１＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２１＞とは、それぞれ２個の単位容量(ｉ＝１)によって構成されている。更に中心線ＤＤ´を中心として左右対称に配置された第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１２＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２２＞とは、それぞれ４個の単位容量(ｉ＝２)によって構成されている。また、中心線ＤＤ´を中心として左右対称に配置された第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１３＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２３＞とは、それぞれ８個の単位容量(ｉ＝３)によって構成されている。尚、これらの単位容量は、相互に同一の容量面積によって形成されている。
【０１２７】
このように、図３に示した構成の周波数微調整用可変容量アレーＣＦＴ１１を図２に示すディジタル制御発振器(ＤＣＯ)が含むことによって、周波数微調整用可変容量アレーＣＦＴ１１の第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２とに含まれる複数の容量のそれぞれの容量値はバイナリウェイト２Ｎ−１のルールに従って決定されている。従って、Ｎビットのディジタルチューニング制御信号ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞の変化によって、追従バンクの周波数微調整用可変容量アレーＣＦＴ１１の合計容量を高精度で変化させることができる。その結果、ダイナミック・エレメント・マッチング(ＤＥＭ)方法を採用することなく、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのバラツキを低減することが可能となる。また、周波数微調整用可変容量アレーＣＦＴ１１の第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２とが左右対称に配置されることによって、ディジタル制御発振器(ＤＣＯ)の差動発振出力信号の振幅のばらつきや位相のバラツキを低減することが可能となる。
【０１２８】
≪分岐信号配線を有するディジタル制御発振器≫
図４は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減するのに好適な分岐信号配線を有するディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【０１２９】
図４に示すディジタル制御発振器(ＤＣＯ)が図１に示すディジタル制御発振器(ＤＣＯ)と相違するのは、図４の共振回路１０では送信と受信との追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞、ＣＦＴ＜２＞、ＣＦＴ＜３＞がそれぞれ分岐信号配線を有することである。すなわち、第１容量ユニットセルＣＦＴ＜０＞の一端と第２容量ユニットセルＣＦＴ＜１＞の一端と第３容量ユニットセルＣＦＴ＜２＞の一端と第４容量ユニットセルＣＦＴ＜３＞の一端とはそれぞれ独立した信号配線を介して第１出力端子ＯＵＴ１とに接続される一方、第１容量ユニットセルＣＦＴ＜０＞の他端と第２容量ユニットセルＣＦＴ＜１＞の他端と第３容量ユニットセルＣＦＴ＜２＞の他端と第４容量ユニットセルＣＦＴ＜３＞の他端とはそれぞれ独立した信号配線を介して第２出力端子ＯＵＴ２に接続されている。言い換えれば、第１出力端子ＯＵＴ１は分岐信号配線を介して第１容量ユニットセルＣＦＴ＜０＞の一端と第２容量ユニットセルＣＦＴ＜１＞の一端と第３容量ユニットセルＣＦＴ＜２＞の一端と第４容量ユニットセルＣＦＴ＜３＞の一端とに接続される一方、第２出力端子ＯＵＴ２も分岐信号配線を介して第１容量ユニットセルＣＦＴ＜０＞の他端と第２容量ユニットセルＣＦＴ＜１＞の他端と第３容量ユニットセルＣＦＴ＜２＞の他端と第４容量ユニットセルＣＦＴ＜３＞の他端とに接続される。
【０１３０】
図５は、図４に示すディジタル制御発振器(ＤＣＯ)の周波数微調整用可変容量アレーＣＦＴ１１でディジタルチューニング制御信号の変化によって使用される容量の位置の変化によるインピーダンスの変化を検討するための簡素化された等価回路を示す図である。
【０１３１】
図５の等価回路に示すように、周波数微調整用可変容量アレーＣＦＴ１１の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞、ＣＦＴ＜２＞、ＣＦＴ＜３＞のそれぞれが分岐され独立した信号配線に接続されている。従って、複数の容量ユニットセルの共有インピーダンスが無視できるようになる一方、各容量ユニットセルの寄生インダクタンスの合計は３Ｌと互いに等しい値となるものである。従って、複数の容量ユニットセルＣＦＴ＜０＞、ＣＦＴ＜１＞、ＣＦＴ＜２＞、ＣＦＴ＜３＞のいずれか１個のセルと他の１個のセルとの間でオン状態(使用状態)とオフ状態(不使用状態)とが入れ換わっても、合計の寄生インダクタンスの値は不変となる。その結果、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減することができる。
【０１３２】
≪対称配置で分岐信号配線を有するディジタル制御発振器≫
図６は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減するのに好適な対称配置で分岐信号配線を有するディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【０１３３】
図６に示すディジタル制御発振器(ＤＣＯ)においても、図２に示すディジタル制御発振器(ＤＣＯ)と同様に、中心線ＤＤ´を中心として、第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２とが左右対称に配置され、中心線ＤＤ´を中心として第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１０＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２０＞とが左右対称に配置されている。また中心線ＤＤ´を中心として、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１１＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２１＞とが左右対称に配置されている。更に中心線ＤＤ´を中心として、第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１３＞と第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２３＞とが左右対称に配置されている。従って、図２と同様に図６に示すディジタル制御発振器(ＤＣＯ)でも周波数微調整用可変容量アレーＣＦＴ１１の第１アレーＣＦＴ１１１と第２アレーＣＦＴ１１２が左右対称に配置されているので、ディジタル制御発振器(ＤＣＯ)の第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の差動発振出力信号の振幅のばらつきや位相のバラツキを低減することが可能となる。
【０１３４】
更に、図６に示すディジタル制御発振器(ＤＣＯ)においても、図４に示すディジタル制御発振器(ＤＣＯ)と同様に、追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１の第１アレーＣＦＴ１１１の容量ユニットセルＣＦＴ＜１０＞、ＣＦＴ＜１１＞、ＣＦＴ＜１２＞、ＣＦＴ＜１３＞がそれぞれ分岐信号配線を有して、周波数微調整用可変容量アレーＣＦＴ１１の第２アレーＣＦＴ１１２の容量ユニットセルＣＦＴ＜２０＞、ＣＦＴ＜２１＞、ＣＦＴ＜２２＞、ＣＦＴ＜２３＞がそれぞれ分岐信号配線を有することである。従って、図４と同様に図６に示すディジタル制御発振器(ＤＣＯ)でも、ディジタルチューニング制御信号の変化によって使用される容量の位置が変化しても、合計の寄生インダクタンスの値は不変となるので、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減することができる。
【０１３５】
≪サブ容量アレー構成のディジタル制御発振器≫
図７は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減するのに好適なディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【０１３６】
図７に示すディジタル制御発振器(ＤＣＯ)が図２に示すディジタル制御発振器(ＤＣＯ)と相違するのは、図７の共振回路１０では送信と受信の追従バンクに使用される第１周波数微調整用可変容量アレーＣＦＴ１１と第２周波数微調整用可変容量アレーＣＦＴ１２とが中心線ＤＤ´を中心として左右対称に配置されていることである。更に図７に示すディジタル制御発振器(ＤＣＯ)では、第１容量アレーＣＦＴ１１は複数のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２を含み、第２容量アレーＣＦＴ１２は複数のサブ容量アレーＣＦＴ１２１、ＣＦＴ１２２を含むことである。
【０１３７】
第１容量アレーＣＦＴ１１に含まれる第１サブ容量アレーＣＦＴ１１１と第２容量アレーＣＦＴ１２に含まれる第１サブ容量アレーＣＦＴ１２１とは、複数ビットの第１ディジタルチューニング制御信号ＶＦＴ１＜０＞、ＶＦＴ１＜１＞、ＶＦＴ１＜２＞が供給される複数の容量ユニットセルＵＣを含んでいる。従って、第１サブ容量アレーＣＦＴ１１１、ＣＦＴ１２１のそれぞれの容量値は、バイナリウェイト２Ｎ−１のルールと複数ビットの第１ディジタルチューニング制御信号ＶＦＴ１＜０＞、ＶＦＴ１＜１＞、ＶＦＴ１＜２＞とに従って制御されることができる。
【０１３８】
また、第１容量アレーＣＦＴ１１に含まれる第２サブ容量アレーＣＦＴ１１２と第２容量アレーＣＦＴ１２に含まれる第２サブ容量アレーＣＦＴ１２２とは、複数ビットの第２ディジタルチューニング制御信号ＶＦＴ２＜０＞、ＶＦＴ２＜１＞、ＶＦＴ２＜２＞が供給される複数の容量ユニットセルＵＣを含んでいる。従って、第２サブ容量アレーＣＦＴ１１２、ＣＦＴ１２２のそれぞれの容量値は、バイナリウェイト２Ｎ−１のルールと複数ビットの第２ディジタルチューニング制御信号ＶＦＴ２＜０＞、ＶＦＴ２＜１＞、ＶＦＴ２＜２＞とに従って制御されることができる。
【０１３９】
その結果、図７に示すディジタル制御発振器(ＤＣＯ)によれば、図２に示すディジタル制御発振器(ＤＣＯ)よりも広範囲のチューニング周波数で送信と受信との周波数微調整を実行することが可能である。
【０１４０】
図８は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減するのに好適なディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【０１４１】
図８に示すディジタル制御発振器(ＤＣＯ)が図７に示すディジタル制御発振器(ＤＣＯ)と相違するのは、図８に示すディジタル制御発振器(ＤＣＯ)では、第１容量アレーＣＦＴ１１に含まれる複数のサブ容量アレーをＣＦＴ１１１、ＣＦＴ１１２…ＣＦＴ１１Ｌに拡張して、第２容量アレーＣＦＴ１２に含まれる複数のサブ容量アレーＣＦＴ１２１、ＣＦＴ１２２…ＣＦＴ１２Ｌに拡張したことである。
【０１４２】
図８でも、第１サブ容量アレーＣＦＴ１１１、ＣＦＴ１２１のそれぞれの容量値は、Ｎ１ビットの第１ディジタルチューニング制御信号ＶＦＴ１＜０＞、ＶＦＴ１＜１＞、ＶＦＴ１＜Ｎ１−１＞とバイナリウェイト２Ｎ１−１のルールとに従って制御される。第２サブ容量アレーＣＦＴ１１２、ＣＦＴ１２２のそれぞれの容量値は、Ｎ２ビットの第１ディジタルチューニング制御信号ＶＦＴ２＜０＞、ＶＦＴ２＜１＞、ＶＦＴ２＜Ｎ２−１＞とバイナリウェイト２Ｎ２−１のルールとに従って制御される。同様に、第Ｌサブ容量アレーＣＦＴ１１Ｌ、ＣＦＴ１２Ｌのそれぞれの容量値は、Ｌビットの第１ディジタルチューニング制御信号ＶＦＴＬ＜０＞、ＶＦＴＬ＜１＞、ＶＦＴＬ＜Ｎ２−１＞とバイナリウェイト２Ｌ−１のルールとに従って制御される。また、図８に示すディジタル制御発振器(ＤＣＯ)でも、図７に示すディジタル制御発振器(ＤＣＯ)と同様に、広範囲のチューニング周波数で送信と受信との周波数微調整を実行することが可能である。
【０１４３】
図１１は、図７に示した本発明のさらに他の実施の形態によるディジタル制御発振器(ＤＣＯ)のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２、ＣＦＴ１２１、ＣＦＴ１２２を半導体集積回路にレイアウトした様子を示す図である。
【０１４４】
図１１では、サブ容量アレーＣＦＴ１１１とサブ容量アレーＣＦＴ１２１とが中心線ＤＤ´を中心として左右対称に配置され、サブ容量アレーＣＦＴ１１２とサブ容量アレーＣＦＴ１２２とが中心線ＤＤ´を中心として左右対称に配置されている。図１１に示す構成において、８個の単位容量が使用される状態は、４個のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２、ＣＦＴ１２１、ＣＦＴ１２２のうちの１個、例えば、サブ容量アレーＣＦＴ１１１のみ使用状態として第１ディジタルチューニング制御信号ＶＦＴ１＜０＞、ＶＦＴ１＜１＞、ＶＦＴ１＜２＞、ＶＦＴ１＜３＞の４ビット目の制御信号ＶＦＴ１＜３＞のみをハイレベル“１”とすることで実現される。図１１にて、８個の単位容量が使用される他の状態は、４個のサブ容量アレーのうちの２個、例えば、サブ容量アレーＣＦＴ１１１、ＣＦＴ１１２のみ使用状態として第１ディジタルチューニング制御信号の３ビット目の制御信号ＶＦＴ１＜２＞と第２ディジタルチューニング制御信号の３ビット目の制御信号ＶＦＴ２＜２＞とのみをハイレベル“１”とすることでも実現されることができる。更に、図１１にて、８個の単位容量が使用される別の状態は、４個のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２、ＣＦＴ１２１、ＣＦＴ１２２を使用状態として、第１ディジタルチューニング制御信号の２ビット目の制御信号ＶＦＴ１＜１＞と第２ディジタルチューニング制御信号の２ビット目の制御信号ＶＦＴ２＜１＞とのみをハイレベル“１”とすることによっても実現されることができる。
【０１４５】
図１７は、図１に示すディジタル制御発振器(ＤＣＯ)の追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１の複数の容量ユニットセルをユニットウェイト(均等重み付け)の容量値の方式において、ディジタルチューニング制御信号の制御コードが１５の場合の容量ユニットセルの使用状況を説明するための図である。
【０１４６】
制御コードが１５の場合には、図１７の周波数微調整用可変容量アレーＣＦＴ１１の右側に配置されて黒い丸がマークされた１５個の容量ユニットセル(単位容量)が使用状態となっている。
【０１４７】
図１８は、図１に示すディジタル制御発振器(ＤＣＯ)の追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１の複数の容量ユニットセルをユニットウェイト(均等重み付け)の容量値の方式において、ディジタルチューニング制御信号の制御コードが１６の場合の容量ユニットセルの使用状況を説明するための図である。
【０１４８】
制御コードが１６の場合には、図１８の周波数微調整用可変容量アレーＣＦＴ１１の左側に配置されて黒い丸がマークされた１６個の容量ユニットセル(単位容量)が使用状態となっている。
【０１４９】
図１７と図１８とを比較すると、ディジタルチューニング制御信号の制御コード数がひとつ増加するだけで、使用状態の容量ユニットセルと不使用状態の容量ユニットセルとの配置が大きく変化してしまう。その結果、寄生インダクタンスの値も大きく変化するので、ユニットウェイト(均等重み付け)の容量値の方式のディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきが大きいと言う問題があった。
【０１５０】
図１９は、図７に示した本発明のさらに他の実施の形態によるディジタル制御発振器(ＤＣＯ)のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２において、ディジタルチューニング制御信号の制御コードが１５の場合の容量ユニットセルの使用状況を説明するための図である。
【０１５１】
制御コードが１５の場合には、図１９の右側のサブ容量アレーＣＦＴ１１１に配置されて黒い丸がマークされた１５個の容量ユニットセル(単位容量)が使用状態となっている。
【０１５２】
図２０は、図７に示した本発明のさらに他の実施の形態によるディジタル制御発振器(ＤＣＯ)のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２において、ディジタルチューニング制御信号の制御コードが１６の場合の容量ユニットセルの使用状況を説明するための図である。
【０１５３】
制御コードが１６の場合には、図１９の右側のサブ容量アレーＣＦＴ１１１に配置されて黒い丸がマークされた１５個の容量ユニットセル(単位容量)が使用状態となるだけではなく、左側のサブ容量アレーＣＦＴ１１２に配置されて黒い丸がマークされた１個の容量ユニットセル(単位容量)が追加的に使用状態となる。また、左側のサブ容量アレーＣＦＴ１１２の１個の容量ユニットセルは、第２ディジタルチューニング制御信号の１ビット目の制御信号ＶＦＴ２＜０＞をハイレベル“１”とする追加的に使用状態となるものである。
【０１５４】
図１９と図２０とを比較すると、ディジタルチューニング制御信号の制御コード数がひとつ増加しても、使用状態の容量ユニットセルと不使用状態の容量ユニットセルとの配置の変化は１個の容量ユニットセルが追加的に使用状態となるだけである。従って、寄生インダクタンスの値の変化も小さいので、バイナリウェイトの容量値の方式のディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきが小さくできると言う利点を有するものである。
【０１５５】
図１９と図２０とに示した制御方式の周波数微調整用可変容量アレーＣＦＴ１１のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２を含むディジタル制御発振器(ＤＣＯ)をオールディジタルＰＬＬ(ＡＤ−ＰＬＬ)で使用するためには、ＡＤ−ＰＬＬのディジタルループフィルタ(ＤＬＦ)の出力信号をデコードしてディジタル制御発振器(ＤＣＯ)へ供給する必要がある。
【０１５６】
図２１は、図７に示した実施の形態のディジタル制御発振器(ＤＣＯ)のオールディジタルＰＬＬ(ＡＤ−ＰＬＬ)での使用を考慮して周波数微調整用可変容量アレーＣＦＴ１１の改良されたサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２の構成を示す図である。
【０１５７】
図２１に示すように、図１９や図２０と比較すると、図２１においてはサブ容量アレーＣＦＴ１１１には第１ディジタルチューニング制御信号の５ビット目の制御信号ＶＦＴ１＜４＞により制御される１個の容量ユニットセル(１−４)が追加されて、サブ容量アレーＣＦＴ１１２には第２ディジタルチューニング制御信号の５ビット目の制御信号ＶＦＴ２＜４＞により制御される１個の容量ユニットセル(２−４)が追加されている。
【０１５８】
その結果、第１と第２のディジタルチューニング制御信号の下位４ビットの制御信号は改良の以前と同一とすることができるので、ＡＤ−ＰＬＬのディジタルループフィルタ(ＤＬＦ)の出力信号が供給されるデコーダの構成の改良が容易となる。
【０１５９】
図２１に示すように、サブ容量アレーＣＦＴ１１１に１個の容量ユニットセル(１−４)が追加されたので、ディジタルチューニング制御信号の制御コードが１６の場合には、この追加された１個の容量ユニットセル(１−４)が選択される。制御コードが１７以上となることによって、左側のサブ容量アレーＣＦＴ１１２の容量ユニットセルが選択されるようになる。
【０１６０】
図９は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減するのに好適なディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【０１６１】
図９に示すディジタル制御発振器(ＤＣＯ)が、図７に示すディジタル制御発振器(ＤＣＯ)と相違するのは、追従バンクに使用される周波数微調整用可変容量アレーＣＦＴ１１のサブ容量アレーＣＦＴ１１１、ＣＦＴ１１２、ＣＦＴ１２１、ＣＦＴ１２２の内部の複数の容量ユニットセルがそれぞれ分岐信号配線を有することである。従って、複数の容量ユニットセルで使用所帯が入れ換わっても寄生インダクタンスの値の変化が少なくなり、ディジタル制御発振器(ＤＣＯ)の制御ゲインＫDCOのばらつきを低減することができる。
【０１６２】
以上説明したように、本発明の種々の実施の形態によるディジタル制御発振器(ＤＣＯ)の周波数微調整用可変容量アレーＣＦＴ１１が複数のアレーもしくは複数のサブ容量アレーに分割されている。
【０１６３】
図２２は、本発明の種々の実施の形態のディジタル制御発振器(ＤＣＯ)の周波数微調整用可変容量アレーＣＦＴ１１のアレー分割もしくはサブ容量アレー分割による制御ゲインＫDCOのばらつきの低減の効果を示す図である。
【０１６４】
図２２で、白い丸は周波数微調整用可変容量アレーＣＦＴ１１のアレーを分割せずに単一のアレーで構成した場合であり、最大で１９４%の制御ゲインＫDCOのばらつきが生じている。図２２で、黒い四角は周波数微調整用可変容量アレーＣＦＴ１１のアレーを４個に分割した場合であり、制御ゲインＫDCOのばらつきの最大は２１%であり、ばらつき量が低減されていることが理解できる。黒い四角は周波数微調整用可変容量アレーＣＦＴ１１のアレーを８個以上に分割にすることで、制御ゲインＫDCOのばらつきを略１％以下まで低減できることが計算されている。
【０１６５】
図２３は、図２２と同様に本発明の種々の実施の形態のディジタル制御発振器(ＤＣＯ)の周波数微調整用可変容量アレーＣＦＴ１１のアレー分割もしくはサブ容量アレー分割による制御ゲインＫDCOのばらつきの低減の効果を示す図である。
【０１６６】
図２３に示すように、アレーを８個の分割で制御ゲインＫDCOのばらつきを略１％以下まで低減でき、アレーを１６個の分割で制御ゲインＫDCOのばらつきを略０．０２％まで低減できることが理解される。
【０１６７】
図２４は、図６と図９に示すように本発明の実施の形態のディジタル制御発振器(ＤＣＯ)の周波数微調整用可変容量アレーＣＦＴ１１が複数に分割されると伴に分岐信号配線とされたことによる制御ゲインＫDCOのばらつきの低減の効果を示す図である。
【０１６８】
図２４では、可変容量アレーの分割数は２である。白い丸は周波数微調整用可変容量アレーＣＦＴ１１を分岐信号配線せずに共通信号線とした場合であり、１０％を超過する制御ゲインＫDCOの大きなばらつきとなっている。それに対して黒い四角は周波数微調整用可変容量アレーＣＦＴ１１を分岐信号配線とした場合であり、略１％の制御ゲインＫDCOの小さなばらつきとなることが理解できる。
【０１６９】
≪少数部分の追従バンク≫
図１０は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきを低減すると伴に位相雑音を低減するのに好適な対称配置のディジタル制御発振器(ＤＣＯ)の構成を示す図である。
【０１７０】
図１０に示すディジタル制御発振器(ＤＣＯ)が図１、図２、図４、図６、図７、図８、図９に示すディジタル制御発振器(ＤＣＯ)と相違するのは、送信と受信との間に使用される追従バンクのための少数ビットに応答するΣΔ変換器の出力信号が供給される少数部分の追従バンクとして機能する可変容量アレーＣＳＤ１１が追加されている。
【０１７１】
可変容量アレーＣＳＤ１１には、Ｋビットの制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞…ＶＳＤ＜Ｋ−１＞が供給されるユニットウェイト(均等重み付け)のＫ個の容量ユニットセルが含まれている。ΔΣ変換器の出力信号が追従バンクのための少数ビットとして可変容量アレーＣＳＤ１１のＫビットの制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞…ＶＳＤ＜Ｋ−１＞に供給されるので、可変容量アレーＣＳＤ１１の容量値が制御される。
【０１７２】
可変容量アレーＣＳＤ１１を共振回路１０に含んだ図１０に示すディジタル制御発振器(ＤＣＯ)から生成されるスプリアストーンはΣΔ変換器の２次と３次の高調波に拡散させ、位相雑音を低減することができる。
【０１７３】
≪ディジタルＰＬＬ≫
図２５は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)を含むディジタルＰＬＬの構成を示す図である。
【０１７４】
図２５に示すディジタルＰＬＬ(Phase Locked Loop)においては、ディジタル制御発振器(ＤＣＯ)３０５の出力信号は、周波数分周器(ＤＩＶ)２００によって１／ｎ(ｎは１以上の実数)の周波数に分周される。周波数分周器(ＤＩＶ)２００からの分周信号と参照信号２０４は位相周波数比較回路(ＰＤＰ)２０１に供給されることによって、両者の信号の周波数または位相またはその両方が位相周波数比較回路(ＰＤＰ)２０１により比較される。位相周波数比較回路(ＰＤＰ)２０１の出力はタイム・ツー・ディジタル変換器(ＴＤＣ)２０２を介してディジタルループフィルタ(ＤＬＦ)２０３に供給されて、ディジタルループフィルタ(ＤＬＦ)２０３の制御出力信号はディジタル制御発振器(ＤＣＯ)３０５の位相周波数制御入力端子に供給される。
【０１７５】
図２５に示したディジタルＰＬＬの負帰還ループによって、ディジタル制御発振器(ＤＣＯ)３０５の発振出力信号の周波数は参照信号２０４の周波数のｎ倍にロックされることができる。
【０１７６】
図２５に示したディジタルＰＬＬに含まれるディジタル制御発振器(ＤＣＯ)３０５には、上述した図１、図２、図４、図６、図７、図８、図９、図１０のいずれかに示す制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)が使用されることができる。その結果、図２５に示したディジタルＰＬＬの出力信号の位相雑音と位相誤差を低減することが可能となる。更に、ディジタル制御発振器(ＤＣＯ)３０５の周波数制御のための制御線の本数が削減されるので、ディジタルＰＬＬのチップ占有面積を低減することが可能となる。
【０１７７】
図２６は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)を含むディジタルＰＬＬの構成を示す図である。
【０１７８】
図２６に示すディジタルＰＬＬが図２５に示すディジタルＰＬＬと相違するのは、図２６に示したディジタルＰＬＬでは、ディジタルループフィルタ(ＤＬＦ)２０３の制御出力信号とディジタル制御発振器(ＤＣＯ)３０５の位相周波数制御入力端子との間にデコーダ(ＤＥＣ)２０５が追加されたことである。
【０１７９】
図２６に示すディジタルＰＬＬに追加されたデコーダ(ＤＥＣ)２０５は、図２１で説明した本発明の実施の形態におけるサブ容量アレーＣＦＴ１１１への１個の容量ユニットセル(１−４)の追加とサブ容量アレーＣＦＴ１１２への１個の容量ユニットセル(２−４)の追加とに対応するものである。
【０１８０】
図２７は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)を含むディジタルＰＬＬの構成を示す図である。
【０１８１】
図２７に示すディジタルＰＬＬが図２５に示すディジタルＰＬＬと相違するのは、図２７に示したディジタルＰＬＬでは、ディジタルループフィルタ(ＤＬＦ)２０３の制御出力信号とディジタル制御発振器(ＤＣＯ)３０５の位相周波数制御入力端子の間にダイナミック・エレメント・マッチング回路(ＤＥＭ)２０４が追加されたことである。
【０１８２】
図２７示すディジタルＰＬＬに追加されたダイナミック・エレメント・マッチング回路(ＤＥＭ)２０４は、図１０で説明した本発明の実施の形態におけるΣΔ変換器の出力信号が供給される少数部分の追従バンクとして機能する可変容量アレーＣＳＤ１１に含まれるユニットウェイト(均等重み付け)のＫ個の容量ユニットセルの容量誤差によるＫビットの制御信号に対する周波数変換の直線性の改善に対応するものである。
【０１８３】
図２８は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)を含むディジタルＰＬＬの構成を示す図である。
【０１８４】
図２８に示すディジタルＰＬＬが図２５に示すディジタルＰＬＬと相違するのは、図２８に示したディジタルＰＬＬでは、周波数分周器(ＤＩＶ)２００と位相周波数比較回路(ＰＤＰ)２０１との間に第２周波数分周器(ＤＩＶ１)２０８が追加され、周波数分周器(ＤＩＶ)２００とディジタル制御発振器(ＤＣＯ)３０５との間にΣΔ変換器(ＳＤＭ)２０４が追加されたことである。
【０１８５】
図２８示すディジタルＰＬＬに追加されたΣΔ変換器(ＳＤＭ)２０４は、図１０で説明した本発明の実施の形態における可変容量アレーＣＳＤ１１のユニットウェイト(均等重み付け)のＫ個の容量ユニットセルに接続されたＫビットの制御信号ＶＳＤ＜０＞、ＶＳＤ＜１＞…ＶＳＤ＜Ｋ−１＞を駆動するようにしたものである。従って、図２８に示すディジタルＰＬＬに含まれるディジタル制御発振器(ＤＣＯ)から生成されるスプリアストーンはΣΔ変換器の２次と３次の高調波に拡散させるので、位相雑音を低減することができる。
【０１８６】
図２９は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)を含むディジタルＰＬＬの構成を示す図である。
【０１８７】
図２９に示すディジタルＰＬＬが図２８に示すディジタルＰＬＬと相違するのは、図２９に示したディジタルＰＬＬでは、ディジタルループフィルタ(ＤＬＦ)２０３の制御出力信号とディジタル制御発振器(ＤＣＯ)３０５の位相周波数制御入力端子との間にデコーダ(ＤＥＣ)２０５が追加されたことである。
【０１８８】
図２９に示すディジタルＰＬＬに追加されたデコーダ(ＤＥＣ)２０５は、図２１で説明した本発明の実施の形態におけるサブ容量アレーＣＦＴ１１１への１個の容量ユニットセル(１−４)の追加とサブ容量アレーＣＦＴ１１２への１個の容量ユニットセル(２−４)の追加とに対応するものである。
【０１８９】
≪無線受信機≫
図３０は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)もしくはディジタルＰＬＬを含む無線受信機の構成を示す図である。
【０１９０】
図３０に示すヘテロダイン方式の無線受信機では、アンテナ３０１で受信されたＲＦ受信信号は、低雑音増幅器３０２で増幅された後に受信ミキサ３０３の一方の入力端子に供給される。受信ミキサ３０３の他方の入力端子にディジタル制御発振器(ＤＣＯ)３０５から受信ローカル信号が供給されることによって、受信ミキサ３０３の出力から中間周波受信信号が生成される。中間周波受信信号の中間周波数(ＩＦ：Intermediate Frequency)は、ＲＦ受信信号と受信ローカル信号との差の周波数となる。
【０１９１】
中間周波受信信号はバンドパスフィルタ３０６によって不要周波数成分が減衰された後に中間周波増幅器３０７で増幅されて、復調器(ＤＥＭＯＤ)３０８において受信ベースバンド信号が形成される。受信ベースバンド信号は外部のベースバンド回路へ供給される一方、制御回路３０４にディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御するための制御信号がベースバンド回路から供給される。
【０１９２】
図３０のヘテロダイン方式の無線受信機においては、受信ローカル信号を生成するディジタル制御発振器(ＤＣＯ)３０５として、上述の図１、図２、図４、図６、図７、図８、図９、図１０のいずれかに示す制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)が使用されることができる。また更に、ディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御する制御回路３０４として、上述した図２５、図２６、図２７、図２８、図２９のいずれかに示すディジタルＰＬＬをＰＬＬ周波数シンセサイザとして使用されることができる。
【０１９３】
図３１は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)もしくはディジタルＰＬＬを含む無線受信機の構成を示す図である。
【０１９４】
図３１に示すダイレクトダウンコンバーション方式の無線受信機では、アンテナ３０１により受信されたＲＦ受信信号は、低雑音増幅器３０２で増幅された後に２個の受信ミキサ３０３ａ、３０３ｂの一方の入力端子に供給される。一方の受信ミキサ３０３ａの他方の入力端子にはディジタル制御発振器(ＤＣＯ)３０５からＩ位相受信ローカル信号が直接供給される一方、他方の受信ミキサ３０３ｂの他方の入力端子に９０度位相シフタを介してディジタル制御発振器(ＤＣＯ)３０５からＱ位相受信ローカル信号が供給される。
【０１９５】
従って、２個の受信ミキサ３０３ａ、３０３ｂの出力から、Ｉ位相受信ベースバンド信号とＱ位相受信ベースバンド信号とが生成される。Ｉ位相とＱ位相の受信ベースバンド信号はバンドパスフィルタ３０６ａ、３０６ｂによって不要周波数成分が減衰された後に、増幅器３０７ａ、３０７ｂで増幅され、ベースバンド回路へ供給される。また、制御回路３０４には、ディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御するための制御信号がベースバンド回路から供給される。
【０１９６】
図３１に示すダイレクトコンバーション方式の無線受信機の２個の受信ミキサ３０３ａ、３０３ｂでは、ＲＦ受信信号から受信ベースバンド信号へのダイレクトダウンコンバーション(ＤＤＣ)の周波数変換が行われるので、ＤＤＣ方式はゼロＩＦ方式とも呼ばれている。ゼロＩＦとは、中間周波数がベースバンドのゼロ周波数と言う意味である。
【０１９７】
図３１に示すＤＤＣ方式の無線受信機では、受信ローカル信号を生成するディジタル制御発振器(ＤＣＯ)３０５として、上述の図１、図２、図４、図６、図７、図８、図９、図１０のいずれかに示した制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)が使用されることができる。また更に、ディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御する制御回路３０４として、上述した図２５、図２６、図２７、図２８、図２９のいずれかに示すディジタルＰＬＬをＰＬＬ周波数シンセサイザとして使用されることができる。
【０１９８】
図３２は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)もしくはディジタルＰＬＬを含む無線受信機の構成を示す図である。
【０１９９】
図３２に示すスライディングＩＦ方式の無線受信機では、アンテナ３０１で受信されたＲＦ受信信号は、低雑音増幅器３０２により増幅された後に第１受信ミキサ３０３の一方の入力端子に供給される。第１受信ミキサ３０３の他方の入力端子にディジタル制御発振器(ＤＣＯ)３０５から受信ローカル信号が供給されることによって、第１受信ミキサ３０３の出力から中間周波受信信号が生成される。
【０２００】
第１受信ミキサ３０３からの中間周波受信信号は、第２受信ミキサ３０３ｉの一方の入力端子と第３受信ミキサ３０３ｑの一方の入力端子とに供給される。また、ディジタル制御発振器(ＤＣＯ)３０５からの受信ローカル信号は１／２分周器３６０の入力端子に供給されることによって、１／２分周器３６０の出力から９０度の位相差を持つ分周受信ローカル信号が生成され第２受信ミキサ３０３ｉと第３受信ミキサ３０３ｑとの他方の入力端子に供給される。
【０２０１】
従って、受信ミキサ３０３ｉ、３０３ｑの出力から、Ｉ位相受信ベースバンド信号とＱ位相受信ベースバンド信号とが生成される。Ｉ位相とＱ位相の受信ベースバンド信号は、増幅器３０７ｉ、３０７ｑによって増幅されて、ベースバンド回路へ供給される。また、制御回路３０４には、ディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御するための制御信号がベースバンド回路から供給される。
【０２０２】
図３２のスライディングＩＦ方式の無線受信機においては、受信ローカル信号を生成するディジタル制御発振器(ＤＣＯ)３０５として、上述の図１、図２、図４、図６、図７、図８、図９、図１０のいずれかに示す制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)が使用されることができる。また更に、ディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御する制御回路３０４として、上述の図２５、図２６、図２７、図２８、図２９のいずれかに示したディジタルＰＬＬをＰＬＬ周波数シンセサイザとして使用されることができる。
【０２０３】
≪無線送受信機≫
図３３は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)もしくはディジタルＰＬＬを含む無線送受信機の構成を示す図である。
【０２０４】
図３３に示すヘテロダイン方式の無線送受信機では、アンテナ３０１ａによって受信されたＲＦ受信信号は、低雑音増幅器３０２によって増幅された後に受信ミキサ３０３ａの一方の入力端子に供給される。受信ミキサ３０３の他方の入力端子にディジタル制御発振器(ＤＣＯ)３０５ａの受信ローカル信号が供給されることによって、受信ミキサ３０３ａから中間周波受信信号が生成される。中間周波受信信号の中間周波数は、ＲＦ受信信号と受信ローカル信号との差の周波数となる。中間周波受信信号は中間周波増幅器３０７ａにて増幅されて、復調器(ＤＥＭＯＤ)３０８で受信ベースバンド信号が形成される。受信ベースバンド信号は、外部のベースバンド回路に供給される。
【０２０５】
送信時には、ベースバンド回路から生成される送信ベースバンド信号は、変調器(ＭＯＤ)３１５によって変調され、中間周波増幅器３０７ａで増幅された後、送信ミキサ３０３ｂの一方の入力端子に供給される。送信ミキサ３０３ｂの他方の入力端子にディジタル制御発振器(ＤＣＯ)３０５ｂの送信ローカル信号が供給されることによって、送信ミキサ３０３ｂからＲＦ送信信号が生成される。ＲＦ送信信号のＲＦ周波数は、中間周波数送信信号と送信ローカル信号との和の周波数となる。本発明の発振器３０５ｂが出力する局部発振信号はミキサ３０３ｂに入力される。送信ミキサ３０３ｂからＲＦ送信信号は、高出力増幅器３１０にて増幅された後にアンテナ３０１ｂから送信される。
【０２０６】
図３３のヘテロダイン方式の無線送受信機では、受信ローカル信号と送信ローカル信号をそれぞれ生成する第１ディジタル制御発振器(ＤＣＯ)３０５ａと第２ディジタル制御発振器(ＤＣＯ)３０５ｂとして、上述の図１、図２、図４、図６、図７、図８、図９、図１０のいずれかに示した制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)が使用されることができる。また更に、ディジタル制御発振器(ＤＣＯ)３０５ａ、３０５ｂの発振周波数を制御する制御回路として、上述の図２５、図２６、図２７、図２８、図２９のいずれかに示したディジタルＰＬＬをＰＬＬ周波数シンセサイザとして使用されることができる。
【０２０７】
図３４は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)もしくはディジタルＰＬＬを含む無線送受信機の構成を示す図である。
【０２０８】
図３４に示す無線送受信機は、ダイレクトダウンコンバーション(ＤＤＣ)方式の無線受信機とダイレクトアップコンバーション(ＤＵＣ)方式の無線送信機とを含むものである。
【０２０９】
受信時には、アンテナ３０１によって受信されてアンテナスイッチ３０９(ＳＷ)を通過したＲＦ受信信号は、バンドパスフィルタ３３０によって不要周波数成分を減衰された後に、低雑音増幅器３０２で増幅され、２個の受信ミキサ３０３ａ、３０３ｂの一方の入力端子に供給される。
【０２１０】
一方の受信ミキサ３０３ａの他方の入力端子にディジタル制御発振器(ＤＣＯ)３０５からＩ位相受信ローカル信号が直接供給される一方、他方の受信ミキサ３０３ｂの他方の入力端子に９０度位相シフタπ／２を介してディジタル制御発振器(ＤＣＯ)３０５からＱ位相受信ローカル信号が供給される。
【０２１１】
従って、２個の受信ミキサ３０３ａ、３０３ｂの出力からは、Ｉ位相受信ベースバンド信号とＱ位相受信ベースバンド信号とが生成される。Ｉ位相とＱ位相の受信ベースバンド信号はローパスフィルタ３５１ａ，３５１ｂによって不要周波数成分が減衰された後に、利得制御増幅器３０７ａ、３０７ｂにて増幅される。利得制御増幅器３０７ａ、３０７ｂからの受信ベースバンド信号はベースバンド回路３１６へ供給されて、復調器３０８で受信信号が生成される。制御回路３０４には、受信ローカル信号を生成するディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御するための制御信号がベースバンド回路３１６から供給される。
【０２１２】
送信時に、ベースバンド回路３１６の変調器(ＭＯＤ)３１５から生成されたＩ位相とＱ位相の送信ベースバンド信号は利得制御増幅器３１４c，３１４dで増幅され、ローパスフィルタ３５１ｃ，３５１ｄによって不要周波数成分を減衰された後に、それぞれ送信ミキサ３０３ｃ，３０３ｄの一方の入力端子に供給される。
【０２１３】
一方の送信ミキサ３０３ｄの他方の入力端子にディジタル制御発振器(ＤＣＯ)３０５からＩ位相送信ローカル信号が直接供給される一方、他方の送信ミキサ３０３ｃの他方の入力端子に９０度位相シフタπ／２を介してディジタル制御発振器(ＤＣＯ)３０５からＱ位相送信ローカル信号が供給される。
【０２１４】
従って、２個の送信ミキサ３０３ｃ、３０３ｄの出力信号は、加算器３５２でベクトル合成されることによってＲＦ送信信号が生成される。ＲＦ送信信号は、利得制御増幅器３１４ｅで増幅され、バンドパスフィルタ３３３によって不要周波数成分を減衰された後に、高出力増幅器３１０で増幅され、アンテナスイッチ３０９(ＳＷ)を介してアンテナ３０１ｂから送信される。
【０２１５】
図３４に示したダイレクトダウンコンバーション(ＤＤＣ)方式の受信機として動作する一方、ダイレクトアップコンバーション(ＤＵＣ)方式の受信機として動作する無線送信機では、受信ローカル信号と送信ローカル信号をそれぞれ生成するディジタル制御発振器(ＤＣＯ)３０５として、上述の図１、図２、図４、図６、図７、図８、図９、図１０のいずれかに示す制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)が使用されることができる。また更に、ディジタル制御発振器(ＤＣＯ)３０５の発振周波数を制御する制御回路３０４として、上述の図２５、図２６、図２７、図２８、図２９のいずれかに示すディジタルＰＬＬをＰＬＬ周波数シンセサイザとして使用されることができる。
【０２１６】
図３５は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)もしくはディジタルＰＬＬを含む無線送受信機の構成を示す図である。
【０２１７】
図３５に示す無線送受信機は、オフセットＰＬＬ方式の無線送信機とダイレクトダウンコンバーション(ＤＤＣ)方式の無線受信機とを含むものである。
【０２１８】
図３５に示す無線送受信機に含まれるＤＤＣ方式の無線受信機は、バンドパスフィルタ３３０、低雑音増幅器３０２、受信ミキサ３０３ａ、３０３ｂ、９０度位相シフタπ／２、ローパスフィルタ３５１ａ，３５１ｂ、利得制御増幅器３０７ａ、３０７ｂを含んでいる。従って、図３５の無線送受信機に含まれるＤＤＣ方式の無線受信機の構成と受信動作は、図３４の無線送受信機に含まれるＤＤＣ方式の無線受信機の構成と受信動作と全く同一であるので、説明を省略する。
【０２１９】
送信時には、オフセットＰＬＬ方式の無線送信機による送信動作が実行される。すなわち、ベースバンド回路３１６のベースバンド回路３１６の変調器(ＭＯＤ)３１５から生成されたＩ位相とＱ位相の送信ベースバンド信号は、それぞれ送信ミキサ３０３ｇ，３０３ｈの一方の入力端子に供給される。
【０２２０】
一方の送信ミキサ３０３ｈの他方の入力端子に送信ディジタル制御発振器(ＤＣＯ)３１７からＩ位相送信中間周波数信号が直接供給される一方、他方の送信ミキサ３０３ｇの他方の入力端子には９０度位相シフタπ／２を介して送信ディジタル制御発振器(ＤＣＯ)３１７からＱ位相の送信中間周波数信号が供給される。送信ミキサ３０３ｇ，３０３ｈの中間周波数出力信号は加算器３５２によりベクトル合成された後に、位相比較器(ＰＤ)３２０の一方の入力端子に供給される。位相比較器３２０の出力信号は、バンドパスフィルタ３１９によって不要周波数成分を取り除いた後に、送信用制御発振器ＴｘＤＣＯとして機能するディジタル制御発振器(ＤＣＯ)３１８の入力端子に供給される。
【０２２１】
送信用ディジタル制御発振器(ＤＣＯ)３１８から生成されるＲＦ送信信号は高出力増幅器３１０によって増幅された後に、アンテナスイッチ３０９(ＳＷ)を介してアンテナ３０１から送信される。また更に、ＲＦ送信信号はダウンミキサ３３５の一方の入力端子に供給される一方、ダウンミキサ３３５の他方の入力端子にはディジタル制御発振器(ＤＣＯ)３０５から生成される高周波信号が供給される。従って、ダウンミキサ３３５の出力端子からは中間周波数フィードバック信号が生成され、位相比較器(ＰＤ)３２０の他方の入力端子に供給される。オフセットＰＬＬの位相比較器(ＰＤ)３２０、フィルタ３１９、発振器(ＤＣＯ)３１８、ダウンミキサ３３５の負帰還制御により、ＲＦ送信信号の位相および周波数は加算器３５２から位相比較器(ＰＤ)３２０の一方の入力端子に供給される中間周波数信号の位相および周波数によって正確に制御されるものである。
【０２２２】
図３５に示すオフセットＰＬＬ方式の無線送信機とダイレクトダウンコンバーション(ＤＤＣ)方式の無線受信機とを含む無線送受信機では、送信動作と受信動作とに使用される３個のディジタル制御発振器(ＤＣＯ)３０５、３１７、３１８として、上述の図１、図２、図４、図６、図７、図８、図９、図１０のいずれかに示す制御ゲインＫDCOのばらつきが低減されたディジタル制御発振器(ＤＣＯ)が使用されることができる。また更に、２個のディジタル制御発振器(ＤＣＯ)３０５、３１７の発振周波数を制御する制御回路３０４として、上述の図２５、図２６、図２７、図２８、図２９のいずれかに示すディジタルＰＬＬをＰＬＬ周波数シンセサイザとして使用されることができる。
【０２２３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２２４】
例えば、本発明のディジタル制御発振器(ＤＣＯ)にて発振動作を行う交差接続トランジスタおよび容量ユニットセルのスイッチトランジスタとしてはＭＯＳトランジスタを使用することのみに限定されるものではない。例えば、ＭＯＳトランジスタは、他の電界効果トランジスタ、バイポーラ・トランジスタ、ヘテロ接合バイポーラ・トランジスタ、高電子移動度トランジスタに置換しても同様の効果が得られることは言うまでもない。
【図面の簡単な説明】
【０２２５】
【図１】図１は、本発明の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減するのに好適なディジタル制御発振器の構成を示す図である。
【図２】図２は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減するのに好適な対称配置のディジタル制御発振器の構成を示す図である。
【図３】図３は、図２に示すディジタル制御発振器の周波数微調整用可変容量アレーの第１アレーと第２アレーとが半導体集積回路の半導体チップの上で左右対称に配置される様子を示す図である。
【図４】図４は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減するのに好適な分岐信号配線を有するディジタル制御発振器の構成を示す図である。
【図５】図５は、図４に示すディジタル制御発振器の周波数微調整用可変容量アレーでディジタルチューニング制御信号の変化によって使用される容量の位置の変化によるインピーダンスの変化を検討するための簡素化された等価回路を示す図である。
【図６】図６は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減するのに好適な対称配置で分岐信号配線を有するディジタル制御発振器の構成を示す図である。
【図７】図７は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減するのに好適なディジタル制御発振器の構成を示す図である。
【図８】図８は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減するのに好適なディジタル制御発振器の構成を示す図である。
【図９】図９は、本発明のさらに他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減するのに好適なディジタル制御発振器の構成を示す図である。
【図１０】図１０は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきを低減すると伴に位相雑音を低減するのに好適な対称配置のディジタル制御発振器の構成を示す図である。
【図１１】図１１は、図７に示した本発明のさらに他の実施の形態によるディジタル制御発振器のサブ容量アレーを半導体集積回路にレイアウトした様子を示す図である。
【図１２】図１２は、図１に示す本発明の実施の形態によるディジタル制御発振器の共振回路の周波数粗調整用可変容量アレーのＭ個の容量ユニットセルと周波数微調整用可変容量アレーのＮ個の容量ユニットセルとしてそれぞれ使用されることができる容量ユニットセルの構成を示す図である。
【図１３】図１３は、図１に示す本発明の実施の形態によるディジタル制御発振器の共振回路の周波数粗調整用可変容量アレーのＭ個の容量ユニットセルと周波数微調整用可変容量アレーのＮ個の容量ユニットセルとしてそれぞれ使用されることができる容量ユニットセルの他の構成を示す図である。
【図１４】図１４は、図１に示す本発明の実施の形態によるディジタル制御発振器の共振回路の周波数粗調整用可変容量アレーのＭ個の容量ユニットセルと周波数微調整用可変容量アレーのＮ個の容量ユニットセルとしてそれぞれ使用されることができる容量ユニットセルの他の構成を示す図である。
【図１５】図１５は、図１２乃至図１４に示した容量ユニットセルの容量の構造を示す図である。
【図１６】図１６は、図１の本発明の実施の形態のディジタル制御発振器の共振回路の周波数微調整用可変容量アレーの容量ユニットセルのそれぞれの容量値をバイナリウェイト２Ｎ−１のルールに従って設定するための半導体集積回路のチップレイアウトの構成を示す図である。
【図１７】図１７は、図１に示すディジタル制御発振器の追従バンクに使用される周波数微調整用可変容量アレーの複数の容量ユニットセルをユニットウェイトの容量値の方式において、ディジタルチューニング制御信号の制御コードが１５の場合の容量ユニットセルの使用状況を説明するための図である。
【図１８】図１８は、図１に示すディジタル制御発振器の追従バンクに使用される周波数微調整用可変容量アレーの複数の容量ユニットセルをユニットウェイトの容量値の方式において、ディジタルチューニング制御信号の制御コードが１６の場合の容量ユニットセルの使用状況を説明するための図である。
【図１９】図１９は、図７に示した本発明のさらに他の実施の形態によるディジタル制御発振器のサブ容量アレーにおいて、ディジタルチューニング制御信号の制御コードが１５の場合の容量ユニットセルの使用状況を説明するための図である。
【図２０】図２０は、図７に示した本発明のさらに他の実施の形態によるディジタル制御発振器のサブ容量アレーにおいて、ディジタルチューニング制御信号の制御コードが１６の場合の容量ユニットセルの使用状況を説明するための図である。
【図２１】図２１は、図７に示した実施の形態のディジタル制御発振器(のオールディジタルＰＬＬでの使用を考慮して周波数微調整用可変容量アレーの改良されたサブ容量アレーの構成を示す図である。
【図２２】図２２は、本発明の種々の実施の形態のディジタル制御発振器の周波数微調整用可変容量アレーのアレー分割もしくはサブ容量アレー分割による制御ゲインのばらつきの低減の効果を示す図である。
【図２３】図２３は、図２２と同様に本発明の種々の実施の形態のディジタル制御発振器の周波数微調整用可変容量アレーのアレー分割もしくはサブ容量アレー分割による制御ゲインのばらつきの低減の効果を示す図である。
【図２４】図２４は、図６と図９に示すように本発明の実施の形態のディジタル制御発振器の周波数微調整用可変容量アレーが複数に分割されると伴に分岐信号配線とされたことによる制御ゲインのばらつきの低減の効果を示す図である。
【図２５】図２５は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきが低減されたディジタル制御発振器を含むディジタルＰＬＬの構成を示す図である。
【図２６】図２６は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきが低減されたディジタル制御発振器を含むディジタルＰＬＬの構成を示す図である。
【図２７】図２７は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきが低減されたディジタル制御発振器を含むディジタルＰＬＬの構成を示す図である。
【図２８】図２８は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきが低減されたディジタル制御発振器(を含むディジタルＰＬＬの構成を示す図である。
【図２９】図２９は、本発明の他の実施の形態による半導体集積回路に搭載され、また制御ゲインのばらつきが低減されたディジタル制御発振器を含むディジタルＰＬＬの構成を示す図である。
【図３０】図３０は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインのばらつきが低減されたディジタル制御発振器もしくはディジタルＰＬＬを含む無線受信機の構成を示す図である。
【図３１】図３１は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインのばらつきが低減されたディジタル制御発振器もしくはディジタルＰＬＬを含む無線受信機の構成を示す図である。
【図３２】図３２は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインのばらつきが低減されたディジタル制御発振器もしくはディジタルＰＬＬを含む無線受信機の構成を示す図である。
【図３３】図３３は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインのばらつきが低減されたディジタル制御発振器もしくはディジタルＰＬＬを含む無線受信機の構成を示す図である。
【図３４】図３４は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインのばらつきが低減されたディジタル制御発振器もしくはディジタルＰＬＬを含む無線送受信機の構成を示す図である。
【図３５】図３５は、本発明の更にその他の実施の形態による半導体集積回路に搭載され、制御ゲインのばらつきが低減されたディジタル制御発振器もしくはディジタルＰＬＬを含む無線送受信機の構成を示す図である。
【図３６】図３６は、本発明に先立って非特許文献１の記載に基づいて本発明者等によって検討された電圧制御発振器の構成を示す図である。
【図３７】図３７は、本発明に先立って非特許文献１の記載に基づいて本発明者等によって検討されたディジタル制御発振器の構成を示す図である。
【図３８】図３８は、図３６に示した電圧制御発振器の周波数制御特性を示す図である。
【図３９】図３９は、図３７に示したディジタル制御発振器の周波数制御特性を示す図である。
【図４０】図４０は、本発明に先立って本発明者等によって検討されたディジタル制御発振器をしたオールディジタルＰＬＬ(ＡＤ−ＰＬＬ)の位相雑音特性のシミュレーション結果を示す図である。
【図４１】図４１は、図３７のディジタル制御発振器の追従バンクとして本発明に先立って本発明者等によって検討されたバラクタ・アレイの構成を示す図である。
【図４２】図４２も、図３７のディジタル制御発振器の追従バンクとして本発明に先立って本発明者等によって検討されたＲＦ差動入力信号によって駆動されるバラクタ・アレイの構成を示す図である。
【図４３】図４３は、図４２に示すバラクタ・アレイでディジタルチューニング制御信号の変化によって使用される容量の位置の変化によるインピーダンスの変化を検討するための簡素化された等価回路を示す図である。
【符号の説明】
【０２２６】
１０…共振回路、
２０…交流電流生成回路、
３０…電流源回路、
ＯＵＴ１…第１出力端子
ＯＵＴ２…第２出力端子
ＣＣＴ１１…周波数粗調整用可変容量アレー
ＣＦＴ１１…周波数微調整用可変容量アレー
Ｌ１１、Ｌ１２  インダクタ
ＮＭ１、ＮＭ２  発振トランジスタ
ＶＣＴ＜０＞、ＶＣＴ＜１＞…ＶＣＴ＜Ｍ−１＞…チャンネル選択ディジタル制御信号
ＶＦＴ＜０＞、ＶＦＴ＜１＞…ＶＦＴ＜Ｎ−１＞…ディジタルチューニング制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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