(57)【要約】【課題】ＦＧへの電荷注入効率の向上や、ＦＧに蓄積された電荷に応じた信号の検出感度の向上が可能な固体撮像素子を提供する。【解決手段】光電変換膜２１と、半導体基板１上方に設けられたフローティングゲート（ＦＧ）１４と、ＦＧ１４に該電荷を蓄積させるための書き込みトランジスタ１７と、ＦＧ１４に蓄積された電荷に応じた信号を読み出すための読み出しトランジスタ１８とを有する固体撮像素子であって、書き込みトランジスタ１７のゲート電極１５とＦＧ１４との距離ｄ１が、読み出しトランジスタ１８のゲート電極１６とＦＧ１４との距離ｄ２よりも短くなっている。【選択図】図２
2010056474.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、半導体基板上方に設けられたフローティングゲートと、前記フローティングゲートに前記光電変換部で発生した電荷を蓄積させるための第一のトランジスタと、前記フローティングゲートに蓄積された電荷に応じた信号を読み出すための第二のトランジスタとを有する固体撮像素子であって、
前記第一のトランジスタのゲート電極と前記フローティングゲートとの距離が、前記第二のトランジスタのゲート電極と前記フローティングゲートとの距離よりも短い固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子であって、
前記フローティングゲートと前記半導体基板の間にある酸化膜のうち、前記第一のトランジスタのゲート電極と重なる領域にある前記酸化膜の少なくとも一部が、前記第二のトランジスタのゲート電極と重なる領域にある前記酸化膜よりも薄くなっている固体撮像素子。
【請求項３】
請求項１又は２記載の固体撮像素子であって、
前記フローティングゲートに蓄積された電荷を引き抜いて消去するための電荷消去用電極を備える固体撮像素子。
【請求項４】
請求項３記載の固体撮像素子であって、
前記電荷消去用電極が、前記フローティングゲートに絶縁膜を挟んで近接して設けられ、
前記フローティングゲートと前記電荷消去用電極との間の前記絶縁膜の厚みが、前記フローティングゲート内の電荷がトンネリングによって前記電荷消去用電極に移動できる程度の厚みとなっている固体撮像素子。
【請求項５】
請求項１〜４のいずれか１項記載の固体撮像素子であって、
前記光電変換部が、前記半導体基板上方に設けられた光電変換膜であり、
前記第一のトランジスタのソース領域が前記光電変換膜と電気的に接続されている固体撮像素子。
【請求項６】
請求項５記載の固体撮像素子であって、
前記光電変換膜がアモルファスシリコン、ＣＩＧＳ（銅-インジウム-ガリウム-セレン）系材料、又は有機材料で構成されている固体撮像素子。
【請求項７】
光電変換部と、半導体基板上方に設けられた電荷蓄積部と、前記電荷蓄積部に前記光電変換部で発生した電荷を蓄積させるためのトランジスタとを有する固体撮像素子であって、
前記光電変換部が、前記半導体基板上方に設けられた光電変換膜であり、
前記トランジスタのソース領域が前記光電変換膜と電気的に接続されている固体撮像素子。
【請求項８】
請求項１〜７のいずれか１項記載の固体撮像素子を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換部と、半導体基板上方に設けられたフローティングゲートと、前記フローティングゲートに前記光電変換部で発生した電荷を蓄積させるための第一のトランジスタと、前記フローティングゲートに蓄積された電荷に応じた信号を読み出すための第二のトランジスタとを有する固体撮像素子に関する。
【背景技術】
【０００２】
フォトダイオード（ＰＤ）等の光電変換素子で発生した電荷を、フローティングゲート（ＦＧ）を共有する書き込みトランジスタと読み出しトランジスタのうちの書き込みトランジスタによって該ＦＧに注入して記録し、ＦＧに記録された電荷に応じた信号を読み出しトランジスタを用いて外部に読み出すことで撮像を行う固体撮像装置が提案されている（特許文献１参照）。
【０００３】
また、従来、光導電セルがフラッシュメモリセルに接続されてなる光記憶装置が提案されている（特許文献２参照）。この装置では、光導電セルの信号電流をフローティングゲートに書き込み、ＭＯＳトランジスタの閾値電圧の変化を検出することで、光導電セルの信号を検知する動作を行っている。
【０００４】
特許文献２では、１つのトランジスタで信号検出を行っているため、信号検出の際に誤差が大きくなってしまう。これに対し、特許文献１の素子によれば、２つのトランジスタで信号検出を行うため、信号検出の誤差を少なくすることができる。
【０００５】
ここで、特許文献１のように、書き込みトランジスタと読み出しトランジスタを用いる場合、書き込みトランジスタによるＦＧへの電荷注入効率の向上や、読み出しトランジスタによる信号検出感度の向上が要求される。
【０００６】
【特許文献１】特開２００２−２８０５３７号公報
【特許文献２】特開平６−６０６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情に鑑みてなされたものであり、ＦＧへの電荷注入効率の向上や、ＦＧに蓄積された電荷に応じた信号の検出感度の向上が可能な固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の固体撮像素子は、光電変換部と、半導体基板上方に設けられたフローティングゲートと、前記フローティングゲートに前記光電変換部で発生した電荷を蓄積させるための第一のトランジスタと、前記フローティングゲートに蓄積された電荷に応じた信号を読み出すための第二のトランジスタとを有する固体撮像素子であって、前記第一のトランジスタのゲート電極と前記フローティングゲートとの距離が、前記第二のトランジスタのゲート電極と前記フローティングゲートとの距離よりも短い。
【０００９】
この構成により、第一のトランジスタのゲート電極とフローティングゲートとの距離を可能な限り小さくすることで、第一のトランジスタによるフローティングゲートへの電荷注入効率を向上させることができる。一方、第二のトランジスタのゲート電極とフローティングゲートとの距離を可能な限り大きくすることで、フローティングゲートに蓄積される電荷量の変化を第二のトランジスタの閾値電圧の変化に敏感に反映させることができるため、信号検出感度を向上させることができる。
【００１０】
本発明の固体撮像素子は、前記フローティングゲートと前記半導体基板の間にある酸化膜のうち、前記第一のトランジスタのゲート電極と重なる領域にある前記酸化膜の少なくとも一部が、前記第二のトランジスタのゲート電極と重なる領域にある前記酸化膜よりも薄くなっている。
【００１１】
この構成により、第一のトランジスタのゲート電極下の酸化膜からフローティングゲートに電荷が注入され易くなるため、電荷注入効率をより向上させることができる。一方、第二のトランジスタのゲート電極下の酸化膜はフローティングゲートから電荷が流出しない程度に厚くすることができるため、フローティングゲートで電荷を確実に保持することができる。
【００１２】
本発明の固体撮像素子は、前記フローティングゲートに蓄積された電荷を引き抜いて消去するための電荷消去用電極を備える。
【００１３】
この構成により、例えばフローティングゲート内の電荷を半導体基板に引き抜く構成と比較すると、半導体基板内の素子への影響を減らすことができる。
【００１４】
本発明の固体撮像素子は、前記電荷消去用電極が、前記フローティングゲートに絶縁膜を挟んで近接して設けられ、前記フローティングゲートと前記電荷消去用電極との間の前記絶縁膜の厚みが、前記フローティングゲート内の電荷がトンネリングによって前記電荷消去用電極に移動できる程度の厚みとなっている。
【００１５】
本発明の固体撮像素子は、前記光電変換部が、前記半導体基板上方に設けられた光電変換膜であり、前記第一のトランジスタのソース領域が前記光電変換膜と電気的に接続されている。
【００１６】
この構成により、光利用効率を向上させることができる。
【００１７】
本発明の固体撮像素子は、前記光電変換膜がアモルファスシリコン、ＣＩＧＳ（銅-インジウム-ガリウム-セレン）系材料、又は有機材料で構成されている。
【００１８】
本発明の固体撮像素子は、光電変換部と、半導体基板上方に設けられた電荷蓄積部と、前記電荷蓄積部に前記光電変換部で発生した電荷を蓄積させるためのトランジスタとを有する固体撮像素子であって、前記光電変換部が、前記半導体基板上方に設けられた光電変換膜であり、前記トランジスタのソース領域が前記光電変換膜と電気的に接続されている。
【００１９】
本発明の撮像装置は前記固体撮像素子を備える。
【発明の効果】
【００２０】
本発明によれば、ＦＧへの電荷注入効率の向上や、ＦＧに蓄積された電荷に応じた信号の検出感度の向上が可能な固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を説明するための固体撮像素子について図面を参照して説明する。この固体撮像素子は、デジタルカメラやデジタルビデオカメラ等の撮像装置に搭載して用いられるものである。
【００２２】
図１は、本発明の実施形態を説明するための固体撮像素子の概略構成を示す平面模式図である。図１に示す撮像装置は、同一平面上の行方向とこれに直交する列方向にアレイ状（ここでは正方格子状）に配列された多数の画素部１００を備える。
【００２３】
図２は、図１に示す固体撮像素子の画素部の概略構成を示す模式図である。
画素部１００の半導体基板（例えばＮ型シリコン基板）１上方には、画素部１００毎に分離された画素電極１９が形成されている。画素電極１９上には光電変換膜２１が形成され、光電変換膜２１上には対向電極２２が形成されている。対向電極２２上には入射光に対して透明な保護膜２３が形成されている。
【００２４】
対向電極２２は、入射光を透過する導電性材料（例えば、ＩＴＯ）で構成されており、全ての画素部１００で共通の一枚構成となっている。光電変換膜２１は、入射光に応じて電荷を発生する有機又は無機の光電変換材料を含んで構成された膜であり、全ての画素部１００で共通の一枚構成となっている。光電変換膜２１としては、例えばアモルファスシリコン、ＣＩＧＳ（銅-インジウム-ガリウム-セレン）系材料等を用いることができる。
【００２５】
対向電極２２及び光電変換膜２１は、画素部１００毎に分離した構成としても良い。
【００２６】
半導体基板１には、ｐウェル層２が形成され、ｐウェル層２内に光電変換膜２１と電気的に接続される高濃度のｎ型不純物層からなる電荷蓄積部３が形成されている。
【００２７】
電荷蓄積部３は、半導体基板１上に設けられた酸化シリコン等の酸化膜１１及び酸化膜や窒化膜等の絶縁膜１２内に埋設されたプラグ１３によって画素電極１９と接続されており、これにより、光電変換膜２１との電気的接続がなされている。
【００２８】
半導体基板１には、光電変換部３で発生した電荷に応じた電圧信号（以下、撮像信号ともいう）を外部に読み出すことが可能な読み出し部が形成されている。
【００２９】
この読み出し部は、書き込みトランジスタ（以下、ＷＴという）１７と、読み出しトランジスタ（以下、ＲＴという）１８とを備える。ＷＴ１７とＲＴ１８とは、光電変換部３の右隣に少し離間して設けられた素子分離領域５によって分離されている。また、半導体基板１内の画素部１００の構成要素同士は、素子分離領域８によって互いに分離されている。
【００３０】
素子分離法には、ＬＯＣＯＳ（Local Oxidation of Silicon）法、ＳＴＩ（Shallow Trench Isolation）法、及び高濃度不純物イオン注入による方法等が適用できる。
【００３１】
ＷＴ１７は、電荷蓄積部３に隣接して設けられたｎ型不純物層からなるソース領域９と、ソース領域９の右に離間して設けられたドレイン領域４と、ソース領域９とドレイン領域４との間の半導体基板１上方に設けられたゲート電極１５とを備えたＭＯＳトランジスタ構造となっている。ＷＴ１７のドレイン領域４には一定電圧を供給可能な電源が接続されている。
【００３２】
ゲート電極１５を構成する導電性材料は、例えばポリシリコンを用いることができる。リン（Ｐ）、砒素（Ａｓ）、ボロン（Ｂ）を高濃度にドープしたドープドポリシコンでも良い。あるいは、チタン（Ｔｉ）やタングステン（Ｗ）等の各種金属とシリコンを組み合わせたシリサイド（Silicide）やサリサイド（Self-alingn Silicide）でも良い。
【００３３】
ＲＴ１８は、素子分離領域５の右隣に設けられたソース領域６と、ソース領域６の右隣に少し離間して設けられたドレイン領域７と、ソース領域６とドレイン領域７との間の半導体基板１上方に設けられたゲート電極１６とを備えたＭＯＳトランジスタ構造となっている。ソース領域６は接地されている。ゲート電極１６を構成する導電性材料は、ゲート電極１５と同じものを用いることができる。
【００３４】
ソース領域９とドレイン領域７との間の半導体基板１上方には酸化膜１１を介して電気的に浮遊した電極であるフローティングゲート（以下、ＦＧという）１４が設けられている。ＦＧ１４上には絶縁膜１２を介してゲート電極１５及びゲート電極１６が設けられている。ＦＧ１４を構成する導電性材料は、ゲート電極１５と同じものを用いることができる。
【００３５】
尚、ＦＧ１４は、ＷＴ１７とＲＴ１８とで共通の一枚構成に限らず、ＷＴ１７とＲＴ１８とでそれぞれ分離して設け、分離した２つのＦＧを配線によって電気的に接続した構成としても良い。
【００３６】
この読み出し部では、まず、ＷＴ１７のドレイン領域４に所定の電圧を印加した状態でゲート電極１５に例えば７Ｖ〜１５Ｖの書き込みコントロール電圧（ＷＧ）を印加して、光電変換膜２１で発生した電荷を電荷蓄積部３及びソース領域９を介してＦＧ１４に注入する。また、ＲＴ１８のドレイン領域７に所定レベルのドレイン電圧を印加した状態で、所定レベルの読み出しコントロール電圧（ＲＧ）をＲＴ１８のゲート電極１６に印加し、ＲＴ１８のドレイン電流を検出することで、この検出したドレイン電流の値を、ＦＧ１４に蓄積された電荷に応じた撮像信号として外部に読み出すことが可能になっている。
【００３７】
なお、読み出し部は、上記方法で電荷をＦＧ１４に注入した後、ＲＴ１８のドレイン領域７に例えば３．３Ｖのドレイン電圧を印加した状態で、連続的又は階段状に増加する読み出しコントロール電圧をＲＴ１８のゲート電極１６に印加し、ＲＴ１８のチャネル領域が導通したときの読み出しコントロール電圧の値（＝ＲＴ１８の閾値電圧）を検出することで、この検出した閾値電圧の値を、ＦＧ１４に蓄積された電荷に応じた撮像信号として外部に読み出す方式を採用しても良い。
【００３８】
ＷＴ１７とＲＴ１８を有する読み出し部の構成は、特許文献１にも詳細が記載されているので、これを参照されたい。
【００３９】
図１に示した固体撮像素子では、ＷＴ１７によるＦＧ１４への電荷注入効率の向上や、ＲＴ１８による信号検出感度の向上が要求される。
【００４０】
電荷注入効率を向上させるには、ゲート電極１５とＦＧ１４の基板１表面に垂直な方向の距離ｄ１を短くし、ゲート電極１５の電位がゲート電極１５下方の酸化膜１１及びｐウェル層２の電位勾配に与える影響を大きくする必要がある。
【００４１】
一方、信号検出感度を向上させるには、ＦＧ１４に存在する電荷とＲＴ１８の閾値電圧との関係が下記式（１）で与えられるため、ＦＧ１４とゲート電極１６の基板１表面に垂直な方向の距離ｄ２を大きくして、ＦＧ１４の電荷量の変化をＲＴ１８の閾値電圧の変化に敏感に反映させるようにする必要がある。ＦＧ１４内の電荷量の変化にＲＴ１８の閾値電圧が敏感に変化する構成にすることで、ＲＴ１８のドレイン電流も敏感に変化することになり、信号検出感度は向上する。
【００４２】
ΔＶｔｈ＝−（ΔＱｆｇ／ε）×ｄ２  ・・・式（１）
ΔＶｔｈ：ＲＴ１８の閾値電圧の変化量
ΔＱｆｇ：ＦＧ１４に存在する電荷の変化量
ε：ＦＧ１４とゲート電極１６との間の絶縁膜１２の材料の誘電率
【００４３】
このため、ＦＧ１４とゲート電極１５及びゲート電極１６との距離を同じにすると、電荷注入効率の向上と信号検出感度の向上を両立できなくなってしまう。そこで、図１の固体撮像素子では、ＦＧ１４とゲート電極１５との距離ｄ１と、ＦＧ１４とゲート電極１６との距離ｄ２をそれぞれ異なる（ｄ１＜ｄ２）ものとしている。
【００４４】
この構成によれば、距離ｄ１については、ＦＧ１４とゲート電極１５との絶縁性が保たれ且つＦＧ１４内の電荷がゲート電極１５にトンネリングしない程度に最大限小さくし、距離ｄ２については、ゲート電極１６下方のＲＴ１８のチャネルに十分な電位がかかる程度に最大限大きくすることができ、電荷注入効率の向上と信号検出感度の向上を両立させることが可能となる。
【００４５】
図１に示す固体撮像素子は、さらに、制御部４０と、ＲＴ１８のドレイン電流を検出する読み出し回路２０と、読み出し回路２０で検出されたドレイン電流に相関二重サンプリング（ＣＤＳ）処理及びＡＤ変換処理を行うＣＤＳ／ＡＤ１０と、ＣＤＳ／ＡＤ１０から出力された撮像信号を信号線７０に順次読み出す制御を行う水平シフトレジスタ５０と、信号線７０に接続された出力バッファ６０とを備える。
【００４６】
読み出し回路２０は、列方向に並ぶ複数の画素部１００で構成される各列に対応して設けられており、対応する列の各画素部１００のドレイン領域７に列信号線を介して接続されている。
【００４７】
読み出し回路２０は、ＲＴ１８のゲート電極１６に制御部４０を介して読み出しコントロール電圧（ＲＧ）を印加し、その結果得られるドレイン領域７の電流値を撮像信号としてＣＤＳ／ＡＤ１０に出力する。
【００４８】
水平シフトレジスタ５０により１つの水平選択トランジスタ３０が選択されると、その水平選択トランジスタ３０に接続されたＣＤＳ／ＡＤ１０から出力された撮像信号が信号線７０に出力され、これが出力バッファ６０から出力される。
【００４９】
制御部４０は、行方向に並ぶ複数の画素部１００からなるラインの各画素部１００のゲート電極１５に書き込み制御線を介して接続され、該ラインの各画素部１００のゲート電極１６に読み出し制御線を介して接続されている。
【００５０】
制御部４０は、各画素部１００のＷＴ１７のゲート電極１５に書き込みコントロール電圧（ＷＧ）を同時に印加して、各光電変換膜２１で発生した電荷をＦＧ１４に同じタイミングで蓄積させる蓄積制御と、読み出し回路２０から供給される読み出しコントロール電圧（ＲＧ）のＲＴ１８のゲート電極１６への印加をライン毎に独立して行うＲＧ印加制御と、各画素部１００のＦＧ１４内に蓄積された電荷を消去する電荷消去制御とを行う。書き込みコントロール電圧（ＷＧ）は、図示しないチャージポンプ回路によって電源電圧から昇圧して発生させることができる。
【００５１】
電荷の消去の方法としては、例えば、ゲート電極１５及びゲート電極１６に負の電圧を印加することで、ＦＧ１４内の電荷を半導体基板１内に引き抜く方法がある。
【００５２】
以下、固体撮像素子１０による撮像動作について説明する。
【００５３】
図３は、図１に示す固体撮像素子を搭載した撮像装置の静止画撮像時の動作を示したタイミングチャートである。静止画撮像モード時に行われる動画撮像中に、静止画撮像のための撮像条件の設定指示（シャッターボタンの半押し）がなされると、制御部４０は、固体撮像素子から出力されてくる撮像信号に基づいてＡＥ，ＡＦを行い撮像条件の設定を行う。
【００５４】
次に、シャッターボタンが全押しされてシャッタートリガが立ち上がると、制御部４０は、上記設定した撮像条件で静止画撮像を開始する。
【００５５】
具体的に、制御部４０は、上記設定した撮像条件に基づく露光期間の直前に半導体基板１に高電圧を印加して、光電変換膜２１で発生して電荷蓄積部３及びソース領域９に蓄積される電荷を半導体基板側に排出する電子シャッタ動作を行う。
【００５６】
シャッタートリガが立ち上がって露光期間の開始タイミングになると、制御部４０は、全てのゲート電極１５にＷＧの供給を行う。そして、露光期間の終了タイミングになると、制御部４０は、全てのゲート電極１５へのＷＧの供給を停止する。図３に示したＷＧ（ｉ）は、ｉ番目のラインに印加されるＷＧを示し、ＷＧ（ｉ＋１）は、（ｉ＋１）番目のラインに印加されるＷＧを示している。このような動作により、露光期間中に各画素部１００の光電変換膜２１で発生した電荷が各画素部１００のＦＧ１４に蓄積される。
【００５７】
露光期間の終了後、制御部４０は、ｉ（＝１）ライン目の各画素部１００にＲＧの供給を開始する。図３に示したＲＧ（ｉ）は、ｉ番目のラインに印加されるＲＧを示し、ＲＧ（ｉ＋１）は、（ｉ＋１）番目のラインに印加されるＲＧを示している。ＲＧの供給開始後、ｉ（＝１）ライン目の各画素部１００のＲＴ１８のドレイン電流（信号レベル）が読み出し回路２０により検出され、これがＣＤＳ／ＡＤ１０に入力され、サンプリングして保持される。
【００５８】
次に、制御部４０は、ｉ（＝１）ライン目の各画素部１００のゲート電極１５及びゲート電極１６にマイナスの消去電圧を印加する。これにより、ｉ（＝１）ライン目の各画素部１００のＦＧ１４に蓄積されていた電荷が半導体基板１に排出されて消去される。
【００５９】
次に、制御部４０は、ｉ（＝１）ライン目の各画素部１００に再びＲＧの供給を開始する。ＲＧの供給開始後、ｉ（＝１）ライン目の各画素部１００のＲＴ１８のドレイン電流（リセットレベル）が読み出し回路２０により検出され、これがＣＤＳ／ＡＤ１０に入力され、サンプリングして保持される。
【００６０】
ＣＤＳ／ＡＤ１０では、サンプリングした信号レベルからリセットレベルが減算され、デジタル信号に変換される。そして、水平シフトレジスタ５０の制御により、このデジタル信号値が、ｉ（＝１）ライン目の各画素部１００から得られた撮像信号として順次出力される。
【００６１】
ｉ＋１（＝２）ライン目以降についても上述した動作（該当ラインの各画素部１００へのＲＧの供給、信号レベルの出力、該当ラインのＦＧ１４内の電荷の消去、該当ラインの各画素部１００へのＲＧの供給、リセットレベルの出力）が行われて、静止画撮像が完了する。
【００６２】
以上のように図１に示す固体撮像素子によれば、ゲート電極１５とＦＧ１４との距離を最大限小さくし、ゲート電極１６とＦＧ１４との距離を最大限大きくすることができるため、電荷注入効率の向上と信号検出感度の向上とを両立させることができる。
【００６３】
なお、図２に示したｎ型不純物層９は省略し、電荷蓄積部３をＷＴ１７のソース領域としても良い。このｎ型不純物層９を設けた場合には、電荷蓄積部３で発生する暗電流がＦＧ１４下のチャネルに流れにくくなり、Ｓ／Ｎを向上させることができる。
【００６４】
以下、図１に示す固体撮像素子の別の構成例について説明する。
【００６５】
（別の第一の構成例）
図４は、図１に示す固体撮像素子の別の第一の構成例を示す図であり、１つの画素部の断面模式図である。
図４に示す固体撮像素子は、図２に示す固体撮像素子のＦＧ１４と半導体基板１との間の酸化膜１１のうち、ゲート電極１５と重なる領域（範囲Ａ）にある酸化膜１１の少なくとも一部が、ゲート電極１６と重なる領域にある酸化膜１１よりも薄くなっている。
【００６６】
ＦＧ１４への電荷注入効率は、ＦＧ１４と半導体基板１との距離、即ち、酸化膜１１が薄いほど大きくなる。しかし、酸化膜１１が薄すぎると、ゲート電極１６に電圧を印加したときに半導体基板１側からＦＧ１４に電荷が流入してしまい、ＦＧ１４の電荷量が変動してしまい、これが信号誤差となる可能性がある。このため、別の第一の構成例の固体撮像素子では、酸化膜１１の基板１表面に垂直な方向の厚みを、ゲート電極１６にＲＧを印加しているときに電荷のトンネリングが発生しない程度の厚み（ｄ４）とし、電荷を積極的にトンネリングさせるべき領域である範囲Ａについてのみ、その少なくとも一部の厚みをｄ４よりも薄いｄ３としている。
【００６７】
このような構成により、電荷注入効率をより向上させることができる。
【００６８】
（別の第二の構成例）
図５は、図１に示す固体撮像素子の別の第二の構成例を示す図であり、１つの画素部の断面模式図である。
図５に示す固体撮像素子は、図４に示す固体撮像素子の各画素部１００に、ＦＧ１４に蓄積された電荷を引き抜いて消去するための電荷消去用電極２４を設けた構成となっている。電荷消去用電極２４は、ゲート電極１５と同じ材料を用いることができる。
【００６９】
ＦＧ１４は、素子分離領域８上まで延びて形成され、ＦＧ１４と素子分離領域８とが重なる部分のＦＧ１４上方に電荷消去用電極２４が設けられている。
【００７０】
電荷消去用電極２４は、電荷消去のために高電圧を印加する必要があるため、素子分離領域８上方に設けておくことで、ショートを防ぐことができる。なお、素子分離領域８は、ＳＴＩ法によって形成したものとすることが特に好ましい。ＳＴＩ法以外の方法、例えばイオン注入によって素子分離領域８を形成すると、ショートを防ぐために、素子分離領域８と電荷消去用電極２４との間に、例えばＣＶＤ法等によって形成した厚い酸化膜が必要となる。これに対し、ＳＴＩ法によって素子分離領域８を形成すれば、厚い酸化膜は不要となり、固体撮像素子の薄型化に貢献することができる。
【００７１】
電荷消去用電極２４とＦＧ１４との間の絶縁膜１２は、電荷消去用電極２４とＦＧ１４との絶縁性能を維持しつつ、ＦＧ１４内の電荷を消去するために必要な電圧（以下、消去電圧という）を電荷消去用電極２４に印加したときに、ＦＧ１４内の電荷がトンネリングによって電荷消去用電極２４に移動できる程度の厚み（例えば１００Å以下）であれば良い。なお、電荷のトンネリングの効率を上げるため、米国特許４２７４０１２号明細書に開示されているように、ＦＧ１４の電荷消去用電極２４と対向する表面に微小の凹凸を設けた構成とすることが好ましい。又は、電荷消去用電極２４のＦＧ１４と対向する表面に微小の凹凸を設けた構成としても良い。
【００７２】
以下、第二の構成例の固体撮像素子による撮像動作について説明する。
【００７３】
図６は、図１に示す固体撮像素子の別の第二の構成例の固体撮像素子を搭載した撮像装置の静止画撮像時の動作を示したタイミングチャートである。静止画撮像モード時に行われる動画撮像中に、静止画撮像のための撮像条件の設定指示（シャッターボタンの半押し）がなされると、制御部４０は、固体撮像素子から出力されてくる撮像信号に基づいてＡＥ，ＡＦを行い撮像条件の設定を行う。
【００７４】
次に、シャッターボタンが全押しされてシャッタートリガが立ち上がると、制御部４０は、上記設定した撮像条件で静止画撮像を開始する。
【００７５】
具体的に、制御部４０は、上記設定した撮像条件に基づく露光期間の直前に半導体基板１に高電圧を印加して、光電変換膜２１で発生して電荷蓄積部３及びソース領域９に蓄積される電荷を半導体基板側に排出する電子シャッタ動作を行う。
【００７６】
シャッタートリガが立ち上がって露光期間の開始タイミングになると、制御部４０は、全てのゲート電極１５にＷＧの供給を行う。そして、露光期間の終了タイミングになると、制御部４０は、全てのゲート電極１５へのＷＧの供給を停止する。図６に示したＷＧ（ｉ）は、ｉ番目のラインに印加されるＷＧを示し、ＷＧ（ｉ＋１）は、（ｉ＋１）番目のラインに印加されるＷＧを示している。このような動作により、露光期間中に各画素部１００の光電変換膜２１で発生した電荷が各画素部１００のＦＧ１４に蓄積される。
【００７７】
露光期間の終了後、制御部４０は、ｉ（＝１）ライン目の各画素部１００にＲＧの供給を開始する。図３に示したＲＧ（ｉ）は、ｉ番目のラインに印加されるＲＧを示し、ＲＧ（ｉ＋１）は、（ｉ＋１）番目のラインに印加されるＲＧを示している。ＲＧの供給開始後、ｉ（＝１）ライン目の各画素部１００のＲＴ１８のドレイン電流（信号レベル）が読み出し回路２０により検出され、これがＣＤＳ／ＡＤ１０に入力され、サンプリングして保持される。
【００７８】
次に、制御部４０は、ｉ（＝１）ライン目の各画素部１００の電荷消去用電極２４にプラスの消去電圧を印加する。これにより、ｉ（＝１）ライン目の各画素部１００のＦＧ１４に蓄積されていた電荷が電荷消去用電極２４に排出されて消去される。
【００７９】
次に、制御部４０は、ｉ（＝１）ライン目の各画素部１００に再びＲＧの供給を開始する。ＲＧの供給開始後、ｉ（＝１）ライン目の各画素部１００のＲＴ１８のドレイン電流（リセットレベル）が読み出し回路２０により検出され、これがＣＤＳ／ＡＤ１０に入力され、サンプリングして保持される。
【００８０】
ＣＤＳ／ＡＤ１０では、サンプリングした信号レベルからリセットレベルが減算され、デジタル信号に変換される。そして、水平シフトレジスタ５０の制御により、このデジタル信号値が、ｉ（＝１）ライン目の各画素部１００から得られた撮像信号として順次出力される。
【００８１】
ｉ＋１（＝２）ライン目以降についても上述した動作（該当ラインの各画素部１００へのＲＧの供給、信号レベルの出力、該当ラインのＦＧ１４内の電荷の消去、該当ラインの各画素部１００へのＲＧの供給、リセットレベルの出力）が行われて、静止画撮像が完了する。
【００８２】
以上のように第二の構成例の固体撮像素子によれば、電荷消去用電極２４によってＦＧ１４内の電荷を消去するため、ＦＧ１４内の電荷を半導体基板１に排出する方法と比べると、半導体基板１内のトランジスタの誤動作を防いだり、消去された電荷が電荷蓄積部３に流入してノイズとなるのを防いで信号検出誤差を少なくしたりすることができる。
【００８３】
また、電荷消去用電極２４が素子分離領域８上方に設けられているため、電荷消去用電極２４から生じる電場が半導体基板１内の素子の動作に影響を与えにくくすることができ、素子の信頼性を向上させることができる。素子分離領域８をＳＴＩ法によって形成した場合には、固体撮像素子の薄型化も実現することができる。
【００８４】
また、ＦＧ１４、ゲート電極１５、ゲート電極１６、及び電荷消去用電極２４がそれぞれポリシリコンを含む材料で形成されているため、これらを絶縁する絶縁膜を薄くすることができると共に、微細加工が容易となる。このため、固体撮像素子の薄型化や微細化に対応することができる。
【００８５】
なお、以上の説明では、図４に示した構成に電荷消去用電極２４を追加するものとしたが、図２に示した構成に電荷消去用電極２４を追加した構成としても良い。
【００８６】
また、以上の説明では、半導体基板１上方に設けられた光電変換膜２１で発生した電荷をＦＧ１４に注入する構成としたが、画素電極１９、光電変換膜２１、対向電極２２、及びプラグ１３を削除し、電荷蓄積部３によってｐｎ接合フォトダイオードを形成する構成としても良い。図２に示したような構成を採用することで、開口率をほぼ１００％にすることができ、光利用効率を向上させることができるため、高感度化等に有利となる。
【００８７】
また、以上の説明では、取り扱い電荷（信号として取り出す電荷）が電子の場合を想定しているが、取り扱い電荷が正孔の場合でも考え方は一緒である。取り扱い電荷が正孔の場合には、図面においてＮ領域とＰ領域を入れ替え、各部に印加する電圧の極性を逆にすれば良い。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態を説明するための固体撮像素子の概略構成を示す模式図
【図２】図１に示す固体撮像素子の画素部の概略構成を示す模式図
【図３】図１に示す固体撮像素子を搭載した撮像装置の静止画撮像時の動作を示したタイミングチャート
【図４】図１に示す固体撮像素子の別の第一の構成例を示す図
【図５】図１に示す固体撮像素子の別の第二の構成例を示す図
【図６】図１に示す固体撮像素子の別の第二の構成例の固体撮像素子を搭載した撮像装置の静止画撮像時の動作を示したタイミングチャート
【符号の説明】
【００８９】
１  半導体基板
１４  フローティングゲート
１５  書き込みトランジスタのゲート電極
１６  読み出しトランジスタのゲート電極
１７  書き込みトランジスタ
１８  読み出しトランジスタ
２１  光電変換膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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