(57)【要約】【課題】動作の安定性及び増幅率が向上したスイッチトキャパシタを提供すること。【解決手段】差動入力信号を増幅して出力する差動アンプ１０を含むスイッチトキャパシタ１であって、差動入力信号をサンプリングするキャパシタ３１、３２と、キャパシタ３１、３２を短絡するスイッチ２３と、帰還用のキャパシタ３３、３４と、帰還用のキャパシタ３３、３４を、スイッチトキャパシタ１の出力及び差動アンプ１０の出力に接続するＳＷ２６と、少なくともＳＷ２６が帰還用のキャパシタ３３、３４と差動アンプ１０の出力とを接続した際に作動アンプ１０の出力に対してキャパシタ３３、３４と夫々並列に接続されているキャパシタ３５、３６とを含む。【選択図】図１
2010166165.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を増幅して出力する演算増幅器を含むスイッチトキャパシタであって、
前記差動入力信号と前記演算増幅器に入力される第１の基準電圧との電位差に応じた電荷を蓄積するサンプリング用キャパシタと、
前記差動入力信号を前記サンプリング用キャパシタに入力する信号入力回路と、
前記サンプリング用キャパシタにおいて前記差動入力信号が入力される側のプラス側とマイナス側とを前記スイッチトキャパシタの動作タイミングに応じて短絡する入力短絡回路と、
前記第１の基準電圧と第２の基準電圧との電位差に応じた電荷を蓄積する帰還用キャパシタと、
前記帰還用キャパシタにおいて前記第２の基準電圧が印加される側を、前記入力短絡回路が前記サンプリング用キャパシタのプラス側とマイナス側とを短絡した際に、前記スイッチトキャパシタの出力及び前記演算増幅器の出力に接続する信号出力回路と、
少なくとも前記信号出力回路が前記帰還用キャパシタと前記演算増幅器の出力とを接続した際に前記演算増幅器の出力に対して前記帰還用キャパシタと並列に接続されている負荷容量確保用キャパシタと、を含むスイッチトキャパシタ。
【請求項２】
前記スイッチトキャパシタの動作タイミングに応じて前記演算増幅器のプラス側出力とマイナス側出力とを短絡する出力短絡回路を更に含むことを特徴とする、請求項１に記載のスイッチトキャパシタ。
【請求項３】
前記信号出力回路は、前記出力短絡回路が前記演算増幅器のプラス側出力とマイナス側出力との短絡を解除した後、前記帰還用キャパシタを前記スイッチトキャパシタの出力及び前記演算増幅器の出力に接続することを特徴とする、請求項２に記載のスイッチトキャパシタ。
【請求項４】
前記入力短絡回路は、前記信号入力回路が前記サンプリング用キャパシタへの前記差動入力信号の入力を完了した後、前記サンプリング用キャパシタにおいて前記差動入力信号が入力される側のプラス側とマイナス側とを短絡することを特徴とする、請求項１乃至３いずれかに記載のスイッチトキャパシタ。
【請求項５】
前記帰還用キャパシタ及び前記負荷容量確保用キャパシタは、複数のキャパシタが並列に接続された帰還容量ブロックの一部として構成され、
前記帰還容量ブロックは、
前記第２の基準電圧に対して並列に接続された複数のキャパシタと、
前記複数のキャパシタのうち前記帰還用キャパシタとして動作させるキャパシタを、前記第１の基準電圧に接続する帰還用キャパシタ接続回路と、
前記複数のキャパシタのうち前記負荷容量確保用キャパシタとして動作させるキャパシタの前記第２の基準電圧に接続される側とは反対側を、前記スイッチトキャパシタの動作タイミングに応じて接地する容量確保用キャパシタ接続回路と、を含むことを特徴とする、請求項１乃至４いずれかに記載のスイッチトキャパシタ。
【請求項６】
前記複数のキャパシタの容量の合計が前記演算増幅器の位相余裕に応じて決定されていることを特徴とする、請求項５に記載のスイッチトキャパシタ。
【請求項７】
前記容量確保用キャパシタ接続回路は、前記複数のキャパシタのうち前記帰還用キャパシタ接続回路によって前記第１の基準電圧に接続されたキャパシタ以外の全キャパシタを接地することを特徴とする、請求項６に記載のスイッチトキャパシタ。
【請求項８】
前記容量確保用キャパシタ接続回路は、前記複数のキャパシタのうち前記演算増幅器の位相余裕に応じた数のキャパシタを接地することを特徴とする、請求項５に記載のスイッチトキャパシタ。
【請求項９】
前記複数のキャパシタの容量が全て同一であることを特徴とする、請求項５乃至８いずれかに記載のスイッチトキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタに関し、特に動作の安定性及び増幅率の向上に関する。
【背景技術】
【０００２】
従来、差動入力信号を増幅するための増幅器としてスイッチトキャパシタ回路が用いられている（例えば、特許文献１参照）。図１０は、従来技術に係るスイッチトキャパシタ２００の構成を示す図である。図１０に示すように、従来技術に係るスイッチトキャパシタ２は、作動アンプ２００、スイッチ（以降、ＳＷとする）２０１〜２０８及びキャパシタ２０９〜２１２を含む。
【０００３】
図１０に示すスイッチトキャパシタ２の動作は、サンプリング動作と出力動作とからなる。スイッチトキャパシタ２のサンプリング動作においては、ＳＷ２０１、ＳＷ２０２、ＳＷ２０４、ＳＷ２０５及びＳＷ２０８がオンとなる。また、ＳＷ２０６、ＳＷ２０７は、夫々キャパシタ２１１、キャパシタ２１２をＶref2に接続する。
【０００４】
このようなスイッチングにより、スイッチトキャパシタ２のサンプリング動作においては、キャパシタ２０９、キャパシタ２１０に、夫々差動入力Ｖin+、Ｖin-とＶref1との電位差に応じた電荷が蓄積される。また、キャパシタ２１１、キャパシタ２１２に、夫々Ｖref1とＶref2との電位差に応じた電荷が蓄積される。また、差動アンプ２００の出力は短絡され、リセットされる。
【０００５】
キャパシタ２０９〜２１２に電荷が蓄積されると、スイッチトキャパシタ２は、サンプリング動作から出力動作に移行する。スイッチトキャパシタ２の出力動作においては、ＳＷ２０１、ＳＷ２０２、ＳＷ２０４、ＳＷ２０５及びＳＷ２０８がオフとなり、ＳＷ２０３がオンとなる。また、ＳＷ２０６、ＳＷ２０７は、夫々キャパシタ２１１、キャパシタ２１２を差動アンプ２００の出力側に接続する。
【０００６】
このようなスイッチングにより、スイッチトキャパシタ２の出力動作においては、キャパシタ２０９、キャパシタ２１０の入力側の端子が短絡されて同電位となるように電位が変化する。この際、キャパシタ２０９、キャパシタ２１１に蓄積された電荷とキャパシタ２１０、キャパシタ２１２に蓄積された電荷とは夫々保存される。従って、キャパシタ２０９、キャパシタ２１０の一端における電位の変化量に応じた電荷は、夫々キャパシタ２１１、キャパシタ２１２側に移動し、差動アンプ２００の出力側の電位が変化する。この結果、スイッチトキャパシタ２が出力動作において出力する差動出力の電位差Ｖoutは、以下の式（１）によって示される。
【０００７】
【数１】
2010166165.tif 000003
【０００８】
但し、Ｃsは、キャパシタ２０９、キャパシタ２１０の静電容量であり、Ｃfは、キャパシタ２１１、キャパシタ２１２の静電容量である。
【０００９】
式（１）に示すように、スイッチトキャパシタ２のゲイン、即ち増幅量は、ＣsとＣfとの比によって決定される。即ち、キャパシタ２０９〜キャパシタ２１２の静電容量を選択することにより、スイッチトキャパシタ２において所望のゲインを得ることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１０に示すような従来技術に係るスイッチトキャパシタ２においては、高いゲインを得る場合、Ｃsの値を高くする若しくはＣfの値を低くする。Ｃsの値、即ち、キャパシタ２０９及びキャパシタ２１０の静電容量を高くする場合、差動入力信号Ｖin+、Ｖin-の負荷が高くなるため、サンプリング動作においてキャパシタ２０９及びキャパシタ２１０に十分電荷が蓄積されるまでに要する時間が長くなり、回路動作の高速化の弊害となる。
【００１１】
他方、Ｃfの値、即ち、キャパシタ２１１及びキャパシタ２１２の静電容量を低くする場合、差動アンプ２００の出力側に接続される負荷容量が不足することにより位相余裕が不足し、結果的にスイッチトキャパシタ２全体の回路動作が不安定になる。
【００１２】
本発明は、上記実情を考慮してなされたものであり、動作の安定性及び増幅率が向上したスイッチトキャパシタを提供することを目的とする。
ことを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、請求項１に記載の発明は、差動入力信号を増幅して出力する演算増幅器を含むスイッチトキャパシタであって、前記差動入力信号と前記演算増幅器に入力される第１の基準電圧との電位差に応じた電荷を蓄積するサンプリング用キャパシタと、前記差動入力信号を前記サンプリング用キャパシタに入力する信号入力回路と、前記サンプリング用キャパシタにおいて前記差動入力信号が入力される側のプラス側とマイナス側とを前記スイッチトキャパシタの動作タイミングに応じて短絡する入力短絡回路と、前記第１の基準電圧と第２の基準電圧との電位差に応じた電荷を蓄積する帰還用キャパシタと、前記帰還用キャパシタにおいて前記第２の基準電圧が印加される側を、前記入力短絡回路が前記サンプリング用キャパシタのプラス側とマイナス側とを短絡した際に、前記スイッチトキャパシタの出力及び前記演算増幅器の出力に接続する信号出力回路と、少なくとも前記信号出力回路が前記帰還用キャパシタと前記演算増幅器の出力とを接続した際に前記演算増幅器の出力に対して前記帰還用キャパシタと並列に接続されている負荷容量確保用キャパシタと、を含む。
【００１４】
また、請求項２に記載の発明は、請求項１に記載のスイッチトキャパシタにおいて、前記スイッチトキャパシタの動作タイミングに応じて前記演算増幅器のプラス側出力とマイナス側出力とを短絡する出力短絡回路を更に含むことを特徴とする。
【００１５】
また、請求項３に記載の発明は、請求項２に記載のスイッチトキャパシタにおいて、前記信号出力回路は、前記出力短絡回路が前記演算増幅器のプラス側出力とマイナス側出力との短絡を解除した後、前記帰還用キャパシタを前記スイッチトキャパシタの出力及び前記演算増幅器の出力に接続することを特徴とする。
【００１６】
また、請求項４に記載の発明は、請求項１乃至３いずれかに記載のスイッチトキャパシタにおいて、前記入力短絡回路は、前記信号入力回路が前記サンプリング用キャパシタへの前記差動入力信号の入力を完了した後、前記サンプリング用キャパシタにおいて前記差動入力信号が入力される側のプラス側とマイナス側とを短絡することを特徴とする。
【００１７】
また、請求項５に記載の発明は、請求項１乃至４いずれかに記載のスイッチトキャパシタにおいて、前記帰還用キャパシタ及び前記負荷容量確保用キャパシタは、複数のキャパシタが並列に接続された帰還容量ブロックの一部として構成され、前記帰還容量ブロックは、前記第２の基準電圧に対して並列に接続された複数のキャパシタと、前記複数のキャパシタのうち前記帰還用キャパシタとして動作させるキャパシタを、前記第１の基準電圧に接続する帰還用キャパシタ接続回路と、前記複数のキャパシタのうち前記負荷容量確保用キャパシタとして動作させるキャパシタの前記第２の基準電圧に接続される側とは反対側を、前記スイッチトキャパシタの動作タイミングに応じて接地する容量確保用キャパシタ接続回路と、を含むことを特徴とする。
【００１８】
また、請求項６に記載の発明は、請求項５に記載のスイッチトキャパシタにおいて、前記複数のキャパシタの容量の合計が前記演算増幅器の位相余裕に応じて決定されていることを特徴とする。
【００１９】
また、請求項７に記載の発明は、請求項６に記載のスイッチトキャパシタにおいて、前記容量確保用キャパシタ接続回路は、前記複数のキャパシタのうち前記帰還用キャパシタ接続回路によって前記第１の基準電圧に接続されたキャパシタ以外の全キャパシタを接地することを特徴とする。
【００２０】
また、請求項８に記載の発明は、請求項５に記載のスイッチトキャパシタにおいて、前記容量確保用キャパシタ接続回路は、前記複数のキャパシタのうち前記演算増幅器の位相余裕に応じた数のキャパシタを接地することを特徴とする。
【００２１】
また、請求項９に記載の発明は、請求項５乃至８いずれかに記載のスイッチトキャパシタにおいて、前記複数のキャパシタの容量が全て同一であることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、動作の安定性及び増幅率が向上したスイッチトキャパシタを提供することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係るスイッチトキャパシタの構成を示す図である。
【図２】本発明の実施形態に係る差動アンプの構成を示す図である。
【図３】本発明の実施形態に係るスイッチトキャパシタのサンプリング動作におけるスイッチ状態を示す図である。
【図４】本発明の実施形態に係るスイッチトキャパシタの出力動作におけるスイッチ状態を示す図である。
【図５】本発明の他の実施形態に係るスイッチトキャパシタの構成を示す図である。
【図６】本発明の他の実施形態に係る帰還容量ブロックの構成を示す図である。
【図７】本発明の他の実施形態に係る帰還容量ブロックのサンプリング動作におけるスイッチ状態を示す図である。
【図８】本発明の他の実施形態に係る帰還容量ブロックの出力動作におけるスイッチ状態を示す図である。
【図９】本発明の他の実施形態に係る差動アンプの構成を示す図である。
【図１０】従来技術に係るスイッチトキャパシタの構成を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
実施の形態１．
図１は、本実施形態に係るスイッチトキャパシタ１の回路構成を示す図である。図１に示すように、本実施形態に係るスイッチトキャパシタ１は、演算増幅器である作動アンプ１０、スイッチ（以降、ＳＷとする）２１〜２８及びキャパシタ３１〜３６を含む。
【００２５】
ＳＷ２１の一端はスイッチトキャパシタ１のプラス側入力端子に接続され、他端は、ＳＷ２３及びキャパシタ３１に接続されている。また、ＳＷ２２の一端はスイッチトキャパシタ１のマイナス側入力端子に接続され、他端はＳＷ２３及びキャパシタ３２に接続されている。即ち、ＳＷ２３の一端はキャパシタ３１に接続され、他端はキャパシタ３２に接続されている。
【００２６】
ＳＷ２４の一端は第１の基準電圧Ｖref1に接続され、他端はキャパシタ３１のＳＷ２１とは反対側、キャパシタ３３及び差動アンプ１０のマイナス側入力端子に接続されている。キャパシタ３１の静電容量はＣsであり、スイッチトキャパシタ１のプラス側入力端子に印加される電圧とＶref1との電位差に基づいて電荷を蓄える。
【００２７】
ＳＷ２５の一端は第１の基準電圧Ｖref1に接続され、他端はキャパシタ３２のＳＷ２２とは反対側、キャパシタ３４及び差動アンプ１０のプラス側入力端子に接続されている。キャパシタ３２の静電容量はキャパシタ３１との同様Ｃsであり、スイッチトキャパシタ１のマイナス側入力端子に印加される電圧とＶref1との電位差に基づいて電荷を蓄える。
【００２８】
ＳＷ２６は３つの端子を有する。ＳＷ２６の第１の端子はキャパシタ３３のＶref1とは反対側に接続され、第２の端子はＶref2に接続され、第３の端子は、差動アンプ１０のプラス側出力端子、ＳＷ２８、キャパシタ３５及びスイッチトキャパシタ１のプラス側出力端子に接続されている。ＳＷ２６は、上記第１の端子を第２の端子及び第３の端子のいずれか一方に接続する。キャパシタ３３の静電容量Ｃf1であり、Ｖref1とＶref2との電位差に基づいて電荷を蓄える。
【００２９】
ＳＷ２７は、ＳＷ２６と同様に、３つの端子を有する。ＳＷ２７の第１の端子はキャパシタ３４のＶref1とは反対側、第２の端子はＶref2、第３の端子は、差動アンプ１０のマイナス側出力端子、ＳＷ２８、キャパシタ３６及びスイッチトキャパシタ１のマイナス側出力端子に夫々接続されている。ＳＷ２７は、上記第１の端子を第２の端子及び第３の端子のいずれか一方に接続する。キャパシタ３４の静電容量はキャパシタ３３と同様Ｃf1であり、Ｖref1とＶref2との電位差に基づいて電荷を蓄える。ＳＷ２８の一端は差動アンプ１０のプラス側出力端子に接続され、他端は差動アンプ１０のマイナス側出力端子に接続されている。
【００３０】
キャパシタ３５の静電容量はＣf2であり、その一端は差動アンプ１０のプラス側出力端子と同電位に接続され、他端は接地されている。また、キャパシタ３６の静電容量はＣf2であり、その一端は差動アンプ１０のマイナス側出力端子と同電位に接続され、他端は接地されている。このキャパシタ３５及びキャパシタ３６が設けられていることが本実施形態に係る要旨の１つとなる。
【００３１】
次に、差動アンプ１０の構成例について図２に示す。図２に示すように、差動アンプ１０は、ｐ型トランジスタ１０１〜１０４及びｎ型トランジスタ１０５〜１０９を含む。ｐ型トランジスタ１０１及び１０２のゲートにはバイアス電圧Ｖb1が供給され、ドレインは高電位に接続されている。そして、ｐ型トランジスタ１０１のソースはｐ型トランジスタ１０３のドレインに接続され、ｐ型トランジスタ１０２のソースはｐ型トランジスタ１０４のドレインに接続されている。
【００３２】
ｐ型トランジスタ１０３及びｐ型トランジスタ１０４のゲートにはバイアス電圧Ｖb2が供給されている。そして、ｐ型トランジスタ１０３のソースはｎ型トランジスタ１０５のドレイン及び差動アンプ１０のマイナス側差動出力Ｖamp out-の出力端子に接続されている。また、ｐ型トランジスタ１０４のソースはｎ型トランジスタ１０６のドレイン及び差動アンプ１０のプラス側差動出力Ｖamp out+の出力端子に接続されている。
【００３３】
ｎ型トランジスタ１０５及びｎ型トランジスタ１０６のゲートにはバイアス電圧Ｖb3が供給されている。そして、ｎ型トランジスタ１０５のソースはｎ型トランジスタ１０７のドレインに接続されており、ｎ型トランジスタ１０６のソースはｎ型トランジスタ１０８のドレインに接続されている。
【００３４】
ｎ型トランジスタ１０７のゲートは差動アンプ１０のプラス側差動入力Ｖamp in+の入力端子に接続されており、ｎ型トランジスタ１０８のゲートは差動アンプ１０のマイナス側差動入力Ｖamp in-の入力端子に接続されている。そして、ｎ型トランジスタ１０７及びｎ型トランジスタ１０８のソースはｎ型トランジスタ１０９のドレインに接続されている。ｎ型トランジスタ１０９のゲートにはバイアス電圧Ｖb4が供給されており、ソースは接地されている。このような構成により、差動アンプ１０は、差動入力Ｖamp in+、Ｖamp in-に応じて差動出力Ｖamp out-、Ｖamp out+を出力する。
【００３５】
次に、本実施形態に係るスイッチトキャパシタ１の動作について説明する。本実施形態に係るスイッチトキャパシタ１の動作はサンプリング動作と出力動作とを含む。サンプリング動作とは、スイッチトキャパシタ１の差動入力端子に入力される入力差動電圧Ｖin+及びＶin-の電荷を蓄積する動作である。他方、出力動作は、サンプリング動作において蓄積した電荷を出力差動電圧Ｖout+及びＶout-として出力する動作である。
【００３６】
図３は、本実施形態に係るスイッチトキャパシタ１のサンプリング動作におけるスイッチ状態を示す図である。図３に示すように、本実施形態に係るスイッチトキャパシタ１のサンプリング動作時においては、ＳＷ２１、２２、２４、２５及び２８がオンとなる。また、ＳＷ２６はキャパシタ３３とＶref2の供給端子とを接続し、ＳＷ２７はキャパシタ３４とＶref2の供給端子とを接続する。
【００３７】
図３に示すようなスイッチ状態により、キャパシタ３１は、Ｖin+と第１の基準電圧であるＶref1との電位差に基づいた電荷を蓄積する。また、キャパシタ３２は、Ｖin-と第１の基準電圧であるＶref1との電位差に基づいた電荷を蓄積する。即ち、キャパシタ３１及びキャパシタ３２は、差動入力信号をサンプリングするサンプリング用キャパシタとして機能する。また、ＳＷ２１、ＳＷ２２が、差動入力信号をサンプリング用キャパシタに入力する信号入力回路として機能する。
【００３８】
また、キャパシタ３３及びキャパシタ３４は、Ｖref1とＶref2との電位差に基づいた電荷を蓄積する。また、差動アンプ１０の差動出力はＳＷ２８によってショートされ、スイッチトキャパシタ１の出力がリセットされる。即ち、ＳＷ２８が、演算増幅器である差動アンプ１０の出力を短絡する出力短絡回路として機能する。
【００３９】
図３に示すような状態でキャパシタ３１、３２、３３及び３４に電荷が蓄えられてサンプリングが完了すると、スイッチトキャパシタ１が出力動作の状態に遷移する。図４は、本実施形態に係るスイッチトキャパシタ１の出力動作におけるスイッチ状態を示す図である。
【００４０】
尚、サンプリング動作状態から出力動作状態への遷移においては、サンプリング状態においてオンとなっているスイッチがすべてオフとなってから図４のスイッチ状態に切り換わる。即ち、ＳＷ２６、２７は、ＳＷ２８がオフとなって作動アンプ１０の出力の短絡が解除された後に、キャパシタ３３、キャパシタ３４を、夫々差動アンプ１０の出力に接続する。
【００４１】
また、図３に示すスイッチトキャパシタ１のサンプリング動作は、キャパシタ３１、３２の入力側の電位が差動入力信号Ｖin+、Ｖin-の電位になるまで継続される。即ち、ＳＷ２３は、差動入力信号Ｖin+及びＶin-による電荷がキャパシタ３１、キャパシタ３２に十分蓄積され、ＳＷ２１、ＳＷ２２がオフとなった後にオンとなる。
【００４２】
図４に示すように、本実施形態に係るスイッチトキャパシタ１の出力動作の状態においては、Ｓ２１、２２、２４、２５及び２８がオフとなり、ＳＷ２３がオンとなる。また、ＳＷ２６はキャパシタ３３と差動アンプ１０の出力端子とを接続し、ＳＷ２７はキャパシタ３４と差動アンプ１０の出力端子とを接続する。
【００４３】
図４に示すようなスイッチ状態により、キャパシタ３１の差動入力Ｖin+側端子とキャパシタ３２の差動入力Ｖin-側とがショートされ、同電位となる。即ち、ＳＷ２３が、サンプリング用キャパシタの入力側を短絡する入力短絡回路として機能する。これにより、キャパシタ３１の差動入力Ｖin+側端子の電位は下がり、キャパシタ３１の差動入力Ｖin-側端子の電位は上がる。ここで、キャパシタ３１の差動入力Ｖin+側端子の電位の上昇量をＶch+とし、キャパシタ３２の差動入力Ｖin-側端子の電位の下降量をＶch-とする。
【００４４】
この場合、キャパシタ３１とキャパシタ３３の間の電位は変化しないため、キャパシタ３１の一端の電位変化量Ｖch+に応じた電荷はキャパシタ３３へと移動し、キャパシタ３３のＳＷ２６側の電位が上昇する。この時の電位の上昇量は、以下の式（２）で示される。
【００４５】
【数２】
2010166165.tif 000004
【００４６】
また、キャパシタ３２とキャパシタ３４の間の電位は変化しないため、キャパシタ３２の一端の電位変化量Ｖch-に応じた電荷はキャパシタ３４へと移動し、キャパシタ３４のＳＷ２７側の電位が下降する。この時の電位の下降量は、以下の式（３）で示される。
【００４７】
【数３】
2010166165.tif 000005
【００４８】
このように、キャパシタ３３及びキャパシタ３４が帰還用キャパシタとして機能する。また、ＳＷ２６、ＳＷ２７が、帰還用キャパシタをスイッチトキャパシタ１の差動アンプ１０の出力に接続する信号出力回路として機能する。
【００４９】
図３において説明したように、サンプリング動作の状態においてはＳＷ２８がオンしており、差動アンプ１０の差動出力はショートされていた。従って、出力動作時におけるスイッチトキャパシタ１の差動出力Ｖout+とＶout-の電位差は、キャパシタ３３のＳＷ２６側の電位上昇量と、キャパシタ３４のＳＷ２７側の電位下降量との和、即ち、上述した式（２）と式（３）との和となり、以下の式（４）で示される。
【００５０】
【数４】
2010166165.tif 000006
【００５１】
ここで、Ｖｃｈ＋及びＶｃｈ−は、上述したように、夫々キャパシタ３１、キャパシタ３２のＳＷ２１若しくはＳＷ２２側の電位の変化量であり、差動入力Ｖin+、Ｖin-との間に以下の式（５）の関係が成り立つ。
【００５２】
【数５】
2010166165.tif 000007
【００５３】
従って、式（４）は、以下の式（６）によって表すことができる。
【００５４】
【数６】
2010166165.tif 000008
【００５５】
即ち、式（６）に示すように、本実施形態に係るスイッチトキャパシタ１の差動出力のゲイン、即ち増幅量は、キャパシタ３１及びキャパシタ３２の静電容量Ｃsとキャパシタ３３及びキャパシタ３４の静電容量Ｃf1との比によって決定される。より具体的には、キャパシタ３１及びキャパシタ３２の静電容量Ｃsが大きいほど、本実施形態に係るスイッチトキャパシタ１のゲインは大きくなる。また、キャパシタ３３及びキャパシタ３４の静電容量Ｃf1が小さいほど、本実施形態に係るスイッチトキャパシタ１のゲインは大きくなる。
【００５６】
ここで、スイッチトキャパシタ１のゲインを変化させる場合、Ｃsの値が大き過ぎると、信号源である差動入力Ｖin+、Ｖin-の負荷が高くなってしまう。従って、信号源のドライブ能力が低い場合、サンプリング動作においてキャパシタ３１及びキャパシタ３２に十分な電荷が蓄積されるまでに長い時間を要することとなり、回路の高速動作の弊害となる。
【００５７】
従って、Ｃsの値は、信号源のドライブ能力に応じた値とする必要があり、信号源のドライブ能力を超えて高い値に設定することは出来ない。従って、Ｃsの値が限界である場合において、更にスイッチトキャパシタ１のゲインを高くする場合、Ｃf1の値を低く設定することになる。
【００５８】
ここで、Ｃf1は、差動アンプ１０の出力側に接続されたキャパシタである。スイッチトキャパシタにおいて、差動アンプの出力側に接続されたキャパシタの容量、即ち増幅器の負荷容量が少なすぎると、位相余裕が不足して動作が不安定になる。従って、増幅器の負荷容量を低すぎる値に設定することも出来ない。
【００５９】
ここで本実施形態に係るスイッチトキャパシタ１においては、増幅器の負荷容量としてキャパシタ３３、キャパシタ３４に加えてキャパシタ３５、キャパシタ３６が接続されている。キャパシタ３５、キャパシタ３６は、夫々差動アンプ１０の出力に対してキャパシタ３３、キャパシタ３４と並列に接続されている。即ち、本実施形態に係るスイッチトキャパシタ１における差動アンプ１０の各出力に接続される負荷容量Ｃfaは、以下の式（７）で示すことができる。
【００６０】
【数７】
2010166165.tif 000009
【００６１】
式（７）に示すように、スイッチトキャパシタ１のゲインを大きくするためにＣf1を小さくした場合であっても、Ｃf2の値を調整することにより、差動アンプ１０の出力に接続される負荷容量を一定の値に保つことが出来、位相余裕を確保することが出来る。即ち、キャパシタ３５、３６が負荷容量確保用キャパシタとして機能する。
【００６２】
このように、本実施形態に係るスイッチトキャパシタ１においては、差動信号を入力する信号源のドライブ能力に応じて入力側のキャパシタ３１、３２の容量の値を設定し、ゲインを高くするためにキャパシタ３３、３４の容量の値を小さくした場合であっても、キャパシタ３５、３６によって差動アンプ１０に接続される負荷容量を確保するため、位相余裕を確保して動作の安定したスイッチトキャパシタを構成することが可能となる。
【００６３】
尚、従来のスイッチトキャパシタにおいては、キャパシタ３５及びキャパシタ３６は、回路構成上設けられていないため、本実施形態に係るスイッチトキャパシタ１を実現する場合には、新たにキャパシタ３５及びキャパシタ３６を設ける必要がある。しかしながら、差動アンプ１０の位相余裕を確保するために必要な容量をレイアウトするためのスペースは従来のスイッチトキャパシタにおいても設けられているため、本実施形態のスイッチトキャパシタ１は接続関係を変更するのみで用意にレイアウトすることが可能である。
【００６４】
実施の形態２．
本実施形態においては、実施の形態１において説明した構成に加えて、ゲインの調整機能を有するスイッチトキャパシタについて説明する。尚、実施の形態１と同様の符号を付す構成については、同一または相当部を示すものとし、詳細な説明を省略する。
【００６５】
図５は、本実施形態に係るスイッチトキャパシタ１の構成を示す図である。図５に示すように、本実施形態に係るスイッチトキャパシタ１は、キャパシタ３３〜３６に替えて、帰還容量ブロック４０を設けた点が実施の形態１と異なる。図５に示すように、帰還容量ブロック４０は、実施の形態１においてキャパシタ３３、キャパシタ３４が接続されていた位置に夫々設けられる。
【００６６】
図６は、本実施形態に係る帰還容量ブロック４０の構成を示す図である。図６に示すように、本実施形態に帰還容量ブロック４０は、入力選択スイッチ（以降、入力選択ＳＷとする）４１ａ〜４１ｃ（以降、これらのいずれかを指して入力選択ＳＷ４１とする）、容量確保スイッチ（以降、容量確保ＳＷとする）４２ａ〜４２ｃ（以降、これらのいずれかを指して容量確保ＳＷ４２とする）及びキャパシタ４３ａ〜４３ｃ（以降、これらのいずれかを指してキャパシタ４３とする）を含む。尚、図６に示すように、帰還容量ブロック４０は、スイッチトキャパシタ１のプラス出力側とマイナス出力側との両方に設けられるが、いずれの帰還容量ブロック４０も同一の構成を有する。
【００６７】
図６に示すように、入力選択ＳＷ４１ａ〜４１ｃ、容量確保ＳＷ４２ａ〜４２ｃ及びキャパシタ４３ａ〜４３ｃは、夫々同一のアルファベットが対応して接続されている。即ち、入力選択ＳＷ４１は一端が帰還容量ブロック４０の入力側、即ちＳＷ２４、２５側に接続されており、他端が容量確保ＳＷ４２及びキャパシタ４３に接続されている。容量確保ＳＷ４２の他端は、接地されている。また、キャパシタ４３の他端は、帰還容量ブロック４０の出力側、即ちＳＷ２６、２７側に接続されている。
【００６８】
入力選択ＳＷ４１は、帰還容量ブロック４０に含まれるキャパシタ４３ａ〜４３ｃのうち、スイッチトキャパシタ１のゲインに関わるキャパシタ、即ち、実施の形態１におけるキャパシタ３３、キャパシタ３４と同様の役割を担うキャパシタを選択するスイッチである。
【００６９】
入力選択ＳＷ４１がオンすることにより、その入力選択ＳＷ４１に接続されたキャパシタ４３に電荷が蓄えられる。これにより、キャパシタ４３が、実施の形態１におけるキャパシタ３３、キャパシタ３４と同一の役割を担う。即ち、本実施形態に係るスイッチトキャパシタ１は、オンとなる入力選択ＳＷ４１の数を増減することにより、ゲインを変化させることが可能となる。また、ＳＷ４１が、複数のキャパシタ４３のうち帰還用キャパシタとして動作させるキャパシタをＶref1に接続する帰還用キャパシタ接続回路として機能する。
【００７０】
容量確保ＳＷ４２は、差動アンプ１０の負荷容量を確保するために、スイッチトキャパシタ１の出力動作時においてキャパシタ４３の一端を設置するために設けられる。スイッチトキャパシタ４３のサンプリング動作においてオンしなかった入力選択ＳＷ４１に接続されている容量確保ＳＷ４２が、スイッチトキャパシタ１の出力動作時にオンする。これにより、オンした容量確保ＳＷ４２に接続されているキャパシタ４３に、差動アンプ１０の出力端子から出力される電圧が蓄えられ、そのキャパシタ４３が実施の形態１におけるキャパシタ３５、キャパシタ３６と同一の役割を担う。即ち、ＳＷ４２が、複数のキャパシタ４３のうち負荷容量確保用キャパシタとして動作させるキャパシタを接地する容量確保用キャパシタ接続回路として機能する。
【００７１】
このように、本実施形態においては、帰還用キャパシタ及び負荷容量確保用キャパシタが、帰還容量ブロック４０に含まれる複数のキャパシタ４３として構成される。
【００７２】
本実施形態に係る帰還容量ブロック４０においては、全てのキャパシタ４３は同一の容量Ｃfbを有し、全てのキャパシタ４３の合計容量Ｃfaにより、差動アンプ１０が好適な位相余裕を有する程度の負荷容量が確保される。
【００７３】
次に、本実施形態に係るスイッチトキャパシタ１の動作について図７及び図８を用いて説明する。尚、帰還容量ブロック４０以外の部位の動作は実施の形態１と同様であるため、本実施形態においては、帰還容量ブロック４０の動作のみ説明する。また、図７及び図８においては、スイッチトキャパシタ１のゲインが最大である場合の動作について説明する。
【００７４】
図７は、本実施形態に係るスイッチトキャパシタ１のサンプリング動作時における帰還容量ブロック４０のスイッチ状態を示す図である。図７に示すように、入力選択ＳＷ４１ａのみがオンとなっており、他のスイッチは全てオフとなっている。これにより、キャパシタ４３が実施の形態１におけるキャパシタ３３、キャパシタ３４として動作し、キャパシタ４３にＶref1とＶref2との電位差に応じた電荷が蓄えられる。
【００７５】
図８は、本実施形態に係るスイッチトキャパシタ１の出力動作時における帰還容量ブロック４０のスイッチ状態を示す図である。図８に示すように、入力選択ＳＷ４１はいずれも変化無く、容量確保ＳＷ４２ｂ及び容量確保ＳＷ４２ｃが新たにオンとなっている。即ち、ＳＷ４２は、ＳＷ４１がオンすることにより帰還用キャパシタとして用いられたキャパシタ４３以外の全キャパシタを接地する。
【００７６】
尚、ＳＷ４１がオンすることにより帰還用キャパシタとして用いられたキャパシタ４３以外の全キャパシタに対応するＳＷ４２をオンする他、差動アンプ１０の位相余裕に応じた数のキャパシタ４３を接地するように、オンするＳＷ４２の数を決定しても良い。
【００７７】
この場合、上述したように、キャパシタ４３ａのみがＶref1とＶref2との間に接続されるため、出力動作時におけるスイッチトキャパシタ１の差動出力の電位差は、以下の式（８）によって示すことができる。
【００７８】
【数８】
2010166165.tif 000010
【００７９】
容量Ｃfbは、帰還容量ブロック４０におけるキャパシタ４３の容量の最小単位であるため、この場合にスイッチトキャパシタ１のゲインは最大となる。他方、サンプリング動作においてオンとならなかった入力選択ＳＷ４１に対応する容量確保ＳＷ４２が出力動作においてオンとなるため、図８に示すように、全てのキャパシタ４３が差動アンプ１０の出力端子に接続されることとなる。これにより、差動アンプ１０の位相余裕が十分となる負荷容量が確保される。
【００８０】
また、サンプリング動作においてオンとなる入力選択ＳＷ４１を増やすことにより、スイッチトキャパシタ１のゲインを下げることができる。例えば、入力選択ＳＷ４１ａ〜４１ｃ全てをオンとした場合、キャパシタ４３ａ〜４３ｃは、Ｖref1とＶref2との間に並列に接続されており、夫々のキャパシタの容量はＣfbで同一であるため、出力動作時におけるスイッチトキャパシタ１の差動出力の電位差は、以下の式（９）で示すことができる。
【００８１】
【数９】
2010166165.tif 000011
【００８２】
このように、サンプリング動作時においてオンとなる入力選択ＳＷ４１を増やすことにより、実施の形態１におけるキャパシタ３３、キャパシタ３４と同様の機能を担うキャパシタが増えることなる。換言すると、サンプリング動作時においてオンとなる入力選択ＳＷ４１を増やすことにより、Ｖref1とＶref2との間に接続される容量を増やすことができる。これにより、スイッチトキャパシタ１のゲインを下げることができる。
【００８３】
以上説明したように、本実施形態に係るスイッチトキャパシタ１においては、ゲインを変更した場合であっても差動アンプに一定の負荷容量が接続されているために動作の安定性を損なわない。
【００８４】
尚、上記実施形態においては、夫々のキャパシタ４３が同一の容量を有する場合を例として説明した。これにより、スイッチトキャパシタ１のゲインを等間隔で段階的に変化させることがかのうである。しかしながら、夫々のキャパシタ４３の容量を異なる容量としても良い。
【００８５】
また、上記実施形態においては、帰還容量ブロック４０にキャパシタ４３ａ〜４３ｃの３つのキャパシタが含まれる例を説明した。しかしながら、帰還容量ブロック４０に含まれるキャパシタの数は、２つであっても４つ以上であっても良い。スイッチトキャパシタ１のゲインを２段階に変化させる必要がある場合、帰還容量ブロック４０に含めるキャパシタの数は２つで良く、４段階以上に変化させる場合は、４つ以上のキャパシタを設ける必要がある。
【００８６】
また、上記実施の形態１、２においては、差動アンプ１０の例として図２に示すような構成を例として説明したが、差動アンプ１０としては、一般的な差動構成の増幅器であれば適用可能である。図９を用いて、差動アンプ１０の他の構成例について説明する。
【００８７】
図９に示す例に係る差動アンプ１０は、ｎ型トランジスタ１１０〜１１２、１１７〜１２０及びｐ型トランジスタ１１３〜１１６を含む。ｎ型トランジスタ１１０のゲートにはバイアス電圧Ｖb1が供給され、ソースは接地されている。そして、ｎ型トランジスタ１１０のドレインは、ｎ型トランジスタ１１１及びｎ型トランジスタ１１２のソースに接続されている。
【００８８】
ｎ型トランジスタ１１１のゲートは、差動アンプ１０のプラス側差動入力Ｖamp in+の入力端子に接続されており、ｎ型トランジスタ１１２のゲートは差動アンプ１０のマイナス側差動入力Ｖamp in-の入力端子に接続されている。ｎ型トランジスタ１１１のドレインは、ｐ型トランジスタ１１３のソース及びｐ型トランジスタ１１５のドレインに接続されている。また、ｎ型トランジスタ１１２のドレインは、ｐ型トランジスタ１１４のソース及びｐ型トランジスタ１１６のドレインに接続されている。
【００８９】
ｐ型トランジスタ１１３及びｐ型トランジスタ１１４のゲートにはバイアス電圧Ｖb2が供給されている。そして、ｐ型トランジスタ１１３及びｐ型トランジスタ１１４のドレインは高電位に接続されている。
【００９０】
ｐ型トランジスタ１１５及びｐ型トランジスタ１１６のゲートにはバイアス電圧Ｖb3が供給されている。そして、ｐ型トランジスタ１１５のソースはｎ型トランジスタ１１７のドレイン及び差動アンプ１０のマイナス側差動出力Ｖamp out-の出力端子に接続されている。また、ｐ型トランジスタ１１６のソースはｎ型トランジスタ１１８のドレイン及び差動アンプ１０のプラス側差動出力Ｖamp out+の出力端子に接続されている。
【００９１】
ｎ型トランジスタ１１７及びｎ型トランジスタ１１８のゲートにはバイアス電圧Ｖb4が供給されている。そして、ｎ型トランジスタ１１７のソースはｎ型トランジスタ１１９のドレインに接続されており、ｎ型トランジスタ１１８のソースはｎ型トランジスタ１２０のドレインに接続されている。
【００９２】
ｎ型トランジスタ１１９及びｎ型トランジスタ１２０のゲートにはバイアス電圧Ｖb5が供給されており、ソースは接地されている。このような構成により、差動アンプ１０は、差動入力Ｖamp in+、Ｖamp in-に応じて差動出力Ｖamp out-、Ｖamp out+を出力する。
【００９３】
このように、差動アンプ１０の構成としては様々な構成を用いることが可能であり、差動入力Ｖamp in+、Ｖamp in-に応じて差動出力Ｖamp out-、Ｖamp out+を出力する構成であれば、上記と同様の効果を得ることができる。
【符号の説明】
【００９４】
１    スイッチトキャパシタ
１０    差動アンプ
２１、２２、２３、２４、２５、２６、２７、２８    スイッチ
３１、３２、３３、３４、３５、３６    キャパシタ
４０    帰還容量ブロック
４１ａ、４１ｂ、４１ｃ、４２ａ、４２ｂ、４２ｃ    スイッチ
４３ａ、４３ｂ、４３ｃ    キャパシタ
１０１、１０２、１０３、１０４、１１３、１１４、１１５、１１６    ｐ型トランジスタ
１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２、１１７、１１８、１１９、１２０    ｎ形トランジスタ
【先行技術文献】
【特許文献】
【００９５】
【特許文献１】特開２００６−１７４０９１号公報
【図１】
2010166165.tif 000012
【図２】
2010166165.tif 000013
【図３】
2010166165.tif 000014
【図４】
2010166165.tif 000015
【図５】
2010166165.tif 000016
【図６】
2010166165.tif 000017
【図７】
2010166165.tif 000018
【図８】
2010166165.tif 000019
【図９】
2010166165.tif 000020
【図１０】
2010166165.tif 000021