(57)【要約】【課題】ＥＳＤ保護素子としてＭＩＳトランジスタを備えた半導体装置において、ＭＩＳトランジスタの面積の増大を招くことなく、ＭＩＳトランジスタ内の動作均一性を高める。【解決手段】半導体基板１０に形成されたＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板１０に形成されたドレイン拡散層１５と、半導体基板１０上にチャネル幅方向に沿って互いに間隔を空けて配置され、ドレイン拡散層１５をチャネル幅方向に沿って互いに分割する複数の分割体１４と、半導体基板１０上に分割体１４を覆うように形成され、ドレイン拡散層１５のチャネル幅方向に応力を生じさせる応力膜１７とを備えている。【選択図】図１
2010056410.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたＭＩＳトランジスタを備えた半導体装置であって、
前記ＭＩＳトランジスタは、
前記半導体基板に形成されたドレイン拡散層と、
前記半導体基板上にチャネル幅方向に沿って互いに間隔を空けて配置され、前記ドレイン拡散層をチャネル幅方向に沿って互いに分割する複数の分割体と、
前記半導体基板上に前記分割体を覆うように形成され、前記ドレイン拡散層のチャネル幅方向に応力を生じさせる応力膜とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板の面方位は、（１００）結晶面方位であり、
前記ＭＩＳトランジスタの導電型は、Ｎ型であり、
前記ＭＩＳトランジスタのチャネル方向は、＜１００＞結晶軸方向であり、
前記応力は、引っ張り応力であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記半導体基板の面方位は、（１００）結晶面方位であり、
前記ＭＩＳトランジスタの導電型は、Ｎ型であり、
前記ＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向であり、
前記応力は、圧縮応力であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体基板の面方位は、（１００）結晶面方位であり、
前記ＭＩＳトランジスタの導電型は、Ｐ型であり、
前記ＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向であり、
前記応力は、圧縮応力であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記ドレイン拡散層は、前記半導体基板における前記分割体の側方下に形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記ＭＩＳトランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の一方の側方下に形成されたソース拡散層とをさらに備え、
前記ドレイン拡散層は、前記半導体基板における前記ゲート電極の他方の側方下に形成され、
前記応力膜は、前記半導体基板上に前記ゲート電極及び前記分割体を覆うように形成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記分割体は、前記ゲート電極と同じ材料からなることを特徴とする半導体装置。
【請求項８】
半導体基板に形成された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
前記半導体基板に形成された第１のドレイン拡散層と、
前記半導体基板上にチャネル幅方向に沿って互いに間隔を空けて配置され、前記第１のドレイン拡散層をチャネル幅方向に沿って互いに分割する第１の分割体と、
前記半導体基板上に前記第１の分割体を覆うように形成され、前記第１のドレイン拡散層のチャネル幅方向に応力を生じさせる応力膜とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板に形成された第２のドレイン拡散層と、
前記半導体基板上にチャネル幅方向に沿って互いに間隔を空けて配置され、前記第２のドレイン拡散層をチャネル幅方向に沿って互いに分割する第２の分割体と、
前記半導体基板上に前記第２の分割体を覆うように形成され、前記第２のドレイン拡散層のチャネル幅方向に前記応力を生じさせる前記応力膜とを備えていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体基板の面方位は、（１００）結晶面方位であり、
前記第１のＭＩＳトランジスタの導電型は、Ｎ型であり、
前記第２のＭＩＳトランジスタの導電型は、Ｐ型であり、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向であり、
前記応力は、圧縮応力であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（Electro Static Discharge）保護素子として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、ＥＳＤサージから内部回路を保護することが困難となっている。
【０００３】
ＥＳＤサージから内部回路を保護するＥＳＤ保護素子として、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）を用いた従来の半導体装置について、図８を参照しながら説明する。図８は、ＭＩＳトランジスタの面積とＭＩＳトランジスタが破壊される電流（即ち、２次降伏電流）との関係を示すグラフである。図８に示すように、ＭＩＳトランジスタの面積がある程度以下の範囲内では、ＭＩＳトランジスタの面積の増加に従い、２次降伏電流が増加する、即ち、サージ電流に対するＭＩＳトランジスタの耐量が高くなるものの、ＭＩＳトランジスタの面積がある程度を越えると、２次降伏電流が飽和する。そのため、ＭＩＳトランジスタの面積を最大限に活用できないため、ＭＩＳトランジスタの面積の増大を招く。
【０００４】
ＭＩＳトランジスタの面積の増大を招く原因としては、ＭＩＳトランジスタ内の局部にサージ電流が集中し、サージ電流に対するＭＩＳトランジスタ内の動作均一性が低いことが原因であることが知られている。
【０００５】
そこで、ＭＩＳトランジスタを備えた半導体装置において、サージ電流に対するＭＩＳトランジスタ内の動作均一性を高める技術が提案されている（例えば特許文献１参照）。図９は、従来技術の半導体装置の構成を示す平面図である。
【０００６】
図９に示すように、半導体基板の上部には、図中に示すＭＩＳトランジスタを、他のＭＩＳトランジスタ（図示せず）と電気的に分離する素子分離領域１０１が形成されている。半導体基板の上部には、チャネル幅方向に沿って互いに間隔を空けて、複数の素子分離領域１０１ａ，１０１ｂが形成されている。
【０００７】
半導体基板上には、ゲート電極１０２ａ，１０２ｂが形成されている。半導体基板におけるゲート電極１０２ａの左側の側方下には、ソース拡散層１０４ａが形成されていると共に、半導体基板におけるゲート電極１０２ａの右側の側方下には、ドレイン拡散層１０３ａが形成されている。一方、半導体基板におけるゲート電極１０２ｂの左側の側方下には、ドレイン拡散層１０３ｂが形成されていると共に、半導体基板におけるゲート電極１０２ｂの右側の側方下には、ソース拡散層１０４ｂが形成されている。
【０００８】
ドレイン拡散層１０３ａ，１０３ｂには、チャネル幅方向に沿って互いに間隔を空けて、複数のシリサイドブロック領域（非シリサイド領域）１０５ａ，１０５ｂが設けられている。ドレイン拡散層１０３ａ，１０３ｂの上部のうちシリサイドブロック領域１０５ａ，１０５ｂ、及び素子分離領域１０１ａ，１０１ｂ以外の領域には、シリサイド層が形成されている。
【０００９】
半導体基板上には、ドレイン拡散層１０３ａ，１０３ｂと電気的に接続するコンタクトプラグ１０６、ソース拡散層１０４ａ，１０４ｂと電気的に接続するコンタクトプラグ１０７ａ，１０７ｂが形成されている。半導体基板の上方には、コンタクトプラグ１０６と電気的に接続するドレイン電極１０８、及びコンタクトプラグ１０７ａ，１０７ｂと電気的に接続するソース電極１０９ａ，１０９ｂが形成されている。
【００１０】
図９に示すように、素子分離領域１０１ａ，１０１ｂにより、ドレイン拡散層１０３ａ，１０３ｂがチャネル幅方向に沿って互いに分割されるため、ＭＩＳトランジスタはチャネル幅方向に沿って互いに電気的に分割される。そのため、従来技術の半導体装置は、「電気的に分割された複数のＭＩＳトランジスタ」がチャネル幅方向に沿って配列された半導体装置と見なすことができる。
【００１１】
また、図９に示すように、ドレイン拡散層１０３ａ，１０３ｂのうち、チャネル幅方向に沿って互いに分割された各領域には、シリサイドブロック領域１０５ａ，１０５ｂ、即ち、高抵抗領域が設けられている。そのため、「電気的に分割された複数のＭＩＳトランジスタ」のドレイン端子には、各々独立した高抵抗体が接続されていると見なすことができる。
【００１２】
以下に、従来技術におけるＭＩＳトランジスタの等価回路について、図１０(a) を参照しながら説明する。図１０(a) は、従来技術におけるＭＩＳトランジスタの等価回路を示す図である。なお、図１０(a) に示すように、電源電位（ＶＤＤ）ラインと接地電位（ＧＮＤ）ライン間に、従来技術におけるＭＩＳトランジスタを配置した場合を具体例に挙げて説明する。また、図１０(a) において、簡略的に図示する為に、「電気的に分割された複数のＭＩＳトランジスタ」Ｔｒ１〜ＴｒＮのうち、ＭＩＳトランジスタＴｒ１〜Ｔｒ３を代表して図示する。
【００１３】
図１０(a) に示すように、チャネル幅方向に沿ってＭＩＳトランジスタＴｒ１〜Ｔｒ３が配列され、ＭＩＳトランジスタＴｒ１〜Ｔｒ３のドレイン端子には、高抵抗体が接続されている。
【００１４】
ＶＤＤラインからＭＩＳトランジスタＴｒ１〜Ｔｒ３にサージ電流が印加されると、寄生バイポーラ動作により、ドレイン端子からソース端子にサージ電流が流れる。
【００１５】
ここで、従来技術におけるＭＩＳトランジスタ内の局部にサージ電流が集中した場合について考える。即ち、図１０(b) に示すように、例えば「電気的に分割された複数のＭＩＳトランジスタ」のうちＭＩＳトランジスタＴｒ１にサージ電流が集中した場合について考える。この場合、図１０(b) に示すように、ＭＩＳトランジスタＴｒ１のドレイン端子に接続された高抵抗体における電圧降下が大きくなる。
【００１６】
そのため、ＭＩＳトランジスタＴｒ１のドレイン端子の電圧が低下するため、ＭＩＳトランジスタＴｒ１の寄生バイポーラ動作が抑制されるというフィードバックが働くので、ＭＩＳトランジスタＴｒ１にサージ電流が継続的に集中することを防止する。これにより、サージ電流に対するＭＩＳトランジスタ内の動作均一性を高めることが可能となる。
【特許文献１】特開２００５−２６６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来技術の半導体装置では、以下に示す問題がある。
【００１８】
ここで、図９に示す構成におけるＭＩＳトランジスタ（即ち、従来技術におけるＭＩＳトランジスタ）のＴＬＰ（Transmission Line Pulsing）特性と、図９に示す構成からシリサイドブロック領域１０５ａ，１０５ｂを差し引いた構成におけるＭＩＳトランジスタ（以下、「参照例におけるＭＩＳトランジスタ」と称す）のＴＬＰ特性とを比較する。図１１(a) は、従来技術におけるＭＩＳトランジスタ、及び参照例におけるＭＩＳトランジスタのＴＬＰ特性について示すグラフであり、図１１(a) 中の実線は、従来技術におけるＭＩＳトランジスタについて示し、図１１(a) 中の破線は、参照例におけるＭＩＳトランジスタについて示す。
【００１９】
図１１(a) の縦軸は、従来技術，参照例におけるＭＩＳトランジスタに印加されるパルス電流Ｉを示し、図１１(a) の横軸は、従来技術，参照例におけるＭＩＳトランジスタの端子に印加されるパルス電圧Ｖを示す。
【００２０】
ここで、既述の通り、従来技術におけるＭＩＳトランジスタは、素子分離領域（図９：１０１ａ，１０１ｂ参照）により、「電気的に分割された複数のＭＩＳトランジスタ」がチャネル幅方向に沿って配列され、シリサイドブロック領域（図９：１０５ａ，１０５ｂ参照）により、「電気的に分割された複数のＭＩＳトランジスタ」の各々のドレイン端子には、図１０(a) 及び(b) に示すように、高抵抗体が直列に接続されている。
【００２１】
そのため、従来技術におけるＭＩＳトランジスタ（即ち、シリサイドブロック領域有りのＭＩＳトランジスタ）のドレイン抵抗は、参照例におけるＭＩＳトランジスタ（即ち、シリサイドブロック領域無しのＭＩＳトランジスタ）のドレイン抵抗に比べて、シリサイドブロック領域の抵抗分だけ高くなる。そのため、同一のサージ電流が印加される場合、図１１(a) から判るように、従来技術におけるＭＩＳトランジスタの端子電圧は、参照例におけるＭＩＳトランジスタの端子電圧に比べて高くなる。
【００２２】
このように、従来技術では、ＭＩＳトランジスタの端子電圧が高いため、本来保護すべき内部回路に高電圧が印加される。例えば、図１１(a) に示すように、ＭＩＳトランジスタの端子電圧が内部回路の破壊電圧を超えると、本来保護すべき内部回路が破壊される虞がある。
【００２３】
この虞を回避する為には、シリサイドブロック領域（図９：１０５ａ，１０５ｂ参照）の抵抗、即ち、高抵抗体（図１０(a),(b) 参照）の抵抗分だけ高くなったドレイン抵抗の抵抗分を消滅させることが必要である。そのため、図１１(b) に示すように、シリサイドブロック領域の抵抗に応じて、ＭＩＳトランジスタの面積を増大させる必要がある。即ち、従来技術では、シリサイドブロック領域の抵抗に応じて、ＭＩＳトランジスタの面積が増大する。
【００２４】
さらに、従来技術では、シリサイドブロック領域の微細化が困難なため、ＭＩＳトランジスタの面積が増大する。
【００２５】
以上のように、従来技術では、シリサイドブロック領域により、サージ電流に対するＭＩＳトランジスタ内の動作均一性を高めることは可能なものの、シリサイドブロック領域の抵抗に応じて、ＭＩＳトランジスタの面積を増大せざるを得ず、さらに、微細化が困難なシリサイドブロック領域により、ＭＩＳトランジスタの面積がさらに増大するという問題がある。
【００２６】
前記に鑑み、本発明の目的は、ＭＩＳトランジスタの面積の増大を招くことなく、ＭＩＳトランジスタ内の動作均一性を高めることである。
【課題を解決するための手段】
【００２７】
前記の目的を達成するため、本発明に係る第１の半導体装置は、半導体基板に形成されたＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板に形成されたドレイン拡散層と、半導体基板上にチャネル幅方向に沿って互いに間隔を空けて配置され、ドレイン拡散層をチャネル幅方向に沿って互いに分割する複数の分割体と、半導体基板上に分割体を覆うように形成され、ドレイン拡散層のチャネル幅方向に応力を生じさせる応力膜とを備えていることを特徴とする。
【００２８】
本発明に係る第１の半導体装置によると、ＭＩＳトランジスタ内の局部にサージ電流が一時的に集中することがあっても、ＭＩＳトランジスタ内のサージ電流の集中部の温度上昇によって、集中部領域のドレイン拡散層での電子移動度を低下させて、集中部領域のドレイン拡散層のドレイン抵抗を高くすることができるので、ＭＩＳトランジスタ内の局部にサージ電流が継続的に集中することを防止し、ＥＳＤサージに対するＭＩＳトランジスタ内の動作均一性を高めることができる。従って、ＭＩＳトランジスタの面積を最大限に活用できるので、従来のようにＭＩＳトランジスタの面積の増大を招くことはない。
【００２９】
さらに、従来技術のようにシリサイドブロック領域によるＭＩＳトランジスタの面積の増大を招くことはない。
【００３０】
本発明に係る第１の半導体装置において、半導体基板の面方位は、（１００）結晶面方位であり、ＭＩＳトランジスタの導電型は、Ｎ型であり、ＭＩＳトランジスタのチャネル方向は、＜１００＞結晶軸方向であり、応力は、引っ張り応力であることが好ましい。
【００３１】
本発明に係る第１の半導体装置において、半導体基板の面方位は、（１００）結晶面方位であり、ＭＩＳトランジスタの導電型は、Ｎ型であり、ＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向であり、応力は、圧縮応力であることが好ましい。
【００３２】
本発明に係る第１の半導体装置において、半導体基板の面方位は、（１００）結晶面方位であり、ＭＩＳトランジスタの導電型は、Ｐ型であり、ＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向であり、応力は、圧縮応力であることが好ましい。
【００３３】
本発明に係る第１の半導体装置において、ドレイン拡散層は、半導体基板における分割体の側方下に形成されていることが好ましい。
【００３４】
本発明に係る第１の半導体装置において、ＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板におけるゲート電極の一方の側方下に形成されたソース拡散層とをさらに備え、ドレイン拡散層は、半導体基板におけるゲート電極の他方の側方下に形成され、応力膜は、半導体基板上にゲート電極及び分割体を覆うように形成されていることが好ましい。
【００３５】
本発明に係る第１の半導体装置において、分割体は、ゲート電極と同じ材料からなることが好ましい。
【００３６】
前記の目的を達成するため、本発明に係る第２の半導体装置は、半導体基板に形成された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板に形成された第１のドレイン拡散層と、半導体基板上にチャネル幅方向に沿って互いに間隔を空けて配置され、第１のドレイン拡散層をチャネル幅方向に沿って互いに分割する第１の分割体と、半導体基板上に第１の分割体を覆うように形成され、第１のドレイン拡散層のチャネル幅方向に応力を生じさせる応力膜とを備え、第２のＭＩＳトランジスタは、半導体基板に形成された第２のドレイン拡散層と、半導体基板上にチャネル幅方向に沿って互いに間隔を空けて配置され、第２のドレイン拡散層をチャネル幅方向に沿って互いに分割する第２の分割体と、半導体基板上に第２の分割体を覆うように形成され、第２のドレイン拡散層のチャネル幅方向に応力を生じさせる応力膜とを備えていることを特徴とする。
【００３７】
本発明に係る第２の半導体装置によると、第１，第２のＭＩＳトランジスタの面積の増大を招くことなく、第１，第２のＭＩＳトランジスタ内の動作均一性を高めることができる。
【００３８】
本発明に係る第２の半導体装置において、半導体基板の面方位は、（１００）結晶面方位であり、第１のＭＩＳトランジスタの導電型は、Ｎ型であり、第２のＭＩＳトランジスタの導電型は、Ｐ型であり、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向であり、応力は、圧縮応力であることが好ましい。
【発明の効果】
【００３９】
本発明に係る半導体装置によると、ＭＩＳトランジスタ内の局部にサージ電流が一時的に集中することがあっても、ＭＩＳトランジスタ内のサージ電流の集中部の温度上昇によって、集中部領域のドレイン拡散層での電子移動度を低下させて、集中部領域のドレイン拡散層のドレイン抵抗を高くすることができるので、ＭＩＳトランジスタ内の局部にサージ電流が継続的に集中することを防止し、ＥＳＤサージに対するＭＩＳトランジスタ内の動作均一性を高めることができる。従って、ＭＩＳトランジスタの面積を最大限に活用できるので、従来のようにＭＩＳトランジスタの面積の増大を招くことはない。
【００４０】
さらに、従来技術のようにシリサイドブロック領域によるＭＩＳトランジスタの面積の増大を招くことはない。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の構成を示す図であり、具体的には、図１(a) は平面図、図１(b) は図１(a) 中に示すIb-Ib線における断面図、図１(c) は図１(a) 中に示すIc-Ic線における断面図である。
【００４３】
本実施形態におけるＭＩＳトランジスタの導電型は、Ｎ型であり、ＭＩＳトランジスタが形成された半導体基板の面方位は、（１００）結晶面方位であり、ＭＩＳトランジスタのチャネル方向は、＜１００＞結晶軸方向である。
【００４４】
図１(a) に示すように、例えばシリコンからなる半導体基板１０上には、ゲート絶縁膜（図１(b),(c)：１２参照）を介して、チャネル方向の長さが例えば約０．３μｍのポリシリコン膜からなるゲート電極１３が形成されている。半導体基板１０上には、チャネル幅方向に沿って互いに間隔を空けて複数の分割体１４が配置されている。半導体基板１０におけるゲート電極１３の左側の側方下（図１(b) 参照）、及び分割体１４の側方下（図１(c) 参照）には、Ｎ型ドレイン拡散層１５が形成されている。一方、半導体基板１０におけるゲート電極１３の右側の側方下（図１(b) 参照）には、Ｎ型ソース拡散層１６が形成されている。半導体基板１０上には、ゲート電極１３及び分割体１４を覆うように、応力膜（図１(b),(c)：１７参照）及び保護膜（図１(b),(c)：１８参照）が順次形成されている。応力膜及び保護膜中には、Ｎ型ドレイン拡散層１５と電気的に接続するコンタクトプラグ１９、及びＮ型ソース拡散層１６と電気的に接続するコンタクトプラグ２０が形成されている。保護膜上には、コンタクトプラグ１９と電気的に接続するドレイン電極２１、及びコンタクトプラグ２０と電気的に接続するソース電極２２が形成されている。なお、Ｎ型ドレイン拡散層１５及びＮ型ソース拡散層１６が形成された半導体基板１０における活性領域は、半導体基板１０に形成された素子分離領域（図示せず）によって取り囲まれている。
【００４５】
ここで、分割体１４の寸法は、例えば、チャネル方向の長さが約０．６μｍ、チャネル幅方向の長さが約０．３μｍ、高さが約０．３μｍである。また、分割体１４は、例えば、ゲート電極１３から０．２μｍ（図１(a)：ｗ２参照）だけ離れて配置されている一方、ドレイン電極２１から０．２μｍ（図１(a)：ｗ１参照）だけ離れて配置されている。また、分割体１４の厚さとしては、Ｎ型ドレイン拡散層１５の形成の際にハードマスクとしての機能を果たすことが可能な厚さが要求され、分割体１４の材料としては、Ｎ型ドレイン拡散層１５の形成の際にハードマスク形状に加工することが可能で、且つ半導体装置の製造中に発生する熱に対して耐えることが可能な材料が要求される。具体的には例えば、分割体１４の材料としては、ポリシリコン膜（即ちゲート電極１３の材料と同じ材料）、又はシリコン酸化膜若しくはシリコン窒化膜等が挙げられる。
【００４６】
図１(b) に示すように、本実施形態におけるＭＩＳトランジスタは、半導体基板１０に形成されたＰ型ウェル拡散層１１と、半導体基板１０上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、半導体基板１０におけるゲート電極１３の左側の側方下、及び分割体（図１(c)：１４参照）の側方下に形成されたＮ型ドレイン拡散層１５と、半導体基板１０におけるゲート電極１３の右側の側方下に形成されたＮ型ソース拡散層１６と、半導体基板１０上にゲート電極１３及び分割体（図１(c)：１４参照）を覆うように形成され、Ｎ型ドレイン拡散層１５のチャネル幅方向（即ち、＜０１０＞結晶軸方向）に引っ張り応力を生じさせる応力膜１７と、応力膜１７上に形成された保護膜１８と、応力膜１７及び保護膜１８中に形成され、Ｎ型ドレイン拡散層１５と電気的に接続するコンタクトプラグ１９と、応力膜１７及び保護膜１８中に形成され、Ｎ型ソース拡散層１６と電気的に接続するコンタクトプラグ２０と、保護膜１８上に形成され、コンタクトプラグ１９と電気的に接続するドレイン電極２１と、保護膜１８上に形成され、コンタクトプラグ２０と電気的に接続するソース電極２２とを備えている。
【００４７】
図１(c) に示すように、Ｎ型ドレイン拡散層１５は、半導体基板１０における分割体１４の側方下に形成されている。応力膜１７は、既述の通り、半導体基板１０上に分割体１４を覆うように形成されている。
【００４８】
本実施形態では、分割体１４により、図１(c) に示すように、Ｎ型ドレイン拡散層１５がチャネル幅方向に沿って互いに分割されるため、ＭＩＳトランジスタはチャネル幅方向に沿って互いに電気的に分割される。そのため、本実施形態に係る半導体装置は、「電気的に分割された複数のＭＩＳトランジスタ」がチャネル幅方向に沿って配列された半導体装置と見なすことができる。
【００４９】
以下に、本実施形態におけるＭＩＳトランジスタの動作について説明する。
【００５０】
まず、ドレイン電極２１からＮ型ドレイン拡散層１５にサージ電流が印加されると、Ｎ型ドレイン拡散層１５の電位が上昇する。やがて、Ｎ型ドレイン拡散層１５の電位がＭＩＳトランジスタの１次降伏電圧に到達すると、Ｎ型ドレイン拡散層１５とＰ型ウェル拡散層１１との間でアバランシエ降伏が発生し、Ｎ型ドレイン拡散層１５からＰ型ウェル拡散層１１及びＮ型ソース拡散層１６にサージ電流が流れ出す。
【００５１】
以上のように、本実施形態では、Ｎ型ドレイン拡散層１５が、図１(c) に示すように、分割体１４により、チャネル幅方向に沿って互いに分割され、Ｎ型ドレイン拡散層１５のチャネル幅方向に引っ張り応力を生じさせる応力膜１７が、半導体基板１０上に形成されている。
【００５２】
ここで、応力膜により、ドレイン拡散層に応力が印加されることにより、ドレイン拡散層での電子移動度が高められることが知られている。
【００５３】
そのため、応力膜１７により、Ｎ型ドレイン拡散層１５のチャネル幅方向に引っ張り応力を印加することにより、Ｎ型ドレイン拡散層１５での電子移動度を高めて、Ｎ型ドレイン拡散層１５の比抵抗（ドレイン抵抗）を低くする（言い換えれば、「電気的に分割された複数のＭＩＳトランジスタ」の各ドレイン抵抗を低くする）ことができる。具体的には、応力膜１７により、Ｎ型ドレイン拡散層１５のチャネル幅方向に印加される引っ張り応力の大きさが、例えば５００ＭＰａの場合、Ｎ型ドレイン拡散層１５の比抵抗を最大２７％低下させることができる。
【００５４】
またここで、温度上昇に従い、応力膜により高められた電子移動度が低下することが知られている。
【００５５】
そのため、本実施形態では、通常時（即ち、ＭＩＳトランジスタ内の動作が均一時）には、応力膜１７による引っ張り応力を、Ｎ型ドレイン拡散層１５のチャネル幅方向に効果的に印加することにより、Ｎ型ドレイン拡散層１５での電子移動度を高めて、Ｎ型ドレイン拡散層１５のドレイン抵抗を低くすることができる。
【００５６】
一方、異常時（即ち、ＭＩＳトランジスタ内の局部へのサージ電流の一時的な集中時）には、ＭＩＳトランジスタ内のサージ電流の集中部の温度が上昇するため、集中部領域のＮ型ドレイン拡散層１５での電子移動度を低下させて、集中部領域のＮ型ドレイン拡散層１５のドレイン抵抗を高くする（言い換えれば、「電気的に分割された複数のＭＩＳトランジスタ」のうちサージ電流が集中するＭＩＳトランジスタのドレイン抵抗を高くする）ことができる。
【００５７】
即ち、ＭＩＳトランジスタ内の局部へのサージ電流の一時的な集中時に、集中部領域のＮ型ドレイン拡散層１５のドレイン抵抗を高くすることができるため、「電気的に分割された複数のＭＩＳトランジスタ」のうちサージ電流が集中するＭＩＳトランジスタの動作が抑制されるというフィードバックが働くので、ＭＩＳトランジスタ内の局部にサージ電流が継続的に集中することを防止できる。
【００５８】
このように、本実施形態では、「電気的に分割された複数のＭＩＳトランジスタ」の各ドレイン抵抗として、電流依存性を持たせたドレイン抵抗、即ち、サージ電流の増大に従い抵抗が高くなるドレイン抵抗を採用する。
【００５９】
また、本実施形態では、ＭＩＳトランジスタを電気的に分割する構成として、従来技術における素子分離領域（図９：１０１ａ，１０１ｂ参照）の代わりに、図１(a) に示すように、分割体１４を採用する。
【００６０】
以下に、本実施形態の効果を有効に説明するために、図２を参照しながら説明する。図２は、本実施形態におけるＮ型ドレイン拡散層の比抵抗と温度との関係を示すグラフである。
【００６１】
図２は、数値解析を用いて、各温度に対する本実施形態におけるＮ型ドレイン拡散層１５の比抵抗を算出しプロットしたグラフである。図２の縦軸に示す「比抵抗」とは、参照比抵抗（即ち、図１(a) 〜(c) に示す構成から応力膜１７を差し引いた構成におけるＮ型ドレイン拡散層の比抵抗）を１としたときの、本実施形態におけるＮ型ドレイン拡散層１５の比抵抗を示す。
比抵抗  ＝  本実施形態におけるＮ型ドレイン拡散層１５の比抵抗／参照比抵抗
図２に示すように、温度が室温（３００Ｋ）から１００Ｋだけ上昇し４００Ｋになると、比抵抗は０．７９から０．８３になり、４００Ｋにおける比抵抗は、室温における比抵抗に比べて、約５％高くなることが判る。
【００６２】
本実施形態によると、ＭＩＳトランジスタ内の局部にサージ電流が一時的に集中することがあっても、ＭＩＳトランジスタ内のサージ電流の集中部の温度上昇によって、集中部領域のＮ型ドレイン拡散層１５での電子移動度を低下させて、集中部領域のＮ型ドレイン拡散層１５のドレイン抵抗を高くすることができるので、ＭＩＳトランジスタ内の局部にサージ電流が継続的に集中することを防止し、ＥＳＤサージに対するＭＩＳトランジスタ内の動作均一性を高めることができる。従って、図３から判るように、ＭＩＳトランジスタの面積を最大限に活用できるので、従来のようにＭＩＳトランジスタの面積の増大を招くことはない。
【００６３】
さらに、従来技術のようにシリサイドブロック領域（図９：１０５ａ，１０５ｂ参照）によるＭＩＳトランジスタの面積の増大を招くことはない。即ち、従来技術のように、シリサイドブロック領域の抵抗に応じて、ＭＩＳトランジスタの面積を増大させる（図１１(b) 参照）必要がない。さらに、従来技術のように、微細化が困難なシリサイドブロック領域により、ＭＩＳトランジスタの面積が増大することがない。具体的には例えば、従来技術におけるＭＩＳトランジスタにおいて、シリサイドブロック領域を設けるのに必要な幅が０．５μｍの場合、仮にシリサイドブロック領域の抵抗に応じてＭＩＳトランジスタの面積を増大させなくても、本実施形態におけるＭＩＳトランジスタの面積を、従来技術におけるＭＩＳトランジスタに比べて、約２０％削減できる。
【００６４】
また、分割体１４が、ゲート電極１３と同一の材料からなることが好ましい。これにより、ゲート電極１３の形成と同時に分割体１４を形成できるため、製造コストの増大を招くことなく、半導体基板１０上に分割体１４を形成できる。
【００６５】
なお、本実施形態では、Ｎ型ドレイン拡散層１５として、図２に示すように、１００Ｋの温度上昇後の比抵抗が、１００Ｋの温度上昇前の比抵抗に比べて、５％高くなるＮ型ドレイン拡散層（即ち、１００Ｋの温度上昇により高くなる比抵抗の割合が５％のＮ型ドレイン拡散層）を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、１００Ｋの温度上昇により高くなる比抵抗の割合が５％超のＮ型ドレイン拡散層が必要とされる場合、本実施形態に比べて、Ｎ型ドレイン拡散層のチャネル幅方向に印加される応力膜による引っ張り応力の大きさを大きくすればよい。
【００６６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図４(a) 〜(c) を参照しながら説明する。図４(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の構成を示す図であり、具体的には、図４(a) は平面図、図４(b) は図４(a) 中のIVb-IVb線における断面図、図４(c) は図４(a) 中のIVc-IVc線における断面図である。なお、図４(a) 〜(c) において、前述の第１の実施形態における構成要素と同一の構成要素については、図１(a) 〜(c) における符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と相違する点について主に説明し、第１の実施形態と共通する点の説明は適宜省略する。
【００６７】
本実施形態におけるＭＩＳトランジスタの導電型は、Ｎ型であり、ＭＩＳトランジスタが形成された半導体基板の面方位は、（１００）結晶面方位であり、ＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向である。
【００６８】
本実施形態と第１の実施形態との相違点は、以下に示す点である。
【００６９】
第１に、第１の実施形態では、ＭＩＳトランジスタのチャネル方向が＜１００＞結晶軸方向である（言い換えれば、チャネル幅方向が＜０１０＞結晶軸方向である）点に対し、本実施形態では、ＭＩＳトランジスタのチャネル方向が＜１１０＞結晶軸方向である（言い換えれば、チャネル幅方向が＜１−１０＞結晶軸方向である）点である。
【００７０】
第２に、第１の実施形態では、応力膜１７として、Ｎ型ドレイン拡散層１５のチャネル幅方向に例えば５００ＭＰａの引っ張り応力を生じさせる応力膜を用いて、Ｎ型ドレイン拡散層１５の比抵抗を最大２７％低下させる点に対し、本実施形態では、応力膜２７として、Ｎ型ドレイン拡散層１５のチャネル幅方向に例えば５００ＭＰａの圧縮応力を生じさせる応力膜を用いて、Ｎ型ドレイン拡散層１５の比抵抗を最大９％低下させる点である。
【００７１】
以下に、本実施形態の効果を有効に説明するために、図５を参照しながら説明する。図５は、本実施形態におけるＮ型ドレイン拡散層の比抵抗と温度との関係を示すグラフである。
【００７２】
図５は、数値解析を用いて、各温度に対する本実施形態におけるＮ型ドレイン拡散層１５の比抵抗を算出しプロットしたグラフである。図５の縦軸に示す「比抵抗」とは、参照比抵抗（即ち、図４(a) 〜(c) に示す構成から応力膜２７を差し引いた構成におけるＮ型ドレイン拡散層の比抵抗）を１としたときの、本実施形態におけるＮ型ドレイン拡散層１５の比抵抗を示す。
【００７３】
図４に示すように、温度が室温（３００Ｋ）から１００Ｋだけ上昇し４００Ｋになると、比抵抗は０．９１７から０．９３７になり、４００Ｋにおける比抵抗は、室温における比抵抗に比べて、約２％高くなることが判る。
【００７４】
本実施形態によると、ＭＩＳトランジスタ内の局部にサージ電流が一時的に集中することがあっても、ＭＩＳトランジスタ内のサージ電流の集中部の温度上昇によって、集中部領域のＮ型ドレイン拡散層１５での電子移動度を低下させて、集中部領域のＮ型ドレイン拡散層１５のドレイン抵抗を高くすることができるので、ＭＩＳトランジスタ内の局部にサージ電流が継続的に集中することを防止し、ＥＳＤサージに対するＭＩＳトランジスタ内の動作均一性を高めることができる。従って、ＭＩＳトランジスタの面積を最大限に活用できるので、従来のようにＭＩＳトランジスタの面積の増大を招くことはない。
【００７５】
さらに、従来技術のようにシリサイドブロック領域（図９：１０５ａ，１０５ｂ参照）によるＭＩＳトランジスタの面積の増大を招くことはない。
【００７６】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置について、図６(a) 〜(c) を参照しながら説明する。図６(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の構成を示す図であり、具体的には、図６(a) は平面図、図６(b) は図６(a) 中のVIb-VIb線における断面図、図６(c) は図６(a) 中のVIc-VIc線における断面図である。なお、図６(a) 〜(c) において、前述の第２の実施形態における構成要素と同一の構成要素については、図４(a) 〜(c) に示す符号と同一の符号を付す。従って、本実施形態では、第２の実施形態と相違する点について主に説明し、第２の実施形態と共通する点の説明は適宜省略する。
【００７７】
本実施形態におけるＭＩＳトランジスタの導電型は、Ｐ型であり、ＭＩＳトランジスタが形成された半導体基板の面方位は、（１００）結晶面方位であり、ＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向である。
【００７８】
図６(b) に示すように、本実施形態におけるＭＩＳトランジスタは、半導体基板１０に形成されたＮ型ウェル拡散層３１と、半導体基板１０上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、半導体基板１０におけるゲート電極１３の左側の側方下、及び分割体（図６(c)：１４参照）の側方下に形成されたＰ型ドレイン拡散層３５と、半導体基板１０におけるゲート電極１３の右側の側方下に形成されたＰ型ソース拡散層３６と、半導体基板１０上にゲート電極１３及び分割体（図６(c)：１４参照）を覆うように形成され、Ｐ型ドレイン拡散層３５のチャネル幅方向（即ち、＜１−１０＞結晶軸方向）に  圧縮応力を生じさせる応力膜２７と、応力膜２７上に形成された保護膜１８と、応力膜２７及び保護膜１８中に形成され、Ｐ型ドレイン拡散層３５と電気的に接続するコンタクトプラグ１９と、応力膜２７及び保護膜１８中に形成され、Ｐ型ソース拡散層３６と電気的に接続するコンタクトプラグ２０と、保護膜１８上に形成され、コンタクトプラグ１９と電気的に接続するドレイン電極２１と、保護膜１８上に形成され、コンタクトプラグ２０と電気的に接続するソース電極２２とを備えている。なお、Ｐ型ドレイン拡散層３５及びＰ型ソース拡散層３６が形成された半導体基板１０における活性領域は、半導体基板１０に形成された素子分離領域（図示せず）によって取り囲まれている。
【００７９】
図６(a) に示すように、分割体１４は、チャネル幅方向に沿って互いに間隔を空けて、半導体基板１０上に配置されている。また図６(c) に示すように、Ｐ型ドレイン拡散層３５は、半導体基板１０における分割体１４の側方下に形成され、分割体１４により、Ｐ型ドレイン拡散層３５はチャネル幅方向に沿って互いに分割されている。
【００８０】
ここで、本実施形態と第２の実施形態との相違点は、以下に示す点である。
【００８１】
第１に、ＭＩＳトランジスタの導電型は、第２の実施形態ではＮ型である点に対し、本実施形態ではＰ型である。即ち、第２の実施形態におけるウェル拡散層１１の導電型はＰ型である点に対し、本実施形態におけるウェル拡散層３１の導電型はＮ型であり、第２の実施形態におけるドレイン拡散層１５及びソース拡散層１６の導電型はＮ型である点に対し、本実施形態におけるドレイン拡散層３５及びソース拡散層３６の導電型はＰ型である。
【００８２】
第２に、第２の実施形態では、応力膜２７により、Ｎ型ドレイン拡散層１５のチャネル幅方向に例えば５００ＭＰａの圧縮応力を印加し、Ｎ型ドレイン拡散層１５の比抵抗を最大９％低下させる点に対し、本実施形態では、応力膜２７により、Ｐ型ドレイン拡散層３５のチャネル幅方向に例えば５００ＭＰａの圧縮応力を印加し、Ｐ型ドレイン拡散層３５の比抵抗を最大３３％低下させる点である。
【００８３】
以下に、本実施形態の効果を有効に説明するために、図７を参照しながら説明する。図７は、本実施形態におけるＰ型ドレイン拡散層の比抵抗と温度との関係を示すグラフである。
【００８４】
図７は、数値解析を用いて、各温度に対する本実施形態におけるＰ型ドレイン拡散層３５の比抵抗を算出しプロットしたグラフである。図７の縦軸に示す「比抵抗」とは、参照比抵抗（即ち、図６(a) 〜(c) に示す構成から応力膜２７を差し引いた構成におけるＰ型ドレイン拡散層の比抵抗）を１としたときの、本実施形態におけるＰ型ドレイン拡散層３５の比抵抗を示す。
【００８５】
図７に示すように、温度が室温（３００Ｋ）から１００Ｋだけ上昇し４００Ｋになると、比抵抗率は０．７５から０．８０になり、４００Ｋにおける比抵抗は、室温における比抵抗に比べて、約７％高くなることが判る。
【００８６】
本実施形態によると、ＭＩＳトランジスタ内の局部にサージ電流が一時的に集中することがあっても、ＭＩＳトランジスタ内のサージ電流の集中部の温度上昇によって、集中部領域のＰ型ドレイン拡散層３５での電子移動度を低下させて、集中部領域のＰ型ドレイン拡散層３５のドレイン抵抗を高くすることができるので、ＭＩＳトランジスタ内の局部にサージ電流が継続的に集中することを防止し、ＥＳＤサージに対するＭＩＳトランジスタ内の動作均一性を高めることができる。従って、ＭＩＳトランジスタの面積を最大限に活用できるので、従来のようにＭＩＳトランジスタの面積を招くことはない。
【００８７】
さらに、従来技術のようにシリサイドブロック領域（図９：１０５ａ，１０５ｂ参照）によるＭＩＳトランジスタの面積の増大を招くことはない。
【００８８】
（第３の実施形態の変形例）
以下に、本発明の第３の実施形態の変形例に係る半導体装置の構成について、簡単に説明する。
【００８９】
本変形例に係る半導体装置は、同一の半導体基板に、第２の実施形態におけるＮ型ＭＩＳトランジスタと、第３の実施形態におけるＰ型ＭＩＳトランジスタとを備えた半導体装置である。既述の通り、半導体基板の面方位は、（１００）結晶面方位であり、第２，第３の実施形態におけるＮ型，Ｐ型ＭＩＳトランジスタのチャネル方向は、＜１１０＞結晶軸方向である。
【００９０】
半導体基板におけるＮＭＩＳ領域に、第２の実施形態におけるＮ型ＭＩＳトランジスタ（図４(a) 〜(c) 参照）が形成されていると共に、半導体基板におけるＰＭＩＳ領域に、第３の実施形態におけるＰ型ＭＩＳトランジスタ（図６(a) 〜(c) 参照）が形成されている。
【００９１】
このようにすると、第２，第３の実施形態と同様の効果を得ることができる。
【００９２】
また、第２の実施形態におけるＮ型ＭＩＳトランジスタと、第３の実施形態におけるＰ型ＭＩＳトランジスタとは、チャネル方向が同一であるため、レイアウト的な問題を招くことなく、同一の半導体基板にＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを容易に形成できる。
【００９３】
また、第２，第３の実施形態における応力膜は、Ｎ型，Ｐ型ドレイン拡散層のチャネル幅方向に圧縮応力を生じさせる膜であるため、半導体基板におけるＮＭＩＳ領域上に形成される応力膜と、半導体基板におけるＰＭＩＳ領域上に形成される応力膜とを一括して形成できるため、製造コストの増大を招くことなく、同一の半導体基板にＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを形成できる。
【産業上の利用可能性】
【００９４】
以上説明したように、本発明は、ＭＩＳトランジスタの面積の増大を招くことなく、ＭＩＳトランジスタ内の動作均一性を高めることができるので、ＥＳＤ保護素子としてＭＩＳトランジスタを備えた半導体装置に有用である。
【図面の簡単な説明】
【００９５】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の構成を示す図である。
【図２】Ｎ型ドレイン拡散層の比抵抗と温度との関係を示すグラフである。
【図３】ＭＩＳトランジスタの面積と２次降伏電流との関係を示すグラフである。
【図４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の構成を示す図である。
【図５】Ｎ型ドレイン拡散層の比抵抗と温度との関係を示すグラフである。
【図６】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の構成を示す図である。
【図７】Ｐ型ドレイン拡散層の比抵抗と温度との関係を示すグラフである。
【図８】ＭＩＳトランジスタの面積と２次降伏電流との関係を示すグラフである。
【図９】従来技術の半導体装置の構成を示す平面図である。
【図１０】(a) 〜(b) は、従来技術におけるＭＩＳトランジスタの等価回路を示す図である。
【図１１】(a) は、ＴＬＰ特性について示すグラフであり、(b) は、シリサイドブロック領域の抵抗とＭＩＳトランジスタの面積との関係を示すグラフである。
【符号の説明】
【００９６】
１０  半導体基板
１１  Ｐ型ウェル拡散層
１２  ゲート絶縁膜
１３  ゲート電極
１４  分割体
１５  Ｎ型ドレイン拡散層
１６  Ｎ型ソース拡散層
１７  応力膜
１８  保護膜
１９  コンタクトプラグ
２０  コンタクトプラグ
２１  ドレイン電極
２２  ソース電極
２７  応力膜
３１  Ｎ型ウェル拡散層
３５  Ｐ型ドレイン拡散層
３６  Ｐ型ソース拡散層
【図１】
2010056410.tif 000003
【図２】
2010056410.tif 000004
【図３】
2010056410.tif 000005
【図４】
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【図５】
2010056410.tif 000007
【図６】
2010056410.tif 000008
【図７】
2010056410.tif 000009
【図８】
2010056410.tif 000010
【図９】
2010056410.tif 000011
【図１０】
2010056410.tif 000012
【図１１】
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