(57)【要約】【課題】集積回路間の相互接続性の検証に関わる工数及び費用を削減可能な回路試験装置等を提供する。【解決手段】本開示の回路試験装置１０は、２つの集積回路１２、１４の間の相互接続性を試験することができる。装置１０は、出力側の集積回路１４に所定の動作をさせるためのテストパターンデータを、入力側の集積回路１２のデータバッファ１６へ書き込むデータ書き込み部１０４と、入力側の集積回路１２に、データバッファ１６からテストパターンデータを読み出して、そのテストパターンデータを出力側の集積回路１４へ供給するよう作動させるテスト制御信号を生成するテスト制御信号生成部１０６とを有する。【選択図】図２
2010085318.tif 000002
【特許請求の範囲】
【請求項１】
２つの集積回路の間の相互接続性を試験する回路試験装置であって、
前記２つの集積回路のうち出力側の集積回路に所定の動作をさせるためのテストパターンデータを、入力側の集積回路のデータバッファへ書き込むデータ書き込み部と、
前記入力側の集積回路に、前記データバッファから前記テストパターンデータを読み出して、該テストパターンデータを前記出力側の集積回路へ供給するよう作動させるテスト制御信号を生成するテスト制御信号生成部と
を有する回路試験装置。
【請求項２】
前記データ書き込み部は、前記入力側の集積回路の機能を擬似的に再現するエミュレーション回路を有し、
前記エミュレーション回路は、入力されたシミュレーションパターンデータに対し所定の処理を行い、前記テストパターンデータを生成する、請求項１記載の回路試験装置。
【請求項３】
前記データ書き込み部は、前記データバッファからデータを読み出すよう指示する読み出し指示信号を前記入力側の集積回路へ送信し、前記入力側の集積回路からデータの読み出しが完了したことを表す読出完了表示信号を受信する、請求項１又は２記載の回路試験装置。
【請求項４】
２つの集積回路の間の相互接続性を試験する回路試験システムであって、
第１の集積回路から第２の集積回路へ向かうイングレスデータ処理経路における前記第１の集積回路と前記第２の集積回路との間の相互接続性を試験する請求項１乃至３のうちいずれか一項記載の第１の回路試験装置と、
前記第２の集積回路から前記第１の集積回路へ向かうイーグレスデータ処理経路における前記第２の集積回路と前記第１の集積回路との間の相互接続性を試験する請求項１乃至３のうちいずれか一項記載の第２の回路試験装置と
を有する回路試験システム。
【請求項５】
前記第２の集積回路はループバック機能を有し、当該第２の集積回路内で、前記イングレスデータ処理経路を介して得られたデータを前記イーグレスデータ処理経路へ入力する、請求項４記載の回路試験システム。
【請求項６】
前記イーグレスデータ処理経路において前記第２の集積回路の出力に配置され、前記イングレスデータ処理経路における前記第１の集積回路と前記第２の集積回路との間の接続が正常であるかどうかを監視する第１の出力結果モニタと、
前記イーグレスデータ処理経路において前記第１の集積回路の出力に配置され、前記イーグレスデータ処理経路における前記第２の集積回路と前記第１の集積回路との間の接続が正常であるかどうかを監視する第２の出力結果モニタと
を更に有する、請求項４又は５記載の回路試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の相互接続性を確認するための回路試験装置及び回路試験システムに関する。
【背景技術】
【０００２】
ＬＳＩ（Large-Scale  Integration（大規模集積回路））等の半導体集積回路の技術の進歩により、ゲート数及び外部ピン数は共に増加傾向にある。これに伴い、論理設計／検証の複雑化は当然のことながら、実機評価、システム試験又はデバッグ等の試験に用いられるテストパターンの数も増加及び複雑化の傾向にあり、システムＬＳＩのような多機能大規模集積回路の開発を長期化させる一因となっている。例えば、特開平５−６６２４５号公報（特許文献１）には、複数の集積回路を実装することで高機能化したプリント板を試験するための装置が開示される。
【０００３】
特に、用いられるトランジスタの総数が１億個を超えるような大規模ＬＳＩでは、付随するメモリ等の関連回路も多数含まれ、そのドライバ及びアプリケーションソフトウェアの開発は容易でない。よって、そのような大規模ＬＳＩの評価環境の立ち上げには、膨大な工数及び費用を要する。ＬＳＩの評価には、例えば、ＢＩＳＴ（Built-In  Self  Test（内蔵自己試験機能））がある。しかし、ＢＩＳＴは、そのＬＳＩ自体しか試験することができず、接続される他のＬＳＩとの間の相互接続性を評価することができない。
【０００４】
接続性試験として現在一般的に用いられている方式にＪＴＡＧ（Joint  Test  Action  Group）試験方式がある。しかし、ＪＴＡＧ試験方式には、高速信号の実速度検証が不可能であり、また、電気的接続性の確認のみで、論理的接続性も含む相互接続性の検証が不可能である等の問題がある。更に、現在、主信号系インターフェースはパラレル伝送からシリアル伝送へと移行しつつあり、伝送速度も５ギガバイトを超えるものが登場し始めていることから、相互接続性の確認は実機で行わねばならない。
【０００５】
相互接続性確認のための試作ボードを設計するためには、上述したように膨大な工数及び費用を要するため、結果として、実際の装置の設計と同程度の工数が必要となる。ゆえに、そのような相互接続性の評価においては、各集積回路のデータシート等の仕様を参照することによって及び／又はシミュレーションによって接続性を確認し、評価自体は実際のシステムで検証されることが多い。
【特許文献１】特開平５−６６２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、アナログ的挙動を忠実にシミュレーションすることは現状では不可能であり、シミュレーションと実機では実際の挙動は異なる。つまり、シミュレーション上は接続可能であることが確認されたとしても、実機で実際に検証した場合には接続が確立され得ないということが度々起こる。実際にシステムを組み上げた後に相互接続性に問題が生ずると、大きな手戻りが発生し、莫大な損失を被ることとなる。
【０００７】
本発明は、このような問題を鑑み、集積回路間の相互接続性の検証に関わる工数及び費用を削減可能な回路試験装置及び回路試験システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一実施例における回路試験装置は、２つの集積回路の間の相互接続性を試験する回路試験装置であって、前記２つの集積回路のうち出力側の集積回路に所定の動作をさせるためのテストパターンデータを、入力側の集積回路のデータバッファへ書き込むデータ書き込み部と、前記入力側の集積回路に、前記データバッファから前記テストパターンデータを読み出して、該テストパターンデータを前記出力側の集積回路へ供給するよう作動させるテスト制御信号を生成するテスト制御信号生成部とを有する。
【０００９】
このように、入力側の集積回路を信号発生器として動作させ、それから発せられた信号に従って動作する出力側の集積回路の動作結果を見ることで、集積回路間の相互接続性の検証に関わる工数及び費用を削減しながら、真の意味での相互接続性確認試験を行うことが可能となる。
【発明の効果】
【００１０】
本開示の回路試験装置及び回路試験システムにより、集積回路間の相互接続性の検証に関わる工数及び費用が削減可能であるという効果を奏することができる。
【発明を実施するための最良の形態】
【００１１】
本発明を実施するための最良の形態を、添付の図面を参照して説明する。
【実施例１】
【００１２】
図１は、本発明の第１の実施例に従う回路試験システムの構成を表す。
【００１３】
図１の回路試験システム１は、回路試験装置１０と、第１の集積回路１２と、第２の集積回路１４と、第１の集積回路１２の外付けのデータバッファ１６とを有する。第１の集積回路１２及び第２の集積回路１４は、同じ機能を実現するためのものであっても、又は、夫々異なる機能を実現するためのものであっても良い。
【００１４】
回路試験装置１０は、パーソナルコンピュータ（ＰＣ）等の情報処理装置又は単なる信号発生器から、第２の集積回路１４を試験するためのテストパターンデータを入力される。テストパターンデータを発する装置は、基本的な固定パターンを発生するよう構成されても、ＦＰＧＡ（Field  Programmable  Gate  Array）等により任意のデータパターンを発生するよう構成されても良い。あるいは、装置は、ＲＴＬ（Register  Transfer  Level）シミュレーション等で得られたシミュレーションデータからバッファパターンをダンプし、その結果を入力するよう構成されても良い。回路試験装置１０は、入力されたテストパターンデータをデータバッファ１６へ書き込む。また、回路試験装置１０は、第１の集積回路１２に内蔵されるデータ出力周辺回路を作動させるテスト制御信号を発する。
【００１５】
第１の集積回路１２は、回路試験装置１０から供給されたテスト制御信号に応答して、データバッファ１６からテストパターンデータを読み出し、第２の集積回路１４へ出力する。このテストパターンデータに従って第２の集積回路１４は動作し、その動作結果はパーソナルコンピュータ（ＰＣ）等の情報処理装置によって観測される。
【００１６】
このように、信号発生器としての第１の集積回路１２から発せられた信号に従って動作する第２の集積回路１４の動作結果を見ることで、第１の集積回路１２と第２の集積回路１４との間の相互接続性を確認することが可能となる。もし第２の集積回路１４が期待されるデータを出力しない場合には、第１の集積回路１２と第２の集積回路１４との間の接続に不具合があると判断することができる。
【００１７】
なお、データバッファ１６は、本実施例では第１の集積回路１２の外部に設けられているが、第１の集積回路１２の内部メモリであっても良い。この場合には、試験時に第１の集積回路１２に内蔵されるメモリにデータを書き込むことが可能となるよう、その外部にメモリインターフェースを設けることが必要とされる。
【００１８】
図２は、図１に表される回路試験システムの構成をより詳細に表す。図２で、矢印は、実線で示される場合にはデータの流れを表し、点線で示される場合には制御信号の流れを表す。
【００１９】
回路試験装置１０は、データパターン読み出し部１０２と、データ書き込み部１０４と、テスト制御信号生成部１０６とを有する。データパターン読み出し部１０２は、情報処理装置又は信号発生器からテストパターンデータを読み出すことができる。具体的に、データパターン読み出し部１０２は情報処理装置又は信号発生器へ要求を送り、情報処理装置又は信号発生器はこの要求に応答して、データパターン読み出し部１０２へテストパターンデータを返す。データ書き込み部１０４は、読み出されたテストパターンデータをデータバッファ１６へ書き込むことができる。更に、データ書き込み部１０４は、データバッファ１６からデータを読み出すよう指示する読み出し指示信号Ｓ１１を第１の集積回路１２へ送信し、また、第１の集積回路１２からデータの読み出しが完了したことを表す読出完了表示信号Ｓ１２を受信することができる。テスト制御信号生成部１０６は、第１の集積回路１２のデータ出力周辺回路に、データバッファ１６からテストパターンデータを読み出して、それを第２の集積回路１４へ供給するよう作動させるテスト制御信号Ｓ１０を生成することができる。テスト制御信号生成部１０６は、データ書き込み部１０４からのイネーブル信号に応答して、テスト制御信号Ｓ１０を生成し、第１の集積回路１２へ入力することができる。
【００２０】
第１の集積回路１２は、入力インターフェース１１２と、上位ソフトインターフェース１１４と、データ処理部１１６と、メモリ制御回路１１８と、データ出力制御部１２０と、出力インターフェース１２２とを有する。入力インターフェース１１２は、第１の集積回路１２が実際に組み込まれる装置に内蔵されるＲＡＭ（Random  Access  Memory）又はＲＯＭ（Read  Only  Memory）等のメモリに記憶されたデータを受け取るためのインターフェースである。上位ソフトインターフェース１１４は、上位ソフトウェアとデータ及び／又はプログラムのやり取りを行うためのインターフェースである。データ処理部１１６は、入力インターフェース１１２を介して入力されたデータを処理する演算処理部である。メモリ制御回路１１８は、データ処理部１１６で処理されたデータをデータバッファ１６に書き込み、また、データバッファ１６に格納されているデータを読み出すことができる。データ出力制御部１２０は、データ処理部１１６で処理されたデータ又はメモリ制御回路１１８によってデータバッファ１６から読み出されたデータを出力することができる。出力インターフェース１２２は、第１の集積回路１２の外へデータを出力するためのインターフェースである。
【００２１】
第２の集積回路１４は、入力インターフェース１３２と、機能ブロック１３４と、出力インターフェース１３６とを有する。入力インターフェース１３２は、第１の集積回路１２の出力インターフェース１２２と接続され、第１の集積回路１２から出力されるデータを受け取るためのインターフェースである。機能ブロック１３４は、入力インターフェースを介して入力されたデータに従って所定の機能を実現するよう動作する回路ブロックである。出力インターフェース１３６は、第２の集積回路１４の外へデータを出力するためのインターフェースであり、本実施例ではパーソナルコンピュータ（ＰＣ）等の情報処理装置に接続される。
【００２２】
試験において、最初に、回路試験装置１０は、そのデータパターン読み出し部１０２によって、情報処理装置又は信号発生器から、第２の集積回路１４を試験するためのテストパターンデータを読み出す。回路試験装置１０は、読み出したテストパターンデータを、データ書き込み部１０４によって、データバッファ１６に書き込む。
【００２３】
また、回路試験装置１０は、そのテスト制御信号生成部１０６によって生成したテスト制御信号Ｓ１０を第１の集積回路１２のデータ出力周辺回路、すなわち、メモリ制御回路１１８及びデータ出力制御部１２０の夫々へ送信する。この信号Ｓ１０に応答して、メモリ制御回路１１８及びデータ出力制御部１２０は作動可能となる。
【００２４】
そして、回路試験装置１０は、データ書き込み部１０４から、データバッファ１６に格納されているデータを読み出すよう指示する読み出し指示信号Ｓ１１を第１の集積回路１２のメモリ制御回路１１８へ送信する。この信号Ｓ１１に応答して、メモリ制御回路１１８は、データバッファ１６からテストパターンデータを読み出す。メモリ制御回路１１８は、データの読み出しが完了すると、データの読み出しが完了したことを表す読出完了表示信号Ｓ１２を回路試験装置１０のデータ書き込み部１０４へ送信する。
【００２５】
データ出力制御部１２０は、メモリ制御回路１１８によって読み出されたテストパターンデータを出力インターフェース１２２を介して第２の集積回路１４へ出力する。第２の集積回路１４は、テストパターンデータに従って所定の機能を実現するよう動作する。第２の集積回路１４の動作の結果得られるデータは出力インターフェース１３６を介して出力される。このデータが、第２の集積回路１４によって所定の機能が実現される場合に期待されるデータと一致するならば、第１の集積回路１２と第２の集積回路１４との間の接続は正常に確立されたと判断される。一方、データが期待されるデータでないならば、第１の集積回路１２と第２の集積回路１４との間の接続に不具合があると判断される。
【００２６】
このように、第１の集積回路１２は、そのメモリ制御回路１１８、データ出力制御部１２０及び出力インターフェース１２２が機能することで、回路試験装置１０と協働して、第２の集積回路１４を試験するための試験信号を発する信号発生器として動作する。よって、機能及び動作が複雑である第１の集積回路１２のデータ処理部１１６を必ずしも作動させることなく、第１の集積回路１２と第２の集積回路１４との間の相互接続性を評価することができる。
【００２７】
また、本実施例に従う回路試験システムによれば、高速インターフェース部の波形特性の評価及び確認も実際のデバイス（集積回路）を用いて容易に行うことができる。ＬＳＩ間のインターフェース部は年々高速化されており、デジタル信号もアナログ信号として取り扱う必要性が出てきている。このような高速インターフェース部では、仕様上は接続が可能であることが確認されたとしても、実際には雑音や漏話等の影響により接続が確立され得ないことが度々起こる。よって、本実施例に従う回路試験システムは、高速インターフェース部の波形特性の評価及び確認に有利である。
【実施例２】
【００２８】
近年、微細化に伴いＬＳＩの開発費が高騰していることから、マスク等の製造費も非常に高価となっている。こうした背景から、ＬＳＩのリメーク率の低減及び機能検証の高速化を目的として、ＦＰＧＡ等により機能検証モデル（エミュレーション／プロトタイピング回路）を先ず開発し、次に実際のＬＳＩ開発を行うという手法が主流となりつつある。図３は、このような機能検証モデルを回路試験装置に導入した場合の回路試験システムを第２の実施例として表す。
【００２９】
図３の回路試験システム２は、回路試験装置２０が機能検証モデルを導入されている点を除いて、図２に表される本発明の第１の実施例に従う回路試験システムと同じ構成を有する。よって、同じ構成部分については以下で説明を省略する。
【００３０】
回路試験装置２０は機能検証モデルを導入されている。具体的には、回路試験装置２０は、データ書き込み部として、第１の集積回路１２の機能を擬似的に再現した、いわゆるエミュレーション回路を有する。図４に、本実施例に従う回路試験装置２０の構成を表す。
【００３１】
図４の回路試験装置２０は、データパターン読み出し及び信号生成部２０２と、テスト制御信号生成部２０６と、入力インターフェース２１２と、データ処理部２１６と、メモリ制御回路２１８と、データ出力制御部２２０とを有する。
【００３２】
データパターン読み出し及び信号生成部２０２は、情報処理装置又は信号発生器からシミュレーションパターンデータを読み出すことができる。具体的に、データパターン読み出し部及び信号生成部２０２は情報処理装置又は信号発生器へ要求を送り、情報処理装置又は信号発生器はこの要求に応答して、データパターン読み出し及び信号生成部２０２へテストパターンデータを返す。データパターン読み出し及び信号生成部２０２は、読み出したシミュレーションパターンデータを入力インターフェース２１２へ供給すると共に、入力インターフェース２１２にそのデータを送出させるデータ送出指示を発する。ここで、シミュレーションパターンデータは、回路試験装置２０でシミュレーションにより第１の集積回路１２の機能検証を行うためのデータである。本実施例では、回路試験装置２０の内部処理の結果得られるデータが、第２の集積回路１４を試験するためのテストパターンデータに相当する。
【００３３】
また、データパターン読み出し及び信号生成部２０２は、テスト制御信号生成部２０６がテスト制御信号を生成することを可能にするイネーブル信号を生成することができる。テスト制御信号生成部２０６は、第１の集積回路１２のデータ出力周辺回路に、データバッファ１６からテストパターンデータを読み出して、それを第２の集積回路１４へ供給するよう作動させるテスト制御信号Ｓ１０を生成することができる。
【００３４】
入力インターフェース２１２は、データパターン読み出し及び信号生成部２０２からの指示に応答して、データパターン読み出し及び信号生成部２０２から供給されたシミュレーションパターンデータをデータ処理部２１６へ送る。データ処理部２１６は、入力インターフェース２１２を介して入力されたデータを処理する演算処理部である。具体的に、データ処理部２１６は、第１の集積回路１２の実際の機能を達成するデータ処理を行うことができる。メモリ制御回路２１８は、データ処理部２１６で処理されたデータをデータバッファ１６に書き込み、また、データバッファ１６に格納されているデータを読み出すことができる。更に、メモリ制御回路２１８は、データバッファ１６からデータを読み出すよう指示する読み出し指示信号Ｓ１１を第１の集積回路１２へ送信し、また、第１の集積回路１２からデータの読み出しが完了したことを表す読出完了表示信号Ｓ１２を受信することができる。データ出力制御部２２０は、データ処理部２１６で処理されたデータ又はメモリ制御回路２１８によってデータバッファ１６から読み出されたデータを外部へ出力することができるよう処理することができる。
【００３５】
入力インターフェース２１２、データ処理部２１６、メモリ制御回路２１８及びデータ出力制御部２２０は、夫々、第１の集積回路１２に内蔵される入力インターフェース１１２、データ処理部１１６、メモリ制御回路１１８及びデータ出力制御部１２０に相当する。すなわち、これらは、第１の集積回路１２の機能を擬似的に再現した、いわゆるエミュレーション回路を形成する。このようなエミュレーション回路が回路試験装置に内蔵されることで、シミュレーションにより第１の集積回路１２の機能検証を行うことができる。
【００３６】
試験において、回路試験装置２０は、そのデータパターン読み出し及び信号生成部２０２によって、情報処理装置又は信号発生器から、内蔵するエミュレーション回路に第１の集積回路１２の機能を実行させるためのシミュレーションパターンデータを読み出す。
【００３７】
読み出されたシミュレーションパターンデータは、データパターン読み出し及び信号生成部２０２から入力インターフェース２１２へ送られる。また、このデータと共に、データ送出指示が、データパターン読み出し及び信号生成部２０２から入力インターフェース２１２へ送られる。
【００３８】
入力インターフェース２１２は、データ送出指示に応答して、シミュレーションパターンデータをデータ処理部２１６へ送る。データ処理部２１６は、シミュレーションパターンデータに対し所定の処理を行う。メモリ制御回路２１８は、データ処理部２１６によって処理されたシミュレーションパターンデータをデータバッファ１６に書き込む。データ出力制御部２２０は、データ処理部２１６で処理されたデータ又はメモリ制御回路２１８によってデータバッファ１６から読み出されたデータを外部へ出力することができるよう処理する。
【００３９】
また、回路試験装置２０は、そのテスト制御信号生成部２０６によって生成したテスト制御信号Ｓ１０を第１の集積回路１２のデータ出力周辺回路、すなわち、メモリ制御回路１１８及びデータ出力制御部１２０の夫々へ送信する。この信号Ｓ１０に応答して、メモリ制御回路１１８及びデータ出力制御部１２０は作動可能となる。
【００４０】
そして、回路試験装置２０は、メモリ制御回路２１８から、データバッファ１６に格納されているデータを読み出すよう指示する読み出し指示信号Ｓ１１を第１の集積回路１２のメモリ制御回路１１８へ送信する。この信号Ｓ１１に応答して、メモリ制御回路１１８は、データバッファ１６からテストパターンデータを読み出す。メモリ制御回路１１８は、データの読み出しが完了すると、データの読み出しが完了したことを表す読出完了表示信号Ｓ１２を回路試験装置２０のメモリ制御回路２１８へ送信する。
【００４１】
第１の集積回路１２は、メモリ制御回路１１８を介して読み出したテストパターンデータを、データ出力制御部１２０によって、出力インターフェース１２２を介して第２の集積回路１４へ出力する。第２の集積回路１４は、テストパターンデータに従って所定の機能を実現するよう動作する。第２の集積回路１４の動作の結果得られるデータは出力インターフェース１３６を介して出力される。このデータが、第２の集積回路１４によって所定の機能が実現される場合に期待されるデータと一致するならば、第１の集積回路１２の機能及び第１の集積回路１２と第２の集積回路１４との間の接続は正常であると判断される。一方、データが期待されるデータでないならば、第１の集積回路１２の機能又は第１の集積回路１２と第２の集積回路１４との間の接続に不具合があると判断される。
【００４２】
このように、本実施例の回路試験装置によれば、機能検証モデルを導入することで、第１の集積回路１２と第２の集積回路１４との間の相互接続性の評価と同時に、シミュレーションによる第１の集積回路１２の機能検証を行うことができる。これにより、より実際のトラフィックパターンに近い環境下での評価や、高負荷時（ショートパケットのバースト転送）での評価等、より柔軟なトラフィックパターンの生成が可能となる。
【実施例３】
【００４３】
図５は、本発明の第３の実施例に従う回路試験システムの構成を表す。
【００４４】
図５の回路試験システム３は、テスト信号発生部３０ａ〜３０ｄと、第１の集積回路３２と、第２の集積回路３４と、出力結果モニタ３６ａ及び３６ｂとを有する。
【００４５】
テスト信号発生部３０ａ〜３０ｄは、図２に表される本発明の第１の実施例に従う回路試験システムで用いられる回路試験装置１０又は図４に表される本発明の第２の実施例に従う回路試験装置２０と、夫々の集積回路の外付けのデータバッファとを有する。
【００４６】
第１の集積回路３２は、例えば通信装置で用いられるＬＳＩであり、ユーザ側からネットワーク側へ向かうイングレス（Ingress）処理を行うイングレス処理部３１０と、逆方向を処理するイーグレス（Egress）処理を行うイーグレス処理部３２０とを有する。更に、第１の集積回路３２は、第１及び第２の入力インターフェース３１２、３２２と、第１及び第２の出力インターフェース３１４、３２４とを有する。同じく、第２の集積回路３４は、イングレス処理部３３０及びイーグレス処理部３４０と、第１及び第２の入力インターフェース３３２、３４２と、第１及び第２の出力インターフェース３３４、３４４とを有する。本実施例で、第１の集積回路３２のイングレス処理部３１０及び第２の集積回路３４のイーグレス処理部３４０は、夫々、図２及び図３で表された第１の集積回路１２と同じ構成を有する。また、第１の集積回路３２のイーグレス処理部３２０及び第２の集積回路３４のイングレス処理部３３０は、夫々、図２及び図３で表された第２の集積回路１４と同じ構成を有する。
【００４７】
出力結果モニタ３６ａ及び３６ｂは、夫々、イングレス処理経路及びイーグレス処理経路における第１の集積回路３２と第２の集積回路３４との間の相互接続性を確認するための、例えばＰＣ等の情報処理装置である。
【００４８】
実際の使用におけるイングレス処理時のデータの流れを説明する。第１の集積回路３２は、第１の入力インターフェース３１２を介してデータを入力され、そのデータに対しイングレス処理部３１０によって所定の処理を行い、第１の出力インターフェース３１４を介して出力する。第２の集積回路３４は、第１の集積回路３２から出力されたデータを第１の入力インターフェース３３２を介して受け取り、そのデータに対しイングレス処理部３３０によって所定の処理を行い、第１の出力インターフェース３３４を介して出力する。次に、実際の使用におけるイーグレス処理時のデータの流れを説明する。第２の集積回路３４は、第２の入力インターフェース３４２を介してデータを入力され、そのデータに対しイーグレス処理部３４０によって所定の処理を行い、第２の出力インターフェース３４４を介して出力する。第１の集積回路３２は、第２の集積回路３４から出力されたデータを第２の入力インターフェース３２２を介して受け取り、そのデータに対しイーグレス処理部３２０によって所定の処理を行い、第２の出力インターフェース３２４を介して出力する。
【００４９】
しかし、試験においては、第１の集積回路３２のイングレス処理部３１０は、テスト信号発生部３０ａと協働して、第２の集積回路３４のイングレス処理部３３０を試験するための試験信号を発する信号発生器として動作する。第２の集積回路３４のイングレス処理部３３０は、第１の集積回路３２のイングレス処理部３１０から発せられた試験信号に従って所定の動作を行う。イングレス処理部３３０による処理結果は、第１の出力インターフェース３３４を介して外部へ出力されずに、第２の集積回路３４内で折り返されてイーグレス処理部３４０に入力される。このようなデータの折り返しは、ループバック機能として市販のＬＳＩに備わるものである。よって、イングレス処理部３３０による処理結果は、イーグレス処理部３４０及び第２の出力インターフェース３４４を介して第２の集積回路３４から出力され、第２の集積回路３４の出力に配置された出力結果モニタ３６ａにより観測される。観測されたデータが、第２の集積回路３４のイングレス処理部３３０によって所定の機能が実現される場合に期待されるデータと一致するならば、イングレス処理経路における第１の集積回路３２と第２の集積回路３４との間の接続は正常に確立されたと判断される。一方、データが期待されるデータでないならば、イングレス処理経路における第１の集積回路３２と第２の集積回路３４との間の接続に不具合があると判断される。更に、第２の集積回路３４内でイングレス処理部３３０による処理結果がイーグレス処理部３４０によっても処理される場合には、イングレス処理部３３０及びイーグレス処理部３４０を含む第２の集積回路３４全体の機能検証が可能である。
【００５０】
また、第２の集積回路３４のイーグレス処理部３４０は、テスト信号発生部３０ｂと協働して、第１の集積回路３２のイーグレス処理部３２０を試験するための試験信号を発する信号発生器として動作する。第１の集積回路３２のイーグレス処理部３２０は、第２の集積回路３４のイーグレス処理部３４０から発せられた試験信号に従って所定の動作を行う。イーグレス処理部３２０の処理結果は、第２の出力インターフェース３２４を介して出力され、第１の集積回路３２の出力に配置された出力結果モニタ３６ｂにより観測される。観測されたデータが、第１の集積回路３３のイーグレス処理部３２０によって所定の機能が実現される場合に期待されるデータと一致するならば、イーグレス処理経路における第２の集積回路３４と第１の集積回路３２との間の接続は正常に確立されたと判断される。一方、データが期待されるデータでないならば、イーグレス処理経路における第２の集積回路３４と第１の集積回路３２との間の接続に不具合があると判断される。
【００５１】
更に、第２の集積回路３４のイングレス処理部３３０が、図２及び図３で表された第１の集積回路１２と同じ構成を有し、その出力へ第１の出力インターフェース３３４を介して更なる集積回路（図示せず。）が接続される場合を考える。このような場合に、イングレス処理部３３０は、テスト信号発生部３０ｃと協働して、他の集積回路のイングレス処理部を試験するための試験信号を発する信号発生器として動作する。同様に、第１の集積回路３２のイングレス処理部３２０が、図２及び図３で表された第１の集積回路１２と同じ構成を有し、その出力へ第２の出力インターフェース３２４を介して更なる集積回路（図示せず。）が接続される場合を考える。このような場合に、イーグレス処理部３２０は、テスト信号発生部３０ｄと協働して、他の集積回路のイーグレス処理部を試験するための試験信号を発する信号発生器として動作する。
【００５２】
このように、試験対象である集積回路も信号発生器として動作するための回路、すなわち、少なくともメモリ制御回路１１８及びデータ出力制御部１２０を有することで、信号発生器としての他の集積回路を試験することが可能となる。
【００５３】
これまで説明してきた全ての実施例を通して、本開示の回路試験装置及び回路試験システムによれば、試験対象である集積回路にとって意味のあるデータの発生が実機で容易に実現され得る。従来、高速ＳｅｒＤｅｓ（Serializer／Deserializer）部の信号発生機能を有するＬＳＩは存在するが、このようなＬＳＩを用いた場合、試験対象である集積回路によって意味のないランダムデータしか発生することができなかった。すなわち、入力側の集積回路で生成されたデータパターンを出力側の集積回路で正しく受信することができるかどうかという確認は可能であるが、本開示の回路試験装置及び回路試験システムで実現される相互接続性の確認試験を行うためには余分の工数及び費用を要した。よって、本開示の回路試験装置及び回路試験システムは、集積回路間の相互接続性の検証に関わる工数及び費用を削減しながら、真の意味での相互接続性確認試験を行うことができる点で有利である。
【００５４】
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
【００５５】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
２つの集積回路の間の相互接続性を試験する回路試験装置であって、
前記２つの集積回路のうち出力側の集積回路に所定の動作をさせるためのテストパターンデータを、入力側の集積回路のデータバッファへ書き込むデータ書き込み部と、
前記入力側の集積回路に、前記データバッファから前記テストパターンデータを読み出して、該テストパターンデータを前記出力側の集積回路へ供給するよう作動させるテスト制御信号を生成するテスト制御信号生成部と
を有する回路試験装置。
（付記２）
前記データ書き込み部は、前記入力側の集積回路の機能を擬似的に再現するエミュレーション回路を有し、
前記エミュレーション回路は、入力されたシミュレーションパターンデータに対し所定の処理を行い、前記テストパターンデータを生成する、付記１記載の回路試験装置。
（付記３）
前記データ書き込み部は、前記データバッファからデータを読み出すよう指示する読み出し指示信号を前記入力側の集積回路へ送信し、前記入力側の集積回路からデータの読み出しが完了したことを表す読出完了表示信号を受信する、付記１又は２記載の回路試験装置。
（付記４）
２つの集積回路の間の相互接続性を試験する回路試験システムであって、
第１の集積回路から第２の集積回路へ向かうイングレスデータ処理経路における前記第１の集積回路と前記第２の集積回路との間の相互接続性を試験する請求項１乃至３のうちいずれか一項記載の第１の回路試験装置と、
前記第２の集積回路から前記第１の集積回路へ向かうイーグレスデータ処理経路における前記第２の集積回路と前記第１の集積回路との間の相互接続性を試験する請求項１乃至３のうちいずれか一項記載の第２の回路試験装置と
を有する回路試験システム。
（付記５）
前記第２の集積回路はループバック機能を有し、当該第２の集積回路内で、前記イングレスデータ処理経路を介して得られたデータを前記イーグレスデータ処理経路へ入力する、付記４記載の回路試験システム。
（付記６）
前記イーグレスデータ処理経路において前記第２の集積回路の出力に配置され、前記イングレスデータ処理経路における前記第１の集積回路と前記第２の集積回路との間の接続が正常であるかどうかを監視する第１の出力結果モニタと、
前記イーグレスデータ処理経路において前記第１の集積回路の出力に配置され、前記イーグレスデータ処理経路における前記第２の集積回路と前記第１の集積回路との間の接続が正常であるかどうかを監視する第２の出力結果モニタと
を更に有する、付記４又は５記載の回路試験システム。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施例に従う回路試験システムの構成を表す。
【図２】図１に表される回路試験システムの構成をより詳細に表す。
【図３】本発明の第２の実施例に従う回路試験システムの構成を表す。
【図４】本発明の第２の実施例に従う回路試験装置の構成を表す。
【図５】本発明の第３の実施例に従う回路試験システムの構成を表す。
【符号の説明】
【００５７】
１，２，３  回路試験システム
１０，２０  回路試験装置
１２，３２  第１の集積回路
１４，３４  第２の集積回路
１６    データバッファ
１０２  データパターン読み出し部
１０４  データ書き込み部
１０６，２０６  テスト制御信号生成部
１１２，２１２  入力インターフェース
１１４  上位ソフトインターフェース
１１６，２１６  データ処理部
１１８，２１８  メモリ制御回路
１２０，２２０  データ出力制御部
１２２  出力インターフェース
２０２  データパターン読み出し及び信号生成部
３６ａ，３６ｂ  出力結果モニタ
Ｓ１０  テスト制御信号
Ｓ１１  読み出し指示信号
Ｓ１２  読出完了表示信号
３０ａ〜３０ｄ  テスト信号発生部
【図１】
2010085318.tif 000003
【図２】
2010085318.tif 000004
【図３】
2010085318.tif 000005
【図４】
2010085318.tif 000006
【図５】
2010085318.tif 000007