(57)【要約】【課題】高速化、動作マージンの改善を図った高速入力インターフェイスを有する半導体装置を提供する。【解決手段】半導体装置は、相補的な第１パルスと第２パルスをそれぞれ参照電圧とを比較して取り込む第１及び第２パルス入力回路、変化起点が第１及び第２パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路を有する。位相補間回路により、第１パルス入力回路の出力信号の変化タイミングと第２パルス入力回路の出力信号の変化タイミングの間に設定された変化タイミングを有する第３パルスを形成する。遅延回路により第３パルスを所定時間遅延させる。ラッチ回路により、遅延回路で形成された第３パルスの遅延信号の変化タイミングに対応してデータ入力回路の出力信号をそれぞれ取り込む。【選択図】図１
2010097660.tif 000002
【特許請求の範囲】
【請求項１】
第１パルスを参照電圧とを比較して取り込む第１パルス入力回路と、
上記第１パルスと相補的に変化する第２パルスを上記参照電圧とを比較して取り込む第２パルス入力回路と、
変化起点が上記第１及び第２パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を上記参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路と、
上記第１パルス入力回路の出力信号の変化タイミングと第２パルス入力回路の出力信号の変化タイミングの間に設定された変化タイミングを有する第３パルスを形成する位相補間回路と、
上記位相補間回路で形成された第３パルスを所定時間遅延させる遅延回路と、
上記遅延回路で形成された遅延信号の変化タイミングに対応して上記データ入力回路の出力信号をそれぞれ取り込むラッチ回路とを有する、
半導体装置。
【請求項２】
請求項１において、
上記位相補間回路は、
上記第１パルス入力回路の出力信号を受ける第１ＣＭＯＳインバータ回路と、
上記第２パルス入力回路の出力信号を受ける第２ＣＭＯＳインバータ回路と、
上記第１及び第２ＣＭＯＳインバータ回路の共通化された出力端子の信号を受けて上記第３パルスを形成する第３ＣＭＯＳインバータ回路とを有し、
上記第１及び第２ＣＭＯＳインバータ回路をそれぞれ構成する第１ＮチャネルＭＯＳＦＥＴは同じサイズに形成され、
上記第１及び第２ＣＭＯＳインバータ回路をそれぞれ構成する第１ＰチャネルＭＯＳＦＥＴは同じサイズに形成される、
半導体装置。
【請求項３】
請求項２において、
上記複数ビットからなるデータの変化タイミングは、上記第１及び第２パルスの両エッジに対応して変化させられる、
半導体装置。
【請求項４】
請求項３において、
上記遅延回路は、可変遅延回路からなり、
上記可変遅延回路を制御するＤＬＬ回路を更に有し、
上記ＤＬＬ回路は、
直列形態にされた第１ないし第４回路と、
位相比較回路と、
上記位相比較回路の出力信号を受けて上記可変遅延回路の制御信号を形成する制御回路とを有し、          上記第１ないし第４回路は、
それぞれが上記第１パルス入力回路及び第２パルス入力回路に対応したパルス入力レプリカ回路、上記位相補間回路に対応した位相補間レプリカ回路、及び上記可変遅延回路に対応した可変遅延レプリカ回路からなり、
上記直列形態の第１ないし第４回路のうちの入力側回路には、上記第１及び第２パルスと同じ周波数にされた第４パルスが入力され、
上記位相比較回路は、上記第３パルスと上記直列形態の第１ないし第４回路のうちの出力側回路の出力パルスとを比較し、
上記制御回路は、上記可変遅延レプリカ回路も制御する、
半導体装置。
【請求項５】
請求項４において、
上記位相補間回路及び位相補間レプリカ回路を構成する第１及び第２ＣＭＯＳインバータ回路の第１ＮチャネルＭＯＳＦＥＴ及び第１ＰチャネルＭＯＳＦＥＴには、第２ＮチャネルＭＯＳＦＥＴ及び第２ＰチャネルＭＯＳＦＥＴがそれぞれ直列形態に接続され、
上記第１パルスを受ける第１ＣＭＯＳインバータ回路及びそれに対応したレプリカ回路のＣＭＯＳインバータ回路に設けられた第２ＮチャネルＭＯＳＦＥＴ及び第２ＰチャネルＭＯＳＦＥＴは、定常的にオン状態にされ、
上記第２パルスを受ける第２ＣＭＯＳインバータ回路及びそれに対応したレプリカ回路のＣＭＯＳインバータ回路の第２ＮチャネルＭＯＳＦＥＴ及び第２ＰチャネルＭＯＳＦＥＴは、制御信号によりオン状態／オフ状態に制御可能にされる、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、相補パルスに同期した信号の取り込みを行う入力回路を有するものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＤＲ２用コントーラについて記載されている例として、例えば２００７年２月発行のアイ・エス・エス・シー・シー  ダイジェスト  オブ  テクニカル  ペーパーズ  第４９０頁〜第４９１頁（ISSCC Digest of Technical Papers pp.490-491 Feb.2007) がある。ＤＤＲ  ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory ）では、相補データ・ストローブ信号ＤＱＳ，／ＤＱＳにより、データＤＱとデータ・ストローブ信号ＤＱＳ，／ＤＱＳのエッジが揃うように、いわゆるエッジ・アラインとされる。上記ＤＤＲ２用コントーラにおいては、ストローブ信号ＤＱＳのエッジを９０°（サイクル時間の１／４）遅延さて、データＤＱをラッチする。ＤＤＲ−ＳＤＲＡＭからのストローブ信号の入力バッファの例として、特開２００３−３０３４９２号公報がある。この入力バッファは、データ・ストローブ信号ＤＱＳを参照電圧と比較するか、データ・ストローブ信号ＤＱＳと／ＤＱＳを比較する。
【特許文献１】特開２００３−３０３４９２号公報
【非特許文献１】アイ・エス・エス・シー・シー  ダイジェスト  オブ  テクニカル  ペーパーズ  第４９０頁〜第４９１頁、２００７年２月発行
【発明の開示】
【発明が解決しようとする課題】
【０００３】
多ビットＩ／Ｏ構成のＤＤＲ  ＳＤＲＡＭにおいては、データＤＱとデータ・ストローブ信号ＤＱＳ，／ＤＱＳのエッジが揃うように出力動作を行う。本願発明者においては、上記ＤＤＲ  ＳＤＲＡＭからの出力ビットパターンによりデータＤＱと、データ・ストローブ信号ＤＱＳ，／ＤＱＳのタイミングが変動することに気が付いた。例えば、図６に示すように、８ビットからなるデータＤＱ０〜ＤＱ７のうち、データＤＱ０とＤＱ１がデータ・ストローブ信号ＤＱＳ，／ＤＱＳに対応してそれぞれ相補的に変化し、残りのデータＤＱ２〜ＤＱ７が連続してロウレベルを出力する前半の１クロック周期分動作においては、ＤＱＳとＤＱ０の２つが同様に変化し、／ＤＱＳとＤＱ１の２つが同様に変化する。これに対して、後半の１クロック周期分動作においては、上記同様にデータＤＱ０とＤＱ１がデータ・ストローブ信号ＤＱＳ，／ＤＱＳに対応してそれぞれ相補的に変化し、残りのデータＤＱ２〜ＤＱ７がＤＱＳのロウレベルからハイレベルへの変化に対応して一斉にロウレベルからハイレベルに変化する。上記後半の１クロック周期分動作において、上記ロウレベルからハイレベルに立ち上がるデータ・ストローブ信号ＤＱＳと上記データＤＱ２〜ＤＱ７の立ち上がりが、上記前半の動作のときに比べて遅くなる。つまり、ＤＤＲ
ＳＤＲＡＭにおける電源配線の配線抵抗による電圧低下や、インダクタンス成分による電流制限によって、同図のデータ・ストローブ信号ＤＱＳ及びデータＤＱ０、ＤＱ２〜ＤＱ７をロウレベルからハイレベルに立ち上げるための電流が小さくなって、その立ち上がり時間が長くなるように出力タイミングが変動する。
【０００４】
このため、上記ＤＤＲ  ＳＤＲＡＭからの信号を取り込むコントーラ等の入力インターフェイスにおいて、受信したデータ・ストローブ信号／ＤＱＳと参照電圧ＶＲＥＦを用いたタイミングｔ０を基準にして、上記９０°（ｔＣＫ／４）遅延さて、データＤＱ０〜ＤＱ７をラッチさせると、タイミングが相対的に早くなってセットアップ時間が足りなくなる。逆に、上記非特許文献１のようにデータ・ストローブ信号ＤＱＳと参照電圧ＶＲＥＦを用いたタイミングｔ２を基準にして、上記９０°遅延さて、データＤＱ０〜ＤＱ７をラッチさせると、タイミングが相対的に遅くなってホールド時間が足りなくなる。また、前記特許文献１のようにデータ・ストローブ信号ＤＱＳ，／ＤＱＳと比較して交差タイミングｔ１を基準にして、上記９０°遅延さて、データＤＱ０〜ＤＱ７をラッチさせると、上記速く変化するデータ・ストローブ信号／ＤＱＳのタイミングが支配的となって前記同様にタイミングが相対的に早くなってセットアップ時間が足りなくなる。この結果、上記出力信パターンのワーストケースを考慮して、必要なセットアップ時間及びホールド時間が確保できるよう時間マージンをもってストローブ信号の周波数を低く設定することが必要になる。
【０００５】
この発明の目的は、高速化あるいは動作マージンの改善を図った高速入力インターフェイスを有する半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される１つの実施例は、以下の通りである。半導体装置は、第１パルスを参照電圧とを比較して取り込む第１パルス入力回路、上記第１パルスと相補的に変化する第２パルスを参照電圧とを比較して取り込む第２パルス入力回路、変化起点が上記第１及び第２パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を上記参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路を有する。位相補間回路により、上記第１パルス入力回路の出力信号の変化タイミングと第２パルス入力回路の出力信号の変化タイミングの間に設定された変化タイミングを有する第３パルスを形成する。遅延回路により上記第３パルスを所定時間遅延させる。ラッチ回路により、上記遅延回路で形成された第３パルスの遅延信号の変化タイミングに対応して上記データ入力回路の出力信号をそれぞれ取り込む。
【発明の効果】
【０００７】
データ信号の出力パターンにより第１パルスと第２パルスタイミングが変動しても、上記位相補間回路によりその中間タイミングにされた第３パルスを用いるで、データ取り込み時のセットアップ時間及びホールド時間を確保するための時間マージンを小さくできるので、高速化あるいは動作マージンの改善が可能になる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る高速インターフェイス回路の一実施例の回路図が示されている。この実施例は、前記ＤＤＲ２  ＳＤＲＡＭとの間でデータの授受を行うメモリコントーラ等の入力インターフェイス回路に向けられている。この実施例では、特に制限されないが、８ビットのデータＤＱ０〜ＤＱ７を形成するＤＤＲ  ＳＤＲＡＭに対応した入力インターフェイス回路の例が示されている。
【０００９】
図示しないＤＤＲ  ＳＤＲＡＭから、本願発明に係るメモリコントーラ等への読み出しデータの伝送の際に、ＤＤＲ  ＳＤＲＡＭにおいて読み出しデータＤＱ０〜ＤＱ７と相補的なデータ・ストローブ信号ＤＱＳと／ＤＱＳのエッジが揃うように、いわゆるエッジ・アラインして信号出力を行う。この実施例の入力インターフェイス回路は、基準電圧ＶＲＥＦを参照電圧とする差動入力回路により構成される。つまり、上記データ・ストローブ信号ＤＱＳ，／ＤＳＱは、基準電圧ＶＲＥＦを参照電圧とする差動入力回路ＣＩＢ１とＣＩＢ２によりそれぞれ取り込まれる。データＤＱ０〜ＤＱ７は、上記基準電圧ＶＲＥＦを参照電圧とする差動入力回路ＤＩＢ０〜ＤＩＢ７によりそれぞれ取り込まれる。同図には、２つの差動入力回路ＤＩＢ０，ＤＩＢ７が代表として例示的に示されている。
【００１０】
上記差動入力回路ＣＩＢ１の出力信号ＤＱＳＩと、上記差動入力回路ＣＩＢ２の出力信号／ＤＱＳＩは、位相補間回路（フェーズ・インタポレータ）ＰＨＩＰに入力される。この位相補間回路ＰＨＩＰは、第１ないし第３ＣＭＯＳインバータ回路ＩＶ１〜ＩＶ３から構成される。上記第１ＣＭＯＳインバータ回路ＩＶ１は、上記差動入力回路ＣＩＢ１の出力信号ＤＱＳＩを受けるＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２から構成される。上記第２ＣＭＯＳインバータ回路ＩＶ２は、上記差動入力回路ＣＩＢ２の出力信号／ＤＱＳＩを受けるＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４から構成される。そして、第３ＣＭＯＳインバータ回路ＩＶ３の入力端子は、上記第１と第２ＣＭＯＳインバータ回路の出力端子に共通に接続され、その出力端子から位相補間された内部タイミング信号を形成する。
【００１１】
特に制限されないが、上記第１と第２ＣＭＯＳインバータ回路は、それぞれＰチャネルＭＯＳＦＥＴＱ１とＱ３及びＮチャネルＭＯＳＦＥＴＱ２とＱ４同士が同じサイズにされされる。これにより、前記のようにＤＤＲ  ＳＤＲＡＭからの出力ビットパターン（ＤＱ０〜ＤＱ７）によりデータ・ストローブ信号ＤＱＳ，／ＤＱＳのタイミングが異なるように変動した場合、そのほぼ中間の位相に補間された内部タイミング信号を形成する。
【００１２】
上記補間されるタイミングは、前記のような中間点よりもデータ・ストローブ信号ＤＱＳ又は／ＤＱＳのいずれか一方側に偏らせて設定するものであってもよい。例えば、データ・ストローブ信号ＤＱＳ側の影響をより強く受けるように位相補間することが動作マージンの改善が図られるのであれば、ＭＯＳＦＥＴＱ１とＱ２のサイズをＭＯＳＦＥＴＱ３とＱ４に比べて大きく形成するようにすればよい。このように、位相補間は、必要に応じて設定すればよい。
【００１３】
可変遅延回路ＶＤＬは、上記位相補間回路ＰＨＩＰで形成された内部タイミング信号を所定時間だけ遅延させる。この実施例のようにＤＤＲ  ＳＤＲＡＭに向けたインターフェイス回路においては、出力バッファ回路ＯＢを通した出力信号がデータ・ストローブ信号ＤＱＳ，／ＤＱＳのサイクル時間の１／４周期（９０°）だけ遅延させるように可変遅延回路ＶＤＬの遅延時間が制御される。出力バッファ回路ＯＢは、上記アドレスストローブ信号ＤＱＳの立ち上がりエッジ（／ＤＱＳの立ち下がりエッジ）に対応して上記遅延時間だけ遅延されたタイミング信号ＱＳｒと、上記アドレスストローブ信号／ＤＱＳの立ち上がりエッジ（ＤＱＳの立ち下がりエッジ）に対応して上記遅延時間だけ遅延されたタイミング信号ＱＳｆを形成する。
【００１４】
上記代表として例示的に示されている差動入力回路ＤＩＢ０とＤＩＢ７の出力側には、それぞれ２個ずつのラッチ回路ＦＦ００，ＦＦ０１とＦＦ７０，ＦＦ７１がそれぞれ設けられる。データＤＱ１〜ＤＱ６に対応した図示しない他の差動入力回路ＤＩＢ１〜ＤＩＢ６にも同様に２個ずつのラッチ回路ＦＦ１０，ＦＦ１１〜ＦＦ６０，ＦＦ６１がそれぞれ設けられる。
【００１５】
上記２個ずつのラッチ回路のうち、１つのチッチ回路ＦＦ００とＦＦ７０は、上記タイミング信号ＱＳｒを用いて上記差動入力回路ＤＩＢ０，ＤＩＢ７の出力信号ＤＱ０Ｉ，ＤＱ７Ｉを取り込む。図示しない、他のラッチ回路においても、上記タイミング信号ＱＳｒを用いて上記差動入力回路ＤＩＢ１〜ＤＩＢ６の出力信号ＤＱ１Ｉ〜ＤＱ２Ｉをそれぞれ取り込む。上記２個ずつのラッチ回路のうち、他の１つのチッチ回路ＦＦ０１とＦＦ７１は、上記タイミング信号ＱＳｆを用いて上記差動入力回路ＤＩＢ０，ＤＩＢ７の出力信号ＤＱ０Ｉ，ＤＱ７Ｉを取り込む。図示しない、他のラッチ回路においても、上記タイミング信号ＱＳｆを用いて上記差動入力回路ＤＩＢ１〜ＤＩＢ６の出力信号ＤＱ１Ｉ〜ＤＱ２Ｉをそれぞれ取り込む。
【００１６】
これにより、この実施例の入力インターフェイス回路は、上記アドレスストローブ信号ＤＱＳ，／ＤＱＳの両エッジに同期して入力されたデータＤＱ０Ｉ〜ＤＱ７Ｉを順次に取り込む。上記ラッチ回路ＦＦ００〜ＦＦ７０に取り込まれた信号Ｑ０ｒ〜Ｑ７ｆと、ラッチ回路ＦＦ０１〜ＦＦ７１に取り込まれた信号Ｑ０ｒ〜Ｑ７ｆとは、それぞれメモリコントーラ内に設けられた例えばＦＩＦＯ等のメモリあるいはレジスタを介してＣＰＵ（中央処理装置）等のホストシステムに読み出される。
【００１７】
図２には、前記図１の可変遅延回路ＶＤＬの制御信号を形成するＤＬＬ（デジタル・ロックド・ループ）回路の一実施例のブロック図が示されている。ＤＬＬ回路は、直列形態にされた第１ないし第４回路と、位相比較回路ＰＤと、制御回路ＣＮＴから構成される。上記第１回路は、特に制限されないが、入力インターフェイス回路を構成する位相補間回路ＰＨＩＰと同じ回路構成（レプリカ回路）とされたダミー位相補間回路ＲＰＩＰ１、上記可変遅延回路ＶＤＬと同じ回路構成（レプリカ回路）とされたダミー可変遅延回路ＲＶＤＬ１、上記出力バッファＯＢと同じ回路構成（レプリカ回路）とされたダミー出力バッファ回路ＲＯＢ１で構成される。他の第２ないし第４回路も上記第１回路のダミー位相補間回路ＲＰＨＩＰ１と同様なダミー位相補間回路ＲＰＩＰ２〜４、上記ダミー可変遅延回路ＶＤＬ１と同様なダミー可変遅延回路ＲＶＤＬ２〜４、上記ダミー出力バッファ回路ＲＯＢ１と同様なダミー出力バッファ回路ＲＯＢ２〜４でそれぞれ構成される。
【００１８】
上記直列形態にされた入力側の第１回路には、上記データ・ストローブ信号ＤＱＳ，／ＤＱＳと同じ周波数にされたシステムクロックＳＣＬＫが入力される。位相比較回路ＰＤは、上記直列形態にされた入力側の第４回路の出力信号と上記システムクロックＳＣＬＫを比較し、その位相差に対応した出力信号を制御回路ＣＮＴに伝える。制御回路ＣＯＮＴは、上記位相比較回路ＰＤの２つの入力信号の位相（周波数）が一致するようダミー遅延回路ＲＶＤＬ１〜ＲＶＤＬの遅延時間を制御する。ＤＬＬ回路のロック状態では、上記２つの入力信号、つまりはシステムクロックＳＣＬＫと、上記第１ないし第４回路を通して遅延された信号が一致するように上記ダミー遅延回路ＲＶＤＬ１〜ＲＶＤＬの遅延時間が設定される。これより、上記第１ないし第４回路のそれぞれでは、上記システムクロックＳＣＬＫの１周期の１／４ずつの遅延時間を受け持つようにされる。
【００１９】
したがって、上記制御回路ＣＮＴで形成された制御信号により、上記可変遅延回路ＶＤＬが制御されるので、上記データ・ストローブ信号ＤＱＳ，／ＤＱＳを伝える位相補間回路ＰＨＩＰ−可変遅延回路ＶＤＬ−出力バッファＯＢの遅延時間は、前記第１ないし第４回路のそれぞれの遅延時間と等しくなり、データ・ストローブ信号ＤＱＳ，／ＤＱＳに対して９０°（１／４周期）遅れたタイミング信号ＱＳｒ，ＱＳｆを、素子バラツキ、電源電圧あるいは温度変化に影響されないで高い精度で安定的に形成することができる。
【００２０】
図３には、この発明に係る入力インターフェイス回路の動作を説明するための波形図が示されている。この波形図は、発明の理解を容易にするために前記図６の波形図に対応している。図３及び図６においては、波形は折れ線により直線近似して描かれている。
【００２１】
前記図６の説明と同様に８ビットからなるデータＤＱ０〜ＤＱ７のうち、データＤＱ０とＤＱ１がデータ・ストローブ信号ＤＱＳ，／ＤＱＳに対応してそれぞれ相補的に変化し、残りのデータＤＱ２〜ＤＱ７が連続してロウレベルを出力する前半の１クロック周期分動作においては、ＤＱＳとＤＱ０の２つが同様に変化し、／ＤＱＳとＤＱ１の２つが同様に変化する。
【００２２】
後半の１クロック周期分動作においては、上記同様にデータＤＱ０とＤＱ１がデータ・ストローブ信号ＤＱＳ，／ＤＱＳに対応してそれぞれ相補的に変化し、残りのデータＤＱ２〜ＤＱ７がＤＱＳのロウレベルからハイレベルへの変化に対応して一斉にロウレベルからハイレベルに変化する。
【００２３】
前記のようにＤＤＲ  ＳＤＲＡＭにおける電源配線の配線抵抗による電圧低下や、インダクタンス成分による電流制限等によって、同図のデータ・ストローブ信号ＤＱＳ及びデータＤＱ０、ＤＱ２〜ＤＱ７をロウレベルからハイレベルに立ち上げるための電流が小さくなり、その立ち上がり時間が前半の１クロック周期分のときよりも長くなるように出力タイミングが遅くなるように変動する。
【００２４】
差動入力回路ＣＩＢ１は、同図のように遅くなるように変動したデータ・ストローブ信号ＤＱＳを基準電圧ＶＲＥＦで参照して、前記位相補間回路ＰＨＩＰの第１ＣＭＯＳインバータ回路ＩＶ１に入力されるタイミング信号ＤＱＳＩを形成するので、上記データ・ストローブ信号ＤＱＳが参照電圧ＶＲＥＦに達する時間ｔ２以前の時間帯では相対的にＰチャネルＭＯＳＦＥＴＱ１のコンダクタンスが大きく、ＮチャネルＭＯＳＦＥＴのコンダクタンスが小さい。
【００２５】
これに対して、差動入力回路ＣＩＢ２は、同図のように早いタイミングでハイレベルからロウレベルに変化するデータ・ストローブ信号／ＤＱＳを基準電圧ＶＲＥＦで参照して、位相反転させて前記位相補間回路ＰＨＩＰの第２ＣＭＯＳインバータ回路ＩＶ２に入力されるタイミング信号／ＤＱＳＩを形成する。これにより、上記データ・ストローブ信号／ＤＱＳが参照電圧ＶＲＥＦに達する時間ｔ０以後の時間帯では、相対的にＰチャネルＭＯＳＦＥＴＱ３のコンダクタンスが小さく、ＮチャネルＭＯＳＦＥＴのコンダクタンスが大きくなる。したがって、上記差動入力回路ＣＩＢ１の出力信号ＤＱＳＩの対応した第１ＣＭＯＳインバータ回路の出力信号のハイレベルへの立ち下がりの遅れ分を補うように、上記差動入力回路ＣＩＢ２の出力信号／ＤＱＳＩに対応した第２ＣＭＯＳインバータ回路ＩＶ２の出力信号がプルダウンする。第３ＣＭＯＳインバータ回路ＩＶ３は、上記位相補間された信号を反転した出力タイミング信号を形成する。
【００２６】
つまり、上記出力信号ＤＱＳＩと／ＤＱＳＩを受ける上記２つの第１ＣＭＯＳインバータ回路ＩＶ１と第２ＣＭＯＳインバータ回路ＩＶ２のＰチャネルＭＯＳＦＥＴＱ１とＱ４及びＮチャネルＭＯＳＦＥＴＱ２とＱ４の合成コンダクタンス比に対応して、上記時間ｔ０とｔ２の間の時間ｔ１付近で第３ＣＭＯＳインバータ回路ＩＶ３の入力信号がハイレベルからロウレベルに変化し、第３ＣＭＯＳインバータ回路ＩＶ３は、前記時間ｔ０とｔ２の間の時間ｔ３でハイレベルになるように補間されたタイミング信号を形成することになる。
【００２７】
このため、上記ＤＤＲ  ＳＤＲＡＭからの信号を取り込むコントーラ等の入力インターフェイスにおいて、受信したデータ・ストローブ信号／ＤＱＳと参照電圧ＶＲＥＦを用いたタイミングｔ０と、データ・ストローブ信号ＤＱＳと参照電圧ＶＲＥＦを用いたタイミングｔ２の間のタイミングｔ３を基準にして、上記９０°（ｔＣＫ／４）遅延さて、データＤＱ０〜ＤＱ７をラッチさせるので、前記非特許文献１や特許文献２のようにタイミングｔ０，ｔ１あるいはｔ２を用いる場合に比べてセットアップ時間及びホールド時間を確保するために必要な時間マージンを小さくすることができる。これにより、高速化あるいは動作マージンの改善を図った高速入力インターフェイスを実現することができる。また、ＤＤＲ  ＳＤＲＡＭに同時スイッチング・ノイズが発生しても、動作マージンが確保できるため、ＤＤＲ  ＳＤＲＡＭに供給する電源系の設計が容易になる。
【００２８】
前記特許文献１のようにデータ・ストローブ信号ＤＱＳ，／ＤＱＳを差動入力回路で比較して交差タイミングｔ１を用いる場合には、かかるデータ・ストローブ信号ＤＱＳ，／ＤＱＳを受ける差動入力回路の入力信号振幅が基準電圧ＶＲＥＦを参照電圧としてデータＤＱ０〜ＤＱ７等を取り込む差動入力回路に比べて２倍にも大きくなる。その結果、前記図３や図６において、前半の１周期分の動作のように、データ・ストローブ信号ＤＱＳ，／ＤＱＳと、データＤＱ０，ＤＱ１との変化タイミングで揃っていても、データ・ストローブ信号ＤＱＳ，／ＤＱＳを受ける差動入力回路の出力信号のタイミングが早く変化してしまい、動作マージンを悪くする方向に動作してしまう。つまり、データ・ストローブ信号ＤＱＳ，／ＤＱＳを差動入力回路で取り込むものでは、データ入力回路との回路構成の相違によるいわばオフセット時間を有するものとなってしまう。これを、回路定数の調整により補償しようとしても、プロセス、電圧、温度などの変動による特性変動により、データ入力回路との遅延時間差を招く。
【００２９】
これに対して、本願発明の入力インターフェイス回路においては、データ・ストローブ信号ＤＱＳ，／ＤＱＳとデータＤＱ０〜ＤＱ７等を受ける差動入力回路が共に基準電圧ＶＲＥＦを参照電圧として動作する回路と同じ回路で構成されるので、上記のような回路構成の相違によるオフセット時間が発生してしまうというような問題は生じない。
【００３０】
ワーストケースは、ＤＤＲ  ＳＤＲＡＭにおいて全てのデータＤＱ０〜ＤＱ７が前記データＤＱ１〜ＤＱ６のようにロウレベルからハイレベルに変化したときである。逆に、ＤＤＲ  ＳＤＲＡＭにおいて、全てのデータＤＱ０〜ＤＱ７が前記とは逆にハイレベルからロウレベルに変化したときには、データ・ストローブ信号／ＤＱＳの立ち下がりがＤＱＳの立ち上がりに比べて遅くなってしまう。ただし、ハイレベルからロウレベルへの変化は、接地電位線での抵抗成分及びインダクタタンス成分の影響を受けるだけなので、前記のように一斉にロウレベルからハイレベルに変化する場合よりも遅延は小さくなる。つまり、一斉にロウレベルからハイレベルに変化する場合には、電源インピーダンスによる電圧降下分の影響も含まれるためであり、ＳＤＲＡＭに内蔵された降圧電源を用いた場合にはその影響が大きい。
【００３１】
ＤＤＲ  ＳＤＲＡＭにおいては、前記８ビットの他に１６ビットや３２ビットのようなデータ端子を持つものがあるので、このようにデータＤＱのビット数が増加するに従い、前記のように偏ったビットパターンの出力動作により前記データ・ストローブ信号ＤＱＳ又は／ＤＱＳのタイミング変動が大きくなる。本願発明では、上記２つのデータ・ストローブ信号ＤＱＳと／ＤＱＳの位相補間を行うので、その影響を大幅に軽減できる。
【００３２】
図３においては、同時スイッチングの影響がなければ、前記前半の１クロック周期分動作のようにデータ・ストローブ信号ＤＱＳと／ＤＱＳの遅延時間差が無いものとして描かれている。しかしながら、実際にはＤＤＲ  ＳＤＲＡＭの出力バッファを構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴの素子バラツキによる駆動力差等によってタイミング信号ＤＱＳＩ，／ＤＱＳＩの立ち上がりと立ち下がりに遅延時間差がある場合にも、前記実施例の入力インターフェイス回路においては補償することができる。
【００３３】
図４には、この発明に用いられる位相補間回路ＰＨＩＰの他の一実施例の回路図が示されている。この実施例では、トライステート・インバータ回路を用いて構成される。すなわち、第１ＣＭＯＳインバータ回路ＩＶ１においては、前記ＰチャネルＭＯＳＦＥＴＱ１にＰチャネルＭＯＳＦＥＴＱ５が直列接続され、前記ＮチャネルＭＯＳＦＥＴＱ２にＮチャネルＭＯＳＦＥＴＱ６が接続される。上記ＰチャネルＭＯＳＦＥＴＱ５のゲートは、定常的に接地電位が供給されてオン状態にされ、上記ＮチャネルＭＯＳＦＥＴＱ６のゲートは、定常的に電源電圧が供給されてオン状態にされる。
【００３４】
第２ＣＭＯＳインバータ回路ＩＶ２においては、前記ＰチャネルＭＯＳＦＥＴＱ３にＰチャネルＭＯＳＦＥＴＱ７が直列接続され、前記ＮチャネルＭＯＳＦＥＴＱ４にＮチャネルＭＯＳＦＥＴＱ８が接続される。上記ＰチャネルＭＯＳＦＥＴＱ７のゲートは、インバータ回路ＩＶ４を通して制御信号（イネーブル）ＥＮが反転して供給される。上記ＮチャネルＭＯＳＦＥＴＱ８のゲートは、上記制御信号ＥＮが供給される。つまり、上記第２ＣＭＯＳインバータ回路ＩＶ２は、制御信号ＥＮがロウレベルのときには前記ＰチャネルＭＯＳＦＥＴＱ７とＮチャネルＭＯＳＦＥＴＱ８がオフ状態となり、出力ハイインピーダンス状態となり、前記位相補間動作を停止し、差動入力回路ＣＩＢ１の出力信号ＤＱＳＩを反転させて出力させる。
【００３５】
この構成は、例えば速度を気にしない動作確認等のためのテスト動作では、データ・ストローブ信号／ＤＱＳを使用しないで行うことができる。データ・ストローブ信号ＤＱＳ，／ＤＱＳの周波数は低いときには、低消費電力等のために上記位相補間動作を停止させて動作させるようにすることができる。上記制御信号ＥＮにより、差動入力回路ＣＩＢ２の動作も合わせて停止させるようにしてもよい。
【００３６】
図５には、この発明に係るメモリコントーラを用いたメモリシステムの一実施例のブロック図が示されている。メモリコントーラＭＣＴＬは、複数個のメモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎとの間が、相補クロック線ＣＬＫ，／ＣＬＫ、コマンドバスＣＭＤ、アドレスバスＡＤＤ及びデータバスＤＱ、及びデータ・ストローブ信号線ＤＱＳ，／ＤＱＳで接続されている。メモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎは、特に制限されないが、それぞれが前記ＤＤＲ  ＳＤＲＡＭにより構成される。
【００３７】
上記相補クロック線ＣＬＫ，／ＣＬＫ、コマンドバスＣＭＤ、アドレスバスＡＤＤは、メモリコントローラＭＣＴＬにより駆動されて、かかる信号がメモリメモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎに供給される。これに対して、上記データバスＤＱ、及びデータ・ストローブ信号線ＤＱＳ，／ＤＱＳは、双方向に信号伝達が行われる。メモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎに対するライト動作では、上記メモリコントローラＭＣＴＬからライトデータとデータ・ストローブ信号線ＤＱＳ，／ＤＱＳがメモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎに供給される。メモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎに対するリード動作では、上記メモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎからリードデータとデータ・ストローブ信号線ＤＱＳ，／ＤＱＳがメモリコントローラＭＣＴＬに供給される。
【００３８】
前記本願発明に係る入力インターフェイス回路は、上記リード動作時においてメモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎから送られたリードデータ（ＤＱ）とデータ・ストローブ信号線ＤＱＳ，／ＤＱＳの受信動作を行うものである。特に制限されないが、上記ライト動作時においては、メモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎに送られるライトデータ（ＤＱ）に対応して上記データ・ストローブ信号線ＤＱＳ，／ＤＱＳは、前記のように９０°位相シフトされたものとされる。これにより、メモリチップＭＣＨＩＰ１〜ＭＣＨＩＰｎ側においては、受信したれデータ・ストローブ信号線ＤＱＳ，／ＤＱＳを用いてライトデータの取り込みを行う。メモリコントローラＭＣＴＬにおいて、前記ＤＤＲ  ＳＤＲＡＭのようにライトデータとデータ・ストローブ信号線ＤＱＳ，／ＤＱＳのエッジを揃えて送出した場合には、ＤＤＲ  ＳＤＲＡＭ側において本願発明に係る前記入力インターフェイス回路を利用することができる。
【００３９】
上記メモリコントローラＭＣＴＬは、ＦＩＦＯメモリやレジスタ等の一時記憶回路を有しており、かかる一時記憶回路を介してＣＰＵ（ホスト）との間でデータの授受を行う。特に制限されないが、メモリコントローラＭＣＴＬとＣＰＵとはデータバスＤＢ、アドレスバスＡＢ及び制御バスＣＢにより接続される。前記クロックＳＣＬＫは、上記ＣＰＵ（ホスト）から入力されるシステムクロックである。ＤＤＲ  ＳＤＲＡＭをアクセスするためには、コマンドバスＣＤＭ、アドレスバスＡＤＤ及びデータバスＤＱを用いてクロックＣＬＫ，／ＣＬＫに同期してコマンド、Ｘ系アドレス、Ｙ系アドレスを時系列的に入力し、それに対応してライトデータの入力、あるいはリードデータの出力を行うことの他、ダイナミック型メモリセルの自動リフレッシュ動作が必要である。メモリコントローラＭＣＴＬは、このようなＳＤＲＡＭの動作に必要な各種動作制御を受け持つものであある。
【００４０】
ＣＰＵにおいて、ＤＤＲ  ＳＤＲＡＭを直結させるインターフェイス部を持つ場合には、この発明に係る入力インターフェイス回路は、上記ＣＰＵに内蔵されたＤＤＲ  ＳＤＲＡＭを直結させるインターフェイス部に搭載される。
【００４１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記図２において、ダミー位相補間回路ＲＰＨＩＰ１、ダミー可変遅延回路ＲＶＤＬ１、ダミー出力バッファＲＯＢ１が、位相補間回路ＲＰＨＩＰ、可変遅延回路ＲＶＤＬ、ダミー出力バッファＯＢに対して、それぞれ４倍の遅延時間を持つように設計して、第１回路のみで構成してもよい。この場合には、上記第１回路が、遅延時間を模擬する回路と同様な構成のレプリカ回路とはならないので、その分精度が落ちるが、回路が簡略化され、消費電力やレイアウト面積を低減できる。また、前記実施例のようにＤＬＬ回路を用いるものの他、所望の遅延時間が得られるようにした遅延回路であれば何であってもよい。
【００４２】
この発明は、前記ＤＤＲ（ダブル・データ・レート）の他に、シングル・データ・レートでエッジ・アラインのデータ・ストローブ信号を用いる場合にも適用できる。この場合には、受信したデータ・ストローブ信号の遅延時間は、９０°（１／４周期）ではなく、１８０°（１／２周期）とすればよい。メモリは、ＤＤＲ  ＳＤＲＡＭの他に、シンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）であってもよい。このようなメモリの他に、上記エッジ・アラインのデータ・ストローブ信号を用いて複数ビットデータを受信する入力インターフェイス回路であれば何であってもよい。
【産業上の利用可能性】
【００４３】
エッジ・アラインの相補データ・ストローブ信号を用いて複数ビットからなるデータの入力が行われる入力インターフェイス回路を有するメモリコントローラやＣＰＵ等のような各種半導体装置に広く利用できる。
【図面の簡単な説明】
【００４４】
【図１】この発明に係る高速インターフェイス回路の一実施例の回路図である。
【図２】図１の可変遅延回路ＶＤＬの制御信号を形成するＤＬＬ回路の一実施例のブロック図である。
【図３】この発明に係る入力インターフェイス回路の動作を説明するための波形図である。
【図４】この発明に用いられる位相補間回路の他の一実施例の回路図である。
【図５】の発明に係るメモリコントーラを用いたメモリシステムの一実施例のブロック図である。
【図６】多ビットＩ／Ｏ構成のＤＤＲ  ＳＤＲＡＭの出力動作を説明する波形図である。
【符号の説明】
【００４５】
ＣＩＢ１，ＣＩＢ２，ＤＩＢ０，ＤＩＢ７…差動入力回路、ＰＨＩＰ…位相補間回路（フェーズ・インタポレータ）、ＶＤＬ…可変遅延回路、ＯＢ…出力バッファ、ＦＦ０〜ＦＦ７１…ラッチ回路、ＩＶ１〜ＩＶ４…ＣＭＯＳインバータ回路、Ｑ１〜Ｑ８…ＭＯＳＦＥＴ、ＲＰＨＩＰ１〜ＲＰＨＩＰ４…ダミー位相補間回路、ＲＶＤＬ１〜ＲＶＤＬ４…ダミー可変遅延回路、ＲＯＢ１〜ＲＯＢ４…ダミー出力バッファ、ＰＤ…位相比較回路、ＣＯＮＴ…制御回路、ＭＣＨＩＰ１〜ＭＣＨＩＰｎ…メモリチップ、ＭＣＴＬ…メモリコントローラ、ＣＰＵ…中央処理装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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